lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #include "X86ISelLowering.h"
  16 #include "Utils/X86ShuffleDecode.h"
  17 #include "X86CallingConv.h"
  18 #include "X86FrameLowering.h"
  19 #include "X86InstrBuilder.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "X86TargetMachine.h"
  22 #include "X86TargetObjectFile.h"
  23 #include "llvm/ADT/SmallBitVector.h"
  24 #include "llvm/ADT/SmallSet.h"
  25 #include "llvm/ADT/Statistic.h"
  26 #include "llvm/ADT/StringExtras.h"
  27 #include "llvm/ADT/StringSwitch.h"
  28 #include "llvm/ADT/VariadicFunction.h"
  29 #include "llvm/CodeGen/IntrinsicLowering.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/IR/CallSite.h"
  37 #include "llvm/IR/CallingConv.h"
  38 #include "llvm/IR/Constants.h"
  39 #include "llvm/IR/DerivedTypes.h"
  40 #include "llvm/IR/Function.h"
  41 #include "llvm/IR/GlobalAlias.h"
  42 #include "llvm/IR/GlobalVariable.h"
  43 #include "llvm/IR/Instructions.h"
  44 #include "llvm/IR/Intrinsics.h"
  45 #include "llvm/MC/MCAsmInfo.h"
  46 #include "llvm/MC/MCContext.h"
  47 #include "llvm/MC/MCExpr.h"
  48 #include "llvm/MC/MCSymbol.h"
  49 #include "llvm/Support/CommandLine.h"
  50 #include "llvm/Support/Debug.h"
  51 #include "llvm/Support/ErrorHandling.h"
  52 #include "llvm/Support/MathExtras.h"
  53 #include "llvm/Target/TargetOptions.h"
  54 #include "X86IntrinsicsInfo.h"
  55 #include <bitset>
  56 #include <numeric>
  57 #include <cctype>
  58 using namespace llvm;
  59
  60 #define DEBUG_TYPE "x86-isel"
  61
  62 STATISTIC(NumTailCalls, "Number of tail calls");
  63
  64 static cl::opt<bool> ExperimentalVectorWideningLegalization(
  65     "x86-experimental-vector-widening-legalization", cl::init(false),
  66     cl::desc("Enable an experimental vector type legalization through widening "
  67              "rather than promotion."),
  68     cl::Hidden);
  69
  70 static cl::opt<int> ReciprocalEstimateRefinementSteps(
  71     "x86-recip-refinement-steps", cl::init(1),
  72     cl::desc("Specify the number of Newton-Raphson iterations applied to the "
  73              "result of the hardware reciprocal estimate instruction."),
  74     cl::NotHidden);
  75
  76 // Forward declarations.
  77 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
  78                        SDValue V2);
  79
  80 static SDValue ExtractSubVector(SDValue Vec, unsigned IdxVal,
  81                                 SelectionDAG &DAG, SDLoc dl,
  82                                 unsigned vectorWidth) {
  83   assert((vectorWidth == 128 || vectorWidth == 256) &&
  84          "Unsupported vector width");
  85   EVT VT = Vec.getValueType();
  86   EVT ElVT = VT.getVectorElementType();
  87   unsigned Factor = VT.getSizeInBits()/vectorWidth;
  88   EVT ResultVT = EVT::getVectorVT(*DAG.getContext(), ElVT,
  89                                   VT.getVectorNumElements()/Factor);
  90
  91   // Extract from UNDEF is UNDEF.
  92   if (Vec.getOpcode() == ISD::UNDEF)
  93     return DAG.getUNDEF(ResultVT);
  94
  95   // Extract the relevant vectorWidth bits.  Generate an EXTRACT_SUBVECTOR
  96   unsigned ElemsPerChunk = vectorWidth / ElVT.getSizeInBits();
  97
  98   // This is the index of the first element of the vectorWidth-bit chunk
  99   // we want.
 100   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits()) / vectorWidth)
 101                                * ElemsPerChunk);
 102
 103   // If the input is a buildvector just emit a smaller one.
 104   if (Vec.getOpcode() == ISD::BUILD_VECTOR)
 105     return DAG.getNode(ISD::BUILD_VECTOR, dl, ResultVT,
 106                        makeArrayRef(Vec->op_begin() + NormalizedIdxVal,
 107                                     ElemsPerChunk));
 108
 109   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 110   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, ResultVT, Vec, VecIdx);
 111 }
 112
 113 /// Generate a DAG to grab 128-bits from a vector > 128 bits.  This
 114 /// sets things up to match to an AVX VEXTRACTF128 / VEXTRACTI128
 115 /// or AVX-512 VEXTRACTF32x4 / VEXTRACTI32x4
 116 /// instructions or a simple subregister reference. Idx is an index in the
 117 /// 128 bits we want.  It need not be aligned to a 128-bit boundary.  That makes
 118 /// lowering EXTRACT_VECTOR_ELT operations easier.
 119 static SDValue Extract128BitVector(SDValue Vec, unsigned IdxVal,
 120                                    SelectionDAG &DAG, SDLoc dl) {
 121   assert((Vec.getValueType().is256BitVector() ||
 122           Vec.getValueType().is512BitVector()) && "Unexpected vector size!");
 123   return ExtractSubVector(Vec, IdxVal, DAG, dl, 128);
 124 }
 125
 126 /// Generate a DAG to grab 256-bits from a 512-bit vector.
 127 static SDValue Extract256BitVector(SDValue Vec, unsigned IdxVal,
 128                                    SelectionDAG &DAG, SDLoc dl) {
 129   assert(Vec.getValueType().is512BitVector() && "Unexpected vector size!");
 130   return ExtractSubVector(Vec, IdxVal, DAG, dl, 256);
 131 }
 132
 133 static SDValue InsertSubVector(SDValue Result, SDValue Vec,
 134                                unsigned IdxVal, SelectionDAG &DAG,
 135                                SDLoc dl, unsigned vectorWidth) {
 136   assert((vectorWidth == 128 || vectorWidth == 256) &&
 137          "Unsupported vector width");
 138   // Inserting UNDEF is Result
 139   if (Vec.getOpcode() == ISD::UNDEF)
 140     return Result;
 141   EVT VT = Vec.getValueType();
 142   EVT ElVT = VT.getVectorElementType();
 143   EVT ResultVT = Result.getValueType();
 144
 145   // Insert the relevant vectorWidth bits.
 146   unsigned ElemsPerChunk = vectorWidth/ElVT.getSizeInBits();
 147
 148   // This is the index of the first element of the vectorWidth-bit chunk
 149   // we want.
 150   unsigned NormalizedIdxVal = (((IdxVal * ElVT.getSizeInBits())/vectorWidth)
 151                                * ElemsPerChunk);
 152
 153   SDValue VecIdx = DAG.getIntPtrConstant(NormalizedIdxVal);
 154   return DAG.getNode(ISD::INSERT_SUBVECTOR, dl, ResultVT, Result, Vec, VecIdx);
 155 }
 156
 157 /// Generate a DAG to put 128-bits into a vector > 128 bits.  This
 158 /// sets things up to match to an AVX VINSERTF128/VINSERTI128 or
 159 /// AVX-512 VINSERTF32x4/VINSERTI32x4 instructions or a
 160 /// simple superregister reference.  Idx is an index in the 128 bits
 161 /// we want.  It need not be aligned to a 128-bit boundary.  That makes
 162 /// lowering INSERT_VECTOR_ELT operations easier.
 163 static SDValue Insert128BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 164                                   SelectionDAG &DAG,SDLoc dl) {
 165   assert(Vec.getValueType().is128BitVector() && "Unexpected vector size!");
 166   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 128);
 167 }
 168
 169 static SDValue Insert256BitVector(SDValue Result, SDValue Vec, unsigned IdxVal,
 170                                   SelectionDAG &DAG, SDLoc dl) {
 171   assert(Vec.getValueType().is256BitVector() && "Unexpected vector size!");
 172   return InsertSubVector(Result, Vec, IdxVal, DAG, dl, 256);
 173 }
 174
 175 /// Concat two 128-bit vectors into a 256 bit vector using VINSERTF128
 176 /// instructions. This is used because creating CONCAT_VECTOR nodes of
 177 /// BUILD_VECTORS returns a larger BUILD_VECTOR while we're trying to lower
 178 /// large BUILD_VECTORS.
 179 static SDValue Concat128BitVectors(SDValue V1, SDValue V2, EVT VT,
 180                                    unsigned NumElems, SelectionDAG &DAG,
 181                                    SDLoc dl) {
 182   SDValue V = Insert128BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 183   return Insert128BitVector(V, V2, NumElems/2, DAG, dl);
 184 }
 185
 186 static SDValue Concat256BitVectors(SDValue V1, SDValue V2, EVT VT,
 187                                    unsigned NumElems, SelectionDAG &DAG,
 188                                    SDLoc dl) {
 189   SDValue V = Insert256BitVector(DAG.getUNDEF(VT), V1, 0, DAG, dl);
 190   return Insert256BitVector(V, V2, NumElems/2, DAG, dl);
 191 }
 192
 193 X86TargetLowering::X86TargetLowering(const X86TargetMachine &TM,
 194                                      const X86Subtarget &STI)
 195     : TargetLowering(TM), Subtarget(&STI) {
 196   X86ScalarSSEf64 = Subtarget->hasSSE2();
 197   X86ScalarSSEf32 = Subtarget->hasSSE1();
 198   TD = getDataLayout();
 199
 200   // Set up the TargetLowering object.
 201   static const MVT IntVTs[] = { MVT::i8, MVT::i16, MVT::i32, MVT::i64 };
 202
 203   // X86 is weird. It always uses i8 for shift amounts and setcc results.
 204   setBooleanContents(ZeroOrOneBooleanContent);
 205   // X86-SSE is even stranger. It uses -1 or 0 for vector masks.
 206   setBooleanVectorContents(ZeroOrNegativeOneBooleanContent);
 207
 208   // For 64-bit, since we have so many registers, use the ILP scheduler.
 209   // For 32-bit, use the register pressure specific scheduling.
 210   // For Atom, always use ILP scheduling.
 211   if (Subtarget->isAtom())
 212     setSchedulingPreference(Sched::ILP);
 213   else if (Subtarget->is64Bit())
 214     setSchedulingPreference(Sched::ILP);
 215   else
 216     setSchedulingPreference(Sched::RegPressure);
 217   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
 218   setStackPointerRegisterToSaveRestore(RegInfo->getStackRegister());
 219
 220   // Bypass expensive divides on Atom when compiling with O2.
 221   if (TM.getOptLevel() >= CodeGenOpt::Default) {
 222     if (Subtarget->hasSlowDivide32())
 223       addBypassSlowDiv(32, 8);
 224     if (Subtarget->hasSlowDivide64() && Subtarget->is64Bit())
 225       addBypassSlowDiv(64, 16);
 226   }
 227
 228   if (Subtarget->isTargetKnownWindowsMSVC()) {
 229     // Setup Windows compiler runtime calls.
 230     setLibcallName(RTLIB::SDIV_I64, "_alldiv");
 231     setLibcallName(RTLIB::UDIV_I64, "_aulldiv");
 232     setLibcallName(RTLIB::SREM_I64, "_allrem");
 233     setLibcallName(RTLIB::UREM_I64, "_aullrem");
 234     setLibcallName(RTLIB::MUL_I64, "_allmul");
 235     setLibcallCallingConv(RTLIB::SDIV_I64, CallingConv::X86_StdCall);
 236     setLibcallCallingConv(RTLIB::UDIV_I64, CallingConv::X86_StdCall);
 237     setLibcallCallingConv(RTLIB::SREM_I64, CallingConv::X86_StdCall);
 238     setLibcallCallingConv(RTLIB::UREM_I64, CallingConv::X86_StdCall);
 239     setLibcallCallingConv(RTLIB::MUL_I64, CallingConv::X86_StdCall);
 240
 241     // The _ftol2 runtime function has an unusual calling conv, which
 242     // is modeled by a special pseudo-instruction.
 243     setLibcallName(RTLIB::FPTOUINT_F64_I64, nullptr);
 244     setLibcallName(RTLIB::FPTOUINT_F32_I64, nullptr);
 245     setLibcallName(RTLIB::FPTOUINT_F64_I32, nullptr);
 246     setLibcallName(RTLIB::FPTOUINT_F32_I32, nullptr);
 247   }
 248
 249   if (Subtarget->isTargetDarwin()) {
 250     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 251     setUseUnderscoreSetJmp(false);
 252     setUseUnderscoreLongJmp(false);
 253   } else if (Subtarget->isTargetWindowsGNU()) {
 254     // MS runtime is weird: it exports _setjmp, but longjmp!
 255     setUseUnderscoreSetJmp(true);
 256     setUseUnderscoreLongJmp(false);
 257   } else {
 258     setUseUnderscoreSetJmp(true);
 259     setUseUnderscoreLongJmp(true);
 260   }
 261
 262   // Set up the register classes.
 263   addRegisterClass(MVT::i8, &X86::GR8RegClass);
 264   addRegisterClass(MVT::i16, &X86::GR16RegClass);
 265   addRegisterClass(MVT::i32, &X86::GR32RegClass);
 266   if (Subtarget->is64Bit())
 267     addRegisterClass(MVT::i64, &X86::GR64RegClass);
 268
 269   for (MVT VT : MVT::integer_valuetypes())
 270     setLoadExtAction(ISD::SEXTLOAD, VT, MVT::i1, Promote);
 271
 272   // We don't accept any truncstore of integer registers.
 273   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 274   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 275   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 276   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 277   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 278   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 279
 280   setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 281
 282   // SETOEQ and SETUNE require checking two conditions.
 283   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 284   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 285   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 286   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 287   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 288   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 289
 290   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 291   // operation.
 292   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 293   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 294   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 295
 296   if (Subtarget->is64Bit()) {
 297     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 298     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 299   } else if (!TM.Options.UseSoftFloat) {
 300     // We have an algorithm for SSE2->double, and we turn this into a
 301     // 64-bit FILD followed by conditional FADD for other targets.
 302     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 303     // We have an algorithm for SSE2, and we turn this into a 64-bit
 304     // FILD for other targets.
 305     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 306   }
 307
 308   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 309   // this operation.
 310   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 311   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 312
 313   if (!TM.Options.UseSoftFloat) {
 314     // SSE has no i16 to fp conversion, only i32
 315     if (X86ScalarSSEf32) {
 316       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 317       // f32 and f64 cases are Legal, f80 case is not
 318       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 319     } else {
 320       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 321       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 322     }
 323   } else {
 324     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 325     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 326   }
 327
 328   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 329   // are Legal, f80 is custom lowered.
 330   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 331   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 332
 333   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 334   // this operation.
 335   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 336   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 337
 338   if (X86ScalarSSEf32) {
 339     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 340     // f32 and f64 cases are Legal, f80 case is not
 341     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 342   } else {
 343     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 344     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 345   }
 346
 347   // Handle FP_TO_UINT by promoting the destination to a larger signed
 348   // conversion.
 349   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 350   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 351   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 352
 353   if (Subtarget->is64Bit()) {
 354     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 355     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 356   } else if (!TM.Options.UseSoftFloat) {
 357     // Since AVX is a superset of SSE3, only check for SSE here.
 358     if (Subtarget->hasSSE1() && !Subtarget->hasSSE3())
 359       // Expand FP_TO_UINT into a select.
 360       // FIXME: We would like to use a Custom expander here eventually to do
 361       // the optimal thing for SSE vs. the default expansion in the legalizer.
 362       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 363     else
 364       // With SSE3 we can use fisttpll to convert to a signed i64; without
 365       // SSE, we're stuck with a fistpll.
 366       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 367   }
 368
 369   if (isTargetFTOL()) {
 370     // Use the _ftol2 runtime function, which has a pseudo-instruction
 371     // to handle its weird calling convention.
 372     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Custom);
 373   }
 374
 375   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 376   if (!X86ScalarSSEf64) {
 377     setOperationAction(ISD::BITCAST        , MVT::f32  , Expand);
 378     setOperationAction(ISD::BITCAST        , MVT::i32  , Expand);
 379     if (Subtarget->is64Bit()) {
 380       setOperationAction(ISD::BITCAST      , MVT::f64  , Expand);
 381       // Without SSE, i64->f64 goes through memory.
 382       setOperationAction(ISD::BITCAST      , MVT::i64  , Expand);
 383     }
 384   }
 385
 386   // Scalar integer divide and remainder are lowered to use operations that
 387   // produce two results, to match the available instructions. This exposes
 388   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 389   // into a single instruction.
 390   //
 391   // Scalar integer multiply-high is also lowered to use two-result
 392   // operations, to match the available instructions. However, plain multiply
 393   // (low) operations are left as Legal, as there are single-result
 394   // instructions for this in x86. Using the two-result multiply instructions
 395   // when both high and low results are needed must be arranged by dagcombine.
 396   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 397     MVT VT = IntVTs[i];
 398     setOperationAction(ISD::MULHS, VT, Expand);
 399     setOperationAction(ISD::MULHU, VT, Expand);
 400     setOperationAction(ISD::SDIV, VT, Expand);
 401     setOperationAction(ISD::UDIV, VT, Expand);
 402     setOperationAction(ISD::SREM, VT, Expand);
 403     setOperationAction(ISD::UREM, VT, Expand);
 404
 405     // Add/Sub overflow ops with MVT::Glues are lowered to EFLAGS dependences.
 406     setOperationAction(ISD::ADDC, VT, Custom);
 407     setOperationAction(ISD::ADDE, VT, Custom);
 408     setOperationAction(ISD::SUBC, VT, Custom);
 409     setOperationAction(ISD::SUBE, VT, Custom);
 410   }
 411
 412   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 413   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 414   setOperationAction(ISD::BR_CC            , MVT::f32,   Expand);
 415   setOperationAction(ISD::BR_CC            , MVT::f64,   Expand);
 416   setOperationAction(ISD::BR_CC            , MVT::f80,   Expand);
 417   setOperationAction(ISD::BR_CC            , MVT::i8,    Expand);
 418   setOperationAction(ISD::BR_CC            , MVT::i16,   Expand);
 419   setOperationAction(ISD::BR_CC            , MVT::i32,   Expand);
 420   setOperationAction(ISD::BR_CC            , MVT::i64,   Expand);
 421   setOperationAction(ISD::SELECT_CC        , MVT::f32,   Expand);
 422   setOperationAction(ISD::SELECT_CC        , MVT::f64,   Expand);
 423   setOperationAction(ISD::SELECT_CC        , MVT::f80,   Expand);
 424   setOperationAction(ISD::SELECT_CC        , MVT::i8,    Expand);
 425   setOperationAction(ISD::SELECT_CC        , MVT::i16,   Expand);
 426   setOperationAction(ISD::SELECT_CC        , MVT::i32,   Expand);
 427   setOperationAction(ISD::SELECT_CC        , MVT::i64,   Expand);
 428   if (Subtarget->is64Bit())
 429     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 430   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 431   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 432   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 433   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 434   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 435   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 436   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 437   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 438
 439   // Promote the i8 variants and force them on up to i32 which has a shorter
 440   // encoding.
 441   setOperationAction(ISD::CTTZ             , MVT::i8   , Promote);
 442   AddPromotedToType (ISD::CTTZ             , MVT::i8   , MVT::i32);
 443   setOperationAction(ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , Promote);
 444   AddPromotedToType (ISD::CTTZ_ZERO_UNDEF  , MVT::i8   , MVT::i32);
 445   if (Subtarget->hasBMI()) {
 446     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i16  , Expand);
 447     setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i32  , Expand);
 448     if (Subtarget->is64Bit())
 449       setOperationAction(ISD::CTTZ_ZERO_UNDEF, MVT::i64, Expand);
 450   } else {
 451     setOperationAction(ISD::CTTZ           , MVT::i16  , Custom);
 452     setOperationAction(ISD::CTTZ           , MVT::i32  , Custom);
 453     if (Subtarget->is64Bit())
 454       setOperationAction(ISD::CTTZ         , MVT::i64  , Custom);
 455   }
 456
 457   if (Subtarget->hasLZCNT()) {
 458     // When promoting the i8 variants, force them to i32 for a shorter
 459     // encoding.
 460     setOperationAction(ISD::CTLZ           , MVT::i8   , Promote);
 461     AddPromotedToType (ISD::CTLZ           , MVT::i8   , MVT::i32);
 462     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Promote);
 463     AddPromotedToType (ISD::CTLZ_ZERO_UNDEF, MVT::i8   , MVT::i32);
 464     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Expand);
 465     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Expand);
 466     if (Subtarget->is64Bit())
 467       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Expand);
 468   } else {
 469     setOperationAction(ISD::CTLZ           , MVT::i8   , Custom);
 470     setOperationAction(ISD::CTLZ           , MVT::i16  , Custom);
 471     setOperationAction(ISD::CTLZ           , MVT::i32  , Custom);
 472     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i8   , Custom);
 473     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i16  , Custom);
 474     setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i32  , Custom);
 475     if (Subtarget->is64Bit()) {
 476       setOperationAction(ISD::CTLZ         , MVT::i64  , Custom);
 477       setOperationAction(ISD::CTLZ_ZERO_UNDEF, MVT::i64, Custom);
 478     }
 479   }
 480
 481   // Special handling for half-precision floating point conversions.
 482   // If we don't have F16C support, then lower half float conversions
 483   // into library calls.
 484   if (TM.Options.UseSoftFloat || !Subtarget->hasF16C()) {
 485     setOperationAction(ISD::FP16_TO_FP, MVT::f32, Expand);
 486     setOperationAction(ISD::FP_TO_FP16, MVT::f32, Expand);
 487   }
 488
 489   // There's never any support for operations beyond MVT::f32.
 490   setOperationAction(ISD::FP16_TO_FP, MVT::f64, Expand);
 491   setOperationAction(ISD::FP16_TO_FP, MVT::f80, Expand);
 492   setOperationAction(ISD::FP_TO_FP16, MVT::f64, Expand);
 493   setOperationAction(ISD::FP_TO_FP16, MVT::f80, Expand);
 494
 495   setLoadExtAction(ISD::EXTLOAD, MVT::f32, MVT::f16, Expand);
 496   setLoadExtAction(ISD::EXTLOAD, MVT::f64, MVT::f16, Expand);
 497   setLoadExtAction(ISD::EXTLOAD, MVT::f80, MVT::f16, Expand);
 498   setTruncStoreAction(MVT::f32, MVT::f16, Expand);
 499   setTruncStoreAction(MVT::f64, MVT::f16, Expand);
 500   setTruncStoreAction(MVT::f80, MVT::f16, Expand);
 501
 502   if (Subtarget->hasPOPCNT()) {
 503     setOperationAction(ISD::CTPOP          , MVT::i8   , Promote);
 504   } else {
 505     setOperationAction(ISD::CTPOP          , MVT::i8   , Expand);
 506     setOperationAction(ISD::CTPOP          , MVT::i16  , Expand);
 507     setOperationAction(ISD::CTPOP          , MVT::i32  , Expand);
 508     if (Subtarget->is64Bit())
 509       setOperationAction(ISD::CTPOP        , MVT::i64  , Expand);
 510   }
 511
 512   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 513
 514   if (!Subtarget->hasMOVBE())
 515     setOperationAction(ISD::BSWAP          , MVT::i16  , Expand);
 516
 517   // These should be promoted to a larger select which is supported.
 518   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 519   // X86 wants to expand cmov itself.
 520   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 521   setOperationAction(ISD::SELECT          , MVT::i16  , Custom);
 522   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 523   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 524   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 525   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 526   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 527   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 528   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 529   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 530   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 531   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 532   if (Subtarget->is64Bit()) {
 533     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 534     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 535   }
 536   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 537   // NOTE: EH_SJLJ_SETJMP/_LONGJMP supported here is NOT intended to support
 538   // SjLj exception handling but a light-weight setjmp/longjmp replacement to
 539   // support continuation, user-level threading, and etc.. As a result, no
 540   // other SjLj exception interfaces are implemented and please don't build
 541   // your own exception handling based on them.
 542   // LLVM/Clang supports zero-cost DWARF exception handling.
 543   setOperationAction(ISD::EH_SJLJ_SETJMP, MVT::i32, Custom);
 544   setOperationAction(ISD::EH_SJLJ_LONGJMP, MVT::Other, Custom);
 545
 546   // Darwin ABI issue.
 547   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 548   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 549   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 550   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 551   if (Subtarget->is64Bit())
 552     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 553   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 554   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 555   if (Subtarget->is64Bit()) {
 556     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 557     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 558     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 559     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 560     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 561   }
 562   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 563   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 564   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 565   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 566   if (Subtarget->is64Bit()) {
 567     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 568     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 569     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 570   }
 571
 572   if (Subtarget->hasSSE1())
 573     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 574
 575   setOperationAction(ISD::ATOMIC_FENCE  , MVT::Other, Custom);
 576
 577   // Expand certain atomics
 578   for (unsigned i = 0; i != array_lengthof(IntVTs); ++i) {
 579     MVT VT = IntVTs[i];
 580     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, VT, Custom);
 581     setOperationAction(ISD::ATOMIC_LOAD_SUB, VT, Custom);
 582     setOperationAction(ISD::ATOMIC_STORE, VT, Custom);
 583   }
 584
 585   if (Subtarget->hasCmpxchg16b()) {
 586     setOperationAction(ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS, MVT::i128, Custom);
 587   }
 588
 589   // FIXME - use subtarget debug flags
 590   if (!Subtarget->isTargetDarwin() && !Subtarget->isTargetELF() &&
 591       !Subtarget->isTargetCygMing() && !Subtarget->isTargetWin64()) {
 592     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 593   }
 594
 595   if (Subtarget->is64Bit()) {
 596     setExceptionPointerRegister(X86::RAX);
 597     setExceptionSelectorRegister(X86::RDX);
 598   } else {
 599     setExceptionPointerRegister(X86::EAX);
 600     setExceptionSelectorRegister(X86::EDX);
 601   }
 602   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 603   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 604
 605   setOperationAction(ISD::INIT_TRAMPOLINE, MVT::Other, Custom);
 606   setOperationAction(ISD::ADJUST_TRAMPOLINE, MVT::Other, Custom);
 607
 608   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 609   setOperationAction(ISD::DEBUGTRAP, MVT::Other, Legal);
 610
 611   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 612   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 613   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 614   if (Subtarget->is64Bit() && !Subtarget->isTargetWin64()) {
 615     // TargetInfo::X86_64ABIBuiltinVaList
 616     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 617     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 618   } else {
 619     // TargetInfo::CharPtrBuiltinVaList
 620     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 621     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 622   }
 623
 624   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 625   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 626
 627   setOperationAction(ISD::DYNAMIC_STACKALLOC, getPointerTy(), Custom);
 628
 629   if (!TM.Options.UseSoftFloat && X86ScalarSSEf64) {
 630     // f32 and f64 use SSE.
 631     // Set up the FP register classes.
 632     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 633     addRegisterClass(MVT::f64, &X86::FR64RegClass);
 634
 635     // Use ANDPD to simulate FABS.
 636     setOperationAction(ISD::FABS , MVT::f64, Custom);
 637     setOperationAction(ISD::FABS , MVT::f32, Custom);
 638
 639     // Use XORP to simulate FNEG.
 640     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 641     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 642
 643     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 644     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 645     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 646
 647     // Lower this to FGETSIGNx86 plus an AND.
 648     setOperationAction(ISD::FGETSIGN, MVT::i64, Custom);
 649     setOperationAction(ISD::FGETSIGN, MVT::i32, Custom);
 650
 651     // We don't support sin/cos/fmod
 652     setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 653     setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 654     setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 655     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 656     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 657     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 658
 659     // Expand FP immediates into loads from the stack, except for the special
 660     // cases we handle.
 661     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 662     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 663   } else if (!TM.Options.UseSoftFloat && X86ScalarSSEf32) {
 664     // Use SSE for f32, x87 for f64.
 665     // Set up the FP register classes.
 666     addRegisterClass(MVT::f32, &X86::FR32RegClass);
 667     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 668
 669     // Use ANDPS to simulate FABS.
 670     setOperationAction(ISD::FABS , MVT::f32, Custom);
 671
 672     // Use XORP to simulate FNEG.
 673     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 674
 675     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 676
 677     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 678     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 679     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 680
 681     // We don't support sin/cos/fmod
 682     setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 683     setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 684     setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 685
 686     // Special cases we handle for FP constants.
 687     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 688     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 689     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 690     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 691     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 692
 693     if (!TM.Options.UnsafeFPMath) {
 694       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 695       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 696       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 697     }
 698   } else if (!TM.Options.UseSoftFloat) {
 699     // f32 and f64 in x87.
 700     // Set up the FP register classes.
 701     addRegisterClass(MVT::f64, &X86::RFP64RegClass);
 702     addRegisterClass(MVT::f32, &X86::RFP32RegClass);
 703
 704     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 705     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 706     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 707     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 708
 709     if (!TM.Options.UnsafeFPMath) {
 710       setOperationAction(ISD::FSIN   , MVT::f64, Expand);
 711       setOperationAction(ISD::FSIN   , MVT::f32, Expand);
 712       setOperationAction(ISD::FCOS   , MVT::f64, Expand);
 713       setOperationAction(ISD::FCOS   , MVT::f32, Expand);
 714       setOperationAction(ISD::FSINCOS, MVT::f64, Expand);
 715       setOperationAction(ISD::FSINCOS, MVT::f32, Expand);
 716     }
 717     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 718     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 719     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 720     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 721     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 722     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 723     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 724     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 725   }
 726
 727   // We don't support FMA.
 728   setOperationAction(ISD::FMA, MVT::f64, Expand);
 729   setOperationAction(ISD::FMA, MVT::f32, Expand);
 730
 731   // Long double always uses X87.
 732   if (!TM.Options.UseSoftFloat) {
 733     addRegisterClass(MVT::f80, &X86::RFP80RegClass);
 734     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 735     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 736     {
 737       APFloat TmpFlt = APFloat::getZero(APFloat::x87DoubleExtended);
 738       addLegalFPImmediate(TmpFlt);  // FLD0
 739       TmpFlt.changeSign();
 740       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 741
 742       bool ignored;
 743       APFloat TmpFlt2(+1.0);
 744       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 745                       &ignored);
 746       addLegalFPImmediate(TmpFlt2);  // FLD1
 747       TmpFlt2.changeSign();
 748       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 749     }
 750
 751     if (!TM.Options.UnsafeFPMath) {
 752       setOperationAction(ISD::FSIN   , MVT::f80, Expand);
 753       setOperationAction(ISD::FCOS   , MVT::f80, Expand);
 754       setOperationAction(ISD::FSINCOS, MVT::f80, Expand);
 755     }
 756
 757     setOperationAction(ISD::FFLOOR, MVT::f80, Expand);
 758     setOperationAction(ISD::FCEIL,  MVT::f80, Expand);
 759     setOperationAction(ISD::FTRUNC, MVT::f80, Expand);
 760     setOperationAction(ISD::FRINT,  MVT::f80, Expand);
 761     setOperationAction(ISD::FNEARBYINT, MVT::f80, Expand);
 762     setOperationAction(ISD::FMA, MVT::f80, Expand);
 763   }
 764
 765   // Always use a library call for pow.
 766   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 767   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 768   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 769
 770   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 771   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 772   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 773   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 774   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 775   setOperationAction(ISD::FMINNUM, MVT::f80, Expand);
 776   setOperationAction(ISD::FMAXNUM, MVT::f80, Expand);
 777
 778   // First set operation action for all vector types to either promote
 779   // (for widening) or expand (for scalarization). Then we will selectively
 780   // turn on ones that can be effectively codegen'd.
 781   for (MVT VT : MVT::vector_valuetypes()) {
 782     setOperationAction(ISD::ADD , VT, Expand);
 783     setOperationAction(ISD::SUB , VT, Expand);
 784     setOperationAction(ISD::FADD, VT, Expand);
 785     setOperationAction(ISD::FNEG, VT, Expand);
 786     setOperationAction(ISD::FSUB, VT, Expand);
 787     setOperationAction(ISD::MUL , VT, Expand);
 788     setOperationAction(ISD::FMUL, VT, Expand);
 789     setOperationAction(ISD::SDIV, VT, Expand);
 790     setOperationAction(ISD::UDIV, VT, Expand);
 791     setOperationAction(ISD::FDIV, VT, Expand);
 792     setOperationAction(ISD::SREM, VT, Expand);
 793     setOperationAction(ISD::UREM, VT, Expand);
 794     setOperationAction(ISD::LOAD, VT, Expand);
 795     setOperationAction(ISD::VECTOR_SHUFFLE, VT, Expand);
 796     setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT,Expand);
 797     setOperationAction(ISD::INSERT_VECTOR_ELT, VT, Expand);
 798     setOperationAction(ISD::EXTRACT_SUBVECTOR, VT,Expand);
 799     setOperationAction(ISD::INSERT_SUBVECTOR, VT,Expand);
 800     setOperationAction(ISD::FABS, VT, Expand);
 801     setOperationAction(ISD::FSIN, VT, Expand);
 802     setOperationAction(ISD::FSINCOS, VT, Expand);
 803     setOperationAction(ISD::FCOS, VT, Expand);
 804     setOperationAction(ISD::FSINCOS, VT, Expand);
 805     setOperationAction(ISD::FREM, VT, Expand);
 806     setOperationAction(ISD::FMA,  VT, Expand);
 807     setOperationAction(ISD::FPOWI, VT, Expand);
 808     setOperationAction(ISD::FSQRT, VT, Expand);
 809     setOperationAction(ISD::FCOPYSIGN, VT, Expand);
 810     setOperationAction(ISD::FFLOOR, VT, Expand);
 811     setOperationAction(ISD::FCEIL, VT, Expand);
 812     setOperationAction(ISD::FTRUNC, VT, Expand);
 813     setOperationAction(ISD::FRINT, VT, Expand);
 814     setOperationAction(ISD::FNEARBYINT, VT, Expand);
 815     setOperationAction(ISD::SMUL_LOHI, VT, Expand);
 816     setOperationAction(ISD::MULHS, VT, Expand);
 817     setOperationAction(ISD::UMUL_LOHI, VT, Expand);
 818     setOperationAction(ISD::MULHU, VT, Expand);
 819     setOperationAction(ISD::SDIVREM, VT, Expand);
 820     setOperationAction(ISD::UDIVREM, VT, Expand);
 821     setOperationAction(ISD::FPOW, VT, Expand);
 822     setOperationAction(ISD::CTPOP, VT, Expand);
 823     setOperationAction(ISD::CTTZ, VT, Expand);
 824     setOperationAction(ISD::CTTZ_ZERO_UNDEF, VT, Expand);
 825     setOperationAction(ISD::CTLZ, VT, Expand);
 826     setOperationAction(ISD::CTLZ_ZERO_UNDEF, VT, Expand);
 827     setOperationAction(ISD::SHL, VT, Expand);
 828     setOperationAction(ISD::SRA, VT, Expand);
 829     setOperationAction(ISD::SRL, VT, Expand);
 830     setOperationAction(ISD::ROTL, VT, Expand);
 831     setOperationAction(ISD::ROTR, VT, Expand);
 832     setOperationAction(ISD::BSWAP, VT, Expand);
 833     setOperationAction(ISD::SETCC, VT, Expand);
 834     setOperationAction(ISD::FLOG, VT, Expand);
 835     setOperationAction(ISD::FLOG2, VT, Expand);
 836     setOperationAction(ISD::FLOG10, VT, Expand);
 837     setOperationAction(ISD::FEXP, VT, Expand);
 838     setOperationAction(ISD::FEXP2, VT, Expand);
 839     setOperationAction(ISD::FP_TO_UINT, VT, Expand);
 840     setOperationAction(ISD::FP_TO_SINT, VT, Expand);
 841     setOperationAction(ISD::UINT_TO_FP, VT, Expand);
 842     setOperationAction(ISD::SINT_TO_FP, VT, Expand);
 843     setOperationAction(ISD::SIGN_EXTEND_INREG, VT,Expand);
 844     setOperationAction(ISD::TRUNCATE, VT, Expand);
 845     setOperationAction(ISD::SIGN_EXTEND, VT, Expand);
 846     setOperationAction(ISD::ZERO_EXTEND, VT, Expand);
 847     setOperationAction(ISD::ANY_EXTEND, VT, Expand);
 848     setOperationAction(ISD::VSELECT, VT, Expand);
 849     setOperationAction(ISD::SELECT_CC, VT, Expand);
 850     for (MVT InnerVT : MVT::vector_valuetypes()) {
 851       setTruncStoreAction(InnerVT, VT, Expand);
 852
 853       setLoadExtAction(ISD::SEXTLOAD, InnerVT, VT, Expand);
 854       setLoadExtAction(ISD::ZEXTLOAD, InnerVT, VT, Expand);
 855
 856       // N.b. ISD::EXTLOAD legality is basically ignored except for i1-like
 857       // types, we have to deal with them whether we ask for Expansion or not.
 858       // Setting Expand causes its own optimisation problems though, so leave
 859       // them legal.
 860       if (VT.getVectorElementType() == MVT::i1)
 861         setLoadExtAction(ISD::EXTLOAD, InnerVT, VT, Expand);
 862     }
 863   }
 864
 865   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 866   // with -msoft-float, disable use of MMX as well.
 867   if (!TM.Options.UseSoftFloat && Subtarget->hasMMX()) {
 868     addRegisterClass(MVT::x86mmx, &X86::VR64RegClass);
 869     // No operations on x86mmx supported, everything uses intrinsics.
 870   }
 871
 872   // MMX-sized vectors (other than x86mmx) are expected to be expanded
 873   // into smaller operations.
 874   setOperationAction(ISD::MULHS,              MVT::v8i8,  Expand);
 875   setOperationAction(ISD::MULHS,              MVT::v4i16, Expand);
 876   setOperationAction(ISD::MULHS,              MVT::v2i32, Expand);
 877   setOperationAction(ISD::MULHS,              MVT::v1i64, Expand);
 878   setOperationAction(ISD::AND,                MVT::v8i8,  Expand);
 879   setOperationAction(ISD::AND,                MVT::v4i16, Expand);
 880   setOperationAction(ISD::AND,                MVT::v2i32, Expand);
 881   setOperationAction(ISD::AND,                MVT::v1i64, Expand);
 882   setOperationAction(ISD::OR,                 MVT::v8i8,  Expand);
 883   setOperationAction(ISD::OR,                 MVT::v4i16, Expand);
 884   setOperationAction(ISD::OR,                 MVT::v2i32, Expand);
 885   setOperationAction(ISD::OR,                 MVT::v1i64, Expand);
 886   setOperationAction(ISD::XOR,                MVT::v8i8,  Expand);
 887   setOperationAction(ISD::XOR,                MVT::v4i16, Expand);
 888   setOperationAction(ISD::XOR,                MVT::v2i32, Expand);
 889   setOperationAction(ISD::XOR,                MVT::v1i64, Expand);
 890   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Expand);
 891   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Expand);
 892   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v2i32, Expand);
 893   setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Expand);
 894   setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v1i64, Expand);
 895   setOperationAction(ISD::SELECT,             MVT::v8i8,  Expand);
 896   setOperationAction(ISD::SELECT,             MVT::v4i16, Expand);
 897   setOperationAction(ISD::SELECT,             MVT::v2i32, Expand);
 898   setOperationAction(ISD::SELECT,             MVT::v1i64, Expand);
 899   setOperationAction(ISD::BITCAST,            MVT::v8i8,  Expand);
 900   setOperationAction(ISD::BITCAST,            MVT::v4i16, Expand);
 901   setOperationAction(ISD::BITCAST,            MVT::v2i32, Expand);
 902   setOperationAction(ISD::BITCAST,            MVT::v1i64, Expand);
 903
 904   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE1()) {
 905     addRegisterClass(MVT::v4f32, &X86::VR128RegClass);
 906
 907     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 908     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 909     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 910     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 911     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 912     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 913     setOperationAction(ISD::FABS,               MVT::v4f32, Custom);
 914     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 915     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 916     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 917     setOperationAction(ISD::VSELECT,            MVT::v4f32, Custom);
 918     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 919     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 920     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Custom);
 921   }
 922
 923   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE2()) {
 924     addRegisterClass(MVT::v2f64, &X86::VR128RegClass);
 925
 926     // FIXME: Unfortunately, -soft-float and -no-implicit-float mean XMM
 927     // registers cannot be used even for integer operations.
 928     addRegisterClass(MVT::v16i8, &X86::VR128RegClass);
 929     addRegisterClass(MVT::v8i16, &X86::VR128RegClass);
 930     addRegisterClass(MVT::v4i32, &X86::VR128RegClass);
 931     addRegisterClass(MVT::v2i64, &X86::VR128RegClass);
 932
 933     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 934     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 935     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 936     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 937     setOperationAction(ISD::MUL,                MVT::v4i32, Custom);
 938     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 939     setOperationAction(ISD::UMUL_LOHI,          MVT::v4i32, Custom);
 940     setOperationAction(ISD::SMUL_LOHI,          MVT::v4i32, Custom);
 941     setOperationAction(ISD::MULHU,              MVT::v8i16, Legal);
 942     setOperationAction(ISD::MULHS,              MVT::v8i16, Legal);
 943     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 944     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 945     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 946     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 947     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 948     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 949     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 950     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 951     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 952     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 953     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 954     setOperationAction(ISD::FABS,               MVT::v2f64, Custom);
 955
 956     setOperationAction(ISD::SETCC,              MVT::v2i64, Custom);
 957     setOperationAction(ISD::SETCC,              MVT::v16i8, Custom);
 958     setOperationAction(ISD::SETCC,              MVT::v8i16, Custom);
 959     setOperationAction(ISD::SETCC,              MVT::v4i32, Custom);
 960
 961     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 962     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 963     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 964     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 965     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 966
 967     // Only provide customized ctpop vector bit twiddling for vector types we
 968     // know to perform better than using the popcnt instructions on each vector
 969     // element. If popcnt isn't supported, always provide the custom version.
 970     if (!Subtarget->hasPOPCNT()) {
 971       setOperationAction(ISD::CTPOP,            MVT::v4i32, Custom);
 972       setOperationAction(ISD::CTPOP,            MVT::v2i64, Custom);
 973     }
 974
 975     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 976     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
 977       MVT VT = (MVT::SimpleValueType)i;
 978       // Do not attempt to custom lower non-power-of-2 vectors
 979       if (!isPowerOf2_32(VT.getVectorNumElements()))
 980         continue;
 981       // Do not attempt to custom lower non-128-bit vectors
 982       if (!VT.is128BitVector())
 983         continue;
 984       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 985       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 986       setOperationAction(ISD::VSELECT,            VT, Custom);
 987       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 988     }
 989
 990     // We support custom legalizing of sext and anyext loads for specific
 991     // memory vector types which we can load as a scalar (or sequence of
 992     // scalars) and extend in-register to a legal 128-bit vector type. For sext
 993     // loads these must work with a single scalar load.
 994     for (MVT VT : MVT::integer_vector_valuetypes()) {
 995       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i8, Custom);
 996       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v4i16, Custom);
 997       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v8i8, Custom);
 998       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i8, Custom);
 999       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i16, Custom);
1000       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2i32, Custom);
1001       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i8, Custom);
1002       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4i16, Custom);
1003       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8i8, Custom);
1004     }
1005
1006     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
1007     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
1008     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
1009     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
1010     setOperationAction(ISD::VSELECT,            MVT::v2f64, Custom);
1011     setOperationAction(ISD::VSELECT,            MVT::v2i64, Custom);
1012     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
1013     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
1014
1015     if (Subtarget->is64Bit()) {
1016       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1017       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1018     }
1019
1020     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
1021     for (int i = MVT::v16i8; i != MVT::v2i64; ++i) {
1022       MVT VT = (MVT::SimpleValueType)i;
1023
1024       // Do not attempt to promote non-128-bit vectors
1025       if (!VT.is128BitVector())
1026         continue;
1027
1028       setOperationAction(ISD::AND,    VT, Promote);
1029       AddPromotedToType (ISD::AND,    VT, MVT::v2i64);
1030       setOperationAction(ISD::OR,     VT, Promote);
1031       AddPromotedToType (ISD::OR,     VT, MVT::v2i64);
1032       setOperationAction(ISD::XOR,    VT, Promote);
1033       AddPromotedToType (ISD::XOR,    VT, MVT::v2i64);
1034       setOperationAction(ISD::LOAD,   VT, Promote);
1035       AddPromotedToType (ISD::LOAD,   VT, MVT::v2i64);
1036       setOperationAction(ISD::SELECT, VT, Promote);
1037       AddPromotedToType (ISD::SELECT, VT, MVT::v2i64);
1038     }
1039
1040     // Custom lower v2i64 and v2f64 selects.
1041     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
1042     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
1043     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
1044     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
1045
1046     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
1047     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
1048
1049     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i8,  Custom);
1050     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i16, Custom);
1051     // As there is no 64-bit GPR available, we need build a special custom
1052     // sequence to convert from v2i32 to v2f32.
1053     if (!Subtarget->is64Bit())
1054       setOperationAction(ISD::UINT_TO_FP,       MVT::v2f32, Custom);
1055
1056     setOperationAction(ISD::FP_EXTEND,          MVT::v2f32, Custom);
1057     setOperationAction(ISD::FP_ROUND,           MVT::v2f32, Custom);
1058
1059     for (MVT VT : MVT::fp_vector_valuetypes())
1060       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v2f32, Legal);
1061
1062     setOperationAction(ISD::BITCAST,            MVT::v2i32, Custom);
1063     setOperationAction(ISD::BITCAST,            MVT::v4i16, Custom);
1064     setOperationAction(ISD::BITCAST,            MVT::v8i8,  Custom);
1065   }
1066
1067   if (!TM.Options.UseSoftFloat && Subtarget->hasSSE41()) {
1068     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
1069     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
1070     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
1071     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
1072     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
1073     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
1074     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
1075     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
1076     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
1077     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
1078
1079     setOperationAction(ISD::FFLOOR,             MVT::v4f32, Legal);
1080     setOperationAction(ISD::FCEIL,              MVT::v4f32, Legal);
1081     setOperationAction(ISD::FTRUNC,             MVT::v4f32, Legal);
1082     setOperationAction(ISD::FRINT,              MVT::v4f32, Legal);
1083     setOperationAction(ISD::FNEARBYINT,         MVT::v4f32, Legal);
1084     setOperationAction(ISD::FFLOOR,             MVT::v2f64, Legal);
1085     setOperationAction(ISD::FCEIL,              MVT::v2f64, Legal);
1086     setOperationAction(ISD::FTRUNC,             MVT::v2f64, Legal);
1087     setOperationAction(ISD::FRINT,              MVT::v2f64, Legal);
1088     setOperationAction(ISD::FNEARBYINT,         MVT::v2f64, Legal);
1089
1090     // FIXME: Do we need to handle scalar-to-vector here?
1091     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
1092
1093     // We directly match byte blends in the backend as they match the VSELECT
1094     // condition form.
1095     setOperationAction(ISD::VSELECT,            MVT::v16i8, Legal);
1096
1097     // SSE41 brings specific instructions for doing vector sign extend even in
1098     // cases where we don't have SRA.
1099     for (MVT VT : MVT::integer_vector_valuetypes()) {
1100       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i8, Custom);
1101       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i16, Custom);
1102       setLoadExtAction(ISD::SEXTLOAD, VT, MVT::v2i32, Custom);
1103     }
1104
1105     // SSE41 also has vector sign/zero extending loads, PMOV[SZ]X
1106     setLoadExtAction(ISD::SEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1107     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1108     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1109     setLoadExtAction(ISD::SEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1110     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1111     setLoadExtAction(ISD::SEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1112
1113     setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i16, MVT::v8i8,  Legal);
1114     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i8,  Legal);
1115     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i8,  Legal);
1116     setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i32, MVT::v4i16, Legal);
1117     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i16, Legal);
1118     setLoadExtAction(ISD::ZEXTLOAD, MVT::v2i64, MVT::v2i32, Legal);
1119
1120     // i8 and i16 vectors are custom because the source register and source
1121     // source memory operand types are not the same width.  f32 vectors are
1122     // custom since the immediate controlling the insert encodes additional
1123     // information.
1124     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
1125     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
1126     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
1127     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
1128
1129     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
1130     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
1131     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
1132     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
1133
1134     // FIXME: these should be Legal, but that's only for the case where
1135     // the index is constant.  For now custom expand to deal with that.
1136     if (Subtarget->is64Bit()) {
1137       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
1138       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
1139     }
1140   }
1141
1142   if (Subtarget->hasSSE2()) {
1143     setOperationAction(ISD::SRL,               MVT::v8i16, Custom);
1144     setOperationAction(ISD::SRL,               MVT::v16i8, Custom);
1145
1146     setOperationAction(ISD::SHL,               MVT::v8i16, Custom);
1147     setOperationAction(ISD::SHL,               MVT::v16i8, Custom);
1148
1149     setOperationAction(ISD::SRA,               MVT::v8i16, Custom);
1150     setOperationAction(ISD::SRA,               MVT::v16i8, Custom);
1151
1152     // In the customized shift lowering, the legal cases in AVX2 will be
1153     // recognized.
1154     setOperationAction(ISD::SRL,               MVT::v2i64, Custom);
1155     setOperationAction(ISD::SRL,               MVT::v4i32, Custom);
1156
1157     setOperationAction(ISD::SHL,               MVT::v2i64, Custom);
1158     setOperationAction(ISD::SHL,               MVT::v4i32, Custom);
1159
1160     setOperationAction(ISD::SRA,               MVT::v4i32, Custom);
1161   }
1162
1163   if (!TM.Options.UseSoftFloat && Subtarget->hasFp256()) {
1164     addRegisterClass(MVT::v32i8,  &X86::VR256RegClass);
1165     addRegisterClass(MVT::v16i16, &X86::VR256RegClass);
1166     addRegisterClass(MVT::v8i32,  &X86::VR256RegClass);
1167     addRegisterClass(MVT::v8f32,  &X86::VR256RegClass);
1168     addRegisterClass(MVT::v4i64,  &X86::VR256RegClass);
1169     addRegisterClass(MVT::v4f64,  &X86::VR256RegClass);
1170
1171     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
1172     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
1173     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
1174
1175     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
1176     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
1177     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
1178     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
1179     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
1180     setOperationAction(ISD::FFLOOR,             MVT::v8f32, Legal);
1181     setOperationAction(ISD::FCEIL,              MVT::v8f32, Legal);
1182     setOperationAction(ISD::FTRUNC,             MVT::v8f32, Legal);
1183     setOperationAction(ISD::FRINT,              MVT::v8f32, Legal);
1184     setOperationAction(ISD::FNEARBYINT,         MVT::v8f32, Legal);
1185     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
1186     setOperationAction(ISD::FABS,               MVT::v8f32, Custom);
1187
1188     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
1189     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
1190     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
1191     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
1192     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
1193     setOperationAction(ISD::FFLOOR,             MVT::v4f64, Legal);
1194     setOperationAction(ISD::FCEIL,              MVT::v4f64, Legal);
1195     setOperationAction(ISD::FTRUNC,             MVT::v4f64, Legal);
1196     setOperationAction(ISD::FRINT,              MVT::v4f64, Legal);
1197     setOperationAction(ISD::FNEARBYINT,         MVT::v4f64, Legal);
1198     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
1199     setOperationAction(ISD::FABS,               MVT::v4f64, Custom);
1200
1201     // (fp_to_int:v8i16 (v8f32 ..)) requires the result type to be promoted
1202     // even though v8i16 is a legal type.
1203     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i16, Promote);
1204     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i16, Promote);
1205     setOperationAction(ISD::FP_TO_SINT,         MVT::v8i32, Legal);
1206
1207     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i16, Promote);
1208     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i32, Legal);
1209     setOperationAction(ISD::FP_ROUND,           MVT::v4f32, Legal);
1210
1211     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i8,  Custom);
1212     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i16, Custom);
1213
1214     for (MVT VT : MVT::fp_vector_valuetypes())
1215       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v4f32, Legal);
1216
1217     setOperationAction(ISD::SRL,               MVT::v16i16, Custom);
1218     setOperationAction(ISD::SRL,               MVT::v32i8, Custom);
1219
1220     setOperationAction(ISD::SHL,               MVT::v16i16, Custom);
1221     setOperationAction(ISD::SHL,               MVT::v32i8, Custom);
1222
1223     setOperationAction(ISD::SRA,               MVT::v16i16, Custom);
1224     setOperationAction(ISD::SRA,               MVT::v32i8, Custom);
1225
1226     setOperationAction(ISD::SETCC,             MVT::v32i8, Custom);
1227     setOperationAction(ISD::SETCC,             MVT::v16i16, Custom);
1228     setOperationAction(ISD::SETCC,             MVT::v8i32, Custom);
1229     setOperationAction(ISD::SETCC,             MVT::v4i64, Custom);
1230
1231     setOperationAction(ISD::SELECT,            MVT::v4f64, Custom);
1232     setOperationAction(ISD::SELECT,            MVT::v4i64, Custom);
1233     setOperationAction(ISD::SELECT,            MVT::v8f32, Custom);
1234
1235     setOperationAction(ISD::SIGN_EXTEND,       MVT::v4i64, Custom);
1236     setOperationAction(ISD::SIGN_EXTEND,       MVT::v8i32, Custom);
1237     setOperationAction(ISD::SIGN_EXTEND,       MVT::v16i16, Custom);
1238     setOperationAction(ISD::ZERO_EXTEND,       MVT::v4i64, Custom);
1239     setOperationAction(ISD::ZERO_EXTEND,       MVT::v8i32, Custom);
1240     setOperationAction(ISD::ZERO_EXTEND,       MVT::v16i16, Custom);
1241     setOperationAction(ISD::ANY_EXTEND,        MVT::v4i64, Custom);
1242     setOperationAction(ISD::ANY_EXTEND,        MVT::v8i32, Custom);
1243     setOperationAction(ISD::ANY_EXTEND,        MVT::v16i16, Custom);
1244     setOperationAction(ISD::TRUNCATE,          MVT::v16i8, Custom);
1245     setOperationAction(ISD::TRUNCATE,          MVT::v8i16, Custom);
1246     setOperationAction(ISD::TRUNCATE,          MVT::v4i32, Custom);
1247
1248     if (Subtarget->hasFMA() || Subtarget->hasFMA4()) {
1249       setOperationAction(ISD::FMA,             MVT::v8f32, Legal);
1250       setOperationAction(ISD::FMA,             MVT::v4f64, Legal);
1251       setOperationAction(ISD::FMA,             MVT::v4f32, Legal);
1252       setOperationAction(ISD::FMA,             MVT::v2f64, Legal);
1253       setOperationAction(ISD::FMA,             MVT::f32, Legal);
1254       setOperationAction(ISD::FMA,             MVT::f64, Legal);
1255     }
1256
1257     if (Subtarget->hasInt256()) {
1258       setOperationAction(ISD::ADD,             MVT::v4i64, Legal);
1259       setOperationAction(ISD::ADD,             MVT::v8i32, Legal);
1260       setOperationAction(ISD::ADD,             MVT::v16i16, Legal);
1261       setOperationAction(ISD::ADD,             MVT::v32i8, Legal);
1262
1263       setOperationAction(ISD::SUB,             MVT::v4i64, Legal);
1264       setOperationAction(ISD::SUB,             MVT::v8i32, Legal);
1265       setOperationAction(ISD::SUB,             MVT::v16i16, Legal);
1266       setOperationAction(ISD::SUB,             MVT::v32i8, Legal);
1267
1268       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1269       setOperationAction(ISD::MUL,             MVT::v8i32, Legal);
1270       setOperationAction(ISD::MUL,             MVT::v16i16, Legal);
1271       // Don't lower v32i8 because there is no 128-bit byte mul
1272
1273       setOperationAction(ISD::UMUL_LOHI,       MVT::v8i32, Custom);
1274       setOperationAction(ISD::SMUL_LOHI,       MVT::v8i32, Custom);
1275       setOperationAction(ISD::MULHU,           MVT::v16i16, Legal);
1276       setOperationAction(ISD::MULHS,           MVT::v16i16, Legal);
1277
1278       // The custom lowering for UINT_TO_FP for v8i32 becomes interesting
1279       // when we have a 256bit-wide blend with immediate.
1280       setOperationAction(ISD::UINT_TO_FP, MVT::v8i32, Custom);
1281
1282       // Only provide customized ctpop vector bit twiddling for vector types we
1283       // know to perform better than using the popcnt instructions on each
1284       // vector element. If popcnt isn't supported, always provide the custom
1285       // version.
1286       if (!Subtarget->hasPOPCNT())
1287         setOperationAction(ISD::CTPOP,           MVT::v4i64, Custom);
1288
1289       // Custom CTPOP always performs better on natively supported v8i32
1290       setOperationAction(ISD::CTPOP,             MVT::v8i32, Custom);
1291
1292       // AVX2 also has wider vector sign/zero extending loads, VPMOV[SZ]X
1293       setLoadExtAction(ISD::SEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1294       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1295       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1296       setLoadExtAction(ISD::SEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1297       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1298       setLoadExtAction(ISD::SEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1299
1300       setLoadExtAction(ISD::ZEXTLOAD, MVT::v16i16, MVT::v16i8, Legal);
1301       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i8,  Legal);
1302       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i8,  Legal);
1303       setLoadExtAction(ISD::ZEXTLOAD, MVT::v8i32,  MVT::v8i16, Legal);
1304       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i16, Legal);
1305       setLoadExtAction(ISD::ZEXTLOAD, MVT::v4i64,  MVT::v4i32, Legal);
1306     } else {
1307       setOperationAction(ISD::ADD,             MVT::v4i64, Custom);
1308       setOperationAction(ISD::ADD,             MVT::v8i32, Custom);
1309       setOperationAction(ISD::ADD,             MVT::v16i16, Custom);
1310       setOperationAction(ISD::ADD,             MVT::v32i8, Custom);
1311
1312       setOperationAction(ISD::SUB,             MVT::v4i64, Custom);
1313       setOperationAction(ISD::SUB,             MVT::v8i32, Custom);
1314       setOperationAction(ISD::SUB,             MVT::v16i16, Custom);
1315       setOperationAction(ISD::SUB,             MVT::v32i8, Custom);
1316
1317       setOperationAction(ISD::MUL,             MVT::v4i64, Custom);
1318       setOperationAction(ISD::MUL,             MVT::v8i32, Custom);
1319       setOperationAction(ISD::MUL,             MVT::v16i16, Custom);
1320       // Don't lower v32i8 because there is no 128-bit byte mul
1321     }
1322
1323     // In the customized shift lowering, the legal cases in AVX2 will be
1324     // recognized.
1325     setOperationAction(ISD::SRL,               MVT::v4i64, Custom);
1326     setOperationAction(ISD::SRL,               MVT::v8i32, Custom);
1327
1328     setOperationAction(ISD::SHL,               MVT::v4i64, Custom);
1329     setOperationAction(ISD::SHL,               MVT::v8i32, Custom);
1330
1331     setOperationAction(ISD::SRA,               MVT::v8i32, Custom);
1332
1333     // Custom lower several nodes for 256-bit types.
1334     for (MVT VT : MVT::vector_valuetypes()) {
1335       if (VT.getScalarSizeInBits() >= 32) {
1336         setOperationAction(ISD::MLOAD,  VT, Legal);
1337         setOperationAction(ISD::MSTORE, VT, Legal);
1338       }
1339       // Extract subvector is special because the value type
1340       // (result) is 128-bit but the source is 256-bit wide.
1341       if (VT.is128BitVector()) {
1342         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1343       }
1344       // Do not attempt to custom lower other non-256-bit vectors
1345       if (!VT.is256BitVector())
1346         continue;
1347
1348       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
1349       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
1350       setOperationAction(ISD::VSELECT,            VT, Custom);
1351       setOperationAction(ISD::INSERT_VECTOR_ELT,  VT, Custom);
1352       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
1353       setOperationAction(ISD::SCALAR_TO_VECTOR,   VT, Custom);
1354       setOperationAction(ISD::INSERT_SUBVECTOR,   VT, Custom);
1355       setOperationAction(ISD::CONCAT_VECTORS,     VT, Custom);
1356     }
1357
1358     if (Subtarget->hasInt256())
1359       setOperationAction(ISD::VSELECT,         MVT::v32i8, Legal);
1360
1361
1362     // Promote v32i8, v16i16, v8i32 select, and, or, xor to v4i64.
1363     for (int i = MVT::v32i8; i != MVT::v4i64; ++i) {
1364       MVT VT = (MVT::SimpleValueType)i;
1365
1366       // Do not attempt to promote non-256-bit vectors
1367       if (!VT.is256BitVector())
1368         continue;
1369
1370       setOperationAction(ISD::AND,    VT, Promote);
1371       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
1372       setOperationAction(ISD::OR,     VT, Promote);
1373       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
1374       setOperationAction(ISD::XOR,    VT, Promote);
1375       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
1376       setOperationAction(ISD::LOAD,   VT, Promote);
1377       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
1378       setOperationAction(ISD::SELECT, VT, Promote);
1379       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
1380     }
1381   }
1382
1383   if (!TM.Options.UseSoftFloat && Subtarget->hasAVX512()) {
1384     addRegisterClass(MVT::v16i32, &X86::VR512RegClass);
1385     addRegisterClass(MVT::v16f32, &X86::VR512RegClass);
1386     addRegisterClass(MVT::v8i64,  &X86::VR512RegClass);
1387     addRegisterClass(MVT::v8f64,  &X86::VR512RegClass);
1388
1389     addRegisterClass(MVT::i1,     &X86::VK1RegClass);
1390     addRegisterClass(MVT::v8i1,   &X86::VK8RegClass);
1391     addRegisterClass(MVT::v16i1,  &X86::VK16RegClass);
1392
1393     for (MVT VT : MVT::fp_vector_valuetypes())
1394       setLoadExtAction(ISD::EXTLOAD, VT, MVT::v8f32, Legal);
1395
1396     setOperationAction(ISD::BR_CC,              MVT::i1,    Expand);
1397     setOperationAction(ISD::SETCC,              MVT::i1,    Custom);
1398     setOperationAction(ISD::XOR,                MVT::i1,    Legal);
1399     setOperationAction(ISD::OR,                 MVT::i1,    Legal);
1400     setOperationAction(ISD::AND,                MVT::i1,    Legal);
1401     setOperationAction(ISD::LOAD,               MVT::v16f32, Legal);
1402     setOperationAction(ISD::LOAD,               MVT::v8f64, Legal);
1403     setOperationAction(ISD::LOAD,               MVT::v8i64, Legal);
1404     setOperationAction(ISD::LOAD,               MVT::v16i32, Legal);
1405     setOperationAction(ISD::LOAD,               MVT::v16i1, Legal);
1406
1407     setOperationAction(ISD::FADD,               MVT::v16f32, Legal);
1408     setOperationAction(ISD::FSUB,               MVT::v16f32, Legal);
1409     setOperationAction(ISD::FMUL,               MVT::v16f32, Legal);
1410     setOperationAction(ISD::FDIV,               MVT::v16f32, Legal);
1411     setOperationAction(ISD::FSQRT,              MVT::v16f32, Legal);
1412     setOperationAction(ISD::FNEG,               MVT::v16f32, Custom);
1413
1414     setOperationAction(ISD::FADD,               MVT::v8f64, Legal);
1415     setOperationAction(ISD::FSUB,               MVT::v8f64, Legal);
1416     setOperationAction(ISD::FMUL,               MVT::v8f64, Legal);
1417     setOperationAction(ISD::FDIV,               MVT::v8f64, Legal);
1418     setOperationAction(ISD::FSQRT,              MVT::v8f64, Legal);
1419     setOperationAction(ISD::FNEG,               MVT::v8f64, Custom);
1420     setOperationAction(ISD::FMA,                MVT::v8f64, Legal);
1421     setOperationAction(ISD::FMA,                MVT::v16f32, Legal);
1422
1423     setOperationAction(ISD::FP_TO_SINT,         MVT::i32, Legal);
1424     setOperationAction(ISD::FP_TO_UINT,         MVT::i32, Legal);
1425     setOperationAction(ISD::SINT_TO_FP,         MVT::i32, Legal);
1426     setOperationAction(ISD::UINT_TO_FP,         MVT::i32, Legal);
1427     if (Subtarget->is64Bit()) {
1428       setOperationAction(ISD::FP_TO_UINT,       MVT::i64, Legal);
1429       setOperationAction(ISD::FP_TO_SINT,       MVT::i64, Legal);
1430       setOperationAction(ISD::SINT_TO_FP,       MVT::i64, Legal);
1431       setOperationAction(ISD::UINT_TO_FP,       MVT::i64, Legal);
1432     }
1433     setOperationAction(ISD::FP_TO_SINT,         MVT::v16i32, Legal);
1434     setOperationAction(ISD::FP_TO_UINT,         MVT::v16i32, Legal);
1435     setOperationAction(ISD::FP_TO_UINT,         MVT::v8i32, Legal);
1436     setOperationAction(ISD::FP_TO_UINT,         MVT::v4i32, Legal);
1437     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i32, Legal);
1438     setOperationAction(ISD::SINT_TO_FP,         MVT::v8i1,   Custom);
1439     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i1,  Custom);
1440     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i8,  Promote);
1441     setOperationAction(ISD::SINT_TO_FP,         MVT::v16i16, Promote);
1442     setOperationAction(ISD::UINT_TO_FP,         MVT::v16i32, Legal);
1443     setOperationAction(ISD::UINT_TO_FP,         MVT::v8i32, Legal);
1444     setOperationAction(ISD::UINT_TO_FP,         MVT::v4i32, Legal);
1445     setOperationAction(ISD::FP_ROUND,           MVT::v8f32, Legal);
1446     setOperationAction(ISD::FP_EXTEND,          MVT::v8f32, Legal);
1447
1448     setOperationAction(ISD::TRUNCATE,           MVT::i1, Custom);
1449     setOperationAction(ISD::TRUNCATE,           MVT::v16i8, Custom);
1450     setOperationAction(ISD::TRUNCATE,           MVT::v8i32, Custom);
1451     setOperationAction(ISD::TRUNCATE,           MVT::v8i1, Custom);
1452     setOperationAction(ISD::TRUNCATE,           MVT::v16i1, Custom);
1453     setOperationAction(ISD::TRUNCATE,           MVT::v16i16, Custom);
1454     setOperationAction(ISD::ZERO_EXTEND,        MVT::v16i32, Custom);
1455     setOperationAction(ISD::ZERO_EXTEND,        MVT::v8i64, Custom);
1456     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i32, Custom);
1457     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i64, Custom);
1458     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i8, Custom);
1459     setOperationAction(ISD::SIGN_EXTEND,        MVT::v8i16, Custom);
1460     setOperationAction(ISD::SIGN_EXTEND,        MVT::v16i16, Custom);
1461
1462     setOperationAction(ISD::FFLOOR,             MVT::v16f32, Legal);
1463     setOperationAction(ISD::FFLOOR,             MVT::v8f64, Legal);
1464     setOperationAction(ISD::FCEIL,              MVT::v16f32, Legal);
1465     setOperationAction(ISD::FCEIL,              MVT::v8f64, Legal);
1466     setOperationAction(ISD::FTRUNC,             MVT::v16f32, Legal);
1467     setOperationAction(ISD::FTRUNC,             MVT::v8f64, Legal);
1468     setOperationAction(ISD::FRINT,              MVT::v16f32, Legal);
1469     setOperationAction(ISD::FRINT,              MVT::v8f64, Legal);
1470     setOperationAction(ISD::FNEARBYINT,         MVT::v16f32, Legal);
1471     setOperationAction(ISD::FNEARBYINT,         MVT::v8f64, Legal);
1472
1473     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8f64,  Custom);
1474     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i64,  Custom);
1475     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16f32,  Custom);
1476     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i32,  Custom);
1477     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i1,    Custom);
1478     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i1, Legal);
1479
1480     setOperationAction(ISD::SETCC,              MVT::v16i1, Custom);
1481     setOperationAction(ISD::SETCC,              MVT::v8i1, Custom);
1482
1483     setOperationAction(ISD::MUL,              MVT::v8i64, Custom);
1484
1485     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i1,  Custom);
1486     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i1, Custom);
1487     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i1, Custom);
1488     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i1, Custom);
1489     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i1, Custom);
1490     setOperationAction(ISD::BUILD_VECTOR,       MVT::v16i1, Custom);
1491     setOperationAction(ISD::SELECT,             MVT::v8f64, Custom);
1492     setOperationAction(ISD::SELECT,             MVT::v8i64, Custom);
1493     setOperationAction(ISD::SELECT,             MVT::v16f32, Custom);
1494
1495     setOperationAction(ISD::ADD,                MVT::v8i64, Legal);
1496     setOperationAction(ISD::ADD,                MVT::v16i32, Legal);
1497
1498     setOperationAction(ISD::SUB,                MVT::v8i64, Legal);
1499     setOperationAction(ISD::SUB,                MVT::v16i32, Legal);
1500
1501     setOperationAction(ISD::MUL,                MVT::v16i32, Legal);
1502
1503     setOperationAction(ISD::SRL,                MVT::v8i64, Custom);
1504     setOperationAction(ISD::SRL,                MVT::v16i32, Custom);
1505
1506     setOperationAction(ISD::SHL,                MVT::v8i64, Custom);
1507     setOperationAction(ISD::SHL,                MVT::v16i32, Custom);
1508
1509     setOperationAction(ISD::SRA,                MVT::v8i64, Custom);
1510     setOperationAction(ISD::SRA,                MVT::v16i32, Custom);
1511
1512     setOperationAction(ISD::AND,                MVT::v8i64, Legal);
1513     setOperationAction(ISD::OR,                 MVT::v8i64, Legal);
1514     setOperationAction(ISD::XOR,                MVT::v8i64, Legal);
1515     setOperationAction(ISD::AND,                MVT::v16i32, Legal);
1516     setOperationAction(ISD::OR,                 MVT::v16i32, Legal);
1517     setOperationAction(ISD::XOR,                MVT::v16i32, Legal);
1518
1519     if (Subtarget->hasCDI()) {
1520       setOperationAction(ISD::CTLZ,             MVT::v8i64, Legal);
1521       setOperationAction(ISD::CTLZ,             MVT::v16i32, Legal);
1522     }
1523
1524     // Custom lower several nodes.
1525     for (MVT VT : MVT::vector_valuetypes()) {
1526       unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1527       // Extract subvector is special because the value type
1528       // (result) is 256/128-bit but the source is 512-bit wide.
1529       if (VT.is128BitVector() || VT.is256BitVector()) {
1530         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Custom);
1531       }
1532       if (VT.getVectorElementType() == MVT::i1)
1533         setOperationAction(ISD::EXTRACT_SUBVECTOR, VT, Legal);
1534
1535       // Do not attempt to custom lower other non-512-bit vectors
1536       if (!VT.is512BitVector())
1537         continue;
1538
1539       if ( EltSize >= 32) {
1540         setOperationAction(ISD::VECTOR_SHUFFLE,      VT, Custom);
1541         setOperationAction(ISD::INSERT_VECTOR_ELT,   VT, Custom);
1542         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1543         setOperationAction(ISD::VSELECT,             VT, Legal);
1544         setOperationAction(ISD::EXTRACT_VECTOR_ELT,  VT, Custom);
1545         setOperationAction(ISD::SCALAR_TO_VECTOR,    VT, Custom);
1546         setOperationAction(ISD::INSERT_SUBVECTOR,    VT, Custom);
1547         setOperationAction(ISD::MLOAD,               VT, Legal);
1548         setOperationAction(ISD::MSTORE,              VT, Legal);
1549       }
1550     }
1551     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1552       MVT VT = (MVT::SimpleValueType)i;
1553
1554       // Do not attempt to promote non-512-bit vectors.
1555       if (!VT.is512BitVector())
1556         continue;
1557
1558       setOperationAction(ISD::SELECT, VT, Promote);
1559       AddPromotedToType (ISD::SELECT, VT, MVT::v8i64);
1560     }
1561   }// has  AVX-512
1562
1563   if (!TM.Options.UseSoftFloat && Subtarget->hasBWI()) {
1564     addRegisterClass(MVT::v32i16, &X86::VR512RegClass);
1565     addRegisterClass(MVT::v64i8,  &X86::VR512RegClass);
1566
1567     addRegisterClass(MVT::v32i1,  &X86::VK32RegClass);
1568     addRegisterClass(MVT::v64i1,  &X86::VK64RegClass);
1569
1570     setOperationAction(ISD::LOAD,               MVT::v32i16, Legal);
1571     setOperationAction(ISD::LOAD,               MVT::v64i8, Legal);
1572     setOperationAction(ISD::SETCC,              MVT::v32i1, Custom);
1573     setOperationAction(ISD::SETCC,              MVT::v64i1, Custom);
1574     setOperationAction(ISD::ADD,                MVT::v32i16, Legal);
1575     setOperationAction(ISD::ADD,                MVT::v64i8, Legal);
1576     setOperationAction(ISD::SUB,                MVT::v32i16, Legal);
1577     setOperationAction(ISD::SUB,                MVT::v64i8, Legal);
1578     setOperationAction(ISD::MUL,                MVT::v32i16, Legal);
1579
1580     for (int i = MVT::v32i8; i != MVT::v8i64; ++i) {
1581       const MVT VT = (MVT::SimpleValueType)i;
1582
1583       const unsigned EltSize = VT.getVectorElementType().getSizeInBits();
1584
1585       // Do not attempt to promote non-512-bit vectors.
1586       if (!VT.is512BitVector())
1587         continue;
1588
1589       if (EltSize < 32) {
1590         setOperationAction(ISD::BUILD_VECTOR,        VT, Custom);
1591         setOperationAction(ISD::VSELECT,             VT, Legal);
1592       }
1593     }
1594   }
1595
1596   if (!TM.Options.UseSoftFloat && Subtarget->hasVLX()) {
1597     addRegisterClass(MVT::v4i1,   &X86::VK4RegClass);
1598     addRegisterClass(MVT::v2i1,   &X86::VK2RegClass);
1599
1600     setOperationAction(ISD::SETCC,              MVT::v4i1, Custom);
1601     setOperationAction(ISD::SETCC,              MVT::v2i1, Custom);
1602     setOperationAction(ISD::INSERT_SUBVECTOR,   MVT::v8i1, Legal);
1603
1604     setOperationAction(ISD::AND,                MVT::v8i32, Legal);
1605     setOperationAction(ISD::OR,                 MVT::v8i32, Legal);
1606     setOperationAction(ISD::XOR,                MVT::v8i32, Legal);
1607     setOperationAction(ISD::AND,                MVT::v4i32, Legal);
1608     setOperationAction(ISD::OR,                 MVT::v4i32, Legal);
1609     setOperationAction(ISD::XOR,                MVT::v4i32, Legal);
1610   }
1611
1612   // We want to custom lower some of our intrinsics.
1613   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
1614   setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::Other, Custom);
1615   setOperationAction(ISD::INTRINSIC_VOID, MVT::Other, Custom);
1616   if (!Subtarget->is64Bit())
1617     setOperationAction(ISD::INTRINSIC_W_CHAIN, MVT::i64, Custom);
1618
1619   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
1620   // handle type legalization for these operations here.
1621   //
1622   // FIXME: We really should do custom legalization for addition and
1623   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
1624   // than generic legalization for 64-bit multiplication-with-overflow, though.
1625   for (unsigned i = 0, e = 3+Subtarget->is64Bit(); i != e; ++i) {
1626     // Add/Sub/Mul with overflow operations are custom lowered.
1627     MVT VT = IntVTs[i];
1628     setOperationAction(ISD::SADDO, VT, Custom);
1629     setOperationAction(ISD::UADDO, VT, Custom);
1630     setOperationAction(ISD::SSUBO, VT, Custom);
1631     setOperationAction(ISD::USUBO, VT, Custom);
1632     setOperationAction(ISD::SMULO, VT, Custom);
1633     setOperationAction(ISD::UMULO, VT, Custom);
1634   }
1635
1636
1637   if (!Subtarget->is64Bit()) {
1638     // These libcalls are not available in 32-bit.
1639     setLibcallName(RTLIB::SHL_I128, nullptr);
1640     setLibcallName(RTLIB::SRL_I128, nullptr);
1641     setLibcallName(RTLIB::SRA_I128, nullptr);
1642   }
1643
1644   // Combine sin / cos into one node or libcall if possible.
1645   if (Subtarget->hasSinCos()) {
1646     setLibcallName(RTLIB::SINCOS_F32, "sincosf");
1647     setLibcallName(RTLIB::SINCOS_F64, "sincos");
1648     if (Subtarget->isTargetDarwin()) {
1649       // For MacOSX, we don't want the normal expansion of a libcall to sincos.
1650       // We want to issue a libcall to __sincos_stret to avoid memory traffic.
1651       setOperationAction(ISD::FSINCOS, MVT::f64, Custom);
1652       setOperationAction(ISD::FSINCOS, MVT::f32, Custom);
1653     }
1654   }
1655
1656   if (Subtarget->isTargetWin64()) {
1657     setOperationAction(ISD::SDIV, MVT::i128, Custom);
1658     setOperationAction(ISD::UDIV, MVT::i128, Custom);
1659     setOperationAction(ISD::SREM, MVT::i128, Custom);
1660     setOperationAction(ISD::UREM, MVT::i128, Custom);
1661     setOperationAction(ISD::SDIVREM, MVT::i128, Custom);
1662     setOperationAction(ISD::UDIVREM, MVT::i128, Custom);
1663   }
1664
1665   // We have target-specific dag combine patterns for the following nodes:
1666   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1667   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1668   setTargetDAGCombine(ISD::BITCAST);
1669   setTargetDAGCombine(ISD::VSELECT);
1670   setTargetDAGCombine(ISD::SELECT);
1671   setTargetDAGCombine(ISD::SHL);
1672   setTargetDAGCombine(ISD::SRA);
1673   setTargetDAGCombine(ISD::SRL);
1674   setTargetDAGCombine(ISD::OR);
1675   setTargetDAGCombine(ISD::AND);
1676   setTargetDAGCombine(ISD::ADD);
1677   setTargetDAGCombine(ISD::FADD);
1678   setTargetDAGCombine(ISD::FSUB);
1679   setTargetDAGCombine(ISD::FMA);
1680   setTargetDAGCombine(ISD::SUB);
1681   setTargetDAGCombine(ISD::LOAD);
1682   setTargetDAGCombine(ISD::MLOAD);
1683   setTargetDAGCombine(ISD::STORE);
1684   setTargetDAGCombine(ISD::MSTORE);
1685   setTargetDAGCombine(ISD::ZERO_EXTEND);
1686   setTargetDAGCombine(ISD::ANY_EXTEND);
1687   setTargetDAGCombine(ISD::SIGN_EXTEND);
1688   setTargetDAGCombine(ISD::SIGN_EXTEND_INREG);
1689   setTargetDAGCombine(ISD::TRUNCATE);
1690   setTargetDAGCombine(ISD::SINT_TO_FP);
1691   setTargetDAGCombine(ISD::SETCC);
1692   setTargetDAGCombine(ISD::INTRINSIC_WO_CHAIN);
1693   setTargetDAGCombine(ISD::BUILD_VECTOR);
1694   setTargetDAGCombine(ISD::MUL);
1695   setTargetDAGCombine(ISD::XOR);
1696
1697   computeRegisterProperties(Subtarget->getRegisterInfo());
1698
1699   // On Darwin, -Os means optimize for size without hurting performance,
1700   // do not reduce the limit.
1701   MaxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1702   MaxStoresPerMemsetOptSize = Subtarget->isTargetDarwin() ? 16 : 8;
1703   MaxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1704   MaxStoresPerMemcpyOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1705   MaxStoresPerMemmove = 8; // For @llvm.memmove -> sequence of stores
1706   MaxStoresPerMemmoveOptSize = Subtarget->isTargetDarwin() ? 8 : 4;
1707   setPrefLoopAlignment(4); // 2^4 bytes.
1708
1709   // Predictable cmov don't hurt on atom because it's in-order.
1710   PredictableSelectIsExpensive = !Subtarget->isAtom();
1711   EnableExtLdPromotion = true;
1712   setPrefFunctionAlignment(4); // 2^4 bytes.
1713
1714   verifyIntrinsicTables();
1715 }
1716
1717 // This has so far only been implemented for 64-bit MachO.
1718 bool X86TargetLowering::useLoadStackGuardNode() const {
1719   return Subtarget->isTargetMachO() && Subtarget->is64Bit();
1720 }
1721
1722 TargetLoweringBase::LegalizeTypeAction
1723 X86TargetLowering::getPreferredVectorAction(EVT VT) const {
1724   if (ExperimentalVectorWideningLegalization &&
1725       VT.getVectorNumElements() != 1 &&
1726       VT.getVectorElementType().getSimpleVT() != MVT::i1)
1727     return TypeWidenVector;
1728
1729   return TargetLoweringBase::getPreferredVectorAction(VT);
1730 }
1731
1732 EVT X86TargetLowering::getSetCCResultType(LLVMContext &, EVT VT) const {
1733   if (!VT.isVector())
1734     return Subtarget->hasAVX512() ? MVT::i1: MVT::i8;
1735
1736   const unsigned NumElts = VT.getVectorNumElements();
1737   const EVT EltVT = VT.getVectorElementType();
1738   if (VT.is512BitVector()) {
1739     if (Subtarget->hasAVX512())
1740       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1741           EltVT == MVT::f32 || EltVT == MVT::f64)
1742         switch(NumElts) {
1743         case  8: return MVT::v8i1;
1744         case 16: return MVT::v16i1;
1745       }
1746     if (Subtarget->hasBWI())
1747       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1748         switch(NumElts) {
1749         case 32: return MVT::v32i1;
1750         case 64: return MVT::v64i1;
1751       }
1752   }
1753
1754   if (VT.is256BitVector() || VT.is128BitVector()) {
1755     if (Subtarget->hasVLX())
1756       if (EltVT == MVT::i32 || EltVT == MVT::i64 ||
1757           EltVT == MVT::f32 || EltVT == MVT::f64)
1758         switch(NumElts) {
1759         case 2: return MVT::v2i1;
1760         case 4: return MVT::v4i1;
1761         case 8: return MVT::v8i1;
1762       }
1763     if (Subtarget->hasBWI() && Subtarget->hasVLX())
1764       if (EltVT == MVT::i8 || EltVT == MVT::i16)
1765         switch(NumElts) {
1766         case  8: return MVT::v8i1;
1767         case 16: return MVT::v16i1;
1768         case 32: return MVT::v32i1;
1769       }
1770   }
1771
1772   return VT.changeVectorElementTypeToInteger();
1773 }
1774
1775 /// Helper for getByValTypeAlignment to determine
1776 /// the desired ByVal argument alignment.
1777 static void getMaxByValAlign(Type *Ty, unsigned &MaxAlign) {
1778   if (MaxAlign == 16)
1779     return;
1780   if (VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1781     if (VTy->getBitWidth() == 128)
1782       MaxAlign = 16;
1783   } else if (ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1784     unsigned EltAlign = 0;
1785     getMaxByValAlign(ATy->getElementType(), EltAlign);
1786     if (EltAlign > MaxAlign)
1787       MaxAlign = EltAlign;
1788   } else if (StructType *STy = dyn_cast<StructType>(Ty)) {
1789     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1790       unsigned EltAlign = 0;
1791       getMaxByValAlign(STy->getElementType(i), EltAlign);
1792       if (EltAlign > MaxAlign)
1793         MaxAlign = EltAlign;
1794       if (MaxAlign == 16)
1795         break;
1796     }
1797   }
1798 }
1799
1800 /// Return the desired alignment for ByVal aggregate
1801 /// function arguments in the caller parameter area. For X86, aggregates
1802 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1803 /// are at 4-byte boundaries.
1804 unsigned X86TargetLowering::getByValTypeAlignment(Type *Ty) const {
1805   if (Subtarget->is64Bit()) {
1806     // Max of 8 and alignment of type.
1807     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1808     if (TyAlign > 8)
1809       return TyAlign;
1810     return 8;
1811   }
1812
1813   unsigned Align = 4;
1814   if (Subtarget->hasSSE1())
1815     getMaxByValAlign(Ty, Align);
1816   return Align;
1817 }
1818
1819 /// Returns the target specific optimal type for load
1820 /// and store operations as a result of memset, memcpy, and memmove
1821 /// lowering. If DstAlign is zero that means it's safe to destination
1822 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1823 /// means there isn't a need to check it against alignment requirement,
1824 /// probably because the source does not need to be loaded. If 'IsMemset' is
1825 /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
1826 /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
1827 /// source is constant so it does not need to be loaded.
1828 /// It returns EVT::Other if the type should be determined using generic
1829 /// target-independent logic.
1830 EVT
1831 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1832                                        unsigned DstAlign, unsigned SrcAlign,
1833                                        bool IsMemset, bool ZeroMemset,
1834                                        bool MemcpyStrSrc,
1835                                        MachineFunction &MF) const {
1836   const Function *F = MF.getFunction();
1837   if ((!IsMemset || ZeroMemset) &&
1838       !F->hasFnAttribute(Attribute::NoImplicitFloat)) {
1839     if (Size >= 16 &&
1840         (Subtarget->isUnalignedMemAccessFast() ||
1841          ((DstAlign == 0 || DstAlign >= 16) &&
1842           (SrcAlign == 0 || SrcAlign >= 16)))) {
1843       if (Size >= 32) {
1844         if (Subtarget->hasInt256())
1845           return MVT::v8i32;
1846         if (Subtarget->hasFp256())
1847           return MVT::v8f32;
1848       }
1849       if (Subtarget->hasSSE2())
1850         return MVT::v4i32;
1851       if (Subtarget->hasSSE1())
1852         return MVT::v4f32;
1853     } else if (!MemcpyStrSrc && Size >= 8 &&
1854                !Subtarget->is64Bit() &&
1855                Subtarget->hasSSE2()) {
1856       // Do not use f64 to lower memcpy if source is string constant. It's
1857       // better to use i32 to avoid the loads.
1858       return MVT::f64;
1859     }
1860   }
1861   if (Subtarget->is64Bit() && Size >= 8)
1862     return MVT::i64;
1863   return MVT::i32;
1864 }
1865
1866 bool X86TargetLowering::isSafeMemOpType(MVT VT) const {
1867   if (VT == MVT::f32)
1868     return X86ScalarSSEf32;
1869   else if (VT == MVT::f64)
1870     return X86ScalarSSEf64;
1871   return true;
1872 }
1873
1874 bool
1875 X86TargetLowering::allowsMisalignedMemoryAccesses(EVT VT,
1876                                                   unsigned,
1877                                                   unsigned,
1878                                                   bool *Fast) const {
1879   if (Fast)
1880     *Fast = Subtarget->isUnalignedMemAccessFast();
1881   return true;
1882 }
1883
1884 /// Return the entry encoding for a jump table in the
1885 /// current function.  The returned value is a member of the
1886 /// MachineJumpTableInfo::JTEntryKind enum.
1887 unsigned X86TargetLowering::getJumpTableEncoding() const {
1888   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1889   // symbol.
1890   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1891       Subtarget->isPICStyleGOT())
1892     return MachineJumpTableInfo::EK_Custom32;
1893
1894   // Otherwise, use the normal jump table encoding heuristics.
1895   return TargetLowering::getJumpTableEncoding();
1896 }
1897
1898 const MCExpr *
1899 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1900                                              const MachineBasicBlock *MBB,
1901                                              unsigned uid,MCContext &Ctx) const{
1902   assert(MBB->getParent()->getTarget().getRelocationModel() == Reloc::PIC_ &&
1903          Subtarget->isPICStyleGOT());
1904   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1905   // entries.
1906   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1907                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1908 }
1909
1910 /// Returns relocation base for the given PIC jumptable.
1911 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1912                                                     SelectionDAG &DAG) const {
1913   if (!Subtarget->is64Bit())
1914     // This doesn't have SDLoc associated with it, but is not really the
1915     // same as a Register.
1916     return DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy());
1917   return Table;
1918 }
1919
1920 /// This returns the relocation base for the given PIC jumptable,
1921 /// the same as getPICJumpTableRelocBase, but as an MCExpr.
1922 const MCExpr *X86TargetLowering::
1923 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1924                              MCContext &Ctx) const {
1925   // X86-64 uses RIP relative addressing based on the jump table label.
1926   if (Subtarget->isPICStyleRIPRel())
1927     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1928
1929   // Otherwise, the reference is relative to the PIC base.
1930   return MCSymbolRefExpr::Create(MF->getPICBaseSymbol(), Ctx);
1931 }
1932
1933 std::pair<const TargetRegisterClass *, uint8_t>
1934 X86TargetLowering::findRepresentativeClass(const TargetRegisterInfo *TRI,
1935                                            MVT VT) const {
1936   const TargetRegisterClass *RRC = nullptr;
1937   uint8_t Cost = 1;
1938   switch (VT.SimpleTy) {
1939   default:
1940     return TargetLowering::findRepresentativeClass(TRI, VT);
1941   case MVT::i8: case MVT::i16: case MVT::i32: case MVT::i64:
1942     RRC = Subtarget->is64Bit() ? &X86::GR64RegClass : &X86::GR32RegClass;
1943     break;
1944   case MVT::x86mmx:
1945     RRC = &X86::VR64RegClass;
1946     break;
1947   case MVT::f32: case MVT::f64:
1948   case MVT::v16i8: case MVT::v8i16: case MVT::v4i32: case MVT::v2i64:
1949   case MVT::v4f32: case MVT::v2f64:
1950   case MVT::v32i8: case MVT::v8i32: case MVT::v4i64: case MVT::v8f32:
1951   case MVT::v4f64:
1952     RRC = &X86::VR128RegClass;
1953     break;
1954   }
1955   return std::make_pair(RRC, Cost);
1956 }
1957
1958 bool X86TargetLowering::getStackCookieLocation(unsigned &AddressSpace,
1959                                                unsigned &Offset) const {
1960   if (!Subtarget->isTargetLinux())
1961     return false;
1962
1963   if (Subtarget->is64Bit()) {
1964     // %fs:0x28, unless we're using a Kernel code model, in which case it's %gs:
1965     Offset = 0x28;
1966     if (getTargetMachine().getCodeModel() == CodeModel::Kernel)
1967       AddressSpace = 256;
1968     else
1969       AddressSpace = 257;
1970   } else {
1971     // %gs:0x14 on i386
1972     Offset = 0x14;
1973     AddressSpace = 256;
1974   }
1975   return true;
1976 }
1977
1978 bool X86TargetLowering::isNoopAddrSpaceCast(unsigned SrcAS,
1979                                             unsigned DestAS) const {
1980   assert(SrcAS != DestAS && "Expected different address spaces!");
1981
1982   return SrcAS < 256 && DestAS < 256;
1983 }
1984
1985 //===----------------------------------------------------------------------===//
1986 //               Return Value Calling Convention Implementation
1987 //===----------------------------------------------------------------------===//
1988
1989 #include "X86GenCallingConv.inc"
1990
1991 bool
1992 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv,
1993                                   MachineFunction &MF, bool isVarArg,
1994                         const SmallVectorImpl<ISD::OutputArg> &Outs,
1995                         LLVMContext &Context) const {
1996   SmallVector<CCValAssign, 16> RVLocs;
1997   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, Context);
1998   return CCInfo.CheckReturn(Outs, RetCC_X86);
1999 }
2000
2001 const MCPhysReg *X86TargetLowering::getScratchRegisters(CallingConv::ID) const {
2002   static const MCPhysReg ScratchRegs[] = { X86::R11, 0 };
2003   return ScratchRegs;
2004 }
2005
2006 SDValue
2007 X86TargetLowering::LowerReturn(SDValue Chain,
2008                                CallingConv::ID CallConv, bool isVarArg,
2009                                const SmallVectorImpl<ISD::OutputArg> &Outs,
2010                                const SmallVectorImpl<SDValue> &OutVals,
2011                                SDLoc dl, SelectionDAG &DAG) const {
2012   MachineFunction &MF = DAG.getMachineFunction();
2013   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2014
2015   SmallVector<CCValAssign, 16> RVLocs;
2016   CCState CCInfo(CallConv, isVarArg, MF, RVLocs, *DAG.getContext());
2017   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
2018
2019   SDValue Flag;
2020   SmallVector<SDValue, 6> RetOps;
2021   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
2022   // Operand #1 = Bytes To Pop
2023   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
2024                    MVT::i16));
2025
2026   // Copy the result values into the output registers.
2027   for (unsigned i = 0; i != RVLocs.size(); ++i) {
2028     CCValAssign &VA = RVLocs[i];
2029     assert(VA.isRegLoc() && "Can only return in registers!");
2030     SDValue ValToCopy = OutVals[i];
2031     EVT ValVT = ValToCopy.getValueType();
2032
2033     // Promote values to the appropriate types.
2034     if (VA.getLocInfo() == CCValAssign::SExt)
2035       ValToCopy = DAG.getNode(ISD::SIGN_EXTEND, dl, VA.getLocVT(), ValToCopy);
2036     else if (VA.getLocInfo() == CCValAssign::ZExt)
2037       ValToCopy = DAG.getNode(ISD::ZERO_EXTEND, dl, VA.getLocVT(), ValToCopy);
2038     else if (VA.getLocInfo() == CCValAssign::AExt)
2039       ValToCopy = DAG.getNode(ISD::ANY_EXTEND, dl, VA.getLocVT(), ValToCopy);
2040     else if (VA.getLocInfo() == CCValAssign::BCvt)
2041       ValToCopy = DAG.getNode(ISD::BITCAST, dl, VA.getLocVT(), ValToCopy);
2042
2043     assert(VA.getLocInfo() != CCValAssign::FPExt &&
2044            "Unexpected FP-extend for return value.");
2045
2046     // If this is x86-64, and we disabled SSE, we can't return FP values,
2047     // or SSE or MMX vectors.
2048     if ((ValVT == MVT::f32 || ValVT == MVT::f64 ||
2049          VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) &&
2050           (Subtarget->is64Bit() && !Subtarget->hasSSE1())) {
2051       report_fatal_error("SSE register return with SSE disabled");
2052     }
2053     // Likewise we can't return F64 values with SSE1 only.  gcc does so, but
2054     // llvm-gcc has never done it right and no one has noticed, so this
2055     // should be OK for now.
2056     if (ValVT == MVT::f64 &&
2057         (Subtarget->is64Bit() && !Subtarget->hasSSE2()))
2058       report_fatal_error("SSE2 register return with SSE2 disabled");
2059
2060     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
2061     // the RET instruction and handled by the FP Stackifier.
2062     if (VA.getLocReg() == X86::FP0 ||
2063         VA.getLocReg() == X86::FP1) {
2064       // If this is a copy from an xmm register to ST(0), use an FPExtend to
2065       // change the value to the FP stack register class.
2066       if (isScalarFPTypeInSSEReg(VA.getValVT()))
2067         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
2068       RetOps.push_back(ValToCopy);
2069       // Don't emit a copytoreg.
2070       continue;
2071     }
2072
2073     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
2074     // which is returned in RAX / RDX.
2075     if (Subtarget->is64Bit()) {
2076       if (ValVT == MVT::x86mmx) {
2077         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
2078           ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::i64, ValToCopy);
2079           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
2080                                   ValToCopy);
2081           // If we don't have SSE2 available, convert to v4f32 so the generated
2082           // register is legal.
2083           if (!Subtarget->hasSSE2())
2084             ValToCopy = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32,ValToCopy);
2085         }
2086       }
2087     }
2088
2089     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
2090     Flag = Chain.getValue(1);
2091     RetOps.push_back(DAG.getRegister(VA.getLocReg(), VA.getLocVT()));
2092   }
2093
2094   // The x86-64 ABIs require that for returning structs by value we copy
2095   // the sret argument into %rax/%eax (depending on ABI) for the return.
2096   // Win32 requires us to put the sret argument to %eax as well.
2097   // We saved the argument into a virtual register in the entry block,
2098   // so now we copy the value out and into %rax/%eax.
2099   //
2100   // Checking Function.hasStructRetAttr() here is insufficient because the IR
2101   // may not have an explicit sret argument. If FuncInfo.CanLowerReturn is
2102   // false, then an sret argument may be implicitly inserted in the SelDAG. In
2103   // either case FuncInfo->setSRetReturnReg() will have been called.
2104   if (unsigned SRetReg = FuncInfo->getSRetReturnReg()) {
2105     assert((Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) &&
2106            "No need for an sret register");
2107     SDValue Val = DAG.getCopyFromReg(Chain, dl, SRetReg, getPointerTy());
2108
2109     unsigned RetValReg
2110         = (Subtarget->is64Bit() && !Subtarget->isTarget64BitILP32()) ?
2111           X86::RAX : X86::EAX;
2112     Chain = DAG.getCopyToReg(Chain, dl, RetValReg, Val, Flag);
2113     Flag = Chain.getValue(1);
2114
2115     // RAX/EAX now acts like a return value.
2116     RetOps.push_back(DAG.getRegister(RetValReg, getPointerTy()));
2117   }
2118
2119   RetOps[0] = Chain;  // Update chain.
2120
2121   // Add the flag if we have it.
2122   if (Flag.getNode())
2123     RetOps.push_back(Flag);
2124
2125   return DAG.getNode(X86ISD::RET_FLAG, dl, MVT::Other, RetOps);
2126 }
2127
2128 bool X86TargetLowering::isUsedByReturnOnly(SDNode *N, SDValue &Chain) const {
2129   if (N->getNumValues() != 1)
2130     return false;
2131   if (!N->hasNUsesOfValue(1, 0))
2132     return false;
2133
2134   SDValue TCChain = Chain;
2135   SDNode *Copy = *N->use_begin();
2136   if (Copy->getOpcode() == ISD::CopyToReg) {
2137     // If the copy has a glue operand, we conservatively assume it isn't safe to
2138     // perform a tail call.
2139     if (Copy->getOperand(Copy->getNumOperands()-1).getValueType() == MVT::Glue)
2140       return false;
2141     TCChain = Copy->getOperand(0);
2142   } else if (Copy->getOpcode() != ISD::FP_EXTEND)
2143     return false;
2144
2145   bool HasRet = false;
2146   for (SDNode::use_iterator UI = Copy->use_begin(), UE = Copy->use_end();
2147        UI != UE; ++UI) {
2148     if (UI->getOpcode() != X86ISD::RET_FLAG)
2149       return false;
2150     // If we are returning more than one value, we can definitely
2151     // not make a tail call see PR19530
2152     if (UI->getNumOperands() > 4)
2153       return false;
2154     if (UI->getNumOperands() == 4 &&
2155         UI->getOperand(UI->getNumOperands()-1).getValueType() != MVT::Glue)
2156       return false;
2157     HasRet = true;
2158   }
2159
2160   if (!HasRet)
2161     return false;
2162
2163   Chain = TCChain;
2164   return true;
2165 }
2166
2167 EVT
2168 X86TargetLowering::getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
2169                                             ISD::NodeType ExtendKind) const {
2170   MVT ReturnMVT;
2171   // TODO: Is this also valid on 32-bit?
2172   if (Subtarget->is64Bit() && VT == MVT::i1 && ExtendKind == ISD::ZERO_EXTEND)
2173     ReturnMVT = MVT::i8;
2174   else
2175     ReturnMVT = MVT::i32;
2176
2177   EVT MinVT = getRegisterType(Context, ReturnMVT);
2178   return VT.bitsLT(MinVT) ? MinVT : VT;
2179 }
2180
2181 /// Lower the result values of a call into the
2182 /// appropriate copies out of appropriate physical registers.
2183 ///
2184 SDValue
2185 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
2186                                    CallingConv::ID CallConv, bool isVarArg,
2187                                    const SmallVectorImpl<ISD::InputArg> &Ins,
2188                                    SDLoc dl, SelectionDAG &DAG,
2189                                    SmallVectorImpl<SDValue> &InVals) const {
2190
2191   // Assign locations to each value returned by this call.
2192   SmallVector<CCValAssign, 16> RVLocs;
2193   bool Is64Bit = Subtarget->is64Bit();
2194   CCState CCInfo(CallConv, isVarArg, DAG.getMachineFunction(), RVLocs,
2195                  *DAG.getContext());
2196   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2197
2198   // Copy all of the result registers out of their specified physreg.
2199   for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2200     CCValAssign &VA = RVLocs[i];
2201     EVT CopyVT = VA.getValVT();
2202
2203     // If this is x86-64, and we disabled SSE, we can't return FP values
2204     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
2205         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
2206       report_fatal_error("SSE register return with SSE disabled");
2207     }
2208
2209     // If we prefer to use the value in xmm registers, copy it out as f80 and
2210     // use a truncate to move it from fp stack reg to xmm reg.
2211     if ((VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1) &&
2212         isScalarFPTypeInSSEReg(VA.getValVT()))
2213       CopyVT = MVT::f80;
2214
2215     Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
2216                                CopyVT, InFlag).getValue(1);
2217     SDValue Val = Chain.getValue(0);
2218
2219     if (CopyVT != VA.getValVT())
2220       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
2221                         // This truncation won't change the value.
2222                         DAG.getIntPtrConstant(1));
2223
2224     InFlag = Chain.getValue(2);
2225     InVals.push_back(Val);
2226   }
2227
2228   return Chain;
2229 }
2230
2231 //===----------------------------------------------------------------------===//
2232 //                C & StdCall & Fast Calling Convention implementation
2233 //===----------------------------------------------------------------------===//
2234 //  StdCall calling convention seems to be standard for many Windows' API
2235 //  routines and around. It differs from C calling convention just a little:
2236 //  callee should clean up the stack, not caller. Symbols should be also
2237 //  decorated in some fancy way :) It doesn't support any vector arguments.
2238 //  For info on fast calling convention see Fast Calling Convention (tail call)
2239 //  implementation LowerX86_32FastCCCallTo.
2240
2241 /// CallIsStructReturn - Determines whether a call uses struct return
2242 /// semantics.
2243 enum StructReturnType {
2244   NotStructReturn,
2245   RegStructReturn,
2246   StackStructReturn
2247 };
2248 static StructReturnType
2249 callIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
2250   if (Outs.empty())
2251     return NotStructReturn;
2252
2253   const ISD::ArgFlagsTy &Flags = Outs[0].Flags;
2254   if (!Flags.isSRet())
2255     return NotStructReturn;
2256   if (Flags.isInReg())
2257     return RegStructReturn;
2258   return StackStructReturn;
2259 }
2260
2261 /// Determines whether a function uses struct return semantics.
2262 static StructReturnType
2263 argsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
2264   if (Ins.empty())
2265     return NotStructReturn;
2266
2267   const ISD::ArgFlagsTy &Flags = Ins[0].Flags;
2268   if (!Flags.isSRet())
2269     return NotStructReturn;
2270   if (Flags.isInReg())
2271     return RegStructReturn;
2272   return StackStructReturn;
2273 }
2274
2275 /// Make a copy of an aggregate at address specified by "Src" to address
2276 /// "Dst" with size and alignment information specified by the specific
2277 /// parameter attribute. The copy will be passed as a byval function parameter.
2278 static SDValue
2279 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
2280                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
2281                           SDLoc dl) {
2282   SDValue SizeNode = DAG.getConstant(Flags.getByValSize(), MVT::i32);
2283
2284   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
2285                        /*isVolatile*/false, /*AlwaysInline=*/true,
2286                        MachinePointerInfo(), MachinePointerInfo());
2287 }
2288
2289 /// Return true if the calling convention is one that
2290 /// supports tail call optimization.
2291 static bool IsTailCallConvention(CallingConv::ID CC) {
2292   return (CC == CallingConv::Fast || CC == CallingConv::GHC ||
2293           CC == CallingConv::HiPE);
2294 }
2295
2296 /// \brief Return true if the calling convention is a C calling convention.
2297 static bool IsCCallConvention(CallingConv::ID CC) {
2298   return (CC == CallingConv::C || CC == CallingConv::X86_64_Win64 ||
2299           CC == CallingConv::X86_64_SysV);
2300 }
2301
2302 bool X86TargetLowering::mayBeEmittedAsTailCall(CallInst *CI) const {
2303   if (!CI->isTailCall() || getTargetMachine().Options.DisableTailCalls)
2304     return false;
2305
2306   CallSite CS(CI);
2307   CallingConv::ID CalleeCC = CS.getCallingConv();
2308   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
2309     return false;
2310
2311   return true;
2312 }
2313
2314 /// Return true if the function is being made into
2315 /// a tailcall target by changing its ABI.
2316 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC,
2317                                    bool GuaranteedTailCallOpt) {
2318   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
2319 }
2320
2321 SDValue
2322 X86TargetLowering::LowerMemArgument(SDValue Chain,
2323                                     CallingConv::ID CallConv,
2324                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2325                                     SDLoc dl, SelectionDAG &DAG,
2326                                     const CCValAssign &VA,
2327                                     MachineFrameInfo *MFI,
2328                                     unsigned i) const {
2329   // Create the nodes corresponding to a load from this parameter slot.
2330   ISD::ArgFlagsTy Flags = Ins[i].Flags;
2331   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(
2332       CallConv, DAG.getTarget().Options.GuaranteedTailCallOpt);
2333   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
2334   EVT ValVT;
2335
2336   // If value is passed by pointer we have address passed instead of the value
2337   // itself.
2338   if (VA.getLocInfo() == CCValAssign::Indirect)
2339     ValVT = VA.getLocVT();
2340   else
2341     ValVT = VA.getValVT();
2342
2343   // FIXME: For now, all byval parameter objects are marked mutable. This can be
2344   // changed with more analysis.
2345   // In case of tail call optimization mark all arguments mutable. Since they
2346   // could be overwritten by lowering of arguments in case of a tail call.
2347   if (Flags.isByVal()) {
2348     unsigned Bytes = Flags.getByValSize();
2349     if (Bytes == 0) Bytes = 1; // Don't create zero-sized stack objects.
2350     int FI = MFI->CreateFixedObject(Bytes, VA.getLocMemOffset(), isImmutable);
2351     return DAG.getFrameIndex(FI, getPointerTy());
2352   } else {
2353     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
2354                                     VA.getLocMemOffset(), isImmutable);
2355     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
2356     return DAG.getLoad(ValVT, dl, Chain, FIN,
2357                        MachinePointerInfo::getFixedStack(FI),
2358                        false, false, false, 0);
2359   }
2360 }
2361
2362 // FIXME: Get this from tablegen.
2363 static ArrayRef<MCPhysReg> get64BitArgumentGPRs(CallingConv::ID CallConv,
2364                                                 const X86Subtarget *Subtarget) {
2365   assert(Subtarget->is64Bit());
2366
2367   if (Subtarget->isCallingConvWin64(CallConv)) {
2368     static const MCPhysReg GPR64ArgRegsWin64[] = {
2369       X86::RCX, X86::RDX, X86::R8,  X86::R9
2370     };
2371     return makeArrayRef(std::begin(GPR64ArgRegsWin64), std::end(GPR64ArgRegsWin64));
2372   }
2373
2374   static const MCPhysReg GPR64ArgRegs64Bit[] = {
2375     X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
2376   };
2377   return makeArrayRef(std::begin(GPR64ArgRegs64Bit), std::end(GPR64ArgRegs64Bit));
2378 }
2379
2380 // FIXME: Get this from tablegen.
2381 static ArrayRef<MCPhysReg> get64BitArgumentXMMs(MachineFunction &MF,
2382                                                 CallingConv::ID CallConv,
2383                                                 const X86Subtarget *Subtarget) {
2384   assert(Subtarget->is64Bit());
2385   if (Subtarget->isCallingConvWin64(CallConv)) {
2386     // The XMM registers which might contain var arg parameters are shadowed
2387     // in their paired GPR.  So we only need to save the GPR to their home
2388     // slots.
2389     // TODO: __vectorcall will change this.
2390     return None;
2391   }
2392
2393   const Function *Fn = MF.getFunction();
2394   bool NoImplicitFloatOps = Fn->hasFnAttribute(Attribute::NoImplicitFloat);
2395   assert(!(MF.getTarget().Options.UseSoftFloat && NoImplicitFloatOps) &&
2396          "SSE register cannot be used when SSE is disabled!");
2397   if (MF.getTarget().Options.UseSoftFloat || NoImplicitFloatOps ||
2398       !Subtarget->hasSSE1())
2399     // Kernel mode asks for SSE to be disabled, so there are no XMM argument
2400     // registers.
2401     return None;
2402
2403   static const MCPhysReg XMMArgRegs64Bit[] = {
2404     X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2405     X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2406   };
2407   return makeArrayRef(std::begin(XMMArgRegs64Bit), std::end(XMMArgRegs64Bit));
2408 }
2409
2410 SDValue
2411 X86TargetLowering::LowerFormalArguments(SDValue Chain,
2412                                         CallingConv::ID CallConv,
2413                                         bool isVarArg,
2414                                       const SmallVectorImpl<ISD::InputArg> &Ins,
2415                                         SDLoc dl,
2416                                         SelectionDAG &DAG,
2417                                         SmallVectorImpl<SDValue> &InVals)
2418                                           const {
2419   MachineFunction &MF = DAG.getMachineFunction();
2420   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2421
2422   const Function* Fn = MF.getFunction();
2423   if (Fn->hasExternalLinkage() &&
2424       Subtarget->isTargetCygMing() &&
2425       Fn->getName() == "main")
2426     FuncInfo->setForceFramePointer(true);
2427
2428   MachineFrameInfo *MFI = MF.getFrameInfo();
2429   bool Is64Bit = Subtarget->is64Bit();
2430   bool IsWin64 = Subtarget->isCallingConvWin64(CallConv);
2431
2432   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2433          "Var args not supported with calling convention fastcc, ghc or hipe");
2434
2435   // Assign locations to all of the incoming arguments.
2436   SmallVector<CCValAssign, 16> ArgLocs;
2437   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2438
2439   // Allocate shadow area for Win64
2440   if (IsWin64)
2441     CCInfo.AllocateStack(32, 8);
2442
2443   CCInfo.AnalyzeFormalArguments(Ins, CC_X86);
2444
2445   unsigned LastVal = ~0U;
2446   SDValue ArgValue;
2447   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2448     CCValAssign &VA = ArgLocs[i];
2449     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
2450     // places.
2451     assert(VA.getValNo() != LastVal &&
2452            "Don't support value assigned to multiple locs yet");
2453     (void)LastVal;
2454     LastVal = VA.getValNo();
2455
2456     if (VA.isRegLoc()) {
2457       EVT RegVT = VA.getLocVT();
2458       const TargetRegisterClass *RC;
2459       if (RegVT == MVT::i32)
2460         RC = &X86::GR32RegClass;
2461       else if (Is64Bit && RegVT == MVT::i64)
2462         RC = &X86::GR64RegClass;
2463       else if (RegVT == MVT::f32)
2464         RC = &X86::FR32RegClass;
2465       else if (RegVT == MVT::f64)
2466         RC = &X86::FR64RegClass;
2467       else if (RegVT.is512BitVector())
2468         RC = &X86::VR512RegClass;
2469       else if (RegVT.is256BitVector())
2470         RC = &X86::VR256RegClass;
2471       else if (RegVT.is128BitVector())
2472         RC = &X86::VR128RegClass;
2473       else if (RegVT == MVT::x86mmx)
2474         RC = &X86::VR64RegClass;
2475       else if (RegVT == MVT::i1)
2476         RC = &X86::VK1RegClass;
2477       else if (RegVT == MVT::v8i1)
2478         RC = &X86::VK8RegClass;
2479       else if (RegVT == MVT::v16i1)
2480         RC = &X86::VK16RegClass;
2481       else if (RegVT == MVT::v32i1)
2482         RC = &X86::VK32RegClass;
2483       else if (RegVT == MVT::v64i1)
2484         RC = &X86::VK64RegClass;
2485       else
2486         llvm_unreachable("Unknown argument type!");
2487
2488       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
2489       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
2490
2491       // If this is an 8 or 16-bit value, it is really passed promoted to 32
2492       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
2493       // right size.
2494       if (VA.getLocInfo() == CCValAssign::SExt)
2495         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
2496                                DAG.getValueType(VA.getValVT()));
2497       else if (VA.getLocInfo() == CCValAssign::ZExt)
2498         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
2499                                DAG.getValueType(VA.getValVT()));
2500       else if (VA.getLocInfo() == CCValAssign::BCvt)
2501         ArgValue = DAG.getNode(ISD::BITCAST, dl, VA.getValVT(), ArgValue);
2502
2503       if (VA.isExtInLoc()) {
2504         // Handle MMX values passed in XMM regs.
2505         if (RegVT.isVector())
2506           ArgValue = DAG.getNode(X86ISD::MOVDQ2Q, dl, VA.getValVT(), ArgValue);
2507         else
2508           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
2509       }
2510     } else {
2511       assert(VA.isMemLoc());
2512       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
2513     }
2514
2515     // If value is passed via pointer - do a load.
2516     if (VA.getLocInfo() == CCValAssign::Indirect)
2517       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue,
2518                              MachinePointerInfo(), false, false, false, 0);
2519
2520     InVals.push_back(ArgValue);
2521   }
2522
2523   if (Subtarget->is64Bit() || Subtarget->isTargetKnownWindowsMSVC()) {
2524     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2525       // The x86-64 ABIs require that for returning structs by value we copy
2526       // the sret argument into %rax/%eax (depending on ABI) for the return.
2527       // Win32 requires us to put the sret argument to %eax as well.
2528       // Save the argument into a virtual register so that we can access it
2529       // from the return points.
2530       if (Ins[i].Flags.isSRet()) {
2531         unsigned Reg = FuncInfo->getSRetReturnReg();
2532         if (!Reg) {
2533           MVT PtrTy = getPointerTy();
2534           Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(PtrTy));
2535           FuncInfo->setSRetReturnReg(Reg);
2536         }
2537         SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[i]);
2538         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
2539         break;
2540       }
2541     }
2542   }
2543
2544   unsigned StackSize = CCInfo.getNextStackOffset();
2545   // Align stack specially for tail calls.
2546   if (FuncIsMadeTailCallSafe(CallConv,
2547                              MF.getTarget().Options.GuaranteedTailCallOpt))
2548     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
2549
2550   // If the function takes variable number of arguments, make a frame index for
2551   // the start of the first vararg value... for expansion of llvm.va_start. We
2552   // can skip this if there are no va_start calls.
2553   if (MFI->hasVAStart() &&
2554       (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
2555                    CallConv != CallingConv::X86_ThisCall))) {
2556     FuncInfo->setVarArgsFrameIndex(
2557         MFI->CreateFixedObject(1, StackSize, true));
2558   }
2559
2560   // Figure out if XMM registers are in use.
2561   assert(!(MF.getTarget().Options.UseSoftFloat &&
2562            Fn->hasFnAttribute(Attribute::NoImplicitFloat)) &&
2563          "SSE register cannot be used when SSE is disabled!");
2564
2565   // 64-bit calling conventions support varargs and register parameters, so we
2566   // have to do extra work to spill them in the prologue.
2567   if (Is64Bit && isVarArg && MFI->hasVAStart()) {
2568     // Find the first unallocated argument registers.
2569     ArrayRef<MCPhysReg> ArgGPRs = get64BitArgumentGPRs(CallConv, Subtarget);
2570     ArrayRef<MCPhysReg> ArgXMMs = get64BitArgumentXMMs(MF, CallConv, Subtarget);
2571     unsigned NumIntRegs = CCInfo.getFirstUnallocated(ArgGPRs);
2572     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(ArgXMMs);
2573     assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
2574            "SSE register cannot be used when SSE is disabled!");
2575
2576     // Gather all the live in physical registers.
2577     SmallVector<SDValue, 6> LiveGPRs;
2578     SmallVector<SDValue, 8> LiveXMMRegs;
2579     SDValue ALVal;
2580     for (MCPhysReg Reg : ArgGPRs.slice(NumIntRegs)) {
2581       unsigned GPR = MF.addLiveIn(Reg, &X86::GR64RegClass);
2582       LiveGPRs.push_back(
2583           DAG.getCopyFromReg(Chain, dl, GPR, MVT::i64));
2584     }
2585     if (!ArgXMMs.empty()) {
2586       unsigned AL = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2587       ALVal = DAG.getCopyFromReg(Chain, dl, AL, MVT::i8);
2588       for (MCPhysReg Reg : ArgXMMs.slice(NumXMMRegs)) {
2589         unsigned XMMReg = MF.addLiveIn(Reg, &X86::VR128RegClass);
2590         LiveXMMRegs.push_back(
2591             DAG.getCopyFromReg(Chain, dl, XMMReg, MVT::v4f32));
2592       }
2593     }
2594
2595     if (IsWin64) {
2596       const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
2597       // Get to the caller-allocated home save location.  Add 8 to account
2598       // for the return address.
2599       int HomeOffset = TFI.getOffsetOfLocalArea() + 8;
2600       FuncInfo->setRegSaveFrameIndex(
2601           MFI->CreateFixedObject(1, NumIntRegs * 8 + HomeOffset, false));
2602       // Fixup to set vararg frame on shadow area (4 x i64).
2603       if (NumIntRegs < 4)
2604         FuncInfo->setVarArgsFrameIndex(FuncInfo->getRegSaveFrameIndex());
2605     } else {
2606       // For X86-64, if there are vararg parameters that are passed via
2607       // registers, then we must store them to their spots on the stack so
2608       // they may be loaded by deferencing the result of va_next.
2609       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
2610       FuncInfo->setVarArgsFPOffset(ArgGPRs.size() * 8 + NumXMMRegs * 16);
2611       FuncInfo->setRegSaveFrameIndex(MFI->CreateStackObject(
2612           ArgGPRs.size() * 8 + ArgXMMs.size() * 16, 16, false));
2613     }
2614
2615     // Store the integer parameter registers.
2616     SmallVector<SDValue, 8> MemOps;
2617     SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
2618                                       getPointerTy());
2619     unsigned Offset = FuncInfo->getVarArgsGPOffset();
2620     for (SDValue Val : LiveGPRs) {
2621       SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
2622                                 DAG.getIntPtrConstant(Offset));
2623       SDValue Store =
2624         DAG.getStore(Val.getValue(1), dl, Val, FIN,
2625                      MachinePointerInfo::getFixedStack(
2626                        FuncInfo->getRegSaveFrameIndex(), Offset),
2627                      false, false, 0);
2628       MemOps.push_back(Store);
2629       Offset += 8;
2630     }
2631
2632     if (!ArgXMMs.empty() && NumXMMRegs != ArgXMMs.size()) {
2633       // Now store the XMM (fp + vector) parameter registers.
2634       SmallVector<SDValue, 12> SaveXMMOps;
2635       SaveXMMOps.push_back(Chain);
2636       SaveXMMOps.push_back(ALVal);
2637       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2638                              FuncInfo->getRegSaveFrameIndex()));
2639       SaveXMMOps.push_back(DAG.getIntPtrConstant(
2640                              FuncInfo->getVarArgsFPOffset()));
2641       SaveXMMOps.insert(SaveXMMOps.end(), LiveXMMRegs.begin(),
2642                         LiveXMMRegs.end());
2643       MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
2644                                    MVT::Other, SaveXMMOps));
2645     }
2646
2647     if (!MemOps.empty())
2648       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOps);
2649   }
2650
2651   if (isVarArg && MFI->hasMustTailInVarArgFunc()) {
2652     // Find the largest legal vector type.
2653     MVT VecVT = MVT::Other;
2654     // FIXME: Only some x86_32 calling conventions support AVX512.
2655     if (Subtarget->hasAVX512() &&
2656         (Is64Bit || (CallConv == CallingConv::X86_VectorCall ||
2657                      CallConv == CallingConv::Intel_OCL_BI)))
2658       VecVT = MVT::v16f32;
2659     else if (Subtarget->hasAVX())
2660       VecVT = MVT::v8f32;
2661     else if (Subtarget->hasSSE2())
2662       VecVT = MVT::v4f32;
2663
2664     // We forward some GPRs and some vector types.
2665     SmallVector<MVT, 2> RegParmTypes;
2666     MVT IntVT = Is64Bit ? MVT::i64 : MVT::i32;
2667     RegParmTypes.push_back(IntVT);
2668     if (VecVT != MVT::Other)
2669       RegParmTypes.push_back(VecVT);
2670
2671     // Compute the set of forwarded registers. The rest are scratch.
2672     SmallVectorImpl<ForwardedRegister> &Forwards =
2673         FuncInfo->getForwardedMustTailRegParms();
2674     CCInfo.analyzeMustTailForwardedRegisters(Forwards, RegParmTypes, CC_X86);
2675
2676     // Conservatively forward AL on x86_64, since it might be used for varargs.
2677     if (Is64Bit && !CCInfo.isAllocated(X86::AL)) {
2678       unsigned ALVReg = MF.addLiveIn(X86::AL, &X86::GR8RegClass);
2679       Forwards.push_back(ForwardedRegister(ALVReg, X86::AL, MVT::i8));
2680     }
2681
2682     // Copy all forwards from physical to virtual registers.
2683     for (ForwardedRegister &F : Forwards) {
2684       // FIXME: Can we use a less constrained schedule?
2685       SDValue RegVal = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
2686       F.VReg = MF.getRegInfo().createVirtualRegister(getRegClassFor(F.VT));
2687       Chain = DAG.getCopyToReg(Chain, dl, F.VReg, RegVal);
2688     }
2689   }
2690
2691   // Some CCs need callee pop.
2692   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
2693                        MF.getTarget().Options.GuaranteedTailCallOpt)) {
2694     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
2695   } else {
2696     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
2697     // If this is an sret function, the return should pop the hidden pointer.
2698     if (!Is64Bit && !IsTailCallConvention(CallConv) &&
2699         !Subtarget->getTargetTriple().isOSMSVCRT() &&
2700         argsAreStructReturn(Ins) == StackStructReturn)
2701       FuncInfo->setBytesToPopOnReturn(4);
2702   }
2703
2704   if (!Is64Bit) {
2705     // RegSaveFrameIndex is X86-64 only.
2706     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
2707     if (CallConv == CallingConv::X86_FastCall ||
2708         CallConv == CallingConv::X86_ThisCall)
2709       // fastcc functions can't have varargs.
2710       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
2711   }
2712
2713   FuncInfo->setArgumentStackSize(StackSize);
2714
2715   return Chain;
2716 }
2717
2718 SDValue
2719 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
2720                                     SDValue StackPtr, SDValue Arg,
2721                                     SDLoc dl, SelectionDAG &DAG,
2722                                     const CCValAssign &VA,
2723                                     ISD::ArgFlagsTy Flags) const {
2724   unsigned LocMemOffset = VA.getLocMemOffset();
2725   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
2726   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
2727   if (Flags.isByVal())
2728     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
2729
2730   return DAG.getStore(Chain, dl, Arg, PtrOff,
2731                       MachinePointerInfo::getStack(LocMemOffset),
2732                       false, false, 0);
2733 }
2734
2735 /// Emit a load of return address if tail call
2736 /// optimization is performed and it is required.
2737 SDValue
2738 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
2739                                            SDValue &OutRetAddr, SDValue Chain,
2740                                            bool IsTailCall, bool Is64Bit,
2741                                            int FPDiff, SDLoc dl) const {
2742   // Adjust the Return address stack slot.
2743   EVT VT = getPointerTy();
2744   OutRetAddr = getReturnAddressFrameIndex(DAG);
2745
2746   // Load the "old" Return address.
2747   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, MachinePointerInfo(),
2748                            false, false, false, 0);
2749   return SDValue(OutRetAddr.getNode(), 1);
2750 }
2751
2752 /// Emit a store of the return address if tail call
2753 /// optimization is performed and it is required (FPDiff!=0).
2754 static SDValue EmitTailCallStoreRetAddr(SelectionDAG &DAG, MachineFunction &MF,
2755                                         SDValue Chain, SDValue RetAddrFrIdx,
2756                                         EVT PtrVT, unsigned SlotSize,
2757                                         int FPDiff, SDLoc dl) {
2758   // Store the return address to the appropriate stack slot.
2759   if (!FPDiff) return Chain;
2760   // Calculate the new stack slot for the return address.
2761   int NewReturnAddrFI =
2762     MF.getFrameInfo()->CreateFixedObject(SlotSize, (int64_t)FPDiff - SlotSize,
2763                                          false);
2764   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, PtrVT);
2765   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
2766                        MachinePointerInfo::getFixedStack(NewReturnAddrFI),
2767                        false, false, 0);
2768   return Chain;
2769 }
2770
2771 SDValue
2772 X86TargetLowering::LowerCall(TargetLowering::CallLoweringInfo &CLI,
2773                              SmallVectorImpl<SDValue> &InVals) const {
2774   SelectionDAG &DAG                     = CLI.DAG;
2775   SDLoc &dl                             = CLI.DL;
2776   SmallVectorImpl<ISD::OutputArg> &Outs = CLI.Outs;
2777   SmallVectorImpl<SDValue> &OutVals     = CLI.OutVals;
2778   SmallVectorImpl<ISD::InputArg> &Ins   = CLI.Ins;
2779   SDValue Chain                         = CLI.Chain;
2780   SDValue Callee                        = CLI.Callee;
2781   CallingConv::ID CallConv              = CLI.CallConv;
2782   bool &isTailCall                      = CLI.IsTailCall;
2783   bool isVarArg                         = CLI.IsVarArg;
2784
2785   MachineFunction &MF = DAG.getMachineFunction();
2786   bool Is64Bit        = Subtarget->is64Bit();
2787   bool IsWin64        = Subtarget->isCallingConvWin64(CallConv);
2788   StructReturnType SR = callIsStructReturn(Outs);
2789   bool IsSibcall      = false;
2790   X86MachineFunctionInfo *X86Info = MF.getInfo<X86MachineFunctionInfo>();
2791
2792   if (MF.getTarget().Options.DisableTailCalls)
2793     isTailCall = false;
2794
2795   bool IsMustTail = CLI.CS && CLI.CS->isMustTailCall();
2796   if (IsMustTail) {
2797     // Force this to be a tail call.  The verifier rules are enough to ensure
2798     // that we can lower this successfully without moving the return address
2799     // around.
2800     isTailCall = true;
2801   } else if (isTailCall) {
2802     // Check if it's really possible to do a tail call.
2803     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
2804                     isVarArg, SR != NotStructReturn,
2805                     MF.getFunction()->hasStructRetAttr(), CLI.RetTy,
2806                     Outs, OutVals, Ins, DAG);
2807
2808     // Sibcalls are automatically detected tailcalls which do not require
2809     // ABI changes.
2810     if (!MF.getTarget().Options.GuaranteedTailCallOpt && isTailCall)
2811       IsSibcall = true;
2812
2813     if (isTailCall)
2814       ++NumTailCalls;
2815   }
2816
2817   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
2818          "Var args not supported with calling convention fastcc, ghc or hipe");
2819
2820   // Analyze operands of the call, assigning locations to each operand.
2821   SmallVector<CCValAssign, 16> ArgLocs;
2822   CCState CCInfo(CallConv, isVarArg, MF, ArgLocs, *DAG.getContext());
2823
2824   // Allocate shadow area for Win64
2825   if (IsWin64)
2826     CCInfo.AllocateStack(32, 8);
2827
2828   CCInfo.AnalyzeCallOperands(Outs, CC_X86);
2829
2830   // Get a count of how many bytes are to be pushed on the stack.
2831   unsigned NumBytes = CCInfo.getNextStackOffset();
2832   if (IsSibcall)
2833     // This is a sibcall. The memory operands are available in caller's
2834     // own caller's stack.
2835     NumBytes = 0;
2836   else if (MF.getTarget().Options.GuaranteedTailCallOpt &&
2837            IsTailCallConvention(CallConv))
2838     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
2839
2840   int FPDiff = 0;
2841   if (isTailCall && !IsSibcall && !IsMustTail) {
2842     // Lower arguments at fp - stackoffset + fpdiff.
2843     unsigned NumBytesCallerPushed = X86Info->getBytesToPopOnReturn();
2844
2845     FPDiff = NumBytesCallerPushed - NumBytes;
2846
2847     // Set the delta of movement of the returnaddr stackslot.
2848     // But only set if delta is greater than previous delta.
2849     if (FPDiff < X86Info->getTCReturnAddrDelta())
2850       X86Info->setTCReturnAddrDelta(FPDiff);
2851   }
2852
2853   unsigned NumBytesToPush = NumBytes;
2854   unsigned NumBytesToPop = NumBytes;
2855
2856   // If we have an inalloca argument, all stack space has already been allocated
2857   // for us and be right at the top of the stack.  We don't support multiple
2858   // arguments passed in memory when using inalloca.
2859   if (!Outs.empty() && Outs.back().Flags.isInAlloca()) {
2860     NumBytesToPush = 0;
2861     if (!ArgLocs.back().isMemLoc())
2862       report_fatal_error("cannot use inalloca attribute on a register "
2863                          "parameter");
2864     if (ArgLocs.back().getLocMemOffset() != 0)
2865       report_fatal_error("any parameter with the inalloca attribute must be "
2866                          "the only memory argument");
2867   }
2868
2869   if (!IsSibcall)
2870     Chain = DAG.getCALLSEQ_START(
2871         Chain, DAG.getIntPtrConstant(NumBytesToPush, true), dl);
2872
2873   SDValue RetAddrFrIdx;
2874   // Load return address for tail calls.
2875   if (isTailCall && FPDiff)
2876     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
2877                                     Is64Bit, FPDiff, dl);
2878
2879   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
2880   SmallVector<SDValue, 8> MemOpChains;
2881   SDValue StackPtr;
2882
2883   // Walk the register/memloc assignments, inserting copies/loads.  In the case
2884   // of tail call optimization arguments are handle later.
2885   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
2886   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2887     // Skip inalloca arguments, they have already been written.
2888     ISD::ArgFlagsTy Flags = Outs[i].Flags;
2889     if (Flags.isInAlloca())
2890       continue;
2891
2892     CCValAssign &VA = ArgLocs[i];
2893     EVT RegVT = VA.getLocVT();
2894     SDValue Arg = OutVals[i];
2895     bool isByVal = Flags.isByVal();
2896
2897     // Promote the value if needed.
2898     switch (VA.getLocInfo()) {
2899     default: llvm_unreachable("Unknown loc info!");
2900     case CCValAssign::Full: break;
2901     case CCValAssign::SExt:
2902       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
2903       break;
2904     case CCValAssign::ZExt:
2905       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
2906       break;
2907     case CCValAssign::AExt:
2908       if (RegVT.is128BitVector()) {
2909         // Special case: passing MMX values in XMM registers.
2910         Arg = DAG.getNode(ISD::BITCAST, dl, MVT::i64, Arg);
2911         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
2912         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
2913       } else
2914         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
2915       break;
2916     case CCValAssign::BCvt:
2917       Arg = DAG.getNode(ISD::BITCAST, dl, RegVT, Arg);
2918       break;
2919     case CCValAssign::Indirect: {
2920       // Store the argument.
2921       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
2922       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
2923       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
2924                            MachinePointerInfo::getFixedStack(FI),
2925                            false, false, 0);
2926       Arg = SpillSlot;
2927       break;
2928     }
2929     }
2930
2931     if (VA.isRegLoc()) {
2932       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
2933       if (isVarArg && IsWin64) {
2934         // Win64 ABI requires argument XMM reg to be copied to the corresponding
2935         // shadow reg if callee is a varargs function.
2936         unsigned ShadowReg = 0;
2937         switch (VA.getLocReg()) {
2938         case X86::XMM0: ShadowReg = X86::RCX; break;
2939         case X86::XMM1: ShadowReg = X86::RDX; break;
2940         case X86::XMM2: ShadowReg = X86::R8; break;
2941         case X86::XMM3: ShadowReg = X86::R9; break;
2942         }
2943         if (ShadowReg)
2944           RegsToPass.push_back(std::make_pair(ShadowReg, Arg));
2945       }
2946     } else if (!IsSibcall && (!isTailCall || isByVal)) {
2947       assert(VA.isMemLoc());
2948       if (!StackPtr.getNode())
2949         StackPtr = DAG.getCopyFromReg(Chain, dl, RegInfo->getStackRegister(),
2950                                       getPointerTy());
2951       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
2952                                              dl, DAG, VA, Flags));
2953     }
2954   }
2955
2956   if (!MemOpChains.empty())
2957     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains);
2958
2959   if (Subtarget->isPICStyleGOT()) {
2960     // ELF / PIC requires GOT in the EBX register before function calls via PLT
2961     // GOT pointer.
2962     if (!isTailCall) {
2963       RegsToPass.push_back(std::make_pair(unsigned(X86::EBX),
2964                DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), getPointerTy())));
2965     } else {
2966       // If we are tail calling and generating PIC/GOT style code load the
2967       // address of the callee into ECX. The value in ecx is used as target of
2968       // the tail jump. This is done to circumvent the ebx/callee-saved problem
2969       // for tail calls on PIC/GOT architectures. Normally we would just put the
2970       // address of GOT into ebx and then call target@PLT. But for tail calls
2971       // ebx would be restored (since ebx is callee saved) before jumping to the
2972       // target@PLT.
2973
2974       // Note: The actual moving to ECX is done further down.
2975       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
2976       if (G && !G->getGlobal()->hasHiddenVisibility() &&
2977           !G->getGlobal()->hasProtectedVisibility())
2978         Callee = LowerGlobalAddress(Callee, DAG);
2979       else if (isa<ExternalSymbolSDNode>(Callee))
2980         Callee = LowerExternalSymbol(Callee, DAG);
2981     }
2982   }
2983
2984   if (Is64Bit && isVarArg && !IsWin64 && !IsMustTail) {
2985     // From AMD64 ABI document:
2986     // For calls that may call functions that use varargs or stdargs
2987     // (prototype-less calls or calls to functions containing ellipsis (...) in
2988     // the declaration) %al is used as hidden argument to specify the number
2989     // of SSE registers used. The contents of %al do not need to match exactly
2990     // the number of registers, but must be an ubound on the number of SSE
2991     // registers used and is in the range 0 - 8 inclusive.
2992
2993     // Count the number of XMM registers allocated.
2994     static const MCPhysReg XMMArgRegs[] = {
2995       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
2996       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
2997     };
2998     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs);
2999     assert((Subtarget->hasSSE1() || !NumXMMRegs)
3000            && "SSE registers cannot be used when SSE is disabled");
3001
3002     RegsToPass.push_back(std::make_pair(unsigned(X86::AL),
3003                                         DAG.getConstant(NumXMMRegs, MVT::i8)));
3004   }
3005
3006   if (isVarArg && IsMustTail) {
3007     const auto &Forwards = X86Info->getForwardedMustTailRegParms();
3008     for (const auto &F : Forwards) {
3009       SDValue Val = DAG.getCopyFromReg(Chain, dl, F.VReg, F.VT);
3010       RegsToPass.push_back(std::make_pair(unsigned(F.PReg), Val));
3011     }
3012   }
3013
3014   // For tail calls lower the arguments to the 'real' stack slots.  Sibcalls
3015   // don't need this because the eligibility check rejects calls that require
3016   // shuffling arguments passed in memory.
3017   if (!IsSibcall && isTailCall) {
3018     // Force all the incoming stack arguments to be loaded from the stack
3019     // before any new outgoing arguments are stored to the stack, because the
3020     // outgoing stack slots may alias the incoming argument stack slots, and
3021     // the alias isn't otherwise explicit. This is slightly more conservative
3022     // than necessary, because it means that each store effectively depends
3023     // on every argument instead of just those arguments it would clobber.
3024     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
3025
3026     SmallVector<SDValue, 8> MemOpChains2;
3027     SDValue FIN;
3028     int FI = 0;
3029     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3030       CCValAssign &VA = ArgLocs[i];
3031       if (VA.isRegLoc())
3032         continue;
3033       assert(VA.isMemLoc());
3034       SDValue Arg = OutVals[i];
3035       ISD::ArgFlagsTy Flags = Outs[i].Flags;
3036       // Skip inalloca arguments.  They don't require any work.
3037       if (Flags.isInAlloca())
3038         continue;
3039       // Create frame index.
3040       int32_t Offset = VA.getLocMemOffset()+FPDiff;
3041       uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
3042       FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
3043       FIN = DAG.getFrameIndex(FI, getPointerTy());
3044
3045       if (Flags.isByVal()) {
3046         // Copy relative to framepointer.
3047         SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
3048         if (!StackPtr.getNode())
3049           StackPtr = DAG.getCopyFromReg(Chain, dl,
3050                                         RegInfo->getStackRegister(),
3051                                         getPointerTy());
3052         Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
3053
3054         MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
3055                                                          ArgChain,
3056                                                          Flags, DAG, dl));
3057       } else {
3058         // Store relative to framepointer.
3059         MemOpChains2.push_back(
3060           DAG.getStore(ArgChain, dl, Arg, FIN,
3061                        MachinePointerInfo::getFixedStack(FI),
3062                        false, false, 0));
3063       }
3064     }
3065
3066     if (!MemOpChains2.empty())
3067       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, MemOpChains2);
3068
3069     // Store the return address to the appropriate stack slot.
3070     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx,
3071                                      getPointerTy(), RegInfo->getSlotSize(),
3072                                      FPDiff, dl);
3073   }
3074
3075   // Build a sequence of copy-to-reg nodes chained together with token chain
3076   // and flag operands which copy the outgoing args into registers.
3077   SDValue InFlag;
3078   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
3079     Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
3080                              RegsToPass[i].second, InFlag);
3081     InFlag = Chain.getValue(1);
3082   }
3083
3084   if (DAG.getTarget().getCodeModel() == CodeModel::Large) {
3085     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
3086     // In the 64-bit large code model, we have to make all calls
3087     // through a register, since the call instruction's 32-bit
3088     // pc-relative offset may not be large enough to hold the whole
3089     // address.
3090   } else if (Callee->getOpcode() == ISD::GlobalAddress) {
3091     // If the callee is a GlobalAddress node (quite common, every direct call
3092     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
3093     // it.
3094     GlobalAddressSDNode* G = cast<GlobalAddressSDNode>(Callee);
3095
3096     // We should use extra load for direct calls to dllimported functions in
3097     // non-JIT mode.
3098     const GlobalValue *GV = G->getGlobal();
3099     if (!GV->hasDLLImportStorageClass()) {
3100       unsigned char OpFlags = 0;
3101       bool ExtraLoad = false;
3102       unsigned WrapperKind = ISD::DELETED_NODE;
3103
3104       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
3105       // external symbols most go through the PLT in PIC mode.  If the symbol
3106       // has hidden or protected visibility, or if it is static or local, then
3107       // we don't need to use the PLT - we can directly call it.
3108       if (Subtarget->isTargetELF() &&
3109           DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
3110           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
3111         OpFlags = X86II::MO_PLT;
3112       } else if (Subtarget->isPICStyleStubAny() &&
3113                  (GV->isDeclaration() || GV->isWeakForLinker()) &&
3114                  (!Subtarget->getTargetTriple().isMacOSX() ||
3115                   Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3116         // PC-relative references to external symbols should go through $stub,
3117         // unless we're building with the leopard linker or later, which
3118         // automatically synthesizes these stubs.
3119         OpFlags = X86II::MO_DARWIN_STUB;
3120       } else if (Subtarget->isPICStyleRIPRel() && isa<Function>(GV) &&
3121                  cast<Function>(GV)->hasFnAttribute(Attribute::NonLazyBind)) {
3122         // If the function is marked as non-lazy, generate an indirect call
3123         // which loads from the GOT directly. This avoids runtime overhead
3124         // at the cost of eager binding (and one extra byte of encoding).
3125         OpFlags = X86II::MO_GOTPCREL;
3126         WrapperKind = X86ISD::WrapperRIP;
3127         ExtraLoad = true;
3128       }
3129
3130       Callee = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(),
3131                                           G->getOffset(), OpFlags);
3132
3133       // Add a wrapper if needed.
3134       if (WrapperKind != ISD::DELETED_NODE)
3135         Callee = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Callee);
3136       // Add extra indirection if needed.
3137       if (ExtraLoad)
3138         Callee = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Callee,
3139                              MachinePointerInfo::getGOT(),
3140                              false, false, false, 0);
3141     }
3142   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
3143     unsigned char OpFlags = 0;
3144
3145     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to
3146     // external symbols should go through the PLT.
3147     if (Subtarget->isTargetELF() &&
3148         DAG.getTarget().getRelocationModel() == Reloc::PIC_) {
3149       OpFlags = X86II::MO_PLT;
3150     } else if (Subtarget->isPICStyleStubAny() &&
3151                (!Subtarget->getTargetTriple().isMacOSX() ||
3152                 Subtarget->getTargetTriple().isMacOSXVersionLT(10, 5))) {
3153       // PC-relative references to external symbols should go through $stub,
3154       // unless we're building with the leopard linker or later, which
3155       // automatically synthesizes these stubs.
3156       OpFlags = X86II::MO_DARWIN_STUB;
3157     }
3158
3159     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
3160                                          OpFlags);
3161   } else if (Subtarget->isTarget64BitILP32() &&
3162              Callee->getValueType(0) == MVT::i32) {
3163     // Zero-extend the 32-bit Callee address into a 64-bit according to x32 ABI
3164     Callee = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, Callee);
3165   }
3166
3167   // Returns a chain & a flag for retval copy to use.
3168   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
3169   SmallVector<SDValue, 8> Ops;
3170
3171   if (!IsSibcall && isTailCall) {
3172     Chain = DAG.getCALLSEQ_END(Chain,
3173                                DAG.getIntPtrConstant(NumBytesToPop, true),
3174                                DAG.getIntPtrConstant(0, true), InFlag, dl);
3175     InFlag = Chain.getValue(1);
3176   }
3177
3178   Ops.push_back(Chain);
3179   Ops.push_back(Callee);
3180
3181   if (isTailCall)
3182     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
3183
3184   // Add argument registers to the end of the list so that they are known live
3185   // into the call.
3186   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
3187     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
3188                                   RegsToPass[i].second.getValueType()));
3189
3190   // Add a register mask operand representing the call-preserved registers.
3191   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
3192   const uint32_t *Mask = TRI->getCallPreservedMask(CallConv);
3193   assert(Mask && "Missing call preserved mask for calling convention");
3194   Ops.push_back(DAG.getRegisterMask(Mask));
3195
3196   if (InFlag.getNode())
3197     Ops.push_back(InFlag);
3198
3199   if (isTailCall) {
3200     // We used to do:
3201     //// If this is the first return lowered for this function, add the regs
3202     //// to the liveout set for the function.
3203     // This isn't right, although it's probably harmless on x86; liveouts
3204     // should be computed from returns not tail calls.  Consider a void
3205     // function making a tail call to a function returning int.
3206     return DAG.getNode(X86ISD::TC_RETURN, dl, NodeTys, Ops);
3207   }
3208
3209   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, Ops);
3210   InFlag = Chain.getValue(1);
3211
3212   // Create the CALLSEQ_END node.
3213   unsigned NumBytesForCalleeToPop;
3214   if (X86::isCalleePop(CallConv, Is64Bit, isVarArg,
3215                        DAG.getTarget().Options.GuaranteedTailCallOpt))
3216     NumBytesForCalleeToPop = NumBytes;    // Callee pops everything
3217   else if (!Is64Bit && !IsTailCallConvention(CallConv) &&
3218            !Subtarget->getTargetTriple().isOSMSVCRT() &&
3219            SR == StackStructReturn)
3220     // If this is a call to a struct-return function, the callee
3221     // pops the hidden struct pointer, so we have to push it back.
3222     // This is common for Darwin/X86, Linux & Mingw32 targets.
3223     // For MSVC Win32 targets, the caller pops the hidden struct pointer.
3224     NumBytesForCalleeToPop = 4;
3225   else
3226     NumBytesForCalleeToPop = 0;  // Callee pops nothing.
3227
3228   // Returns a flag for retval copy to use.
3229   if (!IsSibcall) {
3230     Chain = DAG.getCALLSEQ_END(Chain,
3231                                DAG.getIntPtrConstant(NumBytesToPop, true),
3232                                DAG.getIntPtrConstant(NumBytesForCalleeToPop,
3233                                                      true),
3234                                InFlag, dl);
3235     InFlag = Chain.getValue(1);
3236   }
3237
3238   // Handle result values, copying them out of physregs into vregs that we
3239   // return.
3240   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
3241                          Ins, dl, DAG, InVals);
3242 }
3243
3244 //===----------------------------------------------------------------------===//
3245 //                Fast Calling Convention (tail call) implementation
3246 //===----------------------------------------------------------------------===//
3247
3248 //  Like std call, callee cleans arguments, convention except that ECX is
3249 //  reserved for storing the tail called function address. Only 2 registers are
3250 //  free for argument passing (inreg). Tail call optimization is performed
3251 //  provided:
3252 //                * tailcallopt is enabled
3253 //                * caller/callee are fastcc
3254 //  On X86_64 architecture with GOT-style position independent code only local
3255 //  (within module) calls are supported at the moment.
3256 //  To keep the stack aligned according to platform abi the function
3257 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
3258 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
3259 //  If a tail called function callee has more arguments than the caller the
3260 //  caller needs to make sure that there is room to move the RETADDR to. This is
3261 //  achieved by reserving an area the size of the argument delta right after the
3262 //  original RETADDR, but before the saved framepointer or the spilled registers
3263 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
3264 //  stack layout:
3265 //    arg1
3266 //    arg2
3267 //    RETADDR
3268 //    [ new RETADDR
3269 //      move area ]
3270 //    (possible EBP)
3271 //    ESI
3272 //    EDI
3273 //    local1 ..
3274
3275 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
3276 /// for a 16 byte align requirement.
3277 unsigned
3278 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
3279                                                SelectionDAG& DAG) const {
3280   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3281   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
3282   unsigned StackAlignment = TFI.getStackAlignment();
3283   uint64_t AlignMask = StackAlignment - 1;
3284   int64_t Offset = StackSize;
3285   unsigned SlotSize = RegInfo->getSlotSize();
3286   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
3287     // Number smaller than 12 so just add the difference.
3288     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
3289   } else {
3290     // Mask out lower bits, add stackalignment once plus the 12 bytes.
3291     Offset = ((~AlignMask) & Offset) + StackAlignment +
3292       (StackAlignment-SlotSize);
3293   }
3294   return Offset;
3295 }
3296
3297 /// MatchingStackOffset - Return true if the given stack call argument is
3298 /// already available in the same position (relatively) of the caller's
3299 /// incoming argument stack.
3300 static
3301 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
3302                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
3303                          const X86InstrInfo *TII) {
3304   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
3305   int FI = INT_MAX;
3306   if (Arg.getOpcode() == ISD::CopyFromReg) {
3307     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
3308     if (!TargetRegisterInfo::isVirtualRegister(VR))
3309       return false;
3310     MachineInstr *Def = MRI->getVRegDef(VR);
3311     if (!Def)
3312       return false;
3313     if (!Flags.isByVal()) {
3314       if (!TII->isLoadFromStackSlot(Def, FI))
3315         return false;
3316     } else {
3317       unsigned Opcode = Def->getOpcode();
3318       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r ||
3319            Opcode == X86::LEA64_32r) &&
3320           Def->getOperand(1).isFI()) {
3321         FI = Def->getOperand(1).getIndex();
3322         Bytes = Flags.getByValSize();
3323       } else
3324         return false;
3325     }
3326   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
3327     if (Flags.isByVal())
3328       // ByVal argument is passed in as a pointer but it's now being
3329       // dereferenced. e.g.
3330       // define @foo(%struct.X* %A) {
3331       //   tail call @bar(%struct.X* byval %A)
3332       // }
3333       return false;
3334     SDValue Ptr = Ld->getBasePtr();
3335     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
3336     if (!FINode)
3337       return false;
3338     FI = FINode->getIndex();
3339   } else if (Arg.getOpcode() == ISD::FrameIndex && Flags.isByVal()) {
3340     FrameIndexSDNode *FINode = cast<FrameIndexSDNode>(Arg);
3341     FI = FINode->getIndex();
3342     Bytes = Flags.getByValSize();
3343   } else
3344     return false;
3345
3346   assert(FI != INT_MAX);
3347   if (!MFI->isFixedObjectIndex(FI))
3348     return false;
3349   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
3350 }
3351
3352 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
3353 /// for tail call optimization. Targets which want to do tail call
3354 /// optimization should implement this function.
3355 bool
3356 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
3357                                                      CallingConv::ID CalleeCC,
3358                                                      bool isVarArg,
3359                                                      bool isCalleeStructRet,
3360                                                      bool isCallerStructRet,
3361                                                      Type *RetTy,
3362                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
3363                                     const SmallVectorImpl<SDValue> &OutVals,
3364                                     const SmallVectorImpl<ISD::InputArg> &Ins,
3365                                                      SelectionDAG &DAG) const {
3366   if (!IsTailCallConvention(CalleeCC) && !IsCCallConvention(CalleeCC))
3367     return false;
3368
3369   // If -tailcallopt is specified, make fastcc functions tail-callable.
3370   const MachineFunction &MF = DAG.getMachineFunction();
3371   const Function *CallerF = MF.getFunction();
3372
3373   // If the function return type is x86_fp80 and the callee return type is not,
3374   // then the FP_EXTEND of the call result is not a nop. It's not safe to
3375   // perform a tailcall optimization here.
3376   if (CallerF->getReturnType()->isX86_FP80Ty() && !RetTy->isX86_FP80Ty())
3377     return false;
3378
3379   CallingConv::ID CallerCC = CallerF->getCallingConv();
3380   bool CCMatch = CallerCC == CalleeCC;
3381   bool IsCalleeWin64 = Subtarget->isCallingConvWin64(CalleeCC);
3382   bool IsCallerWin64 = Subtarget->isCallingConvWin64(CallerCC);
3383
3384   if (DAG.getTarget().Options.GuaranteedTailCallOpt) {
3385     if (IsTailCallConvention(CalleeCC) && CCMatch)
3386       return true;
3387     return false;
3388   }
3389
3390   // Look for obvious safe cases to perform tail call optimization that do not
3391   // require ABI changes. This is what gcc calls sibcall.
3392
3393   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
3394   // emit a special epilogue.
3395   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3396   if (RegInfo->needsStackRealignment(MF))
3397     return false;
3398
3399   // Also avoid sibcall optimization if either caller or callee uses struct
3400   // return semantics.
3401   if (isCalleeStructRet || isCallerStructRet)
3402     return false;
3403
3404   // An stdcall/thiscall caller is expected to clean up its arguments; the
3405   // callee isn't going to do that.
3406   // FIXME: this is more restrictive than needed. We could produce a tailcall
3407   // when the stack adjustment matches. For example, with a thiscall that takes
3408   // only one argument.
3409   if (!CCMatch && (CallerCC == CallingConv::X86_StdCall ||
3410                    CallerCC == CallingConv::X86_ThisCall))
3411     return false;
3412
3413   // Do not sibcall optimize vararg calls unless all arguments are passed via
3414   // registers.
3415   if (isVarArg && !Outs.empty()) {
3416
3417     // Optimizing for varargs on Win64 is unlikely to be safe without
3418     // additional testing.
3419     if (IsCalleeWin64 || IsCallerWin64)
3420       return false;
3421
3422     SmallVector<CCValAssign, 16> ArgLocs;
3423     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3424                    *DAG.getContext());
3425
3426     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3427     for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i)
3428       if (!ArgLocs[i].isRegLoc())
3429         return false;
3430   }
3431
3432   // If the call result is in ST0 / ST1, it needs to be popped off the x87
3433   // stack.  Therefore, if it's not used by the call it is not safe to optimize
3434   // this into a sibcall.
3435   bool Unused = false;
3436   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
3437     if (!Ins[i].Used) {
3438       Unused = true;
3439       break;
3440     }
3441   }
3442   if (Unused) {
3443     SmallVector<CCValAssign, 16> RVLocs;
3444     CCState CCInfo(CalleeCC, false, DAG.getMachineFunction(), RVLocs,
3445                    *DAG.getContext());
3446     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
3447     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
3448       CCValAssign &VA = RVLocs[i];
3449       if (VA.getLocReg() == X86::FP0 || VA.getLocReg() == X86::FP1)
3450         return false;
3451     }
3452   }
3453
3454   // If the calling conventions do not match, then we'd better make sure the
3455   // results are returned in the same way as what the caller expects.
3456   if (!CCMatch) {
3457     SmallVector<CCValAssign, 16> RVLocs1;
3458     CCState CCInfo1(CalleeCC, false, DAG.getMachineFunction(), RVLocs1,
3459                     *DAG.getContext());
3460     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
3461
3462     SmallVector<CCValAssign, 16> RVLocs2;
3463     CCState CCInfo2(CallerCC, false, DAG.getMachineFunction(), RVLocs2,
3464                     *DAG.getContext());
3465     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
3466
3467     if (RVLocs1.size() != RVLocs2.size())
3468       return false;
3469     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
3470       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
3471         return false;
3472       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
3473         return false;
3474       if (RVLocs1[i].isRegLoc()) {
3475         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
3476           return false;
3477       } else {
3478         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
3479           return false;
3480       }
3481     }
3482   }
3483
3484   // If the callee takes no arguments then go on to check the results of the
3485   // call.
3486   if (!Outs.empty()) {
3487     // Check if stack adjustment is needed. For now, do not do this if any
3488     // argument is passed on the stack.
3489     SmallVector<CCValAssign, 16> ArgLocs;
3490     CCState CCInfo(CalleeCC, isVarArg, DAG.getMachineFunction(), ArgLocs,
3491                    *DAG.getContext());
3492
3493     // Allocate shadow area for Win64
3494     if (IsCalleeWin64)
3495       CCInfo.AllocateStack(32, 8);
3496
3497     CCInfo.AnalyzeCallOperands(Outs, CC_X86);
3498     if (CCInfo.getNextStackOffset()) {
3499       MachineFunction &MF = DAG.getMachineFunction();
3500       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
3501         return false;
3502
3503       // Check if the arguments are already laid out in the right way as
3504       // the caller's fixed stack objects.
3505       MachineFrameInfo *MFI = MF.getFrameInfo();
3506       const MachineRegisterInfo *MRI = &MF.getRegInfo();
3507       const X86InstrInfo *TII = Subtarget->getInstrInfo();
3508       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3509         CCValAssign &VA = ArgLocs[i];
3510         SDValue Arg = OutVals[i];
3511         ISD::ArgFlagsTy Flags = Outs[i].Flags;
3512         if (VA.getLocInfo() == CCValAssign::Indirect)
3513           return false;
3514         if (!VA.isRegLoc()) {
3515           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
3516                                    MFI, MRI, TII))
3517             return false;
3518         }
3519       }
3520     }
3521
3522     // If the tailcall address may be in a register, then make sure it's
3523     // possible to register allocate for it. In 32-bit, the call address can
3524     // only target EAX, EDX, or ECX since the tail call must be scheduled after
3525     // callee-saved registers are restored. These happen to be the same
3526     // registers used to pass 'inreg' arguments so watch out for those.
3527     if (!Subtarget->is64Bit() &&
3528         ((!isa<GlobalAddressSDNode>(Callee) &&
3529           !isa<ExternalSymbolSDNode>(Callee)) ||
3530          DAG.getTarget().getRelocationModel() == Reloc::PIC_)) {
3531       unsigned NumInRegs = 0;
3532       // In PIC we need an extra register to formulate the address computation
3533       // for the callee.
3534       unsigned MaxInRegs =
3535         (DAG.getTarget().getRelocationModel() == Reloc::PIC_) ? 2 : 3;
3536
3537       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
3538         CCValAssign &VA = ArgLocs[i];
3539         if (!VA.isRegLoc())
3540           continue;
3541         unsigned Reg = VA.getLocReg();
3542         switch (Reg) {
3543         default: break;
3544         case X86::EAX: case X86::EDX: case X86::ECX:
3545           if (++NumInRegs == MaxInRegs)
3546             return false;
3547           break;
3548         }
3549       }
3550     }
3551   }
3552
3553   return true;
3554 }
3555
3556 FastISel *
3557 X86TargetLowering::createFastISel(FunctionLoweringInfo &funcInfo,
3558                                   const TargetLibraryInfo *libInfo) const {
3559   return X86::createFastISel(funcInfo, libInfo);
3560 }
3561
3562 //===----------------------------------------------------------------------===//
3563 //                           Other Lowering Hooks
3564 //===----------------------------------------------------------------------===//
3565
3566 static bool MayFoldLoad(SDValue Op) {
3567   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
3568 }
3569
3570 static bool MayFoldIntoStore(SDValue Op) {
3571   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
3572 }
3573
3574 static bool isTargetShuffle(unsigned Opcode) {
3575   switch(Opcode) {
3576   default: return false;
3577   case X86ISD::BLENDI:
3578   case X86ISD::PSHUFB:
3579   case X86ISD::PSHUFD:
3580   case X86ISD::PSHUFHW:
3581   case X86ISD::PSHUFLW:
3582   case X86ISD::SHUFP:
3583   case X86ISD::PALIGNR:
3584   case X86ISD::MOVLHPS:
3585   case X86ISD::MOVLHPD:
3586   case X86ISD::MOVHLPS:
3587   case X86ISD::MOVLPS:
3588   case X86ISD::MOVLPD:
3589   case X86ISD::MOVSHDUP:
3590   case X86ISD::MOVSLDUP:
3591   case X86ISD::MOVDDUP:
3592   case X86ISD::MOVSS:
3593   case X86ISD::MOVSD:
3594   case X86ISD::UNPCKL:
3595   case X86ISD::UNPCKH:
3596   case X86ISD::VPERMILPI:
3597   case X86ISD::VPERM2X128:
3598   case X86ISD::VPERMI:
3599     return true;
3600   }
3601 }
3602
3603 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3604                                     SDValue V1, unsigned TargetMask,
3605                                     SelectionDAG &DAG) {
3606   switch(Opc) {
3607   default: llvm_unreachable("Unknown x86 shuffle node");
3608   case X86ISD::PSHUFD:
3609   case X86ISD::PSHUFHW:
3610   case X86ISD::PSHUFLW:
3611   case X86ISD::VPERMILPI:
3612   case X86ISD::VPERMI:
3613     return DAG.getNode(Opc, dl, VT, V1, DAG.getConstant(TargetMask, MVT::i8));
3614   }
3615 }
3616
3617 static SDValue getTargetShuffleNode(unsigned Opc, SDLoc dl, EVT VT,
3618                                     SDValue V1, SDValue V2, SelectionDAG &DAG) {
3619   switch(Opc) {
3620   default: llvm_unreachable("Unknown x86 shuffle node");
3621   case X86ISD::MOVLHPS:
3622   case X86ISD::MOVLHPD:
3623   case X86ISD::MOVHLPS:
3624   case X86ISD::MOVLPS:
3625   case X86ISD::MOVLPD:
3626   case X86ISD::MOVSS:
3627   case X86ISD::MOVSD:
3628   case X86ISD::UNPCKL:
3629   case X86ISD::UNPCKH:
3630     return DAG.getNode(Opc, dl, VT, V1, V2);
3631   }
3632 }
3633
3634 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
3635   MachineFunction &MF = DAG.getMachineFunction();
3636   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
3637   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
3638   int ReturnAddrIndex = FuncInfo->getRAIndex();
3639
3640   if (ReturnAddrIndex == 0) {
3641     // Set up a frame object for the return address.
3642     unsigned SlotSize = RegInfo->getSlotSize();
3643     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize,
3644                                                            -(int64_t)SlotSize,
3645                                                            false);
3646     FuncInfo->setRAIndex(ReturnAddrIndex);
3647   }
3648
3649   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
3650 }
3651
3652 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
3653                                        bool hasSymbolicDisplacement) {
3654   // Offset should fit into 32 bit immediate field.
3655   if (!isInt<32>(Offset))
3656     return false;
3657
3658   // If we don't have a symbolic displacement - we don't have any extra
3659   // restrictions.
3660   if (!hasSymbolicDisplacement)
3661     return true;
3662
3663   // FIXME: Some tweaks might be needed for medium code model.
3664   if (M != CodeModel::Small && M != CodeModel::Kernel)
3665     return false;
3666
3667   // For small code model we assume that latest object is 16MB before end of 31
3668   // bits boundary. We may also accept pretty large negative constants knowing
3669   // that all objects are in the positive half of address space.
3670   if (M == CodeModel::Small && Offset < 16*1024*1024)
3671     return true;
3672
3673   // For kernel code model we know that all object resist in the negative half
3674   // of 32bits address space. We may not accept negative offsets, since they may
3675   // be just off and we may accept pretty large positive ones.
3676   if (M == CodeModel::Kernel && Offset >= 0)
3677     return true;
3678
3679   return false;
3680 }
3681
3682 /// isCalleePop - Determines whether the callee is required to pop its
3683 /// own arguments. Callee pop is necessary to support tail calls.
3684 bool X86::isCalleePop(CallingConv::ID CallingConv,
3685                       bool is64Bit, bool IsVarArg, bool TailCallOpt) {
3686   switch (CallingConv) {
3687   default:
3688     return false;
3689   case CallingConv::X86_StdCall:
3690   case CallingConv::X86_FastCall:
3691   case CallingConv::X86_ThisCall:
3692     return !is64Bit;
3693   case CallingConv::Fast:
3694   case CallingConv::GHC:
3695   case CallingConv::HiPE:
3696     if (IsVarArg)
3697       return false;
3698     return TailCallOpt;
3699   }
3700 }
3701
3702 /// \brief Return true if the condition is an unsigned comparison operation.
3703 static bool isX86CCUnsigned(unsigned X86CC) {
3704   switch (X86CC) {
3705   default: llvm_unreachable("Invalid integer condition!");
3706   case X86::COND_E:     return true;
3707   case X86::COND_G:     return false;
3708   case X86::COND_GE:    return false;
3709   case X86::COND_L:     return false;
3710   case X86::COND_LE:    return false;
3711   case X86::COND_NE:    return true;
3712   case X86::COND_B:     return true;
3713   case X86::COND_A:     return true;
3714   case X86::COND_BE:    return true;
3715   case X86::COND_AE:    return true;
3716   }
3717   llvm_unreachable("covered switch fell through?!");
3718 }
3719
3720 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
3721 /// specific condition code, returning the condition code and the LHS/RHS of the
3722 /// comparison to make.
3723 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
3724                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
3725   if (!isFP) {
3726     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
3727       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
3728         // X > -1   -> X == 0, jump !sign.
3729         RHS = DAG.getConstant(0, RHS.getValueType());
3730         return X86::COND_NS;
3731       }
3732       if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
3733         // X < 0   -> X == 0, jump on sign.
3734         return X86::COND_S;
3735       }
3736       if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
3737         // X < 1   -> X <= 0
3738         RHS = DAG.getConstant(0, RHS.getValueType());
3739         return X86::COND_LE;
3740       }
3741     }
3742
3743     switch (SetCCOpcode) {
3744     default: llvm_unreachable("Invalid integer condition!");
3745     case ISD::SETEQ:  return X86::COND_E;
3746     case ISD::SETGT:  return X86::COND_G;
3747     case ISD::SETGE:  return X86::COND_GE;
3748     case ISD::SETLT:  return X86::COND_L;
3749     case ISD::SETLE:  return X86::COND_LE;
3750     case ISD::SETNE:  return X86::COND_NE;
3751     case ISD::SETULT: return X86::COND_B;
3752     case ISD::SETUGT: return X86::COND_A;
3753     case ISD::SETULE: return X86::COND_BE;
3754     case ISD::SETUGE: return X86::COND_AE;
3755     }
3756   }
3757
3758   // First determine if it is required or is profitable to flip the operands.
3759
3760   // If LHS is a foldable load, but RHS is not, flip the condition.
3761   if (ISD::isNON_EXTLoad(LHS.getNode()) &&
3762       !ISD::isNON_EXTLoad(RHS.getNode())) {
3763     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
3764     std::swap(LHS, RHS);
3765   }
3766
3767   switch (SetCCOpcode) {
3768   default: break;
3769   case ISD::SETOLT:
3770   case ISD::SETOLE:
3771   case ISD::SETUGT:
3772   case ISD::SETUGE:
3773     std::swap(LHS, RHS);
3774     break;
3775   }
3776
3777   // On a floating point condition, the flags are set as follows:
3778   // ZF  PF  CF   op
3779   //  0 | 0 | 0 | X > Y
3780   //  0 | 0 | 1 | X < Y
3781   //  1 | 0 | 0 | X == Y
3782   //  1 | 1 | 1 | unordered
3783   switch (SetCCOpcode) {
3784   default: llvm_unreachable("Condcode should be pre-legalized away");
3785   case ISD::SETUEQ:
3786   case ISD::SETEQ:   return X86::COND_E;
3787   case ISD::SETOLT:              // flipped
3788   case ISD::SETOGT:
3789   case ISD::SETGT:   return X86::COND_A;
3790   case ISD::SETOLE:              // flipped
3791   case ISD::SETOGE:
3792   case ISD::SETGE:   return X86::COND_AE;
3793   case ISD::SETUGT:              // flipped
3794   case ISD::SETULT:
3795   case ISD::SETLT:   return X86::COND_B;
3796   case ISD::SETUGE:              // flipped
3797   case ISD::SETULE:
3798   case ISD::SETLE:   return X86::COND_BE;
3799   case ISD::SETONE:
3800   case ISD::SETNE:   return X86::COND_NE;
3801   case ISD::SETUO:   return X86::COND_P;
3802   case ISD::SETO:    return X86::COND_NP;
3803   case ISD::SETOEQ:
3804   case ISD::SETUNE:  return X86::COND_INVALID;
3805   }
3806 }
3807
3808 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
3809 /// code. Current x86 isa includes the following FP cmov instructions:
3810 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
3811 static bool hasFPCMov(unsigned X86CC) {
3812   switch (X86CC) {
3813   default:
3814     return false;
3815   case X86::COND_B:
3816   case X86::COND_BE:
3817   case X86::COND_E:
3818   case X86::COND_P:
3819   case X86::COND_A:
3820   case X86::COND_AE:
3821   case X86::COND_NE:
3822   case X86::COND_NP:
3823     return true;
3824   }
3825 }
3826
3827 /// isFPImmLegal - Returns true if the target can instruction select the
3828 /// specified FP immediate natively. If false, the legalizer will
3829 /// materialize the FP immediate as a load from a constant pool.
3830 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
3831   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
3832     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
3833       return true;
3834   }
3835   return false;
3836 }
3837
3838 bool X86TargetLowering::shouldReduceLoadWidth(SDNode *Load,
3839                                               ISD::LoadExtType ExtTy,
3840                                               EVT NewVT) const {
3841   // "ELF Handling for Thread-Local Storage" specifies that R_X86_64_GOTTPOFF
3842   // relocation target a movq or addq instruction: don't let the load shrink.
3843   SDValue BasePtr = cast<LoadSDNode>(Load)->getBasePtr();
3844   if (BasePtr.getOpcode() == X86ISD::WrapperRIP)
3845     if (const auto *GA = dyn_cast<GlobalAddressSDNode>(BasePtr.getOperand(0)))
3846       return GA->getTargetFlags() != X86II::MO_GOTTPOFF;
3847   return true;
3848 }
3849
3850 /// \brief Returns true if it is beneficial to convert a load of a constant
3851 /// to just the constant itself.
3852 bool X86TargetLowering::shouldConvertConstantLoadToIntImm(const APInt &Imm,
3853                                                           Type *Ty) const {
3854   assert(Ty->isIntegerTy());
3855
3856   unsigned BitSize = Ty->getPrimitiveSizeInBits();
3857   if (BitSize == 0 || BitSize > 64)
3858     return false;
3859   return true;
3860 }
3861
3862 bool X86TargetLowering::isExtractSubvectorCheap(EVT ResVT,
3863                                                 unsigned Index) const {
3864   if (!isOperationLegalOrCustom(ISD::EXTRACT_SUBVECTOR, ResVT))
3865     return false;
3866
3867   return (Index == 0 || Index == ResVT.getVectorNumElements());
3868 }
3869
3870 bool X86TargetLowering::isCheapToSpeculateCttz() const {
3871   // Speculate cttz only if we can directly use TZCNT.
3872   return Subtarget->hasBMI();
3873 }
3874
3875 bool X86TargetLowering::isCheapToSpeculateCtlz() const {
3876   // Speculate ctlz only if we can directly use LZCNT.
3877   return Subtarget->hasLZCNT();
3878 }
3879
3880 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
3881 /// the specified range (L, H].
3882 static bool isUndefOrInRange(int Val, int Low, int Hi) {
3883   return (Val < 0) || (Val >= Low && Val < Hi);
3884 }
3885
3886 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
3887 /// specified value.
3888 static bool isUndefOrEqual(int Val, int CmpVal) {
3889   return (Val < 0 || Val == CmpVal);
3890 }
3891
3892 /// isSequentialOrUndefInRange - Return true if every element in Mask, beginning
3893 /// from position Pos and ending in Pos+Size, falls within the specified
3894 /// sequential range (Low, Low+Size]. or is undef.
3895 static bool isSequentialOrUndefInRange(ArrayRef<int> Mask,
3896                                        unsigned Pos, unsigned Size, int Low) {
3897   for (unsigned i = Pos, e = Pos+Size; i != e; ++i, ++Low)
3898     if (!isUndefOrEqual(Mask[i], Low))
3899       return false;
3900   return true;
3901 }
3902
3903 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3904 /// the two vector operands have swapped position.
3905 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask,
3906                                      unsigned NumElems) {
3907   for (unsigned i = 0; i != NumElems; ++i) {
3908     int idx = Mask[i];
3909     if (idx < 0)
3910       continue;
3911     else if (idx < (int)NumElems)
3912       Mask[i] = idx + NumElems;
3913     else
3914       Mask[i] = idx - NumElems;
3915   }
3916 }
3917
3918 /// isVEXTRACTIndex - Return true if the specified
3919 /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
3920 /// suitable for instruction that extract 128 or 256 bit vectors
3921 static bool isVEXTRACTIndex(SDNode *N, unsigned vecWidth) {
3922   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3923   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3924     return false;
3925
3926   // The index should be aligned on a vecWidth-bit boundary.
3927   uint64_t Index =
3928     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3929
3930   MVT VT = N->getSimpleValueType(0);
3931   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3932   bool Result = (Index * ElSize) % vecWidth == 0;
3933
3934   return Result;
3935 }
3936
3937 /// isVINSERTIndex - Return true if the specified INSERT_SUBVECTOR
3938 /// operand specifies a subvector insert that is suitable for input to
3939 /// insertion of 128 or 256-bit subvectors
3940 static bool isVINSERTIndex(SDNode *N, unsigned vecWidth) {
3941   assert((vecWidth == 128 || vecWidth == 256) && "Unexpected vector width");
3942   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3943     return false;
3944   // The index should be aligned on a vecWidth-bit boundary.
3945   uint64_t Index =
3946     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3947
3948   MVT VT = N->getSimpleValueType(0);
3949   unsigned ElSize = VT.getVectorElementType().getSizeInBits();
3950   bool Result = (Index * ElSize) % vecWidth == 0;
3951
3952   return Result;
3953 }
3954
3955 bool X86::isVINSERT128Index(SDNode *N) {
3956   return isVINSERTIndex(N, 128);
3957 }
3958
3959 bool X86::isVINSERT256Index(SDNode *N) {
3960   return isVINSERTIndex(N, 256);
3961 }
3962
3963 bool X86::isVEXTRACT128Index(SDNode *N) {
3964   return isVEXTRACTIndex(N, 128);
3965 }
3966
3967 bool X86::isVEXTRACT256Index(SDNode *N) {
3968   return isVEXTRACTIndex(N, 256);
3969 }
3970
3971 static unsigned getExtractVEXTRACTImmediate(SDNode *N, unsigned vecWidth) {
3972   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3973   if (!isa<ConstantSDNode>(N->getOperand(1).getNode()))
3974     llvm_unreachable("Illegal extract subvector for VEXTRACT");
3975
3976   uint64_t Index =
3977     cast<ConstantSDNode>(N->getOperand(1).getNode())->getZExtValue();
3978
3979   MVT VecVT = N->getOperand(0).getSimpleValueType();
3980   MVT ElVT = VecVT.getVectorElementType();
3981
3982   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3983   return Index / NumElemsPerChunk;
3984 }
3985
3986 static unsigned getInsertVINSERTImmediate(SDNode *N, unsigned vecWidth) {
3987   assert((vecWidth == 128 || vecWidth == 256) && "Unsupported vector width");
3988   if (!isa<ConstantSDNode>(N->getOperand(2).getNode()))
3989     llvm_unreachable("Illegal insert subvector for VINSERT");
3990
3991   uint64_t Index =
3992     cast<ConstantSDNode>(N->getOperand(2).getNode())->getZExtValue();
3993
3994   MVT VecVT = N->getSimpleValueType(0);
3995   MVT ElVT = VecVT.getVectorElementType();
3996
3997   unsigned NumElemsPerChunk = vecWidth / ElVT.getSizeInBits();
3998   return Index / NumElemsPerChunk;
3999 }
4000
4001 /// getExtractVEXTRACT128Immediate - Return the appropriate immediate
4002 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF128
4003 /// and VINSERTI128 instructions.
4004 unsigned X86::getExtractVEXTRACT128Immediate(SDNode *N) {
4005   return getExtractVEXTRACTImmediate(N, 128);
4006 }
4007
4008 /// getExtractVEXTRACT256Immediate - Return the appropriate immediate
4009 /// to extract the specified EXTRACT_SUBVECTOR index with VEXTRACTF64x4
4010 /// and VINSERTI64x4 instructions.
4011 unsigned X86::getExtractVEXTRACT256Immediate(SDNode *N) {
4012   return getExtractVEXTRACTImmediate(N, 256);
4013 }
4014
4015 /// getInsertVINSERT128Immediate - Return the appropriate immediate
4016 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF128
4017 /// and VINSERTI128 instructions.
4018 unsigned X86::getInsertVINSERT128Immediate(SDNode *N) {
4019   return getInsertVINSERTImmediate(N, 128);
4020 }
4021
4022 /// getInsertVINSERT256Immediate - Return the appropriate immediate
4023 /// to insert at the specified INSERT_SUBVECTOR index with VINSERTF46x4
4024 /// and VINSERTI64x4 instructions.
4025 unsigned X86::getInsertVINSERT256Immediate(SDNode *N) {
4026   return getInsertVINSERTImmediate(N, 256);
4027 }
4028
4029 /// isZero - Returns true if Elt is a constant integer zero
4030 static bool isZero(SDValue V) {
4031   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
4032   return C && C->isNullValue();
4033 }
4034
4035 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
4036 /// constant +0.0.
4037 bool X86::isZeroNode(SDValue Elt) {
4038   if (isZero(Elt))
4039     return true;
4040   if (ConstantFPSDNode *CFP = dyn_cast<ConstantFPSDNode>(Elt))
4041     return CFP->getValueAPF().isPosZero();
4042   return false;
4043 }
4044
4045 /// getZeroVector - Returns a vector of specified type with all zero elements.
4046 ///
4047 static SDValue getZeroVector(EVT VT, const X86Subtarget *Subtarget,
4048                              SelectionDAG &DAG, SDLoc dl) {
4049   assert(VT.isVector() && "Expected a vector type");
4050
4051   // Always build SSE zero vectors as <4 x i32> bitcasted
4052   // to their dest type. This ensures they get CSE'd.
4053   SDValue Vec;
4054   if (VT.is128BitVector()) {  // SSE
4055     if (Subtarget->hasSSE2()) {  // SSE2
4056       SDValue Cst = DAG.getConstant(0, MVT::i32);
4057       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4058     } else { // SSE1
4059       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
4060       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
4061     }
4062   } else if (VT.is256BitVector()) { // AVX
4063     if (Subtarget->hasInt256()) { // AVX2
4064       SDValue Cst = DAG.getConstant(0, MVT::i32);
4065       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4066       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4067     } else {
4068       // 256-bit logic and arithmetic instructions in AVX are all
4069       // floating-point, no support for integer ops. Emit fp zeroed vectors.
4070       SDValue Cst = DAG.getConstantFP(+0.0, MVT::f32);
4071       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4072       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8f32, Ops);
4073     }
4074   } else if (VT.is512BitVector()) { // AVX-512
4075       SDValue Cst = DAG.getConstant(0, MVT::i32);
4076       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst,
4077                         Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4078       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v16i32, Ops);
4079   } else if (VT.getScalarType() == MVT::i1) {
4080     assert(VT.getVectorNumElements() <= 16 && "Unexpected vector type");
4081     SDValue Cst = DAG.getConstant(0, MVT::i1);
4082     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
4083     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
4084   } else
4085     llvm_unreachable("Unexpected vector type");
4086
4087   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4088 }
4089
4090 /// getOnesVector - Returns a vector of specified type with all bits set.
4091 /// Always build ones vectors as <4 x i32> or <8 x i32>. For 256-bit types with
4092 /// no AVX2 supprt, use two <4 x i32> inserted in a <8 x i32> appropriately.
4093 /// Then bitcast to their original type, ensuring they get CSE'd.
4094 static SDValue getOnesVector(MVT VT, bool HasInt256, SelectionDAG &DAG,
4095                              SDLoc dl) {
4096   assert(VT.isVector() && "Expected a vector type");
4097
4098   SDValue Cst = DAG.getConstant(~0U, MVT::i32);
4099   SDValue Vec;
4100   if (VT.is256BitVector()) {
4101     if (HasInt256) { // AVX2
4102       SDValue Ops[] = { Cst, Cst, Cst, Cst, Cst, Cst, Cst, Cst };
4103       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v8i32, Ops);
4104     } else { // AVX
4105       Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4106       Vec = Concat128BitVectors(Vec, Vec, MVT::v8i32, 8, DAG, dl);
4107     }
4108   } else if (VT.is128BitVector()) {
4109     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
4110   } else
4111     llvm_unreachable("Unexpected vector type");
4112
4113   return DAG.getNode(ISD::BITCAST, dl, VT, Vec);
4114 }
4115
4116 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
4117 /// operation of specified width.
4118 static SDValue getMOVL(SelectionDAG &DAG, SDLoc dl, EVT VT, SDValue V1,
4119                        SDValue V2) {
4120   unsigned NumElems = VT.getVectorNumElements();
4121   SmallVector<int, 8> Mask;
4122   Mask.push_back(NumElems);
4123   for (unsigned i = 1; i != NumElems; ++i)
4124     Mask.push_back(i);
4125   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4126 }
4127
4128 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
4129 static SDValue getUnpackl(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4130                           SDValue V2) {
4131   unsigned NumElems = VT.getVectorNumElements();
4132   SmallVector<int, 8> Mask;
4133   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
4134     Mask.push_back(i);
4135     Mask.push_back(i + NumElems);
4136   }
4137   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4138 }
4139
4140 /// getUnpackh - Returns a vector_shuffle node for an unpackh operation.
4141 static SDValue getUnpackh(SelectionDAG &DAG, SDLoc dl, MVT VT, SDValue V1,
4142                           SDValue V2) {
4143   unsigned NumElems = VT.getVectorNumElements();
4144   SmallVector<int, 8> Mask;
4145   for (unsigned i = 0, Half = NumElems/2; i != Half; ++i) {
4146     Mask.push_back(i + Half);
4147     Mask.push_back(i + NumElems + Half);
4148   }
4149   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
4150 }
4151
4152 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
4153 /// vector of zero or undef vector.  This produces a shuffle where the low
4154 /// element of V2 is swizzled into the zero/undef vector, landing at element
4155 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
4156 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
4157                                            bool IsZero,
4158                                            const X86Subtarget *Subtarget,
4159                                            SelectionDAG &DAG) {
4160   MVT VT = V2.getSimpleValueType();
4161   SDValue V1 = IsZero
4162     ? getZeroVector(VT, Subtarget, DAG, SDLoc(V2)) : DAG.getUNDEF(VT);
4163   unsigned NumElems = VT.getVectorNumElements();
4164   SmallVector<int, 16> MaskVec;
4165   for (unsigned i = 0; i != NumElems; ++i)
4166     // If this is the insertion idx, put the low elt of V2 here.
4167     MaskVec.push_back(i == Idx ? NumElems : i);
4168   return DAG.getVectorShuffle(VT, SDLoc(V2), V1, V2, &MaskVec[0]);
4169 }
4170
4171 /// getTargetShuffleMask - Calculates the shuffle mask corresponding to the
4172 /// target specific opcode. Returns true if the Mask could be calculated. Sets
4173 /// IsUnary to true if only uses one source. Note that this will set IsUnary for
4174 /// shuffles which use a single input multiple times, and in those cases it will
4175 /// adjust the mask to only have indices within that single input.
4176 static bool getTargetShuffleMask(SDNode *N, MVT VT,
4177                                  SmallVectorImpl<int> &Mask, bool &IsUnary) {
4178   unsigned NumElems = VT.getVectorNumElements();
4179   SDValue ImmN;
4180
4181   IsUnary = false;
4182   bool IsFakeUnary = false;
4183   switch(N->getOpcode()) {
4184   case X86ISD::BLENDI:
4185     ImmN = N->getOperand(N->getNumOperands()-1);
4186     DecodeBLENDMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4187     break;
4188   case X86ISD::SHUFP:
4189     ImmN = N->getOperand(N->getNumOperands()-1);
4190     DecodeSHUFPMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4191     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4192     break;
4193   case X86ISD::UNPCKH:
4194     DecodeUNPCKHMask(VT, Mask);
4195     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4196     break;
4197   case X86ISD::UNPCKL:
4198     DecodeUNPCKLMask(VT, Mask);
4199     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4200     break;
4201   case X86ISD::MOVHLPS:
4202     DecodeMOVHLPSMask(NumElems, Mask);
4203     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4204     break;
4205   case X86ISD::MOVLHPS:
4206     DecodeMOVLHPSMask(NumElems, Mask);
4207     IsUnary = IsFakeUnary = N->getOperand(0) == N->getOperand(1);
4208     break;
4209   case X86ISD::PALIGNR:
4210     ImmN = N->getOperand(N->getNumOperands()-1);
4211     DecodePALIGNRMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4212     break;
4213   case X86ISD::PSHUFD:
4214   case X86ISD::VPERMILPI:
4215     ImmN = N->getOperand(N->getNumOperands()-1);
4216     DecodePSHUFMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4217     IsUnary = true;
4218     break;
4219   case X86ISD::PSHUFHW:
4220     ImmN = N->getOperand(N->getNumOperands()-1);
4221     DecodePSHUFHWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4222     IsUnary = true;
4223     break;
4224   case X86ISD::PSHUFLW:
4225     ImmN = N->getOperand(N->getNumOperands()-1);
4226     DecodePSHUFLWMask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4227     IsUnary = true;
4228     break;
4229   case X86ISD::PSHUFB: {
4230     IsUnary = true;
4231     SDValue MaskNode = N->getOperand(1);
4232     while (MaskNode->getOpcode() == ISD::BITCAST)
4233       MaskNode = MaskNode->getOperand(0);
4234
4235     if (MaskNode->getOpcode() == ISD::BUILD_VECTOR) {
4236       // If we have a build-vector, then things are easy.
4237       EVT VT = MaskNode.getValueType();
4238       assert(VT.isVector() &&
4239              "Can't produce a non-vector with a build_vector!");
4240       if (!VT.isInteger())
4241         return false;
4242
4243       int NumBytesPerElement = VT.getVectorElementType().getSizeInBits() / 8;
4244
4245       SmallVector<uint64_t, 32> RawMask;
4246       for (int i = 0, e = MaskNode->getNumOperands(); i < e; ++i) {
4247         SDValue Op = MaskNode->getOperand(i);
4248         if (Op->getOpcode() == ISD::UNDEF) {
4249           RawMask.push_back((uint64_t)SM_SentinelUndef);
4250           continue;
4251         }
4252         auto *CN = dyn_cast<ConstantSDNode>(Op.getNode());
4253         if (!CN)
4254           return false;
4255         APInt MaskElement = CN->getAPIntValue();
4256
4257         // We now have to decode the element which could be any integer size and
4258         // extract each byte of it.
4259         for (int j = 0; j < NumBytesPerElement; ++j) {
4260           // Note that this is x86 and so always little endian: the low byte is
4261           // the first byte of the mask.
4262           RawMask.push_back(MaskElement.getLoBits(8).getZExtValue());
4263           MaskElement = MaskElement.lshr(8);
4264         }
4265       }
4266       DecodePSHUFBMask(RawMask, Mask);
4267       break;
4268     }
4269
4270     auto *MaskLoad = dyn_cast<LoadSDNode>(MaskNode);
4271     if (!MaskLoad)
4272       return false;
4273
4274     SDValue Ptr = MaskLoad->getBasePtr();
4275     if (Ptr->getOpcode() == X86ISD::Wrapper)
4276       Ptr = Ptr->getOperand(0);
4277
4278     auto *MaskCP = dyn_cast<ConstantPoolSDNode>(Ptr);
4279     if (!MaskCP || MaskCP->isMachineConstantPoolEntry())
4280       return false;
4281
4282     if (auto *C = dyn_cast<Constant>(MaskCP->getConstVal())) {
4283       DecodePSHUFBMask(C, Mask);
4284       if (Mask.empty())
4285         return false;
4286       break;
4287     }
4288
4289     return false;
4290   }
4291   case X86ISD::VPERMI:
4292     ImmN = N->getOperand(N->getNumOperands()-1);
4293     DecodeVPERMMask(cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4294     IsUnary = true;
4295     break;
4296   case X86ISD::MOVSS:
4297   case X86ISD::MOVSD:
4298     DecodeScalarMoveMask(VT, /* IsLoad */ false, Mask);
4299     break;
4300   case X86ISD::VPERM2X128:
4301     ImmN = N->getOperand(N->getNumOperands()-1);
4302     DecodeVPERM2X128Mask(VT, cast<ConstantSDNode>(ImmN)->getZExtValue(), Mask);
4303     if (Mask.empty()) return false;
4304     break;
4305   case X86ISD::MOVSLDUP:
4306     DecodeMOVSLDUPMask(VT, Mask);
4307     IsUnary = true;
4308     break;
4309   case X86ISD::MOVSHDUP:
4310     DecodeMOVSHDUPMask(VT, Mask);
4311     IsUnary = true;
4312     break;
4313   case X86ISD::MOVDDUP:
4314     DecodeMOVDDUPMask(VT, Mask);
4315     IsUnary = true;
4316     break;
4317   case X86ISD::MOVLHPD:
4318   case X86ISD::MOVLPD:
4319   case X86ISD::MOVLPS:
4320     // Not yet implemented
4321     return false;
4322   default: llvm_unreachable("unknown target shuffle node");
4323   }
4324
4325   // If we have a fake unary shuffle, the shuffle mask is spread across two
4326   // inputs that are actually the same node. Re-map the mask to always point
4327   // into the first input.
4328   if (IsFakeUnary)
4329     for (int &M : Mask)
4330       if (M >= (int)Mask.size())
4331         M -= Mask.size();
4332
4333   return true;
4334 }
4335
4336 /// getShuffleScalarElt - Returns the scalar element that will make up the ith
4337 /// element of the result of the vector shuffle.
4338 static SDValue getShuffleScalarElt(SDNode *N, unsigned Index, SelectionDAG &DAG,
4339                                    unsigned Depth) {
4340   if (Depth == 6)
4341     return SDValue();  // Limit search depth.
4342
4343   SDValue V = SDValue(N, 0);
4344   EVT VT = V.getValueType();
4345   unsigned Opcode = V.getOpcode();
4346
4347   // Recurse into ISD::VECTOR_SHUFFLE node to find scalars.
4348   if (const ShuffleVectorSDNode *SV = dyn_cast<ShuffleVectorSDNode>(N)) {
4349     int Elt = SV->getMaskElt(Index);
4350
4351     if (Elt < 0)
4352       return DAG.getUNDEF(VT.getVectorElementType());
4353
4354     unsigned NumElems = VT.getVectorNumElements();
4355     SDValue NewV = (Elt < (int)NumElems) ? SV->getOperand(0)
4356                                          : SV->getOperand(1);
4357     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG, Depth+1);
4358   }
4359
4360   // Recurse into target specific vector shuffles to find scalars.
4361   if (isTargetShuffle(Opcode)) {
4362     MVT ShufVT = V.getSimpleValueType();
4363     unsigned NumElems = ShufVT.getVectorNumElements();
4364     SmallVector<int, 16> ShuffleMask;
4365     bool IsUnary;
4366
4367     if (!getTargetShuffleMask(N, ShufVT, ShuffleMask, IsUnary))
4368       return SDValue();
4369
4370     int Elt = ShuffleMask[Index];
4371     if (Elt < 0)
4372       return DAG.getUNDEF(ShufVT.getVectorElementType());
4373
4374     SDValue NewV = (Elt < (int)NumElems) ? N->getOperand(0)
4375                                          : N->getOperand(1);
4376     return getShuffleScalarElt(NewV.getNode(), Elt % NumElems, DAG,
4377                                Depth+1);
4378   }
4379
4380   // Actual nodes that may contain scalar elements
4381   if (Opcode == ISD::BITCAST) {
4382     V = V.getOperand(0);
4383     EVT SrcVT = V.getValueType();
4384     unsigned NumElems = VT.getVectorNumElements();
4385
4386     if (!SrcVT.isVector() || SrcVT.getVectorNumElements() != NumElems)
4387       return SDValue();
4388   }
4389
4390   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR)
4391     return (Index == 0) ? V.getOperand(0)
4392                         : DAG.getUNDEF(VT.getVectorElementType());
4393
4394   if (V.getOpcode() == ISD::BUILD_VECTOR)
4395     return V.getOperand(Index);
4396
4397   return SDValue();
4398 }
4399
4400 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
4401 ///
4402 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
4403                                        unsigned NumNonZero, unsigned NumZero,
4404                                        SelectionDAG &DAG,
4405                                        const X86Subtarget* Subtarget,
4406                                        const TargetLowering &TLI) {
4407   if (NumNonZero > 8)
4408     return SDValue();
4409
4410   SDLoc dl(Op);
4411   SDValue V;
4412   bool First = true;
4413   for (unsigned i = 0; i < 16; ++i) {
4414     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
4415     if (ThisIsNonZero && First) {
4416       if (NumZero)
4417         V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4418       else
4419         V = DAG.getUNDEF(MVT::v8i16);
4420       First = false;
4421     }
4422
4423     if ((i & 1) != 0) {
4424       SDValue ThisElt, LastElt;
4425       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
4426       if (LastIsNonZero) {
4427         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
4428                               MVT::i16, Op.getOperand(i-1));
4429       }
4430       if (ThisIsNonZero) {
4431         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
4432         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
4433                               ThisElt, DAG.getConstant(8, MVT::i8));
4434         if (LastIsNonZero)
4435           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
4436       } else
4437         ThisElt = LastElt;
4438
4439       if (ThisElt.getNode())
4440         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
4441                         DAG.getIntPtrConstant(i/2));
4442     }
4443   }
4444
4445   return DAG.getNode(ISD::BITCAST, dl, MVT::v16i8, V);
4446 }
4447
4448 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
4449 ///
4450 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
4451                                      unsigned NumNonZero, unsigned NumZero,
4452                                      SelectionDAG &DAG,
4453                                      const X86Subtarget* Subtarget,
4454                                      const TargetLowering &TLI) {
4455   if (NumNonZero > 4)
4456     return SDValue();
4457
4458   SDLoc dl(Op);
4459   SDValue V;
4460   bool First = true;
4461   for (unsigned i = 0; i < 8; ++i) {
4462     bool isNonZero = (NonZeros & (1 << i)) != 0;
4463     if (isNonZero) {
4464       if (First) {
4465         if (NumZero)
4466           V = getZeroVector(MVT::v8i16, Subtarget, DAG, dl);
4467         else
4468           V = DAG.getUNDEF(MVT::v8i16);
4469         First = false;
4470       }
4471       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
4472                       MVT::v8i16, V, Op.getOperand(i),
4473                       DAG.getIntPtrConstant(i));
4474     }
4475   }
4476
4477   return V;
4478 }
4479
4480 /// LowerBuildVectorv4x32 - Custom lower build_vector of v4i32 or v4f32.
4481 static SDValue LowerBuildVectorv4x32(SDValue Op, SelectionDAG &DAG,
4482                                      const X86Subtarget *Subtarget,
4483                                      const TargetLowering &TLI) {
4484   // Find all zeroable elements.
4485   std::bitset<4> Zeroable;
4486   for (int i=0; i < 4; ++i) {
4487     SDValue Elt = Op->getOperand(i);
4488     Zeroable[i] = (Elt.getOpcode() == ISD::UNDEF || X86::isZeroNode(Elt));
4489   }
4490   assert(Zeroable.size() - Zeroable.count() > 1 &&
4491          "We expect at least two non-zero elements!");
4492
4493   // We only know how to deal with build_vector nodes where elements are either
4494   // zeroable or extract_vector_elt with constant index.
4495   SDValue FirstNonZero;
4496   unsigned FirstNonZeroIdx;
4497   for (unsigned i=0; i < 4; ++i) {
4498     if (Zeroable[i])
4499       continue;
4500     SDValue Elt = Op->getOperand(i);
4501     if (Elt.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
4502         !isa<ConstantSDNode>(Elt.getOperand(1)))
4503       return SDValue();
4504     // Make sure that this node is extracting from a 128-bit vector.
4505     MVT VT = Elt.getOperand(0).getSimpleValueType();
4506     if (!VT.is128BitVector())
4507       return SDValue();
4508     if (!FirstNonZero.getNode()) {
4509       FirstNonZero = Elt;
4510       FirstNonZeroIdx = i;
4511     }
4512   }
4513
4514   assert(FirstNonZero.getNode() && "Unexpected build vector of all zeros!");
4515   SDValue V1 = FirstNonZero.getOperand(0);
4516   MVT VT = V1.getSimpleValueType();
4517
4518   // See if this build_vector can be lowered as a blend with zero.
4519   SDValue Elt;
4520   unsigned EltMaskIdx, EltIdx;
4521   int Mask[4];
4522   for (EltIdx = 0; EltIdx < 4; ++EltIdx) {
4523     if (Zeroable[EltIdx]) {
4524       // The zero vector will be on the right hand side.
4525       Mask[EltIdx] = EltIdx+4;
4526       continue;
4527     }
4528
4529     Elt = Op->getOperand(EltIdx);
4530     // By construction, Elt is a EXTRACT_VECTOR_ELT with constant index.
4531     EltMaskIdx = cast<ConstantSDNode>(Elt.getOperand(1))->getZExtValue();
4532     if (Elt.getOperand(0) != V1 || EltMaskIdx != EltIdx)
4533       break;
4534     Mask[EltIdx] = EltIdx;
4535   }
4536
4537   if (EltIdx == 4) {
4538     // Let the shuffle legalizer deal with blend operations.
4539     SDValue VZero = getZeroVector(VT, Subtarget, DAG, SDLoc(Op));
4540     if (V1.getSimpleValueType() != VT)
4541       V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), VT, V1);
4542     return DAG.getVectorShuffle(VT, SDLoc(V1), V1, VZero, &Mask[0]);
4543   }
4544
4545   // See if we can lower this build_vector to a INSERTPS.
4546   if (!Subtarget->hasSSE41())
4547     return SDValue();
4548
4549   SDValue V2 = Elt.getOperand(0);
4550   if (Elt == FirstNonZero && EltIdx == FirstNonZeroIdx)
4551     V1 = SDValue();
4552
4553   bool CanFold = true;
4554   for (unsigned i = EltIdx + 1; i < 4 && CanFold; ++i) {
4555     if (Zeroable[i])
4556       continue;
4557
4558     SDValue Current = Op->getOperand(i);
4559     SDValue SrcVector = Current->getOperand(0);
4560     if (!V1.getNode())
4561       V1 = SrcVector;
4562     CanFold = SrcVector == V1 &&
4563       cast<ConstantSDNode>(Current.getOperand(1))->getZExtValue() == i;
4564   }
4565
4566   if (!CanFold)
4567     return SDValue();
4568
4569   assert(V1.getNode() && "Expected at least two non-zero elements!");
4570   if (V1.getSimpleValueType() != MVT::v4f32)
4571     V1 = DAG.getNode(ISD::BITCAST, SDLoc(V1), MVT::v4f32, V1);
4572   if (V2.getSimpleValueType() != MVT::v4f32)
4573     V2 = DAG.getNode(ISD::BITCAST, SDLoc(V2), MVT::v4f32, V2);
4574
4575   // Ok, we can emit an INSERTPS instruction.
4576   unsigned ZMask = Zeroable.to_ulong();
4577
4578   unsigned InsertPSMask = EltMaskIdx << 6 | EltIdx << 4 | ZMask;
4579   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
4580   SDValue Result = DAG.getNode(X86ISD::INSERTPS, SDLoc(Op), MVT::v4f32, V1, V2,
4581                                DAG.getIntPtrConstant(InsertPSMask));
4582   return DAG.getNode(ISD::BITCAST, SDLoc(Op), VT, Result);
4583 }
4584
4585 /// Return a vector logical shift node.
4586 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
4587                          unsigned NumBits, SelectionDAG &DAG,
4588                          const TargetLowering &TLI, SDLoc dl) {
4589   assert(VT.is128BitVector() && "Unknown type for VShift");
4590   MVT ShVT = MVT::v2i64;
4591   unsigned Opc = isLeft ? X86ISD::VSHLDQ : X86ISD::VSRLDQ;
4592   SrcOp = DAG.getNode(ISD::BITCAST, dl, ShVT, SrcOp);
4593   MVT ScalarShiftTy = TLI.getScalarShiftAmountTy(SrcOp.getValueType());
4594   assert(NumBits % 8 == 0 && "Only support byte sized shifts");
4595   SDValue ShiftVal = DAG.getConstant(NumBits/8, ScalarShiftTy);
4596   return DAG.getNode(ISD::BITCAST, dl, VT,
4597                      DAG.getNode(Opc, dl, ShVT, SrcOp, ShiftVal));
4598 }
4599
4600 static SDValue
4601 LowerAsSplatVectorLoad(SDValue SrcOp, MVT VT, SDLoc dl, SelectionDAG &DAG) {
4602
4603   // Check if the scalar load can be widened into a vector load. And if
4604   // the address is "base + cst" see if the cst can be "absorbed" into
4605   // the shuffle mask.
4606   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
4607     SDValue Ptr = LD->getBasePtr();
4608     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
4609       return SDValue();
4610     EVT PVT = LD->getValueType(0);
4611     if (PVT != MVT::i32 && PVT != MVT::f32)
4612       return SDValue();
4613
4614     int FI = -1;
4615     int64_t Offset = 0;
4616     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
4617       FI = FINode->getIndex();
4618       Offset = 0;
4619     } else if (DAG.isBaseWithConstantOffset(Ptr) &&
4620                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
4621       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
4622       Offset = Ptr.getConstantOperandVal(1);
4623       Ptr = Ptr.getOperand(0);
4624     } else {
4625       return SDValue();
4626     }
4627
4628     // FIXME: 256-bit vector instructions don't require a strict alignment,
4629     // improve this code to support it better.
4630     unsigned RequiredAlign = VT.getSizeInBits()/8;
4631     SDValue Chain = LD->getChain();
4632     // Make sure the stack object alignment is at least 16 or 32.
4633     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
4634     if (DAG.InferPtrAlignment(Ptr) < RequiredAlign) {
4635       if (MFI->isFixedObjectIndex(FI)) {
4636         // Can't change the alignment. FIXME: It's possible to compute
4637         // the exact stack offset and reference FI + adjust offset instead.
4638         // If someone *really* cares about this. That's the way to implement it.
4639         return SDValue();
4640       } else {
4641         MFI->setObjectAlignment(FI, RequiredAlign);
4642       }
4643     }
4644
4645     // (Offset % 16 or 32) must be multiple of 4. Then address is then
4646     // Ptr + (Offset & ~15).
4647     if (Offset < 0)
4648       return SDValue();
4649     if ((Offset % RequiredAlign) & 3)
4650       return SDValue();
4651     int64_t StartOffset = Offset & ~(RequiredAlign-1);
4652     if (StartOffset)
4653       Ptr = DAG.getNode(ISD::ADD, SDLoc(Ptr), Ptr.getValueType(),
4654                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
4655
4656     int EltNo = (Offset - StartOffset) >> 2;
4657     unsigned NumElems = VT.getVectorNumElements();
4658
4659     EVT NVT = EVT::getVectorVT(*DAG.getContext(), PVT, NumElems);
4660     SDValue V1 = DAG.getLoad(NVT, dl, Chain, Ptr,
4661                              LD->getPointerInfo().getWithOffset(StartOffset),
4662                              false, false, false, 0);
4663
4664     SmallVector<int, 8> Mask(NumElems, EltNo);
4665
4666     return DAG.getVectorShuffle(NVT, dl, V1, DAG.getUNDEF(NVT), &Mask[0]);
4667   }
4668
4669   return SDValue();
4670 }
4671
4672 /// Given the initializing elements 'Elts' of a vector of type 'VT', see if the
4673 /// elements can be replaced by a single large load which has the same value as
4674 /// a build_vector or insert_subvector whose loaded operands are 'Elts'.
4675 ///
4676 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
4677 ///
4678 /// FIXME: we'd also like to handle the case where the last elements are zero
4679 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
4680 /// There's even a handy isZeroNode for that purpose.
4681 static SDValue EltsFromConsecutiveLoads(EVT VT, ArrayRef<SDValue> Elts,
4682                                         SDLoc &DL, SelectionDAG &DAG,
4683                                         bool isAfterLegalize) {
4684   unsigned NumElems = Elts.size();
4685
4686   LoadSDNode *LDBase = nullptr;
4687   unsigned LastLoadedElt = -1U;
4688
4689   // For each element in the initializer, see if we've found a load or an undef.
4690   // If we don't find an initial load element, or later load elements are
4691   // non-consecutive, bail out.
4692   for (unsigned i = 0; i < NumElems; ++i) {
4693     SDValue Elt = Elts[i];
4694     // Look through a bitcast.
4695     if (Elt.getNode() && Elt.getOpcode() == ISD::BITCAST)
4696       Elt = Elt.getOperand(0);
4697     if (!Elt.getNode() ||
4698         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
4699       return SDValue();
4700     if (!LDBase) {
4701       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
4702         return SDValue();
4703       LDBase = cast<LoadSDNode>(Elt.getNode());
4704       LastLoadedElt = i;
4705       continue;
4706     }
4707     if (Elt.getOpcode() == ISD::UNDEF)
4708       continue;
4709
4710     LoadSDNode *LD = cast<LoadSDNode>(Elt);
4711     EVT LdVT = Elt.getValueType();
4712     // Each loaded element must be the correct fractional portion of the
4713     // requested vector load.
4714     if (LdVT.getSizeInBits() != VT.getSizeInBits() / NumElems)
4715       return SDValue();
4716     if (!DAG.isConsecutiveLoad(LD, LDBase, LdVT.getSizeInBits() / 8, i))
4717       return SDValue();
4718     LastLoadedElt = i;
4719   }
4720
4721   // If we have found an entire vector of loads and undefs, then return a large
4722   // load of the entire vector width starting at the base pointer.  If we found
4723   // consecutive loads for the low half, generate a vzext_load node.
4724   if (LastLoadedElt == NumElems - 1) {
4725     assert(LDBase && "Did not find base load for merging consecutive loads");
4726     EVT EltVT = LDBase->getValueType(0);
4727     // Ensure that the input vector size for the merged loads matches the
4728     // cumulative size of the input elements.
4729     if (VT.getSizeInBits() != EltVT.getSizeInBits() * NumElems)
4730       return SDValue();
4731
4732     if (isAfterLegalize &&
4733         !DAG.getTargetLoweringInfo().isOperationLegal(ISD::LOAD, VT))
4734       return SDValue();
4735
4736     SDValue NewLd = SDValue();
4737
4738     NewLd = DAG.getLoad(VT, DL, LDBase->getChain(), LDBase->getBasePtr(),
4739                         LDBase->getPointerInfo(), LDBase->isVolatile(),
4740                         LDBase->isNonTemporal(), LDBase->isInvariant(),
4741                         LDBase->getAlignment());
4742
4743     if (LDBase->hasAnyUseOfValue(1)) {
4744       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4745                                      SDValue(LDBase, 1),
4746                                      SDValue(NewLd.getNode(), 1));
4747       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4748       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4749                              SDValue(NewLd.getNode(), 1));
4750     }
4751
4752     return NewLd;
4753   }
4754
4755   //TODO: The code below fires only for for loading the low v2i32 / v2f32
4756   //of a v4i32 / v4f32. It's probably worth generalizing.
4757   EVT EltVT = VT.getVectorElementType();
4758   if (NumElems == 4 && LastLoadedElt == 1 && (EltVT.getSizeInBits() == 32) &&
4759       DAG.getTargetLoweringInfo().isTypeLegal(MVT::v2i64)) {
4760     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
4761     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
4762     SDValue ResNode =
4763         DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, DL, Tys, Ops, MVT::i64,
4764                                 LDBase->getPointerInfo(),
4765                                 LDBase->getAlignment(),
4766                                 false/*isVolatile*/, true/*ReadMem*/,
4767                                 false/*WriteMem*/);
4768
4769     // Make sure the newly-created LOAD is in the same position as LDBase in
4770     // terms of dependency. We create a TokenFactor for LDBase and ResNode, and
4771     // update uses of LDBase's output chain to use the TokenFactor.
4772     if (LDBase->hasAnyUseOfValue(1)) {
4773       SDValue NewChain = DAG.getNode(ISD::TokenFactor, DL, MVT::Other,
4774                              SDValue(LDBase, 1), SDValue(ResNode.getNode(), 1));
4775       DAG.ReplaceAllUsesOfValueWith(SDValue(LDBase, 1), NewChain);
4776       DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(LDBase, 1),
4777                              SDValue(ResNode.getNode(), 1));
4778     }
4779
4780     return DAG.getNode(ISD::BITCAST, DL, VT, ResNode);
4781   }
4782   return SDValue();
4783 }
4784
4785 /// LowerVectorBroadcast - Attempt to use the vbroadcast instruction
4786 /// to generate a splat value for the following cases:
4787 /// 1. A splat BUILD_VECTOR which uses a single scalar load, or a constant.
4788 /// 2. A splat shuffle which uses a scalar_to_vector node which comes from
4789 /// a scalar load, or a constant.
4790 /// The VBROADCAST node is returned when a pattern is found,
4791 /// or SDValue() otherwise.
4792 static SDValue LowerVectorBroadcast(SDValue Op, const X86Subtarget* Subtarget,
4793                                     SelectionDAG &DAG) {
4794   // VBROADCAST requires AVX.
4795   // TODO: Splats could be generated for non-AVX CPUs using SSE
4796   // instructions, but there's less potential gain for only 128-bit vectors.
4797   if (!Subtarget->hasAVX())
4798     return SDValue();
4799
4800   MVT VT = Op.getSimpleValueType();
4801   SDLoc dl(Op);
4802
4803   assert((VT.is128BitVector() || VT.is256BitVector() || VT.is512BitVector()) &&
4804          "Unsupported vector type for broadcast.");
4805
4806   SDValue Ld;
4807   bool ConstSplatVal;
4808
4809   switch (Op.getOpcode()) {
4810     default:
4811       // Unknown pattern found.
4812       return SDValue();
4813
4814     case ISD::BUILD_VECTOR: {
4815       auto *BVOp = cast<BuildVectorSDNode>(Op.getNode());
4816       BitVector UndefElements;
4817       SDValue Splat = BVOp->getSplatValue(&UndefElements);
4818
4819       // We need a splat of a single value to use broadcast, and it doesn't
4820       // make any sense if the value is only in one element of the vector.
4821       if (!Splat || (VT.getVectorNumElements() - UndefElements.count()) <= 1)
4822         return SDValue();
4823
4824       Ld = Splat;
4825       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4826                        Ld.getOpcode() == ISD::ConstantFP);
4827
4828       // Make sure that all of the users of a non-constant load are from the
4829       // BUILD_VECTOR node.
4830       if (!ConstSplatVal && !BVOp->isOnlyUserOf(Ld.getNode()))
4831         return SDValue();
4832       break;
4833     }
4834
4835     case ISD::VECTOR_SHUFFLE: {
4836       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4837
4838       // Shuffles must have a splat mask where the first element is
4839       // broadcasted.
4840       if ((!SVOp->isSplat()) || SVOp->getMaskElt(0) != 0)
4841         return SDValue();
4842
4843       SDValue Sc = Op.getOperand(0);
4844       if (Sc.getOpcode() != ISD::SCALAR_TO_VECTOR &&
4845           Sc.getOpcode() != ISD::BUILD_VECTOR) {
4846
4847         if (!Subtarget->hasInt256())
4848           return SDValue();
4849
4850         // Use the register form of the broadcast instruction available on AVX2.
4851         if (VT.getSizeInBits() >= 256)
4852           Sc = Extract128BitVector(Sc, 0, DAG, dl);
4853         return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Sc);
4854       }
4855
4856       Ld = Sc.getOperand(0);
4857       ConstSplatVal = (Ld.getOpcode() == ISD::Constant ||
4858                        Ld.getOpcode() == ISD::ConstantFP);
4859
4860       // The scalar_to_vector node and the suspected
4861       // load node must have exactly one user.
4862       // Constants may have multiple users.
4863
4864       // AVX-512 has register version of the broadcast
4865       bool hasRegVer = Subtarget->hasAVX512() && VT.is512BitVector() &&
4866         Ld.getValueType().getSizeInBits() >= 32;
4867       if (!ConstSplatVal && ((!Sc.hasOneUse() || !Ld.hasOneUse()) &&
4868           !hasRegVer))
4869         return SDValue();
4870       break;
4871     }
4872   }
4873
4874   unsigned ScalarSize = Ld.getValueType().getSizeInBits();
4875   bool IsGE256 = (VT.getSizeInBits() >= 256);
4876
4877   // When optimizing for size, generate up to 5 extra bytes for a broadcast
4878   // instruction to save 8 or more bytes of constant pool data.
4879   // TODO: If multiple splats are generated to load the same constant,
4880   // it may be detrimental to overall size. There needs to be a way to detect
4881   // that condition to know if this is truly a size win.
4882   const Function *F = DAG.getMachineFunction().getFunction();
4883   bool OptForSize = F->hasFnAttribute(Attribute::OptimizeForSize);
4884
4885   // Handle broadcasting a single constant scalar from the constant pool
4886   // into a vector.
4887   // On Sandybridge (no AVX2), it is still better to load a constant vector
4888   // from the constant pool and not to broadcast it from a scalar.
4889   // But override that restriction when optimizing for size.
4890   // TODO: Check if splatting is recommended for other AVX-capable CPUs.
4891   if (ConstSplatVal && (Subtarget->hasAVX2() || OptForSize)) {
4892     EVT CVT = Ld.getValueType();
4893     assert(!CVT.isVector() && "Must not broadcast a vector type");
4894
4895     // Splat f32, i32, v4f64, v4i64 in all cases with AVX2.
4896     // For size optimization, also splat v2f64 and v2i64, and for size opt
4897     // with AVX2, also splat i8 and i16.
4898     // With pattern matching, the VBROADCAST node may become a VMOVDDUP.
4899     if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4900         (OptForSize && (ScalarSize == 64 || Subtarget->hasAVX2()))) {
4901       const Constant *C = nullptr;
4902       if (ConstantSDNode *CI = dyn_cast<ConstantSDNode>(Ld))
4903         C = CI->getConstantIntValue();
4904       else if (ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(Ld))
4905         C = CF->getConstantFPValue();
4906
4907       assert(C && "Invalid constant type");
4908
4909       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4910       SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
4911       unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
4912       Ld = DAG.getLoad(CVT, dl, DAG.getEntryNode(), CP,
4913                        MachinePointerInfo::getConstantPool(),
4914                        false, false, false, Alignment);
4915
4916       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4917     }
4918   }
4919
4920   bool IsLoad = ISD::isNormalLoad(Ld.getNode());
4921
4922   // Handle AVX2 in-register broadcasts.
4923   if (!IsLoad && Subtarget->hasInt256() &&
4924       (ScalarSize == 32 || (IsGE256 && ScalarSize == 64)))
4925     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4926
4927   // The scalar source must be a normal load.
4928   if (!IsLoad)
4929     return SDValue();
4930
4931   if (ScalarSize == 32 || (IsGE256 && ScalarSize == 64) ||
4932       (Subtarget->hasVLX() && ScalarSize == 64))
4933     return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4934
4935   // The integer check is needed for the 64-bit into 128-bit so it doesn't match
4936   // double since there is no vbroadcastsd xmm
4937   if (Subtarget->hasInt256() && Ld.getValueType().isInteger()) {
4938     if (ScalarSize == 8 || ScalarSize == 16 || ScalarSize == 64)
4939       return DAG.getNode(X86ISD::VBROADCAST, dl, VT, Ld);
4940   }
4941
4942   // Unsupported broadcast.
4943   return SDValue();
4944 }
4945
4946 /// \brief For an EXTRACT_VECTOR_ELT with a constant index return the real
4947 /// underlying vector and index.
4948 ///
4949 /// Modifies \p ExtractedFromVec to the real vector and returns the real
4950 /// index.
4951 static int getUnderlyingExtractedFromVec(SDValue &ExtractedFromVec,
4952                                          SDValue ExtIdx) {
4953   int Idx = cast<ConstantSDNode>(ExtIdx)->getZExtValue();
4954   if (!isa<ShuffleVectorSDNode>(ExtractedFromVec))
4955     return Idx;
4956
4957   // For 256-bit vectors, LowerEXTRACT_VECTOR_ELT_SSE4 may have already
4958   // lowered this:
4959   //   (extract_vector_elt (v8f32 %vreg1), Constant<6>)
4960   // to:
4961   //   (extract_vector_elt (vector_shuffle<2,u,u,u>
4962   //                           (extract_subvector (v8f32 %vreg0), Constant<4>),
4963   //                           undef)
4964   //                       Constant<0>)
4965   // In this case the vector is the extract_subvector expression and the index
4966   // is 2, as specified by the shuffle.
4967   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(ExtractedFromVec);
4968   SDValue ShuffleVec = SVOp->getOperand(0);
4969   MVT ShuffleVecVT = ShuffleVec.getSimpleValueType();
4970   assert(ShuffleVecVT.getVectorElementType() ==
4971          ExtractedFromVec.getSimpleValueType().getVectorElementType());
4972
4973   int ShuffleIdx = SVOp->getMaskElt(Idx);
4974   if (isUndefOrInRange(ShuffleIdx, 0, ShuffleVecVT.getVectorNumElements())) {
4975     ExtractedFromVec = ShuffleVec;
4976     return ShuffleIdx;
4977   }
4978   return Idx;
4979 }
4980
4981 static SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) {
4982   MVT VT = Op.getSimpleValueType();
4983
4984   // Skip if insert_vec_elt is not supported.
4985   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
4986   if (!TLI.isOperationLegalOrCustom(ISD::INSERT_VECTOR_ELT, VT))
4987     return SDValue();
4988
4989   SDLoc DL(Op);
4990   unsigned NumElems = Op.getNumOperands();
4991
4992   SDValue VecIn1;
4993   SDValue VecIn2;
4994   SmallVector<unsigned, 4> InsertIndices;
4995   SmallVector<int, 8> Mask(NumElems, -1);
4996
4997   for (unsigned i = 0; i != NumElems; ++i) {
4998     unsigned Opc = Op.getOperand(i).getOpcode();
4999
5000     if (Opc == ISD::UNDEF)
5001       continue;
5002
5003     if (Opc != ISD::EXTRACT_VECTOR_ELT) {
5004       // Quit if more than 1 elements need inserting.
5005       if (InsertIndices.size() > 1)
5006         return SDValue();
5007
5008       InsertIndices.push_back(i);
5009       continue;
5010     }
5011
5012     SDValue ExtractedFromVec = Op.getOperand(i).getOperand(0);
5013     SDValue ExtIdx = Op.getOperand(i).getOperand(1);
5014     // Quit if non-constant index.
5015     if (!isa<ConstantSDNode>(ExtIdx))
5016       return SDValue();
5017     int Idx = getUnderlyingExtractedFromVec(ExtractedFromVec, ExtIdx);
5018
5019     // Quit if extracted from vector of different type.
5020     if (ExtractedFromVec.getValueType() != VT)
5021       return SDValue();
5022
5023     if (!VecIn1.getNode())
5024       VecIn1 = ExtractedFromVec;
5025     else if (VecIn1 != ExtractedFromVec) {
5026       if (!VecIn2.getNode())
5027         VecIn2 = ExtractedFromVec;
5028       else if (VecIn2 != ExtractedFromVec)
5029         // Quit if more than 2 vectors to shuffle
5030         return SDValue();
5031     }
5032
5033     if (ExtractedFromVec == VecIn1)
5034       Mask[i] = Idx;
5035     else if (ExtractedFromVec == VecIn2)
5036       Mask[i] = Idx + NumElems;
5037   }
5038
5039   if (!VecIn1.getNode())
5040     return SDValue();
5041
5042   VecIn2 = VecIn2.getNode() ? VecIn2 : DAG.getUNDEF(VT);
5043   SDValue NV = DAG.getVectorShuffle(VT, DL, VecIn1, VecIn2, &Mask[0]);
5044   for (unsigned i = 0, e = InsertIndices.size(); i != e; ++i) {
5045     unsigned Idx = InsertIndices[i];
5046     NV = DAG.getNode(ISD::INSERT_VECTOR_ELT, DL, VT, NV, Op.getOperand(Idx),
5047                      DAG.getIntPtrConstant(Idx));
5048   }
5049
5050   return NV;
5051 }
5052
5053 // Lower BUILD_VECTOR operation for v8i1 and v16i1 types.
5054 SDValue
5055 X86TargetLowering::LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const {
5056
5057   MVT VT = Op.getSimpleValueType();
5058   assert((VT.getVectorElementType() == MVT::i1) && (VT.getSizeInBits() <= 16) &&
5059          "Unexpected type in LowerBUILD_VECTORvXi1!");
5060
5061   SDLoc dl(Op);
5062   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5063     SDValue Cst = DAG.getTargetConstant(0, MVT::i1);
5064     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5065     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5066   }
5067
5068   if (ISD::isBuildVectorAllOnes(Op.getNode())) {
5069     SDValue Cst = DAG.getTargetConstant(1, MVT::i1);
5070     SmallVector<SDValue, 16> Ops(VT.getVectorNumElements(), Cst);
5071     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ops);
5072   }
5073
5074   bool AllContants = true;
5075   uint64_t Immediate = 0;
5076   int NonConstIdx = -1;
5077   bool IsSplat = true;
5078   unsigned NumNonConsts = 0;
5079   unsigned NumConsts = 0;
5080   for (unsigned idx = 0, e = Op.getNumOperands(); idx < e; ++idx) {
5081     SDValue In = Op.getOperand(idx);
5082     if (In.getOpcode() == ISD::UNDEF)
5083       continue;
5084     if (!isa<ConstantSDNode>(In)) {
5085       AllContants = false;
5086       NonConstIdx = idx;
5087       NumNonConsts++;
5088     } else {
5089       NumConsts++;
5090       if (cast<ConstantSDNode>(In)->getZExtValue())
5091       Immediate |= (1ULL << idx);
5092     }
5093     if (In != Op.getOperand(0))
5094       IsSplat = false;
5095   }
5096
5097   if (AllContants) {
5098     SDValue FullMask = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1,
5099       DAG.getConstant(Immediate, MVT::i16));
5100     return DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, VT, FullMask,
5101                        DAG.getIntPtrConstant(0));
5102   }
5103
5104   if (NumNonConsts == 1 && NonConstIdx != 0) {
5105     SDValue DstVec;
5106     if (NumConsts) {
5107       SDValue VecAsImm = DAG.getConstant(Immediate,
5108                                          MVT::getIntegerVT(VT.getSizeInBits()));
5109       DstVec = DAG.getNode(ISD::BITCAST, dl, VT, VecAsImm);
5110     }
5111     else
5112       DstVec = DAG.getUNDEF(VT);
5113     return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, DstVec,
5114                        Op.getOperand(NonConstIdx),
5115                        DAG.getIntPtrConstant(NonConstIdx));
5116   }
5117   if (!IsSplat && (NonConstIdx != 0))
5118     llvm_unreachable("Unsupported BUILD_VECTOR operation");
5119   MVT SelectVT = (VT == MVT::v16i1)? MVT::i16 : MVT::i8;
5120   SDValue Select;
5121   if (IsSplat)
5122     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5123                           DAG.getConstant(-1, SelectVT),
5124                           DAG.getConstant(0, SelectVT));
5125   else
5126     Select = DAG.getNode(ISD::SELECT, dl, SelectVT, Op.getOperand(0),
5127                          DAG.getConstant((Immediate | 1), SelectVT),
5128                          DAG.getConstant(Immediate, SelectVT));
5129   return DAG.getNode(ISD::BITCAST, dl, VT, Select);
5130 }
5131
5132 /// \brief Return true if \p N implements a horizontal binop and return the
5133 /// operands for the horizontal binop into V0 and V1.
5134 ///
5135 /// This is a helper function of PerformBUILD_VECTORCombine.
5136 /// This function checks that the build_vector \p N in input implements a
5137 /// horizontal operation. Parameter \p Opcode defines the kind of horizontal
5138 /// operation to match.
5139 /// For example, if \p Opcode is equal to ISD::ADD, then this function
5140 /// checks if \p N implements a horizontal arithmetic add; if instead \p Opcode
5141 /// is equal to ISD::SUB, then this function checks if this is a horizontal
5142 /// arithmetic sub.
5143 ///
5144 /// This function only analyzes elements of \p N whose indices are
5145 /// in range [BaseIdx, LastIdx).
5146 static bool isHorizontalBinOp(const BuildVectorSDNode *N, unsigned Opcode,
5147                               SelectionDAG &DAG,
5148                               unsigned BaseIdx, unsigned LastIdx,
5149                               SDValue &V0, SDValue &V1) {
5150   EVT VT = N->getValueType(0);
5151
5152   assert(BaseIdx * 2 <= LastIdx && "Invalid Indices in input!");
5153   assert(VT.isVector() && VT.getVectorNumElements() >= LastIdx &&
5154          "Invalid Vector in input!");
5155
5156   bool IsCommutable = (Opcode == ISD::ADD || Opcode == ISD::FADD);
5157   bool CanFold = true;
5158   unsigned ExpectedVExtractIdx = BaseIdx;
5159   unsigned NumElts = LastIdx - BaseIdx;
5160   V0 = DAG.getUNDEF(VT);
5161   V1 = DAG.getUNDEF(VT);
5162
5163   // Check if N implements a horizontal binop.
5164   for (unsigned i = 0, e = NumElts; i != e && CanFold; ++i) {
5165     SDValue Op = N->getOperand(i + BaseIdx);
5166
5167     // Skip UNDEFs.
5168     if (Op->getOpcode() == ISD::UNDEF) {
5169       // Update the expected vector extract index.
5170       if (i * 2 == NumElts)
5171         ExpectedVExtractIdx = BaseIdx;
5172       ExpectedVExtractIdx += 2;
5173       continue;
5174     }
5175
5176     CanFold = Op->getOpcode() == Opcode && Op->hasOneUse();
5177
5178     if (!CanFold)
5179       break;
5180
5181     SDValue Op0 = Op.getOperand(0);
5182     SDValue Op1 = Op.getOperand(1);
5183
5184     // Try to match the following pattern:
5185     // (BINOP (extract_vector_elt A, I), (extract_vector_elt A, I+1))
5186     CanFold = (Op0.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5187         Op1.getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
5188         Op0.getOperand(0) == Op1.getOperand(0) &&
5189         isa<ConstantSDNode>(Op0.getOperand(1)) &&
5190         isa<ConstantSDNode>(Op1.getOperand(1)));
5191     if (!CanFold)
5192       break;
5193
5194     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5195     unsigned I1 = cast<ConstantSDNode>(Op1.getOperand(1))->getZExtValue();
5196
5197     if (i * 2 < NumElts) {
5198       if (V0.getOpcode() == ISD::UNDEF)
5199         V0 = Op0.getOperand(0);
5200     } else {
5201       if (V1.getOpcode() == ISD::UNDEF)
5202         V1 = Op0.getOperand(0);
5203       if (i * 2 == NumElts)
5204         ExpectedVExtractIdx = BaseIdx;
5205     }
5206
5207     SDValue Expected = (i * 2 < NumElts) ? V0 : V1;
5208     if (I0 == ExpectedVExtractIdx)
5209       CanFold = I1 == I0 + 1 && Op0.getOperand(0) == Expected;
5210     else if (IsCommutable && I1 == ExpectedVExtractIdx) {
5211       // Try to match the following dag sequence:
5212       // (BINOP (extract_vector_elt A, I+1), (extract_vector_elt A, I))
5213       CanFold = I0 == I1 + 1 && Op1.getOperand(0) == Expected;
5214     } else
5215       CanFold = false;
5216
5217     ExpectedVExtractIdx += 2;
5218   }
5219
5220   return CanFold;
5221 }
5222
5223 /// \brief Emit a sequence of two 128-bit horizontal add/sub followed by
5224 /// a concat_vector.
5225 ///
5226 /// This is a helper function of PerformBUILD_VECTORCombine.
5227 /// This function expects two 256-bit vectors called V0 and V1.
5228 /// At first, each vector is split into two separate 128-bit vectors.
5229 /// Then, the resulting 128-bit vectors are used to implement two
5230 /// horizontal binary operations.
5231 ///
5232 /// The kind of horizontal binary operation is defined by \p X86Opcode.
5233 ///
5234 /// \p Mode specifies how the 128-bit parts of V0 and V1 are passed in input to
5235 /// the two new horizontal binop.
5236 /// When Mode is set, the first horizontal binop dag node would take as input
5237 /// the lower 128-bit of V0 and the upper 128-bit of V0. The second
5238 /// horizontal binop dag node would take as input the lower 128-bit of V1
5239 /// and the upper 128-bit of V1.
5240 ///   Example:
5241 ///     HADD V0_LO, V0_HI
5242 ///     HADD V1_LO, V1_HI
5243 ///
5244 /// Otherwise, the first horizontal binop dag node takes as input the lower
5245 /// 128-bit of V0 and the lower 128-bit of V1, and the second horizontal binop
5246 /// dag node takes the the upper 128-bit of V0 and the upper 128-bit of V1.
5247 ///   Example:
5248 ///     HADD V0_LO, V1_LO
5249 ///     HADD V0_HI, V1_HI
5250 ///
5251 /// If \p isUndefLO is set, then the algorithm propagates UNDEF to the lower
5252 /// 128-bits of the result. If \p isUndefHI is set, then UNDEF is propagated to
5253 /// the upper 128-bits of the result.
5254 static SDValue ExpandHorizontalBinOp(const SDValue &V0, const SDValue &V1,
5255                                      SDLoc DL, SelectionDAG &DAG,
5256                                      unsigned X86Opcode, bool Mode,
5257                                      bool isUndefLO, bool isUndefHI) {
5258   EVT VT = V0.getValueType();
5259   assert(VT.is256BitVector() && VT == V1.getValueType() &&
5260          "Invalid nodes in input!");
5261
5262   unsigned NumElts = VT.getVectorNumElements();
5263   SDValue V0_LO = Extract128BitVector(V0, 0, DAG, DL);
5264   SDValue V0_HI = Extract128BitVector(V0, NumElts/2, DAG, DL);
5265   SDValue V1_LO = Extract128BitVector(V1, 0, DAG, DL);
5266   SDValue V1_HI = Extract128BitVector(V1, NumElts/2, DAG, DL);
5267   EVT NewVT = V0_LO.getValueType();
5268
5269   SDValue LO = DAG.getUNDEF(NewVT);
5270   SDValue HI = DAG.getUNDEF(NewVT);
5271
5272   if (Mode) {
5273     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5274     if (!isUndefLO && V0->getOpcode() != ISD::UNDEF)
5275       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V0_HI);
5276     if (!isUndefHI && V1->getOpcode() != ISD::UNDEF)
5277       HI = DAG.getNode(X86Opcode, DL, NewVT, V1_LO, V1_HI);
5278   } else {
5279     // Don't emit a horizontal binop if the result is expected to be UNDEF.
5280     if (!isUndefLO && (V0_LO->getOpcode() != ISD::UNDEF ||
5281                        V1_LO->getOpcode() != ISD::UNDEF))
5282       LO = DAG.getNode(X86Opcode, DL, NewVT, V0_LO, V1_LO);
5283
5284     if (!isUndefHI && (V0_HI->getOpcode() != ISD::UNDEF ||
5285                        V1_HI->getOpcode() != ISD::UNDEF))
5286       HI = DAG.getNode(X86Opcode, DL, NewVT, V0_HI, V1_HI);
5287   }
5288
5289   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LO, HI);
5290 }
5291
5292 /// \brief Try to fold a build_vector that performs an 'addsub' into the
5293 /// sequence of 'vadd + vsub + blendi'.
5294 static SDValue matchAddSub(const BuildVectorSDNode *BV, SelectionDAG &DAG,
5295                            const X86Subtarget *Subtarget) {
5296   SDLoc DL(BV);
5297   EVT VT = BV->getValueType(0);
5298   unsigned NumElts = VT.getVectorNumElements();
5299   SDValue InVec0 = DAG.getUNDEF(VT);
5300   SDValue InVec1 = DAG.getUNDEF(VT);
5301
5302   assert((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v4f32 ||
5303           VT == MVT::v2f64) && "build_vector with an invalid type found!");
5304
5305   // Odd-numbered elements in the input build vector are obtained from
5306   // adding two integer/float elements.
5307   // Even-numbered elements in the input build vector are obtained from
5308   // subtracting two integer/float elements.
5309   unsigned ExpectedOpcode = ISD::FSUB;
5310   unsigned NextExpectedOpcode = ISD::FADD;
5311   bool AddFound = false;
5312   bool SubFound = false;
5313
5314   for (unsigned i = 0, e = NumElts; i != e; ++i) {
5315     SDValue Op = BV->getOperand(i);
5316
5317     // Skip 'undef' values.
5318     unsigned Opcode = Op.getOpcode();
5319     if (Opcode == ISD::UNDEF) {
5320       std::swap(ExpectedOpcode, NextExpectedOpcode);
5321       continue;
5322     }
5323
5324     // Early exit if we found an unexpected opcode.
5325     if (Opcode != ExpectedOpcode)
5326       return SDValue();
5327
5328     SDValue Op0 = Op.getOperand(0);
5329     SDValue Op1 = Op.getOperand(1);
5330
5331     // Try to match the following pattern:
5332     // (BINOP (extract_vector_elt A, i), (extract_vector_elt B, i))
5333     // Early exit if we cannot match that sequence.
5334     if (Op0.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5335         Op1.getOpcode() != ISD::EXTRACT_VECTOR_ELT ||
5336         !isa<ConstantSDNode>(Op0.getOperand(1)) ||
5337         !isa<ConstantSDNode>(Op1.getOperand(1)) ||
5338         Op0.getOperand(1) != Op1.getOperand(1))
5339       return SDValue();
5340
5341     unsigned I0 = cast<ConstantSDNode>(Op0.getOperand(1))->getZExtValue();
5342     if (I0 != i)
5343       return SDValue();
5344
5345     // We found a valid add/sub node. Update the information accordingly.
5346     if (i & 1)
5347       AddFound = true;
5348     else
5349       SubFound = true;
5350
5351     // Update InVec0 and InVec1.
5352     if (InVec0.getOpcode() == ISD::UNDEF)
5353       InVec0 = Op0.getOperand(0);
5354     if (InVec1.getOpcode() == ISD::UNDEF)
5355       InVec1 = Op1.getOperand(0);
5356
5357     // Make sure that operands in input to each add/sub node always
5358     // come from a same pair of vectors.
5359     if (InVec0 != Op0.getOperand(0)) {
5360       if (ExpectedOpcode == ISD::FSUB)
5361         return SDValue();
5362
5363       // FADD is commutable. Try to commute the operands
5364       // and then test again.
5365       std::swap(Op0, Op1);
5366       if (InVec0 != Op0.getOperand(0))
5367         return SDValue();
5368     }
5369
5370     if (InVec1 != Op1.getOperand(0))
5371       return SDValue();
5372
5373     // Update the pair of expected opcodes.
5374     std::swap(ExpectedOpcode, NextExpectedOpcode);
5375   }
5376
5377   // Don't try to fold this build_vector into an ADDSUB if the inputs are undef.
5378   if (AddFound && SubFound && InVec0.getOpcode() != ISD::UNDEF &&
5379       InVec1.getOpcode() != ISD::UNDEF)
5380     return DAG.getNode(X86ISD::ADDSUB, DL, VT, InVec0, InVec1);
5381
5382   return SDValue();
5383 }
5384
5385 static SDValue PerformBUILD_VECTORCombine(SDNode *N, SelectionDAG &DAG,
5386                                           const X86Subtarget *Subtarget) {
5387   SDLoc DL(N);
5388   EVT VT = N->getValueType(0);
5389   unsigned NumElts = VT.getVectorNumElements();
5390   BuildVectorSDNode *BV = cast<BuildVectorSDNode>(N);
5391   SDValue InVec0, InVec1;
5392
5393   // Try to match an ADDSUB.
5394   if ((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
5395       (Subtarget->hasAVX() && (VT == MVT::v8f32 || VT == MVT::v4f64))) {
5396     SDValue Value = matchAddSub(BV, DAG, Subtarget);
5397     if (Value.getNode())
5398       return Value;
5399   }
5400
5401   // Try to match horizontal ADD/SUB.
5402   unsigned NumUndefsLO = 0;
5403   unsigned NumUndefsHI = 0;
5404   unsigned Half = NumElts/2;
5405
5406   // Count the number of UNDEF operands in the build_vector in input.
5407   for (unsigned i = 0, e = Half; i != e; ++i)
5408     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5409       NumUndefsLO++;
5410
5411   for (unsigned i = Half, e = NumElts; i != e; ++i)
5412     if (BV->getOperand(i)->getOpcode() == ISD::UNDEF)
5413       NumUndefsHI++;
5414
5415   // Early exit if this is either a build_vector of all UNDEFs or all the
5416   // operands but one are UNDEF.
5417   if (NumUndefsLO + NumUndefsHI + 1 >= NumElts)
5418     return SDValue();
5419
5420   if ((VT == MVT::v4f32 || VT == MVT::v2f64) && Subtarget->hasSSE3()) {
5421     // Try to match an SSE3 float HADD/HSUB.
5422     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5423       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5424
5425     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5426       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5427   } else if ((VT == MVT::v4i32 || VT == MVT::v8i16) && Subtarget->hasSSSE3()) {
5428     // Try to match an SSSE3 integer HADD/HSUB.
5429     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5430       return DAG.getNode(X86ISD::HADD, DL, VT, InVec0, InVec1);
5431
5432     if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5433       return DAG.getNode(X86ISD::HSUB, DL, VT, InVec0, InVec1);
5434   }
5435
5436   if (!Subtarget->hasAVX())
5437     return SDValue();
5438
5439   if ((VT == MVT::v8f32 || VT == MVT::v4f64)) {
5440     // Try to match an AVX horizontal add/sub of packed single/double
5441     // precision floating point values from 256-bit vectors.
5442     SDValue InVec2, InVec3;
5443     if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, Half, InVec0, InVec1) &&
5444         isHorizontalBinOp(BV, ISD::FADD, DAG, Half, NumElts, InVec2, InVec3) &&
5445         ((InVec0.getOpcode() == ISD::UNDEF ||
5446           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5447         ((InVec1.getOpcode() == ISD::UNDEF ||
5448           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5449       return DAG.getNode(X86ISD::FHADD, DL, VT, InVec0, InVec1);
5450
5451     if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, Half, InVec0, InVec1) &&
5452         isHorizontalBinOp(BV, ISD::FSUB, DAG, Half, NumElts, InVec2, InVec3) &&
5453         ((InVec0.getOpcode() == ISD::UNDEF ||
5454           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5455         ((InVec1.getOpcode() == ISD::UNDEF ||
5456           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5457       return DAG.getNode(X86ISD::FHSUB, DL, VT, InVec0, InVec1);
5458   } else if (VT == MVT::v8i32 || VT == MVT::v16i16) {
5459     // Try to match an AVX2 horizontal add/sub of signed integers.
5460     SDValue InVec2, InVec3;
5461     unsigned X86Opcode;
5462     bool CanFold = true;
5463
5464     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, Half, InVec0, InVec1) &&
5465         isHorizontalBinOp(BV, ISD::ADD, DAG, Half, NumElts, InVec2, InVec3) &&
5466         ((InVec0.getOpcode() == ISD::UNDEF ||
5467           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5468         ((InVec1.getOpcode() == ISD::UNDEF ||
5469           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5470       X86Opcode = X86ISD::HADD;
5471     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, Half, InVec0, InVec1) &&
5472         isHorizontalBinOp(BV, ISD::SUB, DAG, Half, NumElts, InVec2, InVec3) &&
5473         ((InVec0.getOpcode() == ISD::UNDEF ||
5474           InVec2.getOpcode() == ISD::UNDEF) || InVec0 == InVec2) &&
5475         ((InVec1.getOpcode() == ISD::UNDEF ||
5476           InVec3.getOpcode() == ISD::UNDEF) || InVec1 == InVec3))
5477       X86Opcode = X86ISD::HSUB;
5478     else
5479       CanFold = false;
5480
5481     if (CanFold) {
5482       // Fold this build_vector into a single horizontal add/sub.
5483       // Do this only if the target has AVX2.
5484       if (Subtarget->hasAVX2())
5485         return DAG.getNode(X86Opcode, DL, VT, InVec0, InVec1);
5486
5487       // Do not try to expand this build_vector into a pair of horizontal
5488       // add/sub if we can emit a pair of scalar add/sub.
5489       if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5490         return SDValue();
5491
5492       // Convert this build_vector into a pair of horizontal binop followed by
5493       // a concat vector.
5494       bool isUndefLO = NumUndefsLO == Half;
5495       bool isUndefHI = NumUndefsHI == Half;
5496       return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, false,
5497                                    isUndefLO, isUndefHI);
5498     }
5499   }
5500
5501   if ((VT == MVT::v8f32 || VT == MVT::v4f64 || VT == MVT::v8i32 ||
5502        VT == MVT::v16i16) && Subtarget->hasAVX()) {
5503     unsigned X86Opcode;
5504     if (isHorizontalBinOp(BV, ISD::ADD, DAG, 0, NumElts, InVec0, InVec1))
5505       X86Opcode = X86ISD::HADD;
5506     else if (isHorizontalBinOp(BV, ISD::SUB, DAG, 0, NumElts, InVec0, InVec1))
5507       X86Opcode = X86ISD::HSUB;
5508     else if (isHorizontalBinOp(BV, ISD::FADD, DAG, 0, NumElts, InVec0, InVec1))
5509       X86Opcode = X86ISD::FHADD;
5510     else if (isHorizontalBinOp(BV, ISD::FSUB, DAG, 0, NumElts, InVec0, InVec1))
5511       X86Opcode = X86ISD::FHSUB;
5512     else
5513       return SDValue();
5514
5515     // Don't try to expand this build_vector into a pair of horizontal add/sub
5516     // if we can simply emit a pair of scalar add/sub.
5517     if (NumUndefsLO + 1 == Half || NumUndefsHI + 1 == Half)
5518       return SDValue();
5519
5520     // Convert this build_vector into two horizontal add/sub followed by
5521     // a concat vector.
5522     bool isUndefLO = NumUndefsLO == Half;
5523     bool isUndefHI = NumUndefsHI == Half;
5524     return ExpandHorizontalBinOp(InVec0, InVec1, DL, DAG, X86Opcode, true,
5525                                  isUndefLO, isUndefHI);
5526   }
5527
5528   return SDValue();
5529 }
5530
5531 SDValue
5532 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5533   SDLoc dl(Op);
5534
5535   MVT VT = Op.getSimpleValueType();
5536   MVT ExtVT = VT.getVectorElementType();
5537   unsigned NumElems = Op.getNumOperands();
5538
5539   // Generate vectors for predicate vectors.
5540   if (VT.getScalarType() == MVT::i1 && Subtarget->hasAVX512())
5541     return LowerBUILD_VECTORvXi1(Op, DAG);
5542
5543   // Vectors containing all zeros can be matched by pxor and xorps later
5544   if (ISD::isBuildVectorAllZeros(Op.getNode())) {
5545     // Canonicalize this to <4 x i32> to 1) ensure the zero vectors are CSE'd
5546     // and 2) ensure that i64 scalars are eliminated on x86-32 hosts.
5547     if (VT == MVT::v4i32 || VT == MVT::v8i32 || VT == MVT::v16i32)
5548       return Op;
5549
5550     return getZeroVector(VT, Subtarget, DAG, dl);
5551   }
5552
5553   // Vectors containing all ones can be matched by pcmpeqd on 128-bit width
5554   // vectors or broken into v4i32 operations on 256-bit vectors. AVX2 can use
5555   // vpcmpeqd on 256-bit vectors.
5556   if (Subtarget->hasSSE2() && ISD::isBuildVectorAllOnes(Op.getNode())) {
5557     if (VT == MVT::v4i32 || (VT == MVT::v8i32 && Subtarget->hasInt256()))
5558       return Op;
5559
5560     if (!VT.is512BitVector())
5561       return getOnesVector(VT, Subtarget->hasInt256(), DAG, dl);
5562   }
5563
5564   SDValue Broadcast = LowerVectorBroadcast(Op, Subtarget, DAG);
5565   if (Broadcast.getNode())
5566     return Broadcast;
5567
5568   unsigned EVTBits = ExtVT.getSizeInBits();
5569
5570   unsigned NumZero  = 0;
5571   unsigned NumNonZero = 0;
5572   unsigned NonZeros = 0;
5573   bool IsAllConstants = true;
5574   SmallSet<SDValue, 8> Values;
5575   for (unsigned i = 0; i < NumElems; ++i) {
5576     SDValue Elt = Op.getOperand(i);
5577     if (Elt.getOpcode() == ISD::UNDEF)
5578       continue;
5579     Values.insert(Elt);
5580     if (Elt.getOpcode() != ISD::Constant &&
5581         Elt.getOpcode() != ISD::ConstantFP)
5582       IsAllConstants = false;
5583     if (X86::isZeroNode(Elt))
5584       NumZero++;
5585     else {
5586       NonZeros |= (1 << i);
5587       NumNonZero++;
5588     }
5589   }
5590
5591   // All undef vector. Return an UNDEF.  All zero vectors were handled above.
5592   if (NumNonZero == 0)
5593     return DAG.getUNDEF(VT);
5594
5595   // Special case for single non-zero, non-undef, element.
5596   if (NumNonZero == 1) {
5597     unsigned Idx = countTrailingZeros(NonZeros);
5598     SDValue Item = Op.getOperand(Idx);
5599
5600     // If this is an insertion of an i64 value on x86-32, and if the top bits of
5601     // the value are obviously zero, truncate the value to i32 and do the
5602     // insertion that way.  Only do this if the value is non-constant or if the
5603     // value is a constant being inserted into element 0.  It is cheaper to do
5604     // a constant pool load than it is to do a movd + shuffle.
5605     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
5606         (!IsAllConstants || Idx == 0)) {
5607       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
5608         // Handle SSE only.
5609         assert(VT == MVT::v2i64 && "Expected an SSE value type!");
5610         EVT VecVT = MVT::v4i32;
5611
5612         // Truncate the value (which may itself be a constant) to i32, and
5613         // convert it to a vector with movd (S2V+shuffle to zero extend).
5614         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
5615         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
5616         return DAG.getNode(
5617             ISD::BITCAST, dl, VT,
5618             getShuffleVectorZeroOrUndef(Item, Idx * 2, true, Subtarget, DAG));
5619       }
5620     }
5621
5622     // If we have a constant or non-constant insertion into the low element of
5623     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
5624     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
5625     // depending on what the source datatype is.
5626     if (Idx == 0) {
5627       if (NumZero == 0)
5628         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5629
5630       if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
5631           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
5632         if (VT.is256BitVector() || VT.is512BitVector()) {
5633           SDValue ZeroVec = getZeroVector(VT, Subtarget, DAG, dl);
5634           return DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, ZeroVec,
5635                              Item, DAG.getIntPtrConstant(0));
5636         }
5637         assert(VT.is128BitVector() && "Expected an SSE value type!");
5638         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5639         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
5640         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5641       }
5642
5643       if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
5644         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
5645         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32, Item);
5646         if (VT.is256BitVector()) {
5647           SDValue ZeroVec = getZeroVector(MVT::v8i32, Subtarget, DAG, dl);
5648           Item = Insert128BitVector(ZeroVec, Item, 0, DAG, dl);
5649         } else {
5650           assert(VT.is128BitVector() && "Expected an SSE value type!");
5651           Item = getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget, DAG);
5652         }
5653         return DAG.getNode(ISD::BITCAST, dl, VT, Item);
5654       }
5655     }
5656
5657     // Is it a vector logical left shift?
5658     if (NumElems == 2 && Idx == 1 &&
5659         X86::isZeroNode(Op.getOperand(0)) &&
5660         !X86::isZeroNode(Op.getOperand(1))) {
5661       unsigned NumBits = VT.getSizeInBits();
5662       return getVShift(true, VT,
5663                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5664                                    VT, Op.getOperand(1)),
5665                        NumBits/2, DAG, *this, dl);
5666     }
5667
5668     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
5669       return SDValue();
5670
5671     // Otherwise, if this is a vector with i32 or f32 elements, and the element
5672     // is a non-constant being inserted into an element other than the low one,
5673     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
5674     // movd/movss) to move this into the low element, then shuffle it into
5675     // place.
5676     if (EVTBits == 32) {
5677       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
5678       return getShuffleVectorZeroOrUndef(Item, Idx, NumZero > 0, Subtarget, DAG);
5679     }
5680   }
5681
5682   // Splat is obviously ok. Let legalizer expand it to a shuffle.
5683   if (Values.size() == 1) {
5684     if (EVTBits == 32) {
5685       // Instead of a shuffle like this:
5686       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
5687       // Check if it's possible to issue this instead.
5688       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
5689       unsigned Idx = countTrailingZeros(NonZeros);
5690       SDValue Item = Op.getOperand(Idx);
5691       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
5692         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
5693     }
5694     return SDValue();
5695   }
5696
5697   // A vector full of immediates; various special cases are already
5698   // handled, so this is best done with a single constant-pool load.
5699   if (IsAllConstants)
5700     return SDValue();
5701
5702   // For AVX-length vectors, see if we can use a vector load to get all of the
5703   // elements, otherwise build the individual 128-bit pieces and use
5704   // shuffles to put them in place.
5705   if (VT.is256BitVector() || VT.is512BitVector()) {
5706     SmallVector<SDValue, 64> V(Op->op_begin(), Op->op_begin() + NumElems);
5707
5708     // Check for a build vector of consecutive loads.
5709     if (SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false))
5710       return LD;
5711
5712     EVT HVT = EVT::getVectorVT(*DAG.getContext(), ExtVT, NumElems/2);
5713
5714     // Build both the lower and upper subvector.
5715     SDValue Lower = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5716                                 makeArrayRef(&V[0], NumElems/2));
5717     SDValue Upper = DAG.getNode(ISD::BUILD_VECTOR, dl, HVT,
5718                                 makeArrayRef(&V[NumElems / 2], NumElems/2));
5719
5720     // Recreate the wider vector with the lower and upper part.
5721     if (VT.is256BitVector())
5722       return Concat128BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5723     return Concat256BitVectors(Lower, Upper, VT, NumElems, DAG, dl);
5724   }
5725
5726   // Let legalizer expand 2-wide build_vectors.
5727   if (EVTBits == 64) {
5728     if (NumNonZero == 1) {
5729       // One half is zero or undef.
5730       unsigned Idx = countTrailingZeros(NonZeros);
5731       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
5732                                  Op.getOperand(Idx));
5733       return getShuffleVectorZeroOrUndef(V2, Idx, true, Subtarget, DAG);
5734     }
5735     return SDValue();
5736   }
5737
5738   // If element VT is < 32 bits, convert it to inserts into a zero vector.
5739   if (EVTBits == 8 && NumElems == 16) {
5740     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
5741                                         Subtarget, *this);
5742     if (V.getNode()) return V;
5743   }
5744
5745   if (EVTBits == 16 && NumElems == 8) {
5746     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
5747                                       Subtarget, *this);
5748     if (V.getNode()) return V;
5749   }
5750
5751   // If element VT is == 32 bits and has 4 elems, try to generate an INSERTPS
5752   if (EVTBits == 32 && NumElems == 4) {
5753     SDValue V = LowerBuildVectorv4x32(Op, DAG, Subtarget, *this);
5754     if (V.getNode())
5755       return V;
5756   }
5757
5758   // If element VT is == 32 bits, turn it into a number of shuffles.
5759   SmallVector<SDValue, 8> V(NumElems);
5760   if (NumElems == 4 && NumZero > 0) {
5761     for (unsigned i = 0; i < 4; ++i) {
5762       bool isZero = !(NonZeros & (1 << i));
5763       if (isZero)
5764         V[i] = getZeroVector(VT, Subtarget, DAG, dl);
5765       else
5766         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5767     }
5768
5769     for (unsigned i = 0; i < 2; ++i) {
5770       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
5771         default: break;
5772         case 0:
5773           V[i] = V[i*2];  // Must be a zero vector.
5774           break;
5775         case 1:
5776           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
5777           break;
5778         case 2:
5779           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
5780           break;
5781         case 3:
5782           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
5783           break;
5784       }
5785     }
5786
5787     bool Reverse1 = (NonZeros & 0x3) == 2;
5788     bool Reverse2 = ((NonZeros & (0x3 << 2)) >> 2) == 2;
5789     int MaskVec[] = {
5790       Reverse1 ? 1 : 0,
5791       Reverse1 ? 0 : 1,
5792       static_cast<int>(Reverse2 ? NumElems+1 : NumElems),
5793       static_cast<int>(Reverse2 ? NumElems   : NumElems+1)
5794     };
5795     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
5796   }
5797
5798   if (Values.size() > 1 && VT.is128BitVector()) {
5799     // Check for a build vector of consecutive loads.
5800     for (unsigned i = 0; i < NumElems; ++i)
5801       V[i] = Op.getOperand(i);
5802
5803     // Check for elements which are consecutive loads.
5804     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG, false);
5805     if (LD.getNode())
5806       return LD;
5807
5808     // Check for a build vector from mostly shuffle plus few inserting.
5809     SDValue Sh = buildFromShuffleMostly(Op, DAG);
5810     if (Sh.getNode())
5811       return Sh;
5812
5813     // For SSE 4.1, use insertps to put the high elements into the low element.
5814     if (Subtarget->hasSSE41()) {
5815       SDValue Result;
5816       if (Op.getOperand(0).getOpcode() != ISD::UNDEF)
5817         Result = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(0));
5818       else
5819         Result = DAG.getUNDEF(VT);
5820
5821       for (unsigned i = 1; i < NumElems; ++i) {
5822         if (Op.getOperand(i).getOpcode() == ISD::UNDEF) continue;
5823         Result = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, Result,
5824                              Op.getOperand(i), DAG.getIntPtrConstant(i));
5825       }
5826       return Result;
5827     }
5828
5829     // Otherwise, expand into a number of unpckl*, start by extending each of
5830     // our (non-undef) elements to the full vector width with the element in the
5831     // bottom slot of the vector (which generates no code for SSE).
5832     for (unsigned i = 0; i < NumElems; ++i) {
5833       if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
5834         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
5835       else
5836         V[i] = DAG.getUNDEF(VT);
5837     }
5838
5839     // Next, we iteratively mix elements, e.g. for v4f32:
5840     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
5841     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
5842     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
5843     unsigned EltStride = NumElems >> 1;
5844     while (EltStride != 0) {
5845       for (unsigned i = 0; i < EltStride; ++i) {
5846         // If V[i+EltStride] is undef and this is the first round of mixing,
5847         // then it is safe to just drop this shuffle: V[i] is already in the
5848         // right place, the one element (since it's the first round) being
5849         // inserted as undef can be dropped.  This isn't safe for successive
5850         // rounds because they will permute elements within both vectors.
5851         if (V[i+EltStride].getOpcode() == ISD::UNDEF &&
5852             EltStride == NumElems/2)
5853           continue;
5854
5855         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + EltStride]);
5856       }
5857       EltStride >>= 1;
5858     }
5859     return V[0];
5860   }
5861   return SDValue();
5862 }
5863
5864 // LowerAVXCONCAT_VECTORS - 256-bit AVX can use the vinsertf128 instruction
5865 // to create 256-bit vectors from two other 128-bit ones.
5866 static SDValue LowerAVXCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5867   SDLoc dl(Op);
5868   MVT ResVT = Op.getSimpleValueType();
5869
5870   assert((ResVT.is256BitVector() ||
5871           ResVT.is512BitVector()) && "Value type must be 256-/512-bit wide");
5872
5873   SDValue V1 = Op.getOperand(0);
5874   SDValue V2 = Op.getOperand(1);
5875   unsigned NumElems = ResVT.getVectorNumElements();
5876   if(ResVT.is256BitVector())
5877     return Concat128BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5878
5879   if (Op.getNumOperands() == 4) {
5880     MVT HalfVT = MVT::getVectorVT(ResVT.getScalarType(),
5881                                 ResVT.getVectorNumElements()/2);
5882     SDValue V3 = Op.getOperand(2);
5883     SDValue V4 = Op.getOperand(3);
5884     return Concat256BitVectors(Concat128BitVectors(V1, V2, HalfVT, NumElems/2, DAG, dl),
5885       Concat128BitVectors(V3, V4, HalfVT, NumElems/2, DAG, dl), ResVT, NumElems, DAG, dl);
5886   }
5887   return Concat256BitVectors(V1, V2, ResVT, NumElems, DAG, dl);
5888 }
5889
5890 static SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) {
5891   MVT LLVM_ATTRIBUTE_UNUSED VT = Op.getSimpleValueType();
5892   assert((VT.is256BitVector() && Op.getNumOperands() == 2) ||
5893          (VT.is512BitVector() && (Op.getNumOperands() == 2 ||
5894           Op.getNumOperands() == 4)));
5895
5896   // AVX can use the vinsertf128 instruction to create 256-bit vectors
5897   // from two other 128-bit ones.
5898
5899   // 512-bit vector may contain 2 256-bit vectors or 4 128-bit vectors
5900   return LowerAVXCONCAT_VECTORS(Op, DAG);
5901 }
5902
5903
5904 //===----------------------------------------------------------------------===//
5905 // Vector shuffle lowering
5906 //
5907 // This is an experimental code path for lowering vector shuffles on x86. It is
5908 // designed to handle arbitrary vector shuffles and blends, gracefully
5909 // degrading performance as necessary. It works hard to recognize idiomatic
5910 // shuffles and lower them to optimal instruction patterns without leaving
5911 // a framework that allows reasonably efficient handling of all vector shuffle
5912 // patterns.
5913 //===----------------------------------------------------------------------===//
5914
5915 /// \brief Tiny helper function to identify a no-op mask.
5916 ///
5917 /// This is a somewhat boring predicate function. It checks whether the mask
5918 /// array input, which is assumed to be a single-input shuffle mask of the kind
5919 /// used by the X86 shuffle instructions (not a fully general
5920 /// ShuffleVectorSDNode mask) requires any shuffles to occur. Both undef and an
5921 /// in-place shuffle are 'no-op's.
5922 static bool isNoopShuffleMask(ArrayRef<int> Mask) {
5923   for (int i = 0, Size = Mask.size(); i < Size; ++i)
5924     if (Mask[i] != -1 && Mask[i] != i)
5925       return false;
5926   return true;
5927 }
5928
5929 /// \brief Helper function to classify a mask as a single-input mask.
5930 ///
5931 /// This isn't a generic single-input test because in the vector shuffle
5932 /// lowering we canonicalize single inputs to be the first input operand. This
5933 /// means we can more quickly test for a single input by only checking whether
5934 /// an input from the second operand exists. We also assume that the size of
5935 /// mask corresponds to the size of the input vectors which isn't true in the
5936 /// fully general case.
5937 static bool isSingleInputShuffleMask(ArrayRef<int> Mask) {
5938   for (int M : Mask)
5939     if (M >= (int)Mask.size())
5940       return false;
5941   return true;
5942 }
5943
5944 /// \brief Test whether there are elements crossing 128-bit lanes in this
5945 /// shuffle mask.
5946 ///
5947 /// X86 divides up its shuffles into in-lane and cross-lane shuffle operations
5948 /// and we routinely test for these.
5949 static bool is128BitLaneCrossingShuffleMask(MVT VT, ArrayRef<int> Mask) {
5950   int LaneSize = 128 / VT.getScalarSizeInBits();
5951   int Size = Mask.size();
5952   for (int i = 0; i < Size; ++i)
5953     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
5954       return true;
5955   return false;
5956 }
5957
5958 /// \brief Test whether a shuffle mask is equivalent within each 128-bit lane.
5959 ///
5960 /// This checks a shuffle mask to see if it is performing the same
5961 /// 128-bit lane-relative shuffle in each 128-bit lane. This trivially implies
5962 /// that it is also not lane-crossing. It may however involve a blend from the
5963 /// same lane of a second vector.
5964 ///
5965 /// The specific repeated shuffle mask is populated in \p RepeatedMask, as it is
5966 /// non-trivial to compute in the face of undef lanes. The representation is
5967 /// *not* suitable for use with existing 128-bit shuffles as it will contain
5968 /// entries from both V1 and V2 inputs to the wider mask.
5969 static bool
5970 is128BitLaneRepeatedShuffleMask(MVT VT, ArrayRef<int> Mask,
5971                                 SmallVectorImpl<int> &RepeatedMask) {
5972   int LaneSize = 128 / VT.getScalarSizeInBits();
5973   RepeatedMask.resize(LaneSize, -1);
5974   int Size = Mask.size();
5975   for (int i = 0; i < Size; ++i) {
5976     if (Mask[i] < 0)
5977       continue;
5978     if ((Mask[i] % Size) / LaneSize != i / LaneSize)
5979       // This entry crosses lanes, so there is no way to model this shuffle.
5980       return false;
5981
5982     // Ok, handle the in-lane shuffles by detecting if and when they repeat.
5983     if (RepeatedMask[i % LaneSize] == -1)
5984       // This is the first non-undef entry in this slot of a 128-bit lane.
5985       RepeatedMask[i % LaneSize] =
5986           Mask[i] < Size ? Mask[i] % LaneSize : Mask[i] % LaneSize + Size;
5987     else if (RepeatedMask[i % LaneSize] + (i / LaneSize) * LaneSize != Mask[i])
5988       // Found a mismatch with the repeated mask.
5989       return false;
5990   }
5991   return true;
5992 }
5993
5994 /// \brief Checks whether a shuffle mask is equivalent to an explicit list of
5995 /// arguments.
5996 ///
5997 /// This is a fast way to test a shuffle mask against a fixed pattern:
5998 ///
5999 ///   if (isShuffleEquivalent(Mask, 3, 2, {1, 0})) { ... }
6000 ///
6001 /// It returns true if the mask is exactly as wide as the argument list, and
6002 /// each element of the mask is either -1 (signifying undef) or the value given
6003 /// in the argument.
6004 static bool isShuffleEquivalent(SDValue V1, SDValue V2, ArrayRef<int> Mask,
6005                                 ArrayRef<int> ExpectedMask) {
6006   if (Mask.size() != ExpectedMask.size())
6007     return false;
6008
6009   int Size = Mask.size();
6010
6011   // If the values are build vectors, we can look through them to find
6012   // equivalent inputs that make the shuffles equivalent.
6013   auto *BV1 = dyn_cast<BuildVectorSDNode>(V1);
6014   auto *BV2 = dyn_cast<BuildVectorSDNode>(V2);
6015
6016   for (int i = 0; i < Size; ++i)
6017     if (Mask[i] != -1 && Mask[i] != ExpectedMask[i]) {
6018       auto *MaskBV = Mask[i] < Size ? BV1 : BV2;
6019       auto *ExpectedBV = ExpectedMask[i] < Size ? BV1 : BV2;
6020       if (!MaskBV || !ExpectedBV ||
6021           MaskBV->getOperand(Mask[i] % Size) !=
6022               ExpectedBV->getOperand(ExpectedMask[i] % Size))
6023         return false;
6024     }
6025
6026   return true;
6027 }
6028
6029 /// \brief Get a 4-lane 8-bit shuffle immediate for a mask.
6030 ///
6031 /// This helper function produces an 8-bit shuffle immediate corresponding to
6032 /// the ubiquitous shuffle encoding scheme used in x86 instructions for
6033 /// shuffling 4 lanes. It can be used with most of the PSHUF instructions for
6034 /// example.
6035 ///
6036 /// NB: We rely heavily on "undef" masks preserving the input lane.
6037 static SDValue getV4X86ShuffleImm8ForMask(ArrayRef<int> Mask,
6038                                           SelectionDAG &DAG) {
6039   assert(Mask.size() == 4 && "Only 4-lane shuffle masks");
6040   assert(Mask[0] >= -1 && Mask[0] < 4 && "Out of bound mask element!");
6041   assert(Mask[1] >= -1 && Mask[1] < 4 && "Out of bound mask element!");
6042   assert(Mask[2] >= -1 && Mask[2] < 4 && "Out of bound mask element!");
6043   assert(Mask[3] >= -1 && Mask[3] < 4 && "Out of bound mask element!");
6044
6045   unsigned Imm = 0;
6046   Imm |= (Mask[0] == -1 ? 0 : Mask[0]) << 0;
6047   Imm |= (Mask[1] == -1 ? 1 : Mask[1]) << 2;
6048   Imm |= (Mask[2] == -1 ? 2 : Mask[2]) << 4;
6049   Imm |= (Mask[3] == -1 ? 3 : Mask[3]) << 6;
6050   return DAG.getConstant(Imm, MVT::i8);
6051 }
6052
6053 /// \brief Try to emit a blend instruction for a shuffle using bit math.
6054 ///
6055 /// This is used as a fallback approach when first class blend instructions are
6056 /// unavailable. Currently it is only suitable for integer vectors, but could
6057 /// be generalized for floating point vectors if desirable.
6058 static SDValue lowerVectorShuffleAsBitBlend(SDLoc DL, MVT VT, SDValue V1,
6059                                             SDValue V2, ArrayRef<int> Mask,
6060                                             SelectionDAG &DAG) {
6061   assert(VT.isInteger() && "Only supports integer vector types!");
6062   MVT EltVT = VT.getScalarType();
6063   int NumEltBits = EltVT.getSizeInBits();
6064   SDValue Zero = DAG.getConstant(0, EltVT);
6065   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), EltVT);
6066   SmallVector<SDValue, 16> MaskOps;
6067   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6068     if (Mask[i] != -1 && Mask[i] != i && Mask[i] != i + Size)
6069       return SDValue(); // Shuffled input!
6070     MaskOps.push_back(Mask[i] < Size ? AllOnes : Zero);
6071   }
6072
6073   SDValue V1Mask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, MaskOps);
6074   V1 = DAG.getNode(ISD::AND, DL, VT, V1, V1Mask);
6075   // We have to cast V2 around.
6076   MVT MaskVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
6077   V2 = DAG.getNode(ISD::BITCAST, DL, VT,
6078                    DAG.getNode(X86ISD::ANDNP, DL, MaskVT,
6079                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V1Mask),
6080                                DAG.getNode(ISD::BITCAST, DL, MaskVT, V2)));
6081   return DAG.getNode(ISD::OR, DL, VT, V1, V2);
6082 }
6083
6084 /// \brief Try to emit a blend instruction for a shuffle.
6085 ///
6086 /// This doesn't do any checks for the availability of instructions for blending
6087 /// these values. It relies on the availability of the X86ISD::BLENDI pattern to
6088 /// be matched in the backend with the type given. What it does check for is
6089 /// that the shuffle mask is in fact a blend.
6090 static SDValue lowerVectorShuffleAsBlend(SDLoc DL, MVT VT, SDValue V1,
6091                                          SDValue V2, ArrayRef<int> Mask,
6092                                          const X86Subtarget *Subtarget,
6093                                          SelectionDAG &DAG) {
6094   unsigned BlendMask = 0;
6095   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6096     if (Mask[i] >= Size) {
6097       if (Mask[i] != i + Size)
6098         return SDValue(); // Shuffled V2 input!
6099       BlendMask |= 1u << i;
6100       continue;
6101     }
6102     if (Mask[i] >= 0 && Mask[i] != i)
6103       return SDValue(); // Shuffled V1 input!
6104   }
6105   switch (VT.SimpleTy) {
6106   case MVT::v2f64:
6107   case MVT::v4f32:
6108   case MVT::v4f64:
6109   case MVT::v8f32:
6110     return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V2,
6111                        DAG.getConstant(BlendMask, MVT::i8));
6112
6113   case MVT::v4i64:
6114   case MVT::v8i32:
6115     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6116     // FALLTHROUGH
6117   case MVT::v2i64:
6118   case MVT::v4i32:
6119     // If we have AVX2 it is faster to use VPBLENDD when the shuffle fits into
6120     // that instruction.
6121     if (Subtarget->hasAVX2()) {
6122       // Scale the blend by the number of 32-bit dwords per element.
6123       int Scale =  VT.getScalarSizeInBits() / 32;
6124       BlendMask = 0;
6125       for (int i = 0, Size = Mask.size(); i < Size; ++i)
6126         if (Mask[i] >= Size)
6127           for (int j = 0; j < Scale; ++j)
6128             BlendMask |= 1u << (i * Scale + j);
6129
6130       MVT BlendVT = VT.getSizeInBits() > 128 ? MVT::v8i32 : MVT::v4i32;
6131       V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6132       V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6133       return DAG.getNode(ISD::BITCAST, DL, VT,
6134                          DAG.getNode(X86ISD::BLENDI, DL, BlendVT, V1, V2,
6135                                      DAG.getConstant(BlendMask, MVT::i8)));
6136     }
6137     // FALLTHROUGH
6138   case MVT::v8i16: {
6139     // For integer shuffles we need to expand the mask and cast the inputs to
6140     // v8i16s prior to blending.
6141     int Scale = 8 / VT.getVectorNumElements();
6142     BlendMask = 0;
6143     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6144       if (Mask[i] >= Size)
6145         for (int j = 0; j < Scale; ++j)
6146           BlendMask |= 1u << (i * Scale + j);
6147
6148     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
6149     V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
6150     return DAG.getNode(ISD::BITCAST, DL, VT,
6151                        DAG.getNode(X86ISD::BLENDI, DL, MVT::v8i16, V1, V2,
6152                                    DAG.getConstant(BlendMask, MVT::i8)));
6153   }
6154
6155   case MVT::v16i16: {
6156     assert(Subtarget->hasAVX2() && "256-bit integer blends require AVX2!");
6157     SmallVector<int, 8> RepeatedMask;
6158     if (is128BitLaneRepeatedShuffleMask(MVT::v16i16, Mask, RepeatedMask)) {
6159       // We can lower these with PBLENDW which is mirrored across 128-bit lanes.
6160       assert(RepeatedMask.size() == 8 && "Repeated mask size doesn't match!");
6161       BlendMask = 0;
6162       for (int i = 0; i < 8; ++i)
6163         if (RepeatedMask[i] >= 16)
6164           BlendMask |= 1u << i;
6165       return DAG.getNode(X86ISD::BLENDI, DL, MVT::v16i16, V1, V2,
6166                          DAG.getConstant(BlendMask, MVT::i8));
6167     }
6168   }
6169     // FALLTHROUGH
6170   case MVT::v16i8:
6171   case MVT::v32i8: {
6172     // Scale the blend by the number of bytes per element.
6173     int Scale = VT.getScalarSizeInBits() / 8;
6174
6175     // This form of blend is always done on bytes. Compute the byte vector
6176     // type.
6177     MVT BlendVT = MVT::getVectorVT(MVT::i8, VT.getSizeInBits() / 8);
6178
6179     // Compute the VSELECT mask. Note that VSELECT is really confusing in the
6180     // mix of LLVM's code generator and the x86 backend. We tell the code
6181     // generator that boolean values in the elements of an x86 vector register
6182     // are -1 for true and 0 for false. We then use the LLVM semantics of 'true'
6183     // mapping a select to operand #1, and 'false' mapping to operand #2. The
6184     // reality in x86 is that vector masks (pre-AVX-512) use only the high bit
6185     // of the element (the remaining are ignored) and 0 in that high bit would
6186     // mean operand #1 while 1 in the high bit would mean operand #2. So while
6187     // the LLVM model for boolean values in vector elements gets the relevant
6188     // bit set, it is set backwards and over constrained relative to x86's
6189     // actual model.
6190     SmallVector<SDValue, 32> VSELECTMask;
6191     for (int i = 0, Size = Mask.size(); i < Size; ++i)
6192       for (int j = 0; j < Scale; ++j)
6193         VSELECTMask.push_back(
6194             Mask[i] < 0 ? DAG.getUNDEF(MVT::i8)
6195                         : DAG.getConstant(Mask[i] < Size ? -1 : 0, MVT::i8));
6196
6197     V1 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V1);
6198     V2 = DAG.getNode(ISD::BITCAST, DL, BlendVT, V2);
6199     return DAG.getNode(
6200         ISD::BITCAST, DL, VT,
6201         DAG.getNode(ISD::VSELECT, DL, BlendVT,
6202                     DAG.getNode(ISD::BUILD_VECTOR, DL, BlendVT, VSELECTMask),
6203                     V1, V2));
6204   }
6205
6206   default:
6207     llvm_unreachable("Not a supported integer vector type!");
6208   }
6209 }
6210
6211 /// \brief Try to lower as a blend of elements from two inputs followed by
6212 /// a single-input permutation.
6213 ///
6214 /// This matches the pattern where we can blend elements from two inputs and
6215 /// then reduce the shuffle to a single-input permutation.
6216 static SDValue lowerVectorShuffleAsBlendAndPermute(SDLoc DL, MVT VT, SDValue V1,
6217                                                    SDValue V2,
6218                                                    ArrayRef<int> Mask,
6219                                                    SelectionDAG &DAG) {
6220   // We build up the blend mask while checking whether a blend is a viable way
6221   // to reduce the shuffle.
6222   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6223   SmallVector<int, 32> PermuteMask(Mask.size(), -1);
6224
6225   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6226     if (Mask[i] < 0)
6227       continue;
6228
6229     assert(Mask[i] < Size * 2 && "Shuffle input is out of bounds.");
6230
6231     if (BlendMask[Mask[i] % Size] == -1)
6232       BlendMask[Mask[i] % Size] = Mask[i];
6233     else if (BlendMask[Mask[i] % Size] != Mask[i])
6234       return SDValue(); // Can't blend in the needed input!
6235
6236     PermuteMask[i] = Mask[i] % Size;
6237   }
6238
6239   SDValue V = DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6240   return DAG.getVectorShuffle(VT, DL, V, DAG.getUNDEF(VT), PermuteMask);
6241 }
6242
6243 /// \brief Generic routine to decompose a shuffle and blend into indepndent
6244 /// blends and permutes.
6245 ///
6246 /// This matches the extremely common pattern for handling combined
6247 /// shuffle+blend operations on newer X86 ISAs where we have very fast blend
6248 /// operations. It will try to pick the best arrangement of shuffles and
6249 /// blends.
6250 static SDValue lowerVectorShuffleAsDecomposedShuffleBlend(SDLoc DL, MVT VT,
6251                                                           SDValue V1,
6252                                                           SDValue V2,
6253                                                           ArrayRef<int> Mask,
6254                                                           SelectionDAG &DAG) {
6255   // Shuffle the input elements into the desired positions in V1 and V2 and
6256   // blend them together.
6257   SmallVector<int, 32> V1Mask(Mask.size(), -1);
6258   SmallVector<int, 32> V2Mask(Mask.size(), -1);
6259   SmallVector<int, 32> BlendMask(Mask.size(), -1);
6260   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6261     if (Mask[i] >= 0 && Mask[i] < Size) {
6262       V1Mask[i] = Mask[i];
6263       BlendMask[i] = i;
6264     } else if (Mask[i] >= Size) {
6265       V2Mask[i] = Mask[i] - Size;
6266       BlendMask[i] = i + Size;
6267     }
6268
6269   // Try to lower with the simpler initial blend strategy unless one of the
6270   // input shuffles would be a no-op. We prefer to shuffle inputs as the
6271   // shuffle may be able to fold with a load or other benefit. However, when
6272   // we'll have to do 2x as many shuffles in order to achieve this, blending
6273   // first is a better strategy.
6274   if (!isNoopShuffleMask(V1Mask) && !isNoopShuffleMask(V2Mask))
6275     if (SDValue BlendPerm =
6276             lowerVectorShuffleAsBlendAndPermute(DL, VT, V1, V2, Mask, DAG))
6277       return BlendPerm;
6278
6279   V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
6280   V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
6281   return DAG.getVectorShuffle(VT, DL, V1, V2, BlendMask);
6282 }
6283
6284 /// \brief Try to lower a vector shuffle as a byte rotation.
6285 ///
6286 /// SSSE3 has a generic PALIGNR instruction in x86 that will do an arbitrary
6287 /// byte-rotation of the concatenation of two vectors; pre-SSSE3 can use
6288 /// a PSRLDQ/PSLLDQ/POR pattern to get a similar effect. This routine will
6289 /// try to generically lower a vector shuffle through such an pattern. It
6290 /// does not check for the profitability of lowering either as PALIGNR or
6291 /// PSRLDQ/PSLLDQ/POR, only whether the mask is valid to lower in that form.
6292 /// This matches shuffle vectors that look like:
6293 ///
6294 ///   v8i16 [11, 12, 13, 14, 15, 0, 1, 2]
6295 ///
6296 /// Essentially it concatenates V1 and V2, shifts right by some number of
6297 /// elements, and takes the low elements as the result. Note that while this is
6298 /// specified as a *right shift* because x86 is little-endian, it is a *left
6299 /// rotate* of the vector lanes.
6300 static SDValue lowerVectorShuffleAsByteRotate(SDLoc DL, MVT VT, SDValue V1,
6301                                               SDValue V2,
6302                                               ArrayRef<int> Mask,
6303                                               const X86Subtarget *Subtarget,
6304                                               SelectionDAG &DAG) {
6305   assert(!isNoopShuffleMask(Mask) && "We shouldn't lower no-op shuffles!");
6306
6307   int NumElts = Mask.size();
6308   int NumLanes = VT.getSizeInBits() / 128;
6309   int NumLaneElts = NumElts / NumLanes;
6310
6311   // We need to detect various ways of spelling a rotation:
6312   //   [11, 12, 13, 14, 15,  0,  1,  2]
6313   //   [-1, 12, 13, 14, -1, -1,  1, -1]
6314   //   [-1, -1, -1, -1, -1, -1,  1,  2]
6315   //   [ 3,  4,  5,  6,  7,  8,  9, 10]
6316   //   [-1,  4,  5,  6, -1, -1,  9, -1]
6317   //   [-1,  4,  5,  6, -1, -1, -1, -1]
6318   int Rotation = 0;
6319   SDValue Lo, Hi;
6320   for (int l = 0; l < NumElts; l += NumLaneElts) {
6321     for (int i = 0; i < NumLaneElts; ++i) {
6322       if (Mask[l + i] == -1)
6323         continue;
6324       assert(Mask[l + i] >= 0 && "Only -1 is a valid negative mask element!");
6325
6326       // Get the mod-Size index and lane correct it.
6327       int LaneIdx = (Mask[l + i] % NumElts) - l;
6328       // Make sure it was in this lane.
6329       if (LaneIdx < 0 || LaneIdx >= NumLaneElts)
6330         return SDValue();
6331
6332       // Determine where a rotated vector would have started.
6333       int StartIdx = i - LaneIdx;
6334       if (StartIdx == 0)
6335         // The identity rotation isn't interesting, stop.
6336         return SDValue();
6337
6338       // If we found the tail of a vector the rotation must be the missing
6339       // front. If we found the head of a vector, it must be how much of the
6340       // head.
6341       int CandidateRotation = StartIdx < 0 ? -StartIdx : NumLaneElts - StartIdx;
6342
6343       if (Rotation == 0)
6344         Rotation = CandidateRotation;
6345       else if (Rotation != CandidateRotation)
6346         // The rotations don't match, so we can't match this mask.
6347         return SDValue();
6348
6349       // Compute which value this mask is pointing at.
6350       SDValue MaskV = Mask[l + i] < NumElts ? V1 : V2;
6351
6352       // Compute which of the two target values this index should be assigned
6353       // to. This reflects whether the high elements are remaining or the low
6354       // elements are remaining.
6355       SDValue &TargetV = StartIdx < 0 ? Hi : Lo;
6356
6357       // Either set up this value if we've not encountered it before, or check
6358       // that it remains consistent.
6359       if (!TargetV)
6360         TargetV = MaskV;
6361       else if (TargetV != MaskV)
6362         // This may be a rotation, but it pulls from the inputs in some
6363         // unsupported interleaving.
6364         return SDValue();
6365     }
6366   }
6367
6368   // Check that we successfully analyzed the mask, and normalize the results.
6369   assert(Rotation != 0 && "Failed to locate a viable rotation!");
6370   assert((Lo || Hi) && "Failed to find a rotated input vector!");
6371   if (!Lo)
6372     Lo = Hi;
6373   else if (!Hi)
6374     Hi = Lo;
6375
6376   // The actual rotate instruction rotates bytes, so we need to scale the
6377   // rotation based on how many bytes are in the vector lane.
6378   int Scale = 16 / NumLaneElts;
6379
6380   // SSSE3 targets can use the palignr instruction.
6381   if (Subtarget->hasSSSE3()) {
6382     // Cast the inputs to i8 vector of correct length to match PALIGNR.
6383     MVT AlignVT = MVT::getVectorVT(MVT::i8, 16 * NumLanes);
6384     Lo = DAG.getNode(ISD::BITCAST, DL, AlignVT, Lo);
6385     Hi = DAG.getNode(ISD::BITCAST, DL, AlignVT, Hi);
6386
6387     return DAG.getNode(ISD::BITCAST, DL, VT,
6388                        DAG.getNode(X86ISD::PALIGNR, DL, AlignVT, Hi, Lo,
6389                                    DAG.getConstant(Rotation * Scale, MVT::i8)));
6390   }
6391
6392   assert(VT.getSizeInBits() == 128 &&
6393          "Rotate-based lowering only supports 128-bit lowering!");
6394   assert(Mask.size() <= 16 &&
6395          "Can shuffle at most 16 bytes in a 128-bit vector!");
6396
6397   // Default SSE2 implementation
6398   int LoByteShift = 16 - Rotation * Scale;
6399   int HiByteShift = Rotation * Scale;
6400
6401   // Cast the inputs to v2i64 to match PSLLDQ/PSRLDQ.
6402   Lo = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Lo);
6403   Hi = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, Hi);
6404
6405   SDValue LoShift = DAG.getNode(X86ISD::VSHLDQ, DL, MVT::v2i64, Lo,
6406                                 DAG.getConstant(LoByteShift, MVT::i8));
6407   SDValue HiShift = DAG.getNode(X86ISD::VSRLDQ, DL, MVT::v2i64, Hi,
6408                                 DAG.getConstant(HiByteShift, MVT::i8));
6409   return DAG.getNode(ISD::BITCAST, DL, VT,
6410                      DAG.getNode(ISD::OR, DL, MVT::v2i64, LoShift, HiShift));
6411 }
6412
6413 /// \brief Compute whether each element of a shuffle is zeroable.
6414 ///
6415 /// A "zeroable" vector shuffle element is one which can be lowered to zero.
6416 /// Either it is an undef element in the shuffle mask, the element of the input
6417 /// referenced is undef, or the element of the input referenced is known to be
6418 /// zero. Many x86 shuffles can zero lanes cheaply and we often want to handle
6419 /// as many lanes with this technique as possible to simplify the remaining
6420 /// shuffle.
6421 static SmallBitVector computeZeroableShuffleElements(ArrayRef<int> Mask,
6422                                                      SDValue V1, SDValue V2) {
6423   SmallBitVector Zeroable(Mask.size(), false);
6424
6425   while (V1.getOpcode() == ISD::BITCAST)
6426     V1 = V1->getOperand(0);
6427   while (V2.getOpcode() == ISD::BITCAST)
6428     V2 = V2->getOperand(0);
6429
6430   bool V1IsZero = ISD::isBuildVectorAllZeros(V1.getNode());
6431   bool V2IsZero = ISD::isBuildVectorAllZeros(V2.getNode());
6432
6433   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6434     int M = Mask[i];
6435     // Handle the easy cases.
6436     if (M < 0 || (M >= 0 && M < Size && V1IsZero) || (M >= Size && V2IsZero)) {
6437       Zeroable[i] = true;
6438       continue;
6439     }
6440
6441     // If this is an index into a build_vector node (which has the same number
6442     // of elements), dig out the input value and use it.
6443     SDValue V = M < Size ? V1 : V2;
6444     if (V.getOpcode() != ISD::BUILD_VECTOR || Size != (int)V.getNumOperands())
6445       continue;
6446
6447     SDValue Input = V.getOperand(M % Size);
6448     // The UNDEF opcode check really should be dead code here, but not quite
6449     // worth asserting on (it isn't invalid, just unexpected).
6450     if (Input.getOpcode() == ISD::UNDEF || X86::isZeroNode(Input))
6451       Zeroable[i] = true;
6452   }
6453
6454   return Zeroable;
6455 }
6456
6457 /// \brief Try to emit a bitmask instruction for a shuffle.
6458 ///
6459 /// This handles cases where we can model a blend exactly as a bitmask due to
6460 /// one of the inputs being zeroable.
6461 static SDValue lowerVectorShuffleAsBitMask(SDLoc DL, MVT VT, SDValue V1,
6462                                            SDValue V2, ArrayRef<int> Mask,
6463                                            SelectionDAG &DAG) {
6464   MVT EltVT = VT.getScalarType();
6465   int NumEltBits = EltVT.getSizeInBits();
6466   MVT IntEltVT = MVT::getIntegerVT(NumEltBits);
6467   SDValue Zero = DAG.getConstant(0, IntEltVT);
6468   SDValue AllOnes = DAG.getConstant(APInt::getAllOnesValue(NumEltBits), IntEltVT);
6469   if (EltVT.isFloatingPoint()) {
6470     Zero = DAG.getNode(ISD::BITCAST, DL, EltVT, Zero);
6471     AllOnes = DAG.getNode(ISD::BITCAST, DL, EltVT, AllOnes);
6472   }
6473   SmallVector<SDValue, 16> VMaskOps(Mask.size(), Zero);
6474   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6475   SDValue V;
6476   for (int i = 0, Size = Mask.size(); i < Size; ++i) {
6477     if (Zeroable[i])
6478       continue;
6479     if (Mask[i] % Size != i)
6480       return SDValue(); // Not a blend.
6481     if (!V)
6482       V = Mask[i] < Size ? V1 : V2;
6483     else if (V != (Mask[i] < Size ? V1 : V2))
6484       return SDValue(); // Can only let one input through the mask.
6485
6486     VMaskOps[i] = AllOnes;
6487   }
6488   if (!V)
6489     return SDValue(); // No non-zeroable elements!
6490
6491   SDValue VMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VT, VMaskOps);
6492   V = DAG.getNode(VT.isFloatingPoint()
6493                   ? (unsigned) X86ISD::FAND : (unsigned) ISD::AND,
6494                   DL, VT, V, VMask);
6495   return V;
6496 }
6497
6498 /// \brief Try to lower a vector shuffle as a bit shift (shifts in zeros).
6499 ///
6500 /// Attempts to match a shuffle mask against the PSLL(W/D/Q/DQ) and
6501 /// PSRL(W/D/Q/DQ) SSE2 and AVX2 logical bit-shift instructions. The function
6502 /// matches elements from one of the input vectors shuffled to the left or
6503 /// right with zeroable elements 'shifted in'. It handles both the strictly
6504 /// bit-wise element shifts and the byte shift across an entire 128-bit double
6505 /// quad word lane.
6506 ///
6507 /// PSHL : (little-endian) left bit shift.
6508 /// [ zz, 0, zz,  2 ]
6509 /// [ -1, 4, zz, -1 ]
6510 /// PSRL : (little-endian) right bit shift.
6511 /// [  1, zz,  3, zz]
6512 /// [ -1, -1,  7, zz]
6513 /// PSLLDQ : (little-endian) left byte shift
6514 /// [ zz,  0,  1,  2,  3,  4,  5,  6]
6515 /// [ zz, zz, -1, -1,  2,  3,  4, -1]
6516 /// [ zz, zz, zz, zz, zz, zz, -1,  1]
6517 /// PSRLDQ : (little-endian) right byte shift
6518 /// [  5, 6,  7, zz, zz, zz, zz, zz]
6519 /// [ -1, 5,  6,  7, zz, zz, zz, zz]
6520 /// [  1, 2, -1, -1, -1, -1, zz, zz]
6521 static SDValue lowerVectorShuffleAsShift(SDLoc DL, MVT VT, SDValue V1,
6522                                          SDValue V2, ArrayRef<int> Mask,
6523                                          SelectionDAG &DAG) {
6524   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6525
6526   int Size = Mask.size();
6527   assert(Size == (int)VT.getVectorNumElements() && "Unexpected mask size");
6528
6529   auto CheckZeros = [&](int Shift, int Scale, bool Left) {
6530     for (int i = 0; i < Size; i += Scale)
6531       for (int j = 0; j < Shift; ++j)
6532         if (!Zeroable[i + j + (Left ? 0 : (Scale - Shift))])
6533           return false;
6534
6535     return true;
6536   };
6537
6538   auto MatchShift = [&](int Shift, int Scale, bool Left, SDValue V) {
6539     for (int i = 0; i != Size; i += Scale) {
6540       unsigned Pos = Left ? i + Shift : i;
6541       unsigned Low = Left ? i : i + Shift;
6542       unsigned Len = Scale - Shift;
6543       if (!isSequentialOrUndefInRange(Mask, Pos, Len,
6544                                       Low + (V == V1 ? 0 : Size)))
6545         return SDValue();
6546     }
6547
6548     int ShiftEltBits = VT.getScalarSizeInBits() * Scale;
6549     bool ByteShift = ShiftEltBits > 64;
6550     unsigned OpCode = Left ? (ByteShift ? X86ISD::VSHLDQ : X86ISD::VSHLI)
6551                            : (ByteShift ? X86ISD::VSRLDQ : X86ISD::VSRLI);
6552     int ShiftAmt = Shift * VT.getScalarSizeInBits() / (ByteShift ? 8 : 1);
6553
6554     // Normalize the scale for byte shifts to still produce an i64 element
6555     // type.
6556     Scale = ByteShift ? Scale / 2 : Scale;
6557
6558     // We need to round trip through the appropriate type for the shift.
6559     MVT ShiftSVT = MVT::getIntegerVT(VT.getScalarSizeInBits() * Scale);
6560     MVT ShiftVT = MVT::getVectorVT(ShiftSVT, Size / Scale);
6561     assert(DAG.getTargetLoweringInfo().isTypeLegal(ShiftVT) &&
6562            "Illegal integer vector type");
6563     V = DAG.getNode(ISD::BITCAST, DL, ShiftVT, V);
6564
6565     V = DAG.getNode(OpCode, DL, ShiftVT, V, DAG.getConstant(ShiftAmt, MVT::i8));
6566     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6567   };
6568
6569   // SSE/AVX supports logical shifts up to 64-bit integers - so we can just
6570   // keep doubling the size of the integer elements up to that. We can
6571   // then shift the elements of the integer vector by whole multiples of
6572   // their width within the elements of the larger integer vector. Test each
6573   // multiple to see if we can find a match with the moved element indices
6574   // and that the shifted in elements are all zeroable.
6575   for (int Scale = 2; Scale * VT.getScalarSizeInBits() <= 128; Scale *= 2)
6576     for (int Shift = 1; Shift != Scale; ++Shift)
6577       for (bool Left : {true, false})
6578         if (CheckZeros(Shift, Scale, Left))
6579           for (SDValue V : {V1, V2})
6580             if (SDValue Match = MatchShift(Shift, Scale, Left, V))
6581               return Match;
6582
6583   // no match
6584   return SDValue();
6585 }
6586
6587 /// \brief Lower a vector shuffle as a zero or any extension.
6588 ///
6589 /// Given a specific number of elements, element bit width, and extension
6590 /// stride, produce either a zero or any extension based on the available
6591 /// features of the subtarget.
6592 static SDValue lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6593     SDLoc DL, MVT VT, int Scale, bool AnyExt, SDValue InputV,
6594     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6595   assert(Scale > 1 && "Need a scale to extend.");
6596   int NumElements = VT.getVectorNumElements();
6597   int EltBits = VT.getScalarSizeInBits();
6598   assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
6599          "Only 8, 16, and 32 bit elements can be extended.");
6600   assert(Scale * EltBits <= 64 && "Cannot zero extend past 64 bits.");
6601
6602   // Found a valid zext mask! Try various lowering strategies based on the
6603   // input type and available ISA extensions.
6604   if (Subtarget->hasSSE41()) {
6605     MVT ExtVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits * Scale),
6606                                  NumElements / Scale);
6607     return DAG.getNode(ISD::BITCAST, DL, VT,
6608                        DAG.getNode(X86ISD::VZEXT, DL, ExtVT, InputV));
6609   }
6610
6611   // For any extends we can cheat for larger element sizes and use shuffle
6612   // instructions that can fold with a load and/or copy.
6613   if (AnyExt && EltBits == 32) {
6614     int PSHUFDMask[4] = {0, -1, 1, -1};
6615     return DAG.getNode(
6616         ISD::BITCAST, DL, VT,
6617         DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6618                     DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6619                     getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
6620   }
6621   if (AnyExt && EltBits == 16 && Scale > 2) {
6622     int PSHUFDMask[4] = {0, -1, 0, -1};
6623     InputV = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
6624                          DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, InputV),
6625                          getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG));
6626     int PSHUFHWMask[4] = {1, -1, -1, -1};
6627     return DAG.getNode(
6628         ISD::BITCAST, DL, VT,
6629         DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16,
6630                     DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, InputV),
6631                     getV4X86ShuffleImm8ForMask(PSHUFHWMask, DAG)));
6632   }
6633
6634   // If this would require more than 2 unpack instructions to expand, use
6635   // pshufb when available. We can only use more than 2 unpack instructions
6636   // when zero extending i8 elements which also makes it easier to use pshufb.
6637   if (Scale > 4 && EltBits == 8 && Subtarget->hasSSSE3()) {
6638     assert(NumElements == 16 && "Unexpected byte vector width!");
6639     SDValue PSHUFBMask[16];
6640     for (int i = 0; i < 16; ++i)
6641       PSHUFBMask[i] =
6642           DAG.getConstant((i % Scale == 0) ? i / Scale : 0x80, MVT::i8);
6643     InputV = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, InputV);
6644     return DAG.getNode(ISD::BITCAST, DL, VT,
6645                        DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, InputV,
6646                                    DAG.getNode(ISD::BUILD_VECTOR, DL,
6647                                                MVT::v16i8, PSHUFBMask)));
6648   }
6649
6650   // Otherwise emit a sequence of unpacks.
6651   do {
6652     MVT InputVT = MVT::getVectorVT(MVT::getIntegerVT(EltBits), NumElements);
6653     SDValue Ext = AnyExt ? DAG.getUNDEF(InputVT)
6654                          : getZeroVector(InputVT, Subtarget, DAG, DL);
6655     InputV = DAG.getNode(ISD::BITCAST, DL, InputVT, InputV);
6656     InputV = DAG.getNode(X86ISD::UNPCKL, DL, InputVT, InputV, Ext);
6657     Scale /= 2;
6658     EltBits *= 2;
6659     NumElements /= 2;
6660   } while (Scale > 1);
6661   return DAG.getNode(ISD::BITCAST, DL, VT, InputV);
6662 }
6663
6664 /// \brief Try to lower a vector shuffle as a zero extension on any microarch.
6665 ///
6666 /// This routine will try to do everything in its power to cleverly lower
6667 /// a shuffle which happens to match the pattern of a zero extend. It doesn't
6668 /// check for the profitability of this lowering,  it tries to aggressively
6669 /// match this pattern. It will use all of the micro-architectural details it
6670 /// can to emit an efficient lowering. It handles both blends with all-zero
6671 /// inputs to explicitly zero-extend and undef-lanes (sometimes undef due to
6672 /// masking out later).
6673 ///
6674 /// The reason we have dedicated lowering for zext-style shuffles is that they
6675 /// are both incredibly common and often quite performance sensitive.
6676 static SDValue lowerVectorShuffleAsZeroOrAnyExtend(
6677     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6678     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6679   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6680
6681   int Bits = VT.getSizeInBits();
6682   int NumElements = VT.getVectorNumElements();
6683   assert(VT.getScalarSizeInBits() <= 32 &&
6684          "Exceeds 32-bit integer zero extension limit");
6685   assert((int)Mask.size() == NumElements && "Unexpected shuffle mask size");
6686
6687   // Define a helper function to check a particular ext-scale and lower to it if
6688   // valid.
6689   auto Lower = [&](int Scale) -> SDValue {
6690     SDValue InputV;
6691     bool AnyExt = true;
6692     for (int i = 0; i < NumElements; ++i) {
6693       if (Mask[i] == -1)
6694         continue; // Valid anywhere but doesn't tell us anything.
6695       if (i % Scale != 0) {
6696         // Each of the extended elements need to be zeroable.
6697         if (!Zeroable[i])
6698           return SDValue();
6699
6700         // We no longer are in the anyext case.
6701         AnyExt = false;
6702         continue;
6703       }
6704
6705       // Each of the base elements needs to be consecutive indices into the
6706       // same input vector.
6707       SDValue V = Mask[i] < NumElements ? V1 : V2;
6708       if (!InputV)
6709         InputV = V;
6710       else if (InputV != V)
6711         return SDValue(); // Flip-flopping inputs.
6712
6713       if (Mask[i] % NumElements != i / Scale)
6714         return SDValue(); // Non-consecutive strided elements.
6715     }
6716
6717     // If we fail to find an input, we have a zero-shuffle which should always
6718     // have already been handled.
6719     // FIXME: Maybe handle this here in case during blending we end up with one?
6720     if (!InputV)
6721       return SDValue();
6722
6723     return lowerVectorShuffleAsSpecificZeroOrAnyExtend(
6724         DL, VT, Scale, AnyExt, InputV, Subtarget, DAG);
6725   };
6726
6727   // The widest scale possible for extending is to a 64-bit integer.
6728   assert(Bits % 64 == 0 &&
6729          "The number of bits in a vector must be divisible by 64 on x86!");
6730   int NumExtElements = Bits / 64;
6731
6732   // Each iteration, try extending the elements half as much, but into twice as
6733   // many elements.
6734   for (; NumExtElements < NumElements; NumExtElements *= 2) {
6735     assert(NumElements % NumExtElements == 0 &&
6736            "The input vector size must be divisible by the extended size.");
6737     if (SDValue V = Lower(NumElements / NumExtElements))
6738       return V;
6739   }
6740
6741   // General extends failed, but 128-bit vectors may be able to use MOVQ.
6742   if (Bits != 128)
6743     return SDValue();
6744
6745   // Returns one of the source operands if the shuffle can be reduced to a
6746   // MOVQ, copying the lower 64-bits and zero-extending to the upper 64-bits.
6747   auto CanZExtLowHalf = [&]() {
6748     for (int i = NumElements / 2; i != NumElements; ++i)
6749       if (!Zeroable[i])
6750         return SDValue();
6751     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, 0))
6752       return V1;
6753     if (isSequentialOrUndefInRange(Mask, 0, NumElements / 2, NumElements))
6754       return V2;
6755     return SDValue();
6756   };
6757
6758   if (SDValue V = CanZExtLowHalf()) {
6759     V = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V);
6760     V = DAG.getNode(X86ISD::VZEXT_MOVL, DL, MVT::v2i64, V);
6761     return DAG.getNode(ISD::BITCAST, DL, VT, V);
6762   }
6763
6764   // No viable ext lowering found.
6765   return SDValue();
6766 }
6767
6768 /// \brief Try to get a scalar value for a specific element of a vector.
6769 ///
6770 /// Looks through BUILD_VECTOR and SCALAR_TO_VECTOR nodes to find a scalar.
6771 static SDValue getScalarValueForVectorElement(SDValue V, int Idx,
6772                                               SelectionDAG &DAG) {
6773   MVT VT = V.getSimpleValueType();
6774   MVT EltVT = VT.getVectorElementType();
6775   while (V.getOpcode() == ISD::BITCAST)
6776     V = V.getOperand(0);
6777   // If the bitcasts shift the element size, we can't extract an equivalent
6778   // element from it.
6779   MVT NewVT = V.getSimpleValueType();
6780   if (!NewVT.isVector() || NewVT.getScalarSizeInBits() != VT.getScalarSizeInBits())
6781     return SDValue();
6782
6783   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6784       (Idx == 0 && V.getOpcode() == ISD::SCALAR_TO_VECTOR))
6785     return DAG.getNode(ISD::BITCAST, SDLoc(V), EltVT, V.getOperand(Idx));
6786
6787   return SDValue();
6788 }
6789
6790 /// \brief Helper to test for a load that can be folded with x86 shuffles.
6791 ///
6792 /// This is particularly important because the set of instructions varies
6793 /// significantly based on whether the operand is a load or not.
6794 static bool isShuffleFoldableLoad(SDValue V) {
6795   while (V.getOpcode() == ISD::BITCAST)
6796     V = V.getOperand(0);
6797
6798   return ISD::isNON_EXTLoad(V.getNode());
6799 }
6800
6801 /// \brief Try to lower insertion of a single element into a zero vector.
6802 ///
6803 /// This is a common pattern that we have especially efficient patterns to lower
6804 /// across all subtarget feature sets.
6805 static SDValue lowerVectorShuffleAsElementInsertion(
6806     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
6807     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
6808   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6809   MVT ExtVT = VT;
6810   MVT EltVT = VT.getVectorElementType();
6811
6812   int V2Index = std::find_if(Mask.begin(), Mask.end(),
6813                              [&Mask](int M) { return M >= (int)Mask.size(); }) -
6814                 Mask.begin();
6815   bool IsV1Zeroable = true;
6816   for (int i = 0, Size = Mask.size(); i < Size; ++i)
6817     if (i != V2Index && !Zeroable[i]) {
6818       IsV1Zeroable = false;
6819       break;
6820     }
6821
6822   // Check for a single input from a SCALAR_TO_VECTOR node.
6823   // FIXME: All of this should be canonicalized into INSERT_VECTOR_ELT and
6824   // all the smarts here sunk into that routine. However, the current
6825   // lowering of BUILD_VECTOR makes that nearly impossible until the old
6826   // vector shuffle lowering is dead.
6827   if (SDValue V2S = getScalarValueForVectorElement(
6828           V2, Mask[V2Index] - Mask.size(), DAG)) {
6829     // We need to zext the scalar if it is smaller than an i32.
6830     V2S = DAG.getNode(ISD::BITCAST, DL, EltVT, V2S);
6831     if (EltVT == MVT::i8 || EltVT == MVT::i16) {
6832       // Using zext to expand a narrow element won't work for non-zero
6833       // insertions.
6834       if (!IsV1Zeroable)
6835         return SDValue();
6836
6837       // Zero-extend directly to i32.
6838       ExtVT = MVT::v4i32;
6839       V2S = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, V2S);
6840     }
6841     V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, ExtVT, V2S);
6842   } else if (Mask[V2Index] != (int)Mask.size() || EltVT == MVT::i8 ||
6843              EltVT == MVT::i16) {
6844     // Either not inserting from the low element of the input or the input
6845     // element size is too small to use VZEXT_MOVL to clear the high bits.
6846     return SDValue();
6847   }
6848
6849   if (!IsV1Zeroable) {
6850     // If V1 can't be treated as a zero vector we have fewer options to lower
6851     // this. We can't support integer vectors or non-zero targets cheaply, and
6852     // the V1 elements can't be permuted in any way.
6853     assert(VT == ExtVT && "Cannot change extended type when non-zeroable!");
6854     if (!VT.isFloatingPoint() || V2Index != 0)
6855       return SDValue();
6856     SmallVector<int, 8> V1Mask(Mask.begin(), Mask.end());
6857     V1Mask[V2Index] = -1;
6858     if (!isNoopShuffleMask(V1Mask))
6859       return SDValue();
6860     // This is essentially a special case blend operation, but if we have
6861     // general purpose blend operations, they are always faster. Bail and let
6862     // the rest of the lowering handle these as blends.
6863     if (Subtarget->hasSSE41())
6864       return SDValue();
6865
6866     // Otherwise, use MOVSD or MOVSS.
6867     assert((EltVT == MVT::f32 || EltVT == MVT::f64) &&
6868            "Only two types of floating point element types to handle!");
6869     return DAG.getNode(EltVT == MVT::f32 ? X86ISD::MOVSS : X86ISD::MOVSD, DL,
6870                        ExtVT, V1, V2);
6871   }
6872
6873   // This lowering only works for the low element with floating point vectors.
6874   if (VT.isFloatingPoint() && V2Index != 0)
6875     return SDValue();
6876
6877   V2 = DAG.getNode(X86ISD::VZEXT_MOVL, DL, ExtVT, V2);
6878   if (ExtVT != VT)
6879     V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
6880
6881   if (V2Index != 0) {
6882     // If we have 4 or fewer lanes we can cheaply shuffle the element into
6883     // the desired position. Otherwise it is more efficient to do a vector
6884     // shift left. We know that we can do a vector shift left because all
6885     // the inputs are zero.
6886     if (VT.isFloatingPoint() || VT.getVectorNumElements() <= 4) {
6887       SmallVector<int, 4> V2Shuffle(Mask.size(), 1);
6888       V2Shuffle[V2Index] = 0;
6889       V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Shuffle);
6890     } else {
6891       V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2i64, V2);
6892       V2 = DAG.getNode(
6893           X86ISD::VSHLDQ, DL, MVT::v2i64, V2,
6894           DAG.getConstant(
6895               V2Index * EltVT.getSizeInBits()/8,
6896               DAG.getTargetLoweringInfo().getScalarShiftAmountTy(MVT::v2i64)));
6897       V2 = DAG.getNode(ISD::BITCAST, DL, VT, V2);
6898     }
6899   }
6900   return V2;
6901 }
6902
6903 /// \brief Try to lower broadcast of a single element.
6904 ///
6905 /// For convenience, this code also bundles all of the subtarget feature set
6906 /// filtering. While a little annoying to re-dispatch on type here, there isn't
6907 /// a convenient way to factor it out.
6908 static SDValue lowerVectorShuffleAsBroadcast(SDLoc DL, MVT VT, SDValue V,
6909                                              ArrayRef<int> Mask,
6910                                              const X86Subtarget *Subtarget,
6911                                              SelectionDAG &DAG) {
6912   if (!Subtarget->hasAVX())
6913     return SDValue();
6914   if (VT.isInteger() && !Subtarget->hasAVX2())
6915     return SDValue();
6916
6917   // Check that the mask is a broadcast.
6918   int BroadcastIdx = -1;
6919   for (int M : Mask)
6920     if (M >= 0 && BroadcastIdx == -1)
6921       BroadcastIdx = M;
6922     else if (M >= 0 && M != BroadcastIdx)
6923       return SDValue();
6924
6925   assert(BroadcastIdx < (int)Mask.size() && "We only expect to be called with "
6926                                             "a sorted mask where the broadcast "
6927                                             "comes from V1.");
6928
6929   // Go up the chain of (vector) values to try and find a scalar load that
6930   // we can combine with the broadcast.
6931   for (;;) {
6932     switch (V.getOpcode()) {
6933     case ISD::CONCAT_VECTORS: {
6934       int OperandSize = Mask.size() / V.getNumOperands();
6935       V = V.getOperand(BroadcastIdx / OperandSize);
6936       BroadcastIdx %= OperandSize;
6937       continue;
6938     }
6939
6940     case ISD::INSERT_SUBVECTOR: {
6941       SDValue VOuter = V.getOperand(0), VInner = V.getOperand(1);
6942       auto ConstantIdx = dyn_cast<ConstantSDNode>(V.getOperand(2));
6943       if (!ConstantIdx)
6944         break;
6945
6946       int BeginIdx = (int)ConstantIdx->getZExtValue();
6947       int EndIdx =
6948           BeginIdx + (int)VInner.getValueType().getVectorNumElements();
6949       if (BroadcastIdx >= BeginIdx && BroadcastIdx < EndIdx) {
6950         BroadcastIdx -= BeginIdx;
6951         V = VInner;
6952       } else {
6953         V = VOuter;
6954       }
6955       continue;
6956     }
6957     }
6958     break;
6959   }
6960
6961   // Check if this is a broadcast of a scalar. We special case lowering
6962   // for scalars so that we can more effectively fold with loads.
6963   if (V.getOpcode() == ISD::BUILD_VECTOR ||
6964       (V.getOpcode() == ISD::SCALAR_TO_VECTOR && BroadcastIdx == 0)) {
6965     V = V.getOperand(BroadcastIdx);
6966
6967     // If the scalar isn't a load we can't broadcast from it in AVX1, only with
6968     // AVX2.
6969     if (!Subtarget->hasAVX2() && !isShuffleFoldableLoad(V))
6970       return SDValue();
6971   } else if (BroadcastIdx != 0 || !Subtarget->hasAVX2()) {
6972     // We can't broadcast from a vector register w/o AVX2, and we can only
6973     // broadcast from the zero-element of a vector register.
6974     return SDValue();
6975   }
6976
6977   return DAG.getNode(X86ISD::VBROADCAST, DL, VT, V);
6978 }
6979
6980 // Check for whether we can use INSERTPS to perform the shuffle. We only use
6981 // INSERTPS when the V1 elements are already in the correct locations
6982 // because otherwise we can just always use two SHUFPS instructions which
6983 // are much smaller to encode than a SHUFPS and an INSERTPS. We can also
6984 // perform INSERTPS if a single V1 element is out of place and all V2
6985 // elements are zeroable.
6986 static SDValue lowerVectorShuffleAsInsertPS(SDValue Op, SDValue V1, SDValue V2,
6987                                             ArrayRef<int> Mask,
6988                                             SelectionDAG &DAG) {
6989   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
6990   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
6991   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
6992   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
6993
6994   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
6995
6996   unsigned ZMask = 0;
6997   int V1DstIndex = -1;
6998   int V2DstIndex = -1;
6999   bool V1UsedInPlace = false;
7000
7001   for (int i = 0; i < 4; ++i) {
7002     // Synthesize a zero mask from the zeroable elements (includes undefs).
7003     if (Zeroable[i]) {
7004       ZMask |= 1 << i;
7005       continue;
7006     }
7007
7008     // Flag if we use any V1 inputs in place.
7009     if (i == Mask[i]) {
7010       V1UsedInPlace = true;
7011       continue;
7012     }
7013
7014     // We can only insert a single non-zeroable element.
7015     if (V1DstIndex != -1 || V2DstIndex != -1)
7016       return SDValue();
7017
7018     if (Mask[i] < 4) {
7019       // V1 input out of place for insertion.
7020       V1DstIndex = i;
7021     } else {
7022       // V2 input for insertion.
7023       V2DstIndex = i;
7024     }
7025   }
7026
7027   // Don't bother if we have no (non-zeroable) element for insertion.
7028   if (V1DstIndex == -1 && V2DstIndex == -1)
7029     return SDValue();
7030
7031   // Determine element insertion src/dst indices. The src index is from the
7032   // start of the inserted vector, not the start of the concatenated vector.
7033   unsigned V2SrcIndex = 0;
7034   if (V1DstIndex != -1) {
7035     // If we have a V1 input out of place, we use V1 as the V2 element insertion
7036     // and don't use the original V2 at all.
7037     V2SrcIndex = Mask[V1DstIndex];
7038     V2DstIndex = V1DstIndex;
7039     V2 = V1;
7040   } else {
7041     V2SrcIndex = Mask[V2DstIndex] - 4;
7042   }
7043
7044   // If no V1 inputs are used in place, then the result is created only from
7045   // the zero mask and the V2 insertion - so remove V1 dependency.
7046   if (!V1UsedInPlace)
7047     V1 = DAG.getUNDEF(MVT::v4f32);
7048
7049   unsigned InsertPSMask = V2SrcIndex << 6 | V2DstIndex << 4 | ZMask;
7050   assert((InsertPSMask & ~0xFFu) == 0 && "Invalid mask!");
7051
7052   // Insert the V2 element into the desired position.
7053   SDLoc DL(Op);
7054   return DAG.getNode(X86ISD::INSERTPS, DL, MVT::v4f32, V1, V2,
7055                      DAG.getConstant(InsertPSMask, MVT::i8));
7056 }
7057
7058 /// \brief Try to lower a shuffle as a permute of the inputs followed by an
7059 /// UNPCK instruction.
7060 ///
7061 /// This specifically targets cases where we end up with alternating between
7062 /// the two inputs, and so can permute them into something that feeds a single
7063 /// UNPCK instruction. Note that this routine only targets integer vectors
7064 /// because for floating point vectors we have a generalized SHUFPS lowering
7065 /// strategy that handles everything that doesn't *exactly* match an unpack,
7066 /// making this clever lowering unnecessary.
7067 static SDValue lowerVectorShuffleAsUnpack(SDLoc DL, MVT VT, SDValue V1,
7068                                           SDValue V2, ArrayRef<int> Mask,
7069                                           SelectionDAG &DAG) {
7070   assert(!VT.isFloatingPoint() &&
7071          "This routine only supports integer vectors.");
7072   assert(!isSingleInputShuffleMask(Mask) &&
7073          "This routine should only be used when blending two inputs.");
7074   assert(Mask.size() >= 2 && "Single element masks are invalid.");
7075
7076   int Size = Mask.size();
7077
7078   int NumLoInputs = std::count_if(Mask.begin(), Mask.end(), [Size](int M) {
7079     return M >= 0 && M % Size < Size / 2;
7080   });
7081   int NumHiInputs = std::count_if(
7082       Mask.begin(), Mask.end(), [Size](int M) { return M % Size >= Size / 2; });
7083
7084   bool UnpackLo = NumLoInputs >= NumHiInputs;
7085
7086   auto TryUnpack = [&](MVT UnpackVT, int Scale) {
7087     SmallVector<int, 32> V1Mask(Mask.size(), -1);
7088     SmallVector<int, 32> V2Mask(Mask.size(), -1);
7089
7090     for (int i = 0; i < Size; ++i) {
7091       if (Mask[i] < 0)
7092         continue;
7093
7094       // Each element of the unpack contains Scale elements from this mask.
7095       int UnpackIdx = i / Scale;
7096
7097       // We only handle the case where V1 feeds the first slots of the unpack.
7098       // We rely on canonicalization to ensure this is the case.
7099       if ((UnpackIdx % 2 == 0) != (Mask[i] < Size))
7100         return SDValue();
7101
7102       // Setup the mask for this input. The indexing is tricky as we have to
7103       // handle the unpack stride.
7104       SmallVectorImpl<int> &VMask = (UnpackIdx % 2 == 0) ? V1Mask : V2Mask;
7105       VMask[(UnpackIdx / 2) * Scale + i % Scale + (UnpackLo ? 0 : Size / 2)] =
7106           Mask[i] % Size;
7107     }
7108
7109     // If we will have to shuffle both inputs to use the unpack, check whether
7110     // we can just unpack first and shuffle the result. If so, skip this unpack.
7111     if ((NumLoInputs == 0 || NumHiInputs == 0) && !isNoopShuffleMask(V1Mask) &&
7112         !isNoopShuffleMask(V2Mask))
7113       return SDValue();
7114
7115     // Shuffle the inputs into place.
7116     V1 = DAG.getVectorShuffle(VT, DL, V1, DAG.getUNDEF(VT), V1Mask);
7117     V2 = DAG.getVectorShuffle(VT, DL, V2, DAG.getUNDEF(VT), V2Mask);
7118
7119     // Cast the inputs to the type we will use to unpack them.
7120     V1 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V1);
7121     V2 = DAG.getNode(ISD::BITCAST, DL, UnpackVT, V2);
7122
7123     // Unpack the inputs and cast the result back to the desired type.
7124     return DAG.getNode(ISD::BITCAST, DL, VT,
7125                        DAG.getNode(UnpackLo ? X86ISD::UNPCKL : X86ISD::UNPCKH,
7126                                    DL, UnpackVT, V1, V2));
7127   };
7128
7129   // We try each unpack from the largest to the smallest to try and find one
7130   // that fits this mask.
7131   int OrigNumElements = VT.getVectorNumElements();
7132   int OrigScalarSize = VT.getScalarSizeInBits();
7133   for (int ScalarSize = 64; ScalarSize >= OrigScalarSize; ScalarSize /= 2) {
7134     int Scale = ScalarSize / OrigScalarSize;
7135     int NumElements = OrigNumElements / Scale;
7136     MVT UnpackVT = MVT::getVectorVT(MVT::getIntegerVT(ScalarSize), NumElements);
7137     if (SDValue Unpack = TryUnpack(UnpackVT, Scale))
7138       return Unpack;
7139   }
7140
7141   // If none of the unpack-rooted lowerings worked (or were profitable) try an
7142   // initial unpack.
7143   if (NumLoInputs == 0 || NumHiInputs == 0) {
7144     assert((NumLoInputs > 0 || NumHiInputs > 0) &&
7145            "We have to have *some* inputs!");
7146     int HalfOffset = NumLoInputs == 0 ? Size / 2 : 0;
7147
7148     // FIXME: We could consider the total complexity of the permute of each
7149     // possible unpacking. Or at the least we should consider how many
7150     // half-crossings are created.
7151     // FIXME: We could consider commuting the unpacks.
7152
7153     SmallVector<int, 32> PermMask;
7154     PermMask.assign(Size, -1);
7155     for (int i = 0; i < Size; ++i) {
7156       if (Mask[i] < 0)
7157         continue;
7158
7159       assert(Mask[i] % Size >= HalfOffset && "Found input from wrong half!");
7160
7161       PermMask[i] =
7162           2 * ((Mask[i] % Size) - HalfOffset) + (Mask[i] < Size ? 0 : 1);
7163     }
7164     return DAG.getVectorShuffle(
7165         VT, DL, DAG.getNode(NumLoInputs == 0 ? X86ISD::UNPCKH : X86ISD::UNPCKL,
7166                             DL, VT, V1, V2),
7167         DAG.getUNDEF(VT), PermMask);
7168   }
7169
7170   return SDValue();
7171 }
7172
7173 /// \brief Handle lowering of 2-lane 64-bit floating point shuffles.
7174 ///
7175 /// This is the basis function for the 2-lane 64-bit shuffles as we have full
7176 /// support for floating point shuffles but not integer shuffles. These
7177 /// instructions will incur a domain crossing penalty on some chips though so
7178 /// it is better to avoid lowering through this for integer vectors where
7179 /// possible.
7180 static SDValue lowerV2F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7181                                        const X86Subtarget *Subtarget,
7182                                        SelectionDAG &DAG) {
7183   SDLoc DL(Op);
7184   assert(Op.getSimpleValueType() == MVT::v2f64 && "Bad shuffle type!");
7185   assert(V1.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7186   assert(V2.getSimpleValueType() == MVT::v2f64 && "Bad operand type!");
7187   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7188   ArrayRef<int> Mask = SVOp->getMask();
7189   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7190
7191   if (isSingleInputShuffleMask(Mask)) {
7192     // Use low duplicate instructions for masks that match their pattern.
7193     if (Subtarget->hasSSE3())
7194       if (isShuffleEquivalent(V1, V2, Mask, {0, 0}))
7195         return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v2f64, V1);
7196
7197     // Straight shuffle of a single input vector. Simulate this by using the
7198     // single input as both of the "inputs" to this instruction..
7199     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1);
7200
7201     if (Subtarget->hasAVX()) {
7202       // If we have AVX, we can use VPERMILPS which will allow folding a load
7203       // into the shuffle.
7204       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v2f64, V1,
7205                          DAG.getConstant(SHUFPDMask, MVT::i8));
7206     }
7207
7208     return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V1,
7209                        DAG.getConstant(SHUFPDMask, MVT::i8));
7210   }
7211   assert(Mask[0] >= 0 && Mask[0] < 2 && "Non-canonicalized blend!");
7212   assert(Mask[1] >= 2 && "Non-canonicalized blend!");
7213
7214   // If we have a single input, insert that into V1 if we can do so cheaply.
7215   if ((Mask[0] >= 2) + (Mask[1] >= 2) == 1) {
7216     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7217             DL, MVT::v2f64, V1, V2, Mask, Subtarget, DAG))
7218       return Insertion;
7219     // Try inverting the insertion since for v2 masks it is easy to do and we
7220     // can't reliably sort the mask one way or the other.
7221     int InverseMask[2] = {Mask[0] < 0 ? -1 : (Mask[0] ^ 2),
7222                           Mask[1] < 0 ? -1 : (Mask[1] ^ 2)};
7223     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7224             DL, MVT::v2f64, V2, V1, InverseMask, Subtarget, DAG))
7225       return Insertion;
7226   }
7227
7228   // Try to use one of the special instruction patterns to handle two common
7229   // blend patterns if a zero-blend above didn't work.
7230   if (isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
7231       isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7232     if (SDValue V1S = getScalarValueForVectorElement(V1, Mask[0], DAG))
7233       // We can either use a special instruction to load over the low double or
7234       // to move just the low double.
7235       return DAG.getNode(
7236           isShuffleFoldableLoad(V1S) ? X86ISD::MOVLPD : X86ISD::MOVSD,
7237           DL, MVT::v2f64, V2,
7238           DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64, V1S));
7239
7240   if (Subtarget->hasSSE41())
7241     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2f64, V1, V2, Mask,
7242                                                   Subtarget, DAG))
7243       return Blend;
7244
7245   // Use dedicated unpack instructions for masks that match their pattern.
7246   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7247     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2f64, V1, V2);
7248   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7249     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2f64, V1, V2);
7250
7251   unsigned SHUFPDMask = (Mask[0] == 1) | (((Mask[1] - 2) == 1) << 1);
7252   return DAG.getNode(X86ISD::SHUFP, SDLoc(Op), MVT::v2f64, V1, V2,
7253                      DAG.getConstant(SHUFPDMask, MVT::i8));
7254 }
7255
7256 /// \brief Handle lowering of 2-lane 64-bit integer shuffles.
7257 ///
7258 /// Tries to lower a 2-lane 64-bit shuffle using shuffle operations provided by
7259 /// the integer unit to minimize domain crossing penalties. However, for blends
7260 /// it falls back to the floating point shuffle operation with appropriate bit
7261 /// casting.
7262 static SDValue lowerV2I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7263                                        const X86Subtarget *Subtarget,
7264                                        SelectionDAG &DAG) {
7265   SDLoc DL(Op);
7266   assert(Op.getSimpleValueType() == MVT::v2i64 && "Bad shuffle type!");
7267   assert(V1.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7268   assert(V2.getSimpleValueType() == MVT::v2i64 && "Bad operand type!");
7269   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7270   ArrayRef<int> Mask = SVOp->getMask();
7271   assert(Mask.size() == 2 && "Unexpected mask size for v2 shuffle!");
7272
7273   if (isSingleInputShuffleMask(Mask)) {
7274     // Check for being able to broadcast a single element.
7275     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v2i64, V1,
7276                                                           Mask, Subtarget, DAG))
7277       return Broadcast;
7278
7279     // Straight shuffle of a single input vector. For everything from SSE2
7280     // onward this has a single fast instruction with no scary immediates.
7281     // We have to map the mask as it is actually a v4i32 shuffle instruction.
7282     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V1);
7283     int WidenedMask[4] = {
7284         std::max(Mask[0], 0) * 2, std::max(Mask[0], 0) * 2 + 1,
7285         std::max(Mask[1], 0) * 2, std::max(Mask[1], 0) * 2 + 1};
7286     return DAG.getNode(
7287         ISD::BITCAST, DL, MVT::v2i64,
7288         DAG.getNode(X86ISD::PSHUFD, SDLoc(Op), MVT::v4i32, V1,
7289                     getV4X86ShuffleImm8ForMask(WidenedMask, DAG)));
7290   }
7291   assert(Mask[0] != -1 && "No undef lanes in multi-input v2 shuffles!");
7292   assert(Mask[1] != -1 && "No undef lanes in multi-input v2 shuffles!");
7293   assert(Mask[0] < 2 && "We sort V1 to be the first input.");
7294   assert(Mask[1] >= 2 && "We sort V2 to be the second input.");
7295
7296   // If we have a blend of two PACKUS operations an the blend aligns with the
7297   // low and half halves, we can just merge the PACKUS operations. This is
7298   // particularly important as it lets us merge shuffles that this routine itself
7299   // creates.
7300   auto GetPackNode = [](SDValue V) {
7301     while (V.getOpcode() == ISD::BITCAST)
7302       V = V.getOperand(0);
7303
7304     return V.getOpcode() == X86ISD::PACKUS ? V : SDValue();
7305   };
7306   if (SDValue V1Pack = GetPackNode(V1))
7307     if (SDValue V2Pack = GetPackNode(V2))
7308       return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7309                          DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8,
7310                                      Mask[0] == 0 ? V1Pack.getOperand(0)
7311                                                   : V1Pack.getOperand(1),
7312                                      Mask[1] == 2 ? V2Pack.getOperand(0)
7313                                                   : V2Pack.getOperand(1)));
7314
7315   // Try to use shift instructions.
7316   if (SDValue Shift =
7317           lowerVectorShuffleAsShift(DL, MVT::v2i64, V1, V2, Mask, DAG))
7318     return Shift;
7319
7320   // When loading a scalar and then shuffling it into a vector we can often do
7321   // the insertion cheaply.
7322   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7323           DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7324     return Insertion;
7325   // Try inverting the insertion since for v2 masks it is easy to do and we
7326   // can't reliably sort the mask one way or the other.
7327   int InverseMask[2] = {Mask[0] ^ 2, Mask[1] ^ 2};
7328   if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
7329           DL, MVT::v2i64, V2, V1, InverseMask, Subtarget, DAG))
7330     return Insertion;
7331
7332   // We have different paths for blend lowering, but they all must use the
7333   // *exact* same predicate.
7334   bool IsBlendSupported = Subtarget->hasSSE41();
7335   if (IsBlendSupported)
7336     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v2i64, V1, V2, Mask,
7337                                                   Subtarget, DAG))
7338       return Blend;
7339
7340   // Use dedicated unpack instructions for masks that match their pattern.
7341   if (isShuffleEquivalent(V1, V2, Mask, {0, 2}))
7342     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v2i64, V1, V2);
7343   if (isShuffleEquivalent(V1, V2, Mask, {1, 3}))
7344     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v2i64, V1, V2);
7345
7346   // Try to use byte rotation instructions.
7347   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7348   if (Subtarget->hasSSSE3())
7349     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7350             DL, MVT::v2i64, V1, V2, Mask, Subtarget, DAG))
7351       return Rotate;
7352
7353   // If we have direct support for blends, we should lower by decomposing into
7354   // a permute. That will be faster than the domain cross.
7355   if (IsBlendSupported)
7356     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v2i64, V1, V2,
7357                                                       Mask, DAG);
7358
7359   // We implement this with SHUFPD which is pretty lame because it will likely
7360   // incur 2 cycles of stall for integer vectors on Nehalem and older chips.
7361   // However, all the alternatives are still more cycles and newer chips don't
7362   // have this problem. It would be really nice if x86 had better shuffles here.
7363   V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V1);
7364   V2 = DAG.getNode(ISD::BITCAST, DL, MVT::v2f64, V2);
7365   return DAG.getNode(ISD::BITCAST, DL, MVT::v2i64,
7366                      DAG.getVectorShuffle(MVT::v2f64, DL, V1, V2, Mask));
7367 }
7368
7369 /// \brief Test whether this can be lowered with a single SHUFPS instruction.
7370 ///
7371 /// This is used to disable more specialized lowerings when the shufps lowering
7372 /// will happen to be efficient.
7373 static bool isSingleSHUFPSMask(ArrayRef<int> Mask) {
7374   // This routine only handles 128-bit shufps.
7375   assert(Mask.size() == 4 && "Unsupported mask size!");
7376
7377   // To lower with a single SHUFPS we need to have the low half and high half
7378   // each requiring a single input.
7379   if (Mask[0] != -1 && Mask[1] != -1 && (Mask[0] < 4) != (Mask[1] < 4))
7380     return false;
7381   if (Mask[2] != -1 && Mask[3] != -1 && (Mask[2] < 4) != (Mask[3] < 4))
7382     return false;
7383
7384   return true;
7385 }
7386
7387 /// \brief Lower a vector shuffle using the SHUFPS instruction.
7388 ///
7389 /// This is a helper routine dedicated to lowering vector shuffles using SHUFPS.
7390 /// It makes no assumptions about whether this is the *best* lowering, it simply
7391 /// uses it.
7392 static SDValue lowerVectorShuffleWithSHUFPS(SDLoc DL, MVT VT,
7393                                             ArrayRef<int> Mask, SDValue V1,
7394                                             SDValue V2, SelectionDAG &DAG) {
7395   SDValue LowV = V1, HighV = V2;
7396   int NewMask[4] = {Mask[0], Mask[1], Mask[2], Mask[3]};
7397
7398   int NumV2Elements =
7399       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7400
7401   if (NumV2Elements == 1) {
7402     int V2Index =
7403         std::find_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; }) -
7404         Mask.begin();
7405
7406     // Compute the index adjacent to V2Index and in the same half by toggling
7407     // the low bit.
7408     int V2AdjIndex = V2Index ^ 1;
7409
7410     if (Mask[V2AdjIndex] == -1) {
7411       // Handles all the cases where we have a single V2 element and an undef.
7412       // This will only ever happen in the high lanes because we commute the
7413       // vector otherwise.
7414       if (V2Index < 2)
7415         std::swap(LowV, HighV);
7416       NewMask[V2Index] -= 4;
7417     } else {
7418       // Handle the case where the V2 element ends up adjacent to a V1 element.
7419       // To make this work, blend them together as the first step.
7420       int V1Index = V2AdjIndex;
7421       int BlendMask[4] = {Mask[V2Index] - 4, 0, Mask[V1Index], 0};
7422       V2 = DAG.getNode(X86ISD::SHUFP, DL, VT, V2, V1,
7423                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7424
7425       // Now proceed to reconstruct the final blend as we have the necessary
7426       // high or low half formed.
7427       if (V2Index < 2) {
7428         LowV = V2;
7429         HighV = V1;
7430       } else {
7431         HighV = V2;
7432       }
7433       NewMask[V1Index] = 2; // We put the V1 element in V2[2].
7434       NewMask[V2Index] = 0; // We shifted the V2 element into V2[0].
7435     }
7436   } else if (NumV2Elements == 2) {
7437     if (Mask[0] < 4 && Mask[1] < 4) {
7438       // Handle the easy case where we have V1 in the low lanes and V2 in the
7439       // high lanes.
7440       NewMask[2] -= 4;
7441       NewMask[3] -= 4;
7442     } else if (Mask[2] < 4 && Mask[3] < 4) {
7443       // We also handle the reversed case because this utility may get called
7444       // when we detect a SHUFPS pattern but can't easily commute the shuffle to
7445       // arrange things in the right direction.
7446       NewMask[0] -= 4;
7447       NewMask[1] -= 4;
7448       HighV = V1;
7449       LowV = V2;
7450     } else {
7451       // We have a mixture of V1 and V2 in both low and high lanes. Rather than
7452       // trying to place elements directly, just blend them and set up the final
7453       // shuffle to place them.
7454
7455       // The first two blend mask elements are for V1, the second two are for
7456       // V2.
7457       int BlendMask[4] = {Mask[0] < 4 ? Mask[0] : Mask[1],
7458                           Mask[2] < 4 ? Mask[2] : Mask[3],
7459                           (Mask[0] >= 4 ? Mask[0] : Mask[1]) - 4,
7460                           (Mask[2] >= 4 ? Mask[2] : Mask[3]) - 4};
7461       V1 = DAG.getNode(X86ISD::SHUFP, DL, VT, V1, V2,
7462                        getV4X86ShuffleImm8ForMask(BlendMask, DAG));
7463
7464       // Now we do a normal shuffle of V1 by giving V1 as both operands to
7465       // a blend.
7466       LowV = HighV = V1;
7467       NewMask[0] = Mask[0] < 4 ? 0 : 2;
7468       NewMask[1] = Mask[0] < 4 ? 2 : 0;
7469       NewMask[2] = Mask[2] < 4 ? 1 : 3;
7470       NewMask[3] = Mask[2] < 4 ? 3 : 1;
7471     }
7472   }
7473   return DAG.getNode(X86ISD::SHUFP, DL, VT, LowV, HighV,
7474                      getV4X86ShuffleImm8ForMask(NewMask, DAG));
7475 }
7476
7477 /// \brief Lower 4-lane 32-bit floating point shuffles.
7478 ///
7479 /// Uses instructions exclusively from the floating point unit to minimize
7480 /// domain crossing penalties, as these are sufficient to implement all v4f32
7481 /// shuffles.
7482 static SDValue lowerV4F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7483                                        const X86Subtarget *Subtarget,
7484                                        SelectionDAG &DAG) {
7485   SDLoc DL(Op);
7486   assert(Op.getSimpleValueType() == MVT::v4f32 && "Bad shuffle type!");
7487   assert(V1.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7488   assert(V2.getSimpleValueType() == MVT::v4f32 && "Bad operand type!");
7489   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7490   ArrayRef<int> Mask = SVOp->getMask();
7491   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7492
7493   int NumV2Elements =
7494       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7495
7496   if (NumV2Elements == 0) {
7497     // Check for being able to broadcast a single element.
7498     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f32, V1,
7499                                                           Mask, Subtarget, DAG))
7500       return Broadcast;
7501
7502     // Use even/odd duplicate instructions for masks that match their pattern.
7503     if (Subtarget->hasSSE3()) {
7504       if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
7505         return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v4f32, V1);
7506       if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3}))
7507         return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v4f32, V1);
7508     }
7509
7510     if (Subtarget->hasAVX()) {
7511       // If we have AVX, we can use VPERMILPS which will allow folding a load
7512       // into the shuffle.
7513       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f32, V1,
7514                          getV4X86ShuffleImm8ForMask(Mask, DAG));
7515     }
7516
7517     // Otherwise, use a straight shuffle of a single input vector. We pass the
7518     // input vector to both operands to simulate this with a SHUFPS.
7519     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f32, V1, V1,
7520                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7521   }
7522
7523   // There are special ways we can lower some single-element blends. However, we
7524   // have custom ways we can lower more complex single-element blends below that
7525   // we defer to if both this and BLENDPS fail to match, so restrict this to
7526   // when the V2 input is targeting element 0 of the mask -- that is the fast
7527   // case here.
7528   if (NumV2Elements == 1 && Mask[0] >= 4)
7529     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4f32, V1, V2,
7530                                                          Mask, Subtarget, DAG))
7531       return V;
7532
7533   if (Subtarget->hasSSE41()) {
7534     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f32, V1, V2, Mask,
7535                                                   Subtarget, DAG))
7536       return Blend;
7537
7538     // Use INSERTPS if we can complete the shuffle efficiently.
7539     if (SDValue V = lowerVectorShuffleAsInsertPS(Op, V1, V2, Mask, DAG))
7540       return V;
7541
7542     if (!isSingleSHUFPSMask(Mask))
7543       if (SDValue BlendPerm = lowerVectorShuffleAsBlendAndPermute(
7544               DL, MVT::v4f32, V1, V2, Mask, DAG))
7545         return BlendPerm;
7546   }
7547
7548   // Use dedicated unpack instructions for masks that match their pattern.
7549   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7550     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V1, V2);
7551   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7552     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V1, V2);
7553   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7554     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f32, V2, V1);
7555   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7556     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f32, V2, V1);
7557
7558   // Otherwise fall back to a SHUFPS lowering strategy.
7559   return lowerVectorShuffleWithSHUFPS(DL, MVT::v4f32, Mask, V1, V2, DAG);
7560 }
7561
7562 /// \brief Lower 4-lane i32 vector shuffles.
7563 ///
7564 /// We try to handle these with integer-domain shuffles where we can, but for
7565 /// blends we use the floating point domain blend instructions.
7566 static SDValue lowerV4I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
7567                                        const X86Subtarget *Subtarget,
7568                                        SelectionDAG &DAG) {
7569   SDLoc DL(Op);
7570   assert(Op.getSimpleValueType() == MVT::v4i32 && "Bad shuffle type!");
7571   assert(V1.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7572   assert(V2.getSimpleValueType() == MVT::v4i32 && "Bad operand type!");
7573   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
7574   ArrayRef<int> Mask = SVOp->getMask();
7575   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
7576
7577   // Whenever we can lower this as a zext, that instruction is strictly faster
7578   // than any alternative. It also allows us to fold memory operands into the
7579   // shuffle in many cases.
7580   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v4i32, V1, V2,
7581                                                          Mask, Subtarget, DAG))
7582     return ZExt;
7583
7584   int NumV2Elements =
7585       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
7586
7587   if (NumV2Elements == 0) {
7588     // Check for being able to broadcast a single element.
7589     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i32, V1,
7590                                                           Mask, Subtarget, DAG))
7591       return Broadcast;
7592
7593     // Straight shuffle of a single input vector. For everything from SSE2
7594     // onward this has a single fast instruction with no scary immediates.
7595     // We coerce the shuffle pattern to be compatible with UNPCK instructions
7596     // but we aren't actually going to use the UNPCK instruction because doing
7597     // so prevents folding a load into this instruction or making a copy.
7598     const int UnpackLoMask[] = {0, 0, 1, 1};
7599     const int UnpackHiMask[] = {2, 2, 3, 3};
7600     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 1, 1}))
7601       Mask = UnpackLoMask;
7602     else if (isShuffleEquivalent(V1, V2, Mask, {2, 2, 3, 3}))
7603       Mask = UnpackHiMask;
7604
7605     return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V1,
7606                        getV4X86ShuffleImm8ForMask(Mask, DAG));
7607   }
7608
7609   // Try to use shift instructions.
7610   if (SDValue Shift =
7611           lowerVectorShuffleAsShift(DL, MVT::v4i32, V1, V2, Mask, DAG))
7612     return Shift;
7613
7614   // There are special ways we can lower some single-element blends.
7615   if (NumV2Elements == 1)
7616     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v4i32, V1, V2,
7617                                                          Mask, Subtarget, DAG))
7618       return V;
7619
7620   // We have different paths for blend lowering, but they all must use the
7621   // *exact* same predicate.
7622   bool IsBlendSupported = Subtarget->hasSSE41();
7623   if (IsBlendSupported)
7624     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i32, V1, V2, Mask,
7625                                                   Subtarget, DAG))
7626       return Blend;
7627
7628   if (SDValue Masked =
7629           lowerVectorShuffleAsBitMask(DL, MVT::v4i32, V1, V2, Mask, DAG))
7630     return Masked;
7631
7632   // Use dedicated unpack instructions for masks that match their pattern.
7633   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 1, 5}))
7634     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V1, V2);
7635   if (isShuffleEquivalent(V1, V2, Mask, {2, 6, 3, 7}))
7636     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V1, V2);
7637   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 5, 1}))
7638     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i32, V2, V1);
7639   if (isShuffleEquivalent(V1, V2, Mask, {6, 2, 7, 3}))
7640     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i32, V2, V1);
7641
7642   // Try to use byte rotation instructions.
7643   // Its more profitable for pre-SSSE3 to use shuffles/unpacks.
7644   if (Subtarget->hasSSSE3())
7645     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
7646             DL, MVT::v4i32, V1, V2, Mask, Subtarget, DAG))
7647       return Rotate;
7648
7649   // If we have direct support for blends, we should lower by decomposing into
7650   // a permute. That will be faster than the domain cross.
7651   if (IsBlendSupported)
7652     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i32, V1, V2,
7653                                                       Mask, DAG);
7654
7655   // Try to lower by permuting the inputs into an unpack instruction.
7656   if (SDValue Unpack =
7657           lowerVectorShuffleAsUnpack(DL, MVT::v4i32, V1, V2, Mask, DAG))
7658     return Unpack;
7659
7660   // We implement this with SHUFPS because it can blend from two vectors.
7661   // Because we're going to eventually use SHUFPS, we use SHUFPS even to build
7662   // up the inputs, bypassing domain shift penalties that we would encur if we
7663   // directly used PSHUFD on Nehalem and older. For newer chips, this isn't
7664   // relevant.
7665   return DAG.getNode(ISD::BITCAST, DL, MVT::v4i32,
7666                      DAG.getVectorShuffle(
7667                          MVT::v4f32, DL,
7668                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V1),
7669                          DAG.getNode(ISD::BITCAST, DL, MVT::v4f32, V2), Mask));
7670 }
7671
7672 /// \brief Lowering of single-input v8i16 shuffles is the cornerstone of SSE2
7673 /// shuffle lowering, and the most complex part.
7674 ///
7675 /// The lowering strategy is to try to form pairs of input lanes which are
7676 /// targeted at the same half of the final vector, and then use a dword shuffle
7677 /// to place them onto the right half, and finally unpack the paired lanes into
7678 /// their final position.
7679 ///
7680 /// The exact breakdown of how to form these dword pairs and align them on the
7681 /// correct sides is really tricky. See the comments within the function for
7682 /// more of the details.
7683 static SDValue lowerV8I16GeneralSingleInputVectorShuffle(
7684     SDLoc DL, SDValue V, MutableArrayRef<int> Mask,
7685     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
7686   assert(V.getSimpleValueType() == MVT::v8i16 && "Bad input type!");
7687   MutableArrayRef<int> LoMask = Mask.slice(0, 4);
7688   MutableArrayRef<int> HiMask = Mask.slice(4, 4);
7689
7690   SmallVector<int, 4> LoInputs;
7691   std::copy_if(LoMask.begin(), LoMask.end(), std::back_inserter(LoInputs),
7692                [](int M) { return M >= 0; });
7693   std::sort(LoInputs.begin(), LoInputs.end());
7694   LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()), LoInputs.end());
7695   SmallVector<int, 4> HiInputs;
7696   std::copy_if(HiMask.begin(), HiMask.end(), std::back_inserter(HiInputs),
7697                [](int M) { return M >= 0; });
7698   std::sort(HiInputs.begin(), HiInputs.end());
7699   HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()), HiInputs.end());
7700   int NumLToL =
7701       std::lower_bound(LoInputs.begin(), LoInputs.end(), 4) - LoInputs.begin();
7702   int NumHToL = LoInputs.size() - NumLToL;
7703   int NumLToH =
7704       std::lower_bound(HiInputs.begin(), HiInputs.end(), 4) - HiInputs.begin();
7705   int NumHToH = HiInputs.size() - NumLToH;
7706   MutableArrayRef<int> LToLInputs(LoInputs.data(), NumLToL);
7707   MutableArrayRef<int> LToHInputs(HiInputs.data(), NumLToH);
7708   MutableArrayRef<int> HToLInputs(LoInputs.data() + NumLToL, NumHToL);
7709   MutableArrayRef<int> HToHInputs(HiInputs.data() + NumLToH, NumHToH);
7710
7711   // Simplify the 1-into-3 and 3-into-1 cases with a single pshufd. For all
7712   // such inputs we can swap two of the dwords across the half mark and end up
7713   // with <=2 inputs to each half in each half. Once there, we can fall through
7714   // to the generic code below. For example:
7715   //
7716   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7717   // Mask:  [0, 1, 2, 7, 4, 5, 6, 3] -----------------> [0, 1, 4, 7, 2, 3, 6, 5]
7718   //
7719   // However in some very rare cases we have a 1-into-3 or 3-into-1 on one half
7720   // and an existing 2-into-2 on the other half. In this case we may have to
7721   // pre-shuffle the 2-into-2 half to avoid turning it into a 3-into-1 or
7722   // 1-into-3 which could cause us to cycle endlessly fixing each side in turn.
7723   // Fortunately, we don't have to handle anything but a 2-into-2 pattern
7724   // because any other situation (including a 3-into-1 or 1-into-3 in the other
7725   // half than the one we target for fixing) will be fixed when we re-enter this
7726   // path. We will also combine away any sequence of PSHUFD instructions that
7727   // result into a single instruction. Here is an example of the tricky case:
7728   //
7729   // Input: [a, b, c, d, e, f, g, h] -PSHUFD[0,2,1,3]-> [a, b, e, f, c, d, g, h]
7730   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -THIS-IS-BAD!!!!-> [5, 7, 1, 0, 4, 7, 5, 3]
7731   //
7732   // This now has a 1-into-3 in the high half! Instead, we do two shuffles:
7733   //
7734   // Input: [a, b, c, d, e, f, g, h] PSHUFHW[0,2,1,3]-> [a, b, c, d, e, g, f, h]
7735   // Mask:  [3, 7, 1, 0, 2, 7, 3, 5] -----------------> [3, 7, 1, 0, 2, 7, 3, 6]
7736   //
7737   // Input: [a, b, c, d, e, g, f, h] -PSHUFD[0,2,1,3]-> [a, b, e, g, c, d, f, h]
7738   // Mask:  [3, 7, 1, 0, 2, 7, 3, 6] -----------------> [5, 7, 1, 0, 4, 7, 5, 6]
7739   //
7740   // The result is fine to be handled by the generic logic.
7741   auto balanceSides = [&](ArrayRef<int> AToAInputs, ArrayRef<int> BToAInputs,
7742                           ArrayRef<int> BToBInputs, ArrayRef<int> AToBInputs,
7743                           int AOffset, int BOffset) {
7744     assert((AToAInputs.size() == 3 || AToAInputs.size() == 1) &&
7745            "Must call this with A having 3 or 1 inputs from the A half.");
7746     assert((BToAInputs.size() == 1 || BToAInputs.size() == 3) &&
7747            "Must call this with B having 1 or 3 inputs from the B half.");
7748     assert(AToAInputs.size() + BToAInputs.size() == 4 &&
7749            "Must call this with either 3:1 or 1:3 inputs (summing to 4).");
7750
7751     // Compute the index of dword with only one word among the three inputs in
7752     // a half by taking the sum of the half with three inputs and subtracting
7753     // the sum of the actual three inputs. The difference is the remaining
7754     // slot.
7755     int ADWord, BDWord;
7756     int &TripleDWord = AToAInputs.size() == 3 ? ADWord : BDWord;
7757     int &OneInputDWord = AToAInputs.size() == 3 ? BDWord : ADWord;
7758     int TripleInputOffset = AToAInputs.size() == 3 ? AOffset : BOffset;
7759     ArrayRef<int> TripleInputs = AToAInputs.size() == 3 ? AToAInputs : BToAInputs;
7760     int OneInput = AToAInputs.size() == 3 ? BToAInputs[0] : AToAInputs[0];
7761     int TripleInputSum = 0 + 1 + 2 + 3 + (4 * TripleInputOffset);
7762     int TripleNonInputIdx =
7763         TripleInputSum - std::accumulate(TripleInputs.begin(), TripleInputs.end(), 0);
7764     TripleDWord = TripleNonInputIdx / 2;
7765
7766     // We use xor with one to compute the adjacent DWord to whichever one the
7767     // OneInput is in.
7768     OneInputDWord = (OneInput / 2) ^ 1;
7769
7770     // Check for one tricky case: We're fixing a 3<-1 or a 1<-3 shuffle for AToA
7771     // and BToA inputs. If there is also such a problem with the BToB and AToB
7772     // inputs, we don't try to fix it necessarily -- we'll recurse and see it in
7773     // the next pass. However, if we have a 2<-2 in the BToB and AToB inputs, it
7774     // is essential that we don't *create* a 3<-1 as then we might oscillate.
7775     if (BToBInputs.size() == 2 && AToBInputs.size() == 2) {
7776       // Compute how many inputs will be flipped by swapping these DWords. We
7777       // need
7778       // to balance this to ensure we don't form a 3-1 shuffle in the other
7779       // half.
7780       int NumFlippedAToBInputs =
7781           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord) +
7782           std::count(AToBInputs.begin(), AToBInputs.end(), 2 * ADWord + 1);
7783       int NumFlippedBToBInputs =
7784           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord) +
7785           std::count(BToBInputs.begin(), BToBInputs.end(), 2 * BDWord + 1);
7786       if ((NumFlippedAToBInputs == 1 &&
7787            (NumFlippedBToBInputs == 0 || NumFlippedBToBInputs == 2)) ||
7788           (NumFlippedBToBInputs == 1 &&
7789            (NumFlippedAToBInputs == 0 || NumFlippedAToBInputs == 2))) {
7790         // We choose whether to fix the A half or B half based on whether that
7791         // half has zero flipped inputs. At zero, we may not be able to fix it
7792         // with that half. We also bias towards fixing the B half because that
7793         // will more commonly be the high half, and we have to bias one way.
7794         auto FixFlippedInputs = [&V, &DL, &Mask, &DAG](int PinnedIdx, int DWord,
7795                                                        ArrayRef<int> Inputs) {
7796           int FixIdx = PinnedIdx ^ 1; // The adjacent slot to the pinned slot.
7797           bool IsFixIdxInput = std::find(Inputs.begin(), Inputs.end(),
7798                                          PinnedIdx ^ 1) != Inputs.end();
7799           // Determine whether the free index is in the flipped dword or the
7800           // unflipped dword based on where the pinned index is. We use this bit
7801           // in an xor to conditionally select the adjacent dword.
7802           int FixFreeIdx = 2 * (DWord ^ (PinnedIdx / 2 == DWord));
7803           bool IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7804                                              FixFreeIdx) != Inputs.end();
7805           if (IsFixIdxInput == IsFixFreeIdxInput)
7806             FixFreeIdx += 1;
7807           IsFixFreeIdxInput = std::find(Inputs.begin(), Inputs.end(),
7808                                         FixFreeIdx) != Inputs.end();
7809           assert(IsFixIdxInput != IsFixFreeIdxInput &&
7810                  "We need to be changing the number of flipped inputs!");
7811           int PSHUFHalfMask[] = {0, 1, 2, 3};
7812           std::swap(PSHUFHalfMask[FixFreeIdx % 4], PSHUFHalfMask[FixIdx % 4]);
7813           V = DAG.getNode(FixIdx < 4 ? X86ISD::PSHUFLW : X86ISD::PSHUFHW, DL,
7814                           MVT::v8i16, V,
7815                           getV4X86ShuffleImm8ForMask(PSHUFHalfMask, DAG));
7816
7817           for (int &M : Mask)
7818             if (M != -1 && M == FixIdx)
7819               M = FixFreeIdx;
7820             else if (M != -1 && M == FixFreeIdx)
7821               M = FixIdx;
7822         };
7823         if (NumFlippedBToBInputs != 0) {
7824           int BPinnedIdx =
7825               BToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
7826           FixFlippedInputs(BPinnedIdx, BDWord, BToBInputs);
7827         } else {
7828           assert(NumFlippedAToBInputs != 0 && "Impossible given predicates!");
7829           int APinnedIdx =
7830               AToAInputs.size() == 3 ? TripleNonInputIdx : OneInput;
7831           FixFlippedInputs(APinnedIdx, ADWord, AToBInputs);
7832         }
7833       }
7834     }
7835
7836     int PSHUFDMask[] = {0, 1, 2, 3};
7837     PSHUFDMask[ADWord] = BDWord;
7838     PSHUFDMask[BDWord] = ADWord;
7839     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
7840                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
7841                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
7842                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
7843
7844     // Adjust the mask to match the new locations of A and B.
7845     for (int &M : Mask)
7846       if (M != -1 && M/2 == ADWord)
7847         M = 2 * BDWord + M % 2;
7848       else if (M != -1 && M/2 == BDWord)
7849         M = 2 * ADWord + M % 2;
7850
7851     // Recurse back into this routine to re-compute state now that this isn't
7852     // a 3 and 1 problem.
7853     return DAG.getVectorShuffle(MVT::v8i16, DL, V, DAG.getUNDEF(MVT::v8i16),
7854                                 Mask);
7855   };
7856   if ((NumLToL == 3 && NumHToL == 1) || (NumLToL == 1 && NumHToL == 3))
7857     return balanceSides(LToLInputs, HToLInputs, HToHInputs, LToHInputs, 0, 4);
7858   else if ((NumHToH == 3 && NumLToH == 1) || (NumHToH == 1 && NumLToH == 3))
7859     return balanceSides(HToHInputs, LToHInputs, LToLInputs, HToLInputs, 4, 0);
7860
7861   // At this point there are at most two inputs to the low and high halves from
7862   // each half. That means the inputs can always be grouped into dwords and
7863   // those dwords can then be moved to the correct half with a dword shuffle.
7864   // We use at most one low and one high word shuffle to collect these paired
7865   // inputs into dwords, and finally a dword shuffle to place them.
7866   int PSHUFLMask[4] = {-1, -1, -1, -1};
7867   int PSHUFHMask[4] = {-1, -1, -1, -1};
7868   int PSHUFDMask[4] = {-1, -1, -1, -1};
7869
7870   // First fix the masks for all the inputs that are staying in their
7871   // original halves. This will then dictate the targets of the cross-half
7872   // shuffles.
7873   auto fixInPlaceInputs =
7874       [&PSHUFDMask](ArrayRef<int> InPlaceInputs, ArrayRef<int> IncomingInputs,
7875                     MutableArrayRef<int> SourceHalfMask,
7876                     MutableArrayRef<int> HalfMask, int HalfOffset) {
7877     if (InPlaceInputs.empty())
7878       return;
7879     if (InPlaceInputs.size() == 1) {
7880       SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7881           InPlaceInputs[0] - HalfOffset;
7882       PSHUFDMask[InPlaceInputs[0] / 2] = InPlaceInputs[0] / 2;
7883       return;
7884     }
7885     if (IncomingInputs.empty()) {
7886       // Just fix all of the in place inputs.
7887       for (int Input : InPlaceInputs) {
7888         SourceHalfMask[Input - HalfOffset] = Input - HalfOffset;
7889         PSHUFDMask[Input / 2] = Input / 2;
7890       }
7891       return;
7892     }
7893
7894     assert(InPlaceInputs.size() == 2 && "Cannot handle 3 or 4 inputs!");
7895     SourceHalfMask[InPlaceInputs[0] - HalfOffset] =
7896         InPlaceInputs[0] - HalfOffset;
7897     // Put the second input next to the first so that they are packed into
7898     // a dword. We find the adjacent index by toggling the low bit.
7899     int AdjIndex = InPlaceInputs[0] ^ 1;
7900     SourceHalfMask[AdjIndex - HalfOffset] = InPlaceInputs[1] - HalfOffset;
7901     std::replace(HalfMask.begin(), HalfMask.end(), InPlaceInputs[1], AdjIndex);
7902     PSHUFDMask[AdjIndex / 2] = AdjIndex / 2;
7903   };
7904   fixInPlaceInputs(LToLInputs, HToLInputs, PSHUFLMask, LoMask, 0);
7905   fixInPlaceInputs(HToHInputs, LToHInputs, PSHUFHMask, HiMask, 4);
7906
7907   // Now gather the cross-half inputs and place them into a free dword of
7908   // their target half.
7909   // FIXME: This operation could almost certainly be simplified dramatically to
7910   // look more like the 3-1 fixing operation.
7911   auto moveInputsToRightHalf = [&PSHUFDMask](
7912       MutableArrayRef<int> IncomingInputs, ArrayRef<int> ExistingInputs,
7913       MutableArrayRef<int> SourceHalfMask, MutableArrayRef<int> HalfMask,
7914       MutableArrayRef<int> FinalSourceHalfMask, int SourceOffset,
7915       int DestOffset) {
7916     auto isWordClobbered = [](ArrayRef<int> SourceHalfMask, int Word) {
7917       return SourceHalfMask[Word] != -1 && SourceHalfMask[Word] != Word;
7918     };
7919     auto isDWordClobbered = [&isWordClobbered](ArrayRef<int> SourceHalfMask,
7920                                                int Word) {
7921       int LowWord = Word & ~1;
7922       int HighWord = Word | 1;
7923       return isWordClobbered(SourceHalfMask, LowWord) ||
7924              isWordClobbered(SourceHalfMask, HighWord);
7925     };
7926
7927     if (IncomingInputs.empty())
7928       return;
7929
7930     if (ExistingInputs.empty()) {
7931       // Map any dwords with inputs from them into the right half.
7932       for (int Input : IncomingInputs) {
7933         // If the source half mask maps over the inputs, turn those into
7934         // swaps and use the swapped lane.
7935         if (isWordClobbered(SourceHalfMask, Input - SourceOffset)) {
7936           if (SourceHalfMask[SourceHalfMask[Input - SourceOffset]] == -1) {
7937             SourceHalfMask[SourceHalfMask[Input - SourceOffset]] =
7938                 Input - SourceOffset;
7939             // We have to swap the uses in our half mask in one sweep.
7940             for (int &M : HalfMask)
7941               if (M == SourceHalfMask[Input - SourceOffset] + SourceOffset)
7942                 M = Input;
7943               else if (M == Input)
7944                 M = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7945           } else {
7946             assert(SourceHalfMask[SourceHalfMask[Input - SourceOffset]] ==
7947                        Input - SourceOffset &&
7948                    "Previous placement doesn't match!");
7949           }
7950           // Note that this correctly re-maps both when we do a swap and when
7951           // we observe the other side of the swap above. We rely on that to
7952           // avoid swapping the members of the input list directly.
7953           Input = SourceHalfMask[Input - SourceOffset] + SourceOffset;
7954         }
7955
7956         // Map the input's dword into the correct half.
7957         if (PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] == -1)
7958           PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] = Input / 2;
7959         else
7960           assert(PSHUFDMask[(Input - SourceOffset + DestOffset) / 2] ==
7961                      Input / 2 &&
7962                  "Previous placement doesn't match!");
7963       }
7964
7965       // And just directly shift any other-half mask elements to be same-half
7966       // as we will have mirrored the dword containing the element into the
7967       // same position within that half.
7968       for (int &M : HalfMask)
7969         if (M >= SourceOffset && M < SourceOffset + 4) {
7970           M = M - SourceOffset + DestOffset;
7971           assert(M >= 0 && "This should never wrap below zero!");
7972         }
7973       return;
7974     }
7975
7976     // Ensure we have the input in a viable dword of its current half. This
7977     // is particularly tricky because the original position may be clobbered
7978     // by inputs being moved and *staying* in that half.
7979     if (IncomingInputs.size() == 1) {
7980       if (isWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
7981         int InputFixed = std::find(std::begin(SourceHalfMask),
7982                                    std::end(SourceHalfMask), -1) -
7983                          std::begin(SourceHalfMask) + SourceOffset;
7984         SourceHalfMask[InputFixed - SourceOffset] =
7985             IncomingInputs[0] - SourceOffset;
7986         std::replace(HalfMask.begin(), HalfMask.end(), IncomingInputs[0],
7987                      InputFixed);
7988         IncomingInputs[0] = InputFixed;
7989       }
7990     } else if (IncomingInputs.size() == 2) {
7991       if (IncomingInputs[0] / 2 != IncomingInputs[1] / 2 ||
7992           isDWordClobbered(SourceHalfMask, IncomingInputs[0] - SourceOffset)) {
7993         // We have two non-adjacent or clobbered inputs we need to extract from
7994         // the source half. To do this, we need to map them into some adjacent
7995         // dword slot in the source mask.
7996         int InputsFixed[2] = {IncomingInputs[0] - SourceOffset,
7997                               IncomingInputs[1] - SourceOffset};
7998
7999         // If there is a free slot in the source half mask adjacent to one of
8000         // the inputs, place the other input in it. We use (Index XOR 1) to
8001         // compute an adjacent index.
8002         if (!isWordClobbered(SourceHalfMask, InputsFixed[0]) &&
8003             SourceHalfMask[InputsFixed[0] ^ 1] == -1) {
8004           SourceHalfMask[InputsFixed[0]] = InputsFixed[0];
8005           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8006           InputsFixed[1] = InputsFixed[0] ^ 1;
8007         } else if (!isWordClobbered(SourceHalfMask, InputsFixed[1]) &&
8008                    SourceHalfMask[InputsFixed[1] ^ 1] == -1) {
8009           SourceHalfMask[InputsFixed[1]] = InputsFixed[1];
8010           SourceHalfMask[InputsFixed[1] ^ 1] = InputsFixed[0];
8011           InputsFixed[0] = InputsFixed[1] ^ 1;
8012         } else if (SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] == -1 &&
8013                    SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] == -1) {
8014           // The two inputs are in the same DWord but it is clobbered and the
8015           // adjacent DWord isn't used at all. Move both inputs to the free
8016           // slot.
8017           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1)] = InputsFixed[0];
8018           SourceHalfMask[2 * ((InputsFixed[0] / 2) ^ 1) + 1] = InputsFixed[1];
8019           InputsFixed[0] = 2 * ((InputsFixed[0] / 2) ^ 1);
8020           InputsFixed[1] = 2 * ((InputsFixed[0] / 2) ^ 1) + 1;
8021         } else {
8022           // The only way we hit this point is if there is no clobbering
8023           // (because there are no off-half inputs to this half) and there is no
8024           // free slot adjacent to one of the inputs. In this case, we have to
8025           // swap an input with a non-input.
8026           for (int i = 0; i < 4; ++i)
8027             assert((SourceHalfMask[i] == -1 || SourceHalfMask[i] == i) &&
8028                    "We can't handle any clobbers here!");
8029           assert(InputsFixed[1] != (InputsFixed[0] ^ 1) &&
8030                  "Cannot have adjacent inputs here!");
8031
8032           SourceHalfMask[InputsFixed[0] ^ 1] = InputsFixed[1];
8033           SourceHalfMask[InputsFixed[1]] = InputsFixed[0] ^ 1;
8034
8035           // We also have to update the final source mask in this case because
8036           // it may need to undo the above swap.
8037           for (int &M : FinalSourceHalfMask)
8038             if (M == (InputsFixed[0] ^ 1) + SourceOffset)
8039               M = InputsFixed[1] + SourceOffset;
8040             else if (M == InputsFixed[1] + SourceOffset)
8041               M = (InputsFixed[0] ^ 1) + SourceOffset;
8042
8043           InputsFixed[1] = InputsFixed[0] ^ 1;
8044         }
8045
8046         // Point everything at the fixed inputs.
8047         for (int &M : HalfMask)
8048           if (M == IncomingInputs[0])
8049             M = InputsFixed[0] + SourceOffset;
8050           else if (M == IncomingInputs[1])
8051             M = InputsFixed[1] + SourceOffset;
8052
8053         IncomingInputs[0] = InputsFixed[0] + SourceOffset;
8054         IncomingInputs[1] = InputsFixed[1] + SourceOffset;
8055       }
8056     } else {
8057       llvm_unreachable("Unhandled input size!");
8058     }
8059
8060     // Now hoist the DWord down to the right half.
8061     int FreeDWord = (PSHUFDMask[DestOffset / 2] == -1 ? 0 : 1) + DestOffset / 2;
8062     assert(PSHUFDMask[FreeDWord] == -1 && "DWord not free");
8063     PSHUFDMask[FreeDWord] = IncomingInputs[0] / 2;
8064     for (int &M : HalfMask)
8065       for (int Input : IncomingInputs)
8066         if (M == Input)
8067           M = FreeDWord * 2 + Input % 2;
8068   };
8069   moveInputsToRightHalf(HToLInputs, LToLInputs, PSHUFHMask, LoMask, HiMask,
8070                         /*SourceOffset*/ 4, /*DestOffset*/ 0);
8071   moveInputsToRightHalf(LToHInputs, HToHInputs, PSHUFLMask, HiMask, LoMask,
8072                         /*SourceOffset*/ 0, /*DestOffset*/ 4);
8073
8074   // Now enact all the shuffles we've computed to move the inputs into their
8075   // target half.
8076   if (!isNoopShuffleMask(PSHUFLMask))
8077     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
8078                     getV4X86ShuffleImm8ForMask(PSHUFLMask, DAG));
8079   if (!isNoopShuffleMask(PSHUFHMask))
8080     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
8081                     getV4X86ShuffleImm8ForMask(PSHUFHMask, DAG));
8082   if (!isNoopShuffleMask(PSHUFDMask))
8083     V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8084                     DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32,
8085                                 DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V),
8086                                 getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
8087
8088   // At this point, each half should contain all its inputs, and we can then
8089   // just shuffle them into their final position.
8090   assert(std::count_if(LoMask.begin(), LoMask.end(),
8091                        [](int M) { return M >= 4; }) == 0 &&
8092          "Failed to lift all the high half inputs to the low mask!");
8093   assert(std::count_if(HiMask.begin(), HiMask.end(),
8094                        [](int M) { return M >= 0 && M < 4; }) == 0 &&
8095          "Failed to lift all the low half inputs to the high mask!");
8096
8097   // Do a half shuffle for the low mask.
8098   if (!isNoopShuffleMask(LoMask))
8099     V = DAG.getNode(X86ISD::PSHUFLW, DL, MVT::v8i16, V,
8100                     getV4X86ShuffleImm8ForMask(LoMask, DAG));
8101
8102   // Do a half shuffle with the high mask after shifting its values down.
8103   for (int &M : HiMask)
8104     if (M >= 0)
8105       M -= 4;
8106   if (!isNoopShuffleMask(HiMask))
8107     V = DAG.getNode(X86ISD::PSHUFHW, DL, MVT::v8i16, V,
8108                     getV4X86ShuffleImm8ForMask(HiMask, DAG));
8109
8110   return V;
8111 }
8112
8113 /// \brief Helper to form a PSHUFB-based shuffle+blend.
8114 static SDValue lowerVectorShuffleAsPSHUFB(SDLoc DL, MVT VT, SDValue V1,
8115                                           SDValue V2, ArrayRef<int> Mask,
8116                                           SelectionDAG &DAG, bool &V1InUse,
8117                                           bool &V2InUse) {
8118   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
8119   SDValue V1Mask[16];
8120   SDValue V2Mask[16];
8121   V1InUse = false;
8122   V2InUse = false;
8123
8124   int Size = Mask.size();
8125   int Scale = 16 / Size;
8126   for (int i = 0; i < 16; ++i) {
8127     if (Mask[i / Scale] == -1) {
8128       V1Mask[i] = V2Mask[i] = DAG.getUNDEF(MVT::i8);
8129     } else {
8130       const int ZeroMask = 0x80;
8131       int V1Idx = Mask[i / Scale] < Size ? Mask[i / Scale] * Scale + i % Scale
8132                                           : ZeroMask;
8133       int V2Idx = Mask[i / Scale] < Size
8134                       ? ZeroMask
8135                       : (Mask[i / Scale] - Size) * Scale + i % Scale;
8136       if (Zeroable[i / Scale])
8137         V1Idx = V2Idx = ZeroMask;
8138       V1Mask[i] = DAG.getConstant(V1Idx, MVT::i8);
8139       V2Mask[i] = DAG.getConstant(V2Idx, MVT::i8);
8140       V1InUse |= (ZeroMask != V1Idx);
8141       V2InUse |= (ZeroMask != V2Idx);
8142     }
8143   }
8144
8145   if (V1InUse)
8146     V1 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8147                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V1),
8148                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V1Mask));
8149   if (V2InUse)
8150     V2 = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8,
8151                      DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, V2),
8152                      DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, V2Mask));
8153
8154   // If we need shuffled inputs from both, blend the two.
8155   SDValue V;
8156   if (V1InUse && V2InUse)
8157     V = DAG.getNode(ISD::OR, DL, MVT::v16i8, V1, V2);
8158   else
8159     V = V1InUse ? V1 : V2;
8160
8161   // Cast the result back to the correct type.
8162   return DAG.getNode(ISD::BITCAST, DL, VT, V);
8163 }
8164
8165 /// \brief Generic lowering of 8-lane i16 shuffles.
8166 ///
8167 /// This handles both single-input shuffles and combined shuffle/blends with
8168 /// two inputs. The single input shuffles are immediately delegated to
8169 /// a dedicated lowering routine.
8170 ///
8171 /// The blends are lowered in one of three fundamental ways. If there are few
8172 /// enough inputs, it delegates to a basic UNPCK-based strategy. If the shuffle
8173 /// of the input is significantly cheaper when lowered as an interleaving of
8174 /// the two inputs, try to interleave them. Otherwise, blend the low and high
8175 /// halves of the inputs separately (making them have relatively few inputs)
8176 /// and then concatenate them.
8177 static SDValue lowerV8I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8178                                        const X86Subtarget *Subtarget,
8179                                        SelectionDAG &DAG) {
8180   SDLoc DL(Op);
8181   assert(Op.getSimpleValueType() == MVT::v8i16 && "Bad shuffle type!");
8182   assert(V1.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8183   assert(V2.getSimpleValueType() == MVT::v8i16 && "Bad operand type!");
8184   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8185   ArrayRef<int> OrigMask = SVOp->getMask();
8186   int MaskStorage[8] = {OrigMask[0], OrigMask[1], OrigMask[2], OrigMask[3],
8187                         OrigMask[4], OrigMask[5], OrigMask[6], OrigMask[7]};
8188   MutableArrayRef<int> Mask(MaskStorage);
8189
8190   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
8191
8192   // Whenever we can lower this as a zext, that instruction is strictly faster
8193   // than any alternative.
8194   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8195           DL, MVT::v8i16, V1, V2, OrigMask, Subtarget, DAG))
8196     return ZExt;
8197
8198   auto isV1 = [](int M) { return M >= 0 && M < 8; };
8199   (void)isV1;
8200   auto isV2 = [](int M) { return M >= 8; };
8201
8202   int NumV2Inputs = std::count_if(Mask.begin(), Mask.end(), isV2);
8203
8204   if (NumV2Inputs == 0) {
8205     // Check for being able to broadcast a single element.
8206     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i16, V1,
8207                                                           Mask, Subtarget, DAG))
8208       return Broadcast;
8209
8210     // Try to use shift instructions.
8211     if (SDValue Shift =
8212             lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V1, Mask, DAG))
8213       return Shift;
8214
8215     // Use dedicated unpack instructions for masks that match their pattern.
8216     if (isShuffleEquivalent(V1, V1, Mask, {0, 0, 1, 1, 2, 2, 3, 3}))
8217       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V1);
8218     if (isShuffleEquivalent(V1, V1, Mask, {4, 4, 5, 5, 6, 6, 7, 7}))
8219       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V1);
8220
8221     // Try to use byte rotation instructions.
8222     if (SDValue Rotate = lowerVectorShuffleAsByteRotate(DL, MVT::v8i16, V1, V1,
8223                                                         Mask, Subtarget, DAG))
8224       return Rotate;
8225
8226     return lowerV8I16GeneralSingleInputVectorShuffle(DL, V1, Mask, Subtarget,
8227                                                      DAG);
8228   }
8229
8230   assert(std::any_of(Mask.begin(), Mask.end(), isV1) &&
8231          "All single-input shuffles should be canonicalized to be V1-input "
8232          "shuffles.");
8233
8234   // Try to use shift instructions.
8235   if (SDValue Shift =
8236           lowerVectorShuffleAsShift(DL, MVT::v8i16, V1, V2, Mask, DAG))
8237     return Shift;
8238
8239   // There are special ways we can lower some single-element blends.
8240   if (NumV2Inputs == 1)
8241     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v8i16, V1, V2,
8242                                                          Mask, Subtarget, DAG))
8243       return V;
8244
8245   // We have different paths for blend lowering, but they all must use the
8246   // *exact* same predicate.
8247   bool IsBlendSupported = Subtarget->hasSSE41();
8248   if (IsBlendSupported)
8249     if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i16, V1, V2, Mask,
8250                                                   Subtarget, DAG))
8251       return Blend;
8252
8253   if (SDValue Masked =
8254           lowerVectorShuffleAsBitMask(DL, MVT::v8i16, V1, V2, Mask, DAG))
8255     return Masked;
8256
8257   // Use dedicated unpack instructions for masks that match their pattern.
8258   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 2, 10, 3, 11}))
8259     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i16, V1, V2);
8260   if (isShuffleEquivalent(V1, V2, Mask, {4, 12, 5, 13, 6, 14, 7, 15}))
8261     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i16, V1, V2);
8262
8263   // Try to use byte rotation instructions.
8264   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8265           DL, MVT::v8i16, V1, V2, Mask, Subtarget, DAG))
8266     return Rotate;
8267
8268   if (SDValue BitBlend =
8269           lowerVectorShuffleAsBitBlend(DL, MVT::v8i16, V1, V2, Mask, DAG))
8270     return BitBlend;
8271
8272   if (SDValue Unpack =
8273           lowerVectorShuffleAsUnpack(DL, MVT::v8i16, V1, V2, Mask, DAG))
8274     return Unpack;
8275
8276   // If we can't directly blend but can use PSHUFB, that will be better as it
8277   // can both shuffle and set up the inefficient blend.
8278   if (!IsBlendSupported && Subtarget->hasSSSE3()) {
8279     bool V1InUse, V2InUse;
8280     return lowerVectorShuffleAsPSHUFB(DL, MVT::v8i16, V1, V2, Mask, DAG,
8281                                       V1InUse, V2InUse);
8282   }
8283
8284   // We can always bit-blend if we have to so the fallback strategy is to
8285   // decompose into single-input permutes and blends.
8286   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i16, V1, V2,
8287                                                       Mask, DAG);
8288 }
8289
8290 /// \brief Check whether a compaction lowering can be done by dropping even
8291 /// elements and compute how many times even elements must be dropped.
8292 ///
8293 /// This handles shuffles which take every Nth element where N is a power of
8294 /// two. Example shuffle masks:
8295 ///
8296 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14,  0,  2,  4,  6,  8, 10, 12, 14
8297 ///  N = 1:  0,  2,  4,  6,  8, 10, 12, 14, 16, 18, 20, 22, 24, 26, 28, 30
8298 ///  N = 2:  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12,  0,  4,  8, 12
8299 ///  N = 2:  0,  4,  8, 12, 16, 20, 24, 28,  0,  4,  8, 12, 16, 20, 24, 28
8300 ///  N = 3:  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8,  0,  8
8301 ///  N = 3:  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24,  0,  8, 16, 24
8302 ///
8303 /// Any of these lanes can of course be undef.
8304 ///
8305 /// This routine only supports N <= 3.
8306 /// FIXME: Evaluate whether either AVX or AVX-512 have any opportunities here
8307 /// for larger N.
8308 ///
8309 /// \returns N above, or the number of times even elements must be dropped if
8310 /// there is such a number. Otherwise returns zero.
8311 static int canLowerByDroppingEvenElements(ArrayRef<int> Mask) {
8312   // Figure out whether we're looping over two inputs or just one.
8313   bool IsSingleInput = isSingleInputShuffleMask(Mask);
8314
8315   // The modulus for the shuffle vector entries is based on whether this is
8316   // a single input or not.
8317   int ShuffleModulus = Mask.size() * (IsSingleInput ? 1 : 2);
8318   assert(isPowerOf2_32((uint32_t)ShuffleModulus) &&
8319          "We should only be called with masks with a power-of-2 size!");
8320
8321   uint64_t ModMask = (uint64_t)ShuffleModulus - 1;
8322
8323   // We track whether the input is viable for all power-of-2 strides 2^1, 2^2,
8324   // and 2^3 simultaneously. This is because we may have ambiguity with
8325   // partially undef inputs.
8326   bool ViableForN[3] = {true, true, true};
8327
8328   for (int i = 0, e = Mask.size(); i < e; ++i) {
8329     // Ignore undef lanes, we'll optimistically collapse them to the pattern we
8330     // want.
8331     if (Mask[i] == -1)
8332       continue;
8333
8334     bool IsAnyViable = false;
8335     for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8336       if (ViableForN[j]) {
8337         uint64_t N = j + 1;
8338
8339         // The shuffle mask must be equal to (i * 2^N) % M.
8340         if ((uint64_t)Mask[i] == (((uint64_t)i << N) & ModMask))
8341           IsAnyViable = true;
8342         else
8343           ViableForN[j] = false;
8344       }
8345     // Early exit if we exhaust the possible powers of two.
8346     if (!IsAnyViable)
8347       break;
8348   }
8349
8350   for (unsigned j = 0; j != array_lengthof(ViableForN); ++j)
8351     if (ViableForN[j])
8352       return j + 1;
8353
8354   // Return 0 as there is no viable power of two.
8355   return 0;
8356 }
8357
8358 /// \brief Generic lowering of v16i8 shuffles.
8359 ///
8360 /// This is a hybrid strategy to lower v16i8 vectors. It first attempts to
8361 /// detect any complexity reducing interleaving. If that doesn't help, it uses
8362 /// UNPCK to spread the i8 elements across two i16-element vectors, and uses
8363 /// the existing lowering for v8i16 blends on each half, finally PACK-ing them
8364 /// back together.
8365 static SDValue lowerV16I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8366                                        const X86Subtarget *Subtarget,
8367                                        SelectionDAG &DAG) {
8368   SDLoc DL(Op);
8369   assert(Op.getSimpleValueType() == MVT::v16i8 && "Bad shuffle type!");
8370   assert(V1.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8371   assert(V2.getSimpleValueType() == MVT::v16i8 && "Bad operand type!");
8372   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
8373   ArrayRef<int> Mask = SVOp->getMask();
8374   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
8375
8376   // Try to use shift instructions.
8377   if (SDValue Shift =
8378           lowerVectorShuffleAsShift(DL, MVT::v16i8, V1, V2, Mask, DAG))
8379     return Shift;
8380
8381   // Try to use byte rotation instructions.
8382   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
8383           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8384     return Rotate;
8385
8386   // Try to use a zext lowering.
8387   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(
8388           DL, MVT::v16i8, V1, V2, Mask, Subtarget, DAG))
8389     return ZExt;
8390
8391   int NumV2Elements =
8392       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 16; });
8393
8394   // For single-input shuffles, there are some nicer lowering tricks we can use.
8395   if (NumV2Elements == 0) {
8396     // Check for being able to broadcast a single element.
8397     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i8, V1,
8398                                                           Mask, Subtarget, DAG))
8399       return Broadcast;
8400
8401     // Check whether we can widen this to an i16 shuffle by duplicating bytes.
8402     // Notably, this handles splat and partial-splat shuffles more efficiently.
8403     // However, it only makes sense if the pre-duplication shuffle simplifies
8404     // things significantly. Currently, this means we need to be able to
8405     // express the pre-duplication shuffle as an i16 shuffle.
8406     //
8407     // FIXME: We should check for other patterns which can be widened into an
8408     // i16 shuffle as well.
8409     auto canWidenViaDuplication = [](ArrayRef<int> Mask) {
8410       for (int i = 0; i < 16; i += 2)
8411         if (Mask[i] != -1 && Mask[i + 1] != -1 && Mask[i] != Mask[i + 1])
8412           return false;
8413
8414       return true;
8415     };
8416     auto tryToWidenViaDuplication = [&]() -> SDValue {
8417       if (!canWidenViaDuplication(Mask))
8418         return SDValue();
8419       SmallVector<int, 4> LoInputs;
8420       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(LoInputs),
8421                    [](int M) { return M >= 0 && M < 8; });
8422       std::sort(LoInputs.begin(), LoInputs.end());
8423       LoInputs.erase(std::unique(LoInputs.begin(), LoInputs.end()),
8424                      LoInputs.end());
8425       SmallVector<int, 4> HiInputs;
8426       std::copy_if(Mask.begin(), Mask.end(), std::back_inserter(HiInputs),
8427                    [](int M) { return M >= 8; });
8428       std::sort(HiInputs.begin(), HiInputs.end());
8429       HiInputs.erase(std::unique(HiInputs.begin(), HiInputs.end()),
8430                      HiInputs.end());
8431
8432       bool TargetLo = LoInputs.size() >= HiInputs.size();
8433       ArrayRef<int> InPlaceInputs = TargetLo ? LoInputs : HiInputs;
8434       ArrayRef<int> MovingInputs = TargetLo ? HiInputs : LoInputs;
8435
8436       int PreDupI16Shuffle[] = {-1, -1, -1, -1, -1, -1, -1, -1};
8437       SmallDenseMap<int, int, 8> LaneMap;
8438       for (int I : InPlaceInputs) {
8439         PreDupI16Shuffle[I/2] = I/2;
8440         LaneMap[I] = I;
8441       }
8442       int j = TargetLo ? 0 : 4, je = j + 4;
8443       for (int i = 0, ie = MovingInputs.size(); i < ie; ++i) {
8444         // Check if j is already a shuffle of this input. This happens when
8445         // there are two adjacent bytes after we move the low one.
8446         if (PreDupI16Shuffle[j] != MovingInputs[i] / 2) {
8447           // If we haven't yet mapped the input, search for a slot into which
8448           // we can map it.
8449           while (j < je && PreDupI16Shuffle[j] != -1)
8450             ++j;
8451
8452           if (j == je)
8453             // We can't place the inputs into a single half with a simple i16 shuffle, so bail.
8454             return SDValue();
8455
8456           // Map this input with the i16 shuffle.
8457           PreDupI16Shuffle[j] = MovingInputs[i] / 2;
8458         }
8459
8460         // Update the lane map based on the mapping we ended up with.
8461         LaneMap[MovingInputs[i]] = 2 * j + MovingInputs[i] % 2;
8462       }
8463       V1 = DAG.getNode(
8464           ISD::BITCAST, DL, MVT::v16i8,
8465           DAG.getVectorShuffle(MVT::v8i16, DL,
8466                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8467                                DAG.getUNDEF(MVT::v8i16), PreDupI16Shuffle));
8468
8469       // Unpack the bytes to form the i16s that will be shuffled into place.
8470       V1 = DAG.getNode(TargetLo ? X86ISD::UNPCKL : X86ISD::UNPCKH, DL,
8471                        MVT::v16i8, V1, V1);
8472
8473       int PostDupI16Shuffle[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8474       for (int i = 0; i < 16; ++i)
8475         if (Mask[i] != -1) {
8476           int MappedMask = LaneMap[Mask[i]] - (TargetLo ? 0 : 8);
8477           assert(MappedMask < 8 && "Invalid v8 shuffle mask!");
8478           if (PostDupI16Shuffle[i / 2] == -1)
8479             PostDupI16Shuffle[i / 2] = MappedMask;
8480           else
8481             assert(PostDupI16Shuffle[i / 2] == MappedMask &&
8482                    "Conflicting entrties in the original shuffle!");
8483         }
8484       return DAG.getNode(
8485           ISD::BITCAST, DL, MVT::v16i8,
8486           DAG.getVectorShuffle(MVT::v8i16, DL,
8487                                DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1),
8488                                DAG.getUNDEF(MVT::v8i16), PostDupI16Shuffle));
8489     };
8490     if (SDValue V = tryToWidenViaDuplication())
8491       return V;
8492   }
8493
8494   // Use dedicated unpack instructions for masks that match their pattern.
8495   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8496                                          0, 16, 1, 17, 2, 18, 3, 19,
8497                                          // High half.
8498                                          4, 20, 5, 21, 6, 22, 7, 23}))
8499     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V1, V2);
8500   if (isShuffleEquivalent(V1, V2, Mask, {// Low half.
8501                                          8, 24, 9, 25, 10, 26, 11, 27,
8502                                          // High half.
8503                                          12, 28, 13, 29, 14, 30, 15, 31}))
8504     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V1, V2);
8505
8506   // Check for SSSE3 which lets us lower all v16i8 shuffles much more directly
8507   // with PSHUFB. It is important to do this before we attempt to generate any
8508   // blends but after all of the single-input lowerings. If the single input
8509   // lowerings can find an instruction sequence that is faster than a PSHUFB, we
8510   // want to preserve that and we can DAG combine any longer sequences into
8511   // a PSHUFB in the end. But once we start blending from multiple inputs,
8512   // the complexity of DAG combining bad patterns back into PSHUFB is too high,
8513   // and there are *very* few patterns that would actually be faster than the
8514   // PSHUFB approach because of its ability to zero lanes.
8515   //
8516   // FIXME: The only exceptions to the above are blends which are exact
8517   // interleavings with direct instructions supporting them. We currently don't
8518   // handle those well here.
8519   if (Subtarget->hasSSSE3()) {
8520     bool V1InUse = false;
8521     bool V2InUse = false;
8522
8523     SDValue PSHUFB = lowerVectorShuffleAsPSHUFB(DL, MVT::v16i8, V1, V2, Mask,
8524                                                 DAG, V1InUse, V2InUse);
8525
8526     // If both V1 and V2 are in use and we can use a direct blend or an unpack,
8527     // do so. This avoids using them to handle blends-with-zero which is
8528     // important as a single pshufb is significantly faster for that.
8529     if (V1InUse && V2InUse) {
8530       if (Subtarget->hasSSE41())
8531         if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i8, V1, V2,
8532                                                       Mask, Subtarget, DAG))
8533           return Blend;
8534
8535       // We can use an unpack to do the blending rather than an or in some
8536       // cases. Even though the or may be (very minorly) more efficient, we
8537       // preference this lowering because there are common cases where part of
8538       // the complexity of the shuffles goes away when we do the final blend as
8539       // an unpack.
8540       // FIXME: It might be worth trying to detect if the unpack-feeding
8541       // shuffles will both be pshufb, in which case we shouldn't bother with
8542       // this.
8543       if (SDValue Unpack =
8544               lowerVectorShuffleAsUnpack(DL, MVT::v16i8, V1, V2, Mask, DAG))
8545         return Unpack;
8546     }
8547
8548     return PSHUFB;
8549   }
8550
8551   // There are special ways we can lower some single-element blends.
8552   if (NumV2Elements == 1)
8553     if (SDValue V = lowerVectorShuffleAsElementInsertion(DL, MVT::v16i8, V1, V2,
8554                                                          Mask, Subtarget, DAG))
8555       return V;
8556
8557   if (SDValue BitBlend =
8558           lowerVectorShuffleAsBitBlend(DL, MVT::v16i8, V1, V2, Mask, DAG))
8559     return BitBlend;
8560
8561   // Check whether a compaction lowering can be done. This handles shuffles
8562   // which take every Nth element for some even N. See the helper function for
8563   // details.
8564   //
8565   // We special case these as they can be particularly efficiently handled with
8566   // the PACKUSB instruction on x86 and they show up in common patterns of
8567   // rearranging bytes to truncate wide elements.
8568   if (int NumEvenDrops = canLowerByDroppingEvenElements(Mask)) {
8569     // NumEvenDrops is the power of two stride of the elements. Another way of
8570     // thinking about it is that we need to drop the even elements this many
8571     // times to get the original input.
8572     bool IsSingleInput = isSingleInputShuffleMask(Mask);
8573
8574     // First we need to zero all the dropped bytes.
8575     assert(NumEvenDrops <= 3 &&
8576            "No support for dropping even elements more than 3 times.");
8577     // We use the mask type to pick which bytes are preserved based on how many
8578     // elements are dropped.
8579     MVT MaskVTs[] = { MVT::v8i16, MVT::v4i32, MVT::v2i64 };
8580     SDValue ByteClearMask =
8581         DAG.getNode(ISD::BITCAST, DL, MVT::v16i8,
8582                     DAG.getConstant(0xFF, MaskVTs[NumEvenDrops - 1]));
8583     V1 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V1, ByteClearMask);
8584     if (!IsSingleInput)
8585       V2 = DAG.getNode(ISD::AND, DL, MVT::v16i8, V2, ByteClearMask);
8586
8587     // Now pack things back together.
8588     V1 = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V1);
8589     V2 = IsSingleInput ? V1 : DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V2);
8590     SDValue Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, V1, V2);
8591     for (int i = 1; i < NumEvenDrops; ++i) {
8592       Result = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, Result);
8593       Result = DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, Result, Result);
8594     }
8595
8596     return Result;
8597   }
8598
8599   // Handle multi-input cases by blending single-input shuffles.
8600   if (NumV2Elements > 0)
8601     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v16i8, V1, V2,
8602                                                       Mask, DAG);
8603
8604   // The fallback path for single-input shuffles widens this into two v8i16
8605   // vectors with unpacks, shuffles those, and then pulls them back together
8606   // with a pack.
8607   SDValue V = V1;
8608
8609   int LoBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8610   int HiBlendMask[8] = {-1, -1, -1, -1, -1, -1, -1, -1};
8611   for (int i = 0; i < 16; ++i)
8612     if (Mask[i] >= 0)
8613       (i < 8 ? LoBlendMask[i] : HiBlendMask[i % 8]) = Mask[i];
8614
8615   SDValue Zero = getZeroVector(MVT::v8i16, Subtarget, DAG, DL);
8616
8617   SDValue VLoHalf, VHiHalf;
8618   // Check if any of the odd lanes in the v16i8 are used. If not, we can mask
8619   // them out and avoid using UNPCK{L,H} to extract the elements of V as
8620   // i16s.
8621   if (std::none_of(std::begin(LoBlendMask), std::end(LoBlendMask),
8622                    [](int M) { return M >= 0 && M % 2 == 1; }) &&
8623       std::none_of(std::begin(HiBlendMask), std::end(HiBlendMask),
8624                    [](int M) { return M >= 0 && M % 2 == 1; })) {
8625     // Use a mask to drop the high bytes.
8626     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
8627     VLoHalf = DAG.getNode(ISD::AND, DL, MVT::v8i16, VLoHalf,
8628                      DAG.getConstant(0x00FF, MVT::v8i16));
8629
8630     // This will be a single vector shuffle instead of a blend so nuke VHiHalf.
8631     VHiHalf = DAG.getUNDEF(MVT::v8i16);
8632
8633     // Squash the masks to point directly into VLoHalf.
8634     for (int &M : LoBlendMask)
8635       if (M >= 0)
8636         M /= 2;
8637     for (int &M : HiBlendMask)
8638       if (M >= 0)
8639         M /= 2;
8640   } else {
8641     // Otherwise just unpack the low half of V into VLoHalf and the high half into
8642     // VHiHalf so that we can blend them as i16s.
8643     VLoHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8644                      DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i8, V, Zero));
8645     VHiHalf = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16,
8646                      DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i8, V, Zero));
8647   }
8648
8649   SDValue LoV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, LoBlendMask);
8650   SDValue HiV = DAG.getVectorShuffle(MVT::v8i16, DL, VLoHalf, VHiHalf, HiBlendMask);
8651
8652   return DAG.getNode(X86ISD::PACKUS, DL, MVT::v16i8, LoV, HiV);
8653 }
8654
8655 /// \brief Dispatching routine to lower various 128-bit x86 vector shuffles.
8656 ///
8657 /// This routine breaks down the specific type of 128-bit shuffle and
8658 /// dispatches to the lowering routines accordingly.
8659 static SDValue lower128BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
8660                                         MVT VT, const X86Subtarget *Subtarget,
8661                                         SelectionDAG &DAG) {
8662   switch (VT.SimpleTy) {
8663   case MVT::v2i64:
8664     return lowerV2I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8665   case MVT::v2f64:
8666     return lowerV2F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
8667   case MVT::v4i32:
8668     return lowerV4I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8669   case MVT::v4f32:
8670     return lowerV4F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
8671   case MVT::v8i16:
8672     return lowerV8I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
8673   case MVT::v16i8:
8674     return lowerV16I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
8675
8676   default:
8677     llvm_unreachable("Unimplemented!");
8678   }
8679 }
8680
8681 /// \brief Helper function to test whether a shuffle mask could be
8682 /// simplified by widening the elements being shuffled.
8683 ///
8684 /// Appends the mask for wider elements in WidenedMask if valid. Otherwise
8685 /// leaves it in an unspecified state.
8686 ///
8687 /// NOTE: This must handle normal vector shuffle masks and *target* vector
8688 /// shuffle masks. The latter have the special property of a '-2' representing
8689 /// a zero-ed lane of a vector.
8690 static bool canWidenShuffleElements(ArrayRef<int> Mask,
8691                                     SmallVectorImpl<int> &WidenedMask) {
8692   for (int i = 0, Size = Mask.size(); i < Size; i += 2) {
8693     // If both elements are undef, its trivial.
8694     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] == SM_SentinelUndef) {
8695       WidenedMask.push_back(SM_SentinelUndef);
8696       continue;
8697     }
8698
8699     // Check for an undef mask and a mask value properly aligned to fit with
8700     // a pair of values. If we find such a case, use the non-undef mask's value.
8701     if (Mask[i] == SM_SentinelUndef && Mask[i + 1] >= 0 && Mask[i + 1] % 2 == 1) {
8702       WidenedMask.push_back(Mask[i + 1] / 2);
8703       continue;
8704     }
8705     if (Mask[i + 1] == SM_SentinelUndef && Mask[i] >= 0 && Mask[i] % 2 == 0) {
8706       WidenedMask.push_back(Mask[i] / 2);
8707       continue;
8708     }
8709
8710     // When zeroing, we need to spread the zeroing across both lanes to widen.
8711     if (Mask[i] == SM_SentinelZero || Mask[i + 1] == SM_SentinelZero) {
8712       if ((Mask[i] == SM_SentinelZero || Mask[i] == SM_SentinelUndef) &&
8713           (Mask[i + 1] == SM_SentinelZero || Mask[i + 1] == SM_SentinelUndef)) {
8714         WidenedMask.push_back(SM_SentinelZero);
8715         continue;
8716       }
8717       return false;
8718     }
8719
8720     // Finally check if the two mask values are adjacent and aligned with
8721     // a pair.
8722     if (Mask[i] != SM_SentinelUndef && Mask[i] % 2 == 0 && Mask[i] + 1 == Mask[i + 1]) {
8723       WidenedMask.push_back(Mask[i] / 2);
8724       continue;
8725     }
8726
8727     // Otherwise we can't safely widen the elements used in this shuffle.
8728     return false;
8729   }
8730   assert(WidenedMask.size() == Mask.size() / 2 &&
8731          "Incorrect size of mask after widening the elements!");
8732
8733   return true;
8734 }
8735
8736 /// \brief Generic routine to split vector shuffle into half-sized shuffles.
8737 ///
8738 /// This routine just extracts two subvectors, shuffles them independently, and
8739 /// then concatenates them back together. This should work effectively with all
8740 /// AVX vector shuffle types.
8741 static SDValue splitAndLowerVectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8742                                           SDValue V2, ArrayRef<int> Mask,
8743                                           SelectionDAG &DAG) {
8744   assert(VT.getSizeInBits() >= 256 &&
8745          "Only for 256-bit or wider vector shuffles!");
8746   assert(V1.getSimpleValueType() == VT && "Bad operand type!");
8747   assert(V2.getSimpleValueType() == VT && "Bad operand type!");
8748
8749   ArrayRef<int> LoMask = Mask.slice(0, Mask.size() / 2);
8750   ArrayRef<int> HiMask = Mask.slice(Mask.size() / 2);
8751
8752   int NumElements = VT.getVectorNumElements();
8753   int SplitNumElements = NumElements / 2;
8754   MVT ScalarVT = VT.getScalarType();
8755   MVT SplitVT = MVT::getVectorVT(ScalarVT, NumElements / 2);
8756
8757   // Rather than splitting build-vectors, just build two narrower build
8758   // vectors. This helps shuffling with splats and zeros.
8759   auto SplitVector = [&](SDValue V) {
8760     while (V.getOpcode() == ISD::BITCAST)
8761       V = V->getOperand(0);
8762
8763     MVT OrigVT = V.getSimpleValueType();
8764     int OrigNumElements = OrigVT.getVectorNumElements();
8765     int OrigSplitNumElements = OrigNumElements / 2;
8766     MVT OrigScalarVT = OrigVT.getScalarType();
8767     MVT OrigSplitVT = MVT::getVectorVT(OrigScalarVT, OrigNumElements / 2);
8768
8769     SDValue LoV, HiV;
8770
8771     auto *BV = dyn_cast<BuildVectorSDNode>(V);
8772     if (!BV) {
8773       LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8774                         DAG.getIntPtrConstant(0));
8775       HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigSplitVT, V,
8776                         DAG.getIntPtrConstant(OrigSplitNumElements));
8777     } else {
8778
8779       SmallVector<SDValue, 16> LoOps, HiOps;
8780       for (int i = 0; i < OrigSplitNumElements; ++i) {
8781         LoOps.push_back(BV->getOperand(i));
8782         HiOps.push_back(BV->getOperand(i + OrigSplitNumElements));
8783       }
8784       LoV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, LoOps);
8785       HiV = DAG.getNode(ISD::BUILD_VECTOR, DL, OrigSplitVT, HiOps);
8786     }
8787     return std::make_pair(DAG.getNode(ISD::BITCAST, DL, SplitVT, LoV),
8788                           DAG.getNode(ISD::BITCAST, DL, SplitVT, HiV));
8789   };
8790
8791   SDValue LoV1, HiV1, LoV2, HiV2;
8792   std::tie(LoV1, HiV1) = SplitVector(V1);
8793   std::tie(LoV2, HiV2) = SplitVector(V2);
8794
8795   // Now create two 4-way blends of these half-width vectors.
8796   auto HalfBlend = [&](ArrayRef<int> HalfMask) {
8797     bool UseLoV1 = false, UseHiV1 = false, UseLoV2 = false, UseHiV2 = false;
8798     SmallVector<int, 32> V1BlendMask, V2BlendMask, BlendMask;
8799     for (int i = 0; i < SplitNumElements; ++i) {
8800       int M = HalfMask[i];
8801       if (M >= NumElements) {
8802         if (M >= NumElements + SplitNumElements)
8803           UseHiV2 = true;
8804         else
8805           UseLoV2 = true;
8806         V2BlendMask.push_back(M - NumElements);
8807         V1BlendMask.push_back(-1);
8808         BlendMask.push_back(SplitNumElements + i);
8809       } else if (M >= 0) {
8810         if (M >= SplitNumElements)
8811           UseHiV1 = true;
8812         else
8813           UseLoV1 = true;
8814         V2BlendMask.push_back(-1);
8815         V1BlendMask.push_back(M);
8816         BlendMask.push_back(i);
8817       } else {
8818         V2BlendMask.push_back(-1);
8819         V1BlendMask.push_back(-1);
8820         BlendMask.push_back(-1);
8821       }
8822     }
8823
8824     // Because the lowering happens after all combining takes place, we need to
8825     // manually combine these blend masks as much as possible so that we create
8826     // a minimal number of high-level vector shuffle nodes.
8827
8828     // First try just blending the halves of V1 or V2.
8829     if (!UseLoV1 && !UseHiV1 && !UseLoV2 && !UseHiV2)
8830       return DAG.getUNDEF(SplitVT);
8831     if (!UseLoV2 && !UseHiV2)
8832       return DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
8833     if (!UseLoV1 && !UseHiV1)
8834       return DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
8835
8836     SDValue V1Blend, V2Blend;
8837     if (UseLoV1 && UseHiV1) {
8838       V1Blend =
8839         DAG.getVectorShuffle(SplitVT, DL, LoV1, HiV1, V1BlendMask);
8840     } else {
8841       // We only use half of V1 so map the usage down into the final blend mask.
8842       V1Blend = UseLoV1 ? LoV1 : HiV1;
8843       for (int i = 0; i < SplitNumElements; ++i)
8844         if (BlendMask[i] >= 0 && BlendMask[i] < SplitNumElements)
8845           BlendMask[i] = V1BlendMask[i] - (UseLoV1 ? 0 : SplitNumElements);
8846     }
8847     if (UseLoV2 && UseHiV2) {
8848       V2Blend =
8849         DAG.getVectorShuffle(SplitVT, DL, LoV2, HiV2, V2BlendMask);
8850     } else {
8851       // We only use half of V2 so map the usage down into the final blend mask.
8852       V2Blend = UseLoV2 ? LoV2 : HiV2;
8853       for (int i = 0; i < SplitNumElements; ++i)
8854         if (BlendMask[i] >= SplitNumElements)
8855           BlendMask[i] = V2BlendMask[i] + (UseLoV2 ? SplitNumElements : 0);
8856     }
8857     return DAG.getVectorShuffle(SplitVT, DL, V1Blend, V2Blend, BlendMask);
8858   };
8859   SDValue Lo = HalfBlend(LoMask);
8860   SDValue Hi = HalfBlend(HiMask);
8861   return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, Lo, Hi);
8862 }
8863
8864 /// \brief Either split a vector in halves or decompose the shuffles and the
8865 /// blend.
8866 ///
8867 /// This is provided as a good fallback for many lowerings of non-single-input
8868 /// shuffles with more than one 128-bit lane. In those cases, we want to select
8869 /// between splitting the shuffle into 128-bit components and stitching those
8870 /// back together vs. extracting the single-input shuffles and blending those
8871 /// results.
8872 static SDValue lowerVectorShuffleAsSplitOrBlend(SDLoc DL, MVT VT, SDValue V1,
8873                                                 SDValue V2, ArrayRef<int> Mask,
8874                                                 SelectionDAG &DAG) {
8875   assert(!isSingleInputShuffleMask(Mask) && "This routine must not be used to "
8876                                             "lower single-input shuffles as it "
8877                                             "could then recurse on itself.");
8878   int Size = Mask.size();
8879
8880   // If this can be modeled as a broadcast of two elements followed by a blend,
8881   // prefer that lowering. This is especially important because broadcasts can
8882   // often fold with memory operands.
8883   auto DoBothBroadcast = [&] {
8884     int V1BroadcastIdx = -1, V2BroadcastIdx = -1;
8885     for (int M : Mask)
8886       if (M >= Size) {
8887         if (V2BroadcastIdx == -1)
8888           V2BroadcastIdx = M - Size;
8889         else if (M - Size != V2BroadcastIdx)
8890           return false;
8891       } else if (M >= 0) {
8892         if (V1BroadcastIdx == -1)
8893           V1BroadcastIdx = M;
8894         else if (M != V1BroadcastIdx)
8895           return false;
8896       }
8897     return true;
8898   };
8899   if (DoBothBroadcast())
8900     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask,
8901                                                       DAG);
8902
8903   // If the inputs all stem from a single 128-bit lane of each input, then we
8904   // split them rather than blending because the split will decompose to
8905   // unusually few instructions.
8906   int LaneCount = VT.getSizeInBits() / 128;
8907   int LaneSize = Size / LaneCount;
8908   SmallBitVector LaneInputs[2];
8909   LaneInputs[0].resize(LaneCount, false);
8910   LaneInputs[1].resize(LaneCount, false);
8911   for (int i = 0; i < Size; ++i)
8912     if (Mask[i] >= 0)
8913       LaneInputs[Mask[i] / Size][(Mask[i] % Size) / LaneSize] = true;
8914   if (LaneInputs[0].count() <= 1 && LaneInputs[1].count() <= 1)
8915     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
8916
8917   // Otherwise, just fall back to decomposed shuffles and a blend. This requires
8918   // that the decomposed single-input shuffles don't end up here.
8919   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
8920 }
8921
8922 /// \brief Lower a vector shuffle crossing multiple 128-bit lanes as
8923 /// a permutation and blend of those lanes.
8924 ///
8925 /// This essentially blends the out-of-lane inputs to each lane into the lane
8926 /// from a permuted copy of the vector. This lowering strategy results in four
8927 /// instructions in the worst case for a single-input cross lane shuffle which
8928 /// is lower than any other fully general cross-lane shuffle strategy I'm aware
8929 /// of. Special cases for each particular shuffle pattern should be handled
8930 /// prior to trying this lowering.
8931 static SDValue lowerVectorShuffleAsLanePermuteAndBlend(SDLoc DL, MVT VT,
8932                                                        SDValue V1, SDValue V2,
8933                                                        ArrayRef<int> Mask,
8934                                                        SelectionDAG &DAG) {
8935   // FIXME: This should probably be generalized for 512-bit vectors as well.
8936   assert(VT.getSizeInBits() == 256 && "Only for 256-bit vector shuffles!");
8937   int LaneSize = Mask.size() / 2;
8938
8939   // If there are only inputs from one 128-bit lane, splitting will in fact be
8940   // less expensive. The flags track wether the given lane contains an element
8941   // that crosses to another lane.
8942   bool LaneCrossing[2] = {false, false};
8943   for (int i = 0, Size = Mask.size(); i < Size; ++i)
8944     if (Mask[i] >= 0 && (Mask[i] % Size) / LaneSize != i / LaneSize)
8945       LaneCrossing[(Mask[i] % Size) / LaneSize] = true;
8946   if (!LaneCrossing[0] || !LaneCrossing[1])
8947     return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
8948
8949   if (isSingleInputShuffleMask(Mask)) {
8950     SmallVector<int, 32> FlippedBlendMask;
8951     for (int i = 0, Size = Mask.size(); i < Size; ++i)
8952       FlippedBlendMask.push_back(
8953           Mask[i] < 0 ? -1 : (((Mask[i] % Size) / LaneSize == i / LaneSize)
8954                                   ? Mask[i]
8955                                   : Mask[i] % LaneSize +
8956                                         (i / LaneSize) * LaneSize + Size));
8957
8958     // Flip the vector, and blend the results which should now be in-lane. The
8959     // VPERM2X128 mask uses the low 2 bits for the low source and bits 4 and
8960     // 5 for the high source. The value 3 selects the high half of source 2 and
8961     // the value 2 selects the low half of source 2. We only use source 2 to
8962     // allow folding it into a memory operand.
8963     unsigned PERMMask = 3 | 2 << 4;
8964     SDValue Flipped = DAG.getNode(X86ISD::VPERM2X128, DL, VT, DAG.getUNDEF(VT),
8965                                   V1, DAG.getConstant(PERMMask, MVT::i8));
8966     return DAG.getVectorShuffle(VT, DL, V1, Flipped, FlippedBlendMask);
8967   }
8968
8969   // This now reduces to two single-input shuffles of V1 and V2 which at worst
8970   // will be handled by the above logic and a blend of the results, much like
8971   // other patterns in AVX.
8972   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, VT, V1, V2, Mask, DAG);
8973 }
8974
8975 /// \brief Handle lowering 2-lane 128-bit shuffles.
8976 static SDValue lowerV2X128VectorShuffle(SDLoc DL, MVT VT, SDValue V1,
8977                                         SDValue V2, ArrayRef<int> Mask,
8978                                         const X86Subtarget *Subtarget,
8979                                         SelectionDAG &DAG) {
8980   // Blends are faster and handle all the non-lane-crossing cases.
8981   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, VT, V1, V2, Mask,
8982                                                 Subtarget, DAG))
8983     return Blend;
8984
8985   MVT SubVT = MVT::getVectorVT(VT.getVectorElementType(),
8986                                VT.getVectorNumElements() / 2);
8987   // Check for patterns which can be matched with a single insert of a 128-bit
8988   // subvector.
8989   if (isShuffleEquivalent(V1, V2, Mask, {0, 1, 0, 1}) ||
8990       isShuffleEquivalent(V1, V2, Mask, {0, 1, 4, 5})) {
8991     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
8992                               DAG.getIntPtrConstant(0));
8993     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT,
8994                               Mask[2] < 4 ? V1 : V2, DAG.getIntPtrConstant(0));
8995     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
8996   }
8997   if (isShuffleEquivalent(V1, V2, Mask, {0, 1, 6, 7})) {
8998     SDValue LoV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V1,
8999                               DAG.getIntPtrConstant(0));
9000     SDValue HiV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, SubVT, V2,
9001                               DAG.getIntPtrConstant(2));
9002     return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LoV, HiV);
9003   }
9004
9005   // Otherwise form a 128-bit permutation.
9006   // FIXME: Detect zero-vector inputs and use the VPERM2X128 to zero that half.
9007   unsigned PermMask = Mask[0] / 2 | (Mask[2] / 2) << 4;
9008   return DAG.getNode(X86ISD::VPERM2X128, DL, VT, V1, V2,
9009                      DAG.getConstant(PermMask, MVT::i8));
9010 }
9011
9012 /// \brief Lower a vector shuffle by first fixing the 128-bit lanes and then
9013 /// shuffling each lane.
9014 ///
9015 /// This will only succeed when the result of fixing the 128-bit lanes results
9016 /// in a single-input non-lane-crossing shuffle with a repeating shuffle mask in
9017 /// each 128-bit lanes. This handles many cases where we can quickly blend away
9018 /// the lane crosses early and then use simpler shuffles within each lane.
9019 ///
9020 /// FIXME: It might be worthwhile at some point to support this without
9021 /// requiring the 128-bit lane-relative shuffles to be repeating, but currently
9022 /// in x86 only floating point has interesting non-repeating shuffles, and even
9023 /// those are still *marginally* more expensive.
9024 static SDValue lowerVectorShuffleByMerging128BitLanes(
9025     SDLoc DL, MVT VT, SDValue V1, SDValue V2, ArrayRef<int> Mask,
9026     const X86Subtarget *Subtarget, SelectionDAG &DAG) {
9027   assert(!isSingleInputShuffleMask(Mask) &&
9028          "This is only useful with multiple inputs.");
9029
9030   int Size = Mask.size();
9031   int LaneSize = 128 / VT.getScalarSizeInBits();
9032   int NumLanes = Size / LaneSize;
9033   assert(NumLanes > 1 && "Only handles 256-bit and wider shuffles.");
9034
9035   // See if we can build a hypothetical 128-bit lane-fixing shuffle mask. Also
9036   // check whether the in-128-bit lane shuffles share a repeating pattern.
9037   SmallVector<int, 4> Lanes;
9038   Lanes.resize(NumLanes, -1);
9039   SmallVector<int, 4> InLaneMask;
9040   InLaneMask.resize(LaneSize, -1);
9041   for (int i = 0; i < Size; ++i) {
9042     if (Mask[i] < 0)
9043       continue;
9044
9045     int j = i / LaneSize;
9046
9047     if (Lanes[j] < 0) {
9048       // First entry we've seen for this lane.
9049       Lanes[j] = Mask[i] / LaneSize;
9050     } else if (Lanes[j] != Mask[i] / LaneSize) {
9051       // This doesn't match the lane selected previously!
9052       return SDValue();
9053     }
9054
9055     // Check that within each lane we have a consistent shuffle mask.
9056     int k = i % LaneSize;
9057     if (InLaneMask[k] < 0) {
9058       InLaneMask[k] = Mask[i] % LaneSize;
9059     } else if (InLaneMask[k] != Mask[i] % LaneSize) {
9060       // This doesn't fit a repeating in-lane mask.
9061       return SDValue();
9062     }
9063   }
9064
9065   // First shuffle the lanes into place.
9066   MVT LaneVT = MVT::getVectorVT(VT.isFloatingPoint() ? MVT::f64 : MVT::i64,
9067                                 VT.getSizeInBits() / 64);
9068   SmallVector<int, 8> LaneMask;
9069   LaneMask.resize(NumLanes * 2, -1);
9070   for (int i = 0; i < NumLanes; ++i)
9071     if (Lanes[i] >= 0) {
9072       LaneMask[2 * i + 0] = 2*Lanes[i] + 0;
9073       LaneMask[2 * i + 1] = 2*Lanes[i] + 1;
9074     }
9075
9076   V1 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V1);
9077   V2 = DAG.getNode(ISD::BITCAST, DL, LaneVT, V2);
9078   SDValue LaneShuffle = DAG.getVectorShuffle(LaneVT, DL, V1, V2, LaneMask);
9079
9080   // Cast it back to the type we actually want.
9081   LaneShuffle = DAG.getNode(ISD::BITCAST, DL, VT, LaneShuffle);
9082
9083   // Now do a simple shuffle that isn't lane crossing.
9084   SmallVector<int, 8> NewMask;
9085   NewMask.resize(Size, -1);
9086   for (int i = 0; i < Size; ++i)
9087     if (Mask[i] >= 0)
9088       NewMask[i] = (i / LaneSize) * LaneSize + Mask[i] % LaneSize;
9089   assert(!is128BitLaneCrossingShuffleMask(VT, NewMask) &&
9090          "Must not introduce lane crosses at this point!");
9091
9092   return DAG.getVectorShuffle(VT, DL, LaneShuffle, DAG.getUNDEF(VT), NewMask);
9093 }
9094
9095 /// \brief Test whether the specified input (0 or 1) is in-place blended by the
9096 /// given mask.
9097 ///
9098 /// This returns true if the elements from a particular input are already in the
9099 /// slot required by the given mask and require no permutation.
9100 static bool isShuffleMaskInputInPlace(int Input, ArrayRef<int> Mask) {
9101   assert((Input == 0 || Input == 1) && "Only two inputs to shuffles.");
9102   int Size = Mask.size();
9103   for (int i = 0; i < Size; ++i)
9104     if (Mask[i] >= 0 && Mask[i] / Size == Input && Mask[i] % Size != i)
9105       return false;
9106
9107   return true;
9108 }
9109
9110 /// \brief Handle lowering of 4-lane 64-bit floating point shuffles.
9111 ///
9112 /// Also ends up handling lowering of 4-lane 64-bit integer shuffles when AVX2
9113 /// isn't available.
9114 static SDValue lowerV4F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9115                                        const X86Subtarget *Subtarget,
9116                                        SelectionDAG &DAG) {
9117   SDLoc DL(Op);
9118   assert(V1.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9119   assert(V2.getSimpleValueType() == MVT::v4f64 && "Bad operand type!");
9120   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9121   ArrayRef<int> Mask = SVOp->getMask();
9122   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9123
9124   SmallVector<int, 4> WidenedMask;
9125   if (canWidenShuffleElements(Mask, WidenedMask))
9126     return lowerV2X128VectorShuffle(DL, MVT::v4f64, V1, V2, Mask, Subtarget,
9127                                     DAG);
9128
9129   if (isSingleInputShuffleMask(Mask)) {
9130     // Check for being able to broadcast a single element.
9131     if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4f64, V1,
9132                                                           Mask, Subtarget, DAG))
9133       return Broadcast;
9134
9135     // Use low duplicate instructions for masks that match their pattern.
9136     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2}))
9137       return DAG.getNode(X86ISD::MOVDDUP, DL, MVT::v4f64, V1);
9138
9139     if (!is128BitLaneCrossingShuffleMask(MVT::v4f64, Mask)) {
9140       // Non-half-crossing single input shuffles can be lowerid with an
9141       // interleaved permutation.
9142       unsigned VPERMILPMask = (Mask[0] == 1) | ((Mask[1] == 1) << 1) |
9143                               ((Mask[2] == 3) << 2) | ((Mask[3] == 3) << 3);
9144       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v4f64, V1,
9145                          DAG.getConstant(VPERMILPMask, MVT::i8));
9146     }
9147
9148     // With AVX2 we have direct support for this permutation.
9149     if (Subtarget->hasAVX2())
9150       return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4f64, V1,
9151                          getV4X86ShuffleImm8ForMask(Mask, DAG));
9152
9153     // Otherwise, fall back.
9154     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v4f64, V1, V2, Mask,
9155                                                    DAG);
9156   }
9157
9158   // X86 has dedicated unpack instructions that can handle specific blend
9159   // operations: UNPCKH and UNPCKL.
9160   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9161     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V1, V2);
9162   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9163     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V1, V2);
9164   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9165     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4f64, V2, V1);
9166   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9167     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4f64, V2, V1);
9168
9169   // If we have a single input to the zero element, insert that into V1 if we
9170   // can do so cheaply.
9171   int NumV2Elements =
9172       std::count_if(Mask.begin(), Mask.end(), [](int M) { return M >= 4; });
9173   if (NumV2Elements == 1 && Mask[0] >= 4)
9174     if (SDValue Insertion = lowerVectorShuffleAsElementInsertion(
9175             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9176       return Insertion;
9177
9178   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4f64, V1, V2, Mask,
9179                                                 Subtarget, DAG))
9180     return Blend;
9181
9182   // Check if the blend happens to exactly fit that of SHUFPD.
9183   if ((Mask[0] == -1 || Mask[0] < 2) &&
9184       (Mask[1] == -1 || (Mask[1] >= 4 && Mask[1] < 6)) &&
9185       (Mask[2] == -1 || (Mask[2] >= 2 && Mask[2] < 4)) &&
9186       (Mask[3] == -1 || Mask[3] >= 6)) {
9187     unsigned SHUFPDMask = (Mask[0] == 1) | ((Mask[1] == 5) << 1) |
9188                           ((Mask[2] == 3) << 2) | ((Mask[3] == 7) << 3);
9189     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V1, V2,
9190                        DAG.getConstant(SHUFPDMask, MVT::i8));
9191   }
9192   if ((Mask[0] == -1 || (Mask[0] >= 4 && Mask[0] < 6)) &&
9193       (Mask[1] == -1 || Mask[1] < 2) &&
9194       (Mask[2] == -1 || Mask[2] >= 6) &&
9195       (Mask[3] == -1 || (Mask[3] >= 2 && Mask[3] < 4))) {
9196     unsigned SHUFPDMask = (Mask[0] == 5) | ((Mask[1] == 1) << 1) |
9197                           ((Mask[2] == 7) << 2) | ((Mask[3] == 3) << 3);
9198     return DAG.getNode(X86ISD::SHUFP, DL, MVT::v4f64, V2, V1,
9199                        DAG.getConstant(SHUFPDMask, MVT::i8));
9200   }
9201
9202   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9203   // shuffle. However, if we have AVX2 and either inputs are already in place,
9204   // we will be able to shuffle even across lanes the other input in a single
9205   // instruction so skip this pattern.
9206   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9207                                  isShuffleMaskInputInPlace(1, Mask))))
9208     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9209             DL, MVT::v4f64, V1, V2, Mask, Subtarget, DAG))
9210       return Result;
9211
9212   // If we have AVX2 then we always want to lower with a blend because an v4 we
9213   // can fully permute the elements.
9214   if (Subtarget->hasAVX2())
9215     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4f64, V1, V2,
9216                                                       Mask, DAG);
9217
9218   // Otherwise fall back on generic lowering.
9219   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v4f64, V1, V2, Mask, DAG);
9220 }
9221
9222 /// \brief Handle lowering of 4-lane 64-bit integer shuffles.
9223 ///
9224 /// This routine is only called when we have AVX2 and thus a reasonable
9225 /// instruction set for v4i64 shuffling..
9226 static SDValue lowerV4I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9227                                        const X86Subtarget *Subtarget,
9228                                        SelectionDAG &DAG) {
9229   SDLoc DL(Op);
9230   assert(V1.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9231   assert(V2.getSimpleValueType() == MVT::v4i64 && "Bad operand type!");
9232   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9233   ArrayRef<int> Mask = SVOp->getMask();
9234   assert(Mask.size() == 4 && "Unexpected mask size for v4 shuffle!");
9235   assert(Subtarget->hasAVX2() && "We can only lower v4i64 with AVX2!");
9236
9237   SmallVector<int, 4> WidenedMask;
9238   if (canWidenShuffleElements(Mask, WidenedMask))
9239     return lowerV2X128VectorShuffle(DL, MVT::v4i64, V1, V2, Mask, Subtarget,
9240                                     DAG);
9241
9242   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v4i64, V1, V2, Mask,
9243                                                 Subtarget, DAG))
9244     return Blend;
9245
9246   // Check for being able to broadcast a single element.
9247   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v4i64, V1,
9248                                                         Mask, Subtarget, DAG))
9249     return Broadcast;
9250
9251   // When the shuffle is mirrored between the 128-bit lanes of the unit, we can
9252   // use lower latency instructions that will operate on both 128-bit lanes.
9253   SmallVector<int, 2> RepeatedMask;
9254   if (is128BitLaneRepeatedShuffleMask(MVT::v4i64, Mask, RepeatedMask)) {
9255     if (isSingleInputShuffleMask(Mask)) {
9256       int PSHUFDMask[] = {-1, -1, -1, -1};
9257       for (int i = 0; i < 2; ++i)
9258         if (RepeatedMask[i] >= 0) {
9259           PSHUFDMask[2 * i] = 2 * RepeatedMask[i];
9260           PSHUFDMask[2 * i + 1] = 2 * RepeatedMask[i] + 1;
9261         }
9262       return DAG.getNode(
9263           ISD::BITCAST, DL, MVT::v4i64,
9264           DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32,
9265                       DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, V1),
9266                       getV4X86ShuffleImm8ForMask(PSHUFDMask, DAG)));
9267     }
9268   }
9269
9270   // AVX2 provides a direct instruction for permuting a single input across
9271   // lanes.
9272   if (isSingleInputShuffleMask(Mask))
9273     return DAG.getNode(X86ISD::VPERMI, DL, MVT::v4i64, V1,
9274                        getV4X86ShuffleImm8ForMask(Mask, DAG));
9275
9276   // Try to use shift instructions.
9277   if (SDValue Shift =
9278           lowerVectorShuffleAsShift(DL, MVT::v4i64, V1, V2, Mask, DAG))
9279     return Shift;
9280
9281   // Use dedicated unpack instructions for masks that match their pattern.
9282   if (isShuffleEquivalent(V1, V2, Mask, {0, 4, 2, 6}))
9283     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V1, V2);
9284   if (isShuffleEquivalent(V1, V2, Mask, {1, 5, 3, 7}))
9285     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V1, V2);
9286   if (isShuffleEquivalent(V1, V2, Mask, {4, 0, 6, 2}))
9287     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v4i64, V2, V1);
9288   if (isShuffleEquivalent(V1, V2, Mask, {5, 1, 7, 3}))
9289     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v4i64, V2, V1);
9290
9291   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9292   // shuffle. However, if we have AVX2 and either inputs are already in place,
9293   // we will be able to shuffle even across lanes the other input in a single
9294   // instruction so skip this pattern.
9295   if (!(Subtarget->hasAVX2() && (isShuffleMaskInputInPlace(0, Mask) ||
9296                                  isShuffleMaskInputInPlace(1, Mask))))
9297     if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9298             DL, MVT::v4i64, V1, V2, Mask, Subtarget, DAG))
9299       return Result;
9300
9301   // Otherwise fall back on generic blend lowering.
9302   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v4i64, V1, V2,
9303                                                     Mask, DAG);
9304 }
9305
9306 /// \brief Handle lowering of 8-lane 32-bit floating point shuffles.
9307 ///
9308 /// Also ends up handling lowering of 8-lane 32-bit integer shuffles when AVX2
9309 /// isn't available.
9310 static SDValue lowerV8F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9311                                        const X86Subtarget *Subtarget,
9312                                        SelectionDAG &DAG) {
9313   SDLoc DL(Op);
9314   assert(V1.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9315   assert(V2.getSimpleValueType() == MVT::v8f32 && "Bad operand type!");
9316   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9317   ArrayRef<int> Mask = SVOp->getMask();
9318   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9319
9320   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8f32, V1, V2, Mask,
9321                                                 Subtarget, DAG))
9322     return Blend;
9323
9324   // Check for being able to broadcast a single element.
9325   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8f32, V1,
9326                                                         Mask, Subtarget, DAG))
9327     return Broadcast;
9328
9329   // If the shuffle mask is repeated in each 128-bit lane, we have many more
9330   // options to efficiently lower the shuffle.
9331   SmallVector<int, 4> RepeatedMask;
9332   if (is128BitLaneRepeatedShuffleMask(MVT::v8f32, Mask, RepeatedMask)) {
9333     assert(RepeatedMask.size() == 4 &&
9334            "Repeated masks must be half the mask width!");
9335
9336     // Use even/odd duplicate instructions for masks that match their pattern.
9337     if (isShuffleEquivalent(V1, V2, Mask, {0, 0, 2, 2, 4, 4, 6, 6}))
9338       return DAG.getNode(X86ISD::MOVSLDUP, DL, MVT::v8f32, V1);
9339     if (isShuffleEquivalent(V1, V2, Mask, {1, 1, 3, 3, 5, 5, 7, 7}))
9340       return DAG.getNode(X86ISD::MOVSHDUP, DL, MVT::v8f32, V1);
9341
9342     if (isSingleInputShuffleMask(Mask))
9343       return DAG.getNode(X86ISD::VPERMILPI, DL, MVT::v8f32, V1,
9344                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9345
9346     // Use dedicated unpack instructions for masks that match their pattern.
9347     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9348       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V1, V2);
9349     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9350       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V1, V2);
9351     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9352       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f32, V2, V1);
9353     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9354       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f32, V2, V1);
9355
9356     // Otherwise, fall back to a SHUFPS sequence. Here it is important that we
9357     // have already handled any direct blends. We also need to squash the
9358     // repeated mask into a simulated v4f32 mask.
9359     for (int i = 0; i < 4; ++i)
9360       if (RepeatedMask[i] >= 8)
9361         RepeatedMask[i] -= 4;
9362     return lowerVectorShuffleWithSHUFPS(DL, MVT::v8f32, RepeatedMask, V1, V2, DAG);
9363   }
9364
9365   // If we have a single input shuffle with different shuffle patterns in the
9366   // two 128-bit lanes use the variable mask to VPERMILPS.
9367   if (isSingleInputShuffleMask(Mask)) {
9368     SDValue VPermMask[8];
9369     for (int i = 0; i < 8; ++i)
9370       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9371                                  : DAG.getConstant(Mask[i], MVT::i32);
9372     if (!is128BitLaneCrossingShuffleMask(MVT::v8f32, Mask))
9373       return DAG.getNode(
9374           X86ISD::VPERMILPV, DL, MVT::v8f32, V1,
9375           DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask));
9376
9377     if (Subtarget->hasAVX2())
9378       return DAG.getNode(X86ISD::VPERMV, DL, MVT::v8f32,
9379                          DAG.getNode(ISD::BITCAST, DL, MVT::v8f32,
9380                                      DAG.getNode(ISD::BUILD_VECTOR, DL,
9381                                                  MVT::v8i32, VPermMask)),
9382                          V1);
9383
9384     // Otherwise, fall back.
9385     return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v8f32, V1, V2, Mask,
9386                                                    DAG);
9387   }
9388
9389   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9390   // shuffle.
9391   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9392           DL, MVT::v8f32, V1, V2, Mask, Subtarget, DAG))
9393     return Result;
9394
9395   // If we have AVX2 then we always want to lower with a blend because at v8 we
9396   // can fully permute the elements.
9397   if (Subtarget->hasAVX2())
9398     return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8f32, V1, V2,
9399                                                       Mask, DAG);
9400
9401   // Otherwise fall back on generic lowering.
9402   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v8f32, V1, V2, Mask, DAG);
9403 }
9404
9405 /// \brief Handle lowering of 8-lane 32-bit integer shuffles.
9406 ///
9407 /// This routine is only called when we have AVX2 and thus a reasonable
9408 /// instruction set for v8i32 shuffling..
9409 static SDValue lowerV8I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9410                                        const X86Subtarget *Subtarget,
9411                                        SelectionDAG &DAG) {
9412   SDLoc DL(Op);
9413   assert(V1.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9414   assert(V2.getSimpleValueType() == MVT::v8i32 && "Bad operand type!");
9415   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9416   ArrayRef<int> Mask = SVOp->getMask();
9417   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9418   assert(Subtarget->hasAVX2() && "We can only lower v8i32 with AVX2!");
9419
9420   // Whenever we can lower this as a zext, that instruction is strictly faster
9421   // than any alternative. It also allows us to fold memory operands into the
9422   // shuffle in many cases.
9423   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v8i32, V1, V2,
9424                                                          Mask, Subtarget, DAG))
9425     return ZExt;
9426
9427   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v8i32, V1, V2, Mask,
9428                                                 Subtarget, DAG))
9429     return Blend;
9430
9431   // Check for being able to broadcast a single element.
9432   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v8i32, V1,
9433                                                         Mask, Subtarget, DAG))
9434     return Broadcast;
9435
9436   // If the shuffle mask is repeated in each 128-bit lane we can use more
9437   // efficient instructions that mirror the shuffles across the two 128-bit
9438   // lanes.
9439   SmallVector<int, 4> RepeatedMask;
9440   if (is128BitLaneRepeatedShuffleMask(MVT::v8i32, Mask, RepeatedMask)) {
9441     assert(RepeatedMask.size() == 4 && "Unexpected repeated mask size!");
9442     if (isSingleInputShuffleMask(Mask))
9443       return DAG.getNode(X86ISD::PSHUFD, DL, MVT::v8i32, V1,
9444                          getV4X86ShuffleImm8ForMask(RepeatedMask, DAG));
9445
9446     // Use dedicated unpack instructions for masks that match their pattern.
9447     if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 1, 9, 4, 12, 5, 13}))
9448       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V1, V2);
9449     if (isShuffleEquivalent(V1, V2, Mask, {2, 10, 3, 11, 6, 14, 7, 15}))
9450       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V1, V2);
9451     if (isShuffleEquivalent(V1, V2, Mask, {8, 0, 9, 1, 12, 4, 13, 5}))
9452       return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i32, V2, V1);
9453     if (isShuffleEquivalent(V1, V2, Mask, {10, 2, 11, 3, 14, 6, 15, 7}))
9454       return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i32, V2, V1);
9455   }
9456
9457   // Try to use shift instructions.
9458   if (SDValue Shift =
9459           lowerVectorShuffleAsShift(DL, MVT::v8i32, V1, V2, Mask, DAG))
9460     return Shift;
9461
9462   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9463           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9464     return Rotate;
9465
9466   // If the shuffle patterns aren't repeated but it is a single input, directly
9467   // generate a cross-lane VPERMD instruction.
9468   if (isSingleInputShuffleMask(Mask)) {
9469     SDValue VPermMask[8];
9470     for (int i = 0; i < 8; ++i)
9471       VPermMask[i] = Mask[i] < 0 ? DAG.getUNDEF(MVT::i32)
9472                                  : DAG.getConstant(Mask[i], MVT::i32);
9473     return DAG.getNode(
9474         X86ISD::VPERMV, DL, MVT::v8i32,
9475         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v8i32, VPermMask), V1);
9476   }
9477
9478   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9479   // shuffle.
9480   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9481           DL, MVT::v8i32, V1, V2, Mask, Subtarget, DAG))
9482     return Result;
9483
9484   // Otherwise fall back on generic blend lowering.
9485   return lowerVectorShuffleAsDecomposedShuffleBlend(DL, MVT::v8i32, V1, V2,
9486                                                     Mask, DAG);
9487 }
9488
9489 /// \brief Handle lowering of 16-lane 16-bit integer shuffles.
9490 ///
9491 /// This routine is only called when we have AVX2 and thus a reasonable
9492 /// instruction set for v16i16 shuffling..
9493 static SDValue lowerV16I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9494                                         const X86Subtarget *Subtarget,
9495                                         SelectionDAG &DAG) {
9496   SDLoc DL(Op);
9497   assert(V1.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9498   assert(V2.getSimpleValueType() == MVT::v16i16 && "Bad operand type!");
9499   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9500   ArrayRef<int> Mask = SVOp->getMask();
9501   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9502   assert(Subtarget->hasAVX2() && "We can only lower v16i16 with AVX2!");
9503
9504   // Whenever we can lower this as a zext, that instruction is strictly faster
9505   // than any alternative. It also allows us to fold memory operands into the
9506   // shuffle in many cases.
9507   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v16i16, V1, V2,
9508                                                          Mask, Subtarget, DAG))
9509     return ZExt;
9510
9511   // Check for being able to broadcast a single element.
9512   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v16i16, V1,
9513                                                         Mask, Subtarget, DAG))
9514     return Broadcast;
9515
9516   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v16i16, V1, V2, Mask,
9517                                                 Subtarget, DAG))
9518     return Blend;
9519
9520   // Use dedicated unpack instructions for masks that match their pattern.
9521   if (isShuffleEquivalent(V1, V2, Mask,
9522                           {// First 128-bit lane:
9523                            0, 16, 1, 17, 2, 18, 3, 19,
9524                            // Second 128-bit lane:
9525                            8, 24, 9, 25, 10, 26, 11, 27}))
9526     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i16, V1, V2);
9527   if (isShuffleEquivalent(V1, V2, Mask,
9528                           {// First 128-bit lane:
9529                            4, 20, 5, 21, 6, 22, 7, 23,
9530                            // Second 128-bit lane:
9531                            12, 28, 13, 29, 14, 30, 15, 31}))
9532     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i16, V1, V2);
9533
9534   // Try to use shift instructions.
9535   if (SDValue Shift =
9536           lowerVectorShuffleAsShift(DL, MVT::v16i16, V1, V2, Mask, DAG))
9537     return Shift;
9538
9539   // Try to use byte rotation instructions.
9540   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9541           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9542     return Rotate;
9543
9544   if (isSingleInputShuffleMask(Mask)) {
9545     // There are no generalized cross-lane shuffle operations available on i16
9546     // element types.
9547     if (is128BitLaneCrossingShuffleMask(MVT::v16i16, Mask))
9548       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v16i16, V1, V2,
9549                                                      Mask, DAG);
9550
9551     SDValue PSHUFBMask[32];
9552     for (int i = 0; i < 16; ++i) {
9553       if (Mask[i] == -1) {
9554         PSHUFBMask[2 * i] = PSHUFBMask[2 * i + 1] = DAG.getUNDEF(MVT::i8);
9555         continue;
9556       }
9557
9558       int M = i < 8 ? Mask[i] : Mask[i] - 8;
9559       assert(M >= 0 && M < 8 && "Invalid single-input mask!");
9560       PSHUFBMask[2 * i] = DAG.getConstant(2 * M, MVT::i8);
9561       PSHUFBMask[2 * i + 1] = DAG.getConstant(2 * M + 1, MVT::i8);
9562     }
9563     return DAG.getNode(
9564         ISD::BITCAST, DL, MVT::v16i16,
9565         DAG.getNode(
9566             X86ISD::PSHUFB, DL, MVT::v32i8,
9567             DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, V1),
9568             DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask)));
9569   }
9570
9571   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9572   // shuffle.
9573   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9574           DL, MVT::v16i16, V1, V2, Mask, Subtarget, DAG))
9575     return Result;
9576
9577   // Otherwise fall back on generic lowering.
9578   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v16i16, V1, V2, Mask, DAG);
9579 }
9580
9581 /// \brief Handle lowering of 32-lane 8-bit integer shuffles.
9582 ///
9583 /// This routine is only called when we have AVX2 and thus a reasonable
9584 /// instruction set for v32i8 shuffling..
9585 static SDValue lowerV32I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9586                                        const X86Subtarget *Subtarget,
9587                                        SelectionDAG &DAG) {
9588   SDLoc DL(Op);
9589   assert(V1.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9590   assert(V2.getSimpleValueType() == MVT::v32i8 && "Bad operand type!");
9591   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9592   ArrayRef<int> Mask = SVOp->getMask();
9593   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9594   assert(Subtarget->hasAVX2() && "We can only lower v32i8 with AVX2!");
9595
9596   // Whenever we can lower this as a zext, that instruction is strictly faster
9597   // than any alternative. It also allows us to fold memory operands into the
9598   // shuffle in many cases.
9599   if (SDValue ZExt = lowerVectorShuffleAsZeroOrAnyExtend(DL, MVT::v32i8, V1, V2,
9600                                                          Mask, Subtarget, DAG))
9601     return ZExt;
9602
9603   // Check for being able to broadcast a single element.
9604   if (SDValue Broadcast = lowerVectorShuffleAsBroadcast(DL, MVT::v32i8, V1,
9605                                                         Mask, Subtarget, DAG))
9606     return Broadcast;
9607
9608   if (SDValue Blend = lowerVectorShuffleAsBlend(DL, MVT::v32i8, V1, V2, Mask,
9609                                                 Subtarget, DAG))
9610     return Blend;
9611
9612   // Use dedicated unpack instructions for masks that match their pattern.
9613   // Note that these are repeated 128-bit lane unpacks, not unpacks across all
9614   // 256-bit lanes.
9615   if (isShuffleEquivalent(
9616           V1, V2, Mask,
9617           {// First 128-bit lane:
9618            0, 32, 1, 33, 2, 34, 3, 35, 4, 36, 5, 37, 6, 38, 7, 39,
9619            // Second 128-bit lane:
9620            16, 48, 17, 49, 18, 50, 19, 51, 20, 52, 21, 53, 22, 54, 23, 55}))
9621     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v32i8, V1, V2);
9622   if (isShuffleEquivalent(
9623           V1, V2, Mask,
9624           {// First 128-bit lane:
9625            8, 40, 9, 41, 10, 42, 11, 43, 12, 44, 13, 45, 14, 46, 15, 47,
9626            // Second 128-bit lane:
9627            24, 56, 25, 57, 26, 58, 27, 59, 28, 60, 29, 61, 30, 62, 31, 63}))
9628     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v32i8, V1, V2);
9629
9630   // Try to use shift instructions.
9631   if (SDValue Shift =
9632           lowerVectorShuffleAsShift(DL, MVT::v32i8, V1, V2, Mask, DAG))
9633     return Shift;
9634
9635   // Try to use byte rotation instructions.
9636   if (SDValue Rotate = lowerVectorShuffleAsByteRotate(
9637           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9638     return Rotate;
9639
9640   if (isSingleInputShuffleMask(Mask)) {
9641     // There are no generalized cross-lane shuffle operations available on i8
9642     // element types.
9643     if (is128BitLaneCrossingShuffleMask(MVT::v32i8, Mask))
9644       return lowerVectorShuffleAsLanePermuteAndBlend(DL, MVT::v32i8, V1, V2,
9645                                                      Mask, DAG);
9646
9647     SDValue PSHUFBMask[32];
9648     for (int i = 0; i < 32; ++i)
9649       PSHUFBMask[i] =
9650           Mask[i] < 0
9651               ? DAG.getUNDEF(MVT::i8)
9652               : DAG.getConstant(Mask[i] < 16 ? Mask[i] : Mask[i] - 16, MVT::i8);
9653
9654     return DAG.getNode(
9655         X86ISD::PSHUFB, DL, MVT::v32i8, V1,
9656         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, PSHUFBMask));
9657   }
9658
9659   // Try to simplify this by merging 128-bit lanes to enable a lane-based
9660   // shuffle.
9661   if (SDValue Result = lowerVectorShuffleByMerging128BitLanes(
9662           DL, MVT::v32i8, V1, V2, Mask, Subtarget, DAG))
9663     return Result;
9664
9665   // Otherwise fall back on generic lowering.
9666   return lowerVectorShuffleAsSplitOrBlend(DL, MVT::v32i8, V1, V2, Mask, DAG);
9667 }
9668
9669 /// \brief High-level routine to lower various 256-bit x86 vector shuffles.
9670 ///
9671 /// This routine either breaks down the specific type of a 256-bit x86 vector
9672 /// shuffle or splits it into two 128-bit shuffles and fuses the results back
9673 /// together based on the available instructions.
9674 static SDValue lower256BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9675                                         MVT VT, const X86Subtarget *Subtarget,
9676                                         SelectionDAG &DAG) {
9677   SDLoc DL(Op);
9678   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9679   ArrayRef<int> Mask = SVOp->getMask();
9680
9681   // There is a really nice hard cut-over between AVX1 and AVX2 that means we can
9682   // check for those subtargets here and avoid much of the subtarget querying in
9683   // the per-vector-type lowering routines. With AVX1 we have essentially *zero*
9684   // ability to manipulate a 256-bit vector with integer types. Since we'll use
9685   // floating point types there eventually, just immediately cast everything to
9686   // a float and operate entirely in that domain.
9687   if (VT.isInteger() && !Subtarget->hasAVX2()) {
9688     int ElementBits = VT.getScalarSizeInBits();
9689     if (ElementBits < 32)
9690       // No floating point type available, decompose into 128-bit vectors.
9691       return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9692
9693     MVT FpVT = MVT::getVectorVT(MVT::getFloatingPointVT(ElementBits),
9694                                 VT.getVectorNumElements());
9695     V1 = DAG.getNode(ISD::BITCAST, DL, FpVT, V1);
9696     V2 = DAG.getNode(ISD::BITCAST, DL, FpVT, V2);
9697     return DAG.getNode(ISD::BITCAST, DL, VT,
9698                        DAG.getVectorShuffle(FpVT, DL, V1, V2, Mask));
9699   }
9700
9701   switch (VT.SimpleTy) {
9702   case MVT::v4f64:
9703     return lowerV4F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9704   case MVT::v4i64:
9705     return lowerV4I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9706   case MVT::v8f32:
9707     return lowerV8F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9708   case MVT::v8i32:
9709     return lowerV8I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9710   case MVT::v16i16:
9711     return lowerV16I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9712   case MVT::v32i8:
9713     return lowerV32I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9714
9715   default:
9716     llvm_unreachable("Not a valid 256-bit x86 vector type!");
9717   }
9718 }
9719
9720 /// \brief Handle lowering of 8-lane 64-bit floating point shuffles.
9721 static SDValue lowerV8F64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9722                                        const X86Subtarget *Subtarget,
9723                                        SelectionDAG &DAG) {
9724   SDLoc DL(Op);
9725   assert(V1.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9726   assert(V2.getSimpleValueType() == MVT::v8f64 && "Bad operand type!");
9727   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9728   ArrayRef<int> Mask = SVOp->getMask();
9729   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9730
9731   // X86 has dedicated unpack instructions that can handle specific blend
9732   // operations: UNPCKH and UNPCKL.
9733   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9734     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8f64, V1, V2);
9735   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9736     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8f64, V1, V2);
9737
9738   // FIXME: Implement direct support for this type!
9739   return splitAndLowerVectorShuffle(DL, MVT::v8f64, V1, V2, Mask, DAG);
9740 }
9741
9742 /// \brief Handle lowering of 16-lane 32-bit floating point shuffles.
9743 static SDValue lowerV16F32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9744                                        const X86Subtarget *Subtarget,
9745                                        SelectionDAG &DAG) {
9746   SDLoc DL(Op);
9747   assert(V1.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9748   assert(V2.getSimpleValueType() == MVT::v16f32 && "Bad operand type!");
9749   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9750   ArrayRef<int> Mask = SVOp->getMask();
9751   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9752
9753   // Use dedicated unpack instructions for masks that match their pattern.
9754   if (isShuffleEquivalent(V1, V2, Mask,
9755                           {// First 128-bit lane.
9756                            0, 16, 1, 17, 4, 20, 5, 21,
9757                            // Second 128-bit lane.
9758                            8, 24, 9, 25, 12, 28, 13, 29}))
9759     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16f32, V1, V2);
9760   if (isShuffleEquivalent(V1, V2, Mask,
9761                           {// First 128-bit lane.
9762                            2, 18, 3, 19, 6, 22, 7, 23,
9763                            // Second 128-bit lane.
9764                            10, 26, 11, 27, 14, 30, 15, 31}))
9765     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16f32, V1, V2);
9766
9767   // FIXME: Implement direct support for this type!
9768   return splitAndLowerVectorShuffle(DL, MVT::v16f32, V1, V2, Mask, DAG);
9769 }
9770
9771 /// \brief Handle lowering of 8-lane 64-bit integer shuffles.
9772 static SDValue lowerV8I64VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9773                                        const X86Subtarget *Subtarget,
9774                                        SelectionDAG &DAG) {
9775   SDLoc DL(Op);
9776   assert(V1.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
9777   assert(V2.getSimpleValueType() == MVT::v8i64 && "Bad operand type!");
9778   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9779   ArrayRef<int> Mask = SVOp->getMask();
9780   assert(Mask.size() == 8 && "Unexpected mask size for v8 shuffle!");
9781
9782   // X86 has dedicated unpack instructions that can handle specific blend
9783   // operations: UNPCKH and UNPCKL.
9784   if (isShuffleEquivalent(V1, V2, Mask, {0, 8, 2, 10, 4, 12, 6, 14}))
9785     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v8i64, V1, V2);
9786   if (isShuffleEquivalent(V1, V2, Mask, {1, 9, 3, 11, 5, 13, 7, 15}))
9787     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v8i64, V1, V2);
9788
9789   // FIXME: Implement direct support for this type!
9790   return splitAndLowerVectorShuffle(DL, MVT::v8i64, V1, V2, Mask, DAG);
9791 }
9792
9793 /// \brief Handle lowering of 16-lane 32-bit integer shuffles.
9794 static SDValue lowerV16I32VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9795                                        const X86Subtarget *Subtarget,
9796                                        SelectionDAG &DAG) {
9797   SDLoc DL(Op);
9798   assert(V1.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
9799   assert(V2.getSimpleValueType() == MVT::v16i32 && "Bad operand type!");
9800   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9801   ArrayRef<int> Mask = SVOp->getMask();
9802   assert(Mask.size() == 16 && "Unexpected mask size for v16 shuffle!");
9803
9804   // Use dedicated unpack instructions for masks that match their pattern.
9805   if (isShuffleEquivalent(V1, V2, Mask,
9806                           {// First 128-bit lane.
9807                            0, 16, 1, 17, 4, 20, 5, 21,
9808                            // Second 128-bit lane.
9809                            8, 24, 9, 25, 12, 28, 13, 29}))
9810     return DAG.getNode(X86ISD::UNPCKL, DL, MVT::v16i32, V1, V2);
9811   if (isShuffleEquivalent(V1, V2, Mask,
9812                           {// First 128-bit lane.
9813                            2, 18, 3, 19, 6, 22, 7, 23,
9814                            // Second 128-bit lane.
9815                            10, 26, 11, 27, 14, 30, 15, 31}))
9816     return DAG.getNode(X86ISD::UNPCKH, DL, MVT::v16i32, V1, V2);
9817
9818   // FIXME: Implement direct support for this type!
9819   return splitAndLowerVectorShuffle(DL, MVT::v16i32, V1, V2, Mask, DAG);
9820 }
9821
9822 /// \brief Handle lowering of 32-lane 16-bit integer shuffles.
9823 static SDValue lowerV32I16VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9824                                         const X86Subtarget *Subtarget,
9825                                         SelectionDAG &DAG) {
9826   SDLoc DL(Op);
9827   assert(V1.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
9828   assert(V2.getSimpleValueType() == MVT::v32i16 && "Bad operand type!");
9829   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9830   ArrayRef<int> Mask = SVOp->getMask();
9831   assert(Mask.size() == 32 && "Unexpected mask size for v32 shuffle!");
9832   assert(Subtarget->hasBWI() && "We can only lower v32i16 with AVX-512-BWI!");
9833
9834   // FIXME: Implement direct support for this type!
9835   return splitAndLowerVectorShuffle(DL, MVT::v32i16, V1, V2, Mask, DAG);
9836 }
9837
9838 /// \brief Handle lowering of 64-lane 8-bit integer shuffles.
9839 static SDValue lowerV64I8VectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9840                                        const X86Subtarget *Subtarget,
9841                                        SelectionDAG &DAG) {
9842   SDLoc DL(Op);
9843   assert(V1.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
9844   assert(V2.getSimpleValueType() == MVT::v64i8 && "Bad operand type!");
9845   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9846   ArrayRef<int> Mask = SVOp->getMask();
9847   assert(Mask.size() == 64 && "Unexpected mask size for v64 shuffle!");
9848   assert(Subtarget->hasBWI() && "We can only lower v64i8 with AVX-512-BWI!");
9849
9850   // FIXME: Implement direct support for this type!
9851   return splitAndLowerVectorShuffle(DL, MVT::v64i8, V1, V2, Mask, DAG);
9852 }
9853
9854 /// \brief High-level routine to lower various 512-bit x86 vector shuffles.
9855 ///
9856 /// This routine either breaks down the specific type of a 512-bit x86 vector
9857 /// shuffle or splits it into two 256-bit shuffles and fuses the results back
9858 /// together based on the available instructions.
9859 static SDValue lower512BitVectorShuffle(SDValue Op, SDValue V1, SDValue V2,
9860                                         MVT VT, const X86Subtarget *Subtarget,
9861                                         SelectionDAG &DAG) {
9862   SDLoc DL(Op);
9863   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9864   ArrayRef<int> Mask = SVOp->getMask();
9865   assert(Subtarget->hasAVX512() &&
9866          "Cannot lower 512-bit vectors w/ basic ISA!");
9867
9868   // Check for being able to broadcast a single element.
9869   if (SDValue Broadcast =
9870           lowerVectorShuffleAsBroadcast(DL, VT, V1, Mask, Subtarget, DAG))
9871     return Broadcast;
9872
9873   // Dispatch to each element type for lowering. If we don't have supprot for
9874   // specific element type shuffles at 512 bits, immediately split them and
9875   // lower them. Each lowering routine of a given type is allowed to assume that
9876   // the requisite ISA extensions for that element type are available.
9877   switch (VT.SimpleTy) {
9878   case MVT::v8f64:
9879     return lowerV8F64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9880   case MVT::v16f32:
9881     return lowerV16F32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9882   case MVT::v8i64:
9883     return lowerV8I64VectorShuffle(Op, V1, V2, Subtarget, DAG);
9884   case MVT::v16i32:
9885     return lowerV16I32VectorShuffle(Op, V1, V2, Subtarget, DAG);
9886   case MVT::v32i16:
9887     if (Subtarget->hasBWI())
9888       return lowerV32I16VectorShuffle(Op, V1, V2, Subtarget, DAG);
9889     break;
9890   case MVT::v64i8:
9891     if (Subtarget->hasBWI())
9892       return lowerV64I8VectorShuffle(Op, V1, V2, Subtarget, DAG);
9893     break;
9894
9895   default:
9896     llvm_unreachable("Not a valid 512-bit x86 vector type!");
9897   }
9898
9899   // Otherwise fall back on splitting.
9900   return splitAndLowerVectorShuffle(DL, VT, V1, V2, Mask, DAG);
9901 }
9902
9903 /// \brief Top-level lowering for x86 vector shuffles.
9904 ///
9905 /// This handles decomposition, canonicalization, and lowering of all x86
9906 /// vector shuffles. Most of the specific lowering strategies are encapsulated
9907 /// above in helper routines. The canonicalization attempts to widen shuffles
9908 /// to involve fewer lanes of wider elements, consolidate symmetric patterns
9909 /// s.t. only one of the two inputs needs to be tested, etc.
9910 static SDValue lowerVectorShuffle(SDValue Op, const X86Subtarget *Subtarget,
9911                                   SelectionDAG &DAG) {
9912   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
9913   ArrayRef<int> Mask = SVOp->getMask();
9914   SDValue V1 = Op.getOperand(0);
9915   SDValue V2 = Op.getOperand(1);
9916   MVT VT = Op.getSimpleValueType();
9917   int NumElements = VT.getVectorNumElements();
9918   SDLoc dl(Op);
9919
9920   assert(VT.getSizeInBits() != 64 && "Can't lower MMX shuffles");
9921
9922   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
9923   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
9924   if (V1IsUndef && V2IsUndef)
9925     return DAG.getUNDEF(VT);
9926
9927   // When we create a shuffle node we put the UNDEF node to second operand,
9928   // but in some cases the first operand may be transformed to UNDEF.
9929   // In this case we should just commute the node.
9930   if (V1IsUndef)
9931     return DAG.getCommutedVectorShuffle(*SVOp);
9932
9933   // Check for non-undef masks pointing at an undef vector and make the masks
9934   // undef as well. This makes it easier to match the shuffle based solely on
9935   // the mask.
9936   if (V2IsUndef)
9937     for (int M : Mask)
9938       if (M >= NumElements) {
9939         SmallVector<int, 8> NewMask(Mask.begin(), Mask.end());
9940         for (int &M : NewMask)
9941           if (M >= NumElements)
9942             M = -1;
9943         return DAG.getVectorShuffle(VT, dl, V1, V2, NewMask);
9944       }
9945
9946   // We actually see shuffles that are entirely re-arrangements of a set of
9947   // zero inputs. This mostly happens while decomposing complex shuffles into
9948   // simple ones. Directly lower these as a buildvector of zeros.
9949   SmallBitVector Zeroable = computeZeroableShuffleElements(Mask, V1, V2);
9950   if (Zeroable.all())
9951     return getZeroVector(VT, Subtarget, DAG, dl);
9952
9953   // Try to collapse shuffles into using a vector type with fewer elements but
9954   // wider element types. We cap this to not form integers or floating point
9955   // elements wider than 64 bits, but it might be interesting to form i128
9956   // integers to handle flipping the low and high halves of AVX 256-bit vectors.
9957   SmallVector<int, 16> WidenedMask;
9958   if (VT.getScalarSizeInBits() < 64 &&
9959       canWidenShuffleElements(Mask, WidenedMask)) {
9960     MVT NewEltVT = VT.isFloatingPoint()
9961                        ? MVT::getFloatingPointVT(VT.getScalarSizeInBits() * 2)
9962                        : MVT::getIntegerVT(VT.getScalarSizeInBits() * 2);
9963     MVT NewVT = MVT::getVectorVT(NewEltVT, VT.getVectorNumElements() / 2);
9964     // Make sure that the new vector type is legal. For example, v2f64 isn't
9965     // legal on SSE1.
9966     if (DAG.getTargetLoweringInfo().isTypeLegal(NewVT)) {
9967       V1 = DAG.getNode(ISD::BITCAST, dl, NewVT, V1);
9968       V2 = DAG.getNode(ISD::BITCAST, dl, NewVT, V2);
9969       return DAG.getNode(ISD::BITCAST, dl, VT,
9970                          DAG.getVectorShuffle(NewVT, dl, V1, V2, WidenedMask));
9971     }
9972   }
9973
9974   int NumV1Elements = 0, NumUndefElements = 0, NumV2Elements = 0;
9975   for (int M : SVOp->getMask())
9976     if (M < 0)
9977       ++NumUndefElements;
9978     else if (M < NumElements)
9979       ++NumV1Elements;
9980     else
9981       ++NumV2Elements;
9982
9983   // Commute the shuffle as needed such that more elements come from V1 than
9984   // V2. This allows us to match the shuffle pattern strictly on how many
9985   // elements come from V1 without handling the symmetric cases.
9986   if (NumV2Elements > NumV1Elements)
9987     return DAG.getCommutedVectorShuffle(*SVOp);
9988
9989   // When the number of V1 and V2 elements are the same, try to minimize the
9990   // number of uses of V2 in the low half of the vector. When that is tied,
9991   // ensure that the sum of indices for V1 is equal to or lower than the sum
9992   // indices for V2. When those are equal, try to ensure that the number of odd
9993   // indices for V1 is lower than the number of odd indices for V2.
9994   if (NumV1Elements == NumV2Elements) {
9995     int LowV1Elements = 0, LowV2Elements = 0;
9996     for (int M : SVOp->getMask().slice(0, NumElements / 2))
9997       if (M >= NumElements)
9998         ++LowV2Elements;
9999       else if (M >= 0)
10000         ++LowV1Elements;
10001     if (LowV2Elements > LowV1Elements) {
10002       return DAG.getCommutedVectorShuffle(*SVOp);
10003     } else if (LowV2Elements == LowV1Elements) {
10004       int SumV1Indices = 0, SumV2Indices = 0;
10005       for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10006         if (SVOp->getMask()[i] >= NumElements)
10007           SumV2Indices += i;
10008         else if (SVOp->getMask()[i] >= 0)
10009           SumV1Indices += i;
10010       if (SumV2Indices < SumV1Indices) {
10011         return DAG.getCommutedVectorShuffle(*SVOp);
10012       } else if (SumV2Indices == SumV1Indices) {
10013         int NumV1OddIndices = 0, NumV2OddIndices = 0;
10014         for (int i = 0, Size = SVOp->getMask().size(); i < Size; ++i)
10015           if (SVOp->getMask()[i] >= NumElements)
10016             NumV2OddIndices += i % 2;
10017           else if (SVOp->getMask()[i] >= 0)
10018             NumV1OddIndices += i % 2;
10019         if (NumV2OddIndices < NumV1OddIndices)
10020           return DAG.getCommutedVectorShuffle(*SVOp);
10021       }
10022     }
10023   }
10024
10025   // For each vector width, delegate to a specialized lowering routine.
10026   if (VT.getSizeInBits() == 128)
10027     return lower128BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10028
10029   if (VT.getSizeInBits() == 256)
10030     return lower256BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10031
10032   // Force AVX-512 vectors to be scalarized for now.
10033   // FIXME: Implement AVX-512 support!
10034   if (VT.getSizeInBits() == 512)
10035     return lower512BitVectorShuffle(Op, V1, V2, VT, Subtarget, DAG);
10036
10037   llvm_unreachable("Unimplemented!");
10038 }
10039
10040 // This function assumes its argument is a BUILD_VECTOR of constants or
10041 // undef SDNodes. i.e: ISD::isBuildVectorOfConstantSDNodes(BuildVector) is
10042 // true.
10043 static bool BUILD_VECTORtoBlendMask(BuildVectorSDNode *BuildVector,
10044                                     unsigned &MaskValue) {
10045   MaskValue = 0;
10046   unsigned NumElems = BuildVector->getNumOperands();
10047   // There are 2 lanes if (NumElems > 8), and 1 lane otherwise.
10048   unsigned NumLanes = (NumElems - 1) / 8 + 1;
10049   unsigned NumElemsInLane = NumElems / NumLanes;
10050
10051   // Blend for v16i16 should be symetric for the both lanes.
10052   for (unsigned i = 0; i < NumElemsInLane; ++i) {
10053     SDValue EltCond = BuildVector->getOperand(i);
10054     SDValue SndLaneEltCond =
10055         (NumLanes == 2) ? BuildVector->getOperand(i + NumElemsInLane) : EltCond;
10056
10057     int Lane1Cond = -1, Lane2Cond = -1;
10058     if (isa<ConstantSDNode>(EltCond))
10059       Lane1Cond = !isZero(EltCond);
10060     if (isa<ConstantSDNode>(SndLaneEltCond))
10061       Lane2Cond = !isZero(SndLaneEltCond);
10062
10063     if (Lane1Cond == Lane2Cond || Lane2Cond < 0)
10064       // Lane1Cond != 0, means we want the first argument.
10065       // Lane1Cond == 0, means we want the second argument.
10066       // The encoding of this argument is 0 for the first argument, 1
10067       // for the second. Therefore, invert the condition.
10068       MaskValue |= !Lane1Cond << i;
10069     else if (Lane1Cond < 0)
10070       MaskValue |= !Lane2Cond << i;
10071     else
10072       return false;
10073   }
10074   return true;
10075 }
10076
10077 /// \brief Try to lower a VSELECT instruction to a vector shuffle.
10078 static SDValue lowerVSELECTtoVectorShuffle(SDValue Op,
10079                                            const X86Subtarget *Subtarget,
10080                                            SelectionDAG &DAG) {
10081   SDValue Cond = Op.getOperand(0);
10082   SDValue LHS = Op.getOperand(1);
10083   SDValue RHS = Op.getOperand(2);
10084   SDLoc dl(Op);
10085   MVT VT = Op.getSimpleValueType();
10086
10087   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
10088     return SDValue();
10089   auto *CondBV = cast<BuildVectorSDNode>(Cond);
10090
10091   // Only non-legal VSELECTs reach this lowering, convert those into generic
10092   // shuffles and re-use the shuffle lowering path for blends.
10093   SmallVector<int, 32> Mask;
10094   for (int i = 0, Size = VT.getVectorNumElements(); i < Size; ++i) {
10095     SDValue CondElt = CondBV->getOperand(i);
10096     Mask.push_back(
10097         isa<ConstantSDNode>(CondElt) ? i + (isZero(CondElt) ? Size : 0) : -1);
10098   }
10099   return DAG.getVectorShuffle(VT, dl, LHS, RHS, Mask);
10100 }
10101
10102 SDValue X86TargetLowering::LowerVSELECT(SDValue Op, SelectionDAG &DAG) const {
10103   // A vselect where all conditions and data are constants can be optimized into
10104   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
10105   if (ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(0).getNode()) &&
10106       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(1).getNode()) &&
10107       ISD::isBuildVectorOfConstantSDNodes(Op.getOperand(2).getNode()))
10108     return SDValue();
10109
10110   // Try to lower this to a blend-style vector shuffle. This can handle all
10111   // constant condition cases.
10112   SDValue BlendOp = lowerVSELECTtoVectorShuffle(Op, Subtarget, DAG);
10113   if (BlendOp.getNode())
10114     return BlendOp;
10115
10116   // Variable blends are only legal from SSE4.1 onward.
10117   if (!Subtarget->hasSSE41())
10118     return SDValue();
10119
10120   // Some types for vselect were previously set to Expand, not Legal or
10121   // Custom. Return an empty SDValue so we fall-through to Expand, after
10122   // the Custom lowering phase.
10123   MVT VT = Op.getSimpleValueType();
10124   switch (VT.SimpleTy) {
10125   default:
10126     break;
10127   case MVT::v8i16:
10128   case MVT::v16i16:
10129     if (Subtarget->hasBWI() && Subtarget->hasVLX())
10130       break;
10131     return SDValue();
10132   }
10133
10134   // We couldn't create a "Blend with immediate" node.
10135   // This node should still be legal, but we'll have to emit a blendv*
10136   // instruction.
10137   return Op;
10138 }
10139
10140 static SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) {
10141   MVT VT = Op.getSimpleValueType();
10142   SDLoc dl(Op);
10143
10144   if (!Op.getOperand(0).getSimpleValueType().is128BitVector())
10145     return SDValue();
10146
10147   if (VT.getSizeInBits() == 8) {
10148     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
10149                                   Op.getOperand(0), Op.getOperand(1));
10150     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10151                                   DAG.getValueType(VT));
10152     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10153   }
10154
10155   if (VT.getSizeInBits() == 16) {
10156     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10157     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
10158     if (Idx == 0)
10159       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10160                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10161                                      DAG.getNode(ISD::BITCAST, dl,
10162                                                  MVT::v4i32,
10163                                                  Op.getOperand(0)),
10164                                      Op.getOperand(1)));
10165     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
10166                                   Op.getOperand(0), Op.getOperand(1));
10167     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
10168                                   DAG.getValueType(VT));
10169     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10170   }
10171
10172   if (VT == MVT::f32) {
10173     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
10174     // the result back to FR32 register. It's only worth matching if the
10175     // result has a single use which is a store or a bitcast to i32.  And in
10176     // the case of a store, it's not worth it if the index is a constant 0,
10177     // because a MOVSSmr can be used instead, which is smaller and faster.
10178     if (!Op.hasOneUse())
10179       return SDValue();
10180     SDNode *User = *Op.getNode()->use_begin();
10181     if ((User->getOpcode() != ISD::STORE ||
10182          (isa<ConstantSDNode>(Op.getOperand(1)) &&
10183           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
10184         (User->getOpcode() != ISD::BITCAST ||
10185          User->getValueType(0) != MVT::i32))
10186       return SDValue();
10187     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10188                                   DAG.getNode(ISD::BITCAST, dl, MVT::v4i32,
10189                                               Op.getOperand(0)),
10190                                               Op.getOperand(1));
10191     return DAG.getNode(ISD::BITCAST, dl, MVT::f32, Extract);
10192   }
10193
10194   if (VT == MVT::i32 || VT == MVT::i64) {
10195     // ExtractPS/pextrq works with constant index.
10196     if (isa<ConstantSDNode>(Op.getOperand(1)))
10197       return Op;
10198   }
10199   return SDValue();
10200 }
10201
10202 /// Extract one bit from mask vector, like v16i1 or v8i1.
10203 /// AVX-512 feature.
10204 SDValue
10205 X86TargetLowering::ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const {
10206   SDValue Vec = Op.getOperand(0);
10207   SDLoc dl(Vec);
10208   MVT VecVT = Vec.getSimpleValueType();
10209   SDValue Idx = Op.getOperand(1);
10210   MVT EltVT = Op.getSimpleValueType();
10211
10212   assert((EltVT == MVT::i1) && "Unexpected operands in ExtractBitFromMaskVector");
10213   assert((VecVT.getVectorNumElements() <= 16 || Subtarget->hasBWI()) &&
10214          "Unexpected vector type in ExtractBitFromMaskVector");
10215
10216   // variable index can't be handled in mask registers,
10217   // extend vector to VR512
10218   if (!isa<ConstantSDNode>(Idx)) {
10219     MVT ExtVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10220     SDValue Ext = DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVT, Vec);
10221     SDValue Elt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
10222                               ExtVT.getVectorElementType(), Ext, Idx);
10223     return DAG.getNode(ISD::TRUNCATE, dl, EltVT, Elt);
10224   }
10225
10226   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10227   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10228   if (!Subtarget->hasDQI() && (VecVT.getVectorNumElements() <= 8))
10229     rc = getRegClassFor(MVT::v16i1);
10230   unsigned MaxSift = rc->getSize()*8 - 1;
10231   Vec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, Vec,
10232                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10233   Vec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, Vec,
10234                     DAG.getConstant(MaxSift, MVT::i8));
10235   return DAG.getNode(X86ISD::VEXTRACT, dl, MVT::i1, Vec,
10236                        DAG.getIntPtrConstant(0));
10237 }
10238
10239 SDValue
10240 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
10241                                            SelectionDAG &DAG) const {
10242   SDLoc dl(Op);
10243   SDValue Vec = Op.getOperand(0);
10244   MVT VecVT = Vec.getSimpleValueType();
10245   SDValue Idx = Op.getOperand(1);
10246
10247   if (Op.getSimpleValueType() == MVT::i1)
10248     return ExtractBitFromMaskVector(Op, DAG);
10249
10250   if (!isa<ConstantSDNode>(Idx)) {
10251     if (VecVT.is512BitVector() ||
10252         (VecVT.is256BitVector() && Subtarget->hasInt256() &&
10253          VecVT.getVectorElementType().getSizeInBits() == 32)) {
10254
10255       MVT MaskEltVT =
10256         MVT::getIntegerVT(VecVT.getVectorElementType().getSizeInBits());
10257       MVT MaskVT = MVT::getVectorVT(MaskEltVT, VecVT.getSizeInBits() /
10258                                     MaskEltVT.getSizeInBits());
10259
10260       Idx = DAG.getZExtOrTrunc(Idx, dl, MaskEltVT);
10261       SDValue Mask = DAG.getNode(X86ISD::VINSERT, dl, MaskVT,
10262                                 getZeroVector(MaskVT, Subtarget, DAG, dl),
10263                                 Idx, DAG.getConstant(0, getPointerTy()));
10264       SDValue Perm = DAG.getNode(X86ISD::VPERMV, dl, VecVT, Mask, Vec);
10265       return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(),
10266                         Perm, DAG.getConstant(0, getPointerTy()));
10267     }
10268     return SDValue();
10269   }
10270
10271   // If this is a 256-bit vector result, first extract the 128-bit vector and
10272   // then extract the element from the 128-bit vector.
10273   if (VecVT.is256BitVector() || VecVT.is512BitVector()) {
10274
10275     unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10276     // Get the 128-bit vector.
10277     Vec = Extract128BitVector(Vec, IdxVal, DAG, dl);
10278     MVT EltVT = VecVT.getVectorElementType();
10279
10280     unsigned ElemsPerChunk = 128 / EltVT.getSizeInBits();
10281
10282     //if (IdxVal >= NumElems/2)
10283     //  IdxVal -= NumElems/2;
10284     IdxVal -= (IdxVal/ElemsPerChunk)*ElemsPerChunk;
10285     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, Op.getValueType(), Vec,
10286                        DAG.getConstant(IdxVal, MVT::i32));
10287   }
10288
10289   assert(VecVT.is128BitVector() && "Unexpected vector length");
10290
10291   if (Subtarget->hasSSE41()) {
10292     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
10293     if (Res.getNode())
10294       return Res;
10295   }
10296
10297   MVT VT = Op.getSimpleValueType();
10298   // TODO: handle v16i8.
10299   if (VT.getSizeInBits() == 16) {
10300     SDValue Vec = Op.getOperand(0);
10301     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10302     if (Idx == 0)
10303       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
10304                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
10305                                      DAG.getNode(ISD::BITCAST, dl,
10306                                                  MVT::v4i32, Vec),
10307                                      Op.getOperand(1)));
10308     // Transform it so it match pextrw which produces a 32-bit result.
10309     MVT EltVT = MVT::i32;
10310     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
10311                                   Op.getOperand(0), Op.getOperand(1));
10312     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
10313                                   DAG.getValueType(VT));
10314     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
10315   }
10316
10317   if (VT.getSizeInBits() == 32) {
10318     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10319     if (Idx == 0)
10320       return Op;
10321
10322     // SHUFPS the element to the lowest double word, then movss.
10323     int Mask[4] = { static_cast<int>(Idx), -1, -1, -1 };
10324     MVT VVT = Op.getOperand(0).getSimpleValueType();
10325     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10326                                        DAG.getUNDEF(VVT), Mask);
10327     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10328                        DAG.getIntPtrConstant(0));
10329   }
10330
10331   if (VT.getSizeInBits() == 64) {
10332     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
10333     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
10334     //        to match extract_elt for f64.
10335     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
10336     if (Idx == 0)
10337       return Op;
10338
10339     // UNPCKHPD the element to the lowest double word, then movsd.
10340     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
10341     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
10342     int Mask[2] = { 1, -1 };
10343     MVT VVT = Op.getOperand(0).getSimpleValueType();
10344     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
10345                                        DAG.getUNDEF(VVT), Mask);
10346     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
10347                        DAG.getIntPtrConstant(0));
10348   }
10349
10350   return SDValue();
10351 }
10352
10353 /// Insert one bit to mask vector, like v16i1 or v8i1.
10354 /// AVX-512 feature.
10355 SDValue
10356 X86TargetLowering::InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const {
10357   SDLoc dl(Op);
10358   SDValue Vec = Op.getOperand(0);
10359   SDValue Elt = Op.getOperand(1);
10360   SDValue Idx = Op.getOperand(2);
10361   MVT VecVT = Vec.getSimpleValueType();
10362
10363   if (!isa<ConstantSDNode>(Idx)) {
10364     // Non constant index. Extend source and destination,
10365     // insert element and then truncate the result.
10366     MVT ExtVecVT = (VecVT == MVT::v8i1 ?  MVT::v8i64 : MVT::v16i32);
10367     MVT ExtEltVT = (VecVT == MVT::v8i1 ?  MVT::i64 : MVT::i32);
10368     SDValue ExtOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ExtVecVT,
10369       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtVecVT, Vec),
10370       DAG.getNode(ISD::ZERO_EXTEND, dl, ExtEltVT, Elt), Idx);
10371     return DAG.getNode(ISD::TRUNCATE, dl, VecVT, ExtOp);
10372   }
10373
10374   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10375   SDValue EltInVec = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Elt);
10376   if (Vec.getOpcode() == ISD::UNDEF)
10377     return DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10378                        DAG.getConstant(IdxVal, MVT::i8));
10379   const TargetRegisterClass* rc = getRegClassFor(VecVT);
10380   unsigned MaxSift = rc->getSize()*8 - 1;
10381   EltInVec = DAG.getNode(X86ISD::VSHLI, dl, VecVT, EltInVec,
10382                     DAG.getConstant(MaxSift, MVT::i8));
10383   EltInVec = DAG.getNode(X86ISD::VSRLI, dl, VecVT, EltInVec,
10384                     DAG.getConstant(MaxSift - IdxVal, MVT::i8));
10385   return DAG.getNode(ISD::OR, dl, VecVT, Vec, EltInVec);
10386 }
10387
10388 SDValue X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op,
10389                                                   SelectionDAG &DAG) const {
10390   MVT VT = Op.getSimpleValueType();
10391   MVT EltVT = VT.getVectorElementType();
10392
10393   if (EltVT == MVT::i1)
10394     return InsertBitToMaskVector(Op, DAG);
10395
10396   SDLoc dl(Op);
10397   SDValue N0 = Op.getOperand(0);
10398   SDValue N1 = Op.getOperand(1);
10399   SDValue N2 = Op.getOperand(2);
10400   if (!isa<ConstantSDNode>(N2))
10401     return SDValue();
10402   auto *N2C = cast<ConstantSDNode>(N2);
10403   unsigned IdxVal = N2C->getZExtValue();
10404
10405   // If the vector is wider than 128 bits, extract the 128-bit subvector, insert
10406   // into that, and then insert the subvector back into the result.
10407   if (VT.is256BitVector() || VT.is512BitVector()) {
10408     // Get the desired 128-bit vector half.
10409     SDValue V = Extract128BitVector(N0, IdxVal, DAG, dl);
10410
10411     // Insert the element into the desired half.
10412     unsigned NumEltsIn128 = 128 / EltVT.getSizeInBits();
10413     unsigned IdxIn128 = IdxVal - (IdxVal / NumEltsIn128) * NumEltsIn128;
10414
10415     V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, V.getValueType(), V, N1,
10416                     DAG.getConstant(IdxIn128, MVT::i32));
10417
10418     // Insert the changed part back to the 256-bit vector
10419     return Insert128BitVector(N0, V, IdxVal, DAG, dl);
10420   }
10421   assert(VT.is128BitVector() && "Only 128-bit vector types should be left!");
10422
10423   if (Subtarget->hasSSE41()) {
10424     if (EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) {
10425       unsigned Opc;
10426       if (VT == MVT::v8i16) {
10427         Opc = X86ISD::PINSRW;
10428       } else {
10429         assert(VT == MVT::v16i8);
10430         Opc = X86ISD::PINSRB;
10431       }
10432
10433       // Transform it so it match pinsr{b,w} which expects a GR32 as its second
10434       // argument.
10435       if (N1.getValueType() != MVT::i32)
10436         N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10437       if (N2.getValueType() != MVT::i32)
10438         N2 = DAG.getIntPtrConstant(IdxVal);
10439       return DAG.getNode(Opc, dl, VT, N0, N1, N2);
10440     }
10441
10442     if (EltVT == MVT::f32) {
10443       // Bits [7:6] of the constant are the source select.  This will always be
10444       //  zero here.  The DAG Combiner may combine an extract_elt index into
10445       //  these
10446       //  bits.  For example (insert (extract, 3), 2) could be matched by
10447       //  putting
10448       //  the '3' into bits [7:6] of X86ISD::INSERTPS.
10449       // Bits [5:4] of the constant are the destination select.  This is the
10450       //  value of the incoming immediate.
10451       // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
10452       //   combine either bitwise AND or insert of float 0.0 to set these bits.
10453       N2 = DAG.getIntPtrConstant(IdxVal << 4);
10454       // Create this as a scalar to vector..
10455       N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
10456       return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
10457     }
10458
10459     if (EltVT == MVT::i32 || EltVT == MVT::i64) {
10460       // PINSR* works with constant index.
10461       return Op;
10462     }
10463   }
10464
10465   if (EltVT == MVT::i8)
10466     return SDValue();
10467
10468   if (EltVT.getSizeInBits() == 16) {
10469     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
10470     // as its second argument.
10471     if (N1.getValueType() != MVT::i32)
10472       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
10473     if (N2.getValueType() != MVT::i32)
10474       N2 = DAG.getIntPtrConstant(IdxVal);
10475     return DAG.getNode(X86ISD::PINSRW, dl, VT, N0, N1, N2);
10476   }
10477   return SDValue();
10478 }
10479
10480 static SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) {
10481   SDLoc dl(Op);
10482   MVT OpVT = Op.getSimpleValueType();
10483
10484   // If this is a 256-bit vector result, first insert into a 128-bit
10485   // vector and then insert into the 256-bit vector.
10486   if (!OpVT.is128BitVector()) {
10487     // Insert into a 128-bit vector.
10488     unsigned SizeFactor = OpVT.getSizeInBits()/128;
10489     MVT VT128 = MVT::getVectorVT(OpVT.getVectorElementType(),
10490                                  OpVT.getVectorNumElements() / SizeFactor);
10491
10492     Op = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT128, Op.getOperand(0));
10493
10494     // Insert the 128-bit vector.
10495     return Insert128BitVector(DAG.getUNDEF(OpVT), Op, 0, DAG, dl);
10496   }
10497
10498   if (OpVT == MVT::v1i64 &&
10499       Op.getOperand(0).getValueType() == MVT::i64)
10500     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
10501
10502   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
10503   assert(OpVT.is128BitVector() && "Expected an SSE type!");
10504   return DAG.getNode(ISD::BITCAST, dl, OpVT,
10505                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,AnyExt));
10506 }
10507
10508 // Lower a node with an EXTRACT_SUBVECTOR opcode.  This may result in
10509 // a simple subregister reference or explicit instructions to grab
10510 // upper bits of a vector.
10511 static SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10512                                       SelectionDAG &DAG) {
10513   SDLoc dl(Op);
10514   SDValue In =  Op.getOperand(0);
10515   SDValue Idx = Op.getOperand(1);
10516   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10517   MVT ResVT   = Op.getSimpleValueType();
10518   MVT InVT    = In.getSimpleValueType();
10519
10520   if (Subtarget->hasFp256()) {
10521     if (ResVT.is128BitVector() &&
10522         (InVT.is256BitVector() || InVT.is512BitVector()) &&
10523         isa<ConstantSDNode>(Idx)) {
10524       return Extract128BitVector(In, IdxVal, DAG, dl);
10525     }
10526     if (ResVT.is256BitVector() && InVT.is512BitVector() &&
10527         isa<ConstantSDNode>(Idx)) {
10528       return Extract256BitVector(In, IdxVal, DAG, dl);
10529     }
10530   }
10531   return SDValue();
10532 }
10533
10534 // Lower a node with an INSERT_SUBVECTOR opcode.  This may result in a
10535 // simple superregister reference or explicit instructions to insert
10536 // the upper bits of a vector.
10537 static SDValue LowerINSERT_SUBVECTOR(SDValue Op, const X86Subtarget *Subtarget,
10538                                      SelectionDAG &DAG) {
10539   if (!Subtarget->hasAVX())
10540     return SDValue();
10541
10542   SDLoc dl(Op);
10543   SDValue Vec = Op.getOperand(0);
10544   SDValue SubVec = Op.getOperand(1);
10545   SDValue Idx = Op.getOperand(2);
10546
10547   if (!isa<ConstantSDNode>(Idx))
10548     return SDValue();
10549
10550   unsigned IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
10551   MVT OpVT = Op.getSimpleValueType();
10552   MVT SubVecVT = SubVec.getSimpleValueType();
10553
10554   // Fold two 16-byte subvector loads into one 32-byte load:
10555   // (insert_subvector (insert_subvector undef, (load addr), 0),
10556   //                   (load addr + 16), Elts/2)
10557   // --> load32 addr
10558   if ((IdxVal == OpVT.getVectorNumElements() / 2) &&
10559       Vec.getOpcode() == ISD::INSERT_SUBVECTOR &&
10560       OpVT.is256BitVector() && SubVecVT.is128BitVector() &&
10561       !Subtarget->isUnalignedMem32Slow()) {
10562     SDValue SubVec2 = Vec.getOperand(1);
10563     if (auto *Idx2 = dyn_cast<ConstantSDNode>(Vec.getOperand(2))) {
10564       if (Idx2->getZExtValue() == 0) {
10565         SDValue Ops[] = { SubVec2, SubVec };
10566         SDValue LD = EltsFromConsecutiveLoads(OpVT, Ops, dl, DAG, false);
10567         if (LD.getNode())
10568           return LD;
10569       }
10570     }
10571   }
10572
10573   if ((OpVT.is256BitVector() || OpVT.is512BitVector()) &&
10574       SubVecVT.is128BitVector())
10575     return Insert128BitVector(Vec, SubVec, IdxVal, DAG, dl);
10576
10577   if (OpVT.is512BitVector() && SubVecVT.is256BitVector())
10578     return Insert256BitVector(Vec, SubVec, IdxVal, DAG, dl);
10579
10580   return SDValue();
10581 }
10582
10583 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
10584 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
10585 // one of the above mentioned nodes. It has to be wrapped because otherwise
10586 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
10587 // be used to form addressing mode. These wrapped nodes will be selected
10588 // into MOV32ri.
10589 SDValue
10590 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
10591   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
10592
10593   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10594   // global base reg.
10595   unsigned char OpFlag = 0;
10596   unsigned WrapperKind = X86ISD::Wrapper;
10597   CodeModel::Model M = DAG.getTarget().getCodeModel();
10598
10599   if (Subtarget->isPICStyleRIPRel() &&
10600       (M == CodeModel::Small || M == CodeModel::Kernel))
10601     WrapperKind = X86ISD::WrapperRIP;
10602   else if (Subtarget->isPICStyleGOT())
10603     OpFlag = X86II::MO_GOTOFF;
10604   else if (Subtarget->isPICStyleStubPIC())
10605     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10606
10607   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
10608                                              CP->getAlignment(),
10609                                              CP->getOffset(), OpFlag);
10610   SDLoc DL(CP);
10611   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10612   // With PIC, the address is actually $g + Offset.
10613   if (OpFlag) {
10614     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10615                          DAG.getNode(X86ISD::GlobalBaseReg,
10616                                      SDLoc(), getPointerTy()),
10617                          Result);
10618   }
10619
10620   return Result;
10621 }
10622
10623 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
10624   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
10625
10626   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10627   // global base reg.
10628   unsigned char OpFlag = 0;
10629   unsigned WrapperKind = X86ISD::Wrapper;
10630   CodeModel::Model M = DAG.getTarget().getCodeModel();
10631
10632   if (Subtarget->isPICStyleRIPRel() &&
10633       (M == CodeModel::Small || M == CodeModel::Kernel))
10634     WrapperKind = X86ISD::WrapperRIP;
10635   else if (Subtarget->isPICStyleGOT())
10636     OpFlag = X86II::MO_GOTOFF;
10637   else if (Subtarget->isPICStyleStubPIC())
10638     OpFlag = X86II::MO_PIC_BASE_OFFSET;
10639
10640   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
10641                                           OpFlag);
10642   SDLoc DL(JT);
10643   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10644
10645   // With PIC, the address is actually $g + Offset.
10646   if (OpFlag)
10647     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10648                          DAG.getNode(X86ISD::GlobalBaseReg,
10649                                      SDLoc(), getPointerTy()),
10650                          Result);
10651
10652   return Result;
10653 }
10654
10655 SDValue
10656 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
10657   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
10658
10659   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10660   // global base reg.
10661   unsigned char OpFlag = 0;
10662   unsigned WrapperKind = X86ISD::Wrapper;
10663   CodeModel::Model M = DAG.getTarget().getCodeModel();
10664
10665   if (Subtarget->isPICStyleRIPRel() &&
10666       (M == CodeModel::Small || M == CodeModel::Kernel)) {
10667     if (Subtarget->isTargetDarwin() || Subtarget->isTargetELF())
10668       OpFlag = X86II::MO_GOTPCREL;
10669     WrapperKind = X86ISD::WrapperRIP;
10670   } else if (Subtarget->isPICStyleGOT()) {
10671     OpFlag = X86II::MO_GOT;
10672   } else if (Subtarget->isPICStyleStubPIC()) {
10673     OpFlag = X86II::MO_DARWIN_NONLAZY_PIC_BASE;
10674   } else if (Subtarget->isPICStyleStubNoDynamic()) {
10675     OpFlag = X86II::MO_DARWIN_NONLAZY;
10676   }
10677
10678   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
10679
10680   SDLoc DL(Op);
10681   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10682
10683   // With PIC, the address is actually $g + Offset.
10684   if (DAG.getTarget().getRelocationModel() == Reloc::PIC_ &&
10685       !Subtarget->is64Bit()) {
10686     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10687                          DAG.getNode(X86ISD::GlobalBaseReg,
10688                                      SDLoc(), getPointerTy()),
10689                          Result);
10690   }
10691
10692   // For symbols that require a load from a stub to get the address, emit the
10693   // load.
10694   if (isGlobalStubReference(OpFlag))
10695     Result = DAG.getLoad(getPointerTy(), DL, DAG.getEntryNode(), Result,
10696                          MachinePointerInfo::getGOT(), false, false, false, 0);
10697
10698   return Result;
10699 }
10700
10701 SDValue
10702 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
10703   // Create the TargetBlockAddressAddress node.
10704   unsigned char OpFlags =
10705     Subtarget->ClassifyBlockAddressReference();
10706   CodeModel::Model M = DAG.getTarget().getCodeModel();
10707   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
10708   int64_t Offset = cast<BlockAddressSDNode>(Op)->getOffset();
10709   SDLoc dl(Op);
10710   SDValue Result = DAG.getTargetBlockAddress(BA, getPointerTy(), Offset,
10711                                              OpFlags);
10712
10713   if (Subtarget->isPICStyleRIPRel() &&
10714       (M == CodeModel::Small || M == CodeModel::Kernel))
10715     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10716   else
10717     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10718
10719   // With PIC, the address is actually $g + Offset.
10720   if (isGlobalRelativeToPICBase(OpFlags)) {
10721     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10722                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10723                          Result);
10724   }
10725
10726   return Result;
10727 }
10728
10729 SDValue
10730 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
10731                                       int64_t Offset, SelectionDAG &DAG) const {
10732   // Create the TargetGlobalAddress node, folding in the constant
10733   // offset if it is legal.
10734   unsigned char OpFlags =
10735       Subtarget->ClassifyGlobalReference(GV, DAG.getTarget());
10736   CodeModel::Model M = DAG.getTarget().getCodeModel();
10737   SDValue Result;
10738   if (OpFlags == X86II::MO_NO_FLAG &&
10739       X86::isOffsetSuitableForCodeModel(Offset, M)) {
10740     // A direct static reference to a global.
10741     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), Offset);
10742     Offset = 0;
10743   } else {
10744     Result = DAG.getTargetGlobalAddress(GV, dl, getPointerTy(), 0, OpFlags);
10745   }
10746
10747   if (Subtarget->isPICStyleRIPRel() &&
10748       (M == CodeModel::Small || M == CodeModel::Kernel))
10749     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
10750   else
10751     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
10752
10753   // With PIC, the address is actually $g + Offset.
10754   if (isGlobalRelativeToPICBase(OpFlags)) {
10755     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
10756                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
10757                          Result);
10758   }
10759
10760   // For globals that require a load from a stub to get the address, emit the
10761   // load.
10762   if (isGlobalStubReference(OpFlags))
10763     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
10764                          MachinePointerInfo::getGOT(), false, false, false, 0);
10765
10766   // If there was a non-zero offset that we didn't fold, create an explicit
10767   // addition for it.
10768   if (Offset != 0)
10769     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
10770                          DAG.getConstant(Offset, getPointerTy()));
10771
10772   return Result;
10773 }
10774
10775 SDValue
10776 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
10777   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
10778   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
10779   return LowerGlobalAddress(GV, SDLoc(Op), Offset, DAG);
10780 }
10781
10782 static SDValue
10783 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
10784            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
10785            unsigned char OperandFlags, bool LocalDynamic = false) {
10786   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10787   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10788   SDLoc dl(GA);
10789   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10790                                            GA->getValueType(0),
10791                                            GA->getOffset(),
10792                                            OperandFlags);
10793
10794   X86ISD::NodeType CallType = LocalDynamic ? X86ISD::TLSBASEADDR
10795                                            : X86ISD::TLSADDR;
10796
10797   if (InFlag) {
10798     SDValue Ops[] = { Chain,  TGA, *InFlag };
10799     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10800   } else {
10801     SDValue Ops[]  = { Chain, TGA };
10802     Chain = DAG.getNode(CallType, dl, NodeTys, Ops);
10803   }
10804
10805   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
10806   MFI->setAdjustsStack(true);
10807   MFI->setHasCalls(true);
10808
10809   SDValue Flag = Chain.getValue(1);
10810   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
10811 }
10812
10813 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
10814 static SDValue
10815 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10816                                 const EVT PtrVT) {
10817   SDValue InFlag;
10818   SDLoc dl(GA);  // ? function entry point might be better
10819   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10820                                    DAG.getNode(X86ISD::GlobalBaseReg,
10821                                                SDLoc(), PtrVT), InFlag);
10822   InFlag = Chain.getValue(1);
10823
10824   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
10825 }
10826
10827 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
10828 static SDValue
10829 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10830                                 const EVT PtrVT) {
10831   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT,
10832                     X86::RAX, X86II::MO_TLSGD);
10833 }
10834
10835 static SDValue LowerToTLSLocalDynamicModel(GlobalAddressSDNode *GA,
10836                                            SelectionDAG &DAG,
10837                                            const EVT PtrVT,
10838                                            bool is64Bit) {
10839   SDLoc dl(GA);
10840
10841   // Get the start address of the TLS block for this module.
10842   X86MachineFunctionInfo* MFI = DAG.getMachineFunction()
10843       .getInfo<X86MachineFunctionInfo>();
10844   MFI->incNumLocalDynamicTLSAccesses();
10845
10846   SDValue Base;
10847   if (is64Bit) {
10848     Base = GetTLSADDR(DAG, DAG.getEntryNode(), GA, nullptr, PtrVT, X86::RAX,
10849                       X86II::MO_TLSLD, /*LocalDynamic=*/true);
10850   } else {
10851     SDValue InFlag;
10852     SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
10853         DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT), InFlag);
10854     InFlag = Chain.getValue(1);
10855     Base = GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX,
10856                       X86II::MO_TLSLDM, /*LocalDynamic=*/true);
10857   }
10858
10859   // Note: the CleanupLocalDynamicTLSPass will remove redundant computations
10860   // of Base.
10861
10862   // Build x@dtpoff.
10863   unsigned char OperandFlags = X86II::MO_DTPOFF;
10864   unsigned WrapperKind = X86ISD::Wrapper;
10865   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
10866                                            GA->getValueType(0),
10867                                            GA->getOffset(), OperandFlags);
10868   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10869
10870   // Add x@dtpoff with the base.
10871   return DAG.getNode(ISD::ADD, dl, PtrVT, Offset, Base);
10872 }
10873
10874 // Lower ISD::GlobalTLSAddress using the "initial exec" or "local exec" model.
10875 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
10876                                    const EVT PtrVT, TLSModel::Model model,
10877                                    bool is64Bit, bool isPIC) {
10878   SDLoc dl(GA);
10879
10880   // Get the Thread Pointer, which is %gs:0 (32-bit) or %fs:0 (64-bit).
10881   Value *Ptr = Constant::getNullValue(Type::getInt8PtrTy(*DAG.getContext(),
10882                                                          is64Bit ? 257 : 256));
10883
10884   SDValue ThreadPointer =
10885       DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), DAG.getIntPtrConstant(0),
10886                   MachinePointerInfo(Ptr), false, false, false, 0);
10887
10888   unsigned char OperandFlags = 0;
10889   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
10890   // initialexec.
10891   unsigned WrapperKind = X86ISD::Wrapper;
10892   if (model == TLSModel::LocalExec) {
10893     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
10894   } else if (model == TLSModel::InitialExec) {
10895     if (is64Bit) {
10896       OperandFlags = X86II::MO_GOTTPOFF;
10897       WrapperKind = X86ISD::WrapperRIP;
10898     } else {
10899       OperandFlags = isPIC ? X86II::MO_GOTNTPOFF : X86II::MO_INDNTPOFF;
10900     }
10901   } else {
10902     llvm_unreachable("Unexpected model");
10903   }
10904
10905   // emit "addl x@ntpoff,%eax" (local exec)
10906   // or "addl x@indntpoff,%eax" (initial exec)
10907   // or "addl x@gotntpoff(%ebx) ,%eax" (initial exec, 32-bit pic)
10908   SDValue TGA =
10909       DAG.getTargetGlobalAddress(GA->getGlobal(), dl, GA->getValueType(0),
10910                                  GA->getOffset(), OperandFlags);
10911   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
10912
10913   if (model == TLSModel::InitialExec) {
10914     if (isPIC && !is64Bit) {
10915       Offset = DAG.getNode(ISD::ADD, dl, PtrVT,
10916                            DAG.getNode(X86ISD::GlobalBaseReg, SDLoc(), PtrVT),
10917                            Offset);
10918     }
10919
10920     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
10921                          MachinePointerInfo::getGOT(), false, false, false, 0);
10922   }
10923
10924   // The address of the thread local variable is the add of the thread
10925   // pointer with the offset of the variable.
10926   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
10927 }
10928
10929 SDValue
10930 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
10931
10932   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
10933   const GlobalValue *GV = GA->getGlobal();
10934
10935   if (Subtarget->isTargetELF()) {
10936     TLSModel::Model model = DAG.getTarget().getTLSModel(GV);
10937
10938     switch (model) {
10939       case TLSModel::GeneralDynamic:
10940         if (Subtarget->is64Bit())
10941           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
10942         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
10943       case TLSModel::LocalDynamic:
10944         return LowerToTLSLocalDynamicModel(GA, DAG, getPointerTy(),
10945                                            Subtarget->is64Bit());
10946       case TLSModel::InitialExec:
10947       case TLSModel::LocalExec:
10948         return LowerToTLSExecModel(
10949             GA, DAG, getPointerTy(), model, Subtarget->is64Bit(),
10950             DAG.getTarget().getRelocationModel() == Reloc::PIC_);
10951     }
10952     llvm_unreachable("Unknown TLS model.");
10953   }
10954
10955   if (Subtarget->isTargetDarwin()) {
10956     // Darwin only has one model of TLS.  Lower to that.
10957     unsigned char OpFlag = 0;
10958     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
10959                            X86ISD::WrapperRIP : X86ISD::Wrapper;
10960
10961     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
10962     // global base reg.
10963     bool PIC32 = (DAG.getTarget().getRelocationModel() == Reloc::PIC_) &&
10964                  !Subtarget->is64Bit();
10965     if (PIC32)
10966       OpFlag = X86II::MO_TLVP_PIC_BASE;
10967     else
10968       OpFlag = X86II::MO_TLVP;
10969     SDLoc DL(Op);
10970     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(), DL,
10971                                                 GA->getValueType(0),
10972                                                 GA->getOffset(), OpFlag);
10973     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
10974
10975     // With PIC32, the address is actually $g + Offset.
10976     if (PIC32)
10977       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
10978                            DAG.getNode(X86ISD::GlobalBaseReg,
10979                                        SDLoc(), getPointerTy()),
10980                            Offset);
10981
10982     // Lowering the machine isd will make sure everything is in the right
10983     // location.
10984     SDValue Chain = DAG.getEntryNode();
10985     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
10986     SDValue Args[] = { Chain, Offset };
10987     Chain = DAG.getNode(X86ISD::TLSCALL, DL, NodeTys, Args);
10988
10989     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
10990     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
10991     MFI->setAdjustsStack(true);
10992
10993     // And our return value (tls address) is in the standard call return value
10994     // location.
10995     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
10996     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy(),
10997                               Chain.getValue(1));
10998   }
10999
11000   if (Subtarget->isTargetKnownWindowsMSVC() ||
11001       Subtarget->isTargetWindowsGNU()) {
11002     // Just use the implicit TLS architecture
11003     // Need to generate someting similar to:
11004     //   mov     rdx, qword [gs:abs 58H]; Load pointer to ThreadLocalStorage
11005     //                                  ; from TEB
11006     //   mov     ecx, dword [rel _tls_index]: Load index (from C runtime)
11007     //   mov     rcx, qword [rdx+rcx*8]
11008     //   mov     eax, .tls$:tlsvar
11009     //   [rax+rcx] contains the address
11010     // Windows 64bit: gs:0x58
11011     // Windows 32bit: fs:__tls_array
11012
11013     SDLoc dl(GA);
11014     SDValue Chain = DAG.getEntryNode();
11015
11016     // Get the Thread Pointer, which is %fs:__tls_array (32-bit) or
11017     // %gs:0x58 (64-bit). On MinGW, __tls_array is not available, so directly
11018     // use its literal value of 0x2C.
11019     Value *Ptr = Constant::getNullValue(Subtarget->is64Bit()
11020                                         ? Type::getInt8PtrTy(*DAG.getContext(),
11021                                                              256)
11022                                         : Type::getInt32PtrTy(*DAG.getContext(),
11023                                                               257));
11024
11025     SDValue TlsArray =
11026         Subtarget->is64Bit()
11027             ? DAG.getIntPtrConstant(0x58)
11028             : (Subtarget->isTargetWindowsGNU()
11029                    ? DAG.getIntPtrConstant(0x2C)
11030                    : DAG.getExternalSymbol("_tls_array", getPointerTy()));
11031
11032     SDValue ThreadPointer =
11033         DAG.getLoad(getPointerTy(), dl, Chain, TlsArray,
11034                     MachinePointerInfo(Ptr), false, false, false, 0);
11035
11036     // Load the _tls_index variable
11037     SDValue IDX = DAG.getExternalSymbol("_tls_index", getPointerTy());
11038     if (Subtarget->is64Bit())
11039       IDX = DAG.getExtLoad(ISD::ZEXTLOAD, dl, getPointerTy(), Chain,
11040                            IDX, MachinePointerInfo(), MVT::i32,
11041                            false, false, false, 0);
11042     else
11043       IDX = DAG.getLoad(getPointerTy(), dl, Chain, IDX, MachinePointerInfo(),
11044                         false, false, false, 0);
11045
11046     SDValue Scale = DAG.getConstant(Log2_64_Ceil(TD->getPointerSize()),
11047                                     getPointerTy());
11048     IDX = DAG.getNode(ISD::SHL, dl, getPointerTy(), IDX, Scale);
11049
11050     SDValue res = DAG.getNode(ISD::ADD, dl, getPointerTy(), ThreadPointer, IDX);
11051     res = DAG.getLoad(getPointerTy(), dl, Chain, res, MachinePointerInfo(),
11052                       false, false, false, 0);
11053
11054     // Get the offset of start of .tls section
11055     SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), dl,
11056                                              GA->getValueType(0),
11057                                              GA->getOffset(), X86II::MO_SECREL);
11058     SDValue Offset = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), TGA);
11059
11060     // The address of the thread local variable is the add of the thread
11061     // pointer with the offset of the variable.
11062     return DAG.getNode(ISD::ADD, dl, getPointerTy(), res, Offset);
11063   }
11064
11065   llvm_unreachable("TLS not implemented for this target.");
11066 }
11067
11068 /// LowerShiftParts - Lower SRA_PARTS and friends, which return two i32 values
11069 /// and take a 2 x i32 value to shift plus a shift amount.
11070 static SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) {
11071   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
11072   MVT VT = Op.getSimpleValueType();
11073   unsigned VTBits = VT.getSizeInBits();
11074   SDLoc dl(Op);
11075   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
11076   SDValue ShOpLo = Op.getOperand(0);
11077   SDValue ShOpHi = Op.getOperand(1);
11078   SDValue ShAmt  = Op.getOperand(2);
11079   // X86ISD::SHLD and X86ISD::SHRD have defined overflow behavior but the
11080   // generic ISD nodes haven't. Insert an AND to be safe, it's optimized away
11081   // during isel.
11082   SDValue SafeShAmt = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11083                                   DAG.getConstant(VTBits - 1, MVT::i8));
11084   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
11085                                      DAG.getConstant(VTBits - 1, MVT::i8))
11086                        : DAG.getConstant(0, VT);
11087
11088   SDValue Tmp2, Tmp3;
11089   if (Op.getOpcode() == ISD::SHL_PARTS) {
11090     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
11091     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, SafeShAmt);
11092   } else {
11093     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
11094     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, SafeShAmt);
11095   }
11096
11097   // If the shift amount is larger or equal than the width of a part we can't
11098   // rely on the results of shld/shrd. Insert a test and select the appropriate
11099   // values for large shift amounts.
11100   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
11101                                 DAG.getConstant(VTBits, MVT::i8));
11102   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
11103                              AndNode, DAG.getConstant(0, MVT::i8));
11104
11105   SDValue Hi, Lo;
11106   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
11107   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
11108   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
11109
11110   if (Op.getOpcode() == ISD::SHL_PARTS) {
11111     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11112     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11113   } else {
11114     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0);
11115     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1);
11116   }
11117
11118   SDValue Ops[2] = { Lo, Hi };
11119   return DAG.getMergeValues(Ops, dl);
11120 }
11121
11122 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
11123                                            SelectionDAG &DAG) const {
11124   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
11125   SDLoc dl(Op);
11126
11127   if (SrcVT.isVector()) {
11128     if (SrcVT.getVectorElementType() == MVT::i1) {
11129       MVT IntegerVT = MVT::getVectorVT(MVT::i32, SrcVT.getVectorNumElements());
11130       return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11131                          DAG.getNode(ISD::SIGN_EXTEND, dl, IntegerVT,
11132                                      Op.getOperand(0)));
11133     }
11134     return SDValue();
11135   }
11136
11137   assert(SrcVT <= MVT::i64 && SrcVT >= MVT::i16 &&
11138          "Unknown SINT_TO_FP to lower!");
11139
11140   // These are really Legal; return the operand so the caller accepts it as
11141   // Legal.
11142   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
11143     return Op;
11144   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
11145       Subtarget->is64Bit()) {
11146     return Op;
11147   }
11148
11149   unsigned Size = SrcVT.getSizeInBits()/8;
11150   MachineFunction &MF = DAG.getMachineFunction();
11151   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
11152   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11153   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11154                                StackSlot,
11155                                MachinePointerInfo::getFixedStack(SSFI),
11156                                false, false, 0);
11157   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
11158 }
11159
11160 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
11161                                      SDValue StackSlot,
11162                                      SelectionDAG &DAG) const {
11163   // Build the FILD
11164   SDLoc DL(Op);
11165   SDVTList Tys;
11166   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
11167   if (useSSE)
11168     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Glue);
11169   else
11170     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
11171
11172   unsigned ByteSize = SrcVT.getSizeInBits()/8;
11173
11174   FrameIndexSDNode *FI = dyn_cast<FrameIndexSDNode>(StackSlot);
11175   MachineMemOperand *MMO;
11176   if (FI) {
11177     int SSFI = FI->getIndex();
11178     MMO =
11179       DAG.getMachineFunction()
11180       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11181                             MachineMemOperand::MOLoad, ByteSize, ByteSize);
11182   } else {
11183     MMO = cast<LoadSDNode>(StackSlot)->getMemOperand();
11184     StackSlot = StackSlot.getOperand(1);
11185   }
11186   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
11187   SDValue Result = DAG.getMemIntrinsicNode(useSSE ? X86ISD::FILD_FLAG :
11188                                            X86ISD::FILD, DL,
11189                                            Tys, Ops, SrcVT, MMO);
11190
11191   if (useSSE) {
11192     Chain = Result.getValue(1);
11193     SDValue InFlag = Result.getValue(2);
11194
11195     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
11196     // shouldn't be necessary except that RFP cannot be live across
11197     // multiple blocks. When stackifier is fixed, they can be uncoupled.
11198     MachineFunction &MF = DAG.getMachineFunction();
11199     unsigned SSFISize = Op.getValueType().getSizeInBits()/8;
11200     int SSFI = MF.getFrameInfo()->CreateStackObject(SSFISize, SSFISize, false);
11201     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11202     Tys = DAG.getVTList(MVT::Other);
11203     SDValue Ops[] = {
11204       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
11205     };
11206     MachineMemOperand *MMO =
11207       DAG.getMachineFunction()
11208       .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11209                             MachineMemOperand::MOStore, SSFISize, SSFISize);
11210
11211     Chain = DAG.getMemIntrinsicNode(X86ISD::FST, DL, Tys,
11212                                     Ops, Op.getValueType(), MMO);
11213     Result = DAG.getLoad(Op.getValueType(), DL, Chain, StackSlot,
11214                          MachinePointerInfo::getFixedStack(SSFI),
11215                          false, false, false, 0);
11216   }
11217
11218   return Result;
11219 }
11220
11221 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
11222 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
11223                                                SelectionDAG &DAG) const {
11224   // This algorithm is not obvious. Here it is what we're trying to output:
11225   /*
11226      movq       %rax,  %xmm0
11227      punpckldq  (c0),  %xmm0  // c0: (uint4){ 0x43300000U, 0x45300000U, 0U, 0U }
11228      subpd      (c1),  %xmm0  // c1: (double2){ 0x1.0p52, 0x1.0p52 * 0x1.0p32 }
11229      #ifdef __SSE3__
11230        haddpd   %xmm0, %xmm0
11231      #else
11232        pshufd   $0x4e, %xmm0, %xmm1
11233        addpd    %xmm1, %xmm0
11234      #endif
11235   */
11236
11237   SDLoc dl(Op);
11238   LLVMContext *Context = DAG.getContext();
11239
11240   // Build some magic constants.
11241   static const uint32_t CV0[] = { 0x43300000, 0x45300000, 0, 0 };
11242   Constant *C0 = ConstantDataVector::get(*Context, CV0);
11243   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
11244
11245   SmallVector<Constant*,2> CV1;
11246   CV1.push_back(
11247     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11248                                       APInt(64, 0x4330000000000000ULL))));
11249   CV1.push_back(
11250     ConstantFP::get(*Context, APFloat(APFloat::IEEEdouble,
11251                                       APInt(64, 0x4530000000000000ULL))));
11252   Constant *C1 = ConstantVector::get(CV1);
11253   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
11254
11255   // Load the 64-bit value into an XMM register.
11256   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64,
11257                             Op.getOperand(0));
11258   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
11259                               MachinePointerInfo::getConstantPool(),
11260                               false, false, false, 16);
11261   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32,
11262                               DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, XR1),
11263                               CLod0);
11264
11265   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
11266                               MachinePointerInfo::getConstantPool(),
11267                               false, false, false, 16);
11268   SDValue XR2F = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Unpck1);
11269   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
11270   SDValue Result;
11271
11272   if (Subtarget->hasSSE3()) {
11273     // FIXME: The 'haddpd' instruction may be slower than 'movhlps + addsd'.
11274     Result = DAG.getNode(X86ISD::FHADD, dl, MVT::v2f64, Sub, Sub);
11275   } else {
11276     SDValue S2F = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Sub);
11277     SDValue Shuffle = getTargetShuffleNode(X86ISD::PSHUFD, dl, MVT::v4i32,
11278                                            S2F, 0x4E, DAG);
11279     Result = DAG.getNode(ISD::FADD, dl, MVT::v2f64,
11280                          DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Shuffle),
11281                          Sub);
11282   }
11283
11284   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Result,
11285                      DAG.getIntPtrConstant(0));
11286 }
11287
11288 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
11289 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
11290                                                SelectionDAG &DAG) const {
11291   SDLoc dl(Op);
11292   // FP constant to bias correct the final result.
11293   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
11294                                    MVT::f64);
11295
11296   // Load the 32-bit value into an XMM register.
11297   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
11298                              Op.getOperand(0));
11299
11300   // Zero out the upper parts of the register.
11301   Load = getShuffleVectorZeroOrUndef(Load, 0, true, Subtarget, DAG);
11302
11303   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11304                      DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Load),
11305                      DAG.getIntPtrConstant(0));
11306
11307   // Or the load with the bias.
11308   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
11309                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11310                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11311                                                    MVT::v2f64, Load)),
11312                            DAG.getNode(ISD::BITCAST, dl, MVT::v2i64,
11313                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
11314                                                    MVT::v2f64, Bias)));
11315   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
11316                    DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or),
11317                    DAG.getIntPtrConstant(0));
11318
11319   // Subtract the bias.
11320   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
11321
11322   // Handle final rounding.
11323   EVT DestVT = Op.getValueType();
11324
11325   if (DestVT.bitsLT(MVT::f64))
11326     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
11327                        DAG.getIntPtrConstant(0));
11328   if (DestVT.bitsGT(MVT::f64))
11329     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
11330
11331   // Handle final rounding.
11332   return Sub;
11333 }
11334
11335 static SDValue lowerUINT_TO_FP_vXi32(SDValue Op, SelectionDAG &DAG,
11336                                      const X86Subtarget &Subtarget) {
11337   // The algorithm is the following:
11338   // #ifdef __SSE4_1__
11339   //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11340   //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11341   //                                 (uint4) 0x53000000, 0xaa);
11342   // #else
11343   //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11344   //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11345   // #endif
11346   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11347   //     return (float4) lo + fhi;
11348
11349   SDLoc DL(Op);
11350   SDValue V = Op->getOperand(0);
11351   EVT VecIntVT = V.getValueType();
11352   bool Is128 = VecIntVT == MVT::v4i32;
11353   EVT VecFloatVT = Is128 ? MVT::v4f32 : MVT::v8f32;
11354   // If we convert to something else than the supported type, e.g., to v4f64,
11355   // abort early.
11356   if (VecFloatVT != Op->getValueType(0))
11357     return SDValue();
11358
11359   unsigned NumElts = VecIntVT.getVectorNumElements();
11360   assert((VecIntVT == MVT::v4i32 || VecIntVT == MVT::v8i32) &&
11361          "Unsupported custom type");
11362   assert(NumElts <= 8 && "The size of the constant array must be fixed");
11363
11364   // In the #idef/#else code, we have in common:
11365   // - The vector of constants:
11366   // -- 0x4b000000
11367   // -- 0x53000000
11368   // - A shift:
11369   // -- v >> 16
11370
11371   // Create the splat vector for 0x4b000000.
11372   SDValue CstLow = DAG.getConstant(0x4b000000, MVT::i32);
11373   SDValue CstLowArray[] = {CstLow, CstLow, CstLow, CstLow,
11374                            CstLow, CstLow, CstLow, CstLow};
11375   SDValue VecCstLow = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11376                                   makeArrayRef(&CstLowArray[0], NumElts));
11377   // Create the splat vector for 0x53000000.
11378   SDValue CstHigh = DAG.getConstant(0x53000000, MVT::i32);
11379   SDValue CstHighArray[] = {CstHigh, CstHigh, CstHigh, CstHigh,
11380                             CstHigh, CstHigh, CstHigh, CstHigh};
11381   SDValue VecCstHigh = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11382                                    makeArrayRef(&CstHighArray[0], NumElts));
11383
11384   // Create the right shift.
11385   SDValue CstShift = DAG.getConstant(16, MVT::i32);
11386   SDValue CstShiftArray[] = {CstShift, CstShift, CstShift, CstShift,
11387                              CstShift, CstShift, CstShift, CstShift};
11388   SDValue VecCstShift = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT,
11389                                     makeArrayRef(&CstShiftArray[0], NumElts));
11390   SDValue HighShift = DAG.getNode(ISD::SRL, DL, VecIntVT, V, VecCstShift);
11391
11392   SDValue Low, High;
11393   if (Subtarget.hasSSE41()) {
11394     EVT VecI16VT = Is128 ? MVT::v8i16 : MVT::v16i16;
11395     //     uint4 lo = _mm_blend_epi16( v, (uint4) 0x4b000000, 0xaa);
11396     SDValue VecCstLowBitcast =
11397         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstLow);
11398     SDValue VecBitcast = DAG.getNode(ISD::BITCAST, DL, VecI16VT, V);
11399     // Low will be bitcasted right away, so do not bother bitcasting back to its
11400     // original type.
11401     Low = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecBitcast,
11402                       VecCstLowBitcast, DAG.getConstant(0xaa, MVT::i32));
11403     //     uint4 hi = _mm_blend_epi16( _mm_srli_epi32(v,16),
11404     //                                 (uint4) 0x53000000, 0xaa);
11405     SDValue VecCstHighBitcast =
11406         DAG.getNode(ISD::BITCAST, DL, VecI16VT, VecCstHigh);
11407     SDValue VecShiftBitcast =
11408         DAG.getNode(ISD::BITCAST, DL, VecI16VT, HighShift);
11409     // High will be bitcasted right away, so do not bother bitcasting back to
11410     // its original type.
11411     High = DAG.getNode(X86ISD::BLENDI, DL, VecI16VT, VecShiftBitcast,
11412                        VecCstHighBitcast, DAG.getConstant(0xaa, MVT::i32));
11413   } else {
11414     SDValue CstMask = DAG.getConstant(0xffff, MVT::i32);
11415     SDValue VecCstMask = DAG.getNode(ISD::BUILD_VECTOR, DL, VecIntVT, CstMask,
11416                                      CstMask, CstMask, CstMask);
11417     //     uint4 lo = (v & (uint4) 0xffff) | (uint4) 0x4b000000;
11418     SDValue LowAnd = DAG.getNode(ISD::AND, DL, VecIntVT, V, VecCstMask);
11419     Low = DAG.getNode(ISD::OR, DL, VecIntVT, LowAnd, VecCstLow);
11420
11421     //     uint4 hi = (v >> 16) | (uint4) 0x53000000;
11422     High = DAG.getNode(ISD::OR, DL, VecIntVT, HighShift, VecCstHigh);
11423   }
11424
11425   // Create the vector constant for -(0x1.0p39f + 0x1.0p23f).
11426   SDValue CstFAdd = DAG.getConstantFP(
11427       APFloat(APFloat::IEEEsingle, APInt(32, 0xD3000080)), MVT::f32);
11428   SDValue CstFAddArray[] = {CstFAdd, CstFAdd, CstFAdd, CstFAdd,
11429                             CstFAdd, CstFAdd, CstFAdd, CstFAdd};
11430   SDValue VecCstFAdd = DAG.getNode(ISD::BUILD_VECTOR, DL, VecFloatVT,
11431                                    makeArrayRef(&CstFAddArray[0], NumElts));
11432
11433   //     float4 fhi = (float4) hi - (0x1.0p39f + 0x1.0p23f);
11434   SDValue HighBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, High);
11435   SDValue FHigh =
11436       DAG.getNode(ISD::FADD, DL, VecFloatVT, HighBitcast, VecCstFAdd);
11437   //     return (float4) lo + fhi;
11438   SDValue LowBitcast = DAG.getNode(ISD::BITCAST, DL, VecFloatVT, Low);
11439   return DAG.getNode(ISD::FADD, DL, VecFloatVT, LowBitcast, FHigh);
11440 }
11441
11442 SDValue X86TargetLowering::lowerUINT_TO_FP_vec(SDValue Op,
11443                                                SelectionDAG &DAG) const {
11444   SDValue N0 = Op.getOperand(0);
11445   MVT SVT = N0.getSimpleValueType();
11446   SDLoc dl(Op);
11447
11448   switch (SVT.SimpleTy) {
11449   default:
11450     llvm_unreachable("Custom UINT_TO_FP is not supported!");
11451   case MVT::v4i8:
11452   case MVT::v4i16:
11453   case MVT::v8i8:
11454   case MVT::v8i16: {
11455     MVT NVT = MVT::getVectorVT(MVT::i32, SVT.getVectorNumElements());
11456     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(),
11457                        DAG.getNode(ISD::ZERO_EXTEND, dl, NVT, N0));
11458   }
11459   case MVT::v4i32:
11460   case MVT::v8i32:
11461     return lowerUINT_TO_FP_vXi32(Op, DAG, *Subtarget);
11462   }
11463   llvm_unreachable(nullptr);
11464 }
11465
11466 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
11467                                            SelectionDAG &DAG) const {
11468   SDValue N0 = Op.getOperand(0);
11469   SDLoc dl(Op);
11470
11471   if (Op.getValueType().isVector())
11472     return lowerUINT_TO_FP_vec(Op, DAG);
11473
11474   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
11475   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
11476   // the optimization here.
11477   if (DAG.SignBitIsZero(N0))
11478     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
11479
11480   MVT SrcVT = N0.getSimpleValueType();
11481   MVT DstVT = Op.getSimpleValueType();
11482   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
11483     return LowerUINT_TO_FP_i64(Op, DAG);
11484   if (SrcVT == MVT::i32 && X86ScalarSSEf64)
11485     return LowerUINT_TO_FP_i32(Op, DAG);
11486   if (Subtarget->is64Bit() && SrcVT == MVT::i64 && DstVT == MVT::f32)
11487     return SDValue();
11488
11489   // Make a 64-bit buffer, and use it to build an FILD.
11490   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
11491   if (SrcVT == MVT::i32) {
11492     SDValue WordOff = DAG.getConstant(4, getPointerTy());
11493     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
11494                                      getPointerTy(), StackSlot, WordOff);
11495     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11496                                   StackSlot, MachinePointerInfo(),
11497                                   false, false, 0);
11498     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
11499                                   OffsetSlot, MachinePointerInfo(),
11500                                   false, false, 0);
11501     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
11502     return Fild;
11503   }
11504
11505   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
11506   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
11507                                StackSlot, MachinePointerInfo(),
11508                                false, false, 0);
11509   // For i64 source, we need to add the appropriate power of 2 if the input
11510   // was negative.  This is the same as the optimization in
11511   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
11512   // we must be careful to do the computation in x87 extended precision, not
11513   // in SSE. (The generic code can't know it's OK to do this, or how to.)
11514   int SSFI = cast<FrameIndexSDNode>(StackSlot)->getIndex();
11515   MachineMemOperand *MMO =
11516     DAG.getMachineFunction()
11517     .getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11518                           MachineMemOperand::MOLoad, 8, 8);
11519
11520   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
11521   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
11522   SDValue Fild = DAG.getMemIntrinsicNode(X86ISD::FILD, dl, Tys, Ops,
11523                                          MVT::i64, MMO);
11524
11525   APInt FF(32, 0x5F800000ULL);
11526
11527   // Check whether the sign bit is set.
11528   SDValue SignSet = DAG.getSetCC(dl,
11529                                  getSetCCResultType(*DAG.getContext(), MVT::i64),
11530                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
11531                                  ISD::SETLT);
11532
11533   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
11534   SDValue FudgePtr = DAG.getConstantPool(
11535                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
11536                                          getPointerTy());
11537
11538   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
11539   SDValue Zero = DAG.getIntPtrConstant(0);
11540   SDValue Four = DAG.getIntPtrConstant(4);
11541   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
11542                                Zero, Four);
11543   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
11544
11545   // Load the value out, extending it from f32 to f80.
11546   // FIXME: Avoid the extend by constructing the right constant pool?
11547   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
11548                                  FudgePtr, MachinePointerInfo::getConstantPool(),
11549                                  MVT::f32, false, false, false, 4);
11550   // Extend everything to 80 bits to force it to be done on x87.
11551   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
11552   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
11553 }
11554
11555 std::pair<SDValue,SDValue>
11556 X86TargetLowering:: FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
11557                                     bool IsSigned, bool IsReplace) const {
11558   SDLoc DL(Op);
11559
11560   EVT DstTy = Op.getValueType();
11561
11562   if (!IsSigned && !isIntegerTypeFTOL(DstTy)) {
11563     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
11564     DstTy = MVT::i64;
11565   }
11566
11567   assert(DstTy.getSimpleVT() <= MVT::i64 &&
11568          DstTy.getSimpleVT() >= MVT::i16 &&
11569          "Unknown FP_TO_INT to lower!");
11570
11571   // These are really Legal.
11572   if (DstTy == MVT::i32 &&
11573       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11574     return std::make_pair(SDValue(), SDValue());
11575   if (Subtarget->is64Bit() &&
11576       DstTy == MVT::i64 &&
11577       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
11578     return std::make_pair(SDValue(), SDValue());
11579
11580   // We lower FP->int64 either into FISTP64 followed by a load from a temporary
11581   // stack slot, or into the FTOL runtime function.
11582   MachineFunction &MF = DAG.getMachineFunction();
11583   unsigned MemSize = DstTy.getSizeInBits()/8;
11584   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11585   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11586
11587   unsigned Opc;
11588   if (!IsSigned && isIntegerTypeFTOL(DstTy))
11589     Opc = X86ISD::WIN_FTOL;
11590   else
11591     switch (DstTy.getSimpleVT().SimpleTy) {
11592     default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
11593     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
11594     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
11595     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
11596     }
11597
11598   SDValue Chain = DAG.getEntryNode();
11599   SDValue Value = Op.getOperand(0);
11600   EVT TheVT = Op.getOperand(0).getValueType();
11601   // FIXME This causes a redundant load/store if the SSE-class value is already
11602   // in memory, such as if it is on the callstack.
11603   if (isScalarFPTypeInSSEReg(TheVT)) {
11604     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
11605     Chain = DAG.getStore(Chain, DL, Value, StackSlot,
11606                          MachinePointerInfo::getFixedStack(SSFI),
11607                          false, false, 0);
11608     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
11609     SDValue Ops[] = {
11610       Chain, StackSlot, DAG.getValueType(TheVT)
11611     };
11612
11613     MachineMemOperand *MMO =
11614       MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11615                               MachineMemOperand::MOLoad, MemSize, MemSize);
11616     Value = DAG.getMemIntrinsicNode(X86ISD::FLD, DL, Tys, Ops, DstTy, MMO);
11617     Chain = Value.getValue(1);
11618     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
11619     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
11620   }
11621
11622   MachineMemOperand *MMO =
11623     MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
11624                             MachineMemOperand::MOStore, MemSize, MemSize);
11625
11626   if (Opc != X86ISD::WIN_FTOL) {
11627     // Build the FP_TO_INT*_IN_MEM
11628     SDValue Ops[] = { Chain, Value, StackSlot };
11629     SDValue FIST = DAG.getMemIntrinsicNode(Opc, DL, DAG.getVTList(MVT::Other),
11630                                            Ops, DstTy, MMO);
11631     return std::make_pair(FIST, StackSlot);
11632   } else {
11633     SDValue ftol = DAG.getNode(X86ISD::WIN_FTOL, DL,
11634       DAG.getVTList(MVT::Other, MVT::Glue),
11635       Chain, Value);
11636     SDValue eax = DAG.getCopyFromReg(ftol, DL, X86::EAX,
11637       MVT::i32, ftol.getValue(1));
11638     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), DL, X86::EDX,
11639       MVT::i32, eax.getValue(2));
11640     SDValue Ops[] = { eax, edx };
11641     SDValue pair = IsReplace
11642       ? DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops)
11643       : DAG.getMergeValues(Ops, DL);
11644     return std::make_pair(pair, SDValue());
11645   }
11646 }
11647
11648 static SDValue LowerAVXExtend(SDValue Op, SelectionDAG &DAG,
11649                               const X86Subtarget *Subtarget) {
11650   MVT VT = Op->getSimpleValueType(0);
11651   SDValue In = Op->getOperand(0);
11652   MVT InVT = In.getSimpleValueType();
11653   SDLoc dl(Op);
11654
11655   // Optimize vectors in AVX mode:
11656   //
11657   //   v8i16 -> v8i32
11658   //   Use vpunpcklwd for 4 lower elements  v8i16 -> v4i32.
11659   //   Use vpunpckhwd for 4 upper elements  v8i16 -> v4i32.
11660   //   Concat upper and lower parts.
11661   //
11662   //   v4i32 -> v4i64
11663   //   Use vpunpckldq for 4 lower elements  v4i32 -> v2i64.
11664   //   Use vpunpckhdq for 4 upper elements  v4i32 -> v2i64.
11665   //   Concat upper and lower parts.
11666   //
11667
11668   if (((VT != MVT::v16i16) || (InVT != MVT::v16i8)) &&
11669       ((VT != MVT::v8i32) || (InVT != MVT::v8i16)) &&
11670       ((VT != MVT::v4i64) || (InVT != MVT::v4i32)))
11671     return SDValue();
11672
11673   if (Subtarget->hasInt256())
11674     return DAG.getNode(X86ISD::VZEXT, dl, VT, In);
11675
11676   SDValue ZeroVec = getZeroVector(InVT, Subtarget, DAG, dl);
11677   SDValue Undef = DAG.getUNDEF(InVT);
11678   bool NeedZero = Op.getOpcode() == ISD::ZERO_EXTEND;
11679   SDValue OpLo = getUnpackl(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11680   SDValue OpHi = getUnpackh(DAG, dl, InVT, In, NeedZero ? ZeroVec : Undef);
11681
11682   MVT HVT = MVT::getVectorVT(VT.getVectorElementType(),
11683                              VT.getVectorNumElements()/2);
11684
11685   OpLo = DAG.getNode(ISD::BITCAST, dl, HVT, OpLo);
11686   OpHi = DAG.getNode(ISD::BITCAST, dl, HVT, OpHi);
11687
11688   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
11689 }
11690
11691 static  SDValue LowerZERO_EXTEND_AVX512(SDValue Op,
11692                                         SelectionDAG &DAG) {
11693   MVT VT = Op->getSimpleValueType(0);
11694   SDValue In = Op->getOperand(0);
11695   MVT InVT = In.getSimpleValueType();
11696   SDLoc DL(Op);
11697   unsigned int NumElts = VT.getVectorNumElements();
11698   if (NumElts != 8 && NumElts != 16)
11699     return SDValue();
11700
11701   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1)
11702     return DAG.getNode(X86ISD::VZEXT, DL, VT, In);
11703
11704   EVT ExtVT = (NumElts == 8)? MVT::v8i64 : MVT::v16i32;
11705   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11706   // Now we have only mask extension
11707   assert(InVT.getVectorElementType() == MVT::i1);
11708   SDValue Cst = DAG.getTargetConstant(1, ExtVT.getScalarType());
11709   const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11710   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
11711   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11712   SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11713                            MachinePointerInfo::getConstantPool(),
11714                            false, false, false, Alignment);
11715
11716   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, DL, ExtVT, In, Ld);
11717   if (VT.is512BitVector())
11718     return Brcst;
11719   return DAG.getNode(X86ISD::VTRUNC, DL, VT, Brcst);
11720 }
11721
11722 static SDValue LowerANY_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11723                                SelectionDAG &DAG) {
11724   if (Subtarget->hasFp256()) {
11725     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11726     if (Res.getNode())
11727       return Res;
11728   }
11729
11730   return SDValue();
11731 }
11732
11733 static SDValue LowerZERO_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
11734                                 SelectionDAG &DAG) {
11735   SDLoc DL(Op);
11736   MVT VT = Op.getSimpleValueType();
11737   SDValue In = Op.getOperand(0);
11738   MVT SVT = In.getSimpleValueType();
11739
11740   if (VT.is512BitVector() || SVT.getVectorElementType() == MVT::i1)
11741     return LowerZERO_EXTEND_AVX512(Op, DAG);
11742
11743   if (Subtarget->hasFp256()) {
11744     SDValue Res = LowerAVXExtend(Op, DAG, Subtarget);
11745     if (Res.getNode())
11746       return Res;
11747   }
11748
11749   assert(!VT.is256BitVector() || !SVT.is128BitVector() ||
11750          VT.getVectorNumElements() != SVT.getVectorNumElements());
11751   return SDValue();
11752 }
11753
11754 SDValue X86TargetLowering::LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const {
11755   SDLoc DL(Op);
11756   MVT VT = Op.getSimpleValueType();
11757   SDValue In = Op.getOperand(0);
11758   MVT InVT = In.getSimpleValueType();
11759
11760   if (VT == MVT::i1) {
11761     assert((InVT.isInteger() && (InVT.getSizeInBits() <= 64)) &&
11762            "Invalid scalar TRUNCATE operation");
11763     if (InVT.getSizeInBits() >= 32)
11764       return SDValue();
11765     In = DAG.getNode(ISD::ANY_EXTEND, DL, MVT::i32, In);
11766     return DAG.getNode(ISD::TRUNCATE, DL, VT, In);
11767   }
11768   assert(VT.getVectorNumElements() == InVT.getVectorNumElements() &&
11769          "Invalid TRUNCATE operation");
11770
11771   if (InVT.is512BitVector() || VT.getVectorElementType() == MVT::i1) {
11772     if (VT.getVectorElementType().getSizeInBits() >=8)
11773       return DAG.getNode(X86ISD::VTRUNC, DL, VT, In);
11774
11775     assert(VT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
11776     unsigned NumElts = InVT.getVectorNumElements();
11777     assert ((NumElts == 8 || NumElts == 16) && "Unexpected vector type");
11778     if (InVT.getSizeInBits() < 512) {
11779       MVT ExtVT = (NumElts == 16)? MVT::v16i32 : MVT::v8i64;
11780       In = DAG.getNode(ISD::SIGN_EXTEND, DL, ExtVT, In);
11781       InVT = ExtVT;
11782     }
11783
11784     SDValue Cst = DAG.getTargetConstant(1, InVT.getVectorElementType());
11785     const Constant *C = (dyn_cast<ConstantSDNode>(Cst))->getConstantIntValue();
11786     SDValue CP = DAG.getConstantPool(C, getPointerTy());
11787     unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
11788     SDValue Ld = DAG.getLoad(Cst.getValueType(), DL, DAG.getEntryNode(), CP,
11789                            MachinePointerInfo::getConstantPool(),
11790                            false, false, false, Alignment);
11791     SDValue OneV = DAG.getNode(X86ISD::VBROADCAST, DL, InVT, Ld);
11792     SDValue And = DAG.getNode(ISD::AND, DL, InVT, OneV, In);
11793     return DAG.getNode(X86ISD::TESTM, DL, VT, And, And);
11794   }
11795
11796   if ((VT == MVT::v4i32) && (InVT == MVT::v4i64)) {
11797     // On AVX2, v4i64 -> v4i32 becomes VPERMD.
11798     if (Subtarget->hasInt256()) {
11799       static const int ShufMask[] = {0, 2, 4, 6, -1, -1, -1, -1};
11800       In = DAG.getNode(ISD::BITCAST, DL, MVT::v8i32, In);
11801       In = DAG.getVectorShuffle(MVT::v8i32, DL, In, DAG.getUNDEF(MVT::v8i32),
11802                                 ShufMask);
11803       return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, In,
11804                          DAG.getIntPtrConstant(0));
11805     }
11806
11807     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11808                                DAG.getIntPtrConstant(0));
11809     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11810                                DAG.getIntPtrConstant(2));
11811     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11812     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11813     static const int ShufMask[] = {0, 2, 4, 6};
11814     return DAG.getVectorShuffle(VT, DL, OpLo, OpHi, ShufMask);
11815   }
11816
11817   if ((VT == MVT::v8i16) && (InVT == MVT::v8i32)) {
11818     // On AVX2, v8i32 -> v8i16 becomed PSHUFB.
11819     if (Subtarget->hasInt256()) {
11820       In = DAG.getNode(ISD::BITCAST, DL, MVT::v32i8, In);
11821
11822       SmallVector<SDValue,32> pshufbMask;
11823       for (unsigned i = 0; i < 2; ++i) {
11824         pshufbMask.push_back(DAG.getConstant(0x0, MVT::i8));
11825         pshufbMask.push_back(DAG.getConstant(0x1, MVT::i8));
11826         pshufbMask.push_back(DAG.getConstant(0x4, MVT::i8));
11827         pshufbMask.push_back(DAG.getConstant(0x5, MVT::i8));
11828         pshufbMask.push_back(DAG.getConstant(0x8, MVT::i8));
11829         pshufbMask.push_back(DAG.getConstant(0x9, MVT::i8));
11830         pshufbMask.push_back(DAG.getConstant(0xc, MVT::i8));
11831         pshufbMask.push_back(DAG.getConstant(0xd, MVT::i8));
11832         for (unsigned j = 0; j < 8; ++j)
11833           pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
11834       }
11835       SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v32i8, pshufbMask);
11836       In = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v32i8, In, BV);
11837       In = DAG.getNode(ISD::BITCAST, DL, MVT::v4i64, In);
11838
11839       static const int ShufMask[] = {0,  2,  -1,  -1};
11840       In = DAG.getVectorShuffle(MVT::v4i64, DL,  In, DAG.getUNDEF(MVT::v4i64),
11841                                 &ShufMask[0]);
11842       In = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v2i64, In,
11843                        DAG.getIntPtrConstant(0));
11844       return DAG.getNode(ISD::BITCAST, DL, VT, In);
11845     }
11846
11847     SDValue OpLo = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11848                                DAG.getIntPtrConstant(0));
11849
11850     SDValue OpHi = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, MVT::v4i32, In,
11851                                DAG.getIntPtrConstant(4));
11852
11853     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpLo);
11854     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, OpHi);
11855
11856     // The PSHUFB mask:
11857     static const int ShufMask1[] = {0,  1,  4,  5,  8,  9, 12, 13,
11858                                    -1, -1, -1, -1, -1, -1, -1, -1};
11859
11860     SDValue Undef = DAG.getUNDEF(MVT::v16i8);
11861     OpLo = DAG.getVectorShuffle(MVT::v16i8, DL, OpLo, Undef, ShufMask1);
11862     OpHi = DAG.getVectorShuffle(MVT::v16i8, DL, OpHi, Undef, ShufMask1);
11863
11864     OpLo = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpLo);
11865     OpHi = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, OpHi);
11866
11867     // The MOVLHPS Mask:
11868     static const int ShufMask2[] = {0, 1, 4, 5};
11869     SDValue res = DAG.getVectorShuffle(MVT::v4i32, DL, OpLo, OpHi, ShufMask2);
11870     return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, res);
11871   }
11872
11873   // Handle truncation of V256 to V128 using shuffles.
11874   if (!VT.is128BitVector() || !InVT.is256BitVector())
11875     return SDValue();
11876
11877   assert(Subtarget->hasFp256() && "256-bit vector without AVX!");
11878
11879   unsigned NumElems = VT.getVectorNumElements();
11880   MVT NVT = MVT::getVectorVT(VT.getVectorElementType(), NumElems * 2);
11881
11882   SmallVector<int, 16> MaskVec(NumElems * 2, -1);
11883   // Prepare truncation shuffle mask
11884   for (unsigned i = 0; i != NumElems; ++i)
11885     MaskVec[i] = i * 2;
11886   SDValue V = DAG.getVectorShuffle(NVT, DL,
11887                                    DAG.getNode(ISD::BITCAST, DL, NVT, In),
11888                                    DAG.getUNDEF(NVT), &MaskVec[0]);
11889   return DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, VT, V,
11890                      DAG.getIntPtrConstant(0));
11891 }
11892
11893 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
11894                                            SelectionDAG &DAG) const {
11895   assert(!Op.getSimpleValueType().isVector());
11896
11897   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11898     /*IsSigned=*/ true, /*IsReplace=*/ false);
11899   SDValue FIST = Vals.first, StackSlot = Vals.second;
11900   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
11901   if (!FIST.getNode()) return Op;
11902
11903   if (StackSlot.getNode())
11904     // Load the result.
11905     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11906                        FIST, StackSlot, MachinePointerInfo(),
11907                        false, false, false, 0);
11908
11909   // The node is the result.
11910   return FIST;
11911 }
11912
11913 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
11914                                            SelectionDAG &DAG) const {
11915   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG,
11916     /*IsSigned=*/ false, /*IsReplace=*/ false);
11917   SDValue FIST = Vals.first, StackSlot = Vals.second;
11918   assert(FIST.getNode() && "Unexpected failure");
11919
11920   if (StackSlot.getNode())
11921     // Load the result.
11922     return DAG.getLoad(Op.getValueType(), SDLoc(Op),
11923                        FIST, StackSlot, MachinePointerInfo(),
11924                        false, false, false, 0);
11925
11926   // The node is the result.
11927   return FIST;
11928 }
11929
11930 static SDValue LowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) {
11931   SDLoc DL(Op);
11932   MVT VT = Op.getSimpleValueType();
11933   SDValue In = Op.getOperand(0);
11934   MVT SVT = In.getSimpleValueType();
11935
11936   assert(SVT == MVT::v2f32 && "Only customize MVT::v2f32 type legalization!");
11937
11938   return DAG.getNode(X86ISD::VFPEXT, DL, VT,
11939                      DAG.getNode(ISD::CONCAT_VECTORS, DL, MVT::v4f32,
11940                                  In, DAG.getUNDEF(SVT)));
11941 }
11942
11943 /// The only differences between FABS and FNEG are the mask and the logic op.
11944 /// FNEG also has a folding opportunity for FNEG(FABS(x)).
11945 static SDValue LowerFABSorFNEG(SDValue Op, SelectionDAG &DAG) {
11946   assert((Op.getOpcode() == ISD::FABS || Op.getOpcode() == ISD::FNEG) &&
11947          "Wrong opcode for lowering FABS or FNEG.");
11948
11949   bool IsFABS = (Op.getOpcode() == ISD::FABS);
11950
11951   // If this is a FABS and it has an FNEG user, bail out to fold the combination
11952   // into an FNABS. We'll lower the FABS after that if it is still in use.
11953   if (IsFABS)
11954     for (SDNode *User : Op->uses())
11955       if (User->getOpcode() == ISD::FNEG)
11956         return Op;
11957
11958   SDValue Op0 = Op.getOperand(0);
11959   bool IsFNABS = !IsFABS && (Op0.getOpcode() == ISD::FABS);
11960
11961   SDLoc dl(Op);
11962   MVT VT = Op.getSimpleValueType();
11963   // Assume scalar op for initialization; update for vector if needed.
11964   // Note that there are no scalar bitwise logical SSE/AVX instructions, so we
11965   // generate a 16-byte vector constant and logic op even for the scalar case.
11966   // Using a 16-byte mask allows folding the load of the mask with
11967   // the logic op, so it can save (~4 bytes) on code size.
11968   MVT EltVT = VT;
11969   unsigned NumElts = VT == MVT::f64 ? 2 : 4;
11970   // FIXME: Use function attribute "OptimizeForSize" and/or CodeGenOpt::Level to
11971   // decide if we should generate a 16-byte constant mask when we only need 4 or
11972   // 8 bytes for the scalar case.
11973   if (VT.isVector()) {
11974     EltVT = VT.getVectorElementType();
11975     NumElts = VT.getVectorNumElements();
11976   }
11977
11978   unsigned EltBits = EltVT.getSizeInBits();
11979   LLVMContext *Context = DAG.getContext();
11980   // For FABS, mask is 0x7f...; for FNEG, mask is 0x80...
11981   APInt MaskElt =
11982     IsFABS ? APInt::getSignedMaxValue(EltBits) : APInt::getSignBit(EltBits);
11983   Constant *C = ConstantInt::get(*Context, MaskElt);
11984   C = ConstantVector::getSplat(NumElts, C);
11985   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
11986   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy());
11987   unsigned Alignment = cast<ConstantPoolSDNode>(CPIdx)->getAlignment();
11988   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
11989                              MachinePointerInfo::getConstantPool(),
11990                              false, false, false, Alignment);
11991
11992   if (VT.isVector()) {
11993     // For a vector, cast operands to a vector type, perform the logic op,
11994     // and cast the result back to the original value type.
11995     MVT VecVT = MVT::getVectorVT(MVT::i64, VT.getSizeInBits() / 64);
11996     SDValue MaskCasted = DAG.getNode(ISD::BITCAST, dl, VecVT, Mask);
11997     SDValue Operand = IsFNABS ?
11998       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0.getOperand(0)) :
11999       DAG.getNode(ISD::BITCAST, dl, VecVT, Op0);
12000     unsigned BitOp = IsFABS ? ISD::AND : IsFNABS ? ISD::OR : ISD::XOR;
12001     return DAG.getNode(ISD::BITCAST, dl, VT,
12002                        DAG.getNode(BitOp, dl, VecVT, Operand, MaskCasted));
12003   }
12004
12005   // If not vector, then scalar.
12006   unsigned BitOp = IsFABS ? X86ISD::FAND : IsFNABS ? X86ISD::FOR : X86ISD::FXOR;
12007   SDValue Operand = IsFNABS ? Op0.getOperand(0) : Op0;
12008   return DAG.getNode(BitOp, dl, VT, Operand, Mask);
12009 }
12010
12011 static SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) {
12012   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12013   LLVMContext *Context = DAG.getContext();
12014   SDValue Op0 = Op.getOperand(0);
12015   SDValue Op1 = Op.getOperand(1);
12016   SDLoc dl(Op);
12017   MVT VT = Op.getSimpleValueType();
12018   MVT SrcVT = Op1.getSimpleValueType();
12019
12020   // If second operand is smaller, extend it first.
12021   if (SrcVT.bitsLT(VT)) {
12022     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
12023     SrcVT = VT;
12024   }
12025   // And if it is bigger, shrink it first.
12026   if (SrcVT.bitsGT(VT)) {
12027     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
12028     SrcVT = VT;
12029   }
12030
12031   // At this point the operands and the result should have the same
12032   // type, and that won't be f80 since that is not custom lowered.
12033
12034   const fltSemantics &Sem =
12035       VT == MVT::f64 ? APFloat::IEEEdouble : APFloat::IEEEsingle;
12036   const unsigned SizeInBits = VT.getSizeInBits();
12037
12038   SmallVector<Constant *, 4> CV(
12039       VT == MVT::f64 ? 2 : 4,
12040       ConstantFP::get(*Context, APFloat(Sem, APInt(SizeInBits, 0))));
12041
12042   // First, clear all bits but the sign bit from the second operand (sign).
12043   CV[0] = ConstantFP::get(*Context,
12044                           APFloat(Sem, APInt::getHighBitsSet(SizeInBits, 1)));
12045   Constant *C = ConstantVector::get(CV);
12046   SDValue CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12047   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
12048                               MachinePointerInfo::getConstantPool(),
12049                               false, false, false, 16);
12050   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
12051
12052   // Next, clear the sign bit from the first operand (magnitude).
12053   // If it's a constant, we can clear it here.
12054   if (ConstantFPSDNode *Op0CN = dyn_cast<ConstantFPSDNode>(Op0)) {
12055     APFloat APF = Op0CN->getValueAPF();
12056     // If the magnitude is a positive zero, the sign bit alone is enough.
12057     if (APF.isPosZero())
12058       return SignBit;
12059     APF.clearSign();
12060     CV[0] = ConstantFP::get(*Context, APF);
12061   } else {
12062     CV[0] = ConstantFP::get(
12063         *Context,
12064         APFloat(Sem, APInt::getLowBitsSet(SizeInBits, SizeInBits - 1)));
12065   }
12066   C = ConstantVector::get(CV);
12067   CPIdx = DAG.getConstantPool(C, TLI.getPointerTy(), 16);
12068   SDValue Val = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
12069                             MachinePointerInfo::getConstantPool(),
12070                             false, false, false, 16);
12071   // If the magnitude operand wasn't a constant, we need to AND out the sign.
12072   if (!isa<ConstantFPSDNode>(Op0))
12073     Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Val);
12074
12075   // OR the magnitude value with the sign bit.
12076   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
12077 }
12078
12079 static SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) {
12080   SDValue N0 = Op.getOperand(0);
12081   SDLoc dl(Op);
12082   MVT VT = Op.getSimpleValueType();
12083
12084   // Lower ISD::FGETSIGN to (AND (X86ISD::FGETSIGNx86 ...) 1).
12085   SDValue xFGETSIGN = DAG.getNode(X86ISD::FGETSIGNx86, dl, VT, N0,
12086                                   DAG.getConstant(1, VT));
12087   return DAG.getNode(ISD::AND, dl, VT, xFGETSIGN, DAG.getConstant(1, VT));
12088 }
12089
12090 // Check whether an OR'd tree is PTEST-able.
12091 static SDValue LowerVectorAllZeroTest(SDValue Op, const X86Subtarget *Subtarget,
12092                                       SelectionDAG &DAG) {
12093   assert(Op.getOpcode() == ISD::OR && "Only check OR'd tree.");
12094
12095   if (!Subtarget->hasSSE41())
12096     return SDValue();
12097
12098   if (!Op->hasOneUse())
12099     return SDValue();
12100
12101   SDNode *N = Op.getNode();
12102   SDLoc DL(N);
12103
12104   SmallVector<SDValue, 8> Opnds;
12105   DenseMap<SDValue, unsigned> VecInMap;
12106   SmallVector<SDValue, 8> VecIns;
12107   EVT VT = MVT::Other;
12108
12109   // Recognize a special case where a vector is casted into wide integer to
12110   // test all 0s.
12111   Opnds.push_back(N->getOperand(0));
12112   Opnds.push_back(N->getOperand(1));
12113
12114   for (unsigned Slot = 0, e = Opnds.size(); Slot < e; ++Slot) {
12115     SmallVectorImpl<SDValue>::const_iterator I = Opnds.begin() + Slot;
12116     // BFS traverse all OR'd operands.
12117     if (I->getOpcode() == ISD::OR) {
12118       Opnds.push_back(I->getOperand(0));
12119       Opnds.push_back(I->getOperand(1));
12120       // Re-evaluate the number of nodes to be traversed.
12121       e += 2; // 2 more nodes (LHS and RHS) are pushed.
12122       continue;
12123     }
12124
12125     // Quit if a non-EXTRACT_VECTOR_ELT
12126     if (I->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
12127       return SDValue();
12128
12129     // Quit if without a constant index.
12130     SDValue Idx = I->getOperand(1);
12131     if (!isa<ConstantSDNode>(Idx))
12132       return SDValue();
12133
12134     SDValue ExtractedFromVec = I->getOperand(0);
12135     DenseMap<SDValue, unsigned>::iterator M = VecInMap.find(ExtractedFromVec);
12136     if (M == VecInMap.end()) {
12137       VT = ExtractedFromVec.getValueType();
12138       // Quit if not 128/256-bit vector.
12139       if (!VT.is128BitVector() && !VT.is256BitVector())
12140         return SDValue();
12141       // Quit if not the same type.
12142       if (VecInMap.begin() != VecInMap.end() &&
12143           VT != VecInMap.begin()->first.getValueType())
12144         return SDValue();
12145       M = VecInMap.insert(std::make_pair(ExtractedFromVec, 0)).first;
12146       VecIns.push_back(ExtractedFromVec);
12147     }
12148     M->second |= 1U << cast<ConstantSDNode>(Idx)->getZExtValue();
12149   }
12150
12151   assert((VT.is128BitVector() || VT.is256BitVector()) &&
12152          "Not extracted from 128-/256-bit vector.");
12153
12154   unsigned FullMask = (1U << VT.getVectorNumElements()) - 1U;
12155
12156   for (DenseMap<SDValue, unsigned>::const_iterator
12157         I = VecInMap.begin(), E = VecInMap.end(); I != E; ++I) {
12158     // Quit if not all elements are used.
12159     if (I->second != FullMask)
12160       return SDValue();
12161   }
12162
12163   EVT TestVT = VT.is128BitVector() ? MVT::v2i64 : MVT::v4i64;
12164
12165   // Cast all vectors into TestVT for PTEST.
12166   for (unsigned i = 0, e = VecIns.size(); i < e; ++i)
12167     VecIns[i] = DAG.getNode(ISD::BITCAST, DL, TestVT, VecIns[i]);
12168
12169   // If more than one full vectors are evaluated, OR them first before PTEST.
12170   for (unsigned Slot = 0, e = VecIns.size(); e - Slot > 1; Slot += 2, e += 1) {
12171     // Each iteration will OR 2 nodes and append the result until there is only
12172     // 1 node left, i.e. the final OR'd value of all vectors.
12173     SDValue LHS = VecIns[Slot];
12174     SDValue RHS = VecIns[Slot + 1];
12175     VecIns.push_back(DAG.getNode(ISD::OR, DL, TestVT, LHS, RHS));
12176   }
12177
12178   return DAG.getNode(X86ISD::PTEST, DL, MVT::i32,
12179                      VecIns.back(), VecIns.back());
12180 }
12181
12182 /// \brief return true if \c Op has a use that doesn't just read flags.
12183 static bool hasNonFlagsUse(SDValue Op) {
12184   for (SDNode::use_iterator UI = Op->use_begin(), UE = Op->use_end(); UI != UE;
12185        ++UI) {
12186     SDNode *User = *UI;
12187     unsigned UOpNo = UI.getOperandNo();
12188     if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
12189       // Look pass truncate.
12190       UOpNo = User->use_begin().getOperandNo();
12191       User = *User->use_begin();
12192     }
12193
12194     if (User->getOpcode() != ISD::BRCOND && User->getOpcode() != ISD::SETCC &&
12195         !(User->getOpcode() == ISD::SELECT && UOpNo == 0))
12196       return true;
12197   }
12198   return false;
12199 }
12200
12201 /// Emit nodes that will be selected as "test Op0,Op0", or something
12202 /// equivalent.
12203 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC, SDLoc dl,
12204                                     SelectionDAG &DAG) const {
12205   if (Op.getValueType() == MVT::i1) {
12206     SDValue ExtOp = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i8, Op);
12207     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, ExtOp,
12208                        DAG.getConstant(0, MVT::i8));
12209   }
12210   // CF and OF aren't always set the way we want. Determine which
12211   // of these we need.
12212   bool NeedCF = false;
12213   bool NeedOF = false;
12214   switch (X86CC) {
12215   default: break;
12216   case X86::COND_A: case X86::COND_AE:
12217   case X86::COND_B: case X86::COND_BE:
12218     NeedCF = true;
12219     break;
12220   case X86::COND_G: case X86::COND_GE:
12221   case X86::COND_L: case X86::COND_LE:
12222   case X86::COND_O: case X86::COND_NO: {
12223     // Check if we really need to set the
12224     // Overflow flag. If NoSignedWrap is present
12225     // that is not actually needed.
12226     switch (Op->getOpcode()) {
12227     case ISD::ADD:
12228     case ISD::SUB:
12229     case ISD::MUL:
12230     case ISD::SHL: {
12231       const BinaryWithFlagsSDNode *BinNode =
12232           cast<BinaryWithFlagsSDNode>(Op.getNode());
12233       if (BinNode->hasNoSignedWrap())
12234         break;
12235     }
12236     default:
12237       NeedOF = true;
12238       break;
12239     }
12240     break;
12241   }
12242   }
12243   // See if we can use the EFLAGS value from the operand instead of
12244   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
12245   // we prove that the arithmetic won't overflow, we can't use OF or CF.
12246   if (Op.getResNo() != 0 || NeedOF || NeedCF) {
12247     // Emit a CMP with 0, which is the TEST pattern.
12248     //if (Op.getValueType() == MVT::i1)
12249     //  return DAG.getNode(X86ISD::CMP, dl, MVT::i1, Op,
12250     //                     DAG.getConstant(0, MVT::i1));
12251     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12252                        DAG.getConstant(0, Op.getValueType()));
12253   }
12254   unsigned Opcode = 0;
12255   unsigned NumOperands = 0;
12256
12257   // Truncate operations may prevent the merge of the SETCC instruction
12258   // and the arithmetic instruction before it. Attempt to truncate the operands
12259   // of the arithmetic instruction and use a reduced bit-width instruction.
12260   bool NeedTruncation = false;
12261   SDValue ArithOp = Op;
12262   if (Op->getOpcode() == ISD::TRUNCATE && Op->hasOneUse()) {
12263     SDValue Arith = Op->getOperand(0);
12264     // Both the trunc and the arithmetic op need to have one user each.
12265     if (Arith->hasOneUse())
12266       switch (Arith.getOpcode()) {
12267         default: break;
12268         case ISD::ADD:
12269         case ISD::SUB:
12270         case ISD::AND:
12271         case ISD::OR:
12272         case ISD::XOR: {
12273           NeedTruncation = true;
12274           ArithOp = Arith;
12275         }
12276       }
12277   }
12278
12279   // NOTICE: In the code below we use ArithOp to hold the arithmetic operation
12280   // which may be the result of a CAST.  We use the variable 'Op', which is the
12281   // non-casted variable when we check for possible users.
12282   switch (ArithOp.getOpcode()) {
12283   case ISD::ADD:
12284     // Due to an isel shortcoming, be conservative if this add is likely to be
12285     // selected as part of a load-modify-store instruction. When the root node
12286     // in a match is a store, isel doesn't know how to remap non-chain non-flag
12287     // uses of other nodes in the match, such as the ADD in this case. This
12288     // leads to the ADD being left around and reselected, with the result being
12289     // two adds in the output.  Alas, even if none our users are stores, that
12290     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
12291     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
12292     // climbing the DAG back to the root, and it doesn't seem to be worth the
12293     // effort.
12294     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12295          UE = Op.getNode()->use_end(); UI != UE; ++UI)
12296       if (UI->getOpcode() != ISD::CopyToReg &&
12297           UI->getOpcode() != ISD::SETCC &&
12298           UI->getOpcode() != ISD::STORE)
12299         goto default_case;
12300
12301     if (ConstantSDNode *C =
12302         dyn_cast<ConstantSDNode>(ArithOp.getNode()->getOperand(1))) {
12303       // An add of one will be selected as an INC.
12304       if (C->getAPIntValue() == 1 && !Subtarget->slowIncDec()) {
12305         Opcode = X86ISD::INC;
12306         NumOperands = 1;
12307         break;
12308       }
12309
12310       // An add of negative one (subtract of one) will be selected as a DEC.
12311       if (C->getAPIntValue().isAllOnesValue() && !Subtarget->slowIncDec()) {
12312         Opcode = X86ISD::DEC;
12313         NumOperands = 1;
12314         break;
12315       }
12316     }
12317
12318     // Otherwise use a regular EFLAGS-setting add.
12319     Opcode = X86ISD::ADD;
12320     NumOperands = 2;
12321     break;
12322   case ISD::SHL:
12323   case ISD::SRL:
12324     // If we have a constant logical shift that's only used in a comparison
12325     // against zero turn it into an equivalent AND. This allows turning it into
12326     // a TEST instruction later.
12327     if ((X86CC == X86::COND_E || X86CC == X86::COND_NE) && Op->hasOneUse() &&
12328         isa<ConstantSDNode>(Op->getOperand(1)) && !hasNonFlagsUse(Op)) {
12329       EVT VT = Op.getValueType();
12330       unsigned BitWidth = VT.getSizeInBits();
12331       unsigned ShAmt = Op->getConstantOperandVal(1);
12332       if (ShAmt >= BitWidth) // Avoid undefined shifts.
12333         break;
12334       APInt Mask = ArithOp.getOpcode() == ISD::SRL
12335                        ? APInt::getHighBitsSet(BitWidth, BitWidth - ShAmt)
12336                        : APInt::getLowBitsSet(BitWidth, BitWidth - ShAmt);
12337       if (!Mask.isSignedIntN(32)) // Avoid large immediates.
12338         break;
12339       SDValue New = DAG.getNode(ISD::AND, dl, VT, Op->getOperand(0),
12340                                 DAG.getConstant(Mask, VT));
12341       DAG.ReplaceAllUsesWith(Op, New);
12342       Op = New;
12343     }
12344     break;
12345
12346   case ISD::AND:
12347     // If the primary and result isn't used, don't bother using X86ISD::AND,
12348     // because a TEST instruction will be better.
12349     if (!hasNonFlagsUse(Op))
12350       break;
12351     // FALL THROUGH
12352   case ISD::SUB:
12353   case ISD::OR:
12354   case ISD::XOR:
12355     // Due to the ISEL shortcoming noted above, be conservative if this op is
12356     // likely to be selected as part of a load-modify-store instruction.
12357     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
12358            UE = Op.getNode()->use_end(); UI != UE; ++UI)
12359       if (UI->getOpcode() == ISD::STORE)
12360         goto default_case;
12361
12362     // Otherwise use a regular EFLAGS-setting instruction.
12363     switch (ArithOp.getOpcode()) {
12364     default: llvm_unreachable("unexpected operator!");
12365     case ISD::SUB: Opcode = X86ISD::SUB; break;
12366     case ISD::XOR: Opcode = X86ISD::XOR; break;
12367     case ISD::AND: Opcode = X86ISD::AND; break;
12368     case ISD::OR: {
12369       if (!NeedTruncation && (X86CC == X86::COND_E || X86CC == X86::COND_NE)) {
12370         SDValue EFLAGS = LowerVectorAllZeroTest(Op, Subtarget, DAG);
12371         if (EFLAGS.getNode())
12372           return EFLAGS;
12373       }
12374       Opcode = X86ISD::OR;
12375       break;
12376     }
12377     }
12378
12379     NumOperands = 2;
12380     break;
12381   case X86ISD::ADD:
12382   case X86ISD::SUB:
12383   case X86ISD::INC:
12384   case X86ISD::DEC:
12385   case X86ISD::OR:
12386   case X86ISD::XOR:
12387   case X86ISD::AND:
12388     return SDValue(Op.getNode(), 1);
12389   default:
12390   default_case:
12391     break;
12392   }
12393
12394   // If we found that truncation is beneficial, perform the truncation and
12395   // update 'Op'.
12396   if (NeedTruncation) {
12397     EVT VT = Op.getValueType();
12398     SDValue WideVal = Op->getOperand(0);
12399     EVT WideVT = WideVal.getValueType();
12400     unsigned ConvertedOp = 0;
12401     // Use a target machine opcode to prevent further DAGCombine
12402     // optimizations that may separate the arithmetic operations
12403     // from the setcc node.
12404     switch (WideVal.getOpcode()) {
12405       default: break;
12406       case ISD::ADD: ConvertedOp = X86ISD::ADD; break;
12407       case ISD::SUB: ConvertedOp = X86ISD::SUB; break;
12408       case ISD::AND: ConvertedOp = X86ISD::AND; break;
12409       case ISD::OR:  ConvertedOp = X86ISD::OR;  break;
12410       case ISD::XOR: ConvertedOp = X86ISD::XOR; break;
12411     }
12412
12413     if (ConvertedOp) {
12414       const TargetLowering &TLI = DAG.getTargetLoweringInfo();
12415       if (TLI.isOperationLegal(WideVal.getOpcode(), WideVT)) {
12416         SDValue V0 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(0));
12417         SDValue V1 = DAG.getNode(ISD::TRUNCATE, dl, VT, WideVal.getOperand(1));
12418         Op = DAG.getNode(ConvertedOp, dl, VT, V0, V1);
12419       }
12420     }
12421   }
12422
12423   if (Opcode == 0)
12424     // Emit a CMP with 0, which is the TEST pattern.
12425     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
12426                        DAG.getConstant(0, Op.getValueType()));
12427
12428   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
12429   SmallVector<SDValue, 4> Ops(Op->op_begin(), Op->op_begin() + NumOperands);
12430
12431   SDValue New = DAG.getNode(Opcode, dl, VTs, Ops);
12432   DAG.ReplaceAllUsesWith(Op, New);
12433   return SDValue(New.getNode(), 1);
12434 }
12435
12436 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
12437 /// equivalent.
12438 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
12439                                    SDLoc dl, SelectionDAG &DAG) const {
12440   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1)) {
12441     if (C->getAPIntValue() == 0)
12442       return EmitTest(Op0, X86CC, dl, DAG);
12443
12444      if (Op0.getValueType() == MVT::i1)
12445        llvm_unreachable("Unexpected comparison operation for MVT::i1 operands");
12446   }
12447
12448   if ((Op0.getValueType() == MVT::i8 || Op0.getValueType() == MVT::i16 ||
12449        Op0.getValueType() == MVT::i32 || Op0.getValueType() == MVT::i64)) {
12450     // Do the comparison at i32 if it's smaller, besides the Atom case.
12451     // This avoids subregister aliasing issues. Keep the smaller reference
12452     // if we're optimizing for size, however, as that'll allow better folding
12453     // of memory operations.
12454     if (Op0.getValueType() != MVT::i32 && Op0.getValueType() != MVT::i64 &&
12455         !DAG.getMachineFunction().getFunction()->hasFnAttribute(
12456             Attribute::MinSize) &&
12457         !Subtarget->isAtom()) {
12458       unsigned ExtendOp =
12459           isX86CCUnsigned(X86CC) ? ISD::ZERO_EXTEND : ISD::SIGN_EXTEND;
12460       Op0 = DAG.getNode(ExtendOp, dl, MVT::i32, Op0);
12461       Op1 = DAG.getNode(ExtendOp, dl, MVT::i32, Op1);
12462     }
12463     // Use SUB instead of CMP to enable CSE between SUB and CMP.
12464     SDVTList VTs = DAG.getVTList(Op0.getValueType(), MVT::i32);
12465     SDValue Sub = DAG.getNode(X86ISD::SUB, dl, VTs,
12466                               Op0, Op1);
12467     return SDValue(Sub.getNode(), 1);
12468   }
12469   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
12470 }
12471
12472 /// Convert a comparison if required by the subtarget.
12473 SDValue X86TargetLowering::ConvertCmpIfNecessary(SDValue Cmp,
12474                                                  SelectionDAG &DAG) const {
12475   // If the subtarget does not support the FUCOMI instruction, floating-point
12476   // comparisons have to be converted.
12477   if (Subtarget->hasCMov() ||
12478       Cmp.getOpcode() != X86ISD::CMP ||
12479       !Cmp.getOperand(0).getValueType().isFloatingPoint() ||
12480       !Cmp.getOperand(1).getValueType().isFloatingPoint())
12481     return Cmp;
12482
12483   // The instruction selector will select an FUCOM instruction instead of
12484   // FUCOMI, which writes the comparison result to FPSW instead of EFLAGS. Hence
12485   // build an SDNode sequence that transfers the result from FPSW into EFLAGS:
12486   // (X86sahf (trunc (srl (X86fp_stsw (trunc (X86cmp ...)), 8))))
12487   SDLoc dl(Cmp);
12488   SDValue TruncFPSW = DAG.getNode(ISD::TRUNCATE, dl, MVT::i16, Cmp);
12489   SDValue FNStSW = DAG.getNode(X86ISD::FNSTSW16r, dl, MVT::i16, TruncFPSW);
12490   SDValue Srl = DAG.getNode(ISD::SRL, dl, MVT::i16, FNStSW,
12491                             DAG.getConstant(8, MVT::i8));
12492   SDValue TruncSrl = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Srl);
12493   return DAG.getNode(X86ISD::SAHF, dl, MVT::i32, TruncSrl);
12494 }
12495
12496 /// The minimum architected relative accuracy is 2^-12. We need one
12497 /// Newton-Raphson step to have a good float result (24 bits of precision).
12498 SDValue X86TargetLowering::getRsqrtEstimate(SDValue Op,
12499                                             DAGCombinerInfo &DCI,
12500                                             unsigned &RefinementSteps,
12501                                             bool &UseOneConstNR) const {
12502   // FIXME: We should use instruction latency models to calculate the cost of
12503   // each potential sequence, but this is very hard to do reliably because
12504   // at least Intel's Core* chips have variable timing based on the number of
12505   // significant digits in the divisor and/or sqrt operand.
12506   if (!Subtarget->useSqrtEst())
12507     return SDValue();
12508
12509   EVT VT = Op.getValueType();
12510
12511   // SSE1 has rsqrtss and rsqrtps.
12512   // TODO: Add support for AVX512 (v16f32).
12513   // It is likely not profitable to do this for f64 because a double-precision
12514   // rsqrt estimate with refinement on x86 prior to FMA requires at least 16
12515   // instructions: convert to single, rsqrtss, convert back to double, refine
12516   // (3 steps = at least 13 insts). If an 'rsqrtsd' variant was added to the ISA
12517   // along with FMA, this could be a throughput win.
12518   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12519       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12520     RefinementSteps = 1;
12521     UseOneConstNR = false;
12522     return DCI.DAG.getNode(X86ISD::FRSQRT, SDLoc(Op), VT, Op);
12523   }
12524   return SDValue();
12525 }
12526
12527 /// The minimum architected relative accuracy is 2^-12. We need one
12528 /// Newton-Raphson step to have a good float result (24 bits of precision).
12529 SDValue X86TargetLowering::getRecipEstimate(SDValue Op,
12530                                             DAGCombinerInfo &DCI,
12531                                             unsigned &RefinementSteps) const {
12532   // FIXME: We should use instruction latency models to calculate the cost of
12533   // each potential sequence, but this is very hard to do reliably because
12534   // at least Intel's Core* chips have variable timing based on the number of
12535   // significant digits in the divisor.
12536   if (!Subtarget->useReciprocalEst())
12537     return SDValue();
12538
12539   EVT VT = Op.getValueType();
12540
12541   // SSE1 has rcpss and rcpps. AVX adds a 256-bit variant for rcpps.
12542   // TODO: Add support for AVX512 (v16f32).
12543   // It is likely not profitable to do this for f64 because a double-precision
12544   // reciprocal estimate with refinement on x86 prior to FMA requires
12545   // 15 instructions: convert to single, rcpss, convert back to double, refine
12546   // (3 steps = 12 insts). If an 'rcpsd' variant was added to the ISA
12547   // along with FMA, this could be a throughput win.
12548   if ((Subtarget->hasSSE1() && (VT == MVT::f32 || VT == MVT::v4f32)) ||
12549       (Subtarget->hasAVX() && VT == MVT::v8f32)) {
12550     RefinementSteps = ReciprocalEstimateRefinementSteps;
12551     return DCI.DAG.getNode(X86ISD::FRCP, SDLoc(Op), VT, Op);
12552   }
12553   return SDValue();
12554 }
12555
12556 static bool isAllOnes(SDValue V) {
12557   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V);
12558   return C && C->isAllOnesValue();
12559 }
12560
12561 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
12562 /// if it's possible.
12563 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
12564                                      SDLoc dl, SelectionDAG &DAG) const {
12565   SDValue Op0 = And.getOperand(0);
12566   SDValue Op1 = And.getOperand(1);
12567   if (Op0.getOpcode() == ISD::TRUNCATE)
12568     Op0 = Op0.getOperand(0);
12569   if (Op1.getOpcode() == ISD::TRUNCATE)
12570     Op1 = Op1.getOperand(0);
12571
12572   SDValue LHS, RHS;
12573   if (Op1.getOpcode() == ISD::SHL)
12574     std::swap(Op0, Op1);
12575   if (Op0.getOpcode() == ISD::SHL) {
12576     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
12577       if (And00C->getZExtValue() == 1) {
12578         // If we looked past a truncate, check that it's only truncating away
12579         // known zeros.
12580         unsigned BitWidth = Op0.getValueSizeInBits();
12581         unsigned AndBitWidth = And.getValueSizeInBits();
12582         if (BitWidth > AndBitWidth) {
12583           APInt Zeros, Ones;
12584           DAG.computeKnownBits(Op0, Zeros, Ones);
12585           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
12586             return SDValue();
12587         }
12588         LHS = Op1;
12589         RHS = Op0.getOperand(1);
12590       }
12591   } else if (Op1.getOpcode() == ISD::Constant) {
12592     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
12593     uint64_t AndRHSVal = AndRHS->getZExtValue();
12594     SDValue AndLHS = Op0;
12595
12596     if (AndRHSVal == 1 && AndLHS.getOpcode() == ISD::SRL) {
12597       LHS = AndLHS.getOperand(0);
12598       RHS = AndLHS.getOperand(1);
12599     }
12600
12601     // Use BT if the immediate can't be encoded in a TEST instruction.
12602     if (!isUInt<32>(AndRHSVal) && isPowerOf2_64(AndRHSVal)) {
12603       LHS = AndLHS;
12604       RHS = DAG.getConstant(Log2_64_Ceil(AndRHSVal), LHS.getValueType());
12605     }
12606   }
12607
12608   if (LHS.getNode()) {
12609     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
12610     // instruction.  Since the shift amount is in-range-or-undefined, we know
12611     // that doing a bittest on the i32 value is ok.  We extend to i32 because
12612     // the encoding for the i16 version is larger than the i32 version.
12613     // Also promote i16 to i32 for performance / code size reason.
12614     if (LHS.getValueType() == MVT::i8 ||
12615         LHS.getValueType() == MVT::i16)
12616       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
12617
12618     // If the operand types disagree, extend the shift amount to match.  Since
12619     // BT ignores high bits (like shifts) we can use anyextend.
12620     if (LHS.getValueType() != RHS.getValueType())
12621       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
12622
12623     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
12624     X86::CondCode Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
12625     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
12626                        DAG.getConstant(Cond, MVT::i8), BT);
12627   }
12628
12629   return SDValue();
12630 }
12631
12632 /// \brief - Turns an ISD::CondCode into a value suitable for SSE floating point
12633 /// mask CMPs.
12634 static int translateX86FSETCC(ISD::CondCode SetCCOpcode, SDValue &Op0,
12635                               SDValue &Op1) {
12636   unsigned SSECC;
12637   bool Swap = false;
12638
12639   // SSE Condition code mapping:
12640   //  0 - EQ
12641   //  1 - LT
12642   //  2 - LE
12643   //  3 - UNORD
12644   //  4 - NEQ
12645   //  5 - NLT
12646   //  6 - NLE
12647   //  7 - ORD
12648   switch (SetCCOpcode) {
12649   default: llvm_unreachable("Unexpected SETCC condition");
12650   case ISD::SETOEQ:
12651   case ISD::SETEQ:  SSECC = 0; break;
12652   case ISD::SETOGT:
12653   case ISD::SETGT:  Swap = true; // Fallthrough
12654   case ISD::SETLT:
12655   case ISD::SETOLT: SSECC = 1; break;
12656   case ISD::SETOGE:
12657   case ISD::SETGE:  Swap = true; // Fallthrough
12658   case ISD::SETLE:
12659   case ISD::SETOLE: SSECC = 2; break;
12660   case ISD::SETUO:  SSECC = 3; break;
12661   case ISD::SETUNE:
12662   case ISD::SETNE:  SSECC = 4; break;
12663   case ISD::SETULE: Swap = true; // Fallthrough
12664   case ISD::SETUGE: SSECC = 5; break;
12665   case ISD::SETULT: Swap = true; // Fallthrough
12666   case ISD::SETUGT: SSECC = 6; break;
12667   case ISD::SETO:   SSECC = 7; break;
12668   case ISD::SETUEQ:
12669   case ISD::SETONE: SSECC = 8; break;
12670   }
12671   if (Swap)
12672     std::swap(Op0, Op1);
12673
12674   return SSECC;
12675 }
12676
12677 // Lower256IntVSETCC - Break a VSETCC 256-bit integer VSETCC into two new 128
12678 // ones, and then concatenate the result back.
12679 static SDValue Lower256IntVSETCC(SDValue Op, SelectionDAG &DAG) {
12680   MVT VT = Op.getSimpleValueType();
12681
12682   assert(VT.is256BitVector() && Op.getOpcode() == ISD::SETCC &&
12683          "Unsupported value type for operation");
12684
12685   unsigned NumElems = VT.getVectorNumElements();
12686   SDLoc dl(Op);
12687   SDValue CC = Op.getOperand(2);
12688
12689   // Extract the LHS vectors
12690   SDValue LHS = Op.getOperand(0);
12691   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
12692   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
12693
12694   // Extract the RHS vectors
12695   SDValue RHS = Op.getOperand(1);
12696   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
12697   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
12698
12699   // Issue the operation on the smaller types and concatenate the result back
12700   MVT EltVT = VT.getVectorElementType();
12701   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
12702   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
12703                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1, CC),
12704                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2, CC));
12705 }
12706
12707 static SDValue LowerIntVSETCC_AVX512(SDValue Op, SelectionDAG &DAG,
12708                                      const X86Subtarget *Subtarget) {
12709   SDValue Op0 = Op.getOperand(0);
12710   SDValue Op1 = Op.getOperand(1);
12711   SDValue CC = Op.getOperand(2);
12712   MVT VT = Op.getSimpleValueType();
12713   SDLoc dl(Op);
12714
12715   assert(Op0.getValueType().getVectorElementType().getSizeInBits() >= 8 &&
12716          Op.getValueType().getScalarType() == MVT::i1 &&
12717          "Cannot set masked compare for this operation");
12718
12719   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12720   unsigned  Opc = 0;
12721   bool Unsigned = false;
12722   bool Swap = false;
12723   unsigned SSECC;
12724   switch (SetCCOpcode) {
12725   default: llvm_unreachable("Unexpected SETCC condition");
12726   case ISD::SETNE:  SSECC = 4; break;
12727   case ISD::SETEQ:  Opc = X86ISD::PCMPEQM; break;
12728   case ISD::SETUGT: SSECC = 6; Unsigned = true; break;
12729   case ISD::SETLT:  Swap = true; //fall-through
12730   case ISD::SETGT:  Opc = X86ISD::PCMPGTM; break;
12731   case ISD::SETULT: SSECC = 1; Unsigned = true; break;
12732   case ISD::SETUGE: SSECC = 5; Unsigned = true; break; //NLT
12733   case ISD::SETGE:  Swap = true; SSECC = 2; break; // LE + swap
12734   case ISD::SETULE: Unsigned = true; //fall-through
12735   case ISD::SETLE:  SSECC = 2; break;
12736   }
12737
12738   if (Swap)
12739     std::swap(Op0, Op1);
12740   if (Opc)
12741     return DAG.getNode(Opc, dl, VT, Op0, Op1);
12742   Opc = Unsigned ? X86ISD::CMPMU: X86ISD::CMPM;
12743   return DAG.getNode(Opc, dl, VT, Op0, Op1,
12744                      DAG.getConstant(SSECC, MVT::i8));
12745 }
12746
12747 /// \brief Try to turn a VSETULT into a VSETULE by modifying its second
12748 /// operand \p Op1.  If non-trivial (for example because it's not constant)
12749 /// return an empty value.
12750 static SDValue ChangeVSETULTtoVSETULE(SDLoc dl, SDValue Op1, SelectionDAG &DAG)
12751 {
12752   BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Op1.getNode());
12753   if (!BV)
12754     return SDValue();
12755
12756   MVT VT = Op1.getSimpleValueType();
12757   MVT EVT = VT.getVectorElementType();
12758   unsigned n = VT.getVectorNumElements();
12759   SmallVector<SDValue, 8> ULTOp1;
12760
12761   for (unsigned i = 0; i < n; ++i) {
12762     ConstantSDNode *Elt = dyn_cast<ConstantSDNode>(BV->getOperand(i));
12763     if (!Elt || Elt->isOpaque() || Elt->getValueType(0) != EVT)
12764       return SDValue();
12765
12766     // Avoid underflow.
12767     APInt Val = Elt->getAPIntValue();
12768     if (Val == 0)
12769       return SDValue();
12770
12771     ULTOp1.push_back(DAG.getConstant(Val - 1, EVT));
12772   }
12773
12774   return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, ULTOp1);
12775 }
12776
12777 static SDValue LowerVSETCC(SDValue Op, const X86Subtarget *Subtarget,
12778                            SelectionDAG &DAG) {
12779   SDValue Op0 = Op.getOperand(0);
12780   SDValue Op1 = Op.getOperand(1);
12781   SDValue CC = Op.getOperand(2);
12782   MVT VT = Op.getSimpleValueType();
12783   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
12784   bool isFP = Op.getOperand(1).getSimpleValueType().isFloatingPoint();
12785   SDLoc dl(Op);
12786
12787   if (isFP) {
12788 #ifndef NDEBUG
12789     MVT EltVT = Op0.getSimpleValueType().getVectorElementType();
12790     assert(EltVT == MVT::f32 || EltVT == MVT::f64);
12791 #endif
12792
12793     unsigned SSECC = translateX86FSETCC(SetCCOpcode, Op0, Op1);
12794     unsigned Opc = X86ISD::CMPP;
12795     if (Subtarget->hasAVX512() && VT.getVectorElementType() == MVT::i1) {
12796       assert(VT.getVectorNumElements() <= 16);
12797       Opc = X86ISD::CMPM;
12798     }
12799     // In the two special cases we can't handle, emit two comparisons.
12800     if (SSECC == 8) {
12801       unsigned CC0, CC1;
12802       unsigned CombineOpc;
12803       if (SetCCOpcode == ISD::SETUEQ) {
12804         CC0 = 3; CC1 = 0; CombineOpc = ISD::OR;
12805       } else {
12806         assert(SetCCOpcode == ISD::SETONE);
12807         CC0 = 7; CC1 = 4; CombineOpc = ISD::AND;
12808       }
12809
12810       SDValue Cmp0 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12811                                  DAG.getConstant(CC0, MVT::i8));
12812       SDValue Cmp1 = DAG.getNode(Opc, dl, VT, Op0, Op1,
12813                                  DAG.getConstant(CC1, MVT::i8));
12814       return DAG.getNode(CombineOpc, dl, VT, Cmp0, Cmp1);
12815     }
12816     // Handle all other FP comparisons here.
12817     return DAG.getNode(Opc, dl, VT, Op0, Op1,
12818                        DAG.getConstant(SSECC, MVT::i8));
12819   }
12820
12821   // Break 256-bit integer vector compare into smaller ones.
12822   if (VT.is256BitVector() && !Subtarget->hasInt256())
12823     return Lower256IntVSETCC(Op, DAG);
12824
12825   bool MaskResult = (VT.getVectorElementType() == MVT::i1);
12826   EVT OpVT = Op1.getValueType();
12827   if (Subtarget->hasAVX512()) {
12828     if (Op1.getValueType().is512BitVector() ||
12829         (Subtarget->hasBWI() && Subtarget->hasVLX()) ||
12830         (MaskResult && OpVT.getVectorElementType().getSizeInBits() >= 32))
12831       return LowerIntVSETCC_AVX512(Op, DAG, Subtarget);
12832
12833     // In AVX-512 architecture setcc returns mask with i1 elements,
12834     // But there is no compare instruction for i8 and i16 elements in KNL.
12835     // We are not talking about 512-bit operands in this case, these
12836     // types are illegal.
12837     if (MaskResult &&
12838         (OpVT.getVectorElementType().getSizeInBits() < 32 &&
12839          OpVT.getVectorElementType().getSizeInBits() >= 8))
12840       return DAG.getNode(ISD::TRUNCATE, dl, VT,
12841                          DAG.getNode(ISD::SETCC, dl, OpVT, Op0, Op1, CC));
12842   }
12843
12844   // We are handling one of the integer comparisons here.  Since SSE only has
12845   // GT and EQ comparisons for integer, swapping operands and multiple
12846   // operations may be required for some comparisons.
12847   unsigned Opc;
12848   bool Swap = false, Invert = false, FlipSigns = false, MinMax = false;
12849   bool Subus = false;
12850
12851   switch (SetCCOpcode) {
12852   default: llvm_unreachable("Unexpected SETCC condition");
12853   case ISD::SETNE:  Invert = true;
12854   case ISD::SETEQ:  Opc = X86ISD::PCMPEQ; break;
12855   case ISD::SETLT:  Swap = true;
12856   case ISD::SETGT:  Opc = X86ISD::PCMPGT; break;
12857   case ISD::SETGE:  Swap = true;
12858   case ISD::SETLE:  Opc = X86ISD::PCMPGT;
12859                     Invert = true; break;
12860   case ISD::SETULT: Swap = true;
12861   case ISD::SETUGT: Opc = X86ISD::PCMPGT;
12862                     FlipSigns = true; break;
12863   case ISD::SETUGE: Swap = true;
12864   case ISD::SETULE: Opc = X86ISD::PCMPGT;
12865                     FlipSigns = true; Invert = true; break;
12866   }
12867
12868   // Special case: Use min/max operations for SETULE/SETUGE
12869   MVT VET = VT.getVectorElementType();
12870   bool hasMinMax =
12871        (Subtarget->hasSSE41() && (VET >= MVT::i8 && VET <= MVT::i32))
12872     || (Subtarget->hasSSE2()  && (VET == MVT::i8));
12873
12874   if (hasMinMax) {
12875     switch (SetCCOpcode) {
12876     default: break;
12877     case ISD::SETULE: Opc = X86ISD::UMIN; MinMax = true; break;
12878     case ISD::SETUGE: Opc = X86ISD::UMAX; MinMax = true; break;
12879     }
12880
12881     if (MinMax) { Swap = false; Invert = false; FlipSigns = false; }
12882   }
12883
12884   bool hasSubus = Subtarget->hasSSE2() && (VET == MVT::i8 || VET == MVT::i16);
12885   if (!MinMax && hasSubus) {
12886     // As another special case, use PSUBUS[BW] when it's profitable. E.g. for
12887     // Op0 u<= Op1:
12888     //   t = psubus Op0, Op1
12889     //   pcmpeq t, <0..0>
12890     switch (SetCCOpcode) {
12891     default: break;
12892     case ISD::SETULT: {
12893       // If the comparison is against a constant we can turn this into a
12894       // setule.  With psubus, setule does not require a swap.  This is
12895       // beneficial because the constant in the register is no longer
12896       // destructed as the destination so it can be hoisted out of a loop.
12897       // Only do this pre-AVX since vpcmp* is no longer destructive.
12898       if (Subtarget->hasAVX())
12899         break;
12900       SDValue ULEOp1 = ChangeVSETULTtoVSETULE(dl, Op1, DAG);
12901       if (ULEOp1.getNode()) {
12902         Op1 = ULEOp1;
12903         Subus = true; Invert = false; Swap = false;
12904       }
12905       break;
12906     }
12907     // Psubus is better than flip-sign because it requires no inversion.
12908     case ISD::SETUGE: Subus = true; Invert = false; Swap = true;  break;
12909     case ISD::SETULE: Subus = true; Invert = false; Swap = false; break;
12910     }
12911
12912     if (Subus) {
12913       Opc = X86ISD::SUBUS;
12914       FlipSigns = false;
12915     }
12916   }
12917
12918   if (Swap)
12919     std::swap(Op0, Op1);
12920
12921   // Check that the operation in question is available (most are plain SSE2,
12922   // but PCMPGTQ and PCMPEQQ have different requirements).
12923   if (VT == MVT::v2i64) {
12924     if (Opc == X86ISD::PCMPGT && !Subtarget->hasSSE42()) {
12925       assert(Subtarget->hasSSE2() && "Don't know how to lower!");
12926
12927       // First cast everything to the right type.
12928       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12929       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12930
12931       // Since SSE has no unsigned integer comparisons, we need to flip the sign
12932       // bits of the inputs before performing those operations. The lower
12933       // compare is always unsigned.
12934       SDValue SB;
12935       if (FlipSigns) {
12936         SB = DAG.getConstant(0x80000000U, MVT::v4i32);
12937       } else {
12938         SDValue Sign = DAG.getConstant(0x80000000U, MVT::i32);
12939         SDValue Zero = DAG.getConstant(0x00000000U, MVT::i32);
12940         SB = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32,
12941                          Sign, Zero, Sign, Zero);
12942       }
12943       Op0 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op0, SB);
12944       Op1 = DAG.getNode(ISD::XOR, dl, MVT::v4i32, Op1, SB);
12945
12946       // Emulate PCMPGTQ with (hi1 > hi2) | ((hi1 == hi2) & (lo1 > lo2))
12947       SDValue GT = DAG.getNode(X86ISD::PCMPGT, dl, MVT::v4i32, Op0, Op1);
12948       SDValue EQ = DAG.getNode(X86ISD::PCMPEQ, dl, MVT::v4i32, Op0, Op1);
12949
12950       // Create masks for only the low parts/high parts of the 64 bit integers.
12951       static const int MaskHi[] = { 1, 1, 3, 3 };
12952       static const int MaskLo[] = { 0, 0, 2, 2 };
12953       SDValue EQHi = DAG.getVectorShuffle(MVT::v4i32, dl, EQ, EQ, MaskHi);
12954       SDValue GTLo = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskLo);
12955       SDValue GTHi = DAG.getVectorShuffle(MVT::v4i32, dl, GT, GT, MaskHi);
12956
12957       SDValue Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, EQHi, GTLo);
12958       Result = DAG.getNode(ISD::OR, dl, MVT::v4i32, Result, GTHi);
12959
12960       if (Invert)
12961         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12962
12963       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12964     }
12965
12966     if (Opc == X86ISD::PCMPEQ && !Subtarget->hasSSE41()) {
12967       // If pcmpeqq is missing but pcmpeqd is available synthesize pcmpeqq with
12968       // pcmpeqd + pshufd + pand.
12969       assert(Subtarget->hasSSE2() && !FlipSigns && "Don't know how to lower!");
12970
12971       // First cast everything to the right type.
12972       Op0 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op0);
12973       Op1 = DAG.getNode(ISD::BITCAST, dl, MVT::v4i32, Op1);
12974
12975       // Do the compare.
12976       SDValue Result = DAG.getNode(Opc, dl, MVT::v4i32, Op0, Op1);
12977
12978       // Make sure the lower and upper halves are both all-ones.
12979       static const int Mask[] = { 1, 0, 3, 2 };
12980       SDValue Shuf = DAG.getVectorShuffle(MVT::v4i32, dl, Result, Result, Mask);
12981       Result = DAG.getNode(ISD::AND, dl, MVT::v4i32, Result, Shuf);
12982
12983       if (Invert)
12984         Result = DAG.getNOT(dl, Result, MVT::v4i32);
12985
12986       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
12987     }
12988   }
12989
12990   // Since SSE has no unsigned integer comparisons, we need to flip the sign
12991   // bits of the inputs before performing those operations.
12992   if (FlipSigns) {
12993     EVT EltVT = VT.getVectorElementType();
12994     SDValue SB = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()), VT);
12995     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SB);
12996     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SB);
12997   }
12998
12999   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
13000
13001   // If the logical-not of the result is required, perform that now.
13002   if (Invert)
13003     Result = DAG.getNOT(dl, Result, VT);
13004
13005   if (MinMax)
13006     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Op0, Result);
13007
13008   if (Subus)
13009     Result = DAG.getNode(X86ISD::PCMPEQ, dl, VT, Result,
13010                          getZeroVector(VT, Subtarget, DAG, dl));
13011
13012   return Result;
13013 }
13014
13015 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
13016
13017   MVT VT = Op.getSimpleValueType();
13018
13019   if (VT.isVector()) return LowerVSETCC(Op, Subtarget, DAG);
13020
13021   assert(((!Subtarget->hasAVX512() && VT == MVT::i8) || (VT == MVT::i1))
13022          && "SetCC type must be 8-bit or 1-bit integer");
13023   SDValue Op0 = Op.getOperand(0);
13024   SDValue Op1 = Op.getOperand(1);
13025   SDLoc dl(Op);
13026   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
13027
13028   // Optimize to BT if possible.
13029   // Lower (X & (1 << N)) == 0 to BT(X, N).
13030   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
13031   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
13032   if (Op0.getOpcode() == ISD::AND && Op0.hasOneUse() &&
13033       Op1.getOpcode() == ISD::Constant &&
13034       cast<ConstantSDNode>(Op1)->isNullValue() &&
13035       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13036     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
13037     if (NewSetCC.getNode()) {
13038       if (VT == MVT::i1)
13039         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, NewSetCC);
13040       return NewSetCC;
13041     }
13042   }
13043
13044   // Look for X == 0, X == 1, X != 0, or X != 1.  We can simplify some forms of
13045   // these.
13046   if (Op1.getOpcode() == ISD::Constant &&
13047       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
13048        cast<ConstantSDNode>(Op1)->isNullValue()) &&
13049       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13050
13051     // If the input is a setcc, then reuse the input setcc or use a new one with
13052     // the inverted condition.
13053     if (Op0.getOpcode() == X86ISD::SETCC) {
13054       X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
13055       bool Invert = (CC == ISD::SETNE) ^
13056         cast<ConstantSDNode>(Op1)->isNullValue();
13057       if (!Invert)
13058         return Op0;
13059
13060       CCode = X86::GetOppositeBranchCondition(CCode);
13061       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13062                                   DAG.getConstant(CCode, MVT::i8),
13063                                   Op0.getOperand(1));
13064       if (VT == MVT::i1)
13065         return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13066       return SetCC;
13067     }
13068   }
13069   if ((Op0.getValueType() == MVT::i1) && (Op1.getOpcode() == ISD::Constant) &&
13070       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1) &&
13071       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
13072
13073     ISD::CondCode NewCC = ISD::getSetCCInverse(CC, true);
13074     return DAG.getSetCC(dl, VT, Op0, DAG.getConstant(0, MVT::i1), NewCC);
13075   }
13076
13077   bool isFP = Op1.getSimpleValueType().isFloatingPoint();
13078   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
13079   if (X86CC == X86::COND_INVALID)
13080     return SDValue();
13081
13082   SDValue EFLAGS = EmitCmp(Op0, Op1, X86CC, dl, DAG);
13083   EFLAGS = ConvertCmpIfNecessary(EFLAGS, DAG);
13084   SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
13085                               DAG.getConstant(X86CC, MVT::i8), EFLAGS);
13086   if (VT == MVT::i1)
13087     return DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, SetCC);
13088   return SetCC;
13089 }
13090
13091 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
13092 static bool isX86LogicalCmp(SDValue Op) {
13093   unsigned Opc = Op.getNode()->getOpcode();
13094   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI ||
13095       Opc == X86ISD::SAHF)
13096     return true;
13097   if (Op.getResNo() == 1 &&
13098       (Opc == X86ISD::ADD ||
13099        Opc == X86ISD::SUB ||
13100        Opc == X86ISD::ADC ||
13101        Opc == X86ISD::SBB ||
13102        Opc == X86ISD::SMUL ||
13103        Opc == X86ISD::UMUL ||
13104        Opc == X86ISD::INC ||
13105        Opc == X86ISD::DEC ||
13106        Opc == X86ISD::OR ||
13107        Opc == X86ISD::XOR ||
13108        Opc == X86ISD::AND))
13109     return true;
13110
13111   if (Op.getResNo() == 2 && Opc == X86ISD::UMUL)
13112     return true;
13113
13114   return false;
13115 }
13116
13117 static bool isTruncWithZeroHighBitsInput(SDValue V, SelectionDAG &DAG) {
13118   if (V.getOpcode() != ISD::TRUNCATE)
13119     return false;
13120
13121   SDValue VOp0 = V.getOperand(0);
13122   unsigned InBits = VOp0.getValueSizeInBits();
13123   unsigned Bits = V.getValueSizeInBits();
13124   return DAG.MaskedValueIsZero(VOp0, APInt::getHighBitsSet(InBits,InBits-Bits));
13125 }
13126
13127 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
13128   bool addTest = true;
13129   SDValue Cond  = Op.getOperand(0);
13130   SDValue Op1 = Op.getOperand(1);
13131   SDValue Op2 = Op.getOperand(2);
13132   SDLoc DL(Op);
13133   EVT VT = Op1.getValueType();
13134   SDValue CC;
13135
13136   // Lower fp selects into a CMP/AND/ANDN/OR sequence when the necessary SSE ops
13137   // are available. Otherwise fp cmovs get lowered into a less efficient branch
13138   // sequence later on.
13139   if (Cond.getOpcode() == ISD::SETCC &&
13140       ((Subtarget->hasSSE2() && (VT == MVT::f32 || VT == MVT::f64)) ||
13141        (Subtarget->hasSSE1() && VT == MVT::f32)) &&
13142       VT == Cond.getOperand(0).getValueType() && Cond->hasOneUse()) {
13143     SDValue CondOp0 = Cond.getOperand(0), CondOp1 = Cond.getOperand(1);
13144     int SSECC = translateX86FSETCC(
13145         cast<CondCodeSDNode>(Cond.getOperand(2))->get(), CondOp0, CondOp1);
13146
13147     if (SSECC != 8) {
13148       if (Subtarget->hasAVX512()) {
13149         SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CondOp0, CondOp1,
13150                                   DAG.getConstant(SSECC, MVT::i8));
13151         return DAG.getNode(X86ISD::SELECT, DL, VT, Cmp, Op1, Op2);
13152       }
13153       SDValue Cmp = DAG.getNode(X86ISD::FSETCC, DL, VT, CondOp0, CondOp1,
13154                                 DAG.getConstant(SSECC, MVT::i8));
13155       SDValue AndN = DAG.getNode(X86ISD::FANDN, DL, VT, Cmp, Op2);
13156       SDValue And = DAG.getNode(X86ISD::FAND, DL, VT, Cmp, Op1);
13157       return DAG.getNode(X86ISD::FOR, DL, VT, AndN, And);
13158     }
13159   }
13160
13161   if (Cond.getOpcode() == ISD::SETCC) {
13162     SDValue NewCond = LowerSETCC(Cond, DAG);
13163     if (NewCond.getNode())
13164       Cond = NewCond;
13165   }
13166
13167   // (select (x == 0), -1, y) -> (sign_bit (x - 1)) | y
13168   // (select (x == 0), y, -1) -> ~(sign_bit (x - 1)) | y
13169   // (select (x != 0), y, -1) -> (sign_bit (x - 1)) | y
13170   // (select (x != 0), -1, y) -> ~(sign_bit (x - 1)) | y
13171   if (Cond.getOpcode() == X86ISD::SETCC &&
13172       Cond.getOperand(1).getOpcode() == X86ISD::CMP &&
13173       isZero(Cond.getOperand(1).getOperand(1))) {
13174     SDValue Cmp = Cond.getOperand(1);
13175
13176     unsigned CondCode =cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue();
13177
13178     if ((isAllOnes(Op1) || isAllOnes(Op2)) &&
13179         (CondCode == X86::COND_E || CondCode == X86::COND_NE)) {
13180       SDValue Y = isAllOnes(Op2) ? Op1 : Op2;
13181
13182       SDValue CmpOp0 = Cmp.getOperand(0);
13183       // Apply further optimizations for special cases
13184       // (select (x != 0), -1, 0) -> neg & sbb
13185       // (select (x == 0), 0, -1) -> neg & sbb
13186       if (ConstantSDNode *YC = dyn_cast<ConstantSDNode>(Y))
13187         if (YC->isNullValue() &&
13188             (isAllOnes(Op1) == (CondCode == X86::COND_NE))) {
13189           SDVTList VTs = DAG.getVTList(CmpOp0.getValueType(), MVT::i32);
13190           SDValue Neg = DAG.getNode(X86ISD::SUB, DL, VTs,
13191                                     DAG.getConstant(0, CmpOp0.getValueType()),
13192                                     CmpOp0);
13193           SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13194                                     DAG.getConstant(X86::COND_B, MVT::i8),
13195                                     SDValue(Neg.getNode(), 1));
13196           return Res;
13197         }
13198
13199       Cmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32,
13200                         CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
13201       Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13202
13203       SDValue Res =   // Res = 0 or -1.
13204         DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13205                     DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
13206
13207       if (isAllOnes(Op1) != (CondCode == X86::COND_E))
13208         Res = DAG.getNOT(DL, Res, Res.getValueType());
13209
13210       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
13211       if (!N2C || !N2C->isNullValue())
13212         Res = DAG.getNode(ISD::OR, DL, Res.getValueType(), Res, Y);
13213       return Res;
13214     }
13215   }
13216
13217   // Look past (and (setcc_carry (cmp ...)), 1).
13218   if (Cond.getOpcode() == ISD::AND &&
13219       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13220     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13221     if (C && C->getAPIntValue() == 1)
13222       Cond = Cond.getOperand(0);
13223   }
13224
13225   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13226   // setting operand in place of the X86ISD::SETCC.
13227   unsigned CondOpcode = Cond.getOpcode();
13228   if (CondOpcode == X86ISD::SETCC ||
13229       CondOpcode == X86ISD::SETCC_CARRY) {
13230     CC = Cond.getOperand(0);
13231
13232     SDValue Cmp = Cond.getOperand(1);
13233     unsigned Opc = Cmp.getOpcode();
13234     MVT VT = Op.getSimpleValueType();
13235
13236     bool IllegalFPCMov = false;
13237     if (VT.isFloatingPoint() && !VT.isVector() &&
13238         !isScalarFPTypeInSSEReg(VT))  // FPStack?
13239       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
13240
13241     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
13242         Opc == X86ISD::BT) { // FIXME
13243       Cond = Cmp;
13244       addTest = false;
13245     }
13246   } else if (CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13247              CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13248              ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13249               Cond.getOperand(0).getValueType() != MVT::i8)) {
13250     SDValue LHS = Cond.getOperand(0);
13251     SDValue RHS = Cond.getOperand(1);
13252     unsigned X86Opcode;
13253     unsigned X86Cond;
13254     SDVTList VTs;
13255     switch (CondOpcode) {
13256     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13257     case ISD::SADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13258     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13259     case ISD::SSUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13260     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13261     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13262     default: llvm_unreachable("unexpected overflowing operator");
13263     }
13264     if (CondOpcode == ISD::UMULO)
13265       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13266                           MVT::i32);
13267     else
13268       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13269
13270     SDValue X86Op = DAG.getNode(X86Opcode, DL, VTs, LHS, RHS);
13271
13272     if (CondOpcode == ISD::UMULO)
13273       Cond = X86Op.getValue(2);
13274     else
13275       Cond = X86Op.getValue(1);
13276
13277     CC = DAG.getConstant(X86Cond, MVT::i8);
13278     addTest = false;
13279   }
13280
13281   if (addTest) {
13282     // Look pass the truncate if the high bits are known zero.
13283     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13284         Cond = Cond.getOperand(0);
13285
13286     // We know the result of AND is compared against zero. Try to match
13287     // it to BT.
13288     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13289       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, DL, DAG);
13290       if (NewSetCC.getNode()) {
13291         CC = NewSetCC.getOperand(0);
13292         Cond = NewSetCC.getOperand(1);
13293         addTest = false;
13294       }
13295     }
13296   }
13297
13298   if (addTest) {
13299     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13300     Cond = EmitTest(Cond, X86::COND_NE, DL, DAG);
13301   }
13302
13303   // a <  b ? -1 :  0 -> RES = ~setcc_carry
13304   // a <  b ?  0 : -1 -> RES = setcc_carry
13305   // a >= b ? -1 :  0 -> RES = setcc_carry
13306   // a >= b ?  0 : -1 -> RES = ~setcc_carry
13307   if (Cond.getOpcode() == X86ISD::SUB) {
13308     Cond = ConvertCmpIfNecessary(Cond, DAG);
13309     unsigned CondCode = cast<ConstantSDNode>(CC)->getZExtValue();
13310
13311     if ((CondCode == X86::COND_AE || CondCode == X86::COND_B) &&
13312         (isAllOnes(Op1) || isAllOnes(Op2)) && (isZero(Op1) || isZero(Op2))) {
13313       SDValue Res = DAG.getNode(X86ISD::SETCC_CARRY, DL, Op.getValueType(),
13314                                 DAG.getConstant(X86::COND_B, MVT::i8), Cond);
13315       if (isAllOnes(Op1) != (CondCode == X86::COND_B))
13316         return DAG.getNOT(DL, Res, Res.getValueType());
13317       return Res;
13318     }
13319   }
13320
13321   // X86 doesn't have an i8 cmov. If both operands are the result of a truncate
13322   // widen the cmov and push the truncate through. This avoids introducing a new
13323   // branch during isel and doesn't add any extensions.
13324   if (Op.getValueType() == MVT::i8 &&
13325       Op1.getOpcode() == ISD::TRUNCATE && Op2.getOpcode() == ISD::TRUNCATE) {
13326     SDValue T1 = Op1.getOperand(0), T2 = Op2.getOperand(0);
13327     if (T1.getValueType() == T2.getValueType() &&
13328         // Blacklist CopyFromReg to avoid partial register stalls.
13329         T1.getOpcode() != ISD::CopyFromReg && T2.getOpcode()!=ISD::CopyFromReg){
13330       SDVTList VTs = DAG.getVTList(T1.getValueType(), MVT::Glue);
13331       SDValue Cmov = DAG.getNode(X86ISD::CMOV, DL, VTs, T2, T1, CC, Cond);
13332       return DAG.getNode(ISD::TRUNCATE, DL, Op.getValueType(), Cmov);
13333     }
13334   }
13335
13336   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
13337   // condition is true.
13338   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Glue);
13339   SDValue Ops[] = { Op2, Op1, CC, Cond };
13340   return DAG.getNode(X86ISD::CMOV, DL, VTs, Ops);
13341 }
13342
13343 static SDValue LowerSIGN_EXTEND_AVX512(SDValue Op, const X86Subtarget *Subtarget,
13344                                        SelectionDAG &DAG) {
13345   MVT VT = Op->getSimpleValueType(0);
13346   SDValue In = Op->getOperand(0);
13347   MVT InVT = In.getSimpleValueType();
13348   MVT VTElt = VT.getVectorElementType();
13349   MVT InVTElt = InVT.getVectorElementType();
13350   SDLoc dl(Op);
13351
13352   // SKX processor
13353   if ((InVTElt == MVT::i1) &&
13354       (((Subtarget->hasBWI() && Subtarget->hasVLX() &&
13355         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() <= 16)) ||
13356
13357        ((Subtarget->hasBWI() && VT.is512BitVector() &&
13358         VTElt.getSizeInBits() <= 16)) ||
13359
13360        ((Subtarget->hasDQI() && Subtarget->hasVLX() &&
13361         VT.getSizeInBits() <= 256 && VTElt.getSizeInBits() >= 32)) ||
13362
13363        ((Subtarget->hasDQI() && VT.is512BitVector() &&
13364         VTElt.getSizeInBits() >= 32))))
13365     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13366
13367   unsigned int NumElts = VT.getVectorNumElements();
13368
13369   if (NumElts != 8 && NumElts != 16)
13370     return SDValue();
13371
13372   if (VT.is512BitVector() && InVT.getVectorElementType() != MVT::i1) {
13373     if (In.getOpcode() == X86ISD::VSEXT || In.getOpcode() == X86ISD::VZEXT)
13374       return DAG.getNode(In.getOpcode(), dl, VT, In.getOperand(0));
13375     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13376   }
13377
13378   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13379   assert (InVT.getVectorElementType() == MVT::i1 && "Unexpected vector type");
13380
13381   MVT ExtVT = (NumElts == 8) ? MVT::v8i64 : MVT::v16i32;
13382   Constant *C = ConstantInt::get(*DAG.getContext(),
13383     APInt::getAllOnesValue(ExtVT.getScalarType().getSizeInBits()));
13384
13385   SDValue CP = DAG.getConstantPool(C, TLI.getPointerTy());
13386   unsigned Alignment = cast<ConstantPoolSDNode>(CP)->getAlignment();
13387   SDValue Ld = DAG.getLoad(ExtVT.getScalarType(), dl, DAG.getEntryNode(), CP,
13388                           MachinePointerInfo::getConstantPool(),
13389                           false, false, false, Alignment);
13390   SDValue Brcst = DAG.getNode(X86ISD::VBROADCASTM, dl, ExtVT, In, Ld);
13391   if (VT.is512BitVector())
13392     return Brcst;
13393   return DAG.getNode(X86ISD::VTRUNC, dl, VT, Brcst);
13394 }
13395
13396 static SDValue LowerSIGN_EXTEND(SDValue Op, const X86Subtarget *Subtarget,
13397                                 SelectionDAG &DAG) {
13398   MVT VT = Op->getSimpleValueType(0);
13399   SDValue In = Op->getOperand(0);
13400   MVT InVT = In.getSimpleValueType();
13401   SDLoc dl(Op);
13402
13403   if (VT.is512BitVector() || InVT.getVectorElementType() == MVT::i1)
13404     return LowerSIGN_EXTEND_AVX512(Op, Subtarget, DAG);
13405
13406   if ((VT != MVT::v4i64 || InVT != MVT::v4i32) &&
13407       (VT != MVT::v8i32 || InVT != MVT::v8i16) &&
13408       (VT != MVT::v16i16 || InVT != MVT::v16i8))
13409     return SDValue();
13410
13411   if (Subtarget->hasInt256())
13412     return DAG.getNode(X86ISD::VSEXT, dl, VT, In);
13413
13414   // Optimize vectors in AVX mode
13415   // Sign extend  v8i16 to v8i32 and
13416   //              v4i32 to v4i64
13417   //
13418   // Divide input vector into two parts
13419   // for v4i32 the shuffle mask will be { 0, 1, -1, -1} {2, 3, -1, -1}
13420   // use vpmovsx instruction to extend v4i32 -> v2i64; v8i16 -> v4i32
13421   // concat the vectors to original VT
13422
13423   unsigned NumElems = InVT.getVectorNumElements();
13424   SDValue Undef = DAG.getUNDEF(InVT);
13425
13426   SmallVector<int,8> ShufMask1(NumElems, -1);
13427   for (unsigned i = 0; i != NumElems/2; ++i)
13428     ShufMask1[i] = i;
13429
13430   SDValue OpLo = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask1[0]);
13431
13432   SmallVector<int,8> ShufMask2(NumElems, -1);
13433   for (unsigned i = 0; i != NumElems/2; ++i)
13434     ShufMask2[i] = i + NumElems/2;
13435
13436   SDValue OpHi = DAG.getVectorShuffle(InVT, dl, In, Undef, &ShufMask2[0]);
13437
13438   MVT HalfVT = MVT::getVectorVT(VT.getScalarType(),
13439                                 VT.getVectorNumElements()/2);
13440
13441   OpLo = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpLo);
13442   OpHi = DAG.getNode(X86ISD::VSEXT, dl, HalfVT, OpHi);
13443
13444   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, OpLo, OpHi);
13445 }
13446
13447 // Lower vector extended loads using a shuffle. If SSSE3 is not available we
13448 // may emit an illegal shuffle but the expansion is still better than scalar
13449 // code. We generate X86ISD::VSEXT for SEXTLOADs if it's available, otherwise
13450 // we'll emit a shuffle and a arithmetic shift.
13451 // FIXME: Is the expansion actually better than scalar code? It doesn't seem so.
13452 // TODO: It is possible to support ZExt by zeroing the undef values during
13453 // the shuffle phase or after the shuffle.
13454 static SDValue LowerExtendedLoad(SDValue Op, const X86Subtarget *Subtarget,
13455                                  SelectionDAG &DAG) {
13456   MVT RegVT = Op.getSimpleValueType();
13457   assert(RegVT.isVector() && "We only custom lower vector sext loads.");
13458   assert(RegVT.isInteger() &&
13459          "We only custom lower integer vector sext loads.");
13460
13461   // Nothing useful we can do without SSE2 shuffles.
13462   assert(Subtarget->hasSSE2() && "We only custom lower sext loads with SSE2.");
13463
13464   LoadSDNode *Ld = cast<LoadSDNode>(Op.getNode());
13465   SDLoc dl(Ld);
13466   EVT MemVT = Ld->getMemoryVT();
13467   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13468   unsigned RegSz = RegVT.getSizeInBits();
13469
13470   ISD::LoadExtType Ext = Ld->getExtensionType();
13471
13472   assert((Ext == ISD::EXTLOAD || Ext == ISD::SEXTLOAD)
13473          && "Only anyext and sext are currently implemented.");
13474   assert(MemVT != RegVT && "Cannot extend to the same type");
13475   assert(MemVT.isVector() && "Must load a vector from memory");
13476
13477   unsigned NumElems = RegVT.getVectorNumElements();
13478   unsigned MemSz = MemVT.getSizeInBits();
13479   assert(RegSz > MemSz && "Register size must be greater than the mem size");
13480
13481   if (Ext == ISD::SEXTLOAD && RegSz == 256 && !Subtarget->hasInt256()) {
13482     // The only way in which we have a legal 256-bit vector result but not the
13483     // integer 256-bit operations needed to directly lower a sextload is if we
13484     // have AVX1 but not AVX2. In that case, we can always emit a sextload to
13485     // a 128-bit vector and a normal sign_extend to 256-bits that should get
13486     // correctly legalized. We do this late to allow the canonical form of
13487     // sextload to persist throughout the rest of the DAG combiner -- it wants
13488     // to fold together any extensions it can, and so will fuse a sign_extend
13489     // of an sextload into a sextload targeting a wider value.
13490     SDValue Load;
13491     if (MemSz == 128) {
13492       // Just switch this to a normal load.
13493       assert(TLI.isTypeLegal(MemVT) && "If the memory type is a 128-bit type, "
13494                                        "it must be a legal 128-bit vector "
13495                                        "type!");
13496       Load = DAG.getLoad(MemVT, dl, Ld->getChain(), Ld->getBasePtr(),
13497                   Ld->getPointerInfo(), Ld->isVolatile(), Ld->isNonTemporal(),
13498                   Ld->isInvariant(), Ld->getAlignment());
13499     } else {
13500       assert(MemSz < 128 &&
13501              "Can't extend a type wider than 128 bits to a 256 bit vector!");
13502       // Do an sext load to a 128-bit vector type. We want to use the same
13503       // number of elements, but elements half as wide. This will end up being
13504       // recursively lowered by this routine, but will succeed as we definitely
13505       // have all the necessary features if we're using AVX1.
13506       EVT HalfEltVT =
13507           EVT::getIntegerVT(*DAG.getContext(), RegVT.getScalarSizeInBits() / 2);
13508       EVT HalfVecVT = EVT::getVectorVT(*DAG.getContext(), HalfEltVT, NumElems);
13509       Load =
13510           DAG.getExtLoad(Ext, dl, HalfVecVT, Ld->getChain(), Ld->getBasePtr(),
13511                          Ld->getPointerInfo(), MemVT, Ld->isVolatile(),
13512                          Ld->isNonTemporal(), Ld->isInvariant(),
13513                          Ld->getAlignment());
13514     }
13515
13516     // Replace chain users with the new chain.
13517     assert(Load->getNumValues() == 2 && "Loads must carry a chain!");
13518     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), Load.getValue(1));
13519
13520     // Finally, do a normal sign-extend to the desired register.
13521     return DAG.getSExtOrTrunc(Load, dl, RegVT);
13522   }
13523
13524   // All sizes must be a power of two.
13525   assert(isPowerOf2_32(RegSz * MemSz * NumElems) &&
13526          "Non-power-of-two elements are not custom lowered!");
13527
13528   // Attempt to load the original value using scalar loads.
13529   // Find the largest scalar type that divides the total loaded size.
13530   MVT SclrLoadTy = MVT::i8;
13531   for (MVT Tp : MVT::integer_valuetypes()) {
13532     if (TLI.isTypeLegal(Tp) && ((MemSz % Tp.getSizeInBits()) == 0)) {
13533       SclrLoadTy = Tp;
13534     }
13535   }
13536
13537   // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
13538   if (TLI.isTypeLegal(MVT::f64) && SclrLoadTy.getSizeInBits() < 64 &&
13539       (64 <= MemSz))
13540     SclrLoadTy = MVT::f64;
13541
13542   // Calculate the number of scalar loads that we need to perform
13543   // in order to load our vector from memory.
13544   unsigned NumLoads = MemSz / SclrLoadTy.getSizeInBits();
13545
13546   assert((Ext != ISD::SEXTLOAD || NumLoads == 1) &&
13547          "Can only lower sext loads with a single scalar load!");
13548
13549   unsigned loadRegZize = RegSz;
13550   if (Ext == ISD::SEXTLOAD && RegSz == 256)
13551     loadRegZize /= 2;
13552
13553   // Represent our vector as a sequence of elements which are the
13554   // largest scalar that we can load.
13555   EVT LoadUnitVecVT = EVT::getVectorVT(
13556       *DAG.getContext(), SclrLoadTy, loadRegZize / SclrLoadTy.getSizeInBits());
13557
13558   // Represent the data using the same element type that is stored in
13559   // memory. In practice, we ''widen'' MemVT.
13560   EVT WideVecVT =
13561       EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
13562                        loadRegZize / MemVT.getScalarType().getSizeInBits());
13563
13564   assert(WideVecVT.getSizeInBits() == LoadUnitVecVT.getSizeInBits() &&
13565          "Invalid vector type");
13566
13567   // We can't shuffle using an illegal type.
13568   assert(TLI.isTypeLegal(WideVecVT) &&
13569          "We only lower types that form legal widened vector types");
13570
13571   SmallVector<SDValue, 8> Chains;
13572   SDValue Ptr = Ld->getBasePtr();
13573   SDValue Increment =
13574       DAG.getConstant(SclrLoadTy.getSizeInBits() / 8, TLI.getPointerTy());
13575   SDValue Res = DAG.getUNDEF(LoadUnitVecVT);
13576
13577   for (unsigned i = 0; i < NumLoads; ++i) {
13578     // Perform a single load.
13579     SDValue ScalarLoad =
13580         DAG.getLoad(SclrLoadTy, dl, Ld->getChain(), Ptr, Ld->getPointerInfo(),
13581                     Ld->isVolatile(), Ld->isNonTemporal(), Ld->isInvariant(),
13582                     Ld->getAlignment());
13583     Chains.push_back(ScalarLoad.getValue(1));
13584     // Create the first element type using SCALAR_TO_VECTOR in order to avoid
13585     // another round of DAGCombining.
13586     if (i == 0)
13587       Res = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, LoadUnitVecVT, ScalarLoad);
13588     else
13589       Res = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, LoadUnitVecVT, Res,
13590                         ScalarLoad, DAG.getIntPtrConstant(i));
13591
13592     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
13593   }
13594
13595   SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
13596
13597   // Bitcast the loaded value to a vector of the original element type, in
13598   // the size of the target vector type.
13599   SDValue SlicedVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Res);
13600   unsigned SizeRatio = RegSz / MemSz;
13601
13602   if (Ext == ISD::SEXTLOAD) {
13603     // If we have SSE4.1, we can directly emit a VSEXT node.
13604     if (Subtarget->hasSSE41()) {
13605       SDValue Sext = DAG.getNode(X86ISD::VSEXT, dl, RegVT, SlicedVec);
13606       DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13607       return Sext;
13608     }
13609
13610     // Otherwise we'll shuffle the small elements in the high bits of the
13611     // larger type and perform an arithmetic shift. If the shift is not legal
13612     // it's better to scalarize.
13613     assert(TLI.isOperationLegalOrCustom(ISD::SRA, RegVT) &&
13614            "We can't implement a sext load without an arithmetic right shift!");
13615
13616     // Redistribute the loaded elements into the different locations.
13617     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
13618     for (unsigned i = 0; i != NumElems; ++i)
13619       ShuffleVec[i * SizeRatio + SizeRatio - 1] = i;
13620
13621     SDValue Shuff = DAG.getVectorShuffle(
13622         WideVecVT, dl, SlicedVec, DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
13623
13624     Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
13625
13626     // Build the arithmetic shift.
13627     unsigned Amt = RegVT.getVectorElementType().getSizeInBits() -
13628                    MemVT.getVectorElementType().getSizeInBits();
13629     Shuff =
13630         DAG.getNode(ISD::SRA, dl, RegVT, Shuff, DAG.getConstant(Amt, RegVT));
13631
13632     DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13633     return Shuff;
13634   }
13635
13636   // Redistribute the loaded elements into the different locations.
13637   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
13638   for (unsigned i = 0; i != NumElems; ++i)
13639     ShuffleVec[i * SizeRatio] = i;
13640
13641   SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, SlicedVec,
13642                                        DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
13643
13644   // Bitcast to the requested type.
13645   Shuff = DAG.getNode(ISD::BITCAST, dl, RegVT, Shuff);
13646   DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), TF);
13647   return Shuff;
13648 }
13649
13650 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
13651 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
13652 // from the AND / OR.
13653 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
13654   Opc = Op.getOpcode();
13655   if (Opc != ISD::OR && Opc != ISD::AND)
13656     return false;
13657   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
13658           Op.getOperand(0).hasOneUse() &&
13659           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
13660           Op.getOperand(1).hasOneUse());
13661 }
13662
13663 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
13664 // 1 and that the SETCC node has a single use.
13665 static bool isXor1OfSetCC(SDValue Op) {
13666   if (Op.getOpcode() != ISD::XOR)
13667     return false;
13668   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
13669   if (N1C && N1C->getAPIntValue() == 1) {
13670     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
13671       Op.getOperand(0).hasOneUse();
13672   }
13673   return false;
13674 }
13675
13676 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
13677   bool addTest = true;
13678   SDValue Chain = Op.getOperand(0);
13679   SDValue Cond  = Op.getOperand(1);
13680   SDValue Dest  = Op.getOperand(2);
13681   SDLoc dl(Op);
13682   SDValue CC;
13683   bool Inverted = false;
13684
13685   if (Cond.getOpcode() == ISD::SETCC) {
13686     // Check for setcc([su]{add,sub,mul}o == 0).
13687     if (cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETEQ &&
13688         isa<ConstantSDNode>(Cond.getOperand(1)) &&
13689         cast<ConstantSDNode>(Cond.getOperand(1))->isNullValue() &&
13690         Cond.getOperand(0).getResNo() == 1 &&
13691         (Cond.getOperand(0).getOpcode() == ISD::SADDO ||
13692          Cond.getOperand(0).getOpcode() == ISD::UADDO ||
13693          Cond.getOperand(0).getOpcode() == ISD::SSUBO ||
13694          Cond.getOperand(0).getOpcode() == ISD::USUBO ||
13695          Cond.getOperand(0).getOpcode() == ISD::SMULO ||
13696          Cond.getOperand(0).getOpcode() == ISD::UMULO)) {
13697       Inverted = true;
13698       Cond = Cond.getOperand(0);
13699     } else {
13700       SDValue NewCond = LowerSETCC(Cond, DAG);
13701       if (NewCond.getNode())
13702         Cond = NewCond;
13703     }
13704   }
13705 #if 0
13706   // FIXME: LowerXALUO doesn't handle these!!
13707   else if (Cond.getOpcode() == X86ISD::ADD  ||
13708            Cond.getOpcode() == X86ISD::SUB  ||
13709            Cond.getOpcode() == X86ISD::SMUL ||
13710            Cond.getOpcode() == X86ISD::UMUL)
13711     Cond = LowerXALUO(Cond, DAG);
13712 #endif
13713
13714   // Look pass (and (setcc_carry (cmp ...)), 1).
13715   if (Cond.getOpcode() == ISD::AND &&
13716       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
13717     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
13718     if (C && C->getAPIntValue() == 1)
13719       Cond = Cond.getOperand(0);
13720   }
13721
13722   // If condition flag is set by a X86ISD::CMP, then use it as the condition
13723   // setting operand in place of the X86ISD::SETCC.
13724   unsigned CondOpcode = Cond.getOpcode();
13725   if (CondOpcode == X86ISD::SETCC ||
13726       CondOpcode == X86ISD::SETCC_CARRY) {
13727     CC = Cond.getOperand(0);
13728
13729     SDValue Cmp = Cond.getOperand(1);
13730     unsigned Opc = Cmp.getOpcode();
13731     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
13732     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
13733       Cond = Cmp;
13734       addTest = false;
13735     } else {
13736       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
13737       default: break;
13738       case X86::COND_O:
13739       case X86::COND_B:
13740         // These can only come from an arithmetic instruction with overflow,
13741         // e.g. SADDO, UADDO.
13742         Cond = Cond.getNode()->getOperand(1);
13743         addTest = false;
13744         break;
13745       }
13746     }
13747   }
13748   CondOpcode = Cond.getOpcode();
13749   if (CondOpcode == ISD::UADDO || CondOpcode == ISD::SADDO ||
13750       CondOpcode == ISD::USUBO || CondOpcode == ISD::SSUBO ||
13751       ((CondOpcode == ISD::UMULO || CondOpcode == ISD::SMULO) &&
13752        Cond.getOperand(0).getValueType() != MVT::i8)) {
13753     SDValue LHS = Cond.getOperand(0);
13754     SDValue RHS = Cond.getOperand(1);
13755     unsigned X86Opcode;
13756     unsigned X86Cond;
13757     SDVTList VTs;
13758     // Keep this in sync with LowerXALUO, otherwise we might create redundant
13759     // instructions that can't be removed afterwards (i.e. X86ISD::ADD and
13760     // X86ISD::INC).
13761     switch (CondOpcode) {
13762     case ISD::UADDO: X86Opcode = X86ISD::ADD; X86Cond = X86::COND_B; break;
13763     case ISD::SADDO:
13764       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
13765         if (C->isOne()) {
13766           X86Opcode = X86ISD::INC; X86Cond = X86::COND_O;
13767           break;
13768         }
13769       X86Opcode = X86ISD::ADD; X86Cond = X86::COND_O; break;
13770     case ISD::USUBO: X86Opcode = X86ISD::SUB; X86Cond = X86::COND_B; break;
13771     case ISD::SSUBO:
13772       if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
13773         if (C->isOne()) {
13774           X86Opcode = X86ISD::DEC; X86Cond = X86::COND_O;
13775           break;
13776         }
13777       X86Opcode = X86ISD::SUB; X86Cond = X86::COND_O; break;
13778     case ISD::UMULO: X86Opcode = X86ISD::UMUL; X86Cond = X86::COND_O; break;
13779     case ISD::SMULO: X86Opcode = X86ISD::SMUL; X86Cond = X86::COND_O; break;
13780     default: llvm_unreachable("unexpected overflowing operator");
13781     }
13782     if (Inverted)
13783       X86Cond = X86::GetOppositeBranchCondition((X86::CondCode)X86Cond);
13784     if (CondOpcode == ISD::UMULO)
13785       VTs = DAG.getVTList(LHS.getValueType(), LHS.getValueType(),
13786                           MVT::i32);
13787     else
13788       VTs = DAG.getVTList(LHS.getValueType(), MVT::i32);
13789
13790     SDValue X86Op = DAG.getNode(X86Opcode, dl, VTs, LHS, RHS);
13791
13792     if (CondOpcode == ISD::UMULO)
13793       Cond = X86Op.getValue(2);
13794     else
13795       Cond = X86Op.getValue(1);
13796
13797     CC = DAG.getConstant(X86Cond, MVT::i8);
13798     addTest = false;
13799   } else {
13800     unsigned CondOpc;
13801     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
13802       SDValue Cmp = Cond.getOperand(0).getOperand(1);
13803       if (CondOpc == ISD::OR) {
13804         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
13805         // two branches instead of an explicit OR instruction with a
13806         // separate test.
13807         if (Cmp == Cond.getOperand(1).getOperand(1) &&
13808             isX86LogicalCmp(Cmp)) {
13809           CC = Cond.getOperand(0).getOperand(0);
13810           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13811                               Chain, Dest, CC, Cmp);
13812           CC = Cond.getOperand(1).getOperand(0);
13813           Cond = Cmp;
13814           addTest = false;
13815         }
13816       } else { // ISD::AND
13817         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
13818         // two branches instead of an explicit AND instruction with a
13819         // separate test. However, we only do this if this block doesn't
13820         // have a fall-through edge, because this requires an explicit
13821         // jmp when the condition is false.
13822         if (Cmp == Cond.getOperand(1).getOperand(1) &&
13823             isX86LogicalCmp(Cmp) &&
13824             Op.getNode()->hasOneUse()) {
13825           X86::CondCode CCode =
13826             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13827           CCode = X86::GetOppositeBranchCondition(CCode);
13828           CC = DAG.getConstant(CCode, MVT::i8);
13829           SDNode *User = *Op.getNode()->use_begin();
13830           // Look for an unconditional branch following this conditional branch.
13831           // We need this because we need to reverse the successors in order
13832           // to implement FCMP_OEQ.
13833           if (User->getOpcode() == ISD::BR) {
13834             SDValue FalseBB = User->getOperand(1);
13835             SDNode *NewBR =
13836               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13837             assert(NewBR == User);
13838             (void)NewBR;
13839             Dest = FalseBB;
13840
13841             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13842                                 Chain, Dest, CC, Cmp);
13843             X86::CondCode CCode =
13844               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
13845             CCode = X86::GetOppositeBranchCondition(CCode);
13846             CC = DAG.getConstant(CCode, MVT::i8);
13847             Cond = Cmp;
13848             addTest = false;
13849           }
13850         }
13851       }
13852     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
13853       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
13854       // It should be transformed during dag combiner except when the condition
13855       // is set by a arithmetics with overflow node.
13856       X86::CondCode CCode =
13857         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
13858       CCode = X86::GetOppositeBranchCondition(CCode);
13859       CC = DAG.getConstant(CCode, MVT::i8);
13860       Cond = Cond.getOperand(0).getOperand(1);
13861       addTest = false;
13862     } else if (Cond.getOpcode() == ISD::SETCC &&
13863                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETOEQ) {
13864       // For FCMP_OEQ, we can emit
13865       // two branches instead of an explicit AND instruction with a
13866       // separate test. However, we only do this if this block doesn't
13867       // have a fall-through edge, because this requires an explicit
13868       // jmp when the condition is false.
13869       if (Op.getNode()->hasOneUse()) {
13870         SDNode *User = *Op.getNode()->use_begin();
13871         // Look for an unconditional branch following this conditional branch.
13872         // We need this because we need to reverse the successors in order
13873         // to implement FCMP_OEQ.
13874         if (User->getOpcode() == ISD::BR) {
13875           SDValue FalseBB = User->getOperand(1);
13876           SDNode *NewBR =
13877             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13878           assert(NewBR == User);
13879           (void)NewBR;
13880           Dest = FalseBB;
13881
13882           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13883                                     Cond.getOperand(0), Cond.getOperand(1));
13884           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13885           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13886           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13887                               Chain, Dest, CC, Cmp);
13888           CC = DAG.getConstant(X86::COND_P, MVT::i8);
13889           Cond = Cmp;
13890           addTest = false;
13891         }
13892       }
13893     } else if (Cond.getOpcode() == ISD::SETCC &&
13894                cast<CondCodeSDNode>(Cond.getOperand(2))->get() == ISD::SETUNE) {
13895       // For FCMP_UNE, we can emit
13896       // two branches instead of an explicit AND instruction with a
13897       // separate test. However, we only do this if this block doesn't
13898       // have a fall-through edge, because this requires an explicit
13899       // jmp when the condition is false.
13900       if (Op.getNode()->hasOneUse()) {
13901         SDNode *User = *Op.getNode()->use_begin();
13902         // Look for an unconditional branch following this conditional branch.
13903         // We need this because we need to reverse the successors in order
13904         // to implement FCMP_UNE.
13905         if (User->getOpcode() == ISD::BR) {
13906           SDValue FalseBB = User->getOperand(1);
13907           SDNode *NewBR =
13908             DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
13909           assert(NewBR == User);
13910           (void)NewBR;
13911
13912           SDValue Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
13913                                     Cond.getOperand(0), Cond.getOperand(1));
13914           Cmp = ConvertCmpIfNecessary(Cmp, DAG);
13915           CC = DAG.getConstant(X86::COND_NE, MVT::i8);
13916           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13917                               Chain, Dest, CC, Cmp);
13918           CC = DAG.getConstant(X86::COND_NP, MVT::i8);
13919           Cond = Cmp;
13920           addTest = false;
13921           Dest = FalseBB;
13922         }
13923       }
13924     }
13925   }
13926
13927   if (addTest) {
13928     // Look pass the truncate if the high bits are known zero.
13929     if (isTruncWithZeroHighBitsInput(Cond, DAG))
13930         Cond = Cond.getOperand(0);
13931
13932     // We know the result of AND is compared against zero. Try to match
13933     // it to BT.
13934     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
13935       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
13936       if (NewSetCC.getNode()) {
13937         CC = NewSetCC.getOperand(0);
13938         Cond = NewSetCC.getOperand(1);
13939         addTest = false;
13940       }
13941     }
13942   }
13943
13944   if (addTest) {
13945     X86::CondCode X86Cond = Inverted ? X86::COND_E : X86::COND_NE;
13946     CC = DAG.getConstant(X86Cond, MVT::i8);
13947     Cond = EmitTest(Cond, X86Cond, dl, DAG);
13948   }
13949   Cond = ConvertCmpIfNecessary(Cond, DAG);
13950   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
13951                      Chain, Dest, CC, Cond);
13952 }
13953
13954 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
13955 // Calls to _alloca are needed to probe the stack when allocating more than 4k
13956 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
13957 // that the guard pages used by the OS virtual memory manager are allocated in
13958 // correct sequence.
13959 SDValue
13960 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
13961                                            SelectionDAG &DAG) const {
13962   MachineFunction &MF = DAG.getMachineFunction();
13963   bool SplitStack = MF.shouldSplitStack();
13964   bool Lower = (Subtarget->isOSWindows() && !Subtarget->isTargetMachO()) ||
13965                SplitStack;
13966   SDLoc dl(Op);
13967
13968   if (!Lower) {
13969     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
13970     SDNode* Node = Op.getNode();
13971
13972     unsigned SPReg = TLI.getStackPointerRegisterToSaveRestore();
13973     assert(SPReg && "Target cannot require DYNAMIC_STACKALLOC expansion and"
13974         " not tell us which reg is the stack pointer!");
13975     EVT VT = Node->getValueType(0);
13976     SDValue Tmp1 = SDValue(Node, 0);
13977     SDValue Tmp2 = SDValue(Node, 1);
13978     SDValue Tmp3 = Node->getOperand(2);
13979     SDValue Chain = Tmp1.getOperand(0);
13980
13981     // Chain the dynamic stack allocation so that it doesn't modify the stack
13982     // pointer when other instructions are using the stack.
13983     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(0, true),
13984         SDLoc(Node));
13985
13986     SDValue Size = Tmp2.getOperand(1);
13987     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, VT);
13988     Chain = SP.getValue(1);
13989     unsigned Align = cast<ConstantSDNode>(Tmp3)->getZExtValue();
13990     const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
13991     unsigned StackAlign = TFI.getStackAlignment();
13992     Tmp1 = DAG.getNode(ISD::SUB, dl, VT, SP, Size); // Value
13993     if (Align > StackAlign)
13994       Tmp1 = DAG.getNode(ISD::AND, dl, VT, Tmp1,
13995           DAG.getConstant(-(uint64_t)Align, VT));
13996     Chain = DAG.getCopyToReg(Chain, dl, SPReg, Tmp1); // Output chain
13997
13998     Tmp2 = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(0, true),
13999         DAG.getIntPtrConstant(0, true), SDValue(),
14000         SDLoc(Node));
14001
14002     SDValue Ops[2] = { Tmp1, Tmp2 };
14003     return DAG.getMergeValues(Ops, dl);
14004   }
14005
14006   // Get the inputs.
14007   SDValue Chain = Op.getOperand(0);
14008   SDValue Size  = Op.getOperand(1);
14009   unsigned Align = cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue();
14010   EVT VT = Op.getNode()->getValueType(0);
14011
14012   bool Is64Bit = Subtarget->is64Bit();
14013   EVT SPTy = getPointerTy();
14014
14015   if (SplitStack) {
14016     MachineRegisterInfo &MRI = MF.getRegInfo();
14017
14018     if (Is64Bit) {
14019       // The 64 bit implementation of segmented stacks needs to clobber both r10
14020       // r11. This makes it impossible to use it along with nested parameters.
14021       const Function *F = MF.getFunction();
14022
14023       for (Function::const_arg_iterator I = F->arg_begin(), E = F->arg_end();
14024            I != E; ++I)
14025         if (I->hasNestAttr())
14026           report_fatal_error("Cannot use segmented stacks with functions that "
14027                              "have nested arguments.");
14028     }
14029
14030     const TargetRegisterClass *AddrRegClass =
14031       getRegClassFor(getPointerTy());
14032     unsigned Vreg = MRI.createVirtualRegister(AddrRegClass);
14033     Chain = DAG.getCopyToReg(Chain, dl, Vreg, Size);
14034     SDValue Value = DAG.getNode(X86ISD::SEG_ALLOCA, dl, SPTy, Chain,
14035                                 DAG.getRegister(Vreg, SPTy));
14036     SDValue Ops1[2] = { Value, Chain };
14037     return DAG.getMergeValues(Ops1, dl);
14038   } else {
14039     SDValue Flag;
14040     const unsigned Reg = (Subtarget->isTarget64BitLP64() ? X86::RAX : X86::EAX);
14041
14042     Chain = DAG.getCopyToReg(Chain, dl, Reg, Size, Flag);
14043     Flag = Chain.getValue(1);
14044     SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Glue);
14045
14046     Chain = DAG.getNode(X86ISD::WIN_ALLOCA, dl, NodeTys, Chain, Flag);
14047
14048     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
14049     unsigned SPReg = RegInfo->getStackRegister();
14050     SDValue SP = DAG.getCopyFromReg(Chain, dl, SPReg, SPTy);
14051     Chain = SP.getValue(1);
14052
14053     if (Align) {
14054       SP = DAG.getNode(ISD::AND, dl, VT, SP.getValue(0),
14055                        DAG.getConstant(-(uint64_t)Align, VT));
14056       Chain = DAG.getCopyToReg(Chain, dl, SPReg, SP);
14057     }
14058
14059     SDValue Ops1[2] = { SP, Chain };
14060     return DAG.getMergeValues(Ops1, dl);
14061   }
14062 }
14063
14064 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
14065   MachineFunction &MF = DAG.getMachineFunction();
14066   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
14067
14068   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14069   SDLoc DL(Op);
14070
14071   if (!Subtarget->is64Bit() || Subtarget->isTargetWin64()) {
14072     // vastart just stores the address of the VarArgsFrameIndex slot into the
14073     // memory location argument.
14074     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14075                                    getPointerTy());
14076     return DAG.getStore(Op.getOperand(0), DL, FR, Op.getOperand(1),
14077                         MachinePointerInfo(SV), false, false, 0);
14078   }
14079
14080   // __va_list_tag:
14081   //   gp_offset         (0 - 6 * 8)
14082   //   fp_offset         (48 - 48 + 8 * 16)
14083   //   overflow_arg_area (point to parameters coming in memory).
14084   //   reg_save_area
14085   SmallVector<SDValue, 8> MemOps;
14086   SDValue FIN = Op.getOperand(1);
14087   // Store gp_offset
14088   SDValue Store = DAG.getStore(Op.getOperand(0), DL,
14089                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
14090                                                MVT::i32),
14091                                FIN, MachinePointerInfo(SV), false, false, 0);
14092   MemOps.push_back(Store);
14093
14094   // Store fp_offset
14095   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14096                     FIN, DAG.getIntPtrConstant(4));
14097   Store = DAG.getStore(Op.getOperand(0), DL,
14098                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
14099                                        MVT::i32),
14100                        FIN, MachinePointerInfo(SV, 4), false, false, 0);
14101   MemOps.push_back(Store);
14102
14103   // Store ptr to overflow_arg_area
14104   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14105                     FIN, DAG.getIntPtrConstant(4));
14106   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
14107                                     getPointerTy());
14108   Store = DAG.getStore(Op.getOperand(0), DL, OVFIN, FIN,
14109                        MachinePointerInfo(SV, 8),
14110                        false, false, 0);
14111   MemOps.push_back(Store);
14112
14113   // Store ptr to reg_save_area.
14114   FIN = DAG.getNode(ISD::ADD, DL, getPointerTy(),
14115                     FIN, DAG.getIntPtrConstant(8));
14116   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
14117                                     getPointerTy());
14118   Store = DAG.getStore(Op.getOperand(0), DL, RSFIN, FIN,
14119                        MachinePointerInfo(SV, 16), false, false, 0);
14120   MemOps.push_back(Store);
14121   return DAG.getNode(ISD::TokenFactor, DL, MVT::Other, MemOps);
14122 }
14123
14124 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
14125   assert(Subtarget->is64Bit() &&
14126          "LowerVAARG only handles 64-bit va_arg!");
14127   assert((Subtarget->isTargetLinux() ||
14128           Subtarget->isTargetDarwin()) &&
14129           "Unhandled target in LowerVAARG");
14130   assert(Op.getNode()->getNumOperands() == 4);
14131   SDValue Chain = Op.getOperand(0);
14132   SDValue SrcPtr = Op.getOperand(1);
14133   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
14134   unsigned Align = Op.getConstantOperandVal(3);
14135   SDLoc dl(Op);
14136
14137   EVT ArgVT = Op.getNode()->getValueType(0);
14138   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
14139   uint32_t ArgSize = getDataLayout()->getTypeAllocSize(ArgTy);
14140   uint8_t ArgMode;
14141
14142   // Decide which area this value should be read from.
14143   // TODO: Implement the AMD64 ABI in its entirety. This simple
14144   // selection mechanism works only for the basic types.
14145   if (ArgVT == MVT::f80) {
14146     llvm_unreachable("va_arg for f80 not yet implemented");
14147   } else if (ArgVT.isFloatingPoint() && ArgSize <= 16 /*bytes*/) {
14148     ArgMode = 2;  // Argument passed in XMM register. Use fp_offset.
14149   } else if (ArgVT.isInteger() && ArgSize <= 32 /*bytes*/) {
14150     ArgMode = 1;  // Argument passed in GPR64 register(s). Use gp_offset.
14151   } else {
14152     llvm_unreachable("Unhandled argument type in LowerVAARG");
14153   }
14154
14155   if (ArgMode == 2) {
14156     // Sanity Check: Make sure using fp_offset makes sense.
14157     assert(!DAG.getTarget().Options.UseSoftFloat &&
14158            !(DAG.getMachineFunction().getFunction()->hasFnAttribute(
14159                Attribute::NoImplicitFloat)) &&
14160            Subtarget->hasSSE1());
14161   }
14162
14163   // Insert VAARG_64 node into the DAG
14164   // VAARG_64 returns two values: Variable Argument Address, Chain
14165   SDValue InstOps[] = {Chain, SrcPtr, DAG.getConstant(ArgSize, MVT::i32),
14166                        DAG.getConstant(ArgMode, MVT::i8),
14167                        DAG.getConstant(Align, MVT::i32)};
14168   SDVTList VTs = DAG.getVTList(getPointerTy(), MVT::Other);
14169   SDValue VAARG = DAG.getMemIntrinsicNode(X86ISD::VAARG_64, dl,
14170                                           VTs, InstOps, MVT::i64,
14171                                           MachinePointerInfo(SV),
14172                                           /*Align=*/0,
14173                                           /*Volatile=*/false,
14174                                           /*ReadMem=*/true,
14175                                           /*WriteMem=*/true);
14176   Chain = VAARG.getValue(1);
14177
14178   // Load the next argument and return it
14179   return DAG.getLoad(ArgVT, dl,
14180                      Chain,
14181                      VAARG,
14182                      MachinePointerInfo(),
14183                      false, false, false, 0);
14184 }
14185
14186 static SDValue LowerVACOPY(SDValue Op, const X86Subtarget *Subtarget,
14187                            SelectionDAG &DAG) {
14188   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
14189   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
14190   SDValue Chain = Op.getOperand(0);
14191   SDValue DstPtr = Op.getOperand(1);
14192   SDValue SrcPtr = Op.getOperand(2);
14193   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
14194   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
14195   SDLoc DL(Op);
14196
14197   return DAG.getMemcpy(Chain, DL, DstPtr, SrcPtr,
14198                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
14199                        false,
14200                        MachinePointerInfo(DstSV), MachinePointerInfo(SrcSV));
14201 }
14202
14203 // getTargetVShiftByConstNode - Handle vector element shifts where the shift
14204 // amount is a constant. Takes immediate version of shift as input.
14205 static SDValue getTargetVShiftByConstNode(unsigned Opc, SDLoc dl, MVT VT,
14206                                           SDValue SrcOp, uint64_t ShiftAmt,
14207                                           SelectionDAG &DAG) {
14208   MVT ElementType = VT.getVectorElementType();
14209
14210   // Fold this packed shift into its first operand if ShiftAmt is 0.
14211   if (ShiftAmt == 0)
14212     return SrcOp;
14213
14214   // Check for ShiftAmt >= element width
14215   if (ShiftAmt >= ElementType.getSizeInBits()) {
14216     if (Opc == X86ISD::VSRAI)
14217       ShiftAmt = ElementType.getSizeInBits() - 1;
14218     else
14219       return DAG.getConstant(0, VT);
14220   }
14221
14222   assert((Opc == X86ISD::VSHLI || Opc == X86ISD::VSRLI || Opc == X86ISD::VSRAI)
14223          && "Unknown target vector shift-by-constant node");
14224
14225   // Fold this packed vector shift into a build vector if SrcOp is a
14226   // vector of Constants or UNDEFs, and SrcOp valuetype is the same as VT.
14227   if (VT == SrcOp.getSimpleValueType() &&
14228       ISD::isBuildVectorOfConstantSDNodes(SrcOp.getNode())) {
14229     SmallVector<SDValue, 8> Elts;
14230     unsigned NumElts = SrcOp->getNumOperands();
14231     ConstantSDNode *ND;
14232
14233     switch(Opc) {
14234     default: llvm_unreachable(nullptr);
14235     case X86ISD::VSHLI:
14236       for (unsigned i=0; i!=NumElts; ++i) {
14237         SDValue CurrentOp = SrcOp->getOperand(i);
14238         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14239           Elts.push_back(CurrentOp);
14240           continue;
14241         }
14242         ND = cast<ConstantSDNode>(CurrentOp);
14243         const APInt &C = ND->getAPIntValue();
14244         Elts.push_back(DAG.getConstant(C.shl(ShiftAmt), ElementType));
14245       }
14246       break;
14247     case X86ISD::VSRLI:
14248       for (unsigned i=0; i!=NumElts; ++i) {
14249         SDValue CurrentOp = SrcOp->getOperand(i);
14250         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14251           Elts.push_back(CurrentOp);
14252           continue;
14253         }
14254         ND = cast<ConstantSDNode>(CurrentOp);
14255         const APInt &C = ND->getAPIntValue();
14256         Elts.push_back(DAG.getConstant(C.lshr(ShiftAmt), ElementType));
14257       }
14258       break;
14259     case X86ISD::VSRAI:
14260       for (unsigned i=0; i!=NumElts; ++i) {
14261         SDValue CurrentOp = SrcOp->getOperand(i);
14262         if (CurrentOp->getOpcode() == ISD::UNDEF) {
14263           Elts.push_back(CurrentOp);
14264           continue;
14265         }
14266         ND = cast<ConstantSDNode>(CurrentOp);
14267         const APInt &C = ND->getAPIntValue();
14268         Elts.push_back(DAG.getConstant(C.ashr(ShiftAmt), ElementType));
14269       }
14270       break;
14271     }
14272
14273     return DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
14274   }
14275
14276   return DAG.getNode(Opc, dl, VT, SrcOp, DAG.getConstant(ShiftAmt, MVT::i8));
14277 }
14278
14279 // getTargetVShiftNode - Handle vector element shifts where the shift amount
14280 // may or may not be a constant. Takes immediate version of shift as input.
14281 static SDValue getTargetVShiftNode(unsigned Opc, SDLoc dl, MVT VT,
14282                                    SDValue SrcOp, SDValue ShAmt,
14283                                    SelectionDAG &DAG) {
14284   MVT SVT = ShAmt.getSimpleValueType();
14285   assert((SVT == MVT::i32 || SVT == MVT::i64) && "Unexpected value type!");
14286
14287   // Catch shift-by-constant.
14288   if (ConstantSDNode *CShAmt = dyn_cast<ConstantSDNode>(ShAmt))
14289     return getTargetVShiftByConstNode(Opc, dl, VT, SrcOp,
14290                                       CShAmt->getZExtValue(), DAG);
14291
14292   // Change opcode to non-immediate version
14293   switch (Opc) {
14294     default: llvm_unreachable("Unknown target vector shift node");
14295     case X86ISD::VSHLI: Opc = X86ISD::VSHL; break;
14296     case X86ISD::VSRLI: Opc = X86ISD::VSRL; break;
14297     case X86ISD::VSRAI: Opc = X86ISD::VSRA; break;
14298   }
14299
14300   const X86Subtarget &Subtarget =
14301       static_cast<const X86Subtarget &>(DAG.getSubtarget());
14302   if (Subtarget.hasSSE41() && ShAmt.getOpcode() == ISD::ZERO_EXTEND &&
14303       ShAmt.getOperand(0).getSimpleValueType() == MVT::i16) {
14304     // Let the shuffle legalizer expand this shift amount node.
14305     SDValue Op0 = ShAmt.getOperand(0);
14306     Op0 = DAG.getNode(ISD::SCALAR_TO_VECTOR, SDLoc(Op0), MVT::v8i16, Op0);
14307     ShAmt = getShuffleVectorZeroOrUndef(Op0, 0, true, &Subtarget, DAG);
14308   } else {
14309     // Need to build a vector containing shift amount.
14310     // SSE/AVX packed shifts only use the lower 64-bit of the shift count.
14311     SmallVector<SDValue, 4> ShOps;
14312     ShOps.push_back(ShAmt);
14313     if (SVT == MVT::i32) {
14314       ShOps.push_back(DAG.getConstant(0, SVT));
14315       ShOps.push_back(DAG.getUNDEF(SVT));
14316     }
14317     ShOps.push_back(DAG.getUNDEF(SVT));
14318
14319     MVT BVT = SVT == MVT::i32 ? MVT::v4i32 : MVT::v2i64;
14320     ShAmt = DAG.getNode(ISD::BUILD_VECTOR, dl, BVT, ShOps);
14321   }
14322
14323   // The return type has to be a 128-bit type with the same element
14324   // type as the input type.
14325   MVT EltVT = VT.getVectorElementType();
14326   EVT ShVT = MVT::getVectorVT(EltVT, 128/EltVT.getSizeInBits());
14327
14328   ShAmt = DAG.getNode(ISD::BITCAST, dl, ShVT, ShAmt);
14329   return DAG.getNode(Opc, dl, VT, SrcOp, ShAmt);
14330 }
14331
14332 /// \brief Return (and \p Op, \p Mask) for compare instructions or
14333 /// (vselect \p Mask, \p Op, \p PreservedSrc) for others along with the
14334 /// necessary casting for \p Mask when lowering masking intrinsics.
14335 static SDValue getVectorMaskingNode(SDValue Op, SDValue Mask,
14336                                     SDValue PreservedSrc,
14337                                     const X86Subtarget *Subtarget,
14338                                     SelectionDAG &DAG) {
14339     EVT VT = Op.getValueType();
14340     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(),
14341                                   MVT::i1, VT.getVectorNumElements());
14342     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14343                                      Mask.getValueType().getSizeInBits());
14344     SDLoc dl(Op);
14345
14346     assert(MaskVT.isSimple() && "invalid mask type");
14347
14348     if (isAllOnes(Mask))
14349       return Op;
14350
14351     // In case when MaskVT equals v2i1 or v4i1, low 2 or 4 elements
14352     // are extracted by EXTRACT_SUBVECTOR.
14353     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14354                               DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14355                               DAG.getIntPtrConstant(0));
14356
14357     switch (Op.getOpcode()) {
14358       default: break;
14359       case X86ISD::PCMPEQM:
14360       case X86ISD::PCMPGTM:
14361       case X86ISD::CMPM:
14362       case X86ISD::CMPMU:
14363         return DAG.getNode(ISD::AND, dl, VT, Op, VMask);
14364     }
14365     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14366       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14367     return DAG.getNode(ISD::VSELECT, dl, VT, VMask, Op, PreservedSrc);
14368 }
14369
14370 /// \brief Creates an SDNode for a predicated scalar operation.
14371 /// \returns (X86vselect \p Mask, \p Op, \p PreservedSrc).
14372 /// The mask is comming as MVT::i8 and it should be truncated
14373 /// to MVT::i1 while lowering masking intrinsics.
14374 /// The main difference between ScalarMaskingNode and VectorMaskingNode is using
14375 /// "X86select" instead of "vselect". We just can't create the "vselect" node for
14376 /// a scalar instruction.
14377 static SDValue getScalarMaskingNode(SDValue Op, SDValue Mask,
14378                                     SDValue PreservedSrc,
14379                                     const X86Subtarget *Subtarget,
14380                                     SelectionDAG &DAG) {
14381     if (isAllOnes(Mask))
14382       return Op;
14383
14384     EVT VT = Op.getValueType();
14385     SDLoc dl(Op);
14386     // The mask should be of type MVT::i1
14387     SDValue IMask = DAG.getNode(ISD::TRUNCATE, dl, MVT::i1, Mask);
14388
14389     if (PreservedSrc.getOpcode() == ISD::UNDEF)
14390       PreservedSrc = getZeroVector(VT, Subtarget, DAG, dl);
14391     return DAG.getNode(X86ISD::SELECT, dl, VT, IMask, Op, PreservedSrc);
14392 }
14393
14394 static SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14395                                        SelectionDAG &DAG) {
14396   SDLoc dl(Op);
14397   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
14398   EVT VT = Op.getValueType();
14399   const IntrinsicData* IntrData = getIntrinsicWithoutChain(IntNo);
14400   if (IntrData) {
14401     switch(IntrData->Type) {
14402     case INTR_TYPE_1OP:
14403       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1));
14404     case INTR_TYPE_2OP:
14405       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14406         Op.getOperand(2));
14407     case INTR_TYPE_3OP:
14408       return DAG.getNode(IntrData->Opc0, dl, Op.getValueType(), Op.getOperand(1),
14409         Op.getOperand(2), Op.getOperand(3));
14410     case INTR_TYPE_1OP_MASK_RM: {
14411       SDValue Src = Op.getOperand(1);
14412       SDValue Src0 = Op.getOperand(2);
14413       SDValue Mask = Op.getOperand(3);
14414       SDValue RoundingMode = Op.getOperand(4);
14415       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src,
14416                                               RoundingMode),
14417                                   Mask, Src0, Subtarget, DAG);
14418     }
14419     case INTR_TYPE_SCALAR_MASK_RM: {
14420       SDValue Src1 = Op.getOperand(1);
14421       SDValue Src2 = Op.getOperand(2);
14422       SDValue Src0 = Op.getOperand(3);
14423       SDValue Mask = Op.getOperand(4);
14424       // There are 2 kinds of intrinsics in this group:
14425       // (1) With supress-all-exceptions (sae) - 6 operands
14426       // (2) With rounding mode and sae - 7 operands.
14427       if (Op.getNumOperands() == 6) {
14428         SDValue Sae  = Op.getOperand(5);
14429         return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14430                                                 Sae),
14431                                     Mask, Src0, Subtarget, DAG);
14432       }
14433       assert(Op.getNumOperands() == 7 && "Unexpected intrinsic form");
14434       SDValue RoundingMode  = Op.getOperand(5);
14435       SDValue Sae  = Op.getOperand(6);
14436       return getScalarMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT, Src1, Src2,
14437                                               RoundingMode, Sae),
14438                                   Mask, Src0, Subtarget, DAG);
14439     }
14440     case INTR_TYPE_2OP_MASK: {
14441       SDValue Src1 = Op.getOperand(1);
14442       SDValue Src2 = Op.getOperand(2);
14443       SDValue PassThru = Op.getOperand(3);
14444       SDValue Mask = Op.getOperand(4);
14445       // We specify 2 possible opcodes for intrinsics with rounding modes.
14446       // First, we check if the intrinsic may have non-default rounding mode,
14447       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14448       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14449       if (IntrWithRoundingModeOpcode != 0) {
14450         SDValue Rnd = Op.getOperand(5);
14451         unsigned Round = cast<ConstantSDNode>(Rnd)->getZExtValue();
14452         if (Round != X86::STATIC_ROUNDING::CUR_DIRECTION) {
14453           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14454                                       dl, Op.getValueType(),
14455                                       Src1, Src2, Rnd),
14456                                       Mask, PassThru, Subtarget, DAG);
14457         }
14458       }
14459       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0, dl, VT,
14460                                               Src1,Src2),
14461                                   Mask, PassThru, Subtarget, DAG);
14462     }
14463     case FMA_OP_MASK: {
14464       SDValue Src1 = Op.getOperand(1);
14465       SDValue Src2 = Op.getOperand(2);
14466       SDValue Src3 = Op.getOperand(3);
14467       SDValue Mask = Op.getOperand(4);
14468       // We specify 2 possible opcodes for intrinsics with rounding modes.
14469       // First, we check if the intrinsic may have non-default rounding mode,
14470       // (IntrData->Opc1 != 0), then we check the rounding mode operand.
14471       unsigned IntrWithRoundingModeOpcode = IntrData->Opc1;
14472       if (IntrWithRoundingModeOpcode != 0) {
14473         SDValue Rnd = Op.getOperand(5);
14474         if (cast<ConstantSDNode>(Rnd)->getZExtValue() !=
14475             X86::STATIC_ROUNDING::CUR_DIRECTION)
14476           return getVectorMaskingNode(DAG.getNode(IntrWithRoundingModeOpcode,
14477                                                   dl, Op.getValueType(),
14478                                                   Src1, Src2, Src3, Rnd),
14479                                       Mask, Src1, Subtarget, DAG);
14480       }
14481       return getVectorMaskingNode(DAG.getNode(IntrData->Opc0,
14482                                               dl, Op.getValueType(),
14483                                               Src1, Src2, Src3),
14484                                   Mask, Src1, Subtarget, DAG);
14485     }
14486     case CMP_MASK:
14487     case CMP_MASK_CC: {
14488       // Comparison intrinsics with masks.
14489       // Example of transformation:
14490       // (i8 (int_x86_avx512_mask_pcmpeq_q_128
14491       //             (v2i64 %a), (v2i64 %b), (i8 %mask))) ->
14492       // (i8 (bitcast
14493       //   (v8i1 (insert_subvector undef,
14494       //           (v2i1 (and (PCMPEQM %a, %b),
14495       //                      (extract_subvector
14496       //                         (v8i1 (bitcast %mask)), 0))), 0))))
14497       EVT VT = Op.getOperand(1).getValueType();
14498       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14499                                     VT.getVectorNumElements());
14500       SDValue Mask = Op.getOperand((IntrData->Type == CMP_MASK_CC) ? 4 : 3);
14501       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14502                                        Mask.getValueType().getSizeInBits());
14503       SDValue Cmp;
14504       if (IntrData->Type == CMP_MASK_CC) {
14505         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14506                     Op.getOperand(2), Op.getOperand(3));
14507       } else {
14508         assert(IntrData->Type == CMP_MASK && "Unexpected intrinsic type!");
14509         Cmp = DAG.getNode(IntrData->Opc0, dl, MaskVT, Op.getOperand(1),
14510                     Op.getOperand(2));
14511       }
14512       SDValue CmpMask = getVectorMaskingNode(Cmp, Mask,
14513                                              DAG.getTargetConstant(0, MaskVT),
14514                                              Subtarget, DAG);
14515       SDValue Res = DAG.getNode(ISD::INSERT_SUBVECTOR, dl, BitcastVT,
14516                                 DAG.getUNDEF(BitcastVT), CmpMask,
14517                                 DAG.getIntPtrConstant(0));
14518       return DAG.getNode(ISD::BITCAST, dl, Op.getValueType(), Res);
14519     }
14520     case COMI: { // Comparison intrinsics
14521       ISD::CondCode CC = (ISD::CondCode)IntrData->Opc1;
14522       SDValue LHS = Op.getOperand(1);
14523       SDValue RHS = Op.getOperand(2);
14524       unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
14525       assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
14526       SDValue Cond = DAG.getNode(IntrData->Opc0, dl, MVT::i32, LHS, RHS);
14527       SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14528                                   DAG.getConstant(X86CC, MVT::i8), Cond);
14529       return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14530     }
14531     case VSHIFT:
14532       return getTargetVShiftNode(IntrData->Opc0, dl, Op.getSimpleValueType(),
14533                                  Op.getOperand(1), Op.getOperand(2), DAG);
14534     case VSHIFT_MASK:
14535       return getVectorMaskingNode(getTargetVShiftNode(IntrData->Opc0, dl,
14536                                                       Op.getSimpleValueType(),
14537                                                       Op.getOperand(1),
14538                                                       Op.getOperand(2), DAG),
14539                                   Op.getOperand(4), Op.getOperand(3), Subtarget,
14540                                   DAG);
14541     case COMPRESS_EXPAND_IN_REG: {
14542       SDValue Mask = Op.getOperand(3);
14543       SDValue DataToCompress = Op.getOperand(1);
14544       SDValue PassThru = Op.getOperand(2);
14545       if (isAllOnes(Mask)) // return data as is
14546         return Op.getOperand(1);
14547       EVT VT = Op.getValueType();
14548       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14549                                     VT.getVectorNumElements());
14550       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14551                                        Mask.getValueType().getSizeInBits());
14552       SDLoc dl(Op);
14553       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14554                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14555                                   DAG.getIntPtrConstant(0));
14556
14557       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToCompress,
14558                          PassThru);
14559     }
14560     case BLEND: {
14561       SDValue Mask = Op.getOperand(3);
14562       EVT VT = Op.getValueType();
14563       EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14564                                     VT.getVectorNumElements());
14565       EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
14566                                        Mask.getValueType().getSizeInBits());
14567       SDLoc dl(Op);
14568       SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
14569                                   DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
14570                                   DAG.getIntPtrConstant(0));
14571       return DAG.getNode(IntrData->Opc0, dl, VT, VMask, Op.getOperand(1),
14572                          Op.getOperand(2));
14573     }
14574     default:
14575       break;
14576     }
14577   }
14578
14579   switch (IntNo) {
14580   default: return SDValue();    // Don't custom lower most intrinsics.
14581
14582   case Intrinsic::x86_avx512_mask_valign_q_512:
14583   case Intrinsic::x86_avx512_mask_valign_d_512:
14584     // Vector source operands are swapped.
14585     return getVectorMaskingNode(DAG.getNode(X86ISD::VALIGN, dl,
14586                                             Op.getValueType(), Op.getOperand(2),
14587                                             Op.getOperand(1),
14588                                             Op.getOperand(3)),
14589                                 Op.getOperand(5), Op.getOperand(4),
14590                                 Subtarget, DAG);
14591
14592   // ptest and testp intrinsics. The intrinsic these come from are designed to
14593   // return an integer value, not just an instruction so lower it to the ptest
14594   // or testp pattern and a setcc for the result.
14595   case Intrinsic::x86_sse41_ptestz:
14596   case Intrinsic::x86_sse41_ptestc:
14597   case Intrinsic::x86_sse41_ptestnzc:
14598   case Intrinsic::x86_avx_ptestz_256:
14599   case Intrinsic::x86_avx_ptestc_256:
14600   case Intrinsic::x86_avx_ptestnzc_256:
14601   case Intrinsic::x86_avx_vtestz_ps:
14602   case Intrinsic::x86_avx_vtestc_ps:
14603   case Intrinsic::x86_avx_vtestnzc_ps:
14604   case Intrinsic::x86_avx_vtestz_pd:
14605   case Intrinsic::x86_avx_vtestc_pd:
14606   case Intrinsic::x86_avx_vtestnzc_pd:
14607   case Intrinsic::x86_avx_vtestz_ps_256:
14608   case Intrinsic::x86_avx_vtestc_ps_256:
14609   case Intrinsic::x86_avx_vtestnzc_ps_256:
14610   case Intrinsic::x86_avx_vtestz_pd_256:
14611   case Intrinsic::x86_avx_vtestc_pd_256:
14612   case Intrinsic::x86_avx_vtestnzc_pd_256: {
14613     bool IsTestPacked = false;
14614     unsigned X86CC;
14615     switch (IntNo) {
14616     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
14617     case Intrinsic::x86_avx_vtestz_ps:
14618     case Intrinsic::x86_avx_vtestz_pd:
14619     case Intrinsic::x86_avx_vtestz_ps_256:
14620     case Intrinsic::x86_avx_vtestz_pd_256:
14621       IsTestPacked = true; // Fallthrough
14622     case Intrinsic::x86_sse41_ptestz:
14623     case Intrinsic::x86_avx_ptestz_256:
14624       // ZF = 1
14625       X86CC = X86::COND_E;
14626       break;
14627     case Intrinsic::x86_avx_vtestc_ps:
14628     case Intrinsic::x86_avx_vtestc_pd:
14629     case Intrinsic::x86_avx_vtestc_ps_256:
14630     case Intrinsic::x86_avx_vtestc_pd_256:
14631       IsTestPacked = true; // Fallthrough
14632     case Intrinsic::x86_sse41_ptestc:
14633     case Intrinsic::x86_avx_ptestc_256:
14634       // CF = 1
14635       X86CC = X86::COND_B;
14636       break;
14637     case Intrinsic::x86_avx_vtestnzc_ps:
14638     case Intrinsic::x86_avx_vtestnzc_pd:
14639     case Intrinsic::x86_avx_vtestnzc_ps_256:
14640     case Intrinsic::x86_avx_vtestnzc_pd_256:
14641       IsTestPacked = true; // Fallthrough
14642     case Intrinsic::x86_sse41_ptestnzc:
14643     case Intrinsic::x86_avx_ptestnzc_256:
14644       // ZF and CF = 0
14645       X86CC = X86::COND_A;
14646       break;
14647     }
14648
14649     SDValue LHS = Op.getOperand(1);
14650     SDValue RHS = Op.getOperand(2);
14651     unsigned TestOpc = IsTestPacked ? X86ISD::TESTP : X86ISD::PTEST;
14652     SDValue Test = DAG.getNode(TestOpc, dl, MVT::i32, LHS, RHS);
14653     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
14654     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
14655     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14656   }
14657   case Intrinsic::x86_avx512_kortestz_w:
14658   case Intrinsic::x86_avx512_kortestc_w: {
14659     unsigned X86CC = (IntNo == Intrinsic::x86_avx512_kortestz_w)? X86::COND_E: X86::COND_B;
14660     SDValue LHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(1));
14661     SDValue RHS = DAG.getNode(ISD::BITCAST, dl, MVT::v16i1, Op.getOperand(2));
14662     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
14663     SDValue Test = DAG.getNode(X86ISD::KORTEST, dl, MVT::i32, LHS, RHS);
14664     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i1, CC, Test);
14665     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14666   }
14667
14668   case Intrinsic::x86_sse42_pcmpistria128:
14669   case Intrinsic::x86_sse42_pcmpestria128:
14670   case Intrinsic::x86_sse42_pcmpistric128:
14671   case Intrinsic::x86_sse42_pcmpestric128:
14672   case Intrinsic::x86_sse42_pcmpistrio128:
14673   case Intrinsic::x86_sse42_pcmpestrio128:
14674   case Intrinsic::x86_sse42_pcmpistris128:
14675   case Intrinsic::x86_sse42_pcmpestris128:
14676   case Intrinsic::x86_sse42_pcmpistriz128:
14677   case Intrinsic::x86_sse42_pcmpestriz128: {
14678     unsigned Opcode;
14679     unsigned X86CC;
14680     switch (IntNo) {
14681     default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
14682     case Intrinsic::x86_sse42_pcmpistria128:
14683       Opcode = X86ISD::PCMPISTRI;
14684       X86CC = X86::COND_A;
14685       break;
14686     case Intrinsic::x86_sse42_pcmpestria128:
14687       Opcode = X86ISD::PCMPESTRI;
14688       X86CC = X86::COND_A;
14689       break;
14690     case Intrinsic::x86_sse42_pcmpistric128:
14691       Opcode = X86ISD::PCMPISTRI;
14692       X86CC = X86::COND_B;
14693       break;
14694     case Intrinsic::x86_sse42_pcmpestric128:
14695       Opcode = X86ISD::PCMPESTRI;
14696       X86CC = X86::COND_B;
14697       break;
14698     case Intrinsic::x86_sse42_pcmpistrio128:
14699       Opcode = X86ISD::PCMPISTRI;
14700       X86CC = X86::COND_O;
14701       break;
14702     case Intrinsic::x86_sse42_pcmpestrio128:
14703       Opcode = X86ISD::PCMPESTRI;
14704       X86CC = X86::COND_O;
14705       break;
14706     case Intrinsic::x86_sse42_pcmpistris128:
14707       Opcode = X86ISD::PCMPISTRI;
14708       X86CC = X86::COND_S;
14709       break;
14710     case Intrinsic::x86_sse42_pcmpestris128:
14711       Opcode = X86ISD::PCMPESTRI;
14712       X86CC = X86::COND_S;
14713       break;
14714     case Intrinsic::x86_sse42_pcmpistriz128:
14715       Opcode = X86ISD::PCMPISTRI;
14716       X86CC = X86::COND_E;
14717       break;
14718     case Intrinsic::x86_sse42_pcmpestriz128:
14719       Opcode = X86ISD::PCMPESTRI;
14720       X86CC = X86::COND_E;
14721       break;
14722     }
14723     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14724     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14725     SDValue PCMP = DAG.getNode(Opcode, dl, VTs, NewOps);
14726     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
14727                                 DAG.getConstant(X86CC, MVT::i8),
14728                                 SDValue(PCMP.getNode(), 1));
14729     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
14730   }
14731
14732   case Intrinsic::x86_sse42_pcmpistri128:
14733   case Intrinsic::x86_sse42_pcmpestri128: {
14734     unsigned Opcode;
14735     if (IntNo == Intrinsic::x86_sse42_pcmpistri128)
14736       Opcode = X86ISD::PCMPISTRI;
14737     else
14738       Opcode = X86ISD::PCMPESTRI;
14739
14740     SmallVector<SDValue, 5> NewOps(Op->op_begin()+1, Op->op_end());
14741     SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
14742     return DAG.getNode(Opcode, dl, VTs, NewOps);
14743   }
14744   }
14745 }
14746
14747 static SDValue getGatherNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14748                               SDValue Src, SDValue Mask, SDValue Base,
14749                               SDValue Index, SDValue ScaleOp, SDValue Chain,
14750                               const X86Subtarget * Subtarget) {
14751   SDLoc dl(Op);
14752   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14753   assert(C && "Invalid scale type");
14754   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14755   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14756                              Index.getSimpleValueType().getVectorNumElements());
14757   SDValue MaskInReg;
14758   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14759   if (MaskC)
14760     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14761   else
14762     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14763   SDVTList VTs = DAG.getVTList(Op.getValueType(), MaskVT, MVT::Other);
14764   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14765   SDValue Segment = DAG.getRegister(0, MVT::i32);
14766   if (Src.getOpcode() == ISD::UNDEF)
14767     Src = getZeroVector(Op.getValueType(), Subtarget, DAG, dl);
14768   SDValue Ops[] = {Src, MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14769   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14770   SDValue RetOps[] = { SDValue(Res, 0), SDValue(Res, 2) };
14771   return DAG.getMergeValues(RetOps, dl);
14772 }
14773
14774 static SDValue getScatterNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14775                                SDValue Src, SDValue Mask, SDValue Base,
14776                                SDValue Index, SDValue ScaleOp, SDValue Chain) {
14777   SDLoc dl(Op);
14778   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14779   assert(C && "Invalid scale type");
14780   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14781   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14782   SDValue Segment = DAG.getRegister(0, MVT::i32);
14783   EVT MaskVT = MVT::getVectorVT(MVT::i1,
14784                              Index.getSimpleValueType().getVectorNumElements());
14785   SDValue MaskInReg;
14786   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14787   if (MaskC)
14788     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14789   else
14790     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14791   SDVTList VTs = DAG.getVTList(MaskVT, MVT::Other);
14792   SDValue Ops[] = {Base, Scale, Index, Disp, Segment, MaskInReg, Src, Chain};
14793   SDNode *Res = DAG.getMachineNode(Opc, dl, VTs, Ops);
14794   return SDValue(Res, 1);
14795 }
14796
14797 static SDValue getPrefetchNode(unsigned Opc, SDValue Op, SelectionDAG &DAG,
14798                                SDValue Mask, SDValue Base, SDValue Index,
14799                                SDValue ScaleOp, SDValue Chain) {
14800   SDLoc dl(Op);
14801   ConstantSDNode *C = dyn_cast<ConstantSDNode>(ScaleOp);
14802   assert(C && "Invalid scale type");
14803   SDValue Scale = DAG.getTargetConstant(C->getZExtValue(), MVT::i8);
14804   SDValue Disp = DAG.getTargetConstant(0, MVT::i32);
14805   SDValue Segment = DAG.getRegister(0, MVT::i32);
14806   EVT MaskVT =
14807     MVT::getVectorVT(MVT::i1, Index.getSimpleValueType().getVectorNumElements());
14808   SDValue MaskInReg;
14809   ConstantSDNode *MaskC = dyn_cast<ConstantSDNode>(Mask);
14810   if (MaskC)
14811     MaskInReg = DAG.getTargetConstant(MaskC->getSExtValue(), MaskVT);
14812   else
14813     MaskInReg = DAG.getNode(ISD::BITCAST, dl, MaskVT, Mask);
14814   //SDVTList VTs = DAG.getVTList(MVT::Other);
14815   SDValue Ops[] = {MaskInReg, Base, Scale, Index, Disp, Segment, Chain};
14816   SDNode *Res = DAG.getMachineNode(Opc, dl, MVT::Other, Ops);
14817   return SDValue(Res, 0);
14818 }
14819
14820 // getReadPerformanceCounter - Handles the lowering of builtin intrinsics that
14821 // read performance monitor counters (x86_rdpmc).
14822 static void getReadPerformanceCounter(SDNode *N, SDLoc DL,
14823                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14824                               SmallVectorImpl<SDValue> &Results) {
14825   assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14826   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14827   SDValue LO, HI;
14828
14829   // The ECX register is used to select the index of the performance counter
14830   // to read.
14831   SDValue Chain = DAG.getCopyToReg(N->getOperand(0), DL, X86::ECX,
14832                                    N->getOperand(2));
14833   SDValue rd = DAG.getNode(X86ISD::RDPMC_DAG, DL, Tys, Chain);
14834
14835   // Reads the content of a 64-bit performance counter and returns it in the
14836   // registers EDX:EAX.
14837   if (Subtarget->is64Bit()) {
14838     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14839     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14840                             LO.getValue(2));
14841   } else {
14842     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14843     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14844                             LO.getValue(2));
14845   }
14846   Chain = HI.getValue(1);
14847
14848   if (Subtarget->is64Bit()) {
14849     // The EAX register is loaded with the low-order 32 bits. The EDX register
14850     // is loaded with the supported high-order bits of the counter.
14851     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14852                               DAG.getConstant(32, MVT::i8));
14853     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14854     Results.push_back(Chain);
14855     return;
14856   }
14857
14858   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14859   SDValue Ops[] = { LO, HI };
14860   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14861   Results.push_back(Pair);
14862   Results.push_back(Chain);
14863 }
14864
14865 // getReadTimeStampCounter - Handles the lowering of builtin intrinsics that
14866 // read the time stamp counter (x86_rdtsc and x86_rdtscp). This function is
14867 // also used to custom lower READCYCLECOUNTER nodes.
14868 static void getReadTimeStampCounter(SDNode *N, SDLoc DL, unsigned Opcode,
14869                               SelectionDAG &DAG, const X86Subtarget *Subtarget,
14870                               SmallVectorImpl<SDValue> &Results) {
14871   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
14872   SDValue rd = DAG.getNode(Opcode, DL, Tys, N->getOperand(0));
14873   SDValue LO, HI;
14874
14875   // The processor's time-stamp counter (a 64-bit MSR) is stored into the
14876   // EDX:EAX registers. EDX is loaded with the high-order 32 bits of the MSR
14877   // and the EAX register is loaded with the low-order 32 bits.
14878   if (Subtarget->is64Bit()) {
14879     LO = DAG.getCopyFromReg(rd, DL, X86::RAX, MVT::i64, rd.getValue(1));
14880     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::RDX, MVT::i64,
14881                             LO.getValue(2));
14882   } else {
14883     LO = DAG.getCopyFromReg(rd, DL, X86::EAX, MVT::i32, rd.getValue(1));
14884     HI = DAG.getCopyFromReg(LO.getValue(1), DL, X86::EDX, MVT::i32,
14885                             LO.getValue(2));
14886   }
14887   SDValue Chain = HI.getValue(1);
14888
14889   if (Opcode == X86ISD::RDTSCP_DAG) {
14890     assert(N->getNumOperands() == 3 && "Unexpected number of operands!");
14891
14892     // Instruction RDTSCP loads the IA32:TSC_AUX_MSR (address C000_0103H) into
14893     // the ECX register. Add 'ecx' explicitly to the chain.
14894     SDValue ecx = DAG.getCopyFromReg(Chain, DL, X86::ECX, MVT::i32,
14895                                      HI.getValue(2));
14896     // Explicitly store the content of ECX at the location passed in input
14897     // to the 'rdtscp' intrinsic.
14898     Chain = DAG.getStore(ecx.getValue(1), DL, ecx, N->getOperand(2),
14899                          MachinePointerInfo(), false, false, 0);
14900   }
14901
14902   if (Subtarget->is64Bit()) {
14903     // The EDX register is loaded with the high-order 32 bits of the MSR, and
14904     // the EAX register is loaded with the low-order 32 bits.
14905     SDValue Tmp = DAG.getNode(ISD::SHL, DL, MVT::i64, HI,
14906                               DAG.getConstant(32, MVT::i8));
14907     Results.push_back(DAG.getNode(ISD::OR, DL, MVT::i64, LO, Tmp));
14908     Results.push_back(Chain);
14909     return;
14910   }
14911
14912   // Use a buildpair to merge the two 32-bit values into a 64-bit one.
14913   SDValue Ops[] = { LO, HI };
14914   SDValue Pair = DAG.getNode(ISD::BUILD_PAIR, DL, MVT::i64, Ops);
14915   Results.push_back(Pair);
14916   Results.push_back(Chain);
14917 }
14918
14919 static SDValue LowerREADCYCLECOUNTER(SDValue Op, const X86Subtarget *Subtarget,
14920                                      SelectionDAG &DAG) {
14921   SmallVector<SDValue, 2> Results;
14922   SDLoc DL(Op);
14923   getReadTimeStampCounter(Op.getNode(), DL, X86ISD::RDTSC_DAG, DAG, Subtarget,
14924                           Results);
14925   return DAG.getMergeValues(Results, DL);
14926 }
14927
14928
14929 static SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, const X86Subtarget *Subtarget,
14930                                       SelectionDAG &DAG) {
14931   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
14932
14933   const IntrinsicData* IntrData = getIntrinsicWithChain(IntNo);
14934   if (!IntrData)
14935     return SDValue();
14936
14937   SDLoc dl(Op);
14938   switch(IntrData->Type) {
14939   default:
14940     llvm_unreachable("Unknown Intrinsic Type");
14941     break;
14942   case RDSEED:
14943   case RDRAND: {
14944     // Emit the node with the right value type.
14945     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Glue, MVT::Other);
14946     SDValue Result = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
14947
14948     // If the value returned by RDRAND/RDSEED was valid (CF=1), return 1.
14949     // Otherwise return the value from Rand, which is always 0, casted to i32.
14950     SDValue Ops[] = { DAG.getZExtOrTrunc(Result, dl, Op->getValueType(1)),
14951                       DAG.getConstant(1, Op->getValueType(1)),
14952                       DAG.getConstant(X86::COND_B, MVT::i32),
14953                       SDValue(Result.getNode(), 1) };
14954     SDValue isValid = DAG.getNode(X86ISD::CMOV, dl,
14955                                   DAG.getVTList(Op->getValueType(1), MVT::Glue),
14956                                   Ops);
14957
14958     // Return { result, isValid, chain }.
14959     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(), Result, isValid,
14960                        SDValue(Result.getNode(), 2));
14961   }
14962   case GATHER: {
14963   //gather(v1, mask, index, base, scale);
14964     SDValue Chain = Op.getOperand(0);
14965     SDValue Src   = Op.getOperand(2);
14966     SDValue Base  = Op.getOperand(3);
14967     SDValue Index = Op.getOperand(4);
14968     SDValue Mask  = Op.getOperand(5);
14969     SDValue Scale = Op.getOperand(6);
14970     return getGatherNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain,
14971                           Subtarget);
14972   }
14973   case SCATTER: {
14974   //scatter(base, mask, index, v1, scale);
14975     SDValue Chain = Op.getOperand(0);
14976     SDValue Base  = Op.getOperand(2);
14977     SDValue Mask  = Op.getOperand(3);
14978     SDValue Index = Op.getOperand(4);
14979     SDValue Src   = Op.getOperand(5);
14980     SDValue Scale = Op.getOperand(6);
14981     return getScatterNode(IntrData->Opc0, Op, DAG, Src, Mask, Base, Index, Scale, Chain);
14982   }
14983   case PREFETCH: {
14984     SDValue Hint = Op.getOperand(6);
14985     unsigned HintVal;
14986     if (dyn_cast<ConstantSDNode> (Hint) == nullptr ||
14987         (HintVal = dyn_cast<ConstantSDNode> (Hint)->getZExtValue()) > 1)
14988       llvm_unreachable("Wrong prefetch hint in intrinsic: should be 0 or 1");
14989     unsigned Opcode = (HintVal ? IntrData->Opc1 : IntrData->Opc0);
14990     SDValue Chain = Op.getOperand(0);
14991     SDValue Mask  = Op.getOperand(2);
14992     SDValue Index = Op.getOperand(3);
14993     SDValue Base  = Op.getOperand(4);
14994     SDValue Scale = Op.getOperand(5);
14995     return getPrefetchNode(Opcode, Op, DAG, Mask, Base, Index, Scale, Chain);
14996   }
14997   // Read Time Stamp Counter (RDTSC) and Processor ID (RDTSCP).
14998   case RDTSC: {
14999     SmallVector<SDValue, 2> Results;
15000     getReadTimeStampCounter(Op.getNode(), dl, IntrData->Opc0, DAG, Subtarget, Results);
15001     return DAG.getMergeValues(Results, dl);
15002   }
15003   // Read Performance Monitoring Counters.
15004   case RDPMC: {
15005     SmallVector<SDValue, 2> Results;
15006     getReadPerformanceCounter(Op.getNode(), dl, DAG, Subtarget, Results);
15007     return DAG.getMergeValues(Results, dl);
15008   }
15009   // XTEST intrinsics.
15010   case XTEST: {
15011     SDVTList VTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15012     SDValue InTrans = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(0));
15013     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15014                                 DAG.getConstant(X86::COND_NE, MVT::i8),
15015                                 InTrans);
15016     SDValue Ret = DAG.getNode(ISD::ZERO_EXTEND, dl, Op->getValueType(0), SetCC);
15017     return DAG.getNode(ISD::MERGE_VALUES, dl, Op->getVTList(),
15018                        Ret, SDValue(InTrans.getNode(), 1));
15019   }
15020   // ADC/ADCX/SBB
15021   case ADX: {
15022     SmallVector<SDValue, 2> Results;
15023     SDVTList CFVTs = DAG.getVTList(Op->getValueType(0), MVT::Other);
15024     SDVTList VTs = DAG.getVTList(Op.getOperand(3)->getValueType(0), MVT::Other);
15025     SDValue GenCF = DAG.getNode(X86ISD::ADD, dl, CFVTs, Op.getOperand(2),
15026                                 DAG.getConstant(-1, MVT::i8));
15027     SDValue Res = DAG.getNode(IntrData->Opc0, dl, VTs, Op.getOperand(3),
15028                               Op.getOperand(4), GenCF.getValue(1));
15029     SDValue Store = DAG.getStore(Op.getOperand(0), dl, Res.getValue(0),
15030                                  Op.getOperand(5), MachinePointerInfo(),
15031                                  false, false, 0);
15032     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
15033                                 DAG.getConstant(X86::COND_B, MVT::i8),
15034                                 Res.getValue(1));
15035     Results.push_back(SetCC);
15036     Results.push_back(Store);
15037     return DAG.getMergeValues(Results, dl);
15038   }
15039   case COMPRESS_TO_MEM: {
15040     SDLoc dl(Op);
15041     SDValue Mask = Op.getOperand(4);
15042     SDValue DataToCompress = Op.getOperand(3);
15043     SDValue Addr = Op.getOperand(2);
15044     SDValue Chain = Op.getOperand(0);
15045
15046     if (isAllOnes(Mask)) // return just a store
15047       return DAG.getStore(Chain, dl, DataToCompress, Addr,
15048                           MachinePointerInfo(), false, false, 0);
15049
15050     EVT VT = DataToCompress.getValueType();
15051     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15052                                   VT.getVectorNumElements());
15053     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15054                                      Mask.getValueType().getSizeInBits());
15055     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15056                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15057                                 DAG.getIntPtrConstant(0));
15058
15059     SDValue Compressed =  DAG.getNode(IntrData->Opc0, dl, VT, VMask,
15060                                       DataToCompress, DAG.getUNDEF(VT));
15061     return DAG.getStore(Chain, dl, Compressed, Addr,
15062                         MachinePointerInfo(), false, false, 0);
15063   }
15064   case EXPAND_FROM_MEM: {
15065     SDLoc dl(Op);
15066     SDValue Mask = Op.getOperand(4);
15067     SDValue PathThru = Op.getOperand(3);
15068     SDValue Addr = Op.getOperand(2);
15069     SDValue Chain = Op.getOperand(0);
15070     EVT VT = Op.getValueType();
15071
15072     if (isAllOnes(Mask)) // return just a load
15073       return DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(), false, false,
15074                          false, 0);
15075     EVT MaskVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15076                                   VT.getVectorNumElements());
15077     EVT BitcastVT = EVT::getVectorVT(*DAG.getContext(), MVT::i1,
15078                                      Mask.getValueType().getSizeInBits());
15079     SDValue VMask = DAG.getNode(ISD::EXTRACT_SUBVECTOR, dl, MaskVT,
15080                                 DAG.getNode(ISD::BITCAST, dl, BitcastVT, Mask),
15081                                 DAG.getIntPtrConstant(0));
15082
15083     SDValue DataToExpand = DAG.getLoad(VT, dl, Chain, Addr, MachinePointerInfo(),
15084                                    false, false, false, 0);
15085
15086     SDValue Results[] = {
15087         DAG.getNode(IntrData->Opc0, dl, VT, VMask, DataToExpand, PathThru),
15088         Chain};
15089     return DAG.getMergeValues(Results, dl);
15090   }
15091   }
15092 }
15093
15094 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
15095                                            SelectionDAG &DAG) const {
15096   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
15097   MFI->setReturnAddressIsTaken(true);
15098
15099   if (verifyReturnAddressArgumentIsConstant(Op, DAG))
15100     return SDValue();
15101
15102   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15103   SDLoc dl(Op);
15104   EVT PtrVT = getPointerTy();
15105
15106   if (Depth > 0) {
15107     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
15108     const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15109     SDValue Offset = DAG.getConstant(RegInfo->getSlotSize(), PtrVT);
15110     return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15111                        DAG.getNode(ISD::ADD, dl, PtrVT,
15112                                    FrameAddr, Offset),
15113                        MachinePointerInfo(), false, false, false, 0);
15114   }
15115
15116   // Just load the return address.
15117   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
15118   return DAG.getLoad(PtrVT, dl, DAG.getEntryNode(),
15119                      RetAddrFI, MachinePointerInfo(), false, false, false, 0);
15120 }
15121
15122 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
15123   MachineFunction &MF = DAG.getMachineFunction();
15124   MachineFrameInfo *MFI = MF.getFrameInfo();
15125   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
15126   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15127   EVT VT = Op.getValueType();
15128
15129   MFI->setFrameAddressIsTaken(true);
15130
15131   if (MF.getTarget().getMCAsmInfo()->usesWindowsCFI()) {
15132     // Depth > 0 makes no sense on targets which use Windows unwind codes.  It
15133     // is not possible to crawl up the stack without looking at the unwind codes
15134     // simultaneously.
15135     int FrameAddrIndex = FuncInfo->getFAIndex();
15136     if (!FrameAddrIndex) {
15137       // Set up a frame object for the return address.
15138       unsigned SlotSize = RegInfo->getSlotSize();
15139       FrameAddrIndex = MF.getFrameInfo()->CreateFixedObject(
15140           SlotSize, /*Offset=*/INT64_MIN, /*IsImmutable=*/false);
15141       FuncInfo->setFAIndex(FrameAddrIndex);
15142     }
15143     return DAG.getFrameIndex(FrameAddrIndex, VT);
15144   }
15145
15146   unsigned FrameReg =
15147       RegInfo->getPtrSizedFrameRegister(DAG.getMachineFunction());
15148   SDLoc dl(Op);  // FIXME probably not meaningful
15149   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
15150   assert(((FrameReg == X86::RBP && VT == MVT::i64) ||
15151           (FrameReg == X86::EBP && VT == MVT::i32)) &&
15152          "Invalid Frame Register!");
15153   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
15154   while (Depth--)
15155     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr,
15156                             MachinePointerInfo(),
15157                             false, false, false, 0);
15158   return FrameAddr;
15159 }
15160
15161 // FIXME? Maybe this could be a TableGen attribute on some registers and
15162 // this table could be generated automatically from RegInfo.
15163 unsigned X86TargetLowering::getRegisterByName(const char* RegName,
15164                                               EVT VT) const {
15165   unsigned Reg = StringSwitch<unsigned>(RegName)
15166                        .Case("esp", X86::ESP)
15167                        .Case("rsp", X86::RSP)
15168                        .Default(0);
15169   if (Reg)
15170     return Reg;
15171   report_fatal_error("Invalid register name global variable");
15172 }
15173
15174 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
15175                                                      SelectionDAG &DAG) const {
15176   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15177   return DAG.getIntPtrConstant(2 * RegInfo->getSlotSize());
15178 }
15179
15180 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
15181   SDValue Chain     = Op.getOperand(0);
15182   SDValue Offset    = Op.getOperand(1);
15183   SDValue Handler   = Op.getOperand(2);
15184   SDLoc dl      (Op);
15185
15186   EVT PtrVT = getPointerTy();
15187   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
15188   unsigned FrameReg = RegInfo->getFrameRegister(DAG.getMachineFunction());
15189   assert(((FrameReg == X86::RBP && PtrVT == MVT::i64) ||
15190           (FrameReg == X86::EBP && PtrVT == MVT::i32)) &&
15191          "Invalid Frame Register!");
15192   SDValue Frame = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, PtrVT);
15193   unsigned StoreAddrReg = (PtrVT == MVT::i64) ? X86::RCX : X86::ECX;
15194
15195   SDValue StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, Frame,
15196                                  DAG.getIntPtrConstant(RegInfo->getSlotSize()));
15197   StoreAddr = DAG.getNode(ISD::ADD, dl, PtrVT, StoreAddr, Offset);
15198   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, MachinePointerInfo(),
15199                        false, false, 0);
15200   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
15201
15202   return DAG.getNode(X86ISD::EH_RETURN, dl, MVT::Other, Chain,
15203                      DAG.getRegister(StoreAddrReg, PtrVT));
15204 }
15205
15206 SDValue X86TargetLowering::lowerEH_SJLJ_SETJMP(SDValue Op,
15207                                                SelectionDAG &DAG) const {
15208   SDLoc DL(Op);
15209   return DAG.getNode(X86ISD::EH_SJLJ_SETJMP, DL,
15210                      DAG.getVTList(MVT::i32, MVT::Other),
15211                      Op.getOperand(0), Op.getOperand(1));
15212 }
15213
15214 SDValue X86TargetLowering::lowerEH_SJLJ_LONGJMP(SDValue Op,
15215                                                 SelectionDAG &DAG) const {
15216   SDLoc DL(Op);
15217   return DAG.getNode(X86ISD::EH_SJLJ_LONGJMP, DL, MVT::Other,
15218                      Op.getOperand(0), Op.getOperand(1));
15219 }
15220
15221 static SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) {
15222   return Op.getOperand(0);
15223 }
15224
15225 SDValue X86TargetLowering::LowerINIT_TRAMPOLINE(SDValue Op,
15226                                                 SelectionDAG &DAG) const {
15227   SDValue Root = Op.getOperand(0);
15228   SDValue Trmp = Op.getOperand(1); // trampoline
15229   SDValue FPtr = Op.getOperand(2); // nested function
15230   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
15231   SDLoc dl (Op);
15232
15233   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
15234   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
15235
15236   if (Subtarget->is64Bit()) {
15237     SDValue OutChains[6];
15238
15239     // Large code-model.
15240     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
15241     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
15242
15243     const unsigned char N86R10 = TRI->getEncodingValue(X86::R10) & 0x7;
15244     const unsigned char N86R11 = TRI->getEncodingValue(X86::R11) & 0x7;
15245
15246     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
15247
15248     // Load the pointer to the nested function into R11.
15249     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
15250     SDValue Addr = Trmp;
15251     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15252                                 Addr, MachinePointerInfo(TrmpAddr),
15253                                 false, false, 0);
15254
15255     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15256                        DAG.getConstant(2, MVT::i64));
15257     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr,
15258                                 MachinePointerInfo(TrmpAddr, 2),
15259                                 false, false, 2);
15260
15261     // Load the 'nest' parameter value into R10.
15262     // R10 is specified in X86CallingConv.td
15263     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
15264     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15265                        DAG.getConstant(10, MVT::i64));
15266     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15267                                 Addr, MachinePointerInfo(TrmpAddr, 10),
15268                                 false, false, 0);
15269
15270     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15271                        DAG.getConstant(12, MVT::i64));
15272     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr,
15273                                 MachinePointerInfo(TrmpAddr, 12),
15274                                 false, false, 2);
15275
15276     // Jump to the nested function.
15277     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
15278     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15279                        DAG.getConstant(20, MVT::i64));
15280     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
15281                                 Addr, MachinePointerInfo(TrmpAddr, 20),
15282                                 false, false, 0);
15283
15284     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
15285     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
15286                        DAG.getConstant(22, MVT::i64));
15287     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
15288                                 MachinePointerInfo(TrmpAddr, 22),
15289                                 false, false, 0);
15290
15291     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15292   } else {
15293     const Function *Func =
15294       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
15295     CallingConv::ID CC = Func->getCallingConv();
15296     unsigned NestReg;
15297
15298     switch (CC) {
15299     default:
15300       llvm_unreachable("Unsupported calling convention");
15301     case CallingConv::C:
15302     case CallingConv::X86_StdCall: {
15303       // Pass 'nest' parameter in ECX.
15304       // Must be kept in sync with X86CallingConv.td
15305       NestReg = X86::ECX;
15306
15307       // Check that ECX wasn't needed by an 'inreg' parameter.
15308       FunctionType *FTy = Func->getFunctionType();
15309       const AttributeSet &Attrs = Func->getAttributes();
15310
15311       if (!Attrs.isEmpty() && !Func->isVarArg()) {
15312         unsigned InRegCount = 0;
15313         unsigned Idx = 1;
15314
15315         for (FunctionType::param_iterator I = FTy->param_begin(),
15316              E = FTy->param_end(); I != E; ++I, ++Idx)
15317           if (Attrs.hasAttribute(Idx, Attribute::InReg))
15318             // FIXME: should only count parameters that are lowered to integers.
15319             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
15320
15321         if (InRegCount > 2) {
15322           report_fatal_error("Nest register in use - reduce number of inreg"
15323                              " parameters!");
15324         }
15325       }
15326       break;
15327     }
15328     case CallingConv::X86_FastCall:
15329     case CallingConv::X86_ThisCall:
15330     case CallingConv::Fast:
15331       // Pass 'nest' parameter in EAX.
15332       // Must be kept in sync with X86CallingConv.td
15333       NestReg = X86::EAX;
15334       break;
15335     }
15336
15337     SDValue OutChains[4];
15338     SDValue Addr, Disp;
15339
15340     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15341                        DAG.getConstant(10, MVT::i32));
15342     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
15343
15344     // This is storing the opcode for MOV32ri.
15345     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
15346     const unsigned char N86Reg = TRI->getEncodingValue(NestReg) & 0x7;
15347     OutChains[0] = DAG.getStore(Root, dl,
15348                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
15349                                 Trmp, MachinePointerInfo(TrmpAddr),
15350                                 false, false, 0);
15351
15352     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15353                        DAG.getConstant(1, MVT::i32));
15354     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr,
15355                                 MachinePointerInfo(TrmpAddr, 1),
15356                                 false, false, 1);
15357
15358     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
15359     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15360                        DAG.getConstant(5, MVT::i32));
15361     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
15362                                 MachinePointerInfo(TrmpAddr, 5),
15363                                 false, false, 1);
15364
15365     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
15366                        DAG.getConstant(6, MVT::i32));
15367     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr,
15368                                 MachinePointerInfo(TrmpAddr, 6),
15369                                 false, false, 1);
15370
15371     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains);
15372   }
15373 }
15374
15375 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
15376                                             SelectionDAG &DAG) const {
15377   /*
15378    The rounding mode is in bits 11:10 of FPSR, and has the following
15379    settings:
15380      00 Round to nearest
15381      01 Round to -inf
15382      10 Round to +inf
15383      11 Round to 0
15384
15385   FLT_ROUNDS, on the other hand, expects the following:
15386     -1 Undefined
15387      0 Round to 0
15388      1 Round to nearest
15389      2 Round to +inf
15390      3 Round to -inf
15391
15392   To perform the conversion, we do:
15393     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
15394   */
15395
15396   MachineFunction &MF = DAG.getMachineFunction();
15397   const TargetFrameLowering &TFI = *Subtarget->getFrameLowering();
15398   unsigned StackAlignment = TFI.getStackAlignment();
15399   MVT VT = Op.getSimpleValueType();
15400   SDLoc DL(Op);
15401
15402   // Save FP Control Word to stack slot
15403   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
15404   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
15405
15406   MachineMemOperand *MMO =
15407    MF.getMachineMemOperand(MachinePointerInfo::getFixedStack(SSFI),
15408                            MachineMemOperand::MOStore, 2, 2);
15409
15410   SDValue Ops[] = { DAG.getEntryNode(), StackSlot };
15411   SDValue Chain = DAG.getMemIntrinsicNode(X86ISD::FNSTCW16m, DL,
15412                                           DAG.getVTList(MVT::Other),
15413                                           Ops, MVT::i16, MMO);
15414
15415   // Load FP Control Word from stack slot
15416   SDValue CWD = DAG.getLoad(MVT::i16, DL, Chain, StackSlot,
15417                             MachinePointerInfo(), false, false, false, 0);
15418
15419   // Transform as necessary
15420   SDValue CWD1 =
15421     DAG.getNode(ISD::SRL, DL, MVT::i16,
15422                 DAG.getNode(ISD::AND, DL, MVT::i16,
15423                             CWD, DAG.getConstant(0x800, MVT::i16)),
15424                 DAG.getConstant(11, MVT::i8));
15425   SDValue CWD2 =
15426     DAG.getNode(ISD::SRL, DL, MVT::i16,
15427                 DAG.getNode(ISD::AND, DL, MVT::i16,
15428                             CWD, DAG.getConstant(0x400, MVT::i16)),
15429                 DAG.getConstant(9, MVT::i8));
15430
15431   SDValue RetVal =
15432     DAG.getNode(ISD::AND, DL, MVT::i16,
15433                 DAG.getNode(ISD::ADD, DL, MVT::i16,
15434                             DAG.getNode(ISD::OR, DL, MVT::i16, CWD1, CWD2),
15435                             DAG.getConstant(1, MVT::i16)),
15436                 DAG.getConstant(3, MVT::i16));
15437
15438   return DAG.getNode((VT.getSizeInBits() < 16 ?
15439                       ISD::TRUNCATE : ISD::ZERO_EXTEND), DL, VT, RetVal);
15440 }
15441
15442 static SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) {
15443   MVT VT = Op.getSimpleValueType();
15444   EVT OpVT = VT;
15445   unsigned NumBits = VT.getSizeInBits();
15446   SDLoc dl(Op);
15447
15448   Op = Op.getOperand(0);
15449   if (VT == MVT::i8) {
15450     // Zero extend to i32 since there is not an i8 bsr.
15451     OpVT = MVT::i32;
15452     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15453   }
15454
15455   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
15456   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15457   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15458
15459   // If src is zero (i.e. bsr sets ZF), returns NumBits.
15460   SDValue Ops[] = {
15461     Op,
15462     DAG.getConstant(NumBits+NumBits-1, OpVT),
15463     DAG.getConstant(X86::COND_E, MVT::i8),
15464     Op.getValue(1)
15465   };
15466   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops);
15467
15468   // Finally xor with NumBits-1.
15469   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15470
15471   if (VT == MVT::i8)
15472     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15473   return Op;
15474 }
15475
15476 static SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) {
15477   MVT VT = Op.getSimpleValueType();
15478   EVT OpVT = VT;
15479   unsigned NumBits = VT.getSizeInBits();
15480   SDLoc dl(Op);
15481
15482   Op = Op.getOperand(0);
15483   if (VT == MVT::i8) {
15484     // Zero extend to i32 since there is not an i8 bsr.
15485     OpVT = MVT::i32;
15486     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
15487   }
15488
15489   // Issue a bsr (scan bits in reverse).
15490   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
15491   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
15492
15493   // And xor with NumBits-1.
15494   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
15495
15496   if (VT == MVT::i8)
15497     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
15498   return Op;
15499 }
15500
15501 static SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) {
15502   MVT VT = Op.getSimpleValueType();
15503   unsigned NumBits = VT.getSizeInBits();
15504   SDLoc dl(Op);
15505   Op = Op.getOperand(0);
15506
15507   // Issue a bsf (scan bits forward) which also sets EFLAGS.
15508   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
15509   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
15510
15511   // If src is zero (i.e. bsf sets ZF), returns NumBits.
15512   SDValue Ops[] = {
15513     Op,
15514     DAG.getConstant(NumBits, VT),
15515     DAG.getConstant(X86::COND_E, MVT::i8),
15516     Op.getValue(1)
15517   };
15518   return DAG.getNode(X86ISD::CMOV, dl, VT, Ops);
15519 }
15520
15521 // Lower256IntArith - Break a 256-bit integer operation into two new 128-bit
15522 // ones, and then concatenate the result back.
15523 static SDValue Lower256IntArith(SDValue Op, SelectionDAG &DAG) {
15524   MVT VT = Op.getSimpleValueType();
15525
15526   assert(VT.is256BitVector() && VT.isInteger() &&
15527          "Unsupported value type for operation");
15528
15529   unsigned NumElems = VT.getVectorNumElements();
15530   SDLoc dl(Op);
15531
15532   // Extract the LHS vectors
15533   SDValue LHS = Op.getOperand(0);
15534   SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, dl);
15535   SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, dl);
15536
15537   // Extract the RHS vectors
15538   SDValue RHS = Op.getOperand(1);
15539   SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, dl);
15540   SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, dl);
15541
15542   MVT EltVT = VT.getVectorElementType();
15543   MVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
15544
15545   return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT,
15546                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS1, RHS1),
15547                      DAG.getNode(Op.getOpcode(), dl, NewVT, LHS2, RHS2));
15548 }
15549
15550 static SDValue LowerADD(SDValue Op, SelectionDAG &DAG) {
15551   assert(Op.getSimpleValueType().is256BitVector() &&
15552          Op.getSimpleValueType().isInteger() &&
15553          "Only handle AVX 256-bit vector integer operation");
15554   return Lower256IntArith(Op, DAG);
15555 }
15556
15557 static SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) {
15558   assert(Op.getSimpleValueType().is256BitVector() &&
15559          Op.getSimpleValueType().isInteger() &&
15560          "Only handle AVX 256-bit vector integer operation");
15561   return Lower256IntArith(Op, DAG);
15562 }
15563
15564 static SDValue LowerMUL(SDValue Op, const X86Subtarget *Subtarget,
15565                         SelectionDAG &DAG) {
15566   SDLoc dl(Op);
15567   MVT VT = Op.getSimpleValueType();
15568
15569   // Decompose 256-bit ops into smaller 128-bit ops.
15570   if (VT.is256BitVector() && !Subtarget->hasInt256())
15571     return Lower256IntArith(Op, DAG);
15572
15573   SDValue A = Op.getOperand(0);
15574   SDValue B = Op.getOperand(1);
15575
15576   // Lower v4i32 mul as 2x shuffle, 2x pmuludq, 2x shuffle.
15577   if (VT == MVT::v4i32) {
15578     assert(Subtarget->hasSSE2() && !Subtarget->hasSSE41() &&
15579            "Should not custom lower when pmuldq is available!");
15580
15581     // Extract the odd parts.
15582     static const int UnpackMask[] = { 1, -1, 3, -1 };
15583     SDValue Aodds = DAG.getVectorShuffle(VT, dl, A, A, UnpackMask);
15584     SDValue Bodds = DAG.getVectorShuffle(VT, dl, B, B, UnpackMask);
15585
15586     // Multiply the even parts.
15587     SDValue Evens = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, A, B);
15588     // Now multiply odd parts.
15589     SDValue Odds = DAG.getNode(X86ISD::PMULUDQ, dl, MVT::v2i64, Aodds, Bodds);
15590
15591     Evens = DAG.getNode(ISD::BITCAST, dl, VT, Evens);
15592     Odds = DAG.getNode(ISD::BITCAST, dl, VT, Odds);
15593
15594     // Merge the two vectors back together with a shuffle. This expands into 2
15595     // shuffles.
15596     static const int ShufMask[] = { 0, 4, 2, 6 };
15597     return DAG.getVectorShuffle(VT, dl, Evens, Odds, ShufMask);
15598   }
15599
15600   assert((VT == MVT::v2i64 || VT == MVT::v4i64 || VT == MVT::v8i64) &&
15601          "Only know how to lower V2I64/V4I64/V8I64 multiply");
15602
15603   //  Ahi = psrlqi(a, 32);
15604   //  Bhi = psrlqi(b, 32);
15605   //
15606   //  AloBlo = pmuludq(a, b);
15607   //  AloBhi = pmuludq(a, Bhi);
15608   //  AhiBlo = pmuludq(Ahi, b);
15609
15610   //  AloBhi = psllqi(AloBhi, 32);
15611   //  AhiBlo = psllqi(AhiBlo, 32);
15612   //  return AloBlo + AloBhi + AhiBlo;
15613
15614   SDValue Ahi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, A, 32, DAG);
15615   SDValue Bhi = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, B, 32, DAG);
15616
15617   // Bit cast to 32-bit vectors for MULUDQ
15618   EVT MulVT = (VT == MVT::v2i64) ? MVT::v4i32 :
15619                                   (VT == MVT::v4i64) ? MVT::v8i32 : MVT::v16i32;
15620   A = DAG.getNode(ISD::BITCAST, dl, MulVT, A);
15621   B = DAG.getNode(ISD::BITCAST, dl, MulVT, B);
15622   Ahi = DAG.getNode(ISD::BITCAST, dl, MulVT, Ahi);
15623   Bhi = DAG.getNode(ISD::BITCAST, dl, MulVT, Bhi);
15624
15625   SDValue AloBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, B);
15626   SDValue AloBhi = DAG.getNode(X86ISD::PMULUDQ, dl, VT, A, Bhi);
15627   SDValue AhiBlo = DAG.getNode(X86ISD::PMULUDQ, dl, VT, Ahi, B);
15628
15629   AloBhi = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AloBhi, 32, DAG);
15630   AhiBlo = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, AhiBlo, 32, DAG);
15631
15632   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
15633   return DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
15634 }
15635
15636 SDValue X86TargetLowering::LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const {
15637   assert(Subtarget->isTargetWin64() && "Unexpected target");
15638   EVT VT = Op.getValueType();
15639   assert(VT.isInteger() && VT.getSizeInBits() == 128 &&
15640          "Unexpected return type for lowering");
15641
15642   RTLIB::Libcall LC;
15643   bool isSigned;
15644   switch (Op->getOpcode()) {
15645   default: llvm_unreachable("Unexpected request for libcall!");
15646   case ISD::SDIV:      isSigned = true;  LC = RTLIB::SDIV_I128;    break;
15647   case ISD::UDIV:      isSigned = false; LC = RTLIB::UDIV_I128;    break;
15648   case ISD::SREM:      isSigned = true;  LC = RTLIB::SREM_I128;    break;
15649   case ISD::UREM:      isSigned = false; LC = RTLIB::UREM_I128;    break;
15650   case ISD::SDIVREM:   isSigned = true;  LC = RTLIB::SDIVREM_I128; break;
15651   case ISD::UDIVREM:   isSigned = false; LC = RTLIB::UDIVREM_I128; break;
15652   }
15653
15654   SDLoc dl(Op);
15655   SDValue InChain = DAG.getEntryNode();
15656
15657   TargetLowering::ArgListTy Args;
15658   TargetLowering::ArgListEntry Entry;
15659   for (unsigned i = 0, e = Op->getNumOperands(); i != e; ++i) {
15660     EVT ArgVT = Op->getOperand(i).getValueType();
15661     assert(ArgVT.isInteger() && ArgVT.getSizeInBits() == 128 &&
15662            "Unexpected argument type for lowering");
15663     SDValue StackPtr = DAG.CreateStackTemporary(ArgVT, 16);
15664     Entry.Node = StackPtr;
15665     InChain = DAG.getStore(InChain, dl, Op->getOperand(i), StackPtr, MachinePointerInfo(),
15666                            false, false, 16);
15667     Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
15668     Entry.Ty = PointerType::get(ArgTy,0);
15669     Entry.isSExt = false;
15670     Entry.isZExt = false;
15671     Args.push_back(Entry);
15672   }
15673
15674   SDValue Callee = DAG.getExternalSymbol(getLibcallName(LC),
15675                                          getPointerTy());
15676
15677   TargetLowering::CallLoweringInfo CLI(DAG);
15678   CLI.setDebugLoc(dl).setChain(InChain)
15679     .setCallee(getLibcallCallingConv(LC),
15680                static_cast<EVT>(MVT::v2i64).getTypeForEVT(*DAG.getContext()),
15681                Callee, std::move(Args), 0)
15682     .setInRegister().setSExtResult(isSigned).setZExtResult(!isSigned);
15683
15684   std::pair<SDValue, SDValue> CallInfo = LowerCallTo(CLI);
15685   return DAG.getNode(ISD::BITCAST, dl, VT, CallInfo.first);
15686 }
15687
15688 static SDValue LowerMUL_LOHI(SDValue Op, const X86Subtarget *Subtarget,
15689                              SelectionDAG &DAG) {
15690   SDValue Op0 = Op.getOperand(0), Op1 = Op.getOperand(1);
15691   EVT VT = Op0.getValueType();
15692   SDLoc dl(Op);
15693
15694   assert((VT == MVT::v4i32 && Subtarget->hasSSE2()) ||
15695          (VT == MVT::v8i32 && Subtarget->hasInt256()));
15696
15697   // PMULxD operations multiply each even value (starting at 0) of LHS with
15698   // the related value of RHS and produce a widen result.
15699   // E.g., PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15700   // => <2 x i64> <ae|cg>
15701   //
15702   // In other word, to have all the results, we need to perform two PMULxD:
15703   // 1. one with the even values.
15704   // 2. one with the odd values.
15705   // To achieve #2, with need to place the odd values at an even position.
15706   //
15707   // Place the odd value at an even position (basically, shift all values 1
15708   // step to the left):
15709   const int Mask[] = {1, -1, 3, -1, 5, -1, 7, -1};
15710   // <a|b|c|d> => <b|undef|d|undef>
15711   SDValue Odd0 = DAG.getVectorShuffle(VT, dl, Op0, Op0, Mask);
15712   // <e|f|g|h> => <f|undef|h|undef>
15713   SDValue Odd1 = DAG.getVectorShuffle(VT, dl, Op1, Op1, Mask);
15714
15715   // Emit two multiplies, one for the lower 2 ints and one for the higher 2
15716   // ints.
15717   MVT MulVT = VT == MVT::v4i32 ? MVT::v2i64 : MVT::v4i64;
15718   bool IsSigned = Op->getOpcode() == ISD::SMUL_LOHI;
15719   unsigned Opcode =
15720       (!IsSigned || !Subtarget->hasSSE41()) ? X86ISD::PMULUDQ : X86ISD::PMULDQ;
15721   // PMULUDQ <4 x i32> <a|b|c|d>, <4 x i32> <e|f|g|h>
15722   // => <2 x i64> <ae|cg>
15723   SDValue Mul1 = DAG.getNode(ISD::BITCAST, dl, VT,
15724                              DAG.getNode(Opcode, dl, MulVT, Op0, Op1));
15725   // PMULUDQ <4 x i32> <b|undef|d|undef>, <4 x i32> <f|undef|h|undef>
15726   // => <2 x i64> <bf|dh>
15727   SDValue Mul2 = DAG.getNode(ISD::BITCAST, dl, VT,
15728                              DAG.getNode(Opcode, dl, MulVT, Odd0, Odd1));
15729
15730   // Shuffle it back into the right order.
15731   SDValue Highs, Lows;
15732   if (VT == MVT::v8i32) {
15733     const int HighMask[] = {1, 9, 3, 11, 5, 13, 7, 15};
15734     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15735     const int LowMask[] = {0, 8, 2, 10, 4, 12, 6, 14};
15736     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15737   } else {
15738     const int HighMask[] = {1, 5, 3, 7};
15739     Highs = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, HighMask);
15740     const int LowMask[] = {0, 4, 2, 6};
15741     Lows = DAG.getVectorShuffle(VT, dl, Mul1, Mul2, LowMask);
15742   }
15743
15744   // If we have a signed multiply but no PMULDQ fix up the high parts of a
15745   // unsigned multiply.
15746   if (IsSigned && !Subtarget->hasSSE41()) {
15747     SDValue ShAmt =
15748         DAG.getConstant(31, DAG.getTargetLoweringInfo().getShiftAmountTy(VT));
15749     SDValue T1 = DAG.getNode(ISD::AND, dl, VT,
15750                              DAG.getNode(ISD::SRA, dl, VT, Op0, ShAmt), Op1);
15751     SDValue T2 = DAG.getNode(ISD::AND, dl, VT,
15752                              DAG.getNode(ISD::SRA, dl, VT, Op1, ShAmt), Op0);
15753
15754     SDValue Fixup = DAG.getNode(ISD::ADD, dl, VT, T1, T2);
15755     Highs = DAG.getNode(ISD::SUB, dl, VT, Highs, Fixup);
15756   }
15757
15758   // The first result of MUL_LOHI is actually the low value, followed by the
15759   // high value.
15760   SDValue Ops[] = {Lows, Highs};
15761   return DAG.getMergeValues(Ops, dl);
15762 }
15763
15764 static SDValue LowerScalarImmediateShift(SDValue Op, SelectionDAG &DAG,
15765                                          const X86Subtarget *Subtarget) {
15766   MVT VT = Op.getSimpleValueType();
15767   SDLoc dl(Op);
15768   SDValue R = Op.getOperand(0);
15769   SDValue Amt = Op.getOperand(1);
15770
15771   // Optimize shl/srl/sra with constant shift amount.
15772   if (auto *BVAmt = dyn_cast<BuildVectorSDNode>(Amt)) {
15773     if (auto *ShiftConst = BVAmt->getConstantSplatNode()) {
15774       uint64_t ShiftAmt = ShiftConst->getZExtValue();
15775
15776       if (VT == MVT::v2i64 || VT == MVT::v4i32 || VT == MVT::v8i16 ||
15777           (Subtarget->hasInt256() &&
15778            (VT == MVT::v4i64 || VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15779           (Subtarget->hasAVX512() &&
15780            (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15781         if (Op.getOpcode() == ISD::SHL)
15782           return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15783                                             DAG);
15784         if (Op.getOpcode() == ISD::SRL)
15785           return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15786                                             DAG);
15787         if (Op.getOpcode() == ISD::SRA && VT != MVT::v2i64 && VT != MVT::v4i64)
15788           return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15789                                             DAG);
15790       }
15791
15792       if (VT == MVT::v16i8 || (Subtarget->hasInt256() && VT == MVT::v32i8)) {
15793         unsigned NumElts = VT.getVectorNumElements();
15794         MVT ShiftVT = MVT::getVectorVT(MVT::i16, NumElts / 2);
15795
15796         if (Op.getOpcode() == ISD::SHL) {
15797           // Make a large shift.
15798           SDValue SHL = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, ShiftVT,
15799                                                    R, ShiftAmt, DAG);
15800           SHL = DAG.getNode(ISD::BITCAST, dl, VT, SHL);
15801           // Zero out the rightmost bits.
15802           SmallVector<SDValue, 32> V(
15803               NumElts, DAG.getConstant(uint8_t(-1U << ShiftAmt), MVT::i8));
15804           return DAG.getNode(ISD::AND, dl, VT, SHL,
15805                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15806         }
15807         if (Op.getOpcode() == ISD::SRL) {
15808           // Make a large shift.
15809           SDValue SRL = getTargetVShiftByConstNode(X86ISD::VSRLI, dl, ShiftVT,
15810                                                    R, ShiftAmt, DAG);
15811           SRL = DAG.getNode(ISD::BITCAST, dl, VT, SRL);
15812           // Zero out the leftmost bits.
15813           SmallVector<SDValue, 32> V(
15814               NumElts, DAG.getConstant(uint8_t(-1U) >> ShiftAmt, MVT::i8));
15815           return DAG.getNode(ISD::AND, dl, VT, SRL,
15816                              DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V));
15817         }
15818         if (Op.getOpcode() == ISD::SRA) {
15819           if (ShiftAmt == 7) {
15820             // R s>> 7  ===  R s< 0
15821             SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
15822             return DAG.getNode(X86ISD::PCMPGT, dl, VT, Zeros, R);
15823           }
15824
15825           // R s>> a === ((R u>> a) ^ m) - m
15826           SDValue Res = DAG.getNode(ISD::SRL, dl, VT, R, Amt);
15827           SmallVector<SDValue, 32> V(NumElts,
15828                                      DAG.getConstant(128 >> ShiftAmt, MVT::i8));
15829           SDValue Mask = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, V);
15830           Res = DAG.getNode(ISD::XOR, dl, VT, Res, Mask);
15831           Res = DAG.getNode(ISD::SUB, dl, VT, Res, Mask);
15832           return Res;
15833         }
15834         llvm_unreachable("Unknown shift opcode.");
15835       }
15836     }
15837   }
15838
15839   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15840   if (!Subtarget->is64Bit() &&
15841       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64)) &&
15842       Amt.getOpcode() == ISD::BITCAST &&
15843       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15844     Amt = Amt.getOperand(0);
15845     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15846                      VT.getVectorNumElements();
15847     unsigned RatioInLog2 = Log2_32_Ceil(Ratio);
15848     uint64_t ShiftAmt = 0;
15849     for (unsigned i = 0; i != Ratio; ++i) {
15850       ConstantSDNode *C = dyn_cast<ConstantSDNode>(Amt.getOperand(i));
15851       if (!C)
15852         return SDValue();
15853       // 6 == Log2(64)
15854       ShiftAmt |= C->getZExtValue() << (i * (1 << (6 - RatioInLog2)));
15855     }
15856     // Check remaining shift amounts.
15857     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
15858       uint64_t ShAmt = 0;
15859       for (unsigned j = 0; j != Ratio; ++j) {
15860         ConstantSDNode *C =
15861           dyn_cast<ConstantSDNode>(Amt.getOperand(i + j));
15862         if (!C)
15863           return SDValue();
15864         // 6 == Log2(64)
15865         ShAmt |= C->getZExtValue() << (j * (1 << (6 - RatioInLog2)));
15866       }
15867       if (ShAmt != ShiftAmt)
15868         return SDValue();
15869     }
15870     switch (Op.getOpcode()) {
15871     default:
15872       llvm_unreachable("Unknown shift opcode!");
15873     case ISD::SHL:
15874       return getTargetVShiftByConstNode(X86ISD::VSHLI, dl, VT, R, ShiftAmt,
15875                                         DAG);
15876     case ISD::SRL:
15877       return getTargetVShiftByConstNode(X86ISD::VSRLI, dl, VT, R, ShiftAmt,
15878                                         DAG);
15879     case ISD::SRA:
15880       return getTargetVShiftByConstNode(X86ISD::VSRAI, dl, VT, R, ShiftAmt,
15881                                         DAG);
15882     }
15883   }
15884
15885   return SDValue();
15886 }
15887
15888 static SDValue LowerScalarVariableShift(SDValue Op, SelectionDAG &DAG,
15889                                         const X86Subtarget* Subtarget) {
15890   MVT VT = Op.getSimpleValueType();
15891   SDLoc dl(Op);
15892   SDValue R = Op.getOperand(0);
15893   SDValue Amt = Op.getOperand(1);
15894
15895   if ((VT == MVT::v2i64 && Op.getOpcode() != ISD::SRA) ||
15896       VT == MVT::v4i32 || VT == MVT::v8i16 ||
15897       (Subtarget->hasInt256() &&
15898        ((VT == MVT::v4i64 && Op.getOpcode() != ISD::SRA) ||
15899         VT == MVT::v8i32 || VT == MVT::v16i16)) ||
15900        (Subtarget->hasAVX512() && (VT == MVT::v8i64 || VT == MVT::v16i32))) {
15901     SDValue BaseShAmt;
15902     EVT EltVT = VT.getVectorElementType();
15903
15904     if (BuildVectorSDNode *BV = dyn_cast<BuildVectorSDNode>(Amt)) {
15905       // Check if this build_vector node is doing a splat.
15906       // If so, then set BaseShAmt equal to the splat value.
15907       BaseShAmt = BV->getSplatValue();
15908       if (BaseShAmt && BaseShAmt.getOpcode() == ISD::UNDEF)
15909         BaseShAmt = SDValue();
15910     } else {
15911       if (Amt.getOpcode() == ISD::EXTRACT_SUBVECTOR)
15912         Amt = Amt.getOperand(0);
15913
15914       ShuffleVectorSDNode *SVN = dyn_cast<ShuffleVectorSDNode>(Amt);
15915       if (SVN && SVN->isSplat()) {
15916         unsigned SplatIdx = (unsigned)SVN->getSplatIndex();
15917         SDValue InVec = Amt.getOperand(0);
15918         if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
15919           assert((SplatIdx < InVec.getValueType().getVectorNumElements()) &&
15920                  "Unexpected shuffle index found!");
15921           BaseShAmt = InVec.getOperand(SplatIdx);
15922         } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
15923            if (ConstantSDNode *C =
15924                dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
15925              if (C->getZExtValue() == SplatIdx)
15926                BaseShAmt = InVec.getOperand(1);
15927            }
15928         }
15929
15930         if (!BaseShAmt)
15931           // Avoid introducing an extract element from a shuffle.
15932           BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, EltVT, InVec,
15933                                     DAG.getIntPtrConstant(SplatIdx));
15934       }
15935     }
15936
15937     if (BaseShAmt.getNode()) {
15938       assert(EltVT.bitsLE(MVT::i64) && "Unexpected element type!");
15939       if (EltVT != MVT::i64 && EltVT.bitsGT(MVT::i32))
15940         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i64, BaseShAmt);
15941       else if (EltVT.bitsLT(MVT::i32))
15942         BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, BaseShAmt);
15943
15944       switch (Op.getOpcode()) {
15945       default:
15946         llvm_unreachable("Unknown shift opcode!");
15947       case ISD::SHL:
15948         switch (VT.SimpleTy) {
15949         default: return SDValue();
15950         case MVT::v2i64:
15951         case MVT::v4i32:
15952         case MVT::v8i16:
15953         case MVT::v4i64:
15954         case MVT::v8i32:
15955         case MVT::v16i16:
15956         case MVT::v16i32:
15957         case MVT::v8i64:
15958           return getTargetVShiftNode(X86ISD::VSHLI, dl, VT, R, BaseShAmt, DAG);
15959         }
15960       case ISD::SRA:
15961         switch (VT.SimpleTy) {
15962         default: return SDValue();
15963         case MVT::v4i32:
15964         case MVT::v8i16:
15965         case MVT::v8i32:
15966         case MVT::v16i16:
15967         case MVT::v16i32:
15968         case MVT::v8i64:
15969           return getTargetVShiftNode(X86ISD::VSRAI, dl, VT, R, BaseShAmt, DAG);
15970         }
15971       case ISD::SRL:
15972         switch (VT.SimpleTy) {
15973         default: return SDValue();
15974         case MVT::v2i64:
15975         case MVT::v4i32:
15976         case MVT::v8i16:
15977         case MVT::v4i64:
15978         case MVT::v8i32:
15979         case MVT::v16i16:
15980         case MVT::v16i32:
15981         case MVT::v8i64:
15982           return getTargetVShiftNode(X86ISD::VSRLI, dl, VT, R, BaseShAmt, DAG);
15983         }
15984       }
15985     }
15986   }
15987
15988   // Special case in 32-bit mode, where i64 is expanded into high and low parts.
15989   if (!Subtarget->is64Bit() &&
15990       (VT == MVT::v2i64 || (Subtarget->hasInt256() && VT == MVT::v4i64) ||
15991       (Subtarget->hasAVX512() && VT == MVT::v8i64)) &&
15992       Amt.getOpcode() == ISD::BITCAST &&
15993       Amt.getOperand(0).getOpcode() == ISD::BUILD_VECTOR) {
15994     Amt = Amt.getOperand(0);
15995     unsigned Ratio = Amt.getSimpleValueType().getVectorNumElements() /
15996                      VT.getVectorNumElements();
15997     std::vector<SDValue> Vals(Ratio);
15998     for (unsigned i = 0; i != Ratio; ++i)
15999       Vals[i] = Amt.getOperand(i);
16000     for (unsigned i = Ratio; i != Amt.getNumOperands(); i += Ratio) {
16001       for (unsigned j = 0; j != Ratio; ++j)
16002         if (Vals[j] != Amt.getOperand(i + j))
16003           return SDValue();
16004     }
16005     switch (Op.getOpcode()) {
16006     default:
16007       llvm_unreachable("Unknown shift opcode!");
16008     case ISD::SHL:
16009       return DAG.getNode(X86ISD::VSHL, dl, VT, R, Op.getOperand(1));
16010     case ISD::SRL:
16011       return DAG.getNode(X86ISD::VSRL, dl, VT, R, Op.getOperand(1));
16012     case ISD::SRA:
16013       return DAG.getNode(X86ISD::VSRA, dl, VT, R, Op.getOperand(1));
16014     }
16015   }
16016
16017   return SDValue();
16018 }
16019
16020 static SDValue LowerShift(SDValue Op, const X86Subtarget* Subtarget,
16021                           SelectionDAG &DAG) {
16022   MVT VT = Op.getSimpleValueType();
16023   SDLoc dl(Op);
16024   SDValue R = Op.getOperand(0);
16025   SDValue Amt = Op.getOperand(1);
16026   SDValue V;
16027
16028   assert(VT.isVector() && "Custom lowering only for vector shifts!");
16029   assert(Subtarget->hasSSE2() && "Only custom lower when we have SSE2!");
16030
16031   V = LowerScalarImmediateShift(Op, DAG, Subtarget);
16032   if (V.getNode())
16033     return V;
16034
16035   V = LowerScalarVariableShift(Op, DAG, Subtarget);
16036   if (V.getNode())
16037       return V;
16038
16039   if (Subtarget->hasAVX512() && (VT == MVT::v16i32 || VT == MVT::v8i64))
16040     return Op;
16041   // AVX2 has VPSLLV/VPSRAV/VPSRLV.
16042   if (Subtarget->hasInt256()) {
16043     if (Op.getOpcode() == ISD::SRL &&
16044         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16045          VT == MVT::v4i64 || VT == MVT::v8i32))
16046       return Op;
16047     if (Op.getOpcode() == ISD::SHL &&
16048         (VT == MVT::v2i64 || VT == MVT::v4i32 ||
16049          VT == MVT::v4i64 || VT == MVT::v8i32))
16050       return Op;
16051     if (Op.getOpcode() == ISD::SRA && (VT == MVT::v4i32 || VT == MVT::v8i32))
16052       return Op;
16053   }
16054
16055   // If possible, lower this packed shift into a vector multiply instead of
16056   // expanding it into a sequence of scalar shifts.
16057   // Do this only if the vector shift count is a constant build_vector.
16058   if (Op.getOpcode() == ISD::SHL &&
16059       (VT == MVT::v8i16 || VT == MVT::v4i32 ||
16060        (Subtarget->hasInt256() && VT == MVT::v16i16)) &&
16061       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16062     SmallVector<SDValue, 8> Elts;
16063     EVT SVT = VT.getScalarType();
16064     unsigned SVTBits = SVT.getSizeInBits();
16065     const APInt &One = APInt(SVTBits, 1);
16066     unsigned NumElems = VT.getVectorNumElements();
16067
16068     for (unsigned i=0; i !=NumElems; ++i) {
16069       SDValue Op = Amt->getOperand(i);
16070       if (Op->getOpcode() == ISD::UNDEF) {
16071         Elts.push_back(Op);
16072         continue;
16073       }
16074
16075       ConstantSDNode *ND = cast<ConstantSDNode>(Op);
16076       const APInt &C = APInt(SVTBits, ND->getAPIntValue().getZExtValue());
16077       uint64_t ShAmt = C.getZExtValue();
16078       if (ShAmt >= SVTBits) {
16079         Elts.push_back(DAG.getUNDEF(SVT));
16080         continue;
16081       }
16082       Elts.push_back(DAG.getConstant(One.shl(ShAmt), SVT));
16083     }
16084     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Elts);
16085     return DAG.getNode(ISD::MUL, dl, VT, R, BV);
16086   }
16087
16088   // Lower SHL with variable shift amount.
16089   if (VT == MVT::v4i32 && Op->getOpcode() == ISD::SHL) {
16090     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(23, VT));
16091
16092     Op = DAG.getNode(ISD::ADD, dl, VT, Op, DAG.getConstant(0x3f800000U, VT));
16093     Op = DAG.getNode(ISD::BITCAST, dl, MVT::v4f32, Op);
16094     Op = DAG.getNode(ISD::FP_TO_SINT, dl, VT, Op);
16095     return DAG.getNode(ISD::MUL, dl, VT, Op, R);
16096   }
16097
16098   // If possible, lower this shift as a sequence of two shifts by
16099   // constant plus a MOVSS/MOVSD instead of scalarizing it.
16100   // Example:
16101   //   (v4i32 (srl A, (build_vector < X, Y, Y, Y>)))
16102   //
16103   // Could be rewritten as:
16104   //   (v4i32 (MOVSS (srl A, <Y,Y,Y,Y>), (srl A, <X,X,X,X>)))
16105   //
16106   // The advantage is that the two shifts from the example would be
16107   // lowered as X86ISD::VSRLI nodes. This would be cheaper than scalarizing
16108   // the vector shift into four scalar shifts plus four pairs of vector
16109   // insert/extract.
16110   if ((VT == MVT::v8i16 || VT == MVT::v4i32) &&
16111       ISD::isBuildVectorOfConstantSDNodes(Amt.getNode())) {
16112     unsigned TargetOpcode = X86ISD::MOVSS;
16113     bool CanBeSimplified;
16114     // The splat value for the first packed shift (the 'X' from the example).
16115     SDValue Amt1 = Amt->getOperand(0);
16116     // The splat value for the second packed shift (the 'Y' from the example).
16117     SDValue Amt2 = (VT == MVT::v4i32) ? Amt->getOperand(1) :
16118                                         Amt->getOperand(2);
16119
16120     // See if it is possible to replace this node with a sequence of
16121     // two shifts followed by a MOVSS/MOVSD
16122     if (VT == MVT::v4i32) {
16123       // Check if it is legal to use a MOVSS.
16124       CanBeSimplified = Amt2 == Amt->getOperand(2) &&
16125                         Amt2 == Amt->getOperand(3);
16126       if (!CanBeSimplified) {
16127         // Otherwise, check if we can still simplify this node using a MOVSD.
16128         CanBeSimplified = Amt1 == Amt->getOperand(1) &&
16129                           Amt->getOperand(2) == Amt->getOperand(3);
16130         TargetOpcode = X86ISD::MOVSD;
16131         Amt2 = Amt->getOperand(2);
16132       }
16133     } else {
16134       // Do similar checks for the case where the machine value type
16135       // is MVT::v8i16.
16136       CanBeSimplified = Amt1 == Amt->getOperand(1);
16137       for (unsigned i=3; i != 8 && CanBeSimplified; ++i)
16138         CanBeSimplified = Amt2 == Amt->getOperand(i);
16139
16140       if (!CanBeSimplified) {
16141         TargetOpcode = X86ISD::MOVSD;
16142         CanBeSimplified = true;
16143         Amt2 = Amt->getOperand(4);
16144         for (unsigned i=0; i != 4 && CanBeSimplified; ++i)
16145           CanBeSimplified = Amt1 == Amt->getOperand(i);
16146         for (unsigned j=4; j != 8 && CanBeSimplified; ++j)
16147           CanBeSimplified = Amt2 == Amt->getOperand(j);
16148       }
16149     }
16150
16151     if (CanBeSimplified && isa<ConstantSDNode>(Amt1) &&
16152         isa<ConstantSDNode>(Amt2)) {
16153       // Replace this node with two shifts followed by a MOVSS/MOVSD.
16154       EVT CastVT = MVT::v4i32;
16155       SDValue Splat1 =
16156         DAG.getConstant(cast<ConstantSDNode>(Amt1)->getAPIntValue(), VT);
16157       SDValue Shift1 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat1);
16158       SDValue Splat2 =
16159         DAG.getConstant(cast<ConstantSDNode>(Amt2)->getAPIntValue(), VT);
16160       SDValue Shift2 = DAG.getNode(Op->getOpcode(), dl, VT, R, Splat2);
16161       if (TargetOpcode == X86ISD::MOVSD)
16162         CastVT = MVT::v2i64;
16163       SDValue BitCast1 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift1);
16164       SDValue BitCast2 = DAG.getNode(ISD::BITCAST, dl, CastVT, Shift2);
16165       SDValue Result = getTargetShuffleNode(TargetOpcode, dl, CastVT, BitCast2,
16166                                             BitCast1, DAG);
16167       return DAG.getNode(ISD::BITCAST, dl, VT, Result);
16168     }
16169   }
16170
16171   if (VT == MVT::v16i8 && Op->getOpcode() == ISD::SHL) {
16172     assert(Subtarget->hasSSE2() && "Need SSE2 for pslli/pcmpeq.");
16173
16174     // a = a << 5;
16175     Op = DAG.getNode(ISD::SHL, dl, VT, Amt, DAG.getConstant(5, VT));
16176     Op = DAG.getNode(ISD::BITCAST, dl, VT, Op);
16177
16178     // Turn 'a' into a mask suitable for VSELECT
16179     SDValue VSelM = DAG.getConstant(0x80, VT);
16180     SDValue OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16181     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16182
16183     SDValue CM1 = DAG.getConstant(0x0f, VT);
16184     SDValue CM2 = DAG.getConstant(0x3f, VT);
16185
16186     // r = VSELECT(r, psllw(r & (char16)15, 4), a);
16187     SDValue M = DAG.getNode(ISD::AND, dl, VT, R, CM1);
16188     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 4, DAG);
16189     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16190     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16191
16192     // a += a
16193     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16194     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16195     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16196
16197     // r = VSELECT(r, psllw(r & (char16)63, 2), a);
16198     M = DAG.getNode(ISD::AND, dl, VT, R, CM2);
16199     M = getTargetVShiftByConstNode(X86ISD::VSHLI, dl, MVT::v8i16, M, 2, DAG);
16200     M = DAG.getNode(ISD::BITCAST, dl, VT, M);
16201     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel, M, R);
16202
16203     // a += a
16204     Op = DAG.getNode(ISD::ADD, dl, VT, Op, Op);
16205     OpVSel = DAG.getNode(ISD::AND, dl, VT, VSelM, Op);
16206     OpVSel = DAG.getNode(X86ISD::PCMPEQ, dl, VT, OpVSel, VSelM);
16207
16208     // return VSELECT(r, r+r, a);
16209     R = DAG.getNode(ISD::VSELECT, dl, VT, OpVSel,
16210                     DAG.getNode(ISD::ADD, dl, VT, R, R), R);
16211     return R;
16212   }
16213
16214   // It's worth extending once and using the v8i32 shifts for 16-bit types, but
16215   // the extra overheads to get from v16i8 to v8i32 make the existing SSE
16216   // solution better.
16217   if (Subtarget->hasInt256() && VT == MVT::v8i16) {
16218     MVT NewVT = VT == MVT::v8i16 ? MVT::v8i32 : MVT::v16i16;
16219     unsigned ExtOpc =
16220         Op.getOpcode() == ISD::SRA ? ISD::SIGN_EXTEND : ISD::ZERO_EXTEND;
16221     R = DAG.getNode(ExtOpc, dl, NewVT, R);
16222     Amt = DAG.getNode(ISD::ANY_EXTEND, dl, NewVT, Amt);
16223     return DAG.getNode(ISD::TRUNCATE, dl, VT,
16224                        DAG.getNode(Op.getOpcode(), dl, NewVT, R, Amt));
16225     }
16226
16227   // Decompose 256-bit shifts into smaller 128-bit shifts.
16228   if (VT.is256BitVector()) {
16229     unsigned NumElems = VT.getVectorNumElements();
16230     MVT EltVT = VT.getVectorElementType();
16231     EVT NewVT = MVT::getVectorVT(EltVT, NumElems/2);
16232
16233     // Extract the two vectors
16234     SDValue V1 = Extract128BitVector(R, 0, DAG, dl);
16235     SDValue V2 = Extract128BitVector(R, NumElems/2, DAG, dl);
16236
16237     // Recreate the shift amount vectors
16238     SDValue Amt1, Amt2;
16239     if (Amt.getOpcode() == ISD::BUILD_VECTOR) {
16240       // Constant shift amount
16241       SmallVector<SDValue, 4> Amt1Csts;
16242       SmallVector<SDValue, 4> Amt2Csts;
16243       for (unsigned i = 0; i != NumElems/2; ++i)
16244         Amt1Csts.push_back(Amt->getOperand(i));
16245       for (unsigned i = NumElems/2; i != NumElems; ++i)
16246         Amt2Csts.push_back(Amt->getOperand(i));
16247
16248       Amt1 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt1Csts);
16249       Amt2 = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Amt2Csts);
16250     } else {
16251       // Variable shift amount
16252       Amt1 = Extract128BitVector(Amt, 0, DAG, dl);
16253       Amt2 = Extract128BitVector(Amt, NumElems/2, DAG, dl);
16254     }
16255
16256     // Issue new vector shifts for the smaller types
16257     V1 = DAG.getNode(Op.getOpcode(), dl, NewVT, V1, Amt1);
16258     V2 = DAG.getNode(Op.getOpcode(), dl, NewVT, V2, Amt2);
16259
16260     // Concatenate the result back
16261     return DAG.getNode(ISD::CONCAT_VECTORS, dl, VT, V1, V2);
16262   }
16263
16264   return SDValue();
16265 }
16266
16267 static SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) {
16268   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
16269   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
16270   // looks for this combo and may remove the "setcc" instruction if the "setcc"
16271   // has only one use.
16272   SDNode *N = Op.getNode();
16273   SDValue LHS = N->getOperand(0);
16274   SDValue RHS = N->getOperand(1);
16275   unsigned BaseOp = 0;
16276   unsigned Cond = 0;
16277   SDLoc DL(Op);
16278   switch (Op.getOpcode()) {
16279   default: llvm_unreachable("Unknown ovf instruction!");
16280   case ISD::SADDO:
16281     // A subtract of one will be selected as a INC. Note that INC doesn't
16282     // set CF, so we can't do this for UADDO.
16283     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16284       if (C->isOne()) {
16285         BaseOp = X86ISD::INC;
16286         Cond = X86::COND_O;
16287         break;
16288       }
16289     BaseOp = X86ISD::ADD;
16290     Cond = X86::COND_O;
16291     break;
16292   case ISD::UADDO:
16293     BaseOp = X86ISD::ADD;
16294     Cond = X86::COND_B;
16295     break;
16296   case ISD::SSUBO:
16297     // A subtract of one will be selected as a DEC. Note that DEC doesn't
16298     // set CF, so we can't do this for USUBO.
16299     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS))
16300       if (C->isOne()) {
16301         BaseOp = X86ISD::DEC;
16302         Cond = X86::COND_O;
16303         break;
16304       }
16305     BaseOp = X86ISD::SUB;
16306     Cond = X86::COND_O;
16307     break;
16308   case ISD::USUBO:
16309     BaseOp = X86ISD::SUB;
16310     Cond = X86::COND_B;
16311     break;
16312   case ISD::SMULO:
16313     BaseOp = N->getValueType(0) == MVT::i8 ? X86ISD::SMUL8 : X86ISD::SMUL;
16314     Cond = X86::COND_O;
16315     break;
16316   case ISD::UMULO: { // i64, i8 = umulo lhs, rhs --> i64, i64, i32 umul lhs,rhs
16317     if (N->getValueType(0) == MVT::i8) {
16318       BaseOp = X86ISD::UMUL8;
16319       Cond = X86::COND_O;
16320       break;
16321     }
16322     SDVTList VTs = DAG.getVTList(N->getValueType(0), N->getValueType(0),
16323                                  MVT::i32);
16324     SDValue Sum = DAG.getNode(X86ISD::UMUL, DL, VTs, LHS, RHS);
16325
16326     SDValue SetCC =
16327       DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
16328                   DAG.getConstant(X86::COND_O, MVT::i32),
16329                   SDValue(Sum.getNode(), 2));
16330
16331     return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16332   }
16333   }
16334
16335   // Also sets EFLAGS.
16336   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
16337   SDValue Sum = DAG.getNode(BaseOp, DL, VTs, LHS, RHS);
16338
16339   SDValue SetCC =
16340     DAG.getNode(X86ISD::SETCC, DL, N->getValueType(1),
16341                 DAG.getConstant(Cond, MVT::i32),
16342                 SDValue(Sum.getNode(), 1));
16343
16344   return DAG.getNode(ISD::MERGE_VALUES, DL, N->getVTList(), Sum, SetCC);
16345 }
16346
16347 /// Returns true if the operand type is exactly twice the native width, and
16348 /// the corresponding cmpxchg8b or cmpxchg16b instruction is available.
16349 /// Used to know whether to use cmpxchg8/16b when expanding atomic operations
16350 /// (otherwise we leave them alone to become __sync_fetch_and_... calls).
16351 bool X86TargetLowering::needsCmpXchgNb(const Type *MemType) const {
16352   unsigned OpWidth = MemType->getPrimitiveSizeInBits();
16353
16354   if (OpWidth == 64)
16355     return !Subtarget->is64Bit(); // FIXME this should be Subtarget.hasCmpxchg8b
16356   else if (OpWidth == 128)
16357     return Subtarget->hasCmpxchg16b();
16358   else
16359     return false;
16360 }
16361
16362 bool X86TargetLowering::shouldExpandAtomicStoreInIR(StoreInst *SI) const {
16363   return needsCmpXchgNb(SI->getValueOperand()->getType());
16364 }
16365
16366 // Note: this turns large loads into lock cmpxchg8b/16b.
16367 // FIXME: On 32 bits x86, fild/movq might be faster than lock cmpxchg8b.
16368 bool X86TargetLowering::shouldExpandAtomicLoadInIR(LoadInst *LI) const {
16369   auto PTy = cast<PointerType>(LI->getPointerOperand()->getType());
16370   return needsCmpXchgNb(PTy->getElementType());
16371 }
16372
16373 bool X86TargetLowering::shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const {
16374   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16375   const Type *MemType = AI->getType();
16376
16377   // If the operand is too big, we must see if cmpxchg8/16b is available
16378   // and default to library calls otherwise.
16379   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16380     return needsCmpXchgNb(MemType);
16381
16382   AtomicRMWInst::BinOp Op = AI->getOperation();
16383   switch (Op) {
16384   default:
16385     llvm_unreachable("Unknown atomic operation");
16386   case AtomicRMWInst::Xchg:
16387   case AtomicRMWInst::Add:
16388   case AtomicRMWInst::Sub:
16389     // It's better to use xadd, xsub or xchg for these in all cases.
16390     return false;
16391   case AtomicRMWInst::Or:
16392   case AtomicRMWInst::And:
16393   case AtomicRMWInst::Xor:
16394     // If the atomicrmw's result isn't actually used, we can just add a "lock"
16395     // prefix to a normal instruction for these operations.
16396     return !AI->use_empty();
16397   case AtomicRMWInst::Nand:
16398   case AtomicRMWInst::Max:
16399   case AtomicRMWInst::Min:
16400   case AtomicRMWInst::UMax:
16401   case AtomicRMWInst::UMin:
16402     // These always require a non-trivial set of data operations on x86. We must
16403     // use a cmpxchg loop.
16404     return true;
16405   }
16406 }
16407
16408 static bool hasMFENCE(const X86Subtarget& Subtarget) {
16409   // Use mfence if we have SSE2 or we're on x86-64 (even if we asked for
16410   // no-sse2). There isn't any reason to disable it if the target processor
16411   // supports it.
16412   return Subtarget.hasSSE2() || Subtarget.is64Bit();
16413 }
16414
16415 LoadInst *
16416 X86TargetLowering::lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const {
16417   unsigned NativeWidth = Subtarget->is64Bit() ? 64 : 32;
16418   const Type *MemType = AI->getType();
16419   // Accesses larger than the native width are turned into cmpxchg/libcalls, so
16420   // there is no benefit in turning such RMWs into loads, and it is actually
16421   // harmful as it introduces a mfence.
16422   if (MemType->getPrimitiveSizeInBits() > NativeWidth)
16423     return nullptr;
16424
16425   auto Builder = IRBuilder<>(AI);
16426   Module *M = Builder.GetInsertBlock()->getParent()->getParent();
16427   auto SynchScope = AI->getSynchScope();
16428   // We must restrict the ordering to avoid generating loads with Release or
16429   // ReleaseAcquire orderings.
16430   auto Order = AtomicCmpXchgInst::getStrongestFailureOrdering(AI->getOrdering());
16431   auto Ptr = AI->getPointerOperand();
16432
16433   // Before the load we need a fence. Here is an example lifted from
16434   // http://www.hpl.hp.com/techreports/2012/HPL-2012-68.pdf showing why a fence
16435   // is required:
16436   // Thread 0:
16437   //   x.store(1, relaxed);
16438   //   r1 = y.fetch_add(0, release);
16439   // Thread 1:
16440   //   y.fetch_add(42, acquire);
16441   //   r2 = x.load(relaxed);
16442   // r1 = r2 = 0 is impossible, but becomes possible if the idempotent rmw is
16443   // lowered to just a load without a fence. A mfence flushes the store buffer,
16444   // making the optimization clearly correct.
16445   // FIXME: it is required if isAtLeastRelease(Order) but it is not clear
16446   // otherwise, we might be able to be more agressive on relaxed idempotent
16447   // rmw. In practice, they do not look useful, so we don't try to be
16448   // especially clever.
16449   if (SynchScope == SingleThread) {
16450     // FIXME: we could just insert an X86ISD::MEMBARRIER here, except we are at
16451     // the IR level, so we must wrap it in an intrinsic.
16452     return nullptr;
16453   } else if (hasMFENCE(*Subtarget)) {
16454     Function *MFence = llvm::Intrinsic::getDeclaration(M,
16455             Intrinsic::x86_sse2_mfence);
16456     Builder.CreateCall(MFence);
16457   } else {
16458     // FIXME: it might make sense to use a locked operation here but on a
16459     // different cache-line to prevent cache-line bouncing. In practice it
16460     // is probably a small win, and x86 processors without mfence are rare
16461     // enough that we do not bother.
16462     return nullptr;
16463   }
16464
16465   // Finally we can emit the atomic load.
16466   LoadInst *Loaded = Builder.CreateAlignedLoad(Ptr,
16467           AI->getType()->getPrimitiveSizeInBits());
16468   Loaded->setAtomic(Order, SynchScope);
16469   AI->replaceAllUsesWith(Loaded);
16470   AI->eraseFromParent();
16471   return Loaded;
16472 }
16473
16474 static SDValue LowerATOMIC_FENCE(SDValue Op, const X86Subtarget *Subtarget,
16475                                  SelectionDAG &DAG) {
16476   SDLoc dl(Op);
16477   AtomicOrdering FenceOrdering = static_cast<AtomicOrdering>(
16478     cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue());
16479   SynchronizationScope FenceScope = static_cast<SynchronizationScope>(
16480     cast<ConstantSDNode>(Op.getOperand(2))->getZExtValue());
16481
16482   // The only fence that needs an instruction is a sequentially-consistent
16483   // cross-thread fence.
16484   if (FenceOrdering == SequentiallyConsistent && FenceScope == CrossThread) {
16485     if (hasMFENCE(*Subtarget))
16486       return DAG.getNode(X86ISD::MFENCE, dl, MVT::Other, Op.getOperand(0));
16487
16488     SDValue Chain = Op.getOperand(0);
16489     SDValue Zero = DAG.getConstant(0, MVT::i32);
16490     SDValue Ops[] = {
16491       DAG.getRegister(X86::ESP, MVT::i32), // Base
16492       DAG.getTargetConstant(1, MVT::i8),   // Scale
16493       DAG.getRegister(0, MVT::i32),        // Index
16494       DAG.getTargetConstant(0, MVT::i32),  // Disp
16495       DAG.getRegister(0, MVT::i32),        // Segment.
16496       Zero,
16497       Chain
16498     };
16499     SDNode *Res = DAG.getMachineNode(X86::OR32mrLocked, dl, MVT::Other, Ops);
16500     return SDValue(Res, 0);
16501   }
16502
16503   // MEMBARRIER is a compiler barrier; it codegens to a no-op.
16504   return DAG.getNode(X86ISD::MEMBARRIER, dl, MVT::Other, Op.getOperand(0));
16505 }
16506
16507 static SDValue LowerCMP_SWAP(SDValue Op, const X86Subtarget *Subtarget,
16508                              SelectionDAG &DAG) {
16509   MVT T = Op.getSimpleValueType();
16510   SDLoc DL(Op);
16511   unsigned Reg = 0;
16512   unsigned size = 0;
16513   switch(T.SimpleTy) {
16514   default: llvm_unreachable("Invalid value type!");
16515   case MVT::i8:  Reg = X86::AL;  size = 1; break;
16516   case MVT::i16: Reg = X86::AX;  size = 2; break;
16517   case MVT::i32: Reg = X86::EAX; size = 4; break;
16518   case MVT::i64:
16519     assert(Subtarget->is64Bit() && "Node not type legal!");
16520     Reg = X86::RAX; size = 8;
16521     break;
16522   }
16523   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), DL, Reg,
16524                                   Op.getOperand(2), SDValue());
16525   SDValue Ops[] = { cpIn.getValue(0),
16526                     Op.getOperand(1),
16527                     Op.getOperand(3),
16528                     DAG.getTargetConstant(size, MVT::i8),
16529                     cpIn.getValue(1) };
16530   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
16531   MachineMemOperand *MMO = cast<AtomicSDNode>(Op)->getMemOperand();
16532   SDValue Result = DAG.getMemIntrinsicNode(X86ISD::LCMPXCHG_DAG, DL, Tys,
16533                                            Ops, T, MMO);
16534
16535   SDValue cpOut =
16536     DAG.getCopyFromReg(Result.getValue(0), DL, Reg, T, Result.getValue(1));
16537   SDValue EFLAGS = DAG.getCopyFromReg(cpOut.getValue(1), DL, X86::EFLAGS,
16538                                       MVT::i32, cpOut.getValue(2));
16539   SDValue Success = DAG.getNode(X86ISD::SETCC, DL, Op->getValueType(1),
16540                                 DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
16541
16542   DAG.ReplaceAllUsesOfValueWith(Op.getValue(0), cpOut);
16543   DAG.ReplaceAllUsesOfValueWith(Op.getValue(1), Success);
16544   DAG.ReplaceAllUsesOfValueWith(Op.getValue(2), EFLAGS.getValue(1));
16545   return SDValue();
16546 }
16547
16548 static SDValue LowerBITCAST(SDValue Op, const X86Subtarget *Subtarget,
16549                             SelectionDAG &DAG) {
16550   MVT SrcVT = Op.getOperand(0).getSimpleValueType();
16551   MVT DstVT = Op.getSimpleValueType();
16552
16553   if (SrcVT == MVT::v2i32 || SrcVT == MVT::v4i16 || SrcVT == MVT::v8i8) {
16554     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
16555     if (DstVT != MVT::f64)
16556       // This conversion needs to be expanded.
16557       return SDValue();
16558
16559     SDValue InVec = Op->getOperand(0);
16560     SDLoc dl(Op);
16561     unsigned NumElts = SrcVT.getVectorNumElements();
16562     EVT SVT = SrcVT.getVectorElementType();
16563
16564     // Widen the vector in input in the case of MVT::v2i32.
16565     // Example: from MVT::v2i32 to MVT::v4i32.
16566     SmallVector<SDValue, 16> Elts;
16567     for (unsigned i = 0, e = NumElts; i != e; ++i)
16568       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT, InVec,
16569                                  DAG.getIntPtrConstant(i)));
16570
16571     // Explicitly mark the extra elements as Undef.
16572     Elts.append(NumElts, DAG.getUNDEF(SVT));
16573
16574     EVT NewVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
16575     SDValue BV = DAG.getNode(ISD::BUILD_VECTOR, dl, NewVT, Elts);
16576     SDValue ToV2F64 = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, BV);
16577     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, ToV2F64,
16578                        DAG.getIntPtrConstant(0));
16579   }
16580
16581   assert(Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
16582          Subtarget->hasMMX() && "Unexpected custom BITCAST");
16583   assert((DstVT == MVT::i64 ||
16584           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
16585          "Unexpected custom BITCAST");
16586   // i64 <=> MMX conversions are Legal.
16587   if (SrcVT==MVT::i64 && DstVT.isVector())
16588     return Op;
16589   if (DstVT==MVT::i64 && SrcVT.isVector())
16590     return Op;
16591   // MMX <=> MMX conversions are Legal.
16592   if (SrcVT.isVector() && DstVT.isVector())
16593     return Op;
16594   // All other conversions need to be expanded.
16595   return SDValue();
16596 }
16597
16598 static SDValue LowerCTPOP(SDValue Op, const X86Subtarget *Subtarget,
16599                           SelectionDAG &DAG) {
16600   SDNode *Node = Op.getNode();
16601   SDLoc dl(Node);
16602
16603   Op = Op.getOperand(0);
16604   EVT VT = Op.getValueType();
16605   assert((VT.is128BitVector() || VT.is256BitVector()) &&
16606          "CTPOP lowering only implemented for 128/256-bit wide vector types");
16607
16608   unsigned NumElts = VT.getVectorNumElements();
16609   EVT EltVT = VT.getVectorElementType();
16610   unsigned Len = EltVT.getSizeInBits();
16611
16612   // This is the vectorized version of the "best" algorithm from
16613   // http://graphics.stanford.edu/~seander/bithacks.html#CountBitsSetParallel
16614   // with a minor tweak to use a series of adds + shifts instead of vector
16615   // multiplications. Implemented for the v2i64, v4i64, v4i32, v8i32 types:
16616   //
16617   //  v2i64, v4i64, v4i32 => Only profitable w/ popcnt disabled
16618   //  v8i32 => Always profitable
16619   //
16620   // FIXME: There a couple of possible improvements:
16621   //
16622   // 1) Support for i8 and i16 vectors (needs measurements if popcnt enabled).
16623   // 2) Use strategies from http://wm.ite.pl/articles/sse-popcount.html
16624   //
16625   assert(EltVT.isInteger() && (Len == 32 || Len == 64) && Len % 8 == 0 &&
16626          "CTPOP not implemented for this vector element type.");
16627
16628   // X86 canonicalize ANDs to vXi64, generate the appropriate bitcasts to avoid
16629   // extra legalization.
16630   bool NeedsBitcast = EltVT == MVT::i32;
16631   MVT BitcastVT = VT.is256BitVector() ? MVT::v4i64 : MVT::v2i64;
16632
16633   SDValue Cst55 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x55)), EltVT);
16634   SDValue Cst33 = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x33)), EltVT);
16635   SDValue Cst0F = DAG.getConstant(APInt::getSplat(Len, APInt(8, 0x0F)), EltVT);
16636
16637   // v = v - ((v >> 1) & 0x55555555...)
16638   SmallVector<SDValue, 8> Ones(NumElts, DAG.getConstant(1, EltVT));
16639   SDValue OnesV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Ones);
16640   SDValue Srl = DAG.getNode(ISD::SRL, dl, VT, Op, OnesV);
16641   if (NeedsBitcast)
16642     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
16643
16644   SmallVector<SDValue, 8> Mask55(NumElts, Cst55);
16645   SDValue M55 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask55);
16646   if (NeedsBitcast)
16647     M55 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M55);
16648
16649   SDValue And = DAG.getNode(ISD::AND, dl, Srl.getValueType(), Srl, M55);
16650   if (VT != And.getValueType())
16651     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16652   SDValue Sub = DAG.getNode(ISD::SUB, dl, VT, Op, And);
16653
16654   // v = (v & 0x33333333...) + ((v >> 2) & 0x33333333...)
16655   SmallVector<SDValue, 8> Mask33(NumElts, Cst33);
16656   SDValue M33 = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask33);
16657   SmallVector<SDValue, 8> Twos(NumElts, DAG.getConstant(2, EltVT));
16658   SDValue TwosV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Twos);
16659
16660   Srl = DAG.getNode(ISD::SRL, dl, VT, Sub, TwosV);
16661   if (NeedsBitcast) {
16662     Srl = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Srl);
16663     M33 = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M33);
16664     Sub = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Sub);
16665   }
16666
16667   SDValue AndRHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Srl, M33);
16668   SDValue AndLHS = DAG.getNode(ISD::AND, dl, M33.getValueType(), Sub, M33);
16669   if (VT != AndRHS.getValueType()) {
16670     AndRHS = DAG.getNode(ISD::BITCAST, dl, VT, AndRHS);
16671     AndLHS = DAG.getNode(ISD::BITCAST, dl, VT, AndLHS);
16672   }
16673   SDValue Add = DAG.getNode(ISD::ADD, dl, VT, AndLHS, AndRHS);
16674
16675   // v = (v + (v >> 4)) & 0x0F0F0F0F...
16676   SmallVector<SDValue, 8> Fours(NumElts, DAG.getConstant(4, EltVT));
16677   SDValue FoursV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Fours);
16678   Srl = DAG.getNode(ISD::SRL, dl, VT, Add, FoursV);
16679   Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
16680
16681   SmallVector<SDValue, 8> Mask0F(NumElts, Cst0F);
16682   SDValue M0F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Mask0F);
16683   if (NeedsBitcast) {
16684     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
16685     M0F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M0F);
16686   }
16687   And = DAG.getNode(ISD::AND, dl, M0F.getValueType(), Add, M0F);
16688   if (VT != And.getValueType())
16689     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16690
16691   // The algorithm mentioned above uses:
16692   //    v = (v * 0x01010101...) >> (Len - 8)
16693   //
16694   // Change it to use vector adds + vector shifts which yield faster results on
16695   // Haswell than using vector integer multiplication.
16696   //
16697   // For i32 elements:
16698   //    v = v + (v >> 8)
16699   //    v = v + (v >> 16)
16700   //
16701   // For i64 elements:
16702   //    v = v + (v >> 8)
16703   //    v = v + (v >> 16)
16704   //    v = v + (v >> 32)
16705   //
16706   Add = And;
16707   SmallVector<SDValue, 8> Csts;
16708   for (unsigned i = 8; i <= Len/2; i *= 2) {
16709     Csts.assign(NumElts, DAG.getConstant(i, EltVT));
16710     SDValue CstsV = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Csts);
16711     Srl = DAG.getNode(ISD::SRL, dl, VT, Add, CstsV);
16712     Add = DAG.getNode(ISD::ADD, dl, VT, Add, Srl);
16713     Csts.clear();
16714   }
16715
16716   // The result is on the least significant 6-bits on i32 and 7-bits on i64.
16717   SDValue Cst3F = DAG.getConstant(APInt(Len, Len == 32 ? 0x3F : 0x7F), EltVT);
16718   SmallVector<SDValue, 8> Cst3FV(NumElts, Cst3F);
16719   SDValue M3F = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, Cst3FV);
16720   if (NeedsBitcast) {
16721     Add = DAG.getNode(ISD::BITCAST, dl, BitcastVT, Add);
16722     M3F = DAG.getNode(ISD::BITCAST, dl, BitcastVT, M3F);
16723   }
16724   And = DAG.getNode(ISD::AND, dl, M3F.getValueType(), Add, M3F);
16725   if (VT != And.getValueType())
16726     And = DAG.getNode(ISD::BITCAST, dl, VT, And);
16727
16728   return And;
16729 }
16730
16731 static SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) {
16732   SDNode *Node = Op.getNode();
16733   SDLoc dl(Node);
16734   EVT T = Node->getValueType(0);
16735   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
16736                               DAG.getConstant(0, T), Node->getOperand(2));
16737   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
16738                        cast<AtomicSDNode>(Node)->getMemoryVT(),
16739                        Node->getOperand(0),
16740                        Node->getOperand(1), negOp,
16741                        cast<AtomicSDNode>(Node)->getMemOperand(),
16742                        cast<AtomicSDNode>(Node)->getOrdering(),
16743                        cast<AtomicSDNode>(Node)->getSynchScope());
16744 }
16745
16746 static SDValue LowerATOMIC_STORE(SDValue Op, SelectionDAG &DAG) {
16747   SDNode *Node = Op.getNode();
16748   SDLoc dl(Node);
16749   EVT VT = cast<AtomicSDNode>(Node)->getMemoryVT();
16750
16751   // Convert seq_cst store -> xchg
16752   // Convert wide store -> swap (-> cmpxchg8b/cmpxchg16b)
16753   // FIXME: On 32-bit, store -> fist or movq would be more efficient
16754   //        (The only way to get a 16-byte store is cmpxchg16b)
16755   // FIXME: 16-byte ATOMIC_SWAP isn't actually hooked up at the moment.
16756   if (cast<AtomicSDNode>(Node)->getOrdering() == SequentiallyConsistent ||
16757       !DAG.getTargetLoweringInfo().isTypeLegal(VT)) {
16758     SDValue Swap = DAG.getAtomic(ISD::ATOMIC_SWAP, dl,
16759                                  cast<AtomicSDNode>(Node)->getMemoryVT(),
16760                                  Node->getOperand(0),
16761                                  Node->getOperand(1), Node->getOperand(2),
16762                                  cast<AtomicSDNode>(Node)->getMemOperand(),
16763                                  cast<AtomicSDNode>(Node)->getOrdering(),
16764                                  cast<AtomicSDNode>(Node)->getSynchScope());
16765     return Swap.getValue(1);
16766   }
16767   // Other atomic stores have a simple pattern.
16768   return Op;
16769 }
16770
16771 static SDValue LowerADDC_ADDE_SUBC_SUBE(SDValue Op, SelectionDAG &DAG) {
16772   EVT VT = Op.getNode()->getSimpleValueType(0);
16773
16774   // Let legalize expand this if it isn't a legal type yet.
16775   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
16776     return SDValue();
16777
16778   SDVTList VTs = DAG.getVTList(VT, MVT::i32);
16779
16780   unsigned Opc;
16781   bool ExtraOp = false;
16782   switch (Op.getOpcode()) {
16783   default: llvm_unreachable("Invalid code");
16784   case ISD::ADDC: Opc = X86ISD::ADD; break;
16785   case ISD::ADDE: Opc = X86ISD::ADC; ExtraOp = true; break;
16786   case ISD::SUBC: Opc = X86ISD::SUB; break;
16787   case ISD::SUBE: Opc = X86ISD::SBB; ExtraOp = true; break;
16788   }
16789
16790   if (!ExtraOp)
16791     return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16792                        Op.getOperand(1));
16793   return DAG.getNode(Opc, SDLoc(Op), VTs, Op.getOperand(0),
16794                      Op.getOperand(1), Op.getOperand(2));
16795 }
16796
16797 static SDValue LowerFSINCOS(SDValue Op, const X86Subtarget *Subtarget,
16798                             SelectionDAG &DAG) {
16799   assert(Subtarget->isTargetDarwin() && Subtarget->is64Bit());
16800
16801   // For MacOSX, we want to call an alternative entry point: __sincos_stret,
16802   // which returns the values as { float, float } (in XMM0) or
16803   // { double, double } (which is returned in XMM0, XMM1).
16804   SDLoc dl(Op);
16805   SDValue Arg = Op.getOperand(0);
16806   EVT ArgVT = Arg.getValueType();
16807   Type *ArgTy = ArgVT.getTypeForEVT(*DAG.getContext());
16808
16809   TargetLowering::ArgListTy Args;
16810   TargetLowering::ArgListEntry Entry;
16811
16812   Entry.Node = Arg;
16813   Entry.Ty = ArgTy;
16814   Entry.isSExt = false;
16815   Entry.isZExt = false;
16816   Args.push_back(Entry);
16817
16818   bool isF64 = ArgVT == MVT::f64;
16819   // Only optimize x86_64 for now. i386 is a bit messy. For f32,
16820   // the small struct {f32, f32} is returned in (eax, edx). For f64,
16821   // the results are returned via SRet in memory.
16822   const char *LibcallName =  isF64 ? "__sincos_stret" : "__sincosf_stret";
16823   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16824   SDValue Callee = DAG.getExternalSymbol(LibcallName, TLI.getPointerTy());
16825
16826   Type *RetTy = isF64
16827     ? (Type*)StructType::get(ArgTy, ArgTy, nullptr)
16828     : (Type*)VectorType::get(ArgTy, 4);
16829
16830   TargetLowering::CallLoweringInfo CLI(DAG);
16831   CLI.setDebugLoc(dl).setChain(DAG.getEntryNode())
16832     .setCallee(CallingConv::C, RetTy, Callee, std::move(Args), 0);
16833
16834   std::pair<SDValue, SDValue> CallResult = TLI.LowerCallTo(CLI);
16835
16836   if (isF64)
16837     // Returned in xmm0 and xmm1.
16838     return CallResult.first;
16839
16840   // Returned in bits 0:31 and 32:64 xmm0.
16841   SDValue SinVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16842                                CallResult.first, DAG.getIntPtrConstant(0));
16843   SDValue CosVal = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, ArgVT,
16844                                CallResult.first, DAG.getIntPtrConstant(1));
16845   SDVTList Tys = DAG.getVTList(ArgVT, ArgVT);
16846   return DAG.getNode(ISD::MERGE_VALUES, dl, Tys, SinVal, CosVal);
16847 }
16848
16849 /// LowerOperation - Provide custom lowering hooks for some operations.
16850 ///
16851 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
16852   switch (Op.getOpcode()) {
16853   default: llvm_unreachable("Should not custom lower this!");
16854   case ISD::ATOMIC_FENCE:       return LowerATOMIC_FENCE(Op, Subtarget, DAG);
16855   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS:
16856     return LowerCMP_SWAP(Op, Subtarget, DAG);
16857   case ISD::CTPOP:              return LowerCTPOP(Op, Subtarget, DAG);
16858   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
16859   case ISD::ATOMIC_STORE:       return LowerATOMIC_STORE(Op,DAG);
16860   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
16861   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
16862   case ISD::VECTOR_SHUFFLE:     return lowerVectorShuffle(Op, Subtarget, DAG);
16863   case ISD::VSELECT:            return LowerVSELECT(Op, DAG);
16864   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
16865   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
16866   case ISD::EXTRACT_SUBVECTOR:  return LowerEXTRACT_SUBVECTOR(Op,Subtarget,DAG);
16867   case ISD::INSERT_SUBVECTOR:   return LowerINSERT_SUBVECTOR(Op, Subtarget,DAG);
16868   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
16869   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
16870   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
16871   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
16872   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
16873   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
16874   case ISD::SHL_PARTS:
16875   case ISD::SRA_PARTS:
16876   case ISD::SRL_PARTS:          return LowerShiftParts(Op, DAG);
16877   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
16878   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
16879   case ISD::TRUNCATE:           return LowerTRUNCATE(Op, DAG);
16880   case ISD::ZERO_EXTEND:        return LowerZERO_EXTEND(Op, Subtarget, DAG);
16881   case ISD::SIGN_EXTEND:        return LowerSIGN_EXTEND(Op, Subtarget, DAG);
16882   case ISD::ANY_EXTEND:         return LowerANY_EXTEND(Op, Subtarget, DAG);
16883   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
16884   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
16885   case ISD::FP_EXTEND:          return LowerFP_EXTEND(Op, DAG);
16886   case ISD::LOAD:               return LowerExtendedLoad(Op, Subtarget, DAG);
16887   case ISD::FABS:
16888   case ISD::FNEG:               return LowerFABSorFNEG(Op, DAG);
16889   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
16890   case ISD::FGETSIGN:           return LowerFGETSIGN(Op, DAG);
16891   case ISD::SETCC:              return LowerSETCC(Op, DAG);
16892   case ISD::SELECT:             return LowerSELECT(Op, DAG);
16893   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
16894   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
16895   case ISD::VASTART:            return LowerVASTART(Op, DAG);
16896   case ISD::VAARG:              return LowerVAARG(Op, DAG);
16897   case ISD::VACOPY:             return LowerVACOPY(Op, Subtarget, DAG);
16898   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, Subtarget, DAG);
16899   case ISD::INTRINSIC_VOID:
16900   case ISD::INTRINSIC_W_CHAIN:  return LowerINTRINSIC_W_CHAIN(Op, Subtarget, DAG);
16901   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
16902   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
16903   case ISD::FRAME_TO_ARGS_OFFSET:
16904                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
16905   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
16906   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
16907   case ISD::EH_SJLJ_SETJMP:     return lowerEH_SJLJ_SETJMP(Op, DAG);
16908   case ISD::EH_SJLJ_LONGJMP:    return lowerEH_SJLJ_LONGJMP(Op, DAG);
16909   case ISD::INIT_TRAMPOLINE:    return LowerINIT_TRAMPOLINE(Op, DAG);
16910   case ISD::ADJUST_TRAMPOLINE:  return LowerADJUST_TRAMPOLINE(Op, DAG);
16911   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
16912   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
16913   case ISD::CTLZ_ZERO_UNDEF:    return LowerCTLZ_ZERO_UNDEF(Op, DAG);
16914   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
16915   case ISD::MUL:                return LowerMUL(Op, Subtarget, DAG);
16916   case ISD::UMUL_LOHI:
16917   case ISD::SMUL_LOHI:          return LowerMUL_LOHI(Op, Subtarget, DAG);
16918   case ISD::SRA:
16919   case ISD::SRL:
16920   case ISD::SHL:                return LowerShift(Op, Subtarget, DAG);
16921   case ISD::SADDO:
16922   case ISD::UADDO:
16923   case ISD::SSUBO:
16924   case ISD::USUBO:
16925   case ISD::SMULO:
16926   case ISD::UMULO:              return LowerXALUO(Op, DAG);
16927   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, Subtarget,DAG);
16928   case ISD::BITCAST:            return LowerBITCAST(Op, Subtarget, DAG);
16929   case ISD::ADDC:
16930   case ISD::ADDE:
16931   case ISD::SUBC:
16932   case ISD::SUBE:               return LowerADDC_ADDE_SUBC_SUBE(Op, DAG);
16933   case ISD::ADD:                return LowerADD(Op, DAG);
16934   case ISD::SUB:                return LowerSUB(Op, DAG);
16935   case ISD::FSINCOS:            return LowerFSINCOS(Op, Subtarget, DAG);
16936   }
16937 }
16938
16939 /// ReplaceNodeResults - Replace a node with an illegal result type
16940 /// with a new node built out of custom code.
16941 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
16942                                            SmallVectorImpl<SDValue>&Results,
16943                                            SelectionDAG &DAG) const {
16944   SDLoc dl(N);
16945   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
16946   switch (N->getOpcode()) {
16947   default:
16948     llvm_unreachable("Do not know how to custom type legalize this operation!");
16949   // We might have generated v2f32 FMIN/FMAX operations. Widen them to v4f32.
16950   case X86ISD::FMINC:
16951   case X86ISD::FMIN:
16952   case X86ISD::FMAXC:
16953   case X86ISD::FMAX: {
16954     EVT VT = N->getValueType(0);
16955     if (VT != MVT::v2f32)
16956       llvm_unreachable("Unexpected type (!= v2f32) on FMIN/FMAX.");
16957     SDValue UNDEF = DAG.getUNDEF(VT);
16958     SDValue LHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
16959                               N->getOperand(0), UNDEF);
16960     SDValue RHS = DAG.getNode(ISD::CONCAT_VECTORS, dl, MVT::v4f32,
16961                               N->getOperand(1), UNDEF);
16962     Results.push_back(DAG.getNode(N->getOpcode(), dl, MVT::v4f32, LHS, RHS));
16963     return;
16964   }
16965   case ISD::SIGN_EXTEND_INREG:
16966   case ISD::ADDC:
16967   case ISD::ADDE:
16968   case ISD::SUBC:
16969   case ISD::SUBE:
16970     // We don't want to expand or promote these.
16971     return;
16972   case ISD::SDIV:
16973   case ISD::UDIV:
16974   case ISD::SREM:
16975   case ISD::UREM:
16976   case ISD::SDIVREM:
16977   case ISD::UDIVREM: {
16978     SDValue V = LowerWin64_i128OP(SDValue(N,0), DAG);
16979     Results.push_back(V);
16980     return;
16981   }
16982   case ISD::FP_TO_SINT:
16983   case ISD::FP_TO_UINT: {
16984     bool IsSigned = N->getOpcode() == ISD::FP_TO_SINT;
16985
16986     if (!IsSigned && !isIntegerTypeFTOL(SDValue(N, 0).getValueType()))
16987       return;
16988
16989     std::pair<SDValue,SDValue> Vals =
16990         FP_TO_INTHelper(SDValue(N, 0), DAG, IsSigned, /*IsReplace=*/ true);
16991     SDValue FIST = Vals.first, StackSlot = Vals.second;
16992     if (FIST.getNode()) {
16993       EVT VT = N->getValueType(0);
16994       // Return a load from the stack slot.
16995       if (StackSlot.getNode())
16996         Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot,
16997                                       MachinePointerInfo(),
16998                                       false, false, false, 0));
16999       else
17000         Results.push_back(FIST);
17001     }
17002     return;
17003   }
17004   case ISD::UINT_TO_FP: {
17005     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17006     if (N->getOperand(0).getValueType() != MVT::v2i32 ||
17007         N->getValueType(0) != MVT::v2f32)
17008       return;
17009     SDValue ZExtIn = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::v2i64,
17010                                  N->getOperand(0));
17011     SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
17012                                      MVT::f64);
17013     SDValue VBias = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2f64, Bias, Bias);
17014     SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64, ZExtIn,
17015                              DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, VBias));
17016     Or = DAG.getNode(ISD::BITCAST, dl, MVT::v2f64, Or);
17017     SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, Or, VBias);
17018     Results.push_back(DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, Sub));
17019     return;
17020   }
17021   case ISD::FP_ROUND: {
17022     if (!TLI.isTypeLegal(N->getOperand(0).getValueType()))
17023         return;
17024     SDValue V = DAG.getNode(X86ISD::VFPROUND, dl, MVT::v4f32, N->getOperand(0));
17025     Results.push_back(V);
17026     return;
17027   }
17028   case ISD::INTRINSIC_W_CHAIN: {
17029     unsigned IntNo = cast<ConstantSDNode>(N->getOperand(1))->getZExtValue();
17030     switch (IntNo) {
17031     default : llvm_unreachable("Do not know how to custom type "
17032                                "legalize this intrinsic operation!");
17033     case Intrinsic::x86_rdtsc:
17034       return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17035                                      Results);
17036     case Intrinsic::x86_rdtscp:
17037       return getReadTimeStampCounter(N, dl, X86ISD::RDTSCP_DAG, DAG, Subtarget,
17038                                      Results);
17039     case Intrinsic::x86_rdpmc:
17040       return getReadPerformanceCounter(N, dl, DAG, Subtarget, Results);
17041     }
17042   }
17043   case ISD::READCYCLECOUNTER: {
17044     return getReadTimeStampCounter(N, dl, X86ISD::RDTSC_DAG, DAG, Subtarget,
17045                                    Results);
17046   }
17047   case ISD::ATOMIC_CMP_SWAP_WITH_SUCCESS: {
17048     EVT T = N->getValueType(0);
17049     assert((T == MVT::i64 || T == MVT::i128) && "can only expand cmpxchg pair");
17050     bool Regs64bit = T == MVT::i128;
17051     EVT HalfT = Regs64bit ? MVT::i64 : MVT::i32;
17052     SDValue cpInL, cpInH;
17053     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17054                         DAG.getConstant(0, HalfT));
17055     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(2),
17056                         DAG.getConstant(1, HalfT));
17057     cpInL = DAG.getCopyToReg(N->getOperand(0), dl,
17058                              Regs64bit ? X86::RAX : X86::EAX,
17059                              cpInL, SDValue());
17060     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl,
17061                              Regs64bit ? X86::RDX : X86::EDX,
17062                              cpInH, cpInL.getValue(1));
17063     SDValue swapInL, swapInH;
17064     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17065                           DAG.getConstant(0, HalfT));
17066     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, HalfT, N->getOperand(3),
17067                           DAG.getConstant(1, HalfT));
17068     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl,
17069                                Regs64bit ? X86::RBX : X86::EBX,
17070                                swapInL, cpInH.getValue(1));
17071     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl,
17072                                Regs64bit ? X86::RCX : X86::ECX,
17073                                swapInH, swapInL.getValue(1));
17074     SDValue Ops[] = { swapInH.getValue(0),
17075                       N->getOperand(1),
17076                       swapInH.getValue(1) };
17077     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Glue);
17078     MachineMemOperand *MMO = cast<AtomicSDNode>(N)->getMemOperand();
17079     unsigned Opcode = Regs64bit ? X86ISD::LCMPXCHG16_DAG :
17080                                   X86ISD::LCMPXCHG8_DAG;
17081     SDValue Result = DAG.getMemIntrinsicNode(Opcode, dl, Tys, Ops, T, MMO);
17082     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl,
17083                                         Regs64bit ? X86::RAX : X86::EAX,
17084                                         HalfT, Result.getValue(1));
17085     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl,
17086                                         Regs64bit ? X86::RDX : X86::EDX,
17087                                         HalfT, cpOutL.getValue(2));
17088     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
17089
17090     SDValue EFLAGS = DAG.getCopyFromReg(cpOutH.getValue(1), dl, X86::EFLAGS,
17091                                         MVT::i32, cpOutH.getValue(2));
17092     SDValue Success =
17093         DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
17094                     DAG.getConstant(X86::COND_E, MVT::i8), EFLAGS);
17095     Success = DAG.getZExtOrTrunc(Success, dl, N->getValueType(1));
17096
17097     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, T, OpsF));
17098     Results.push_back(Success);
17099     Results.push_back(EFLAGS.getValue(1));
17100     return;
17101   }
17102   case ISD::ATOMIC_SWAP:
17103   case ISD::ATOMIC_LOAD_ADD:
17104   case ISD::ATOMIC_LOAD_SUB:
17105   case ISD::ATOMIC_LOAD_AND:
17106   case ISD::ATOMIC_LOAD_OR:
17107   case ISD::ATOMIC_LOAD_XOR:
17108   case ISD::ATOMIC_LOAD_NAND:
17109   case ISD::ATOMIC_LOAD_MIN:
17110   case ISD::ATOMIC_LOAD_MAX:
17111   case ISD::ATOMIC_LOAD_UMIN:
17112   case ISD::ATOMIC_LOAD_UMAX:
17113   case ISD::ATOMIC_LOAD: {
17114     // Delegate to generic TypeLegalization. Situations we can really handle
17115     // should have already been dealt with by AtomicExpandPass.cpp.
17116     break;
17117   }
17118   case ISD::BITCAST: {
17119     assert(Subtarget->hasSSE2() && "Requires at least SSE2!");
17120     EVT DstVT = N->getValueType(0);
17121     EVT SrcVT = N->getOperand(0)->getValueType(0);
17122
17123     if (SrcVT != MVT::f64 ||
17124         (DstVT != MVT::v2i32 && DstVT != MVT::v4i16 && DstVT != MVT::v8i8))
17125       return;
17126
17127     unsigned NumElts = DstVT.getVectorNumElements();
17128     EVT SVT = DstVT.getVectorElementType();
17129     EVT WiderVT = EVT::getVectorVT(*DAG.getContext(), SVT, NumElts * 2);
17130     SDValue Expanded = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
17131                                    MVT::v2f64, N->getOperand(0));
17132     SDValue ToVecInt = DAG.getNode(ISD::BITCAST, dl, WiderVT, Expanded);
17133
17134     if (ExperimentalVectorWideningLegalization) {
17135       // If we are legalizing vectors by widening, we already have the desired
17136       // legal vector type, just return it.
17137       Results.push_back(ToVecInt);
17138       return;
17139     }
17140
17141     SmallVector<SDValue, 8> Elts;
17142     for (unsigned i = 0, e = NumElts; i != e; ++i)
17143       Elts.push_back(DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, SVT,
17144                                    ToVecInt, DAG.getIntPtrConstant(i)));
17145
17146     Results.push_back(DAG.getNode(ISD::BUILD_VECTOR, dl, DstVT, Elts));
17147   }
17148   }
17149 }
17150
17151 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
17152   switch (Opcode) {
17153   default: return nullptr;
17154   case X86ISD::BSF:                return "X86ISD::BSF";
17155   case X86ISD::BSR:                return "X86ISD::BSR";
17156   case X86ISD::SHLD:               return "X86ISD::SHLD";
17157   case X86ISD::SHRD:               return "X86ISD::SHRD";
17158   case X86ISD::FAND:               return "X86ISD::FAND";
17159   case X86ISD::FANDN:              return "X86ISD::FANDN";
17160   case X86ISD::FOR:                return "X86ISD::FOR";
17161   case X86ISD::FXOR:               return "X86ISD::FXOR";
17162   case X86ISD::FSRL:               return "X86ISD::FSRL";
17163   case X86ISD::FILD:               return "X86ISD::FILD";
17164   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
17165   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
17166   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
17167   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
17168   case X86ISD::FLD:                return "X86ISD::FLD";
17169   case X86ISD::FST:                return "X86ISD::FST";
17170   case X86ISD::CALL:               return "X86ISD::CALL";
17171   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
17172   case X86ISD::RDTSCP_DAG:         return "X86ISD::RDTSCP_DAG";
17173   case X86ISD::RDPMC_DAG:          return "X86ISD::RDPMC_DAG";
17174   case X86ISD::BT:                 return "X86ISD::BT";
17175   case X86ISD::CMP:                return "X86ISD::CMP";
17176   case X86ISD::COMI:               return "X86ISD::COMI";
17177   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
17178   case X86ISD::CMPM:               return "X86ISD::CMPM";
17179   case X86ISD::CMPMU:              return "X86ISD::CMPMU";
17180   case X86ISD::SETCC:              return "X86ISD::SETCC";
17181   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
17182   case X86ISD::FSETCC:             return "X86ISD::FSETCC";
17183   case X86ISD::CMOV:               return "X86ISD::CMOV";
17184   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
17185   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
17186   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
17187   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
17188   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
17189   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
17190   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
17191   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
17192   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
17193   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
17194   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
17195   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
17196   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
17197   case X86ISD::ANDNP:              return "X86ISD::ANDNP";
17198   case X86ISD::PSIGN:              return "X86ISD::PSIGN";
17199   case X86ISD::BLENDI:             return "X86ISD::BLENDI";
17200   case X86ISD::SHRUNKBLEND:        return "X86ISD::SHRUNKBLEND";
17201   case X86ISD::SUBUS:              return "X86ISD::SUBUS";
17202   case X86ISD::HADD:               return "X86ISD::HADD";
17203   case X86ISD::HSUB:               return "X86ISD::HSUB";
17204   case X86ISD::FHADD:              return "X86ISD::FHADD";
17205   case X86ISD::FHSUB:              return "X86ISD::FHSUB";
17206   case X86ISD::UMAX:               return "X86ISD::UMAX";
17207   case X86ISD::UMIN:               return "X86ISD::UMIN";
17208   case X86ISD::SMAX:               return "X86ISD::SMAX";
17209   case X86ISD::SMIN:               return "X86ISD::SMIN";
17210   case X86ISD::FMAX:               return "X86ISD::FMAX";
17211   case X86ISD::FMIN:               return "X86ISD::FMIN";
17212   case X86ISD::FMAXC:              return "X86ISD::FMAXC";
17213   case X86ISD::FMINC:              return "X86ISD::FMINC";
17214   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
17215   case X86ISD::FRCP:               return "X86ISD::FRCP";
17216   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
17217   case X86ISD::TLSBASEADDR:        return "X86ISD::TLSBASEADDR";
17218   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
17219   case X86ISD::EH_SJLJ_SETJMP:     return "X86ISD::EH_SJLJ_SETJMP";
17220   case X86ISD::EH_SJLJ_LONGJMP:    return "X86ISD::EH_SJLJ_LONGJMP";
17221   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
17222   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
17223   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
17224   case X86ISD::FNSTSW16r:          return "X86ISD::FNSTSW16r";
17225   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
17226   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
17227   case X86ISD::LCMPXCHG16_DAG:     return "X86ISD::LCMPXCHG16_DAG";
17228   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
17229   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
17230   case X86ISD::VZEXT:              return "X86ISD::VZEXT";
17231   case X86ISD::VSEXT:              return "X86ISD::VSEXT";
17232   case X86ISD::VTRUNC:             return "X86ISD::VTRUNC";
17233   case X86ISD::VTRUNCM:            return "X86ISD::VTRUNCM";
17234   case X86ISD::VINSERT:            return "X86ISD::VINSERT";
17235   case X86ISD::VFPEXT:             return "X86ISD::VFPEXT";
17236   case X86ISD::VFPROUND:           return "X86ISD::VFPROUND";
17237   case X86ISD::VSHLDQ:             return "X86ISD::VSHLDQ";
17238   case X86ISD::VSRLDQ:             return "X86ISD::VSRLDQ";
17239   case X86ISD::VSHL:               return "X86ISD::VSHL";
17240   case X86ISD::VSRL:               return "X86ISD::VSRL";
17241   case X86ISD::VSRA:               return "X86ISD::VSRA";
17242   case X86ISD::VSHLI:              return "X86ISD::VSHLI";
17243   case X86ISD::VSRLI:              return "X86ISD::VSRLI";
17244   case X86ISD::VSRAI:              return "X86ISD::VSRAI";
17245   case X86ISD::CMPP:               return "X86ISD::CMPP";
17246   case X86ISD::PCMPEQ:             return "X86ISD::PCMPEQ";
17247   case X86ISD::PCMPGT:             return "X86ISD::PCMPGT";
17248   case X86ISD::PCMPEQM:            return "X86ISD::PCMPEQM";
17249   case X86ISD::PCMPGTM:            return "X86ISD::PCMPGTM";
17250   case X86ISD::ADD:                return "X86ISD::ADD";
17251   case X86ISD::SUB:                return "X86ISD::SUB";
17252   case X86ISD::ADC:                return "X86ISD::ADC";
17253   case X86ISD::SBB:                return "X86ISD::SBB";
17254   case X86ISD::SMUL:               return "X86ISD::SMUL";
17255   case X86ISD::UMUL:               return "X86ISD::UMUL";
17256   case X86ISD::SMUL8:              return "X86ISD::SMUL8";
17257   case X86ISD::UMUL8:              return "X86ISD::UMUL8";
17258   case X86ISD::SDIVREM8_SEXT_HREG: return "X86ISD::SDIVREM8_SEXT_HREG";
17259   case X86ISD::UDIVREM8_ZEXT_HREG: return "X86ISD::UDIVREM8_ZEXT_HREG";
17260   case X86ISD::INC:                return "X86ISD::INC";
17261   case X86ISD::DEC:                return "X86ISD::DEC";
17262   case X86ISD::OR:                 return "X86ISD::OR";
17263   case X86ISD::XOR:                return "X86ISD::XOR";
17264   case X86ISD::AND:                return "X86ISD::AND";
17265   case X86ISD::BEXTR:              return "X86ISD::BEXTR";
17266   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
17267   case X86ISD::PTEST:              return "X86ISD::PTEST";
17268   case X86ISD::TESTP:              return "X86ISD::TESTP";
17269   case X86ISD::TESTM:              return "X86ISD::TESTM";
17270   case X86ISD::TESTNM:             return "X86ISD::TESTNM";
17271   case X86ISD::KORTEST:            return "X86ISD::KORTEST";
17272   case X86ISD::PACKSS:             return "X86ISD::PACKSS";
17273   case X86ISD::PACKUS:             return "X86ISD::PACKUS";
17274   case X86ISD::PALIGNR:            return "X86ISD::PALIGNR";
17275   case X86ISD::VALIGN:             return "X86ISD::VALIGN";
17276   case X86ISD::PSHUFD:             return "X86ISD::PSHUFD";
17277   case X86ISD::PSHUFHW:            return "X86ISD::PSHUFHW";
17278   case X86ISD::PSHUFLW:            return "X86ISD::PSHUFLW";
17279   case X86ISD::SHUFP:              return "X86ISD::SHUFP";
17280   case X86ISD::MOVLHPS:            return "X86ISD::MOVLHPS";
17281   case X86ISD::MOVLHPD:            return "X86ISD::MOVLHPD";
17282   case X86ISD::MOVHLPS:            return "X86ISD::MOVHLPS";
17283   case X86ISD::MOVLPS:             return "X86ISD::MOVLPS";
17284   case X86ISD::MOVLPD:             return "X86ISD::MOVLPD";
17285   case X86ISD::MOVDDUP:            return "X86ISD::MOVDDUP";
17286   case X86ISD::MOVSHDUP:           return "X86ISD::MOVSHDUP";
17287   case X86ISD::MOVSLDUP:           return "X86ISD::MOVSLDUP";
17288   case X86ISD::MOVSD:              return "X86ISD::MOVSD";
17289   case X86ISD::MOVSS:              return "X86ISD::MOVSS";
17290   case X86ISD::UNPCKL:             return "X86ISD::UNPCKL";
17291   case X86ISD::UNPCKH:             return "X86ISD::UNPCKH";
17292   case X86ISD::VBROADCAST:         return "X86ISD::VBROADCAST";
17293   case X86ISD::VBROADCASTM:        return "X86ISD::VBROADCASTM";
17294   case X86ISD::VEXTRACT:           return "X86ISD::VEXTRACT";
17295   case X86ISD::VPERMILPI:          return "X86ISD::VPERMILPI";
17296   case X86ISD::VPERM2X128:         return "X86ISD::VPERM2X128";
17297   case X86ISD::VPERMV:             return "X86ISD::VPERMV";
17298   case X86ISD::VPERMV3:            return "X86ISD::VPERMV3";
17299   case X86ISD::VPERMIV3:           return "X86ISD::VPERMIV3";
17300   case X86ISD::VPERMI:             return "X86ISD::VPERMI";
17301   case X86ISD::PMULUDQ:            return "X86ISD::PMULUDQ";
17302   case X86ISD::PMULDQ:             return "X86ISD::PMULDQ";
17303   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
17304   case X86ISD::VAARG_64:           return "X86ISD::VAARG_64";
17305   case X86ISD::WIN_ALLOCA:         return "X86ISD::WIN_ALLOCA";
17306   case X86ISD::MEMBARRIER:         return "X86ISD::MEMBARRIER";
17307   case X86ISD::SEG_ALLOCA:         return "X86ISD::SEG_ALLOCA";
17308   case X86ISD::WIN_FTOL:           return "X86ISD::WIN_FTOL";
17309   case X86ISD::SAHF:               return "X86ISD::SAHF";
17310   case X86ISD::RDRAND:             return "X86ISD::RDRAND";
17311   case X86ISD::RDSEED:             return "X86ISD::RDSEED";
17312   case X86ISD::FMADD:              return "X86ISD::FMADD";
17313   case X86ISD::FMSUB:              return "X86ISD::FMSUB";
17314   case X86ISD::FNMADD:             return "X86ISD::FNMADD";
17315   case X86ISD::FNMSUB:             return "X86ISD::FNMSUB";
17316   case X86ISD::FMADDSUB:           return "X86ISD::FMADDSUB";
17317   case X86ISD::FMSUBADD:           return "X86ISD::FMSUBADD";
17318   case X86ISD::PCMPESTRI:          return "X86ISD::PCMPESTRI";
17319   case X86ISD::PCMPISTRI:          return "X86ISD::PCMPISTRI";
17320   case X86ISD::XTEST:              return "X86ISD::XTEST";
17321   case X86ISD::COMPRESS:           return "X86ISD::COMPRESS";
17322   case X86ISD::EXPAND:             return "X86ISD::EXPAND";
17323   case X86ISD::SELECT:             return "X86ISD::SELECT";
17324   case X86ISD::ADDSUB:             return "X86ISD::ADDSUB";
17325   case X86ISD::RCP28:              return "X86ISD::RCP28";
17326   case X86ISD::RSQRT28:            return "X86ISD::RSQRT28";
17327   case X86ISD::FADD_RND:           return "X86ISD::FADD_RND";
17328   case X86ISD::FSUB_RND:           return "X86ISD::FSUB_RND";
17329   case X86ISD::FMUL_RND:           return "X86ISD::FMUL_RND";
17330   case X86ISD::FDIV_RND:           return "X86ISD::FDIV_RND";
17331   }
17332 }
17333
17334 // isLegalAddressingMode - Return true if the addressing mode represented
17335 // by AM is legal for this target, for a load/store of the specified type.
17336 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
17337                                               Type *Ty) const {
17338   // X86 supports extremely general addressing modes.
17339   CodeModel::Model M = getTargetMachine().getCodeModel();
17340   Reloc::Model R = getTargetMachine().getRelocationModel();
17341
17342   // X86 allows a sign-extended 32-bit immediate field as a displacement.
17343   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != nullptr))
17344     return false;
17345
17346   if (AM.BaseGV) {
17347     unsigned GVFlags =
17348       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
17349
17350     // If a reference to this global requires an extra load, we can't fold it.
17351     if (isGlobalStubReference(GVFlags))
17352       return false;
17353
17354     // If BaseGV requires a register for the PIC base, we cannot also have a
17355     // BaseReg specified.
17356     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
17357       return false;
17358
17359     // If lower 4G is not available, then we must use rip-relative addressing.
17360     if ((M != CodeModel::Small || R != Reloc::Static) &&
17361         Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
17362       return false;
17363   }
17364
17365   switch (AM.Scale) {
17366   case 0:
17367   case 1:
17368   case 2:
17369   case 4:
17370   case 8:
17371     // These scales always work.
17372     break;
17373   case 3:
17374   case 5:
17375   case 9:
17376     // These scales are formed with basereg+scalereg.  Only accept if there is
17377     // no basereg yet.
17378     if (AM.HasBaseReg)
17379       return false;
17380     break;
17381   default:  // Other stuff never works.
17382     return false;
17383   }
17384
17385   return true;
17386 }
17387
17388 bool X86TargetLowering::isVectorShiftByScalarCheap(Type *Ty) const {
17389   unsigned Bits = Ty->getScalarSizeInBits();
17390
17391   // 8-bit shifts are always expensive, but versions with a scalar amount aren't
17392   // particularly cheaper than those without.
17393   if (Bits == 8)
17394     return false;
17395
17396   // On AVX2 there are new vpsllv[dq] instructions (and other shifts), that make
17397   // variable shifts just as cheap as scalar ones.
17398   if (Subtarget->hasInt256() && (Bits == 32 || Bits == 64))
17399     return false;
17400
17401   // Otherwise, it's significantly cheaper to shift by a scalar amount than by a
17402   // fully general vector.
17403   return true;
17404 }
17405
17406 bool X86TargetLowering::isTruncateFree(Type *Ty1, Type *Ty2) const {
17407   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17408     return false;
17409   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
17410   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
17411   return NumBits1 > NumBits2;
17412 }
17413
17414 bool X86TargetLowering::allowTruncateForTailCall(Type *Ty1, Type *Ty2) const {
17415   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
17416     return false;
17417
17418   if (!isTypeLegal(EVT::getEVT(Ty1)))
17419     return false;
17420
17421   assert(Ty1->getPrimitiveSizeInBits() <= 64 && "i128 is probably not a noop");
17422
17423   // Assuming the caller doesn't have a zeroext or signext return parameter,
17424   // truncation all the way down to i1 is valid.
17425   return true;
17426 }
17427
17428 bool X86TargetLowering::isLegalICmpImmediate(int64_t Imm) const {
17429   return isInt<32>(Imm);
17430 }
17431
17432 bool X86TargetLowering::isLegalAddImmediate(int64_t Imm) const {
17433   // Can also use sub to handle negated immediates.
17434   return isInt<32>(Imm);
17435 }
17436
17437 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
17438   if (!VT1.isInteger() || !VT2.isInteger())
17439     return false;
17440   unsigned NumBits1 = VT1.getSizeInBits();
17441   unsigned NumBits2 = VT2.getSizeInBits();
17442   return NumBits1 > NumBits2;
17443 }
17444
17445 bool X86TargetLowering::isZExtFree(Type *Ty1, Type *Ty2) const {
17446   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17447   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
17448 }
17449
17450 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
17451   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
17452   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
17453 }
17454
17455 bool X86TargetLowering::isZExtFree(SDValue Val, EVT VT2) const {
17456   EVT VT1 = Val.getValueType();
17457   if (isZExtFree(VT1, VT2))
17458     return true;
17459
17460   if (Val.getOpcode() != ISD::LOAD)
17461     return false;
17462
17463   if (!VT1.isSimple() || !VT1.isInteger() ||
17464       !VT2.isSimple() || !VT2.isInteger())
17465     return false;
17466
17467   switch (VT1.getSimpleVT().SimpleTy) {
17468   default: break;
17469   case MVT::i8:
17470   case MVT::i16:
17471   case MVT::i32:
17472     // X86 has 8, 16, and 32-bit zero-extending loads.
17473     return true;
17474   }
17475
17476   return false;
17477 }
17478
17479 bool X86TargetLowering::isVectorLoadExtDesirable(SDValue) const { return true; }
17480
17481 bool
17482 X86TargetLowering::isFMAFasterThanFMulAndFAdd(EVT VT) const {
17483   if (!(Subtarget->hasFMA() || Subtarget->hasFMA4()))
17484     return false;
17485
17486   VT = VT.getScalarType();
17487
17488   if (!VT.isSimple())
17489     return false;
17490
17491   switch (VT.getSimpleVT().SimpleTy) {
17492   case MVT::f32:
17493   case MVT::f64:
17494     return true;
17495   default:
17496     break;
17497   }
17498
17499   return false;
17500 }
17501
17502 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
17503   // i16 instructions are longer (0x66 prefix) and potentially slower.
17504   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
17505 }
17506
17507 /// isShuffleMaskLegal - Targets can use this to indicate that they only
17508 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
17509 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
17510 /// are assumed to be legal.
17511 bool
17512 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
17513                                       EVT VT) const {
17514   if (!VT.isSimple())
17515     return false;
17516
17517   // Very little shuffling can be done for 64-bit vectors right now.
17518   if (VT.getSizeInBits() == 64)
17519     return false;
17520
17521   // We only care that the types being shuffled are legal. The lowering can
17522   // handle any possible shuffle mask that results.
17523   return isTypeLegal(VT.getSimpleVT());
17524 }
17525
17526 bool
17527 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
17528                                           EVT VT) const {
17529   // Just delegate to the generic legality, clear masks aren't special.
17530   return isShuffleMaskLegal(Mask, VT);
17531 }
17532
17533 //===----------------------------------------------------------------------===//
17534 //                           X86 Scheduler Hooks
17535 //===----------------------------------------------------------------------===//
17536
17537 /// Utility function to emit xbegin specifying the start of an RTM region.
17538 static MachineBasicBlock *EmitXBegin(MachineInstr *MI, MachineBasicBlock *MBB,
17539                                      const TargetInstrInfo *TII) {
17540   DebugLoc DL = MI->getDebugLoc();
17541
17542   const BasicBlock *BB = MBB->getBasicBlock();
17543   MachineFunction::iterator I = MBB;
17544   ++I;
17545
17546   // For the v = xbegin(), we generate
17547   //
17548   // thisMBB:
17549   //  xbegin sinkMBB
17550   //
17551   // mainMBB:
17552   //  eax = -1
17553   //
17554   // sinkMBB:
17555   //  v = eax
17556
17557   MachineBasicBlock *thisMBB = MBB;
17558   MachineFunction *MF = MBB->getParent();
17559   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
17560   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
17561   MF->insert(I, mainMBB);
17562   MF->insert(I, sinkMBB);
17563
17564   // Transfer the remainder of BB and its successor edges to sinkMBB.
17565   sinkMBB->splice(sinkMBB->begin(), MBB,
17566                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17567   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
17568
17569   // thisMBB:
17570   //  xbegin sinkMBB
17571   //  # fallthrough to mainMBB
17572   //  # abortion to sinkMBB
17573   BuildMI(thisMBB, DL, TII->get(X86::XBEGIN_4)).addMBB(sinkMBB);
17574   thisMBB->addSuccessor(mainMBB);
17575   thisMBB->addSuccessor(sinkMBB);
17576
17577   // mainMBB:
17578   //  EAX = -1
17579   BuildMI(mainMBB, DL, TII->get(X86::MOV32ri), X86::EAX).addImm(-1);
17580   mainMBB->addSuccessor(sinkMBB);
17581
17582   // sinkMBB:
17583   // EAX is live into the sinkMBB
17584   sinkMBB->addLiveIn(X86::EAX);
17585   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
17586           TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17587     .addReg(X86::EAX);
17588
17589   MI->eraseFromParent();
17590   return sinkMBB;
17591 }
17592
17593 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
17594 // or XMM0_V32I8 in AVX all of this code can be replaced with that
17595 // in the .td file.
17596 static MachineBasicBlock *EmitPCMPSTRM(MachineInstr *MI, MachineBasicBlock *BB,
17597                                        const TargetInstrInfo *TII) {
17598   unsigned Opc;
17599   switch (MI->getOpcode()) {
17600   default: llvm_unreachable("illegal opcode!");
17601   case X86::PCMPISTRM128REG:  Opc = X86::PCMPISTRM128rr;  break;
17602   case X86::VPCMPISTRM128REG: Opc = X86::VPCMPISTRM128rr; break;
17603   case X86::PCMPISTRM128MEM:  Opc = X86::PCMPISTRM128rm;  break;
17604   case X86::VPCMPISTRM128MEM: Opc = X86::VPCMPISTRM128rm; break;
17605   case X86::PCMPESTRM128REG:  Opc = X86::PCMPESTRM128rr;  break;
17606   case X86::VPCMPESTRM128REG: Opc = X86::VPCMPESTRM128rr; break;
17607   case X86::PCMPESTRM128MEM:  Opc = X86::PCMPESTRM128rm;  break;
17608   case X86::VPCMPESTRM128MEM: Opc = X86::VPCMPESTRM128rm; break;
17609   }
17610
17611   DebugLoc dl = MI->getDebugLoc();
17612   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17613
17614   unsigned NumArgs = MI->getNumOperands();
17615   for (unsigned i = 1; i < NumArgs; ++i) {
17616     MachineOperand &Op = MI->getOperand(i);
17617     if (!(Op.isReg() && Op.isImplicit()))
17618       MIB.addOperand(Op);
17619   }
17620   if (MI->hasOneMemOperand())
17621     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17622
17623   BuildMI(*BB, MI, dl,
17624     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17625     .addReg(X86::XMM0);
17626
17627   MI->eraseFromParent();
17628   return BB;
17629 }
17630
17631 // FIXME: Custom handling because TableGen doesn't support multiple implicit
17632 // defs in an instruction pattern
17633 static MachineBasicBlock *EmitPCMPSTRI(MachineInstr *MI, MachineBasicBlock *BB,
17634                                        const TargetInstrInfo *TII) {
17635   unsigned Opc;
17636   switch (MI->getOpcode()) {
17637   default: llvm_unreachable("illegal opcode!");
17638   case X86::PCMPISTRIREG:  Opc = X86::PCMPISTRIrr;  break;
17639   case X86::VPCMPISTRIREG: Opc = X86::VPCMPISTRIrr; break;
17640   case X86::PCMPISTRIMEM:  Opc = X86::PCMPISTRIrm;  break;
17641   case X86::VPCMPISTRIMEM: Opc = X86::VPCMPISTRIrm; break;
17642   case X86::PCMPESTRIREG:  Opc = X86::PCMPESTRIrr;  break;
17643   case X86::VPCMPESTRIREG: Opc = X86::VPCMPESTRIrr; break;
17644   case X86::PCMPESTRIMEM:  Opc = X86::PCMPESTRIrm;  break;
17645   case X86::VPCMPESTRIMEM: Opc = X86::VPCMPESTRIrm; break;
17646   }
17647
17648   DebugLoc dl = MI->getDebugLoc();
17649   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(Opc));
17650
17651   unsigned NumArgs = MI->getNumOperands(); // remove the results
17652   for (unsigned i = 1; i < NumArgs; ++i) {
17653     MachineOperand &Op = MI->getOperand(i);
17654     if (!(Op.isReg() && Op.isImplicit()))
17655       MIB.addOperand(Op);
17656   }
17657   if (MI->hasOneMemOperand())
17658     MIB->setMemRefs(MI->memoperands_begin(), MI->memoperands_end());
17659
17660   BuildMI(*BB, MI, dl,
17661     TII->get(TargetOpcode::COPY), MI->getOperand(0).getReg())
17662     .addReg(X86::ECX);
17663
17664   MI->eraseFromParent();
17665   return BB;
17666 }
17667
17668 static MachineBasicBlock *EmitMonitor(MachineInstr *MI, MachineBasicBlock *BB,
17669                                       const X86Subtarget *Subtarget) {
17670   DebugLoc dl = MI->getDebugLoc();
17671   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17672   // Address into RAX/EAX, other two args into ECX, EDX.
17673   unsigned MemOpc = Subtarget->is64Bit() ? X86::LEA64r : X86::LEA32r;
17674   unsigned MemReg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
17675   MachineInstrBuilder MIB = BuildMI(*BB, MI, dl, TII->get(MemOpc), MemReg);
17676   for (int i = 0; i < X86::AddrNumOperands; ++i)
17677     MIB.addOperand(MI->getOperand(i));
17678
17679   unsigned ValOps = X86::AddrNumOperands;
17680   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::ECX)
17681     .addReg(MI->getOperand(ValOps).getReg());
17682   BuildMI(*BB, MI, dl, TII->get(TargetOpcode::COPY), X86::EDX)
17683     .addReg(MI->getOperand(ValOps+1).getReg());
17684
17685   // The instruction doesn't actually take any operands though.
17686   BuildMI(*BB, MI, dl, TII->get(X86::MONITORrrr));
17687
17688   MI->eraseFromParent(); // The pseudo is gone now.
17689   return BB;
17690 }
17691
17692 MachineBasicBlock *
17693 X86TargetLowering::EmitVAARG64WithCustomInserter(MachineInstr *MI,
17694                                                  MachineBasicBlock *MBB) const {
17695   // Emit va_arg instruction on X86-64.
17696
17697   // Operands to this pseudo-instruction:
17698   // 0  ) Output        : destination address (reg)
17699   // 1-5) Input         : va_list address (addr, i64mem)
17700   // 6  ) ArgSize       : Size (in bytes) of vararg type
17701   // 7  ) ArgMode       : 0=overflow only, 1=use gp_offset, 2=use fp_offset
17702   // 8  ) Align         : Alignment of type
17703   // 9  ) EFLAGS (implicit-def)
17704
17705   assert(MI->getNumOperands() == 10 && "VAARG_64 should have 10 operands!");
17706   assert(X86::AddrNumOperands == 5 && "VAARG_64 assumes 5 address operands");
17707
17708   unsigned DestReg = MI->getOperand(0).getReg();
17709   MachineOperand &Base = MI->getOperand(1);
17710   MachineOperand &Scale = MI->getOperand(2);
17711   MachineOperand &Index = MI->getOperand(3);
17712   MachineOperand &Disp = MI->getOperand(4);
17713   MachineOperand &Segment = MI->getOperand(5);
17714   unsigned ArgSize = MI->getOperand(6).getImm();
17715   unsigned ArgMode = MI->getOperand(7).getImm();
17716   unsigned Align = MI->getOperand(8).getImm();
17717
17718   // Memory Reference
17719   assert(MI->hasOneMemOperand() && "Expected VAARG_64 to have one memoperand");
17720   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
17721   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
17722
17723   // Machine Information
17724   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17725   MachineRegisterInfo &MRI = MBB->getParent()->getRegInfo();
17726   const TargetRegisterClass *AddrRegClass = getRegClassFor(MVT::i64);
17727   const TargetRegisterClass *OffsetRegClass = getRegClassFor(MVT::i32);
17728   DebugLoc DL = MI->getDebugLoc();
17729
17730   // struct va_list {
17731   //   i32   gp_offset
17732   //   i32   fp_offset
17733   //   i64   overflow_area (address)
17734   //   i64   reg_save_area (address)
17735   // }
17736   // sizeof(va_list) = 24
17737   // alignment(va_list) = 8
17738
17739   unsigned TotalNumIntRegs = 6;
17740   unsigned TotalNumXMMRegs = 8;
17741   bool UseGPOffset = (ArgMode == 1);
17742   bool UseFPOffset = (ArgMode == 2);
17743   unsigned MaxOffset = TotalNumIntRegs * 8 +
17744                        (UseFPOffset ? TotalNumXMMRegs * 16 : 0);
17745
17746   /* Align ArgSize to a multiple of 8 */
17747   unsigned ArgSizeA8 = (ArgSize + 7) & ~7;
17748   bool NeedsAlign = (Align > 8);
17749
17750   MachineBasicBlock *thisMBB = MBB;
17751   MachineBasicBlock *overflowMBB;
17752   MachineBasicBlock *offsetMBB;
17753   MachineBasicBlock *endMBB;
17754
17755   unsigned OffsetDestReg = 0;    // Argument address computed by offsetMBB
17756   unsigned OverflowDestReg = 0;  // Argument address computed by overflowMBB
17757   unsigned OffsetReg = 0;
17758
17759   if (!UseGPOffset && !UseFPOffset) {
17760     // If we only pull from the overflow region, we don't create a branch.
17761     // We don't need to alter control flow.
17762     OffsetDestReg = 0; // unused
17763     OverflowDestReg = DestReg;
17764
17765     offsetMBB = nullptr;
17766     overflowMBB = thisMBB;
17767     endMBB = thisMBB;
17768   } else {
17769     // First emit code to check if gp_offset (or fp_offset) is below the bound.
17770     // If so, pull the argument from reg_save_area. (branch to offsetMBB)
17771     // If not, pull from overflow_area. (branch to overflowMBB)
17772     //
17773     //       thisMBB
17774     //         |     .
17775     //         |        .
17776     //     offsetMBB   overflowMBB
17777     //         |        .
17778     //         |     .
17779     //        endMBB
17780
17781     // Registers for the PHI in endMBB
17782     OffsetDestReg = MRI.createVirtualRegister(AddrRegClass);
17783     OverflowDestReg = MRI.createVirtualRegister(AddrRegClass);
17784
17785     const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17786     MachineFunction *MF = MBB->getParent();
17787     overflowMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17788     offsetMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17789     endMBB = MF->CreateMachineBasicBlock(LLVM_BB);
17790
17791     MachineFunction::iterator MBBIter = MBB;
17792     ++MBBIter;
17793
17794     // Insert the new basic blocks
17795     MF->insert(MBBIter, offsetMBB);
17796     MF->insert(MBBIter, overflowMBB);
17797     MF->insert(MBBIter, endMBB);
17798
17799     // Transfer the remainder of MBB and its successor edges to endMBB.
17800     endMBB->splice(endMBB->begin(), thisMBB,
17801                    std::next(MachineBasicBlock::iterator(MI)), thisMBB->end());
17802     endMBB->transferSuccessorsAndUpdatePHIs(thisMBB);
17803
17804     // Make offsetMBB and overflowMBB successors of thisMBB
17805     thisMBB->addSuccessor(offsetMBB);
17806     thisMBB->addSuccessor(overflowMBB);
17807
17808     // endMBB is a successor of both offsetMBB and overflowMBB
17809     offsetMBB->addSuccessor(endMBB);
17810     overflowMBB->addSuccessor(endMBB);
17811
17812     // Load the offset value into a register
17813     OffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17814     BuildMI(thisMBB, DL, TII->get(X86::MOV32rm), OffsetReg)
17815       .addOperand(Base)
17816       .addOperand(Scale)
17817       .addOperand(Index)
17818       .addDisp(Disp, UseFPOffset ? 4 : 0)
17819       .addOperand(Segment)
17820       .setMemRefs(MMOBegin, MMOEnd);
17821
17822     // Check if there is enough room left to pull this argument.
17823     BuildMI(thisMBB, DL, TII->get(X86::CMP32ri))
17824       .addReg(OffsetReg)
17825       .addImm(MaxOffset + 8 - ArgSizeA8);
17826
17827     // Branch to "overflowMBB" if offset >= max
17828     // Fall through to "offsetMBB" otherwise
17829     BuildMI(thisMBB, DL, TII->get(X86::GetCondBranchFromCond(X86::COND_AE)))
17830       .addMBB(overflowMBB);
17831   }
17832
17833   // In offsetMBB, emit code to use the reg_save_area.
17834   if (offsetMBB) {
17835     assert(OffsetReg != 0);
17836
17837     // Read the reg_save_area address.
17838     unsigned RegSaveReg = MRI.createVirtualRegister(AddrRegClass);
17839     BuildMI(offsetMBB, DL, TII->get(X86::MOV64rm), RegSaveReg)
17840       .addOperand(Base)
17841       .addOperand(Scale)
17842       .addOperand(Index)
17843       .addDisp(Disp, 16)
17844       .addOperand(Segment)
17845       .setMemRefs(MMOBegin, MMOEnd);
17846
17847     // Zero-extend the offset
17848     unsigned OffsetReg64 = MRI.createVirtualRegister(AddrRegClass);
17849       BuildMI(offsetMBB, DL, TII->get(X86::SUBREG_TO_REG), OffsetReg64)
17850         .addImm(0)
17851         .addReg(OffsetReg)
17852         .addImm(X86::sub_32bit);
17853
17854     // Add the offset to the reg_save_area to get the final address.
17855     BuildMI(offsetMBB, DL, TII->get(X86::ADD64rr), OffsetDestReg)
17856       .addReg(OffsetReg64)
17857       .addReg(RegSaveReg);
17858
17859     // Compute the offset for the next argument
17860     unsigned NextOffsetReg = MRI.createVirtualRegister(OffsetRegClass);
17861     BuildMI(offsetMBB, DL, TII->get(X86::ADD32ri), NextOffsetReg)
17862       .addReg(OffsetReg)
17863       .addImm(UseFPOffset ? 16 : 8);
17864
17865     // Store it back into the va_list.
17866     BuildMI(offsetMBB, DL, TII->get(X86::MOV32mr))
17867       .addOperand(Base)
17868       .addOperand(Scale)
17869       .addOperand(Index)
17870       .addDisp(Disp, UseFPOffset ? 4 : 0)
17871       .addOperand(Segment)
17872       .addReg(NextOffsetReg)
17873       .setMemRefs(MMOBegin, MMOEnd);
17874
17875     // Jump to endMBB
17876     BuildMI(offsetMBB, DL, TII->get(X86::JMP_1))
17877       .addMBB(endMBB);
17878   }
17879
17880   //
17881   // Emit code to use overflow area
17882   //
17883
17884   // Load the overflow_area address into a register.
17885   unsigned OverflowAddrReg = MRI.createVirtualRegister(AddrRegClass);
17886   BuildMI(overflowMBB, DL, TII->get(X86::MOV64rm), OverflowAddrReg)
17887     .addOperand(Base)
17888     .addOperand(Scale)
17889     .addOperand(Index)
17890     .addDisp(Disp, 8)
17891     .addOperand(Segment)
17892     .setMemRefs(MMOBegin, MMOEnd);
17893
17894   // If we need to align it, do so. Otherwise, just copy the address
17895   // to OverflowDestReg.
17896   if (NeedsAlign) {
17897     // Align the overflow address
17898     assert((Align & (Align-1)) == 0 && "Alignment must be a power of 2");
17899     unsigned TmpReg = MRI.createVirtualRegister(AddrRegClass);
17900
17901     // aligned_addr = (addr + (align-1)) & ~(align-1)
17902     BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), TmpReg)
17903       .addReg(OverflowAddrReg)
17904       .addImm(Align-1);
17905
17906     BuildMI(overflowMBB, DL, TII->get(X86::AND64ri32), OverflowDestReg)
17907       .addReg(TmpReg)
17908       .addImm(~(uint64_t)(Align-1));
17909   } else {
17910     BuildMI(overflowMBB, DL, TII->get(TargetOpcode::COPY), OverflowDestReg)
17911       .addReg(OverflowAddrReg);
17912   }
17913
17914   // Compute the next overflow address after this argument.
17915   // (the overflow address should be kept 8-byte aligned)
17916   unsigned NextAddrReg = MRI.createVirtualRegister(AddrRegClass);
17917   BuildMI(overflowMBB, DL, TII->get(X86::ADD64ri32), NextAddrReg)
17918     .addReg(OverflowDestReg)
17919     .addImm(ArgSizeA8);
17920
17921   // Store the new overflow address.
17922   BuildMI(overflowMBB, DL, TII->get(X86::MOV64mr))
17923     .addOperand(Base)
17924     .addOperand(Scale)
17925     .addOperand(Index)
17926     .addDisp(Disp, 8)
17927     .addOperand(Segment)
17928     .addReg(NextAddrReg)
17929     .setMemRefs(MMOBegin, MMOEnd);
17930
17931   // If we branched, emit the PHI to the front of endMBB.
17932   if (offsetMBB) {
17933     BuildMI(*endMBB, endMBB->begin(), DL,
17934             TII->get(X86::PHI), DestReg)
17935       .addReg(OffsetDestReg).addMBB(offsetMBB)
17936       .addReg(OverflowDestReg).addMBB(overflowMBB);
17937   }
17938
17939   // Erase the pseudo instruction
17940   MI->eraseFromParent();
17941
17942   return endMBB;
17943 }
17944
17945 MachineBasicBlock *
17946 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
17947                                                  MachineInstr *MI,
17948                                                  MachineBasicBlock *MBB) const {
17949   // Emit code to save XMM registers to the stack. The ABI says that the
17950   // number of registers to save is given in %al, so it's theoretically
17951   // possible to do an indirect jump trick to avoid saving all of them,
17952   // however this code takes a simpler approach and just executes all
17953   // of the stores if %al is non-zero. It's less code, and it's probably
17954   // easier on the hardware branch predictor, and stores aren't all that
17955   // expensive anyway.
17956
17957   // Create the new basic blocks. One block contains all the XMM stores,
17958   // and one block is the final destination regardless of whether any
17959   // stores were performed.
17960   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
17961   MachineFunction *F = MBB->getParent();
17962   MachineFunction::iterator MBBIter = MBB;
17963   ++MBBIter;
17964   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
17965   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
17966   F->insert(MBBIter, XMMSaveMBB);
17967   F->insert(MBBIter, EndMBB);
17968
17969   // Transfer the remainder of MBB and its successor edges to EndMBB.
17970   EndMBB->splice(EndMBB->begin(), MBB,
17971                  std::next(MachineBasicBlock::iterator(MI)), MBB->end());
17972   EndMBB->transferSuccessorsAndUpdatePHIs(MBB);
17973
17974   // The original block will now fall through to the XMM save block.
17975   MBB->addSuccessor(XMMSaveMBB);
17976   // The XMMSaveMBB will fall through to the end block.
17977   XMMSaveMBB->addSuccessor(EndMBB);
17978
17979   // Now add the instructions.
17980   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
17981   DebugLoc DL = MI->getDebugLoc();
17982
17983   unsigned CountReg = MI->getOperand(0).getReg();
17984   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
17985   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
17986
17987   if (!Subtarget->isTargetWin64()) {
17988     // If %al is 0, branch around the XMM save block.
17989     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
17990     BuildMI(MBB, DL, TII->get(X86::JE_1)).addMBB(EndMBB);
17991     MBB->addSuccessor(EndMBB);
17992   }
17993
17994   // Make sure the last operand is EFLAGS, which gets clobbered by the branch
17995   // that was just emitted, but clearly shouldn't be "saved".
17996   assert((MI->getNumOperands() <= 3 ||
17997           !MI->getOperand(MI->getNumOperands() - 1).isReg() ||
17998           MI->getOperand(MI->getNumOperands() - 1).getReg() == X86::EFLAGS)
17999          && "Expected last argument to be EFLAGS");
18000   unsigned MOVOpc = Subtarget->hasFp256() ? X86::VMOVAPSmr : X86::MOVAPSmr;
18001   // In the XMM save block, save all the XMM argument registers.
18002   for (int i = 3, e = MI->getNumOperands() - 1; i != e; ++i) {
18003     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
18004     MachineMemOperand *MMO =
18005       F->getMachineMemOperand(
18006           MachinePointerInfo::getFixedStack(RegSaveFrameIndex, Offset),
18007         MachineMemOperand::MOStore,
18008         /*Size=*/16, /*Align=*/16);
18009     BuildMI(XMMSaveMBB, DL, TII->get(MOVOpc))
18010       .addFrameIndex(RegSaveFrameIndex)
18011       .addImm(/*Scale=*/1)
18012       .addReg(/*IndexReg=*/0)
18013       .addImm(/*Disp=*/Offset)
18014       .addReg(/*Segment=*/0)
18015       .addReg(MI->getOperand(i).getReg())
18016       .addMemOperand(MMO);
18017   }
18018
18019   MI->eraseFromParent();   // The pseudo instruction is gone now.
18020
18021   return EndMBB;
18022 }
18023
18024 // The EFLAGS operand of SelectItr might be missing a kill marker
18025 // because there were multiple uses of EFLAGS, and ISel didn't know
18026 // which to mark. Figure out whether SelectItr should have had a
18027 // kill marker, and set it if it should. Returns the correct kill
18028 // marker value.
18029 static bool checkAndUpdateEFLAGSKill(MachineBasicBlock::iterator SelectItr,
18030                                      MachineBasicBlock* BB,
18031                                      const TargetRegisterInfo* TRI) {
18032   // Scan forward through BB for a use/def of EFLAGS.
18033   MachineBasicBlock::iterator miI(std::next(SelectItr));
18034   for (MachineBasicBlock::iterator miE = BB->end(); miI != miE; ++miI) {
18035     const MachineInstr& mi = *miI;
18036     if (mi.readsRegister(X86::EFLAGS))
18037       return false;
18038     if (mi.definesRegister(X86::EFLAGS))
18039       break; // Should have kill-flag - update below.
18040   }
18041
18042   // If we hit the end of the block, check whether EFLAGS is live into a
18043   // successor.
18044   if (miI == BB->end()) {
18045     for (MachineBasicBlock::succ_iterator sItr = BB->succ_begin(),
18046                                           sEnd = BB->succ_end();
18047          sItr != sEnd; ++sItr) {
18048       MachineBasicBlock* succ = *sItr;
18049       if (succ->isLiveIn(X86::EFLAGS))
18050         return false;
18051     }
18052   }
18053
18054   // We found a def, or hit the end of the basic block and EFLAGS wasn't live
18055   // out. SelectMI should have a kill flag on EFLAGS.
18056   SelectItr->addRegisterKilled(X86::EFLAGS, TRI);
18057   return true;
18058 }
18059
18060 MachineBasicBlock *
18061 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
18062                                      MachineBasicBlock *BB) const {
18063   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18064   DebugLoc DL = MI->getDebugLoc();
18065
18066   // To "insert" a SELECT_CC instruction, we actually have to insert the
18067   // diamond control-flow pattern.  The incoming instruction knows the
18068   // destination vreg to set, the condition code register to branch on, the
18069   // true/false values to select between, and a branch opcode to use.
18070   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18071   MachineFunction::iterator It = BB;
18072   ++It;
18073
18074   //  thisMBB:
18075   //  ...
18076   //   TrueVal = ...
18077   //   cmpTY ccX, r1, r2
18078   //   bCC copy1MBB
18079   //   fallthrough --> copy0MBB
18080   MachineBasicBlock *thisMBB = BB;
18081   MachineFunction *F = BB->getParent();
18082   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
18083   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
18084   F->insert(It, copy0MBB);
18085   F->insert(It, sinkMBB);
18086
18087   // If the EFLAGS register isn't dead in the terminator, then claim that it's
18088   // live into the sink and copy blocks.
18089   const TargetRegisterInfo *TRI = Subtarget->getRegisterInfo();
18090   if (!MI->killsRegister(X86::EFLAGS) &&
18091       !checkAndUpdateEFLAGSKill(MI, BB, TRI)) {
18092     copy0MBB->addLiveIn(X86::EFLAGS);
18093     sinkMBB->addLiveIn(X86::EFLAGS);
18094   }
18095
18096   // Transfer the remainder of BB and its successor edges to sinkMBB.
18097   sinkMBB->splice(sinkMBB->begin(), BB,
18098                   std::next(MachineBasicBlock::iterator(MI)), BB->end());
18099   sinkMBB->transferSuccessorsAndUpdatePHIs(BB);
18100
18101   // Add the true and fallthrough blocks as its successors.
18102   BB->addSuccessor(copy0MBB);
18103   BB->addSuccessor(sinkMBB);
18104
18105   // Create the conditional branch instruction.
18106   unsigned Opc =
18107     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
18108   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
18109
18110   //  copy0MBB:
18111   //   %FalseValue = ...
18112   //   # fallthrough to sinkMBB
18113   copy0MBB->addSuccessor(sinkMBB);
18114
18115   //  sinkMBB:
18116   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
18117   //  ...
18118   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18119           TII->get(X86::PHI), MI->getOperand(0).getReg())
18120     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
18121     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
18122
18123   MI->eraseFromParent();   // The pseudo instruction is gone now.
18124   return sinkMBB;
18125 }
18126
18127 MachineBasicBlock *
18128 X86TargetLowering::EmitLoweredSegAlloca(MachineInstr *MI,
18129                                         MachineBasicBlock *BB) const {
18130   MachineFunction *MF = BB->getParent();
18131   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18132   DebugLoc DL = MI->getDebugLoc();
18133   const BasicBlock *LLVM_BB = BB->getBasicBlock();
18134
18135   assert(MF->shouldSplitStack());
18136
18137   const bool Is64Bit = Subtarget->is64Bit();
18138   const bool IsLP64 = Subtarget->isTarget64BitLP64();
18139
18140   const unsigned TlsReg = Is64Bit ? X86::FS : X86::GS;
18141   const unsigned TlsOffset = IsLP64 ? 0x70 : Is64Bit ? 0x40 : 0x30;
18142
18143   // BB:
18144   //  ... [Till the alloca]
18145   // If stacklet is not large enough, jump to mallocMBB
18146   //
18147   // bumpMBB:
18148   //  Allocate by subtracting from RSP
18149   //  Jump to continueMBB
18150   //
18151   // mallocMBB:
18152   //  Allocate by call to runtime
18153   //
18154   // continueMBB:
18155   //  ...
18156   //  [rest of original BB]
18157   //
18158
18159   MachineBasicBlock *mallocMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18160   MachineBasicBlock *bumpMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18161   MachineBasicBlock *continueMBB = MF->CreateMachineBasicBlock(LLVM_BB);
18162
18163   MachineRegisterInfo &MRI = MF->getRegInfo();
18164   const TargetRegisterClass *AddrRegClass =
18165     getRegClassFor(getPointerTy());
18166
18167   unsigned mallocPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18168     bumpSPPtrVReg = MRI.createVirtualRegister(AddrRegClass),
18169     tmpSPVReg = MRI.createVirtualRegister(AddrRegClass),
18170     SPLimitVReg = MRI.createVirtualRegister(AddrRegClass),
18171     sizeVReg = MI->getOperand(1).getReg(),
18172     physSPReg = IsLP64 || Subtarget->isTargetNaCl64() ? X86::RSP : X86::ESP;
18173
18174   MachineFunction::iterator MBBIter = BB;
18175   ++MBBIter;
18176
18177   MF->insert(MBBIter, bumpMBB);
18178   MF->insert(MBBIter, mallocMBB);
18179   MF->insert(MBBIter, continueMBB);
18180
18181   continueMBB->splice(continueMBB->begin(), BB,
18182                       std::next(MachineBasicBlock::iterator(MI)), BB->end());
18183   continueMBB->transferSuccessorsAndUpdatePHIs(BB);
18184
18185   // Add code to the main basic block to check if the stack limit has been hit,
18186   // and if so, jump to mallocMBB otherwise to bumpMBB.
18187   BuildMI(BB, DL, TII->get(TargetOpcode::COPY), tmpSPVReg).addReg(physSPReg);
18188   BuildMI(BB, DL, TII->get(IsLP64 ? X86::SUB64rr:X86::SUB32rr), SPLimitVReg)
18189     .addReg(tmpSPVReg).addReg(sizeVReg);
18190   BuildMI(BB, DL, TII->get(IsLP64 ? X86::CMP64mr:X86::CMP32mr))
18191     .addReg(0).addImm(1).addReg(0).addImm(TlsOffset).addReg(TlsReg)
18192     .addReg(SPLimitVReg);
18193   BuildMI(BB, DL, TII->get(X86::JG_1)).addMBB(mallocMBB);
18194
18195   // bumpMBB simply decreases the stack pointer, since we know the current
18196   // stacklet has enough space.
18197   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), physSPReg)
18198     .addReg(SPLimitVReg);
18199   BuildMI(bumpMBB, DL, TII->get(TargetOpcode::COPY), bumpSPPtrVReg)
18200     .addReg(SPLimitVReg);
18201   BuildMI(bumpMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18202
18203   // Calls into a routine in libgcc to allocate more space from the heap.
18204   const uint32_t *RegMask =
18205       Subtarget->getRegisterInfo()->getCallPreservedMask(CallingConv::C);
18206   if (IsLP64) {
18207     BuildMI(mallocMBB, DL, TII->get(X86::MOV64rr), X86::RDI)
18208       .addReg(sizeVReg);
18209     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18210       .addExternalSymbol("__morestack_allocate_stack_space")
18211       .addRegMask(RegMask)
18212       .addReg(X86::RDI, RegState::Implicit)
18213       .addReg(X86::RAX, RegState::ImplicitDefine);
18214   } else if (Is64Bit) {
18215     BuildMI(mallocMBB, DL, TII->get(X86::MOV32rr), X86::EDI)
18216       .addReg(sizeVReg);
18217     BuildMI(mallocMBB, DL, TII->get(X86::CALL64pcrel32))
18218       .addExternalSymbol("__morestack_allocate_stack_space")
18219       .addRegMask(RegMask)
18220       .addReg(X86::EDI, RegState::Implicit)
18221       .addReg(X86::EAX, RegState::ImplicitDefine);
18222   } else {
18223     BuildMI(mallocMBB, DL, TII->get(X86::SUB32ri), physSPReg).addReg(physSPReg)
18224       .addImm(12);
18225     BuildMI(mallocMBB, DL, TII->get(X86::PUSH32r)).addReg(sizeVReg);
18226     BuildMI(mallocMBB, DL, TII->get(X86::CALLpcrel32))
18227       .addExternalSymbol("__morestack_allocate_stack_space")
18228       .addRegMask(RegMask)
18229       .addReg(X86::EAX, RegState::ImplicitDefine);
18230   }
18231
18232   if (!Is64Bit)
18233     BuildMI(mallocMBB, DL, TII->get(X86::ADD32ri), physSPReg).addReg(physSPReg)
18234       .addImm(16);
18235
18236   BuildMI(mallocMBB, DL, TII->get(TargetOpcode::COPY), mallocPtrVReg)
18237     .addReg(IsLP64 ? X86::RAX : X86::EAX);
18238   BuildMI(mallocMBB, DL, TII->get(X86::JMP_1)).addMBB(continueMBB);
18239
18240   // Set up the CFG correctly.
18241   BB->addSuccessor(bumpMBB);
18242   BB->addSuccessor(mallocMBB);
18243   mallocMBB->addSuccessor(continueMBB);
18244   bumpMBB->addSuccessor(continueMBB);
18245
18246   // Take care of the PHI nodes.
18247   BuildMI(*continueMBB, continueMBB->begin(), DL, TII->get(X86::PHI),
18248           MI->getOperand(0).getReg())
18249     .addReg(mallocPtrVReg).addMBB(mallocMBB)
18250     .addReg(bumpSPPtrVReg).addMBB(bumpMBB);
18251
18252   // Delete the original pseudo instruction.
18253   MI->eraseFromParent();
18254
18255   // And we're done.
18256   return continueMBB;
18257 }
18258
18259 MachineBasicBlock *
18260 X86TargetLowering::EmitLoweredWinAlloca(MachineInstr *MI,
18261                                         MachineBasicBlock *BB) const {
18262   DebugLoc DL = MI->getDebugLoc();
18263
18264   assert(!Subtarget->isTargetMachO());
18265
18266   X86FrameLowering::emitStackProbeCall(*BB->getParent(), *BB, MI, DL);
18267
18268   MI->eraseFromParent();   // The pseudo instruction is gone now.
18269   return BB;
18270 }
18271
18272 MachineBasicBlock *
18273 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
18274                                       MachineBasicBlock *BB) const {
18275   // This is pretty easy.  We're taking the value that we received from
18276   // our load from the relocation, sticking it in either RDI (x86-64)
18277   // or EAX and doing an indirect call.  The return value will then
18278   // be in the normal return register.
18279   MachineFunction *F = BB->getParent();
18280   const X86InstrInfo *TII = Subtarget->getInstrInfo();
18281   DebugLoc DL = MI->getDebugLoc();
18282
18283   assert(Subtarget->isTargetDarwin() && "Darwin only instr emitted?");
18284   assert(MI->getOperand(3).isGlobal() && "This should be a global");
18285
18286   // Get a register mask for the lowered call.
18287   // FIXME: The 32-bit calls have non-standard calling conventions. Use a
18288   // proper register mask.
18289   const uint32_t *RegMask =
18290       Subtarget->getRegisterInfo()->getCallPreservedMask(CallingConv::C);
18291   if (Subtarget->is64Bit()) {
18292     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18293                                       TII->get(X86::MOV64rm), X86::RDI)
18294     .addReg(X86::RIP)
18295     .addImm(0).addReg(0)
18296     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18297                       MI->getOperand(3).getTargetFlags())
18298     .addReg(0);
18299     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL64m));
18300     addDirectMem(MIB, X86::RDI);
18301     MIB.addReg(X86::RAX, RegState::ImplicitDefine).addRegMask(RegMask);
18302   } else if (F->getTarget().getRelocationModel() != Reloc::PIC_) {
18303     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18304                                       TII->get(X86::MOV32rm), X86::EAX)
18305     .addReg(0)
18306     .addImm(0).addReg(0)
18307     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18308                       MI->getOperand(3).getTargetFlags())
18309     .addReg(0);
18310     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18311     addDirectMem(MIB, X86::EAX);
18312     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18313   } else {
18314     MachineInstrBuilder MIB = BuildMI(*BB, MI, DL,
18315                                       TII->get(X86::MOV32rm), X86::EAX)
18316     .addReg(TII->getGlobalBaseReg(F))
18317     .addImm(0).addReg(0)
18318     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
18319                       MI->getOperand(3).getTargetFlags())
18320     .addReg(0);
18321     MIB = BuildMI(*BB, MI, DL, TII->get(X86::CALL32m));
18322     addDirectMem(MIB, X86::EAX);
18323     MIB.addReg(X86::EAX, RegState::ImplicitDefine).addRegMask(RegMask);
18324   }
18325
18326   MI->eraseFromParent(); // The pseudo instruction is gone now.
18327   return BB;
18328 }
18329
18330 MachineBasicBlock *
18331 X86TargetLowering::emitEHSjLjSetJmp(MachineInstr *MI,
18332                                     MachineBasicBlock *MBB) const {
18333   DebugLoc DL = MI->getDebugLoc();
18334   MachineFunction *MF = MBB->getParent();
18335   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18336   MachineRegisterInfo &MRI = MF->getRegInfo();
18337
18338   const BasicBlock *BB = MBB->getBasicBlock();
18339   MachineFunction::iterator I = MBB;
18340   ++I;
18341
18342   // Memory Reference
18343   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18344   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18345
18346   unsigned DstReg;
18347   unsigned MemOpndSlot = 0;
18348
18349   unsigned CurOp = 0;
18350
18351   DstReg = MI->getOperand(CurOp++).getReg();
18352   const TargetRegisterClass *RC = MRI.getRegClass(DstReg);
18353   assert(RC->hasType(MVT::i32) && "Invalid destination!");
18354   unsigned mainDstReg = MRI.createVirtualRegister(RC);
18355   unsigned restoreDstReg = MRI.createVirtualRegister(RC);
18356
18357   MemOpndSlot = CurOp;
18358
18359   MVT PVT = getPointerTy();
18360   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18361          "Invalid Pointer Size!");
18362
18363   // For v = setjmp(buf), we generate
18364   //
18365   // thisMBB:
18366   //  buf[LabelOffset] = restoreMBB
18367   //  SjLjSetup restoreMBB
18368   //
18369   // mainMBB:
18370   //  v_main = 0
18371   //
18372   // sinkMBB:
18373   //  v = phi(main, restore)
18374   //
18375   // restoreMBB:
18376   //  if base pointer being used, load it from frame
18377   //  v_restore = 1
18378
18379   MachineBasicBlock *thisMBB = MBB;
18380   MachineBasicBlock *mainMBB = MF->CreateMachineBasicBlock(BB);
18381   MachineBasicBlock *sinkMBB = MF->CreateMachineBasicBlock(BB);
18382   MachineBasicBlock *restoreMBB = MF->CreateMachineBasicBlock(BB);
18383   MF->insert(I, mainMBB);
18384   MF->insert(I, sinkMBB);
18385   MF->push_back(restoreMBB);
18386
18387   MachineInstrBuilder MIB;
18388
18389   // Transfer the remainder of BB and its successor edges to sinkMBB.
18390   sinkMBB->splice(sinkMBB->begin(), MBB,
18391                   std::next(MachineBasicBlock::iterator(MI)), MBB->end());
18392   sinkMBB->transferSuccessorsAndUpdatePHIs(MBB);
18393
18394   // thisMBB:
18395   unsigned PtrStoreOpc = 0;
18396   unsigned LabelReg = 0;
18397   const int64_t LabelOffset = 1 * PVT.getStoreSize();
18398   Reloc::Model RM = MF->getTarget().getRelocationModel();
18399   bool UseImmLabel = (MF->getTarget().getCodeModel() == CodeModel::Small) &&
18400                      (RM == Reloc::Static || RM == Reloc::DynamicNoPIC);
18401
18402   // Prepare IP either in reg or imm.
18403   if (!UseImmLabel) {
18404     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mr : X86::MOV32mr;
18405     const TargetRegisterClass *PtrRC = getRegClassFor(PVT);
18406     LabelReg = MRI.createVirtualRegister(PtrRC);
18407     if (Subtarget->is64Bit()) {
18408       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA64r), LabelReg)
18409               .addReg(X86::RIP)
18410               .addImm(0)
18411               .addReg(0)
18412               .addMBB(restoreMBB)
18413               .addReg(0);
18414     } else {
18415       const X86InstrInfo *XII = static_cast<const X86InstrInfo*>(TII);
18416       MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::LEA32r), LabelReg)
18417               .addReg(XII->getGlobalBaseReg(MF))
18418               .addImm(0)
18419               .addReg(0)
18420               .addMBB(restoreMBB, Subtarget->ClassifyBlockAddressReference())
18421               .addReg(0);
18422     }
18423   } else
18424     PtrStoreOpc = (PVT == MVT::i64) ? X86::MOV64mi32 : X86::MOV32mi;
18425   // Store IP
18426   MIB = BuildMI(*thisMBB, MI, DL, TII->get(PtrStoreOpc));
18427   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18428     if (i == X86::AddrDisp)
18429       MIB.addDisp(MI->getOperand(MemOpndSlot + i), LabelOffset);
18430     else
18431       MIB.addOperand(MI->getOperand(MemOpndSlot + i));
18432   }
18433   if (!UseImmLabel)
18434     MIB.addReg(LabelReg);
18435   else
18436     MIB.addMBB(restoreMBB);
18437   MIB.setMemRefs(MMOBegin, MMOEnd);
18438   // Setup
18439   MIB = BuildMI(*thisMBB, MI, DL, TII->get(X86::EH_SjLj_Setup))
18440           .addMBB(restoreMBB);
18441
18442   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
18443   MIB.addRegMask(RegInfo->getNoPreservedMask());
18444   thisMBB->addSuccessor(mainMBB);
18445   thisMBB->addSuccessor(restoreMBB);
18446
18447   // mainMBB:
18448   //  EAX = 0
18449   BuildMI(mainMBB, DL, TII->get(X86::MOV32r0), mainDstReg);
18450   mainMBB->addSuccessor(sinkMBB);
18451
18452   // sinkMBB:
18453   BuildMI(*sinkMBB, sinkMBB->begin(), DL,
18454           TII->get(X86::PHI), DstReg)
18455     .addReg(mainDstReg).addMBB(mainMBB)
18456     .addReg(restoreDstReg).addMBB(restoreMBB);
18457
18458   // restoreMBB:
18459   if (RegInfo->hasBasePointer(*MF)) {
18460     const bool Uses64BitFramePtr =
18461         Subtarget->isTarget64BitLP64() || Subtarget->isTargetNaCl64();
18462     X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
18463     X86FI->setRestoreBasePointer(MF);
18464     unsigned FramePtr = RegInfo->getFrameRegister(*MF);
18465     unsigned BasePtr = RegInfo->getBaseRegister();
18466     unsigned Opm = Uses64BitFramePtr ? X86::MOV64rm : X86::MOV32rm;
18467     addRegOffset(BuildMI(restoreMBB, DL, TII->get(Opm), BasePtr),
18468                  FramePtr, true, X86FI->getRestoreBasePointerOffset())
18469       .setMIFlag(MachineInstr::FrameSetup);
18470   }
18471   BuildMI(restoreMBB, DL, TII->get(X86::MOV32ri), restoreDstReg).addImm(1);
18472   BuildMI(restoreMBB, DL, TII->get(X86::JMP_1)).addMBB(sinkMBB);
18473   restoreMBB->addSuccessor(sinkMBB);
18474
18475   MI->eraseFromParent();
18476   return sinkMBB;
18477 }
18478
18479 MachineBasicBlock *
18480 X86TargetLowering::emitEHSjLjLongJmp(MachineInstr *MI,
18481                                      MachineBasicBlock *MBB) const {
18482   DebugLoc DL = MI->getDebugLoc();
18483   MachineFunction *MF = MBB->getParent();
18484   const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18485   MachineRegisterInfo &MRI = MF->getRegInfo();
18486
18487   // Memory Reference
18488   MachineInstr::mmo_iterator MMOBegin = MI->memoperands_begin();
18489   MachineInstr::mmo_iterator MMOEnd = MI->memoperands_end();
18490
18491   MVT PVT = getPointerTy();
18492   assert((PVT == MVT::i64 || PVT == MVT::i32) &&
18493          "Invalid Pointer Size!");
18494
18495   const TargetRegisterClass *RC =
18496     (PVT == MVT::i64) ? &X86::GR64RegClass : &X86::GR32RegClass;
18497   unsigned Tmp = MRI.createVirtualRegister(RC);
18498   // Since FP is only updated here but NOT referenced, it's treated as GPR.
18499   const X86RegisterInfo *RegInfo = Subtarget->getRegisterInfo();
18500   unsigned FP = (PVT == MVT::i64) ? X86::RBP : X86::EBP;
18501   unsigned SP = RegInfo->getStackRegister();
18502
18503   MachineInstrBuilder MIB;
18504
18505   const int64_t LabelOffset = 1 * PVT.getStoreSize();
18506   const int64_t SPOffset = 2 * PVT.getStoreSize();
18507
18508   unsigned PtrLoadOpc = (PVT == MVT::i64) ? X86::MOV64rm : X86::MOV32rm;
18509   unsigned IJmpOpc = (PVT == MVT::i64) ? X86::JMP64r : X86::JMP32r;
18510
18511   // Reload FP
18512   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), FP);
18513   for (unsigned i = 0; i < X86::AddrNumOperands; ++i)
18514     MIB.addOperand(MI->getOperand(i));
18515   MIB.setMemRefs(MMOBegin, MMOEnd);
18516   // Reload IP
18517   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), Tmp);
18518   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18519     if (i == X86::AddrDisp)
18520       MIB.addDisp(MI->getOperand(i), LabelOffset);
18521     else
18522       MIB.addOperand(MI->getOperand(i));
18523   }
18524   MIB.setMemRefs(MMOBegin, MMOEnd);
18525   // Reload SP
18526   MIB = BuildMI(*MBB, MI, DL, TII->get(PtrLoadOpc), SP);
18527   for (unsigned i = 0; i < X86::AddrNumOperands; ++i) {
18528     if (i == X86::AddrDisp)
18529       MIB.addDisp(MI->getOperand(i), SPOffset);
18530     else
18531       MIB.addOperand(MI->getOperand(i));
18532   }
18533   MIB.setMemRefs(MMOBegin, MMOEnd);
18534   // Jump
18535   BuildMI(*MBB, MI, DL, TII->get(IJmpOpc)).addReg(Tmp);
18536
18537   MI->eraseFromParent();
18538   return MBB;
18539 }
18540
18541 // Replace 213-type (isel default) FMA3 instructions with 231-type for
18542 // accumulator loops. Writing back to the accumulator allows the coalescer
18543 // to remove extra copies in the loop.
18544 MachineBasicBlock *
18545 X86TargetLowering::emitFMA3Instr(MachineInstr *MI,
18546                                  MachineBasicBlock *MBB) const {
18547   MachineOperand &AddendOp = MI->getOperand(3);
18548
18549   // Bail out early if the addend isn't a register - we can't switch these.
18550   if (!AddendOp.isReg())
18551     return MBB;
18552
18553   MachineFunction &MF = *MBB->getParent();
18554   MachineRegisterInfo &MRI = MF.getRegInfo();
18555
18556   // Check whether the addend is defined by a PHI:
18557   assert(MRI.hasOneDef(AddendOp.getReg()) && "Multiple defs in SSA?");
18558   MachineInstr &AddendDef = *MRI.def_instr_begin(AddendOp.getReg());
18559   if (!AddendDef.isPHI())
18560     return MBB;
18561
18562   // Look for the following pattern:
18563   // loop:
18564   //   %addend = phi [%entry, 0], [%loop, %result]
18565   //   ...
18566   //   %result<tied1> = FMA213 %m2<tied0>, %m1, %addend
18567
18568   // Replace with:
18569   //   loop:
18570   //   %addend = phi [%entry, 0], [%loop, %result]
18571   //   ...
18572   //   %result<tied1> = FMA231 %addend<tied0>, %m1, %m2
18573
18574   for (unsigned i = 1, e = AddendDef.getNumOperands(); i < e; i += 2) {
18575     assert(AddendDef.getOperand(i).isReg());
18576     MachineOperand PHISrcOp = AddendDef.getOperand(i);
18577     MachineInstr &PHISrcInst = *MRI.def_instr_begin(PHISrcOp.getReg());
18578     if (&PHISrcInst == MI) {
18579       // Found a matching instruction.
18580       unsigned NewFMAOpc = 0;
18581       switch (MI->getOpcode()) {
18582         case X86::VFMADDPDr213r: NewFMAOpc = X86::VFMADDPDr231r; break;
18583         case X86::VFMADDPSr213r: NewFMAOpc = X86::VFMADDPSr231r; break;
18584         case X86::VFMADDSDr213r: NewFMAOpc = X86::VFMADDSDr231r; break;
18585         case X86::VFMADDSSr213r: NewFMAOpc = X86::VFMADDSSr231r; break;
18586         case X86::VFMSUBPDr213r: NewFMAOpc = X86::VFMSUBPDr231r; break;
18587         case X86::VFMSUBPSr213r: NewFMAOpc = X86::VFMSUBPSr231r; break;
18588         case X86::VFMSUBSDr213r: NewFMAOpc = X86::VFMSUBSDr231r; break;
18589         case X86::VFMSUBSSr213r: NewFMAOpc = X86::VFMSUBSSr231r; break;
18590         case X86::VFNMADDPDr213r: NewFMAOpc = X86::VFNMADDPDr231r; break;
18591         case X86::VFNMADDPSr213r: NewFMAOpc = X86::VFNMADDPSr231r; break;
18592         case X86::VFNMADDSDr213r: NewFMAOpc = X86::VFNMADDSDr231r; break;
18593         case X86::VFNMADDSSr213r: NewFMAOpc = X86::VFNMADDSSr231r; break;
18594         case X86::VFNMSUBPDr213r: NewFMAOpc = X86::VFNMSUBPDr231r; break;
18595         case X86::VFNMSUBPSr213r: NewFMAOpc = X86::VFNMSUBPSr231r; break;
18596         case X86::VFNMSUBSDr213r: NewFMAOpc = X86::VFNMSUBSDr231r; break;
18597         case X86::VFNMSUBSSr213r: NewFMAOpc = X86::VFNMSUBSSr231r; break;
18598         case X86::VFMADDSUBPDr213r: NewFMAOpc = X86::VFMADDSUBPDr231r; break;
18599         case X86::VFMADDSUBPSr213r: NewFMAOpc = X86::VFMADDSUBPSr231r; break;
18600         case X86::VFMSUBADDPDr213r: NewFMAOpc = X86::VFMSUBADDPDr231r; break;
18601         case X86::VFMSUBADDPSr213r: NewFMAOpc = X86::VFMSUBADDPSr231r; break;
18602
18603         case X86::VFMADDPDr213rY: NewFMAOpc = X86::VFMADDPDr231rY; break;
18604         case X86::VFMADDPSr213rY: NewFMAOpc = X86::VFMADDPSr231rY; break;
18605         case X86::VFMSUBPDr213rY: NewFMAOpc = X86::VFMSUBPDr231rY; break;
18606         case X86::VFMSUBPSr213rY: NewFMAOpc = X86::VFMSUBPSr231rY; break;
18607         case X86::VFNMADDPDr213rY: NewFMAOpc = X86::VFNMADDPDr231rY; break;
18608         case X86::VFNMADDPSr213rY: NewFMAOpc = X86::VFNMADDPSr231rY; break;
18609         case X86::VFNMSUBPDr213rY: NewFMAOpc = X86::VFNMSUBPDr231rY; break;
18610         case X86::VFNMSUBPSr213rY: NewFMAOpc = X86::VFNMSUBPSr231rY; break;
18611         case X86::VFMADDSUBPDr213rY: NewFMAOpc = X86::VFMADDSUBPDr231rY; break;
18612         case X86::VFMADDSUBPSr213rY: NewFMAOpc = X86::VFMADDSUBPSr231rY; break;
18613         case X86::VFMSUBADDPDr213rY: NewFMAOpc = X86::VFMSUBADDPDr231rY; break;
18614         case X86::VFMSUBADDPSr213rY: NewFMAOpc = X86::VFMSUBADDPSr231rY; break;
18615         default: llvm_unreachable("Unrecognized FMA variant.");
18616       }
18617
18618       const TargetInstrInfo &TII = *Subtarget->getInstrInfo();
18619       MachineInstrBuilder MIB =
18620         BuildMI(MF, MI->getDebugLoc(), TII.get(NewFMAOpc))
18621         .addOperand(MI->getOperand(0))
18622         .addOperand(MI->getOperand(3))
18623         .addOperand(MI->getOperand(2))
18624         .addOperand(MI->getOperand(1));
18625       MBB->insert(MachineBasicBlock::iterator(MI), MIB);
18626       MI->eraseFromParent();
18627     }
18628   }
18629
18630   return MBB;
18631 }
18632
18633 MachineBasicBlock *
18634 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
18635                                                MachineBasicBlock *BB) const {
18636   switch (MI->getOpcode()) {
18637   default: llvm_unreachable("Unexpected instr type to insert");
18638   case X86::TAILJMPd64:
18639   case X86::TAILJMPr64:
18640   case X86::TAILJMPm64:
18641   case X86::TAILJMPd64_REX:
18642   case X86::TAILJMPr64_REX:
18643   case X86::TAILJMPm64_REX:
18644     llvm_unreachable("TAILJMP64 would not be touched here.");
18645   case X86::TCRETURNdi64:
18646   case X86::TCRETURNri64:
18647   case X86::TCRETURNmi64:
18648     return BB;
18649   case X86::WIN_ALLOCA:
18650     return EmitLoweredWinAlloca(MI, BB);
18651   case X86::SEG_ALLOCA_32:
18652   case X86::SEG_ALLOCA_64:
18653     return EmitLoweredSegAlloca(MI, BB);
18654   case X86::TLSCall_32:
18655   case X86::TLSCall_64:
18656     return EmitLoweredTLSCall(MI, BB);
18657   case X86::CMOV_GR8:
18658   case X86::CMOV_FR32:
18659   case X86::CMOV_FR64:
18660   case X86::CMOV_V4F32:
18661   case X86::CMOV_V2F64:
18662   case X86::CMOV_V2I64:
18663   case X86::CMOV_V8F32:
18664   case X86::CMOV_V4F64:
18665   case X86::CMOV_V4I64:
18666   case X86::CMOV_V16F32:
18667   case X86::CMOV_V8F64:
18668   case X86::CMOV_V8I64:
18669   case X86::CMOV_GR16:
18670   case X86::CMOV_GR32:
18671   case X86::CMOV_RFP32:
18672   case X86::CMOV_RFP64:
18673   case X86::CMOV_RFP80:
18674     return EmitLoweredSelect(MI, BB);
18675
18676   case X86::FP32_TO_INT16_IN_MEM:
18677   case X86::FP32_TO_INT32_IN_MEM:
18678   case X86::FP32_TO_INT64_IN_MEM:
18679   case X86::FP64_TO_INT16_IN_MEM:
18680   case X86::FP64_TO_INT32_IN_MEM:
18681   case X86::FP64_TO_INT64_IN_MEM:
18682   case X86::FP80_TO_INT16_IN_MEM:
18683   case X86::FP80_TO_INT32_IN_MEM:
18684   case X86::FP80_TO_INT64_IN_MEM: {
18685     MachineFunction *F = BB->getParent();
18686     const TargetInstrInfo *TII = Subtarget->getInstrInfo();
18687     DebugLoc DL = MI->getDebugLoc();
18688
18689     // Change the floating point control register to use "round towards zero"
18690     // mode when truncating to an integer value.
18691     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
18692     addFrameReference(BuildMI(*BB, MI, DL,
18693                               TII->get(X86::FNSTCW16m)), CWFrameIdx);
18694
18695     // Load the old value of the high byte of the control word...
18696     unsigned OldCW =
18697       F->getRegInfo().createVirtualRegister(&X86::GR16RegClass);
18698     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16rm), OldCW),
18699                       CWFrameIdx);
18700
18701     // Set the high part to be round to zero...
18702     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
18703       .addImm(0xC7F);
18704
18705     // Reload the modified control word now...
18706     addFrameReference(BuildMI(*BB, MI, DL,
18707                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18708
18709     // Restore the memory image of control word to original value
18710     addFrameReference(BuildMI(*BB, MI, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
18711       .addReg(OldCW);
18712
18713     // Get the X86 opcode to use.
18714     unsigned Opc;
18715     switch (MI->getOpcode()) {
18716     default: llvm_unreachable("illegal opcode!");
18717     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
18718     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
18719     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
18720     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
18721     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
18722     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
18723     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
18724     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
18725     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
18726     }
18727
18728     X86AddressMode AM;
18729     MachineOperand &Op = MI->getOperand(0);
18730     if (Op.isReg()) {
18731       AM.BaseType = X86AddressMode::RegBase;
18732       AM.Base.Reg = Op.getReg();
18733     } else {
18734       AM.BaseType = X86AddressMode::FrameIndexBase;
18735       AM.Base.FrameIndex = Op.getIndex();
18736     }
18737     Op = MI->getOperand(1);
18738     if (Op.isImm())
18739       AM.Scale = Op.getImm();
18740     Op = MI->getOperand(2);
18741     if (Op.isImm())
18742       AM.IndexReg = Op.getImm();
18743     Op = MI->getOperand(3);
18744     if (Op.isGlobal()) {
18745       AM.GV = Op.getGlobal();
18746     } else {
18747       AM.Disp = Op.getImm();
18748     }
18749     addFullAddress(BuildMI(*BB, MI, DL, TII->get(Opc)), AM)
18750                       .addReg(MI->getOperand(X86::AddrNumOperands).getReg());
18751
18752     // Reload the original control word now.
18753     addFrameReference(BuildMI(*BB, MI, DL,
18754                               TII->get(X86::FLDCW16m)), CWFrameIdx);
18755
18756     MI->eraseFromParent();   // The pseudo instruction is gone now.
18757     return BB;
18758   }
18759     // String/text processing lowering.
18760   case X86::PCMPISTRM128REG:
18761   case X86::VPCMPISTRM128REG:
18762   case X86::PCMPISTRM128MEM:
18763   case X86::VPCMPISTRM128MEM:
18764   case X86::PCMPESTRM128REG:
18765   case X86::VPCMPESTRM128REG:
18766   case X86::PCMPESTRM128MEM:
18767   case X86::VPCMPESTRM128MEM:
18768     assert(Subtarget->hasSSE42() &&
18769            "Target must have SSE4.2 or AVX features enabled");
18770     return EmitPCMPSTRM(MI, BB, Subtarget->getInstrInfo());
18771
18772   // String/text processing lowering.
18773   case X86::PCMPISTRIREG:
18774   case X86::VPCMPISTRIREG:
18775   case X86::PCMPISTRIMEM:
18776   case X86::VPCMPISTRIMEM:
18777   case X86::PCMPESTRIREG:
18778   case X86::VPCMPESTRIREG:
18779   case X86::PCMPESTRIMEM:
18780   case X86::VPCMPESTRIMEM:
18781     assert(Subtarget->hasSSE42() &&
18782            "Target must have SSE4.2 or AVX features enabled");
18783     return EmitPCMPSTRI(MI, BB, Subtarget->getInstrInfo());
18784
18785   // Thread synchronization.
18786   case X86::MONITOR:
18787     return EmitMonitor(MI, BB, Subtarget);
18788
18789   // xbegin
18790   case X86::XBEGIN:
18791     return EmitXBegin(MI, BB, Subtarget->getInstrInfo());
18792
18793   case X86::VASTART_SAVE_XMM_REGS:
18794     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
18795
18796   case X86::VAARG_64:
18797     return EmitVAARG64WithCustomInserter(MI, BB);
18798
18799   case X86::EH_SjLj_SetJmp32:
18800   case X86::EH_SjLj_SetJmp64:
18801     return emitEHSjLjSetJmp(MI, BB);
18802
18803   case X86::EH_SjLj_LongJmp32:
18804   case X86::EH_SjLj_LongJmp64:
18805     return emitEHSjLjLongJmp(MI, BB);
18806
18807   case TargetOpcode::STATEPOINT:
18808     // As an implementation detail, STATEPOINT shares the STACKMAP format at
18809     // this point in the process.  We diverge later.
18810     return emitPatchPoint(MI, BB);
18811
18812   case TargetOpcode::STACKMAP:
18813   case TargetOpcode::PATCHPOINT:
18814     return emitPatchPoint(MI, BB);
18815
18816   case X86::VFMADDPDr213r:
18817   case X86::VFMADDPSr213r:
18818   case X86::VFMADDSDr213r:
18819   case X86::VFMADDSSr213r:
18820   case X86::VFMSUBPDr213r:
18821   case X86::VFMSUBPSr213r:
18822   case X86::VFMSUBSDr213r:
18823   case X86::VFMSUBSSr213r:
18824   case X86::VFNMADDPDr213r:
18825   case X86::VFNMADDPSr213r:
18826   case X86::VFNMADDSDr213r:
18827   case X86::VFNMADDSSr213r:
18828   case X86::VFNMSUBPDr213r:
18829   case X86::VFNMSUBPSr213r:
18830   case X86::VFNMSUBSDr213r:
18831   case X86::VFNMSUBSSr213r:
18832   case X86::VFMADDSUBPDr213r:
18833   case X86::VFMADDSUBPSr213r:
18834   case X86::VFMSUBADDPDr213r:
18835   case X86::VFMSUBADDPSr213r:
18836   case X86::VFMADDPDr213rY:
18837   case X86::VFMADDPSr213rY:
18838   case X86::VFMSUBPDr213rY:
18839   case X86::VFMSUBPSr213rY:
18840   case X86::VFNMADDPDr213rY:
18841   case X86::VFNMADDPSr213rY:
18842   case X86::VFNMSUBPDr213rY:
18843   case X86::VFNMSUBPSr213rY:
18844   case X86::VFMADDSUBPDr213rY:
18845   case X86::VFMADDSUBPSr213rY:
18846   case X86::VFMSUBADDPDr213rY:
18847   case X86::VFMSUBADDPSr213rY:
18848     return emitFMA3Instr(MI, BB);
18849   }
18850 }
18851
18852 //===----------------------------------------------------------------------===//
18853 //                           X86 Optimization Hooks
18854 //===----------------------------------------------------------------------===//
18855
18856 void X86TargetLowering::computeKnownBitsForTargetNode(const SDValue Op,
18857                                                       APInt &KnownZero,
18858                                                       APInt &KnownOne,
18859                                                       const SelectionDAG &DAG,
18860                                                       unsigned Depth) const {
18861   unsigned BitWidth = KnownZero.getBitWidth();
18862   unsigned Opc = Op.getOpcode();
18863   assert((Opc >= ISD::BUILTIN_OP_END ||
18864           Opc == ISD::INTRINSIC_WO_CHAIN ||
18865           Opc == ISD::INTRINSIC_W_CHAIN ||
18866           Opc == ISD::INTRINSIC_VOID) &&
18867          "Should use MaskedValueIsZero if you don't know whether Op"
18868          " is a target node!");
18869
18870   KnownZero = KnownOne = APInt(BitWidth, 0);   // Don't know anything.
18871   switch (Opc) {
18872   default: break;
18873   case X86ISD::ADD:
18874   case X86ISD::SUB:
18875   case X86ISD::ADC:
18876   case X86ISD::SBB:
18877   case X86ISD::SMUL:
18878   case X86ISD::UMUL:
18879   case X86ISD::INC:
18880   case X86ISD::DEC:
18881   case X86ISD::OR:
18882   case X86ISD::XOR:
18883   case X86ISD::AND:
18884     // These nodes' second result is a boolean.
18885     if (Op.getResNo() == 0)
18886       break;
18887     // Fallthrough
18888   case X86ISD::SETCC:
18889     KnownZero |= APInt::getHighBitsSet(BitWidth, BitWidth - 1);
18890     break;
18891   case ISD::INTRINSIC_WO_CHAIN: {
18892     unsigned IntId = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
18893     unsigned NumLoBits = 0;
18894     switch (IntId) {
18895     default: break;
18896     case Intrinsic::x86_sse_movmsk_ps:
18897     case Intrinsic::x86_avx_movmsk_ps_256:
18898     case Intrinsic::x86_sse2_movmsk_pd:
18899     case Intrinsic::x86_avx_movmsk_pd_256:
18900     case Intrinsic::x86_mmx_pmovmskb:
18901     case Intrinsic::x86_sse2_pmovmskb_128:
18902     case Intrinsic::x86_avx2_pmovmskb: {
18903       // High bits of movmskp{s|d}, pmovmskb are known zero.
18904       switch (IntId) {
18905         default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
18906         case Intrinsic::x86_sse_movmsk_ps:      NumLoBits = 4; break;
18907         case Intrinsic::x86_avx_movmsk_ps_256:  NumLoBits = 8; break;
18908         case Intrinsic::x86_sse2_movmsk_pd:     NumLoBits = 2; break;
18909         case Intrinsic::x86_avx_movmsk_pd_256:  NumLoBits = 4; break;
18910         case Intrinsic::x86_mmx_pmovmskb:       NumLoBits = 8; break;
18911         case Intrinsic::x86_sse2_pmovmskb_128:  NumLoBits = 16; break;
18912         case Intrinsic::x86_avx2_pmovmskb:      NumLoBits = 32; break;
18913       }
18914       KnownZero = APInt::getHighBitsSet(BitWidth, BitWidth - NumLoBits);
18915       break;
18916     }
18917     }
18918     break;
18919   }
18920   }
18921 }
18922
18923 unsigned X86TargetLowering::ComputeNumSignBitsForTargetNode(
18924   SDValue Op,
18925   const SelectionDAG &,
18926   unsigned Depth) const {
18927   // SETCC_CARRY sets the dest to ~0 for true or 0 for false.
18928   if (Op.getOpcode() == X86ISD::SETCC_CARRY)
18929     return Op.getValueType().getScalarType().getSizeInBits();
18930
18931   // Fallback case.
18932   return 1;
18933 }
18934
18935 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
18936 /// node is a GlobalAddress + offset.
18937 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
18938                                        const GlobalValue* &GA,
18939                                        int64_t &Offset) const {
18940   if (N->getOpcode() == X86ISD::Wrapper) {
18941     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
18942       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
18943       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
18944       return true;
18945     }
18946   }
18947   return TargetLowering::isGAPlusOffset(N, GA, Offset);
18948 }
18949
18950 /// isShuffleHigh128VectorInsertLow - Checks whether the shuffle node is the
18951 /// same as extracting the high 128-bit part of 256-bit vector and then
18952 /// inserting the result into the low part of a new 256-bit vector
18953 static bool isShuffleHigh128VectorInsertLow(ShuffleVectorSDNode *SVOp) {
18954   EVT VT = SVOp->getValueType(0);
18955   unsigned NumElems = VT.getVectorNumElements();
18956
18957   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
18958   for (unsigned i = 0, j = NumElems/2; i != NumElems/2; ++i, ++j)
18959     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18960         SVOp->getMaskElt(j) >= 0)
18961       return false;
18962
18963   return true;
18964 }
18965
18966 /// isShuffleLow128VectorInsertHigh - Checks whether the shuffle node is the
18967 /// same as extracting the low 128-bit part of 256-bit vector and then
18968 /// inserting the result into the high part of a new 256-bit vector
18969 static bool isShuffleLow128VectorInsertHigh(ShuffleVectorSDNode *SVOp) {
18970   EVT VT = SVOp->getValueType(0);
18971   unsigned NumElems = VT.getVectorNumElements();
18972
18973   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
18974   for (unsigned i = NumElems/2, j = 0; i != NumElems; ++i, ++j)
18975     if (!isUndefOrEqual(SVOp->getMaskElt(i), j) ||
18976         SVOp->getMaskElt(j) >= 0)
18977       return false;
18978
18979   return true;
18980 }
18981
18982 /// PerformShuffleCombine256 - Performs shuffle combines for 256-bit vectors.
18983 static SDValue PerformShuffleCombine256(SDNode *N, SelectionDAG &DAG,
18984                                         TargetLowering::DAGCombinerInfo &DCI,
18985                                         const X86Subtarget* Subtarget) {
18986   SDLoc dl(N);
18987   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
18988   SDValue V1 = SVOp->getOperand(0);
18989   SDValue V2 = SVOp->getOperand(1);
18990   EVT VT = SVOp->getValueType(0);
18991   unsigned NumElems = VT.getVectorNumElements();
18992
18993   if (V1.getOpcode() == ISD::CONCAT_VECTORS &&
18994       V2.getOpcode() == ISD::CONCAT_VECTORS) {
18995     //
18996     //                   0,0,0,...
18997     //                      |
18998     //    V      UNDEF    BUILD_VECTOR    UNDEF
18999     //     \      /           \           /
19000     //  CONCAT_VECTOR         CONCAT_VECTOR
19001     //         \                  /
19002     //          \                /
19003     //          RESULT: V + zero extended
19004     //
19005     if (V2.getOperand(0).getOpcode() != ISD::BUILD_VECTOR ||
19006         V2.getOperand(1).getOpcode() != ISD::UNDEF ||
19007         V1.getOperand(1).getOpcode() != ISD::UNDEF)
19008       return SDValue();
19009
19010     if (!ISD::isBuildVectorAllZeros(V2.getOperand(0).getNode()))
19011       return SDValue();
19012
19013     // To match the shuffle mask, the first half of the mask should
19014     // be exactly the first vector, and all the rest a splat with the
19015     // first element of the second one.
19016     for (unsigned i = 0; i != NumElems/2; ++i)
19017       if (!isUndefOrEqual(SVOp->getMaskElt(i), i) ||
19018           !isUndefOrEqual(SVOp->getMaskElt(i+NumElems/2), NumElems))
19019         return SDValue();
19020
19021     // If V1 is coming from a vector load then just fold to a VZEXT_LOAD.
19022     if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(V1.getOperand(0))) {
19023       if (Ld->hasNUsesOfValue(1, 0)) {
19024         SDVTList Tys = DAG.getVTList(MVT::v4i64, MVT::Other);
19025         SDValue Ops[] = { Ld->getChain(), Ld->getBasePtr() };
19026         SDValue ResNode =
19027           DAG.getMemIntrinsicNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops,
19028                                   Ld->getMemoryVT(),
19029                                   Ld->getPointerInfo(),
19030                                   Ld->getAlignment(),
19031                                   false/*isVolatile*/, true/*ReadMem*/,
19032                                   false/*WriteMem*/);
19033
19034         // Make sure the newly-created LOAD is in the same position as Ld in
19035         // terms of dependency. We create a TokenFactor for Ld and ResNode,
19036         // and update uses of Ld's output chain to use the TokenFactor.
19037         if (Ld->hasAnyUseOfValue(1)) {
19038           SDValue NewChain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
19039                              SDValue(Ld, 1), SDValue(ResNode.getNode(), 1));
19040           DAG.ReplaceAllUsesOfValueWith(SDValue(Ld, 1), NewChain);
19041           DAG.UpdateNodeOperands(NewChain.getNode(), SDValue(Ld, 1),
19042                                  SDValue(ResNode.getNode(), 1));
19043         }
19044
19045         return DAG.getNode(ISD::BITCAST, dl, VT, ResNode);
19046       }
19047     }
19048
19049     // Emit a zeroed vector and insert the desired subvector on its
19050     // first half.
19051     SDValue Zeros = getZeroVector(VT, Subtarget, DAG, dl);
19052     SDValue InsV = Insert128BitVector(Zeros, V1.getOperand(0), 0, DAG, dl);
19053     return DCI.CombineTo(N, InsV);
19054   }
19055
19056   //===--------------------------------------------------------------------===//
19057   // Combine some shuffles into subvector extracts and inserts:
19058   //
19059
19060   // vector_shuffle <4, 5, 6, 7, u, u, u, u> or <2, 3, u, u>
19061   if (isShuffleHigh128VectorInsertLow(SVOp)) {
19062     SDValue V = Extract128BitVector(V1, NumElems/2, DAG, dl);
19063     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, 0, DAG, dl);
19064     return DCI.CombineTo(N, InsV);
19065   }
19066
19067   // vector_shuffle <u, u, u, u, 0, 1, 2, 3> or <u, u, 0, 1>
19068   if (isShuffleLow128VectorInsertHigh(SVOp)) {
19069     SDValue V = Extract128BitVector(V1, 0, DAG, dl);
19070     SDValue InsV = Insert128BitVector(DAG.getUNDEF(VT), V, NumElems/2, DAG, dl);
19071     return DCI.CombineTo(N, InsV);
19072   }
19073
19074   return SDValue();
19075 }
19076
19077 /// \brief Combine an arbitrary chain of shuffles into a single instruction if
19078 /// possible.
19079 ///
19080 /// This is the leaf of the recursive combinine below. When we have found some
19081 /// chain of single-use x86 shuffle instructions and accumulated the combined
19082 /// shuffle mask represented by them, this will try to pattern match that mask
19083 /// into either a single instruction if there is a special purpose instruction
19084 /// for this operation, or into a PSHUFB instruction which is a fully general
19085 /// instruction but should only be used to replace chains over a certain depth.
19086 static bool combineX86ShuffleChain(SDValue Op, SDValue Root, ArrayRef<int> Mask,
19087                                    int Depth, bool HasPSHUFB, SelectionDAG &DAG,
19088                                    TargetLowering::DAGCombinerInfo &DCI,
19089                                    const X86Subtarget *Subtarget) {
19090   assert(!Mask.empty() && "Cannot combine an empty shuffle mask!");
19091
19092   // Find the operand that enters the chain. Note that multiple uses are OK
19093   // here, we're not going to remove the operand we find.
19094   SDValue Input = Op.getOperand(0);
19095   while (Input.getOpcode() == ISD::BITCAST)
19096     Input = Input.getOperand(0);
19097
19098   MVT VT = Input.getSimpleValueType();
19099   MVT RootVT = Root.getSimpleValueType();
19100   SDLoc DL(Root);
19101
19102   // Just remove no-op shuffle masks.
19103   if (Mask.size() == 1) {
19104     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Input),
19105                   /*AddTo*/ true);
19106     return true;
19107   }
19108
19109   // Use the float domain if the operand type is a floating point type.
19110   bool FloatDomain = VT.isFloatingPoint();
19111
19112   // For floating point shuffles, we don't have free copies in the shuffle
19113   // instructions or the ability to load as part of the instruction, so
19114   // canonicalize their shuffles to UNPCK or MOV variants.
19115   //
19116   // Note that even with AVX we prefer the PSHUFD form of shuffle for integer
19117   // vectors because it can have a load folded into it that UNPCK cannot. This
19118   // doesn't preclude something switching to the shorter encoding post-RA.
19119   if (FloatDomain) {
19120     if (Mask.equals(0, 0) || Mask.equals(1, 1)) {
19121       bool Lo = Mask.equals(0, 0);
19122       unsigned Shuffle;
19123       MVT ShuffleVT;
19124       // Check if we have SSE3 which will let us use MOVDDUP. That instruction
19125       // is no slower than UNPCKLPD but has the option to fold the input operand
19126       // into even an unaligned memory load.
19127       if (Lo && Subtarget->hasSSE3()) {
19128         Shuffle = X86ISD::MOVDDUP;
19129         ShuffleVT = MVT::v2f64;
19130       } else {
19131         // We have MOVLHPS and MOVHLPS throughout SSE and they encode smaller
19132         // than the UNPCK variants.
19133         Shuffle = Lo ? X86ISD::MOVLHPS : X86ISD::MOVHLPS;
19134         ShuffleVT = MVT::v4f32;
19135       }
19136       if (Depth == 1 && Root->getOpcode() == Shuffle)
19137         return false; // Nothing to do!
19138       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19139       DCI.AddToWorklist(Op.getNode());
19140       if (Shuffle == X86ISD::MOVDDUP)
19141         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19142       else
19143         Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19144       DCI.AddToWorklist(Op.getNode());
19145       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19146                     /*AddTo*/ true);
19147       return true;
19148     }
19149     if (Subtarget->hasSSE3() &&
19150         (Mask.equals(0, 0, 2, 2) || Mask.equals(1, 1, 3, 3))) {
19151       bool Lo = Mask.equals(0, 0, 2, 2);
19152       unsigned Shuffle = Lo ? X86ISD::MOVSLDUP : X86ISD::MOVSHDUP;
19153       MVT ShuffleVT = MVT::v4f32;
19154       if (Depth == 1 && Root->getOpcode() == Shuffle)
19155         return false; // Nothing to do!
19156       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19157       DCI.AddToWorklist(Op.getNode());
19158       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op);
19159       DCI.AddToWorklist(Op.getNode());
19160       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19161                     /*AddTo*/ true);
19162       return true;
19163     }
19164     if (Mask.equals(0, 0, 1, 1) || Mask.equals(2, 2, 3, 3)) {
19165       bool Lo = Mask.equals(0, 0, 1, 1);
19166       unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19167       MVT ShuffleVT = MVT::v4f32;
19168       if (Depth == 1 && Root->getOpcode() == Shuffle)
19169         return false; // Nothing to do!
19170       Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19171       DCI.AddToWorklist(Op.getNode());
19172       Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19173       DCI.AddToWorklist(Op.getNode());
19174       DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19175                     /*AddTo*/ true);
19176       return true;
19177     }
19178   }
19179
19180   // We always canonicalize the 8 x i16 and 16 x i8 shuffles into their UNPCK
19181   // variants as none of these have single-instruction variants that are
19182   // superior to the UNPCK formulation.
19183   if (!FloatDomain &&
19184       (Mask.equals(0, 0, 1, 1, 2, 2, 3, 3) ||
19185        Mask.equals(4, 4, 5, 5, 6, 6, 7, 7) ||
19186        Mask.equals(0, 0, 1, 1, 2, 2, 3, 3, 4, 4, 5, 5, 6, 6, 7, 7) ||
19187        Mask.equals(8, 8, 9, 9, 10, 10, 11, 11, 12, 12, 13, 13, 14, 14, 15,
19188                    15))) {
19189     bool Lo = Mask[0] == 0;
19190     unsigned Shuffle = Lo ? X86ISD::UNPCKL : X86ISD::UNPCKH;
19191     if (Depth == 1 && Root->getOpcode() == Shuffle)
19192       return false; // Nothing to do!
19193     MVT ShuffleVT;
19194     switch (Mask.size()) {
19195     case 8:
19196       ShuffleVT = MVT::v8i16;
19197       break;
19198     case 16:
19199       ShuffleVT = MVT::v16i8;
19200       break;
19201     default:
19202       llvm_unreachable("Impossible mask size!");
19203     };
19204     Op = DAG.getNode(ISD::BITCAST, DL, ShuffleVT, Input);
19205     DCI.AddToWorklist(Op.getNode());
19206     Op = DAG.getNode(Shuffle, DL, ShuffleVT, Op, Op);
19207     DCI.AddToWorklist(Op.getNode());
19208     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19209                   /*AddTo*/ true);
19210     return true;
19211   }
19212
19213   // Don't try to re-form single instruction chains under any circumstances now
19214   // that we've done encoding canonicalization for them.
19215   if (Depth < 2)
19216     return false;
19217
19218   // If we have 3 or more shuffle instructions or a chain involving PSHUFB, we
19219   // can replace them with a single PSHUFB instruction profitably. Intel's
19220   // manuals suggest only using PSHUFB if doing so replacing 5 instructions, but
19221   // in practice PSHUFB tends to be *very* fast so we're more aggressive.
19222   if ((Depth >= 3 || HasPSHUFB) && Subtarget->hasSSSE3()) {
19223     SmallVector<SDValue, 16> PSHUFBMask;
19224     assert(Mask.size() <= 16 && "Can't shuffle elements smaller than bytes!");
19225     int Ratio = 16 / Mask.size();
19226     for (unsigned i = 0; i < 16; ++i) {
19227       if (Mask[i / Ratio] == SM_SentinelUndef) {
19228         PSHUFBMask.push_back(DAG.getUNDEF(MVT::i8));
19229         continue;
19230       }
19231       int M = Mask[i / Ratio] != SM_SentinelZero
19232                   ? Ratio * Mask[i / Ratio] + i % Ratio
19233                   : 255;
19234       PSHUFBMask.push_back(DAG.getConstant(M, MVT::i8));
19235     }
19236     Op = DAG.getNode(ISD::BITCAST, DL, MVT::v16i8, Input);
19237     DCI.AddToWorklist(Op.getNode());
19238     SDValue PSHUFBMaskOp =
19239         DAG.getNode(ISD::BUILD_VECTOR, DL, MVT::v16i8, PSHUFBMask);
19240     DCI.AddToWorklist(PSHUFBMaskOp.getNode());
19241     Op = DAG.getNode(X86ISD::PSHUFB, DL, MVT::v16i8, Op, PSHUFBMaskOp);
19242     DCI.AddToWorklist(Op.getNode());
19243     DCI.CombineTo(Root.getNode(), DAG.getNode(ISD::BITCAST, DL, RootVT, Op),
19244                   /*AddTo*/ true);
19245     return true;
19246   }
19247
19248   // Failed to find any combines.
19249   return false;
19250 }
19251
19252 /// \brief Fully generic combining of x86 shuffle instructions.
19253 ///
19254 /// This should be the last combine run over the x86 shuffle instructions. Once
19255 /// they have been fully optimized, this will recursively consider all chains
19256 /// of single-use shuffle instructions, build a generic model of the cumulative
19257 /// shuffle operation, and check for simpler instructions which implement this
19258 /// operation. We use this primarily for two purposes:
19259 ///
19260 /// 1) Collapse generic shuffles to specialized single instructions when
19261 ///    equivalent. In most cases, this is just an encoding size win, but
19262 ///    sometimes we will collapse multiple generic shuffles into a single
19263 ///    special-purpose shuffle.
19264 /// 2) Look for sequences of shuffle instructions with 3 or more total
19265 ///    instructions, and replace them with the slightly more expensive SSSE3
19266 ///    PSHUFB instruction if available. We do this as the last combining step
19267 ///    to ensure we avoid using PSHUFB if we can implement the shuffle with
19268 ///    a suitable short sequence of other instructions. The PHUFB will either
19269 ///    use a register or have to read from memory and so is slightly (but only
19270 ///    slightly) more expensive than the other shuffle instructions.
19271 ///
19272 /// Because this is inherently a quadratic operation (for each shuffle in
19273 /// a chain, we recurse up the chain), the depth is limited to 8 instructions.
19274 /// This should never be an issue in practice as the shuffle lowering doesn't
19275 /// produce sequences of more than 8 instructions.
19276 ///
19277 /// FIXME: We will currently miss some cases where the redundant shuffling
19278 /// would simplify under the threshold for PSHUFB formation because of
19279 /// combine-ordering. To fix this, we should do the redundant instruction
19280 /// combining in this recursive walk.
19281 static bool combineX86ShufflesRecursively(SDValue Op, SDValue Root,
19282                                           ArrayRef<int> RootMask,
19283                                           int Depth, bool HasPSHUFB,
19284                                           SelectionDAG &DAG,
19285                                           TargetLowering::DAGCombinerInfo &DCI,
19286                                           const X86Subtarget *Subtarget) {
19287   // Bound the depth of our recursive combine because this is ultimately
19288   // quadratic in nature.
19289   if (Depth > 8)
19290     return false;
19291
19292   // Directly rip through bitcasts to find the underlying operand.
19293   while (Op.getOpcode() == ISD::BITCAST && Op.getOperand(0).hasOneUse())
19294     Op = Op.getOperand(0);
19295
19296   MVT VT = Op.getSimpleValueType();
19297   if (!VT.isVector())
19298     return false; // Bail if we hit a non-vector.
19299   // FIXME: This routine should be taught about 256-bit shuffles, or a 256-bit
19300   // version should be added.
19301   if (VT.getSizeInBits() != 128)
19302     return false;
19303
19304   assert(Root.getSimpleValueType().isVector() &&
19305          "Shuffles operate on vector types!");
19306   assert(VT.getSizeInBits() == Root.getSimpleValueType().getSizeInBits() &&
19307          "Can only combine shuffles of the same vector register size.");
19308
19309   if (!isTargetShuffle(Op.getOpcode()))
19310     return false;
19311   SmallVector<int, 16> OpMask;
19312   bool IsUnary;
19313   bool HaveMask = getTargetShuffleMask(Op.getNode(), VT, OpMask, IsUnary);
19314   // We only can combine unary shuffles which we can decode the mask for.
19315   if (!HaveMask || !IsUnary)
19316     return false;
19317
19318   assert(VT.getVectorNumElements() == OpMask.size() &&
19319          "Different mask size from vector size!");
19320   assert(((RootMask.size() > OpMask.size() &&
19321            RootMask.size() % OpMask.size() == 0) ||
19322           (OpMask.size() > RootMask.size() &&
19323            OpMask.size() % RootMask.size() == 0) ||
19324           OpMask.size() == RootMask.size()) &&
19325          "The smaller number of elements must divide the larger.");
19326   int RootRatio = std::max<int>(1, OpMask.size() / RootMask.size());
19327   int OpRatio = std::max<int>(1, RootMask.size() / OpMask.size());
19328   assert(((RootRatio == 1 && OpRatio == 1) ||
19329           (RootRatio == 1) != (OpRatio == 1)) &&
19330          "Must not have a ratio for both incoming and op masks!");
19331
19332   SmallVector<int, 16> Mask;
19333   Mask.reserve(std::max(OpMask.size(), RootMask.size()));
19334
19335   // Merge this shuffle operation's mask into our accumulated mask. Note that
19336   // this shuffle's mask will be the first applied to the input, followed by the
19337   // root mask to get us all the way to the root value arrangement. The reason
19338   // for this order is that we are recursing up the operation chain.
19339   for (int i = 0, e = std::max(OpMask.size(), RootMask.size()); i < e; ++i) {
19340     int RootIdx = i / RootRatio;
19341     if (RootMask[RootIdx] < 0) {
19342       // This is a zero or undef lane, we're done.
19343       Mask.push_back(RootMask[RootIdx]);
19344       continue;
19345     }
19346
19347     int RootMaskedIdx = RootMask[RootIdx] * RootRatio + i % RootRatio;
19348     int OpIdx = RootMaskedIdx / OpRatio;
19349     if (OpMask[OpIdx] < 0) {
19350       // The incoming lanes are zero or undef, it doesn't matter which ones we
19351       // are using.
19352       Mask.push_back(OpMask[OpIdx]);
19353       continue;
19354     }
19355
19356     // Ok, we have non-zero lanes, map them through.
19357     Mask.push_back(OpMask[OpIdx] * OpRatio +
19358                    RootMaskedIdx % OpRatio);
19359   }
19360
19361   // See if we can recurse into the operand to combine more things.
19362   switch (Op.getOpcode()) {
19363     case X86ISD::PSHUFB:
19364       HasPSHUFB = true;
19365     case X86ISD::PSHUFD:
19366     case X86ISD::PSHUFHW:
19367     case X86ISD::PSHUFLW:
19368       if (Op.getOperand(0).hasOneUse() &&
19369           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19370                                         HasPSHUFB, DAG, DCI, Subtarget))
19371         return true;
19372       break;
19373
19374     case X86ISD::UNPCKL:
19375     case X86ISD::UNPCKH:
19376       assert(Op.getOperand(0) == Op.getOperand(1) && "We only combine unary shuffles!");
19377       // We can't check for single use, we have to check that this shuffle is the only user.
19378       if (Op->isOnlyUserOf(Op.getOperand(0).getNode()) &&
19379           combineX86ShufflesRecursively(Op.getOperand(0), Root, Mask, Depth + 1,
19380                                         HasPSHUFB, DAG, DCI, Subtarget))
19381           return true;
19382       break;
19383   }
19384
19385   // Minor canonicalization of the accumulated shuffle mask to make it easier
19386   // to match below. All this does is detect masks with squential pairs of
19387   // elements, and shrink them to the half-width mask. It does this in a loop
19388   // so it will reduce the size of the mask to the minimal width mask which
19389   // performs an equivalent shuffle.
19390   SmallVector<int, 16> WidenedMask;
19391   while (Mask.size() > 1 && canWidenShuffleElements(Mask, WidenedMask)) {
19392     Mask = std::move(WidenedMask);
19393     WidenedMask.clear();
19394   }
19395
19396   return combineX86ShuffleChain(Op, Root, Mask, Depth, HasPSHUFB, DAG, DCI,
19397                                 Subtarget);
19398 }
19399
19400 /// \brief Get the PSHUF-style mask from PSHUF node.
19401 ///
19402 /// This is a very minor wrapper around getTargetShuffleMask to easy forming v4
19403 /// PSHUF-style masks that can be reused with such instructions.
19404 static SmallVector<int, 4> getPSHUFShuffleMask(SDValue N) {
19405   SmallVector<int, 4> Mask;
19406   bool IsUnary;
19407   bool HaveMask = getTargetShuffleMask(N.getNode(), N.getSimpleValueType(), Mask, IsUnary);
19408   (void)HaveMask;
19409   assert(HaveMask);
19410
19411   switch (N.getOpcode()) {
19412   case X86ISD::PSHUFD:
19413     return Mask;
19414   case X86ISD::PSHUFLW:
19415     Mask.resize(4);
19416     return Mask;
19417   case X86ISD::PSHUFHW:
19418     Mask.erase(Mask.begin(), Mask.begin() + 4);
19419     for (int &M : Mask)
19420       M -= 4;
19421     return Mask;
19422   default:
19423     llvm_unreachable("No valid shuffle instruction found!");
19424   }
19425 }
19426
19427 /// \brief Search for a combinable shuffle across a chain ending in pshufd.
19428 ///
19429 /// We walk up the chain and look for a combinable shuffle, skipping over
19430 /// shuffles that we could hoist this shuffle's transformation past without
19431 /// altering anything.
19432 static SDValue
19433 combineRedundantDWordShuffle(SDValue N, MutableArrayRef<int> Mask,
19434                              SelectionDAG &DAG,
19435                              TargetLowering::DAGCombinerInfo &DCI) {
19436   assert(N.getOpcode() == X86ISD::PSHUFD &&
19437          "Called with something other than an x86 128-bit half shuffle!");
19438   SDLoc DL(N);
19439
19440   // Walk up a single-use chain looking for a combinable shuffle. Keep a stack
19441   // of the shuffles in the chain so that we can form a fresh chain to replace
19442   // this one.
19443   SmallVector<SDValue, 8> Chain;
19444   SDValue V = N.getOperand(0);
19445   for (; V.hasOneUse(); V = V.getOperand(0)) {
19446     switch (V.getOpcode()) {
19447     default:
19448       return SDValue(); // Nothing combined!
19449
19450     case ISD::BITCAST:
19451       // Skip bitcasts as we always know the type for the target specific
19452       // instructions.
19453       continue;
19454
19455     case X86ISD::PSHUFD:
19456       // Found another dword shuffle.
19457       break;
19458
19459     case X86ISD::PSHUFLW:
19460       // Check that the low words (being shuffled) are the identity in the
19461       // dword shuffle, and the high words are self-contained.
19462       if (Mask[0] != 0 || Mask[1] != 1 ||
19463           !(Mask[2] >= 2 && Mask[2] < 4 && Mask[3] >= 2 && Mask[3] < 4))
19464         return SDValue();
19465
19466       Chain.push_back(V);
19467       continue;
19468
19469     case X86ISD::PSHUFHW:
19470       // Check that the high words (being shuffled) are the identity in the
19471       // dword shuffle, and the low words are self-contained.
19472       if (Mask[2] != 2 || Mask[3] != 3 ||
19473           !(Mask[0] >= 0 && Mask[0] < 2 && Mask[1] >= 0 && Mask[1] < 2))
19474         return SDValue();
19475
19476       Chain.push_back(V);
19477       continue;
19478
19479     case X86ISD::UNPCKL:
19480     case X86ISD::UNPCKH:
19481       // For either i8 -> i16 or i16 -> i32 unpacks, we can combine a dword
19482       // shuffle into a preceding word shuffle.
19483       if (V.getValueType() != MVT::v16i8 && V.getValueType() != MVT::v8i16)
19484         return SDValue();
19485
19486       // Search for a half-shuffle which we can combine with.
19487       unsigned CombineOp =
19488           V.getOpcode() == X86ISD::UNPCKL ? X86ISD::PSHUFLW : X86ISD::PSHUFHW;
19489       if (V.getOperand(0) != V.getOperand(1) ||
19490           !V->isOnlyUserOf(V.getOperand(0).getNode()))
19491         return SDValue();
19492       Chain.push_back(V);
19493       V = V.getOperand(0);
19494       do {
19495         switch (V.getOpcode()) {
19496         default:
19497           return SDValue(); // Nothing to combine.
19498
19499         case X86ISD::PSHUFLW:
19500         case X86ISD::PSHUFHW:
19501           if (V.getOpcode() == CombineOp)
19502             break;
19503
19504           Chain.push_back(V);
19505
19506           // Fallthrough!
19507         case ISD::BITCAST:
19508           V = V.getOperand(0);
19509           continue;
19510         }
19511         break;
19512       } while (V.hasOneUse());
19513       break;
19514     }
19515     // Break out of the loop if we break out of the switch.
19516     break;
19517   }
19518
19519   if (!V.hasOneUse())
19520     // We fell out of the loop without finding a viable combining instruction.
19521     return SDValue();
19522
19523   // Merge this node's mask and our incoming mask.
19524   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19525   for (int &M : Mask)
19526     M = VMask[M];
19527   V = DAG.getNode(V.getOpcode(), DL, V.getValueType(), V.getOperand(0),
19528                   getV4X86ShuffleImm8ForMask(Mask, DAG));
19529
19530   // Rebuild the chain around this new shuffle.
19531   while (!Chain.empty()) {
19532     SDValue W = Chain.pop_back_val();
19533
19534     if (V.getValueType() != W.getOperand(0).getValueType())
19535       V = DAG.getNode(ISD::BITCAST, DL, W.getOperand(0).getValueType(), V);
19536
19537     switch (W.getOpcode()) {
19538     default:
19539       llvm_unreachable("Only PSHUF and UNPCK instructions get here!");
19540
19541     case X86ISD::UNPCKL:
19542     case X86ISD::UNPCKH:
19543       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, V);
19544       break;
19545
19546     case X86ISD::PSHUFD:
19547     case X86ISD::PSHUFLW:
19548     case X86ISD::PSHUFHW:
19549       V = DAG.getNode(W.getOpcode(), DL, W.getValueType(), V, W.getOperand(1));
19550       break;
19551     }
19552   }
19553   if (V.getValueType() != N.getValueType())
19554     V = DAG.getNode(ISD::BITCAST, DL, N.getValueType(), V);
19555
19556   // Return the new chain to replace N.
19557   return V;
19558 }
19559
19560 /// \brief Search for a combinable shuffle across a chain ending in pshuflw or pshufhw.
19561 ///
19562 /// We walk up the chain, skipping shuffles of the other half and looking
19563 /// through shuffles which switch halves trying to find a shuffle of the same
19564 /// pair of dwords.
19565 static bool combineRedundantHalfShuffle(SDValue N, MutableArrayRef<int> Mask,
19566                                         SelectionDAG &DAG,
19567                                         TargetLowering::DAGCombinerInfo &DCI) {
19568   assert(
19569       (N.getOpcode() == X86ISD::PSHUFLW || N.getOpcode() == X86ISD::PSHUFHW) &&
19570       "Called with something other than an x86 128-bit half shuffle!");
19571   SDLoc DL(N);
19572   unsigned CombineOpcode = N.getOpcode();
19573
19574   // Walk up a single-use chain looking for a combinable shuffle.
19575   SDValue V = N.getOperand(0);
19576   for (; V.hasOneUse(); V = V.getOperand(0)) {
19577     switch (V.getOpcode()) {
19578     default:
19579       return false; // Nothing combined!
19580
19581     case ISD::BITCAST:
19582       // Skip bitcasts as we always know the type for the target specific
19583       // instructions.
19584       continue;
19585
19586     case X86ISD::PSHUFLW:
19587     case X86ISD::PSHUFHW:
19588       if (V.getOpcode() == CombineOpcode)
19589         break;
19590
19591       // Other-half shuffles are no-ops.
19592       continue;
19593     }
19594     // Break out of the loop if we break out of the switch.
19595     break;
19596   }
19597
19598   if (!V.hasOneUse())
19599     // We fell out of the loop without finding a viable combining instruction.
19600     return false;
19601
19602   // Combine away the bottom node as its shuffle will be accumulated into
19603   // a preceding shuffle.
19604   DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
19605
19606   // Record the old value.
19607   SDValue Old = V;
19608
19609   // Merge this node's mask and our incoming mask (adjusted to account for all
19610   // the pshufd instructions encountered).
19611   SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19612   for (int &M : Mask)
19613     M = VMask[M];
19614   V = DAG.getNode(V.getOpcode(), DL, MVT::v8i16, V.getOperand(0),
19615                   getV4X86ShuffleImm8ForMask(Mask, DAG));
19616
19617   // Check that the shuffles didn't cancel each other out. If not, we need to
19618   // combine to the new one.
19619   if (Old != V)
19620     // Replace the combinable shuffle with the combined one, updating all users
19621     // so that we re-evaluate the chain here.
19622     DCI.CombineTo(Old.getNode(), V, /*AddTo*/ true);
19623
19624   return true;
19625 }
19626
19627 /// \brief Try to combine x86 target specific shuffles.
19628 static SDValue PerformTargetShuffleCombine(SDValue N, SelectionDAG &DAG,
19629                                            TargetLowering::DAGCombinerInfo &DCI,
19630                                            const X86Subtarget *Subtarget) {
19631   SDLoc DL(N);
19632   MVT VT = N.getSimpleValueType();
19633   SmallVector<int, 4> Mask;
19634
19635   switch (N.getOpcode()) {
19636   case X86ISD::PSHUFD:
19637   case X86ISD::PSHUFLW:
19638   case X86ISD::PSHUFHW:
19639     Mask = getPSHUFShuffleMask(N);
19640     assert(Mask.size() == 4);
19641     break;
19642   default:
19643     return SDValue();
19644   }
19645
19646   // Nuke no-op shuffles that show up after combining.
19647   if (isNoopShuffleMask(Mask))
19648     return DCI.CombineTo(N.getNode(), N.getOperand(0), /*AddTo*/ true);
19649
19650   // Look for simplifications involving one or two shuffle instructions.
19651   SDValue V = N.getOperand(0);
19652   switch (N.getOpcode()) {
19653   default:
19654     break;
19655   case X86ISD::PSHUFLW:
19656   case X86ISD::PSHUFHW:
19657     assert(VT == MVT::v8i16);
19658     (void)VT;
19659
19660     if (combineRedundantHalfShuffle(N, Mask, DAG, DCI))
19661       return SDValue(); // We combined away this shuffle, so we're done.
19662
19663     // See if this reduces to a PSHUFD which is no more expensive and can
19664     // combine with more operations. Note that it has to at least flip the
19665     // dwords as otherwise it would have been removed as a no-op.
19666     if (Mask[0] == 2 && Mask[1] == 3 && Mask[2] == 0 && Mask[3] == 1) {
19667       int DMask[] = {0, 1, 2, 3};
19668       int DOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 2;
19669       DMask[DOffset + 0] = DOffset + 1;
19670       DMask[DOffset + 1] = DOffset + 0;
19671       V = DAG.getNode(ISD::BITCAST, DL, MVT::v4i32, V);
19672       DCI.AddToWorklist(V.getNode());
19673       V = DAG.getNode(X86ISD::PSHUFD, DL, MVT::v4i32, V,
19674                       getV4X86ShuffleImm8ForMask(DMask, DAG));
19675       DCI.AddToWorklist(V.getNode());
19676       return DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, V);
19677     }
19678
19679     // Look for shuffle patterns which can be implemented as a single unpack.
19680     // FIXME: This doesn't handle the location of the PSHUFD generically, and
19681     // only works when we have a PSHUFD followed by two half-shuffles.
19682     if (Mask[0] == Mask[1] && Mask[2] == Mask[3] &&
19683         (V.getOpcode() == X86ISD::PSHUFLW ||
19684          V.getOpcode() == X86ISD::PSHUFHW) &&
19685         V.getOpcode() != N.getOpcode() &&
19686         V.hasOneUse()) {
19687       SDValue D = V.getOperand(0);
19688       while (D.getOpcode() == ISD::BITCAST && D.hasOneUse())
19689         D = D.getOperand(0);
19690       if (D.getOpcode() == X86ISD::PSHUFD && D.hasOneUse()) {
19691         SmallVector<int, 4> VMask = getPSHUFShuffleMask(V);
19692         SmallVector<int, 4> DMask = getPSHUFShuffleMask(D);
19693         int NOffset = N.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
19694         int VOffset = V.getOpcode() == X86ISD::PSHUFLW ? 0 : 4;
19695         int WordMask[8];
19696         for (int i = 0; i < 4; ++i) {
19697           WordMask[i + NOffset] = Mask[i] + NOffset;
19698           WordMask[i + VOffset] = VMask[i] + VOffset;
19699         }
19700         // Map the word mask through the DWord mask.
19701         int MappedMask[8];
19702         for (int i = 0; i < 8; ++i)
19703           MappedMask[i] = 2 * DMask[WordMask[i] / 2] + WordMask[i] % 2;
19704         const int UnpackLoMask[] = {0, 0, 1, 1, 2, 2, 3, 3};
19705         const int UnpackHiMask[] = {4, 4, 5, 5, 6, 6, 7, 7};
19706         if (std::equal(std::begin(MappedMask), std::end(MappedMask),
19707                        std::begin(UnpackLoMask)) ||
19708             std::equal(std::begin(MappedMask), std::end(MappedMask),
19709                        std::begin(UnpackHiMask))) {
19710           // We can replace all three shuffles with an unpack.
19711           V = DAG.getNode(ISD::BITCAST, DL, MVT::v8i16, D.getOperand(0));
19712           DCI.AddToWorklist(V.getNode());
19713           return DAG.getNode(MappedMask[0] == 0 ? X86ISD::UNPCKL
19714                                                 : X86ISD::UNPCKH,
19715                              DL, MVT::v8i16, V, V);
19716         }
19717       }
19718     }
19719
19720     break;
19721
19722   case X86ISD::PSHUFD:
19723     if (SDValue NewN = combineRedundantDWordShuffle(N, Mask, DAG, DCI))
19724       return NewN;
19725
19726     break;
19727   }
19728
19729   return SDValue();
19730 }
19731
19732 /// \brief Try to combine a shuffle into a target-specific add-sub node.
19733 ///
19734 /// We combine this directly on the abstract vector shuffle nodes so it is
19735 /// easier to generically match. We also insert dummy vector shuffle nodes for
19736 /// the operands which explicitly discard the lanes which are unused by this
19737 /// operation to try to flow through the rest of the combiner the fact that
19738 /// they're unused.
19739 static SDValue combineShuffleToAddSub(SDNode *N, SelectionDAG &DAG) {
19740   SDLoc DL(N);
19741   EVT VT = N->getValueType(0);
19742
19743   // We only handle target-independent shuffles.
19744   // FIXME: It would be easy and harmless to use the target shuffle mask
19745   // extraction tool to support more.
19746   if (N->getOpcode() != ISD::VECTOR_SHUFFLE)
19747     return SDValue();
19748
19749   auto *SVN = cast<ShuffleVectorSDNode>(N);
19750   ArrayRef<int> Mask = SVN->getMask();
19751   SDValue V1 = N->getOperand(0);
19752   SDValue V2 = N->getOperand(1);
19753
19754   // We require the first shuffle operand to be the SUB node, and the second to
19755   // be the ADD node.
19756   // FIXME: We should support the commuted patterns.
19757   if (V1->getOpcode() != ISD::FSUB || V2->getOpcode() != ISD::FADD)
19758     return SDValue();
19759
19760   // If there are other uses of these operations we can't fold them.
19761   if (!V1->hasOneUse() || !V2->hasOneUse())
19762     return SDValue();
19763
19764   // Ensure that both operations have the same operands. Note that we can
19765   // commute the FADD operands.
19766   SDValue LHS = V1->getOperand(0), RHS = V1->getOperand(1);
19767   if ((V2->getOperand(0) != LHS || V2->getOperand(1) != RHS) &&
19768       (V2->getOperand(0) != RHS || V2->getOperand(1) != LHS))
19769     return SDValue();
19770
19771   // We're looking for blends between FADD and FSUB nodes. We insist on these
19772   // nodes being lined up in a specific expected pattern.
19773   if (!(isShuffleEquivalent(V1, V2, Mask, {0, 3}) ||
19774         isShuffleEquivalent(V1, V2, Mask, {0, 5, 2, 7}) ||
19775         isShuffleEquivalent(V1, V2, Mask, {0, 9, 2, 11, 4, 13, 6, 15})))
19776     return SDValue();
19777
19778   // Only specific types are legal at this point, assert so we notice if and
19779   // when these change.
19780   assert((VT == MVT::v4f32 || VT == MVT::v2f64 || VT == MVT::v8f32 ||
19781           VT == MVT::v4f64) &&
19782          "Unknown vector type encountered!");
19783
19784   return DAG.getNode(X86ISD::ADDSUB, DL, VT, LHS, RHS);
19785 }
19786
19787 /// PerformShuffleCombine - Performs several different shuffle combines.
19788 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
19789                                      TargetLowering::DAGCombinerInfo &DCI,
19790                                      const X86Subtarget *Subtarget) {
19791   SDLoc dl(N);
19792   SDValue N0 = N->getOperand(0);
19793   SDValue N1 = N->getOperand(1);
19794   EVT VT = N->getValueType(0);
19795
19796   // Don't create instructions with illegal types after legalize types has run.
19797   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19798   if (!DCI.isBeforeLegalize() && !TLI.isTypeLegal(VT.getVectorElementType()))
19799     return SDValue();
19800
19801   // If we have legalized the vector types, look for blends of FADD and FSUB
19802   // nodes that we can fuse into an ADDSUB node.
19803   if (TLI.isTypeLegal(VT) && Subtarget->hasSSE3())
19804     if (SDValue AddSub = combineShuffleToAddSub(N, DAG))
19805       return AddSub;
19806
19807   // Combine 256-bit vector shuffles. This is only profitable when in AVX mode
19808   if (Subtarget->hasFp256() && VT.is256BitVector() &&
19809       N->getOpcode() == ISD::VECTOR_SHUFFLE)
19810     return PerformShuffleCombine256(N, DAG, DCI, Subtarget);
19811
19812   // During Type Legalization, when promoting illegal vector types,
19813   // the backend might introduce new shuffle dag nodes and bitcasts.
19814   //
19815   // This code performs the following transformation:
19816   // fold: (shuffle (bitcast (BINOP A, B)), Undef, <Mask>) ->
19817   //       (shuffle (BINOP (bitcast A), (bitcast B)), Undef, <Mask>)
19818   //
19819   // We do this only if both the bitcast and the BINOP dag nodes have
19820   // one use. Also, perform this transformation only if the new binary
19821   // operation is legal. This is to avoid introducing dag nodes that
19822   // potentially need to be further expanded (or custom lowered) into a
19823   // less optimal sequence of dag nodes.
19824   if (!DCI.isBeforeLegalize() && DCI.isBeforeLegalizeOps() &&
19825       N1.getOpcode() == ISD::UNDEF && N0.hasOneUse() &&
19826       N0.getOpcode() == ISD::BITCAST) {
19827     SDValue BC0 = N0.getOperand(0);
19828     EVT SVT = BC0.getValueType();
19829     unsigned Opcode = BC0.getOpcode();
19830     unsigned NumElts = VT.getVectorNumElements();
19831
19832     if (BC0.hasOneUse() && SVT.isVector() &&
19833         SVT.getVectorNumElements() * 2 == NumElts &&
19834         TLI.isOperationLegal(Opcode, VT)) {
19835       bool CanFold = false;
19836       switch (Opcode) {
19837       default : break;
19838       case ISD::ADD :
19839       case ISD::FADD :
19840       case ISD::SUB :
19841       case ISD::FSUB :
19842       case ISD::MUL :
19843       case ISD::FMUL :
19844         CanFold = true;
19845       }
19846
19847       unsigned SVTNumElts = SVT.getVectorNumElements();
19848       ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
19849       for (unsigned i = 0, e = SVTNumElts; i != e && CanFold; ++i)
19850         CanFold = SVOp->getMaskElt(i) == (int)(i * 2);
19851       for (unsigned i = SVTNumElts, e = NumElts; i != e && CanFold; ++i)
19852         CanFold = SVOp->getMaskElt(i) < 0;
19853
19854       if (CanFold) {
19855         SDValue BC00 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(0));
19856         SDValue BC01 = DAG.getNode(ISD::BITCAST, dl, VT, BC0.getOperand(1));
19857         SDValue NewBinOp = DAG.getNode(BC0.getOpcode(), dl, VT, BC00, BC01);
19858         return DAG.getVectorShuffle(VT, dl, NewBinOp, N1, &SVOp->getMask()[0]);
19859       }
19860     }
19861   }
19862
19863   // Only handle 128 wide vector from here on.
19864   if (!VT.is128BitVector())
19865     return SDValue();
19866
19867   // Combine a vector_shuffle that is equal to build_vector load1, load2, load3,
19868   // load4, <0, 1, 2, 3> into a 128-bit load if the load addresses are
19869   // consecutive, non-overlapping, and in the right order.
19870   SmallVector<SDValue, 16> Elts;
19871   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
19872     Elts.push_back(getShuffleScalarElt(N, i, DAG, 0));
19873
19874   SDValue LD = EltsFromConsecutiveLoads(VT, Elts, dl, DAG, true);
19875   if (LD.getNode())
19876     return LD;
19877
19878   if (isTargetShuffle(N->getOpcode())) {
19879     SDValue Shuffle =
19880         PerformTargetShuffleCombine(SDValue(N, 0), DAG, DCI, Subtarget);
19881     if (Shuffle.getNode())
19882       return Shuffle;
19883
19884     // Try recursively combining arbitrary sequences of x86 shuffle
19885     // instructions into higher-order shuffles. We do this after combining
19886     // specific PSHUF instruction sequences into their minimal form so that we
19887     // can evaluate how many specialized shuffle instructions are involved in
19888     // a particular chain.
19889     SmallVector<int, 1> NonceMask; // Just a placeholder.
19890     NonceMask.push_back(0);
19891     if (combineX86ShufflesRecursively(SDValue(N, 0), SDValue(N, 0), NonceMask,
19892                                       /*Depth*/ 1, /*HasPSHUFB*/ false, DAG,
19893                                       DCI, Subtarget))
19894       return SDValue(); // This routine will use CombineTo to replace N.
19895   }
19896
19897   return SDValue();
19898 }
19899
19900 /// PerformTruncateCombine - Converts truncate operation to
19901 /// a sequence of vector shuffle operations.
19902 /// It is possible when we truncate 256-bit vector to 128-bit vector
19903 static SDValue PerformTruncateCombine(SDNode *N, SelectionDAG &DAG,
19904                                       TargetLowering::DAGCombinerInfo &DCI,
19905                                       const X86Subtarget *Subtarget)  {
19906   return SDValue();
19907 }
19908
19909 /// XFormVExtractWithShuffleIntoLoad - Check if a vector extract from a target
19910 /// specific shuffle of a load can be folded into a single element load.
19911 /// Similar handling for VECTOR_SHUFFLE is performed by DAGCombiner, but
19912 /// shuffles have been custom lowered so we need to handle those here.
19913 static SDValue XFormVExtractWithShuffleIntoLoad(SDNode *N, SelectionDAG &DAG,
19914                                          TargetLowering::DAGCombinerInfo &DCI) {
19915   if (DCI.isBeforeLegalizeOps())
19916     return SDValue();
19917
19918   SDValue InVec = N->getOperand(0);
19919   SDValue EltNo = N->getOperand(1);
19920
19921   if (!isa<ConstantSDNode>(EltNo))
19922     return SDValue();
19923
19924   EVT OriginalVT = InVec.getValueType();
19925
19926   if (InVec.getOpcode() == ISD::BITCAST) {
19927     // Don't duplicate a load with other uses.
19928     if (!InVec.hasOneUse())
19929       return SDValue();
19930     EVT BCVT = InVec.getOperand(0).getValueType();
19931     if (BCVT.getVectorNumElements() != OriginalVT.getVectorNumElements())
19932       return SDValue();
19933     InVec = InVec.getOperand(0);
19934   }
19935
19936   EVT CurrentVT = InVec.getValueType();
19937
19938   if (!isTargetShuffle(InVec.getOpcode()))
19939     return SDValue();
19940
19941   // Don't duplicate a load with other uses.
19942   if (!InVec.hasOneUse())
19943     return SDValue();
19944
19945   SmallVector<int, 16> ShuffleMask;
19946   bool UnaryShuffle;
19947   if (!getTargetShuffleMask(InVec.getNode(), CurrentVT.getSimpleVT(),
19948                             ShuffleMask, UnaryShuffle))
19949     return SDValue();
19950
19951   // Select the input vector, guarding against out of range extract vector.
19952   unsigned NumElems = CurrentVT.getVectorNumElements();
19953   int Elt = cast<ConstantSDNode>(EltNo)->getZExtValue();
19954   int Idx = (Elt > (int)NumElems) ? -1 : ShuffleMask[Elt];
19955   SDValue LdNode = (Idx < (int)NumElems) ? InVec.getOperand(0)
19956                                          : InVec.getOperand(1);
19957
19958   // If inputs to shuffle are the same for both ops, then allow 2 uses
19959   unsigned AllowedUses = InVec.getNumOperands() > 1 &&
19960                          InVec.getOperand(0) == InVec.getOperand(1) ? 2 : 1;
19961
19962   if (LdNode.getOpcode() == ISD::BITCAST) {
19963     // Don't duplicate a load with other uses.
19964     if (!LdNode.getNode()->hasNUsesOfValue(AllowedUses, 0))
19965       return SDValue();
19966
19967     AllowedUses = 1; // only allow 1 load use if we have a bitcast
19968     LdNode = LdNode.getOperand(0);
19969   }
19970
19971   if (!ISD::isNormalLoad(LdNode.getNode()))
19972     return SDValue();
19973
19974   LoadSDNode *LN0 = cast<LoadSDNode>(LdNode);
19975
19976   if (!LN0 ||!LN0->hasNUsesOfValue(AllowedUses, 0) || LN0->isVolatile())
19977     return SDValue();
19978
19979   EVT EltVT = N->getValueType(0);
19980   // If there's a bitcast before the shuffle, check if the load type and
19981   // alignment is valid.
19982   unsigned Align = LN0->getAlignment();
19983   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
19984   unsigned NewAlign = TLI.getDataLayout()->getABITypeAlignment(
19985       EltVT.getTypeForEVT(*DAG.getContext()));
19986
19987   if (NewAlign > Align || !TLI.isOperationLegalOrCustom(ISD::LOAD, EltVT))
19988     return SDValue();
19989
19990   // All checks match so transform back to vector_shuffle so that DAG combiner
19991   // can finish the job
19992   SDLoc dl(N);
19993
19994   // Create shuffle node taking into account the case that its a unary shuffle
19995   SDValue Shuffle = (UnaryShuffle) ? DAG.getUNDEF(CurrentVT)
19996                                    : InVec.getOperand(1);
19997   Shuffle = DAG.getVectorShuffle(CurrentVT, dl,
19998                                  InVec.getOperand(0), Shuffle,
19999                                  &ShuffleMask[0]);
20000   Shuffle = DAG.getNode(ISD::BITCAST, dl, OriginalVT, Shuffle);
20001   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, N->getValueType(0), Shuffle,
20002                      EltNo);
20003 }
20004
20005 /// \brief Detect bitcasts between i32 to x86mmx low word. Since MMX types are
20006 /// special and don't usually play with other vector types, it's better to
20007 /// handle them early to be sure we emit efficient code by avoiding
20008 /// store-load conversions.
20009 static SDValue PerformBITCASTCombine(SDNode *N, SelectionDAG &DAG) {
20010   if (N->getValueType(0) != MVT::x86mmx ||
20011       N->getOperand(0)->getOpcode() != ISD::BUILD_VECTOR ||
20012       N->getOperand(0)->getValueType(0) != MVT::v2i32)
20013     return SDValue();
20014
20015   SDValue V = N->getOperand(0);
20016   ConstantSDNode *C = dyn_cast<ConstantSDNode>(V.getOperand(1));
20017   if (C && C->getZExtValue() == 0 && V.getOperand(0).getValueType() == MVT::i32)
20018     return DAG.getNode(X86ISD::MMX_MOVW2D, SDLoc(V.getOperand(0)),
20019                        N->getValueType(0), V.getOperand(0));
20020
20021   return SDValue();
20022 }
20023
20024 /// PerformEXTRACT_VECTOR_ELTCombine - Detect vector gather/scatter index
20025 /// generation and convert it from being a bunch of shuffles and extracts
20026 /// into a somewhat faster sequence. For i686, the best sequence is apparently
20027 /// storing the value and loading scalars back, while for x64 we should
20028 /// use 64-bit extracts and shifts.
20029 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
20030                                          TargetLowering::DAGCombinerInfo &DCI) {
20031   SDValue NewOp = XFormVExtractWithShuffleIntoLoad(N, DAG, DCI);
20032   if (NewOp.getNode())
20033     return NewOp;
20034
20035   SDValue InputVector = N->getOperand(0);
20036
20037   // Detect mmx to i32 conversion through a v2i32 elt extract.
20038   if (InputVector.getOpcode() == ISD::BITCAST && InputVector.hasOneUse() &&
20039       N->getValueType(0) == MVT::i32 &&
20040       InputVector.getValueType() == MVT::v2i32) {
20041
20042     // The bitcast source is a direct mmx result.
20043     SDValue MMXSrc = InputVector.getNode()->getOperand(0);
20044     if (MMXSrc.getValueType() == MVT::x86mmx)
20045       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20046                          N->getValueType(0),
20047                          InputVector.getNode()->getOperand(0));
20048
20049     // The mmx is indirect: (i64 extract_elt (v1i64 bitcast (x86mmx ...))).
20050     SDValue MMXSrcOp = MMXSrc.getOperand(0);
20051     if (MMXSrc.getOpcode() == ISD::EXTRACT_VECTOR_ELT && MMXSrc.hasOneUse() &&
20052         MMXSrc.getValueType() == MVT::i64 && MMXSrcOp.hasOneUse() &&
20053         MMXSrcOp.getOpcode() == ISD::BITCAST &&
20054         MMXSrcOp.getValueType() == MVT::v1i64 &&
20055         MMXSrcOp.getOperand(0).getValueType() == MVT::x86mmx)
20056       return DAG.getNode(X86ISD::MMX_MOVD2W, SDLoc(InputVector),
20057                          N->getValueType(0),
20058                          MMXSrcOp.getOperand(0));
20059   }
20060
20061   // Only operate on vectors of 4 elements, where the alternative shuffling
20062   // gets to be more expensive.
20063   if (InputVector.getValueType() != MVT::v4i32)
20064     return SDValue();
20065
20066   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
20067   // single use which is a sign-extend or zero-extend, and all elements are
20068   // used.
20069   SmallVector<SDNode *, 4> Uses;
20070   unsigned ExtractedElements = 0;
20071   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
20072        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
20073     if (UI.getUse().getResNo() != InputVector.getResNo())
20074       return SDValue();
20075
20076     SDNode *Extract = *UI;
20077     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
20078       return SDValue();
20079
20080     if (Extract->getValueType(0) != MVT::i32)
20081       return SDValue();
20082     if (!Extract->hasOneUse())
20083       return SDValue();
20084     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
20085         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
20086       return SDValue();
20087     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
20088       return SDValue();
20089
20090     // Record which element was extracted.
20091     ExtractedElements |=
20092       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
20093
20094     Uses.push_back(Extract);
20095   }
20096
20097   // If not all the elements were used, this may not be worthwhile.
20098   if (ExtractedElements != 15)
20099     return SDValue();
20100
20101   // Ok, we've now decided to do the transformation.
20102   // If 64-bit shifts are legal, use the extract-shift sequence,
20103   // otherwise bounce the vector off the cache.
20104   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20105   SDValue Vals[4];
20106   SDLoc dl(InputVector);
20107
20108   if (TLI.isOperationLegal(ISD::SRA, MVT::i64)) {
20109     SDValue Cst = DAG.getNode(ISD::BITCAST, dl, MVT::v2i64, InputVector);
20110     EVT VecIdxTy = DAG.getTargetLoweringInfo().getVectorIdxTy();
20111     SDValue BottomHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20112       DAG.getConstant(0, VecIdxTy));
20113     SDValue TopHalf = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64, Cst,
20114       DAG.getConstant(1, VecIdxTy));
20115
20116     SDValue ShAmt = DAG.getConstant(32,
20117       DAG.getTargetLoweringInfo().getShiftAmountTy(MVT::i64));
20118     Vals[0] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, BottomHalf);
20119     Vals[1] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20120       DAG.getNode(ISD::SRA, dl, MVT::i64, BottomHalf, ShAmt));
20121     Vals[2] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, TopHalf);
20122     Vals[3] = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32,
20123       DAG.getNode(ISD::SRA, dl, MVT::i64, TopHalf, ShAmt));
20124   } else {
20125     // Store the value to a temporary stack slot.
20126     SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
20127     SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr,
20128       MachinePointerInfo(), false, false, 0);
20129
20130     EVT ElementType = InputVector.getValueType().getVectorElementType();
20131     unsigned EltSize = ElementType.getSizeInBits() / 8;
20132
20133     // Replace each use (extract) with a load of the appropriate element.
20134     for (unsigned i = 0; i < 4; ++i) {
20135       uint64_t Offset = EltSize * i;
20136       SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
20137
20138       SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, TLI.getPointerTy(),
20139                                        StackPtr, OffsetVal);
20140
20141       // Load the scalar.
20142       Vals[i] = DAG.getLoad(ElementType, dl, Ch,
20143                             ScalarAddr, MachinePointerInfo(),
20144                             false, false, false, 0);
20145
20146     }
20147   }
20148
20149   // Replace the extracts
20150   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
20151     UE = Uses.end(); UI != UE; ++UI) {
20152     SDNode *Extract = *UI;
20153
20154     SDValue Idx = Extract->getOperand(1);
20155     uint64_t IdxVal = cast<ConstantSDNode>(Idx)->getZExtValue();
20156     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), Vals[IdxVal]);
20157   }
20158
20159   // The replacement was made in place; don't return anything.
20160   return SDValue();
20161 }
20162
20163 /// \brief Matches a VSELECT onto min/max or return 0 if the node doesn't match.
20164 static std::pair<unsigned, bool>
20165 matchIntegerMINMAX(SDValue Cond, EVT VT, SDValue LHS, SDValue RHS,
20166                    SelectionDAG &DAG, const X86Subtarget *Subtarget) {
20167   if (!VT.isVector())
20168     return std::make_pair(0, false);
20169
20170   bool NeedSplit = false;
20171   switch (VT.getSimpleVT().SimpleTy) {
20172   default: return std::make_pair(0, false);
20173   case MVT::v4i64:
20174   case MVT::v2i64:
20175     if (!Subtarget->hasVLX())
20176       return std::make_pair(0, false);
20177     break;
20178   case MVT::v64i8:
20179   case MVT::v32i16:
20180     if (!Subtarget->hasBWI())
20181       return std::make_pair(0, false);
20182     break;
20183   case MVT::v16i32:
20184   case MVT::v8i64:
20185     if (!Subtarget->hasAVX512())
20186       return std::make_pair(0, false);
20187     break;
20188   case MVT::v32i8:
20189   case MVT::v16i16:
20190   case MVT::v8i32:
20191     if (!Subtarget->hasAVX2())
20192       NeedSplit = true;
20193     if (!Subtarget->hasAVX())
20194       return std::make_pair(0, false);
20195     break;
20196   case MVT::v16i8:
20197   case MVT::v8i16:
20198   case MVT::v4i32:
20199     if (!Subtarget->hasSSE2())
20200       return std::make_pair(0, false);
20201   }
20202
20203   // SSE2 has only a small subset of the operations.
20204   bool hasUnsigned = Subtarget->hasSSE41() ||
20205                      (Subtarget->hasSSE2() && VT == MVT::v16i8);
20206   bool hasSigned = Subtarget->hasSSE41() ||
20207                    (Subtarget->hasSSE2() && VT == MVT::v8i16);
20208
20209   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20210
20211   unsigned Opc = 0;
20212   // Check for x CC y ? x : y.
20213   if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20214       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20215     switch (CC) {
20216     default: break;
20217     case ISD::SETULT:
20218     case ISD::SETULE:
20219       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20220     case ISD::SETUGT:
20221     case ISD::SETUGE:
20222       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20223     case ISD::SETLT:
20224     case ISD::SETLE:
20225       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20226     case ISD::SETGT:
20227     case ISD::SETGE:
20228       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20229     }
20230   // Check for x CC y ? y : x -- a min/max with reversed arms.
20231   } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20232              DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20233     switch (CC) {
20234     default: break;
20235     case ISD::SETULT:
20236     case ISD::SETULE:
20237       Opc = hasUnsigned ? X86ISD::UMAX : 0; break;
20238     case ISD::SETUGT:
20239     case ISD::SETUGE:
20240       Opc = hasUnsigned ? X86ISD::UMIN : 0; break;
20241     case ISD::SETLT:
20242     case ISD::SETLE:
20243       Opc = hasSigned ? X86ISD::SMAX : 0; break;
20244     case ISD::SETGT:
20245     case ISD::SETGE:
20246       Opc = hasSigned ? X86ISD::SMIN : 0; break;
20247     }
20248   }
20249
20250   return std::make_pair(Opc, NeedSplit);
20251 }
20252
20253 static SDValue
20254 transformVSELECTtoBlendVECTOR_SHUFFLE(SDNode *N, SelectionDAG &DAG,
20255                                       const X86Subtarget *Subtarget) {
20256   SDLoc dl(N);
20257   SDValue Cond = N->getOperand(0);
20258   SDValue LHS = N->getOperand(1);
20259   SDValue RHS = N->getOperand(2);
20260
20261   if (Cond.getOpcode() == ISD::SIGN_EXTEND) {
20262     SDValue CondSrc = Cond->getOperand(0);
20263     if (CondSrc->getOpcode() == ISD::SIGN_EXTEND_INREG)
20264       Cond = CondSrc->getOperand(0);
20265   }
20266
20267   if (!ISD::isBuildVectorOfConstantSDNodes(Cond.getNode()))
20268     return SDValue();
20269
20270   // A vselect where all conditions and data are constants can be optimized into
20271   // a single vector load by SelectionDAGLegalize::ExpandBUILD_VECTOR().
20272   if (ISD::isBuildVectorOfConstantSDNodes(LHS.getNode()) &&
20273       ISD::isBuildVectorOfConstantSDNodes(RHS.getNode()))
20274     return SDValue();
20275
20276   unsigned MaskValue = 0;
20277   if (!BUILD_VECTORtoBlendMask(cast<BuildVectorSDNode>(Cond), MaskValue))
20278     return SDValue();
20279
20280   MVT VT = N->getSimpleValueType(0);
20281   unsigned NumElems = VT.getVectorNumElements();
20282   SmallVector<int, 8> ShuffleMask(NumElems, -1);
20283   for (unsigned i = 0; i < NumElems; ++i) {
20284     // Be sure we emit undef where we can.
20285     if (Cond.getOperand(i)->getOpcode() == ISD::UNDEF)
20286       ShuffleMask[i] = -1;
20287     else
20288       ShuffleMask[i] = i + NumElems * ((MaskValue >> i) & 1);
20289   }
20290
20291   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20292   if (!TLI.isShuffleMaskLegal(ShuffleMask, VT))
20293     return SDValue();
20294   return DAG.getVectorShuffle(VT, dl, LHS, RHS, &ShuffleMask[0]);
20295 }
20296
20297 /// PerformSELECTCombine - Do target-specific dag combines on SELECT and VSELECT
20298 /// nodes.
20299 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
20300                                     TargetLowering::DAGCombinerInfo &DCI,
20301                                     const X86Subtarget *Subtarget) {
20302   SDLoc DL(N);
20303   SDValue Cond = N->getOperand(0);
20304   // Get the LHS/RHS of the select.
20305   SDValue LHS = N->getOperand(1);
20306   SDValue RHS = N->getOperand(2);
20307   EVT VT = LHS.getValueType();
20308   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
20309
20310   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
20311   // instructions match the semantics of the common C idiom x<y?x:y but not
20312   // x<=y?x:y, because of how they handle negative zero (which can be
20313   // ignored in unsafe-math mode).
20314   // We also try to create v2f32 min/max nodes, which we later widen to v4f32.
20315   if (Cond.getOpcode() == ISD::SETCC && VT.isFloatingPoint() &&
20316       VT != MVT::f80 && (TLI.isTypeLegal(VT) || VT == MVT::v2f32) &&
20317       (Subtarget->hasSSE2() ||
20318        (Subtarget->hasSSE1() && VT.getScalarType() == MVT::f32))) {
20319     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20320
20321     unsigned Opcode = 0;
20322     // Check for x CC y ? x : y.
20323     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20324         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20325       switch (CC) {
20326       default: break;
20327       case ISD::SETULT:
20328         // Converting this to a min would handle NaNs incorrectly, and swapping
20329         // the operands would cause it to handle comparisons between positive
20330         // and negative zero incorrectly.
20331         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20332           if (!DAG.getTarget().Options.UnsafeFPMath &&
20333               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20334             break;
20335           std::swap(LHS, RHS);
20336         }
20337         Opcode = X86ISD::FMIN;
20338         break;
20339       case ISD::SETOLE:
20340         // Converting this to a min would handle comparisons between positive
20341         // and negative zero incorrectly.
20342         if (!DAG.getTarget().Options.UnsafeFPMath &&
20343             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20344           break;
20345         Opcode = X86ISD::FMIN;
20346         break;
20347       case ISD::SETULE:
20348         // Converting this to a min would handle both negative zeros and NaNs
20349         // incorrectly, but we can swap the operands to fix both.
20350         std::swap(LHS, RHS);
20351       case ISD::SETOLT:
20352       case ISD::SETLT:
20353       case ISD::SETLE:
20354         Opcode = X86ISD::FMIN;
20355         break;
20356
20357       case ISD::SETOGE:
20358         // Converting this to a max would handle comparisons between positive
20359         // and negative zero incorrectly.
20360         if (!DAG.getTarget().Options.UnsafeFPMath &&
20361             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
20362           break;
20363         Opcode = X86ISD::FMAX;
20364         break;
20365       case ISD::SETUGT:
20366         // Converting this to a max would handle NaNs incorrectly, and swapping
20367         // the operands would cause it to handle comparisons between positive
20368         // and negative zero incorrectly.
20369         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)) {
20370           if (!DAG.getTarget().Options.UnsafeFPMath &&
20371               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
20372             break;
20373           std::swap(LHS, RHS);
20374         }
20375         Opcode = X86ISD::FMAX;
20376         break;
20377       case ISD::SETUGE:
20378         // Converting this to a max would handle both negative zeros and NaNs
20379         // incorrectly, but we can swap the operands to fix both.
20380         std::swap(LHS, RHS);
20381       case ISD::SETOGT:
20382       case ISD::SETGT:
20383       case ISD::SETGE:
20384         Opcode = X86ISD::FMAX;
20385         break;
20386       }
20387     // Check for x CC y ? y : x -- a min/max with reversed arms.
20388     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
20389                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
20390       switch (CC) {
20391       default: break;
20392       case ISD::SETOGE:
20393         // Converting this to a min would handle comparisons between positive
20394         // and negative zero incorrectly, and swapping the operands would
20395         // cause it to handle NaNs incorrectly.
20396         if (!DAG.getTarget().Options.UnsafeFPMath &&
20397             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
20398           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20399             break;
20400           std::swap(LHS, RHS);
20401         }
20402         Opcode = X86ISD::FMIN;
20403         break;
20404       case ISD::SETUGT:
20405         // Converting this to a min would handle NaNs incorrectly.
20406         if (!DAG.getTarget().Options.UnsafeFPMath &&
20407             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
20408           break;
20409         Opcode = X86ISD::FMIN;
20410         break;
20411       case ISD::SETUGE:
20412         // Converting this to a min would handle both negative zeros and NaNs
20413         // incorrectly, but we can swap the operands to fix both.
20414         std::swap(LHS, RHS);
20415       case ISD::SETOGT:
20416       case ISD::SETGT:
20417       case ISD::SETGE:
20418         Opcode = X86ISD::FMIN;
20419         break;
20420
20421       case ISD::SETULT:
20422         // Converting this to a max would handle NaNs incorrectly.
20423         if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20424           break;
20425         Opcode = X86ISD::FMAX;
20426         break;
20427       case ISD::SETOLE:
20428         // Converting this to a max would handle comparisons between positive
20429         // and negative zero incorrectly, and swapping the operands would
20430         // cause it to handle NaNs incorrectly.
20431         if (!DAG.getTarget().Options.UnsafeFPMath &&
20432             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
20433           if (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))
20434             break;
20435           std::swap(LHS, RHS);
20436         }
20437         Opcode = X86ISD::FMAX;
20438         break;
20439       case ISD::SETULE:
20440         // Converting this to a max would handle both negative zeros and NaNs
20441         // incorrectly, but we can swap the operands to fix both.
20442         std::swap(LHS, RHS);
20443       case ISD::SETOLT:
20444       case ISD::SETLT:
20445       case ISD::SETLE:
20446         Opcode = X86ISD::FMAX;
20447         break;
20448       }
20449     }
20450
20451     if (Opcode)
20452       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
20453   }
20454
20455   EVT CondVT = Cond.getValueType();
20456   if (Subtarget->hasAVX512() && VT.isVector() && CondVT.isVector() &&
20457       CondVT.getVectorElementType() == MVT::i1) {
20458     // v16i8 (select v16i1, v16i8, v16i8) does not have a proper
20459     // lowering on KNL. In this case we convert it to
20460     // v16i8 (select v16i8, v16i8, v16i8) and use AVX instruction.
20461     // The same situation for all 128 and 256-bit vectors of i8 and i16.
20462     // Since SKX these selects have a proper lowering.
20463     EVT OpVT = LHS.getValueType();
20464     if ((OpVT.is128BitVector() || OpVT.is256BitVector()) &&
20465         (OpVT.getVectorElementType() == MVT::i8 ||
20466          OpVT.getVectorElementType() == MVT::i16) &&
20467         !(Subtarget->hasBWI() && Subtarget->hasVLX())) {
20468       Cond = DAG.getNode(ISD::SIGN_EXTEND, DL, OpVT, Cond);
20469       DCI.AddToWorklist(Cond.getNode());
20470       return DAG.getNode(N->getOpcode(), DL, OpVT, Cond, LHS, RHS);
20471     }
20472   }
20473   // If this is a select between two integer constants, try to do some
20474   // optimizations.
20475   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
20476     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
20477       // Don't do this for crazy integer types.
20478       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
20479         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
20480         // so that TrueC (the true value) is larger than FalseC.
20481         bool NeedsCondInvert = false;
20482
20483         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
20484             // Efficiently invertible.
20485             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
20486              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
20487               isa<ConstantSDNode>(Cond.getOperand(1))))) {
20488           NeedsCondInvert = true;
20489           std::swap(TrueC, FalseC);
20490         }
20491
20492         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
20493         if (FalseC->getAPIntValue() == 0 &&
20494             TrueC->getAPIntValue().isPowerOf2()) {
20495           if (NeedsCondInvert) // Invert the condition if needed.
20496             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20497                                DAG.getConstant(1, Cond.getValueType()));
20498
20499           // Zero extend the condition if needed.
20500           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
20501
20502           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
20503           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
20504                              DAG.getConstant(ShAmt, MVT::i8));
20505         }
20506
20507         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
20508         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
20509           if (NeedsCondInvert) // Invert the condition if needed.
20510             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20511                                DAG.getConstant(1, Cond.getValueType()));
20512
20513           // Zero extend the condition if needed.
20514           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
20515                              FalseC->getValueType(0), Cond);
20516           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20517                              SDValue(FalseC, 0));
20518         }
20519
20520         // Optimize cases that will turn into an LEA instruction.  This requires
20521         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
20522         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
20523           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
20524           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
20525
20526           bool isFastMultiplier = false;
20527           if (Diff < 10) {
20528             switch ((unsigned char)Diff) {
20529               default: break;
20530               case 1:  // result = add base, cond
20531               case 2:  // result = lea base(    , cond*2)
20532               case 3:  // result = lea base(cond, cond*2)
20533               case 4:  // result = lea base(    , cond*4)
20534               case 5:  // result = lea base(cond, cond*4)
20535               case 8:  // result = lea base(    , cond*8)
20536               case 9:  // result = lea base(cond, cond*8)
20537                 isFastMultiplier = true;
20538                 break;
20539             }
20540           }
20541
20542           if (isFastMultiplier) {
20543             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
20544             if (NeedsCondInvert) // Invert the condition if needed.
20545               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
20546                                  DAG.getConstant(1, Cond.getValueType()));
20547
20548             // Zero extend the condition if needed.
20549             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
20550                                Cond);
20551             // Scale the condition by the difference.
20552             if (Diff != 1)
20553               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
20554                                  DAG.getConstant(Diff, Cond.getValueType()));
20555
20556             // Add the base if non-zero.
20557             if (FalseC->getAPIntValue() != 0)
20558               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
20559                                  SDValue(FalseC, 0));
20560             return Cond;
20561           }
20562         }
20563       }
20564   }
20565
20566   // Canonicalize max and min:
20567   // (x > y) ? x : y -> (x >= y) ? x : y
20568   // (x < y) ? x : y -> (x <= y) ? x : y
20569   // This allows use of COND_S / COND_NS (see TranslateX86CC) which eliminates
20570   // the need for an extra compare
20571   // against zero. e.g.
20572   // (x - y) > 0 : (x - y) ? 0 -> (x - y) >= 0 : (x - y) ? 0
20573   // subl   %esi, %edi
20574   // testl  %edi, %edi
20575   // movl   $0, %eax
20576   // cmovgl %edi, %eax
20577   // =>
20578   // xorl   %eax, %eax
20579   // subl   %esi, $edi
20580   // cmovsl %eax, %edi
20581   if (N->getOpcode() == ISD::SELECT && Cond.getOpcode() == ISD::SETCC &&
20582       DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
20583       DAG.isEqualTo(RHS, Cond.getOperand(1))) {
20584     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20585     switch (CC) {
20586     default: break;
20587     case ISD::SETLT:
20588     case ISD::SETGT: {
20589       ISD::CondCode NewCC = (CC == ISD::SETLT) ? ISD::SETLE : ISD::SETGE;
20590       Cond = DAG.getSetCC(SDLoc(Cond), Cond.getValueType(),
20591                           Cond.getOperand(0), Cond.getOperand(1), NewCC);
20592       return DAG.getNode(ISD::SELECT, DL, VT, Cond, LHS, RHS);
20593     }
20594     }
20595   }
20596
20597   // Early exit check
20598   if (!TLI.isTypeLegal(VT))
20599     return SDValue();
20600
20601   // Match VSELECTs into subs with unsigned saturation.
20602   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC &&
20603       // psubus is available in SSE2 and AVX2 for i8 and i16 vectors.
20604       ((Subtarget->hasSSE2() && (VT == MVT::v16i8 || VT == MVT::v8i16)) ||
20605        (Subtarget->hasAVX2() && (VT == MVT::v32i8 || VT == MVT::v16i16)))) {
20606     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
20607
20608     // Check if one of the arms of the VSELECT is a zero vector. If it's on the
20609     // left side invert the predicate to simplify logic below.
20610     SDValue Other;
20611     if (ISD::isBuildVectorAllZeros(LHS.getNode())) {
20612       Other = RHS;
20613       CC = ISD::getSetCCInverse(CC, true);
20614     } else if (ISD::isBuildVectorAllZeros(RHS.getNode())) {
20615       Other = LHS;
20616     }
20617
20618     if (Other.getNode() && Other->getNumOperands() == 2 &&
20619         DAG.isEqualTo(Other->getOperand(0), Cond.getOperand(0))) {
20620       SDValue OpLHS = Other->getOperand(0), OpRHS = Other->getOperand(1);
20621       SDValue CondRHS = Cond->getOperand(1);
20622
20623       // Look for a general sub with unsigned saturation first.
20624       // x >= y ? x-y : 0 --> subus x, y
20625       // x >  y ? x-y : 0 --> subus x, y
20626       if ((CC == ISD::SETUGE || CC == ISD::SETUGT) &&
20627           Other->getOpcode() == ISD::SUB && DAG.isEqualTo(OpRHS, CondRHS))
20628         return DAG.getNode(X86ISD::SUBUS, DL, VT, OpLHS, OpRHS);
20629
20630       if (auto *OpRHSBV = dyn_cast<BuildVectorSDNode>(OpRHS))
20631         if (auto *OpRHSConst = OpRHSBV->getConstantSplatNode()) {
20632           if (auto *CondRHSBV = dyn_cast<BuildVectorSDNode>(CondRHS))
20633             if (auto *CondRHSConst = CondRHSBV->getConstantSplatNode())
20634               // If the RHS is a constant we have to reverse the const
20635               // canonicalization.
20636               // x > C-1 ? x+-C : 0 --> subus x, C
20637               if (CC == ISD::SETUGT && Other->getOpcode() == ISD::ADD &&
20638                   CondRHSConst->getAPIntValue() ==
20639                       (-OpRHSConst->getAPIntValue() - 1))
20640                 return DAG.getNode(
20641                     X86ISD::SUBUS, DL, VT, OpLHS,
20642                     DAG.getConstant(-OpRHSConst->getAPIntValue(), VT));
20643
20644           // Another special case: If C was a sign bit, the sub has been
20645           // canonicalized into a xor.
20646           // FIXME: Would it be better to use computeKnownBits to determine
20647           //        whether it's safe to decanonicalize the xor?
20648           // x s< 0 ? x^C : 0 --> subus x, C
20649           if (CC == ISD::SETLT && Other->getOpcode() == ISD::XOR &&
20650               ISD::isBuildVectorAllZeros(CondRHS.getNode()) &&
20651               OpRHSConst->getAPIntValue().isSignBit())
20652             // Note that we have to rebuild the RHS constant here to ensure we
20653             // don't rely on particular values of undef lanes.
20654             return DAG.getNode(
20655                 X86ISD::SUBUS, DL, VT, OpLHS,
20656                 DAG.getConstant(OpRHSConst->getAPIntValue(), VT));
20657         }
20658     }
20659   }
20660
20661   // Try to match a min/max vector operation.
20662   if (N->getOpcode() == ISD::VSELECT && Cond.getOpcode() == ISD::SETCC) {
20663     std::pair<unsigned, bool> ret = matchIntegerMINMAX(Cond, VT, LHS, RHS, DAG, Subtarget);
20664     unsigned Opc = ret.first;
20665     bool NeedSplit = ret.second;
20666
20667     if (Opc && NeedSplit) {
20668       unsigned NumElems = VT.getVectorNumElements();
20669       // Extract the LHS vectors
20670       SDValue LHS1 = Extract128BitVector(LHS, 0, DAG, DL);
20671       SDValue LHS2 = Extract128BitVector(LHS, NumElems/2, DAG, DL);
20672
20673       // Extract the RHS vectors
20674       SDValue RHS1 = Extract128BitVector(RHS, 0, DAG, DL);
20675       SDValue RHS2 = Extract128BitVector(RHS, NumElems/2, DAG, DL);
20676
20677       // Create min/max for each subvector
20678       LHS = DAG.getNode(Opc, DL, LHS1.getValueType(), LHS1, RHS1);
20679       RHS = DAG.getNode(Opc, DL, LHS2.getValueType(), LHS2, RHS2);
20680
20681       // Merge the result
20682       return DAG.getNode(ISD::CONCAT_VECTORS, DL, VT, LHS, RHS);
20683     } else if (Opc)
20684       return DAG.getNode(Opc, DL, VT, LHS, RHS);
20685   }
20686
20687   // Simplify vector selection if condition value type matches vselect
20688   // operand type
20689   if (N->getOpcode() == ISD::VSELECT && CondVT == VT) {
20690     assert(Cond.getValueType().isVector() &&
20691            "vector select expects a vector selector!");
20692
20693     bool TValIsAllOnes = ISD::isBuildVectorAllOnes(LHS.getNode());
20694     bool FValIsAllZeros = ISD::isBuildVectorAllZeros(RHS.getNode());
20695
20696     // Try invert the condition if true value is not all 1s and false value
20697     // is not all 0s.
20698     if (!TValIsAllOnes && !FValIsAllZeros &&
20699         // Check if the selector will be produced by CMPP*/PCMP*
20700         Cond.getOpcode() == ISD::SETCC &&
20701         // Check if SETCC has already been promoted
20702         TLI.getSetCCResultType(*DAG.getContext(), VT) == CondVT) {
20703       bool TValIsAllZeros = ISD::isBuildVectorAllZeros(LHS.getNode());
20704       bool FValIsAllOnes = ISD::isBuildVectorAllOnes(RHS.getNode());
20705
20706       if (TValIsAllZeros || FValIsAllOnes) {
20707         SDValue CC = Cond.getOperand(2);
20708         ISD::CondCode NewCC =
20709           ISD::getSetCCInverse(cast<CondCodeSDNode>(CC)->get(),
20710                                Cond.getOperand(0).getValueType().isInteger());
20711         Cond = DAG.getSetCC(DL, CondVT, Cond.getOperand(0), Cond.getOperand(1), NewCC);
20712         std::swap(LHS, RHS);
20713         TValIsAllOnes = FValIsAllOnes;
20714         FValIsAllZeros = TValIsAllZeros;
20715       }
20716     }
20717
20718     if (TValIsAllOnes || FValIsAllZeros) {
20719       SDValue Ret;
20720
20721       if (TValIsAllOnes && FValIsAllZeros)
20722         Ret = Cond;
20723       else if (TValIsAllOnes)
20724         Ret = DAG.getNode(ISD::OR, DL, CondVT, Cond,
20725                           DAG.getNode(ISD::BITCAST, DL, CondVT, RHS));
20726       else if (FValIsAllZeros)
20727         Ret = DAG.getNode(ISD::AND, DL, CondVT, Cond,
20728                           DAG.getNode(ISD::BITCAST, DL, CondVT, LHS));
20729
20730       return DAG.getNode(ISD::BITCAST, DL, VT, Ret);
20731     }
20732   }
20733
20734   // If we know that this node is legal then we know that it is going to be
20735   // matched by one of the SSE/AVX BLEND instructions. These instructions only
20736   // depend on the highest bit in each word. Try to use SimplifyDemandedBits
20737   // to simplify previous instructions.
20738   if (N->getOpcode() == ISD::VSELECT && DCI.isBeforeLegalizeOps() &&
20739       !DCI.isBeforeLegalize() &&
20740       // We explicitly check against SSE4.1, v8i16 and v16i16 because, although
20741       // vselect nodes may be marked as Custom, they might only be legal when
20742       // Cond is a build_vector of constants. This will be taken care in
20743       // a later condition.
20744       (TLI.isOperationLegalOrCustom(ISD::VSELECT, VT) &&
20745        Subtarget->hasSSE41() && VT != MVT::v16i16 && VT != MVT::v8i16) &&
20746       // Don't optimize vector of constants. Those are handled by
20747       // the generic code and all the bits must be properly set for
20748       // the generic optimizer.
20749       !ISD::isBuildVectorOfConstantSDNodes(Cond.getNode())) {
20750     unsigned BitWidth = Cond.getValueType().getScalarType().getSizeInBits();
20751
20752     // Don't optimize vector selects that map to mask-registers.
20753     if (BitWidth == 1)
20754       return SDValue();
20755
20756     assert(BitWidth >= 8 && BitWidth <= 64 && "Invalid mask size");
20757     APInt DemandedMask = APInt::getHighBitsSet(BitWidth, 1);
20758
20759     APInt KnownZero, KnownOne;
20760     TargetLowering::TargetLoweringOpt TLO(DAG, DCI.isBeforeLegalize(),
20761                                           DCI.isBeforeLegalizeOps());
20762     if (TLO.ShrinkDemandedConstant(Cond, DemandedMask) ||
20763         TLI.SimplifyDemandedBits(Cond, DemandedMask, KnownZero, KnownOne,
20764                                  TLO)) {
20765       // If we changed the computation somewhere in the DAG, this change
20766       // will affect all users of Cond.
20767       // Make sure it is fine and update all the nodes so that we do not
20768       // use the generic VSELECT anymore. Otherwise, we may perform
20769       // wrong optimizations as we messed up with the actual expectation
20770       // for the vector boolean values.
20771       if (Cond != TLO.Old) {
20772         // Check all uses of that condition operand to check whether it will be
20773         // consumed by non-BLEND instructions, which may depend on all bits are
20774         // set properly.
20775         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
20776              I != E; ++I)
20777           if (I->getOpcode() != ISD::VSELECT)
20778             // TODO: Add other opcodes eventually lowered into BLEND.
20779             return SDValue();
20780
20781         // Update all the users of the condition, before committing the change,
20782         // so that the VSELECT optimizations that expect the correct vector
20783         // boolean value will not be triggered.
20784         for (SDNode::use_iterator I = Cond->use_begin(), E = Cond->use_end();
20785              I != E; ++I)
20786           DAG.ReplaceAllUsesOfValueWith(
20787               SDValue(*I, 0),
20788               DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(*I), I->getValueType(0),
20789                           Cond, I->getOperand(1), I->getOperand(2)));
20790         DCI.CommitTargetLoweringOpt(TLO);
20791         return SDValue();
20792       }
20793       // At this point, only Cond is changed. Change the condition
20794       // just for N to keep the opportunity to optimize all other
20795       // users their own way.
20796       DAG.ReplaceAllUsesOfValueWith(
20797           SDValue(N, 0),
20798           DAG.getNode(X86ISD::SHRUNKBLEND, SDLoc(N), N->getValueType(0),
20799                       TLO.New, N->getOperand(1), N->getOperand(2)));
20800       return SDValue();
20801     }
20802   }
20803
20804   // We should generate an X86ISD::BLENDI from a vselect if its argument
20805   // is a sign_extend_inreg of an any_extend of a BUILD_VECTOR of
20806   // constants. This specific pattern gets generated when we split a
20807   // selector for a 512 bit vector in a machine without AVX512 (but with
20808   // 256-bit vectors), during legalization:
20809   //
20810   // (vselect (sign_extend (any_extend (BUILD_VECTOR)) i1) LHS RHS)
20811   //
20812   // Iff we find this pattern and the build_vectors are built from
20813   // constants, we translate the vselect into a shuffle_vector that we
20814   // know will be matched by LowerVECTOR_SHUFFLEtoBlend.
20815   if ((N->getOpcode() == ISD::VSELECT ||
20816        N->getOpcode() == X86ISD::SHRUNKBLEND) &&
20817       !DCI.isBeforeLegalize()) {
20818     SDValue Shuffle = transformVSELECTtoBlendVECTOR_SHUFFLE(N, DAG, Subtarget);
20819     if (Shuffle.getNode())
20820       return Shuffle;
20821   }
20822
20823   return SDValue();
20824 }
20825
20826 // Check whether a boolean test is testing a boolean value generated by
20827 // X86ISD::SETCC. If so, return the operand of that SETCC and proper condition
20828 // code.
20829 //
20830 // Simplify the following patterns:
20831 // (Op (CMP (SETCC Cond EFLAGS) 1) EQ) or
20832 // (Op (CMP (SETCC Cond EFLAGS) 0) NEQ)
20833 // to (Op EFLAGS Cond)
20834 //
20835 // (Op (CMP (SETCC Cond EFLAGS) 0) EQ) or
20836 // (Op (CMP (SETCC Cond EFLAGS) 1) NEQ)
20837 // to (Op EFLAGS !Cond)
20838 //
20839 // where Op could be BRCOND or CMOV.
20840 //
20841 static SDValue checkBoolTestSetCCCombine(SDValue Cmp, X86::CondCode &CC) {
20842   // Quit if not CMP and SUB with its value result used.
20843   if (Cmp.getOpcode() != X86ISD::CMP &&
20844       (Cmp.getOpcode() != X86ISD::SUB || Cmp.getNode()->hasAnyUseOfValue(0)))
20845       return SDValue();
20846
20847   // Quit if not used as a boolean value.
20848   if (CC != X86::COND_E && CC != X86::COND_NE)
20849     return SDValue();
20850
20851   // Check CMP operands. One of them should be 0 or 1 and the other should be
20852   // an SetCC or extended from it.
20853   SDValue Op1 = Cmp.getOperand(0);
20854   SDValue Op2 = Cmp.getOperand(1);
20855
20856   SDValue SetCC;
20857   const ConstantSDNode* C = nullptr;
20858   bool needOppositeCond = (CC == X86::COND_E);
20859   bool checkAgainstTrue = false; // Is it a comparison against 1?
20860
20861   if ((C = dyn_cast<ConstantSDNode>(Op1)))
20862     SetCC = Op2;
20863   else if ((C = dyn_cast<ConstantSDNode>(Op2)))
20864     SetCC = Op1;
20865   else // Quit if all operands are not constants.
20866     return SDValue();
20867
20868   if (C->getZExtValue() == 1) {
20869     needOppositeCond = !needOppositeCond;
20870     checkAgainstTrue = true;
20871   } else if (C->getZExtValue() != 0)
20872     // Quit if the constant is neither 0 or 1.
20873     return SDValue();
20874
20875   bool truncatedToBoolWithAnd = false;
20876   // Skip (zext $x), (trunc $x), or (and $x, 1) node.
20877   while (SetCC.getOpcode() == ISD::ZERO_EXTEND ||
20878          SetCC.getOpcode() == ISD::TRUNCATE ||
20879          SetCC.getOpcode() == ISD::AND) {
20880     if (SetCC.getOpcode() == ISD::AND) {
20881       int OpIdx = -1;
20882       ConstantSDNode *CS;
20883       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(0))) &&
20884           CS->getZExtValue() == 1)
20885         OpIdx = 1;
20886       if ((CS = dyn_cast<ConstantSDNode>(SetCC.getOperand(1))) &&
20887           CS->getZExtValue() == 1)
20888         OpIdx = 0;
20889       if (OpIdx == -1)
20890         break;
20891       SetCC = SetCC.getOperand(OpIdx);
20892       truncatedToBoolWithAnd = true;
20893     } else
20894       SetCC = SetCC.getOperand(0);
20895   }
20896
20897   switch (SetCC.getOpcode()) {
20898   case X86ISD::SETCC_CARRY:
20899     // Since SETCC_CARRY gives output based on R = CF ? ~0 : 0, it's unsafe to
20900     // simplify it if the result of SETCC_CARRY is not canonicalized to 0 or 1,
20901     // i.e. it's a comparison against true but the result of SETCC_CARRY is not
20902     // truncated to i1 using 'and'.
20903     if (checkAgainstTrue && !truncatedToBoolWithAnd)
20904       break;
20905     assert(X86::CondCode(SetCC.getConstantOperandVal(0)) == X86::COND_B &&
20906            "Invalid use of SETCC_CARRY!");
20907     // FALL THROUGH
20908   case X86ISD::SETCC:
20909     // Set the condition code or opposite one if necessary.
20910     CC = X86::CondCode(SetCC.getConstantOperandVal(0));
20911     if (needOppositeCond)
20912       CC = X86::GetOppositeBranchCondition(CC);
20913     return SetCC.getOperand(1);
20914   case X86ISD::CMOV: {
20915     // Check whether false/true value has canonical one, i.e. 0 or 1.
20916     ConstantSDNode *FVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(0));
20917     ConstantSDNode *TVal = dyn_cast<ConstantSDNode>(SetCC.getOperand(1));
20918     // Quit if true value is not a constant.
20919     if (!TVal)
20920       return SDValue();
20921     // Quit if false value is not a constant.
20922     if (!FVal) {
20923       SDValue Op = SetCC.getOperand(0);
20924       // Skip 'zext' or 'trunc' node.
20925       if (Op.getOpcode() == ISD::ZERO_EXTEND ||
20926           Op.getOpcode() == ISD::TRUNCATE)
20927         Op = Op.getOperand(0);
20928       // A special case for rdrand/rdseed, where 0 is set if false cond is
20929       // found.
20930       if ((Op.getOpcode() != X86ISD::RDRAND &&
20931            Op.getOpcode() != X86ISD::RDSEED) || Op.getResNo() != 0)
20932         return SDValue();
20933     }
20934     // Quit if false value is not the constant 0 or 1.
20935     bool FValIsFalse = true;
20936     if (FVal && FVal->getZExtValue() != 0) {
20937       if (FVal->getZExtValue() != 1)
20938         return SDValue();
20939       // If FVal is 1, opposite cond is needed.
20940       needOppositeCond = !needOppositeCond;
20941       FValIsFalse = false;
20942     }
20943     // Quit if TVal is not the constant opposite of FVal.
20944     if (FValIsFalse && TVal->getZExtValue() != 1)
20945       return SDValue();
20946     if (!FValIsFalse && TVal->getZExtValue() != 0)
20947       return SDValue();
20948     CC = X86::CondCode(SetCC.getConstantOperandVal(2));
20949     if (needOppositeCond)
20950       CC = X86::GetOppositeBranchCondition(CC);
20951     return SetCC.getOperand(3);
20952   }
20953   }
20954
20955   return SDValue();
20956 }
20957
20958 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
20959 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
20960                                   TargetLowering::DAGCombinerInfo &DCI,
20961                                   const X86Subtarget *Subtarget) {
20962   SDLoc DL(N);
20963
20964   // If the flag operand isn't dead, don't touch this CMOV.
20965   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
20966     return SDValue();
20967
20968   SDValue FalseOp = N->getOperand(0);
20969   SDValue TrueOp = N->getOperand(1);
20970   X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
20971   SDValue Cond = N->getOperand(3);
20972
20973   if (CC == X86::COND_E || CC == X86::COND_NE) {
20974     switch (Cond.getOpcode()) {
20975     default: break;
20976     case X86ISD::BSR:
20977     case X86ISD::BSF:
20978       // If operand of BSR / BSF are proven never zero, then ZF cannot be set.
20979       if (DAG.isKnownNeverZero(Cond.getOperand(0)))
20980         return (CC == X86::COND_E) ? FalseOp : TrueOp;
20981     }
20982   }
20983
20984   SDValue Flags;
20985
20986   Flags = checkBoolTestSetCCCombine(Cond, CC);
20987   if (Flags.getNode() &&
20988       // Extra check as FCMOV only supports a subset of X86 cond.
20989       (FalseOp.getValueType() != MVT::f80 || hasFPCMov(CC))) {
20990     SDValue Ops[] = { FalseOp, TrueOp,
20991                       DAG.getConstant(CC, MVT::i8), Flags };
20992     return DAG.getNode(X86ISD::CMOV, DL, N->getVTList(), Ops);
20993   }
20994
20995   // If this is a select between two integer constants, try to do some
20996   // optimizations.  Note that the operands are ordered the opposite of SELECT
20997   // operands.
20998   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(TrueOp)) {
20999     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(FalseOp)) {
21000       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
21001       // larger than FalseC (the false value).
21002       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
21003         CC = X86::GetOppositeBranchCondition(CC);
21004         std::swap(TrueC, FalseC);
21005         std::swap(TrueOp, FalseOp);
21006       }
21007
21008       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
21009       // This is efficient for any integer data type (including i8/i16) and
21010       // shift amount.
21011       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
21012         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21013                            DAG.getConstant(CC, MVT::i8), Cond);
21014
21015         // Zero extend the condition if needed.
21016         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
21017
21018         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
21019         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
21020                            DAG.getConstant(ShAmt, MVT::i8));
21021         if (N->getNumValues() == 2)  // Dead flag value?
21022           return DCI.CombineTo(N, Cond, SDValue());
21023         return Cond;
21024       }
21025
21026       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
21027       // for any integer data type, including i8/i16.
21028       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
21029         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21030                            DAG.getConstant(CC, MVT::i8), Cond);
21031
21032         // Zero extend the condition if needed.
21033         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
21034                            FalseC->getValueType(0), Cond);
21035         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21036                            SDValue(FalseC, 0));
21037
21038         if (N->getNumValues() == 2)  // Dead flag value?
21039           return DCI.CombineTo(N, Cond, SDValue());
21040         return Cond;
21041       }
21042
21043       // Optimize cases that will turn into an LEA instruction.  This requires
21044       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
21045       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
21046         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
21047         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
21048
21049         bool isFastMultiplier = false;
21050         if (Diff < 10) {
21051           switch ((unsigned char)Diff) {
21052           default: break;
21053           case 1:  // result = add base, cond
21054           case 2:  // result = lea base(    , cond*2)
21055           case 3:  // result = lea base(cond, cond*2)
21056           case 4:  // result = lea base(    , cond*4)
21057           case 5:  // result = lea base(cond, cond*4)
21058           case 8:  // result = lea base(    , cond*8)
21059           case 9:  // result = lea base(cond, cond*8)
21060             isFastMultiplier = true;
21061             break;
21062           }
21063         }
21064
21065         if (isFastMultiplier) {
21066           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
21067           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
21068                              DAG.getConstant(CC, MVT::i8), Cond);
21069           // Zero extend the condition if needed.
21070           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
21071                              Cond);
21072           // Scale the condition by the difference.
21073           if (Diff != 1)
21074             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
21075                                DAG.getConstant(Diff, Cond.getValueType()));
21076
21077           // Add the base if non-zero.
21078           if (FalseC->getAPIntValue() != 0)
21079             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
21080                                SDValue(FalseC, 0));
21081           if (N->getNumValues() == 2)  // Dead flag value?
21082             return DCI.CombineTo(N, Cond, SDValue());
21083           return Cond;
21084         }
21085       }
21086     }
21087   }
21088
21089   // Handle these cases:
21090   //   (select (x != c), e, c) -> select (x != c), e, x),
21091   //   (select (x == c), c, e) -> select (x == c), x, e)
21092   // where the c is an integer constant, and the "select" is the combination
21093   // of CMOV and CMP.
21094   //
21095   // The rationale for this change is that the conditional-move from a constant
21096   // needs two instructions, however, conditional-move from a register needs
21097   // only one instruction.
21098   //
21099   // CAVEAT: By replacing a constant with a symbolic value, it may obscure
21100   //  some instruction-combining opportunities. This opt needs to be
21101   //  postponed as late as possible.
21102   //
21103   if (!DCI.isBeforeLegalize() && !DCI.isBeforeLegalizeOps()) {
21104     // the DCI.xxxx conditions are provided to postpone the optimization as
21105     // late as possible.
21106
21107     ConstantSDNode *CmpAgainst = nullptr;
21108     if ((Cond.getOpcode() == X86ISD::CMP || Cond.getOpcode() == X86ISD::SUB) &&
21109         (CmpAgainst = dyn_cast<ConstantSDNode>(Cond.getOperand(1))) &&
21110         !isa<ConstantSDNode>(Cond.getOperand(0))) {
21111
21112       if (CC == X86::COND_NE &&
21113           CmpAgainst == dyn_cast<ConstantSDNode>(FalseOp)) {
21114         CC = X86::GetOppositeBranchCondition(CC);
21115         std::swap(TrueOp, FalseOp);
21116       }
21117
21118       if (CC == X86::COND_E &&
21119           CmpAgainst == dyn_cast<ConstantSDNode>(TrueOp)) {
21120         SDValue Ops[] = { FalseOp, Cond.getOperand(0),
21121                           DAG.getConstant(CC, MVT::i8), Cond };
21122         return DAG.getNode(X86ISD::CMOV, DL, N->getVTList (), Ops);
21123       }
21124     }
21125   }
21126
21127   return SDValue();
21128 }
21129
21130 static SDValue PerformINTRINSIC_WO_CHAINCombine(SDNode *N, SelectionDAG &DAG,
21131                                                 const X86Subtarget *Subtarget) {
21132   unsigned IntNo = cast<ConstantSDNode>(N->getOperand(0))->getZExtValue();
21133   switch (IntNo) {
21134   default: return SDValue();
21135   // SSE/AVX/AVX2 blend intrinsics.
21136   case Intrinsic::x86_avx2_pblendvb:
21137   case Intrinsic::x86_avx2_pblendw:
21138   case Intrinsic::x86_avx2_pblendd_128:
21139   case Intrinsic::x86_avx2_pblendd_256:
21140     // Don't try to simplify this intrinsic if we don't have AVX2.
21141     if (!Subtarget->hasAVX2())
21142       return SDValue();
21143     // FALL-THROUGH
21144   case Intrinsic::x86_avx_blend_pd_256:
21145   case Intrinsic::x86_avx_blend_ps_256:
21146   case Intrinsic::x86_avx_blendv_pd_256:
21147   case Intrinsic::x86_avx_blendv_ps_256:
21148     // Don't try to simplify this intrinsic if we don't have AVX.
21149     if (!Subtarget->hasAVX())
21150       return SDValue();
21151     // FALL-THROUGH
21152   case Intrinsic::x86_sse41_pblendw:
21153   case Intrinsic::x86_sse41_blendpd:
21154   case Intrinsic::x86_sse41_blendps:
21155   case Intrinsic::x86_sse41_blendvps:
21156   case Intrinsic::x86_sse41_blendvpd:
21157   case Intrinsic::x86_sse41_pblendvb: {
21158     SDValue Op0 = N->getOperand(1);
21159     SDValue Op1 = N->getOperand(2);
21160     SDValue Mask = N->getOperand(3);
21161
21162     // Don't try to simplify this intrinsic if we don't have SSE4.1.
21163     if (!Subtarget->hasSSE41())
21164       return SDValue();
21165
21166     // fold (blend A, A, Mask) -> A
21167     if (Op0 == Op1)
21168       return Op0;
21169     // fold (blend A, B, allZeros) -> A
21170     if (ISD::isBuildVectorAllZeros(Mask.getNode()))
21171       return Op0;
21172     // fold (blend A, B, allOnes) -> B
21173     if (ISD::isBuildVectorAllOnes(Mask.getNode()))
21174       return Op1;
21175
21176     // Simplify the case where the mask is a constant i32 value.
21177     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Mask)) {
21178       if (C->isNullValue())
21179         return Op0;
21180       if (C->isAllOnesValue())
21181         return Op1;
21182     }
21183
21184     return SDValue();
21185   }
21186
21187   // Packed SSE2/AVX2 arithmetic shift immediate intrinsics.
21188   case Intrinsic::x86_sse2_psrai_w:
21189   case Intrinsic::x86_sse2_psrai_d:
21190   case Intrinsic::x86_avx2_psrai_w:
21191   case Intrinsic::x86_avx2_psrai_d:
21192   case Intrinsic::x86_sse2_psra_w:
21193   case Intrinsic::x86_sse2_psra_d:
21194   case Intrinsic::x86_avx2_psra_w:
21195   case Intrinsic::x86_avx2_psra_d: {
21196     SDValue Op0 = N->getOperand(1);
21197     SDValue Op1 = N->getOperand(2);
21198     EVT VT = Op0.getValueType();
21199     assert(VT.isVector() && "Expected a vector type!");
21200
21201     if (isa<BuildVectorSDNode>(Op1))
21202       Op1 = Op1.getOperand(0);
21203
21204     if (!isa<ConstantSDNode>(Op1))
21205       return SDValue();
21206
21207     EVT SVT = VT.getVectorElementType();
21208     unsigned SVTBits = SVT.getSizeInBits();
21209
21210     ConstantSDNode *CND = cast<ConstantSDNode>(Op1);
21211     const APInt &C = APInt(SVTBits, CND->getAPIntValue().getZExtValue());
21212     uint64_t ShAmt = C.getZExtValue();
21213
21214     // Don't try to convert this shift into a ISD::SRA if the shift
21215     // count is bigger than or equal to the element size.
21216     if (ShAmt >= SVTBits)
21217       return SDValue();
21218
21219     // Trivial case: if the shift count is zero, then fold this
21220     // into the first operand.
21221     if (ShAmt == 0)
21222       return Op0;
21223
21224     // Replace this packed shift intrinsic with a target independent
21225     // shift dag node.
21226     SDValue Splat = DAG.getConstant(C, VT);
21227     return DAG.getNode(ISD::SRA, SDLoc(N), VT, Op0, Splat);
21228   }
21229   }
21230 }
21231
21232 /// PerformMulCombine - Optimize a single multiply with constant into two
21233 /// in order to implement it with two cheaper instructions, e.g.
21234 /// LEA + SHL, LEA + LEA.
21235 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
21236                                  TargetLowering::DAGCombinerInfo &DCI) {
21237   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
21238     return SDValue();
21239
21240   EVT VT = N->getValueType(0);
21241   if (VT != MVT::i64 && VT != MVT::i32)
21242     return SDValue();
21243
21244   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
21245   if (!C)
21246     return SDValue();
21247   uint64_t MulAmt = C->getZExtValue();
21248   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
21249     return SDValue();
21250
21251   uint64_t MulAmt1 = 0;
21252   uint64_t MulAmt2 = 0;
21253   if ((MulAmt % 9) == 0) {
21254     MulAmt1 = 9;
21255     MulAmt2 = MulAmt / 9;
21256   } else if ((MulAmt % 5) == 0) {
21257     MulAmt1 = 5;
21258     MulAmt2 = MulAmt / 5;
21259   } else if ((MulAmt % 3) == 0) {
21260     MulAmt1 = 3;
21261     MulAmt2 = MulAmt / 3;
21262   }
21263   if (MulAmt2 &&
21264       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
21265     SDLoc DL(N);
21266
21267     if (isPowerOf2_64(MulAmt2) &&
21268         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
21269       // If second multiplifer is pow2, issue it first. We want the multiply by
21270       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
21271       // is an add.
21272       std::swap(MulAmt1, MulAmt2);
21273
21274     SDValue NewMul;
21275     if (isPowerOf2_64(MulAmt1))
21276       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
21277                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
21278     else
21279       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
21280                            DAG.getConstant(MulAmt1, VT));
21281
21282     if (isPowerOf2_64(MulAmt2))
21283       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
21284                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
21285     else
21286       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
21287                            DAG.getConstant(MulAmt2, VT));
21288
21289     // Do not add new nodes to DAG combiner worklist.
21290     DCI.CombineTo(N, NewMul, false);
21291   }
21292   return SDValue();
21293 }
21294
21295 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
21296   SDValue N0 = N->getOperand(0);
21297   SDValue N1 = N->getOperand(1);
21298   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
21299   EVT VT = N0.getValueType();
21300
21301   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
21302   // since the result of setcc_c is all zero's or all ones.
21303   if (VT.isInteger() && !VT.isVector() &&
21304       N1C && N0.getOpcode() == ISD::AND &&
21305       N0.getOperand(1).getOpcode() == ISD::Constant) {
21306     SDValue N00 = N0.getOperand(0);
21307     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
21308         ((N00.getOpcode() == ISD::ANY_EXTEND ||
21309           N00.getOpcode() == ISD::ZERO_EXTEND) &&
21310          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
21311       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
21312       APInt ShAmt = N1C->getAPIntValue();
21313       Mask = Mask.shl(ShAmt);
21314       if (Mask != 0)
21315         return DAG.getNode(ISD::AND, SDLoc(N), VT,
21316                            N00, DAG.getConstant(Mask, VT));
21317     }
21318   }
21319
21320   // Hardware support for vector shifts is sparse which makes us scalarize the
21321   // vector operations in many cases. Also, on sandybridge ADD is faster than
21322   // shl.
21323   // (shl V, 1) -> add V,V
21324   if (auto *N1BV = dyn_cast<BuildVectorSDNode>(N1))
21325     if (auto *N1SplatC = N1BV->getConstantSplatNode()) {
21326       assert(N0.getValueType().isVector() && "Invalid vector shift type");
21327       // We shift all of the values by one. In many cases we do not have
21328       // hardware support for this operation. This is better expressed as an ADD
21329       // of two values.
21330       if (N1SplatC->getZExtValue() == 1)
21331         return DAG.getNode(ISD::ADD, SDLoc(N), VT, N0, N0);
21332     }
21333
21334   return SDValue();
21335 }
21336
21337 /// \brief Returns a vector of 0s if the node in input is a vector logical
21338 /// shift by a constant amount which is known to be bigger than or equal
21339 /// to the vector element size in bits.
21340 static SDValue performShiftToAllZeros(SDNode *N, SelectionDAG &DAG,
21341                                       const X86Subtarget *Subtarget) {
21342   EVT VT = N->getValueType(0);
21343
21344   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16 &&
21345       (!Subtarget->hasInt256() ||
21346        (VT != MVT::v4i64 && VT != MVT::v8i32 && VT != MVT::v16i16)))
21347     return SDValue();
21348
21349   SDValue Amt = N->getOperand(1);
21350   SDLoc DL(N);
21351   if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Amt))
21352     if (auto *AmtSplat = AmtBV->getConstantSplatNode()) {
21353       APInt ShiftAmt = AmtSplat->getAPIntValue();
21354       unsigned MaxAmount = VT.getVectorElementType().getSizeInBits();
21355
21356       // SSE2/AVX2 logical shifts always return a vector of 0s
21357       // if the shift amount is bigger than or equal to
21358       // the element size. The constant shift amount will be
21359       // encoded as a 8-bit immediate.
21360       if (ShiftAmt.trunc(8).uge(MaxAmount))
21361         return getZeroVector(VT, Subtarget, DAG, DL);
21362     }
21363
21364   return SDValue();
21365 }
21366
21367 /// PerformShiftCombine - Combine shifts.
21368 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
21369                                    TargetLowering::DAGCombinerInfo &DCI,
21370                                    const X86Subtarget *Subtarget) {
21371   if (N->getOpcode() == ISD::SHL) {
21372     SDValue V = PerformSHLCombine(N, DAG);
21373     if (V.getNode()) return V;
21374   }
21375
21376   if (N->getOpcode() != ISD::SRA) {
21377     // Try to fold this logical shift into a zero vector.
21378     SDValue V = performShiftToAllZeros(N, DAG, Subtarget);
21379     if (V.getNode()) return V;
21380   }
21381
21382   return SDValue();
21383 }
21384
21385 // CMPEQCombine - Recognize the distinctive  (AND (setcc ...) (setcc ..))
21386 // where both setccs reference the same FP CMP, and rewrite for CMPEQSS
21387 // and friends.  Likewise for OR -> CMPNEQSS.
21388 static SDValue CMPEQCombine(SDNode *N, SelectionDAG &DAG,
21389                             TargetLowering::DAGCombinerInfo &DCI,
21390                             const X86Subtarget *Subtarget) {
21391   unsigned opcode;
21392
21393   // SSE1 supports CMP{eq|ne}SS, and SSE2 added CMP{eq|ne}SD, but
21394   // we're requiring SSE2 for both.
21395   if (Subtarget->hasSSE2() && isAndOrOfSetCCs(SDValue(N, 0U), opcode)) {
21396     SDValue N0 = N->getOperand(0);
21397     SDValue N1 = N->getOperand(1);
21398     SDValue CMP0 = N0->getOperand(1);
21399     SDValue CMP1 = N1->getOperand(1);
21400     SDLoc DL(N);
21401
21402     // The SETCCs should both refer to the same CMP.
21403     if (CMP0.getOpcode() != X86ISD::CMP || CMP0 != CMP1)
21404       return SDValue();
21405
21406     SDValue CMP00 = CMP0->getOperand(0);
21407     SDValue CMP01 = CMP0->getOperand(1);
21408     EVT     VT    = CMP00.getValueType();
21409
21410     if (VT == MVT::f32 || VT == MVT::f64) {
21411       bool ExpectingFlags = false;
21412       // Check for any users that want flags:
21413       for (SDNode::use_iterator UI = N->use_begin(), UE = N->use_end();
21414            !ExpectingFlags && UI != UE; ++UI)
21415         switch (UI->getOpcode()) {
21416         default:
21417         case ISD::BR_CC:
21418         case ISD::BRCOND:
21419         case ISD::SELECT:
21420           ExpectingFlags = true;
21421           break;
21422         case ISD::CopyToReg:
21423         case ISD::SIGN_EXTEND:
21424         case ISD::ZERO_EXTEND:
21425         case ISD::ANY_EXTEND:
21426           break;
21427         }
21428
21429       if (!ExpectingFlags) {
21430         enum X86::CondCode cc0 = (enum X86::CondCode)N0.getConstantOperandVal(0);
21431         enum X86::CondCode cc1 = (enum X86::CondCode)N1.getConstantOperandVal(0);
21432
21433         if (cc1 == X86::COND_E || cc1 == X86::COND_NE) {
21434           X86::CondCode tmp = cc0;
21435           cc0 = cc1;
21436           cc1 = tmp;
21437         }
21438
21439         if ((cc0 == X86::COND_E  && cc1 == X86::COND_NP) ||
21440             (cc0 == X86::COND_NE && cc1 == X86::COND_P)) {
21441           // FIXME: need symbolic constants for these magic numbers.
21442           // See X86ATTInstPrinter.cpp:printSSECC().
21443           unsigned x86cc = (cc0 == X86::COND_E) ? 0 : 4;
21444           if (Subtarget->hasAVX512()) {
21445             SDValue FSetCC = DAG.getNode(X86ISD::FSETCC, DL, MVT::i1, CMP00,
21446                                          CMP01, DAG.getConstant(x86cc, MVT::i8));
21447             if (N->getValueType(0) != MVT::i1)
21448               return DAG.getNode(ISD::ZERO_EXTEND, DL, N->getValueType(0),
21449                                  FSetCC);
21450             return FSetCC;
21451           }
21452           SDValue OnesOrZeroesF = DAG.getNode(X86ISD::FSETCC, DL,
21453                                               CMP00.getValueType(), CMP00, CMP01,
21454                                               DAG.getConstant(x86cc, MVT::i8));
21455
21456           bool is64BitFP = (CMP00.getValueType() == MVT::f64);
21457           MVT IntVT = is64BitFP ? MVT::i64 : MVT::i32;
21458
21459           if (is64BitFP && !Subtarget->is64Bit()) {
21460             // On a 32-bit target, we cannot bitcast the 64-bit float to a
21461             // 64-bit integer, since that's not a legal type. Since
21462             // OnesOrZeroesF is all ones of all zeroes, we don't need all the
21463             // bits, but can do this little dance to extract the lowest 32 bits
21464             // and work with those going forward.
21465             SDValue Vector64 = DAG.getNode(ISD::SCALAR_TO_VECTOR, DL, MVT::v2f64,
21466                                            OnesOrZeroesF);
21467             SDValue Vector32 = DAG.getNode(ISD::BITCAST, DL, MVT::v4f32,
21468                                            Vector64);
21469             OnesOrZeroesF = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, MVT::f32,
21470                                         Vector32, DAG.getIntPtrConstant(0));
21471             IntVT = MVT::i32;
21472           }
21473
21474           SDValue OnesOrZeroesI = DAG.getNode(ISD::BITCAST, DL, IntVT, OnesOrZeroesF);
21475           SDValue ANDed = DAG.getNode(ISD::AND, DL, IntVT, OnesOrZeroesI,
21476                                       DAG.getConstant(1, IntVT));
21477           SDValue OneBitOfTruth = DAG.getNode(ISD::TRUNCATE, DL, MVT::i8, ANDed);
21478           return OneBitOfTruth;
21479         }
21480       }
21481     }
21482   }
21483   return SDValue();
21484 }
21485
21486 /// CanFoldXORWithAllOnes - Test whether the XOR operand is a AllOnes vector
21487 /// so it can be folded inside ANDNP.
21488 static bool CanFoldXORWithAllOnes(const SDNode *N) {
21489   EVT VT = N->getValueType(0);
21490
21491   // Match direct AllOnes for 128 and 256-bit vectors
21492   if (ISD::isBuildVectorAllOnes(N))
21493     return true;
21494
21495   // Look through a bit convert.
21496   if (N->getOpcode() == ISD::BITCAST)
21497     N = N->getOperand(0).getNode();
21498
21499   // Sometimes the operand may come from a insert_subvector building a 256-bit
21500   // allones vector
21501   if (VT.is256BitVector() &&
21502       N->getOpcode() == ISD::INSERT_SUBVECTOR) {
21503     SDValue V1 = N->getOperand(0);
21504     SDValue V2 = N->getOperand(1);
21505
21506     if (V1.getOpcode() == ISD::INSERT_SUBVECTOR &&
21507         V1.getOperand(0).getOpcode() == ISD::UNDEF &&
21508         ISD::isBuildVectorAllOnes(V1.getOperand(1).getNode()) &&
21509         ISD::isBuildVectorAllOnes(V2.getNode()))
21510       return true;
21511   }
21512
21513   return false;
21514 }
21515
21516 // On AVX/AVX2 the type v8i1 is legalized to v8i16, which is an XMM sized
21517 // register. In most cases we actually compare or select YMM-sized registers
21518 // and mixing the two types creates horrible code. This method optimizes
21519 // some of the transition sequences.
21520 static SDValue WidenMaskArithmetic(SDNode *N, SelectionDAG &DAG,
21521                                  TargetLowering::DAGCombinerInfo &DCI,
21522                                  const X86Subtarget *Subtarget) {
21523   EVT VT = N->getValueType(0);
21524   if (!VT.is256BitVector())
21525     return SDValue();
21526
21527   assert((N->getOpcode() == ISD::ANY_EXTEND ||
21528           N->getOpcode() == ISD::ZERO_EXTEND ||
21529           N->getOpcode() == ISD::SIGN_EXTEND) && "Invalid Node");
21530
21531   SDValue Narrow = N->getOperand(0);
21532   EVT NarrowVT = Narrow->getValueType(0);
21533   if (!NarrowVT.is128BitVector())
21534     return SDValue();
21535
21536   if (Narrow->getOpcode() != ISD::XOR &&
21537       Narrow->getOpcode() != ISD::AND &&
21538       Narrow->getOpcode() != ISD::OR)
21539     return SDValue();
21540
21541   SDValue N0  = Narrow->getOperand(0);
21542   SDValue N1  = Narrow->getOperand(1);
21543   SDLoc DL(Narrow);
21544
21545   // The Left side has to be a trunc.
21546   if (N0.getOpcode() != ISD::TRUNCATE)
21547     return SDValue();
21548
21549   // The type of the truncated inputs.
21550   EVT WideVT = N0->getOperand(0)->getValueType(0);
21551   if (WideVT != VT)
21552     return SDValue();
21553
21554   // The right side has to be a 'trunc' or a constant vector.
21555   bool RHSTrunc = N1.getOpcode() == ISD::TRUNCATE;
21556   ConstantSDNode *RHSConstSplat = nullptr;
21557   if (auto *RHSBV = dyn_cast<BuildVectorSDNode>(N1))
21558     RHSConstSplat = RHSBV->getConstantSplatNode();
21559   if (!RHSTrunc && !RHSConstSplat)
21560     return SDValue();
21561
21562   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21563
21564   if (!TLI.isOperationLegalOrPromote(Narrow->getOpcode(), WideVT))
21565     return SDValue();
21566
21567   // Set N0 and N1 to hold the inputs to the new wide operation.
21568   N0 = N0->getOperand(0);
21569   if (RHSConstSplat) {
21570     N1 = DAG.getNode(ISD::ZERO_EXTEND, DL, WideVT.getScalarType(),
21571                      SDValue(RHSConstSplat, 0));
21572     SmallVector<SDValue, 8> C(WideVT.getVectorNumElements(), N1);
21573     N1 = DAG.getNode(ISD::BUILD_VECTOR, DL, WideVT, C);
21574   } else if (RHSTrunc) {
21575     N1 = N1->getOperand(0);
21576   }
21577
21578   // Generate the wide operation.
21579   SDValue Op = DAG.getNode(Narrow->getOpcode(), DL, WideVT, N0, N1);
21580   unsigned Opcode = N->getOpcode();
21581   switch (Opcode) {
21582   case ISD::ANY_EXTEND:
21583     return Op;
21584   case ISD::ZERO_EXTEND: {
21585     unsigned InBits = NarrowVT.getScalarType().getSizeInBits();
21586     APInt Mask = APInt::getAllOnesValue(InBits);
21587     Mask = Mask.zext(VT.getScalarType().getSizeInBits());
21588     return DAG.getNode(ISD::AND, DL, VT,
21589                        Op, DAG.getConstant(Mask, VT));
21590   }
21591   case ISD::SIGN_EXTEND:
21592     return DAG.getNode(ISD::SIGN_EXTEND_INREG, DL, VT,
21593                        Op, DAG.getValueType(NarrowVT));
21594   default:
21595     llvm_unreachable("Unexpected opcode");
21596   }
21597 }
21598
21599 static SDValue VectorZextCombine(SDNode *N, SelectionDAG &DAG,
21600                                  TargetLowering::DAGCombinerInfo &DCI,
21601                                  const X86Subtarget *Subtarget) {
21602   SDValue N0 = N->getOperand(0);
21603   SDValue N1 = N->getOperand(1);
21604   SDLoc DL(N);
21605
21606   // A vector zext_in_reg may be represented as a shuffle,
21607   // feeding into a bitcast (this represents anyext) feeding into
21608   // an and with a mask.
21609   // We'd like to try to combine that into a shuffle with zero
21610   // plus a bitcast, removing the and.
21611   if (N0.getOpcode() != ISD::BITCAST ||
21612       N0.getOperand(0).getOpcode() != ISD::VECTOR_SHUFFLE)
21613     return SDValue();
21614
21615   // The other side of the AND should be a splat of 2^C, where C
21616   // is the number of bits in the source type.
21617   if (N1.getOpcode() == ISD::BITCAST)
21618     N1 = N1.getOperand(0);
21619   if (N1.getOpcode() != ISD::BUILD_VECTOR)
21620     return SDValue();
21621   BuildVectorSDNode *Vector = cast<BuildVectorSDNode>(N1);
21622
21623   ShuffleVectorSDNode *Shuffle = cast<ShuffleVectorSDNode>(N0.getOperand(0));
21624   EVT SrcType = Shuffle->getValueType(0);
21625
21626   // We expect a single-source shuffle
21627   if (Shuffle->getOperand(1)->getOpcode() != ISD::UNDEF)
21628     return SDValue();
21629
21630   unsigned SrcSize = SrcType.getScalarSizeInBits();
21631
21632   APInt SplatValue, SplatUndef;
21633   unsigned SplatBitSize;
21634   bool HasAnyUndefs;
21635   if (!Vector->isConstantSplat(SplatValue, SplatUndef,
21636                                 SplatBitSize, HasAnyUndefs))
21637     return SDValue();
21638
21639   unsigned ResSize = N1.getValueType().getScalarSizeInBits();
21640   // Make sure the splat matches the mask we expect
21641   if (SplatBitSize > ResSize ||
21642       (SplatValue + 1).exactLogBase2() != (int)SrcSize)
21643     return SDValue();
21644
21645   // Make sure the input and output size make sense
21646   if (SrcSize >= ResSize || ResSize % SrcSize)
21647     return SDValue();
21648
21649   // We expect a shuffle of the form <0, u, u, u, 1, u, u, u...>
21650   // The number of u's between each two values depends on the ratio between
21651   // the source and dest type.
21652   unsigned ZextRatio = ResSize / SrcSize;
21653   bool IsZext = true;
21654   for (unsigned i = 0; i < SrcType.getVectorNumElements(); ++i) {
21655     if (i % ZextRatio) {
21656       if (Shuffle->getMaskElt(i) > 0) {
21657         // Expected undef
21658         IsZext = false;
21659         break;
21660       }
21661     } else {
21662       if (Shuffle->getMaskElt(i) != (int)(i / ZextRatio)) {
21663         // Expected element number
21664         IsZext = false;
21665         break;
21666       }
21667     }
21668   }
21669
21670   if (!IsZext)
21671     return SDValue();
21672
21673   // Ok, perform the transformation - replace the shuffle with
21674   // a shuffle of the form <0, k, k, k, 1, k, k, k> with zero
21675   // (instead of undef) where the k elements come from the zero vector.
21676   SmallVector<int, 8> Mask;
21677   unsigned NumElems = SrcType.getVectorNumElements();
21678   for (unsigned i = 0; i < NumElems; ++i)
21679     if (i % ZextRatio)
21680       Mask.push_back(NumElems);
21681     else
21682       Mask.push_back(i / ZextRatio);
21683
21684   SDValue NewShuffle = DAG.getVectorShuffle(Shuffle->getValueType(0), DL,
21685     Shuffle->getOperand(0), DAG.getConstant(0, SrcType), Mask);
21686   return DAG.getNode(ISD::BITCAST, DL,  N0.getValueType(), NewShuffle);
21687 }
21688
21689 static SDValue PerformAndCombine(SDNode *N, SelectionDAG &DAG,
21690                                  TargetLowering::DAGCombinerInfo &DCI,
21691                                  const X86Subtarget *Subtarget) {
21692   if (DCI.isBeforeLegalizeOps())
21693     return SDValue();
21694
21695   SDValue Zext = VectorZextCombine(N, DAG, DCI, Subtarget);
21696   if (Zext.getNode())
21697     return Zext;
21698
21699   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
21700   if (R.getNode())
21701     return R;
21702
21703   EVT VT = N->getValueType(0);
21704   SDValue N0 = N->getOperand(0);
21705   SDValue N1 = N->getOperand(1);
21706   SDLoc DL(N);
21707
21708   // Create BEXTR instructions
21709   // BEXTR is ((X >> imm) & (2**size-1))
21710   if (VT == MVT::i32 || VT == MVT::i64) {
21711     // Check for BEXTR.
21712     if ((Subtarget->hasBMI() || Subtarget->hasTBM()) &&
21713         (N0.getOpcode() == ISD::SRA || N0.getOpcode() == ISD::SRL)) {
21714       ConstantSDNode *MaskNode = dyn_cast<ConstantSDNode>(N1);
21715       ConstantSDNode *ShiftNode = dyn_cast<ConstantSDNode>(N0.getOperand(1));
21716       if (MaskNode && ShiftNode) {
21717         uint64_t Mask = MaskNode->getZExtValue();
21718         uint64_t Shift = ShiftNode->getZExtValue();
21719         if (isMask_64(Mask)) {
21720           uint64_t MaskSize = countPopulation(Mask);
21721           if (Shift + MaskSize <= VT.getSizeInBits())
21722             return DAG.getNode(X86ISD::BEXTR, DL, VT, N0.getOperand(0),
21723                                DAG.getConstant(Shift | (MaskSize << 8), VT));
21724         }
21725       }
21726     } // BEXTR
21727
21728     return SDValue();
21729   }
21730
21731   // Want to form ANDNP nodes:
21732   // 1) In the hopes of then easily combining them with OR and AND nodes
21733   //    to form PBLEND/PSIGN.
21734   // 2) To match ANDN packed intrinsics
21735   if (VT != MVT::v2i64 && VT != MVT::v4i64)
21736     return SDValue();
21737
21738   // Check LHS for vnot
21739   if (N0.getOpcode() == ISD::XOR &&
21740       //ISD::isBuildVectorAllOnes(N0.getOperand(1).getNode()))
21741       CanFoldXORWithAllOnes(N0.getOperand(1).getNode()))
21742     return DAG.getNode(X86ISD::ANDNP, DL, VT, N0.getOperand(0), N1);
21743
21744   // Check RHS for vnot
21745   if (N1.getOpcode() == ISD::XOR &&
21746       //ISD::isBuildVectorAllOnes(N1.getOperand(1).getNode()))
21747       CanFoldXORWithAllOnes(N1.getOperand(1).getNode()))
21748     return DAG.getNode(X86ISD::ANDNP, DL, VT, N1.getOperand(0), N0);
21749
21750   return SDValue();
21751 }
21752
21753 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
21754                                 TargetLowering::DAGCombinerInfo &DCI,
21755                                 const X86Subtarget *Subtarget) {
21756   if (DCI.isBeforeLegalizeOps())
21757     return SDValue();
21758
21759   SDValue R = CMPEQCombine(N, DAG, DCI, Subtarget);
21760   if (R.getNode())
21761     return R;
21762
21763   SDValue N0 = N->getOperand(0);
21764   SDValue N1 = N->getOperand(1);
21765   EVT VT = N->getValueType(0);
21766
21767   // look for psign/blend
21768   if (VT == MVT::v2i64 || VT == MVT::v4i64) {
21769     if (!Subtarget->hasSSSE3() ||
21770         (VT == MVT::v4i64 && !Subtarget->hasInt256()))
21771       return SDValue();
21772
21773     // Canonicalize pandn to RHS
21774     if (N0.getOpcode() == X86ISD::ANDNP)
21775       std::swap(N0, N1);
21776     // or (and (m, y), (pandn m, x))
21777     if (N0.getOpcode() == ISD::AND && N1.getOpcode() == X86ISD::ANDNP) {
21778       SDValue Mask = N1.getOperand(0);
21779       SDValue X    = N1.getOperand(1);
21780       SDValue Y;
21781       if (N0.getOperand(0) == Mask)
21782         Y = N0.getOperand(1);
21783       if (N0.getOperand(1) == Mask)
21784         Y = N0.getOperand(0);
21785
21786       // Check to see if the mask appeared in both the AND and ANDNP and
21787       if (!Y.getNode())
21788         return SDValue();
21789
21790       // Validate that X, Y, and Mask are BIT_CONVERTS, and see through them.
21791       // Look through mask bitcast.
21792       if (Mask.getOpcode() == ISD::BITCAST)
21793         Mask = Mask.getOperand(0);
21794       if (X.getOpcode() == ISD::BITCAST)
21795         X = X.getOperand(0);
21796       if (Y.getOpcode() == ISD::BITCAST)
21797         Y = Y.getOperand(0);
21798
21799       EVT MaskVT = Mask.getValueType();
21800
21801       // Validate that the Mask operand is a vector sra node.
21802       // FIXME: what to do for bytes, since there is a psignb/pblendvb, but
21803       // there is no psrai.b
21804       unsigned EltBits = MaskVT.getVectorElementType().getSizeInBits();
21805       unsigned SraAmt = ~0;
21806       if (Mask.getOpcode() == ISD::SRA) {
21807         if (auto *AmtBV = dyn_cast<BuildVectorSDNode>(Mask.getOperand(1)))
21808           if (auto *AmtConst = AmtBV->getConstantSplatNode())
21809             SraAmt = AmtConst->getZExtValue();
21810       } else if (Mask.getOpcode() == X86ISD::VSRAI) {
21811         SDValue SraC = Mask.getOperand(1);
21812         SraAmt  = cast<ConstantSDNode>(SraC)->getZExtValue();
21813       }
21814       if ((SraAmt + 1) != EltBits)
21815         return SDValue();
21816
21817       SDLoc DL(N);
21818
21819       // Now we know we at least have a plendvb with the mask val.  See if
21820       // we can form a psignb/w/d.
21821       // psign = x.type == y.type == mask.type && y = sub(0, x);
21822       if (Y.getOpcode() == ISD::SUB && Y.getOperand(1) == X &&
21823           ISD::isBuildVectorAllZeros(Y.getOperand(0).getNode()) &&
21824           X.getValueType() == MaskVT && Y.getValueType() == MaskVT) {
21825         assert((EltBits == 8 || EltBits == 16 || EltBits == 32) &&
21826                "Unsupported VT for PSIGN");
21827         Mask = DAG.getNode(X86ISD::PSIGN, DL, MaskVT, X, Mask.getOperand(0));
21828         return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
21829       }
21830       // PBLENDVB only available on SSE 4.1
21831       if (!Subtarget->hasSSE41())
21832         return SDValue();
21833
21834       EVT BlendVT = (VT == MVT::v4i64) ? MVT::v32i8 : MVT::v16i8;
21835
21836       X = DAG.getNode(ISD::BITCAST, DL, BlendVT, X);
21837       Y = DAG.getNode(ISD::BITCAST, DL, BlendVT, Y);
21838       Mask = DAG.getNode(ISD::BITCAST, DL, BlendVT, Mask);
21839       Mask = DAG.getNode(ISD::VSELECT, DL, BlendVT, Mask, Y, X);
21840       return DAG.getNode(ISD::BITCAST, DL, VT, Mask);
21841     }
21842   }
21843
21844   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
21845     return SDValue();
21846
21847   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
21848   MachineFunction &MF = DAG.getMachineFunction();
21849   bool OptForSize =
21850       MF.getFunction()->hasFnAttribute(Attribute::OptimizeForSize);
21851
21852   // SHLD/SHRD instructions have lower register pressure, but on some
21853   // platforms they have higher latency than the equivalent
21854   // series of shifts/or that would otherwise be generated.
21855   // Don't fold (or (x << c) | (y >> (64 - c))) if SHLD/SHRD instructions
21856   // have higher latencies and we are not optimizing for size.
21857   if (!OptForSize && Subtarget->isSHLDSlow())
21858     return SDValue();
21859
21860   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
21861     std::swap(N0, N1);
21862   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
21863     return SDValue();
21864   if (!N0.hasOneUse() || !N1.hasOneUse())
21865     return SDValue();
21866
21867   SDValue ShAmt0 = N0.getOperand(1);
21868   if (ShAmt0.getValueType() != MVT::i8)
21869     return SDValue();
21870   SDValue ShAmt1 = N1.getOperand(1);
21871   if (ShAmt1.getValueType() != MVT::i8)
21872     return SDValue();
21873   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
21874     ShAmt0 = ShAmt0.getOperand(0);
21875   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
21876     ShAmt1 = ShAmt1.getOperand(0);
21877
21878   SDLoc DL(N);
21879   unsigned Opc = X86ISD::SHLD;
21880   SDValue Op0 = N0.getOperand(0);
21881   SDValue Op1 = N1.getOperand(0);
21882   if (ShAmt0.getOpcode() == ISD::SUB) {
21883     Opc = X86ISD::SHRD;
21884     std::swap(Op0, Op1);
21885     std::swap(ShAmt0, ShAmt1);
21886   }
21887
21888   unsigned Bits = VT.getSizeInBits();
21889   if (ShAmt1.getOpcode() == ISD::SUB) {
21890     SDValue Sum = ShAmt1.getOperand(0);
21891     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
21892       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
21893       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
21894         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
21895       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
21896         return DAG.getNode(Opc, DL, VT,
21897                            Op0, Op1,
21898                            DAG.getNode(ISD::TRUNCATE, DL,
21899                                        MVT::i8, ShAmt0));
21900     }
21901   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
21902     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
21903     if (ShAmt0C &&
21904         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
21905       return DAG.getNode(Opc, DL, VT,
21906                          N0.getOperand(0), N1.getOperand(0),
21907                          DAG.getNode(ISD::TRUNCATE, DL,
21908                                        MVT::i8, ShAmt0));
21909   }
21910
21911   return SDValue();
21912 }
21913
21914 // Generate NEG and CMOV for integer abs.
21915 static SDValue performIntegerAbsCombine(SDNode *N, SelectionDAG &DAG) {
21916   EVT VT = N->getValueType(0);
21917
21918   // Since X86 does not have CMOV for 8-bit integer, we don't convert
21919   // 8-bit integer abs to NEG and CMOV.
21920   if (VT.isInteger() && VT.getSizeInBits() == 8)
21921     return SDValue();
21922
21923   SDValue N0 = N->getOperand(0);
21924   SDValue N1 = N->getOperand(1);
21925   SDLoc DL(N);
21926
21927   // Check pattern of XOR(ADD(X,Y), Y) where Y is SRA(X, size(X)-1)
21928   // and change it to SUB and CMOV.
21929   if (VT.isInteger() && N->getOpcode() == ISD::XOR &&
21930       N0.getOpcode() == ISD::ADD &&
21931       N0.getOperand(1) == N1 &&
21932       N1.getOpcode() == ISD::SRA &&
21933       N1.getOperand(0) == N0.getOperand(0))
21934     if (ConstantSDNode *Y1C = dyn_cast<ConstantSDNode>(N1.getOperand(1)))
21935       if (Y1C->getAPIntValue() == VT.getSizeInBits()-1) {
21936         // Generate SUB & CMOV.
21937         SDValue Neg = DAG.getNode(X86ISD::SUB, DL, DAG.getVTList(VT, MVT::i32),
21938                                   DAG.getConstant(0, VT), N0.getOperand(0));
21939
21940         SDValue Ops[] = { N0.getOperand(0), Neg,
21941                           DAG.getConstant(X86::COND_GE, MVT::i8),
21942                           SDValue(Neg.getNode(), 1) };
21943         return DAG.getNode(X86ISD::CMOV, DL, DAG.getVTList(VT, MVT::Glue), Ops);
21944       }
21945   return SDValue();
21946 }
21947
21948 // PerformXorCombine - Attempts to turn XOR nodes into BLSMSK nodes
21949 static SDValue PerformXorCombine(SDNode *N, SelectionDAG &DAG,
21950                                  TargetLowering::DAGCombinerInfo &DCI,
21951                                  const X86Subtarget *Subtarget) {
21952   if (DCI.isBeforeLegalizeOps())
21953     return SDValue();
21954
21955   if (Subtarget->hasCMov()) {
21956     SDValue RV = performIntegerAbsCombine(N, DAG);
21957     if (RV.getNode())
21958       return RV;
21959   }
21960
21961   return SDValue();
21962 }
21963
21964 /// PerformLOADCombine - Do target-specific dag combines on LOAD nodes.
21965 static SDValue PerformLOADCombine(SDNode *N, SelectionDAG &DAG,
21966                                   TargetLowering::DAGCombinerInfo &DCI,
21967                                   const X86Subtarget *Subtarget) {
21968   LoadSDNode *Ld = cast<LoadSDNode>(N);
21969   EVT RegVT = Ld->getValueType(0);
21970   EVT MemVT = Ld->getMemoryVT();
21971   SDLoc dl(Ld);
21972   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
21973
21974   // For chips with slow 32-byte unaligned loads, break the 32-byte operation
21975   // into two 16-byte operations.
21976   ISD::LoadExtType Ext = Ld->getExtensionType();
21977   unsigned Alignment = Ld->getAlignment();
21978   bool IsAligned = Alignment == 0 || Alignment >= MemVT.getSizeInBits()/8;
21979   if (RegVT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
21980       !DCI.isBeforeLegalizeOps() && !IsAligned && Ext == ISD::NON_EXTLOAD) {
21981     unsigned NumElems = RegVT.getVectorNumElements();
21982     if (NumElems < 2)
21983       return SDValue();
21984
21985     SDValue Ptr = Ld->getBasePtr();
21986     SDValue Increment = DAG.getConstant(16, TLI.getPointerTy());
21987
21988     EVT HalfVT = EVT::getVectorVT(*DAG.getContext(), MemVT.getScalarType(),
21989                                   NumElems/2);
21990     SDValue Load1 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
21991                                 Ld->getPointerInfo(), Ld->isVolatile(),
21992                                 Ld->isNonTemporal(), Ld->isInvariant(),
21993                                 Alignment);
21994     Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
21995     SDValue Load2 = DAG.getLoad(HalfVT, dl, Ld->getChain(), Ptr,
21996                                 Ld->getPointerInfo(), Ld->isVolatile(),
21997                                 Ld->isNonTemporal(), Ld->isInvariant(),
21998                                 std::min(16U, Alignment));
21999     SDValue TF = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
22000                              Load1.getValue(1),
22001                              Load2.getValue(1));
22002
22003     SDValue NewVec = DAG.getUNDEF(RegVT);
22004     NewVec = Insert128BitVector(NewVec, Load1, 0, DAG, dl);
22005     NewVec = Insert128BitVector(NewVec, Load2, NumElems/2, DAG, dl);
22006     return DCI.CombineTo(N, NewVec, TF, true);
22007   }
22008
22009   return SDValue();
22010 }
22011
22012 /// PerformMLOADCombine - Resolve extending loads
22013 static SDValue PerformMLOADCombine(SDNode *N, SelectionDAG &DAG,
22014                                    TargetLowering::DAGCombinerInfo &DCI,
22015                                    const X86Subtarget *Subtarget) {
22016   MaskedLoadSDNode *Mld = cast<MaskedLoadSDNode>(N);
22017   if (Mld->getExtensionType() != ISD::SEXTLOAD)
22018     return SDValue();
22019
22020   EVT VT = Mld->getValueType(0);
22021   unsigned NumElems = VT.getVectorNumElements();
22022   EVT LdVT = Mld->getMemoryVT();
22023   SDLoc dl(Mld);
22024
22025   assert(LdVT != VT && "Cannot extend to the same type");
22026   unsigned ToSz = VT.getVectorElementType().getSizeInBits();
22027   unsigned FromSz = LdVT.getVectorElementType().getSizeInBits();
22028   // From, To sizes and ElemCount must be pow of two
22029   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22030     "Unexpected size for extending masked load");
22031
22032   unsigned SizeRatio  = ToSz / FromSz;
22033   assert(SizeRatio * NumElems * FromSz == VT.getSizeInBits());
22034
22035   // Create a type on which we perform the shuffle
22036   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22037           LdVT.getScalarType(), NumElems*SizeRatio);
22038   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22039
22040   // Convert Src0 value
22041   SDValue WideSrc0 = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mld->getSrc0());
22042   if (Mld->getSrc0().getOpcode() != ISD::UNDEF) {
22043     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22044     for (unsigned i = 0; i != NumElems; ++i)
22045       ShuffleVec[i] = i * SizeRatio;
22046
22047     // Can't shuffle using an illegal type.
22048     assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22049             && "WideVecVT should be legal");
22050     WideSrc0 = DAG.getVectorShuffle(WideVecVT, dl, WideSrc0,
22051                                     DAG.getUNDEF(WideVecVT), &ShuffleVec[0]);
22052   }
22053   // Prepare the new mask
22054   SDValue NewMask;
22055   SDValue Mask = Mld->getMask();
22056   if (Mask.getValueType() == VT) {
22057     // Mask and original value have the same type
22058     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22059     SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22060     for (unsigned i = 0; i != NumElems; ++i)
22061       ShuffleVec[i] = i * SizeRatio;
22062     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22063       ShuffleVec[i] = NumElems*SizeRatio;
22064     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22065                                    DAG.getConstant(0, WideVecVT),
22066                                    &ShuffleVec[0]);
22067   }
22068   else {
22069     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22070     unsigned WidenNumElts = NumElems*SizeRatio;
22071     unsigned MaskNumElts = VT.getVectorNumElements();
22072     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22073                                      WidenNumElts);
22074
22075     unsigned NumConcat = WidenNumElts / MaskNumElts;
22076     SmallVector<SDValue, 16> Ops(NumConcat);
22077     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22078     Ops[0] = Mask;
22079     for (unsigned i = 1; i != NumConcat; ++i)
22080       Ops[i] = ZeroVal;
22081
22082     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22083   }
22084
22085   SDValue WideLd = DAG.getMaskedLoad(WideVecVT, dl, Mld->getChain(),
22086                                      Mld->getBasePtr(), NewMask, WideSrc0,
22087                                      Mld->getMemoryVT(), Mld->getMemOperand(),
22088                                      ISD::NON_EXTLOAD);
22089   SDValue NewVec = DAG.getNode(X86ISD::VSEXT, dl, VT, WideLd);
22090   return DCI.CombineTo(N, NewVec, WideLd.getValue(1), true);
22091
22092 }
22093 /// PerformMSTORECombine - Resolve truncating stores
22094 static SDValue PerformMSTORECombine(SDNode *N, SelectionDAG &DAG,
22095                                     const X86Subtarget *Subtarget) {
22096   MaskedStoreSDNode *Mst = cast<MaskedStoreSDNode>(N);
22097   if (!Mst->isTruncatingStore())
22098     return SDValue();
22099
22100   EVT VT = Mst->getValue().getValueType();
22101   unsigned NumElems = VT.getVectorNumElements();
22102   EVT StVT = Mst->getMemoryVT();
22103   SDLoc dl(Mst);
22104
22105   assert(StVT != VT && "Cannot truncate to the same type");
22106   unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22107   unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22108
22109   // From, To sizes and ElemCount must be pow of two
22110   assert (isPowerOf2_32(NumElems * FromSz * ToSz) &&
22111     "Unexpected size for truncating masked store");
22112   // We are going to use the original vector elt for storing.
22113   // Accumulated smaller vector elements must be a multiple of the store size.
22114   assert (((NumElems * FromSz) % ToSz) == 0 &&
22115           "Unexpected ratio for truncating masked store");
22116
22117   unsigned SizeRatio  = FromSz / ToSz;
22118   assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22119
22120   // Create a type on which we perform the shuffle
22121   EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22122           StVT.getScalarType(), NumElems*SizeRatio);
22123
22124   assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22125
22126   SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mst->getValue());
22127   SmallVector<int, 16> ShuffleVec(NumElems * SizeRatio, -1);
22128   for (unsigned i = 0; i != NumElems; ++i)
22129     ShuffleVec[i] = i * SizeRatio;
22130
22131   // Can't shuffle using an illegal type.
22132   assert (DAG.getTargetLoweringInfo().isTypeLegal(WideVecVT)
22133           && "WideVecVT should be legal");
22134
22135   SDValue TruncatedVal = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22136                                         DAG.getUNDEF(WideVecVT),
22137                                         &ShuffleVec[0]);
22138
22139   SDValue NewMask;
22140   SDValue Mask = Mst->getMask();
22141   if (Mask.getValueType() == VT) {
22142     // Mask and original value have the same type
22143     NewMask = DAG.getNode(ISD::BITCAST, dl, WideVecVT, Mask);
22144     for (unsigned i = 0; i != NumElems; ++i)
22145       ShuffleVec[i] = i * SizeRatio;
22146     for (unsigned i = NumElems; i != NumElems*SizeRatio; ++i)
22147       ShuffleVec[i] = NumElems*SizeRatio;
22148     NewMask = DAG.getVectorShuffle(WideVecVT, dl, NewMask,
22149                                    DAG.getConstant(0, WideVecVT),
22150                                    &ShuffleVec[0]);
22151   }
22152   else {
22153     assert(Mask.getValueType().getVectorElementType() == MVT::i1);
22154     unsigned WidenNumElts = NumElems*SizeRatio;
22155     unsigned MaskNumElts = VT.getVectorNumElements();
22156     EVT NewMaskVT = EVT::getVectorVT(*DAG.getContext(),  MVT::i1,
22157                                      WidenNumElts);
22158
22159     unsigned NumConcat = WidenNumElts / MaskNumElts;
22160     SmallVector<SDValue, 16> Ops(NumConcat);
22161     SDValue ZeroVal = DAG.getConstant(0, Mask.getValueType());
22162     Ops[0] = Mask;
22163     for (unsigned i = 1; i != NumConcat; ++i)
22164       Ops[i] = ZeroVal;
22165
22166     NewMask = DAG.getNode(ISD::CONCAT_VECTORS, dl, NewMaskVT, Ops);
22167   }
22168
22169   return DAG.getMaskedStore(Mst->getChain(), dl, TruncatedVal, Mst->getBasePtr(),
22170                             NewMask, StVT, Mst->getMemOperand(), false);
22171 }
22172 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
22173 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
22174                                    const X86Subtarget *Subtarget) {
22175   StoreSDNode *St = cast<StoreSDNode>(N);
22176   EVT VT = St->getValue().getValueType();
22177   EVT StVT = St->getMemoryVT();
22178   SDLoc dl(St);
22179   SDValue StoredVal = St->getOperand(1);
22180   const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22181
22182   // If we are saving a concatenation of two XMM registers and 32-byte stores
22183   // are slow, such as on Sandy Bridge, perform two 16-byte stores.
22184   unsigned Alignment = St->getAlignment();
22185   bool IsAligned = Alignment == 0 || Alignment >= VT.getSizeInBits()/8;
22186   if (VT.is256BitVector() && Subtarget->isUnalignedMem32Slow() &&
22187       StVT == VT && !IsAligned) {
22188     unsigned NumElems = VT.getVectorNumElements();
22189     if (NumElems < 2)
22190       return SDValue();
22191
22192     SDValue Value0 = Extract128BitVector(StoredVal, 0, DAG, dl);
22193     SDValue Value1 = Extract128BitVector(StoredVal, NumElems/2, DAG, dl);
22194
22195     SDValue Stride = DAG.getConstant(16, TLI.getPointerTy());
22196     SDValue Ptr0 = St->getBasePtr();
22197     SDValue Ptr1 = DAG.getNode(ISD::ADD, dl, Ptr0.getValueType(), Ptr0, Stride);
22198
22199     SDValue Ch0 = DAG.getStore(St->getChain(), dl, Value0, Ptr0,
22200                                 St->getPointerInfo(), St->isVolatile(),
22201                                 St->isNonTemporal(), Alignment);
22202     SDValue Ch1 = DAG.getStore(St->getChain(), dl, Value1, Ptr1,
22203                                 St->getPointerInfo(), St->isVolatile(),
22204                                 St->isNonTemporal(),
22205                                 std::min(16U, Alignment));
22206     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Ch0, Ch1);
22207   }
22208
22209   // Optimize trunc store (of multiple scalars) to shuffle and store.
22210   // First, pack all of the elements in one place. Next, store to memory
22211   // in fewer chunks.
22212   if (St->isTruncatingStore() && VT.isVector()) {
22213     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22214     unsigned NumElems = VT.getVectorNumElements();
22215     assert(StVT != VT && "Cannot truncate to the same type");
22216     unsigned FromSz = VT.getVectorElementType().getSizeInBits();
22217     unsigned ToSz = StVT.getVectorElementType().getSizeInBits();
22218
22219     // From, To sizes and ElemCount must be pow of two
22220     if (!isPowerOf2_32(NumElems * FromSz * ToSz)) return SDValue();
22221     // We are going to use the original vector elt for storing.
22222     // Accumulated smaller vector elements must be a multiple of the store size.
22223     if (0 != (NumElems * FromSz) % ToSz) return SDValue();
22224
22225     unsigned SizeRatio  = FromSz / ToSz;
22226
22227     assert(SizeRatio * NumElems * ToSz == VT.getSizeInBits());
22228
22229     // Create a type on which we perform the shuffle
22230     EVT WideVecVT = EVT::getVectorVT(*DAG.getContext(),
22231             StVT.getScalarType(), NumElems*SizeRatio);
22232
22233     assert(WideVecVT.getSizeInBits() == VT.getSizeInBits());
22234
22235     SDValue WideVec = DAG.getNode(ISD::BITCAST, dl, WideVecVT, St->getValue());
22236     SmallVector<int, 8> ShuffleVec(NumElems * SizeRatio, -1);
22237     for (unsigned i = 0; i != NumElems; ++i)
22238       ShuffleVec[i] = i * SizeRatio;
22239
22240     // Can't shuffle using an illegal type.
22241     if (!TLI.isTypeLegal(WideVecVT))
22242       return SDValue();
22243
22244     SDValue Shuff = DAG.getVectorShuffle(WideVecVT, dl, WideVec,
22245                                          DAG.getUNDEF(WideVecVT),
22246                                          &ShuffleVec[0]);
22247     // At this point all of the data is stored at the bottom of the
22248     // register. We now need to save it to mem.
22249
22250     // Find the largest store unit
22251     MVT StoreType = MVT::i8;
22252     for (MVT Tp : MVT::integer_valuetypes()) {
22253       if (TLI.isTypeLegal(Tp) && Tp.getSizeInBits() <= NumElems * ToSz)
22254         StoreType = Tp;
22255     }
22256
22257     // On 32bit systems, we can't save 64bit integers. Try bitcasting to F64.
22258     if (TLI.isTypeLegal(MVT::f64) && StoreType.getSizeInBits() < 64 &&
22259         (64 <= NumElems * ToSz))
22260       StoreType = MVT::f64;
22261
22262     // Bitcast the original vector into a vector of store-size units
22263     EVT StoreVecVT = EVT::getVectorVT(*DAG.getContext(),
22264             StoreType, VT.getSizeInBits()/StoreType.getSizeInBits());
22265     assert(StoreVecVT.getSizeInBits() == VT.getSizeInBits());
22266     SDValue ShuffWide = DAG.getNode(ISD::BITCAST, dl, StoreVecVT, Shuff);
22267     SmallVector<SDValue, 8> Chains;
22268     SDValue Increment = DAG.getConstant(StoreType.getSizeInBits()/8,
22269                                         TLI.getPointerTy());
22270     SDValue Ptr = St->getBasePtr();
22271
22272     // Perform one or more big stores into memory.
22273     for (unsigned i=0, e=(ToSz*NumElems)/StoreType.getSizeInBits(); i!=e; ++i) {
22274       SDValue SubVec = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl,
22275                                    StoreType, ShuffWide,
22276                                    DAG.getIntPtrConstant(i));
22277       SDValue Ch = DAG.getStore(St->getChain(), dl, SubVec, Ptr,
22278                                 St->getPointerInfo(), St->isVolatile(),
22279                                 St->isNonTemporal(), St->getAlignment());
22280       Ptr = DAG.getNode(ISD::ADD, dl, Ptr.getValueType(), Ptr, Increment);
22281       Chains.push_back(Ch);
22282     }
22283
22284     return DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Chains);
22285   }
22286
22287   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
22288   // the FP state in cases where an emms may be missing.
22289   // A preferable solution to the general problem is to figure out the right
22290   // places to insert EMMS.  This qualifies as a quick hack.
22291
22292   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
22293   if (VT.getSizeInBits() != 64)
22294     return SDValue();
22295
22296   const Function *F = DAG.getMachineFunction().getFunction();
22297   bool NoImplicitFloatOps = F->hasFnAttribute(Attribute::NoImplicitFloat);
22298   bool F64IsLegal = !DAG.getTarget().Options.UseSoftFloat && !NoImplicitFloatOps
22299                      && Subtarget->hasSSE2();
22300   if ((VT.isVector() ||
22301        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
22302       isa<LoadSDNode>(St->getValue()) &&
22303       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
22304       St->getChain().hasOneUse() && !St->isVolatile()) {
22305     SDNode* LdVal = St->getValue().getNode();
22306     LoadSDNode *Ld = nullptr;
22307     int TokenFactorIndex = -1;
22308     SmallVector<SDValue, 8> Ops;
22309     SDNode* ChainVal = St->getChain().getNode();
22310     // Must be a store of a load.  We currently handle two cases:  the load
22311     // is a direct child, and it's under an intervening TokenFactor.  It is
22312     // possible to dig deeper under nested TokenFactors.
22313     if (ChainVal == LdVal)
22314       Ld = cast<LoadSDNode>(St->getChain());
22315     else if (St->getValue().hasOneUse() &&
22316              ChainVal->getOpcode() == ISD::TokenFactor) {
22317       for (unsigned i = 0, e = ChainVal->getNumOperands(); i != e; ++i) {
22318         if (ChainVal->getOperand(i).getNode() == LdVal) {
22319           TokenFactorIndex = i;
22320           Ld = cast<LoadSDNode>(St->getValue());
22321         } else
22322           Ops.push_back(ChainVal->getOperand(i));
22323       }
22324     }
22325
22326     if (!Ld || !ISD::isNormalLoad(Ld))
22327       return SDValue();
22328
22329     // If this is not the MMX case, i.e. we are just turning i64 load/store
22330     // into f64 load/store, avoid the transformation if there are multiple
22331     // uses of the loaded value.
22332     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
22333       return SDValue();
22334
22335     SDLoc LdDL(Ld);
22336     SDLoc StDL(N);
22337     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
22338     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
22339     // pair instead.
22340     if (Subtarget->is64Bit() || F64IsLegal) {
22341       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
22342       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(), Ld->getBasePtr(),
22343                                   Ld->getPointerInfo(), Ld->isVolatile(),
22344                                   Ld->isNonTemporal(), Ld->isInvariant(),
22345                                   Ld->getAlignment());
22346       SDValue NewChain = NewLd.getValue(1);
22347       if (TokenFactorIndex != -1) {
22348         Ops.push_back(NewChain);
22349         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
22350       }
22351       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
22352                           St->getPointerInfo(),
22353                           St->isVolatile(), St->isNonTemporal(),
22354                           St->getAlignment());
22355     }
22356
22357     // Otherwise, lower to two pairs of 32-bit loads / stores.
22358     SDValue LoAddr = Ld->getBasePtr();
22359     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
22360                                  DAG.getConstant(4, MVT::i32));
22361
22362     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
22363                                Ld->getPointerInfo(),
22364                                Ld->isVolatile(), Ld->isNonTemporal(),
22365                                Ld->isInvariant(), Ld->getAlignment());
22366     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
22367                                Ld->getPointerInfo().getWithOffset(4),
22368                                Ld->isVolatile(), Ld->isNonTemporal(),
22369                                Ld->isInvariant(),
22370                                MinAlign(Ld->getAlignment(), 4));
22371
22372     SDValue NewChain = LoLd.getValue(1);
22373     if (TokenFactorIndex != -1) {
22374       Ops.push_back(LoLd);
22375       Ops.push_back(HiLd);
22376       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, Ops);
22377     }
22378
22379     LoAddr = St->getBasePtr();
22380     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
22381                          DAG.getConstant(4, MVT::i32));
22382
22383     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
22384                                 St->getPointerInfo(),
22385                                 St->isVolatile(), St->isNonTemporal(),
22386                                 St->getAlignment());
22387     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
22388                                 St->getPointerInfo().getWithOffset(4),
22389                                 St->isVolatile(),
22390                                 St->isNonTemporal(),
22391                                 MinAlign(St->getAlignment(), 4));
22392     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
22393   }
22394   return SDValue();
22395 }
22396
22397 /// Return 'true' if this vector operation is "horizontal"
22398 /// and return the operands for the horizontal operation in LHS and RHS.  A
22399 /// horizontal operation performs the binary operation on successive elements
22400 /// of its first operand, then on successive elements of its second operand,
22401 /// returning the resulting values in a vector.  For example, if
22402 ///   A = < float a0, float a1, float a2, float a3 >
22403 /// and
22404 ///   B = < float b0, float b1, float b2, float b3 >
22405 /// then the result of doing a horizontal operation on A and B is
22406 ///   A horizontal-op B = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >.
22407 /// In short, LHS and RHS are inspected to see if LHS op RHS is of the form
22408 /// A horizontal-op B, for some already available A and B, and if so then LHS is
22409 /// set to A, RHS to B, and the routine returns 'true'.
22410 /// Note that the binary operation should have the property that if one of the
22411 /// operands is UNDEF then the result is UNDEF.
22412 static bool isHorizontalBinOp(SDValue &LHS, SDValue &RHS, bool IsCommutative) {
22413   // Look for the following pattern: if
22414   //   A = < float a0, float a1, float a2, float a3 >
22415   //   B = < float b0, float b1, float b2, float b3 >
22416   // and
22417   //   LHS = VECTOR_SHUFFLE A, B, <0, 2, 4, 6>
22418   //   RHS = VECTOR_SHUFFLE A, B, <1, 3, 5, 7>
22419   // then LHS op RHS = < a0 op a1, a2 op a3, b0 op b1, b2 op b3 >
22420   // which is A horizontal-op B.
22421
22422   // At least one of the operands should be a vector shuffle.
22423   if (LHS.getOpcode() != ISD::VECTOR_SHUFFLE &&
22424       RHS.getOpcode() != ISD::VECTOR_SHUFFLE)
22425     return false;
22426
22427   MVT VT = LHS.getSimpleValueType();
22428
22429   assert((VT.is128BitVector() || VT.is256BitVector()) &&
22430          "Unsupported vector type for horizontal add/sub");
22431
22432   // Handle 128 and 256-bit vector lengths. AVX defines horizontal add/sub to
22433   // operate independently on 128-bit lanes.
22434   unsigned NumElts = VT.getVectorNumElements();
22435   unsigned NumLanes = VT.getSizeInBits()/128;
22436   unsigned NumLaneElts = NumElts / NumLanes;
22437   assert((NumLaneElts % 2 == 0) &&
22438          "Vector type should have an even number of elements in each lane");
22439   unsigned HalfLaneElts = NumLaneElts/2;
22440
22441   // View LHS in the form
22442   //   LHS = VECTOR_SHUFFLE A, B, LMask
22443   // If LHS is not a shuffle then pretend it is the shuffle
22444   //   LHS = VECTOR_SHUFFLE LHS, undef, <0, 1, ..., N-1>
22445   // NOTE: in what follows a default initialized SDValue represents an UNDEF of
22446   // type VT.
22447   SDValue A, B;
22448   SmallVector<int, 16> LMask(NumElts);
22449   if (LHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
22450     if (LHS.getOperand(0).getOpcode() != ISD::UNDEF)
22451       A = LHS.getOperand(0);
22452     if (LHS.getOperand(1).getOpcode() != ISD::UNDEF)
22453       B = LHS.getOperand(1);
22454     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(LHS.getNode())->getMask();
22455     std::copy(Mask.begin(), Mask.end(), LMask.begin());
22456   } else {
22457     if (LHS.getOpcode() != ISD::UNDEF)
22458       A = LHS;
22459     for (unsigned i = 0; i != NumElts; ++i)
22460       LMask[i] = i;
22461   }
22462
22463   // Likewise, view RHS in the form
22464   //   RHS = VECTOR_SHUFFLE C, D, RMask
22465   SDValue C, D;
22466   SmallVector<int, 16> RMask(NumElts);
22467   if (RHS.getOpcode() == ISD::VECTOR_SHUFFLE) {
22468     if (RHS.getOperand(0).getOpcode() != ISD::UNDEF)
22469       C = RHS.getOperand(0);
22470     if (RHS.getOperand(1).getOpcode() != ISD::UNDEF)
22471       D = RHS.getOperand(1);
22472     ArrayRef<int> Mask = cast<ShuffleVectorSDNode>(RHS.getNode())->getMask();
22473     std::copy(Mask.begin(), Mask.end(), RMask.begin());
22474   } else {
22475     if (RHS.getOpcode() != ISD::UNDEF)
22476       C = RHS;
22477     for (unsigned i = 0; i != NumElts; ++i)
22478       RMask[i] = i;
22479   }
22480
22481   // Check that the shuffles are both shuffling the same vectors.
22482   if (!(A == C && B == D) && !(A == D && B == C))
22483     return false;
22484
22485   // If everything is UNDEF then bail out: it would be better to fold to UNDEF.
22486   if (!A.getNode() && !B.getNode())
22487     return false;
22488
22489   // If A and B occur in reverse order in RHS, then "swap" them (which means
22490   // rewriting the mask).
22491   if (A != C)
22492     CommuteVectorShuffleMask(RMask, NumElts);
22493
22494   // At this point LHS and RHS are equivalent to
22495   //   LHS = VECTOR_SHUFFLE A, B, LMask
22496   //   RHS = VECTOR_SHUFFLE A, B, RMask
22497   // Check that the masks correspond to performing a horizontal operation.
22498   for (unsigned l = 0; l != NumElts; l += NumLaneElts) {
22499     for (unsigned i = 0; i != NumLaneElts; ++i) {
22500       int LIdx = LMask[i+l], RIdx = RMask[i+l];
22501
22502       // Ignore any UNDEF components.
22503       if (LIdx < 0 || RIdx < 0 ||
22504           (!A.getNode() && (LIdx < (int)NumElts || RIdx < (int)NumElts)) ||
22505           (!B.getNode() && (LIdx >= (int)NumElts || RIdx >= (int)NumElts)))
22506         continue;
22507
22508       // Check that successive elements are being operated on.  If not, this is
22509       // not a horizontal operation.
22510       unsigned Src = (i/HalfLaneElts); // each lane is split between srcs
22511       int Index = 2*(i%HalfLaneElts) + NumElts*Src + l;
22512       if (!(LIdx == Index && RIdx == Index + 1) &&
22513           !(IsCommutative && LIdx == Index + 1 && RIdx == Index))
22514         return false;
22515     }
22516   }
22517
22518   LHS = A.getNode() ? A : B; // If A is 'UNDEF', use B for it.
22519   RHS = B.getNode() ? B : A; // If B is 'UNDEF', use A for it.
22520   return true;
22521 }
22522
22523 /// Do target-specific dag combines on floating point adds.
22524 static SDValue PerformFADDCombine(SDNode *N, SelectionDAG &DAG,
22525                                   const X86Subtarget *Subtarget) {
22526   EVT VT = N->getValueType(0);
22527   SDValue LHS = N->getOperand(0);
22528   SDValue RHS = N->getOperand(1);
22529
22530   // Try to synthesize horizontal adds from adds of shuffles.
22531   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
22532        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
22533       isHorizontalBinOp(LHS, RHS, true))
22534     return DAG.getNode(X86ISD::FHADD, SDLoc(N), VT, LHS, RHS);
22535   return SDValue();
22536 }
22537
22538 /// Do target-specific dag combines on floating point subs.
22539 static SDValue PerformFSUBCombine(SDNode *N, SelectionDAG &DAG,
22540                                   const X86Subtarget *Subtarget) {
22541   EVT VT = N->getValueType(0);
22542   SDValue LHS = N->getOperand(0);
22543   SDValue RHS = N->getOperand(1);
22544
22545   // Try to synthesize horizontal subs from subs of shuffles.
22546   if (((Subtarget->hasSSE3() && (VT == MVT::v4f32 || VT == MVT::v2f64)) ||
22547        (Subtarget->hasFp256() && (VT == MVT::v8f32 || VT == MVT::v4f64))) &&
22548       isHorizontalBinOp(LHS, RHS, false))
22549     return DAG.getNode(X86ISD::FHSUB, SDLoc(N), VT, LHS, RHS);
22550   return SDValue();
22551 }
22552
22553 /// Do target-specific dag combines on X86ISD::FOR and X86ISD::FXOR nodes.
22554 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
22555   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
22556
22557   // F[X]OR(0.0, x) -> x
22558   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22559     if (C->getValueAPF().isPosZero())
22560       return N->getOperand(1);
22561
22562   // F[X]OR(x, 0.0) -> x
22563   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22564     if (C->getValueAPF().isPosZero())
22565       return N->getOperand(0);
22566   return SDValue();
22567 }
22568
22569 /// Do target-specific dag combines on X86ISD::FMIN and X86ISD::FMAX nodes.
22570 static SDValue PerformFMinFMaxCombine(SDNode *N, SelectionDAG &DAG) {
22571   assert(N->getOpcode() == X86ISD::FMIN || N->getOpcode() == X86ISD::FMAX);
22572
22573   // Only perform optimizations if UnsafeMath is used.
22574   if (!DAG.getTarget().Options.UnsafeFPMath)
22575     return SDValue();
22576
22577   // If we run in unsafe-math mode, then convert the FMAX and FMIN nodes
22578   // into FMINC and FMAXC, which are Commutative operations.
22579   unsigned NewOp = 0;
22580   switch (N->getOpcode()) {
22581     default: llvm_unreachable("unknown opcode");
22582     case X86ISD::FMIN:  NewOp = X86ISD::FMINC; break;
22583     case X86ISD::FMAX:  NewOp = X86ISD::FMAXC; break;
22584   }
22585
22586   return DAG.getNode(NewOp, SDLoc(N), N->getValueType(0),
22587                      N->getOperand(0), N->getOperand(1));
22588 }
22589
22590 /// Do target-specific dag combines on X86ISD::FAND nodes.
22591 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
22592   // FAND(0.0, x) -> 0.0
22593   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22594     if (C->getValueAPF().isPosZero())
22595       return N->getOperand(0);
22596
22597   // FAND(x, 0.0) -> 0.0
22598   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22599     if (C->getValueAPF().isPosZero())
22600       return N->getOperand(1);
22601
22602   return SDValue();
22603 }
22604
22605 /// Do target-specific dag combines on X86ISD::FANDN nodes
22606 static SDValue PerformFANDNCombine(SDNode *N, SelectionDAG &DAG) {
22607   // FANDN(0.0, x) -> x
22608   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
22609     if (C->getValueAPF().isPosZero())
22610       return N->getOperand(1);
22611
22612   // FANDN(x, 0.0) -> 0.0
22613   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
22614     if (C->getValueAPF().isPosZero())
22615       return N->getOperand(1);
22616
22617   return SDValue();
22618 }
22619
22620 static SDValue PerformBTCombine(SDNode *N,
22621                                 SelectionDAG &DAG,
22622                                 TargetLowering::DAGCombinerInfo &DCI) {
22623   // BT ignores high bits in the bit index operand.
22624   SDValue Op1 = N->getOperand(1);
22625   if (Op1.hasOneUse()) {
22626     unsigned BitWidth = Op1.getValueSizeInBits();
22627     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
22628     APInt KnownZero, KnownOne;
22629     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
22630                                           !DCI.isBeforeLegalizeOps());
22631     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
22632     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
22633         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
22634       DCI.CommitTargetLoweringOpt(TLO);
22635   }
22636   return SDValue();
22637 }
22638
22639 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
22640   SDValue Op = N->getOperand(0);
22641   if (Op.getOpcode() == ISD::BITCAST)
22642     Op = Op.getOperand(0);
22643   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
22644   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
22645       VT.getVectorElementType().getSizeInBits() ==
22646       OpVT.getVectorElementType().getSizeInBits()) {
22647     return DAG.getNode(ISD::BITCAST, SDLoc(N), VT, Op);
22648   }
22649   return SDValue();
22650 }
22651
22652 static SDValue PerformSIGN_EXTEND_INREGCombine(SDNode *N, SelectionDAG &DAG,
22653                                                const X86Subtarget *Subtarget) {
22654   EVT VT = N->getValueType(0);
22655   if (!VT.isVector())
22656     return SDValue();
22657
22658   SDValue N0 = N->getOperand(0);
22659   SDValue N1 = N->getOperand(1);
22660   EVT ExtraVT = cast<VTSDNode>(N1)->getVT();
22661   SDLoc dl(N);
22662
22663   // The SIGN_EXTEND_INREG to v4i64 is expensive operation on the
22664   // both SSE and AVX2 since there is no sign-extended shift right
22665   // operation on a vector with 64-bit elements.
22666   //(sext_in_reg (v4i64 anyext (v4i32 x )), ExtraVT) ->
22667   // (v4i64 sext (v4i32 sext_in_reg (v4i32 x , ExtraVT)))
22668   if (VT == MVT::v4i64 && (N0.getOpcode() == ISD::ANY_EXTEND ||
22669       N0.getOpcode() == ISD::SIGN_EXTEND)) {
22670     SDValue N00 = N0.getOperand(0);
22671
22672     // EXTLOAD has a better solution on AVX2,
22673     // it may be replaced with X86ISD::VSEXT node.
22674     if (N00.getOpcode() == ISD::LOAD && Subtarget->hasInt256())
22675       if (!ISD::isNormalLoad(N00.getNode()))
22676         return SDValue();
22677
22678     if (N00.getValueType() == MVT::v4i32 && ExtraVT.getSizeInBits() < 128) {
22679         SDValue Tmp = DAG.getNode(ISD::SIGN_EXTEND_INREG, dl, MVT::v4i32,
22680                                   N00, N1);
22681       return DAG.getNode(ISD::SIGN_EXTEND, dl, MVT::v4i64, Tmp);
22682     }
22683   }
22684   return SDValue();
22685 }
22686
22687 static SDValue PerformSExtCombine(SDNode *N, SelectionDAG &DAG,
22688                                   TargetLowering::DAGCombinerInfo &DCI,
22689                                   const X86Subtarget *Subtarget) {
22690   SDValue N0 = N->getOperand(0);
22691   EVT VT = N->getValueType(0);
22692
22693   // (i8,i32 sext (sdivrem (i8 x, i8 y)) ->
22694   // (i8,i32 (sdivrem_sext_hreg (i8 x, i8 y)
22695   // This exposes the sext to the sdivrem lowering, so that it directly extends
22696   // from AH (which we otherwise need to do contortions to access).
22697   if (N0.getOpcode() == ISD::SDIVREM && N0.getResNo() == 1 &&
22698       N0.getValueType() == MVT::i8 && VT == MVT::i32) {
22699     SDLoc dl(N);
22700     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
22701     SDValue R = DAG.getNode(X86ISD::SDIVREM8_SEXT_HREG, dl, NodeTys,
22702                             N0.getOperand(0), N0.getOperand(1));
22703     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
22704     return R.getValue(1);
22705   }
22706
22707   if (!DCI.isBeforeLegalizeOps())
22708     return SDValue();
22709
22710   if (!Subtarget->hasFp256())
22711     return SDValue();
22712
22713   if (VT.isVector() && VT.getSizeInBits() == 256) {
22714     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
22715     if (R.getNode())
22716       return R;
22717   }
22718
22719   return SDValue();
22720 }
22721
22722 static SDValue PerformFMACombine(SDNode *N, SelectionDAG &DAG,
22723                                  const X86Subtarget* Subtarget) {
22724   SDLoc dl(N);
22725   EVT VT = N->getValueType(0);
22726
22727   // Let legalize expand this if it isn't a legal type yet.
22728   if (!DAG.getTargetLoweringInfo().isTypeLegal(VT))
22729     return SDValue();
22730
22731   EVT ScalarVT = VT.getScalarType();
22732   if ((ScalarVT != MVT::f32 && ScalarVT != MVT::f64) ||
22733       (!Subtarget->hasFMA() && !Subtarget->hasFMA4()))
22734     return SDValue();
22735
22736   SDValue A = N->getOperand(0);
22737   SDValue B = N->getOperand(1);
22738   SDValue C = N->getOperand(2);
22739
22740   bool NegA = (A.getOpcode() == ISD::FNEG);
22741   bool NegB = (B.getOpcode() == ISD::FNEG);
22742   bool NegC = (C.getOpcode() == ISD::FNEG);
22743
22744   // Negative multiplication when NegA xor NegB
22745   bool NegMul = (NegA != NegB);
22746   if (NegA)
22747     A = A.getOperand(0);
22748   if (NegB)
22749     B = B.getOperand(0);
22750   if (NegC)
22751     C = C.getOperand(0);
22752
22753   unsigned Opcode;
22754   if (!NegMul)
22755     Opcode = (!NegC) ? X86ISD::FMADD : X86ISD::FMSUB;
22756   else
22757     Opcode = (!NegC) ? X86ISD::FNMADD : X86ISD::FNMSUB;
22758
22759   return DAG.getNode(Opcode, dl, VT, A, B, C);
22760 }
22761
22762 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG,
22763                                   TargetLowering::DAGCombinerInfo &DCI,
22764                                   const X86Subtarget *Subtarget) {
22765   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
22766   //           (and (i32 x86isd::setcc_carry), 1)
22767   // This eliminates the zext. This transformation is necessary because
22768   // ISD::SETCC is always legalized to i8.
22769   SDLoc dl(N);
22770   SDValue N0 = N->getOperand(0);
22771   EVT VT = N->getValueType(0);
22772
22773   if (N0.getOpcode() == ISD::AND &&
22774       N0.hasOneUse() &&
22775       N0.getOperand(0).hasOneUse()) {
22776     SDValue N00 = N0.getOperand(0);
22777     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
22778       ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
22779       if (!C || C->getZExtValue() != 1)
22780         return SDValue();
22781       return DAG.getNode(ISD::AND, dl, VT,
22782                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
22783                                      N00.getOperand(0), N00.getOperand(1)),
22784                          DAG.getConstant(1, VT));
22785     }
22786   }
22787
22788   if (N0.getOpcode() == ISD::TRUNCATE &&
22789       N0.hasOneUse() &&
22790       N0.getOperand(0).hasOneUse()) {
22791     SDValue N00 = N0.getOperand(0);
22792     if (N00.getOpcode() == X86ISD::SETCC_CARRY) {
22793       return DAG.getNode(ISD::AND, dl, VT,
22794                          DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
22795                                      N00.getOperand(0), N00.getOperand(1)),
22796                          DAG.getConstant(1, VT));
22797     }
22798   }
22799   if (VT.is256BitVector()) {
22800     SDValue R = WidenMaskArithmetic(N, DAG, DCI, Subtarget);
22801     if (R.getNode())
22802       return R;
22803   }
22804
22805   // (i8,i32 zext (udivrem (i8 x, i8 y)) ->
22806   // (i8,i32 (udivrem_zext_hreg (i8 x, i8 y)
22807   // This exposes the zext to the udivrem lowering, so that it directly extends
22808   // from AH (which we otherwise need to do contortions to access).
22809   if (N0.getOpcode() == ISD::UDIVREM &&
22810       N0.getResNo() == 1 && N0.getValueType() == MVT::i8 &&
22811       (VT == MVT::i32 || VT == MVT::i64)) {
22812     SDVTList NodeTys = DAG.getVTList(MVT::i8, VT);
22813     SDValue R = DAG.getNode(X86ISD::UDIVREM8_ZEXT_HREG, dl, NodeTys,
22814                             N0.getOperand(0), N0.getOperand(1));
22815     DAG.ReplaceAllUsesOfValueWith(N0.getValue(0), R.getValue(0));
22816     return R.getValue(1);
22817   }
22818
22819   return SDValue();
22820 }
22821
22822 // Optimize x == -y --> x+y == 0
22823 //          x != -y --> x+y != 0
22824 static SDValue PerformISDSETCCCombine(SDNode *N, SelectionDAG &DAG,
22825                                       const X86Subtarget* Subtarget) {
22826   ISD::CondCode CC = cast<CondCodeSDNode>(N->getOperand(2))->get();
22827   SDValue LHS = N->getOperand(0);
22828   SDValue RHS = N->getOperand(1);
22829   EVT VT = N->getValueType(0);
22830   SDLoc DL(N);
22831
22832   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && LHS.getOpcode() == ISD::SUB)
22833     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(LHS.getOperand(0)))
22834       if (C->getAPIntValue() == 0 && LHS.hasOneUse()) {
22835         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
22836                                    LHS.getValueType(), RHS, LHS.getOperand(1));
22837         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
22838                             addV, DAG.getConstant(0, addV.getValueType()), CC);
22839       }
22840   if ((CC == ISD::SETNE || CC == ISD::SETEQ) && RHS.getOpcode() == ISD::SUB)
22841     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(RHS.getOperand(0)))
22842       if (C->getAPIntValue() == 0 && RHS.hasOneUse()) {
22843         SDValue addV = DAG.getNode(ISD::ADD, SDLoc(N),
22844                                    RHS.getValueType(), LHS, RHS.getOperand(1));
22845         return DAG.getSetCC(SDLoc(N), N->getValueType(0),
22846                             addV, DAG.getConstant(0, addV.getValueType()), CC);
22847       }
22848
22849   if (VT.getScalarType() == MVT::i1) {
22850     bool IsSEXT0 = (LHS.getOpcode() == ISD::SIGN_EXTEND) &&
22851       (LHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
22852     bool IsVZero0 = ISD::isBuildVectorAllZeros(LHS.getNode());
22853     if (!IsSEXT0 && !IsVZero0)
22854       return SDValue();
22855     bool IsSEXT1 = (RHS.getOpcode() == ISD::SIGN_EXTEND) &&
22856       (RHS.getOperand(0).getValueType().getScalarType() ==  MVT::i1);
22857     bool IsVZero1 = ISD::isBuildVectorAllZeros(RHS.getNode());
22858
22859     if (!IsSEXT1 && !IsVZero1)
22860       return SDValue();
22861
22862     if (IsSEXT0 && IsVZero1) {
22863       assert(VT == LHS.getOperand(0).getValueType() && "Uexpected operand type");
22864       if (CC == ISD::SETEQ)
22865         return DAG.getNOT(DL, LHS.getOperand(0), VT);
22866       return LHS.getOperand(0);
22867     }
22868     if (IsSEXT1 && IsVZero0) {
22869       assert(VT == RHS.getOperand(0).getValueType() && "Uexpected operand type");
22870       if (CC == ISD::SETEQ)
22871         return DAG.getNOT(DL, RHS.getOperand(0), VT);
22872       return RHS.getOperand(0);
22873     }
22874   }
22875
22876   return SDValue();
22877 }
22878
22879 static SDValue NarrowVectorLoadToElement(LoadSDNode *Load, unsigned Index,
22880                                          SelectionDAG &DAG) {
22881   SDLoc dl(Load);
22882   MVT VT = Load->getSimpleValueType(0);
22883   MVT EVT = VT.getVectorElementType();
22884   SDValue Addr = Load->getOperand(1);
22885   SDValue NewAddr = DAG.getNode(
22886       ISD::ADD, dl, Addr.getSimpleValueType(), Addr,
22887       DAG.getConstant(Index * EVT.getStoreSize(), Addr.getSimpleValueType()));
22888
22889   SDValue NewLoad =
22890       DAG.getLoad(EVT, dl, Load->getChain(), NewAddr,
22891                   DAG.getMachineFunction().getMachineMemOperand(
22892                       Load->getMemOperand(), 0, EVT.getStoreSize()));
22893   return NewLoad;
22894 }
22895
22896 static SDValue PerformINSERTPSCombine(SDNode *N, SelectionDAG &DAG,
22897                                       const X86Subtarget *Subtarget) {
22898   SDLoc dl(N);
22899   MVT VT = N->getOperand(1)->getSimpleValueType(0);
22900   assert((VT == MVT::v4f32 || VT == MVT::v4i32) &&
22901          "X86insertps is only defined for v4x32");
22902
22903   SDValue Ld = N->getOperand(1);
22904   if (MayFoldLoad(Ld)) {
22905     // Extract the countS bits from the immediate so we can get the proper
22906     // address when narrowing the vector load to a specific element.
22907     // When the second source op is a memory address, insertps doesn't use
22908     // countS and just gets an f32 from that address.
22909     unsigned DestIndex =
22910         cast<ConstantSDNode>(N->getOperand(2))->getZExtValue() >> 6;
22911
22912     Ld = NarrowVectorLoadToElement(cast<LoadSDNode>(Ld), DestIndex, DAG);
22913
22914     // Create this as a scalar to vector to match the instruction pattern.
22915     SDValue LoadScalarToVector = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Ld);
22916     // countS bits are ignored when loading from memory on insertps, which
22917     // means we don't need to explicitly set them to 0.
22918     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N->getOperand(0),
22919                        LoadScalarToVector, N->getOperand(2));
22920   }
22921   return SDValue();
22922 }
22923
22924 static SDValue PerformBLENDICombine(SDNode *N, SelectionDAG &DAG) {
22925   SDValue V0 = N->getOperand(0);
22926   SDValue V1 = N->getOperand(1);
22927   SDLoc DL(N);
22928   EVT VT = N->getValueType(0);
22929
22930   // Canonicalize a v2f64 blend with a mask of 2 by swapping the vector
22931   // operands and changing the mask to 1. This saves us a bunch of
22932   // pattern-matching possibilities related to scalar math ops in SSE/AVX.
22933   // x86InstrInfo knows how to commute this back after instruction selection
22934   // if it would help register allocation.
22935
22936   // TODO: If optimizing for size or a processor that doesn't suffer from
22937   // partial register update stalls, this should be transformed into a MOVSD
22938   // instruction because a MOVSD is 1-2 bytes smaller than a BLENDPD.
22939
22940   if (VT == MVT::v2f64)
22941     if (auto *Mask = dyn_cast<ConstantSDNode>(N->getOperand(2)))
22942       if (Mask->getZExtValue() == 2 && !isShuffleFoldableLoad(V0)) {
22943         SDValue NewMask = DAG.getConstant(1, MVT::i8);
22944         return DAG.getNode(X86ISD::BLENDI, DL, VT, V1, V0, NewMask);
22945       }
22946
22947   return SDValue();
22948 }
22949
22950 // Helper function of PerformSETCCCombine. It is to materialize "setb reg"
22951 // as "sbb reg,reg", since it can be extended without zext and produces
22952 // an all-ones bit which is more useful than 0/1 in some cases.
22953 static SDValue MaterializeSETB(SDLoc DL, SDValue EFLAGS, SelectionDAG &DAG,
22954                                MVT VT) {
22955   if (VT == MVT::i8)
22956     return DAG.getNode(ISD::AND, DL, VT,
22957                        DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
22958                                    DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS),
22959                        DAG.getConstant(1, VT));
22960   assert (VT == MVT::i1 && "Unexpected type for SECCC node");
22961   return DAG.getNode(ISD::TRUNCATE, DL, MVT::i1,
22962                      DAG.getNode(X86ISD::SETCC_CARRY, DL, MVT::i8,
22963                                  DAG.getConstant(X86::COND_B, MVT::i8), EFLAGS));
22964 }
22965
22966 // Optimize  RES = X86ISD::SETCC CONDCODE, EFLAG_INPUT
22967 static SDValue PerformSETCCCombine(SDNode *N, SelectionDAG &DAG,
22968                                    TargetLowering::DAGCombinerInfo &DCI,
22969                                    const X86Subtarget *Subtarget) {
22970   SDLoc DL(N);
22971   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(0));
22972   SDValue EFLAGS = N->getOperand(1);
22973
22974   if (CC == X86::COND_A) {
22975     // Try to convert COND_A into COND_B in an attempt to facilitate
22976     // materializing "setb reg".
22977     //
22978     // Do not flip "e > c", where "c" is a constant, because Cmp instruction
22979     // cannot take an immediate as its first operand.
22980     //
22981     if (EFLAGS.getOpcode() == X86ISD::SUB && EFLAGS.hasOneUse() &&
22982         EFLAGS.getValueType().isInteger() &&
22983         !isa<ConstantSDNode>(EFLAGS.getOperand(1))) {
22984       SDValue NewSub = DAG.getNode(X86ISD::SUB, SDLoc(EFLAGS),
22985                                    EFLAGS.getNode()->getVTList(),
22986                                    EFLAGS.getOperand(1), EFLAGS.getOperand(0));
22987       SDValue NewEFLAGS = SDValue(NewSub.getNode(), EFLAGS.getResNo());
22988       return MaterializeSETB(DL, NewEFLAGS, DAG, N->getSimpleValueType(0));
22989     }
22990   }
22991
22992   // Materialize "setb reg" as "sbb reg,reg", since it can be extended without
22993   // a zext and produces an all-ones bit which is more useful than 0/1 in some
22994   // cases.
22995   if (CC == X86::COND_B)
22996     return MaterializeSETB(DL, EFLAGS, DAG, N->getSimpleValueType(0));
22997
22998   SDValue Flags;
22999
23000   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23001   if (Flags.getNode()) {
23002     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23003     return DAG.getNode(X86ISD::SETCC, DL, N->getVTList(), Cond, Flags);
23004   }
23005
23006   return SDValue();
23007 }
23008
23009 // Optimize branch condition evaluation.
23010 //
23011 static SDValue PerformBrCondCombine(SDNode *N, SelectionDAG &DAG,
23012                                     TargetLowering::DAGCombinerInfo &DCI,
23013                                     const X86Subtarget *Subtarget) {
23014   SDLoc DL(N);
23015   SDValue Chain = N->getOperand(0);
23016   SDValue Dest = N->getOperand(1);
23017   SDValue EFLAGS = N->getOperand(3);
23018   X86::CondCode CC = X86::CondCode(N->getConstantOperandVal(2));
23019
23020   SDValue Flags;
23021
23022   Flags = checkBoolTestSetCCCombine(EFLAGS, CC);
23023   if (Flags.getNode()) {
23024     SDValue Cond = DAG.getConstant(CC, MVT::i8);
23025     return DAG.getNode(X86ISD::BRCOND, DL, N->getVTList(), Chain, Dest, Cond,
23026                        Flags);
23027   }
23028
23029   return SDValue();
23030 }
23031
23032 static SDValue performVectorCompareAndMaskUnaryOpCombine(SDNode *N,
23033                                                          SelectionDAG &DAG) {
23034   // Take advantage of vector comparisons producing 0 or -1 in each lane to
23035   // optimize away operation when it's from a constant.
23036   //
23037   // The general transformation is:
23038   //    UNARYOP(AND(VECTOR_CMP(x,y), constant)) -->
23039   //       AND(VECTOR_CMP(x,y), constant2)
23040   //    constant2 = UNARYOP(constant)
23041
23042   // Early exit if this isn't a vector operation, the operand of the
23043   // unary operation isn't a bitwise AND, or if the sizes of the operations
23044   // aren't the same.
23045   EVT VT = N->getValueType(0);
23046   if (!VT.isVector() || N->getOperand(0)->getOpcode() != ISD::AND ||
23047       N->getOperand(0)->getOperand(0)->getOpcode() != ISD::SETCC ||
23048       VT.getSizeInBits() != N->getOperand(0)->getValueType(0).getSizeInBits())
23049     return SDValue();
23050
23051   // Now check that the other operand of the AND is a constant. We could
23052   // make the transformation for non-constant splats as well, but it's unclear
23053   // that would be a benefit as it would not eliminate any operations, just
23054   // perform one more step in scalar code before moving to the vector unit.
23055   if (BuildVectorSDNode *BV =
23056           dyn_cast<BuildVectorSDNode>(N->getOperand(0)->getOperand(1))) {
23057     // Bail out if the vector isn't a constant.
23058     if (!BV->isConstant())
23059       return SDValue();
23060
23061     // Everything checks out. Build up the new and improved node.
23062     SDLoc DL(N);
23063     EVT IntVT = BV->getValueType(0);
23064     // Create a new constant of the appropriate type for the transformed
23065     // DAG.
23066     SDValue SourceConst = DAG.getNode(N->getOpcode(), DL, VT, SDValue(BV, 0));
23067     // The AND node needs bitcasts to/from an integer vector type around it.
23068     SDValue MaskConst = DAG.getNode(ISD::BITCAST, DL, IntVT, SourceConst);
23069     SDValue NewAnd = DAG.getNode(ISD::AND, DL, IntVT,
23070                                  N->getOperand(0)->getOperand(0), MaskConst);
23071     SDValue Res = DAG.getNode(ISD::BITCAST, DL, VT, NewAnd);
23072     return Res;
23073   }
23074
23075   return SDValue();
23076 }
23077
23078 static SDValue PerformSINT_TO_FPCombine(SDNode *N, SelectionDAG &DAG,
23079                                         const X86Subtarget *Subtarget) {
23080   // First try to optimize away the conversion entirely when it's
23081   // conditionally from a constant. Vectors only.
23082   SDValue Res = performVectorCompareAndMaskUnaryOpCombine(N, DAG);
23083   if (Res != SDValue())
23084     return Res;
23085
23086   // Now move on to more general possibilities.
23087   SDValue Op0 = N->getOperand(0);
23088   EVT InVT = Op0->getValueType(0);
23089
23090   // SINT_TO_FP(v4i8) -> SINT_TO_FP(SEXT(v4i8 to v4i32))
23091   if (InVT == MVT::v8i8 || InVT == MVT::v4i8) {
23092     SDLoc dl(N);
23093     MVT DstVT = InVT == MVT::v4i8 ? MVT::v4i32 : MVT::v8i32;
23094     SDValue P = DAG.getNode(ISD::SIGN_EXTEND, dl, DstVT, Op0);
23095     return DAG.getNode(ISD::SINT_TO_FP, dl, N->getValueType(0), P);
23096   }
23097
23098   // Transform (SINT_TO_FP (i64 ...)) into an x87 operation if we have
23099   // a 32-bit target where SSE doesn't support i64->FP operations.
23100   if (Op0.getOpcode() == ISD::LOAD) {
23101     LoadSDNode *Ld = cast<LoadSDNode>(Op0.getNode());
23102     EVT VT = Ld->getValueType(0);
23103     if (!Ld->isVolatile() && !N->getValueType(0).isVector() &&
23104         ISD::isNON_EXTLoad(Op0.getNode()) && Op0.hasOneUse() &&
23105         !Subtarget->is64Bit() && VT == MVT::i64) {
23106       SDValue FILDChain = Subtarget->getTargetLowering()->BuildFILD(
23107           SDValue(N, 0), Ld->getValueType(0), Ld->getChain(), Op0, DAG);
23108       DAG.ReplaceAllUsesOfValueWith(Op0.getValue(1), FILDChain.getValue(1));
23109       return FILDChain;
23110     }
23111   }
23112   return SDValue();
23113 }
23114
23115 // Optimize RES, EFLAGS = X86ISD::ADC LHS, RHS, EFLAGS
23116 static SDValue PerformADCCombine(SDNode *N, SelectionDAG &DAG,
23117                                  X86TargetLowering::DAGCombinerInfo &DCI) {
23118   // If the LHS and RHS of the ADC node are zero, then it can't overflow and
23119   // the result is either zero or one (depending on the input carry bit).
23120   // Strength reduce this down to a "set on carry" aka SETCC_CARRY&1.
23121   if (X86::isZeroNode(N->getOperand(0)) &&
23122       X86::isZeroNode(N->getOperand(1)) &&
23123       // We don't have a good way to replace an EFLAGS use, so only do this when
23124       // dead right now.
23125       SDValue(N, 1).use_empty()) {
23126     SDLoc DL(N);
23127     EVT VT = N->getValueType(0);
23128     SDValue CarryOut = DAG.getConstant(0, N->getValueType(1));
23129     SDValue Res1 = DAG.getNode(ISD::AND, DL, VT,
23130                                DAG.getNode(X86ISD::SETCC_CARRY, DL, VT,
23131                                            DAG.getConstant(X86::COND_B,MVT::i8),
23132                                            N->getOperand(2)),
23133                                DAG.getConstant(1, VT));
23134     return DCI.CombineTo(N, Res1, CarryOut);
23135   }
23136
23137   return SDValue();
23138 }
23139
23140 // fold (add Y, (sete  X, 0)) -> adc  0, Y
23141 //      (add Y, (setne X, 0)) -> sbb -1, Y
23142 //      (sub (sete  X, 0), Y) -> sbb  0, Y
23143 //      (sub (setne X, 0), Y) -> adc -1, Y
23144 static SDValue OptimizeConditionalInDecrement(SDNode *N, SelectionDAG &DAG) {
23145   SDLoc DL(N);
23146
23147   // Look through ZExts.
23148   SDValue Ext = N->getOperand(N->getOpcode() == ISD::SUB ? 1 : 0);
23149   if (Ext.getOpcode() != ISD::ZERO_EXTEND || !Ext.hasOneUse())
23150     return SDValue();
23151
23152   SDValue SetCC = Ext.getOperand(0);
23153   if (SetCC.getOpcode() != X86ISD::SETCC || !SetCC.hasOneUse())
23154     return SDValue();
23155
23156   X86::CondCode CC = (X86::CondCode)SetCC.getConstantOperandVal(0);
23157   if (CC != X86::COND_E && CC != X86::COND_NE)
23158     return SDValue();
23159
23160   SDValue Cmp = SetCC.getOperand(1);
23161   if (Cmp.getOpcode() != X86ISD::CMP || !Cmp.hasOneUse() ||
23162       !X86::isZeroNode(Cmp.getOperand(1)) ||
23163       !Cmp.getOperand(0).getValueType().isInteger())
23164     return SDValue();
23165
23166   SDValue CmpOp0 = Cmp.getOperand(0);
23167   SDValue NewCmp = DAG.getNode(X86ISD::CMP, DL, MVT::i32, CmpOp0,
23168                                DAG.getConstant(1, CmpOp0.getValueType()));
23169
23170   SDValue OtherVal = N->getOperand(N->getOpcode() == ISD::SUB ? 0 : 1);
23171   if (CC == X86::COND_NE)
23172     return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::ADC : X86ISD::SBB,
23173                        DL, OtherVal.getValueType(), OtherVal,
23174                        DAG.getConstant(-1ULL, OtherVal.getValueType()), NewCmp);
23175   return DAG.getNode(N->getOpcode() == ISD::SUB ? X86ISD::SBB : X86ISD::ADC,
23176                      DL, OtherVal.getValueType(), OtherVal,
23177                      DAG.getConstant(0, OtherVal.getValueType()), NewCmp);
23178 }
23179
23180 /// PerformADDCombine - Do target-specific dag combines on integer adds.
23181 static SDValue PerformAddCombine(SDNode *N, SelectionDAG &DAG,
23182                                  const X86Subtarget *Subtarget) {
23183   EVT VT = N->getValueType(0);
23184   SDValue Op0 = N->getOperand(0);
23185   SDValue Op1 = N->getOperand(1);
23186
23187   // Try to synthesize horizontal adds from adds of shuffles.
23188   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23189        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23190       isHorizontalBinOp(Op0, Op1, true))
23191     return DAG.getNode(X86ISD::HADD, SDLoc(N), VT, Op0, Op1);
23192
23193   return OptimizeConditionalInDecrement(N, DAG);
23194 }
23195
23196 static SDValue PerformSubCombine(SDNode *N, SelectionDAG &DAG,
23197                                  const X86Subtarget *Subtarget) {
23198   SDValue Op0 = N->getOperand(0);
23199   SDValue Op1 = N->getOperand(1);
23200
23201   // X86 can't encode an immediate LHS of a sub. See if we can push the
23202   // negation into a preceding instruction.
23203   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op0)) {
23204     // If the RHS of the sub is a XOR with one use and a constant, invert the
23205     // immediate. Then add one to the LHS of the sub so we can turn
23206     // X-Y -> X+~Y+1, saving one register.
23207     if (Op1->hasOneUse() && Op1.getOpcode() == ISD::XOR &&
23208         isa<ConstantSDNode>(Op1.getOperand(1))) {
23209       APInt XorC = cast<ConstantSDNode>(Op1.getOperand(1))->getAPIntValue();
23210       EVT VT = Op0.getValueType();
23211       SDValue NewXor = DAG.getNode(ISD::XOR, SDLoc(Op1), VT,
23212                                    Op1.getOperand(0),
23213                                    DAG.getConstant(~XorC, VT));
23214       return DAG.getNode(ISD::ADD, SDLoc(N), VT, NewXor,
23215                          DAG.getConstant(C->getAPIntValue()+1, VT));
23216     }
23217   }
23218
23219   // Try to synthesize horizontal adds from adds of shuffles.
23220   EVT VT = N->getValueType(0);
23221   if (((Subtarget->hasSSSE3() && (VT == MVT::v8i16 || VT == MVT::v4i32)) ||
23222        (Subtarget->hasInt256() && (VT == MVT::v16i16 || VT == MVT::v8i32))) &&
23223       isHorizontalBinOp(Op0, Op1, true))
23224     return DAG.getNode(X86ISD::HSUB, SDLoc(N), VT, Op0, Op1);
23225
23226   return OptimizeConditionalInDecrement(N, DAG);
23227 }
23228
23229 /// performVZEXTCombine - Performs build vector combines
23230 static SDValue performVZEXTCombine(SDNode *N, SelectionDAG &DAG,
23231                                    TargetLowering::DAGCombinerInfo &DCI,
23232                                    const X86Subtarget *Subtarget) {
23233   SDLoc DL(N);
23234   MVT VT = N->getSimpleValueType(0);
23235   SDValue Op = N->getOperand(0);
23236   MVT OpVT = Op.getSimpleValueType();
23237   MVT OpEltVT = OpVT.getVectorElementType();
23238   unsigned InputBits = OpEltVT.getSizeInBits() * VT.getVectorNumElements();
23239
23240   // (vzext (bitcast (vzext (x)) -> (vzext x)
23241   SDValue V = Op;
23242   while (V.getOpcode() == ISD::BITCAST)
23243     V = V.getOperand(0);
23244
23245   if (V != Op && V.getOpcode() == X86ISD::VZEXT) {
23246     MVT InnerVT = V.getSimpleValueType();
23247     MVT InnerEltVT = InnerVT.getVectorElementType();
23248
23249     // If the element sizes match exactly, we can just do one larger vzext. This
23250     // is always an exact type match as vzext operates on integer types.
23251     if (OpEltVT == InnerEltVT) {
23252       assert(OpVT == InnerVT && "Types must match for vzext!");
23253       return DAG.getNode(X86ISD::VZEXT, DL, VT, V.getOperand(0));
23254     }
23255
23256     // The only other way we can combine them is if only a single element of the
23257     // inner vzext is used in the input to the outer vzext.
23258     if (InnerEltVT.getSizeInBits() < InputBits)
23259       return SDValue();
23260
23261     // In this case, the inner vzext is completely dead because we're going to
23262     // only look at bits inside of the low element. Just do the outer vzext on
23263     // a bitcast of the input to the inner.
23264     return DAG.getNode(X86ISD::VZEXT, DL, VT,
23265                        DAG.getNode(ISD::BITCAST, DL, OpVT, V));
23266   }
23267
23268   // Check if we can bypass extracting and re-inserting an element of an input
23269   // vector. Essentialy:
23270   // (bitcast (sclr2vec (ext_vec_elt x))) -> (bitcast x)
23271   if (V.getOpcode() == ISD::SCALAR_TO_VECTOR &&
23272       V.getOperand(0).getOpcode() == ISD::EXTRACT_VECTOR_ELT &&
23273       V.getOperand(0).getSimpleValueType().getSizeInBits() == InputBits) {
23274     SDValue ExtractedV = V.getOperand(0);
23275     SDValue OrigV = ExtractedV.getOperand(0);
23276     if (auto *ExtractIdx = dyn_cast<ConstantSDNode>(ExtractedV.getOperand(1)))
23277       if (ExtractIdx->getZExtValue() == 0) {
23278         MVT OrigVT = OrigV.getSimpleValueType();
23279         // Extract a subvector if necessary...
23280         if (OrigVT.getSizeInBits() > OpVT.getSizeInBits()) {
23281           int Ratio = OrigVT.getSizeInBits() / OpVT.getSizeInBits();
23282           OrigVT = MVT::getVectorVT(OrigVT.getVectorElementType(),
23283                                     OrigVT.getVectorNumElements() / Ratio);
23284           OrigV = DAG.getNode(ISD::EXTRACT_SUBVECTOR, DL, OrigVT, OrigV,
23285                               DAG.getIntPtrConstant(0));
23286         }
23287         Op = DAG.getNode(ISD::BITCAST, DL, OpVT, OrigV);
23288         return DAG.getNode(X86ISD::VZEXT, DL, VT, Op);
23289       }
23290   }
23291
23292   return SDValue();
23293 }
23294
23295 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
23296                                              DAGCombinerInfo &DCI) const {
23297   SelectionDAG &DAG = DCI.DAG;
23298   switch (N->getOpcode()) {
23299   default: break;
23300   case ISD::EXTRACT_VECTOR_ELT:
23301     return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, DCI);
23302   case ISD::VSELECT:
23303   case ISD::SELECT:
23304   case X86ISD::SHRUNKBLEND:
23305     return PerformSELECTCombine(N, DAG, DCI, Subtarget);
23306   case ISD::BITCAST:        return PerformBITCASTCombine(N, DAG);
23307   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI, Subtarget);
23308   case ISD::ADD:            return PerformAddCombine(N, DAG, Subtarget);
23309   case ISD::SUB:            return PerformSubCombine(N, DAG, Subtarget);
23310   case X86ISD::ADC:         return PerformADCCombine(N, DAG, DCI);
23311   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
23312   case ISD::SHL:
23313   case ISD::SRA:
23314   case ISD::SRL:            return PerformShiftCombine(N, DAG, DCI, Subtarget);
23315   case ISD::AND:            return PerformAndCombine(N, DAG, DCI, Subtarget);
23316   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
23317   case ISD::XOR:            return PerformXorCombine(N, DAG, DCI, Subtarget);
23318   case ISD::LOAD:           return PerformLOADCombine(N, DAG, DCI, Subtarget);
23319   case ISD::MLOAD:          return PerformMLOADCombine(N, DAG, DCI, Subtarget);
23320   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
23321   case ISD::MSTORE:         return PerformMSTORECombine(N, DAG, Subtarget);
23322   case ISD::SINT_TO_FP:     return PerformSINT_TO_FPCombine(N, DAG, Subtarget);
23323   case ISD::FADD:           return PerformFADDCombine(N, DAG, Subtarget);
23324   case ISD::FSUB:           return PerformFSUBCombine(N, DAG, Subtarget);
23325   case X86ISD::FXOR:
23326   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
23327   case X86ISD::FMIN:
23328   case X86ISD::FMAX:        return PerformFMinFMaxCombine(N, DAG);
23329   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
23330   case X86ISD::FANDN:       return PerformFANDNCombine(N, DAG);
23331   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
23332   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
23333   case ISD::ANY_EXTEND:
23334   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG, DCI, Subtarget);
23335   case ISD::SIGN_EXTEND:    return PerformSExtCombine(N, DAG, DCI, Subtarget);
23336   case ISD::SIGN_EXTEND_INREG:
23337     return PerformSIGN_EXTEND_INREGCombine(N, DAG, Subtarget);
23338   case ISD::TRUNCATE:       return PerformTruncateCombine(N, DAG,DCI,Subtarget);
23339   case ISD::SETCC:          return PerformISDSETCCCombine(N, DAG, Subtarget);
23340   case X86ISD::SETCC:       return PerformSETCCCombine(N, DAG, DCI, Subtarget);
23341   case X86ISD::BRCOND:      return PerformBrCondCombine(N, DAG, DCI, Subtarget);
23342   case X86ISD::VZEXT:       return performVZEXTCombine(N, DAG, DCI, Subtarget);
23343   case X86ISD::SHUFP:       // Handle all target specific shuffles
23344   case X86ISD::PALIGNR:
23345   case X86ISD::UNPCKH:
23346   case X86ISD::UNPCKL:
23347   case X86ISD::MOVHLPS:
23348   case X86ISD::MOVLHPS:
23349   case X86ISD::PSHUFB:
23350   case X86ISD::PSHUFD:
23351   case X86ISD::PSHUFHW:
23352   case X86ISD::PSHUFLW:
23353   case X86ISD::MOVSS:
23354   case X86ISD::MOVSD:
23355   case X86ISD::VPERMILPI:
23356   case X86ISD::VPERM2X128:
23357   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, DCI,Subtarget);
23358   case ISD::FMA:            return PerformFMACombine(N, DAG, Subtarget);
23359   case ISD::INTRINSIC_WO_CHAIN:
23360     return PerformINTRINSIC_WO_CHAINCombine(N, DAG, Subtarget);
23361   case X86ISD::INSERTPS: {
23362     if (getTargetMachine().getOptLevel() > CodeGenOpt::None)
23363       return PerformINSERTPSCombine(N, DAG, Subtarget);
23364     break;
23365   }
23366   case X86ISD::BLENDI:    return PerformBLENDICombine(N, DAG);
23367   case ISD::BUILD_VECTOR: return PerformBUILD_VECTORCombine(N, DAG, Subtarget);
23368   }
23369
23370   return SDValue();
23371 }
23372
23373 /// isTypeDesirableForOp - Return true if the target has native support for
23374 /// the specified value type and it is 'desirable' to use the type for the
23375 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
23376 /// instruction encodings are longer and some i16 instructions are slow.
23377 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
23378   if (!isTypeLegal(VT))
23379     return false;
23380   if (VT != MVT::i16)
23381     return true;
23382
23383   switch (Opc) {
23384   default:
23385     return true;
23386   case ISD::LOAD:
23387   case ISD::SIGN_EXTEND:
23388   case ISD::ZERO_EXTEND:
23389   case ISD::ANY_EXTEND:
23390   case ISD::SHL:
23391   case ISD::SRL:
23392   case ISD::SUB:
23393   case ISD::ADD:
23394   case ISD::MUL:
23395   case ISD::AND:
23396   case ISD::OR:
23397   case ISD::XOR:
23398     return false;
23399   }
23400 }
23401
23402 /// IsDesirableToPromoteOp - This method query the target whether it is
23403 /// beneficial for dag combiner to promote the specified node. If true, it
23404 /// should return the desired promotion type by reference.
23405 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
23406   EVT VT = Op.getValueType();
23407   if (VT != MVT::i16)
23408     return false;
23409
23410   bool Promote = false;
23411   bool Commute = false;
23412   switch (Op.getOpcode()) {
23413   default: break;
23414   case ISD::LOAD: {
23415     LoadSDNode *LD = cast<LoadSDNode>(Op);
23416     // If the non-extending load has a single use and it's not live out, then it
23417     // might be folded.
23418     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
23419                                                      Op.hasOneUse()*/) {
23420       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
23421              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
23422         // The only case where we'd want to promote LOAD (rather then it being
23423         // promoted as an operand is when it's only use is liveout.
23424         if (UI->getOpcode() != ISD::CopyToReg)
23425           return false;
23426       }
23427     }
23428     Promote = true;
23429     break;
23430   }
23431   case ISD::SIGN_EXTEND:
23432   case ISD::ZERO_EXTEND:
23433   case ISD::ANY_EXTEND:
23434     Promote = true;
23435     break;
23436   case ISD::SHL:
23437   case ISD::SRL: {
23438     SDValue N0 = Op.getOperand(0);
23439     // Look out for (store (shl (load), x)).
23440     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
23441       return false;
23442     Promote = true;
23443     break;
23444   }
23445   case ISD::ADD:
23446   case ISD::MUL:
23447   case ISD::AND:
23448   case ISD::OR:
23449   case ISD::XOR:
23450     Commute = true;
23451     // fallthrough
23452   case ISD::SUB: {
23453     SDValue N0 = Op.getOperand(0);
23454     SDValue N1 = Op.getOperand(1);
23455     if (!Commute && MayFoldLoad(N1))
23456       return false;
23457     // Avoid disabling potential load folding opportunities.
23458     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
23459       return false;
23460     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
23461       return false;
23462     Promote = true;
23463   }
23464   }
23465
23466   PVT = MVT::i32;
23467   return Promote;
23468 }
23469
23470 //===----------------------------------------------------------------------===//
23471 //                           X86 Inline Assembly Support
23472 //===----------------------------------------------------------------------===//
23473
23474 namespace {
23475   // Helper to match a string separated by whitespace.
23476   bool matchAsmImpl(StringRef s, ArrayRef<const StringRef *> args) {
23477     s = s.substr(s.find_first_not_of(" \t")); // Skip leading whitespace.
23478
23479     for (unsigned i = 0, e = args.size(); i != e; ++i) {
23480       StringRef piece(*args[i]);
23481       if (!s.startswith(piece)) // Check if the piece matches.
23482         return false;
23483
23484       s = s.substr(piece.size());
23485       StringRef::size_type pos = s.find_first_not_of(" \t");
23486       if (pos == 0) // We matched a prefix.
23487         return false;
23488
23489       s = s.substr(pos);
23490     }
23491
23492     return s.empty();
23493   }
23494   const VariadicFunction1<bool, StringRef, StringRef, matchAsmImpl> matchAsm={};
23495 }
23496
23497 static bool clobbersFlagRegisters(const SmallVector<StringRef, 4> &AsmPieces) {
23498
23499   if (AsmPieces.size() == 3 || AsmPieces.size() == 4) {
23500     if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{cc}") &&
23501         std::count(AsmPieces.begin(), AsmPieces.end(), "~{flags}") &&
23502         std::count(AsmPieces.begin(), AsmPieces.end(), "~{fpsr}")) {
23503
23504       if (AsmPieces.size() == 3)
23505         return true;
23506       else if (std::count(AsmPieces.begin(), AsmPieces.end(), "~{dirflag}"))
23507         return true;
23508     }
23509   }
23510   return false;
23511 }
23512
23513 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
23514   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
23515
23516   std::string AsmStr = IA->getAsmString();
23517
23518   IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
23519   if (!Ty || Ty->getBitWidth() % 16 != 0)
23520     return false;
23521
23522   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
23523   SmallVector<StringRef, 4> AsmPieces;
23524   SplitString(AsmStr, AsmPieces, ";\n");
23525
23526   switch (AsmPieces.size()) {
23527   default: return false;
23528   case 1:
23529     // FIXME: this should verify that we are targeting a 486 or better.  If not,
23530     // we will turn this bswap into something that will be lowered to logical
23531     // ops instead of emitting the bswap asm.  For now, we don't support 486 or
23532     // lower so don't worry about this.
23533     // bswap $0
23534     if (matchAsm(AsmPieces[0], "bswap", "$0") ||
23535         matchAsm(AsmPieces[0], "bswapl", "$0") ||
23536         matchAsm(AsmPieces[0], "bswapq", "$0") ||
23537         matchAsm(AsmPieces[0], "bswap", "${0:q}") ||
23538         matchAsm(AsmPieces[0], "bswapl", "${0:q}") ||
23539         matchAsm(AsmPieces[0], "bswapq", "${0:q}")) {
23540       // No need to check constraints, nothing other than the equivalent of
23541       // "=r,0" would be valid here.
23542       return IntrinsicLowering::LowerToByteSwap(CI);
23543     }
23544
23545     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
23546     if (CI->getType()->isIntegerTy(16) &&
23547         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
23548         (matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") ||
23549          matchAsm(AsmPieces[0], "rolw", "$$8,", "${0:w}"))) {
23550       AsmPieces.clear();
23551       const std::string &ConstraintsStr = IA->getConstraintString();
23552       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
23553       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
23554       if (clobbersFlagRegisters(AsmPieces))
23555         return IntrinsicLowering::LowerToByteSwap(CI);
23556     }
23557     break;
23558   case 3:
23559     if (CI->getType()->isIntegerTy(32) &&
23560         IA->getConstraintString().compare(0, 5, "=r,0,") == 0 &&
23561         matchAsm(AsmPieces[0], "rorw", "$$8,", "${0:w}") &&
23562         matchAsm(AsmPieces[1], "rorl", "$$16,", "$0") &&
23563         matchAsm(AsmPieces[2], "rorw", "$$8,", "${0:w}")) {
23564       AsmPieces.clear();
23565       const std::string &ConstraintsStr = IA->getConstraintString();
23566       SplitString(StringRef(ConstraintsStr).substr(5), AsmPieces, ",");
23567       array_pod_sort(AsmPieces.begin(), AsmPieces.end());
23568       if (clobbersFlagRegisters(AsmPieces))
23569         return IntrinsicLowering::LowerToByteSwap(CI);
23570     }
23571
23572     if (CI->getType()->isIntegerTy(64)) {
23573       InlineAsm::ConstraintInfoVector Constraints = IA->ParseConstraints();
23574       if (Constraints.size() >= 2 &&
23575           Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
23576           Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
23577         // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
23578         if (matchAsm(AsmPieces[0], "bswap", "%eax") &&
23579             matchAsm(AsmPieces[1], "bswap", "%edx") &&
23580             matchAsm(AsmPieces[2], "xchgl", "%eax,", "%edx"))
23581           return IntrinsicLowering::LowerToByteSwap(CI);
23582       }
23583     }
23584     break;
23585   }
23586   return false;
23587 }
23588
23589 /// getConstraintType - Given a constraint letter, return the type of
23590 /// constraint it is for this target.
23591 X86TargetLowering::ConstraintType
23592 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
23593   if (Constraint.size() == 1) {
23594     switch (Constraint[0]) {
23595     case 'R':
23596     case 'q':
23597     case 'Q':
23598     case 'f':
23599     case 't':
23600     case 'u':
23601     case 'y':
23602     case 'x':
23603     case 'Y':
23604     case 'l':
23605       return C_RegisterClass;
23606     case 'a':
23607     case 'b':
23608     case 'c':
23609     case 'd':
23610     case 'S':
23611     case 'D':
23612     case 'A':
23613       return C_Register;
23614     case 'I':
23615     case 'J':
23616     case 'K':
23617     case 'L':
23618     case 'M':
23619     case 'N':
23620     case 'G':
23621     case 'C':
23622     case 'e':
23623     case 'Z':
23624       return C_Other;
23625     default:
23626       break;
23627     }
23628   }
23629   return TargetLowering::getConstraintType(Constraint);
23630 }
23631
23632 /// Examine constraint type and operand type and determine a weight value.
23633 /// This object must already have been set up with the operand type
23634 /// and the current alternative constraint selected.
23635 TargetLowering::ConstraintWeight
23636   X86TargetLowering::getSingleConstraintMatchWeight(
23637     AsmOperandInfo &info, const char *constraint) const {
23638   ConstraintWeight weight = CW_Invalid;
23639   Value *CallOperandVal = info.CallOperandVal;
23640     // If we don't have a value, we can't do a match,
23641     // but allow it at the lowest weight.
23642   if (!CallOperandVal)
23643     return CW_Default;
23644   Type *type = CallOperandVal->getType();
23645   // Look at the constraint type.
23646   switch (*constraint) {
23647   default:
23648     weight = TargetLowering::getSingleConstraintMatchWeight(info, constraint);
23649   case 'R':
23650   case 'q':
23651   case 'Q':
23652   case 'a':
23653   case 'b':
23654   case 'c':
23655   case 'd':
23656   case 'S':
23657   case 'D':
23658   case 'A':
23659     if (CallOperandVal->getType()->isIntegerTy())
23660       weight = CW_SpecificReg;
23661     break;
23662   case 'f':
23663   case 't':
23664   case 'u':
23665     if (type->isFloatingPointTy())
23666       weight = CW_SpecificReg;
23667     break;
23668   case 'y':
23669     if (type->isX86_MMXTy() && Subtarget->hasMMX())
23670       weight = CW_SpecificReg;
23671     break;
23672   case 'x':
23673   case 'Y':
23674     if (((type->getPrimitiveSizeInBits() == 128) && Subtarget->hasSSE1()) ||
23675         ((type->getPrimitiveSizeInBits() == 256) && Subtarget->hasFp256()))
23676       weight = CW_Register;
23677     break;
23678   case 'I':
23679     if (ConstantInt *C = dyn_cast<ConstantInt>(info.CallOperandVal)) {
23680       if (C->getZExtValue() <= 31)
23681         weight = CW_Constant;
23682     }
23683     break;
23684   case 'J':
23685     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23686       if (C->getZExtValue() <= 63)
23687         weight = CW_Constant;
23688     }
23689     break;
23690   case 'K':
23691     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23692       if ((C->getSExtValue() >= -0x80) && (C->getSExtValue() <= 0x7f))
23693         weight = CW_Constant;
23694     }
23695     break;
23696   case 'L':
23697     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23698       if ((C->getZExtValue() == 0xff) || (C->getZExtValue() == 0xffff))
23699         weight = CW_Constant;
23700     }
23701     break;
23702   case 'M':
23703     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23704       if (C->getZExtValue() <= 3)
23705         weight = CW_Constant;
23706     }
23707     break;
23708   case 'N':
23709     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23710       if (C->getZExtValue() <= 0xff)
23711         weight = CW_Constant;
23712     }
23713     break;
23714   case 'G':
23715   case 'C':
23716     if (dyn_cast<ConstantFP>(CallOperandVal)) {
23717       weight = CW_Constant;
23718     }
23719     break;
23720   case 'e':
23721     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23722       if ((C->getSExtValue() >= -0x80000000LL) &&
23723           (C->getSExtValue() <= 0x7fffffffLL))
23724         weight = CW_Constant;
23725     }
23726     break;
23727   case 'Z':
23728     if (ConstantInt *C = dyn_cast<ConstantInt>(CallOperandVal)) {
23729       if (C->getZExtValue() <= 0xffffffff)
23730         weight = CW_Constant;
23731     }
23732     break;
23733   }
23734   return weight;
23735 }
23736
23737 /// LowerXConstraint - try to replace an X constraint, which matches anything,
23738 /// with another that has more specific requirements based on the type of the
23739 /// corresponding operand.
23740 const char *X86TargetLowering::
23741 LowerXConstraint(EVT ConstraintVT) const {
23742   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
23743   // 'f' like normal targets.
23744   if (ConstraintVT.isFloatingPoint()) {
23745     if (Subtarget->hasSSE2())
23746       return "Y";
23747     if (Subtarget->hasSSE1())
23748       return "x";
23749   }
23750
23751   return TargetLowering::LowerXConstraint(ConstraintVT);
23752 }
23753
23754 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
23755 /// vector.  If it is invalid, don't add anything to Ops.
23756 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
23757                                                      std::string &Constraint,
23758                                                      std::vector<SDValue>&Ops,
23759                                                      SelectionDAG &DAG) const {
23760   SDValue Result;
23761
23762   // Only support length 1 constraints for now.
23763   if (Constraint.length() > 1) return;
23764
23765   char ConstraintLetter = Constraint[0];
23766   switch (ConstraintLetter) {
23767   default: break;
23768   case 'I':
23769     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23770       if (C->getZExtValue() <= 31) {
23771         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23772         break;
23773       }
23774     }
23775     return;
23776   case 'J':
23777     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23778       if (C->getZExtValue() <= 63) {
23779         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23780         break;
23781       }
23782     }
23783     return;
23784   case 'K':
23785     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23786       if (isInt<8>(C->getSExtValue())) {
23787         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23788         break;
23789       }
23790     }
23791     return;
23792   case 'L':
23793     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23794       if (C->getZExtValue() == 0xff || C->getZExtValue() == 0xffff ||
23795           (Subtarget->is64Bit() && C->getZExtValue() == 0xffffffff)) {
23796         Result = DAG.getTargetConstant(C->getSExtValue(), Op.getValueType());
23797         break;
23798       }
23799     }
23800     return;
23801   case 'M':
23802     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23803       if (C->getZExtValue() <= 3) {
23804         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23805         break;
23806       }
23807     }
23808     return;
23809   case 'N':
23810     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23811       if (C->getZExtValue() <= 255) {
23812         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23813         break;
23814       }
23815     }
23816     return;
23817   case 'O':
23818     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23819       if (C->getZExtValue() <= 127) {
23820         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23821         break;
23822       }
23823     }
23824     return;
23825   case 'e': {
23826     // 32-bit signed value
23827     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23828       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
23829                                            C->getSExtValue())) {
23830         // Widen to 64 bits here to get it sign extended.
23831         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
23832         break;
23833       }
23834     // FIXME gcc accepts some relocatable values here too, but only in certain
23835     // memory models; it's complicated.
23836     }
23837     return;
23838   }
23839   case 'Z': {
23840     // 32-bit unsigned value
23841     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
23842       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
23843                                            C->getZExtValue())) {
23844         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
23845         break;
23846       }
23847     }
23848     // FIXME gcc accepts some relocatable values here too, but only in certain
23849     // memory models; it's complicated.
23850     return;
23851   }
23852   case 'i': {
23853     // Literal immediates are always ok.
23854     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
23855       // Widen to 64 bits here to get it sign extended.
23856       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
23857       break;
23858     }
23859
23860     // In any sort of PIC mode addresses need to be computed at runtime by
23861     // adding in a register or some sort of table lookup.  These can't
23862     // be used as immediates.
23863     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC())
23864       return;
23865
23866     // If we are in non-pic codegen mode, we allow the address of a global (with
23867     // an optional displacement) to be used with 'i'.
23868     GlobalAddressSDNode *GA = nullptr;
23869     int64_t Offset = 0;
23870
23871     // Match either (GA), (GA+C), (GA+C1+C2), etc.
23872     while (1) {
23873       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
23874         Offset += GA->getOffset();
23875         break;
23876       } else if (Op.getOpcode() == ISD::ADD) {
23877         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
23878           Offset += C->getZExtValue();
23879           Op = Op.getOperand(0);
23880           continue;
23881         }
23882       } else if (Op.getOpcode() == ISD::SUB) {
23883         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
23884           Offset += -C->getZExtValue();
23885           Op = Op.getOperand(0);
23886           continue;
23887         }
23888       }
23889
23890       // Otherwise, this isn't something we can handle, reject it.
23891       return;
23892     }
23893
23894     const GlobalValue *GV = GA->getGlobal();
23895     // If we require an extra load to get this address, as in PIC mode, we
23896     // can't accept it.
23897     if (isGlobalStubReference(
23898             Subtarget->ClassifyGlobalReference(GV, DAG.getTarget())))
23899       return;
23900
23901     Result = DAG.getTargetGlobalAddress(GV, SDLoc(Op),
23902                                         GA->getValueType(0), Offset);
23903     break;
23904   }
23905   }
23906
23907   if (Result.getNode()) {
23908     Ops.push_back(Result);
23909     return;
23910   }
23911   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
23912 }
23913
23914 std::pair<unsigned, const TargetRegisterClass*>
23915 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
23916                                                 MVT VT) const {
23917   // First, see if this is a constraint that directly corresponds to an LLVM
23918   // register class.
23919   if (Constraint.size() == 1) {
23920     // GCC Constraint Letters
23921     switch (Constraint[0]) {
23922     default: break;
23923       // TODO: Slight differences here in allocation order and leaving
23924       // RIP in the class. Do they matter any more here than they do
23925       // in the normal allocation?
23926     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
23927       if (Subtarget->is64Bit()) {
23928         if (VT == MVT::i32 || VT == MVT::f32)
23929           return std::make_pair(0U, &X86::GR32RegClass);
23930         if (VT == MVT::i16)
23931           return std::make_pair(0U, &X86::GR16RegClass);
23932         if (VT == MVT::i8 || VT == MVT::i1)
23933           return std::make_pair(0U, &X86::GR8RegClass);
23934         if (VT == MVT::i64 || VT == MVT::f64)
23935           return std::make_pair(0U, &X86::GR64RegClass);
23936         break;
23937       }
23938       // 32-bit fallthrough
23939     case 'Q':   // Q_REGS
23940       if (VT == MVT::i32 || VT == MVT::f32)
23941         return std::make_pair(0U, &X86::GR32_ABCDRegClass);
23942       if (VT == MVT::i16)
23943         return std::make_pair(0U, &X86::GR16_ABCDRegClass);
23944       if (VT == MVT::i8 || VT == MVT::i1)
23945         return std::make_pair(0U, &X86::GR8_ABCD_LRegClass);
23946       if (VT == MVT::i64)
23947         return std::make_pair(0U, &X86::GR64_ABCDRegClass);
23948       break;
23949     case 'r':   // GENERAL_REGS
23950     case 'l':   // INDEX_REGS
23951       if (VT == MVT::i8 || VT == MVT::i1)
23952         return std::make_pair(0U, &X86::GR8RegClass);
23953       if (VT == MVT::i16)
23954         return std::make_pair(0U, &X86::GR16RegClass);
23955       if (VT == MVT::i32 || VT == MVT::f32 || !Subtarget->is64Bit())
23956         return std::make_pair(0U, &X86::GR32RegClass);
23957       return std::make_pair(0U, &X86::GR64RegClass);
23958     case 'R':   // LEGACY_REGS
23959       if (VT == MVT::i8 || VT == MVT::i1)
23960         return std::make_pair(0U, &X86::GR8_NOREXRegClass);
23961       if (VT == MVT::i16)
23962         return std::make_pair(0U, &X86::GR16_NOREXRegClass);
23963       if (VT == MVT::i32 || !Subtarget->is64Bit())
23964         return std::make_pair(0U, &X86::GR32_NOREXRegClass);
23965       return std::make_pair(0U, &X86::GR64_NOREXRegClass);
23966     case 'f':  // FP Stack registers.
23967       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
23968       // value to the correct fpstack register class.
23969       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
23970         return std::make_pair(0U, &X86::RFP32RegClass);
23971       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
23972         return std::make_pair(0U, &X86::RFP64RegClass);
23973       return std::make_pair(0U, &X86::RFP80RegClass);
23974     case 'y':   // MMX_REGS if MMX allowed.
23975       if (!Subtarget->hasMMX()) break;
23976       return std::make_pair(0U, &X86::VR64RegClass);
23977     case 'Y':   // SSE_REGS if SSE2 allowed
23978       if (!Subtarget->hasSSE2()) break;
23979       // FALL THROUGH.
23980     case 'x':   // SSE_REGS if SSE1 allowed or AVX_REGS if AVX allowed
23981       if (!Subtarget->hasSSE1()) break;
23982
23983       switch (VT.SimpleTy) {
23984       default: break;
23985       // Scalar SSE types.
23986       case MVT::f32:
23987       case MVT::i32:
23988         return std::make_pair(0U, &X86::FR32RegClass);
23989       case MVT::f64:
23990       case MVT::i64:
23991         return std::make_pair(0U, &X86::FR64RegClass);
23992       // Vector types.
23993       case MVT::v16i8:
23994       case MVT::v8i16:
23995       case MVT::v4i32:
23996       case MVT::v2i64:
23997       case MVT::v4f32:
23998       case MVT::v2f64:
23999         return std::make_pair(0U, &X86::VR128RegClass);
24000       // AVX types.
24001       case MVT::v32i8:
24002       case MVT::v16i16:
24003       case MVT::v8i32:
24004       case MVT::v4i64:
24005       case MVT::v8f32:
24006       case MVT::v4f64:
24007         return std::make_pair(0U, &X86::VR256RegClass);
24008       case MVT::v8f64:
24009       case MVT::v16f32:
24010       case MVT::v16i32:
24011       case MVT::v8i64:
24012         return std::make_pair(0U, &X86::VR512RegClass);
24013       }
24014       break;
24015     }
24016   }
24017
24018   // Use the default implementation in TargetLowering to convert the register
24019   // constraint into a member of a register class.
24020   std::pair<unsigned, const TargetRegisterClass*> Res;
24021   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
24022
24023   // Not found as a standard register?
24024   if (!Res.second) {
24025     // Map st(0) -> st(7) -> ST0
24026     if (Constraint.size() == 7 && Constraint[0] == '{' &&
24027         tolower(Constraint[1]) == 's' &&
24028         tolower(Constraint[2]) == 't' &&
24029         Constraint[3] == '(' &&
24030         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
24031         Constraint[5] == ')' &&
24032         Constraint[6] == '}') {
24033
24034       Res.first = X86::FP0+Constraint[4]-'0';
24035       Res.second = &X86::RFP80RegClass;
24036       return Res;
24037     }
24038
24039     // GCC allows "st(0)" to be called just plain "st".
24040     if (StringRef("{st}").equals_lower(Constraint)) {
24041       Res.first = X86::FP0;
24042       Res.second = &X86::RFP80RegClass;
24043       return Res;
24044     }
24045
24046     // flags -> EFLAGS
24047     if (StringRef("{flags}").equals_lower(Constraint)) {
24048       Res.first = X86::EFLAGS;
24049       Res.second = &X86::CCRRegClass;
24050       return Res;
24051     }
24052
24053     // 'A' means EAX + EDX.
24054     if (Constraint == "A") {
24055       Res.first = X86::EAX;
24056       Res.second = &X86::GR32_ADRegClass;
24057       return Res;
24058     }
24059     return Res;
24060   }
24061
24062   // Otherwise, check to see if this is a register class of the wrong value
24063   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
24064   // turn into {ax},{dx}.
24065   if (Res.second->hasType(VT))
24066     return Res;   // Correct type already, nothing to do.
24067
24068   // All of the single-register GCC register classes map their values onto
24069   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
24070   // really want an 8-bit or 32-bit register, map to the appropriate register
24071   // class and return the appropriate register.
24072   if (Res.second == &X86::GR16RegClass) {
24073     if (VT == MVT::i8 || VT == MVT::i1) {
24074       unsigned DestReg = 0;
24075       switch (Res.first) {
24076       default: break;
24077       case X86::AX: DestReg = X86::AL; break;
24078       case X86::DX: DestReg = X86::DL; break;
24079       case X86::CX: DestReg = X86::CL; break;
24080       case X86::BX: DestReg = X86::BL; break;
24081       }
24082       if (DestReg) {
24083         Res.first = DestReg;
24084         Res.second = &X86::GR8RegClass;
24085       }
24086     } else if (VT == MVT::i32 || VT == MVT::f32) {
24087       unsigned DestReg = 0;
24088       switch (Res.first) {
24089       default: break;
24090       case X86::AX: DestReg = X86::EAX; break;
24091       case X86::DX: DestReg = X86::EDX; break;
24092       case X86::CX: DestReg = X86::ECX; break;
24093       case X86::BX: DestReg = X86::EBX; break;
24094       case X86::SI: DestReg = X86::ESI; break;
24095       case X86::DI: DestReg = X86::EDI; break;
24096       case X86::BP: DestReg = X86::EBP; break;
24097       case X86::SP: DestReg = X86::ESP; break;
24098       }
24099       if (DestReg) {
24100         Res.first = DestReg;
24101         Res.second = &X86::GR32RegClass;
24102       }
24103     } else if (VT == MVT::i64 || VT == MVT::f64) {
24104       unsigned DestReg = 0;
24105       switch (Res.first) {
24106       default: break;
24107       case X86::AX: DestReg = X86::RAX; break;
24108       case X86::DX: DestReg = X86::RDX; break;
24109       case X86::CX: DestReg = X86::RCX; break;
24110       case X86::BX: DestReg = X86::RBX; break;
24111       case X86::SI: DestReg = X86::RSI; break;
24112       case X86::DI: DestReg = X86::RDI; break;
24113       case X86::BP: DestReg = X86::RBP; break;
24114       case X86::SP: DestReg = X86::RSP; break;
24115       }
24116       if (DestReg) {
24117         Res.first = DestReg;
24118         Res.second = &X86::GR64RegClass;
24119       }
24120     }
24121   } else if (Res.second == &X86::FR32RegClass ||
24122              Res.second == &X86::FR64RegClass ||
24123              Res.second == &X86::VR128RegClass ||
24124              Res.second == &X86::VR256RegClass ||
24125              Res.second == &X86::FR32XRegClass ||
24126              Res.second == &X86::FR64XRegClass ||
24127              Res.second == &X86::VR128XRegClass ||
24128              Res.second == &X86::VR256XRegClass ||
24129              Res.second == &X86::VR512RegClass) {
24130     // Handle references to XMM physical registers that got mapped into the
24131     // wrong class.  This can happen with constraints like {xmm0} where the
24132     // target independent register mapper will just pick the first match it can
24133     // find, ignoring the required type.
24134
24135     if (VT == MVT::f32 || VT == MVT::i32)
24136       Res.second = &X86::FR32RegClass;
24137     else if (VT == MVT::f64 || VT == MVT::i64)
24138       Res.second = &X86::FR64RegClass;
24139     else if (X86::VR128RegClass.hasType(VT))
24140       Res.second = &X86::VR128RegClass;
24141     else if (X86::VR256RegClass.hasType(VT))
24142       Res.second = &X86::VR256RegClass;
24143     else if (X86::VR512RegClass.hasType(VT))
24144       Res.second = &X86::VR512RegClass;
24145   }
24146
24147   return Res;
24148 }
24149
24150 int X86TargetLowering::getScalingFactorCost(const AddrMode &AM,
24151                                             Type *Ty) const {
24152   // Scaling factors are not free at all.
24153   // An indexed folded instruction, i.e., inst (reg1, reg2, scale),
24154   // will take 2 allocations in the out of order engine instead of 1
24155   // for plain addressing mode, i.e. inst (reg1).
24156   // E.g.,
24157   // vaddps (%rsi,%drx), %ymm0, %ymm1
24158   // Requires two allocations (one for the load, one for the computation)
24159   // whereas:
24160   // vaddps (%rsi), %ymm0, %ymm1
24161   // Requires just 1 allocation, i.e., freeing allocations for other operations
24162   // and having less micro operations to execute.
24163   //
24164   // For some X86 architectures, this is even worse because for instance for
24165   // stores, the complex addressing mode forces the instruction to use the
24166   // "load" ports instead of the dedicated "store" port.
24167   // E.g., on Haswell:
24168   // vmovaps %ymm1, (%r8, %rdi) can use port 2 or 3.
24169   // vmovaps %ymm1, (%r8) can use port 2, 3, or 7.
24170   if (isLegalAddressingMode(AM, Ty))
24171     // Scale represents reg2 * scale, thus account for 1
24172     // as soon as we use a second register.
24173     return AM.Scale != 0;
24174   return -1;
24175 }
24176
24177 bool X86TargetLowering::isTargetFTOL() const {
24178   return Subtarget->isTargetKnownWindowsMSVC() && !Subtarget->is64Bit();
24179 }