lib/Target/X86/X86ISelLowering.cpp

   1 //===-- X86ISelLowering.cpp - X86 DAG Lowering Implementation -------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #define DEBUG_TYPE "x86-isel"
  16 #include "X86.h"
  17 #include "X86InstrBuilder.h"
  18 #include "X86ISelLowering.h"
  19 #include "X86TargetMachine.h"
  20 #include "X86TargetObjectFile.h"
  21 #include "llvm/CallingConv.h"
  22 #include "llvm/Constants.h"
  23 #include "llvm/DerivedTypes.h"
  24 #include "llvm/GlobalAlias.h"
  25 #include "llvm/GlobalVariable.h"
  26 #include "llvm/Function.h"
  27 #include "llvm/Instructions.h"
  28 #include "llvm/Intrinsics.h"
  29 #include "llvm/LLVMContext.h"
  30 #include "llvm/CodeGen/MachineFrameInfo.h"
  31 #include "llvm/CodeGen/MachineFunction.h"
  32 #include "llvm/CodeGen/MachineInstrBuilder.h"
  33 #include "llvm/CodeGen/MachineJumpTableInfo.h"
  34 #include "llvm/CodeGen/MachineModuleInfo.h"
  35 #include "llvm/CodeGen/MachineRegisterInfo.h"
  36 #include "llvm/CodeGen/PseudoSourceValue.h"
  37 #include "llvm/MC/MCAsmInfo.h"
  38 #include "llvm/MC/MCContext.h"
  39 #include "llvm/MC/MCExpr.h"
  40 #include "llvm/MC/MCSymbol.h"
  41 #include "llvm/ADT/BitVector.h"
  42 #include "llvm/ADT/SmallSet.h"
  43 #include "llvm/ADT/Statistic.h"
  44 #include "llvm/ADT/StringExtras.h"
  45 #include "llvm/ADT/VectorExtras.h"
  46 #include "llvm/Support/CommandLine.h"
  47 #include "llvm/Support/Debug.h"
  48 #include "llvm/Support/Dwarf.h"
  49 #include "llvm/Support/ErrorHandling.h"
  50 #include "llvm/Support/MathExtras.h"
  51 #include "llvm/Support/raw_ostream.h"
  52 using namespace llvm;
  53 using namespace dwarf;
  54
  55 STATISTIC(NumTailCalls, "Number of tail calls");
  56
  57 static cl::opt<bool>
  58 DisableMMX("disable-mmx", cl::Hidden, cl::desc("Disable use of MMX"));
  59
  60 // Forward declarations.
  61 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
  62                        SDValue V2);
  63
  64 static TargetLoweringObjectFile *createTLOF(X86TargetMachine &TM) {
  65   switch (TM.getSubtarget<X86Subtarget>().TargetType) {
  66   default: llvm_unreachable("unknown subtarget type");
  67   case X86Subtarget::isDarwin:
  68     if (TM.getSubtarget<X86Subtarget>().is64Bit())
  69       return new X8664_MachoTargetObjectFile();
  70     return new TargetLoweringObjectFileMachO();
  71   case X86Subtarget::isELF:
  72    if (TM.getSubtarget<X86Subtarget>().is64Bit())
  73      return new X8664_ELFTargetObjectFile(TM);
  74     return new X8632_ELFTargetObjectFile(TM);
  75   case X86Subtarget::isMingw:
  76   case X86Subtarget::isCygwin:
  77   case X86Subtarget::isWindows:
  78     return new TargetLoweringObjectFileCOFF();
  79   }
  80 }
  81
  82 X86TargetLowering::X86TargetLowering(X86TargetMachine &TM)
  83   : TargetLowering(TM, createTLOF(TM)) {
  84   Subtarget = &TM.getSubtarget<X86Subtarget>();
  85   X86ScalarSSEf64 = Subtarget->hasSSE2();
  86   X86ScalarSSEf32 = Subtarget->hasSSE1();
  87   X86StackPtr = Subtarget->is64Bit() ? X86::RSP : X86::ESP;
  88
  89   RegInfo = TM.getRegisterInfo();
  90   TD = getTargetData();
  91
  92   // Set up the TargetLowering object.
  93
  94   // X86 is weird, it always uses i8 for shift amounts and setcc results.
  95   setShiftAmountType(MVT::i8);
  96   setBooleanContents(ZeroOrOneBooleanContent);
  97   setSchedulingPreference(Sched::RegPressure);
  98   setStackPointerRegisterToSaveRestore(X86StackPtr);
  99
 100   if (Subtarget->isTargetDarwin()) {
 101     // Darwin should use _setjmp/_longjmp instead of setjmp/longjmp.
 102     setUseUnderscoreSetJmp(false);
 103     setUseUnderscoreLongJmp(false);
 104   } else if (Subtarget->isTargetMingw()) {
 105     // MS runtime is weird: it exports _setjmp, but longjmp!
 106     setUseUnderscoreSetJmp(true);
 107     setUseUnderscoreLongJmp(false);
 108   } else {
 109     setUseUnderscoreSetJmp(true);
 110     setUseUnderscoreLongJmp(true);
 111   }
 112
 113   // Set up the register classes.
 114   addRegisterClass(MVT::i8, X86::GR8RegisterClass);
 115   addRegisterClass(MVT::i16, X86::GR16RegisterClass);
 116   addRegisterClass(MVT::i32, X86::GR32RegisterClass);
 117   if (Subtarget->is64Bit())
 118     addRegisterClass(MVT::i64, X86::GR64RegisterClass);
 119
 120   setLoadExtAction(ISD::SEXTLOAD, MVT::i1, Promote);
 121
 122   // We don't accept any truncstore of integer registers.
 123   setTruncStoreAction(MVT::i64, MVT::i32, Expand);
 124   setTruncStoreAction(MVT::i64, MVT::i16, Expand);
 125   setTruncStoreAction(MVT::i64, MVT::i8 , Expand);
 126   setTruncStoreAction(MVT::i32, MVT::i16, Expand);
 127   setTruncStoreAction(MVT::i32, MVT::i8 , Expand);
 128   setTruncStoreAction(MVT::i16, MVT::i8,  Expand);
 129
 130   // SETOEQ and SETUNE require checking two conditions.
 131   setCondCodeAction(ISD::SETOEQ, MVT::f32, Expand);
 132   setCondCodeAction(ISD::SETOEQ, MVT::f64, Expand);
 133   setCondCodeAction(ISD::SETOEQ, MVT::f80, Expand);
 134   setCondCodeAction(ISD::SETUNE, MVT::f32, Expand);
 135   setCondCodeAction(ISD::SETUNE, MVT::f64, Expand);
 136   setCondCodeAction(ISD::SETUNE, MVT::f80, Expand);
 137
 138   // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 139   // operation.
 140   setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 141   setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 142   setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 143
 144   if (Subtarget->is64Bit()) {
 145     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Promote);
 146     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Expand);
 147   } else if (!UseSoftFloat) {
 148     // We have an algorithm for SSE2->double, and we turn this into a
 149     // 64-bit FILD followed by conditional FADD for other targets.
 150     setOperationAction(ISD::UINT_TO_FP     , MVT::i64  , Custom);
 151     // We have an algorithm for SSE2, and we turn this into a 64-bit
 152     // FILD for other targets.
 153     setOperationAction(ISD::UINT_TO_FP     , MVT::i32  , Custom);
 154   }
 155
 156   // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 157   // this operation.
 158   setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 159   setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 160
 161   if (!UseSoftFloat) {
 162     // SSE has no i16 to fp conversion, only i32
 163     if (X86ScalarSSEf32) {
 164       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 165       // f32 and f64 cases are Legal, f80 case is not
 166       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 167     } else {
 168       setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Custom);
 169       setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Custom);
 170     }
 171   } else {
 172     setOperationAction(ISD::SINT_TO_FP     , MVT::i16  , Promote);
 173     setOperationAction(ISD::SINT_TO_FP     , MVT::i32  , Promote);
 174   }
 175
 176   // In 32-bit mode these are custom lowered.  In 64-bit mode F32 and F64
 177   // are Legal, f80 is custom lowered.
 178   setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 179   setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 180
 181   // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 182   // this operation.
 183   setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 184   setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 185
 186   if (X86ScalarSSEf32) {
 187     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Promote);
 188     // f32 and f64 cases are Legal, f80 case is not
 189     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 190   } else {
 191     setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 192     setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 193   }
 194
 195   // Handle FP_TO_UINT by promoting the destination to a larger signed
 196   // conversion.
 197   setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 198   setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 199   setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 200
 201   if (Subtarget->is64Bit()) {
 202     setOperationAction(ISD::FP_TO_UINT     , MVT::i64  , Expand);
 203     setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 204   } else if (!UseSoftFloat) {
 205     if (X86ScalarSSEf32 && !Subtarget->hasSSE3())
 206       // Expand FP_TO_UINT into a select.
 207       // FIXME: We would like to use a Custom expander here eventually to do
 208       // the optimal thing for SSE vs. the default expansion in the legalizer.
 209       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Expand);
 210     else
 211       // With SSE3 we can use fisttpll to convert to a signed i64; without
 212       // SSE, we're stuck with a fistpll.
 213       setOperationAction(ISD::FP_TO_UINT   , MVT::i32  , Custom);
 214   }
 215
 216   // TODO: when we have SSE, these could be more efficient, by using movd/movq.
 217   if (!X86ScalarSSEf64) {
 218     setOperationAction(ISD::BIT_CONVERT      , MVT::f32  , Expand);
 219     setOperationAction(ISD::BIT_CONVERT      , MVT::i32  , Expand);
 220     if (Subtarget->is64Bit()) {
 221       setOperationAction(ISD::BIT_CONVERT    , MVT::f64  , Expand);
 222       // Without SSE, i64->f64 goes through memory; i64->MMX is Legal.
 223       if (Subtarget->hasMMX() && !DisableMMX)
 224         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Custom);
 225       else
 226         setOperationAction(ISD::BIT_CONVERT    , MVT::i64  , Expand);
 227     }
 228   }
 229
 230   // Scalar integer divide and remainder are lowered to use operations that
 231   // produce two results, to match the available instructions. This exposes
 232   // the two-result form to trivial CSE, which is able to combine x/y and x%y
 233   // into a single instruction.
 234   //
 235   // Scalar integer multiply-high is also lowered to use two-result
 236   // operations, to match the available instructions. However, plain multiply
 237   // (low) operations are left as Legal, as there are single-result
 238   // instructions for this in x86. Using the two-result multiply instructions
 239   // when both high and low results are needed must be arranged by dagcombine.
 240   setOperationAction(ISD::MULHS           , MVT::i8    , Expand);
 241   setOperationAction(ISD::MULHU           , MVT::i8    , Expand);
 242   setOperationAction(ISD::SDIV            , MVT::i8    , Expand);
 243   setOperationAction(ISD::UDIV            , MVT::i8    , Expand);
 244   setOperationAction(ISD::SREM            , MVT::i8    , Expand);
 245   setOperationAction(ISD::UREM            , MVT::i8    , Expand);
 246   setOperationAction(ISD::MULHS           , MVT::i16   , Expand);
 247   setOperationAction(ISD::MULHU           , MVT::i16   , Expand);
 248   setOperationAction(ISD::SDIV            , MVT::i16   , Expand);
 249   setOperationAction(ISD::UDIV            , MVT::i16   , Expand);
 250   setOperationAction(ISD::SREM            , MVT::i16   , Expand);
 251   setOperationAction(ISD::UREM            , MVT::i16   , Expand);
 252   setOperationAction(ISD::MULHS           , MVT::i32   , Expand);
 253   setOperationAction(ISD::MULHU           , MVT::i32   , Expand);
 254   setOperationAction(ISD::SDIV            , MVT::i32   , Expand);
 255   setOperationAction(ISD::UDIV            , MVT::i32   , Expand);
 256   setOperationAction(ISD::SREM            , MVT::i32   , Expand);
 257   setOperationAction(ISD::UREM            , MVT::i32   , Expand);
 258   setOperationAction(ISD::MULHS           , MVT::i64   , Expand);
 259   setOperationAction(ISD::MULHU           , MVT::i64   , Expand);
 260   setOperationAction(ISD::SDIV            , MVT::i64   , Expand);
 261   setOperationAction(ISD::UDIV            , MVT::i64   , Expand);
 262   setOperationAction(ISD::SREM            , MVT::i64   , Expand);
 263   setOperationAction(ISD::UREM            , MVT::i64   , Expand);
 264
 265   setOperationAction(ISD::BR_JT            , MVT::Other, Expand);
 266   setOperationAction(ISD::BRCOND           , MVT::Other, Custom);
 267   setOperationAction(ISD::BR_CC            , MVT::Other, Expand);
 268   setOperationAction(ISD::SELECT_CC        , MVT::Other, Expand);
 269   if (Subtarget->is64Bit())
 270     setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i32, Legal);
 271   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Legal);
 272   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i8   , Legal);
 273   setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 274   setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 275   setOperationAction(ISD::FREM             , MVT::f32  , Expand);
 276   setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 277   setOperationAction(ISD::FREM             , MVT::f80  , Expand);
 278   setOperationAction(ISD::FLT_ROUNDS_      , MVT::i32  , Custom);
 279
 280   setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 281   setOperationAction(ISD::CTTZ             , MVT::i8   , Custom);
 282   setOperationAction(ISD::CTLZ             , MVT::i8   , Custom);
 283   setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 284   setOperationAction(ISD::CTTZ             , MVT::i16  , Custom);
 285   setOperationAction(ISD::CTLZ             , MVT::i16  , Custom);
 286   setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 287   setOperationAction(ISD::CTTZ             , MVT::i32  , Custom);
 288   setOperationAction(ISD::CTLZ             , MVT::i32  , Custom);
 289   if (Subtarget->is64Bit()) {
 290     setOperationAction(ISD::CTPOP          , MVT::i64  , Expand);
 291     setOperationAction(ISD::CTTZ           , MVT::i64  , Custom);
 292     setOperationAction(ISD::CTLZ           , MVT::i64  , Custom);
 293   }
 294
 295   setOperationAction(ISD::READCYCLECOUNTER , MVT::i64  , Custom);
 296   setOperationAction(ISD::BSWAP            , MVT::i16  , Expand);
 297
 298   // These should be promoted to a larger select which is supported.
 299   setOperationAction(ISD::SELECT          , MVT::i1   , Promote);
 300   // X86 wants to expand cmov itself.
 301   setOperationAction(ISD::SELECT          , MVT::i8   , Custom);
 302   setOperationAction(ISD::SELECT        , MVT::i16  , Custom);
 303   setOperationAction(ISD::SELECT          , MVT::i32  , Custom);
 304   setOperationAction(ISD::SELECT          , MVT::f32  , Custom);
 305   setOperationAction(ISD::SELECT          , MVT::f64  , Custom);
 306   setOperationAction(ISD::SELECT          , MVT::f80  , Custom);
 307   setOperationAction(ISD::SETCC           , MVT::i8   , Custom);
 308   setOperationAction(ISD::SETCC           , MVT::i16  , Custom);
 309   setOperationAction(ISD::SETCC           , MVT::i32  , Custom);
 310   setOperationAction(ISD::SETCC           , MVT::f32  , Custom);
 311   setOperationAction(ISD::SETCC           , MVT::f64  , Custom);
 312   setOperationAction(ISD::SETCC           , MVT::f80  , Custom);
 313   if (Subtarget->is64Bit()) {
 314     setOperationAction(ISD::SELECT        , MVT::i64  , Custom);
 315     setOperationAction(ISD::SETCC         , MVT::i64  , Custom);
 316   }
 317   setOperationAction(ISD::EH_RETURN       , MVT::Other, Custom);
 318
 319   // Darwin ABI issue.
 320   setOperationAction(ISD::ConstantPool    , MVT::i32  , Custom);
 321   setOperationAction(ISD::JumpTable       , MVT::i32  , Custom);
 322   setOperationAction(ISD::GlobalAddress   , MVT::i32  , Custom);
 323   setOperationAction(ISD::GlobalTLSAddress, MVT::i32  , Custom);
 324   if (Subtarget->is64Bit())
 325     setOperationAction(ISD::GlobalTLSAddress, MVT::i64, Custom);
 326   setOperationAction(ISD::ExternalSymbol  , MVT::i32  , Custom);
 327   setOperationAction(ISD::BlockAddress    , MVT::i32  , Custom);
 328   if (Subtarget->is64Bit()) {
 329     setOperationAction(ISD::ConstantPool  , MVT::i64  , Custom);
 330     setOperationAction(ISD::JumpTable     , MVT::i64  , Custom);
 331     setOperationAction(ISD::GlobalAddress , MVT::i64  , Custom);
 332     setOperationAction(ISD::ExternalSymbol, MVT::i64  , Custom);
 333     setOperationAction(ISD::BlockAddress  , MVT::i64  , Custom);
 334   }
 335   // 64-bit addm sub, shl, sra, srl (iff 32-bit x86)
 336   setOperationAction(ISD::SHL_PARTS       , MVT::i32  , Custom);
 337   setOperationAction(ISD::SRA_PARTS       , MVT::i32  , Custom);
 338   setOperationAction(ISD::SRL_PARTS       , MVT::i32  , Custom);
 339   if (Subtarget->is64Bit()) {
 340     setOperationAction(ISD::SHL_PARTS     , MVT::i64  , Custom);
 341     setOperationAction(ISD::SRA_PARTS     , MVT::i64  , Custom);
 342     setOperationAction(ISD::SRL_PARTS     , MVT::i64  , Custom);
 343   }
 344
 345   if (Subtarget->hasSSE1())
 346     setOperationAction(ISD::PREFETCH      , MVT::Other, Legal);
 347
 348   if (!Subtarget->hasSSE2())
 349     setOperationAction(ISD::MEMBARRIER    , MVT::Other, Expand);
 350   // On X86 and X86-64, atomic operations are lowered to locked instructions.
 351   // Locked instructions, in turn, have implicit fence semantics (all memory
 352   // operations are flushed before issuing the locked instruction, and they
 353   // are not buffered), so we can fold away the common pattern of
 354   // fence-atomic-fence.
 355   setShouldFoldAtomicFences(true);
 356
 357   // Expand certain atomics
 358   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i8, Custom);
 359   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i16, Custom);
 360   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i32, Custom);
 361   setOperationAction(ISD::ATOMIC_CMP_SWAP, MVT::i64, Custom);
 362
 363   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i8, Custom);
 364   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i16, Custom);
 365   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i32, Custom);
 366   setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 367
 368   if (!Subtarget->is64Bit()) {
 369     setOperationAction(ISD::ATOMIC_LOAD_ADD, MVT::i64, Custom);
 370     setOperationAction(ISD::ATOMIC_LOAD_SUB, MVT::i64, Custom);
 371     setOperationAction(ISD::ATOMIC_LOAD_AND, MVT::i64, Custom);
 372     setOperationAction(ISD::ATOMIC_LOAD_OR, MVT::i64, Custom);
 373     setOperationAction(ISD::ATOMIC_LOAD_XOR, MVT::i64, Custom);
 374     setOperationAction(ISD::ATOMIC_LOAD_NAND, MVT::i64, Custom);
 375     setOperationAction(ISD::ATOMIC_SWAP, MVT::i64, Custom);
 376   }
 377
 378   // FIXME - use subtarget debug flags
 379   if (!Subtarget->isTargetDarwin() &&
 380       !Subtarget->isTargetELF() &&
 381       !Subtarget->isTargetCygMing()) {
 382     setOperationAction(ISD::EH_LABEL, MVT::Other, Expand);
 383   }
 384
 385   setOperationAction(ISD::EXCEPTIONADDR, MVT::i64, Expand);
 386   setOperationAction(ISD::EHSELECTION,   MVT::i64, Expand);
 387   setOperationAction(ISD::EXCEPTIONADDR, MVT::i32, Expand);
 388   setOperationAction(ISD::EHSELECTION,   MVT::i32, Expand);
 389   if (Subtarget->is64Bit()) {
 390     setExceptionPointerRegister(X86::RAX);
 391     setExceptionSelectorRegister(X86::RDX);
 392   } else {
 393     setExceptionPointerRegister(X86::EAX);
 394     setExceptionSelectorRegister(X86::EDX);
 395   }
 396   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i32, Custom);
 397   setOperationAction(ISD::FRAME_TO_ARGS_OFFSET, MVT::i64, Custom);
 398
 399   setOperationAction(ISD::TRAMPOLINE, MVT::Other, Custom);
 400
 401   setOperationAction(ISD::TRAP, MVT::Other, Legal);
 402
 403   // VASTART needs to be custom lowered to use the VarArgsFrameIndex
 404   setOperationAction(ISD::VASTART           , MVT::Other, Custom);
 405   setOperationAction(ISD::VAEND             , MVT::Other, Expand);
 406   if (Subtarget->is64Bit()) {
 407     setOperationAction(ISD::VAARG           , MVT::Other, Custom);
 408     setOperationAction(ISD::VACOPY          , MVT::Other, Custom);
 409   } else {
 410     setOperationAction(ISD::VAARG           , MVT::Other, Expand);
 411     setOperationAction(ISD::VACOPY          , MVT::Other, Expand);
 412   }
 413
 414   setOperationAction(ISD::STACKSAVE,          MVT::Other, Expand);
 415   setOperationAction(ISD::STACKRESTORE,       MVT::Other, Expand);
 416   if (Subtarget->is64Bit())
 417     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i64, Expand);
 418   if (Subtarget->isTargetCygMing())
 419     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Custom);
 420   else
 421     setOperationAction(ISD::DYNAMIC_STACKALLOC, MVT::i32, Expand);
 422
 423   if (!UseSoftFloat && X86ScalarSSEf64) {
 424     // f32 and f64 use SSE.
 425     // Set up the FP register classes.
 426     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 427     addRegisterClass(MVT::f64, X86::FR64RegisterClass);
 428
 429     // Use ANDPD to simulate FABS.
 430     setOperationAction(ISD::FABS , MVT::f64, Custom);
 431     setOperationAction(ISD::FABS , MVT::f32, Custom);
 432
 433     // Use XORP to simulate FNEG.
 434     setOperationAction(ISD::FNEG , MVT::f64, Custom);
 435     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 436
 437     // Use ANDPD and ORPD to simulate FCOPYSIGN.
 438     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Custom);
 439     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 440
 441     // We don't support sin/cos/fmod
 442     setOperationAction(ISD::FSIN , MVT::f64, Expand);
 443     setOperationAction(ISD::FCOS , MVT::f64, Expand);
 444     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 445     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 446
 447     // Expand FP immediates into loads from the stack, except for the special
 448     // cases we handle.
 449     addLegalFPImmediate(APFloat(+0.0)); // xorpd
 450     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 451   } else if (!UseSoftFloat && X86ScalarSSEf32) {
 452     // Use SSE for f32, x87 for f64.
 453     // Set up the FP register classes.
 454     addRegisterClass(MVT::f32, X86::FR32RegisterClass);
 455     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 456
 457     // Use ANDPS to simulate FABS.
 458     setOperationAction(ISD::FABS , MVT::f32, Custom);
 459
 460     // Use XORP to simulate FNEG.
 461     setOperationAction(ISD::FNEG , MVT::f32, Custom);
 462
 463     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 464
 465     // Use ANDPS and ORPS to simulate FCOPYSIGN.
 466     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 467     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Custom);
 468
 469     // We don't support sin/cos/fmod
 470     setOperationAction(ISD::FSIN , MVT::f32, Expand);
 471     setOperationAction(ISD::FCOS , MVT::f32, Expand);
 472
 473     // Special cases we handle for FP constants.
 474     addLegalFPImmediate(APFloat(+0.0f)); // xorps
 475     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 476     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 477     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 478     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 479
 480     if (!UnsafeFPMath) {
 481       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 482       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 483     }
 484   } else if (!UseSoftFloat) {
 485     // f32 and f64 in x87.
 486     // Set up the FP register classes.
 487     addRegisterClass(MVT::f64, X86::RFP64RegisterClass);
 488     addRegisterClass(MVT::f32, X86::RFP32RegisterClass);
 489
 490     setOperationAction(ISD::UNDEF,     MVT::f64, Expand);
 491     setOperationAction(ISD::UNDEF,     MVT::f32, Expand);
 492     setOperationAction(ISD::FCOPYSIGN, MVT::f64, Expand);
 493     setOperationAction(ISD::FCOPYSIGN, MVT::f32, Expand);
 494
 495     if (!UnsafeFPMath) {
 496       setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 497       setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 498     }
 499     addLegalFPImmediate(APFloat(+0.0)); // FLD0
 500     addLegalFPImmediate(APFloat(+1.0)); // FLD1
 501     addLegalFPImmediate(APFloat(-0.0)); // FLD0/FCHS
 502     addLegalFPImmediate(APFloat(-1.0)); // FLD1/FCHS
 503     addLegalFPImmediate(APFloat(+0.0f)); // FLD0
 504     addLegalFPImmediate(APFloat(+1.0f)); // FLD1
 505     addLegalFPImmediate(APFloat(-0.0f)); // FLD0/FCHS
 506     addLegalFPImmediate(APFloat(-1.0f)); // FLD1/FCHS
 507   }
 508
 509   // Long double always uses X87.
 510   if (!UseSoftFloat) {
 511     addRegisterClass(MVT::f80, X86::RFP80RegisterClass);
 512     setOperationAction(ISD::UNDEF,     MVT::f80, Expand);
 513     setOperationAction(ISD::FCOPYSIGN, MVT::f80, Expand);
 514     {
 515       bool ignored;
 516       APFloat TmpFlt(+0.0);
 517       TmpFlt.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 518                      &ignored);
 519       addLegalFPImmediate(TmpFlt);  // FLD0
 520       TmpFlt.changeSign();
 521       addLegalFPImmediate(TmpFlt);  // FLD0/FCHS
 522       APFloat TmpFlt2(+1.0);
 523       TmpFlt2.convert(APFloat::x87DoubleExtended, APFloat::rmNearestTiesToEven,
 524                       &ignored);
 525       addLegalFPImmediate(TmpFlt2);  // FLD1
 526       TmpFlt2.changeSign();
 527       addLegalFPImmediate(TmpFlt2);  // FLD1/FCHS
 528     }
 529
 530     if (!UnsafeFPMath) {
 531       setOperationAction(ISD::FSIN           , MVT::f80  , Expand);
 532       setOperationAction(ISD::FCOS           , MVT::f80  , Expand);
 533     }
 534   }
 535
 536   // Always use a library call for pow.
 537   setOperationAction(ISD::FPOW             , MVT::f32  , Expand);
 538   setOperationAction(ISD::FPOW             , MVT::f64  , Expand);
 539   setOperationAction(ISD::FPOW             , MVT::f80  , Expand);
 540
 541   setOperationAction(ISD::FLOG, MVT::f80, Expand);
 542   setOperationAction(ISD::FLOG2, MVT::f80, Expand);
 543   setOperationAction(ISD::FLOG10, MVT::f80, Expand);
 544   setOperationAction(ISD::FEXP, MVT::f80, Expand);
 545   setOperationAction(ISD::FEXP2, MVT::f80, Expand);
 546
 547   // First set operation action for all vector types to either promote
 548   // (for widening) or expand (for scalarization). Then we will selectively
 549   // turn on ones that can be effectively codegen'd.
 550   for (unsigned VT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 551        VT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++VT) {
 552     setOperationAction(ISD::ADD , (MVT::SimpleValueType)VT, Expand);
 553     setOperationAction(ISD::SUB , (MVT::SimpleValueType)VT, Expand);
 554     setOperationAction(ISD::FADD, (MVT::SimpleValueType)VT, Expand);
 555     setOperationAction(ISD::FNEG, (MVT::SimpleValueType)VT, Expand);
 556     setOperationAction(ISD::FSUB, (MVT::SimpleValueType)VT, Expand);
 557     setOperationAction(ISD::MUL , (MVT::SimpleValueType)VT, Expand);
 558     setOperationAction(ISD::FMUL, (MVT::SimpleValueType)VT, Expand);
 559     setOperationAction(ISD::SDIV, (MVT::SimpleValueType)VT, Expand);
 560     setOperationAction(ISD::UDIV, (MVT::SimpleValueType)VT, Expand);
 561     setOperationAction(ISD::FDIV, (MVT::SimpleValueType)VT, Expand);
 562     setOperationAction(ISD::SREM, (MVT::SimpleValueType)VT, Expand);
 563     setOperationAction(ISD::UREM, (MVT::SimpleValueType)VT, Expand);
 564     setOperationAction(ISD::LOAD, (MVT::SimpleValueType)VT, Expand);
 565     setOperationAction(ISD::VECTOR_SHUFFLE, (MVT::SimpleValueType)VT, Expand);
 566     setOperationAction(ISD::EXTRACT_VECTOR_ELT,(MVT::SimpleValueType)VT,Expand);
 567     setOperationAction(ISD::EXTRACT_SUBVECTOR,(MVT::SimpleValueType)VT,Expand);
 568     setOperationAction(ISD::INSERT_VECTOR_ELT,(MVT::SimpleValueType)VT, Expand);
 569     setOperationAction(ISD::FABS, (MVT::SimpleValueType)VT, Expand);
 570     setOperationAction(ISD::FSIN, (MVT::SimpleValueType)VT, Expand);
 571     setOperationAction(ISD::FCOS, (MVT::SimpleValueType)VT, Expand);
 572     setOperationAction(ISD::FREM, (MVT::SimpleValueType)VT, Expand);
 573     setOperationAction(ISD::FPOWI, (MVT::SimpleValueType)VT, Expand);
 574     setOperationAction(ISD::FSQRT, (MVT::SimpleValueType)VT, Expand);
 575     setOperationAction(ISD::FCOPYSIGN, (MVT::SimpleValueType)VT, Expand);
 576     setOperationAction(ISD::SMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 577     setOperationAction(ISD::UMUL_LOHI, (MVT::SimpleValueType)VT, Expand);
 578     setOperationAction(ISD::SDIVREM, (MVT::SimpleValueType)VT, Expand);
 579     setOperationAction(ISD::UDIVREM, (MVT::SimpleValueType)VT, Expand);
 580     setOperationAction(ISD::FPOW, (MVT::SimpleValueType)VT, Expand);
 581     setOperationAction(ISD::CTPOP, (MVT::SimpleValueType)VT, Expand);
 582     setOperationAction(ISD::CTTZ, (MVT::SimpleValueType)VT, Expand);
 583     setOperationAction(ISD::CTLZ, (MVT::SimpleValueType)VT, Expand);
 584     setOperationAction(ISD::SHL, (MVT::SimpleValueType)VT, Expand);
 585     setOperationAction(ISD::SRA, (MVT::SimpleValueType)VT, Expand);
 586     setOperationAction(ISD::SRL, (MVT::SimpleValueType)VT, Expand);
 587     setOperationAction(ISD::ROTL, (MVT::SimpleValueType)VT, Expand);
 588     setOperationAction(ISD::ROTR, (MVT::SimpleValueType)VT, Expand);
 589     setOperationAction(ISD::BSWAP, (MVT::SimpleValueType)VT, Expand);
 590     setOperationAction(ISD::VSETCC, (MVT::SimpleValueType)VT, Expand);
 591     setOperationAction(ISD::FLOG, (MVT::SimpleValueType)VT, Expand);
 592     setOperationAction(ISD::FLOG2, (MVT::SimpleValueType)VT, Expand);
 593     setOperationAction(ISD::FLOG10, (MVT::SimpleValueType)VT, Expand);
 594     setOperationAction(ISD::FEXP, (MVT::SimpleValueType)VT, Expand);
 595     setOperationAction(ISD::FEXP2, (MVT::SimpleValueType)VT, Expand);
 596     setOperationAction(ISD::FP_TO_UINT, (MVT::SimpleValueType)VT, Expand);
 597     setOperationAction(ISD::FP_TO_SINT, (MVT::SimpleValueType)VT, Expand);
 598     setOperationAction(ISD::UINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 599     setOperationAction(ISD::SINT_TO_FP, (MVT::SimpleValueType)VT, Expand);
 600     setOperationAction(ISD::SIGN_EXTEND_INREG, (MVT::SimpleValueType)VT,Expand);
 601     setOperationAction(ISD::TRUNCATE,  (MVT::SimpleValueType)VT, Expand);
 602     setOperationAction(ISD::SIGN_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 603     setOperationAction(ISD::ZERO_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 604     setOperationAction(ISD::ANY_EXTEND,  (MVT::SimpleValueType)VT, Expand);
 605     for (unsigned InnerVT = (unsigned)MVT::FIRST_VECTOR_VALUETYPE;
 606          InnerVT <= (unsigned)MVT::LAST_VECTOR_VALUETYPE; ++InnerVT)
 607       setTruncStoreAction((MVT::SimpleValueType)VT,
 608                           (MVT::SimpleValueType)InnerVT, Expand);
 609     setLoadExtAction(ISD::SEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 610     setLoadExtAction(ISD::ZEXTLOAD, (MVT::SimpleValueType)VT, Expand);
 611     setLoadExtAction(ISD::EXTLOAD, (MVT::SimpleValueType)VT, Expand);
 612   }
 613
 614   // FIXME: In order to prevent SSE instructions being expanded to MMX ones
 615   // with -msoft-float, disable use of MMX as well.
 616   if (!UseSoftFloat && !DisableMMX && Subtarget->hasMMX()) {
 617     addRegisterClass(MVT::v8i8,  X86::VR64RegisterClass, false);
 618     addRegisterClass(MVT::v4i16, X86::VR64RegisterClass, false);
 619     addRegisterClass(MVT::v2i32, X86::VR64RegisterClass, false);
 620
 621     addRegisterClass(MVT::v1i64, X86::VR64RegisterClass, false);
 622
 623     setOperationAction(ISD::ADD,                MVT::v8i8,  Legal);
 624     setOperationAction(ISD::ADD,                MVT::v4i16, Legal);
 625     setOperationAction(ISD::ADD,                MVT::v2i32, Legal);
 626     setOperationAction(ISD::ADD,                MVT::v1i64, Legal);
 627
 628     setOperationAction(ISD::SUB,                MVT::v8i8,  Legal);
 629     setOperationAction(ISD::SUB,                MVT::v4i16, Legal);
 630     setOperationAction(ISD::SUB,                MVT::v2i32, Legal);
 631     setOperationAction(ISD::SUB,                MVT::v1i64, Legal);
 632
 633     setOperationAction(ISD::MULHS,              MVT::v4i16, Legal);
 634     setOperationAction(ISD::MUL,                MVT::v4i16, Legal);
 635
 636     setOperationAction(ISD::AND,                MVT::v8i8,  Promote);
 637     AddPromotedToType (ISD::AND,                MVT::v8i8,  MVT::v1i64);
 638     setOperationAction(ISD::AND,                MVT::v4i16, Promote);
 639     AddPromotedToType (ISD::AND,                MVT::v4i16, MVT::v1i64);
 640     setOperationAction(ISD::AND,                MVT::v2i32, Promote);
 641     AddPromotedToType (ISD::AND,                MVT::v2i32, MVT::v1i64);
 642     setOperationAction(ISD::AND,                MVT::v1i64, Legal);
 643
 644     setOperationAction(ISD::OR,                 MVT::v8i8,  Promote);
 645     AddPromotedToType (ISD::OR,                 MVT::v8i8,  MVT::v1i64);
 646     setOperationAction(ISD::OR,                 MVT::v4i16, Promote);
 647     AddPromotedToType (ISD::OR,                 MVT::v4i16, MVT::v1i64);
 648     setOperationAction(ISD::OR,                 MVT::v2i32, Promote);
 649     AddPromotedToType (ISD::OR,                 MVT::v2i32, MVT::v1i64);
 650     setOperationAction(ISD::OR,                 MVT::v1i64, Legal);
 651
 652     setOperationAction(ISD::XOR,                MVT::v8i8,  Promote);
 653     AddPromotedToType (ISD::XOR,                MVT::v8i8,  MVT::v1i64);
 654     setOperationAction(ISD::XOR,                MVT::v4i16, Promote);
 655     AddPromotedToType (ISD::XOR,                MVT::v4i16, MVT::v1i64);
 656     setOperationAction(ISD::XOR,                MVT::v2i32, Promote);
 657     AddPromotedToType (ISD::XOR,                MVT::v2i32, MVT::v1i64);
 658     setOperationAction(ISD::XOR,                MVT::v1i64, Legal);
 659
 660     setOperationAction(ISD::LOAD,               MVT::v8i8,  Promote);
 661     AddPromotedToType (ISD::LOAD,               MVT::v8i8,  MVT::v1i64);
 662     setOperationAction(ISD::LOAD,               MVT::v4i16, Promote);
 663     AddPromotedToType (ISD::LOAD,               MVT::v4i16, MVT::v1i64);
 664     setOperationAction(ISD::LOAD,               MVT::v2i32, Promote);
 665     AddPromotedToType (ISD::LOAD,               MVT::v2i32, MVT::v1i64);
 666     setOperationAction(ISD::LOAD,               MVT::v1i64, Legal);
 667
 668     setOperationAction(ISD::BUILD_VECTOR,       MVT::v8i8,  Custom);
 669     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i16, Custom);
 670     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i32, Custom);
 671     setOperationAction(ISD::BUILD_VECTOR,       MVT::v1i64, Custom);
 672
 673     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8i8,  Custom);
 674     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i16, Custom);
 675     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i32, Custom);
 676     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v1i64, Custom);
 677
 678     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i8,  Custom);
 679     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v4i16, Custom);
 680     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v1i64, Custom);
 681
 682     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i16, Custom);
 683
 684     setOperationAction(ISD::SELECT,             MVT::v8i8, Promote);
 685     setOperationAction(ISD::SELECT,             MVT::v4i16, Promote);
 686     setOperationAction(ISD::SELECT,             MVT::v2i32, Promote);
 687     setOperationAction(ISD::SELECT,             MVT::v1i64, Custom);
 688     setOperationAction(ISD::VSETCC,             MVT::v8i8, Custom);
 689     setOperationAction(ISD::VSETCC,             MVT::v4i16, Custom);
 690     setOperationAction(ISD::VSETCC,             MVT::v2i32, Custom);
 691
 692     if (!X86ScalarSSEf64 && Subtarget->is64Bit()) {
 693       setOperationAction(ISD::BIT_CONVERT,        MVT::v8i8,  Custom);
 694       setOperationAction(ISD::BIT_CONVERT,        MVT::v4i16, Custom);
 695       setOperationAction(ISD::BIT_CONVERT,        MVT::v2i32, Custom);
 696       setOperationAction(ISD::BIT_CONVERT,        MVT::v1i64, Custom);
 697     }
 698   }
 699
 700   if (!UseSoftFloat && Subtarget->hasSSE1()) {
 701     addRegisterClass(MVT::v4f32, X86::VR128RegisterClass);
 702
 703     setOperationAction(ISD::FADD,               MVT::v4f32, Legal);
 704     setOperationAction(ISD::FSUB,               MVT::v4f32, Legal);
 705     setOperationAction(ISD::FMUL,               MVT::v4f32, Legal);
 706     setOperationAction(ISD::FDIV,               MVT::v4f32, Legal);
 707     setOperationAction(ISD::FSQRT,              MVT::v4f32, Legal);
 708     setOperationAction(ISD::FNEG,               MVT::v4f32, Custom);
 709     setOperationAction(ISD::LOAD,               MVT::v4f32, Legal);
 710     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f32, Custom);
 711     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f32, Custom);
 712     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 713     setOperationAction(ISD::SELECT,             MVT::v4f32, Custom);
 714     setOperationAction(ISD::VSETCC,             MVT::v4f32, Custom);
 715   }
 716
 717   if (!UseSoftFloat && Subtarget->hasSSE2()) {
 718     addRegisterClass(MVT::v2f64, X86::VR128RegisterClass);
 719
 720     // FIXME: Unfortunately -soft-float and -no-implicit-float means XMM
 721     // registers cannot be used even for integer operations.
 722     addRegisterClass(MVT::v16i8, X86::VR128RegisterClass);
 723     addRegisterClass(MVT::v8i16, X86::VR128RegisterClass);
 724     addRegisterClass(MVT::v4i32, X86::VR128RegisterClass);
 725     addRegisterClass(MVT::v2i64, X86::VR128RegisterClass);
 726
 727     setOperationAction(ISD::ADD,                MVT::v16i8, Legal);
 728     setOperationAction(ISD::ADD,                MVT::v8i16, Legal);
 729     setOperationAction(ISD::ADD,                MVT::v4i32, Legal);
 730     setOperationAction(ISD::ADD,                MVT::v2i64, Legal);
 731     setOperationAction(ISD::MUL,                MVT::v2i64, Custom);
 732     setOperationAction(ISD::SUB,                MVT::v16i8, Legal);
 733     setOperationAction(ISD::SUB,                MVT::v8i16, Legal);
 734     setOperationAction(ISD::SUB,                MVT::v4i32, Legal);
 735     setOperationAction(ISD::SUB,                MVT::v2i64, Legal);
 736     setOperationAction(ISD::MUL,                MVT::v8i16, Legal);
 737     setOperationAction(ISD::FADD,               MVT::v2f64, Legal);
 738     setOperationAction(ISD::FSUB,               MVT::v2f64, Legal);
 739     setOperationAction(ISD::FMUL,               MVT::v2f64, Legal);
 740     setOperationAction(ISD::FDIV,               MVT::v2f64, Legal);
 741     setOperationAction(ISD::FSQRT,              MVT::v2f64, Legal);
 742     setOperationAction(ISD::FNEG,               MVT::v2f64, Custom);
 743
 744     setOperationAction(ISD::VSETCC,             MVT::v2f64, Custom);
 745     setOperationAction(ISD::VSETCC,             MVT::v16i8, Custom);
 746     setOperationAction(ISD::VSETCC,             MVT::v8i16, Custom);
 747     setOperationAction(ISD::VSETCC,             MVT::v4i32, Custom);
 748
 749     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i8, Custom);
 750     setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v8i16, Custom);
 751     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 752     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 753     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 754
 755     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2f64, Custom);
 756     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v2i64, Custom);
 757     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v16i8, Custom);
 758     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v8i16, Custom);
 759     setOperationAction(ISD::CONCAT_VECTORS,     MVT::v4i32, Custom);
 760
 761     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 762     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; ++i) {
 763       EVT VT = (MVT::SimpleValueType)i;
 764       // Do not attempt to custom lower non-power-of-2 vectors
 765       if (!isPowerOf2_32(VT.getVectorNumElements()))
 766         continue;
 767       // Do not attempt to custom lower non-128-bit vectors
 768       if (!VT.is128BitVector())
 769         continue;
 770       setOperationAction(ISD::BUILD_VECTOR,
 771                          VT.getSimpleVT().SimpleTy, Custom);
 772       setOperationAction(ISD::VECTOR_SHUFFLE,
 773                          VT.getSimpleVT().SimpleTy, Custom);
 774       setOperationAction(ISD::EXTRACT_VECTOR_ELT,
 775                          VT.getSimpleVT().SimpleTy, Custom);
 776     }
 777
 778     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2f64, Custom);
 779     setOperationAction(ISD::BUILD_VECTOR,       MVT::v2i64, Custom);
 780     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2f64, Custom);
 781     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v2i64, Custom);
 782     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2f64, Custom);
 783     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2f64, Custom);
 784
 785     if (Subtarget->is64Bit()) {
 786       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Custom);
 787       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Custom);
 788     }
 789
 790     // Promote v16i8, v8i16, v4i32 load, select, and, or, xor to v2i64.
 791     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v2i64; i++) {
 792       MVT::SimpleValueType SVT = (MVT::SimpleValueType)i;
 793       EVT VT = SVT;
 794
 795       // Do not attempt to promote non-128-bit vectors
 796       if (!VT.is128BitVector()) {
 797         continue;
 798       }
 799
 800       setOperationAction(ISD::AND,    SVT, Promote);
 801       AddPromotedToType (ISD::AND,    SVT, MVT::v2i64);
 802       setOperationAction(ISD::OR,     SVT, Promote);
 803       AddPromotedToType (ISD::OR,     SVT, MVT::v2i64);
 804       setOperationAction(ISD::XOR,    SVT, Promote);
 805       AddPromotedToType (ISD::XOR,    SVT, MVT::v2i64);
 806       setOperationAction(ISD::LOAD,   SVT, Promote);
 807       AddPromotedToType (ISD::LOAD,   SVT, MVT::v2i64);
 808       setOperationAction(ISD::SELECT, SVT, Promote);
 809       AddPromotedToType (ISD::SELECT, SVT, MVT::v2i64);
 810     }
 811
 812     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 813
 814     // Custom lower v2i64 and v2f64 selects.
 815     setOperationAction(ISD::LOAD,               MVT::v2f64, Legal);
 816     setOperationAction(ISD::LOAD,               MVT::v2i64, Legal);
 817     setOperationAction(ISD::SELECT,             MVT::v2f64, Custom);
 818     setOperationAction(ISD::SELECT,             MVT::v2i64, Custom);
 819
 820     setOperationAction(ISD::FP_TO_SINT,         MVT::v4i32, Legal);
 821     setOperationAction(ISD::SINT_TO_FP,         MVT::v4i32, Legal);
 822     if (!DisableMMX && Subtarget->hasMMX()) {
 823       setOperationAction(ISD::FP_TO_SINT,         MVT::v2i32, Custom);
 824       setOperationAction(ISD::SINT_TO_FP,         MVT::v2i32, Custom);
 825     }
 826   }
 827
 828   if (Subtarget->hasSSE41()) {
 829     setOperationAction(ISD::FFLOOR,             MVT::f32,   Legal);
 830     setOperationAction(ISD::FCEIL,              MVT::f32,   Legal);
 831     setOperationAction(ISD::FTRUNC,             MVT::f32,   Legal);
 832     setOperationAction(ISD::FRINT,              MVT::f32,   Legal);
 833     setOperationAction(ISD::FNEARBYINT,         MVT::f32,   Legal);
 834     setOperationAction(ISD::FFLOOR,             MVT::f64,   Legal);
 835     setOperationAction(ISD::FCEIL,              MVT::f64,   Legal);
 836     setOperationAction(ISD::FTRUNC,             MVT::f64,   Legal);
 837     setOperationAction(ISD::FRINT,              MVT::f64,   Legal);
 838     setOperationAction(ISD::FNEARBYINT,         MVT::f64,   Legal);
 839
 840     // FIXME: Do we need to handle scalar-to-vector here?
 841     setOperationAction(ISD::MUL,                MVT::v4i32, Legal);
 842
 843     // i8 and i16 vectors are custom , because the source register and source
 844     // source memory operand types are not the same width.  f32 vectors are
 845     // custom since the immediate controlling the insert encodes additional
 846     // information.
 847     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i8, Custom);
 848     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i16, Custom);
 849     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i32, Custom);
 850     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f32, Custom);
 851
 852     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v16i8, Custom);
 853     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8i16, Custom);
 854     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i32, Custom);
 855     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f32, Custom);
 856
 857     if (Subtarget->is64Bit()) {
 858       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v2i64, Legal);
 859       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v2i64, Legal);
 860     }
 861   }
 862
 863   if (Subtarget->hasSSE42()) {
 864     setOperationAction(ISD::VSETCC,             MVT::v2i64, Custom);
 865   }
 866
 867   if (!UseSoftFloat && Subtarget->hasAVX()) {
 868     addRegisterClass(MVT::v8f32, X86::VR256RegisterClass);
 869     addRegisterClass(MVT::v4f64, X86::VR256RegisterClass);
 870     addRegisterClass(MVT::v8i32, X86::VR256RegisterClass);
 871     addRegisterClass(MVT::v4i64, X86::VR256RegisterClass);
 872
 873     setOperationAction(ISD::LOAD,               MVT::v8f32, Legal);
 874     setOperationAction(ISD::LOAD,               MVT::v8i32, Legal);
 875     setOperationAction(ISD::LOAD,               MVT::v4f64, Legal);
 876     setOperationAction(ISD::LOAD,               MVT::v4i64, Legal);
 877     setOperationAction(ISD::FADD,               MVT::v8f32, Legal);
 878     setOperationAction(ISD::FSUB,               MVT::v8f32, Legal);
 879     setOperationAction(ISD::FMUL,               MVT::v8f32, Legal);
 880     setOperationAction(ISD::FDIV,               MVT::v8f32, Legal);
 881     setOperationAction(ISD::FSQRT,              MVT::v8f32, Legal);
 882     setOperationAction(ISD::FNEG,               MVT::v8f32, Custom);
 883     //setOperationAction(ISD::BUILD_VECTOR,       MVT::v8f32, Custom);
 884     //setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v8f32, Custom);
 885     //setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v8f32, Custom);
 886     //setOperationAction(ISD::SELECT,             MVT::v8f32, Custom);
 887     //setOperationAction(ISD::VSETCC,             MVT::v8f32, Custom);
 888
 889     // Operations to consider commented out -v16i16 v32i8
 890     //setOperationAction(ISD::ADD,                MVT::v16i16, Legal);
 891     setOperationAction(ISD::ADD,                MVT::v8i32, Custom);
 892     setOperationAction(ISD::ADD,                MVT::v4i64, Custom);
 893     //setOperationAction(ISD::SUB,                MVT::v32i8, Legal);
 894     //setOperationAction(ISD::SUB,                MVT::v16i16, Legal);
 895     setOperationAction(ISD::SUB,                MVT::v8i32, Custom);
 896     setOperationAction(ISD::SUB,                MVT::v4i64, Custom);
 897     //setOperationAction(ISD::MUL,                MVT::v16i16, Legal);
 898     setOperationAction(ISD::FADD,               MVT::v4f64, Legal);
 899     setOperationAction(ISD::FSUB,               MVT::v4f64, Legal);
 900     setOperationAction(ISD::FMUL,               MVT::v4f64, Legal);
 901     setOperationAction(ISD::FDIV,               MVT::v4f64, Legal);
 902     setOperationAction(ISD::FSQRT,              MVT::v4f64, Legal);
 903     setOperationAction(ISD::FNEG,               MVT::v4f64, Custom);
 904
 905     setOperationAction(ISD::VSETCC,             MVT::v4f64, Custom);
 906     // setOperationAction(ISD::VSETCC,             MVT::v32i8, Custom);
 907     // setOperationAction(ISD::VSETCC,             MVT::v16i16, Custom);
 908     setOperationAction(ISD::VSETCC,             MVT::v8i32, Custom);
 909
 910     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v32i8, Custom);
 911     // setOperationAction(ISD::SCALAR_TO_VECTOR,   MVT::v16i16, Custom);
 912     // setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v16i16, Custom);
 913     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8i32, Custom);
 914     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v8f32, Custom);
 915
 916     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4f64, Custom);
 917     setOperationAction(ISD::BUILD_VECTOR,       MVT::v4i64, Custom);
 918     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4f64, Custom);
 919     setOperationAction(ISD::VECTOR_SHUFFLE,     MVT::v4i64, Custom);
 920     setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4f64, Custom);
 921     setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4f64, Custom);
 922
 923 #if 0
 924     // Not sure we want to do this since there are no 256-bit integer
 925     // operations in AVX
 926
 927     // Custom lower build_vector, vector_shuffle, and extract_vector_elt.
 928     // This includes 256-bit vectors
 929     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; ++i) {
 930       EVT VT = (MVT::SimpleValueType)i;
 931
 932       // Do not attempt to custom lower non-power-of-2 vectors
 933       if (!isPowerOf2_32(VT.getVectorNumElements()))
 934         continue;
 935
 936       setOperationAction(ISD::BUILD_VECTOR,       VT, Custom);
 937       setOperationAction(ISD::VECTOR_SHUFFLE,     VT, Custom);
 938       setOperationAction(ISD::EXTRACT_VECTOR_ELT, VT, Custom);
 939     }
 940
 941     if (Subtarget->is64Bit()) {
 942       setOperationAction(ISD::INSERT_VECTOR_ELT,  MVT::v4i64, Custom);
 943       setOperationAction(ISD::EXTRACT_VECTOR_ELT, MVT::v4i64, Custom);
 944     }
 945 #endif
 946
 947 #if 0
 948     // Not sure we want to do this since there are no 256-bit integer
 949     // operations in AVX
 950
 951     // Promote v32i8, v16i16, v8i32 load, select, and, or, xor to v4i64.
 952     // Including 256-bit vectors
 953     for (unsigned i = (unsigned)MVT::v16i8; i != (unsigned)MVT::v4i64; i++) {
 954       EVT VT = (MVT::SimpleValueType)i;
 955
 956       if (!VT.is256BitVector()) {
 957         continue;
 958       }
 959       setOperationAction(ISD::AND,    VT, Promote);
 960       AddPromotedToType (ISD::AND,    VT, MVT::v4i64);
 961       setOperationAction(ISD::OR,     VT, Promote);
 962       AddPromotedToType (ISD::OR,     VT, MVT::v4i64);
 963       setOperationAction(ISD::XOR,    VT, Promote);
 964       AddPromotedToType (ISD::XOR,    VT, MVT::v4i64);
 965       setOperationAction(ISD::LOAD,   VT, Promote);
 966       AddPromotedToType (ISD::LOAD,   VT, MVT::v4i64);
 967       setOperationAction(ISD::SELECT, VT, Promote);
 968       AddPromotedToType (ISD::SELECT, VT, MVT::v4i64);
 969     }
 970
 971     setTruncStoreAction(MVT::f64, MVT::f32, Expand);
 972 #endif
 973   }
 974
 975   // We want to custom lower some of our intrinsics.
 976   setOperationAction(ISD::INTRINSIC_WO_CHAIN, MVT::Other, Custom);
 977
 978   // Add/Sub/Mul with overflow operations are custom lowered.
 979   setOperationAction(ISD::SADDO, MVT::i32, Custom);
 980   setOperationAction(ISD::UADDO, MVT::i32, Custom);
 981   setOperationAction(ISD::SSUBO, MVT::i32, Custom);
 982   setOperationAction(ISD::USUBO, MVT::i32, Custom);
 983   setOperationAction(ISD::SMULO, MVT::i32, Custom);
 984
 985   // Only custom-lower 64-bit SADDO and friends on 64-bit because we don't
 986   // handle type legalization for these operations here.
 987   //
 988   // FIXME: We really should do custom legalization for addition and
 989   // subtraction on x86-32 once PR3203 is fixed.  We really can't do much better
 990   // than generic legalization for 64-bit multiplication-with-overflow, though.
 991   if (Subtarget->is64Bit()) {
 992     setOperationAction(ISD::SADDO, MVT::i64, Custom);
 993     setOperationAction(ISD::UADDO, MVT::i64, Custom);
 994     setOperationAction(ISD::SSUBO, MVT::i64, Custom);
 995     setOperationAction(ISD::USUBO, MVT::i64, Custom);
 996     setOperationAction(ISD::SMULO, MVT::i64, Custom);
 997   }
 998
 999   if (!Subtarget->is64Bit()) {
1000     // These libcalls are not available in 32-bit.
1001     setLibcallName(RTLIB::SHL_I128, 0);
1002     setLibcallName(RTLIB::SRL_I128, 0);
1003     setLibcallName(RTLIB::SRA_I128, 0);
1004   }
1005
1006   // We have target-specific dag combine patterns for the following nodes:
1007   setTargetDAGCombine(ISD::VECTOR_SHUFFLE);
1008   setTargetDAGCombine(ISD::EXTRACT_VECTOR_ELT);
1009   setTargetDAGCombine(ISD::BUILD_VECTOR);
1010   setTargetDAGCombine(ISD::SELECT);
1011   setTargetDAGCombine(ISD::SHL);
1012   setTargetDAGCombine(ISD::SRA);
1013   setTargetDAGCombine(ISD::SRL);
1014   setTargetDAGCombine(ISD::OR);
1015   setTargetDAGCombine(ISD::STORE);
1016   setTargetDAGCombine(ISD::ZERO_EXTEND);
1017   if (Subtarget->is64Bit())
1018     setTargetDAGCombine(ISD::MUL);
1019
1020   computeRegisterProperties();
1021
1022   // FIXME: These should be based on subtarget info. Plus, the values should
1023   // be smaller when we are in optimizing for size mode.
1024   maxStoresPerMemset = 16; // For @llvm.memset -> sequence of stores
1025   maxStoresPerMemcpy = 8; // For @llvm.memcpy -> sequence of stores
1026   maxStoresPerMemmove = 3; // For @llvm.memmove -> sequence of stores
1027   setPrefLoopAlignment(16);
1028   benefitFromCodePlacementOpt = true;
1029 }
1030
1031
1032 MVT::SimpleValueType X86TargetLowering::getSetCCResultType(EVT VT) const {
1033   return MVT::i8;
1034 }
1035
1036
1037 /// getMaxByValAlign - Helper for getByValTypeAlignment to determine
1038 /// the desired ByVal argument alignment.
1039 static void getMaxByValAlign(const Type *Ty, unsigned &MaxAlign) {
1040   if (MaxAlign == 16)
1041     return;
1042   if (const VectorType *VTy = dyn_cast<VectorType>(Ty)) {
1043     if (VTy->getBitWidth() == 128)
1044       MaxAlign = 16;
1045   } else if (const ArrayType *ATy = dyn_cast<ArrayType>(Ty)) {
1046     unsigned EltAlign = 0;
1047     getMaxByValAlign(ATy->getElementType(), EltAlign);
1048     if (EltAlign > MaxAlign)
1049       MaxAlign = EltAlign;
1050   } else if (const StructType *STy = dyn_cast<StructType>(Ty)) {
1051     for (unsigned i = 0, e = STy->getNumElements(); i != e; ++i) {
1052       unsigned EltAlign = 0;
1053       getMaxByValAlign(STy->getElementType(i), EltAlign);
1054       if (EltAlign > MaxAlign)
1055         MaxAlign = EltAlign;
1056       if (MaxAlign == 16)
1057         break;
1058     }
1059   }
1060   return;
1061 }
1062
1063 /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
1064 /// function arguments in the caller parameter area. For X86, aggregates
1065 /// that contain SSE vectors are placed at 16-byte boundaries while the rest
1066 /// are at 4-byte boundaries.
1067 unsigned X86TargetLowering::getByValTypeAlignment(const Type *Ty) const {
1068   if (Subtarget->is64Bit()) {
1069     // Max of 8 and alignment of type.
1070     unsigned TyAlign = TD->getABITypeAlignment(Ty);
1071     if (TyAlign > 8)
1072       return TyAlign;
1073     return 8;
1074   }
1075
1076   unsigned Align = 4;
1077   if (Subtarget->hasSSE1())
1078     getMaxByValAlign(Ty, Align);
1079   return Align;
1080 }
1081
1082 /// getOptimalMemOpType - Returns the target specific optimal type for load
1083 /// and store operations as a result of memset, memcpy, and memmove
1084 /// lowering. If DstAlign is zero that means it's safe to destination
1085 /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
1086 /// means there isn't a need to check it against alignment requirement,
1087 /// probably because the source does not need to be loaded. If
1088 /// 'NonScalarIntSafe' is true, that means it's safe to return a
1089 /// non-scalar-integer type, e.g. empty string source, constant, or loaded
1090 /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
1091 /// constant so it does not need to be loaded.
1092 /// It returns EVT::Other if the type should be determined using generic
1093 /// target-independent logic.
1094 EVT
1095 X86TargetLowering::getOptimalMemOpType(uint64_t Size,
1096                                        unsigned DstAlign, unsigned SrcAlign,
1097                                        bool NonScalarIntSafe,
1098                                        bool MemcpyStrSrc,
1099                                        MachineFunction &MF) const {
1100   // FIXME: This turns off use of xmm stores for memset/memcpy on targets like
1101   // linux.  This is because the stack realignment code can't handle certain
1102   // cases like PR2962.  This should be removed when PR2962 is fixed.
1103   const Function *F = MF.getFunction();
1104   if (NonScalarIntSafe &&
1105       !F->hasFnAttr(Attribute::NoImplicitFloat)) {
1106     if (Size >= 16 &&
1107         (Subtarget->isUnalignedMemAccessFast() ||
1108          ((DstAlign == 0 || DstAlign >= 16) &&
1109           (SrcAlign == 0 || SrcAlign >= 16))) &&
1110         Subtarget->getStackAlignment() >= 16) {
1111       if (Subtarget->hasSSE2())
1112         return MVT::v4i32;
1113       if (Subtarget->hasSSE1())
1114         return MVT::v4f32;
1115     } else if (!MemcpyStrSrc && Size >= 8 &&
1116                !Subtarget->is64Bit() &&
1117                Subtarget->getStackAlignment() >= 8 &&
1118                Subtarget->hasSSE2()) {
1119       // Do not use f64 to lower memcpy if source is string constant. It's
1120       // better to use i32 to avoid the loads.
1121       return MVT::f64;
1122     }
1123   }
1124   if (Subtarget->is64Bit() && Size >= 8)
1125     return MVT::i64;
1126   return MVT::i32;
1127 }
1128
1129 /// getJumpTableEncoding - Return the entry encoding for a jump table in the
1130 /// current function.  The returned value is a member of the
1131 /// MachineJumpTableInfo::JTEntryKind enum.
1132 unsigned X86TargetLowering::getJumpTableEncoding() const {
1133   // In GOT pic mode, each entry in the jump table is emitted as a @GOTOFF
1134   // symbol.
1135   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1136       Subtarget->isPICStyleGOT())
1137     return MachineJumpTableInfo::EK_Custom32;
1138
1139   // Otherwise, use the normal jump table encoding heuristics.
1140   return TargetLowering::getJumpTableEncoding();
1141 }
1142
1143 /// getPICBaseSymbol - Return the X86-32 PIC base.
1144 MCSymbol *
1145 X86TargetLowering::getPICBaseSymbol(const MachineFunction *MF,
1146                                     MCContext &Ctx) const {
1147   const MCAsmInfo &MAI = *getTargetMachine().getMCAsmInfo();
1148   return Ctx.GetOrCreateSymbol(Twine(MAI.getPrivateGlobalPrefix())+
1149                                Twine(MF->getFunctionNumber())+"$pb");
1150 }
1151
1152
1153 const MCExpr *
1154 X86TargetLowering::LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
1155                                              const MachineBasicBlock *MBB,
1156                                              unsigned uid,MCContext &Ctx) const{
1157   assert(getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
1158          Subtarget->isPICStyleGOT());
1159   // In 32-bit ELF systems, our jump table entries are formed with @GOTOFF
1160   // entries.
1161   return MCSymbolRefExpr::Create(MBB->getSymbol(),
1162                                  MCSymbolRefExpr::VK_GOTOFF, Ctx);
1163 }
1164
1165 /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
1166 /// jumptable.
1167 SDValue X86TargetLowering::getPICJumpTableRelocBase(SDValue Table,
1168                                                     SelectionDAG &DAG) const {
1169   if (!Subtarget->is64Bit())
1170     // This doesn't have DebugLoc associated with it, but is not really the
1171     // same as a Register.
1172     return DAG.getNode(X86ISD::GlobalBaseReg, DebugLoc(), getPointerTy());
1173   return Table;
1174 }
1175
1176 /// getPICJumpTableRelocBaseExpr - This returns the relocation base for the
1177 /// given PIC jumptable, the same as getPICJumpTableRelocBase, but as an
1178 /// MCExpr.
1179 const MCExpr *X86TargetLowering::
1180 getPICJumpTableRelocBaseExpr(const MachineFunction *MF, unsigned JTI,
1181                              MCContext &Ctx) const {
1182   // X86-64 uses RIP relative addressing based on the jump table label.
1183   if (Subtarget->isPICStyleRIPRel())
1184     return TargetLowering::getPICJumpTableRelocBaseExpr(MF, JTI, Ctx);
1185
1186   // Otherwise, the reference is relative to the PIC base.
1187   return MCSymbolRefExpr::Create(getPICBaseSymbol(MF, Ctx), Ctx);
1188 }
1189
1190 /// getFunctionAlignment - Return the Log2 alignment of this function.
1191 unsigned X86TargetLowering::getFunctionAlignment(const Function *F) const {
1192   return F->hasFnAttr(Attribute::OptimizeForSize) ? 0 : 4;
1193 }
1194
1195 //===----------------------------------------------------------------------===//
1196 //               Return Value Calling Convention Implementation
1197 //===----------------------------------------------------------------------===//
1198
1199 #include "X86GenCallingConv.inc"
1200
1201 bool
1202 X86TargetLowering::CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
1203                         const SmallVectorImpl<EVT> &OutTys,
1204                         const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
1205                         SelectionDAG &DAG) const {
1206   SmallVector<CCValAssign, 16> RVLocs;
1207   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1208                  RVLocs, *DAG.getContext());
1209   return CCInfo.CheckReturn(OutTys, ArgsFlags, RetCC_X86);
1210 }
1211
1212 SDValue
1213 X86TargetLowering::LowerReturn(SDValue Chain,
1214                                CallingConv::ID CallConv, bool isVarArg,
1215                                const SmallVectorImpl<ISD::OutputArg> &Outs,
1216                                DebugLoc dl, SelectionDAG &DAG) const {
1217   MachineFunction &MF = DAG.getMachineFunction();
1218   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1219
1220   SmallVector<CCValAssign, 16> RVLocs;
1221   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1222                  RVLocs, *DAG.getContext());
1223   CCInfo.AnalyzeReturn(Outs, RetCC_X86);
1224
1225   // Add the regs to the liveout set for the function.
1226   MachineRegisterInfo &MRI = DAG.getMachineFunction().getRegInfo();
1227   for (unsigned i = 0; i != RVLocs.size(); ++i)
1228     if (RVLocs[i].isRegLoc() && !MRI.isLiveOut(RVLocs[i].getLocReg()))
1229       MRI.addLiveOut(RVLocs[i].getLocReg());
1230
1231   SDValue Flag;
1232
1233   SmallVector<SDValue, 6> RetOps;
1234   RetOps.push_back(Chain); // Operand #0 = Chain (updated below)
1235   // Operand #1 = Bytes To Pop
1236   RetOps.push_back(DAG.getTargetConstant(FuncInfo->getBytesToPopOnReturn(),
1237                    MVT::i16));
1238
1239   // Copy the result values into the output registers.
1240   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1241     CCValAssign &VA = RVLocs[i];
1242     assert(VA.isRegLoc() && "Can only return in registers!");
1243     SDValue ValToCopy = Outs[i].Val;
1244
1245     // Returns in ST0/ST1 are handled specially: these are pushed as operands to
1246     // the RET instruction and handled by the FP Stackifier.
1247     if (VA.getLocReg() == X86::ST0 ||
1248         VA.getLocReg() == X86::ST1) {
1249       // If this is a copy from an xmm register to ST(0), use an FPExtend to
1250       // change the value to the FP stack register class.
1251       if (isScalarFPTypeInSSEReg(VA.getValVT()))
1252         ValToCopy = DAG.getNode(ISD::FP_EXTEND, dl, MVT::f80, ValToCopy);
1253       RetOps.push_back(ValToCopy);
1254       // Don't emit a copytoreg.
1255       continue;
1256     }
1257
1258     // 64-bit vector (MMX) values are returned in XMM0 / XMM1 except for v1i64
1259     // which is returned in RAX / RDX.
1260     if (Subtarget->is64Bit()) {
1261       EVT ValVT = ValToCopy.getValueType();
1262       if (ValVT.isVector() && ValVT.getSizeInBits() == 64) {
1263         ValToCopy = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, ValToCopy);
1264         if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1)
1265           ValToCopy = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, ValToCopy);
1266       }
1267     }
1268
1269     Chain = DAG.getCopyToReg(Chain, dl, VA.getLocReg(), ValToCopy, Flag);
1270     Flag = Chain.getValue(1);
1271   }
1272
1273   // The x86-64 ABI for returning structs by value requires that we copy
1274   // the sret argument into %rax for the return. We saved the argument into
1275   // a virtual register in the entry block, so now we copy the value out
1276   // and into %rax.
1277   if (Subtarget->is64Bit() &&
1278       DAG.getMachineFunction().getFunction()->hasStructRetAttr()) {
1279     MachineFunction &MF = DAG.getMachineFunction();
1280     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1281     unsigned Reg = FuncInfo->getSRetReturnReg();
1282     assert(Reg &&
1283            "SRetReturnReg should have been set in LowerFormalArguments().");
1284     SDValue Val = DAG.getCopyFromReg(Chain, dl, Reg, getPointerTy());
1285
1286     Chain = DAG.getCopyToReg(Chain, dl, X86::RAX, Val, Flag);
1287     Flag = Chain.getValue(1);
1288
1289     // RAX now acts like a return value.
1290     MRI.addLiveOut(X86::RAX);
1291   }
1292
1293   RetOps[0] = Chain;  // Update chain.
1294
1295   // Add the flag if we have it.
1296   if (Flag.getNode())
1297     RetOps.push_back(Flag);
1298
1299   return DAG.getNode(X86ISD::RET_FLAG, dl,
1300                      MVT::Other, &RetOps[0], RetOps.size());
1301 }
1302
1303 /// LowerCallResult - Lower the result values of a call into the
1304 /// appropriate copies out of appropriate physical registers.
1305 ///
1306 SDValue
1307 X86TargetLowering::LowerCallResult(SDValue Chain, SDValue InFlag,
1308                                    CallingConv::ID CallConv, bool isVarArg,
1309                                    const SmallVectorImpl<ISD::InputArg> &Ins,
1310                                    DebugLoc dl, SelectionDAG &DAG,
1311                                    SmallVectorImpl<SDValue> &InVals) const {
1312
1313   // Assign locations to each value returned by this call.
1314   SmallVector<CCValAssign, 16> RVLocs;
1315   bool Is64Bit = Subtarget->is64Bit();
1316   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1317                  RVLocs, *DAG.getContext());
1318   CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
1319
1320   // Copy all of the result registers out of their specified physreg.
1321   for (unsigned i = 0; i != RVLocs.size(); ++i) {
1322     CCValAssign &VA = RVLocs[i];
1323     EVT CopyVT = VA.getValVT();
1324
1325     // If this is x86-64, and we disabled SSE, we can't return FP values
1326     if ((CopyVT == MVT::f32 || CopyVT == MVT::f64) &&
1327         ((Is64Bit || Ins[i].Flags.isInReg()) && !Subtarget->hasSSE1())) {
1328       report_fatal_error("SSE register return with SSE disabled");
1329     }
1330
1331     // If this is a call to a function that returns an fp value on the floating
1332     // point stack, but where we prefer to use the value in xmm registers, copy
1333     // it out as F80 and use a truncate to move it from fp stack reg to xmm reg.
1334     if ((VA.getLocReg() == X86::ST0 ||
1335          VA.getLocReg() == X86::ST1) &&
1336         isScalarFPTypeInSSEReg(VA.getValVT())) {
1337       CopyVT = MVT::f80;
1338     }
1339
1340     SDValue Val;
1341     if (Is64Bit && CopyVT.isVector() && CopyVT.getSizeInBits() == 64) {
1342       // For x86-64, MMX values are returned in XMM0 / XMM1 except for v1i64.
1343       if (VA.getLocReg() == X86::XMM0 || VA.getLocReg() == X86::XMM1) {
1344         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1345                                    MVT::v2i64, InFlag).getValue(1);
1346         Val = Chain.getValue(0);
1347         Val = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1348                           Val, DAG.getConstant(0, MVT::i64));
1349       } else {
1350         Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1351                                    MVT::i64, InFlag).getValue(1);
1352         Val = Chain.getValue(0);
1353       }
1354       Val = DAG.getNode(ISD::BIT_CONVERT, dl, CopyVT, Val);
1355     } else {
1356       Chain = DAG.getCopyFromReg(Chain, dl, VA.getLocReg(),
1357                                  CopyVT, InFlag).getValue(1);
1358       Val = Chain.getValue(0);
1359     }
1360     InFlag = Chain.getValue(2);
1361
1362     if (CopyVT != VA.getValVT()) {
1363       // Round the F80 the right size, which also moves to the appropriate xmm
1364       // register.
1365       Val = DAG.getNode(ISD::FP_ROUND, dl, VA.getValVT(), Val,
1366                         // This truncation won't change the value.
1367                         DAG.getIntPtrConstant(1));
1368     }
1369
1370     InVals.push_back(Val);
1371   }
1372
1373   return Chain;
1374 }
1375
1376
1377 //===----------------------------------------------------------------------===//
1378 //                C & StdCall & Fast Calling Convention implementation
1379 //===----------------------------------------------------------------------===//
1380 //  StdCall calling convention seems to be standard for many Windows' API
1381 //  routines and around. It differs from C calling convention just a little:
1382 //  callee should clean up the stack, not caller. Symbols should be also
1383 //  decorated in some fancy way :) It doesn't support any vector arguments.
1384 //  For info on fast calling convention see Fast Calling Convention (tail call)
1385 //  implementation LowerX86_32FastCCCallTo.
1386
1387 /// CallIsStructReturn - Determines whether a call uses struct return
1388 /// semantics.
1389 static bool CallIsStructReturn(const SmallVectorImpl<ISD::OutputArg> &Outs) {
1390   if (Outs.empty())
1391     return false;
1392
1393   return Outs[0].Flags.isSRet();
1394 }
1395
1396 /// ArgsAreStructReturn - Determines whether a function uses struct
1397 /// return semantics.
1398 static bool
1399 ArgsAreStructReturn(const SmallVectorImpl<ISD::InputArg> &Ins) {
1400   if (Ins.empty())
1401     return false;
1402
1403   return Ins[0].Flags.isSRet();
1404 }
1405
1406 /// CCAssignFnForNode - Selects the correct CCAssignFn for a the
1407 /// given CallingConvention value.
1408 CCAssignFn *X86TargetLowering::CCAssignFnForNode(CallingConv::ID CC) const {
1409   if (Subtarget->is64Bit()) {
1410     if (CC == CallingConv::GHC)
1411       return CC_X86_64_GHC;
1412     else if (Subtarget->isTargetWin64())
1413       return CC_X86_Win64_C;
1414     else
1415       return CC_X86_64_C;
1416   }
1417
1418   if (CC == CallingConv::X86_FastCall)
1419     return CC_X86_32_FastCall;
1420   else if (CC == CallingConv::X86_ThisCall)
1421     return CC_X86_32_ThisCall;
1422   else if (CC == CallingConv::Fast)
1423     return CC_X86_32_FastCC;
1424   else if (CC == CallingConv::GHC)
1425     return CC_X86_32_GHC;
1426   else
1427     return CC_X86_32_C;
1428 }
1429
1430 /// CreateCopyOfByValArgument - Make a copy of an aggregate at address specified
1431 /// by "Src" to address "Dst" with size and alignment information specified by
1432 /// the specific parameter attribute. The copy will be passed as a byval
1433 /// function parameter.
1434 static SDValue
1435 CreateCopyOfByValArgument(SDValue Src, SDValue Dst, SDValue Chain,
1436                           ISD::ArgFlagsTy Flags, SelectionDAG &DAG,
1437                           DebugLoc dl) {
1438   SDValue SizeNode     = DAG.getConstant(Flags.getByValSize(), MVT::i32);
1439   return DAG.getMemcpy(Chain, dl, Dst, Src, SizeNode, Flags.getByValAlign(),
1440                        /*isVolatile*/false, /*AlwaysInline=*/true,
1441                        NULL, 0, NULL, 0);
1442 }
1443
1444 /// IsTailCallConvention - Return true if the calling convention is one that
1445 /// supports tail call optimization.
1446 static bool IsTailCallConvention(CallingConv::ID CC) {
1447   return (CC == CallingConv::Fast || CC == CallingConv::GHC);
1448 }
1449
1450 /// FuncIsMadeTailCallSafe - Return true if the function is being made into
1451 /// a tailcall target by changing its ABI.
1452 static bool FuncIsMadeTailCallSafe(CallingConv::ID CC) {
1453   return GuaranteedTailCallOpt && IsTailCallConvention(CC);
1454 }
1455
1456 SDValue
1457 X86TargetLowering::LowerMemArgument(SDValue Chain,
1458                                     CallingConv::ID CallConv,
1459                                     const SmallVectorImpl<ISD::InputArg> &Ins,
1460                                     DebugLoc dl, SelectionDAG &DAG,
1461                                     const CCValAssign &VA,
1462                                     MachineFrameInfo *MFI,
1463                                     unsigned i) const {
1464   // Create the nodes corresponding to a load from this parameter slot.
1465   ISD::ArgFlagsTy Flags = Ins[i].Flags;
1466   bool AlwaysUseMutable = FuncIsMadeTailCallSafe(CallConv);
1467   bool isImmutable = !AlwaysUseMutable && !Flags.isByVal();
1468   EVT ValVT;
1469
1470   // If value is passed by pointer we have address passed instead of the value
1471   // itself.
1472   if (VA.getLocInfo() == CCValAssign::Indirect)
1473     ValVT = VA.getLocVT();
1474   else
1475     ValVT = VA.getValVT();
1476
1477   // FIXME: For now, all byval parameter objects are marked mutable. This can be
1478   // changed with more analysis.
1479   // In case of tail call optimization mark all arguments mutable. Since they
1480   // could be overwritten by lowering of arguments in case of a tail call.
1481   if (Flags.isByVal()) {
1482     int FI = MFI->CreateFixedObject(Flags.getByValSize(),
1483                                     VA.getLocMemOffset(), isImmutable);
1484     return DAG.getFrameIndex(FI, getPointerTy());
1485   } else {
1486     int FI = MFI->CreateFixedObject(ValVT.getSizeInBits()/8,
1487                                     VA.getLocMemOffset(), isImmutable);
1488     SDValue FIN = DAG.getFrameIndex(FI, getPointerTy());
1489     return DAG.getLoad(ValVT, dl, Chain, FIN,
1490                        PseudoSourceValue::getFixedStack(FI), 0,
1491                        false, false, 0);
1492   }
1493 }
1494
1495 SDValue
1496 X86TargetLowering::LowerFormalArguments(SDValue Chain,
1497                                         CallingConv::ID CallConv,
1498                                         bool isVarArg,
1499                                       const SmallVectorImpl<ISD::InputArg> &Ins,
1500                                         DebugLoc dl,
1501                                         SelectionDAG &DAG,
1502                                         SmallVectorImpl<SDValue> &InVals)
1503                                           const {
1504   MachineFunction &MF = DAG.getMachineFunction();
1505   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1506
1507   const Function* Fn = MF.getFunction();
1508   if (Fn->hasExternalLinkage() &&
1509       Subtarget->isTargetCygMing() &&
1510       Fn->getName() == "main")
1511     FuncInfo->setForceFramePointer(true);
1512
1513   MachineFrameInfo *MFI = MF.getFrameInfo();
1514   bool Is64Bit = Subtarget->is64Bit();
1515   bool IsWin64 = Subtarget->isTargetWin64();
1516
1517   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1518          "Var args not supported with calling convention fastcc or ghc");
1519
1520   // Assign locations to all of the incoming arguments.
1521   SmallVector<CCValAssign, 16> ArgLocs;
1522   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1523                  ArgLocs, *DAG.getContext());
1524   CCInfo.AnalyzeFormalArguments(Ins, CCAssignFnForNode(CallConv));
1525
1526   unsigned LastVal = ~0U;
1527   SDValue ArgValue;
1528   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1529     CCValAssign &VA = ArgLocs[i];
1530     // TODO: If an arg is passed in two places (e.g. reg and stack), skip later
1531     // places.
1532     assert(VA.getValNo() != LastVal &&
1533            "Don't support value assigned to multiple locs yet");
1534     LastVal = VA.getValNo();
1535
1536     if (VA.isRegLoc()) {
1537       EVT RegVT = VA.getLocVT();
1538       TargetRegisterClass *RC = NULL;
1539       if (RegVT == MVT::i32)
1540         RC = X86::GR32RegisterClass;
1541       else if (Is64Bit && RegVT == MVT::i64)
1542         RC = X86::GR64RegisterClass;
1543       else if (RegVT == MVT::f32)
1544         RC = X86::FR32RegisterClass;
1545       else if (RegVT == MVT::f64)
1546         RC = X86::FR64RegisterClass;
1547       else if (RegVT.isVector() && RegVT.getSizeInBits() == 128)
1548         RC = X86::VR128RegisterClass;
1549       else if (RegVT.isVector() && RegVT.getSizeInBits() == 64)
1550         RC = X86::VR64RegisterClass;
1551       else
1552         llvm_unreachable("Unknown argument type!");
1553
1554       unsigned Reg = MF.addLiveIn(VA.getLocReg(), RC);
1555       ArgValue = DAG.getCopyFromReg(Chain, dl, Reg, RegVT);
1556
1557       // If this is an 8 or 16-bit value, it is really passed promoted to 32
1558       // bits.  Insert an assert[sz]ext to capture this, then truncate to the
1559       // right size.
1560       if (VA.getLocInfo() == CCValAssign::SExt)
1561         ArgValue = DAG.getNode(ISD::AssertSext, dl, RegVT, ArgValue,
1562                                DAG.getValueType(VA.getValVT()));
1563       else if (VA.getLocInfo() == CCValAssign::ZExt)
1564         ArgValue = DAG.getNode(ISD::AssertZext, dl, RegVT, ArgValue,
1565                                DAG.getValueType(VA.getValVT()));
1566       else if (VA.getLocInfo() == CCValAssign::BCvt)
1567         ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1568
1569       if (VA.isExtInLoc()) {
1570         // Handle MMX values passed in XMM regs.
1571         if (RegVT.isVector()) {
1572           ArgValue = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i64,
1573                                  ArgValue, DAG.getConstant(0, MVT::i64));
1574           ArgValue = DAG.getNode(ISD::BIT_CONVERT, dl, VA.getValVT(), ArgValue);
1575         } else
1576           ArgValue = DAG.getNode(ISD::TRUNCATE, dl, VA.getValVT(), ArgValue);
1577       }
1578     } else {
1579       assert(VA.isMemLoc());
1580       ArgValue = LowerMemArgument(Chain, CallConv, Ins, dl, DAG, VA, MFI, i);
1581     }
1582
1583     // If value is passed via pointer - do a load.
1584     if (VA.getLocInfo() == CCValAssign::Indirect)
1585       ArgValue = DAG.getLoad(VA.getValVT(), dl, Chain, ArgValue, NULL, 0,
1586                              false, false, 0);
1587
1588     InVals.push_back(ArgValue);
1589   }
1590
1591   // The x86-64 ABI for returning structs by value requires that we copy
1592   // the sret argument into %rax for the return. Save the argument into
1593   // a virtual register so that we can access it from the return points.
1594   if (Is64Bit && MF.getFunction()->hasStructRetAttr()) {
1595     X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
1596     unsigned Reg = FuncInfo->getSRetReturnReg();
1597     if (!Reg) {
1598       Reg = MF.getRegInfo().createVirtualRegister(getRegClassFor(MVT::i64));
1599       FuncInfo->setSRetReturnReg(Reg);
1600     }
1601     SDValue Copy = DAG.getCopyToReg(DAG.getEntryNode(), dl, Reg, InVals[0]);
1602     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other, Copy, Chain);
1603   }
1604
1605   unsigned StackSize = CCInfo.getNextStackOffset();
1606   // Align stack specially for tail calls.
1607   if (FuncIsMadeTailCallSafe(CallConv))
1608     StackSize = GetAlignedArgumentStackSize(StackSize, DAG);
1609
1610   // If the function takes variable number of arguments, make a frame index for
1611   // the start of the first vararg value... for expansion of llvm.va_start.
1612   if (isVarArg) {
1613     if (Is64Bit || (CallConv != CallingConv::X86_FastCall &&
1614                     CallConv != CallingConv::X86_ThisCall)) {
1615       FuncInfo->setVarArgsFrameIndex(MFI->CreateFixedObject(1, StackSize,true));
1616     }
1617     if (Is64Bit) {
1618       unsigned TotalNumIntRegs = 0, TotalNumXMMRegs = 0;
1619
1620       // FIXME: We should really autogenerate these arrays
1621       static const unsigned GPR64ArgRegsWin64[] = {
1622         X86::RCX, X86::RDX, X86::R8,  X86::R9
1623       };
1624       static const unsigned XMMArgRegsWin64[] = {
1625         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3
1626       };
1627       static const unsigned GPR64ArgRegs64Bit[] = {
1628         X86::RDI, X86::RSI, X86::RDX, X86::RCX, X86::R8, X86::R9
1629       };
1630       static const unsigned XMMArgRegs64Bit[] = {
1631         X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1632         X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1633       };
1634       const unsigned *GPR64ArgRegs, *XMMArgRegs;
1635
1636       if (IsWin64) {
1637         TotalNumIntRegs = 4; TotalNumXMMRegs = 4;
1638         GPR64ArgRegs = GPR64ArgRegsWin64;
1639         XMMArgRegs = XMMArgRegsWin64;
1640       } else {
1641         TotalNumIntRegs = 6; TotalNumXMMRegs = 8;
1642         GPR64ArgRegs = GPR64ArgRegs64Bit;
1643         XMMArgRegs = XMMArgRegs64Bit;
1644       }
1645       unsigned NumIntRegs = CCInfo.getFirstUnallocated(GPR64ArgRegs,
1646                                                        TotalNumIntRegs);
1647       unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs,
1648                                                        TotalNumXMMRegs);
1649
1650       bool NoImplicitFloatOps = Fn->hasFnAttr(Attribute::NoImplicitFloat);
1651       assert(!(NumXMMRegs && !Subtarget->hasSSE1()) &&
1652              "SSE register cannot be used when SSE is disabled!");
1653       assert(!(NumXMMRegs && UseSoftFloat && NoImplicitFloatOps) &&
1654              "SSE register cannot be used when SSE is disabled!");
1655       if (UseSoftFloat || NoImplicitFloatOps || !Subtarget->hasSSE1())
1656         // Kernel mode asks for SSE to be disabled, so don't push them
1657         // on the stack.
1658         TotalNumXMMRegs = 0;
1659
1660       // For X86-64, if there are vararg parameters that are passed via
1661       // registers, then we must store them to their spots on the stack so they
1662       // may be loaded by deferencing the result of va_next.
1663       FuncInfo->setVarArgsGPOffset(NumIntRegs * 8);
1664       FuncInfo->setVarArgsFPOffset(TotalNumIntRegs * 8 + NumXMMRegs * 16);
1665       FuncInfo->setRegSaveFrameIndex(
1666         MFI->CreateStackObject(TotalNumIntRegs * 8 + TotalNumXMMRegs * 16, 16,
1667                                false));
1668
1669       // Store the integer parameter registers.
1670       SmallVector<SDValue, 8> MemOps;
1671       SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
1672                                         getPointerTy());
1673       unsigned Offset = FuncInfo->getVarArgsGPOffset();
1674       for (; NumIntRegs != TotalNumIntRegs; ++NumIntRegs) {
1675         SDValue FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(), RSFIN,
1676                                   DAG.getIntPtrConstant(Offset));
1677         unsigned VReg = MF.addLiveIn(GPR64ArgRegs[NumIntRegs],
1678                                      X86::GR64RegisterClass);
1679         SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::i64);
1680         SDValue Store =
1681           DAG.getStore(Val.getValue(1), dl, Val, FIN,
1682                        PseudoSourceValue::getFixedStack(
1683                          FuncInfo->getRegSaveFrameIndex()),
1684                        Offset, false, false, 0);
1685         MemOps.push_back(Store);
1686         Offset += 8;
1687       }
1688
1689       if (TotalNumXMMRegs != 0 && NumXMMRegs != TotalNumXMMRegs) {
1690         // Now store the XMM (fp + vector) parameter registers.
1691         SmallVector<SDValue, 11> SaveXMMOps;
1692         SaveXMMOps.push_back(Chain);
1693
1694         unsigned AL = MF.addLiveIn(X86::AL, X86::GR8RegisterClass);
1695         SDValue ALVal = DAG.getCopyFromReg(DAG.getEntryNode(), dl, AL, MVT::i8);
1696         SaveXMMOps.push_back(ALVal);
1697
1698         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1699                                FuncInfo->getRegSaveFrameIndex()));
1700         SaveXMMOps.push_back(DAG.getIntPtrConstant(
1701                                FuncInfo->getVarArgsFPOffset()));
1702
1703         for (; NumXMMRegs != TotalNumXMMRegs; ++NumXMMRegs) {
1704           unsigned VReg = MF.addLiveIn(XMMArgRegs[NumXMMRegs],
1705                                        X86::VR128RegisterClass);
1706           SDValue Val = DAG.getCopyFromReg(Chain, dl, VReg, MVT::v4f32);
1707           SaveXMMOps.push_back(Val);
1708         }
1709         MemOps.push_back(DAG.getNode(X86ISD::VASTART_SAVE_XMM_REGS, dl,
1710                                      MVT::Other,
1711                                      &SaveXMMOps[0], SaveXMMOps.size()));
1712       }
1713
1714       if (!MemOps.empty())
1715         Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1716                             &MemOps[0], MemOps.size());
1717     }
1718   }
1719
1720   // Some CCs need callee pop.
1721   if (Subtarget->IsCalleePop(isVarArg, CallConv)) {
1722     FuncInfo->setBytesToPopOnReturn(StackSize); // Callee pops everything.
1723   } else {
1724     FuncInfo->setBytesToPopOnReturn(0); // Callee pops nothing.
1725     // If this is an sret function, the return should pop the hidden pointer.
1726     if (!Is64Bit && !IsTailCallConvention(CallConv) && ArgsAreStructReturn(Ins))
1727       FuncInfo->setBytesToPopOnReturn(4);
1728   }
1729
1730   if (!Is64Bit) {
1731     // RegSaveFrameIndex is X86-64 only.
1732     FuncInfo->setRegSaveFrameIndex(0xAAAAAAA);
1733     if (CallConv == CallingConv::X86_FastCall ||
1734         CallConv == CallingConv::X86_ThisCall)
1735       // fastcc functions can't have varargs.
1736       FuncInfo->setVarArgsFrameIndex(0xAAAAAAA);
1737   }
1738
1739   return Chain;
1740 }
1741
1742 SDValue
1743 X86TargetLowering::LowerMemOpCallTo(SDValue Chain,
1744                                     SDValue StackPtr, SDValue Arg,
1745                                     DebugLoc dl, SelectionDAG &DAG,
1746                                     const CCValAssign &VA,
1747                                     ISD::ArgFlagsTy Flags) const {
1748   const unsigned FirstStackArgOffset = (Subtarget->isTargetWin64() ? 32 : 0);
1749   unsigned LocMemOffset = FirstStackArgOffset + VA.getLocMemOffset();
1750   SDValue PtrOff = DAG.getIntPtrConstant(LocMemOffset);
1751   PtrOff = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, PtrOff);
1752   if (Flags.isByVal()) {
1753     return CreateCopyOfByValArgument(Arg, PtrOff, Chain, Flags, DAG, dl);
1754   }
1755   return DAG.getStore(Chain, dl, Arg, PtrOff,
1756                       PseudoSourceValue::getStack(), LocMemOffset,
1757                       false, false, 0);
1758 }
1759
1760 /// EmitTailCallLoadRetAddr - Emit a load of return address if tail call
1761 /// optimization is performed and it is required.
1762 SDValue
1763 X86TargetLowering::EmitTailCallLoadRetAddr(SelectionDAG &DAG,
1764                                            SDValue &OutRetAddr, SDValue Chain,
1765                                            bool IsTailCall, bool Is64Bit,
1766                                            int FPDiff, DebugLoc dl) const {
1767   // Adjust the Return address stack slot.
1768   EVT VT = getPointerTy();
1769   OutRetAddr = getReturnAddressFrameIndex(DAG);
1770
1771   // Load the "old" Return address.
1772   OutRetAddr = DAG.getLoad(VT, dl, Chain, OutRetAddr, NULL, 0, false, false, 0);
1773   return SDValue(OutRetAddr.getNode(), 1);
1774 }
1775
1776 /// EmitTailCallStoreRetAddr - Emit a store of the return adress if tail call
1777 /// optimization is performed and it is required (FPDiff!=0).
1778 static SDValue
1779 EmitTailCallStoreRetAddr(SelectionDAG & DAG, MachineFunction &MF,
1780                          SDValue Chain, SDValue RetAddrFrIdx,
1781                          bool Is64Bit, int FPDiff, DebugLoc dl) {
1782   // Store the return address to the appropriate stack slot.
1783   if (!FPDiff) return Chain;
1784   // Calculate the new stack slot for the return address.
1785   int SlotSize = Is64Bit ? 8 : 4;
1786   int NewReturnAddrFI =
1787     MF.getFrameInfo()->CreateFixedObject(SlotSize, FPDiff-SlotSize, false);
1788   EVT VT = Is64Bit ? MVT::i64 : MVT::i32;
1789   SDValue NewRetAddrFrIdx = DAG.getFrameIndex(NewReturnAddrFI, VT);
1790   Chain = DAG.getStore(Chain, dl, RetAddrFrIdx, NewRetAddrFrIdx,
1791                        PseudoSourceValue::getFixedStack(NewReturnAddrFI), 0,
1792                        false, false, 0);
1793   return Chain;
1794 }
1795
1796 SDValue
1797 X86TargetLowering::LowerCall(SDValue Chain, SDValue Callee,
1798                              CallingConv::ID CallConv, bool isVarArg,
1799                              bool &isTailCall,
1800                              const SmallVectorImpl<ISD::OutputArg> &Outs,
1801                              const SmallVectorImpl<ISD::InputArg> &Ins,
1802                              DebugLoc dl, SelectionDAG &DAG,
1803                              SmallVectorImpl<SDValue> &InVals) const {
1804   MachineFunction &MF = DAG.getMachineFunction();
1805   bool Is64Bit        = Subtarget->is64Bit();
1806   bool IsStructRet    = CallIsStructReturn(Outs);
1807   bool IsSibcall      = false;
1808
1809   if (isTailCall) {
1810     // Check if it's really possible to do a tail call.
1811     isTailCall = IsEligibleForTailCallOptimization(Callee, CallConv,
1812                     isVarArg, IsStructRet, MF.getFunction()->hasStructRetAttr(),
1813                                                    Outs, Ins, DAG);
1814
1815     // Sibcalls are automatically detected tailcalls which do not require
1816     // ABI changes.
1817     if (!GuaranteedTailCallOpt && isTailCall)
1818       IsSibcall = true;
1819
1820     if (isTailCall)
1821       ++NumTailCalls;
1822   }
1823
1824   assert(!(isVarArg && IsTailCallConvention(CallConv)) &&
1825          "Var args not supported with calling convention fastcc or ghc");
1826
1827   // Analyze operands of the call, assigning locations to each operand.
1828   SmallVector<CCValAssign, 16> ArgLocs;
1829   CCState CCInfo(CallConv, isVarArg, getTargetMachine(),
1830                  ArgLocs, *DAG.getContext());
1831   CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CallConv));
1832
1833   // Get a count of how many bytes are to be pushed on the stack.
1834   unsigned NumBytes = CCInfo.getNextStackOffset();
1835   if (IsSibcall)
1836     // This is a sibcall. The memory operands are available in caller's
1837     // own caller's stack.
1838     NumBytes = 0;
1839   else if (GuaranteedTailCallOpt && IsTailCallConvention(CallConv))
1840     NumBytes = GetAlignedArgumentStackSize(NumBytes, DAG);
1841
1842   int FPDiff = 0;
1843   if (isTailCall && !IsSibcall) {
1844     // Lower arguments at fp - stackoffset + fpdiff.
1845     unsigned NumBytesCallerPushed =
1846       MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn();
1847     FPDiff = NumBytesCallerPushed - NumBytes;
1848
1849     // Set the delta of movement of the returnaddr stackslot.
1850     // But only set if delta is greater than previous delta.
1851     if (FPDiff < (MF.getInfo<X86MachineFunctionInfo>()->getTCReturnAddrDelta()))
1852       MF.getInfo<X86MachineFunctionInfo>()->setTCReturnAddrDelta(FPDiff);
1853   }
1854
1855   if (!IsSibcall)
1856     Chain = DAG.getCALLSEQ_START(Chain, DAG.getIntPtrConstant(NumBytes, true));
1857
1858   SDValue RetAddrFrIdx;
1859   // Load return adress for tail calls.
1860   if (isTailCall && FPDiff)
1861     Chain = EmitTailCallLoadRetAddr(DAG, RetAddrFrIdx, Chain, isTailCall,
1862                                     Is64Bit, FPDiff, dl);
1863
1864   SmallVector<std::pair<unsigned, SDValue>, 8> RegsToPass;
1865   SmallVector<SDValue, 8> MemOpChains;
1866   SDValue StackPtr;
1867
1868   // Walk the register/memloc assignments, inserting copies/loads.  In the case
1869   // of tail call optimization arguments are handle later.
1870   for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
1871     CCValAssign &VA = ArgLocs[i];
1872     EVT RegVT = VA.getLocVT();
1873     SDValue Arg = Outs[i].Val;
1874     ISD::ArgFlagsTy Flags = Outs[i].Flags;
1875     bool isByVal = Flags.isByVal();
1876
1877     // Promote the value if needed.
1878     switch (VA.getLocInfo()) {
1879     default: llvm_unreachable("Unknown loc info!");
1880     case CCValAssign::Full: break;
1881     case CCValAssign::SExt:
1882       Arg = DAG.getNode(ISD::SIGN_EXTEND, dl, RegVT, Arg);
1883       break;
1884     case CCValAssign::ZExt:
1885       Arg = DAG.getNode(ISD::ZERO_EXTEND, dl, RegVT, Arg);
1886       break;
1887     case CCValAssign::AExt:
1888       if (RegVT.isVector() && RegVT.getSizeInBits() == 128) {
1889         // Special case: passing MMX values in XMM registers.
1890         Arg = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::i64, Arg);
1891         Arg = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2i64, Arg);
1892         Arg = getMOVL(DAG, dl, MVT::v2i64, DAG.getUNDEF(MVT::v2i64), Arg);
1893       } else
1894         Arg = DAG.getNode(ISD::ANY_EXTEND, dl, RegVT, Arg);
1895       break;
1896     case CCValAssign::BCvt:
1897       Arg = DAG.getNode(ISD::BIT_CONVERT, dl, RegVT, Arg);
1898       break;
1899     case CCValAssign::Indirect: {
1900       // Store the argument.
1901       SDValue SpillSlot = DAG.CreateStackTemporary(VA.getValVT());
1902       int FI = cast<FrameIndexSDNode>(SpillSlot)->getIndex();
1903       Chain = DAG.getStore(Chain, dl, Arg, SpillSlot,
1904                            PseudoSourceValue::getFixedStack(FI), 0,
1905                            false, false, 0);
1906       Arg = SpillSlot;
1907       break;
1908     }
1909     }
1910
1911     if (VA.isRegLoc()) {
1912       RegsToPass.push_back(std::make_pair(VA.getLocReg(), Arg));
1913     } else if (!IsSibcall && (!isTailCall || isByVal)) {
1914       assert(VA.isMemLoc());
1915       if (StackPtr.getNode() == 0)
1916         StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr, getPointerTy());
1917       MemOpChains.push_back(LowerMemOpCallTo(Chain, StackPtr, Arg,
1918                                              dl, DAG, VA, Flags));
1919     }
1920   }
1921
1922   if (!MemOpChains.empty())
1923     Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
1924                         &MemOpChains[0], MemOpChains.size());
1925
1926   // Build a sequence of copy-to-reg nodes chained together with token chain
1927   // and flag operands which copy the outgoing args into registers.
1928   SDValue InFlag;
1929   // Tail call byval lowering might overwrite argument registers so in case of
1930   // tail call optimization the copies to registers are lowered later.
1931   if (!isTailCall)
1932     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
1933       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
1934                                RegsToPass[i].second, InFlag);
1935       InFlag = Chain.getValue(1);
1936     }
1937
1938   if (Subtarget->isPICStyleGOT()) {
1939     // ELF / PIC requires GOT in the EBX register before function calls via PLT
1940     // GOT pointer.
1941     if (!isTailCall) {
1942       Chain = DAG.getCopyToReg(Chain, dl, X86::EBX,
1943                                DAG.getNode(X86ISD::GlobalBaseReg,
1944                                            DebugLoc(), getPointerTy()),
1945                                InFlag);
1946       InFlag = Chain.getValue(1);
1947     } else {
1948       // If we are tail calling and generating PIC/GOT style code load the
1949       // address of the callee into ECX. The value in ecx is used as target of
1950       // the tail jump. This is done to circumvent the ebx/callee-saved problem
1951       // for tail calls on PIC/GOT architectures. Normally we would just put the
1952       // address of GOT into ebx and then call target@PLT. But for tail calls
1953       // ebx would be restored (since ebx is callee saved) before jumping to the
1954       // target@PLT.
1955
1956       // Note: The actual moving to ECX is done further down.
1957       GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee);
1958       if (G && !G->getGlobal()->hasHiddenVisibility() &&
1959           !G->getGlobal()->hasProtectedVisibility())
1960         Callee = LowerGlobalAddress(Callee, DAG);
1961       else if (isa<ExternalSymbolSDNode>(Callee))
1962         Callee = LowerExternalSymbol(Callee, DAG);
1963     }
1964   }
1965
1966   if (Is64Bit && isVarArg) {
1967     // From AMD64 ABI document:
1968     // For calls that may call functions that use varargs or stdargs
1969     // (prototype-less calls or calls to functions containing ellipsis (...) in
1970     // the declaration) %al is used as hidden argument to specify the number
1971     // of SSE registers used. The contents of %al do not need to match exactly
1972     // the number of registers, but must be an ubound on the number of SSE
1973     // registers used and is in the range 0 - 8 inclusive.
1974
1975     // FIXME: Verify this on Win64
1976     // Count the number of XMM registers allocated.
1977     static const unsigned XMMArgRegs[] = {
1978       X86::XMM0, X86::XMM1, X86::XMM2, X86::XMM3,
1979       X86::XMM4, X86::XMM5, X86::XMM6, X86::XMM7
1980     };
1981     unsigned NumXMMRegs = CCInfo.getFirstUnallocated(XMMArgRegs, 8);
1982     assert((Subtarget->hasSSE1() || !NumXMMRegs)
1983            && "SSE registers cannot be used when SSE is disabled");
1984
1985     Chain = DAG.getCopyToReg(Chain, dl, X86::AL,
1986                              DAG.getConstant(NumXMMRegs, MVT::i8), InFlag);
1987     InFlag = Chain.getValue(1);
1988   }
1989
1990
1991   // For tail calls lower the arguments to the 'real' stack slot.
1992   if (isTailCall) {
1993     // Force all the incoming stack arguments to be loaded from the stack
1994     // before any new outgoing arguments are stored to the stack, because the
1995     // outgoing stack slots may alias the incoming argument stack slots, and
1996     // the alias isn't otherwise explicit. This is slightly more conservative
1997     // than necessary, because it means that each store effectively depends
1998     // on every argument instead of just those arguments it would clobber.
1999     SDValue ArgChain = DAG.getStackArgumentTokenFactor(Chain);
2000
2001     SmallVector<SDValue, 8> MemOpChains2;
2002     SDValue FIN;
2003     int FI = 0;
2004     // Do not flag preceeding copytoreg stuff together with the following stuff.
2005     InFlag = SDValue();
2006     if (GuaranteedTailCallOpt) {
2007       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2008         CCValAssign &VA = ArgLocs[i];
2009         if (VA.isRegLoc())
2010           continue;
2011         assert(VA.isMemLoc());
2012         SDValue Arg = Outs[i].Val;
2013         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2014         // Create frame index.
2015         int32_t Offset = VA.getLocMemOffset()+FPDiff;
2016         uint32_t OpSize = (VA.getLocVT().getSizeInBits()+7)/8;
2017         FI = MF.getFrameInfo()->CreateFixedObject(OpSize, Offset, true);
2018         FIN = DAG.getFrameIndex(FI, getPointerTy());
2019
2020         if (Flags.isByVal()) {
2021           // Copy relative to framepointer.
2022           SDValue Source = DAG.getIntPtrConstant(VA.getLocMemOffset());
2023           if (StackPtr.getNode() == 0)
2024             StackPtr = DAG.getCopyFromReg(Chain, dl, X86StackPtr,
2025                                           getPointerTy());
2026           Source = DAG.getNode(ISD::ADD, dl, getPointerTy(), StackPtr, Source);
2027
2028           MemOpChains2.push_back(CreateCopyOfByValArgument(Source, FIN,
2029                                                            ArgChain,
2030                                                            Flags, DAG, dl));
2031         } else {
2032           // Store relative to framepointer.
2033           MemOpChains2.push_back(
2034             DAG.getStore(ArgChain, dl, Arg, FIN,
2035                          PseudoSourceValue::getFixedStack(FI), 0,
2036                          false, false, 0));
2037         }
2038       }
2039     }
2040
2041     if (!MemOpChains2.empty())
2042       Chain = DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
2043                           &MemOpChains2[0], MemOpChains2.size());
2044
2045     // Copy arguments to their registers.
2046     for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i) {
2047       Chain = DAG.getCopyToReg(Chain, dl, RegsToPass[i].first,
2048                                RegsToPass[i].second, InFlag);
2049       InFlag = Chain.getValue(1);
2050     }
2051     InFlag =SDValue();
2052
2053     // Store the return address to the appropriate stack slot.
2054     Chain = EmitTailCallStoreRetAddr(DAG, MF, Chain, RetAddrFrIdx, Is64Bit,
2055                                      FPDiff, dl);
2056   }
2057
2058   if (getTargetMachine().getCodeModel() == CodeModel::Large) {
2059     assert(Is64Bit && "Large code model is only legal in 64-bit mode.");
2060     // In the 64-bit large code model, we have to make all calls
2061     // through a register, since the call instruction's 32-bit
2062     // pc-relative offset may not be large enough to hold the whole
2063     // address.
2064   } else if (GlobalAddressSDNode *G = dyn_cast<GlobalAddressSDNode>(Callee)) {
2065     // If the callee is a GlobalAddress node (quite common, every direct call
2066     // is) turn it into a TargetGlobalAddress node so that legalize doesn't hack
2067     // it.
2068
2069     // We should use extra load for direct calls to dllimported functions in
2070     // non-JIT mode.
2071     const GlobalValue *GV = G->getGlobal();
2072     if (!GV->hasDLLImportLinkage()) {
2073       unsigned char OpFlags = 0;
2074
2075       // On ELF targets, in both X86-64 and X86-32 mode, direct calls to
2076       // external symbols most go through the PLT in PIC mode.  If the symbol
2077       // has hidden or protected visibility, or if it is static or local, then
2078       // we don't need to use the PLT - we can directly call it.
2079       if (Subtarget->isTargetELF() &&
2080           getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
2081           GV->hasDefaultVisibility() && !GV->hasLocalLinkage()) {
2082         OpFlags = X86II::MO_PLT;
2083       } else if (Subtarget->isPICStyleStubAny() &&
2084                (GV->isDeclaration() || GV->isWeakForLinker()) &&
2085                Subtarget->getDarwinVers() < 9) {
2086         // PC-relative references to external symbols should go through $stub,
2087         // unless we're building with the leopard linker or later, which
2088         // automatically synthesizes these stubs.
2089         OpFlags = X86II::MO_DARWIN_STUB;
2090       }
2091
2092       Callee = DAG.getTargetGlobalAddress(GV, getPointerTy(),
2093                                           G->getOffset(), OpFlags);
2094     }
2095   } else if (ExternalSymbolSDNode *S = dyn_cast<ExternalSymbolSDNode>(Callee)) {
2096     unsigned char OpFlags = 0;
2097
2098     // On ELF targets, in either X86-64 or X86-32 mode, direct calls to external
2099     // symbols should go through the PLT.
2100     if (Subtarget->isTargetELF() &&
2101         getTargetMachine().getRelocationModel() == Reloc::PIC_) {
2102       OpFlags = X86II::MO_PLT;
2103     } else if (Subtarget->isPICStyleStubAny() &&
2104              Subtarget->getDarwinVers() < 9) {
2105       // PC-relative references to external symbols should go through $stub,
2106       // unless we're building with the leopard linker or later, which
2107       // automatically synthesizes these stubs.
2108       OpFlags = X86II::MO_DARWIN_STUB;
2109     }
2110
2111     Callee = DAG.getTargetExternalSymbol(S->getSymbol(), getPointerTy(),
2112                                          OpFlags);
2113   }
2114
2115   // Returns a chain & a flag for retval copy to use.
2116   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
2117   SmallVector<SDValue, 8> Ops;
2118
2119   if (!IsSibcall && isTailCall) {
2120     Chain = DAG.getCALLSEQ_END(Chain, DAG.getIntPtrConstant(NumBytes, true),
2121                            DAG.getIntPtrConstant(0, true), InFlag);
2122     InFlag = Chain.getValue(1);
2123   }
2124
2125   Ops.push_back(Chain);
2126   Ops.push_back(Callee);
2127
2128   if (isTailCall)
2129     Ops.push_back(DAG.getConstant(FPDiff, MVT::i32));
2130
2131   // Add argument registers to the end of the list so that they are known live
2132   // into the call.
2133   for (unsigned i = 0, e = RegsToPass.size(); i != e; ++i)
2134     Ops.push_back(DAG.getRegister(RegsToPass[i].first,
2135                                   RegsToPass[i].second.getValueType()));
2136
2137   // Add an implicit use GOT pointer in EBX.
2138   if (!isTailCall && Subtarget->isPICStyleGOT())
2139     Ops.push_back(DAG.getRegister(X86::EBX, getPointerTy()));
2140
2141   // Add an implicit use of AL for x86 vararg functions.
2142   if (Is64Bit && isVarArg)
2143     Ops.push_back(DAG.getRegister(X86::AL, MVT::i8));
2144
2145   if (InFlag.getNode())
2146     Ops.push_back(InFlag);
2147
2148   if (isTailCall) {
2149     // We used to do:
2150     //// If this is the first return lowered for this function, add the regs
2151     //// to the liveout set for the function.
2152     // This isn't right, although it's probably harmless on x86; liveouts
2153     // should be computed from returns not tail calls.  Consider a void
2154     // function making a tail call to a function returning int.
2155     return DAG.getNode(X86ISD::TC_RETURN, dl,
2156                        NodeTys, &Ops[0], Ops.size());
2157   }
2158
2159   Chain = DAG.getNode(X86ISD::CALL, dl, NodeTys, &Ops[0], Ops.size());
2160   InFlag = Chain.getValue(1);
2161
2162   // Create the CALLSEQ_END node.
2163   unsigned NumBytesForCalleeToPush;
2164   if (Subtarget->IsCalleePop(isVarArg, CallConv))
2165     NumBytesForCalleeToPush = NumBytes;    // Callee pops everything
2166   else if (!Is64Bit && !IsTailCallConvention(CallConv) && IsStructRet)
2167     // If this is a call to a struct-return function, the callee
2168     // pops the hidden struct pointer, so we have to push it back.
2169     // This is common for Darwin/X86, Linux & Mingw32 targets.
2170     NumBytesForCalleeToPush = 4;
2171   else
2172     NumBytesForCalleeToPush = 0;  // Callee pops nothing.
2173
2174   // Returns a flag for retval copy to use.
2175   if (!IsSibcall) {
2176     Chain = DAG.getCALLSEQ_END(Chain,
2177                                DAG.getIntPtrConstant(NumBytes, true),
2178                                DAG.getIntPtrConstant(NumBytesForCalleeToPush,
2179                                                      true),
2180                                InFlag);
2181     InFlag = Chain.getValue(1);
2182   }
2183
2184   // Handle result values, copying them out of physregs into vregs that we
2185   // return.
2186   return LowerCallResult(Chain, InFlag, CallConv, isVarArg,
2187                          Ins, dl, DAG, InVals);
2188 }
2189
2190
2191 //===----------------------------------------------------------------------===//
2192 //                Fast Calling Convention (tail call) implementation
2193 //===----------------------------------------------------------------------===//
2194
2195 //  Like std call, callee cleans arguments, convention except that ECX is
2196 //  reserved for storing the tail called function address. Only 2 registers are
2197 //  free for argument passing (inreg). Tail call optimization is performed
2198 //  provided:
2199 //                * tailcallopt is enabled
2200 //                * caller/callee are fastcc
2201 //  On X86_64 architecture with GOT-style position independent code only local
2202 //  (within module) calls are supported at the moment.
2203 //  To keep the stack aligned according to platform abi the function
2204 //  GetAlignedArgumentStackSize ensures that argument delta is always multiples
2205 //  of stack alignment. (Dynamic linkers need this - darwin's dyld for example)
2206 //  If a tail called function callee has more arguments than the caller the
2207 //  caller needs to make sure that there is room to move the RETADDR to. This is
2208 //  achieved by reserving an area the size of the argument delta right after the
2209 //  original REtADDR, but before the saved framepointer or the spilled registers
2210 //  e.g. caller(arg1, arg2) calls callee(arg1, arg2,arg3,arg4)
2211 //  stack layout:
2212 //    arg1
2213 //    arg2
2214 //    RETADDR
2215 //    [ new RETADDR
2216 //      move area ]
2217 //    (possible EBP)
2218 //    ESI
2219 //    EDI
2220 //    local1 ..
2221
2222 /// GetAlignedArgumentStackSize - Make the stack size align e.g 16n + 12 aligned
2223 /// for a 16 byte align requirement.
2224 unsigned
2225 X86TargetLowering::GetAlignedArgumentStackSize(unsigned StackSize,
2226                                                SelectionDAG& DAG) const {
2227   MachineFunction &MF = DAG.getMachineFunction();
2228   const TargetMachine &TM = MF.getTarget();
2229   const TargetFrameInfo &TFI = *TM.getFrameInfo();
2230   unsigned StackAlignment = TFI.getStackAlignment();
2231   uint64_t AlignMask = StackAlignment - 1;
2232   int64_t Offset = StackSize;
2233   uint64_t SlotSize = TD->getPointerSize();
2234   if ( (Offset & AlignMask) <= (StackAlignment - SlotSize) ) {
2235     // Number smaller than 12 so just add the difference.
2236     Offset += ((StackAlignment - SlotSize) - (Offset & AlignMask));
2237   } else {
2238     // Mask out lower bits, add stackalignment once plus the 12 bytes.
2239     Offset = ((~AlignMask) & Offset) + StackAlignment +
2240       (StackAlignment-SlotSize);
2241   }
2242   return Offset;
2243 }
2244
2245 /// MatchingStackOffset - Return true if the given stack call argument is
2246 /// already available in the same position (relatively) of the caller's
2247 /// incoming argument stack.
2248 static
2249 bool MatchingStackOffset(SDValue Arg, unsigned Offset, ISD::ArgFlagsTy Flags,
2250                          MachineFrameInfo *MFI, const MachineRegisterInfo *MRI,
2251                          const X86InstrInfo *TII) {
2252   unsigned Bytes = Arg.getValueType().getSizeInBits() / 8;
2253   int FI = INT_MAX;
2254   if (Arg.getOpcode() == ISD::CopyFromReg) {
2255     unsigned VR = cast<RegisterSDNode>(Arg.getOperand(1))->getReg();
2256     if (!VR || TargetRegisterInfo::isPhysicalRegister(VR))
2257       return false;
2258     MachineInstr *Def = MRI->getVRegDef(VR);
2259     if (!Def)
2260       return false;
2261     if (!Flags.isByVal()) {
2262       if (!TII->isLoadFromStackSlot(Def, FI))
2263         return false;
2264     } else {
2265       unsigned Opcode = Def->getOpcode();
2266       if ((Opcode == X86::LEA32r || Opcode == X86::LEA64r) &&
2267           Def->getOperand(1).isFI()) {
2268         FI = Def->getOperand(1).getIndex();
2269         Bytes = Flags.getByValSize();
2270       } else
2271         return false;
2272     }
2273   } else if (LoadSDNode *Ld = dyn_cast<LoadSDNode>(Arg)) {
2274     if (Flags.isByVal())
2275       // ByVal argument is passed in as a pointer but it's now being
2276       // dereferenced. e.g.
2277       // define @foo(%struct.X* %A) {
2278       //   tail call @bar(%struct.X* byval %A)
2279       // }
2280       return false;
2281     SDValue Ptr = Ld->getBasePtr();
2282     FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr);
2283     if (!FINode)
2284       return false;
2285     FI = FINode->getIndex();
2286   } else
2287     return false;
2288
2289   assert(FI != INT_MAX);
2290   if (!MFI->isFixedObjectIndex(FI))
2291     return false;
2292   return Offset == MFI->getObjectOffset(FI) && Bytes == MFI->getObjectSize(FI);
2293 }
2294
2295 /// IsEligibleForTailCallOptimization - Check whether the call is eligible
2296 /// for tail call optimization. Targets which want to do tail call
2297 /// optimization should implement this function.
2298 bool
2299 X86TargetLowering::IsEligibleForTailCallOptimization(SDValue Callee,
2300                                                      CallingConv::ID CalleeCC,
2301                                                      bool isVarArg,
2302                                                      bool isCalleeStructRet,
2303                                                      bool isCallerStructRet,
2304                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
2305                                     const SmallVectorImpl<ISD::InputArg> &Ins,
2306                                                      SelectionDAG& DAG) const {
2307   if (!IsTailCallConvention(CalleeCC) &&
2308       CalleeCC != CallingConv::C)
2309     return false;
2310
2311   // If -tailcallopt is specified, make fastcc functions tail-callable.
2312   const MachineFunction &MF = DAG.getMachineFunction();
2313   const Function *CallerF = DAG.getMachineFunction().getFunction();
2314   CallingConv::ID CallerCC = CallerF->getCallingConv();
2315   bool CCMatch = CallerCC == CalleeCC;
2316
2317   if (GuaranteedTailCallOpt) {
2318     if (IsTailCallConvention(CalleeCC) && CCMatch)
2319       return true;
2320     return false;
2321   }
2322
2323   // Look for obvious safe cases to perform tail call optimization that do not
2324   // require ABI changes. This is what gcc calls sibcall.
2325
2326   // Can't do sibcall if stack needs to be dynamically re-aligned. PEI needs to
2327   // emit a special epilogue.
2328   if (RegInfo->needsStackRealignment(MF))
2329     return false;
2330
2331   // Do not sibcall optimize vararg calls unless the call site is not passing any
2332   // arguments.
2333   if (isVarArg && !Outs.empty())
2334     return false;
2335
2336   // Also avoid sibcall optimization if either caller or callee uses struct
2337   // return semantics.
2338   if (isCalleeStructRet || isCallerStructRet)
2339     return false;
2340
2341   // If the call result is in ST0 / ST1, it needs to be popped off the x87 stack.
2342   // Therefore if it's not used by the call it is not safe to optimize this into
2343   // a sibcall.
2344   bool Unused = false;
2345   for (unsigned i = 0, e = Ins.size(); i != e; ++i) {
2346     if (!Ins[i].Used) {
2347       Unused = true;
2348       break;
2349     }
2350   }
2351   if (Unused) {
2352     SmallVector<CCValAssign, 16> RVLocs;
2353     CCState CCInfo(CalleeCC, false, getTargetMachine(),
2354                    RVLocs, *DAG.getContext());
2355     CCInfo.AnalyzeCallResult(Ins, RetCC_X86);
2356     for (unsigned i = 0, e = RVLocs.size(); i != e; ++i) {
2357       CCValAssign &VA = RVLocs[i];
2358       if (VA.getLocReg() == X86::ST0 || VA.getLocReg() == X86::ST1)
2359         return false;
2360     }
2361   }
2362
2363   // If the calling conventions do not match, then we'd better make sure the
2364   // results are returned in the same way as what the caller expects.
2365   if (!CCMatch) {
2366     SmallVector<CCValAssign, 16> RVLocs1;
2367     CCState CCInfo1(CalleeCC, false, getTargetMachine(),
2368                     RVLocs1, *DAG.getContext());
2369     CCInfo1.AnalyzeCallResult(Ins, RetCC_X86);
2370
2371     SmallVector<CCValAssign, 16> RVLocs2;
2372     CCState CCInfo2(CallerCC, false, getTargetMachine(),
2373                     RVLocs2, *DAG.getContext());
2374     CCInfo2.AnalyzeCallResult(Ins, RetCC_X86);
2375
2376     if (RVLocs1.size() != RVLocs2.size())
2377       return false;
2378     for (unsigned i = 0, e = RVLocs1.size(); i != e; ++i) {
2379       if (RVLocs1[i].isRegLoc() != RVLocs2[i].isRegLoc())
2380         return false;
2381       if (RVLocs1[i].getLocInfo() != RVLocs2[i].getLocInfo())
2382         return false;
2383       if (RVLocs1[i].isRegLoc()) {
2384         if (RVLocs1[i].getLocReg() != RVLocs2[i].getLocReg())
2385           return false;
2386       } else {
2387         if (RVLocs1[i].getLocMemOffset() != RVLocs2[i].getLocMemOffset())
2388           return false;
2389       }
2390     }
2391   }
2392
2393   // If the callee takes no arguments then go on to check the results of the
2394   // call.
2395   if (!Outs.empty()) {
2396     // Check if stack adjustment is needed. For now, do not do this if any
2397     // argument is passed on the stack.
2398     SmallVector<CCValAssign, 16> ArgLocs;
2399     CCState CCInfo(CalleeCC, isVarArg, getTargetMachine(),
2400                    ArgLocs, *DAG.getContext());
2401     CCInfo.AnalyzeCallOperands(Outs, CCAssignFnForNode(CalleeCC));
2402     if (CCInfo.getNextStackOffset()) {
2403       MachineFunction &MF = DAG.getMachineFunction();
2404       if (MF.getInfo<X86MachineFunctionInfo>()->getBytesToPopOnReturn())
2405         return false;
2406       if (Subtarget->isTargetWin64())
2407         // Win64 ABI has additional complications.
2408         return false;
2409
2410       // Check if the arguments are already laid out in the right way as
2411       // the caller's fixed stack objects.
2412       MachineFrameInfo *MFI = MF.getFrameInfo();
2413       const MachineRegisterInfo *MRI = &MF.getRegInfo();
2414       const X86InstrInfo *TII =
2415         ((X86TargetMachine&)getTargetMachine()).getInstrInfo();
2416       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2417         CCValAssign &VA = ArgLocs[i];
2418         SDValue Arg = Outs[i].Val;
2419         ISD::ArgFlagsTy Flags = Outs[i].Flags;
2420         if (VA.getLocInfo() == CCValAssign::Indirect)
2421           return false;
2422         if (!VA.isRegLoc()) {
2423           if (!MatchingStackOffset(Arg, VA.getLocMemOffset(), Flags,
2424                                    MFI, MRI, TII))
2425             return false;
2426         }
2427       }
2428     }
2429
2430     // If the tailcall address may be in a register, then make sure it's
2431     // possible to register allocate for it. In 32-bit, the call address can
2432     // only target EAX, EDX, or ECX since the tail call must be scheduled after
2433     // callee-saved registers are restored. In 64-bit, it's RAX, RCX, RDX, RSI,
2434     // RDI, R8, R9, R11.
2435     if (!isa<GlobalAddressSDNode>(Callee) &&
2436         !isa<ExternalSymbolSDNode>(Callee)) {
2437       unsigned Limit = Subtarget->is64Bit() ? 8 : 3;
2438       unsigned NumInRegs = 0;
2439       for (unsigned i = 0, e = ArgLocs.size(); i != e; ++i) {
2440         CCValAssign &VA = ArgLocs[i];
2441         if (VA.isRegLoc()) {
2442           if (++NumInRegs == Limit)
2443             return false;
2444         }
2445       }
2446     }
2447   }
2448
2449   return true;
2450 }
2451
2452 FastISel *
2453 X86TargetLowering::createFastISel(MachineFunction &mf,
2454                             DenseMap<const Value *, unsigned> &vm,
2455                             DenseMap<const BasicBlock*, MachineBasicBlock*> &bm,
2456                             DenseMap<const AllocaInst *, int> &am,
2457                             std::vector<std::pair<MachineInstr*, unsigned> > &pn
2458 #ifndef NDEBUG
2459                           , SmallSet<const Instruction *, 8> &cil
2460 #endif
2461                                   ) const {
2462   return X86::createFastISel(mf, vm, bm, am, pn
2463 #ifndef NDEBUG
2464                              , cil
2465 #endif
2466                              );
2467 }
2468
2469
2470 //===----------------------------------------------------------------------===//
2471 //                           Other Lowering Hooks
2472 //===----------------------------------------------------------------------===//
2473
2474
2475 SDValue X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) const {
2476   MachineFunction &MF = DAG.getMachineFunction();
2477   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
2478   int ReturnAddrIndex = FuncInfo->getRAIndex();
2479
2480   if (ReturnAddrIndex == 0) {
2481     // Set up a frame object for the return address.
2482     uint64_t SlotSize = TD->getPointerSize();
2483     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(SlotSize, -SlotSize,
2484                                                            false);
2485     FuncInfo->setRAIndex(ReturnAddrIndex);
2486   }
2487
2488   return DAG.getFrameIndex(ReturnAddrIndex, getPointerTy());
2489 }
2490
2491
2492 bool X86::isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
2493                                        bool hasSymbolicDisplacement) {
2494   // Offset should fit into 32 bit immediate field.
2495   if (!isInt<32>(Offset))
2496     return false;
2497
2498   // If we don't have a symbolic displacement - we don't have any extra
2499   // restrictions.
2500   if (!hasSymbolicDisplacement)
2501     return true;
2502
2503   // FIXME: Some tweaks might be needed for medium code model.
2504   if (M != CodeModel::Small && M != CodeModel::Kernel)
2505     return false;
2506
2507   // For small code model we assume that latest object is 16MB before end of 31
2508   // bits boundary. We may also accept pretty large negative constants knowing
2509   // that all objects are in the positive half of address space.
2510   if (M == CodeModel::Small && Offset < 16*1024*1024)
2511     return true;
2512
2513   // For kernel code model we know that all object resist in the negative half
2514   // of 32bits address space. We may not accept negative offsets, since they may
2515   // be just off and we may accept pretty large positive ones.
2516   if (M == CodeModel::Kernel && Offset > 0)
2517     return true;
2518
2519   return false;
2520 }
2521
2522 /// TranslateX86CC - do a one to one translation of a ISD::CondCode to the X86
2523 /// specific condition code, returning the condition code and the LHS/RHS of the
2524 /// comparison to make.
2525 static unsigned TranslateX86CC(ISD::CondCode SetCCOpcode, bool isFP,
2526                                SDValue &LHS, SDValue &RHS, SelectionDAG &DAG) {
2527   if (!isFP) {
2528     if (ConstantSDNode *RHSC = dyn_cast<ConstantSDNode>(RHS)) {
2529       if (SetCCOpcode == ISD::SETGT && RHSC->isAllOnesValue()) {
2530         // X > -1   -> X == 0, jump !sign.
2531         RHS = DAG.getConstant(0, RHS.getValueType());
2532         return X86::COND_NS;
2533       } else if (SetCCOpcode == ISD::SETLT && RHSC->isNullValue()) {
2534         // X < 0   -> X == 0, jump on sign.
2535         return X86::COND_S;
2536       } else if (SetCCOpcode == ISD::SETLT && RHSC->getZExtValue() == 1) {
2537         // X < 1   -> X <= 0
2538         RHS = DAG.getConstant(0, RHS.getValueType());
2539         return X86::COND_LE;
2540       }
2541     }
2542
2543     switch (SetCCOpcode) {
2544     default: llvm_unreachable("Invalid integer condition!");
2545     case ISD::SETEQ:  return X86::COND_E;
2546     case ISD::SETGT:  return X86::COND_G;
2547     case ISD::SETGE:  return X86::COND_GE;
2548     case ISD::SETLT:  return X86::COND_L;
2549     case ISD::SETLE:  return X86::COND_LE;
2550     case ISD::SETNE:  return X86::COND_NE;
2551     case ISD::SETULT: return X86::COND_B;
2552     case ISD::SETUGT: return X86::COND_A;
2553     case ISD::SETULE: return X86::COND_BE;
2554     case ISD::SETUGE: return X86::COND_AE;
2555     }
2556   }
2557
2558   // First determine if it is required or is profitable to flip the operands.
2559
2560   // If LHS is a foldable load, but RHS is not, flip the condition.
2561   if ((ISD::isNON_EXTLoad(LHS.getNode()) && LHS.hasOneUse()) &&
2562       !(ISD::isNON_EXTLoad(RHS.getNode()) && RHS.hasOneUse())) {
2563     SetCCOpcode = getSetCCSwappedOperands(SetCCOpcode);
2564     std::swap(LHS, RHS);
2565   }
2566
2567   switch (SetCCOpcode) {
2568   default: break;
2569   case ISD::SETOLT:
2570   case ISD::SETOLE:
2571   case ISD::SETUGT:
2572   case ISD::SETUGE:
2573     std::swap(LHS, RHS);
2574     break;
2575   }
2576
2577   // On a floating point condition, the flags are set as follows:
2578   // ZF  PF  CF   op
2579   //  0 | 0 | 0 | X > Y
2580   //  0 | 0 | 1 | X < Y
2581   //  1 | 0 | 0 | X == Y
2582   //  1 | 1 | 1 | unordered
2583   switch (SetCCOpcode) {
2584   default: llvm_unreachable("Condcode should be pre-legalized away");
2585   case ISD::SETUEQ:
2586   case ISD::SETEQ:   return X86::COND_E;
2587   case ISD::SETOLT:              // flipped
2588   case ISD::SETOGT:
2589   case ISD::SETGT:   return X86::COND_A;
2590   case ISD::SETOLE:              // flipped
2591   case ISD::SETOGE:
2592   case ISD::SETGE:   return X86::COND_AE;
2593   case ISD::SETUGT:              // flipped
2594   case ISD::SETULT:
2595   case ISD::SETLT:   return X86::COND_B;
2596   case ISD::SETUGE:              // flipped
2597   case ISD::SETULE:
2598   case ISD::SETLE:   return X86::COND_BE;
2599   case ISD::SETONE:
2600   case ISD::SETNE:   return X86::COND_NE;
2601   case ISD::SETUO:   return X86::COND_P;
2602   case ISD::SETO:    return X86::COND_NP;
2603   case ISD::SETOEQ:
2604   case ISD::SETUNE:  return X86::COND_INVALID;
2605   }
2606 }
2607
2608 /// hasFPCMov - is there a floating point cmov for the specific X86 condition
2609 /// code. Current x86 isa includes the following FP cmov instructions:
2610 /// fcmovb, fcomvbe, fcomve, fcmovu, fcmovae, fcmova, fcmovne, fcmovnu.
2611 static bool hasFPCMov(unsigned X86CC) {
2612   switch (X86CC) {
2613   default:
2614     return false;
2615   case X86::COND_B:
2616   case X86::COND_BE:
2617   case X86::COND_E:
2618   case X86::COND_P:
2619   case X86::COND_A:
2620   case X86::COND_AE:
2621   case X86::COND_NE:
2622   case X86::COND_NP:
2623     return true;
2624   }
2625 }
2626
2627 /// isFPImmLegal - Returns true if the target can instruction select the
2628 /// specified FP immediate natively. If false, the legalizer will
2629 /// materialize the FP immediate as a load from a constant pool.
2630 bool X86TargetLowering::isFPImmLegal(const APFloat &Imm, EVT VT) const {
2631   for (unsigned i = 0, e = LegalFPImmediates.size(); i != e; ++i) {
2632     if (Imm.bitwiseIsEqual(LegalFPImmediates[i]))
2633       return true;
2634   }
2635   return false;
2636 }
2637
2638 /// isUndefOrInRange - Return true if Val is undef or if its value falls within
2639 /// the specified range (L, H].
2640 static bool isUndefOrInRange(int Val, int Low, int Hi) {
2641   return (Val < 0) || (Val >= Low && Val < Hi);
2642 }
2643
2644 /// isUndefOrEqual - Val is either less than zero (undef) or equal to the
2645 /// specified value.
2646 static bool isUndefOrEqual(int Val, int CmpVal) {
2647   if (Val < 0 || Val == CmpVal)
2648     return true;
2649   return false;
2650 }
2651
2652 /// isPSHUFDMask - Return true if the node specifies a shuffle of elements that
2653 /// is suitable for input to PSHUFD or PSHUFW.  That is, it doesn't reference
2654 /// the second operand.
2655 static bool isPSHUFDMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2656   if (VT == MVT::v4f32 || VT == MVT::v4i32 || VT == MVT::v4i16)
2657     return (Mask[0] < 4 && Mask[1] < 4 && Mask[2] < 4 && Mask[3] < 4);
2658   if (VT == MVT::v2f64 || VT == MVT::v2i64)
2659     return (Mask[0] < 2 && Mask[1] < 2);
2660   return false;
2661 }
2662
2663 bool X86::isPSHUFDMask(ShuffleVectorSDNode *N) {
2664   SmallVector<int, 8> M;
2665   N->getMask(M);
2666   return ::isPSHUFDMask(M, N->getValueType(0));
2667 }
2668
2669 /// isPSHUFHWMask - Return true if the node specifies a shuffle of elements that
2670 /// is suitable for input to PSHUFHW.
2671 static bool isPSHUFHWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2672   if (VT != MVT::v8i16)
2673     return false;
2674
2675   // Lower quadword copied in order or undef.
2676   for (int i = 0; i != 4; ++i)
2677     if (Mask[i] >= 0 && Mask[i] != i)
2678       return false;
2679
2680   // Upper quadword shuffled.
2681   for (int i = 4; i != 8; ++i)
2682     if (Mask[i] >= 0 && (Mask[i] < 4 || Mask[i] > 7))
2683       return false;
2684
2685   return true;
2686 }
2687
2688 bool X86::isPSHUFHWMask(ShuffleVectorSDNode *N) {
2689   SmallVector<int, 8> M;
2690   N->getMask(M);
2691   return ::isPSHUFHWMask(M, N->getValueType(0));
2692 }
2693
2694 /// isPSHUFLWMask - Return true if the node specifies a shuffle of elements that
2695 /// is suitable for input to PSHUFLW.
2696 static bool isPSHUFLWMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2697   if (VT != MVT::v8i16)
2698     return false;
2699
2700   // Upper quadword copied in order.
2701   for (int i = 4; i != 8; ++i)
2702     if (Mask[i] >= 0 && Mask[i] != i)
2703       return false;
2704
2705   // Lower quadword shuffled.
2706   for (int i = 0; i != 4; ++i)
2707     if (Mask[i] >= 4)
2708       return false;
2709
2710   return true;
2711 }
2712
2713 bool X86::isPSHUFLWMask(ShuffleVectorSDNode *N) {
2714   SmallVector<int, 8> M;
2715   N->getMask(M);
2716   return ::isPSHUFLWMask(M, N->getValueType(0));
2717 }
2718
2719 /// isPALIGNRMask - Return true if the node specifies a shuffle of elements that
2720 /// is suitable for input to PALIGNR.
2721 static bool isPALIGNRMask(const SmallVectorImpl<int> &Mask, EVT VT,
2722                           bool hasSSSE3) {
2723   int i, e = VT.getVectorNumElements();
2724
2725   // Do not handle v2i64 / v2f64 shuffles with palignr.
2726   if (e < 4 || !hasSSSE3)
2727     return false;
2728
2729   for (i = 0; i != e; ++i)
2730     if (Mask[i] >= 0)
2731       break;
2732
2733   // All undef, not a palignr.
2734   if (i == e)
2735     return false;
2736
2737   // Determine if it's ok to perform a palignr with only the LHS, since we
2738   // don't have access to the actual shuffle elements to see if RHS is undef.
2739   bool Unary = Mask[i] < (int)e;
2740   bool NeedsUnary = false;
2741
2742   int s = Mask[i] - i;
2743
2744   // Check the rest of the elements to see if they are consecutive.
2745   for (++i; i != e; ++i) {
2746     int m = Mask[i];
2747     if (m < 0)
2748       continue;
2749
2750     Unary = Unary && (m < (int)e);
2751     NeedsUnary = NeedsUnary || (m < s);
2752
2753     if (NeedsUnary && !Unary)
2754       return false;
2755     if (Unary && m != ((s+i) & (e-1)))
2756       return false;
2757     if (!Unary && m != (s+i))
2758       return false;
2759   }
2760   return true;
2761 }
2762
2763 bool X86::isPALIGNRMask(ShuffleVectorSDNode *N) {
2764   SmallVector<int, 8> M;
2765   N->getMask(M);
2766   return ::isPALIGNRMask(M, N->getValueType(0), true);
2767 }
2768
2769 /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
2770 /// specifies a shuffle of elements that is suitable for input to SHUFP*.
2771 static bool isSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2772   int NumElems = VT.getVectorNumElements();
2773   if (NumElems != 2 && NumElems != 4)
2774     return false;
2775
2776   int Half = NumElems / 2;
2777   for (int i = 0; i < Half; ++i)
2778     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2779       return false;
2780   for (int i = Half; i < NumElems; ++i)
2781     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2782       return false;
2783
2784   return true;
2785 }
2786
2787 bool X86::isSHUFPMask(ShuffleVectorSDNode *N) {
2788   SmallVector<int, 8> M;
2789   N->getMask(M);
2790   return ::isSHUFPMask(M, N->getValueType(0));
2791 }
2792
2793 /// isCommutedSHUFP - Returns true if the shuffle mask is exactly
2794 /// the reverse of what x86 shuffles want. x86 shuffles requires the lower
2795 /// half elements to come from vector 1 (which would equal the dest.) and
2796 /// the upper half to come from vector 2.
2797 static bool isCommutedSHUFPMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2798   int NumElems = VT.getVectorNumElements();
2799
2800   if (NumElems != 2 && NumElems != 4)
2801     return false;
2802
2803   int Half = NumElems / 2;
2804   for (int i = 0; i < Half; ++i)
2805     if (!isUndefOrInRange(Mask[i], NumElems, NumElems*2))
2806       return false;
2807   for (int i = Half; i < NumElems; ++i)
2808     if (!isUndefOrInRange(Mask[i], 0, NumElems))
2809       return false;
2810   return true;
2811 }
2812
2813 static bool isCommutedSHUFP(ShuffleVectorSDNode *N) {
2814   SmallVector<int, 8> M;
2815   N->getMask(M);
2816   return isCommutedSHUFPMask(M, N->getValueType(0));
2817 }
2818
2819 /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
2820 /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
2821 bool X86::isMOVHLPSMask(ShuffleVectorSDNode *N) {
2822   if (N->getValueType(0).getVectorNumElements() != 4)
2823     return false;
2824
2825   // Expect bit0 == 6, bit1 == 7, bit2 == 2, bit3 == 3
2826   return isUndefOrEqual(N->getMaskElt(0), 6) &&
2827          isUndefOrEqual(N->getMaskElt(1), 7) &&
2828          isUndefOrEqual(N->getMaskElt(2), 2) &&
2829          isUndefOrEqual(N->getMaskElt(3), 3);
2830 }
2831
2832 /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
2833 /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
2834 /// <2, 3, 2, 3>
2835 bool X86::isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N) {
2836   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2837
2838   if (NumElems != 4)
2839     return false;
2840
2841   return isUndefOrEqual(N->getMaskElt(0), 2) &&
2842   isUndefOrEqual(N->getMaskElt(1), 3) &&
2843   isUndefOrEqual(N->getMaskElt(2), 2) &&
2844   isUndefOrEqual(N->getMaskElt(3), 3);
2845 }
2846
2847 /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
2848 /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
2849 bool X86::isMOVLPMask(ShuffleVectorSDNode *N) {
2850   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2851
2852   if (NumElems != 2 && NumElems != 4)
2853     return false;
2854
2855   for (unsigned i = 0; i < NumElems/2; ++i)
2856     if (!isUndefOrEqual(N->getMaskElt(i), i + NumElems))
2857       return false;
2858
2859   for (unsigned i = NumElems/2; i < NumElems; ++i)
2860     if (!isUndefOrEqual(N->getMaskElt(i), i))
2861       return false;
2862
2863   return true;
2864 }
2865
2866 /// isMOVLHPSMask - Return true if the specified VECTOR_SHUFFLE operand
2867 /// specifies a shuffle of elements that is suitable for input to MOVLHPS.
2868 bool X86::isMOVLHPSMask(ShuffleVectorSDNode *N) {
2869   unsigned NumElems = N->getValueType(0).getVectorNumElements();
2870
2871   if (NumElems != 2 && NumElems != 4)
2872     return false;
2873
2874   for (unsigned i = 0; i < NumElems/2; ++i)
2875     if (!isUndefOrEqual(N->getMaskElt(i), i))
2876       return false;
2877
2878   for (unsigned i = 0; i < NumElems/2; ++i)
2879     if (!isUndefOrEqual(N->getMaskElt(i + NumElems/2), i + NumElems))
2880       return false;
2881
2882   return true;
2883 }
2884
2885 /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
2886 /// specifies a shuffle of elements that is suitable for input to UNPCKL.
2887 static bool isUNPCKLMask(const SmallVectorImpl<int> &Mask, EVT VT,
2888                          bool V2IsSplat = false) {
2889   int NumElts = VT.getVectorNumElements();
2890   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2891     return false;
2892
2893   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2894     int BitI  = Mask[i];
2895     int BitI1 = Mask[i+1];
2896     if (!isUndefOrEqual(BitI, j))
2897       return false;
2898     if (V2IsSplat) {
2899       if (!isUndefOrEqual(BitI1, NumElts))
2900         return false;
2901     } else {
2902       if (!isUndefOrEqual(BitI1, j + NumElts))
2903         return false;
2904     }
2905   }
2906   return true;
2907 }
2908
2909 bool X86::isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2910   SmallVector<int, 8> M;
2911   N->getMask(M);
2912   return ::isUNPCKLMask(M, N->getValueType(0), V2IsSplat);
2913 }
2914
2915 /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
2916 /// specifies a shuffle of elements that is suitable for input to UNPCKH.
2917 static bool isUNPCKHMask(const SmallVectorImpl<int> &Mask, EVT VT,
2918                          bool V2IsSplat = false) {
2919   int NumElts = VT.getVectorNumElements();
2920   if (NumElts != 2 && NumElts != 4 && NumElts != 8 && NumElts != 16)
2921     return false;
2922
2923   for (int i = 0, j = 0; i != NumElts; i += 2, ++j) {
2924     int BitI  = Mask[i];
2925     int BitI1 = Mask[i+1];
2926     if (!isUndefOrEqual(BitI, j + NumElts/2))
2927       return false;
2928     if (V2IsSplat) {
2929       if (isUndefOrEqual(BitI1, NumElts))
2930         return false;
2931     } else {
2932       if (!isUndefOrEqual(BitI1, j + NumElts/2 + NumElts))
2933         return false;
2934     }
2935   }
2936   return true;
2937 }
2938
2939 bool X86::isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat) {
2940   SmallVector<int, 8> M;
2941   N->getMask(M);
2942   return ::isUNPCKHMask(M, N->getValueType(0), V2IsSplat);
2943 }
2944
2945 /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
2946 /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
2947 /// <0, 0, 1, 1>
2948 static bool isUNPCKL_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2949   int NumElems = VT.getVectorNumElements();
2950   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2951     return false;
2952
2953   for (int i = 0, j = 0; i != NumElems; i += 2, ++j) {
2954     int BitI  = Mask[i];
2955     int BitI1 = Mask[i+1];
2956     if (!isUndefOrEqual(BitI, j))
2957       return false;
2958     if (!isUndefOrEqual(BitI1, j))
2959       return false;
2960   }
2961   return true;
2962 }
2963
2964 bool X86::isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N) {
2965   SmallVector<int, 8> M;
2966   N->getMask(M);
2967   return ::isUNPCKL_v_undef_Mask(M, N->getValueType(0));
2968 }
2969
2970 /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
2971 /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
2972 /// <2, 2, 3, 3>
2973 static bool isUNPCKH_v_undef_Mask(const SmallVectorImpl<int> &Mask, EVT VT) {
2974   int NumElems = VT.getVectorNumElements();
2975   if (NumElems != 2 && NumElems != 4 && NumElems != 8 && NumElems != 16)
2976     return false;
2977
2978   for (int i = 0, j = NumElems / 2; i != NumElems; i += 2, ++j) {
2979     int BitI  = Mask[i];
2980     int BitI1 = Mask[i+1];
2981     if (!isUndefOrEqual(BitI, j))
2982       return false;
2983     if (!isUndefOrEqual(BitI1, j))
2984       return false;
2985   }
2986   return true;
2987 }
2988
2989 bool X86::isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N) {
2990   SmallVector<int, 8> M;
2991   N->getMask(M);
2992   return ::isUNPCKH_v_undef_Mask(M, N->getValueType(0));
2993 }
2994
2995 /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
2996 /// specifies a shuffle of elements that is suitable for input to MOVSS,
2997 /// MOVSD, and MOVD, i.e. setting the lowest element.
2998 static bool isMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT) {
2999   if (VT.getVectorElementType().getSizeInBits() < 32)
3000     return false;
3001
3002   int NumElts = VT.getVectorNumElements();
3003
3004   if (!isUndefOrEqual(Mask[0], NumElts))
3005     return false;
3006
3007   for (int i = 1; i < NumElts; ++i)
3008     if (!isUndefOrEqual(Mask[i], i))
3009       return false;
3010
3011   return true;
3012 }
3013
3014 bool X86::isMOVLMask(ShuffleVectorSDNode *N) {
3015   SmallVector<int, 8> M;
3016   N->getMask(M);
3017   return ::isMOVLMask(M, N->getValueType(0));
3018 }
3019
3020 /// isCommutedMOVL - Returns true if the shuffle mask is except the reverse
3021 /// of what x86 movss want. X86 movs requires the lowest  element to be lowest
3022 /// element of vector 2 and the other elements to come from vector 1 in order.
3023 static bool isCommutedMOVLMask(const SmallVectorImpl<int> &Mask, EVT VT,
3024                                bool V2IsSplat = false, bool V2IsUndef = false) {
3025   int NumOps = VT.getVectorNumElements();
3026   if (NumOps != 2 && NumOps != 4 && NumOps != 8 && NumOps != 16)
3027     return false;
3028
3029   if (!isUndefOrEqual(Mask[0], 0))
3030     return false;
3031
3032   for (int i = 1; i < NumOps; ++i)
3033     if (!(isUndefOrEqual(Mask[i], i+NumOps) ||
3034           (V2IsUndef && isUndefOrInRange(Mask[i], NumOps, NumOps*2)) ||
3035           (V2IsSplat && isUndefOrEqual(Mask[i], NumOps))))
3036       return false;
3037
3038   return true;
3039 }
3040
3041 static bool isCommutedMOVL(ShuffleVectorSDNode *N, bool V2IsSplat = false,
3042                            bool V2IsUndef = false) {
3043   SmallVector<int, 8> M;
3044   N->getMask(M);
3045   return isCommutedMOVLMask(M, N->getValueType(0), V2IsSplat, V2IsUndef);
3046 }
3047
3048 /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3049 /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
3050 bool X86::isMOVSHDUPMask(ShuffleVectorSDNode *N) {
3051   if (N->getValueType(0).getVectorNumElements() != 4)
3052     return false;
3053
3054   // Expect 1, 1, 3, 3
3055   for (unsigned i = 0; i < 2; ++i) {
3056     int Elt = N->getMaskElt(i);
3057     if (Elt >= 0 && Elt != 1)
3058       return false;
3059   }
3060
3061   bool HasHi = false;
3062   for (unsigned i = 2; i < 4; ++i) {
3063     int Elt = N->getMaskElt(i);
3064     if (Elt >= 0 && Elt != 3)
3065       return false;
3066     if (Elt == 3)
3067       HasHi = true;
3068   }
3069   // Don't use movshdup if it can be done with a shufps.
3070   // FIXME: verify that matching u, u, 3, 3 is what we want.
3071   return HasHi;
3072 }
3073
3074 /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3075 /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
3076 bool X86::isMOVSLDUPMask(ShuffleVectorSDNode *N) {
3077   if (N->getValueType(0).getVectorNumElements() != 4)
3078     return false;
3079
3080   // Expect 0, 0, 2, 2
3081   for (unsigned i = 0; i < 2; ++i)
3082     if (N->getMaskElt(i) > 0)
3083       return false;
3084
3085   bool HasHi = false;
3086   for (unsigned i = 2; i < 4; ++i) {
3087     int Elt = N->getMaskElt(i);
3088     if (Elt >= 0 && Elt != 2)
3089       return false;
3090     if (Elt == 2)
3091       HasHi = true;
3092   }
3093   // Don't use movsldup if it can be done with a shufps.
3094   return HasHi;
3095 }
3096
3097 /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
3098 /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
3099 bool X86::isMOVDDUPMask(ShuffleVectorSDNode *N) {
3100   int e = N->getValueType(0).getVectorNumElements() / 2;
3101
3102   for (int i = 0; i < e; ++i)
3103     if (!isUndefOrEqual(N->getMaskElt(i), i))
3104       return false;
3105   for (int i = 0; i < e; ++i)
3106     if (!isUndefOrEqual(N->getMaskElt(e+i), i))
3107       return false;
3108   return true;
3109 }
3110
3111 /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
3112 /// the specified VECTOR_SHUFFLE mask with PSHUF* and SHUFP* instructions.
3113 unsigned X86::getShuffleSHUFImmediate(SDNode *N) {
3114   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3115   int NumOperands = SVOp->getValueType(0).getVectorNumElements();
3116
3117   unsigned Shift = (NumOperands == 4) ? 2 : 1;
3118   unsigned Mask = 0;
3119   for (int i = 0; i < NumOperands; ++i) {
3120     int Val = SVOp->getMaskElt(NumOperands-i-1);
3121     if (Val < 0) Val = 0;
3122     if (Val >= NumOperands) Val -= NumOperands;
3123     Mask |= Val;
3124     if (i != NumOperands - 1)
3125       Mask <<= Shift;
3126   }
3127   return Mask;
3128 }
3129
3130 /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
3131 /// the specified VECTOR_SHUFFLE mask with the PSHUFHW instruction.
3132 unsigned X86::getShufflePSHUFHWImmediate(SDNode *N) {
3133   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3134   unsigned Mask = 0;
3135   // 8 nodes, but we only care about the last 4.
3136   for (unsigned i = 7; i >= 4; --i) {
3137     int Val = SVOp->getMaskElt(i);
3138     if (Val >= 0)
3139       Mask |= (Val - 4);
3140     if (i != 4)
3141       Mask <<= 2;
3142   }
3143   return Mask;
3144 }
3145
3146 /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
3147 /// the specified VECTOR_SHUFFLE mask with the PSHUFLW instruction.
3148 unsigned X86::getShufflePSHUFLWImmediate(SDNode *N) {
3149   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3150   unsigned Mask = 0;
3151   // 8 nodes, but we only care about the first 4.
3152   for (int i = 3; i >= 0; --i) {
3153     int Val = SVOp->getMaskElt(i);
3154     if (Val >= 0)
3155       Mask |= Val;
3156     if (i != 0)
3157       Mask <<= 2;
3158   }
3159   return Mask;
3160 }
3161
3162 /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
3163 /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
3164 unsigned X86::getShufflePALIGNRImmediate(SDNode *N) {
3165   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(N);
3166   EVT VVT = N->getValueType(0);
3167   unsigned EltSize = VVT.getVectorElementType().getSizeInBits() >> 3;
3168   int Val = 0;
3169
3170   unsigned i, e;
3171   for (i = 0, e = VVT.getVectorNumElements(); i != e; ++i) {
3172     Val = SVOp->getMaskElt(i);
3173     if (Val >= 0)
3174       break;
3175   }
3176   return (Val - i) * EltSize;
3177 }
3178
3179 /// isZeroNode - Returns true if Elt is a constant zero or a floating point
3180 /// constant +0.0.
3181 bool X86::isZeroNode(SDValue Elt) {
3182   return ((isa<ConstantSDNode>(Elt) &&
3183            cast<ConstantSDNode>(Elt)->isNullValue()) ||
3184           (isa<ConstantFPSDNode>(Elt) &&
3185            cast<ConstantFPSDNode>(Elt)->getValueAPF().isPosZero()));
3186 }
3187
3188 /// CommuteVectorShuffle - Swap vector_shuffle operands as well as values in
3189 /// their permute mask.
3190 static SDValue CommuteVectorShuffle(ShuffleVectorSDNode *SVOp,
3191                                     SelectionDAG &DAG) {
3192   EVT VT = SVOp->getValueType(0);
3193   unsigned NumElems = VT.getVectorNumElements();
3194   SmallVector<int, 8> MaskVec;
3195
3196   for (unsigned i = 0; i != NumElems; ++i) {
3197     int idx = SVOp->getMaskElt(i);
3198     if (idx < 0)
3199       MaskVec.push_back(idx);
3200     else if (idx < (int)NumElems)
3201       MaskVec.push_back(idx + NumElems);
3202     else
3203       MaskVec.push_back(idx - NumElems);
3204   }
3205   return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(1),
3206                               SVOp->getOperand(0), &MaskVec[0]);
3207 }
3208
3209 /// CommuteVectorShuffleMask - Change values in a shuffle permute mask assuming
3210 /// the two vector operands have swapped position.
3211 static void CommuteVectorShuffleMask(SmallVectorImpl<int> &Mask, EVT VT) {
3212   unsigned NumElems = VT.getVectorNumElements();
3213   for (unsigned i = 0; i != NumElems; ++i) {
3214     int idx = Mask[i];
3215     if (idx < 0)
3216       continue;
3217     else if (idx < (int)NumElems)
3218       Mask[i] = idx + NumElems;
3219     else
3220       Mask[i] = idx - NumElems;
3221   }
3222 }
3223
3224 /// ShouldXformToMOVHLPS - Return true if the node should be transformed to
3225 /// match movhlps. The lower half elements should come from upper half of
3226 /// V1 (and in order), and the upper half elements should come from the upper
3227 /// half of V2 (and in order).
3228 static bool ShouldXformToMOVHLPS(ShuffleVectorSDNode *Op) {
3229   if (Op->getValueType(0).getVectorNumElements() != 4)
3230     return false;
3231   for (unsigned i = 0, e = 2; i != e; ++i)
3232     if (!isUndefOrEqual(Op->getMaskElt(i), i+2))
3233       return false;
3234   for (unsigned i = 2; i != 4; ++i)
3235     if (!isUndefOrEqual(Op->getMaskElt(i), i+4))
3236       return false;
3237   return true;
3238 }
3239
3240 /// isScalarLoadToVector - Returns true if the node is a scalar load that
3241 /// is promoted to a vector. It also returns the LoadSDNode by reference if
3242 /// required.
3243 static bool isScalarLoadToVector(SDNode *N, LoadSDNode **LD = NULL) {
3244   if (N->getOpcode() != ISD::SCALAR_TO_VECTOR)
3245     return false;
3246   N = N->getOperand(0).getNode();
3247   if (!ISD::isNON_EXTLoad(N))
3248     return false;
3249   if (LD)
3250     *LD = cast<LoadSDNode>(N);
3251   return true;
3252 }
3253
3254 /// ShouldXformToMOVLP{S|D} - Return true if the node should be transformed to
3255 /// match movlp{s|d}. The lower half elements should come from lower half of
3256 /// V1 (and in order), and the upper half elements should come from the upper
3257 /// half of V2 (and in order). And since V1 will become the source of the
3258 /// MOVLP, it must be either a vector load or a scalar load to vector.
3259 static bool ShouldXformToMOVLP(SDNode *V1, SDNode *V2,
3260                                ShuffleVectorSDNode *Op) {
3261   if (!ISD::isNON_EXTLoad(V1) && !isScalarLoadToVector(V1))
3262     return false;
3263   // Is V2 is a vector load, don't do this transformation. We will try to use
3264   // load folding shufps op.
3265   if (ISD::isNON_EXTLoad(V2))
3266     return false;
3267
3268   unsigned NumElems = Op->getValueType(0).getVectorNumElements();
3269
3270   if (NumElems != 2 && NumElems != 4)
3271     return false;
3272   for (unsigned i = 0, e = NumElems/2; i != e; ++i)
3273     if (!isUndefOrEqual(Op->getMaskElt(i), i))
3274       return false;
3275   for (unsigned i = NumElems/2; i != NumElems; ++i)
3276     if (!isUndefOrEqual(Op->getMaskElt(i), i+NumElems))
3277       return false;
3278   return true;
3279 }
3280
3281 /// isSplatVector - Returns true if N is a BUILD_VECTOR node whose elements are
3282 /// all the same.
3283 static bool isSplatVector(SDNode *N) {
3284   if (N->getOpcode() != ISD::BUILD_VECTOR)
3285     return false;
3286
3287   SDValue SplatValue = N->getOperand(0);
3288   for (unsigned i = 1, e = N->getNumOperands(); i != e; ++i)
3289     if (N->getOperand(i) != SplatValue)
3290       return false;
3291   return true;
3292 }
3293
3294 /// isZeroShuffle - Returns true if N is a VECTOR_SHUFFLE that can be resolved
3295 /// to an zero vector.
3296 /// FIXME: move to dag combiner / method on ShuffleVectorSDNode
3297 static bool isZeroShuffle(ShuffleVectorSDNode *N) {
3298   SDValue V1 = N->getOperand(0);
3299   SDValue V2 = N->getOperand(1);
3300   unsigned NumElems = N->getValueType(0).getVectorNumElements();
3301   for (unsigned i = 0; i != NumElems; ++i) {
3302     int Idx = N->getMaskElt(i);
3303     if (Idx >= (int)NumElems) {
3304       unsigned Opc = V2.getOpcode();
3305       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V2.getNode()))
3306         continue;
3307       if (Opc != ISD::BUILD_VECTOR ||
3308           !X86::isZeroNode(V2.getOperand(Idx-NumElems)))
3309         return false;
3310     } else if (Idx >= 0) {
3311       unsigned Opc = V1.getOpcode();
3312       if (Opc == ISD::UNDEF || ISD::isBuildVectorAllZeros(V1.getNode()))
3313         continue;
3314       if (Opc != ISD::BUILD_VECTOR ||
3315           !X86::isZeroNode(V1.getOperand(Idx)))
3316         return false;
3317     }
3318   }
3319   return true;
3320 }
3321
3322 /// getZeroVector - Returns a vector of specified type with all zero elements.
3323 ///
3324 static SDValue getZeroVector(EVT VT, bool HasSSE2, SelectionDAG &DAG,
3325                              DebugLoc dl) {
3326   assert(VT.isVector() && "Expected a vector type");
3327
3328   // Always build zero vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3329   // type.  This ensures they get CSE'd.
3330   SDValue Vec;
3331   if (VT.getSizeInBits() == 64) { // MMX
3332     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3333     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3334   } else if (HasSSE2) {  // SSE2
3335     SDValue Cst = DAG.getTargetConstant(0, MVT::i32);
3336     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3337   } else { // SSE1
3338     SDValue Cst = DAG.getTargetConstantFP(+0.0, MVT::f32);
3339     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4f32, Cst, Cst, Cst, Cst);
3340   }
3341   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3342 }
3343
3344 /// getOnesVector - Returns a vector of specified type with all bits set.
3345 ///
3346 static SDValue getOnesVector(EVT VT, SelectionDAG &DAG, DebugLoc dl) {
3347   assert(VT.isVector() && "Expected a vector type");
3348
3349   // Always build ones vectors as <4 x i32> or <2 x i32> bitcasted to their dest
3350   // type.  This ensures they get CSE'd.
3351   SDValue Cst = DAG.getTargetConstant(~0U, MVT::i32);
3352   SDValue Vec;
3353   if (VT.getSizeInBits() == 64)  // MMX
3354     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v2i32, Cst, Cst);
3355   else                                              // SSE
3356     Vec = DAG.getNode(ISD::BUILD_VECTOR, dl, MVT::v4i32, Cst, Cst, Cst, Cst);
3357   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Vec);
3358 }
3359
3360
3361 /// NormalizeMask - V2 is a splat, modify the mask (if needed) so all elements
3362 /// that point to V2 points to its first element.
3363 static SDValue NormalizeMask(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
3364   EVT VT = SVOp->getValueType(0);
3365   unsigned NumElems = VT.getVectorNumElements();
3366
3367   bool Changed = false;
3368   SmallVector<int, 8> MaskVec;
3369   SVOp->getMask(MaskVec);
3370
3371   for (unsigned i = 0; i != NumElems; ++i) {
3372     if (MaskVec[i] > (int)NumElems) {
3373       MaskVec[i] = NumElems;
3374       Changed = true;
3375     }
3376   }
3377   if (Changed)
3378     return DAG.getVectorShuffle(VT, SVOp->getDebugLoc(), SVOp->getOperand(0),
3379                                 SVOp->getOperand(1), &MaskVec[0]);
3380   return SDValue(SVOp, 0);
3381 }
3382
3383 /// getMOVLMask - Returns a vector_shuffle mask for an movs{s|d}, movd
3384 /// operation of specified width.
3385 static SDValue getMOVL(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3386                        SDValue V2) {
3387   unsigned NumElems = VT.getVectorNumElements();
3388   SmallVector<int, 8> Mask;
3389   Mask.push_back(NumElems);
3390   for (unsigned i = 1; i != NumElems; ++i)
3391     Mask.push_back(i);
3392   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3393 }
3394
3395 /// getUnpackl - Returns a vector_shuffle node for an unpackl operation.
3396 static SDValue getUnpackl(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3397                           SDValue V2) {
3398   unsigned NumElems = VT.getVectorNumElements();
3399   SmallVector<int, 8> Mask;
3400   for (unsigned i = 0, e = NumElems/2; i != e; ++i) {
3401     Mask.push_back(i);
3402     Mask.push_back(i + NumElems);
3403   }
3404   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3405 }
3406
3407 /// getUnpackhMask - Returns a vector_shuffle node for an unpackh operation.
3408 static SDValue getUnpackh(SelectionDAG &DAG, DebugLoc dl, EVT VT, SDValue V1,
3409                           SDValue V2) {
3410   unsigned NumElems = VT.getVectorNumElements();
3411   unsigned Half = NumElems/2;
3412   SmallVector<int, 8> Mask;
3413   for (unsigned i = 0; i != Half; ++i) {
3414     Mask.push_back(i + Half);
3415     Mask.push_back(i + NumElems + Half);
3416   }
3417   return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask[0]);
3418 }
3419
3420 /// PromoteSplat - Promote a splat of v4f32, v8i16 or v16i8 to v4i32.
3421 static SDValue PromoteSplat(ShuffleVectorSDNode *SV, SelectionDAG &DAG,
3422                             bool HasSSE2) {
3423   if (SV->getValueType(0).getVectorNumElements() <= 4)
3424     return SDValue(SV, 0);
3425
3426   EVT PVT = MVT::v4f32;
3427   EVT VT = SV->getValueType(0);
3428   DebugLoc dl = SV->getDebugLoc();
3429   SDValue V1 = SV->getOperand(0);
3430   int NumElems = VT.getVectorNumElements();
3431   int EltNo = SV->getSplatIndex();
3432
3433   // unpack elements to the correct location
3434   while (NumElems > 4) {
3435     if (EltNo < NumElems/2) {
3436       V1 = getUnpackl(DAG, dl, VT, V1, V1);
3437     } else {
3438       V1 = getUnpackh(DAG, dl, VT, V1, V1);
3439       EltNo -= NumElems/2;
3440     }
3441     NumElems >>= 1;
3442   }
3443
3444   // Perform the splat.
3445   int SplatMask[4] = { EltNo, EltNo, EltNo, EltNo };
3446   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, PVT, V1);
3447   V1 = DAG.getVectorShuffle(PVT, dl, V1, DAG.getUNDEF(PVT), &SplatMask[0]);
3448   return DAG.getNode(ISD::BIT_CONVERT, dl, VT, V1);
3449 }
3450
3451 /// getShuffleVectorZeroOrUndef - Return a vector_shuffle of the specified
3452 /// vector of zero or undef vector.  This produces a shuffle where the low
3453 /// element of V2 is swizzled into the zero/undef vector, landing at element
3454 /// Idx.  This produces a shuffle mask like 4,1,2,3 (idx=0) or  0,1,2,4 (idx=3).
3455 static SDValue getShuffleVectorZeroOrUndef(SDValue V2, unsigned Idx,
3456                                              bool isZero, bool HasSSE2,
3457                                              SelectionDAG &DAG) {
3458   EVT VT = V2.getValueType();
3459   SDValue V1 = isZero
3460     ? getZeroVector(VT, HasSSE2, DAG, V2.getDebugLoc()) : DAG.getUNDEF(VT);
3461   unsigned NumElems = VT.getVectorNumElements();
3462   SmallVector<int, 16> MaskVec;
3463   for (unsigned i = 0; i != NumElems; ++i)
3464     // If this is the insertion idx, put the low elt of V2 here.
3465     MaskVec.push_back(i == Idx ? NumElems : i);
3466   return DAG.getVectorShuffle(VT, V2.getDebugLoc(), V1, V2, &MaskVec[0]);
3467 }
3468
3469 /// getNumOfConsecutiveZeros - Return the number of elements in a result of
3470 /// a shuffle that is zero.
3471 static
3472 unsigned getNumOfConsecutiveZeros(ShuffleVectorSDNode *SVOp, int NumElems,
3473                                   bool Low, SelectionDAG &DAG) {
3474   unsigned NumZeros = 0;
3475   for (int i = 0; i < NumElems; ++i) {
3476     unsigned Index = Low ? i : NumElems-i-1;
3477     int Idx = SVOp->getMaskElt(Index);
3478     if (Idx < 0) {
3479       ++NumZeros;
3480       continue;
3481     }
3482     SDValue Elt = DAG.getShuffleScalarElt(SVOp, Index);
3483     if (Elt.getNode() && X86::isZeroNode(Elt))
3484       ++NumZeros;
3485     else
3486       break;
3487   }
3488   return NumZeros;
3489 }
3490
3491 /// isVectorShift - Returns true if the shuffle can be implemented as a
3492 /// logical left or right shift of a vector.
3493 /// FIXME: split into pslldqi, psrldqi, palignr variants.
3494 static bool isVectorShift(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG,
3495                           bool &isLeft, SDValue &ShVal, unsigned &ShAmt) {
3496   unsigned NumElems = SVOp->getValueType(0).getVectorNumElements();
3497
3498   isLeft = true;
3499   unsigned NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, true, DAG);
3500   if (!NumZeros) {
3501     isLeft = false;
3502     NumZeros = getNumOfConsecutiveZeros(SVOp, NumElems, false, DAG);
3503     if (!NumZeros)
3504       return false;
3505   }
3506   bool SeenV1 = false;
3507   bool SeenV2 = false;
3508   for (unsigned i = NumZeros; i < NumElems; ++i) {
3509     unsigned Val = isLeft ? (i - NumZeros) : i;
3510     int Idx_ = SVOp->getMaskElt(isLeft ? i : (i - NumZeros));
3511     if (Idx_ < 0)
3512       continue;
3513     unsigned Idx = (unsigned) Idx_;
3514     if (Idx < NumElems)
3515       SeenV1 = true;
3516     else {
3517       Idx -= NumElems;
3518       SeenV2 = true;
3519     }
3520     if (Idx != Val)
3521       return false;
3522   }
3523   if (SeenV1 && SeenV2)
3524     return false;
3525
3526   ShVal = SeenV1 ? SVOp->getOperand(0) : SVOp->getOperand(1);
3527   ShAmt = NumZeros;
3528   return true;
3529 }
3530
3531
3532 /// LowerBuildVectorv16i8 - Custom lower build_vector of v16i8.
3533 ///
3534 static SDValue LowerBuildVectorv16i8(SDValue Op, unsigned NonZeros,
3535                                        unsigned NumNonZero, unsigned NumZero,
3536                                        SelectionDAG &DAG,
3537                                        const TargetLowering &TLI) {
3538   if (NumNonZero > 8)
3539     return SDValue();
3540
3541   DebugLoc dl = Op.getDebugLoc();
3542   SDValue V(0, 0);
3543   bool First = true;
3544   for (unsigned i = 0; i < 16; ++i) {
3545     bool ThisIsNonZero = (NonZeros & (1 << i)) != 0;
3546     if (ThisIsNonZero && First) {
3547       if (NumZero)
3548         V = getZeroVector(MVT::v8i16, true, DAG, dl);
3549       else
3550         V = DAG.getUNDEF(MVT::v8i16);
3551       First = false;
3552     }
3553
3554     if ((i & 1) != 0) {
3555       SDValue ThisElt(0, 0), LastElt(0, 0);
3556       bool LastIsNonZero = (NonZeros & (1 << (i-1))) != 0;
3557       if (LastIsNonZero) {
3558         LastElt = DAG.getNode(ISD::ZERO_EXTEND, dl,
3559                               MVT::i16, Op.getOperand(i-1));
3560       }
3561       if (ThisIsNonZero) {
3562         ThisElt = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i16, Op.getOperand(i));
3563         ThisElt = DAG.getNode(ISD::SHL, dl, MVT::i16,
3564                               ThisElt, DAG.getConstant(8, MVT::i8));
3565         if (LastIsNonZero)
3566           ThisElt = DAG.getNode(ISD::OR, dl, MVT::i16, ThisElt, LastElt);
3567       } else
3568         ThisElt = LastElt;
3569
3570       if (ThisElt.getNode())
3571         V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, V, ThisElt,
3572                         DAG.getIntPtrConstant(i/2));
3573     }
3574   }
3575
3576   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V);
3577 }
3578
3579 /// LowerBuildVectorv8i16 - Custom lower build_vector of v8i16.
3580 ///
3581 static SDValue LowerBuildVectorv8i16(SDValue Op, unsigned NonZeros,
3582                                      unsigned NumNonZero, unsigned NumZero,
3583                                      SelectionDAG &DAG,
3584                                      const TargetLowering &TLI) {
3585   if (NumNonZero > 4)
3586     return SDValue();
3587
3588   DebugLoc dl = Op.getDebugLoc();
3589   SDValue V(0, 0);
3590   bool First = true;
3591   for (unsigned i = 0; i < 8; ++i) {
3592     bool isNonZero = (NonZeros & (1 << i)) != 0;
3593     if (isNonZero) {
3594       if (First) {
3595         if (NumZero)
3596           V = getZeroVector(MVT::v8i16, true, DAG, dl);
3597         else
3598           V = DAG.getUNDEF(MVT::v8i16);
3599         First = false;
3600       }
3601       V = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl,
3602                       MVT::v8i16, V, Op.getOperand(i),
3603                       DAG.getIntPtrConstant(i));
3604     }
3605   }
3606
3607   return V;
3608 }
3609
3610 /// getVShift - Return a vector logical shift node.
3611 ///
3612 static SDValue getVShift(bool isLeft, EVT VT, SDValue SrcOp,
3613                          unsigned NumBits, SelectionDAG &DAG,
3614                          const TargetLowering &TLI, DebugLoc dl) {
3615   bool isMMX = VT.getSizeInBits() == 64;
3616   EVT ShVT = isMMX ? MVT::v1i64 : MVT::v2i64;
3617   unsigned Opc = isLeft ? X86ISD::VSHL : X86ISD::VSRL;
3618   SrcOp = DAG.getNode(ISD::BIT_CONVERT, dl, ShVT, SrcOp);
3619   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3620                      DAG.getNode(Opc, dl, ShVT, SrcOp,
3621                              DAG.getConstant(NumBits, TLI.getShiftAmountTy())));
3622 }
3623
3624 SDValue
3625 X86TargetLowering::LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
3626                                           SelectionDAG &DAG) const {
3627
3628   // Check if the scalar load can be widened into a vector load. And if
3629   // the address is "base + cst" see if the cst can be "absorbed" into
3630   // the shuffle mask.
3631   if (LoadSDNode *LD = dyn_cast<LoadSDNode>(SrcOp)) {
3632     SDValue Ptr = LD->getBasePtr();
3633     if (!ISD::isNormalLoad(LD) || LD->isVolatile())
3634       return SDValue();
3635     EVT PVT = LD->getValueType(0);
3636     if (PVT != MVT::i32 && PVT != MVT::f32)
3637       return SDValue();
3638
3639     int FI = -1;
3640     int64_t Offset = 0;
3641     if (FrameIndexSDNode *FINode = dyn_cast<FrameIndexSDNode>(Ptr)) {
3642       FI = FINode->getIndex();
3643       Offset = 0;
3644     } else if (Ptr.getOpcode() == ISD::ADD &&
3645                isa<ConstantSDNode>(Ptr.getOperand(1)) &&
3646                isa<FrameIndexSDNode>(Ptr.getOperand(0))) {
3647       FI = cast<FrameIndexSDNode>(Ptr.getOperand(0))->getIndex();
3648       Offset = Ptr.getConstantOperandVal(1);
3649       Ptr = Ptr.getOperand(0);
3650     } else {
3651       return SDValue();
3652     }
3653
3654     SDValue Chain = LD->getChain();
3655     // Make sure the stack object alignment is at least 16.
3656     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
3657     if (DAG.InferPtrAlignment(Ptr) < 16) {
3658       if (MFI->isFixedObjectIndex(FI)) {
3659         // Can't change the alignment. FIXME: It's possible to compute
3660         // the exact stack offset and reference FI + adjust offset instead.
3661         // If someone *really* cares about this. That's the way to implement it.
3662         return SDValue();
3663       } else {
3664         MFI->setObjectAlignment(FI, 16);
3665       }
3666     }
3667
3668     // (Offset % 16) must be multiple of 4. Then address is then
3669     // Ptr + (Offset & ~15).
3670     if (Offset < 0)
3671       return SDValue();
3672     if ((Offset % 16) & 3)
3673       return SDValue();
3674     int64_t StartOffset = Offset & ~15;
3675     if (StartOffset)
3676       Ptr = DAG.getNode(ISD::ADD, Ptr.getDebugLoc(), Ptr.getValueType(),
3677                         Ptr,DAG.getConstant(StartOffset, Ptr.getValueType()));
3678
3679     int EltNo = (Offset - StartOffset) >> 2;
3680     int Mask[4] = { EltNo, EltNo, EltNo, EltNo };
3681     EVT VT = (PVT == MVT::i32) ? MVT::v4i32 : MVT::v4f32;
3682     SDValue V1 = DAG.getLoad(VT, dl, Chain, Ptr,LD->getSrcValue(),0,
3683                              false, false, 0);
3684     // Canonicalize it to a v4i32 shuffle.
3685     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32, V1);
3686     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
3687                        DAG.getVectorShuffle(MVT::v4i32, dl, V1,
3688                                             DAG.getUNDEF(MVT::v4i32), &Mask[0]));
3689   }
3690
3691   return SDValue();
3692 }
3693
3694 /// EltsFromConsecutiveLoads - Given the initializing elements 'Elts' of a
3695 /// vector of type 'VT', see if the elements can be replaced by a single large
3696 /// load which has the same value as a build_vector whose operands are 'elts'.
3697 ///
3698 /// Example: <load i32 *a, load i32 *a+4, undef, undef> -> zextload a
3699 ///
3700 /// FIXME: we'd also like to handle the case where the last elements are zero
3701 /// rather than undef via VZEXT_LOAD, but we do not detect that case today.
3702 /// There's even a handy isZeroNode for that purpose.
3703 static SDValue EltsFromConsecutiveLoads(EVT VT, SmallVectorImpl<SDValue> &Elts,
3704                                         DebugLoc &dl, SelectionDAG &DAG) {
3705   EVT EltVT = VT.getVectorElementType();
3706   unsigned NumElems = Elts.size();
3707
3708   LoadSDNode *LDBase = NULL;
3709   unsigned LastLoadedElt = -1U;
3710
3711   // For each element in the initializer, see if we've found a load or an undef.
3712   // If we don't find an initial load element, or later load elements are
3713   // non-consecutive, bail out.
3714   for (unsigned i = 0; i < NumElems; ++i) {
3715     SDValue Elt = Elts[i];
3716
3717     if (!Elt.getNode() ||
3718         (Elt.getOpcode() != ISD::UNDEF && !ISD::isNON_EXTLoad(Elt.getNode())))
3719       return SDValue();
3720     if (!LDBase) {
3721       if (Elt.getNode()->getOpcode() == ISD::UNDEF)
3722         return SDValue();
3723       LDBase = cast<LoadSDNode>(Elt.getNode());
3724       LastLoadedElt = i;
3725       continue;
3726     }
3727     if (Elt.getOpcode() == ISD::UNDEF)
3728       continue;
3729
3730     LoadSDNode *LD = cast<LoadSDNode>(Elt);
3731     if (!DAG.isConsecutiveLoad(LD, LDBase, EltVT.getSizeInBits()/8, i))
3732       return SDValue();
3733     LastLoadedElt = i;
3734   }
3735
3736   // If we have found an entire vector of loads and undefs, then return a large
3737   // load of the entire vector width starting at the base pointer.  If we found
3738   // consecutive loads for the low half, generate a vzext_load node.
3739   if (LastLoadedElt == NumElems - 1) {
3740     if (DAG.InferPtrAlignment(LDBase->getBasePtr()) >= 16)
3741       return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3742                          LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3743                          LDBase->isVolatile(), LDBase->isNonTemporal(), 0);
3744     return DAG.getLoad(VT, dl, LDBase->getChain(), LDBase->getBasePtr(),
3745                        LDBase->getSrcValue(), LDBase->getSrcValueOffset(),
3746                        LDBase->isVolatile(), LDBase->isNonTemporal(),
3747                        LDBase->getAlignment());
3748   } else if (NumElems == 4 && LastLoadedElt == 1) {
3749     SDVTList Tys = DAG.getVTList(MVT::v2i64, MVT::Other);
3750     SDValue Ops[] = { LDBase->getChain(), LDBase->getBasePtr() };
3751     SDValue ResNode = DAG.getNode(X86ISD::VZEXT_LOAD, dl, Tys, Ops, 2);
3752     return DAG.getNode(ISD::BIT_CONVERT, dl, VT, ResNode);
3753   }
3754   return SDValue();
3755 }
3756
3757 SDValue
3758 X86TargetLowering::LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const {
3759   DebugLoc dl = Op.getDebugLoc();
3760   // All zero's are handled with pxor, all one's are handled with pcmpeqd.
3761   if (ISD::isBuildVectorAllZeros(Op.getNode())
3762       || ISD::isBuildVectorAllOnes(Op.getNode())) {
3763     // Canonicalize this to either <4 x i32> or <2 x i32> (SSE vs MMX) to
3764     // 1) ensure the zero vectors are CSE'd, and 2) ensure that i64 scalars are
3765     // eliminated on x86-32 hosts.
3766     if (Op.getValueType() == MVT::v4i32 || Op.getValueType() == MVT::v2i32)
3767       return Op;
3768
3769     if (ISD::isBuildVectorAllOnes(Op.getNode()))
3770       return getOnesVector(Op.getValueType(), DAG, dl);
3771     return getZeroVector(Op.getValueType(), Subtarget->hasSSE2(), DAG, dl);
3772   }
3773
3774   EVT VT = Op.getValueType();
3775   EVT ExtVT = VT.getVectorElementType();
3776   unsigned EVTBits = ExtVT.getSizeInBits();
3777
3778   unsigned NumElems = Op.getNumOperands();
3779   unsigned NumZero  = 0;
3780   unsigned NumNonZero = 0;
3781   unsigned NonZeros = 0;
3782   bool IsAllConstants = true;
3783   SmallSet<SDValue, 8> Values;
3784   for (unsigned i = 0; i < NumElems; ++i) {
3785     SDValue Elt = Op.getOperand(i);
3786     if (Elt.getOpcode() == ISD::UNDEF)
3787       continue;
3788     Values.insert(Elt);
3789     if (Elt.getOpcode() != ISD::Constant &&
3790         Elt.getOpcode() != ISD::ConstantFP)
3791       IsAllConstants = false;
3792     if (X86::isZeroNode(Elt))
3793       NumZero++;
3794     else {
3795       NonZeros |= (1 << i);
3796       NumNonZero++;
3797     }
3798   }
3799
3800   if (NumNonZero == 0) {
3801     // All undef vector. Return an UNDEF.  All zero vectors were handled above.
3802     return DAG.getUNDEF(VT);
3803   }
3804
3805   // Special case for single non-zero, non-undef, element.
3806   if (NumNonZero == 1) {
3807     unsigned Idx = CountTrailingZeros_32(NonZeros);
3808     SDValue Item = Op.getOperand(Idx);
3809
3810     // If this is an insertion of an i64 value on x86-32, and if the top bits of
3811     // the value are obviously zero, truncate the value to i32 and do the
3812     // insertion that way.  Only do this if the value is non-constant or if the
3813     // value is a constant being inserted into element 0.  It is cheaper to do
3814     // a constant pool load than it is to do a movd + shuffle.
3815     if (ExtVT == MVT::i64 && !Subtarget->is64Bit() &&
3816         (!IsAllConstants || Idx == 0)) {
3817       if (DAG.MaskedValueIsZero(Item, APInt::getBitsSet(64, 32, 64))) {
3818         // Handle MMX and SSE both.
3819         EVT VecVT = VT == MVT::v2i64 ? MVT::v4i32 : MVT::v2i32;
3820         unsigned VecElts = VT == MVT::v2i64 ? 4 : 2;
3821
3822         // Truncate the value (which may itself be a constant) to i32, and
3823         // convert it to a vector with movd (S2V+shuffle to zero extend).
3824         Item = DAG.getNode(ISD::TRUNCATE, dl, MVT::i32, Item);
3825         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VecVT, Item);
3826         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3827                                            Subtarget->hasSSE2(), DAG);
3828
3829         // Now we have our 32-bit value zero extended in the low element of
3830         // a vector.  If Idx != 0, swizzle it into place.
3831         if (Idx != 0) {
3832           SmallVector<int, 4> Mask;
3833           Mask.push_back(Idx);
3834           for (unsigned i = 1; i != VecElts; ++i)
3835             Mask.push_back(i);
3836           Item = DAG.getVectorShuffle(VecVT, dl, Item,
3837                                       DAG.getUNDEF(Item.getValueType()),
3838                                       &Mask[0]);
3839         }
3840         return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(), Item);
3841       }
3842     }
3843
3844     // If we have a constant or non-constant insertion into the low element of
3845     // a vector, we can do this with SCALAR_TO_VECTOR + shuffle of zero into
3846     // the rest of the elements.  This will be matched as movd/movq/movss/movsd
3847     // depending on what the source datatype is.
3848     if (Idx == 0) {
3849       if (NumZero == 0) {
3850         return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3851       } else if (ExtVT == MVT::i32 || ExtVT == MVT::f32 || ExtVT == MVT::f64 ||
3852           (ExtVT == MVT::i64 && Subtarget->is64Bit())) {
3853         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3854         // Turn it into a MOVL (i.e. movss, movsd, or movd) to a zero vector.
3855         return getShuffleVectorZeroOrUndef(Item, 0, true, Subtarget->hasSSE2(),
3856                                            DAG);
3857       } else if (ExtVT == MVT::i16 || ExtVT == MVT::i8) {
3858         Item = DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, Item);
3859         EVT MiddleVT = VT.getSizeInBits() == 64 ? MVT::v2i32 : MVT::v4i32;
3860         Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MiddleVT, Item);
3861         Item = getShuffleVectorZeroOrUndef(Item, 0, true,
3862                                            Subtarget->hasSSE2(), DAG);
3863         return DAG.getNode(ISD::BIT_CONVERT, dl, VT, Item);
3864       }
3865     }
3866
3867     // Is it a vector logical left shift?
3868     if (NumElems == 2 && Idx == 1 &&
3869         X86::isZeroNode(Op.getOperand(0)) &&
3870         !X86::isZeroNode(Op.getOperand(1))) {
3871       unsigned NumBits = VT.getSizeInBits();
3872       return getVShift(true, VT,
3873                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
3874                                    VT, Op.getOperand(1)),
3875                        NumBits/2, DAG, *this, dl);
3876     }
3877
3878     if (IsAllConstants) // Otherwise, it's better to do a constpool load.
3879       return SDValue();
3880
3881     // Otherwise, if this is a vector with i32 or f32 elements, and the element
3882     // is a non-constant being inserted into an element other than the low one,
3883     // we can't use a constant pool load.  Instead, use SCALAR_TO_VECTOR (aka
3884     // movd/movss) to move this into the low element, then shuffle it into
3885     // place.
3886     if (EVTBits == 32) {
3887       Item = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Item);
3888
3889       // Turn it into a shuffle of zero and zero-extended scalar to vector.
3890       Item = getShuffleVectorZeroOrUndef(Item, 0, NumZero > 0,
3891                                          Subtarget->hasSSE2(), DAG);
3892       SmallVector<int, 8> MaskVec;
3893       for (unsigned i = 0; i < NumElems; i++)
3894         MaskVec.push_back(i == Idx ? 0 : 1);
3895       return DAG.getVectorShuffle(VT, dl, Item, DAG.getUNDEF(VT), &MaskVec[0]);
3896     }
3897   }
3898
3899   // Splat is obviously ok. Let legalizer expand it to a shuffle.
3900   if (Values.size() == 1) {
3901     if (EVTBits == 32) {
3902       // Instead of a shuffle like this:
3903       // shuffle (scalar_to_vector (load (ptr + 4))), undef, <0, 0, 0, 0>
3904       // Check if it's possible to issue this instead.
3905       // shuffle (vload ptr)), undef, <1, 1, 1, 1>
3906       unsigned Idx = CountTrailingZeros_32(NonZeros);
3907       SDValue Item = Op.getOperand(Idx);
3908       if (Op.getNode()->isOnlyUserOf(Item.getNode()))
3909         return LowerAsSplatVectorLoad(Item, VT, dl, DAG);
3910     }
3911     return SDValue();
3912   }
3913
3914   // A vector full of immediates; various special cases are already
3915   // handled, so this is best done with a single constant-pool load.
3916   if (IsAllConstants)
3917     return SDValue();
3918
3919   // Let legalizer expand 2-wide build_vectors.
3920   if (EVTBits == 64) {
3921     if (NumNonZero == 1) {
3922       // One half is zero or undef.
3923       unsigned Idx = CountTrailingZeros_32(NonZeros);
3924       SDValue V2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT,
3925                                  Op.getOperand(Idx));
3926       return getShuffleVectorZeroOrUndef(V2, Idx, true,
3927                                          Subtarget->hasSSE2(), DAG);
3928     }
3929     return SDValue();
3930   }
3931
3932   // If element VT is < 32 bits, convert it to inserts into a zero vector.
3933   if (EVTBits == 8 && NumElems == 16) {
3934     SDValue V = LowerBuildVectorv16i8(Op, NonZeros,NumNonZero,NumZero, DAG,
3935                                         *this);
3936     if (V.getNode()) return V;
3937   }
3938
3939   if (EVTBits == 16 && NumElems == 8) {
3940     SDValue V = LowerBuildVectorv8i16(Op, NonZeros,NumNonZero,NumZero, DAG,
3941                                         *this);
3942     if (V.getNode()) return V;
3943   }
3944
3945   // If element VT is == 32 bits, turn it into a number of shuffles.
3946   SmallVector<SDValue, 8> V;
3947   V.resize(NumElems);
3948   if (NumElems == 4 && NumZero > 0) {
3949     for (unsigned i = 0; i < 4; ++i) {
3950       bool isZero = !(NonZeros & (1 << i));
3951       if (isZero)
3952         V[i] = getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
3953       else
3954         V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
3955     }
3956
3957     for (unsigned i = 0; i < 2; ++i) {
3958       switch ((NonZeros & (0x3 << i*2)) >> (i*2)) {
3959         default: break;
3960         case 0:
3961           V[i] = V[i*2];  // Must be a zero vector.
3962           break;
3963         case 1:
3964           V[i] = getMOVL(DAG, dl, VT, V[i*2+1], V[i*2]);
3965           break;
3966         case 2:
3967           V[i] = getMOVL(DAG, dl, VT, V[i*2], V[i*2+1]);
3968           break;
3969         case 3:
3970           V[i] = getUnpackl(DAG, dl, VT, V[i*2], V[i*2+1]);
3971           break;
3972       }
3973     }
3974
3975     SmallVector<int, 8> MaskVec;
3976     bool Reverse = (NonZeros & 0x3) == 2;
3977     for (unsigned i = 0; i < 2; ++i)
3978       MaskVec.push_back(Reverse ? 1-i : i);
3979     Reverse = ((NonZeros & (0x3 << 2)) >> 2) == 2;
3980     for (unsigned i = 0; i < 2; ++i)
3981       MaskVec.push_back(Reverse ? 1-i+NumElems : i+NumElems);
3982     return DAG.getVectorShuffle(VT, dl, V[0], V[1], &MaskVec[0]);
3983   }
3984
3985   if (Values.size() > 1 && VT.getSizeInBits() == 128) {
3986     // Check for a build vector of consecutive loads.
3987     for (unsigned i = 0; i < NumElems; ++i)
3988       V[i] = Op.getOperand(i);
3989
3990     // Check for elements which are consecutive loads.
3991     SDValue LD = EltsFromConsecutiveLoads(VT, V, dl, DAG);
3992     if (LD.getNode())
3993       return LD;
3994
3995     // For SSE 4.1, use inserts into undef.
3996     if (getSubtarget()->hasSSE41()) {
3997       V[0] = DAG.getUNDEF(VT);
3998       for (unsigned i = 0; i < NumElems; ++i)
3999         if (Op.getOperand(i).getOpcode() != ISD::UNDEF)
4000           V[0] = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, VT, V[0],
4001                              Op.getOperand(i), DAG.getIntPtrConstant(i));
4002       return V[0];
4003     }
4004
4005     // Otherwise, expand into a number of unpckl*
4006     // e.g. for v4f32
4007     //   Step 1: unpcklps 0, 2 ==> X: <?, ?, 2, 0>
4008     //         : unpcklps 1, 3 ==> Y: <?, ?, 3, 1>
4009     //   Step 2: unpcklps X, Y ==>    <3, 2, 1, 0>
4010     for (unsigned i = 0; i < NumElems; ++i)
4011       V[i] = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, Op.getOperand(i));
4012     NumElems >>= 1;
4013     while (NumElems != 0) {
4014       for (unsigned i = 0; i < NumElems; ++i)
4015         V[i] = getUnpackl(DAG, dl, VT, V[i], V[i + NumElems]);
4016       NumElems >>= 1;
4017     }
4018     return V[0];
4019   }
4020   return SDValue();
4021 }
4022
4023 SDValue
4024 X86TargetLowering::LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const {
4025   // We support concatenate two MMX registers and place them in a MMX
4026   // register.  This is better than doing a stack convert.
4027   DebugLoc dl = Op.getDebugLoc();
4028   EVT ResVT = Op.getValueType();
4029   assert(Op.getNumOperands() == 2);
4030   assert(ResVT == MVT::v2i64 || ResVT == MVT::v4i32 ||
4031          ResVT == MVT::v8i16 || ResVT == MVT::v16i8);
4032   int Mask[2];
4033   SDValue InVec = DAG.getNode(ISD::BIT_CONVERT,dl, MVT::v1i64, Op.getOperand(0));
4034   SDValue VecOp = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4035   InVec = Op.getOperand(1);
4036   if (InVec.getOpcode() == ISD::SCALAR_TO_VECTOR) {
4037     unsigned NumElts = ResVT.getVectorNumElements();
4038     VecOp = DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4039     VecOp = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, ResVT, VecOp,
4040                        InVec.getOperand(0), DAG.getIntPtrConstant(NumElts/2+1));
4041   } else {
4042     InVec = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v1i64, InVec);
4043     SDValue VecOp2 = DAG.getNode(X86ISD::MOVQ2DQ, dl, MVT::v2i64, InVec);
4044     Mask[0] = 0; Mask[1] = 2;
4045     VecOp = DAG.getVectorShuffle(MVT::v2i64, dl, VecOp, VecOp2, Mask);
4046   }
4047   return DAG.getNode(ISD::BIT_CONVERT, dl, ResVT, VecOp);
4048 }
4049
4050 // v8i16 shuffles - Prefer shuffles in the following order:
4051 // 1. [all]   pshuflw, pshufhw, optional move
4052 // 2. [ssse3] 1 x pshufb
4053 // 3. [ssse3] 2 x pshufb + 1 x por
4054 // 4. [all]   mov + pshuflw + pshufhw + N x (pextrw + pinsrw)
4055 static
4056 SDValue LowerVECTOR_SHUFFLEv8i16(ShuffleVectorSDNode *SVOp,
4057                                  SelectionDAG &DAG,
4058                                  const X86TargetLowering &TLI) {
4059   SDValue V1 = SVOp->getOperand(0);
4060   SDValue V2 = SVOp->getOperand(1);
4061   DebugLoc dl = SVOp->getDebugLoc();
4062   SmallVector<int, 8> MaskVals;
4063
4064   // Determine if more than 1 of the words in each of the low and high quadwords
4065   // of the result come from the same quadword of one of the two inputs.  Undef
4066   // mask values count as coming from any quadword, for better codegen.
4067   SmallVector<unsigned, 4> LoQuad(4);
4068   SmallVector<unsigned, 4> HiQuad(4);
4069   BitVector InputQuads(4);
4070   for (unsigned i = 0; i < 8; ++i) {
4071     SmallVectorImpl<unsigned> &Quad = i < 4 ? LoQuad : HiQuad;
4072     int EltIdx = SVOp->getMaskElt(i);
4073     MaskVals.push_back(EltIdx);
4074     if (EltIdx < 0) {
4075       ++Quad[0];
4076       ++Quad[1];
4077       ++Quad[2];
4078       ++Quad[3];
4079       continue;
4080     }
4081     ++Quad[EltIdx / 4];
4082     InputQuads.set(EltIdx / 4);
4083   }
4084
4085   int BestLoQuad = -1;
4086   unsigned MaxQuad = 1;
4087   for (unsigned i = 0; i < 4; ++i) {
4088     if (LoQuad[i] > MaxQuad) {
4089       BestLoQuad = i;
4090       MaxQuad = LoQuad[i];
4091     }
4092   }
4093
4094   int BestHiQuad = -1;
4095   MaxQuad = 1;
4096   for (unsigned i = 0; i < 4; ++i) {
4097     if (HiQuad[i] > MaxQuad) {
4098       BestHiQuad = i;
4099       MaxQuad = HiQuad[i];
4100     }
4101   }
4102
4103   // For SSSE3, If all 8 words of the result come from only 1 quadword of each
4104   // of the two input vectors, shuffle them into one input vector so only a
4105   // single pshufb instruction is necessary. If There are more than 2 input
4106   // quads, disable the next transformation since it does not help SSSE3.
4107   bool V1Used = InputQuads[0] || InputQuads[1];
4108   bool V2Used = InputQuads[2] || InputQuads[3];
4109   if (TLI.getSubtarget()->hasSSSE3()) {
4110     if (InputQuads.count() == 2 && V1Used && V2Used) {
4111       BestLoQuad = InputQuads.find_first();
4112       BestHiQuad = InputQuads.find_next(BestLoQuad);
4113     }
4114     if (InputQuads.count() > 2) {
4115       BestLoQuad = -1;
4116       BestHiQuad = -1;
4117     }
4118   }
4119
4120   // If BestLoQuad or BestHiQuad are set, shuffle the quads together and update
4121   // the shuffle mask.  If a quad is scored as -1, that means that it contains
4122   // words from all 4 input quadwords.
4123   SDValue NewV;
4124   if (BestLoQuad >= 0 || BestHiQuad >= 0) {
4125     SmallVector<int, 8> MaskV;
4126     MaskV.push_back(BestLoQuad < 0 ? 0 : BestLoQuad);
4127     MaskV.push_back(BestHiQuad < 0 ? 1 : BestHiQuad);
4128     NewV = DAG.getVectorShuffle(MVT::v2i64, dl,
4129                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V1),
4130                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, V2), &MaskV[0]);
4131     NewV = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, NewV);
4132
4133     // Rewrite the MaskVals and assign NewV to V1 if NewV now contains all the
4134     // source words for the shuffle, to aid later transformations.
4135     bool AllWordsInNewV = true;
4136     bool InOrder[2] = { true, true };
4137     for (unsigned i = 0; i != 8; ++i) {
4138       int idx = MaskVals[i];
4139       if (idx != (int)i)
4140         InOrder[i/4] = false;
4141       if (idx < 0 || (idx/4) == BestLoQuad || (idx/4) == BestHiQuad)
4142         continue;
4143       AllWordsInNewV = false;
4144       break;
4145     }
4146
4147     bool pshuflw = AllWordsInNewV, pshufhw = AllWordsInNewV;
4148     if (AllWordsInNewV) {
4149       for (int i = 0; i != 8; ++i) {
4150         int idx = MaskVals[i];
4151         if (idx < 0)
4152           continue;
4153         idx = MaskVals[i] = (idx / 4) == BestLoQuad ? (idx & 3) : (idx & 3) + 4;
4154         if ((idx != i) && idx < 4)
4155           pshufhw = false;
4156         if ((idx != i) && idx > 3)
4157           pshuflw = false;
4158       }
4159       V1 = NewV;
4160       V2Used = false;
4161       BestLoQuad = 0;
4162       BestHiQuad = 1;
4163     }
4164
4165     // If we've eliminated the use of V2, and the new mask is a pshuflw or
4166     // pshufhw, that's as cheap as it gets.  Return the new shuffle.
4167     if ((pshufhw && InOrder[0]) || (pshuflw && InOrder[1])) {
4168       return DAG.getVectorShuffle(MVT::v8i16, dl, NewV,
4169                                   DAG.getUNDEF(MVT::v8i16), &MaskVals[0]);
4170     }
4171   }
4172
4173   // If we have SSSE3, and all words of the result are from 1 input vector,
4174   // case 2 is generated, otherwise case 3 is generated.  If no SSSE3
4175   // is present, fall back to case 4.
4176   if (TLI.getSubtarget()->hasSSSE3()) {
4177     SmallVector<SDValue,16> pshufbMask;
4178
4179     // If we have elements from both input vectors, set the high bit of the
4180     // shuffle mask element to zero out elements that come from V2 in the V1
4181     // mask, and elements that come from V1 in the V2 mask, so that the two
4182     // results can be OR'd together.
4183     bool TwoInputs = V1Used && V2Used;
4184     for (unsigned i = 0; i != 8; ++i) {
4185       int EltIdx = MaskVals[i] * 2;
4186       if (TwoInputs && (EltIdx >= 16)) {
4187         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4188         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4189         continue;
4190       }
4191       pshufbMask.push_back(DAG.getConstant(EltIdx,   MVT::i8));
4192       pshufbMask.push_back(DAG.getConstant(EltIdx+1, MVT::i8));
4193     }
4194     V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V1);
4195     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4196                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4197                                  MVT::v16i8, &pshufbMask[0], 16));
4198     if (!TwoInputs)
4199       return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4200
4201     // Calculate the shuffle mask for the second input, shuffle it, and
4202     // OR it with the first shuffled input.
4203     pshufbMask.clear();
4204     for (unsigned i = 0; i != 8; ++i) {
4205       int EltIdx = MaskVals[i] * 2;
4206       if (EltIdx < 16) {
4207         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4208         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4209         continue;
4210       }
4211       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4212       pshufbMask.push_back(DAG.getConstant(EltIdx - 15, MVT::i8));
4213     }
4214     V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, V2);
4215     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4216                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4217                                  MVT::v16i8, &pshufbMask[0], 16));
4218     V1 = DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4219     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4220   }
4221
4222   // If BestLoQuad >= 0, generate a pshuflw to put the low elements in order,
4223   // and update MaskVals with new element order.
4224   BitVector InOrder(8);
4225   if (BestLoQuad >= 0) {
4226     SmallVector<int, 8> MaskV;
4227     for (int i = 0; i != 4; ++i) {
4228       int idx = MaskVals[i];
4229       if (idx < 0) {
4230         MaskV.push_back(-1);
4231         InOrder.set(i);
4232       } else if ((idx / 4) == BestLoQuad) {
4233         MaskV.push_back(idx & 3);
4234         InOrder.set(i);
4235       } else {
4236         MaskV.push_back(-1);
4237       }
4238     }
4239     for (unsigned i = 4; i != 8; ++i)
4240       MaskV.push_back(i);
4241     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4242                                 &MaskV[0]);
4243   }
4244
4245   // If BestHi >= 0, generate a pshufhw to put the high elements in order,
4246   // and update MaskVals with the new element order.
4247   if (BestHiQuad >= 0) {
4248     SmallVector<int, 8> MaskV;
4249     for (unsigned i = 0; i != 4; ++i)
4250       MaskV.push_back(i);
4251     for (unsigned i = 4; i != 8; ++i) {
4252       int idx = MaskVals[i];
4253       if (idx < 0) {
4254         MaskV.push_back(-1);
4255         InOrder.set(i);
4256       } else if ((idx / 4) == BestHiQuad) {
4257         MaskV.push_back((idx & 3) + 4);
4258         InOrder.set(i);
4259       } else {
4260         MaskV.push_back(-1);
4261       }
4262     }
4263     NewV = DAG.getVectorShuffle(MVT::v8i16, dl, NewV, DAG.getUNDEF(MVT::v8i16),
4264                                 &MaskV[0]);
4265   }
4266
4267   // In case BestHi & BestLo were both -1, which means each quadword has a word
4268   // from each of the four input quadwords, calculate the InOrder bitvector now
4269   // before falling through to the insert/extract cleanup.
4270   if (BestLoQuad == -1 && BestHiQuad == -1) {
4271     NewV = V1;
4272     for (int i = 0; i != 8; ++i)
4273       if (MaskVals[i] < 0 || MaskVals[i] == i)
4274         InOrder.set(i);
4275   }
4276
4277   // The other elements are put in the right place using pextrw and pinsrw.
4278   for (unsigned i = 0; i != 8; ++i) {
4279     if (InOrder[i])
4280       continue;
4281     int EltIdx = MaskVals[i];
4282     if (EltIdx < 0)
4283       continue;
4284     SDValue ExtOp = (EltIdx < 8)
4285     ? DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V1,
4286                   DAG.getIntPtrConstant(EltIdx))
4287     : DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, V2,
4288                   DAG.getIntPtrConstant(EltIdx - 8));
4289     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, ExtOp,
4290                        DAG.getIntPtrConstant(i));
4291   }
4292   return NewV;
4293 }
4294
4295 // v16i8 shuffles - Prefer shuffles in the following order:
4296 // 1. [ssse3] 1 x pshufb
4297 // 2. [ssse3] 2 x pshufb + 1 x por
4298 // 3. [all]   v8i16 shuffle + N x pextrw + rotate + pinsrw
4299 static
4300 SDValue LowerVECTOR_SHUFFLEv16i8(ShuffleVectorSDNode *SVOp,
4301                                  SelectionDAG &DAG,
4302                                  const X86TargetLowering &TLI) {
4303   SDValue V1 = SVOp->getOperand(0);
4304   SDValue V2 = SVOp->getOperand(1);
4305   DebugLoc dl = SVOp->getDebugLoc();
4306   SmallVector<int, 16> MaskVals;
4307   SVOp->getMask(MaskVals);
4308
4309   // If we have SSSE3, case 1 is generated when all result bytes come from
4310   // one of  the inputs.  Otherwise, case 2 is generated.  If no SSSE3 is
4311   // present, fall back to case 3.
4312   // FIXME: kill V2Only once shuffles are canonizalized by getNode.
4313   bool V1Only = true;
4314   bool V2Only = true;
4315   for (unsigned i = 0; i < 16; ++i) {
4316     int EltIdx = MaskVals[i];
4317     if (EltIdx < 0)
4318       continue;
4319     if (EltIdx < 16)
4320       V2Only = false;
4321     else
4322       V1Only = false;
4323   }
4324
4325   // If SSSE3, use 1 pshufb instruction per vector with elements in the result.
4326   if (TLI.getSubtarget()->hasSSSE3()) {
4327     SmallVector<SDValue,16> pshufbMask;
4328
4329     // If all result elements are from one input vector, then only translate
4330     // undef mask values to 0x80 (zero out result) in the pshufb mask.
4331     //
4332     // Otherwise, we have elements from both input vectors, and must zero out
4333     // elements that come from V2 in the first mask, and V1 in the second mask
4334     // so that we can OR them together.
4335     bool TwoInputs = !(V1Only || V2Only);
4336     for (unsigned i = 0; i != 16; ++i) {
4337       int EltIdx = MaskVals[i];
4338       if (EltIdx < 0 || (TwoInputs && EltIdx >= 16)) {
4339         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4340         continue;
4341       }
4342       pshufbMask.push_back(DAG.getConstant(EltIdx, MVT::i8));
4343     }
4344     // If all the elements are from V2, assign it to V1 and return after
4345     // building the first pshufb.
4346     if (V2Only)
4347       V1 = V2;
4348     V1 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V1,
4349                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4350                                  MVT::v16i8, &pshufbMask[0], 16));
4351     if (!TwoInputs)
4352       return V1;
4353
4354     // Calculate the shuffle mask for the second input, shuffle it, and
4355     // OR it with the first shuffled input.
4356     pshufbMask.clear();
4357     for (unsigned i = 0; i != 16; ++i) {
4358       int EltIdx = MaskVals[i];
4359       if (EltIdx < 16) {
4360         pshufbMask.push_back(DAG.getConstant(0x80, MVT::i8));
4361         continue;
4362       }
4363       pshufbMask.push_back(DAG.getConstant(EltIdx - 16, MVT::i8));
4364     }
4365     V2 = DAG.getNode(X86ISD::PSHUFB, dl, MVT::v16i8, V2,
4366                      DAG.getNode(ISD::BUILD_VECTOR, dl,
4367                                  MVT::v16i8, &pshufbMask[0], 16));
4368     return DAG.getNode(ISD::OR, dl, MVT::v16i8, V1, V2);
4369   }
4370
4371   // No SSSE3 - Calculate in place words and then fix all out of place words
4372   // With 0-16 extracts & inserts.  Worst case is 16 bytes out of order from
4373   // the 16 different words that comprise the two doublequadword input vectors.
4374   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V1);
4375   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v8i16, V2);
4376   SDValue NewV = V2Only ? V2 : V1;
4377   for (int i = 0; i != 8; ++i) {
4378     int Elt0 = MaskVals[i*2];
4379     int Elt1 = MaskVals[i*2+1];
4380
4381     // This word of the result is all undef, skip it.
4382     if (Elt0 < 0 && Elt1 < 0)
4383       continue;
4384
4385     // This word of the result is already in the correct place, skip it.
4386     if (V1Only && (Elt0 == i*2) && (Elt1 == i*2+1))
4387       continue;
4388     if (V2Only && (Elt0 == i*2+16) && (Elt1 == i*2+17))
4389       continue;
4390
4391     SDValue Elt0Src = Elt0 < 16 ? V1 : V2;
4392     SDValue Elt1Src = Elt1 < 16 ? V1 : V2;
4393     SDValue InsElt;
4394
4395     // If Elt0 and Elt1 are defined, are consecutive, and can be load
4396     // using a single extract together, load it and store it.
4397     if ((Elt0 >= 0) && ((Elt0 + 1) == Elt1) && ((Elt0 & 1) == 0)) {
4398       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4399                            DAG.getIntPtrConstant(Elt1 / 2));
4400       NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4401                         DAG.getIntPtrConstant(i));
4402       continue;
4403     }
4404
4405     // If Elt1 is defined, extract it from the appropriate source.  If the
4406     // source byte is not also odd, shift the extracted word left 8 bits
4407     // otherwise clear the bottom 8 bits if we need to do an or.
4408     if (Elt1 >= 0) {
4409       InsElt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16, Elt1Src,
4410                            DAG.getIntPtrConstant(Elt1 / 2));
4411       if ((Elt1 & 1) == 0)
4412         InsElt = DAG.getNode(ISD::SHL, dl, MVT::i16, InsElt,
4413                              DAG.getConstant(8, TLI.getShiftAmountTy()));
4414       else if (Elt0 >= 0)
4415         InsElt = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt,
4416                              DAG.getConstant(0xFF00, MVT::i16));
4417     }
4418     // If Elt0 is defined, extract it from the appropriate source.  If the
4419     // source byte is not also even, shift the extracted word right 8 bits. If
4420     // Elt1 was also defined, OR the extracted values together before
4421     // inserting them in the result.
4422     if (Elt0 >= 0) {
4423       SDValue InsElt0 = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i16,
4424                                     Elt0Src, DAG.getIntPtrConstant(Elt0 / 2));
4425       if ((Elt0 & 1) != 0)
4426         InsElt0 = DAG.getNode(ISD::SRL, dl, MVT::i16, InsElt0,
4427                               DAG.getConstant(8, TLI.getShiftAmountTy()));
4428       else if (Elt1 >= 0)
4429         InsElt0 = DAG.getNode(ISD::AND, dl, MVT::i16, InsElt0,
4430                              DAG.getConstant(0x00FF, MVT::i16));
4431       InsElt = Elt1 >= 0 ? DAG.getNode(ISD::OR, dl, MVT::i16, InsElt, InsElt0)
4432                          : InsElt0;
4433     }
4434     NewV = DAG.getNode(ISD::INSERT_VECTOR_ELT, dl, MVT::v8i16, NewV, InsElt,
4435                        DAG.getIntPtrConstant(i));
4436   }
4437   return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v16i8, NewV);
4438 }
4439
4440 /// RewriteAsNarrowerShuffle - Try rewriting v8i16 and v16i8 shuffles as 4 wide
4441 /// ones, or rewriting v4i32 / v2i32 as 2 wide ones if possible. This can be
4442 /// done when every pair / quad of shuffle mask elements point to elements in
4443 /// the right sequence. e.g.
4444 /// vector_shuffle <>, <>, < 3, 4, | 10, 11, | 0, 1, | 14, 15>
4445 static
4446 SDValue RewriteAsNarrowerShuffle(ShuffleVectorSDNode *SVOp,
4447                                  SelectionDAG &DAG,
4448                                  const TargetLowering &TLI, DebugLoc dl) {
4449   EVT VT = SVOp->getValueType(0);
4450   SDValue V1 = SVOp->getOperand(0);
4451   SDValue V2 = SVOp->getOperand(1);
4452   unsigned NumElems = VT.getVectorNumElements();
4453   unsigned NewWidth = (NumElems == 4) ? 2 : 4;
4454   EVT MaskVT = MVT::getIntVectorWithNumElements(NewWidth);
4455   EVT NewVT = MaskVT;
4456   switch (VT.getSimpleVT().SimpleTy) {
4457   default: assert(false && "Unexpected!");
4458   case MVT::v4f32: NewVT = MVT::v2f64; break;
4459   case MVT::v4i32: NewVT = MVT::v2i64; break;
4460   case MVT::v8i16: NewVT = MVT::v4i32; break;
4461   case MVT::v16i8: NewVT = MVT::v4i32; break;
4462   }
4463
4464   if (NewWidth == 2) {
4465     if (VT.isInteger())
4466       NewVT = MVT::v2i64;
4467     else
4468       NewVT = MVT::v2f64;
4469   }
4470   int Scale = NumElems / NewWidth;
4471   SmallVector<int, 8> MaskVec;
4472   for (unsigned i = 0; i < NumElems; i += Scale) {
4473     int StartIdx = -1;
4474     for (int j = 0; j < Scale; ++j) {
4475       int EltIdx = SVOp->getMaskElt(i+j);
4476       if (EltIdx < 0)
4477         continue;
4478       if (StartIdx == -1)
4479         StartIdx = EltIdx - (EltIdx % Scale);
4480       if (EltIdx != StartIdx + j)
4481         return SDValue();
4482     }
4483     if (StartIdx == -1)
4484       MaskVec.push_back(-1);
4485     else
4486       MaskVec.push_back(StartIdx / Scale);
4487   }
4488
4489   V1 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V1);
4490   V2 = DAG.getNode(ISD::BIT_CONVERT, dl, NewVT, V2);
4491   return DAG.getVectorShuffle(NewVT, dl, V1, V2, &MaskVec[0]);
4492 }
4493
4494 /// getVZextMovL - Return a zero-extending vector move low node.
4495 ///
4496 static SDValue getVZextMovL(EVT VT, EVT OpVT,
4497                             SDValue SrcOp, SelectionDAG &DAG,
4498                             const X86Subtarget *Subtarget, DebugLoc dl) {
4499   if (VT == MVT::v2f64 || VT == MVT::v4f32) {
4500     LoadSDNode *LD = NULL;
4501     if (!isScalarLoadToVector(SrcOp.getNode(), &LD))
4502       LD = dyn_cast<LoadSDNode>(SrcOp);
4503     if (!LD) {
4504       // movssrr and movsdrr do not clear top bits. Try to use movd, movq
4505       // instead.
4506       MVT ExtVT = (OpVT == MVT::v2f64) ? MVT::i64 : MVT::i32;
4507       if ((ExtVT.SimpleTy != MVT::i64 || Subtarget->is64Bit()) &&
4508           SrcOp.getOpcode() == ISD::SCALAR_TO_VECTOR &&
4509           SrcOp.getOperand(0).getOpcode() == ISD::BIT_CONVERT &&
4510           SrcOp.getOperand(0).getOperand(0).getValueType() == ExtVT) {
4511         // PR2108
4512         OpVT = (OpVT == MVT::v2f64) ? MVT::v2i64 : MVT::v4i32;
4513         return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4514                            DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4515                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
4516                                                    OpVT,
4517                                                    SrcOp.getOperand(0)
4518                                                           .getOperand(0))));
4519       }
4520     }
4521   }
4522
4523   return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4524                      DAG.getNode(X86ISD::VZEXT_MOVL, dl, OpVT,
4525                                  DAG.getNode(ISD::BIT_CONVERT, dl,
4526                                              OpVT, SrcOp)));
4527 }
4528
4529 /// LowerVECTOR_SHUFFLE_4wide - Handle all 4 wide cases with a number of
4530 /// shuffles.
4531 static SDValue
4532 LowerVECTOR_SHUFFLE_4wide(ShuffleVectorSDNode *SVOp, SelectionDAG &DAG) {
4533   SDValue V1 = SVOp->getOperand(0);
4534   SDValue V2 = SVOp->getOperand(1);
4535   DebugLoc dl = SVOp->getDebugLoc();
4536   EVT VT = SVOp->getValueType(0);
4537
4538   SmallVector<std::pair<int, int>, 8> Locs;
4539   Locs.resize(4);
4540   SmallVector<int, 8> Mask1(4U, -1);
4541   SmallVector<int, 8> PermMask;
4542   SVOp->getMask(PermMask);
4543
4544   unsigned NumHi = 0;
4545   unsigned NumLo = 0;
4546   for (unsigned i = 0; i != 4; ++i) {
4547     int Idx = PermMask[i];
4548     if (Idx < 0) {
4549       Locs[i] = std::make_pair(-1, -1);
4550     } else {
4551       assert(Idx < 8 && "Invalid VECTOR_SHUFFLE index!");
4552       if (Idx < 4) {
4553         Locs[i] = std::make_pair(0, NumLo);
4554         Mask1[NumLo] = Idx;
4555         NumLo++;
4556       } else {
4557         Locs[i] = std::make_pair(1, NumHi);
4558         if (2+NumHi < 4)
4559           Mask1[2+NumHi] = Idx;
4560         NumHi++;
4561       }
4562     }
4563   }
4564
4565   if (NumLo <= 2 && NumHi <= 2) {
4566     // If no more than two elements come from either vector. This can be
4567     // implemented with two shuffles. First shuffle gather the elements.
4568     // The second shuffle, which takes the first shuffle as both of its
4569     // vector operands, put the elements into the right order.
4570     V1 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4571
4572     SmallVector<int, 8> Mask2(4U, -1);
4573
4574     for (unsigned i = 0; i != 4; ++i) {
4575       if (Locs[i].first == -1)
4576         continue;
4577       else {
4578         unsigned Idx = (i < 2) ? 0 : 4;
4579         Idx += Locs[i].first * 2 + Locs[i].second;
4580         Mask2[i] = Idx;
4581       }
4582     }
4583
4584     return DAG.getVectorShuffle(VT, dl, V1, V1, &Mask2[0]);
4585   } else if (NumLo == 3 || NumHi == 3) {
4586     // Otherwise, we must have three elements from one vector, call it X, and
4587     // one element from the other, call it Y.  First, use a shufps to build an
4588     // intermediate vector with the one element from Y and the element from X
4589     // that will be in the same half in the final destination (the indexes don't
4590     // matter). Then, use a shufps to build the final vector, taking the half
4591     // containing the element from Y from the intermediate, and the other half
4592     // from X.
4593     if (NumHi == 3) {
4594       // Normalize it so the 3 elements come from V1.
4595       CommuteVectorShuffleMask(PermMask, VT);
4596       std::swap(V1, V2);
4597     }
4598
4599     // Find the element from V2.
4600     unsigned HiIndex;
4601     for (HiIndex = 0; HiIndex < 3; ++HiIndex) {
4602       int Val = PermMask[HiIndex];
4603       if (Val < 0)
4604         continue;
4605       if (Val >= 4)
4606         break;
4607     }
4608
4609     Mask1[0] = PermMask[HiIndex];
4610     Mask1[1] = -1;
4611     Mask1[2] = PermMask[HiIndex^1];
4612     Mask1[3] = -1;
4613     V2 = DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4614
4615     if (HiIndex >= 2) {
4616       Mask1[0] = PermMask[0];
4617       Mask1[1] = PermMask[1];
4618       Mask1[2] = HiIndex & 1 ? 6 : 4;
4619       Mask1[3] = HiIndex & 1 ? 4 : 6;
4620       return DAG.getVectorShuffle(VT, dl, V1, V2, &Mask1[0]);
4621     } else {
4622       Mask1[0] = HiIndex & 1 ? 2 : 0;
4623       Mask1[1] = HiIndex & 1 ? 0 : 2;
4624       Mask1[2] = PermMask[2];
4625       Mask1[3] = PermMask[3];
4626       if (Mask1[2] >= 0)
4627         Mask1[2] += 4;
4628       if (Mask1[3] >= 0)
4629         Mask1[3] += 4;
4630       return DAG.getVectorShuffle(VT, dl, V2, V1, &Mask1[0]);
4631     }
4632   }
4633
4634   // Break it into (shuffle shuffle_hi, shuffle_lo).
4635   Locs.clear();
4636   SmallVector<int,8> LoMask(4U, -1);
4637   SmallVector<int,8> HiMask(4U, -1);
4638
4639   SmallVector<int,8> *MaskPtr = &LoMask;
4640   unsigned MaskIdx = 0;
4641   unsigned LoIdx = 0;
4642   unsigned HiIdx = 2;
4643   for (unsigned i = 0; i != 4; ++i) {
4644     if (i == 2) {
4645       MaskPtr = &HiMask;
4646       MaskIdx = 1;
4647       LoIdx = 0;
4648       HiIdx = 2;
4649     }
4650     int Idx = PermMask[i];
4651     if (Idx < 0) {
4652       Locs[i] = std::make_pair(-1, -1);
4653     } else if (Idx < 4) {
4654       Locs[i] = std::make_pair(MaskIdx, LoIdx);
4655       (*MaskPtr)[LoIdx] = Idx;
4656       LoIdx++;
4657     } else {
4658       Locs[i] = std::make_pair(MaskIdx, HiIdx);
4659       (*MaskPtr)[HiIdx] = Idx;
4660       HiIdx++;
4661     }
4662   }
4663
4664   SDValue LoShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &LoMask[0]);
4665   SDValue HiShuffle = DAG.getVectorShuffle(VT, dl, V1, V2, &HiMask[0]);
4666   SmallVector<int, 8> MaskOps;
4667   for (unsigned i = 0; i != 4; ++i) {
4668     if (Locs[i].first == -1) {
4669       MaskOps.push_back(-1);
4670     } else {
4671       unsigned Idx = Locs[i].first * 4 + Locs[i].second;
4672       MaskOps.push_back(Idx);
4673     }
4674   }
4675   return DAG.getVectorShuffle(VT, dl, LoShuffle, HiShuffle, &MaskOps[0]);
4676 }
4677
4678 SDValue
4679 X86TargetLowering::LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const {
4680   ShuffleVectorSDNode *SVOp = cast<ShuffleVectorSDNode>(Op);
4681   SDValue V1 = Op.getOperand(0);
4682   SDValue V2 = Op.getOperand(1);
4683   EVT VT = Op.getValueType();
4684   DebugLoc dl = Op.getDebugLoc();
4685   unsigned NumElems = VT.getVectorNumElements();
4686   bool isMMX = VT.getSizeInBits() == 64;
4687   bool V1IsUndef = V1.getOpcode() == ISD::UNDEF;
4688   bool V2IsUndef = V2.getOpcode() == ISD::UNDEF;
4689   bool V1IsSplat = false;
4690   bool V2IsSplat = false;
4691
4692   if (isZeroShuffle(SVOp))
4693     return getZeroVector(VT, Subtarget->hasSSE2(), DAG, dl);
4694
4695   // Promote splats to v4f32.
4696   if (SVOp->isSplat()) {
4697     if (isMMX || NumElems < 4)
4698       return Op;
4699     return PromoteSplat(SVOp, DAG, Subtarget->hasSSE2());
4700   }
4701
4702   // If the shuffle can be profitably rewritten as a narrower shuffle, then
4703   // do it!
4704   if (VT == MVT::v8i16 || VT == MVT::v16i8) {
4705     SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4706     if (NewOp.getNode())
4707       return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
4708                          LowerVECTOR_SHUFFLE(NewOp, DAG));
4709   } else if ((VT == MVT::v4i32 || (VT == MVT::v4f32 && Subtarget->hasSSE2()))) {
4710     // FIXME: Figure out a cleaner way to do this.
4711     // Try to make use of movq to zero out the top part.
4712     if (ISD::isBuildVectorAllZeros(V2.getNode())) {
4713       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4714       if (NewOp.getNode()) {
4715         if (isCommutedMOVL(cast<ShuffleVectorSDNode>(NewOp), true, false))
4716           return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(0),
4717                               DAG, Subtarget, dl);
4718       }
4719     } else if (ISD::isBuildVectorAllZeros(V1.getNode())) {
4720       SDValue NewOp = RewriteAsNarrowerShuffle(SVOp, DAG, *this, dl);
4721       if (NewOp.getNode() && X86::isMOVLMask(cast<ShuffleVectorSDNode>(NewOp)))
4722         return getVZextMovL(VT, NewOp.getValueType(), NewOp.getOperand(1),
4723                             DAG, Subtarget, dl);
4724     }
4725   }
4726
4727   if (X86::isPSHUFDMask(SVOp))
4728     return Op;
4729
4730   // Check if this can be converted into a logical shift.
4731   bool isLeft = false;
4732   unsigned ShAmt = 0;
4733   SDValue ShVal;
4734   bool isShift = getSubtarget()->hasSSE2() &&
4735     isVectorShift(SVOp, DAG, isLeft, ShVal, ShAmt);
4736   if (isShift && ShVal.hasOneUse()) {
4737     // If the shifted value has multiple uses, it may be cheaper to use
4738     // v_set0 + movlhps or movhlps, etc.
4739     EVT EltVT = VT.getVectorElementType();
4740     ShAmt *= EltVT.getSizeInBits();
4741     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4742   }
4743
4744   if (X86::isMOVLMask(SVOp)) {
4745     if (V1IsUndef)
4746       return V2;
4747     if (ISD::isBuildVectorAllZeros(V1.getNode()))
4748       return getVZextMovL(VT, VT, V2, DAG, Subtarget, dl);
4749     if (!isMMX)
4750       return Op;
4751   }
4752
4753   // FIXME: fold these into legal mask.
4754   if (!isMMX && (X86::isMOVSHDUPMask(SVOp) ||
4755                  X86::isMOVSLDUPMask(SVOp) ||
4756                  X86::isMOVHLPSMask(SVOp) ||
4757                  X86::isMOVLHPSMask(SVOp) ||
4758                  X86::isMOVLPMask(SVOp)))
4759     return Op;
4760
4761   if (ShouldXformToMOVHLPS(SVOp) ||
4762       ShouldXformToMOVLP(V1.getNode(), V2.getNode(), SVOp))
4763     return CommuteVectorShuffle(SVOp, DAG);
4764
4765   if (isShift) {
4766     // No better options. Use a vshl / vsrl.
4767     EVT EltVT = VT.getVectorElementType();
4768     ShAmt *= EltVT.getSizeInBits();
4769     return getVShift(isLeft, VT, ShVal, ShAmt, DAG, *this, dl);
4770   }
4771
4772   bool Commuted = false;
4773   // FIXME: This should also accept a bitcast of a splat?  Be careful, not
4774   // 1,1,1,1 -> v8i16 though.
4775   V1IsSplat = isSplatVector(V1.getNode());
4776   V2IsSplat = isSplatVector(V2.getNode());
4777
4778   // Canonicalize the splat or undef, if present, to be on the RHS.
4779   if ((V1IsSplat || V1IsUndef) && !(V2IsSplat || V2IsUndef)) {
4780     Op = CommuteVectorShuffle(SVOp, DAG);
4781     SVOp = cast<ShuffleVectorSDNode>(Op);
4782     V1 = SVOp->getOperand(0);
4783     V2 = SVOp->getOperand(1);
4784     std::swap(V1IsSplat, V2IsSplat);
4785     std::swap(V1IsUndef, V2IsUndef);
4786     Commuted = true;
4787   }
4788
4789   if (isCommutedMOVL(SVOp, V2IsSplat, V2IsUndef)) {
4790     // Shuffling low element of v1 into undef, just return v1.
4791     if (V2IsUndef)
4792       return V1;
4793     // If V2 is a splat, the mask may be malformed such as <4,3,3,3>, which
4794     // the instruction selector will not match, so get a canonical MOVL with
4795     // swapped operands to undo the commute.
4796     return getMOVL(DAG, dl, VT, V2, V1);
4797   }
4798
4799   if (X86::isUNPCKL_v_undef_Mask(SVOp) ||
4800       X86::isUNPCKH_v_undef_Mask(SVOp) ||
4801       X86::isUNPCKLMask(SVOp) ||
4802       X86::isUNPCKHMask(SVOp))
4803     return Op;
4804
4805   if (V2IsSplat) {
4806     // Normalize mask so all entries that point to V2 points to its first
4807     // element then try to match unpck{h|l} again. If match, return a
4808     // new vector_shuffle with the corrected mask.
4809     SDValue NewMask = NormalizeMask(SVOp, DAG);
4810     ShuffleVectorSDNode *NSVOp = cast<ShuffleVectorSDNode>(NewMask);
4811     if (NSVOp != SVOp) {
4812       if (X86::isUNPCKLMask(NSVOp, true)) {
4813         return NewMask;
4814       } else if (X86::isUNPCKHMask(NSVOp, true)) {
4815         return NewMask;
4816       }
4817     }
4818   }
4819
4820   if (Commuted) {
4821     // Commute is back and try unpck* again.
4822     // FIXME: this seems wrong.
4823     SDValue NewOp = CommuteVectorShuffle(SVOp, DAG);
4824     ShuffleVectorSDNode *NewSVOp = cast<ShuffleVectorSDNode>(NewOp);
4825     if (X86::isUNPCKL_v_undef_Mask(NewSVOp) ||
4826         X86::isUNPCKH_v_undef_Mask(NewSVOp) ||
4827         X86::isUNPCKLMask(NewSVOp) ||
4828         X86::isUNPCKHMask(NewSVOp))
4829       return NewOp;
4830   }
4831
4832   // FIXME: for mmx, bitcast v2i32 to v4i16 for shuffle.
4833
4834   // Normalize the node to match x86 shuffle ops if needed
4835   if (!isMMX && V2.getOpcode() != ISD::UNDEF && isCommutedSHUFP(SVOp))
4836     return CommuteVectorShuffle(SVOp, DAG);
4837
4838   // Check for legal shuffle and return?
4839   SmallVector<int, 16> PermMask;
4840   SVOp->getMask(PermMask);
4841   if (isShuffleMaskLegal(PermMask, VT))
4842     return Op;
4843
4844   // Handle v8i16 specifically since SSE can do byte extraction and insertion.
4845   if (VT == MVT::v8i16) {
4846     SDValue NewOp = LowerVECTOR_SHUFFLEv8i16(SVOp, DAG, *this);
4847     if (NewOp.getNode())
4848       return NewOp;
4849   }
4850
4851   if (VT == MVT::v16i8) {
4852     SDValue NewOp = LowerVECTOR_SHUFFLEv16i8(SVOp, DAG, *this);
4853     if (NewOp.getNode())
4854       return NewOp;
4855   }
4856
4857   // Handle all 4 wide cases with a number of shuffles except for MMX.
4858   if (NumElems == 4 && !isMMX)
4859     return LowerVECTOR_SHUFFLE_4wide(SVOp, DAG);
4860
4861   return SDValue();
4862 }
4863
4864 SDValue
4865 X86TargetLowering::LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op,
4866                                                 SelectionDAG &DAG) const {
4867   EVT VT = Op.getValueType();
4868   DebugLoc dl = Op.getDebugLoc();
4869   if (VT.getSizeInBits() == 8) {
4870     SDValue Extract = DAG.getNode(X86ISD::PEXTRB, dl, MVT::i32,
4871                                     Op.getOperand(0), Op.getOperand(1));
4872     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4873                                     DAG.getValueType(VT));
4874     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4875   } else if (VT.getSizeInBits() == 16) {
4876     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4877     // If Idx is 0, it's cheaper to do a move instead of a pextrw.
4878     if (Idx == 0)
4879       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4880                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4881                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4882                                                  MVT::v4i32,
4883                                                  Op.getOperand(0)),
4884                                      Op.getOperand(1)));
4885     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, MVT::i32,
4886                                     Op.getOperand(0), Op.getOperand(1));
4887     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, MVT::i32, Extract,
4888                                     DAG.getValueType(VT));
4889     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4890   } else if (VT == MVT::f32) {
4891     // EXTRACTPS outputs to a GPR32 register which will require a movd to copy
4892     // the result back to FR32 register. It's only worth matching if the
4893     // result has a single use which is a store or a bitcast to i32.  And in
4894     // the case of a store, it's not worth it if the index is a constant 0,
4895     // because a MOVSSmr can be used instead, which is smaller and faster.
4896     if (!Op.hasOneUse())
4897       return SDValue();
4898     SDNode *User = *Op.getNode()->use_begin();
4899     if ((User->getOpcode() != ISD::STORE ||
4900          (isa<ConstantSDNode>(Op.getOperand(1)) &&
4901           cast<ConstantSDNode>(Op.getOperand(1))->isNullValue())) &&
4902         (User->getOpcode() != ISD::BIT_CONVERT ||
4903          User->getValueType(0) != MVT::i32))
4904       return SDValue();
4905     SDValue Extract = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4906                                   DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4i32,
4907                                               Op.getOperand(0)),
4908                                               Op.getOperand(1));
4909     return DAG.getNode(ISD::BIT_CONVERT, dl, MVT::f32, Extract);
4910   } else if (VT == MVT::i32) {
4911     // ExtractPS works with constant index.
4912     if (isa<ConstantSDNode>(Op.getOperand(1)))
4913       return Op;
4914   }
4915   return SDValue();
4916 }
4917
4918
4919 SDValue
4920 X86TargetLowering::LowerEXTRACT_VECTOR_ELT(SDValue Op,
4921                                            SelectionDAG &DAG) const {
4922   if (!isa<ConstantSDNode>(Op.getOperand(1)))
4923     return SDValue();
4924
4925   if (Subtarget->hasSSE41()) {
4926     SDValue Res = LowerEXTRACT_VECTOR_ELT_SSE4(Op, DAG);
4927     if (Res.getNode())
4928       return Res;
4929   }
4930
4931   EVT VT = Op.getValueType();
4932   DebugLoc dl = Op.getDebugLoc();
4933   // TODO: handle v16i8.
4934   if (VT.getSizeInBits() == 16) {
4935     SDValue Vec = Op.getOperand(0);
4936     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4937     if (Idx == 0)
4938       return DAG.getNode(ISD::TRUNCATE, dl, MVT::i16,
4939                          DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::i32,
4940                                      DAG.getNode(ISD::BIT_CONVERT, dl,
4941                                                  MVT::v4i32, Vec),
4942                                      Op.getOperand(1)));
4943     // Transform it so it match pextrw which produces a 32-bit result.
4944     EVT EltVT = MVT::i32;
4945     SDValue Extract = DAG.getNode(X86ISD::PEXTRW, dl, EltVT,
4946                                     Op.getOperand(0), Op.getOperand(1));
4947     SDValue Assert  = DAG.getNode(ISD::AssertZext, dl, EltVT, Extract,
4948                                     DAG.getValueType(VT));
4949     return DAG.getNode(ISD::TRUNCATE, dl, VT, Assert);
4950   } else if (VT.getSizeInBits() == 32) {
4951     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4952     if (Idx == 0)
4953       return Op;
4954
4955     // SHUFPS the element to the lowest double word, then movss.
4956     int Mask[4] = { Idx, -1, -1, -1 };
4957     EVT VVT = Op.getOperand(0).getValueType();
4958     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4959                                        DAG.getUNDEF(VVT), Mask);
4960     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4961                        DAG.getIntPtrConstant(0));
4962   } else if (VT.getSizeInBits() == 64) {
4963     // FIXME: .td only matches this for <2 x f64>, not <2 x i64> on 32b
4964     // FIXME: seems like this should be unnecessary if mov{h,l}pd were taught
4965     //        to match extract_elt for f64.
4966     unsigned Idx = cast<ConstantSDNode>(Op.getOperand(1))->getZExtValue();
4967     if (Idx == 0)
4968       return Op;
4969
4970     // UNPCKHPD the element to the lowest double word, then movsd.
4971     // Note if the lower 64 bits of the result of the UNPCKHPD is then stored
4972     // to a f64mem, the whole operation is folded into a single MOVHPDmr.
4973     int Mask[2] = { 1, -1 };
4974     EVT VVT = Op.getOperand(0).getValueType();
4975     SDValue Vec = DAG.getVectorShuffle(VVT, dl, Op.getOperand(0),
4976                                        DAG.getUNDEF(VVT), Mask);
4977     return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, VT, Vec,
4978                        DAG.getIntPtrConstant(0));
4979   }
4980
4981   return SDValue();
4982 }
4983
4984 SDValue
4985 X86TargetLowering::LowerINSERT_VECTOR_ELT_SSE4(SDValue Op,
4986                                                SelectionDAG &DAG) const {
4987   EVT VT = Op.getValueType();
4988   EVT EltVT = VT.getVectorElementType();
4989   DebugLoc dl = Op.getDebugLoc();
4990
4991   SDValue N0 = Op.getOperand(0);
4992   SDValue N1 = Op.getOperand(1);
4993   SDValue N2 = Op.getOperand(2);
4994
4995   if ((EltVT.getSizeInBits() == 8 || EltVT.getSizeInBits() == 16) &&
4996       isa<ConstantSDNode>(N2)) {
4997     unsigned Opc;
4998     if (VT == MVT::v8i16)
4999       Opc = X86ISD::PINSRW;
5000     else if (VT == MVT::v4i16)
5001       Opc = X86ISD::MMX_PINSRW;
5002     else if (VT == MVT::v16i8)
5003       Opc = X86ISD::PINSRB;
5004     else
5005       Opc = X86ISD::PINSRB;
5006
5007     // Transform it so it match pinsr{b,w} which expects a GR32 as its second
5008     // argument.
5009     if (N1.getValueType() != MVT::i32)
5010       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5011     if (N2.getValueType() != MVT::i32)
5012       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5013     return DAG.getNode(Opc, dl, VT, N0, N1, N2);
5014   } else if (EltVT == MVT::f32 && isa<ConstantSDNode>(N2)) {
5015     // Bits [7:6] of the constant are the source select.  This will always be
5016     //  zero here.  The DAG Combiner may combine an extract_elt index into these
5017     //  bits.  For example (insert (extract, 3), 2) could be matched by putting
5018     //  the '3' into bits [7:6] of X86ISD::INSERTPS.
5019     // Bits [5:4] of the constant are the destination select.  This is the
5020     //  value of the incoming immediate.
5021     // Bits [3:0] of the constant are the zero mask.  The DAG Combiner may
5022     //   combine either bitwise AND or insert of float 0.0 to set these bits.
5023     N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue() << 4);
5024     // Create this as a scalar to vector..
5025     N1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4f32, N1);
5026     return DAG.getNode(X86ISD::INSERTPS, dl, VT, N0, N1, N2);
5027   } else if (EltVT == MVT::i32 && isa<ConstantSDNode>(N2)) {
5028     // PINSR* works with constant index.
5029     return Op;
5030   }
5031   return SDValue();
5032 }
5033
5034 SDValue
5035 X86TargetLowering::LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const {
5036   EVT VT = Op.getValueType();
5037   EVT EltVT = VT.getVectorElementType();
5038
5039   if (Subtarget->hasSSE41())
5040     return LowerINSERT_VECTOR_ELT_SSE4(Op, DAG);
5041
5042   if (EltVT == MVT::i8)
5043     return SDValue();
5044
5045   DebugLoc dl = Op.getDebugLoc();
5046   SDValue N0 = Op.getOperand(0);
5047   SDValue N1 = Op.getOperand(1);
5048   SDValue N2 = Op.getOperand(2);
5049
5050   if (EltVT.getSizeInBits() == 16 && isa<ConstantSDNode>(N2)) {
5051     // Transform it so it match pinsrw which expects a 16-bit value in a GR32
5052     // as its second argument.
5053     if (N1.getValueType() != MVT::i32)
5054       N1 = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, N1);
5055     if (N2.getValueType() != MVT::i32)
5056       N2 = DAG.getIntPtrConstant(cast<ConstantSDNode>(N2)->getZExtValue());
5057     return DAG.getNode(VT == MVT::v8i16 ? X86ISD::PINSRW : X86ISD::MMX_PINSRW,
5058                        dl, VT, N0, N1, N2);
5059   }
5060   return SDValue();
5061 }
5062
5063 SDValue
5064 X86TargetLowering::LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const {
5065   DebugLoc dl = Op.getDebugLoc();
5066
5067   if (Op.getValueType() == MVT::v1i64 &&
5068       Op.getOperand(0).getValueType() == MVT::i64)
5069     return DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v1i64, Op.getOperand(0));
5070
5071   SDValue AnyExt = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, Op.getOperand(0));
5072   EVT VT = MVT::v2i32;
5073   switch (Op.getValueType().getSimpleVT().SimpleTy) {
5074   default: break;
5075   case MVT::v16i8:
5076   case MVT::v8i16:
5077     VT = MVT::v4i32;
5078     break;
5079   }
5080   return DAG.getNode(ISD::BIT_CONVERT, dl, Op.getValueType(),
5081                      DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, VT, AnyExt));
5082 }
5083
5084 // ConstantPool, JumpTable, GlobalAddress, and ExternalSymbol are lowered as
5085 // their target countpart wrapped in the X86ISD::Wrapper node. Suppose N is
5086 // one of the above mentioned nodes. It has to be wrapped because otherwise
5087 // Select(N) returns N. So the raw TargetGlobalAddress nodes, etc. can only
5088 // be used to form addressing mode. These wrapped nodes will be selected
5089 // into MOV32ri.
5090 SDValue
5091 X86TargetLowering::LowerConstantPool(SDValue Op, SelectionDAG &DAG) const {
5092   ConstantPoolSDNode *CP = cast<ConstantPoolSDNode>(Op);
5093
5094   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5095   // global base reg.
5096   unsigned char OpFlag = 0;
5097   unsigned WrapperKind = X86ISD::Wrapper;
5098   CodeModel::Model M = getTargetMachine().getCodeModel();
5099
5100   if (Subtarget->isPICStyleRIPRel() &&
5101       (M == CodeModel::Small || M == CodeModel::Kernel))
5102     WrapperKind = X86ISD::WrapperRIP;
5103   else if (Subtarget->isPICStyleGOT())
5104     OpFlag = X86II::MO_GOTOFF;
5105   else if (Subtarget->isPICStyleStubPIC())
5106     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5107
5108   SDValue Result = DAG.getTargetConstantPool(CP->getConstVal(), getPointerTy(),
5109                                              CP->getAlignment(),
5110                                              CP->getOffset(), OpFlag);
5111   DebugLoc DL = CP->getDebugLoc();
5112   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5113   // With PIC, the address is actually $g + Offset.
5114   if (OpFlag) {
5115     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5116                          DAG.getNode(X86ISD::GlobalBaseReg,
5117                                      DebugLoc(), getPointerTy()),
5118                          Result);
5119   }
5120
5121   return Result;
5122 }
5123
5124 SDValue X86TargetLowering::LowerJumpTable(SDValue Op, SelectionDAG &DAG) const {
5125   JumpTableSDNode *JT = cast<JumpTableSDNode>(Op);
5126
5127   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5128   // global base reg.
5129   unsigned char OpFlag = 0;
5130   unsigned WrapperKind = X86ISD::Wrapper;
5131   CodeModel::Model M = getTargetMachine().getCodeModel();
5132
5133   if (Subtarget->isPICStyleRIPRel() &&
5134       (M == CodeModel::Small || M == CodeModel::Kernel))
5135     WrapperKind = X86ISD::WrapperRIP;
5136   else if (Subtarget->isPICStyleGOT())
5137     OpFlag = X86II::MO_GOTOFF;
5138   else if (Subtarget->isPICStyleStubPIC())
5139     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5140
5141   SDValue Result = DAG.getTargetJumpTable(JT->getIndex(), getPointerTy(),
5142                                           OpFlag);
5143   DebugLoc DL = JT->getDebugLoc();
5144   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5145
5146   // With PIC, the address is actually $g + Offset.
5147   if (OpFlag) {
5148     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5149                          DAG.getNode(X86ISD::GlobalBaseReg,
5150                                      DebugLoc(), getPointerTy()),
5151                          Result);
5152   }
5153
5154   return Result;
5155 }
5156
5157 SDValue
5158 X86TargetLowering::LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const {
5159   const char *Sym = cast<ExternalSymbolSDNode>(Op)->getSymbol();
5160
5161   // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5162   // global base reg.
5163   unsigned char OpFlag = 0;
5164   unsigned WrapperKind = X86ISD::Wrapper;
5165   CodeModel::Model M = getTargetMachine().getCodeModel();
5166
5167   if (Subtarget->isPICStyleRIPRel() &&
5168       (M == CodeModel::Small || M == CodeModel::Kernel))
5169     WrapperKind = X86ISD::WrapperRIP;
5170   else if (Subtarget->isPICStyleGOT())
5171     OpFlag = X86II::MO_GOTOFF;
5172   else if (Subtarget->isPICStyleStubPIC())
5173     OpFlag = X86II::MO_PIC_BASE_OFFSET;
5174
5175   SDValue Result = DAG.getTargetExternalSymbol(Sym, getPointerTy(), OpFlag);
5176
5177   DebugLoc DL = Op.getDebugLoc();
5178   Result = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5179
5180
5181   // With PIC, the address is actually $g + Offset.
5182   if (getTargetMachine().getRelocationModel() == Reloc::PIC_ &&
5183       !Subtarget->is64Bit()) {
5184     Result = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5185                          DAG.getNode(X86ISD::GlobalBaseReg,
5186                                      DebugLoc(), getPointerTy()),
5187                          Result);
5188   }
5189
5190   return Result;
5191 }
5192
5193 SDValue
5194 X86TargetLowering::LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const {
5195   // Create the TargetBlockAddressAddress node.
5196   unsigned char OpFlags =
5197     Subtarget->ClassifyBlockAddressReference();
5198   CodeModel::Model M = getTargetMachine().getCodeModel();
5199   const BlockAddress *BA = cast<BlockAddressSDNode>(Op)->getBlockAddress();
5200   DebugLoc dl = Op.getDebugLoc();
5201   SDValue Result = DAG.getBlockAddress(BA, getPointerTy(),
5202                                        /*isTarget=*/true, OpFlags);
5203
5204   if (Subtarget->isPICStyleRIPRel() &&
5205       (M == CodeModel::Small || M == CodeModel::Kernel))
5206     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5207   else
5208     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5209
5210   // With PIC, the address is actually $g + Offset.
5211   if (isGlobalRelativeToPICBase(OpFlags)) {
5212     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5213                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5214                          Result);
5215   }
5216
5217   return Result;
5218 }
5219
5220 SDValue
5221 X86TargetLowering::LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
5222                                       int64_t Offset,
5223                                       SelectionDAG &DAG) const {
5224   // Create the TargetGlobalAddress node, folding in the constant
5225   // offset if it is legal.
5226   unsigned char OpFlags =
5227     Subtarget->ClassifyGlobalReference(GV, getTargetMachine());
5228   CodeModel::Model M = getTargetMachine().getCodeModel();
5229   SDValue Result;
5230   if (OpFlags == X86II::MO_NO_FLAG &&
5231       X86::isOffsetSuitableForCodeModel(Offset, M)) {
5232     // A direct static reference to a global.
5233     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), Offset);
5234     Offset = 0;
5235   } else {
5236     Result = DAG.getTargetGlobalAddress(GV, getPointerTy(), 0, OpFlags);
5237   }
5238
5239   if (Subtarget->isPICStyleRIPRel() &&
5240       (M == CodeModel::Small || M == CodeModel::Kernel))
5241     Result = DAG.getNode(X86ISD::WrapperRIP, dl, getPointerTy(), Result);
5242   else
5243     Result = DAG.getNode(X86ISD::Wrapper, dl, getPointerTy(), Result);
5244
5245   // With PIC, the address is actually $g + Offset.
5246   if (isGlobalRelativeToPICBase(OpFlags)) {
5247     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(),
5248                          DAG.getNode(X86ISD::GlobalBaseReg, dl, getPointerTy()),
5249                          Result);
5250   }
5251
5252   // For globals that require a load from a stub to get the address, emit the
5253   // load.
5254   if (isGlobalStubReference(OpFlags))
5255     Result = DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(), Result,
5256                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5257
5258   // If there was a non-zero offset that we didn't fold, create an explicit
5259   // addition for it.
5260   if (Offset != 0)
5261     Result = DAG.getNode(ISD::ADD, dl, getPointerTy(), Result,
5262                          DAG.getConstant(Offset, getPointerTy()));
5263
5264   return Result;
5265 }
5266
5267 SDValue
5268 X86TargetLowering::LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const {
5269   const GlobalValue *GV = cast<GlobalAddressSDNode>(Op)->getGlobal();
5270   int64_t Offset = cast<GlobalAddressSDNode>(Op)->getOffset();
5271   return LowerGlobalAddress(GV, Op.getDebugLoc(), Offset, DAG);
5272 }
5273
5274 static SDValue
5275 GetTLSADDR(SelectionDAG &DAG, SDValue Chain, GlobalAddressSDNode *GA,
5276            SDValue *InFlag, const EVT PtrVT, unsigned ReturnReg,
5277            unsigned char OperandFlags) {
5278   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5279   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
5280   DebugLoc dl = GA->getDebugLoc();
5281   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(),
5282                                            GA->getValueType(0),
5283                                            GA->getOffset(),
5284                                            OperandFlags);
5285   if (InFlag) {
5286     SDValue Ops[] = { Chain,  TGA, *InFlag };
5287     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 3);
5288   } else {
5289     SDValue Ops[]  = { Chain, TGA };
5290     Chain = DAG.getNode(X86ISD::TLSADDR, dl, NodeTys, Ops, 2);
5291   }
5292
5293   // TLSADDR will be codegen'ed as call. Inform MFI that function has calls.
5294   MFI->setAdjustsStack(true);
5295
5296   SDValue Flag = Chain.getValue(1);
5297   return DAG.getCopyFromReg(Chain, dl, ReturnReg, PtrVT, Flag);
5298 }
5299
5300 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 32 bit
5301 static SDValue
5302 LowerToTLSGeneralDynamicModel32(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5303                                 const EVT PtrVT) {
5304   SDValue InFlag;
5305   DebugLoc dl = GA->getDebugLoc();  // ? function entry point might be better
5306   SDValue Chain = DAG.getCopyToReg(DAG.getEntryNode(), dl, X86::EBX,
5307                                      DAG.getNode(X86ISD::GlobalBaseReg,
5308                                                  DebugLoc(), PtrVT), InFlag);
5309   InFlag = Chain.getValue(1);
5310
5311   return GetTLSADDR(DAG, Chain, GA, &InFlag, PtrVT, X86::EAX, X86II::MO_TLSGD);
5312 }
5313
5314 // Lower ISD::GlobalTLSAddress using the "general dynamic" model, 64 bit
5315 static SDValue
5316 LowerToTLSGeneralDynamicModel64(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5317                                 const EVT PtrVT) {
5318   return GetTLSADDR(DAG, DAG.getEntryNode(), GA, NULL, PtrVT,
5319                     X86::RAX, X86II::MO_TLSGD);
5320 }
5321
5322 // Lower ISD::GlobalTLSAddress using the "initial exec" (for no-pic) or
5323 // "local exec" model.
5324 static SDValue LowerToTLSExecModel(GlobalAddressSDNode *GA, SelectionDAG &DAG,
5325                                    const EVT PtrVT, TLSModel::Model model,
5326                                    bool is64Bit) {
5327   DebugLoc dl = GA->getDebugLoc();
5328   // Get the Thread Pointer
5329   SDValue Base = DAG.getNode(X86ISD::SegmentBaseAddress,
5330                              DebugLoc(), PtrVT,
5331                              DAG.getRegister(is64Bit? X86::FS : X86::GS,
5332                                              MVT::i32));
5333
5334   SDValue ThreadPointer = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Base,
5335                                       NULL, 0, false, false, 0);
5336
5337   unsigned char OperandFlags = 0;
5338   // Most TLS accesses are not RIP relative, even on x86-64.  One exception is
5339   // initialexec.
5340   unsigned WrapperKind = X86ISD::Wrapper;
5341   if (model == TLSModel::LocalExec) {
5342     OperandFlags = is64Bit ? X86II::MO_TPOFF : X86II::MO_NTPOFF;
5343   } else if (is64Bit) {
5344     assert(model == TLSModel::InitialExec);
5345     OperandFlags = X86II::MO_GOTTPOFF;
5346     WrapperKind = X86ISD::WrapperRIP;
5347   } else {
5348     assert(model == TLSModel::InitialExec);
5349     OperandFlags = X86II::MO_INDNTPOFF;
5350   }
5351
5352   // emit "addl x@ntpoff,%eax" (local exec) or "addl x@indntpoff,%eax" (initial
5353   // exec)
5354   SDValue TGA = DAG.getTargetGlobalAddress(GA->getGlobal(), GA->getValueType(0),
5355                                            GA->getOffset(), OperandFlags);
5356   SDValue Offset = DAG.getNode(WrapperKind, dl, PtrVT, TGA);
5357
5358   if (model == TLSModel::InitialExec)
5359     Offset = DAG.getLoad(PtrVT, dl, DAG.getEntryNode(), Offset,
5360                          PseudoSourceValue::getGOT(), 0, false, false, 0);
5361
5362   // The address of the thread local variable is the add of the thread
5363   // pointer with the offset of the variable.
5364   return DAG.getNode(ISD::ADD, dl, PtrVT, ThreadPointer, Offset);
5365 }
5366
5367 SDValue
5368 X86TargetLowering::LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const {
5369
5370   GlobalAddressSDNode *GA = cast<GlobalAddressSDNode>(Op);
5371   const GlobalValue *GV = GA->getGlobal();
5372
5373   if (Subtarget->isTargetELF()) {
5374     // TODO: implement the "local dynamic" model
5375     // TODO: implement the "initial exec"model for pic executables
5376
5377     // If GV is an alias then use the aliasee for determining
5378     // thread-localness.
5379     if (const GlobalAlias *GA = dyn_cast<GlobalAlias>(GV))
5380       GV = GA->resolveAliasedGlobal(false);
5381
5382     TLSModel::Model model
5383       = getTLSModel(GV, getTargetMachine().getRelocationModel());
5384
5385     switch (model) {
5386       case TLSModel::GeneralDynamic:
5387       case TLSModel::LocalDynamic: // not implemented
5388         if (Subtarget->is64Bit())
5389           return LowerToTLSGeneralDynamicModel64(GA, DAG, getPointerTy());
5390         return LowerToTLSGeneralDynamicModel32(GA, DAG, getPointerTy());
5391
5392       case TLSModel::InitialExec:
5393       case TLSModel::LocalExec:
5394         return LowerToTLSExecModel(GA, DAG, getPointerTy(), model,
5395                                    Subtarget->is64Bit());
5396     }
5397   } else if (Subtarget->isTargetDarwin()) {
5398     // Darwin only has one model of TLS.  Lower to that.
5399     unsigned char OpFlag = 0;
5400     unsigned WrapperKind = Subtarget->isPICStyleRIPRel() ?
5401                            X86ISD::WrapperRIP : X86ISD::Wrapper;
5402
5403     // In PIC mode (unless we're in RIPRel PIC mode) we add an offset to the
5404     // global base reg.
5405     bool PIC32 = (getTargetMachine().getRelocationModel() == Reloc::PIC_) &&
5406                   !Subtarget->is64Bit();
5407     if (PIC32)
5408       OpFlag = X86II::MO_TLVP_PIC_BASE;
5409     else
5410       OpFlag = X86II::MO_TLVP;
5411
5412     SDValue Result = DAG.getTargetGlobalAddress(GA->getGlobal(),
5413                                                 getPointerTy(),
5414                                                 GA->getOffset(), OpFlag);
5415
5416     DebugLoc DL = Op.getDebugLoc();
5417     SDValue Offset = DAG.getNode(WrapperKind, DL, getPointerTy(), Result);
5418
5419     // With PIC32, the address is actually $g + Offset.
5420     if (PIC32)
5421       Offset = DAG.getNode(ISD::ADD, DL, getPointerTy(),
5422                            DAG.getNode(X86ISD::GlobalBaseReg,
5423                                        DebugLoc(), getPointerTy()),
5424                            Offset);
5425
5426     // Lowering the machine isd will make sure everything is in the right
5427     // location.
5428     SDValue Args[] = { Offset };
5429     SDValue Chain = DAG.getNode(X86ISD::TLSCALL, DL, MVT::Other, Args, 1);
5430
5431     // TLSCALL will be codegen'ed as call. Inform MFI that function has calls.
5432     MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
5433     MFI->setAdjustsStack(true);
5434
5435     // And our return value (tls address) is in the standard call return value
5436     // location.
5437     unsigned Reg = Subtarget->is64Bit() ? X86::RAX : X86::EAX;
5438     return DAG.getCopyFromReg(Chain, DL, Reg, getPointerTy());
5439   }
5440
5441   assert(false &&
5442          "TLS not implemented for this target.");
5443
5444   llvm_unreachable("Unreachable");
5445   return SDValue();
5446 }
5447
5448
5449 /// LowerShift - Lower SRA_PARTS and friends, which return two i32 values and
5450 /// take a 2 x i32 value to shift plus a shift amount.
5451 SDValue X86TargetLowering::LowerShift(SDValue Op, SelectionDAG &DAG) const {
5452   assert(Op.getNumOperands() == 3 && "Not a double-shift!");
5453   EVT VT = Op.getValueType();
5454   unsigned VTBits = VT.getSizeInBits();
5455   DebugLoc dl = Op.getDebugLoc();
5456   bool isSRA = Op.getOpcode() == ISD::SRA_PARTS;
5457   SDValue ShOpLo = Op.getOperand(0);
5458   SDValue ShOpHi = Op.getOperand(1);
5459   SDValue ShAmt  = Op.getOperand(2);
5460   SDValue Tmp1 = isSRA ? DAG.getNode(ISD::SRA, dl, VT, ShOpHi,
5461                                      DAG.getConstant(VTBits - 1, MVT::i8))
5462                        : DAG.getConstant(0, VT);
5463
5464   SDValue Tmp2, Tmp3;
5465   if (Op.getOpcode() == ISD::SHL_PARTS) {
5466     Tmp2 = DAG.getNode(X86ISD::SHLD, dl, VT, ShOpHi, ShOpLo, ShAmt);
5467     Tmp3 = DAG.getNode(ISD::SHL, dl, VT, ShOpLo, ShAmt);
5468   } else {
5469     Tmp2 = DAG.getNode(X86ISD::SHRD, dl, VT, ShOpLo, ShOpHi, ShAmt);
5470     Tmp3 = DAG.getNode(isSRA ? ISD::SRA : ISD::SRL, dl, VT, ShOpHi, ShAmt);
5471   }
5472
5473   SDValue AndNode = DAG.getNode(ISD::AND, dl, MVT::i8, ShAmt,
5474                                 DAG.getConstant(VTBits, MVT::i8));
5475   SDValue Cond = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
5476                              AndNode, DAG.getConstant(0, MVT::i8));
5477
5478   SDValue Hi, Lo;
5479   SDValue CC = DAG.getConstant(X86::COND_NE, MVT::i8);
5480   SDValue Ops0[4] = { Tmp2, Tmp3, CC, Cond };
5481   SDValue Ops1[4] = { Tmp3, Tmp1, CC, Cond };
5482
5483   if (Op.getOpcode() == ISD::SHL_PARTS) {
5484     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5485     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5486   } else {
5487     Lo = DAG.getNode(X86ISD::CMOV, dl, VT, Ops0, 4);
5488     Hi = DAG.getNode(X86ISD::CMOV, dl, VT, Ops1, 4);
5489   }
5490
5491   SDValue Ops[2] = { Lo, Hi };
5492   return DAG.getMergeValues(Ops, 2, dl);
5493 }
5494
5495 SDValue X86TargetLowering::LowerSINT_TO_FP(SDValue Op,
5496                                            SelectionDAG &DAG) const {
5497   EVT SrcVT = Op.getOperand(0).getValueType();
5498
5499   if (SrcVT.isVector()) {
5500     if (SrcVT == MVT::v2i32 && Op.getValueType() == MVT::v2f64) {
5501       return Op;
5502     }
5503     return SDValue();
5504   }
5505
5506   assert(SrcVT.getSimpleVT() <= MVT::i64 && SrcVT.getSimpleVT() >= MVT::i16 &&
5507          "Unknown SINT_TO_FP to lower!");
5508
5509   // These are really Legal; return the operand so the caller accepts it as
5510   // Legal.
5511   if (SrcVT == MVT::i32 && isScalarFPTypeInSSEReg(Op.getValueType()))
5512     return Op;
5513   if (SrcVT == MVT::i64 && isScalarFPTypeInSSEReg(Op.getValueType()) &&
5514       Subtarget->is64Bit()) {
5515     return Op;
5516   }
5517
5518   DebugLoc dl = Op.getDebugLoc();
5519   unsigned Size = SrcVT.getSizeInBits()/8;
5520   MachineFunction &MF = DAG.getMachineFunction();
5521   int SSFI = MF.getFrameInfo()->CreateStackObject(Size, Size, false);
5522   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5523   SDValue Chain = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5524                                StackSlot,
5525                                PseudoSourceValue::getFixedStack(SSFI), 0,
5526                                false, false, 0);
5527   return BuildFILD(Op, SrcVT, Chain, StackSlot, DAG);
5528 }
5529
5530 SDValue X86TargetLowering::BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain,
5531                                      SDValue StackSlot,
5532                                      SelectionDAG &DAG) const {
5533   // Build the FILD
5534   DebugLoc dl = Op.getDebugLoc();
5535   SDVTList Tys;
5536   bool useSSE = isScalarFPTypeInSSEReg(Op.getValueType());
5537   if (useSSE)
5538     Tys = DAG.getVTList(MVT::f64, MVT::Other, MVT::Flag);
5539   else
5540     Tys = DAG.getVTList(Op.getValueType(), MVT::Other);
5541   SDValue Ops[] = { Chain, StackSlot, DAG.getValueType(SrcVT) };
5542   SDValue Result = DAG.getNode(useSSE ? X86ISD::FILD_FLAG : X86ISD::FILD, dl,
5543                                Tys, Ops, array_lengthof(Ops));
5544
5545   if (useSSE) {
5546     Chain = Result.getValue(1);
5547     SDValue InFlag = Result.getValue(2);
5548
5549     // FIXME: Currently the FST is flagged to the FILD_FLAG. This
5550     // shouldn't be necessary except that RFP cannot be live across
5551     // multiple blocks. When stackifier is fixed, they can be uncoupled.
5552     MachineFunction &MF = DAG.getMachineFunction();
5553     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8, false);
5554     SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5555     Tys = DAG.getVTList(MVT::Other);
5556     SDValue Ops[] = {
5557       Chain, Result, StackSlot, DAG.getValueType(Op.getValueType()), InFlag
5558     };
5559     Chain = DAG.getNode(X86ISD::FST, dl, Tys, Ops, array_lengthof(Ops));
5560     Result = DAG.getLoad(Op.getValueType(), dl, Chain, StackSlot,
5561                          PseudoSourceValue::getFixedStack(SSFI), 0,
5562                          false, false, 0);
5563   }
5564
5565   return Result;
5566 }
5567
5568 // LowerUINT_TO_FP_i64 - 64-bit unsigned integer to double expansion.
5569 SDValue X86TargetLowering::LowerUINT_TO_FP_i64(SDValue Op,
5570                                                SelectionDAG &DAG) const {
5571   // This algorithm is not obvious. Here it is in C code, more or less:
5572   /*
5573     double uint64_to_double( uint32_t hi, uint32_t lo ) {
5574       static const __m128i exp = { 0x4330000045300000ULL, 0 };
5575       static const __m128d bias = { 0x1.0p84, 0x1.0p52 };
5576
5577       // Copy ints to xmm registers.
5578       __m128i xh = _mm_cvtsi32_si128( hi );
5579       __m128i xl = _mm_cvtsi32_si128( lo );
5580
5581       // Combine into low half of a single xmm register.
5582       __m128i x = _mm_unpacklo_epi32( xh, xl );
5583       __m128d d;
5584       double sd;
5585
5586       // Merge in appropriate exponents to give the integer bits the right
5587       // magnitude.
5588       x = _mm_unpacklo_epi32( x, exp );
5589
5590       // Subtract away the biases to deal with the IEEE-754 double precision
5591       // implicit 1.
5592       d = _mm_sub_pd( (__m128d) x, bias );
5593
5594       // All conversions up to here are exact. The correctly rounded result is
5595       // calculated using the current rounding mode using the following
5596       // horizontal add.
5597       d = _mm_add_sd( d, _mm_unpackhi_pd( d, d ) );
5598       _mm_store_sd( &sd, d );   // Because we are returning doubles in XMM, this
5599                                 // store doesn't really need to be here (except
5600                                 // maybe to zero the other double)
5601       return sd;
5602     }
5603   */
5604
5605   DebugLoc dl = Op.getDebugLoc();
5606   LLVMContext *Context = DAG.getContext();
5607
5608   // Build some magic constants.
5609   std::vector<Constant*> CV0;
5610   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x45300000)));
5611   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0x43300000)));
5612   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5613   CV0.push_back(ConstantInt::get(*Context, APInt(32, 0)));
5614   Constant *C0 = ConstantVector::get(CV0);
5615   SDValue CPIdx0 = DAG.getConstantPool(C0, getPointerTy(), 16);
5616
5617   std::vector<Constant*> CV1;
5618   CV1.push_back(
5619     ConstantFP::get(*Context, APFloat(APInt(64, 0x4530000000000000ULL))));
5620   CV1.push_back(
5621     ConstantFP::get(*Context, APFloat(APInt(64, 0x4330000000000000ULL))));
5622   Constant *C1 = ConstantVector::get(CV1);
5623   SDValue CPIdx1 = DAG.getConstantPool(C1, getPointerTy(), 16);
5624
5625   SDValue XR1 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5626                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5627                                         Op.getOperand(0),
5628                                         DAG.getIntPtrConstant(1)));
5629   SDValue XR2 = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5630                             DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5631                                         Op.getOperand(0),
5632                                         DAG.getIntPtrConstant(0)));
5633   SDValue Unpck1 = getUnpackl(DAG, dl, MVT::v4i32, XR1, XR2);
5634   SDValue CLod0 = DAG.getLoad(MVT::v4i32, dl, DAG.getEntryNode(), CPIdx0,
5635                               PseudoSourceValue::getConstantPool(), 0,
5636                               false, false, 16);
5637   SDValue Unpck2 = getUnpackl(DAG, dl, MVT::v4i32, Unpck1, CLod0);
5638   SDValue XR2F = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Unpck2);
5639   SDValue CLod1 = DAG.getLoad(MVT::v2f64, dl, CLod0.getValue(1), CPIdx1,
5640                               PseudoSourceValue::getConstantPool(), 0,
5641                               false, false, 16);
5642   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::v2f64, XR2F, CLod1);
5643
5644   // Add the halves; easiest way is to swap them into another reg first.
5645   int ShufMask[2] = { 1, -1 };
5646   SDValue Shuf = DAG.getVectorShuffle(MVT::v2f64, dl, Sub,
5647                                       DAG.getUNDEF(MVT::v2f64), ShufMask);
5648   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::v2f64, Shuf, Sub);
5649   return DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64, Add,
5650                      DAG.getIntPtrConstant(0));
5651 }
5652
5653 // LowerUINT_TO_FP_i32 - 32-bit unsigned integer to float expansion.
5654 SDValue X86TargetLowering::LowerUINT_TO_FP_i32(SDValue Op,
5655                                                SelectionDAG &DAG) const {
5656   DebugLoc dl = Op.getDebugLoc();
5657   // FP constant to bias correct the final result.
5658   SDValue Bias = DAG.getConstantFP(BitsToDouble(0x4330000000000000ULL),
5659                                    MVT::f64);
5660
5661   // Load the 32-bit value into an XMM register.
5662   SDValue Load = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v4i32,
5663                              DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
5664                                          Op.getOperand(0),
5665                                          DAG.getIntPtrConstant(0)));
5666
5667   Load = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5668                      DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Load),
5669                      DAG.getIntPtrConstant(0));
5670
5671   // Or the load with the bias.
5672   SDValue Or = DAG.getNode(ISD::OR, dl, MVT::v2i64,
5673                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5674                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5675                                                    MVT::v2f64, Load)),
5676                            DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5677                                        DAG.getNode(ISD::SCALAR_TO_VECTOR, dl,
5678                                                    MVT::v2f64, Bias)));
5679   Or = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f64,
5680                    DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2f64, Or),
5681                    DAG.getIntPtrConstant(0));
5682
5683   // Subtract the bias.
5684   SDValue Sub = DAG.getNode(ISD::FSUB, dl, MVT::f64, Or, Bias);
5685
5686   // Handle final rounding.
5687   EVT DestVT = Op.getValueType();
5688
5689   if (DestVT.bitsLT(MVT::f64)) {
5690     return DAG.getNode(ISD::FP_ROUND, dl, DestVT, Sub,
5691                        DAG.getIntPtrConstant(0));
5692   } else if (DestVT.bitsGT(MVT::f64)) {
5693     return DAG.getNode(ISD::FP_EXTEND, dl, DestVT, Sub);
5694   }
5695
5696   // Handle final rounding.
5697   return Sub;
5698 }
5699
5700 SDValue X86TargetLowering::LowerUINT_TO_FP(SDValue Op,
5701                                            SelectionDAG &DAG) const {
5702   SDValue N0 = Op.getOperand(0);
5703   DebugLoc dl = Op.getDebugLoc();
5704
5705   // Since UINT_TO_FP is legal (it's marked custom), dag combiner won't
5706   // optimize it to a SINT_TO_FP when the sign bit is known zero. Perform
5707   // the optimization here.
5708   if (DAG.SignBitIsZero(N0))
5709     return DAG.getNode(ISD::SINT_TO_FP, dl, Op.getValueType(), N0);
5710
5711   EVT SrcVT = N0.getValueType();
5712   EVT DstVT = Op.getValueType();
5713   if (SrcVT == MVT::i64 && DstVT == MVT::f64 && X86ScalarSSEf64)
5714     return LowerUINT_TO_FP_i64(Op, DAG);
5715   else if (SrcVT == MVT::i32 && X86ScalarSSEf64)
5716     return LowerUINT_TO_FP_i32(Op, DAG);
5717
5718   // Make a 64-bit buffer, and use it to build an FILD.
5719   SDValue StackSlot = DAG.CreateStackTemporary(MVT::i64);
5720   if (SrcVT == MVT::i32) {
5721     SDValue WordOff = DAG.getConstant(4, getPointerTy());
5722     SDValue OffsetSlot = DAG.getNode(ISD::ADD, dl,
5723                                      getPointerTy(), StackSlot, WordOff);
5724     SDValue Store1 = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5725                                   StackSlot, NULL, 0, false, false, 0);
5726     SDValue Store2 = DAG.getStore(Store1, dl, DAG.getConstant(0, MVT::i32),
5727                                   OffsetSlot, NULL, 0, false, false, 0);
5728     SDValue Fild = BuildFILD(Op, MVT::i64, Store2, StackSlot, DAG);
5729     return Fild;
5730   }
5731
5732   assert(SrcVT == MVT::i64 && "Unexpected type in UINT_TO_FP");
5733   SDValue Store = DAG.getStore(DAG.getEntryNode(), dl, Op.getOperand(0),
5734                                 StackSlot, NULL, 0, false, false, 0);
5735   // For i64 source, we need to add the appropriate power of 2 if the input
5736   // was negative.  This is the same as the optimization in
5737   // DAGTypeLegalizer::ExpandIntOp_UNIT_TO_FP, and for it to be safe here,
5738   // we must be careful to do the computation in x87 extended precision, not
5739   // in SSE. (The generic code can't know it's OK to do this, or how to.)
5740   SDVTList Tys = DAG.getVTList(MVT::f80, MVT::Other);
5741   SDValue Ops[] = { Store, StackSlot, DAG.getValueType(MVT::i64) };
5742   SDValue Fild = DAG.getNode(X86ISD::FILD, dl, Tys, Ops, 3);
5743
5744   APInt FF(32, 0x5F800000ULL);
5745
5746   // Check whether the sign bit is set.
5747   SDValue SignSet = DAG.getSetCC(dl, getSetCCResultType(MVT::i64),
5748                                  Op.getOperand(0), DAG.getConstant(0, MVT::i64),
5749                                  ISD::SETLT);
5750
5751   // Build a 64 bit pair (0, FF) in the constant pool, with FF in the lo bits.
5752   SDValue FudgePtr = DAG.getConstantPool(
5753                              ConstantInt::get(*DAG.getContext(), FF.zext(64)),
5754                                          getPointerTy());
5755
5756   // Get a pointer to FF if the sign bit was set, or to 0 otherwise.
5757   SDValue Zero = DAG.getIntPtrConstant(0);
5758   SDValue Four = DAG.getIntPtrConstant(4);
5759   SDValue Offset = DAG.getNode(ISD::SELECT, dl, Zero.getValueType(), SignSet,
5760                                Zero, Four);
5761   FudgePtr = DAG.getNode(ISD::ADD, dl, getPointerTy(), FudgePtr, Offset);
5762
5763   // Load the value out, extending it from f32 to f80.
5764   // FIXME: Avoid the extend by constructing the right constant pool?
5765   SDValue Fudge = DAG.getExtLoad(ISD::EXTLOAD, dl, MVT::f80, DAG.getEntryNode(),
5766                                  FudgePtr, PseudoSourceValue::getConstantPool(),
5767                                  0, MVT::f32, false, false, 4);
5768   // Extend everything to 80 bits to force it to be done on x87.
5769   SDValue Add = DAG.getNode(ISD::FADD, dl, MVT::f80, Fild, Fudge);
5770   return DAG.getNode(ISD::FP_ROUND, dl, DstVT, Add, DAG.getIntPtrConstant(0));
5771 }
5772
5773 std::pair<SDValue,SDValue> X86TargetLowering::
5774 FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG, bool IsSigned) const {
5775   DebugLoc dl = Op.getDebugLoc();
5776
5777   EVT DstTy = Op.getValueType();
5778
5779   if (!IsSigned) {
5780     assert(DstTy == MVT::i32 && "Unexpected FP_TO_UINT");
5781     DstTy = MVT::i64;
5782   }
5783
5784   assert(DstTy.getSimpleVT() <= MVT::i64 &&
5785          DstTy.getSimpleVT() >= MVT::i16 &&
5786          "Unknown FP_TO_SINT to lower!");
5787
5788   // These are really Legal.
5789   if (DstTy == MVT::i32 &&
5790       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5791     return std::make_pair(SDValue(), SDValue());
5792   if (Subtarget->is64Bit() &&
5793       DstTy == MVT::i64 &&
5794       isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType()))
5795     return std::make_pair(SDValue(), SDValue());
5796
5797   // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
5798   // stack slot.
5799   MachineFunction &MF = DAG.getMachineFunction();
5800   unsigned MemSize = DstTy.getSizeInBits()/8;
5801   int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5802   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5803
5804   unsigned Opc;
5805   switch (DstTy.getSimpleVT().SimpleTy) {
5806   default: llvm_unreachable("Invalid FP_TO_SINT to lower!");
5807   case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
5808   case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
5809   case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
5810   }
5811
5812   SDValue Chain = DAG.getEntryNode();
5813   SDValue Value = Op.getOperand(0);
5814   if (isScalarFPTypeInSSEReg(Op.getOperand(0).getValueType())) {
5815     assert(DstTy == MVT::i64 && "Invalid FP_TO_SINT to lower!");
5816     Chain = DAG.getStore(Chain, dl, Value, StackSlot,
5817                          PseudoSourceValue::getFixedStack(SSFI), 0,
5818                          false, false, 0);
5819     SDVTList Tys = DAG.getVTList(Op.getOperand(0).getValueType(), MVT::Other);
5820     SDValue Ops[] = {
5821       Chain, StackSlot, DAG.getValueType(Op.getOperand(0).getValueType())
5822     };
5823     Value = DAG.getNode(X86ISD::FLD, dl, Tys, Ops, 3);
5824     Chain = Value.getValue(1);
5825     SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize, false);
5826     StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
5827   }
5828
5829   // Build the FP_TO_INT*_IN_MEM
5830   SDValue Ops[] = { Chain, Value, StackSlot };
5831   SDValue FIST = DAG.getNode(Opc, dl, MVT::Other, Ops, 3);
5832
5833   return std::make_pair(FIST, StackSlot);
5834 }
5835
5836 SDValue X86TargetLowering::LowerFP_TO_SINT(SDValue Op,
5837                                            SelectionDAG &DAG) const {
5838   if (Op.getValueType().isVector()) {
5839     if (Op.getValueType() == MVT::v2i32 &&
5840         Op.getOperand(0).getValueType() == MVT::v2f64) {
5841       return Op;
5842     }
5843     return SDValue();
5844   }
5845
5846   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, true);
5847   SDValue FIST = Vals.first, StackSlot = Vals.second;
5848   // If FP_TO_INTHelper failed, the node is actually supposed to be Legal.
5849   if (FIST.getNode() == 0) return Op;
5850
5851   // Load the result.
5852   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5853                      FIST, StackSlot, NULL, 0, false, false, 0);
5854 }
5855
5856 SDValue X86TargetLowering::LowerFP_TO_UINT(SDValue Op,
5857                                            SelectionDAG &DAG) const {
5858   std::pair<SDValue,SDValue> Vals = FP_TO_INTHelper(Op, DAG, false);
5859   SDValue FIST = Vals.first, StackSlot = Vals.second;
5860   assert(FIST.getNode() && "Unexpected failure");
5861
5862   // Load the result.
5863   return DAG.getLoad(Op.getValueType(), Op.getDebugLoc(),
5864                      FIST, StackSlot, NULL, 0, false, false, 0);
5865 }
5866
5867 SDValue X86TargetLowering::LowerFABS(SDValue Op,
5868                                      SelectionDAG &DAG) const {
5869   LLVMContext *Context = DAG.getContext();
5870   DebugLoc dl = Op.getDebugLoc();
5871   EVT VT = Op.getValueType();
5872   EVT EltVT = VT;
5873   if (VT.isVector())
5874     EltVT = VT.getVectorElementType();
5875   std::vector<Constant*> CV;
5876   if (EltVT == MVT::f64) {
5877     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63))));
5878     CV.push_back(C);
5879     CV.push_back(C);
5880   } else {
5881     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31))));
5882     CV.push_back(C);
5883     CV.push_back(C);
5884     CV.push_back(C);
5885     CV.push_back(C);
5886   }
5887   Constant *C = ConstantVector::get(CV);
5888   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5889   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5890                              PseudoSourceValue::getConstantPool(), 0,
5891                              false, false, 16);
5892   return DAG.getNode(X86ISD::FAND, dl, VT, Op.getOperand(0), Mask);
5893 }
5894
5895 SDValue X86TargetLowering::LowerFNEG(SDValue Op, SelectionDAG &DAG) const {
5896   LLVMContext *Context = DAG.getContext();
5897   DebugLoc dl = Op.getDebugLoc();
5898   EVT VT = Op.getValueType();
5899   EVT EltVT = VT;
5900   if (VT.isVector())
5901     EltVT = VT.getVectorElementType();
5902   std::vector<Constant*> CV;
5903   if (EltVT == MVT::f64) {
5904     Constant *C = ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63)));
5905     CV.push_back(C);
5906     CV.push_back(C);
5907   } else {
5908     Constant *C = ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31)));
5909     CV.push_back(C);
5910     CV.push_back(C);
5911     CV.push_back(C);
5912     CV.push_back(C);
5913   }
5914   Constant *C = ConstantVector::get(CV);
5915   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5916   SDValue Mask = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5917                              PseudoSourceValue::getConstantPool(), 0,
5918                              false, false, 16);
5919   if (VT.isVector()) {
5920     return DAG.getNode(ISD::BIT_CONVERT, dl, VT,
5921                        DAG.getNode(ISD::XOR, dl, MVT::v2i64,
5922                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64,
5923                                 Op.getOperand(0)),
5924                     DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v2i64, Mask)));
5925   } else {
5926     return DAG.getNode(X86ISD::FXOR, dl, VT, Op.getOperand(0), Mask);
5927   }
5928 }
5929
5930 SDValue X86TargetLowering::LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const {
5931   LLVMContext *Context = DAG.getContext();
5932   SDValue Op0 = Op.getOperand(0);
5933   SDValue Op1 = Op.getOperand(1);
5934   DebugLoc dl = Op.getDebugLoc();
5935   EVT VT = Op.getValueType();
5936   EVT SrcVT = Op1.getValueType();
5937
5938   // If second operand is smaller, extend it first.
5939   if (SrcVT.bitsLT(VT)) {
5940     Op1 = DAG.getNode(ISD::FP_EXTEND, dl, VT, Op1);
5941     SrcVT = VT;
5942   }
5943   // And if it is bigger, shrink it first.
5944   if (SrcVT.bitsGT(VT)) {
5945     Op1 = DAG.getNode(ISD::FP_ROUND, dl, VT, Op1, DAG.getIntPtrConstant(1));
5946     SrcVT = VT;
5947   }
5948
5949   // At this point the operands and the result should have the same
5950   // type, and that won't be f80 since that is not custom lowered.
5951
5952   // First get the sign bit of second operand.
5953   std::vector<Constant*> CV;
5954   if (SrcVT == MVT::f64) {
5955     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 1ULL << 63))));
5956     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5957   } else {
5958     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 1U << 31))));
5959     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5960     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5961     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5962   }
5963   Constant *C = ConstantVector::get(CV);
5964   SDValue CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5965   SDValue Mask1 = DAG.getLoad(SrcVT, dl, DAG.getEntryNode(), CPIdx,
5966                               PseudoSourceValue::getConstantPool(), 0,
5967                               false, false, 16);
5968   SDValue SignBit = DAG.getNode(X86ISD::FAND, dl, SrcVT, Op1, Mask1);
5969
5970   // Shift sign bit right or left if the two operands have different types.
5971   if (SrcVT.bitsGT(VT)) {
5972     // Op0 is MVT::f32, Op1 is MVT::f64.
5973     SignBit = DAG.getNode(ISD::SCALAR_TO_VECTOR, dl, MVT::v2f64, SignBit);
5974     SignBit = DAG.getNode(X86ISD::FSRL, dl, MVT::v2f64, SignBit,
5975                           DAG.getConstant(32, MVT::i32));
5976     SignBit = DAG.getNode(ISD::BIT_CONVERT, dl, MVT::v4f32, SignBit);
5977     SignBit = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, dl, MVT::f32, SignBit,
5978                           DAG.getIntPtrConstant(0));
5979   }
5980
5981   // Clear first operand sign bit.
5982   CV.clear();
5983   if (VT == MVT::f64) {
5984     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, ~(1ULL << 63)))));
5985     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(64, 0))));
5986   } else {
5987     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, ~(1U << 31)))));
5988     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5989     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5990     CV.push_back(ConstantFP::get(*Context, APFloat(APInt(32, 0))));
5991   }
5992   C = ConstantVector::get(CV);
5993   CPIdx = DAG.getConstantPool(C, getPointerTy(), 16);
5994   SDValue Mask2 = DAG.getLoad(VT, dl, DAG.getEntryNode(), CPIdx,
5995                               PseudoSourceValue::getConstantPool(), 0,
5996                               false, false, 16);
5997   SDValue Val = DAG.getNode(X86ISD::FAND, dl, VT, Op0, Mask2);
5998
5999   // Or the value with the sign bit.
6000   return DAG.getNode(X86ISD::FOR, dl, VT, Val, SignBit);
6001 }
6002
6003 /// Emit nodes that will be selected as "test Op0,Op0", or something
6004 /// equivalent.
6005 SDValue X86TargetLowering::EmitTest(SDValue Op, unsigned X86CC,
6006                                     SelectionDAG &DAG) const {
6007   DebugLoc dl = Op.getDebugLoc();
6008
6009   // CF and OF aren't always set the way we want. Determine which
6010   // of these we need.
6011   bool NeedCF = false;
6012   bool NeedOF = false;
6013   switch (X86CC) {
6014   default: break;
6015   case X86::COND_A: case X86::COND_AE:
6016   case X86::COND_B: case X86::COND_BE:
6017     NeedCF = true;
6018     break;
6019   case X86::COND_G: case X86::COND_GE:
6020   case X86::COND_L: case X86::COND_LE:
6021   case X86::COND_O: case X86::COND_NO:
6022     NeedOF = true;
6023     break;
6024   }
6025
6026   // See if we can use the EFLAGS value from the operand instead of
6027   // doing a separate TEST. TEST always sets OF and CF to 0, so unless
6028   // we prove that the arithmetic won't overflow, we can't use OF or CF.
6029   if (Op.getResNo() != 0 || NeedOF || NeedCF)
6030     // Emit a CMP with 0, which is the TEST pattern.
6031     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6032                        DAG.getConstant(0, Op.getValueType()));
6033
6034   unsigned Opcode = 0;
6035   unsigned NumOperands = 0;
6036   switch (Op.getNode()->getOpcode()) {
6037   case ISD::ADD:
6038     // Due to an isel shortcoming, be conservative if this add is likely to be
6039     // selected as part of a load-modify-store instruction. When the root node
6040     // in a match is a store, isel doesn't know how to remap non-chain non-flag
6041     // uses of other nodes in the match, such as the ADD in this case. This
6042     // leads to the ADD being left around and reselected, with the result being
6043     // two adds in the output.  Alas, even if none our users are stores, that
6044     // doesn't prove we're O.K.  Ergo, if we have any parents that aren't
6045     // CopyToReg or SETCC, eschew INC/DEC.  A better fix seems to require
6046     // climbing the DAG back to the root, and it doesn't seem to be worth the
6047     // effort.
6048     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6049            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6050       if (UI->getOpcode() != ISD::CopyToReg && UI->getOpcode() != ISD::SETCC)
6051         goto default_case;
6052
6053     if (ConstantSDNode *C =
6054         dyn_cast<ConstantSDNode>(Op.getNode()->getOperand(1))) {
6055       // An add of one will be selected as an INC.
6056       if (C->getAPIntValue() == 1) {
6057         Opcode = X86ISD::INC;
6058         NumOperands = 1;
6059         break;
6060       }
6061
6062       // An add of negative one (subtract of one) will be selected as a DEC.
6063       if (C->getAPIntValue().isAllOnesValue()) {
6064         Opcode = X86ISD::DEC;
6065         NumOperands = 1;
6066         break;
6067       }
6068     }
6069
6070     // Otherwise use a regular EFLAGS-setting add.
6071     Opcode = X86ISD::ADD;
6072     NumOperands = 2;
6073     break;
6074   case ISD::AND: {
6075     // If the primary and result isn't used, don't bother using X86ISD::AND,
6076     // because a TEST instruction will be better.
6077     bool NonFlagUse = false;
6078     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6079            UE = Op.getNode()->use_end(); UI != UE; ++UI) {
6080       SDNode *User = *UI;
6081       unsigned UOpNo = UI.getOperandNo();
6082       if (User->getOpcode() == ISD::TRUNCATE && User->hasOneUse()) {
6083         // Look pass truncate.
6084         UOpNo = User->use_begin().getOperandNo();
6085         User = *User->use_begin();
6086       }
6087
6088       if (User->getOpcode() != ISD::BRCOND &&
6089           User->getOpcode() != ISD::SETCC &&
6090           (User->getOpcode() != ISD::SELECT || UOpNo != 0)) {
6091         NonFlagUse = true;
6092         break;
6093       }
6094     }
6095
6096     if (!NonFlagUse)
6097       break;
6098   }
6099     // FALL THROUGH
6100   case ISD::SUB:
6101   case ISD::OR:
6102   case ISD::XOR:
6103     // Due to the ISEL shortcoming noted above, be conservative if this op is
6104     // likely to be selected as part of a load-modify-store instruction.
6105     for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
6106            UE = Op.getNode()->use_end(); UI != UE; ++UI)
6107       if (UI->getOpcode() == ISD::STORE)
6108         goto default_case;
6109
6110     // Otherwise use a regular EFLAGS-setting instruction.
6111     switch (Op.getNode()->getOpcode()) {
6112     default: llvm_unreachable("unexpected operator!");
6113     case ISD::SUB: Opcode = X86ISD::SUB; break;
6114     case ISD::OR:  Opcode = X86ISD::OR;  break;
6115     case ISD::XOR: Opcode = X86ISD::XOR; break;
6116     case ISD::AND: Opcode = X86ISD::AND; break;
6117     }
6118
6119     NumOperands = 2;
6120     break;
6121   case X86ISD::ADD:
6122   case X86ISD::SUB:
6123   case X86ISD::INC:
6124   case X86ISD::DEC:
6125   case X86ISD::OR:
6126   case X86ISD::XOR:
6127   case X86ISD::AND:
6128     return SDValue(Op.getNode(), 1);
6129   default:
6130   default_case:
6131     break;
6132   }
6133
6134   if (Opcode == 0)
6135     // Emit a CMP with 0, which is the TEST pattern.
6136     return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op,
6137                        DAG.getConstant(0, Op.getValueType()));
6138
6139   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::i32);
6140   SmallVector<SDValue, 4> Ops;
6141   for (unsigned i = 0; i != NumOperands; ++i)
6142     Ops.push_back(Op.getOperand(i));
6143
6144   SDValue New = DAG.getNode(Opcode, dl, VTs, &Ops[0], NumOperands);
6145   DAG.ReplaceAllUsesWith(Op, New);
6146   return SDValue(New.getNode(), 1);
6147 }
6148
6149 /// Emit nodes that will be selected as "cmp Op0,Op1", or something
6150 /// equivalent.
6151 SDValue X86TargetLowering::EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
6152                                    SelectionDAG &DAG) const {
6153   if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op1))
6154     if (C->getAPIntValue() == 0)
6155       return EmitTest(Op0, X86CC, DAG);
6156
6157   DebugLoc dl = Op0.getDebugLoc();
6158   return DAG.getNode(X86ISD::CMP, dl, MVT::i32, Op0, Op1);
6159 }
6160
6161 /// LowerToBT - Result of 'and' is compared against zero. Turn it into a BT node
6162 /// if it's possible.
6163 SDValue X86TargetLowering::LowerToBT(SDValue And, ISD::CondCode CC,
6164                                      DebugLoc dl, SelectionDAG &DAG) const {
6165   SDValue Op0 = And.getOperand(0);
6166   SDValue Op1 = And.getOperand(1);
6167   if (Op0.getOpcode() == ISD::TRUNCATE)
6168     Op0 = Op0.getOperand(0);
6169   if (Op1.getOpcode() == ISD::TRUNCATE)
6170     Op1 = Op1.getOperand(0);
6171
6172   SDValue LHS, RHS;
6173   if (Op1.getOpcode() == ISD::SHL)
6174     std::swap(Op0, Op1);
6175   if (Op0.getOpcode() == ISD::SHL) {
6176     if (ConstantSDNode *And00C = dyn_cast<ConstantSDNode>(Op0.getOperand(0)))
6177       if (And00C->getZExtValue() == 1) {
6178         // If we looked past a truncate, check that it's only truncating away
6179         // known zeros.
6180         unsigned BitWidth = Op0.getValueSizeInBits();
6181         unsigned AndBitWidth = And.getValueSizeInBits();
6182         if (BitWidth > AndBitWidth) {
6183           APInt Mask = APInt::getAllOnesValue(BitWidth), Zeros, Ones;
6184           DAG.ComputeMaskedBits(Op0, Mask, Zeros, Ones);
6185           if (Zeros.countLeadingOnes() < BitWidth - AndBitWidth)
6186             return SDValue();
6187         }
6188         LHS = Op1;
6189         RHS = Op0.getOperand(1);
6190       }
6191   } else if (Op1.getOpcode() == ISD::Constant) {
6192     ConstantSDNode *AndRHS = cast<ConstantSDNode>(Op1);
6193     SDValue AndLHS = Op0;
6194     if (AndRHS->getZExtValue() == 1 && AndLHS.getOpcode() == ISD::SRL) {
6195       LHS = AndLHS.getOperand(0);
6196       RHS = AndLHS.getOperand(1);
6197     }
6198   }
6199
6200   if (LHS.getNode()) {
6201     // If LHS is i8, promote it to i32 with any_extend.  There is no i8 BT
6202     // instruction.  Since the shift amount is in-range-or-undefined, we know
6203     // that doing a bittest on the i32 value is ok.  We extend to i32 because
6204     // the encoding for the i16 version is larger than the i32 version.
6205     // Also promote i16 to i32 for performance / code size reason.
6206     if (LHS.getValueType() == MVT::i8 ||
6207         LHS.getValueType() == MVT::i16)
6208       LHS = DAG.getNode(ISD::ANY_EXTEND, dl, MVT::i32, LHS);
6209
6210     // If the operand types disagree, extend the shift amount to match.  Since
6211     // BT ignores high bits (like shifts) we can use anyextend.
6212     if (LHS.getValueType() != RHS.getValueType())
6213       RHS = DAG.getNode(ISD::ANY_EXTEND, dl, LHS.getValueType(), RHS);
6214
6215     SDValue BT = DAG.getNode(X86ISD::BT, dl, MVT::i32, LHS, RHS);
6216     unsigned Cond = CC == ISD::SETEQ ? X86::COND_AE : X86::COND_B;
6217     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6218                        DAG.getConstant(Cond, MVT::i8), BT);
6219   }
6220
6221   return SDValue();
6222 }
6223
6224 SDValue X86TargetLowering::LowerSETCC(SDValue Op, SelectionDAG &DAG) const {
6225   assert(Op.getValueType() == MVT::i8 && "SetCC type must be 8-bit integer");
6226   SDValue Op0 = Op.getOperand(0);
6227   SDValue Op1 = Op.getOperand(1);
6228   DebugLoc dl = Op.getDebugLoc();
6229   ISD::CondCode CC = cast<CondCodeSDNode>(Op.getOperand(2))->get();
6230
6231   // Optimize to BT if possible.
6232   // Lower (X & (1 << N)) == 0 to BT(X, N).
6233   // Lower ((X >>u N) & 1) != 0 to BT(X, N).
6234   // Lower ((X >>s N) & 1) != 0 to BT(X, N).
6235   if (Op0.getOpcode() == ISD::AND &&
6236       Op0.hasOneUse() &&
6237       Op1.getOpcode() == ISD::Constant &&
6238       cast<ConstantSDNode>(Op1)->isNullValue() &&
6239       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6240     SDValue NewSetCC = LowerToBT(Op0, CC, dl, DAG);
6241     if (NewSetCC.getNode())
6242       return NewSetCC;
6243   }
6244
6245   // Look for "(setcc) == / != 1" to avoid unncessary setcc.
6246   if (Op0.getOpcode() == X86ISD::SETCC &&
6247       Op1.getOpcode() == ISD::Constant &&
6248       (cast<ConstantSDNode>(Op1)->getZExtValue() == 1 ||
6249        cast<ConstantSDNode>(Op1)->isNullValue()) &&
6250       (CC == ISD::SETEQ || CC == ISD::SETNE)) {
6251     X86::CondCode CCode = (X86::CondCode)Op0.getConstantOperandVal(0);
6252     bool Invert = (CC == ISD::SETNE) ^
6253       cast<ConstantSDNode>(Op1)->isNullValue();
6254     if (Invert)
6255       CCode = X86::GetOppositeBranchCondition(CCode);
6256     return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6257                        DAG.getConstant(CCode, MVT::i8), Op0.getOperand(1));
6258   }
6259
6260   bool isFP = Op1.getValueType().isFloatingPoint();
6261   unsigned X86CC = TranslateX86CC(CC, isFP, Op0, Op1, DAG);
6262   if (X86CC == X86::COND_INVALID)
6263     return SDValue();
6264
6265   SDValue Cond = EmitCmp(Op0, Op1, X86CC, DAG);
6266
6267   // Use sbb x, x to materialize carry bit into a GPR.
6268   if (X86CC == X86::COND_B)
6269     return DAG.getNode(ISD::AND, dl, MVT::i8,
6270                        DAG.getNode(X86ISD::SETCC_CARRY, dl, MVT::i8,
6271                                    DAG.getConstant(X86CC, MVT::i8), Cond),
6272                        DAG.getConstant(1, MVT::i8));
6273
6274   return DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6275                      DAG.getConstant(X86CC, MVT::i8), Cond);
6276 }
6277
6278 SDValue X86TargetLowering::LowerVSETCC(SDValue Op, SelectionDAG &DAG) const {
6279   SDValue Cond;
6280   SDValue Op0 = Op.getOperand(0);
6281   SDValue Op1 = Op.getOperand(1);
6282   SDValue CC = Op.getOperand(2);
6283   EVT VT = Op.getValueType();
6284   ISD::CondCode SetCCOpcode = cast<CondCodeSDNode>(CC)->get();
6285   bool isFP = Op.getOperand(1).getValueType().isFloatingPoint();
6286   DebugLoc dl = Op.getDebugLoc();
6287
6288   if (isFP) {
6289     unsigned SSECC = 8;
6290     EVT VT0 = Op0.getValueType();
6291     assert(VT0 == MVT::v4f32 || VT0 == MVT::v2f64);
6292     unsigned Opc = VT0 == MVT::v4f32 ? X86ISD::CMPPS : X86ISD::CMPPD;
6293     bool Swap = false;
6294
6295     switch (SetCCOpcode) {
6296     default: break;
6297     case ISD::SETOEQ:
6298     case ISD::SETEQ:  SSECC = 0; break;
6299     case ISD::SETOGT:
6300     case ISD::SETGT: Swap = true; // Fallthrough
6301     case ISD::SETLT:
6302     case ISD::SETOLT: SSECC = 1; break;
6303     case ISD::SETOGE:
6304     case ISD::SETGE: Swap = true; // Fallthrough
6305     case ISD::SETLE:
6306     case ISD::SETOLE: SSECC = 2; break;
6307     case ISD::SETUO:  SSECC = 3; break;
6308     case ISD::SETUNE:
6309     case ISD::SETNE:  SSECC = 4; break;
6310     case ISD::SETULE: Swap = true;
6311     case ISD::SETUGE: SSECC = 5; break;
6312     case ISD::SETULT: Swap = true;
6313     case ISD::SETUGT: SSECC = 6; break;
6314     case ISD::SETO:   SSECC = 7; break;
6315     }
6316     if (Swap)
6317       std::swap(Op0, Op1);
6318
6319     // In the two special cases we can't handle, emit two comparisons.
6320     if (SSECC == 8) {
6321       if (SetCCOpcode == ISD::SETUEQ) {
6322         SDValue UNORD, EQ;
6323         UNORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(3, MVT::i8));
6324         EQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(0, MVT::i8));
6325         return DAG.getNode(ISD::OR, dl, VT, UNORD, EQ);
6326       }
6327       else if (SetCCOpcode == ISD::SETONE) {
6328         SDValue ORD, NEQ;
6329         ORD = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(7, MVT::i8));
6330         NEQ = DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(4, MVT::i8));
6331         return DAG.getNode(ISD::AND, dl, VT, ORD, NEQ);
6332       }
6333       llvm_unreachable("Illegal FP comparison");
6334     }
6335     // Handle all other FP comparisons here.
6336     return DAG.getNode(Opc, dl, VT, Op0, Op1, DAG.getConstant(SSECC, MVT::i8));
6337   }
6338
6339   // We are handling one of the integer comparisons here.  Since SSE only has
6340   // GT and EQ comparisons for integer, swapping operands and multiple
6341   // operations may be required for some comparisons.
6342   unsigned Opc = 0, EQOpc = 0, GTOpc = 0;
6343   bool Swap = false, Invert = false, FlipSigns = false;
6344
6345   switch (VT.getSimpleVT().SimpleTy) {
6346   default: break;
6347   case MVT::v8i8:
6348   case MVT::v16i8: EQOpc = X86ISD::PCMPEQB; GTOpc = X86ISD::PCMPGTB; break;
6349   case MVT::v4i16:
6350   case MVT::v8i16: EQOpc = X86ISD::PCMPEQW; GTOpc = X86ISD::PCMPGTW; break;
6351   case MVT::v2i32:
6352   case MVT::v4i32: EQOpc = X86ISD::PCMPEQD; GTOpc = X86ISD::PCMPGTD; break;
6353   case MVT::v2i64: EQOpc = X86ISD::PCMPEQQ; GTOpc = X86ISD::PCMPGTQ; break;
6354   }
6355
6356   switch (SetCCOpcode) {
6357   default: break;
6358   case ISD::SETNE:  Invert = true;
6359   case ISD::SETEQ:  Opc = EQOpc; break;
6360   case ISD::SETLT:  Swap = true;
6361   case ISD::SETGT:  Opc = GTOpc; break;
6362   case ISD::SETGE:  Swap = true;
6363   case ISD::SETLE:  Opc = GTOpc; Invert = true; break;
6364   case ISD::SETULT: Swap = true;
6365   case ISD::SETUGT: Opc = GTOpc; FlipSigns = true; break;
6366   case ISD::SETUGE: Swap = true;
6367   case ISD::SETULE: Opc = GTOpc; FlipSigns = true; Invert = true; break;
6368   }
6369   if (Swap)
6370     std::swap(Op0, Op1);
6371
6372   // Since SSE has no unsigned integer comparisons, we need to flip  the sign
6373   // bits of the inputs before performing those operations.
6374   if (FlipSigns) {
6375     EVT EltVT = VT.getVectorElementType();
6376     SDValue SignBit = DAG.getConstant(APInt::getSignBit(EltVT.getSizeInBits()),
6377                                       EltVT);
6378     std::vector<SDValue> SignBits(VT.getVectorNumElements(), SignBit);
6379     SDValue SignVec = DAG.getNode(ISD::BUILD_VECTOR, dl, VT, &SignBits[0],
6380                                     SignBits.size());
6381     Op0 = DAG.getNode(ISD::XOR, dl, VT, Op0, SignVec);
6382     Op1 = DAG.getNode(ISD::XOR, dl, VT, Op1, SignVec);
6383   }
6384
6385   SDValue Result = DAG.getNode(Opc, dl, VT, Op0, Op1);
6386
6387   // If the logical-not of the result is required, perform that now.
6388   if (Invert)
6389     Result = DAG.getNOT(dl, Result, VT);
6390
6391   return Result;
6392 }
6393
6394 // isX86LogicalCmp - Return true if opcode is a X86 logical comparison.
6395 static bool isX86LogicalCmp(SDValue Op) {
6396   unsigned Opc = Op.getNode()->getOpcode();
6397   if (Opc == X86ISD::CMP || Opc == X86ISD::COMI || Opc == X86ISD::UCOMI)
6398     return true;
6399   if (Op.getResNo() == 1 &&
6400       (Opc == X86ISD::ADD ||
6401        Opc == X86ISD::SUB ||
6402        Opc == X86ISD::SMUL ||
6403        Opc == X86ISD::UMUL ||
6404        Opc == X86ISD::INC ||
6405        Opc == X86ISD::DEC ||
6406        Opc == X86ISD::OR ||
6407        Opc == X86ISD::XOR ||
6408        Opc == X86ISD::AND))
6409     return true;
6410
6411   return false;
6412 }
6413
6414 SDValue X86TargetLowering::LowerSELECT(SDValue Op, SelectionDAG &DAG) const {
6415   bool addTest = true;
6416   SDValue Cond  = Op.getOperand(0);
6417   DebugLoc dl = Op.getDebugLoc();
6418   SDValue CC;
6419
6420   if (Cond.getOpcode() == ISD::SETCC) {
6421     SDValue NewCond = LowerSETCC(Cond, DAG);
6422     if (NewCond.getNode())
6423       Cond = NewCond;
6424   }
6425
6426   // (select (x == 0), -1, 0) -> (sign_bit (x - 1))
6427   SDValue Op1 = Op.getOperand(1);
6428   SDValue Op2 = Op.getOperand(2);
6429   if (Cond.getOpcode() == X86ISD::SETCC &&
6430       cast<ConstantSDNode>(Cond.getOperand(0))->getZExtValue() == X86::COND_E) {
6431     SDValue Cmp = Cond.getOperand(1);
6432     if (Cmp.getOpcode() == X86ISD::CMP) {
6433       ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op1);
6434       ConstantSDNode *N2C = dyn_cast<ConstantSDNode>(Op2);
6435       ConstantSDNode *RHSC =
6436         dyn_cast<ConstantSDNode>(Cmp.getOperand(1).getNode());
6437       if (N1C && N1C->isAllOnesValue() &&
6438           N2C && N2C->isNullValue() &&
6439           RHSC && RHSC->isNullValue()) {
6440         SDValue CmpOp0 = Cmp.getOperand(0);
6441         Cmp = DAG.getNode(X86ISD::CMP, dl, MVT::i32,
6442                           CmpOp0, DAG.getConstant(1, CmpOp0.getValueType()));
6443         return DAG.getNode(X86ISD::SETCC_CARRY, dl, Op.getValueType(),
6444                            DAG.getConstant(X86::COND_B, MVT::i8), Cmp);
6445       }
6446     }
6447   }
6448
6449   // Look pass (and (setcc_carry (cmp ...)), 1).
6450   if (Cond.getOpcode() == ISD::AND &&
6451       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6452     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6453     if (C && C->getAPIntValue() == 1)
6454       Cond = Cond.getOperand(0);
6455   }
6456
6457   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6458   // setting operand in place of the X86ISD::SETCC.
6459   if (Cond.getOpcode() == X86ISD::SETCC ||
6460       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6461     CC = Cond.getOperand(0);
6462
6463     SDValue Cmp = Cond.getOperand(1);
6464     unsigned Opc = Cmp.getOpcode();
6465     EVT VT = Op.getValueType();
6466
6467     bool IllegalFPCMov = false;
6468     if (VT.isFloatingPoint() && !VT.isVector() &&
6469         !isScalarFPTypeInSSEReg(VT))  // FPStack?
6470       IllegalFPCMov = !hasFPCMov(cast<ConstantSDNode>(CC)->getSExtValue());
6471
6472     if ((isX86LogicalCmp(Cmp) && !IllegalFPCMov) ||
6473         Opc == X86ISD::BT) { // FIXME
6474       Cond = Cmp;
6475       addTest = false;
6476     }
6477   }
6478
6479   if (addTest) {
6480     // Look pass the truncate.
6481     if (Cond.getOpcode() == ISD::TRUNCATE)
6482       Cond = Cond.getOperand(0);
6483
6484     // We know the result of AND is compared against zero. Try to match
6485     // it to BT.
6486     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6487       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6488       if (NewSetCC.getNode()) {
6489         CC = NewSetCC.getOperand(0);
6490         Cond = NewSetCC.getOperand(1);
6491         addTest = false;
6492       }
6493     }
6494   }
6495
6496   if (addTest) {
6497     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6498     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6499   }
6500
6501   // X86ISD::CMOV means set the result (which is operand 1) to the RHS if
6502   // condition is true.
6503   SDVTList VTs = DAG.getVTList(Op.getValueType(), MVT::Flag);
6504   SDValue Ops[] = { Op2, Op1, CC, Cond };
6505   return DAG.getNode(X86ISD::CMOV, dl, VTs, Ops, array_lengthof(Ops));
6506 }
6507
6508 // isAndOrOfSingleUseSetCCs - Return true if node is an ISD::AND or
6509 // ISD::OR of two X86ISD::SETCC nodes each of which has no other use apart
6510 // from the AND / OR.
6511 static bool isAndOrOfSetCCs(SDValue Op, unsigned &Opc) {
6512   Opc = Op.getOpcode();
6513   if (Opc != ISD::OR && Opc != ISD::AND)
6514     return false;
6515   return (Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6516           Op.getOperand(0).hasOneUse() &&
6517           Op.getOperand(1).getOpcode() == X86ISD::SETCC &&
6518           Op.getOperand(1).hasOneUse());
6519 }
6520
6521 // isXor1OfSetCC - Return true if node is an ISD::XOR of a X86ISD::SETCC and
6522 // 1 and that the SETCC node has a single use.
6523 static bool isXor1OfSetCC(SDValue Op) {
6524   if (Op.getOpcode() != ISD::XOR)
6525     return false;
6526   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(Op.getOperand(1));
6527   if (N1C && N1C->getAPIntValue() == 1) {
6528     return Op.getOperand(0).getOpcode() == X86ISD::SETCC &&
6529       Op.getOperand(0).hasOneUse();
6530   }
6531   return false;
6532 }
6533
6534 SDValue X86TargetLowering::LowerBRCOND(SDValue Op, SelectionDAG &DAG) const {
6535   bool addTest = true;
6536   SDValue Chain = Op.getOperand(0);
6537   SDValue Cond  = Op.getOperand(1);
6538   SDValue Dest  = Op.getOperand(2);
6539   DebugLoc dl = Op.getDebugLoc();
6540   SDValue CC;
6541
6542   if (Cond.getOpcode() == ISD::SETCC) {
6543     SDValue NewCond = LowerSETCC(Cond, DAG);
6544     if (NewCond.getNode())
6545       Cond = NewCond;
6546   }
6547 #if 0
6548   // FIXME: LowerXALUO doesn't handle these!!
6549   else if (Cond.getOpcode() == X86ISD::ADD  ||
6550            Cond.getOpcode() == X86ISD::SUB  ||
6551            Cond.getOpcode() == X86ISD::SMUL ||
6552            Cond.getOpcode() == X86ISD::UMUL)
6553     Cond = LowerXALUO(Cond, DAG);
6554 #endif
6555
6556   // Look pass (and (setcc_carry (cmp ...)), 1).
6557   if (Cond.getOpcode() == ISD::AND &&
6558       Cond.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY) {
6559     ConstantSDNode *C = dyn_cast<ConstantSDNode>(Cond.getOperand(1));
6560     if (C && C->getAPIntValue() == 1)
6561       Cond = Cond.getOperand(0);
6562   }
6563
6564   // If condition flag is set by a X86ISD::CMP, then use it as the condition
6565   // setting operand in place of the X86ISD::SETCC.
6566   if (Cond.getOpcode() == X86ISD::SETCC ||
6567       Cond.getOpcode() == X86ISD::SETCC_CARRY) {
6568     CC = Cond.getOperand(0);
6569
6570     SDValue Cmp = Cond.getOperand(1);
6571     unsigned Opc = Cmp.getOpcode();
6572     // FIXME: WHY THE SPECIAL CASING OF LogicalCmp??
6573     if (isX86LogicalCmp(Cmp) || Opc == X86ISD::BT) {
6574       Cond = Cmp;
6575       addTest = false;
6576     } else {
6577       switch (cast<ConstantSDNode>(CC)->getZExtValue()) {
6578       default: break;
6579       case X86::COND_O:
6580       case X86::COND_B:
6581         // These can only come from an arithmetic instruction with overflow,
6582         // e.g. SADDO, UADDO.
6583         Cond = Cond.getNode()->getOperand(1);
6584         addTest = false;
6585         break;
6586       }
6587     }
6588   } else {
6589     unsigned CondOpc;
6590     if (Cond.hasOneUse() && isAndOrOfSetCCs(Cond, CondOpc)) {
6591       SDValue Cmp = Cond.getOperand(0).getOperand(1);
6592       if (CondOpc == ISD::OR) {
6593         // Also, recognize the pattern generated by an FCMP_UNE. We can emit
6594         // two branches instead of an explicit OR instruction with a
6595         // separate test.
6596         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6597             isX86LogicalCmp(Cmp)) {
6598           CC = Cond.getOperand(0).getOperand(0);
6599           Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6600                               Chain, Dest, CC, Cmp);
6601           CC = Cond.getOperand(1).getOperand(0);
6602           Cond = Cmp;
6603           addTest = false;
6604         }
6605       } else { // ISD::AND
6606         // Also, recognize the pattern generated by an FCMP_OEQ. We can emit
6607         // two branches instead of an explicit AND instruction with a
6608         // separate test. However, we only do this if this block doesn't
6609         // have a fall-through edge, because this requires an explicit
6610         // jmp when the condition is false.
6611         if (Cmp == Cond.getOperand(1).getOperand(1) &&
6612             isX86LogicalCmp(Cmp) &&
6613             Op.getNode()->hasOneUse()) {
6614           X86::CondCode CCode =
6615             (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6616           CCode = X86::GetOppositeBranchCondition(CCode);
6617           CC = DAG.getConstant(CCode, MVT::i8);
6618           SDNode *User = *Op.getNode()->use_begin();
6619           // Look for an unconditional branch following this conditional branch.
6620           // We need this because we need to reverse the successors in order
6621           // to implement FCMP_OEQ.
6622           if (User->getOpcode() == ISD::BR) {
6623             SDValue FalseBB = User->getOperand(1);
6624             SDNode *NewBR =
6625               DAG.UpdateNodeOperands(User, User->getOperand(0), Dest);
6626             assert(NewBR == User);
6627             (void)NewBR;
6628             Dest = FalseBB;
6629
6630             Chain = DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6631                                 Chain, Dest, CC, Cmp);
6632             X86::CondCode CCode =
6633               (X86::CondCode)Cond.getOperand(1).getConstantOperandVal(0);
6634             CCode = X86::GetOppositeBranchCondition(CCode);
6635             CC = DAG.getConstant(CCode, MVT::i8);
6636             Cond = Cmp;
6637             addTest = false;
6638           }
6639         }
6640       }
6641     } else if (Cond.hasOneUse() && isXor1OfSetCC(Cond)) {
6642       // Recognize for xorb (setcc), 1 patterns. The xor inverts the condition.
6643       // It should be transformed during dag combiner except when the condition
6644       // is set by a arithmetics with overflow node.
6645       X86::CondCode CCode =
6646         (X86::CondCode)Cond.getOperand(0).getConstantOperandVal(0);
6647       CCode = X86::GetOppositeBranchCondition(CCode);
6648       CC = DAG.getConstant(CCode, MVT::i8);
6649       Cond = Cond.getOperand(0).getOperand(1);
6650       addTest = false;
6651     }
6652   }
6653
6654   if (addTest) {
6655     // Look pass the truncate.
6656     if (Cond.getOpcode() == ISD::TRUNCATE)
6657       Cond = Cond.getOperand(0);
6658
6659     // We know the result of AND is compared against zero. Try to match
6660     // it to BT.
6661     if (Cond.getOpcode() == ISD::AND && Cond.hasOneUse()) {
6662       SDValue NewSetCC = LowerToBT(Cond, ISD::SETNE, dl, DAG);
6663       if (NewSetCC.getNode()) {
6664         CC = NewSetCC.getOperand(0);
6665         Cond = NewSetCC.getOperand(1);
6666         addTest = false;
6667       }
6668     }
6669   }
6670
6671   if (addTest) {
6672     CC = DAG.getConstant(X86::COND_NE, MVT::i8);
6673     Cond = EmitTest(Cond, X86::COND_NE, DAG);
6674   }
6675   return DAG.getNode(X86ISD::BRCOND, dl, Op.getValueType(),
6676                      Chain, Dest, CC, Cond);
6677 }
6678
6679
6680 // Lower dynamic stack allocation to _alloca call for Cygwin/Mingw targets.
6681 // Calls to _alloca is needed to probe the stack when allocating more than 4k
6682 // bytes in one go. Touching the stack at 4K increments is necessary to ensure
6683 // that the guard pages used by the OS virtual memory manager are allocated in
6684 // correct sequence.
6685 SDValue
6686 X86TargetLowering::LowerDYNAMIC_STACKALLOC(SDValue Op,
6687                                            SelectionDAG &DAG) const {
6688   assert(Subtarget->isTargetCygMing() &&
6689          "This should be used only on Cygwin/Mingw targets");
6690   DebugLoc dl = Op.getDebugLoc();
6691
6692   // Get the inputs.
6693   SDValue Chain = Op.getOperand(0);
6694   SDValue Size  = Op.getOperand(1);
6695   // FIXME: Ensure alignment here
6696
6697   SDValue Flag;
6698
6699   EVT SPTy = Subtarget->is64Bit() ? MVT::i64 : MVT::i32;
6700
6701   Chain = DAG.getCopyToReg(Chain, dl, X86::EAX, Size, Flag);
6702   Flag = Chain.getValue(1);
6703
6704   SDVTList NodeTys = DAG.getVTList(MVT::Other, MVT::Flag);
6705
6706   Chain = DAG.getNode(X86ISD::MINGW_ALLOCA, dl, NodeTys, Chain, Flag);
6707   Flag = Chain.getValue(1);
6708
6709   Chain = DAG.getCopyFromReg(Chain, dl, X86StackPtr, SPTy).getValue(1);
6710
6711   SDValue Ops1[2] = { Chain.getValue(0), Chain };
6712   return DAG.getMergeValues(Ops1, 2, dl);
6713 }
6714
6715 SDValue X86TargetLowering::LowerVASTART(SDValue Op, SelectionDAG &DAG) const {
6716   MachineFunction &MF = DAG.getMachineFunction();
6717   X86MachineFunctionInfo *FuncInfo = MF.getInfo<X86MachineFunctionInfo>();
6718
6719   const Value *SV = cast<SrcValueSDNode>(Op.getOperand(2))->getValue();
6720   DebugLoc dl = Op.getDebugLoc();
6721
6722   if (!Subtarget->is64Bit()) {
6723     // vastart just stores the address of the VarArgsFrameIndex slot into the
6724     // memory location argument.
6725     SDValue FR = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6726                                    getPointerTy());
6727     return DAG.getStore(Op.getOperand(0), dl, FR, Op.getOperand(1), SV, 0,
6728                         false, false, 0);
6729   }
6730
6731   // __va_list_tag:
6732   //   gp_offset         (0 - 6 * 8)
6733   //   fp_offset         (48 - 48 + 8 * 16)
6734   //   overflow_arg_area (point to parameters coming in memory).
6735   //   reg_save_area
6736   SmallVector<SDValue, 8> MemOps;
6737   SDValue FIN = Op.getOperand(1);
6738   // Store gp_offset
6739   SDValue Store = DAG.getStore(Op.getOperand(0), dl,
6740                                DAG.getConstant(FuncInfo->getVarArgsGPOffset(),
6741                                                MVT::i32),
6742                                FIN, SV, 0, false, false, 0);
6743   MemOps.push_back(Store);
6744
6745   // Store fp_offset
6746   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6747                     FIN, DAG.getIntPtrConstant(4));
6748   Store = DAG.getStore(Op.getOperand(0), dl,
6749                        DAG.getConstant(FuncInfo->getVarArgsFPOffset(),
6750                                        MVT::i32),
6751                        FIN, SV, 0, false, false, 0);
6752   MemOps.push_back(Store);
6753
6754   // Store ptr to overflow_arg_area
6755   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6756                     FIN, DAG.getIntPtrConstant(4));
6757   SDValue OVFIN = DAG.getFrameIndex(FuncInfo->getVarArgsFrameIndex(),
6758                                     getPointerTy());
6759   Store = DAG.getStore(Op.getOperand(0), dl, OVFIN, FIN, SV, 0,
6760                        false, false, 0);
6761   MemOps.push_back(Store);
6762
6763   // Store ptr to reg_save_area.
6764   FIN = DAG.getNode(ISD::ADD, dl, getPointerTy(),
6765                     FIN, DAG.getIntPtrConstant(8));
6766   SDValue RSFIN = DAG.getFrameIndex(FuncInfo->getRegSaveFrameIndex(),
6767                                     getPointerTy());
6768   Store = DAG.getStore(Op.getOperand(0), dl, RSFIN, FIN, SV, 0,
6769                        false, false, 0);
6770   MemOps.push_back(Store);
6771   return DAG.getNode(ISD::TokenFactor, dl, MVT::Other,
6772                      &MemOps[0], MemOps.size());
6773 }
6774
6775 SDValue X86TargetLowering::LowerVAARG(SDValue Op, SelectionDAG &DAG) const {
6776   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6777   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_arg!");
6778
6779   report_fatal_error("VAArgInst is not yet implemented for x86-64!");
6780   return SDValue();
6781 }
6782
6783 SDValue X86TargetLowering::LowerVACOPY(SDValue Op, SelectionDAG &DAG) const {
6784   // X86-64 va_list is a struct { i32, i32, i8*, i8* }.
6785   assert(Subtarget->is64Bit() && "This code only handles 64-bit va_copy!");
6786   SDValue Chain = Op.getOperand(0);
6787   SDValue DstPtr = Op.getOperand(1);
6788   SDValue SrcPtr = Op.getOperand(2);
6789   const Value *DstSV = cast<SrcValueSDNode>(Op.getOperand(3))->getValue();
6790   const Value *SrcSV = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
6791   DebugLoc dl = Op.getDebugLoc();
6792
6793   return DAG.getMemcpy(Chain, dl, DstPtr, SrcPtr,
6794                        DAG.getIntPtrConstant(24), 8, /*isVolatile*/false,
6795                        false, DstSV, 0, SrcSV, 0);
6796 }
6797
6798 SDValue
6799 X86TargetLowering::LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const {
6800   DebugLoc dl = Op.getDebugLoc();
6801   unsigned IntNo = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
6802   switch (IntNo) {
6803   default: return SDValue();    // Don't custom lower most intrinsics.
6804   // Comparison intrinsics.
6805   case Intrinsic::x86_sse_comieq_ss:
6806   case Intrinsic::x86_sse_comilt_ss:
6807   case Intrinsic::x86_sse_comile_ss:
6808   case Intrinsic::x86_sse_comigt_ss:
6809   case Intrinsic::x86_sse_comige_ss:
6810   case Intrinsic::x86_sse_comineq_ss:
6811   case Intrinsic::x86_sse_ucomieq_ss:
6812   case Intrinsic::x86_sse_ucomilt_ss:
6813   case Intrinsic::x86_sse_ucomile_ss:
6814   case Intrinsic::x86_sse_ucomigt_ss:
6815   case Intrinsic::x86_sse_ucomige_ss:
6816   case Intrinsic::x86_sse_ucomineq_ss:
6817   case Intrinsic::x86_sse2_comieq_sd:
6818   case Intrinsic::x86_sse2_comilt_sd:
6819   case Intrinsic::x86_sse2_comile_sd:
6820   case Intrinsic::x86_sse2_comigt_sd:
6821   case Intrinsic::x86_sse2_comige_sd:
6822   case Intrinsic::x86_sse2_comineq_sd:
6823   case Intrinsic::x86_sse2_ucomieq_sd:
6824   case Intrinsic::x86_sse2_ucomilt_sd:
6825   case Intrinsic::x86_sse2_ucomile_sd:
6826   case Intrinsic::x86_sse2_ucomigt_sd:
6827   case Intrinsic::x86_sse2_ucomige_sd:
6828   case Intrinsic::x86_sse2_ucomineq_sd: {
6829     unsigned Opc = 0;
6830     ISD::CondCode CC = ISD::SETCC_INVALID;
6831     switch (IntNo) {
6832     default: break;
6833     case Intrinsic::x86_sse_comieq_ss:
6834     case Intrinsic::x86_sse2_comieq_sd:
6835       Opc = X86ISD::COMI;
6836       CC = ISD::SETEQ;
6837       break;
6838     case Intrinsic::x86_sse_comilt_ss:
6839     case Intrinsic::x86_sse2_comilt_sd:
6840       Opc = X86ISD::COMI;
6841       CC = ISD::SETLT;
6842       break;
6843     case Intrinsic::x86_sse_comile_ss:
6844     case Intrinsic::x86_sse2_comile_sd:
6845       Opc = X86ISD::COMI;
6846       CC = ISD::SETLE;
6847       break;
6848     case Intrinsic::x86_sse_comigt_ss:
6849     case Intrinsic::x86_sse2_comigt_sd:
6850       Opc = X86ISD::COMI;
6851       CC = ISD::SETGT;
6852       break;
6853     case Intrinsic::x86_sse_comige_ss:
6854     case Intrinsic::x86_sse2_comige_sd:
6855       Opc = X86ISD::COMI;
6856       CC = ISD::SETGE;
6857       break;
6858     case Intrinsic::x86_sse_comineq_ss:
6859     case Intrinsic::x86_sse2_comineq_sd:
6860       Opc = X86ISD::COMI;
6861       CC = ISD::SETNE;
6862       break;
6863     case Intrinsic::x86_sse_ucomieq_ss:
6864     case Intrinsic::x86_sse2_ucomieq_sd:
6865       Opc = X86ISD::UCOMI;
6866       CC = ISD::SETEQ;
6867       break;
6868     case Intrinsic::x86_sse_ucomilt_ss:
6869     case Intrinsic::x86_sse2_ucomilt_sd:
6870       Opc = X86ISD::UCOMI;
6871       CC = ISD::SETLT;
6872       break;
6873     case Intrinsic::x86_sse_ucomile_ss:
6874     case Intrinsic::x86_sse2_ucomile_sd:
6875       Opc = X86ISD::UCOMI;
6876       CC = ISD::SETLE;
6877       break;
6878     case Intrinsic::x86_sse_ucomigt_ss:
6879     case Intrinsic::x86_sse2_ucomigt_sd:
6880       Opc = X86ISD::UCOMI;
6881       CC = ISD::SETGT;
6882       break;
6883     case Intrinsic::x86_sse_ucomige_ss:
6884     case Intrinsic::x86_sse2_ucomige_sd:
6885       Opc = X86ISD::UCOMI;
6886       CC = ISD::SETGE;
6887       break;
6888     case Intrinsic::x86_sse_ucomineq_ss:
6889     case Intrinsic::x86_sse2_ucomineq_sd:
6890       Opc = X86ISD::UCOMI;
6891       CC = ISD::SETNE;
6892       break;
6893     }
6894
6895     SDValue LHS = Op.getOperand(1);
6896     SDValue RHS = Op.getOperand(2);
6897     unsigned X86CC = TranslateX86CC(CC, true, LHS, RHS, DAG);
6898     assert(X86CC != X86::COND_INVALID && "Unexpected illegal condition!");
6899     SDValue Cond = DAG.getNode(Opc, dl, MVT::i32, LHS, RHS);
6900     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8,
6901                                 DAG.getConstant(X86CC, MVT::i8), Cond);
6902     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6903   }
6904   // ptest intrinsics. The intrinsic these come from are designed to return
6905   // an integer value, not just an instruction so lower it to the ptest
6906   // pattern and a setcc for the result.
6907   case Intrinsic::x86_sse41_ptestz:
6908   case Intrinsic::x86_sse41_ptestc:
6909   case Intrinsic::x86_sse41_ptestnzc:{
6910     unsigned X86CC = 0;
6911     switch (IntNo) {
6912     default: llvm_unreachable("Bad fallthrough in Intrinsic lowering.");
6913     case Intrinsic::x86_sse41_ptestz:
6914       // ZF = 1
6915       X86CC = X86::COND_E;
6916       break;
6917     case Intrinsic::x86_sse41_ptestc:
6918       // CF = 1
6919       X86CC = X86::COND_B;
6920       break;
6921     case Intrinsic::x86_sse41_ptestnzc:
6922       // ZF and CF = 0
6923       X86CC = X86::COND_A;
6924       break;
6925     }
6926
6927     SDValue LHS = Op.getOperand(1);
6928     SDValue RHS = Op.getOperand(2);
6929     SDValue Test = DAG.getNode(X86ISD::PTEST, dl, MVT::i32, LHS, RHS);
6930     SDValue CC = DAG.getConstant(X86CC, MVT::i8);
6931     SDValue SetCC = DAG.getNode(X86ISD::SETCC, dl, MVT::i8, CC, Test);
6932     return DAG.getNode(ISD::ZERO_EXTEND, dl, MVT::i32, SetCC);
6933   }
6934
6935   // Fix vector shift instructions where the last operand is a non-immediate
6936   // i32 value.
6937   case Intrinsic::x86_sse2_pslli_w:
6938   case Intrinsic::x86_sse2_pslli_d:
6939   case Intrinsic::x86_sse2_pslli_q:
6940   case Intrinsic::x86_sse2_psrli_w:
6941   case Intrinsic::x86_sse2_psrli_d:
6942   case Intrinsic::x86_sse2_psrli_q:
6943   case Intrinsic::x86_sse2_psrai_w:
6944   case Intrinsic::x86_sse2_psrai_d:
6945   case Intrinsic::x86_mmx_pslli_w:
6946   case Intrinsic::x86_mmx_pslli_d:
6947   case Intrinsic::x86_mmx_pslli_q:
6948   case Intrinsic::x86_mmx_psrli_w:
6949   case Intrinsic::x86_mmx_psrli_d:
6950   case Intrinsic::x86_mmx_psrli_q:
6951   case Intrinsic::x86_mmx_psrai_w:
6952   case Intrinsic::x86_mmx_psrai_d: {
6953     SDValue ShAmt = Op.getOperand(2);
6954     if (isa<ConstantSDNode>(ShAmt))
6955       return SDValue();
6956
6957     unsigned NewIntNo = 0;
6958     EVT ShAmtVT = MVT::v4i32;
6959     switch (IntNo) {
6960     case Intrinsic::x86_sse2_pslli_w:
6961       NewIntNo = Intrinsic::x86_sse2_psll_w;
6962       break;
6963     case Intrinsic::x86_sse2_pslli_d:
6964       NewIntNo = Intrinsic::x86_sse2_psll_d;
6965       break;
6966     case Intrinsic::x86_sse2_pslli_q:
6967       NewIntNo = Intrinsic::x86_sse2_psll_q;
6968       break;
6969     case Intrinsic::x86_sse2_psrli_w:
6970       NewIntNo = Intrinsic::x86_sse2_psrl_w;
6971       break;
6972     case Intrinsic::x86_sse2_psrli_d:
6973       NewIntNo = Intrinsic::x86_sse2_psrl_d;
6974       break;
6975     case Intrinsic::x86_sse2_psrli_q:
6976       NewIntNo = Intrinsic::x86_sse2_psrl_q;
6977       break;
6978     case Intrinsic::x86_sse2_psrai_w:
6979       NewIntNo = Intrinsic::x86_sse2_psra_w;
6980       break;
6981     case Intrinsic::x86_sse2_psrai_d:
6982       NewIntNo = Intrinsic::x86_sse2_psra_d;
6983       break;
6984     default: {
6985       ShAmtVT = MVT::v2i32;
6986       switch (IntNo) {
6987       case Intrinsic::x86_mmx_pslli_w:
6988         NewIntNo = Intrinsic::x86_mmx_psll_w;
6989         break;
6990       case Intrinsic::x86_mmx_pslli_d:
6991         NewIntNo = Intrinsic::x86_mmx_psll_d;
6992         break;
6993       case Intrinsic::x86_mmx_pslli_q:
6994         NewIntNo = Intrinsic::x86_mmx_psll_q;
6995         break;
6996       case Intrinsic::x86_mmx_psrli_w:
6997         NewIntNo = Intrinsic::x86_mmx_psrl_w;
6998         break;
6999       case Intrinsic::x86_mmx_psrli_d:
7000         NewIntNo = Intrinsic::x86_mmx_psrl_d;
7001         break;
7002       case Intrinsic::x86_mmx_psrli_q:
7003         NewIntNo = Intrinsic::x86_mmx_psrl_q;
7004         break;
7005       case Intrinsic::x86_mmx_psrai_w:
7006         NewIntNo = Intrinsic::x86_mmx_psra_w;
7007         break;
7008       case Intrinsic::x86_mmx_psrai_d:
7009         NewIntNo = Intrinsic::x86_mmx_psra_d;
7010         break;
7011       default: llvm_unreachable("Impossible intrinsic");  // Can't reach here.
7012       }
7013       break;
7014     }
7015     }
7016
7017     // The vector shift intrinsics with scalars uses 32b shift amounts but
7018     // the sse2/mmx shift instructions reads 64 bits. Set the upper 32 bits
7019     // to be zero.
7020     SDValue ShOps[4];
7021     ShOps[0] = ShAmt;
7022     ShOps[1] = DAG.getConstant(0, MVT::i32);
7023     if (ShAmtVT == MVT::v4i32) {
7024       ShOps[2] = DAG.getUNDEF(MVT::i32);
7025       ShOps[3] = DAG.getUNDEF(MVT::i32);
7026       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 4);
7027     } else {
7028       ShAmt =  DAG.getNode(ISD::BUILD_VECTOR, dl, ShAmtVT, &ShOps[0], 2);
7029     }
7030
7031     EVT VT = Op.getValueType();
7032     ShAmt = DAG.getNode(ISD::BIT_CONVERT, dl, VT, ShAmt);
7033     return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7034                        DAG.getConstant(NewIntNo, MVT::i32),
7035                        Op.getOperand(1), ShAmt);
7036   }
7037   }
7038 }
7039
7040 SDValue X86TargetLowering::LowerRETURNADDR(SDValue Op,
7041                                            SelectionDAG &DAG) const {
7042   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7043   MFI->setReturnAddressIsTaken(true);
7044
7045   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7046   DebugLoc dl = Op.getDebugLoc();
7047
7048   if (Depth > 0) {
7049     SDValue FrameAddr = LowerFRAMEADDR(Op, DAG);
7050     SDValue Offset =
7051       DAG.getConstant(TD->getPointerSize(),
7052                       Subtarget->is64Bit() ? MVT::i64 : MVT::i32);
7053     return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7054                        DAG.getNode(ISD::ADD, dl, getPointerTy(),
7055                                    FrameAddr, Offset),
7056                        NULL, 0, false, false, 0);
7057   }
7058
7059   // Just load the return address.
7060   SDValue RetAddrFI = getReturnAddressFrameIndex(DAG);
7061   return DAG.getLoad(getPointerTy(), dl, DAG.getEntryNode(),
7062                      RetAddrFI, NULL, 0, false, false, 0);
7063 }
7064
7065 SDValue X86TargetLowering::LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const {
7066   MachineFrameInfo *MFI = DAG.getMachineFunction().getFrameInfo();
7067   MFI->setFrameAddressIsTaken(true);
7068
7069   EVT VT = Op.getValueType();
7070   DebugLoc dl = Op.getDebugLoc();  // FIXME probably not meaningful
7071   unsigned Depth = cast<ConstantSDNode>(Op.getOperand(0))->getZExtValue();
7072   unsigned FrameReg = Subtarget->is64Bit() ? X86::RBP : X86::EBP;
7073   SDValue FrameAddr = DAG.getCopyFromReg(DAG.getEntryNode(), dl, FrameReg, VT);
7074   while (Depth--)
7075     FrameAddr = DAG.getLoad(VT, dl, DAG.getEntryNode(), FrameAddr, NULL, 0,
7076                             false, false, 0);
7077   return FrameAddr;
7078 }
7079
7080 SDValue X86TargetLowering::LowerFRAME_TO_ARGS_OFFSET(SDValue Op,
7081                                                      SelectionDAG &DAG) const {
7082   return DAG.getIntPtrConstant(2*TD->getPointerSize());
7083 }
7084
7085 SDValue X86TargetLowering::LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const {
7086   MachineFunction &MF = DAG.getMachineFunction();
7087   SDValue Chain     = Op.getOperand(0);
7088   SDValue Offset    = Op.getOperand(1);
7089   SDValue Handler   = Op.getOperand(2);
7090   DebugLoc dl       = Op.getDebugLoc();
7091
7092   SDValue Frame = DAG.getRegister(Subtarget->is64Bit() ? X86::RBP : X86::EBP,
7093                                   getPointerTy());
7094   unsigned StoreAddrReg = (Subtarget->is64Bit() ? X86::RCX : X86::ECX);
7095
7096   SDValue StoreAddr = DAG.getNode(ISD::SUB, dl, getPointerTy(), Frame,
7097                                   DAG.getIntPtrConstant(-TD->getPointerSize()));
7098   StoreAddr = DAG.getNode(ISD::ADD, dl, getPointerTy(), StoreAddr, Offset);
7099   Chain = DAG.getStore(Chain, dl, Handler, StoreAddr, NULL, 0, false, false, 0);
7100   Chain = DAG.getCopyToReg(Chain, dl, StoreAddrReg, StoreAddr);
7101   MF.getRegInfo().addLiveOut(StoreAddrReg);
7102
7103   return DAG.getNode(X86ISD::EH_RETURN, dl,
7104                      MVT::Other,
7105                      Chain, DAG.getRegister(StoreAddrReg, getPointerTy()));
7106 }
7107
7108 SDValue X86TargetLowering::LowerTRAMPOLINE(SDValue Op,
7109                                              SelectionDAG &DAG) const {
7110   SDValue Root = Op.getOperand(0);
7111   SDValue Trmp = Op.getOperand(1); // trampoline
7112   SDValue FPtr = Op.getOperand(2); // nested function
7113   SDValue Nest = Op.getOperand(3); // 'nest' parameter value
7114   DebugLoc dl  = Op.getDebugLoc();
7115
7116   const Value *TrmpAddr = cast<SrcValueSDNode>(Op.getOperand(4))->getValue();
7117
7118   if (Subtarget->is64Bit()) {
7119     SDValue OutChains[6];
7120
7121     // Large code-model.
7122     const unsigned char JMP64r  = 0xFF; // 64-bit jmp through register opcode.
7123     const unsigned char MOV64ri = 0xB8; // X86::MOV64ri opcode.
7124
7125     const unsigned char N86R10 = RegInfo->getX86RegNum(X86::R10);
7126     const unsigned char N86R11 = RegInfo->getX86RegNum(X86::R11);
7127
7128     const unsigned char REX_WB = 0x40 | 0x08 | 0x01; // REX prefix
7129
7130     // Load the pointer to the nested function into R11.
7131     unsigned OpCode = ((MOV64ri | N86R11) << 8) | REX_WB; // movabsq r11
7132     SDValue Addr = Trmp;
7133     OutChains[0] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7134                                 Addr, TrmpAddr, 0, false, false, 0);
7135
7136     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7137                        DAG.getConstant(2, MVT::i64));
7138     OutChains[1] = DAG.getStore(Root, dl, FPtr, Addr, TrmpAddr, 2,
7139                                 false, false, 2);
7140
7141     // Load the 'nest' parameter value into R10.
7142     // R10 is specified in X86CallingConv.td
7143     OpCode = ((MOV64ri | N86R10) << 8) | REX_WB; // movabsq r10
7144     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7145                        DAG.getConstant(10, MVT::i64));
7146     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7147                                 Addr, TrmpAddr, 10, false, false, 0);
7148
7149     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7150                        DAG.getConstant(12, MVT::i64));
7151     OutChains[3] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 12,
7152                                 false, false, 2);
7153
7154     // Jump to the nested function.
7155     OpCode = (JMP64r << 8) | REX_WB; // jmpq *...
7156     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7157                        DAG.getConstant(20, MVT::i64));
7158     OutChains[4] = DAG.getStore(Root, dl, DAG.getConstant(OpCode, MVT::i16),
7159                                 Addr, TrmpAddr, 20, false, false, 0);
7160
7161     unsigned char ModRM = N86R11 | (4 << 3) | (3 << 6); // ...r11
7162     Addr = DAG.getNode(ISD::ADD, dl, MVT::i64, Trmp,
7163                        DAG.getConstant(22, MVT::i64));
7164     OutChains[5] = DAG.getStore(Root, dl, DAG.getConstant(ModRM, MVT::i8), Addr,
7165                                 TrmpAddr, 22, false, false, 0);
7166
7167     SDValue Ops[] =
7168       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 6) };
7169     return DAG.getMergeValues(Ops, 2, dl);
7170   } else {
7171     const Function *Func =
7172       cast<Function>(cast<SrcValueSDNode>(Op.getOperand(5))->getValue());
7173     CallingConv::ID CC = Func->getCallingConv();
7174     unsigned NestReg;
7175
7176     switch (CC) {
7177     default:
7178       llvm_unreachable("Unsupported calling convention");
7179     case CallingConv::C:
7180     case CallingConv::X86_StdCall: {
7181       // Pass 'nest' parameter in ECX.
7182       // Must be kept in sync with X86CallingConv.td
7183       NestReg = X86::ECX;
7184
7185       // Check that ECX wasn't needed by an 'inreg' parameter.
7186       const FunctionType *FTy = Func->getFunctionType();
7187       const AttrListPtr &Attrs = Func->getAttributes();
7188
7189       if (!Attrs.isEmpty() && !Func->isVarArg()) {
7190         unsigned InRegCount = 0;
7191         unsigned Idx = 1;
7192
7193         for (FunctionType::param_iterator I = FTy->param_begin(),
7194              E = FTy->param_end(); I != E; ++I, ++Idx)
7195           if (Attrs.paramHasAttr(Idx, Attribute::InReg))
7196             // FIXME: should only count parameters that are lowered to integers.
7197             InRegCount += (TD->getTypeSizeInBits(*I) + 31) / 32;
7198
7199         if (InRegCount > 2) {
7200           report_fatal_error("Nest register in use - reduce number of inreg parameters!");
7201         }
7202       }
7203       break;
7204     }
7205     case CallingConv::X86_FastCall:
7206     case CallingConv::X86_ThisCall:
7207     case CallingConv::Fast:
7208       // Pass 'nest' parameter in EAX.
7209       // Must be kept in sync with X86CallingConv.td
7210       NestReg = X86::EAX;
7211       break;
7212     }
7213
7214     SDValue OutChains[4];
7215     SDValue Addr, Disp;
7216
7217     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7218                        DAG.getConstant(10, MVT::i32));
7219     Disp = DAG.getNode(ISD::SUB, dl, MVT::i32, FPtr, Addr);
7220
7221     // This is storing the opcode for MOV32ri.
7222     const unsigned char MOV32ri = 0xB8; // X86::MOV32ri's opcode byte.
7223     const unsigned char N86Reg = RegInfo->getX86RegNum(NestReg);
7224     OutChains[0] = DAG.getStore(Root, dl,
7225                                 DAG.getConstant(MOV32ri|N86Reg, MVT::i8),
7226                                 Trmp, TrmpAddr, 0, false, false, 0);
7227
7228     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7229                        DAG.getConstant(1, MVT::i32));
7230     OutChains[1] = DAG.getStore(Root, dl, Nest, Addr, TrmpAddr, 1,
7231                                 false, false, 1);
7232
7233     const unsigned char JMP = 0xE9; // jmp <32bit dst> opcode.
7234     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7235                        DAG.getConstant(5, MVT::i32));
7236     OutChains[2] = DAG.getStore(Root, dl, DAG.getConstant(JMP, MVT::i8), Addr,
7237                                 TrmpAddr, 5, false, false, 1);
7238
7239     Addr = DAG.getNode(ISD::ADD, dl, MVT::i32, Trmp,
7240                        DAG.getConstant(6, MVT::i32));
7241     OutChains[3] = DAG.getStore(Root, dl, Disp, Addr, TrmpAddr, 6,
7242                                 false, false, 1);
7243
7244     SDValue Ops[] =
7245       { Trmp, DAG.getNode(ISD::TokenFactor, dl, MVT::Other, OutChains, 4) };
7246     return DAG.getMergeValues(Ops, 2, dl);
7247   }
7248 }
7249
7250 SDValue X86TargetLowering::LowerFLT_ROUNDS_(SDValue Op,
7251                                             SelectionDAG &DAG) const {
7252   /*
7253    The rounding mode is in bits 11:10 of FPSR, and has the following
7254    settings:
7255      00 Round to nearest
7256      01 Round to -inf
7257      10 Round to +inf
7258      11 Round to 0
7259
7260   FLT_ROUNDS, on the other hand, expects the following:
7261     -1 Undefined
7262      0 Round to 0
7263      1 Round to nearest
7264      2 Round to +inf
7265      3 Round to -inf
7266
7267   To perform the conversion, we do:
7268     (((((FPSR & 0x800) >> 11) | ((FPSR & 0x400) >> 9)) + 1) & 3)
7269   */
7270
7271   MachineFunction &MF = DAG.getMachineFunction();
7272   const TargetMachine &TM = MF.getTarget();
7273   const TargetFrameInfo &TFI = *TM.getFrameInfo();
7274   unsigned StackAlignment = TFI.getStackAlignment();
7275   EVT VT = Op.getValueType();
7276   DebugLoc dl = Op.getDebugLoc();
7277
7278   // Save FP Control Word to stack slot
7279   int SSFI = MF.getFrameInfo()->CreateStackObject(2, StackAlignment, false);
7280   SDValue StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
7281
7282   SDValue Chain = DAG.getNode(X86ISD::FNSTCW16m, dl, MVT::Other,
7283                               DAG.getEntryNode(), StackSlot);
7284
7285   // Load FP Control Word from stack slot
7286   SDValue CWD = DAG.getLoad(MVT::i16, dl, Chain, StackSlot, NULL, 0,
7287                             false, false, 0);
7288
7289   // Transform as necessary
7290   SDValue CWD1 =
7291     DAG.getNode(ISD::SRL, dl, MVT::i16,
7292                 DAG.getNode(ISD::AND, dl, MVT::i16,
7293                             CWD, DAG.getConstant(0x800, MVT::i16)),
7294                 DAG.getConstant(11, MVT::i8));
7295   SDValue CWD2 =
7296     DAG.getNode(ISD::SRL, dl, MVT::i16,
7297                 DAG.getNode(ISD::AND, dl, MVT::i16,
7298                             CWD, DAG.getConstant(0x400, MVT::i16)),
7299                 DAG.getConstant(9, MVT::i8));
7300
7301   SDValue RetVal =
7302     DAG.getNode(ISD::AND, dl, MVT::i16,
7303                 DAG.getNode(ISD::ADD, dl, MVT::i16,
7304                             DAG.getNode(ISD::OR, dl, MVT::i16, CWD1, CWD2),
7305                             DAG.getConstant(1, MVT::i16)),
7306                 DAG.getConstant(3, MVT::i16));
7307
7308
7309   return DAG.getNode((VT.getSizeInBits() < 16 ?
7310                       ISD::TRUNCATE : ISD::ZERO_EXTEND), dl, VT, RetVal);
7311 }
7312
7313 SDValue X86TargetLowering::LowerCTLZ(SDValue Op, SelectionDAG &DAG) const {
7314   EVT VT = Op.getValueType();
7315   EVT OpVT = VT;
7316   unsigned NumBits = VT.getSizeInBits();
7317   DebugLoc dl = Op.getDebugLoc();
7318
7319   Op = Op.getOperand(0);
7320   if (VT == MVT::i8) {
7321     // Zero extend to i32 since there is not an i8 bsr.
7322     OpVT = MVT::i32;
7323     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7324   }
7325
7326   // Issue a bsr (scan bits in reverse) which also sets EFLAGS.
7327   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7328   Op = DAG.getNode(X86ISD::BSR, dl, VTs, Op);
7329
7330   // If src is zero (i.e. bsr sets ZF), returns NumBits.
7331   SDValue Ops[] = {
7332     Op,
7333     DAG.getConstant(NumBits+NumBits-1, OpVT),
7334     DAG.getConstant(X86::COND_E, MVT::i8),
7335     Op.getValue(1)
7336   };
7337   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7338
7339   // Finally xor with NumBits-1.
7340   Op = DAG.getNode(ISD::XOR, dl, OpVT, Op, DAG.getConstant(NumBits-1, OpVT));
7341
7342   if (VT == MVT::i8)
7343     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7344   return Op;
7345 }
7346
7347 SDValue X86TargetLowering::LowerCTTZ(SDValue Op, SelectionDAG &DAG) const {
7348   EVT VT = Op.getValueType();
7349   EVT OpVT = VT;
7350   unsigned NumBits = VT.getSizeInBits();
7351   DebugLoc dl = Op.getDebugLoc();
7352
7353   Op = Op.getOperand(0);
7354   if (VT == MVT::i8) {
7355     OpVT = MVT::i32;
7356     Op = DAG.getNode(ISD::ZERO_EXTEND, dl, OpVT, Op);
7357   }
7358
7359   // Issue a bsf (scan bits forward) which also sets EFLAGS.
7360   SDVTList VTs = DAG.getVTList(OpVT, MVT::i32);
7361   Op = DAG.getNode(X86ISD::BSF, dl, VTs, Op);
7362
7363   // If src is zero (i.e. bsf sets ZF), returns NumBits.
7364   SDValue Ops[] = {
7365     Op,
7366     DAG.getConstant(NumBits, OpVT),
7367     DAG.getConstant(X86::COND_E, MVT::i8),
7368     Op.getValue(1)
7369   };
7370   Op = DAG.getNode(X86ISD::CMOV, dl, OpVT, Ops, array_lengthof(Ops));
7371
7372   if (VT == MVT::i8)
7373     Op = DAG.getNode(ISD::TRUNCATE, dl, MVT::i8, Op);
7374   return Op;
7375 }
7376
7377 SDValue X86TargetLowering::LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const {
7378   EVT VT = Op.getValueType();
7379   assert(VT == MVT::v2i64 && "Only know how to lower V2I64 multiply");
7380   DebugLoc dl = Op.getDebugLoc();
7381
7382   //  ulong2 Ahi = __builtin_ia32_psrlqi128( a, 32);
7383   //  ulong2 Bhi = __builtin_ia32_psrlqi128( b, 32);
7384   //  ulong2 AloBlo = __builtin_ia32_pmuludq128( a, b );
7385   //  ulong2 AloBhi = __builtin_ia32_pmuludq128( a, Bhi );
7386   //  ulong2 AhiBlo = __builtin_ia32_pmuludq128( Ahi, b );
7387   //
7388   //  AloBhi = __builtin_ia32_psllqi128( AloBhi, 32 );
7389   //  AhiBlo = __builtin_ia32_psllqi128( AhiBlo, 32 );
7390   //  return AloBlo + AloBhi + AhiBlo;
7391
7392   SDValue A = Op.getOperand(0);
7393   SDValue B = Op.getOperand(1);
7394
7395   SDValue Ahi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7396                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7397                        A, DAG.getConstant(32, MVT::i32));
7398   SDValue Bhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7399                        DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
7400                        B, DAG.getConstant(32, MVT::i32));
7401   SDValue AloBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7402                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7403                        A, B);
7404   SDValue AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7405                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7406                        A, Bhi);
7407   SDValue AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7408                        DAG.getConstant(Intrinsic::x86_sse2_pmulu_dq, MVT::i32),
7409                        Ahi, B);
7410   AloBhi = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7411                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7412                        AloBhi, DAG.getConstant(32, MVT::i32));
7413   AhiBlo = DAG.getNode(ISD::INTRINSIC_WO_CHAIN, dl, VT,
7414                        DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
7415                        AhiBlo, DAG.getConstant(32, MVT::i32));
7416   SDValue Res = DAG.getNode(ISD::ADD, dl, VT, AloBlo, AloBhi);
7417   Res = DAG.getNode(ISD::ADD, dl, VT, Res, AhiBlo);
7418   return Res;
7419 }
7420
7421
7422 SDValue X86TargetLowering::LowerXALUO(SDValue Op, SelectionDAG &DAG) const {
7423   // Lower the "add/sub/mul with overflow" instruction into a regular ins plus
7424   // a "setcc" instruction that checks the overflow flag. The "brcond" lowering
7425   // looks for this combo and may remove the "setcc" instruction if the "setcc"
7426   // has only one use.
7427   SDNode *N = Op.getNode();
7428   SDValue LHS = N->getOperand(0);
7429   SDValue RHS = N->getOperand(1);
7430   unsigned BaseOp = 0;
7431   unsigned Cond = 0;
7432   DebugLoc dl = Op.getDebugLoc();
7433
7434   switch (Op.getOpcode()) {
7435   default: llvm_unreachable("Unknown ovf instruction!");
7436   case ISD::SADDO:
7437     // A subtract of one will be selected as a INC. Note that INC doesn't
7438     // set CF, so we can't do this for UADDO.
7439     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7440       if (C->getAPIntValue() == 1) {
7441         BaseOp = X86ISD::INC;
7442         Cond = X86::COND_O;
7443         break;
7444       }
7445     BaseOp = X86ISD::ADD;
7446     Cond = X86::COND_O;
7447     break;
7448   case ISD::UADDO:
7449     BaseOp = X86ISD::ADD;
7450     Cond = X86::COND_B;
7451     break;
7452   case ISD::SSUBO:
7453     // A subtract of one will be selected as a DEC. Note that DEC doesn't
7454     // set CF, so we can't do this for USUBO.
7455     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op))
7456       if (C->getAPIntValue() == 1) {
7457         BaseOp = X86ISD::DEC;
7458         Cond = X86::COND_O;
7459         break;
7460       }
7461     BaseOp = X86ISD::SUB;
7462     Cond = X86::COND_O;
7463     break;
7464   case ISD::USUBO:
7465     BaseOp = X86ISD::SUB;
7466     Cond = X86::COND_B;
7467     break;
7468   case ISD::SMULO:
7469     BaseOp = X86ISD::SMUL;
7470     Cond = X86::COND_O;
7471     break;
7472   case ISD::UMULO:
7473     BaseOp = X86ISD::UMUL;
7474     Cond = X86::COND_B;
7475     break;
7476   }
7477
7478   // Also sets EFLAGS.
7479   SDVTList VTs = DAG.getVTList(N->getValueType(0), MVT::i32);
7480   SDValue Sum = DAG.getNode(BaseOp, dl, VTs, LHS, RHS);
7481
7482   SDValue SetCC =
7483     DAG.getNode(X86ISD::SETCC, dl, N->getValueType(1),
7484                 DAG.getConstant(Cond, MVT::i32), SDValue(Sum.getNode(), 1));
7485
7486   DAG.ReplaceAllUsesOfValueWith(SDValue(N, 1), SetCC);
7487   return Sum;
7488 }
7489
7490 SDValue X86TargetLowering::LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const {
7491   EVT T = Op.getValueType();
7492   DebugLoc dl = Op.getDebugLoc();
7493   unsigned Reg = 0;
7494   unsigned size = 0;
7495   switch(T.getSimpleVT().SimpleTy) {
7496   default:
7497     assert(false && "Invalid value type!");
7498   case MVT::i8:  Reg = X86::AL;  size = 1; break;
7499   case MVT::i16: Reg = X86::AX;  size = 2; break;
7500   case MVT::i32: Reg = X86::EAX; size = 4; break;
7501   case MVT::i64:
7502     assert(Subtarget->is64Bit() && "Node not type legal!");
7503     Reg = X86::RAX; size = 8;
7504     break;
7505   }
7506   SDValue cpIn = DAG.getCopyToReg(Op.getOperand(0), dl, Reg,
7507                                     Op.getOperand(2), SDValue());
7508   SDValue Ops[] = { cpIn.getValue(0),
7509                     Op.getOperand(1),
7510                     Op.getOperand(3),
7511                     DAG.getTargetConstant(size, MVT::i8),
7512                     cpIn.getValue(1) };
7513   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7514   SDValue Result = DAG.getNode(X86ISD::LCMPXCHG_DAG, dl, Tys, Ops, 5);
7515   SDValue cpOut =
7516     DAG.getCopyFromReg(Result.getValue(0), dl, Reg, T, Result.getValue(1));
7517   return cpOut;
7518 }
7519
7520 SDValue X86TargetLowering::LowerREADCYCLECOUNTER(SDValue Op,
7521                                                  SelectionDAG &DAG) const {
7522   assert(Subtarget->is64Bit() && "Result not type legalized?");
7523   SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7524   SDValue TheChain = Op.getOperand(0);
7525   DebugLoc dl = Op.getDebugLoc();
7526   SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7527   SDValue rax = DAG.getCopyFromReg(rd, dl, X86::RAX, MVT::i64, rd.getValue(1));
7528   SDValue rdx = DAG.getCopyFromReg(rax.getValue(1), dl, X86::RDX, MVT::i64,
7529                                    rax.getValue(2));
7530   SDValue Tmp = DAG.getNode(ISD::SHL, dl, MVT::i64, rdx,
7531                             DAG.getConstant(32, MVT::i8));
7532   SDValue Ops[] = {
7533     DAG.getNode(ISD::OR, dl, MVT::i64, rax, Tmp),
7534     rdx.getValue(1)
7535   };
7536   return DAG.getMergeValues(Ops, 2, dl);
7537 }
7538
7539 SDValue X86TargetLowering::LowerBIT_CONVERT(SDValue Op,
7540                                             SelectionDAG &DAG) const {
7541   EVT SrcVT = Op.getOperand(0).getValueType();
7542   EVT DstVT = Op.getValueType();
7543   assert((Subtarget->is64Bit() && !Subtarget->hasSSE2() &&
7544           Subtarget->hasMMX() && !DisableMMX) &&
7545          "Unexpected custom BIT_CONVERT");
7546   assert((DstVT == MVT::i64 ||
7547           (DstVT.isVector() && DstVT.getSizeInBits()==64)) &&
7548          "Unexpected custom BIT_CONVERT");
7549   // i64 <=> MMX conversions are Legal.
7550   if (SrcVT==MVT::i64 && DstVT.isVector())
7551     return Op;
7552   if (DstVT==MVT::i64 && SrcVT.isVector())
7553     return Op;
7554   // MMX <=> MMX conversions are Legal.
7555   if (SrcVT.isVector() && DstVT.isVector())
7556     return Op;
7557   // All other conversions need to be expanded.
7558   return SDValue();
7559 }
7560 SDValue X86TargetLowering::LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const {
7561   SDNode *Node = Op.getNode();
7562   DebugLoc dl = Node->getDebugLoc();
7563   EVT T = Node->getValueType(0);
7564   SDValue negOp = DAG.getNode(ISD::SUB, dl, T,
7565                               DAG.getConstant(0, T), Node->getOperand(2));
7566   return DAG.getAtomic(ISD::ATOMIC_LOAD_ADD, dl,
7567                        cast<AtomicSDNode>(Node)->getMemoryVT(),
7568                        Node->getOperand(0),
7569                        Node->getOperand(1), negOp,
7570                        cast<AtomicSDNode>(Node)->getSrcValue(),
7571                        cast<AtomicSDNode>(Node)->getAlignment());
7572 }
7573
7574 /// LowerOperation - Provide custom lowering hooks for some operations.
7575 ///
7576 SDValue X86TargetLowering::LowerOperation(SDValue Op, SelectionDAG &DAG) const {
7577   switch (Op.getOpcode()) {
7578   default: llvm_unreachable("Should not custom lower this!");
7579   case ISD::ATOMIC_CMP_SWAP:    return LowerCMP_SWAP(Op,DAG);
7580   case ISD::ATOMIC_LOAD_SUB:    return LowerLOAD_SUB(Op,DAG);
7581   case ISD::BUILD_VECTOR:       return LowerBUILD_VECTOR(Op, DAG);
7582   case ISD::CONCAT_VECTORS:     return LowerCONCAT_VECTORS(Op, DAG);
7583   case ISD::VECTOR_SHUFFLE:     return LowerVECTOR_SHUFFLE(Op, DAG);
7584   case ISD::EXTRACT_VECTOR_ELT: return LowerEXTRACT_VECTOR_ELT(Op, DAG);
7585   case ISD::INSERT_VECTOR_ELT:  return LowerINSERT_VECTOR_ELT(Op, DAG);
7586   case ISD::SCALAR_TO_VECTOR:   return LowerSCALAR_TO_VECTOR(Op, DAG);
7587   case ISD::ConstantPool:       return LowerConstantPool(Op, DAG);
7588   case ISD::GlobalAddress:      return LowerGlobalAddress(Op, DAG);
7589   case ISD::GlobalTLSAddress:   return LowerGlobalTLSAddress(Op, DAG);
7590   case ISD::ExternalSymbol:     return LowerExternalSymbol(Op, DAG);
7591   case ISD::BlockAddress:       return LowerBlockAddress(Op, DAG);
7592   case ISD::SHL_PARTS:
7593   case ISD::SRA_PARTS:
7594   case ISD::SRL_PARTS:          return LowerShift(Op, DAG);
7595   case ISD::SINT_TO_FP:         return LowerSINT_TO_FP(Op, DAG);
7596   case ISD::UINT_TO_FP:         return LowerUINT_TO_FP(Op, DAG);
7597   case ISD::FP_TO_SINT:         return LowerFP_TO_SINT(Op, DAG);
7598   case ISD::FP_TO_UINT:         return LowerFP_TO_UINT(Op, DAG);
7599   case ISD::FABS:               return LowerFABS(Op, DAG);
7600   case ISD::FNEG:               return LowerFNEG(Op, DAG);
7601   case ISD::FCOPYSIGN:          return LowerFCOPYSIGN(Op, DAG);
7602   case ISD::SETCC:              return LowerSETCC(Op, DAG);
7603   case ISD::VSETCC:             return LowerVSETCC(Op, DAG);
7604   case ISD::SELECT:             return LowerSELECT(Op, DAG);
7605   case ISD::BRCOND:             return LowerBRCOND(Op, DAG);
7606   case ISD::JumpTable:          return LowerJumpTable(Op, DAG);
7607   case ISD::VASTART:            return LowerVASTART(Op, DAG);
7608   case ISD::VAARG:              return LowerVAARG(Op, DAG);
7609   case ISD::VACOPY:             return LowerVACOPY(Op, DAG);
7610   case ISD::INTRINSIC_WO_CHAIN: return LowerINTRINSIC_WO_CHAIN(Op, DAG);
7611   case ISD::RETURNADDR:         return LowerRETURNADDR(Op, DAG);
7612   case ISD::FRAMEADDR:          return LowerFRAMEADDR(Op, DAG);
7613   case ISD::FRAME_TO_ARGS_OFFSET:
7614                                 return LowerFRAME_TO_ARGS_OFFSET(Op, DAG);
7615   case ISD::DYNAMIC_STACKALLOC: return LowerDYNAMIC_STACKALLOC(Op, DAG);
7616   case ISD::EH_RETURN:          return LowerEH_RETURN(Op, DAG);
7617   case ISD::TRAMPOLINE:         return LowerTRAMPOLINE(Op, DAG);
7618   case ISD::FLT_ROUNDS_:        return LowerFLT_ROUNDS_(Op, DAG);
7619   case ISD::CTLZ:               return LowerCTLZ(Op, DAG);
7620   case ISD::CTTZ:               return LowerCTTZ(Op, DAG);
7621   case ISD::MUL:                return LowerMUL_V2I64(Op, DAG);
7622   case ISD::SADDO:
7623   case ISD::UADDO:
7624   case ISD::SSUBO:
7625   case ISD::USUBO:
7626   case ISD::SMULO:
7627   case ISD::UMULO:              return LowerXALUO(Op, DAG);
7628   case ISD::READCYCLECOUNTER:   return LowerREADCYCLECOUNTER(Op, DAG);
7629   case ISD::BIT_CONVERT:        return LowerBIT_CONVERT(Op, DAG);
7630   }
7631 }
7632
7633 void X86TargetLowering::
7634 ReplaceATOMIC_BINARY_64(SDNode *Node, SmallVectorImpl<SDValue>&Results,
7635                         SelectionDAG &DAG, unsigned NewOp) const {
7636   EVT T = Node->getValueType(0);
7637   DebugLoc dl = Node->getDebugLoc();
7638   assert (T == MVT::i64 && "Only know how to expand i64 atomics");
7639
7640   SDValue Chain = Node->getOperand(0);
7641   SDValue In1 = Node->getOperand(1);
7642   SDValue In2L = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7643                              Node->getOperand(2), DAG.getIntPtrConstant(0));
7644   SDValue In2H = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32,
7645                              Node->getOperand(2), DAG.getIntPtrConstant(1));
7646   SDValue Ops[] = { Chain, In1, In2L, In2H };
7647   SDVTList Tys = DAG.getVTList(MVT::i32, MVT::i32, MVT::Other);
7648   SDValue Result =
7649     DAG.getMemIntrinsicNode(NewOp, dl, Tys, Ops, 4, MVT::i64,
7650                             cast<MemSDNode>(Node)->getMemOperand());
7651   SDValue OpsF[] = { Result.getValue(0), Result.getValue(1)};
7652   Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7653   Results.push_back(Result.getValue(2));
7654 }
7655
7656 /// ReplaceNodeResults - Replace a node with an illegal result type
7657 /// with a new node built out of custom code.
7658 void X86TargetLowering::ReplaceNodeResults(SDNode *N,
7659                                            SmallVectorImpl<SDValue>&Results,
7660                                            SelectionDAG &DAG) const {
7661   DebugLoc dl = N->getDebugLoc();
7662   switch (N->getOpcode()) {
7663   default:
7664     assert(false && "Do not know how to custom type legalize this operation!");
7665     return;
7666   case ISD::FP_TO_SINT: {
7667     std::pair<SDValue,SDValue> Vals =
7668         FP_TO_INTHelper(SDValue(N, 0), DAG, true);
7669     SDValue FIST = Vals.first, StackSlot = Vals.second;
7670     if (FIST.getNode() != 0) {
7671       EVT VT = N->getValueType(0);
7672       // Return a load from the stack slot.
7673       Results.push_back(DAG.getLoad(VT, dl, FIST, StackSlot, NULL, 0,
7674                                     false, false, 0));
7675     }
7676     return;
7677   }
7678   case ISD::READCYCLECOUNTER: {
7679     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7680     SDValue TheChain = N->getOperand(0);
7681     SDValue rd = DAG.getNode(X86ISD::RDTSC_DAG, dl, Tys, &TheChain, 1);
7682     SDValue eax = DAG.getCopyFromReg(rd, dl, X86::EAX, MVT::i32,
7683                                      rd.getValue(1));
7684     SDValue edx = DAG.getCopyFromReg(eax.getValue(1), dl, X86::EDX, MVT::i32,
7685                                      eax.getValue(2));
7686     // Use a buildpair to merge the two 32-bit values into a 64-bit one.
7687     SDValue Ops[] = { eax, edx };
7688     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, Ops, 2));
7689     Results.push_back(edx.getValue(1));
7690     return;
7691   }
7692   case ISD::ATOMIC_CMP_SWAP: {
7693     EVT T = N->getValueType(0);
7694     assert (T == MVT::i64 && "Only know how to expand i64 Cmp and Swap");
7695     SDValue cpInL, cpInH;
7696     cpInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7697                         DAG.getConstant(0, MVT::i32));
7698     cpInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(2),
7699                         DAG.getConstant(1, MVT::i32));
7700     cpInL = DAG.getCopyToReg(N->getOperand(0), dl, X86::EAX, cpInL, SDValue());
7701     cpInH = DAG.getCopyToReg(cpInL.getValue(0), dl, X86::EDX, cpInH,
7702                              cpInL.getValue(1));
7703     SDValue swapInL, swapInH;
7704     swapInL = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7705                           DAG.getConstant(0, MVT::i32));
7706     swapInH = DAG.getNode(ISD::EXTRACT_ELEMENT, dl, MVT::i32, N->getOperand(3),
7707                           DAG.getConstant(1, MVT::i32));
7708     swapInL = DAG.getCopyToReg(cpInH.getValue(0), dl, X86::EBX, swapInL,
7709                                cpInH.getValue(1));
7710     swapInH = DAG.getCopyToReg(swapInL.getValue(0), dl, X86::ECX, swapInH,
7711                                swapInL.getValue(1));
7712     SDValue Ops[] = { swapInH.getValue(0),
7713                       N->getOperand(1),
7714                       swapInH.getValue(1) };
7715     SDVTList Tys = DAG.getVTList(MVT::Other, MVT::Flag);
7716     SDValue Result = DAG.getNode(X86ISD::LCMPXCHG8_DAG, dl, Tys, Ops, 3);
7717     SDValue cpOutL = DAG.getCopyFromReg(Result.getValue(0), dl, X86::EAX,
7718                                         MVT::i32, Result.getValue(1));
7719     SDValue cpOutH = DAG.getCopyFromReg(cpOutL.getValue(1), dl, X86::EDX,
7720                                         MVT::i32, cpOutL.getValue(2));
7721     SDValue OpsF[] = { cpOutL.getValue(0), cpOutH.getValue(0)};
7722     Results.push_back(DAG.getNode(ISD::BUILD_PAIR, dl, MVT::i64, OpsF, 2));
7723     Results.push_back(cpOutH.getValue(1));
7724     return;
7725   }
7726   case ISD::ATOMIC_LOAD_ADD:
7727     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMADD64_DAG);
7728     return;
7729   case ISD::ATOMIC_LOAD_AND:
7730     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMAND64_DAG);
7731     return;
7732   case ISD::ATOMIC_LOAD_NAND:
7733     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMNAND64_DAG);
7734     return;
7735   case ISD::ATOMIC_LOAD_OR:
7736     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMOR64_DAG);
7737     return;
7738   case ISD::ATOMIC_LOAD_SUB:
7739     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSUB64_DAG);
7740     return;
7741   case ISD::ATOMIC_LOAD_XOR:
7742     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMXOR64_DAG);
7743     return;
7744   case ISD::ATOMIC_SWAP:
7745     ReplaceATOMIC_BINARY_64(N, Results, DAG, X86ISD::ATOMSWAP64_DAG);
7746     return;
7747   }
7748 }
7749
7750 const char *X86TargetLowering::getTargetNodeName(unsigned Opcode) const {
7751   switch (Opcode) {
7752   default: return NULL;
7753   case X86ISD::BSF:                return "X86ISD::BSF";
7754   case X86ISD::BSR:                return "X86ISD::BSR";
7755   case X86ISD::SHLD:               return "X86ISD::SHLD";
7756   case X86ISD::SHRD:               return "X86ISD::SHRD";
7757   case X86ISD::FAND:               return "X86ISD::FAND";
7758   case X86ISD::FOR:                return "X86ISD::FOR";
7759   case X86ISD::FXOR:               return "X86ISD::FXOR";
7760   case X86ISD::FSRL:               return "X86ISD::FSRL";
7761   case X86ISD::FILD:               return "X86ISD::FILD";
7762   case X86ISD::FILD_FLAG:          return "X86ISD::FILD_FLAG";
7763   case X86ISD::FP_TO_INT16_IN_MEM: return "X86ISD::FP_TO_INT16_IN_MEM";
7764   case X86ISD::FP_TO_INT32_IN_MEM: return "X86ISD::FP_TO_INT32_IN_MEM";
7765   case X86ISD::FP_TO_INT64_IN_MEM: return "X86ISD::FP_TO_INT64_IN_MEM";
7766   case X86ISD::FLD:                return "X86ISD::FLD";
7767   case X86ISD::FST:                return "X86ISD::FST";
7768   case X86ISD::CALL:               return "X86ISD::CALL";
7769   case X86ISD::RDTSC_DAG:          return "X86ISD::RDTSC_DAG";
7770   case X86ISD::BT:                 return "X86ISD::BT";
7771   case X86ISD::CMP:                return "X86ISD::CMP";
7772   case X86ISD::COMI:               return "X86ISD::COMI";
7773   case X86ISD::UCOMI:              return "X86ISD::UCOMI";
7774   case X86ISD::SETCC:              return "X86ISD::SETCC";
7775   case X86ISD::SETCC_CARRY:        return "X86ISD::SETCC_CARRY";
7776   case X86ISD::CMOV:               return "X86ISD::CMOV";
7777   case X86ISD::BRCOND:             return "X86ISD::BRCOND";
7778   case X86ISD::RET_FLAG:           return "X86ISD::RET_FLAG";
7779   case X86ISD::REP_STOS:           return "X86ISD::REP_STOS";
7780   case X86ISD::REP_MOVS:           return "X86ISD::REP_MOVS";
7781   case X86ISD::GlobalBaseReg:      return "X86ISD::GlobalBaseReg";
7782   case X86ISD::Wrapper:            return "X86ISD::Wrapper";
7783   case X86ISD::WrapperRIP:         return "X86ISD::WrapperRIP";
7784   case X86ISD::PEXTRB:             return "X86ISD::PEXTRB";
7785   case X86ISD::PEXTRW:             return "X86ISD::PEXTRW";
7786   case X86ISD::INSERTPS:           return "X86ISD::INSERTPS";
7787   case X86ISD::PINSRB:             return "X86ISD::PINSRB";
7788   case X86ISD::PINSRW:             return "X86ISD::PINSRW";
7789   case X86ISD::MMX_PINSRW:         return "X86ISD::MMX_PINSRW";
7790   case X86ISD::PSHUFB:             return "X86ISD::PSHUFB";
7791   case X86ISD::FMAX:               return "X86ISD::FMAX";
7792   case X86ISD::FMIN:               return "X86ISD::FMIN";
7793   case X86ISD::FRSQRT:             return "X86ISD::FRSQRT";
7794   case X86ISD::FRCP:               return "X86ISD::FRCP";
7795   case X86ISD::TLSADDR:            return "X86ISD::TLSADDR";
7796   case X86ISD::TLSCALL:            return "X86ISD::TLSCALL";
7797   case X86ISD::SegmentBaseAddress: return "X86ISD::SegmentBaseAddress";
7798   case X86ISD::EH_RETURN:          return "X86ISD::EH_RETURN";
7799   case X86ISD::TC_RETURN:          return "X86ISD::TC_RETURN";
7800   case X86ISD::FNSTCW16m:          return "X86ISD::FNSTCW16m";
7801   case X86ISD::LCMPXCHG_DAG:       return "X86ISD::LCMPXCHG_DAG";
7802   case X86ISD::LCMPXCHG8_DAG:      return "X86ISD::LCMPXCHG8_DAG";
7803   case X86ISD::ATOMADD64_DAG:      return "X86ISD::ATOMADD64_DAG";
7804   case X86ISD::ATOMSUB64_DAG:      return "X86ISD::ATOMSUB64_DAG";
7805   case X86ISD::ATOMOR64_DAG:       return "X86ISD::ATOMOR64_DAG";
7806   case X86ISD::ATOMXOR64_DAG:      return "X86ISD::ATOMXOR64_DAG";
7807   case X86ISD::ATOMAND64_DAG:      return "X86ISD::ATOMAND64_DAG";
7808   case X86ISD::ATOMNAND64_DAG:     return "X86ISD::ATOMNAND64_DAG";
7809   case X86ISD::VZEXT_MOVL:         return "X86ISD::VZEXT_MOVL";
7810   case X86ISD::VZEXT_LOAD:         return "X86ISD::VZEXT_LOAD";
7811   case X86ISD::VSHL:               return "X86ISD::VSHL";
7812   case X86ISD::VSRL:               return "X86ISD::VSRL";
7813   case X86ISD::CMPPD:              return "X86ISD::CMPPD";
7814   case X86ISD::CMPPS:              return "X86ISD::CMPPS";
7815   case X86ISD::PCMPEQB:            return "X86ISD::PCMPEQB";
7816   case X86ISD::PCMPEQW:            return "X86ISD::PCMPEQW";
7817   case X86ISD::PCMPEQD:            return "X86ISD::PCMPEQD";
7818   case X86ISD::PCMPEQQ:            return "X86ISD::PCMPEQQ";
7819   case X86ISD::PCMPGTB:            return "X86ISD::PCMPGTB";
7820   case X86ISD::PCMPGTW:            return "X86ISD::PCMPGTW";
7821   case X86ISD::PCMPGTD:            return "X86ISD::PCMPGTD";
7822   case X86ISD::PCMPGTQ:            return "X86ISD::PCMPGTQ";
7823   case X86ISD::ADD:                return "X86ISD::ADD";
7824   case X86ISD::SUB:                return "X86ISD::SUB";
7825   case X86ISD::SMUL:               return "X86ISD::SMUL";
7826   case X86ISD::UMUL:               return "X86ISD::UMUL";
7827   case X86ISD::INC:                return "X86ISD::INC";
7828   case X86ISD::DEC:                return "X86ISD::DEC";
7829   case X86ISD::OR:                 return "X86ISD::OR";
7830   case X86ISD::XOR:                return "X86ISD::XOR";
7831   case X86ISD::AND:                return "X86ISD::AND";
7832   case X86ISD::MUL_IMM:            return "X86ISD::MUL_IMM";
7833   case X86ISD::PTEST:              return "X86ISD::PTEST";
7834   case X86ISD::VASTART_SAVE_XMM_REGS: return "X86ISD::VASTART_SAVE_XMM_REGS";
7835   case X86ISD::MINGW_ALLOCA:       return "X86ISD::MINGW_ALLOCA";
7836   }
7837 }
7838
7839 // isLegalAddressingMode - Return true if the addressing mode represented
7840 // by AM is legal for this target, for a load/store of the specified type.
7841 bool X86TargetLowering::isLegalAddressingMode(const AddrMode &AM,
7842                                               const Type *Ty) const {
7843   // X86 supports extremely general addressing modes.
7844   CodeModel::Model M = getTargetMachine().getCodeModel();
7845
7846   // X86 allows a sign-extended 32-bit immediate field as a displacement.
7847   if (!X86::isOffsetSuitableForCodeModel(AM.BaseOffs, M, AM.BaseGV != NULL))
7848     return false;
7849
7850   if (AM.BaseGV) {
7851     unsigned GVFlags =
7852       Subtarget->ClassifyGlobalReference(AM.BaseGV, getTargetMachine());
7853
7854     // If a reference to this global requires an extra load, we can't fold it.
7855     if (isGlobalStubReference(GVFlags))
7856       return false;
7857
7858     // If BaseGV requires a register for the PIC base, we cannot also have a
7859     // BaseReg specified.
7860     if (AM.HasBaseReg && isGlobalRelativeToPICBase(GVFlags))
7861       return false;
7862
7863     // If lower 4G is not available, then we must use rip-relative addressing.
7864     if (Subtarget->is64Bit() && (AM.BaseOffs || AM.Scale > 1))
7865       return false;
7866   }
7867
7868   switch (AM.Scale) {
7869   case 0:
7870   case 1:
7871   case 2:
7872   case 4:
7873   case 8:
7874     // These scales always work.
7875     break;
7876   case 3:
7877   case 5:
7878   case 9:
7879     // These scales are formed with basereg+scalereg.  Only accept if there is
7880     // no basereg yet.
7881     if (AM.HasBaseReg)
7882       return false;
7883     break;
7884   default:  // Other stuff never works.
7885     return false;
7886   }
7887
7888   return true;
7889 }
7890
7891
7892 bool X86TargetLowering::isTruncateFree(const Type *Ty1, const Type *Ty2) const {
7893   if (!Ty1->isIntegerTy() || !Ty2->isIntegerTy())
7894     return false;
7895   unsigned NumBits1 = Ty1->getPrimitiveSizeInBits();
7896   unsigned NumBits2 = Ty2->getPrimitiveSizeInBits();
7897   if (NumBits1 <= NumBits2)
7898     return false;
7899   return true;
7900 }
7901
7902 bool X86TargetLowering::isTruncateFree(EVT VT1, EVT VT2) const {
7903   if (!VT1.isInteger() || !VT2.isInteger())
7904     return false;
7905   unsigned NumBits1 = VT1.getSizeInBits();
7906   unsigned NumBits2 = VT2.getSizeInBits();
7907   if (NumBits1 <= NumBits2)
7908     return false;
7909   return true;
7910 }
7911
7912 bool X86TargetLowering::isZExtFree(const Type *Ty1, const Type *Ty2) const {
7913   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7914   return Ty1->isIntegerTy(32) && Ty2->isIntegerTy(64) && Subtarget->is64Bit();
7915 }
7916
7917 bool X86TargetLowering::isZExtFree(EVT VT1, EVT VT2) const {
7918   // x86-64 implicitly zero-extends 32-bit results in 64-bit registers.
7919   return VT1 == MVT::i32 && VT2 == MVT::i64 && Subtarget->is64Bit();
7920 }
7921
7922 bool X86TargetLowering::isNarrowingProfitable(EVT VT1, EVT VT2) const {
7923   // i16 instructions are longer (0x66 prefix) and potentially slower.
7924   return !(VT1 == MVT::i32 && VT2 == MVT::i16);
7925 }
7926
7927 /// isShuffleMaskLegal - Targets can use this to indicate that they only
7928 /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
7929 /// By default, if a target supports the VECTOR_SHUFFLE node, all mask values
7930 /// are assumed to be legal.
7931 bool
7932 X86TargetLowering::isShuffleMaskLegal(const SmallVectorImpl<int> &M,
7933                                       EVT VT) const {
7934   // Very little shuffling can be done for 64-bit vectors right now.
7935   if (VT.getSizeInBits() == 64)
7936     return isPALIGNRMask(M, VT, Subtarget->hasSSSE3());
7937
7938   // FIXME: pshufb, blends, shifts.
7939   return (VT.getVectorNumElements() == 2 ||
7940           ShuffleVectorSDNode::isSplatMask(&M[0], VT) ||
7941           isMOVLMask(M, VT) ||
7942           isSHUFPMask(M, VT) ||
7943           isPSHUFDMask(M, VT) ||
7944           isPSHUFHWMask(M, VT) ||
7945           isPSHUFLWMask(M, VT) ||
7946           isPALIGNRMask(M, VT, Subtarget->hasSSSE3()) ||
7947           isUNPCKLMask(M, VT) ||
7948           isUNPCKHMask(M, VT) ||
7949           isUNPCKL_v_undef_Mask(M, VT) ||
7950           isUNPCKH_v_undef_Mask(M, VT));
7951 }
7952
7953 bool
7954 X86TargetLowering::isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
7955                                           EVT VT) const {
7956   unsigned NumElts = VT.getVectorNumElements();
7957   // FIXME: This collection of masks seems suspect.
7958   if (NumElts == 2)
7959     return true;
7960   if (NumElts == 4 && VT.getSizeInBits() == 128) {
7961     return (isMOVLMask(Mask, VT)  ||
7962             isCommutedMOVLMask(Mask, VT, true) ||
7963             isSHUFPMask(Mask, VT) ||
7964             isCommutedSHUFPMask(Mask, VT));
7965   }
7966   return false;
7967 }
7968
7969 //===----------------------------------------------------------------------===//
7970 //                           X86 Scheduler Hooks
7971 //===----------------------------------------------------------------------===//
7972
7973 // private utility function
7974 MachineBasicBlock *
7975 X86TargetLowering::EmitAtomicBitwiseWithCustomInserter(MachineInstr *bInstr,
7976                                                        MachineBasicBlock *MBB,
7977                                                        unsigned regOpc,
7978                                                        unsigned immOpc,
7979                                                        unsigned LoadOpc,
7980                                                        unsigned CXchgOpc,
7981                                                        unsigned copyOpc,
7982                                                        unsigned notOpc,
7983                                                        unsigned EAXreg,
7984                                                        TargetRegisterClass *RC,
7985                                                        bool invSrc) const {
7986   // For the atomic bitwise operator, we generate
7987   //   thisMBB:
7988   //   newMBB:
7989   //     ld  t1 = [bitinstr.addr]
7990   //     op  t2 = t1, [bitinstr.val]
7991   //     mov EAX = t1
7992   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
7993   //     bz  newMBB
7994   //     fallthrough -->nextMBB
7995   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
7996   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
7997   MachineFunction::iterator MBBIter = MBB;
7998   ++MBBIter;
7999
8000   /// First build the CFG
8001   MachineFunction *F = MBB->getParent();
8002   MachineBasicBlock *thisMBB = MBB;
8003   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8004   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8005   F->insert(MBBIter, newMBB);
8006   F->insert(MBBIter, nextMBB);
8007
8008   // Move all successors to thisMBB to nextMBB
8009   nextMBB->transferSuccessors(thisMBB);
8010
8011   // Update thisMBB to fall through to newMBB
8012   thisMBB->addSuccessor(newMBB);
8013
8014   // newMBB jumps to itself and fall through to nextMBB
8015   newMBB->addSuccessor(nextMBB);
8016   newMBB->addSuccessor(newMBB);
8017
8018   // Insert instructions into newMBB based on incoming instruction
8019   assert(bInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8020          "unexpected number of operands");
8021   DebugLoc dl = bInstr->getDebugLoc();
8022   MachineOperand& destOper = bInstr->getOperand(0);
8023   MachineOperand* argOpers[2 + X86AddrNumOperands];
8024   int numArgs = bInstr->getNumOperands() - 1;
8025   for (int i=0; i < numArgs; ++i)
8026     argOpers[i] = &bInstr->getOperand(i+1);
8027
8028   // x86 address has 4 operands: base, index, scale, and displacement
8029   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8030   int valArgIndx = lastAddrIndx + 1;
8031
8032   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8033   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(LoadOpc), t1);
8034   for (int i=0; i <= lastAddrIndx; ++i)
8035     (*MIB).addOperand(*argOpers[i]);
8036
8037   unsigned tt = F->getRegInfo().createVirtualRegister(RC);
8038   if (invSrc) {
8039     MIB = BuildMI(newMBB, dl, TII->get(notOpc), tt).addReg(t1);
8040   }
8041   else
8042     tt = t1;
8043
8044   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8045   assert((argOpers[valArgIndx]->isReg() ||
8046           argOpers[valArgIndx]->isImm()) &&
8047          "invalid operand");
8048   if (argOpers[valArgIndx]->isReg())
8049     MIB = BuildMI(newMBB, dl, TII->get(regOpc), t2);
8050   else
8051     MIB = BuildMI(newMBB, dl, TII->get(immOpc), t2);
8052   MIB.addReg(tt);
8053   (*MIB).addOperand(*argOpers[valArgIndx]);
8054
8055   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), EAXreg);
8056   MIB.addReg(t1);
8057
8058   MIB = BuildMI(newMBB, dl, TII->get(CXchgOpc));
8059   for (int i=0; i <= lastAddrIndx; ++i)
8060     (*MIB).addOperand(*argOpers[i]);
8061   MIB.addReg(t2);
8062   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8063   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8064                     bInstr->memoperands_end());
8065
8066   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), destOper.getReg());
8067   MIB.addReg(EAXreg);
8068
8069   // insert branch
8070   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8071
8072   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8073   return nextMBB;
8074 }
8075
8076 // private utility function:  64 bit atomics on 32 bit host.
8077 MachineBasicBlock *
8078 X86TargetLowering::EmitAtomicBit6432WithCustomInserter(MachineInstr *bInstr,
8079                                                        MachineBasicBlock *MBB,
8080                                                        unsigned regOpcL,
8081                                                        unsigned regOpcH,
8082                                                        unsigned immOpcL,
8083                                                        unsigned immOpcH,
8084                                                        bool invSrc) const {
8085   // For the atomic bitwise operator, we generate
8086   //   thisMBB (instructions are in pairs, except cmpxchg8b)
8087   //     ld t1,t2 = [bitinstr.addr]
8088   //   newMBB:
8089   //     out1, out2 = phi (thisMBB, t1/t2) (newMBB, t3/t4)
8090   //     op  t5, t6 <- out1, out2, [bitinstr.val]
8091   //      (for SWAP, substitute:  mov t5, t6 <- [bitinstr.val])
8092   //     mov ECX, EBX <- t5, t6
8093   //     mov EAX, EDX <- t1, t2
8094   //     cmpxchg8b [bitinstr.addr]  [EAX, EDX, EBX, ECX implicit]
8095   //     mov t3, t4 <- EAX, EDX
8096   //     bz  newMBB
8097   //     result in out1, out2
8098   //     fallthrough -->nextMBB
8099
8100   const TargetRegisterClass *RC = X86::GR32RegisterClass;
8101   const unsigned LoadOpc = X86::MOV32rm;
8102   const unsigned copyOpc = X86::MOV32rr;
8103   const unsigned NotOpc = X86::NOT32r;
8104   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8105   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8106   MachineFunction::iterator MBBIter = MBB;
8107   ++MBBIter;
8108
8109   /// First build the CFG
8110   MachineFunction *F = MBB->getParent();
8111   MachineBasicBlock *thisMBB = MBB;
8112   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8113   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8114   F->insert(MBBIter, newMBB);
8115   F->insert(MBBIter, nextMBB);
8116
8117   // Move all successors to thisMBB to nextMBB
8118   nextMBB->transferSuccessors(thisMBB);
8119
8120   // Update thisMBB to fall through to newMBB
8121   thisMBB->addSuccessor(newMBB);
8122
8123   // newMBB jumps to itself and fall through to nextMBB
8124   newMBB->addSuccessor(nextMBB);
8125   newMBB->addSuccessor(newMBB);
8126
8127   DebugLoc dl = bInstr->getDebugLoc();
8128   // Insert instructions into newMBB based on incoming instruction
8129   // There are 8 "real" operands plus 9 implicit def/uses, ignored here.
8130   assert(bInstr->getNumOperands() < X86AddrNumOperands + 14 &&
8131          "unexpected number of operands");
8132   MachineOperand& dest1Oper = bInstr->getOperand(0);
8133   MachineOperand& dest2Oper = bInstr->getOperand(1);
8134   MachineOperand* argOpers[2 + X86AddrNumOperands];
8135   for (int i=0; i < 2 + X86AddrNumOperands; ++i) {
8136     argOpers[i] = &bInstr->getOperand(i+2);
8137
8138     // We use some of the operands multiple times, so conservatively just
8139     // clear any kill flags that might be present.
8140     if (argOpers[i]->isReg() && argOpers[i]->isUse())
8141       argOpers[i]->setIsKill(false);
8142   }
8143
8144   // x86 address has 5 operands: base, index, scale, displacement, and segment.
8145   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8146
8147   unsigned t1 = F->getRegInfo().createVirtualRegister(RC);
8148   MachineInstrBuilder MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t1);
8149   for (int i=0; i <= lastAddrIndx; ++i)
8150     (*MIB).addOperand(*argOpers[i]);
8151   unsigned t2 = F->getRegInfo().createVirtualRegister(RC);
8152   MIB = BuildMI(thisMBB, dl, TII->get(LoadOpc), t2);
8153   // add 4 to displacement.
8154   for (int i=0; i <= lastAddrIndx-2; ++i)
8155     (*MIB).addOperand(*argOpers[i]);
8156   MachineOperand newOp3 = *(argOpers[3]);
8157   if (newOp3.isImm())
8158     newOp3.setImm(newOp3.getImm()+4);
8159   else
8160     newOp3.setOffset(newOp3.getOffset()+4);
8161   (*MIB).addOperand(newOp3);
8162   (*MIB).addOperand(*argOpers[lastAddrIndx]);
8163
8164   // t3/4 are defined later, at the bottom of the loop
8165   unsigned t3 = F->getRegInfo().createVirtualRegister(RC);
8166   unsigned t4 = F->getRegInfo().createVirtualRegister(RC);
8167   BuildMI(newMBB, dl, TII->get(X86::PHI), dest1Oper.getReg())
8168     .addReg(t1).addMBB(thisMBB).addReg(t3).addMBB(newMBB);
8169   BuildMI(newMBB, dl, TII->get(X86::PHI), dest2Oper.getReg())
8170     .addReg(t2).addMBB(thisMBB).addReg(t4).addMBB(newMBB);
8171
8172   // The subsequent operations should be using the destination registers of
8173   //the PHI instructions.
8174   if (invSrc) {
8175     t1 = F->getRegInfo().createVirtualRegister(RC);
8176     t2 = F->getRegInfo().createVirtualRegister(RC);
8177     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t1).addReg(dest1Oper.getReg());
8178     MIB = BuildMI(newMBB, dl, TII->get(NotOpc), t2).addReg(dest2Oper.getReg());
8179   } else {
8180     t1 = dest1Oper.getReg();
8181     t2 = dest2Oper.getReg();
8182   }
8183
8184   int valArgIndx = lastAddrIndx + 1;
8185   assert((argOpers[valArgIndx]->isReg() ||
8186           argOpers[valArgIndx]->isImm()) &&
8187          "invalid operand");
8188   unsigned t5 = F->getRegInfo().createVirtualRegister(RC);
8189   unsigned t6 = F->getRegInfo().createVirtualRegister(RC);
8190   if (argOpers[valArgIndx]->isReg())
8191     MIB = BuildMI(newMBB, dl, TII->get(regOpcL), t5);
8192   else
8193     MIB = BuildMI(newMBB, dl, TII->get(immOpcL), t5);
8194   if (regOpcL != X86::MOV32rr)
8195     MIB.addReg(t1);
8196   (*MIB).addOperand(*argOpers[valArgIndx]);
8197   assert(argOpers[valArgIndx + 1]->isReg() ==
8198          argOpers[valArgIndx]->isReg());
8199   assert(argOpers[valArgIndx + 1]->isImm() ==
8200          argOpers[valArgIndx]->isImm());
8201   if (argOpers[valArgIndx + 1]->isReg())
8202     MIB = BuildMI(newMBB, dl, TII->get(regOpcH), t6);
8203   else
8204     MIB = BuildMI(newMBB, dl, TII->get(immOpcH), t6);
8205   if (regOpcH != X86::MOV32rr)
8206     MIB.addReg(t2);
8207   (*MIB).addOperand(*argOpers[valArgIndx + 1]);
8208
8209   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EAX);
8210   MIB.addReg(t1);
8211   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EDX);
8212   MIB.addReg(t2);
8213
8214   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::EBX);
8215   MIB.addReg(t5);
8216   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), X86::ECX);
8217   MIB.addReg(t6);
8218
8219   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG8B));
8220   for (int i=0; i <= lastAddrIndx; ++i)
8221     (*MIB).addOperand(*argOpers[i]);
8222
8223   assert(bInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8224   (*MIB).setMemRefs(bInstr->memoperands_begin(),
8225                     bInstr->memoperands_end());
8226
8227   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t3);
8228   MIB.addReg(X86::EAX);
8229   MIB = BuildMI(newMBB, dl, TII->get(copyOpc), t4);
8230   MIB.addReg(X86::EDX);
8231
8232   // insert branch
8233   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8234
8235   F->DeleteMachineInstr(bInstr);   // The pseudo instruction is gone now.
8236   return nextMBB;
8237 }
8238
8239 // private utility function
8240 MachineBasicBlock *
8241 X86TargetLowering::EmitAtomicMinMaxWithCustomInserter(MachineInstr *mInstr,
8242                                                       MachineBasicBlock *MBB,
8243                                                       unsigned cmovOpc) const {
8244   // For the atomic min/max operator, we generate
8245   //   thisMBB:
8246   //   newMBB:
8247   //     ld t1 = [min/max.addr]
8248   //     mov t2 = [min/max.val]
8249   //     cmp  t1, t2
8250   //     cmov[cond] t2 = t1
8251   //     mov EAX = t1
8252   //     lcs dest = [bitinstr.addr], t2  [EAX is implicit]
8253   //     bz   newMBB
8254   //     fallthrough -->nextMBB
8255   //
8256   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8257   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8258   MachineFunction::iterator MBBIter = MBB;
8259   ++MBBIter;
8260
8261   /// First build the CFG
8262   MachineFunction *F = MBB->getParent();
8263   MachineBasicBlock *thisMBB = MBB;
8264   MachineBasicBlock *newMBB = F->CreateMachineBasicBlock(LLVM_BB);
8265   MachineBasicBlock *nextMBB = F->CreateMachineBasicBlock(LLVM_BB);
8266   F->insert(MBBIter, newMBB);
8267   F->insert(MBBIter, nextMBB);
8268
8269   // Move all successors of thisMBB to nextMBB
8270   nextMBB->transferSuccessors(thisMBB);
8271
8272   // Update thisMBB to fall through to newMBB
8273   thisMBB->addSuccessor(newMBB);
8274
8275   // newMBB jumps to newMBB and fall through to nextMBB
8276   newMBB->addSuccessor(nextMBB);
8277   newMBB->addSuccessor(newMBB);
8278
8279   DebugLoc dl = mInstr->getDebugLoc();
8280   // Insert instructions into newMBB based on incoming instruction
8281   assert(mInstr->getNumOperands() < X86AddrNumOperands + 4 &&
8282          "unexpected number of operands");
8283   MachineOperand& destOper = mInstr->getOperand(0);
8284   MachineOperand* argOpers[2 + X86AddrNumOperands];
8285   int numArgs = mInstr->getNumOperands() - 1;
8286   for (int i=0; i < numArgs; ++i)
8287     argOpers[i] = &mInstr->getOperand(i+1);
8288
8289   // x86 address has 4 operands: base, index, scale, and displacement
8290   int lastAddrIndx = X86AddrNumOperands - 1; // [0,3]
8291   int valArgIndx = lastAddrIndx + 1;
8292
8293   unsigned t1 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8294   MachineInstrBuilder MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rm), t1);
8295   for (int i=0; i <= lastAddrIndx; ++i)
8296     (*MIB).addOperand(*argOpers[i]);
8297
8298   // We only support register and immediate values
8299   assert((argOpers[valArgIndx]->isReg() ||
8300           argOpers[valArgIndx]->isImm()) &&
8301          "invalid operand");
8302
8303   unsigned t2 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8304   if (argOpers[valArgIndx]->isReg())
8305     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8306   else
8307     MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), t2);
8308   (*MIB).addOperand(*argOpers[valArgIndx]);
8309
8310   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), X86::EAX);
8311   MIB.addReg(t1);
8312
8313   MIB = BuildMI(newMBB, dl, TII->get(X86::CMP32rr));
8314   MIB.addReg(t1);
8315   MIB.addReg(t2);
8316
8317   // Generate movc
8318   unsigned t3 = F->getRegInfo().createVirtualRegister(X86::GR32RegisterClass);
8319   MIB = BuildMI(newMBB, dl, TII->get(cmovOpc),t3);
8320   MIB.addReg(t2);
8321   MIB.addReg(t1);
8322
8323   // Cmp and exchange if none has modified the memory location
8324   MIB = BuildMI(newMBB, dl, TII->get(X86::LCMPXCHG32));
8325   for (int i=0; i <= lastAddrIndx; ++i)
8326     (*MIB).addOperand(*argOpers[i]);
8327   MIB.addReg(t3);
8328   assert(mInstr->hasOneMemOperand() && "Unexpected number of memoperand");
8329   (*MIB).setMemRefs(mInstr->memoperands_begin(),
8330                     mInstr->memoperands_end());
8331
8332   MIB = BuildMI(newMBB, dl, TII->get(X86::MOV32rr), destOper.getReg());
8333   MIB.addReg(X86::EAX);
8334
8335   // insert branch
8336   BuildMI(newMBB, dl, TII->get(X86::JNE_4)).addMBB(newMBB);
8337
8338   F->DeleteMachineInstr(mInstr);   // The pseudo instruction is gone now.
8339   return nextMBB;
8340 }
8341
8342 // FIXME: When we get size specific XMM0 registers, i.e. XMM0_V16I8
8343 // all of this code can be replaced with that in the .td file.
8344 MachineBasicBlock *
8345 X86TargetLowering::EmitPCMP(MachineInstr *MI, MachineBasicBlock *BB,
8346                             unsigned numArgs, bool memArg) const {
8347
8348   MachineFunction *F = BB->getParent();
8349   DebugLoc dl = MI->getDebugLoc();
8350   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8351
8352   unsigned Opc;
8353   if (memArg)
8354     Opc = numArgs == 3 ? X86::PCMPISTRM128rm : X86::PCMPESTRM128rm;
8355   else
8356     Opc = numArgs == 3 ? X86::PCMPISTRM128rr : X86::PCMPESTRM128rr;
8357
8358   MachineInstrBuilder MIB = BuildMI(BB, dl, TII->get(Opc));
8359
8360   for (unsigned i = 0; i < numArgs; ++i) {
8361     MachineOperand &Op = MI->getOperand(i+1);
8362
8363     if (!(Op.isReg() && Op.isImplicit()))
8364       MIB.addOperand(Op);
8365   }
8366
8367   BuildMI(BB, dl, TII->get(X86::MOVAPSrr), MI->getOperand(0).getReg())
8368     .addReg(X86::XMM0);
8369
8370   F->DeleteMachineInstr(MI);
8371
8372   return BB;
8373 }
8374
8375 MachineBasicBlock *
8376 X86TargetLowering::EmitVAStartSaveXMMRegsWithCustomInserter(
8377                                                  MachineInstr *MI,
8378                                                  MachineBasicBlock *MBB) const {
8379   // Emit code to save XMM registers to the stack. The ABI says that the
8380   // number of registers to save is given in %al, so it's theoretically
8381   // possible to do an indirect jump trick to avoid saving all of them,
8382   // however this code takes a simpler approach and just executes all
8383   // of the stores if %al is non-zero. It's less code, and it's probably
8384   // easier on the hardware branch predictor, and stores aren't all that
8385   // expensive anyway.
8386
8387   // Create the new basic blocks. One block contains all the XMM stores,
8388   // and one block is the final destination regardless of whether any
8389   // stores were performed.
8390   const BasicBlock *LLVM_BB = MBB->getBasicBlock();
8391   MachineFunction *F = MBB->getParent();
8392   MachineFunction::iterator MBBIter = MBB;
8393   ++MBBIter;
8394   MachineBasicBlock *XMMSaveMBB = F->CreateMachineBasicBlock(LLVM_BB);
8395   MachineBasicBlock *EndMBB = F->CreateMachineBasicBlock(LLVM_BB);
8396   F->insert(MBBIter, XMMSaveMBB);
8397   F->insert(MBBIter, EndMBB);
8398
8399   // Set up the CFG.
8400   // Move any original successors of MBB to the end block.
8401   EndMBB->transferSuccessors(MBB);
8402   // The original block will now fall through to the XMM save block.
8403   MBB->addSuccessor(XMMSaveMBB);
8404   // The XMMSaveMBB will fall through to the end block.
8405   XMMSaveMBB->addSuccessor(EndMBB);
8406
8407   // Now add the instructions.
8408   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8409   DebugLoc DL = MI->getDebugLoc();
8410
8411   unsigned CountReg = MI->getOperand(0).getReg();
8412   int64_t RegSaveFrameIndex = MI->getOperand(1).getImm();
8413   int64_t VarArgsFPOffset = MI->getOperand(2).getImm();
8414
8415   if (!Subtarget->isTargetWin64()) {
8416     // If %al is 0, branch around the XMM save block.
8417     BuildMI(MBB, DL, TII->get(X86::TEST8rr)).addReg(CountReg).addReg(CountReg);
8418     BuildMI(MBB, DL, TII->get(X86::JE_4)).addMBB(EndMBB);
8419     MBB->addSuccessor(EndMBB);
8420   }
8421
8422   // In the XMM save block, save all the XMM argument registers.
8423   for (int i = 3, e = MI->getNumOperands(); i != e; ++i) {
8424     int64_t Offset = (i - 3) * 16 + VarArgsFPOffset;
8425     MachineMemOperand *MMO =
8426       F->getMachineMemOperand(
8427         PseudoSourceValue::getFixedStack(RegSaveFrameIndex),
8428         MachineMemOperand::MOStore, Offset,
8429         /*Size=*/16, /*Align=*/16);
8430     BuildMI(XMMSaveMBB, DL, TII->get(X86::MOVAPSmr))
8431       .addFrameIndex(RegSaveFrameIndex)
8432       .addImm(/*Scale=*/1)
8433       .addReg(/*IndexReg=*/0)
8434       .addImm(/*Disp=*/Offset)
8435       .addReg(/*Segment=*/0)
8436       .addReg(MI->getOperand(i).getReg())
8437       .addMemOperand(MMO);
8438   }
8439
8440   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8441
8442   return EndMBB;
8443 }
8444
8445 MachineBasicBlock *
8446 X86TargetLowering::EmitLoweredSelect(MachineInstr *MI,
8447                                      MachineBasicBlock *BB) const {
8448   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8449   DebugLoc DL = MI->getDebugLoc();
8450
8451   // To "insert" a SELECT_CC instruction, we actually have to insert the
8452   // diamond control-flow pattern.  The incoming instruction knows the
8453   // destination vreg to set, the condition code register to branch on, the
8454   // true/false values to select between, and a branch opcode to use.
8455   const BasicBlock *LLVM_BB = BB->getBasicBlock();
8456   MachineFunction::iterator It = BB;
8457   ++It;
8458
8459   //  thisMBB:
8460   //  ...
8461   //   TrueVal = ...
8462   //   cmpTY ccX, r1, r2
8463   //   bCC copy1MBB
8464   //   fallthrough --> copy0MBB
8465   MachineBasicBlock *thisMBB = BB;
8466   MachineFunction *F = BB->getParent();
8467   MachineBasicBlock *copy0MBB = F->CreateMachineBasicBlock(LLVM_BB);
8468   MachineBasicBlock *sinkMBB = F->CreateMachineBasicBlock(LLVM_BB);
8469   unsigned Opc =
8470     X86::GetCondBranchFromCond((X86::CondCode)MI->getOperand(3).getImm());
8471
8472   BuildMI(BB, DL, TII->get(Opc)).addMBB(sinkMBB);
8473   F->insert(It, copy0MBB);
8474   F->insert(It, sinkMBB);
8475
8476   // Update machine-CFG edges by first adding all successors of the current
8477   // block to the new block which will contain the Phi node for the select.
8478   for (MachineBasicBlock::succ_iterator I = BB->succ_begin(),
8479          E = BB->succ_end(); I != E; ++I)
8480     sinkMBB->addSuccessor(*I);
8481
8482   // Next, remove all successors of the current block, and add the true
8483   // and fallthrough blocks as its successors.
8484   while (!BB->succ_empty())
8485     BB->removeSuccessor(BB->succ_begin());
8486
8487   // Add the true and fallthrough blocks as its successors.
8488   BB->addSuccessor(copy0MBB);
8489   BB->addSuccessor(sinkMBB);
8490
8491   // If the EFLAGS register isn't dead in the terminator, then claim that it's
8492   // live into the sink and copy blocks.
8493   const MachineFunction *MF = BB->getParent();
8494   const TargetRegisterInfo *TRI = MF->getTarget().getRegisterInfo();
8495   BitVector ReservedRegs = TRI->getReservedRegs(*MF);
8496   const MachineInstr *Term = BB->getFirstTerminator();
8497
8498   for (unsigned I = 0, E = Term->getNumOperands(); I != E; ++I) {
8499     const MachineOperand &MO = Term->getOperand(I);
8500     if (!MO.isReg() || MO.isKill() || MO.isDead()) continue;
8501     unsigned Reg = MO.getReg();
8502     if (Reg != X86::EFLAGS) continue;
8503     copy0MBB->addLiveIn(Reg);
8504     sinkMBB->addLiveIn(Reg);
8505   }
8506
8507   //  copy0MBB:
8508   //   %FalseValue = ...
8509   //   # fallthrough to sinkMBB
8510   copy0MBB->addSuccessor(sinkMBB);
8511
8512   //  sinkMBB:
8513   //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
8514   //  ...
8515   BuildMI(sinkMBB, DL, TII->get(X86::PHI), MI->getOperand(0).getReg())
8516     .addReg(MI->getOperand(1).getReg()).addMBB(copy0MBB)
8517     .addReg(MI->getOperand(2).getReg()).addMBB(thisMBB);
8518
8519   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8520   return sinkMBB;
8521 }
8522
8523 MachineBasicBlock *
8524 X86TargetLowering::EmitLoweredMingwAlloca(MachineInstr *MI,
8525                                           MachineBasicBlock *BB) const {
8526   const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8527   DebugLoc DL = MI->getDebugLoc();
8528   MachineFunction *F = BB->getParent();
8529
8530   // The lowering is pretty easy: we're just emitting the call to _alloca.  The
8531   // non-trivial part is impdef of ESP.
8532   // FIXME: The code should be tweaked as soon as we'll try to do codegen for
8533   // mingw-w64.
8534
8535   BuildMI(BB, DL, TII->get(X86::CALLpcrel32))
8536     .addExternalSymbol("_alloca")
8537     .addReg(X86::EAX, RegState::Implicit)
8538     .addReg(X86::ESP, RegState::Implicit)
8539     .addReg(X86::EAX, RegState::Define | RegState::Implicit)
8540     .addReg(X86::ESP, RegState::Define | RegState::Implicit);
8541
8542   F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8543   return BB;
8544 }
8545
8546 MachineBasicBlock *
8547 X86TargetLowering::EmitLoweredTLSCall(MachineInstr *MI,
8548                                       MachineBasicBlock *BB) const {
8549   // This is pretty easy.  We're taking the value that we received from
8550   // our load from the relocation, sticking it in either RDI (x86-64)
8551   // or EAX and doing an indirect call.  The return value will then
8552   // be in the normal return register.
8553   const X86InstrInfo *TII
8554     = static_cast<const X86InstrInfo*>(getTargetMachine().getInstrInfo());
8555   DebugLoc DL = MI->getDebugLoc();
8556   MachineFunction *F = BB->getParent();
8557
8558   assert(MI->getOperand(3).isGlobal() && "This should be a global");
8559
8560   if (Subtarget->is64Bit()) {
8561     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV64rm), X86::RDI)
8562     .addReg(X86::RIP)
8563     .addImm(0).addReg(0)
8564     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8565                       MI->getOperand(3).getTargetFlags())
8566     .addReg(0);
8567     MIB = BuildMI(BB, DL, TII->get(X86::CALL64m));
8568     addDirectMem(MIB, X86::RDI).addReg(0);
8569   } else if (getTargetMachine().getRelocationModel() != Reloc::PIC_) {
8570     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8571     .addReg(0)
8572     .addImm(0).addReg(0)
8573     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8574                       MI->getOperand(3).getTargetFlags())
8575     .addReg(0);
8576     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8577     addDirectMem(MIB, X86::EAX).addReg(0);
8578   } else {
8579     MachineInstrBuilder MIB = BuildMI(BB, DL, TII->get(X86::MOV32rm), X86::EAX)
8580     .addReg(TII->getGlobalBaseReg(F))
8581     .addImm(0).addReg(0)
8582     .addGlobalAddress(MI->getOperand(3).getGlobal(), 0,
8583                       MI->getOperand(3).getTargetFlags())
8584     .addReg(0);
8585     MIB = BuildMI(BB, DL, TII->get(X86::CALL32m));
8586     addDirectMem(MIB, X86::EAX).addReg(0);
8587   }
8588
8589   F->DeleteMachineInstr(MI); // The pseudo instruction is gone now.
8590   return BB;
8591 }
8592
8593 MachineBasicBlock *
8594 X86TargetLowering::EmitInstrWithCustomInserter(MachineInstr *MI,
8595                                                MachineBasicBlock *BB) const {
8596   switch (MI->getOpcode()) {
8597   default: assert(false && "Unexpected instr type to insert");
8598   case X86::MINGW_ALLOCA:
8599     return EmitLoweredMingwAlloca(MI, BB);
8600   case X86::TLSCall_32:
8601   case X86::TLSCall_64:
8602     return EmitLoweredTLSCall(MI, BB);
8603   case X86::CMOV_GR8:
8604   case X86::CMOV_V1I64:
8605   case X86::CMOV_FR32:
8606   case X86::CMOV_FR64:
8607   case X86::CMOV_V4F32:
8608   case X86::CMOV_V2F64:
8609   case X86::CMOV_V2I64:
8610   case X86::CMOV_GR16:
8611   case X86::CMOV_GR32:
8612   case X86::CMOV_RFP32:
8613   case X86::CMOV_RFP64:
8614   case X86::CMOV_RFP80:
8615     return EmitLoweredSelect(MI, BB);
8616
8617   case X86::FP32_TO_INT16_IN_MEM:
8618   case X86::FP32_TO_INT32_IN_MEM:
8619   case X86::FP32_TO_INT64_IN_MEM:
8620   case X86::FP64_TO_INT16_IN_MEM:
8621   case X86::FP64_TO_INT32_IN_MEM:
8622   case X86::FP64_TO_INT64_IN_MEM:
8623   case X86::FP80_TO_INT16_IN_MEM:
8624   case X86::FP80_TO_INT32_IN_MEM:
8625   case X86::FP80_TO_INT64_IN_MEM: {
8626     const TargetInstrInfo *TII = getTargetMachine().getInstrInfo();
8627     DebugLoc DL = MI->getDebugLoc();
8628
8629     // Change the floating point control register to use "round towards zero"
8630     // mode when truncating to an integer value.
8631     MachineFunction *F = BB->getParent();
8632     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2, false);
8633     addFrameReference(BuildMI(BB, DL, TII->get(X86::FNSTCW16m)), CWFrameIdx);
8634
8635     // Load the old value of the high byte of the control word...
8636     unsigned OldCW =
8637       F->getRegInfo().createVirtualRegister(X86::GR16RegisterClass);
8638     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16rm), OldCW),
8639                       CWFrameIdx);
8640
8641     // Set the high part to be round to zero...
8642     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mi)), CWFrameIdx)
8643       .addImm(0xC7F);
8644
8645     // Reload the modified control word now...
8646     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8647
8648     // Restore the memory image of control word to original value
8649     addFrameReference(BuildMI(BB, DL, TII->get(X86::MOV16mr)), CWFrameIdx)
8650       .addReg(OldCW);
8651
8652     // Get the X86 opcode to use.
8653     unsigned Opc;
8654     switch (MI->getOpcode()) {
8655     default: llvm_unreachable("illegal opcode!");
8656     case X86::FP32_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m32; break;
8657     case X86::FP32_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m32; break;
8658     case X86::FP32_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m32; break;
8659     case X86::FP64_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m64; break;
8660     case X86::FP64_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m64; break;
8661     case X86::FP64_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m64; break;
8662     case X86::FP80_TO_INT16_IN_MEM: Opc = X86::IST_Fp16m80; break;
8663     case X86::FP80_TO_INT32_IN_MEM: Opc = X86::IST_Fp32m80; break;
8664     case X86::FP80_TO_INT64_IN_MEM: Opc = X86::IST_Fp64m80; break;
8665     }
8666
8667     X86AddressMode AM;
8668     MachineOperand &Op = MI->getOperand(0);
8669     if (Op.isReg()) {
8670       AM.BaseType = X86AddressMode::RegBase;
8671       AM.Base.Reg = Op.getReg();
8672     } else {
8673       AM.BaseType = X86AddressMode::FrameIndexBase;
8674       AM.Base.FrameIndex = Op.getIndex();
8675     }
8676     Op = MI->getOperand(1);
8677     if (Op.isImm())
8678       AM.Scale = Op.getImm();
8679     Op = MI->getOperand(2);
8680     if (Op.isImm())
8681       AM.IndexReg = Op.getImm();
8682     Op = MI->getOperand(3);
8683     if (Op.isGlobal()) {
8684       AM.GV = Op.getGlobal();
8685     } else {
8686       AM.Disp = Op.getImm();
8687     }
8688     addFullAddress(BuildMI(BB, DL, TII->get(Opc)), AM)
8689                       .addReg(MI->getOperand(X86AddrNumOperands).getReg());
8690
8691     // Reload the original control word now.
8692     addFrameReference(BuildMI(BB, DL, TII->get(X86::FLDCW16m)), CWFrameIdx);
8693
8694     F->DeleteMachineInstr(MI);   // The pseudo instruction is gone now.
8695     return BB;
8696   }
8697     // String/text processing lowering.
8698   case X86::PCMPISTRM128REG:
8699     return EmitPCMP(MI, BB, 3, false /* in-mem */);
8700   case X86::PCMPISTRM128MEM:
8701     return EmitPCMP(MI, BB, 3, true /* in-mem */);
8702   case X86::PCMPESTRM128REG:
8703     return EmitPCMP(MI, BB, 5, false /* in mem */);
8704   case X86::PCMPESTRM128MEM:
8705     return EmitPCMP(MI, BB, 5, true /* in mem */);
8706
8707     // Atomic Lowering.
8708   case X86::ATOMAND32:
8709     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8710                                                X86::AND32ri, X86::MOV32rm,
8711                                                X86::LCMPXCHG32, X86::MOV32rr,
8712                                                X86::NOT32r, X86::EAX,
8713                                                X86::GR32RegisterClass);
8714   case X86::ATOMOR32:
8715     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR32rr,
8716                                                X86::OR32ri, X86::MOV32rm,
8717                                                X86::LCMPXCHG32, X86::MOV32rr,
8718                                                X86::NOT32r, X86::EAX,
8719                                                X86::GR32RegisterClass);
8720   case X86::ATOMXOR32:
8721     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR32rr,
8722                                                X86::XOR32ri, X86::MOV32rm,
8723                                                X86::LCMPXCHG32, X86::MOV32rr,
8724                                                X86::NOT32r, X86::EAX,
8725                                                X86::GR32RegisterClass);
8726   case X86::ATOMNAND32:
8727     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND32rr,
8728                                                X86::AND32ri, X86::MOV32rm,
8729                                                X86::LCMPXCHG32, X86::MOV32rr,
8730                                                X86::NOT32r, X86::EAX,
8731                                                X86::GR32RegisterClass, true);
8732   case X86::ATOMMIN32:
8733     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL32rr);
8734   case X86::ATOMMAX32:
8735     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG32rr);
8736   case X86::ATOMUMIN32:
8737     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB32rr);
8738   case X86::ATOMUMAX32:
8739     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA32rr);
8740
8741   case X86::ATOMAND16:
8742     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8743                                                X86::AND16ri, X86::MOV16rm,
8744                                                X86::LCMPXCHG16, X86::MOV16rr,
8745                                                X86::NOT16r, X86::AX,
8746                                                X86::GR16RegisterClass);
8747   case X86::ATOMOR16:
8748     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR16rr,
8749                                                X86::OR16ri, X86::MOV16rm,
8750                                                X86::LCMPXCHG16, X86::MOV16rr,
8751                                                X86::NOT16r, X86::AX,
8752                                                X86::GR16RegisterClass);
8753   case X86::ATOMXOR16:
8754     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR16rr,
8755                                                X86::XOR16ri, X86::MOV16rm,
8756                                                X86::LCMPXCHG16, X86::MOV16rr,
8757                                                X86::NOT16r, X86::AX,
8758                                                X86::GR16RegisterClass);
8759   case X86::ATOMNAND16:
8760     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND16rr,
8761                                                X86::AND16ri, X86::MOV16rm,
8762                                                X86::LCMPXCHG16, X86::MOV16rr,
8763                                                X86::NOT16r, X86::AX,
8764                                                X86::GR16RegisterClass, true);
8765   case X86::ATOMMIN16:
8766     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL16rr);
8767   case X86::ATOMMAX16:
8768     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG16rr);
8769   case X86::ATOMUMIN16:
8770     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB16rr);
8771   case X86::ATOMUMAX16:
8772     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA16rr);
8773
8774   case X86::ATOMAND8:
8775     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8776                                                X86::AND8ri, X86::MOV8rm,
8777                                                X86::LCMPXCHG8, X86::MOV8rr,
8778                                                X86::NOT8r, X86::AL,
8779                                                X86::GR8RegisterClass);
8780   case X86::ATOMOR8:
8781     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR8rr,
8782                                                X86::OR8ri, X86::MOV8rm,
8783                                                X86::LCMPXCHG8, X86::MOV8rr,
8784                                                X86::NOT8r, X86::AL,
8785                                                X86::GR8RegisterClass);
8786   case X86::ATOMXOR8:
8787     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR8rr,
8788                                                X86::XOR8ri, X86::MOV8rm,
8789                                                X86::LCMPXCHG8, X86::MOV8rr,
8790                                                X86::NOT8r, X86::AL,
8791                                                X86::GR8RegisterClass);
8792   case X86::ATOMNAND8:
8793     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND8rr,
8794                                                X86::AND8ri, X86::MOV8rm,
8795                                                X86::LCMPXCHG8, X86::MOV8rr,
8796                                                X86::NOT8r, X86::AL,
8797                                                X86::GR8RegisterClass, true);
8798   // FIXME: There are no CMOV8 instructions; MIN/MAX need some other way.
8799   // This group is for 64-bit host.
8800   case X86::ATOMAND64:
8801     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8802                                                X86::AND64ri32, X86::MOV64rm,
8803                                                X86::LCMPXCHG64, X86::MOV64rr,
8804                                                X86::NOT64r, X86::RAX,
8805                                                X86::GR64RegisterClass);
8806   case X86::ATOMOR64:
8807     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::OR64rr,
8808                                                X86::OR64ri32, X86::MOV64rm,
8809                                                X86::LCMPXCHG64, X86::MOV64rr,
8810                                                X86::NOT64r, X86::RAX,
8811                                                X86::GR64RegisterClass);
8812   case X86::ATOMXOR64:
8813     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::XOR64rr,
8814                                                X86::XOR64ri32, X86::MOV64rm,
8815                                                X86::LCMPXCHG64, X86::MOV64rr,
8816                                                X86::NOT64r, X86::RAX,
8817                                                X86::GR64RegisterClass);
8818   case X86::ATOMNAND64:
8819     return EmitAtomicBitwiseWithCustomInserter(MI, BB, X86::AND64rr,
8820                                                X86::AND64ri32, X86::MOV64rm,
8821                                                X86::LCMPXCHG64, X86::MOV64rr,
8822                                                X86::NOT64r, X86::RAX,
8823                                                X86::GR64RegisterClass, true);
8824   case X86::ATOMMIN64:
8825     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVL64rr);
8826   case X86::ATOMMAX64:
8827     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVG64rr);
8828   case X86::ATOMUMIN64:
8829     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVB64rr);
8830   case X86::ATOMUMAX64:
8831     return EmitAtomicMinMaxWithCustomInserter(MI, BB, X86::CMOVA64rr);
8832
8833   // This group does 64-bit operations on a 32-bit host.
8834   case X86::ATOMAND6432:
8835     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8836                                                X86::AND32rr, X86::AND32rr,
8837                                                X86::AND32ri, X86::AND32ri,
8838                                                false);
8839   case X86::ATOMOR6432:
8840     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8841                                                X86::OR32rr, X86::OR32rr,
8842                                                X86::OR32ri, X86::OR32ri,
8843                                                false);
8844   case X86::ATOMXOR6432:
8845     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8846                                                X86::XOR32rr, X86::XOR32rr,
8847                                                X86::XOR32ri, X86::XOR32ri,
8848                                                false);
8849   case X86::ATOMNAND6432:
8850     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8851                                                X86::AND32rr, X86::AND32rr,
8852                                                X86::AND32ri, X86::AND32ri,
8853                                                true);
8854   case X86::ATOMADD6432:
8855     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8856                                                X86::ADD32rr, X86::ADC32rr,
8857                                                X86::ADD32ri, X86::ADC32ri,
8858                                                false);
8859   case X86::ATOMSUB6432:
8860     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8861                                                X86::SUB32rr, X86::SBB32rr,
8862                                                X86::SUB32ri, X86::SBB32ri,
8863                                                false);
8864   case X86::ATOMSWAP6432:
8865     return EmitAtomicBit6432WithCustomInserter(MI, BB,
8866                                                X86::MOV32rr, X86::MOV32rr,
8867                                                X86::MOV32ri, X86::MOV32ri,
8868                                                false);
8869   case X86::VASTART_SAVE_XMM_REGS:
8870     return EmitVAStartSaveXMMRegsWithCustomInserter(MI, BB);
8871   }
8872 }
8873
8874 //===----------------------------------------------------------------------===//
8875 //                           X86 Optimization Hooks
8876 //===----------------------------------------------------------------------===//
8877
8878 void X86TargetLowering::computeMaskedBitsForTargetNode(const SDValue Op,
8879                                                        const APInt &Mask,
8880                                                        APInt &KnownZero,
8881                                                        APInt &KnownOne,
8882                                                        const SelectionDAG &DAG,
8883                                                        unsigned Depth) const {
8884   unsigned Opc = Op.getOpcode();
8885   assert((Opc >= ISD::BUILTIN_OP_END ||
8886           Opc == ISD::INTRINSIC_WO_CHAIN ||
8887           Opc == ISD::INTRINSIC_W_CHAIN ||
8888           Opc == ISD::INTRINSIC_VOID) &&
8889          "Should use MaskedValueIsZero if you don't know whether Op"
8890          " is a target node!");
8891
8892   KnownZero = KnownOne = APInt(Mask.getBitWidth(), 0);   // Don't know anything.
8893   switch (Opc) {
8894   default: break;
8895   case X86ISD::ADD:
8896   case X86ISD::SUB:
8897   case X86ISD::SMUL:
8898   case X86ISD::UMUL:
8899   case X86ISD::INC:
8900   case X86ISD::DEC:
8901   case X86ISD::OR:
8902   case X86ISD::XOR:
8903   case X86ISD::AND:
8904     // These nodes' second result is a boolean.
8905     if (Op.getResNo() == 0)
8906       break;
8907     // Fallthrough
8908   case X86ISD::SETCC:
8909     KnownZero |= APInt::getHighBitsSet(Mask.getBitWidth(),
8910                                        Mask.getBitWidth() - 1);
8911     break;
8912   }
8913 }
8914
8915 /// isGAPlusOffset - Returns true (and the GlobalValue and the offset) if the
8916 /// node is a GlobalAddress + offset.
8917 bool X86TargetLowering::isGAPlusOffset(SDNode *N,
8918                                        const GlobalValue* &GA,
8919                                        int64_t &Offset) const {
8920   if (N->getOpcode() == X86ISD::Wrapper) {
8921     if (isa<GlobalAddressSDNode>(N->getOperand(0))) {
8922       GA = cast<GlobalAddressSDNode>(N->getOperand(0))->getGlobal();
8923       Offset = cast<GlobalAddressSDNode>(N->getOperand(0))->getOffset();
8924       return true;
8925     }
8926   }
8927   return TargetLowering::isGAPlusOffset(N, GA, Offset);
8928 }
8929
8930 /// PerformShuffleCombine - Combine a vector_shuffle that is equal to
8931 /// build_vector load1, load2, load3, load4, <0, 1, 2, 3> into a 128-bit load
8932 /// if the load addresses are consecutive, non-overlapping, and in the right
8933 /// order.
8934 static SDValue PerformShuffleCombine(SDNode *N, SelectionDAG &DAG,
8935                                      const TargetLowering &TLI) {
8936   DebugLoc dl = N->getDebugLoc();
8937   EVT VT = N->getValueType(0);
8938   ShuffleVectorSDNode *SVN = cast<ShuffleVectorSDNode>(N);
8939
8940   if (VT.getSizeInBits() != 128)
8941     return SDValue();
8942
8943   SmallVector<SDValue, 16> Elts;
8944   for (unsigned i = 0, e = VT.getVectorNumElements(); i != e; ++i)
8945     Elts.push_back(DAG.getShuffleScalarElt(SVN, i));
8946
8947   return EltsFromConsecutiveLoads(VT, Elts, dl, DAG);
8948 }
8949
8950 /// PerformShuffleCombine - Detect vector gather/scatter index generation
8951 /// and convert it from being a bunch of shuffles and extracts to a simple
8952 /// store and scalar loads to extract the elements.
8953 static SDValue PerformEXTRACT_VECTOR_ELTCombine(SDNode *N, SelectionDAG &DAG,
8954                                                 const TargetLowering &TLI) {
8955   SDValue InputVector = N->getOperand(0);
8956
8957   // Only operate on vectors of 4 elements, where the alternative shuffling
8958   // gets to be more expensive.
8959   if (InputVector.getValueType() != MVT::v4i32)
8960     return SDValue();
8961
8962   // Check whether every use of InputVector is an EXTRACT_VECTOR_ELT with a
8963   // single use which is a sign-extend or zero-extend, and all elements are
8964   // used.
8965   SmallVector<SDNode *, 4> Uses;
8966   unsigned ExtractedElements = 0;
8967   for (SDNode::use_iterator UI = InputVector.getNode()->use_begin(),
8968        UE = InputVector.getNode()->use_end(); UI != UE; ++UI) {
8969     if (UI.getUse().getResNo() != InputVector.getResNo())
8970       return SDValue();
8971
8972     SDNode *Extract = *UI;
8973     if (Extract->getOpcode() != ISD::EXTRACT_VECTOR_ELT)
8974       return SDValue();
8975
8976     if (Extract->getValueType(0) != MVT::i32)
8977       return SDValue();
8978     if (!Extract->hasOneUse())
8979       return SDValue();
8980     if (Extract->use_begin()->getOpcode() != ISD::SIGN_EXTEND &&
8981         Extract->use_begin()->getOpcode() != ISD::ZERO_EXTEND)
8982       return SDValue();
8983     if (!isa<ConstantSDNode>(Extract->getOperand(1)))
8984       return SDValue();
8985
8986     // Record which element was extracted.
8987     ExtractedElements |=
8988       1 << cast<ConstantSDNode>(Extract->getOperand(1))->getZExtValue();
8989
8990     Uses.push_back(Extract);
8991   }
8992
8993   // If not all the elements were used, this may not be worthwhile.
8994   if (ExtractedElements != 15)
8995     return SDValue();
8996
8997   // Ok, we've now decided to do the transformation.
8998   DebugLoc dl = InputVector.getDebugLoc();
8999
9000   // Store the value to a temporary stack slot.
9001   SDValue StackPtr = DAG.CreateStackTemporary(InputVector.getValueType());
9002   SDValue Ch = DAG.getStore(DAG.getEntryNode(), dl, InputVector, StackPtr, NULL, 0,
9003                             false, false, 0);
9004
9005   // Replace each use (extract) with a load of the appropriate element.
9006   for (SmallVectorImpl<SDNode *>::iterator UI = Uses.begin(),
9007        UE = Uses.end(); UI != UE; ++UI) {
9008     SDNode *Extract = *UI;
9009
9010     // Compute the element's address.
9011     SDValue Idx = Extract->getOperand(1);
9012     unsigned EltSize =
9013         InputVector.getValueType().getVectorElementType().getSizeInBits()/8;
9014     uint64_t Offset = EltSize * cast<ConstantSDNode>(Idx)->getZExtValue();
9015     SDValue OffsetVal = DAG.getConstant(Offset, TLI.getPointerTy());
9016
9017     SDValue ScalarAddr = DAG.getNode(ISD::ADD, dl, Idx.getValueType(), OffsetVal, StackPtr);
9018
9019     // Load the scalar.
9020     SDValue LoadScalar = DAG.getLoad(Extract->getValueType(0), dl, Ch, ScalarAddr,
9021                           NULL, 0, false, false, 0);
9022
9023     // Replace the exact with the load.
9024     DAG.ReplaceAllUsesOfValueWith(SDValue(Extract, 0), LoadScalar);
9025   }
9026
9027   // The replacement was made in place; don't return anything.
9028   return SDValue();
9029 }
9030
9031 /// PerformSELECTCombine - Do target-specific dag combines on SELECT nodes.
9032 static SDValue PerformSELECTCombine(SDNode *N, SelectionDAG &DAG,
9033                                     const X86Subtarget *Subtarget) {
9034   DebugLoc DL = N->getDebugLoc();
9035   SDValue Cond = N->getOperand(0);
9036   // Get the LHS/RHS of the select.
9037   SDValue LHS = N->getOperand(1);
9038   SDValue RHS = N->getOperand(2);
9039
9040   // If we have SSE[12] support, try to form min/max nodes. SSE min/max
9041   // instructions match the semantics of the common C idiom x<y?x:y but not
9042   // x<=y?x:y, because of how they handle negative zero (which can be
9043   // ignored in unsafe-math mode).
9044   if (Subtarget->hasSSE2() &&
9045       (LHS.getValueType() == MVT::f32 || LHS.getValueType() == MVT::f64) &&
9046       Cond.getOpcode() == ISD::SETCC) {
9047     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
9048
9049     unsigned Opcode = 0;
9050     // Check for x CC y ? x : y.
9051     if (DAG.isEqualTo(LHS, Cond.getOperand(0)) &&
9052         DAG.isEqualTo(RHS, Cond.getOperand(1))) {
9053       switch (CC) {
9054       default: break;
9055       case ISD::SETULT:
9056         // Converting this to a min would handle NaNs incorrectly, and swapping
9057         // the operands would cause it to handle comparisons between positive
9058         // and negative zero incorrectly.
9059         if (!FiniteOnlyFPMath() &&
9060             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9061           if (!UnsafeFPMath &&
9062               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9063             break;
9064           std::swap(LHS, RHS);
9065         }
9066         Opcode = X86ISD::FMIN;
9067         break;
9068       case ISD::SETOLE:
9069         // Converting this to a min would handle comparisons between positive
9070         // and negative zero incorrectly.
9071         if (!UnsafeFPMath &&
9072             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS))
9073           break;
9074         Opcode = X86ISD::FMIN;
9075         break;
9076       case ISD::SETULE:
9077         // Converting this to a min would handle both negative zeros and NaNs
9078         // incorrectly, but we can swap the operands to fix both.
9079         std::swap(LHS, RHS);
9080       case ISD::SETOLT:
9081       case ISD::SETLT:
9082       case ISD::SETLE:
9083         Opcode = X86ISD::FMIN;
9084         break;
9085
9086       case ISD::SETOGE:
9087         // Converting this to a max would handle comparisons between positive
9088         // and negative zero incorrectly.
9089         if (!UnsafeFPMath &&
9090             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(LHS))
9091           break;
9092         Opcode = X86ISD::FMAX;
9093         break;
9094       case ISD::SETUGT:
9095         // Converting this to a max would handle NaNs incorrectly, and swapping
9096         // the operands would cause it to handle comparisons between positive
9097         // and negative zero incorrectly.
9098         if (!FiniteOnlyFPMath() &&
9099             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS))) {
9100           if (!UnsafeFPMath &&
9101               !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS)))
9102             break;
9103           std::swap(LHS, RHS);
9104         }
9105         Opcode = X86ISD::FMAX;
9106         break;
9107       case ISD::SETUGE:
9108         // Converting this to a max would handle both negative zeros and NaNs
9109         // incorrectly, but we can swap the operands to fix both.
9110         std::swap(LHS, RHS);
9111       case ISD::SETOGT:
9112       case ISD::SETGT:
9113       case ISD::SETGE:
9114         Opcode = X86ISD::FMAX;
9115         break;
9116       }
9117     // Check for x CC y ? y : x -- a min/max with reversed arms.
9118     } else if (DAG.isEqualTo(LHS, Cond.getOperand(1)) &&
9119                DAG.isEqualTo(RHS, Cond.getOperand(0))) {
9120       switch (CC) {
9121       default: break;
9122       case ISD::SETOGE:
9123         // Converting this to a min would handle comparisons between positive
9124         // and negative zero incorrectly, and swapping the operands would
9125         // cause it to handle NaNs incorrectly.
9126         if (!UnsafeFPMath &&
9127             !(DAG.isKnownNeverZero(LHS) || DAG.isKnownNeverZero(RHS))) {
9128           if (!FiniteOnlyFPMath() &&
9129               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9130             break;
9131           std::swap(LHS, RHS);
9132         }
9133         Opcode = X86ISD::FMIN;
9134         break;
9135       case ISD::SETUGT:
9136         // Converting this to a min would handle NaNs incorrectly.
9137         if (!UnsafeFPMath &&
9138             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9139           break;
9140         Opcode = X86ISD::FMIN;
9141         break;
9142       case ISD::SETUGE:
9143         // Converting this to a min would handle both negative zeros and NaNs
9144         // incorrectly, but we can swap the operands to fix both.
9145         std::swap(LHS, RHS);
9146       case ISD::SETOGT:
9147       case ISD::SETGT:
9148       case ISD::SETGE:
9149         Opcode = X86ISD::FMIN;
9150         break;
9151
9152       case ISD::SETULT:
9153         // Converting this to a max would handle NaNs incorrectly.
9154         if (!FiniteOnlyFPMath() &&
9155             (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9156           break;
9157         Opcode = X86ISD::FMAX;
9158         break;
9159       case ISD::SETOLE:
9160         // Converting this to a max would handle comparisons between positive
9161         // and negative zero incorrectly, and swapping the operands would
9162         // cause it to handle NaNs incorrectly.
9163         if (!UnsafeFPMath &&
9164             !DAG.isKnownNeverZero(LHS) && !DAG.isKnownNeverZero(RHS)) {
9165           if (!FiniteOnlyFPMath() &&
9166               (!DAG.isKnownNeverNaN(LHS) || !DAG.isKnownNeverNaN(RHS)))
9167             break;
9168           std::swap(LHS, RHS);
9169         }
9170         Opcode = X86ISD::FMAX;
9171         break;
9172       case ISD::SETULE:
9173         // Converting this to a max would handle both negative zeros and NaNs
9174         // incorrectly, but we can swap the operands to fix both.
9175         std::swap(LHS, RHS);
9176       case ISD::SETOLT:
9177       case ISD::SETLT:
9178       case ISD::SETLE:
9179         Opcode = X86ISD::FMAX;
9180         break;
9181       }
9182     }
9183
9184     if (Opcode)
9185       return DAG.getNode(Opcode, DL, N->getValueType(0), LHS, RHS);
9186   }
9187
9188   // If this is a select between two integer constants, try to do some
9189   // optimizations.
9190   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(LHS)) {
9191     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(RHS))
9192       // Don't do this for crazy integer types.
9193       if (DAG.getTargetLoweringInfo().isTypeLegal(LHS.getValueType())) {
9194         // If this is efficiently invertible, canonicalize the LHSC/RHSC values
9195         // so that TrueC (the true value) is larger than FalseC.
9196         bool NeedsCondInvert = false;
9197
9198         if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue()) &&
9199             // Efficiently invertible.
9200             (Cond.getOpcode() == ISD::SETCC ||  // setcc -> invertible.
9201              (Cond.getOpcode() == ISD::XOR &&   // xor(X, C) -> invertible.
9202               isa<ConstantSDNode>(Cond.getOperand(1))))) {
9203           NeedsCondInvert = true;
9204           std::swap(TrueC, FalseC);
9205         }
9206
9207         // Optimize C ? 8 : 0 -> zext(C) << 3.  Likewise for any pow2/0.
9208         if (FalseC->getAPIntValue() == 0 &&
9209             TrueC->getAPIntValue().isPowerOf2()) {
9210           if (NeedsCondInvert) // Invert the condition if needed.
9211             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9212                                DAG.getConstant(1, Cond.getValueType()));
9213
9214           // Zero extend the condition if needed.
9215           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, LHS.getValueType(), Cond);
9216
9217           unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9218           return DAG.getNode(ISD::SHL, DL, LHS.getValueType(), Cond,
9219                              DAG.getConstant(ShAmt, MVT::i8));
9220         }
9221
9222         // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.
9223         if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9224           if (NeedsCondInvert) // Invert the condition if needed.
9225             Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9226                                DAG.getConstant(1, Cond.getValueType()));
9227
9228           // Zero extend the condition if needed.
9229           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9230                              FalseC->getValueType(0), Cond);
9231           return DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9232                              SDValue(FalseC, 0));
9233         }
9234
9235         // Optimize cases that will turn into an LEA instruction.  This requires
9236         // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9237         if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9238           uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9239           if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9240
9241           bool isFastMultiplier = false;
9242           if (Diff < 10) {
9243             switch ((unsigned char)Diff) {
9244               default: break;
9245               case 1:  // result = add base, cond
9246               case 2:  // result = lea base(    , cond*2)
9247               case 3:  // result = lea base(cond, cond*2)
9248               case 4:  // result = lea base(    , cond*4)
9249               case 5:  // result = lea base(cond, cond*4)
9250               case 8:  // result = lea base(    , cond*8)
9251               case 9:  // result = lea base(cond, cond*8)
9252                 isFastMultiplier = true;
9253                 break;
9254             }
9255           }
9256
9257           if (isFastMultiplier) {
9258             APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9259             if (NeedsCondInvert) // Invert the condition if needed.
9260               Cond = DAG.getNode(ISD::XOR, DL, Cond.getValueType(), Cond,
9261                                  DAG.getConstant(1, Cond.getValueType()));
9262
9263             // Zero extend the condition if needed.
9264             Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9265                                Cond);
9266             // Scale the condition by the difference.
9267             if (Diff != 1)
9268               Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9269                                  DAG.getConstant(Diff, Cond.getValueType()));
9270
9271             // Add the base if non-zero.
9272             if (FalseC->getAPIntValue() != 0)
9273               Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9274                                  SDValue(FalseC, 0));
9275             return Cond;
9276           }
9277         }
9278       }
9279   }
9280
9281   return SDValue();
9282 }
9283
9284 /// Optimize X86ISD::CMOV [LHS, RHS, CONDCODE (e.g. X86::COND_NE), CONDVAL]
9285 static SDValue PerformCMOVCombine(SDNode *N, SelectionDAG &DAG,
9286                                   TargetLowering::DAGCombinerInfo &DCI) {
9287   DebugLoc DL = N->getDebugLoc();
9288
9289   // If the flag operand isn't dead, don't touch this CMOV.
9290   if (N->getNumValues() == 2 && !SDValue(N, 1).use_empty())
9291     return SDValue();
9292
9293   // If this is a select between two integer constants, try to do some
9294   // optimizations.  Note that the operands are ordered the opposite of SELECT
9295   // operands.
9296   if (ConstantSDNode *TrueC = dyn_cast<ConstantSDNode>(N->getOperand(1))) {
9297     if (ConstantSDNode *FalseC = dyn_cast<ConstantSDNode>(N->getOperand(0))) {
9298       // Canonicalize the TrueC/FalseC values so that TrueC (the true value) is
9299       // larger than FalseC (the false value).
9300       X86::CondCode CC = (X86::CondCode)N->getConstantOperandVal(2);
9301
9302       if (TrueC->getAPIntValue().ult(FalseC->getAPIntValue())) {
9303         CC = X86::GetOppositeBranchCondition(CC);
9304         std::swap(TrueC, FalseC);
9305       }
9306
9307       // Optimize C ? 8 : 0 -> zext(setcc(C)) << 3.  Likewise for any pow2/0.
9308       // This is efficient for any integer data type (including i8/i16) and
9309       // shift amount.
9310       if (FalseC->getAPIntValue() == 0 && TrueC->getAPIntValue().isPowerOf2()) {
9311         SDValue Cond = N->getOperand(3);
9312         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9313                            DAG.getConstant(CC, MVT::i8), Cond);
9314
9315         // Zero extend the condition if needed.
9316         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, TrueC->getValueType(0), Cond);
9317
9318         unsigned ShAmt = TrueC->getAPIntValue().logBase2();
9319         Cond = DAG.getNode(ISD::SHL, DL, Cond.getValueType(), Cond,
9320                            DAG.getConstant(ShAmt, MVT::i8));
9321         if (N->getNumValues() == 2)  // Dead flag value?
9322           return DCI.CombineTo(N, Cond, SDValue());
9323         return Cond;
9324       }
9325
9326       // Optimize Cond ? cst+1 : cst -> zext(setcc(C)+cst.  This is efficient
9327       // for any integer data type, including i8/i16.
9328       if (FalseC->getAPIntValue()+1 == TrueC->getAPIntValue()) {
9329         SDValue Cond = N->getOperand(3);
9330         Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9331                            DAG.getConstant(CC, MVT::i8), Cond);
9332
9333         // Zero extend the condition if needed.
9334         Cond = DAG.getNode(ISD::ZERO_EXTEND, DL,
9335                            FalseC->getValueType(0), Cond);
9336         Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9337                            SDValue(FalseC, 0));
9338
9339         if (N->getNumValues() == 2)  // Dead flag value?
9340           return DCI.CombineTo(N, Cond, SDValue());
9341         return Cond;
9342       }
9343
9344       // Optimize cases that will turn into an LEA instruction.  This requires
9345       // an i32 or i64 and an efficient multiplier (1, 2, 3, 4, 5, 8, 9).
9346       if (N->getValueType(0) == MVT::i32 || N->getValueType(0) == MVT::i64) {
9347         uint64_t Diff = TrueC->getZExtValue()-FalseC->getZExtValue();
9348         if (N->getValueType(0) == MVT::i32) Diff = (unsigned)Diff;
9349
9350         bool isFastMultiplier = false;
9351         if (Diff < 10) {
9352           switch ((unsigned char)Diff) {
9353           default: break;
9354           case 1:  // result = add base, cond
9355           case 2:  // result = lea base(    , cond*2)
9356           case 3:  // result = lea base(cond, cond*2)
9357           case 4:  // result = lea base(    , cond*4)
9358           case 5:  // result = lea base(cond, cond*4)
9359           case 8:  // result = lea base(    , cond*8)
9360           case 9:  // result = lea base(cond, cond*8)
9361             isFastMultiplier = true;
9362             break;
9363           }
9364         }
9365
9366         if (isFastMultiplier) {
9367           APInt Diff = TrueC->getAPIntValue()-FalseC->getAPIntValue();
9368           SDValue Cond = N->getOperand(3);
9369           Cond = DAG.getNode(X86ISD::SETCC, DL, MVT::i8,
9370                              DAG.getConstant(CC, MVT::i8), Cond);
9371           // Zero extend the condition if needed.
9372           Cond = DAG.getNode(ISD::ZERO_EXTEND, DL, FalseC->getValueType(0),
9373                              Cond);
9374           // Scale the condition by the difference.
9375           if (Diff != 1)
9376             Cond = DAG.getNode(ISD::MUL, DL, Cond.getValueType(), Cond,
9377                                DAG.getConstant(Diff, Cond.getValueType()));
9378
9379           // Add the base if non-zero.
9380           if (FalseC->getAPIntValue() != 0)
9381             Cond = DAG.getNode(ISD::ADD, DL, Cond.getValueType(), Cond,
9382                                SDValue(FalseC, 0));
9383           if (N->getNumValues() == 2)  // Dead flag value?
9384             return DCI.CombineTo(N, Cond, SDValue());
9385           return Cond;
9386         }
9387       }
9388     }
9389   }
9390   return SDValue();
9391 }
9392
9393
9394 /// PerformMulCombine - Optimize a single multiply with constant into two
9395 /// in order to implement it with two cheaper instructions, e.g.
9396 /// LEA + SHL, LEA + LEA.
9397 static SDValue PerformMulCombine(SDNode *N, SelectionDAG &DAG,
9398                                  TargetLowering::DAGCombinerInfo &DCI) {
9399   if (DCI.isBeforeLegalize() || DCI.isCalledByLegalizer())
9400     return SDValue();
9401
9402   EVT VT = N->getValueType(0);
9403   if (VT != MVT::i64)
9404     return SDValue();
9405
9406   ConstantSDNode *C = dyn_cast<ConstantSDNode>(N->getOperand(1));
9407   if (!C)
9408     return SDValue();
9409   uint64_t MulAmt = C->getZExtValue();
9410   if (isPowerOf2_64(MulAmt) || MulAmt == 3 || MulAmt == 5 || MulAmt == 9)
9411     return SDValue();
9412
9413   uint64_t MulAmt1 = 0;
9414   uint64_t MulAmt2 = 0;
9415   if ((MulAmt % 9) == 0) {
9416     MulAmt1 = 9;
9417     MulAmt2 = MulAmt / 9;
9418   } else if ((MulAmt % 5) == 0) {
9419     MulAmt1 = 5;
9420     MulAmt2 = MulAmt / 5;
9421   } else if ((MulAmt % 3) == 0) {
9422     MulAmt1 = 3;
9423     MulAmt2 = MulAmt / 3;
9424   }
9425   if (MulAmt2 &&
9426       (isPowerOf2_64(MulAmt2) || MulAmt2 == 3 || MulAmt2 == 5 || MulAmt2 == 9)){
9427     DebugLoc DL = N->getDebugLoc();
9428
9429     if (isPowerOf2_64(MulAmt2) &&
9430         !(N->hasOneUse() && N->use_begin()->getOpcode() == ISD::ADD))
9431       // If second multiplifer is pow2, issue it first. We want the multiply by
9432       // 3, 5, or 9 to be folded into the addressing mode unless the lone use
9433       // is an add.
9434       std::swap(MulAmt1, MulAmt2);
9435
9436     SDValue NewMul;
9437     if (isPowerOf2_64(MulAmt1))
9438       NewMul = DAG.getNode(ISD::SHL, DL, VT, N->getOperand(0),
9439                            DAG.getConstant(Log2_64(MulAmt1), MVT::i8));
9440     else
9441       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, N->getOperand(0),
9442                            DAG.getConstant(MulAmt1, VT));
9443
9444     if (isPowerOf2_64(MulAmt2))
9445       NewMul = DAG.getNode(ISD::SHL, DL, VT, NewMul,
9446                            DAG.getConstant(Log2_64(MulAmt2), MVT::i8));
9447     else
9448       NewMul = DAG.getNode(X86ISD::MUL_IMM, DL, VT, NewMul,
9449                            DAG.getConstant(MulAmt2, VT));
9450
9451     // Do not add new nodes to DAG combiner worklist.
9452     DCI.CombineTo(N, NewMul, false);
9453   }
9454   return SDValue();
9455 }
9456
9457 static SDValue PerformSHLCombine(SDNode *N, SelectionDAG &DAG) {
9458   SDValue N0 = N->getOperand(0);
9459   SDValue N1 = N->getOperand(1);
9460   ConstantSDNode *N1C = dyn_cast<ConstantSDNode>(N1);
9461   EVT VT = N0.getValueType();
9462
9463   // fold (shl (and (setcc_c), c1), c2) -> (and setcc_c, (c1 << c2))
9464   // since the result of setcc_c is all zero's or all ones.
9465   if (N1C && N0.getOpcode() == ISD::AND &&
9466       N0.getOperand(1).getOpcode() == ISD::Constant) {
9467     SDValue N00 = N0.getOperand(0);
9468     if (N00.getOpcode() == X86ISD::SETCC_CARRY ||
9469         ((N00.getOpcode() == ISD::ANY_EXTEND ||
9470           N00.getOpcode() == ISD::ZERO_EXTEND) &&
9471          N00.getOperand(0).getOpcode() == X86ISD::SETCC_CARRY)) {
9472       APInt Mask = cast<ConstantSDNode>(N0.getOperand(1))->getAPIntValue();
9473       APInt ShAmt = N1C->getAPIntValue();
9474       Mask = Mask.shl(ShAmt);
9475       if (Mask != 0)
9476         return DAG.getNode(ISD::AND, N->getDebugLoc(), VT,
9477                            N00, DAG.getConstant(Mask, VT));
9478     }
9479   }
9480
9481   return SDValue();
9482 }
9483
9484 /// PerformShiftCombine - Transforms vector shift nodes to use vector shifts
9485 ///                       when possible.
9486 static SDValue PerformShiftCombine(SDNode* N, SelectionDAG &DAG,
9487                                    const X86Subtarget *Subtarget) {
9488   EVT VT = N->getValueType(0);
9489   if (!VT.isVector() && VT.isInteger() &&
9490       N->getOpcode() == ISD::SHL)
9491     return PerformSHLCombine(N, DAG);
9492
9493   // On X86 with SSE2 support, we can transform this to a vector shift if
9494   // all elements are shifted by the same amount.  We can't do this in legalize
9495   // because the a constant vector is typically transformed to a constant pool
9496   // so we have no knowledge of the shift amount.
9497   if (!Subtarget->hasSSE2())
9498     return SDValue();
9499
9500   if (VT != MVT::v2i64 && VT != MVT::v4i32 && VT != MVT::v8i16)
9501     return SDValue();
9502
9503   SDValue ShAmtOp = N->getOperand(1);
9504   EVT EltVT = VT.getVectorElementType();
9505   DebugLoc DL = N->getDebugLoc();
9506   SDValue BaseShAmt = SDValue();
9507   if (ShAmtOp.getOpcode() == ISD::BUILD_VECTOR) {
9508     unsigned NumElts = VT.getVectorNumElements();
9509     unsigned i = 0;
9510     for (; i != NumElts; ++i) {
9511       SDValue Arg = ShAmtOp.getOperand(i);
9512       if (Arg.getOpcode() == ISD::UNDEF) continue;
9513       BaseShAmt = Arg;
9514       break;
9515     }
9516     for (; i != NumElts; ++i) {
9517       SDValue Arg = ShAmtOp.getOperand(i);
9518       if (Arg.getOpcode() == ISD::UNDEF) continue;
9519       if (Arg != BaseShAmt) {
9520         return SDValue();
9521       }
9522     }
9523   } else if (ShAmtOp.getOpcode() == ISD::VECTOR_SHUFFLE &&
9524              cast<ShuffleVectorSDNode>(ShAmtOp)->isSplat()) {
9525     SDValue InVec = ShAmtOp.getOperand(0);
9526     if (InVec.getOpcode() == ISD::BUILD_VECTOR) {
9527       unsigned NumElts = InVec.getValueType().getVectorNumElements();
9528       unsigned i = 0;
9529       for (; i != NumElts; ++i) {
9530         SDValue Arg = InVec.getOperand(i);
9531         if (Arg.getOpcode() == ISD::UNDEF) continue;
9532         BaseShAmt = Arg;
9533         break;
9534       }
9535     } else if (InVec.getOpcode() == ISD::INSERT_VECTOR_ELT) {
9536        if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(InVec.getOperand(2))) {
9537          unsigned SplatIdx= cast<ShuffleVectorSDNode>(ShAmtOp)->getSplatIndex();
9538          if (C->getZExtValue() == SplatIdx)
9539            BaseShAmt = InVec.getOperand(1);
9540        }
9541     }
9542     if (BaseShAmt.getNode() == 0)
9543       BaseShAmt = DAG.getNode(ISD::EXTRACT_VECTOR_ELT, DL, EltVT, ShAmtOp,
9544                               DAG.getIntPtrConstant(0));
9545   } else
9546     return SDValue();
9547
9548   // The shift amount is an i32.
9549   if (EltVT.bitsGT(MVT::i32))
9550     BaseShAmt = DAG.getNode(ISD::TRUNCATE, DL, MVT::i32, BaseShAmt);
9551   else if (EltVT.bitsLT(MVT::i32))
9552     BaseShAmt = DAG.getNode(ISD::ZERO_EXTEND, DL, MVT::i32, BaseShAmt);
9553
9554   // The shift amount is identical so we can do a vector shift.
9555   SDValue  ValOp = N->getOperand(0);
9556   switch (N->getOpcode()) {
9557   default:
9558     llvm_unreachable("Unknown shift opcode!");
9559     break;
9560   case ISD::SHL:
9561     if (VT == MVT::v2i64)
9562       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9563                          DAG.getConstant(Intrinsic::x86_sse2_pslli_q, MVT::i32),
9564                          ValOp, BaseShAmt);
9565     if (VT == MVT::v4i32)
9566       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9567                          DAG.getConstant(Intrinsic::x86_sse2_pslli_d, MVT::i32),
9568                          ValOp, BaseShAmt);
9569     if (VT == MVT::v8i16)
9570       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9571                          DAG.getConstant(Intrinsic::x86_sse2_pslli_w, MVT::i32),
9572                          ValOp, BaseShAmt);
9573     break;
9574   case ISD::SRA:
9575     if (VT == MVT::v4i32)
9576       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9577                          DAG.getConstant(Intrinsic::x86_sse2_psrai_d, MVT::i32),
9578                          ValOp, BaseShAmt);
9579     if (VT == MVT::v8i16)
9580       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9581                          DAG.getConstant(Intrinsic::x86_sse2_psrai_w, MVT::i32),
9582                          ValOp, BaseShAmt);
9583     break;
9584   case ISD::SRL:
9585     if (VT == MVT::v2i64)
9586       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9587                          DAG.getConstant(Intrinsic::x86_sse2_psrli_q, MVT::i32),
9588                          ValOp, BaseShAmt);
9589     if (VT == MVT::v4i32)
9590       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9591                          DAG.getConstant(Intrinsic::x86_sse2_psrli_d, MVT::i32),
9592                          ValOp, BaseShAmt);
9593     if (VT ==  MVT::v8i16)
9594       return DAG.getNode(ISD::INTRINSIC_WO_CHAIN, DL, VT,
9595                          DAG.getConstant(Intrinsic::x86_sse2_psrli_w, MVT::i32),
9596                          ValOp, BaseShAmt);
9597     break;
9598   }
9599   return SDValue();
9600 }
9601
9602 static SDValue PerformOrCombine(SDNode *N, SelectionDAG &DAG,
9603                                 TargetLowering::DAGCombinerInfo &DCI,
9604                                 const X86Subtarget *Subtarget) {
9605   if (DCI.isBeforeLegalizeOps())
9606     return SDValue();
9607
9608   EVT VT = N->getValueType(0);
9609   if (VT != MVT::i16 && VT != MVT::i32 && VT != MVT::i64)
9610     return SDValue();
9611
9612   // fold (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
9613   SDValue N0 = N->getOperand(0);
9614   SDValue N1 = N->getOperand(1);
9615   if (N0.getOpcode() == ISD::SRL && N1.getOpcode() == ISD::SHL)
9616     std::swap(N0, N1);
9617   if (N0.getOpcode() != ISD::SHL || N1.getOpcode() != ISD::SRL)
9618     return SDValue();
9619   if (!N0.hasOneUse() || !N1.hasOneUse())
9620     return SDValue();
9621
9622   SDValue ShAmt0 = N0.getOperand(1);
9623   if (ShAmt0.getValueType() != MVT::i8)
9624     return SDValue();
9625   SDValue ShAmt1 = N1.getOperand(1);
9626   if (ShAmt1.getValueType() != MVT::i8)
9627     return SDValue();
9628   if (ShAmt0.getOpcode() == ISD::TRUNCATE)
9629     ShAmt0 = ShAmt0.getOperand(0);
9630   if (ShAmt1.getOpcode() == ISD::TRUNCATE)
9631     ShAmt1 = ShAmt1.getOperand(0);
9632
9633   DebugLoc DL = N->getDebugLoc();
9634   unsigned Opc = X86ISD::SHLD;
9635   SDValue Op0 = N0.getOperand(0);
9636   SDValue Op1 = N1.getOperand(0);
9637   if (ShAmt0.getOpcode() == ISD::SUB) {
9638     Opc = X86ISD::SHRD;
9639     std::swap(Op0, Op1);
9640     std::swap(ShAmt0, ShAmt1);
9641   }
9642
9643   unsigned Bits = VT.getSizeInBits();
9644   if (ShAmt1.getOpcode() == ISD::SUB) {
9645     SDValue Sum = ShAmt1.getOperand(0);
9646     if (ConstantSDNode *SumC = dyn_cast<ConstantSDNode>(Sum)) {
9647       SDValue ShAmt1Op1 = ShAmt1.getOperand(1);
9648       if (ShAmt1Op1.getNode()->getOpcode() == ISD::TRUNCATE)
9649         ShAmt1Op1 = ShAmt1Op1.getOperand(0);
9650       if (SumC->getSExtValue() == Bits && ShAmt1Op1 == ShAmt0)
9651         return DAG.getNode(Opc, DL, VT,
9652                            Op0, Op1,
9653                            DAG.getNode(ISD::TRUNCATE, DL,
9654                                        MVT::i8, ShAmt0));
9655     }
9656   } else if (ConstantSDNode *ShAmt1C = dyn_cast<ConstantSDNode>(ShAmt1)) {
9657     ConstantSDNode *ShAmt0C = dyn_cast<ConstantSDNode>(ShAmt0);
9658     if (ShAmt0C &&
9659         ShAmt0C->getSExtValue() + ShAmt1C->getSExtValue() == Bits)
9660       return DAG.getNode(Opc, DL, VT,
9661                          N0.getOperand(0), N1.getOperand(0),
9662                          DAG.getNode(ISD::TRUNCATE, DL,
9663                                        MVT::i8, ShAmt0));
9664   }
9665
9666   return SDValue();
9667 }
9668
9669 /// PerformSTORECombine - Do target-specific dag combines on STORE nodes.
9670 static SDValue PerformSTORECombine(SDNode *N, SelectionDAG &DAG,
9671                                    const X86Subtarget *Subtarget) {
9672   // Turn load->store of MMX types into GPR load/stores.  This avoids clobbering
9673   // the FP state in cases where an emms may be missing.
9674   // A preferable solution to the general problem is to figure out the right
9675   // places to insert EMMS.  This qualifies as a quick hack.
9676
9677   // Similarly, turn load->store of i64 into double load/stores in 32-bit mode.
9678   StoreSDNode *St = cast<StoreSDNode>(N);
9679   EVT VT = St->getValue().getValueType();
9680   if (VT.getSizeInBits() != 64)
9681     return SDValue();
9682
9683   const Function *F = DAG.getMachineFunction().getFunction();
9684   bool NoImplicitFloatOps = F->hasFnAttr(Attribute::NoImplicitFloat);
9685   bool F64IsLegal = !UseSoftFloat && !NoImplicitFloatOps
9686     && Subtarget->hasSSE2();
9687   if ((VT.isVector() ||
9688        (VT == MVT::i64 && F64IsLegal && !Subtarget->is64Bit())) &&
9689       isa<LoadSDNode>(St->getValue()) &&
9690       !cast<LoadSDNode>(St->getValue())->isVolatile() &&
9691       St->getChain().hasOneUse() && !St->isVolatile()) {
9692     SDNode* LdVal = St->getValue().getNode();
9693     LoadSDNode *Ld = 0;
9694     int TokenFactorIndex = -1;
9695     SmallVector<SDValue, 8> Ops;
9696     SDNode* ChainVal = St->getChain().getNode();
9697     // Must be a store of a load.  We currently handle two cases:  the load
9698     // is a direct child, and it's under an intervening TokenFactor.  It is
9699     // possible to dig deeper under nested TokenFactors.
9700     if (ChainVal == LdVal)
9701       Ld = cast<LoadSDNode>(St->getChain());
9702     else if (St->getValue().hasOneUse() &&
9703              ChainVal->getOpcode() == ISD::TokenFactor) {
9704       for (unsigned i=0, e = ChainVal->getNumOperands(); i != e; ++i) {
9705         if (ChainVal->getOperand(i).getNode() == LdVal) {
9706           TokenFactorIndex = i;
9707           Ld = cast<LoadSDNode>(St->getValue());
9708         } else
9709           Ops.push_back(ChainVal->getOperand(i));
9710       }
9711     }
9712
9713     if (!Ld || !ISD::isNormalLoad(Ld))
9714       return SDValue();
9715
9716     // If this is not the MMX case, i.e. we are just turning i64 load/store
9717     // into f64 load/store, avoid the transformation if there are multiple
9718     // uses of the loaded value.
9719     if (!VT.isVector() && !Ld->hasNUsesOfValue(1, 0))
9720       return SDValue();
9721
9722     DebugLoc LdDL = Ld->getDebugLoc();
9723     DebugLoc StDL = N->getDebugLoc();
9724     // If we are a 64-bit capable x86, lower to a single movq load/store pair.
9725     // Otherwise, if it's legal to use f64 SSE instructions, use f64 load/store
9726     // pair instead.
9727     if (Subtarget->is64Bit() || F64IsLegal) {
9728       EVT LdVT = Subtarget->is64Bit() ? MVT::i64 : MVT::f64;
9729       SDValue NewLd = DAG.getLoad(LdVT, LdDL, Ld->getChain(),
9730                                   Ld->getBasePtr(), Ld->getSrcValue(),
9731                                   Ld->getSrcValueOffset(), Ld->isVolatile(),
9732                                   Ld->isNonTemporal(), Ld->getAlignment());
9733       SDValue NewChain = NewLd.getValue(1);
9734       if (TokenFactorIndex != -1) {
9735         Ops.push_back(NewChain);
9736         NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9737                                Ops.size());
9738       }
9739       return DAG.getStore(NewChain, StDL, NewLd, St->getBasePtr(),
9740                           St->getSrcValue(), St->getSrcValueOffset(),
9741                           St->isVolatile(), St->isNonTemporal(),
9742                           St->getAlignment());
9743     }
9744
9745     // Otherwise, lower to two pairs of 32-bit loads / stores.
9746     SDValue LoAddr = Ld->getBasePtr();
9747     SDValue HiAddr = DAG.getNode(ISD::ADD, LdDL, MVT::i32, LoAddr,
9748                                  DAG.getConstant(4, MVT::i32));
9749
9750     SDValue LoLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), LoAddr,
9751                                Ld->getSrcValue(), Ld->getSrcValueOffset(),
9752                                Ld->isVolatile(), Ld->isNonTemporal(),
9753                                Ld->getAlignment());
9754     SDValue HiLd = DAG.getLoad(MVT::i32, LdDL, Ld->getChain(), HiAddr,
9755                                Ld->getSrcValue(), Ld->getSrcValueOffset()+4,
9756                                Ld->isVolatile(), Ld->isNonTemporal(),
9757                                MinAlign(Ld->getAlignment(), 4));
9758
9759     SDValue NewChain = LoLd.getValue(1);
9760     if (TokenFactorIndex != -1) {
9761       Ops.push_back(LoLd);
9762       Ops.push_back(HiLd);
9763       NewChain = DAG.getNode(ISD::TokenFactor, LdDL, MVT::Other, &Ops[0],
9764                              Ops.size());
9765     }
9766
9767     LoAddr = St->getBasePtr();
9768     HiAddr = DAG.getNode(ISD::ADD, StDL, MVT::i32, LoAddr,
9769                          DAG.getConstant(4, MVT::i32));
9770
9771     SDValue LoSt = DAG.getStore(NewChain, StDL, LoLd, LoAddr,
9772                                 St->getSrcValue(), St->getSrcValueOffset(),
9773                                 St->isVolatile(), St->isNonTemporal(),
9774                                 St->getAlignment());
9775     SDValue HiSt = DAG.getStore(NewChain, StDL, HiLd, HiAddr,
9776                                 St->getSrcValue(),
9777                                 St->getSrcValueOffset() + 4,
9778                                 St->isVolatile(),
9779                                 St->isNonTemporal(),
9780                                 MinAlign(St->getAlignment(), 4));
9781     return DAG.getNode(ISD::TokenFactor, StDL, MVT::Other, LoSt, HiSt);
9782   }
9783   return SDValue();
9784 }
9785
9786 /// PerformFORCombine - Do target-specific dag combines on X86ISD::FOR and
9787 /// X86ISD::FXOR nodes.
9788 static SDValue PerformFORCombine(SDNode *N, SelectionDAG &DAG) {
9789   assert(N->getOpcode() == X86ISD::FOR || N->getOpcode() == X86ISD::FXOR);
9790   // F[X]OR(0.0, x) -> x
9791   // F[X]OR(x, 0.0) -> x
9792   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9793     if (C->getValueAPF().isPosZero())
9794       return N->getOperand(1);
9795   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9796     if (C->getValueAPF().isPosZero())
9797       return N->getOperand(0);
9798   return SDValue();
9799 }
9800
9801 /// PerformFANDCombine - Do target-specific dag combines on X86ISD::FAND nodes.
9802 static SDValue PerformFANDCombine(SDNode *N, SelectionDAG &DAG) {
9803   // FAND(0.0, x) -> 0.0
9804   // FAND(x, 0.0) -> 0.0
9805   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(0)))
9806     if (C->getValueAPF().isPosZero())
9807       return N->getOperand(0);
9808   if (ConstantFPSDNode *C = dyn_cast<ConstantFPSDNode>(N->getOperand(1)))
9809     if (C->getValueAPF().isPosZero())
9810       return N->getOperand(1);
9811   return SDValue();
9812 }
9813
9814 static SDValue PerformBTCombine(SDNode *N,
9815                                 SelectionDAG &DAG,
9816                                 TargetLowering::DAGCombinerInfo &DCI) {
9817   // BT ignores high bits in the bit index operand.
9818   SDValue Op1 = N->getOperand(1);
9819   if (Op1.hasOneUse()) {
9820     unsigned BitWidth = Op1.getValueSizeInBits();
9821     APInt DemandedMask = APInt::getLowBitsSet(BitWidth, Log2_32(BitWidth));
9822     APInt KnownZero, KnownOne;
9823     TargetLowering::TargetLoweringOpt TLO(DAG, !DCI.isBeforeLegalize(),
9824                                           !DCI.isBeforeLegalizeOps());
9825     const TargetLowering &TLI = DAG.getTargetLoweringInfo();
9826     if (TLO.ShrinkDemandedConstant(Op1, DemandedMask) ||
9827         TLI.SimplifyDemandedBits(Op1, DemandedMask, KnownZero, KnownOne, TLO))
9828       DCI.CommitTargetLoweringOpt(TLO);
9829   }
9830   return SDValue();
9831 }
9832
9833 static SDValue PerformVZEXT_MOVLCombine(SDNode *N, SelectionDAG &DAG) {
9834   SDValue Op = N->getOperand(0);
9835   if (Op.getOpcode() == ISD::BIT_CONVERT)
9836     Op = Op.getOperand(0);
9837   EVT VT = N->getValueType(0), OpVT = Op.getValueType();
9838   if (Op.getOpcode() == X86ISD::VZEXT_LOAD &&
9839       VT.getVectorElementType().getSizeInBits() ==
9840       OpVT.getVectorElementType().getSizeInBits()) {
9841     return DAG.getNode(ISD::BIT_CONVERT, N->getDebugLoc(), VT, Op);
9842   }
9843   return SDValue();
9844 }
9845
9846 static SDValue PerformZExtCombine(SDNode *N, SelectionDAG &DAG) {
9847   // (i32 zext (and (i8  x86isd::setcc_carry), 1)) ->
9848   //           (and (i32 x86isd::setcc_carry), 1)
9849   // This eliminates the zext. This transformation is necessary because
9850   // ISD::SETCC is always legalized to i8.
9851   DebugLoc dl = N->getDebugLoc();
9852   SDValue N0 = N->getOperand(0);
9853   EVT VT = N->getValueType(0);
9854   if (N0.getOpcode() == ISD::AND &&
9855       N0.hasOneUse() &&
9856       N0.getOperand(0).hasOneUse()) {
9857     SDValue N00 = N0.getOperand(0);
9858     if (N00.getOpcode() != X86ISD::SETCC_CARRY)
9859       return SDValue();
9860     ConstantSDNode *C = dyn_cast<ConstantSDNode>(N0.getOperand(1));
9861     if (!C || C->getZExtValue() != 1)
9862       return SDValue();
9863     return DAG.getNode(ISD::AND, dl, VT,
9864                        DAG.getNode(X86ISD::SETCC_CARRY, dl, VT,
9865                                    N00.getOperand(0), N00.getOperand(1)),
9866                        DAG.getConstant(1, VT));
9867   }
9868
9869   return SDValue();
9870 }
9871
9872 SDValue X86TargetLowering::PerformDAGCombine(SDNode *N,
9873                                              DAGCombinerInfo &DCI) const {
9874   SelectionDAG &DAG = DCI.DAG;
9875   switch (N->getOpcode()) {
9876   default: break;
9877   case ISD::VECTOR_SHUFFLE: return PerformShuffleCombine(N, DAG, *this);
9878   case ISD::EXTRACT_VECTOR_ELT:
9879                         return PerformEXTRACT_VECTOR_ELTCombine(N, DAG, *this);
9880   case ISD::SELECT:         return PerformSELECTCombine(N, DAG, Subtarget);
9881   case X86ISD::CMOV:        return PerformCMOVCombine(N, DAG, DCI);
9882   case ISD::MUL:            return PerformMulCombine(N, DAG, DCI);
9883   case ISD::SHL:
9884   case ISD::SRA:
9885   case ISD::SRL:            return PerformShiftCombine(N, DAG, Subtarget);
9886   case ISD::OR:             return PerformOrCombine(N, DAG, DCI, Subtarget);
9887   case ISD::STORE:          return PerformSTORECombine(N, DAG, Subtarget);
9888   case X86ISD::FXOR:
9889   case X86ISD::FOR:         return PerformFORCombine(N, DAG);
9890   case X86ISD::FAND:        return PerformFANDCombine(N, DAG);
9891   case X86ISD::BT:          return PerformBTCombine(N, DAG, DCI);
9892   case X86ISD::VZEXT_MOVL:  return PerformVZEXT_MOVLCombine(N, DAG);
9893   case ISD::ZERO_EXTEND:    return PerformZExtCombine(N, DAG);
9894   }
9895
9896   return SDValue();
9897 }
9898
9899 /// isTypeDesirableForOp - Return true if the target has native support for
9900 /// the specified value type and it is 'desirable' to use the type for the
9901 /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
9902 /// instruction encodings are longer and some i16 instructions are slow.
9903 bool X86TargetLowering::isTypeDesirableForOp(unsigned Opc, EVT VT) const {
9904   if (!isTypeLegal(VT))
9905     return false;
9906   if (VT != MVT::i16)
9907     return true;
9908
9909   switch (Opc) {
9910   default:
9911     return true;
9912   case ISD::LOAD:
9913   case ISD::SIGN_EXTEND:
9914   case ISD::ZERO_EXTEND:
9915   case ISD::ANY_EXTEND:
9916   case ISD::SHL:
9917   case ISD::SRL:
9918   case ISD::SUB:
9919   case ISD::ADD:
9920   case ISD::MUL:
9921   case ISD::AND:
9922   case ISD::OR:
9923   case ISD::XOR:
9924     return false;
9925   }
9926 }
9927
9928 static bool MayFoldLoad(SDValue Op) {
9929   return Op.hasOneUse() && ISD::isNormalLoad(Op.getNode());
9930 }
9931
9932 static bool MayFoldIntoStore(SDValue Op) {
9933   return Op.hasOneUse() && ISD::isNormalStore(*Op.getNode()->use_begin());
9934 }
9935
9936 /// IsDesirableToPromoteOp - This method query the target whether it is
9937 /// beneficial for dag combiner to promote the specified node. If true, it
9938 /// should return the desired promotion type by reference.
9939 bool X86TargetLowering::IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const {
9940   EVT VT = Op.getValueType();
9941   if (VT != MVT::i16)
9942     return false;
9943
9944   bool Promote = false;
9945   bool Commute = false;
9946   switch (Op.getOpcode()) {
9947   default: break;
9948   case ISD::LOAD: {
9949     LoadSDNode *LD = cast<LoadSDNode>(Op);
9950     // If the non-extending load has a single use and it's not live out, then it
9951     // might be folded.
9952     if (LD->getExtensionType() == ISD::NON_EXTLOAD /*&&
9953                                                      Op.hasOneUse()*/) {
9954       for (SDNode::use_iterator UI = Op.getNode()->use_begin(),
9955              UE = Op.getNode()->use_end(); UI != UE; ++UI) {
9956         // The only case where we'd want to promote LOAD (rather then it being
9957         // promoted as an operand is when it's only use is liveout.
9958         if (UI->getOpcode() != ISD::CopyToReg)
9959           return false;
9960       }
9961     }
9962     Promote = true;
9963     break;
9964   }
9965   case ISD::SIGN_EXTEND:
9966   case ISD::ZERO_EXTEND:
9967   case ISD::ANY_EXTEND:
9968     Promote = true;
9969     break;
9970   case ISD::SHL:
9971   case ISD::SRL: {
9972     SDValue N0 = Op.getOperand(0);
9973     // Look out for (store (shl (load), x)).
9974     if (MayFoldLoad(N0) && MayFoldIntoStore(Op))
9975       return false;
9976     Promote = true;
9977     break;
9978   }
9979   case ISD::ADD:
9980   case ISD::MUL:
9981   case ISD::AND:
9982   case ISD::OR:
9983   case ISD::XOR:
9984     Commute = true;
9985     // fallthrough
9986   case ISD::SUB: {
9987     SDValue N0 = Op.getOperand(0);
9988     SDValue N1 = Op.getOperand(1);
9989     if (!Commute && MayFoldLoad(N1))
9990       return false;
9991     // Avoid disabling potential load folding opportunities.
9992     if (MayFoldLoad(N0) && (!isa<ConstantSDNode>(N1) || MayFoldIntoStore(Op)))
9993       return false;
9994     if (MayFoldLoad(N1) && (!isa<ConstantSDNode>(N0) || MayFoldIntoStore(Op)))
9995       return false;
9996     Promote = true;
9997   }
9998   }
9999
10000   PVT = MVT::i32;
10001   return Promote;
10002 }
10003
10004 //===----------------------------------------------------------------------===//
10005 //                           X86 Inline Assembly Support
10006 //===----------------------------------------------------------------------===//
10007
10008 static bool LowerToBSwap(CallInst *CI) {
10009   // FIXME: this should verify that we are targetting a 486 or better.  If not,
10010   // we will turn this bswap into something that will be lowered to logical ops
10011   // instead of emitting the bswap asm.  For now, we don't support 486 or lower
10012   // so don't worry about this.
10013
10014   // Verify this is a simple bswap.
10015   if (CI->getNumArgOperands() != 1 ||
10016       CI->getType() != CI->getArgOperand(0)->getType() ||
10017       !CI->getType()->isIntegerTy())
10018     return false;
10019
10020   const IntegerType *Ty = dyn_cast<IntegerType>(CI->getType());
10021   if (!Ty || Ty->getBitWidth() % 16 != 0)
10022     return false;
10023
10024   // Okay, we can do this xform, do so now.
10025   const Type *Tys[] = { Ty };
10026   Module *M = CI->getParent()->getParent()->getParent();
10027   Constant *Int = Intrinsic::getDeclaration(M, Intrinsic::bswap, Tys, 1);
10028
10029   Value *Op = CI->getArgOperand(0);
10030   Op = CallInst::Create(Int, Op, CI->getName(), CI);
10031
10032   CI->replaceAllUsesWith(Op);
10033   CI->eraseFromParent();
10034   return true;
10035 }
10036
10037 bool X86TargetLowering::ExpandInlineAsm(CallInst *CI) const {
10038   InlineAsm *IA = cast<InlineAsm>(CI->getCalledValue());
10039   std::vector<InlineAsm::ConstraintInfo> Constraints = IA->ParseConstraints();
10040
10041   std::string AsmStr = IA->getAsmString();
10042
10043   // TODO: should remove alternatives from the asmstring: "foo {a|b}" -> "foo a"
10044   SmallVector<StringRef, 4> AsmPieces;
10045   SplitString(AsmStr, AsmPieces, "\n");  // ; as separator?
10046
10047   switch (AsmPieces.size()) {
10048   default: return false;
10049   case 1:
10050     AsmStr = AsmPieces[0];
10051     AsmPieces.clear();
10052     SplitString(AsmStr, AsmPieces, " \t");  // Split with whitespace.
10053
10054     // bswap $0
10055     if (AsmPieces.size() == 2 &&
10056         (AsmPieces[0] == "bswap" ||
10057          AsmPieces[0] == "bswapq" ||
10058          AsmPieces[0] == "bswapl") &&
10059         (AsmPieces[1] == "$0" ||
10060          AsmPieces[1] == "${0:q}")) {
10061       // No need to check constraints, nothing other than the equivalent of
10062       // "=r,0" would be valid here.
10063       return LowerToBSwap(CI);
10064     }
10065     // rorw $$8, ${0:w}  -->  llvm.bswap.i16
10066     if (CI->getType()->isIntegerTy(16) &&
10067         AsmPieces.size() == 3 &&
10068         (AsmPieces[0] == "rorw" || AsmPieces[0] == "rolw") &&
10069         AsmPieces[1] == "$$8," &&
10070         AsmPieces[2] == "${0:w}" &&
10071         IA->getConstraintString().compare(0, 5, "=r,0,") == 0) {
10072       AsmPieces.clear();
10073       const std::string &Constraints = IA->getConstraintString();
10074       SplitString(StringRef(Constraints).substr(5), AsmPieces, ",");
10075       std::sort(AsmPieces.begin(), AsmPieces.end());
10076       if (AsmPieces.size() == 4 &&
10077           AsmPieces[0] == "~{cc}" &&
10078           AsmPieces[1] == "~{dirflag}" &&
10079           AsmPieces[2] == "~{flags}" &&
10080           AsmPieces[3] == "~{fpsr}") {
10081         return LowerToBSwap(CI);
10082       }
10083     }
10084     break;
10085   case 3:
10086     if (CI->getType()->isIntegerTy(64) &&
10087         Constraints.size() >= 2 &&
10088         Constraints[0].Codes.size() == 1 && Constraints[0].Codes[0] == "A" &&
10089         Constraints[1].Codes.size() == 1 && Constraints[1].Codes[0] == "0") {
10090       // bswap %eax / bswap %edx / xchgl %eax, %edx  -> llvm.bswap.i64
10091       SmallVector<StringRef, 4> Words;
10092       SplitString(AsmPieces[0], Words, " \t");
10093       if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%eax") {
10094         Words.clear();
10095         SplitString(AsmPieces[1], Words, " \t");
10096         if (Words.size() == 2 && Words[0] == "bswap" && Words[1] == "%edx") {
10097           Words.clear();
10098           SplitString(AsmPieces[2], Words, " \t,");
10099           if (Words.size() == 3 && Words[0] == "xchgl" && Words[1] == "%eax" &&
10100               Words[2] == "%edx") {
10101             return LowerToBSwap(CI);
10102           }
10103         }
10104       }
10105     }
10106     break;
10107   }
10108   return false;
10109 }
10110
10111
10112
10113 /// getConstraintType - Given a constraint letter, return the type of
10114 /// constraint it is for this target.
10115 X86TargetLowering::ConstraintType
10116 X86TargetLowering::getConstraintType(const std::string &Constraint) const {
10117   if (Constraint.size() == 1) {
10118     switch (Constraint[0]) {
10119     case 'A':
10120       return C_Register;
10121     case 'f':
10122     case 'r':
10123     case 'R':
10124     case 'l':
10125     case 'q':
10126     case 'Q':
10127     case 'x':
10128     case 'y':
10129     case 'Y':
10130       return C_RegisterClass;
10131     case 'e':
10132     case 'Z':
10133       return C_Other;
10134     default:
10135       break;
10136     }
10137   }
10138   return TargetLowering::getConstraintType(Constraint);
10139 }
10140
10141 /// LowerXConstraint - try to replace an X constraint, which matches anything,
10142 /// with another that has more specific requirements based on the type of the
10143 /// corresponding operand.
10144 const char *X86TargetLowering::
10145 LowerXConstraint(EVT ConstraintVT) const {
10146   // FP X constraints get lowered to SSE1/2 registers if available, otherwise
10147   // 'f' like normal targets.
10148   if (ConstraintVT.isFloatingPoint()) {
10149     if (Subtarget->hasSSE2())
10150       return "Y";
10151     if (Subtarget->hasSSE1())
10152       return "x";
10153   }
10154
10155   return TargetLowering::LowerXConstraint(ConstraintVT);
10156 }
10157
10158 /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
10159 /// vector.  If it is invalid, don't add anything to Ops.
10160 void X86TargetLowering::LowerAsmOperandForConstraint(SDValue Op,
10161                                                      char Constraint,
10162                                                      std::vector<SDValue>&Ops,
10163                                                      SelectionDAG &DAG) const {
10164   SDValue Result(0, 0);
10165
10166   switch (Constraint) {
10167   default: break;
10168   case 'I':
10169     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10170       if (C->getZExtValue() <= 31) {
10171         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10172         break;
10173       }
10174     }
10175     return;
10176   case 'J':
10177     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10178       if (C->getZExtValue() <= 63) {
10179         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10180         break;
10181       }
10182     }
10183     return;
10184   case 'K':
10185     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10186       if ((int8_t)C->getSExtValue() == C->getSExtValue()) {
10187         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10188         break;
10189       }
10190     }
10191     return;
10192   case 'N':
10193     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10194       if (C->getZExtValue() <= 255) {
10195         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10196         break;
10197       }
10198     }
10199     return;
10200   case 'e': {
10201     // 32-bit signed value
10202     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10203       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10204                                            C->getSExtValue())) {
10205         // Widen to 64 bits here to get it sign extended.
10206         Result = DAG.getTargetConstant(C->getSExtValue(), MVT::i64);
10207         break;
10208       }
10209     // FIXME gcc accepts some relocatable values here too, but only in certain
10210     // memory models; it's complicated.
10211     }
10212     return;
10213   }
10214   case 'Z': {
10215     // 32-bit unsigned value
10216     if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op)) {
10217       if (ConstantInt::isValueValidForType(Type::getInt32Ty(*DAG.getContext()),
10218                                            C->getZExtValue())) {
10219         Result = DAG.getTargetConstant(C->getZExtValue(), Op.getValueType());
10220         break;
10221       }
10222     }
10223     // FIXME gcc accepts some relocatable values here too, but only in certain
10224     // memory models; it's complicated.
10225     return;
10226   }
10227   case 'i': {
10228     // Literal immediates are always ok.
10229     if (ConstantSDNode *CST = dyn_cast<ConstantSDNode>(Op)) {
10230       // Widen to 64 bits here to get it sign extended.
10231       Result = DAG.getTargetConstant(CST->getSExtValue(), MVT::i64);
10232       break;
10233     }
10234
10235     // In any sort of PIC mode addresses need to be computed at runtime by
10236     // adding in a register or some sort of table lookup.  These can't
10237     // be used as immediates.
10238     if (Subtarget->isPICStyleGOT() || Subtarget->isPICStyleStubPIC() ||
10239         Subtarget->isPICStyleRIPRel())
10240       return;
10241
10242     // If we are in non-pic codegen mode, we allow the address of a global (with
10243     // an optional displacement) to be used with 'i'.
10244     GlobalAddressSDNode *GA = 0;
10245     int64_t Offset = 0;
10246
10247     // Match either (GA), (GA+C), (GA+C1+C2), etc.
10248     while (1) {
10249       if ((GA = dyn_cast<GlobalAddressSDNode>(Op))) {
10250         Offset += GA->getOffset();
10251         break;
10252       } else if (Op.getOpcode() == ISD::ADD) {
10253         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10254           Offset += C->getZExtValue();
10255           Op = Op.getOperand(0);
10256           continue;
10257         }
10258       } else if (Op.getOpcode() == ISD::SUB) {
10259         if (ConstantSDNode *C = dyn_cast<ConstantSDNode>(Op.getOperand(1))) {
10260           Offset += -C->getZExtValue();
10261           Op = Op.getOperand(0);
10262           continue;
10263         }
10264       }
10265
10266       // Otherwise, this isn't something we can handle, reject it.
10267       return;
10268     }
10269
10270     const GlobalValue *GV = GA->getGlobal();
10271     // If we require an extra load to get this address, as in PIC mode, we
10272     // can't accept it.
10273     if (isGlobalStubReference(Subtarget->ClassifyGlobalReference(GV,
10274                                                         getTargetMachine())))
10275       return;
10276
10277     Result = DAG.getTargetGlobalAddress(GV, GA->getValueType(0), Offset);
10278     break;
10279   }
10280   }
10281
10282   if (Result.getNode()) {
10283     Ops.push_back(Result);
10284     return;
10285   }
10286   return TargetLowering::LowerAsmOperandForConstraint(Op, Constraint, Ops, DAG);
10287 }
10288
10289 std::vector<unsigned> X86TargetLowering::
10290 getRegClassForInlineAsmConstraint(const std::string &Constraint,
10291                                   EVT VT) const {
10292   if (Constraint.size() == 1) {
10293     // FIXME: not handling fp-stack yet!
10294     switch (Constraint[0]) {      // GCC X86 Constraint Letters
10295     default: break;  // Unknown constraint letter
10296     case 'q':   // GENERAL_REGS in 64-bit mode, Q_REGS in 32-bit mode.
10297       if (Subtarget->is64Bit()) {
10298         if (VT == MVT::i32)
10299           return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX,
10300                                        X86::ESI, X86::EDI, X86::R8D, X86::R9D,
10301                                        X86::R10D,X86::R11D,X86::R12D,
10302                                        X86::R13D,X86::R14D,X86::R15D,
10303                                        X86::EBP, X86::ESP, 0);
10304         else if (VT == MVT::i16)
10305           return make_vector<unsigned>(X86::AX,  X86::DX,  X86::CX, X86::BX,
10306                                        X86::SI,  X86::DI,  X86::R8W,X86::R9W,
10307                                        X86::R10W,X86::R11W,X86::R12W,
10308                                        X86::R13W,X86::R14W,X86::R15W,
10309                                        X86::BP,  X86::SP, 0);
10310         else if (VT == MVT::i8)
10311           return make_vector<unsigned>(X86::AL,  X86::DL,  X86::CL, X86::BL,
10312                                        X86::SIL, X86::DIL, X86::R8B,X86::R9B,
10313                                        X86::R10B,X86::R11B,X86::R12B,
10314                                        X86::R13B,X86::R14B,X86::R15B,
10315                                        X86::BPL, X86::SPL, 0);
10316
10317         else if (VT == MVT::i64)
10318           return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX,
10319                                        X86::RSI, X86::RDI, X86::R8,  X86::R9,
10320                                        X86::R10, X86::R11, X86::R12,
10321                                        X86::R13, X86::R14, X86::R15,
10322                                        X86::RBP, X86::RSP, 0);
10323
10324         break;
10325       }
10326       // 32-bit fallthrough
10327     case 'Q':   // Q_REGS
10328       if (VT == MVT::i32)
10329         return make_vector<unsigned>(X86::EAX, X86::EDX, X86::ECX, X86::EBX, 0);
10330       else if (VT == MVT::i16)
10331         return make_vector<unsigned>(X86::AX, X86::DX, X86::CX, X86::BX, 0);
10332       else if (VT == MVT::i8)
10333         return make_vector<unsigned>(X86::AL, X86::DL, X86::CL, X86::BL, 0);
10334       else if (VT == MVT::i64)
10335         return make_vector<unsigned>(X86::RAX, X86::RDX, X86::RCX, X86::RBX, 0);
10336       break;
10337     }
10338   }
10339
10340   return std::vector<unsigned>();
10341 }
10342
10343 std::pair<unsigned, const TargetRegisterClass*>
10344 X86TargetLowering::getRegForInlineAsmConstraint(const std::string &Constraint,
10345                                                 EVT VT) const {
10346   // First, see if this is a constraint that directly corresponds to an LLVM
10347   // register class.
10348   if (Constraint.size() == 1) {
10349     // GCC Constraint Letters
10350     switch (Constraint[0]) {
10351     default: break;
10352     case 'r':   // GENERAL_REGS
10353     case 'l':   // INDEX_REGS
10354       if (VT == MVT::i8)
10355         return std::make_pair(0U, X86::GR8RegisterClass);
10356       if (VT == MVT::i16)
10357         return std::make_pair(0U, X86::GR16RegisterClass);
10358       if (VT == MVT::i32 || !Subtarget->is64Bit())
10359         return std::make_pair(0U, X86::GR32RegisterClass);
10360       return std::make_pair(0U, X86::GR64RegisterClass);
10361     case 'R':   // LEGACY_REGS
10362       if (VT == MVT::i8)
10363         return std::make_pair(0U, X86::GR8_NOREXRegisterClass);
10364       if (VT == MVT::i16)
10365         return std::make_pair(0U, X86::GR16_NOREXRegisterClass);
10366       if (VT == MVT::i32 || !Subtarget->is64Bit())
10367         return std::make_pair(0U, X86::GR32_NOREXRegisterClass);
10368       return std::make_pair(0U, X86::GR64_NOREXRegisterClass);
10369     case 'f':  // FP Stack registers.
10370       // If SSE is enabled for this VT, use f80 to ensure the isel moves the
10371       // value to the correct fpstack register class.
10372       if (VT == MVT::f32 && !isScalarFPTypeInSSEReg(VT))
10373         return std::make_pair(0U, X86::RFP32RegisterClass);
10374       if (VT == MVT::f64 && !isScalarFPTypeInSSEReg(VT))
10375         return std::make_pair(0U, X86::RFP64RegisterClass);
10376       return std::make_pair(0U, X86::RFP80RegisterClass);
10377     case 'y':   // MMX_REGS if MMX allowed.
10378       if (!Subtarget->hasMMX()) break;
10379       return std::make_pair(0U, X86::VR64RegisterClass);
10380     case 'Y':   // SSE_REGS if SSE2 allowed
10381       if (!Subtarget->hasSSE2()) break;
10382       // FALL THROUGH.
10383     case 'x':   // SSE_REGS if SSE1 allowed
10384       if (!Subtarget->hasSSE1()) break;
10385
10386       switch (VT.getSimpleVT().SimpleTy) {
10387       default: break;
10388       // Scalar SSE types.
10389       case MVT::f32:
10390       case MVT::i32:
10391         return std::make_pair(0U, X86::FR32RegisterClass);
10392       case MVT::f64:
10393       case MVT::i64:
10394         return std::make_pair(0U, X86::FR64RegisterClass);
10395       // Vector types.
10396       case MVT::v16i8:
10397       case MVT::v8i16:
10398       case MVT::v4i32:
10399       case MVT::v2i64:
10400       case MVT::v4f32:
10401       case MVT::v2f64:
10402         return std::make_pair(0U, X86::VR128RegisterClass);
10403       }
10404       break;
10405     }
10406   }
10407
10408   // Use the default implementation in TargetLowering to convert the register
10409   // constraint into a member of a register class.
10410   std::pair<unsigned, const TargetRegisterClass*> Res;
10411   Res = TargetLowering::getRegForInlineAsmConstraint(Constraint, VT);
10412
10413   // Not found as a standard register?
10414   if (Res.second == 0) {
10415     // Map st(0) -> st(7) -> ST0
10416     if (Constraint.size() == 7 && Constraint[0] == '{' &&
10417         tolower(Constraint[1]) == 's' &&
10418         tolower(Constraint[2]) == 't' &&
10419         Constraint[3] == '(' &&
10420         (Constraint[4] >= '0' && Constraint[4] <= '7') &&
10421         Constraint[5] == ')' &&
10422         Constraint[6] == '}') {
10423
10424       Res.first = X86::ST0+Constraint[4]-'0';
10425       Res.second = X86::RFP80RegisterClass;
10426       return Res;
10427     }
10428
10429     // GCC allows "st(0)" to be called just plain "st".
10430     if (StringRef("{st}").equals_lower(Constraint)) {
10431       Res.first = X86::ST0;
10432       Res.second = X86::RFP80RegisterClass;
10433       return Res;
10434     }
10435
10436     // flags -> EFLAGS
10437     if (StringRef("{flags}").equals_lower(Constraint)) {
10438       Res.first = X86::EFLAGS;
10439       Res.second = X86::CCRRegisterClass;
10440       return Res;
10441     }
10442
10443     // 'A' means EAX + EDX.
10444     if (Constraint == "A") {
10445       Res.first = X86::EAX;
10446       Res.second = X86::GR32_ADRegisterClass;
10447       return Res;
10448     }
10449     return Res;
10450   }
10451
10452   // Otherwise, check to see if this is a register class of the wrong value
10453   // type.  For example, we want to map "{ax},i32" -> {eax}, we don't want it to
10454   // turn into {ax},{dx}.
10455   if (Res.second->hasType(VT))
10456     return Res;   // Correct type already, nothing to do.
10457
10458   // All of the single-register GCC register classes map their values onto
10459   // 16-bit register pieces "ax","dx","cx","bx","si","di","bp","sp".  If we
10460   // really want an 8-bit or 32-bit register, map to the appropriate register
10461   // class and return the appropriate register.
10462   if (Res.second == X86::GR16RegisterClass) {
10463     if (VT == MVT::i8) {
10464       unsigned DestReg = 0;
10465       switch (Res.first) {
10466       default: break;
10467       case X86::AX: DestReg = X86::AL; break;
10468       case X86::DX: DestReg = X86::DL; break;
10469       case X86::CX: DestReg = X86::CL; break;
10470       case X86::BX: DestReg = X86::BL; break;
10471       }
10472       if (DestReg) {
10473         Res.first = DestReg;
10474         Res.second = X86::GR8RegisterClass;
10475       }
10476     } else if (VT == MVT::i32) {
10477       unsigned DestReg = 0;
10478       switch (Res.first) {
10479       default: break;
10480       case X86::AX: DestReg = X86::EAX; break;
10481       case X86::DX: DestReg = X86::EDX; break;
10482       case X86::CX: DestReg = X86::ECX; break;
10483       case X86::BX: DestReg = X86::EBX; break;
10484       case X86::SI: DestReg = X86::ESI; break;
10485       case X86::DI: DestReg = X86::EDI; break;
10486       case X86::BP: DestReg = X86::EBP; break;
10487       case X86::SP: DestReg = X86::ESP; break;
10488       }
10489       if (DestReg) {
10490         Res.first = DestReg;
10491         Res.second = X86::GR32RegisterClass;
10492       }
10493     } else if (VT == MVT::i64) {
10494       unsigned DestReg = 0;
10495       switch (Res.first) {
10496       default: break;
10497       case X86::AX: DestReg = X86::RAX; break;
10498       case X86::DX: DestReg = X86::RDX; break;
10499       case X86::CX: DestReg = X86::RCX; break;
10500       case X86::BX: DestReg = X86::RBX; break;
10501       case X86::SI: DestReg = X86::RSI; break;
10502       case X86::DI: DestReg = X86::RDI; break;
10503       case X86::BP: DestReg = X86::RBP; break;
10504       case X86::SP: DestReg = X86::RSP; break;
10505       }
10506       if (DestReg) {
10507         Res.first = DestReg;
10508         Res.second = X86::GR64RegisterClass;
10509       }
10510     }
10511   } else if (Res.second == X86::FR32RegisterClass ||
10512              Res.second == X86::FR64RegisterClass ||
10513              Res.second == X86::VR128RegisterClass) {
10514     // Handle references to XMM physical registers that got mapped into the
10515     // wrong class.  This can happen with constraints like {xmm0} where the
10516     // target independent register mapper will just pick the first match it can
10517     // find, ignoring the required type.
10518     if (VT == MVT::f32)
10519       Res.second = X86::FR32RegisterClass;
10520     else if (VT == MVT::f64)
10521       Res.second = X86::FR64RegisterClass;
10522     else if (X86::VR128RegisterClass->hasType(VT))
10523       Res.second = X86::VR128RegisterClass;
10524   }
10525
10526   return Res;
10527 }