lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/FastISel.h"
  23 #include "llvm/CodeGen/SelectionDAG.h"
  24 #include "llvm/CodeGen/CallingConvLower.h"
  25
  26 namespace llvm {
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FSRL - Bitwise logical right shift of floating point values. These
  56       /// corresponds to X86::PSRLDQ.
  57       FSRL,
  58
  59       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  60       /// integer source in memory and FP reg result.  This corresponds to the
  61       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  62       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  63       /// also produces a flag).
  64       FILD,
  65       FILD_FLAG,
  66
  67       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  68       /// integer destination in memory and a FP reg source.  This corresponds
  69       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  70       /// has two inputs (token chain and address) and two outputs (int value
  71       /// and token chain).
  72       FP_TO_INT16_IN_MEM,
  73       FP_TO_INT32_IN_MEM,
  74       FP_TO_INT64_IN_MEM,
  75
  76       /// FLD - This instruction implements an extending load to FP stack slots.
  77       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  78       /// operand, ptr to load from, and a ValueType node indicating the type
  79       /// to load to.
  80       FLD,
  81
  82       /// FST - This instruction implements a truncating store to FP stack
  83       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  84       /// chain operand, value to store, address, and a ValueType to store it
  85       /// as.
  86       FST,
  87
  88       /// CALL - These operations represent an abstract X86 call
  89       /// instruction, which includes a bunch of information.  In particular the
  90       /// operands of these node are:
  91       ///
  92       ///     #0 - The incoming token chain
  93       ///     #1 - The callee
  94       ///     #2 - The number of arg bytes the caller pushes on the stack.
  95       ///     #3 - The number of arg bytes the callee pops off the stack.
  96       ///     #4 - The value to pass in AL/AX/EAX (optional)
  97       ///     #5 - The value to pass in DL/DX/EDX (optional)
  98       ///
  99       /// The result values of these nodes are:
 100       ///
 101       ///     #0 - The outgoing token chain
 102       ///     #1 - The first register result value (optional)
 103       ///     #2 - The second register result value (optional)
 104       ///
 105       CALL,
 106
 107       /// RDTSC_DAG - This operation implements the lowering for
 108       /// readcyclecounter
 109       RDTSC_DAG,
 110
 111       /// X86 compare and logical compare instructions.
 112       CMP, COMI, UCOMI,
 113
 114       /// X86 bit-test instructions.
 115       BT,
 116
 117       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 118       /// operand produced by a CMP instruction.
 119       SETCC,
 120
 121       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 122       /// to select from. Operand 2 is the condition code, and operand 3 is the
 123       /// flag operand produced by a CMP or TEST instruction. It also writes a
 124       /// flag result.
 125       CMOV,
 126
 127       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 128       /// is the block to branch if condition is true, operand 2 is the
 129       /// condition code, and operand 3 is the flag operand produced by a CMP
 130       /// or TEST instruction.
 131       BRCOND,
 132
 133       /// Return with a flag operand. Operand 0 is the chain operand, operand
 134       /// 1 is the number of bytes of stack to pop.
 135       RET_FLAG,
 136
 137       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 138       REP_STOS,
 139
 140       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 141       REP_MOVS,
 142
 143       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 144       /// at function entry, used for PIC code.
 145       GlobalBaseReg,
 146
 147       /// Wrapper - A wrapper node for TargetConstantPool,
 148       /// TargetExternalSymbol, and TargetGlobalAddress.
 149       Wrapper,
 150
 151       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 152       /// relative displacements.
 153       WrapperRIP,
 154
 155       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 156       /// i32, corresponds to X86::PEXTRB.
 157       PEXTRB,
 158
 159       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 160       /// i32, corresponds to X86::PEXTRW.
 161       PEXTRW,
 162
 163       /// INSERTPS - Insert any element of a 4 x float vector into any element
 164       /// of a destination 4 x floatvector.
 165       INSERTPS,
 166
 167       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 168       /// corresponds to X86::PINSRB.
 169       PINSRB,
 170
 171       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 172       /// corresponds to X86::PINSRW.
 173       PINSRW,
 174
 175       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 176       PSHUFB,
 177
 178       /// FMAX, FMIN - Floating point max and min.
 179       ///
 180       FMAX, FMIN,
 181
 182       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 183       /// approximation.  Note that these typically require refinement
 184       /// in order to obtain suitable precision.
 185       FRSQRT, FRCP,
 186
 187       // TLSADDR - Thread Local Storage.
 188       TLSADDR,
 189
 190       // SegmentBaseAddress - The address segment:0
 191       SegmentBaseAddress,
 192
 193       // EH_RETURN - Exception Handling helpers.
 194       EH_RETURN,
 195
 196       /// TC_RETURN - Tail call return.
 197       ///   operand #0 chain
 198       ///   operand #1 callee (register or absolute)
 199       ///   operand #2 stack adjustment
 200       ///   operand #3 optional in flag
 201       TC_RETURN,
 202
 203       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 204       LCMPXCHG_DAG,
 205       LCMPXCHG8_DAG,
 206
 207       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 208       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 209       // Atomic 64-bit binary operations.
 210       ATOMADD64_DAG,
 211       ATOMSUB64_DAG,
 212       ATOMOR64_DAG,
 213       ATOMXOR64_DAG,
 214       ATOMAND64_DAG,
 215       ATOMNAND64_DAG,
 216       ATOMSWAP64_DAG,
 217
 218       // FNSTCW16m - Store FP control world into i16 memory.
 219       FNSTCW16m,
 220
 221       // VZEXT_MOVL - Vector move low and zero extend.
 222       VZEXT_MOVL,
 223
 224       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 225       VZEXT_LOAD,
 226
 227       // VSHL, VSRL - Vector logical left / right shift.
 228       VSHL, VSRL,
 229
 230       // CMPPD, CMPPS - Vector double/float comparison.
 231       // CMPPD, CMPPS - Vector double/float comparison.
 232       CMPPD, CMPPS,
 233
 234       // PCMP* - Vector integer comparisons.
 235       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 236       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 237
 238       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 239       ADD, SUB, SMUL, UMUL,
 240       INC, DEC,
 241
 242       // MUL_IMM - X86 specific multiply by immediate.
 243       MUL_IMM,
 244
 245       // PTEST - Vector bitwise comparisons
 246       PTEST
 247     };
 248   }
 249
 250   /// Define some predicates that are used for node matching.
 251   namespace X86 {
 252     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 253     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 254     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 255
 256     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 257     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 258     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 259
 260     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 261     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 262     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 263
 264     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 265     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 266     bool isSHUFPMask(ShuffleVectorSDNode *N);
 267
 268     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 269     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 270     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 271
 272     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 273     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 274     /// <2, 3, 2, 3>
 275     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 276
 277     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 278     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 279     bool isMOVLPMask(ShuffleVectorSDNode *N);
 280
 281     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 282     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 283     /// as well as MOVLHPS.
 284     bool isMOVHPMask(ShuffleVectorSDNode *N);
 285
 286     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 287     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 288     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 289
 290     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 291     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 292     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 293
 294     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 295     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 296     /// <0, 0, 1, 1>
 297     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 298
 299     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 300     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 301     /// <2, 2, 3, 3>
 302     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 303
 304     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 305     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 306     /// MOVSD, and MOVD, i.e. setting the lowest element.
 307     bool isMOVLMask(ShuffleVectorSDNode *N);
 308
 309     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 310     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 311     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 312
 313     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 314     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 315     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 316
 317     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 318     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 319     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 320
 321     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 322     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 323     /// instructions.
 324     unsigned getShuffleSHUFImmediate(SDNode *N);
 325
 326     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 327     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 328     /// instructions.
 329     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 330
 331     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 332     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 333     /// instructions.
 334     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 335
 336     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 337     /// constant +0.0.
 338     bool isZeroNode(SDValue Elt);
 339   }
 340
 341   //===--------------------------------------------------------------------===//
 342   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 343   class X86TargetLowering : public TargetLowering {
 344     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 345     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 346     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 347     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 348     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 349     int BytesCallerReserves;          // Number of arg bytes caller makes.
 350
 351   public:
 352     explicit X86TargetLowering(X86TargetMachine &TM);
 353
 354     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 355     /// jumptable.
 356     SDValue getPICJumpTableRelocBase(SDValue Table,
 357                                        SelectionDAG &DAG) const;
 358
 359     // Return the number of bytes that a function should pop when it returns (in
 360     // addition to the space used by the return address).
 361     //
 362     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 363
 364     // Return the number of bytes that the caller reserves for arguments passed
 365     // to this function.
 366     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 367
 368     /// getStackPtrReg - Return the stack pointer register we are using: either
 369     /// ESP or RSP.
 370     unsigned getStackPtrReg() const { return X86StackPtr; }
 371
 372     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 373     /// function arguments in the caller parameter area. For X86, aggregates
 374     /// that contains are placed at 16-byte boundaries while the rest are at
 375     /// 4-byte boundaries.
 376     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 377
 378     /// getOptimalMemOpType - Returns the target specific optimal type for load
 379     /// and store operations as a result of memset, memcpy, and memmove
 380     /// lowering. It returns MVT::iAny if SelectionDAG should be responsible for
 381     /// determining it.
 382     virtual
 383     MVT getOptimalMemOpType(uint64_t Size, unsigned Align,
 384                             bool isSrcConst, bool isSrcStr,
 385                             SelectionDAG &DAG) const;
 386
 387     /// LowerOperation - Provide custom lowering hooks for some operations.
 388     ///
 389     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 390
 391     /// ReplaceNodeResults - Replace the results of node with an illegal result
 392     /// type with new values built out of custom code.
 393     ///
 394     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 395                                     SelectionDAG &DAG);
 396
 397
 398     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 399
 400     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 401                                                   MachineBasicBlock *MBB) const;
 402
 403
 404     /// getTargetNodeName - This method returns the name of a target specific
 405     /// DAG node.
 406     virtual const char *getTargetNodeName(unsigned Opcode) const;
 407
 408     /// getSetCCResultType - Return the ISD::SETCC ValueType
 409     virtual MVT getSetCCResultType(MVT VT) const;
 410
 411     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 412     /// in Mask are known to be either zero or one and return them in the
 413     /// KnownZero/KnownOne bitsets.
 414     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 415                                                 const APInt &Mask,
 416                                                 APInt &KnownZero,
 417                                                 APInt &KnownOne,
 418                                                 const SelectionDAG &DAG,
 419                                                 unsigned Depth = 0) const;
 420
 421     virtual bool
 422     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 423
 424     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
 425
 426     virtual bool ExpandInlineAsm(CallInst *CI) const;
 427
 428     ConstraintType getConstraintType(const std::string &Constraint) const;
 429
 430     std::vector<unsigned>
 431       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 432                                         MVT VT) const;
 433
 434     virtual const char *LowerXConstraint(MVT ConstraintVT) const;
 435
 436     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 437     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 438     /// true it means one of the asm constraint of the inline asm instruction
 439     /// being processed is 'm'.
 440     virtual void LowerAsmOperandForConstraint(SDValue Op,
 441                                               char ConstraintLetter,
 442                                               bool hasMemory,
 443                                               std::vector<SDValue> &Ops,
 444                                               SelectionDAG &DAG) const;
 445
 446     /// getRegForInlineAsmConstraint - Given a physical register constraint
 447     /// (e.g. {edx}), return the register number and the register class for the
 448     /// register.  This should only be used for C_Register constraints.  On
 449     /// error, this returns a register number of 0.
 450     std::pair<unsigned, const TargetRegisterClass*>
 451       getRegForInlineAsmConstraint(const std::string &Constraint,
 452                                    MVT VT) const;
 453
 454     /// isLegalAddressingMode - Return true if the addressing mode represented
 455     /// by AM is legal for this target, for a load/store of the specified type.
 456     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 457
 458     /// isTruncateFree - Return true if it's free to truncate a value of
 459     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 460     /// register EAX to i16 by referencing its sub-register AX.
 461     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 462     virtual bool isTruncateFree(MVT VT1, MVT VT2) const;
 463
 464     /// isZExtFree - Return true if any actual instruction that defines a
 465     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 466     /// register. This does not necessarily include registers defined in
 467     /// unknown ways, such as incoming arguments, or copies from unknown
 468     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 469     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 470     /// all instructions that define 32-bit values implicit zero-extend the
 471     /// result out to 64 bits.
 472     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 473     virtual bool isZExtFree(MVT VT1, MVT VT2) const;
 474
 475     /// isNarrowingProfitable - Return true if it's profitable to narrow
 476     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 477     /// from i32 to i8 but not from i32 to i16.
 478     virtual bool isNarrowingProfitable(MVT VT1, MVT VT2) const;
 479
 480     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 481     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 482     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 483     /// values are assumed to be legal.
 484     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 485                                     MVT VT) const;
 486
 487     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 488     /// used by Targets can use this to indicate if there is a suitable
 489     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 490     /// pool entry.
 491     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 492                                         MVT VT) const;
 493
 494     /// ShouldShrinkFPConstant - If true, then instruction selection should
 495     /// seek to shrink the FP constant of the specified type to a smaller type
 496     /// in order to save space and / or reduce runtime.
 497     virtual bool ShouldShrinkFPConstant(MVT VT) const {
 498       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 499       // expensive than a straight movsd. On the other hand, it's important to
 500       // shrink long double fp constant since fldt is very slow.
 501       return !X86ScalarSSEf64 || VT == MVT::f80;
 502     }
 503
 504     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 505     /// for tail call optimization. Targets which want to do tail call
 506     /// optimization should implement this function.
 507     virtual bool
 508     IsEligibleForTailCallOptimization(SDValue Callee,
 509                                       unsigned CalleeCC,
 510                                       bool isVarArg,
 511                                       const SmallVectorImpl<ISD::InputArg> &Ins,
 512                                       SelectionDAG& DAG) const;
 513
 514     virtual const X86Subtarget* getSubtarget() {
 515       return Subtarget;
 516     }
 517
 518     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 519     /// computed in an SSE register, not on the X87 floating point stack.
 520     bool isScalarFPTypeInSSEReg(MVT VT) const {
 521       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 522       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 523     }
 524
 525     /// getWidenVectorType: given a vector type, returns the type to widen
 526     /// to (e.g., v7i8 to v8i8). If the vector type is legal, it returns itself.
 527     /// If there is no vector type that we want to widen to, returns MVT::Other
 528     /// When and were to widen is target dependent based on the cost of
 529     /// scalarizing vs using the wider vector type.
 530     virtual MVT getWidenVectorType(MVT VT) const;
 531
 532     /// createFastISel - This method returns a target specific FastISel object,
 533     /// or null if the target does not support "fast" ISel.
 534     virtual FastISel *
 535     createFastISel(MachineFunction &mf,
 536                    MachineModuleInfo *mmi, DwarfWriter *dw,
 537                    DenseMap<const Value *, unsigned> &,
 538                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 539                    DenseMap<const AllocaInst *, int> &
 540 #ifndef NDEBUG
 541                    , SmallSet<Instruction*, 8> &
 542 #endif
 543                    );
 544
 545     /// getFunctionAlignment - Return the Log2 alignment of this function.
 546     virtual unsigned getFunctionAlignment(const Function *F) const;
 547
 548   private:
 549     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 550     /// make the right decision when generating code for different targets.
 551     const X86Subtarget *Subtarget;
 552     const X86RegisterInfo *RegInfo;
 553     const TargetData *TD;
 554
 555     /// X86StackPtr - X86 physical register used as stack ptr.
 556     unsigned X86StackPtr;
 557
 558     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 559     /// floating point ops.
 560     /// When SSE is available, use it for f32 operations.
 561     /// When SSE2 is available, use it for f64 operations.
 562     bool X86ScalarSSEf32;
 563     bool X86ScalarSSEf64;
 564
 565     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 566                             unsigned CallConv, bool isVarArg,
 567                             const SmallVectorImpl<ISD::InputArg> &Ins,
 568                             DebugLoc dl, SelectionDAG &DAG,
 569                             SmallVectorImpl<SDValue> &InVals);
 570     SDValue LowerMemArgument(SDValue Chain,
 571                              unsigned CallConv,
 572                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 573                              DebugLoc dl, SelectionDAG &DAG,
 574                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 575                               unsigned i);
 576     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 577                              DebugLoc dl, SelectionDAG &DAG,
 578                              const CCValAssign &VA,
 579                              ISD::ArgFlagsTy Flags);
 580
 581     // Call lowering helpers.
 582     bool IsCalleePop(bool isVarArg, unsigned CallConv);
 583     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 584                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 585                                 int FPDiff, DebugLoc dl);
 586
 587     CCAssignFn *CCAssignFnForNode(unsigned CallConv) const;
 588     NameDecorationStyle NameDecorationForCallConv(unsigned CallConv);
 589     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 590
 591     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 592                                                bool isSigned);
 593
 594     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
 595     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
 596     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 597     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 598     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 599     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 600     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
 601     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
 602     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 603                                int64_t Offset, SelectionDAG &DAG) const;
 604     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
 605     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 606     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
 607     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
 608     SDValue BuildFILD(SDValue Op, MVT SrcVT, SDValue Chain, SDValue StackSlot,
 609                       SelectionDAG &DAG);
 610     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 611     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 612     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG);
 613     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG);
 614     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
 615     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG);
 616     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
 617     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
 618     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
 619     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
 620     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
 621     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
 622     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
 623     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
 624     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
 625     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 626     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
 627     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
 628     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
 629     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 630     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
 631     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 632     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
 633     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
 634     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
 635     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
 636     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
 637     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
 638     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
 639     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
 640
 641     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
 642     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
 643     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
 644
 645     virtual SDValue
 646       LowerFormalArguments(SDValue Chain,
 647                            unsigned CallConv, bool isVarArg,
 648                            const SmallVectorImpl<ISD::InputArg> &Ins,
 649                            DebugLoc dl, SelectionDAG &DAG,
 650                            SmallVectorImpl<SDValue> &InVals);
 651     virtual SDValue
 652       LowerCall(SDValue Chain, SDValue Callee,
 653                 unsigned CallConv, bool isVarArg, bool isTailCall,
 654                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 655                 const SmallVectorImpl<ISD::InputArg> &Ins,
 656                 DebugLoc dl, SelectionDAG &DAG,
 657                 SmallVectorImpl<SDValue> &InVals);
 658
 659     virtual SDValue
 660       LowerReturn(SDValue Chain,
 661                   unsigned CallConv, bool isVarArg,
 662                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 663                   DebugLoc dl, SelectionDAG &DAG);
 664
 665     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 666                                  SelectionDAG &DAG, unsigned NewOp);
 667
 668     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
 669                                     SDValue Chain,
 670                                     SDValue Dst, SDValue Src,
 671                                     SDValue Size, unsigned Align,
 672                                     const Value *DstSV, uint64_t DstSVOff);
 673     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
 674                                     SDValue Chain,
 675                                     SDValue Dst, SDValue Src,
 676                                     SDValue Size, unsigned Align,
 677                                     bool AlwaysInline,
 678                                     const Value *DstSV, uint64_t DstSVOff,
 679                                     const Value *SrcSV, uint64_t SrcSVOff);
 680
 681     /// Utility function to emit atomic bitwise operations (and, or, xor).
 682     // It takes the bitwise instruction to expand, the associated machine basic
 683     // block, and the associated X86 opcodes for reg/reg and reg/imm.
 684     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 685                                                     MachineInstr *BInstr,
 686                                                     MachineBasicBlock *BB,
 687                                                     unsigned regOpc,
 688                                                     unsigned immOpc,
 689                                                     unsigned loadOpc,
 690                                                     unsigned cxchgOpc,
 691                                                     unsigned copyOpc,
 692                                                     unsigned notOpc,
 693                                                     unsigned EAXreg,
 694                                                     TargetRegisterClass *RC,
 695                                                     bool invSrc = false) const;
 696
 697     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 698                                                     MachineInstr *BInstr,
 699                                                     MachineBasicBlock *BB,
 700                                                     unsigned regOpcL,
 701                                                     unsigned regOpcH,
 702                                                     unsigned immOpcL,
 703                                                     unsigned immOpcH,
 704                                                     bool invSrc = false) const;
 705
 706     /// Utility function to emit atomic min and max.  It takes the min/max
 707     /// instruction to expand, the associated basic block, and the associated
 708     /// cmov opcode for moving the min or max value.
 709     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 710                                                           MachineBasicBlock *BB,
 711                                                         unsigned cmovOpc) const;
 712
 713     /// Emit nodes that will be selected as "test Op0,Op0", or something
 714     /// equivalent, for use with the given x86 condition code.
 715     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG);
 716
 717     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 718     /// equivalent, for use with the given x86 condition code.
 719     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 720                     SelectionDAG &DAG);
 721   };
 722
 723   namespace X86 {
 724     FastISel *createFastISel(MachineFunction &mf,
 725                            MachineModuleInfo *mmi, DwarfWriter *dw,
 726                            DenseMap<const Value *, unsigned> &,
 727                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 728                            DenseMap<const AllocaInst *, int> &
 729 #ifndef NDEBUG
 730                            , SmallSet<Instruction*, 8> &
 731 #endif
 732                            );
 733   }
 734 }
 735
 736 #endif    // X86ISELLOWERING_H