lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  61       /// integer source in memory and FP reg result.  This corresponds to the
  62       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  63       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  64       /// also produces a flag).
  65       FILD,
  66       FILD_FLAG,
  67
  68       /// FLD - This instruction implements an extending load to FP stack slots.
  69       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  70       /// operand, ptr to load from, and a ValueType node indicating the type
  71       /// to load to.
  72       FLD,
  73
  74       /// FST - This instruction implements a truncating store to FP stack
  75       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  76       /// chain operand, value to store, address, and a ValueType to store it
  77       /// as.
  78       FST,
  79
  80       /// CALL - These operations represent an abstract X86 call
  81       /// instruction, which includes a bunch of information.  In particular the
  82       /// operands of these node are:
  83       ///
  84       ///     #0 - The incoming token chain
  85       ///     #1 - The callee
  86       ///     #2 - The number of arg bytes the caller pushes on the stack.
  87       ///     #3 - The number of arg bytes the callee pops off the stack.
  88       ///     #4 - The value to pass in AL/AX/EAX (optional)
  89       ///     #5 - The value to pass in DL/DX/EDX (optional)
  90       ///
  91       /// The result values of these nodes are:
  92       ///
  93       ///     #0 - The outgoing token chain
  94       ///     #1 - The first register result value (optional)
  95       ///     #2 - The second register result value (optional)
  96       ///
  97       CALL,
  98
  99       /// RDTSC_DAG - This operation implements the lowering for
 100       /// readcyclecounter
 101       RDTSC_DAG,
 102
 103       /// X86 compare and logical compare instructions.
 104       CMP, COMI, UCOMI,
 105
 106       /// X86 bit-test instructions.
 107       BT,
 108
 109       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 110       /// operand produced by a CMP instruction.
 111       SETCC,
 112
 113       // Same as SETCC except it's materialized with a sbb and the value is all
 114       // one's or all zero's.
 115       SETCC_CARRY,
 116
 117       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 118       /// to select from. Operand 2 is the condition code, and operand 3 is the
 119       /// flag operand produced by a CMP or TEST instruction. It also writes a
 120       /// flag result.
 121       CMOV,
 122
 123       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 124       /// is the block to branch if condition is true, operand 2 is the
 125       /// condition code, and operand 3 is the flag operand produced by a CMP
 126       /// or TEST instruction.
 127       BRCOND,
 128
 129       /// Return with a flag operand. Operand 0 is the chain operand, operand
 130       /// 1 is the number of bytes of stack to pop.
 131       RET_FLAG,
 132
 133       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 134       REP_STOS,
 135
 136       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 137       REP_MOVS,
 138
 139       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 140       /// at function entry, used for PIC code.
 141       GlobalBaseReg,
 142
 143       /// Wrapper - A wrapper node for TargetConstantPool,
 144       /// TargetExternalSymbol, and TargetGlobalAddress.
 145       Wrapper,
 146
 147       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 148       /// relative displacements.
 149       WrapperRIP,
 150
 151       /// MOVQ2DQ - Copies a 64-bit value from a vector to another vector.
 152       /// Can be used to move a vector value from a MMX register to a XMM
 153       /// register.
 154       MOVQ2DQ,
 155
 156       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 157       /// i32, corresponds to X86::PEXTRB.
 158       PEXTRB,
 159
 160       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 161       /// i32, corresponds to X86::PEXTRW.
 162       PEXTRW,
 163
 164       /// INSERTPS - Insert any element of a 4 x float vector into any element
 165       /// of a destination 4 x floatvector.
 166       INSERTPS,
 167
 168       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 169       /// corresponds to X86::PINSRB.
 170       PINSRB,
 171
 172       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 173       /// corresponds to X86::PINSRW.
 174       PINSRW, MMX_PINSRW,
 175
 176       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 177       PSHUFB,
 178
 179       /// FMAX, FMIN - Floating point max and min.
 180       ///
 181       FMAX, FMIN,
 182
 183       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 184       /// approximation.  Note that these typically require refinement
 185       /// in order to obtain suitable precision.
 186       FRSQRT, FRCP,
 187
 188       // TLSADDR - Thread Local Storage.
 189       TLSADDR,
 190
 191       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 192       // thunk at the address from an earlier relocation.
 193       TLSCALL,
 194
 195       // SegmentBaseAddress - The address segment:0
 196       SegmentBaseAddress,
 197
 198       // EH_RETURN - Exception Handling helpers.
 199       EH_RETURN,
 200
 201       /// TC_RETURN - Tail call return.
 202       ///   operand #0 chain
 203       ///   operand #1 callee (register or absolute)
 204       ///   operand #2 stack adjustment
 205       ///   operand #3 optional in flag
 206       TC_RETURN,
 207
 208       // FNSTCW16m - Store FP control world into i16 memory.
 209       FNSTCW16m,
 210
 211       // VZEXT_MOVL - Vector move low and zero extend.
 212       VZEXT_MOVL,
 213
 214       // VSHL, VSRL - Vector logical left / right shift.
 215       VSHL, VSRL,
 216
 217       // CMPPD, CMPPS - Vector double/float comparison.
 218       // CMPPD, CMPPS - Vector double/float comparison.
 219       CMPPD, CMPPS,
 220
 221       // PCMP* - Vector integer comparisons.
 222       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 223       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 224
 225       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 226       ADD, SUB, SMUL, UMUL,
 227       INC, DEC, OR, XOR, AND,
 228
 229       // MUL_IMM - X86 specific multiply by immediate.
 230       MUL_IMM,
 231
 232       // PTEST - Vector bitwise comparisons
 233       PTEST,
 234
 235       // TESTP - Vector packed fp sign bitwise comparisons
 236       TESTP,
 237
 238       // Several flavors of instructions with vector shuffle behaviors.
 239       PALIGN,
 240       PSHUFD,
 241       PSHUFHW,
 242       PSHUFLW,
 243       PSHUFHW_LD,
 244       PSHUFLW_LD,
 245       SHUFPD,
 246       SHUFPS,
 247       MOVDDUP,
 248       MOVSHDUP,
 249       MOVSLDUP,
 250       MOVSHDUP_LD,
 251       MOVSLDUP_LD,
 252       MOVLHPS,
 253       MOVLHPD,
 254       MOVHLPS,
 255       MOVHLPD,
 256       MOVLPS,
 257       MOVLPD,
 258       MOVSD,
 259       MOVSS,
 260       UNPCKLPS,
 261       UNPCKLPD,
 262       UNPCKHPS,
 263       UNPCKHPD,
 264       PUNPCKLBW,
 265       PUNPCKLWD,
 266       PUNPCKLDQ,
 267       PUNPCKLQDQ,
 268       PUNPCKHBW,
 269       PUNPCKHWD,
 270       PUNPCKHDQ,
 271       PUNPCKHQDQ,
 272
 273       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 274       // according to %al. An operator is needed so that this can be expanded
 275       // with control flow.
 276       VASTART_SAVE_XMM_REGS,
 277
 278       // MINGW_ALLOCA - MingW's __alloca call to do stack probing.
 279       MINGW_ALLOCA,
 280
 281       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 282       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 283       // Atomic 64-bit binary operations.
 284       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 285       ATOMSUB64_DAG,
 286       ATOMOR64_DAG,
 287       ATOMXOR64_DAG,
 288       ATOMAND64_DAG,
 289       ATOMNAND64_DAG,
 290       ATOMSWAP64_DAG,
 291
 292       // Memory barrier
 293       MEMBARRIER,
 294       MFENCE,
 295       SFENCE,
 296       LFENCE,
 297
 298       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 299       LCMPXCHG_DAG,
 300       LCMPXCHG8_DAG,
 301
 302       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 303       VZEXT_LOAD,
 304
 305
 306       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 307       /// integer destination in memory and a FP reg source.  This corresponds
 308       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 309       /// has two inputs (token chain and address) and two outputs (int value
 310       /// and token chain).
 311       FP_TO_INT16_IN_MEM,
 312       FP_TO_INT32_IN_MEM,
 313       FP_TO_INT64_IN_MEM
 314
 315       // WARNING: Do not add anything in the end unless you want the node to
 316       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 317       // thought as target memory ops!
 318     };
 319   }
 320
 321   /// Define some predicates that are used for node matching.
 322   namespace X86 {
 323     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 324     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 325     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 326
 327     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 328     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 329     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 330
 331     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 332     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 333     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 334
 335     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 336     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 337     bool isSHUFPMask(ShuffleVectorSDNode *N);
 338
 339     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 340     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 341     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 342
 343     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 344     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 345     /// <2, 3, 2, 3>
 346     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 347
 348     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 349     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 350     bool isMOVLPMask(ShuffleVectorSDNode *N);
 351
 352     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 353     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 354     /// as well as MOVLHPS.
 355     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 356
 357     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 358     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 359     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 360
 361     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 362     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 363     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 364
 365     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 366     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 367     /// <0, 0, 1, 1>
 368     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 369
 370     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 371     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 372     /// <2, 2, 3, 3>
 373     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 374
 375     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 376     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 377     /// MOVSD, and MOVD, i.e. setting the lowest element.
 378     bool isMOVLMask(ShuffleVectorSDNode *N);
 379
 380     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 381     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 382     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 383
 384     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 385     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 386     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 387
 388     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 389     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 390     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 391
 392     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 393     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 394     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 395
 396     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 397     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 398     /// instructions.
 399     unsigned getShuffleSHUFImmediate(SDNode *N);
 400
 401     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 402     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 403     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 404
 405     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 406     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 407     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 408
 409     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 410     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 411     unsigned getShufflePALIGNRImmediate(SDNode *N);
 412
 413     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 414     /// constant +0.0.
 415     bool isZeroNode(SDValue Elt);
 416
 417     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 418     /// fit into displacement field of the instruction.
 419     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 420                                       bool hasSymbolicDisplacement = true);
 421   }
 422
 423   //===--------------------------------------------------------------------===//
 424   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 425   class X86TargetLowering : public TargetLowering {
 426   public:
 427     explicit X86TargetLowering(X86TargetMachine &TM);
 428
 429     /// getPICBaseSymbol - Return the X86-32 PIC base.
 430     MCSymbol *getPICBaseSymbol(const MachineFunction *MF, MCContext &Ctx) const;
 431
 432     virtual unsigned getJumpTableEncoding() const;
 433
 434     virtual const MCExpr *
 435     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 436                               const MachineBasicBlock *MBB, unsigned uid,
 437                               MCContext &Ctx) const;
 438
 439     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 440     /// jumptable.
 441     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 442                                              SelectionDAG &DAG) const;
 443     virtual const MCExpr *
 444     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 445                                  unsigned JTI, MCContext &Ctx) const;
 446
 447     /// getStackPtrReg - Return the stack pointer register we are using: either
 448     /// ESP or RSP.
 449     unsigned getStackPtrReg() const { return X86StackPtr; }
 450
 451     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 452     /// function arguments in the caller parameter area. For X86, aggregates
 453     /// that contains are placed at 16-byte boundaries while the rest are at
 454     /// 4-byte boundaries.
 455     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 456
 457     /// getOptimalMemOpType - Returns the target specific optimal type for load
 458     /// and store operations as a result of memset, memcpy, and memmove
 459     /// lowering. If DstAlign is zero that means it's safe to destination
 460     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 461     /// means there isn't a need to check it against alignment requirement,
 462     /// probably because the source does not need to be loaded. If
 463     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 464     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 465     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 466     /// constant so it does not need to be loaded.
 467     /// It returns EVT::Other if the type should be determined using generic
 468     /// target-independent logic.
 469     virtual EVT
 470     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 471                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 472                         MachineFunction &MF) const;
 473
 474     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 475     /// unaligned memory accesses. of the specified type.
 476     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 477       return true;
 478     }
 479
 480     /// LowerOperation - Provide custom lowering hooks for some operations.
 481     ///
 482     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 483
 484     /// ReplaceNodeResults - Replace the results of node with an illegal result
 485     /// type with new values built out of custom code.
 486     ///
 487     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 488                                     SelectionDAG &DAG) const;
 489
 490
 491     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 492
 493     /// isTypeDesirableForOp - Return true if the target has native support for
 494     /// the specified value type and it is 'desirable' to use the type for the
 495     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 496     /// instruction encodings are longer and some i16 instructions are slow.
 497     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 498
 499     /// isTypeDesirable - Return true if the target has native support for the
 500     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 501     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 502     /// and some i16 instructions are slow.
 503     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 504
 505     virtual MachineBasicBlock *
 506       EmitInstrWithCustomInserter(MachineInstr *MI,
 507                                   MachineBasicBlock *MBB) const;
 508
 509
 510     /// getTargetNodeName - This method returns the name of a target specific
 511     /// DAG node.
 512     virtual const char *getTargetNodeName(unsigned Opcode) const;
 513
 514     /// getSetCCResultType - Return the ISD::SETCC ValueType
 515     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 516
 517     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 518     /// in Mask are known to be either zero or one and return them in the
 519     /// KnownZero/KnownOne bitsets.
 520     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 521                                                 const APInt &Mask,
 522                                                 APInt &KnownZero,
 523                                                 APInt &KnownOne,
 524                                                 const SelectionDAG &DAG,
 525                                                 unsigned Depth = 0) const;
 526
 527     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 528     // operation that are sign bits.
 529     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 530                                                      unsigned Depth) const;
 531
 532     virtual bool
 533     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 534
 535     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 536
 537     virtual bool ExpandInlineAsm(CallInst *CI) const;
 538
 539     ConstraintType getConstraintType(const std::string &Constraint) const;
 540
 541     /// Examine constraint string and operand type and determine a weight value,
 542     /// where: -1 = invalid match, and 0 = so-so match to 3 = good match.
 543     /// The operand object must already have been set up with the operand type.
 544     virtual int getSingleConstraintMatchWeight(
 545       AsmOperandInfo &info, const char *constraint) const;
 546
 547     std::vector<unsigned>
 548       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 549                                         EVT VT) const;
 550
 551     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 552
 553     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 554     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 555     /// true it means one of the asm constraint of the inline asm instruction
 556     /// being processed is 'm'.
 557     virtual void LowerAsmOperandForConstraint(SDValue Op,
 558                                               char ConstraintLetter,
 559                                               std::vector<SDValue> &Ops,
 560                                               SelectionDAG &DAG) const;
 561
 562     /// getRegForInlineAsmConstraint - Given a physical register constraint
 563     /// (e.g. {edx}), return the register number and the register class for the
 564     /// register.  This should only be used for C_Register constraints.  On
 565     /// error, this returns a register number of 0.
 566     std::pair<unsigned, const TargetRegisterClass*>
 567       getRegForInlineAsmConstraint(const std::string &Constraint,
 568                                    EVT VT) const;
 569
 570     /// isLegalAddressingMode - Return true if the addressing mode represented
 571     /// by AM is legal for this target, for a load/store of the specified type.
 572     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 573
 574     /// isTruncateFree - Return true if it's free to truncate a value of
 575     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 576     /// register EAX to i16 by referencing its sub-register AX.
 577     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 578     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 579
 580     /// isZExtFree - Return true if any actual instruction that defines a
 581     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 582     /// register. This does not necessarily include registers defined in
 583     /// unknown ways, such as incoming arguments, or copies from unknown
 584     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 585     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 586     /// all instructions that define 32-bit values implicit zero-extend the
 587     /// result out to 64 bits.
 588     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 589     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 590
 591     /// isNarrowingProfitable - Return true if it's profitable to narrow
 592     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 593     /// from i32 to i8 but not from i32 to i16.
 594     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 595
 596     /// isFPImmLegal - Returns true if the target can instruction select the
 597     /// specified FP immediate natively. If false, the legalizer will
 598     /// materialize the FP immediate as a load from a constant pool.
 599     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 600
 601     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 602     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 603     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 604     /// values are assumed to be legal.
 605     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 606                                     EVT VT) const;
 607
 608     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 609     /// used by Targets can use this to indicate if there is a suitable
 610     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 611     /// pool entry.
 612     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 613                                         EVT VT) const;
 614
 615     /// ShouldShrinkFPConstant - If true, then instruction selection should
 616     /// seek to shrink the FP constant of the specified type to a smaller type
 617     /// in order to save space and / or reduce runtime.
 618     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 619       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 620       // expensive than a straight movsd. On the other hand, it's important to
 621       // shrink long double fp constant since fldt is very slow.
 622       return !X86ScalarSSEf64 || VT == MVT::f80;
 623     }
 624
 625     const X86Subtarget* getSubtarget() const {
 626       return Subtarget;
 627     }
 628
 629     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 630     /// computed in an SSE register, not on the X87 floating point stack.
 631     bool isScalarFPTypeInSSEReg(EVT VT) const {
 632       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 633       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 634     }
 635
 636     /// createFastISel - This method returns a target specific FastISel object,
 637     /// or null if the target does not support "fast" ISel.
 638     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 639
 640     /// getFunctionAlignment - Return the Log2 alignment of this function.
 641     virtual unsigned getFunctionAlignment(const Function *F) const;
 642
 643     unsigned getRegPressureLimit(const TargetRegisterClass *RC,
 644                                  MachineFunction &MF) const;
 645
 646     /// getStackCookieLocation - Return true if the target stores stack
 647     /// protector cookies at a fixed offset in some non-standard address
 648     /// space, and populates the address space and offset as
 649     /// appropriate.
 650     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 651
 652   protected:
 653     std::pair<const TargetRegisterClass*, uint8_t>
 654     findRepresentativeClass(EVT VT) const;
 655
 656   private:
 657     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 658     /// make the right decision when generating code for different targets.
 659     const X86Subtarget *Subtarget;
 660     const X86RegisterInfo *RegInfo;
 661     const TargetData *TD;
 662
 663     /// X86StackPtr - X86 physical register used as stack ptr.
 664     unsigned X86StackPtr;
 665
 666     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 667     /// floating point ops.
 668     /// When SSE is available, use it for f32 operations.
 669     /// When SSE2 is available, use it for f64 operations.
 670     bool X86ScalarSSEf32;
 671     bool X86ScalarSSEf64;
 672
 673     /// LegalFPImmediates - A list of legal fp immediates.
 674     std::vector<APFloat> LegalFPImmediates;
 675
 676     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 677     /// select the specified FP immediate natively.
 678     void addLegalFPImmediate(const APFloat& Imm) {
 679       LegalFPImmediates.push_back(Imm);
 680     }
 681
 682     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 683                             CallingConv::ID CallConv, bool isVarArg,
 684                             const SmallVectorImpl<ISD::InputArg> &Ins,
 685                             DebugLoc dl, SelectionDAG &DAG,
 686                             SmallVectorImpl<SDValue> &InVals) const;
 687     SDValue LowerMemArgument(SDValue Chain,
 688                              CallingConv::ID CallConv,
 689                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 690                              DebugLoc dl, SelectionDAG &DAG,
 691                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 692                               unsigned i) const;
 693     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 694                              DebugLoc dl, SelectionDAG &DAG,
 695                              const CCValAssign &VA,
 696                              ISD::ArgFlagsTy Flags) const;
 697
 698     // Call lowering helpers.
 699
 700     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 701     /// for tail call optimization. Targets which want to do tail call
 702     /// optimization should implement this function.
 703     bool IsEligibleForTailCallOptimization(SDValue Callee,
 704                                            CallingConv::ID CalleeCC,
 705                                            bool isVarArg,
 706                                            bool isCalleeStructRet,
 707                                            bool isCallerStructRet,
 708                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 709                                     const SmallVectorImpl<SDValue> &OutVals,
 710                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 711                                            SelectionDAG& DAG) const;
 712     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 713     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 714                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 715                                 int FPDiff, DebugLoc dl) const;
 716
 717     CCAssignFn *CCAssignFnForNode(CallingConv::ID CallConv) const;
 718     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 719                                          SelectionDAG &DAG) const;
 720
 721     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 722                                                bool isSigned) const;
 723
 724     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 725                                    SelectionDAG &DAG) const;
 726     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 728     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 729     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 737                                int64_t Offset, SelectionDAG &DAG) const;
 738     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 742     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 743                       SelectionDAG &DAG) const;
 744     SDValue LowerBIT_CONVERT(SDValue op, SelectionDAG &DAG) const;
 745     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 746     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 754     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 755                       DebugLoc dl, SelectionDAG &DAG) const;
 756     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerSHL(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 778
 779     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 783
 784     // Utility functions to help LowerVECTOR_SHUFFLE
 785     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 786
 787     virtual SDValue
 788       LowerFormalArguments(SDValue Chain,
 789                            CallingConv::ID CallConv, bool isVarArg,
 790                            const SmallVectorImpl<ISD::InputArg> &Ins,
 791                            DebugLoc dl, SelectionDAG &DAG,
 792                            SmallVectorImpl<SDValue> &InVals) const;
 793     virtual SDValue
 794       LowerCall(SDValue Chain, SDValue Callee,
 795                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 796                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 797                 const SmallVectorImpl<SDValue> &OutVals,
 798                 const SmallVectorImpl<ISD::InputArg> &Ins,
 799                 DebugLoc dl, SelectionDAG &DAG,
 800                 SmallVectorImpl<SDValue> &InVals) const;
 801
 802     virtual SDValue
 803       LowerReturn(SDValue Chain,
 804                   CallingConv::ID CallConv, bool isVarArg,
 805                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 806                   const SmallVectorImpl<SDValue> &OutVals,
 807                   DebugLoc dl, SelectionDAG &DAG) const;
 808
 809     virtual bool
 810       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 811                      const SmallVectorImpl<ISD::OutputArg> &Outs,
 812                      LLVMContext &Context) const;
 813
 814     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 815                                  SelectionDAG &DAG, unsigned NewOp) const;
 816
 817     /// Utility function to emit string processing sse4.2 instructions
 818     /// that return in xmm0.
 819     /// This takes the instruction to expand, the associated machine basic
 820     /// block, the number of args, and whether or not the second arg is
 821     /// in memory or not.
 822     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 823                                 unsigned argNum, bool inMem) const;
 824
 825     /// Utility function to emit atomic bitwise operations (and, or, xor).
 826     /// It takes the bitwise instruction to expand, the associated machine basic
 827     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 828     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 829                                                     MachineInstr *BInstr,
 830                                                     MachineBasicBlock *BB,
 831                                                     unsigned regOpc,
 832                                                     unsigned immOpc,
 833                                                     unsigned loadOpc,
 834                                                     unsigned cxchgOpc,
 835                                                     unsigned notOpc,
 836                                                     unsigned EAXreg,
 837                                                     TargetRegisterClass *RC,
 838                                                     bool invSrc = false) const;
 839
 840     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 841                                                     MachineInstr *BInstr,
 842                                                     MachineBasicBlock *BB,
 843                                                     unsigned regOpcL,
 844                                                     unsigned regOpcH,
 845                                                     unsigned immOpcL,
 846                                                     unsigned immOpcH,
 847                                                     bool invSrc = false) const;
 848
 849     /// Utility function to emit atomic min and max.  It takes the min/max
 850     /// instruction to expand, the associated basic block, and the associated
 851     /// cmov opcode for moving the min or max value.
 852     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 853                                                           MachineBasicBlock *BB,
 854                                                         unsigned cmovOpc) const;
 855
 856     /// Utility function to emit the xmm reg save portion of va_start.
 857     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 858                                                    MachineInstr *BInstr,
 859                                                    MachineBasicBlock *BB) const;
 860
 861     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 862                                          MachineBasicBlock *BB) const;
 863
 864     MachineBasicBlock *EmitLoweredMingwAlloca(MachineInstr *MI,
 865                                               MachineBasicBlock *BB) const;
 866
 867     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 868                                           MachineBasicBlock *BB) const;
 869
 870     /// Emit nodes that will be selected as "test Op0,Op0", or something
 871     /// equivalent, for use with the given x86 condition code.
 872     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 873
 874     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 875     /// equivalent, for use with the given x86 condition code.
 876     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 877                     SelectionDAG &DAG) const;
 878   };
 879
 880   namespace X86 {
 881     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 882   }
 883 }
 884
 885 #endif    // X86ISELLOWERING_H