lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGNB/W/D - Copy integer sign.
 176       PSIGNB, PSIGNW, PSIGND,
 177
 178       /// BLENDVXX family of opcodes
 179       PBLENDVB,
 180       BLENDVPD,
 181       BLENDVPS,
 182
 183       /// FMAX, FMIN - Floating point max and min.
 184       ///
 185       FMAX, FMIN,
 186
 187       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 188       /// approximation.  Note that these typically require refinement
 189       /// in order to obtain suitable precision.
 190       FRSQRT, FRCP,
 191
 192       // TLSADDR - Thread Local Storage.
 193       TLSADDR,
 194
 195       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 196       // thunk at the address from an earlier relocation.
 197       TLSCALL,
 198
 199       // EH_RETURN - Exception Handling helpers.
 200       EH_RETURN,
 201
 202       /// TC_RETURN - Tail call return.
 203       ///   operand #0 chain
 204       ///   operand #1 callee (register or absolute)
 205       ///   operand #2 stack adjustment
 206       ///   operand #3 optional in flag
 207       TC_RETURN,
 208
 209       // VZEXT_MOVL - Vector move low and zero extend.
 210       VZEXT_MOVL,
 211
 212       // VSHL, VSRL - Vector logical left / right shift.
 213       VSHL, VSRL,
 214
 215       // CMPPD, CMPPS - Vector double/float comparison.
 216       // CMPPD, CMPPS - Vector double/float comparison.
 217       CMPPD, CMPPS,
 218
 219       // PCMP* - Vector integer comparisons.
 220       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 221       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 222
 223       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 224       ADD, SUB, ADC, SBB, SMUL,
 225       INC, DEC, OR, XOR, AND,
 226
 227       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 228
 229       // MUL_IMM - X86 specific multiply by immediate.
 230       MUL_IMM,
 231
 232       // PTEST - Vector bitwise comparisons
 233       PTEST,
 234
 235       // TESTP - Vector packed fp sign bitwise comparisons
 236       TESTP,
 237
 238       // Several flavors of instructions with vector shuffle behaviors.
 239       PALIGN,
 240       PSHUFD,
 241       PSHUFHW,
 242       PSHUFLW,
 243       PSHUFHW_LD,
 244       PSHUFLW_LD,
 245       SHUFPD,
 246       SHUFPS,
 247       MOVDDUP,
 248       MOVSHDUP,
 249       MOVSLDUP,
 250       MOVSHDUP_LD,
 251       MOVSLDUP_LD,
 252       MOVLHPS,
 253       MOVLHPD,
 254       MOVHLPS,
 255       MOVHLPD,
 256       MOVLPS,
 257       MOVLPD,
 258       MOVSD,
 259       MOVSS,
 260       UNPCKLPS,
 261       UNPCKLPD,
 262       VUNPCKLPSY,
 263       VUNPCKLPDY,
 264       UNPCKHPS,
 265       UNPCKHPD,
 266       VUNPCKHPSY,
 267       VUNPCKHPDY,
 268       PUNPCKLBW,
 269       PUNPCKLWD,
 270       PUNPCKLDQ,
 271       PUNPCKLQDQ,
 272       PUNPCKHBW,
 273       PUNPCKHWD,
 274       PUNPCKHDQ,
 275       PUNPCKHQDQ,
 276       VPERMILPS,
 277       VPERMILPSY,
 278       VPERMILPD,
 279       VPERMILPDY,
 280       VPERM2F128,
 281       VBROADCAST,
 282
 283       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 284       // according to %al. An operator is needed so that this can be expanded
 285       // with control flow.
 286       VASTART_SAVE_XMM_REGS,
 287
 288       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 289       WIN_ALLOCA,
 290
 291       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 292       // segmented stacks. Check if the current stacklet has enough space, and
 293       // falls back to heap allocation if not.
 294       SEG_ALLOCA,
 295
 296       // Memory barrier
 297       MEMBARRIER,
 298       MFENCE,
 299       SFENCE,
 300       LFENCE,
 301
 302       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 303       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 304       // Atomic 64-bit binary operations.
 305       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 306       ATOMSUB64_DAG,
 307       ATOMOR64_DAG,
 308       ATOMXOR64_DAG,
 309       ATOMAND64_DAG,
 310       ATOMNAND64_DAG,
 311       ATOMSWAP64_DAG,
 312
 313       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 314       LCMPXCHG_DAG,
 315       LCMPXCHG8_DAG,
 316       LCMPXCHG16_DAG,
 317
 318       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 319       VZEXT_LOAD,
 320
 321       // FNSTCW16m - Store FP control world into i16 memory.
 322       FNSTCW16m,
 323
 324       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 325       /// integer destination in memory and a FP reg source.  This corresponds
 326       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 327       /// has two inputs (token chain and address) and two outputs (int value
 328       /// and token chain).
 329       FP_TO_INT16_IN_MEM,
 330       FP_TO_INT32_IN_MEM,
 331       FP_TO_INT64_IN_MEM,
 332
 333       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 334       /// integer source in memory and FP reg result.  This corresponds to the
 335       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 336       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 337       /// also produces a flag).
 338       FILD,
 339       FILD_FLAG,
 340
 341       /// FLD - This instruction implements an extending load to FP stack slots.
 342       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 343       /// operand, ptr to load from, and a ValueType node indicating the type
 344       /// to load to.
 345       FLD,
 346
 347       /// FST - This instruction implements a truncating store to FP stack
 348       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 349       /// chain operand, value to store, address, and a ValueType to store it
 350       /// as.
 351       FST,
 352
 353       /// VAARG_64 - This instruction grabs the address of the next argument
 354       /// from a va_list. (reads and modifies the va_list in memory)
 355       VAARG_64
 356
 357       // WARNING: Do not add anything in the end unless you want the node to
 358       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 359       // thought as target memory ops!
 360     };
 361   }
 362
 363   /// Define some predicates that are used for node matching.
 364   namespace X86 {
 365     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 366     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 367     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 368
 369     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 370     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 371     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 372
 373     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 374     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 375     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 376
 377     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 378     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 379     bool isSHUFPMask(ShuffleVectorSDNode *N);
 380
 381     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 382     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 383     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 384
 385     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 386     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 387     /// <2, 3, 2, 3>
 388     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 389
 390     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 391     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 392     bool isMOVLPMask(ShuffleVectorSDNode *N);
 393
 394     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 395     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 396     /// as well as MOVLHPS.
 397     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 398
 399     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 400     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 401     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 402
 403     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 404     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 405     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 406
 407     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 408     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 409     /// <0, 0, 1, 1>
 410     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 411
 412     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 413     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 414     /// <2, 2, 3, 3>
 415     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 416
 417     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 418     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 419     /// MOVSD, and MOVD, i.e. setting the lowest element.
 420     bool isMOVLMask(ShuffleVectorSDNode *N);
 421
 422     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 423     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 424     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 425
 426     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 427     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 428     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 429
 430     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 431     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 432     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 433
 434     /// isVEXTRACTF128Index - Return true if the specified
 435     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 436     /// suitable for input to VEXTRACTF128.
 437     bool isVEXTRACTF128Index(SDNode *N);
 438
 439     /// isVINSERTF128Index - Return true if the specified
 440     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 441     /// suitable for input to VINSERTF128.
 442     bool isVINSERTF128Index(SDNode *N);
 443
 444     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 445     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 446     /// instructions.
 447     unsigned getShuffleSHUFImmediate(SDNode *N);
 448
 449     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 450     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 451     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 452
 453     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 454     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 455     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 456
 457     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 458     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 459     unsigned getShufflePALIGNRImmediate(SDNode *N);
 460
 461     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 462     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 463     /// with VEXTRACTF128 instructions.
 464     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 465
 466     /// getInsertVINSERTF128Immediate - Return the appropriate
 467     /// immediate to insert at the specified INSERT_SUBVECTOR index
 468     /// with VINSERTF128 instructions.
 469     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 470
 471     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 472     /// constant +0.0.
 473     bool isZeroNode(SDValue Elt);
 474
 475     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 476     /// fit into displacement field of the instruction.
 477     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 478                                       bool hasSymbolicDisplacement = true);
 479
 480
 481     /// isCalleePop - Determines whether the callee is required to pop its
 482     /// own arguments. Callee pop is necessary to support tail calls.
 483     bool isCalleePop(CallingConv::ID CallingConv,
 484                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 485   }
 486
 487   //===--------------------------------------------------------------------===//
 488   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 489   class X86TargetLowering : public TargetLowering {
 490   public:
 491     explicit X86TargetLowering(X86TargetMachine &TM);
 492
 493     virtual unsigned getJumpTableEncoding() const;
 494
 495     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 496
 497     virtual const MCExpr *
 498     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 499                               const MachineBasicBlock *MBB, unsigned uid,
 500                               MCContext &Ctx) const;
 501
 502     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 503     /// jumptable.
 504     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 505                                              SelectionDAG &DAG) const;
 506     virtual const MCExpr *
 507     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 508                                  unsigned JTI, MCContext &Ctx) const;
 509
 510     /// getStackPtrReg - Return the stack pointer register we are using: either
 511     /// ESP or RSP.
 512     unsigned getStackPtrReg() const { return X86StackPtr; }
 513
 514     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 515     /// function arguments in the caller parameter area. For X86, aggregates
 516     /// that contains are placed at 16-byte boundaries while the rest are at
 517     /// 4-byte boundaries.
 518     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 519
 520     /// getOptimalMemOpType - Returns the target specific optimal type for load
 521     /// and store operations as a result of memset, memcpy, and memmove
 522     /// lowering. If DstAlign is zero that means it's safe to destination
 523     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 524     /// means there isn't a need to check it against alignment requirement,
 525     /// probably because the source does not need to be loaded. If
 526     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 527     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 528     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 529     /// constant so it does not need to be loaded.
 530     /// It returns EVT::Other if the type should be determined using generic
 531     /// target-independent logic.
 532     virtual EVT
 533     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 534                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 535                         MachineFunction &MF) const;
 536
 537     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 538     /// unaligned memory accesses. of the specified type.
 539     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 540       return true;
 541     }
 542
 543     /// LowerOperation - Provide custom lowering hooks for some operations.
 544     ///
 545     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 546
 547     /// ReplaceNodeResults - Replace the results of node with an illegal result
 548     /// type with new values built out of custom code.
 549     ///
 550     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 551                                     SelectionDAG &DAG) const;
 552
 553
 554     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 555
 556     /// isTypeDesirableForOp - Return true if the target has native support for
 557     /// the specified value type and it is 'desirable' to use the type for the
 558     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 559     /// instruction encodings are longer and some i16 instructions are slow.
 560     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 561
 562     /// isTypeDesirable - Return true if the target has native support for the
 563     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 564     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 565     /// and some i16 instructions are slow.
 566     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 567
 568     virtual MachineBasicBlock *
 569       EmitInstrWithCustomInserter(MachineInstr *MI,
 570                                   MachineBasicBlock *MBB) const;
 571
 572
 573     /// getTargetNodeName - This method returns the name of a target specific
 574     /// DAG node.
 575     virtual const char *getTargetNodeName(unsigned Opcode) const;
 576
 577     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 578     virtual EVT getSetCCResultType(EVT VT) const;
 579
 580     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 581     /// in Mask are known to be either zero or one and return them in the
 582     /// KnownZero/KnownOne bitsets.
 583     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 584                                                 const APInt &Mask,
 585                                                 APInt &KnownZero,
 586                                                 APInt &KnownOne,
 587                                                 const SelectionDAG &DAG,
 588                                                 unsigned Depth = 0) const;
 589
 590     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 591     // operation that are sign bits.
 592     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 593                                                      unsigned Depth) const;
 594
 595     virtual bool
 596     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 597
 598     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 599
 600     virtual bool ExpandInlineAsm(CallInst *CI) const;
 601
 602     ConstraintType getConstraintType(const std::string &Constraint) const;
 603
 604     /// Examine constraint string and operand type and determine a weight value.
 605     /// The operand object must already have been set up with the operand type.
 606     virtual ConstraintWeight getSingleConstraintMatchWeight(
 607       AsmOperandInfo &info, const char *constraint) const;
 608
 609     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 610
 611     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 612     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 613     /// true it means one of the asm constraint of the inline asm instruction
 614     /// being processed is 'm'.
 615     virtual void LowerAsmOperandForConstraint(SDValue Op,
 616                                               std::string &Constraint,
 617                                               std::vector<SDValue> &Ops,
 618                                               SelectionDAG &DAG) const;
 619
 620     /// getRegForInlineAsmConstraint - Given a physical register constraint
 621     /// (e.g. {edx}), return the register number and the register class for the
 622     /// register.  This should only be used for C_Register constraints.  On
 623     /// error, this returns a register number of 0.
 624     std::pair<unsigned, const TargetRegisterClass*>
 625       getRegForInlineAsmConstraint(const std::string &Constraint,
 626                                    EVT VT) const;
 627
 628     /// isLegalAddressingMode - Return true if the addressing mode represented
 629     /// by AM is legal for this target, for a load/store of the specified type.
 630     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 631
 632     /// isTruncateFree - Return true if it's free to truncate a value of
 633     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 634     /// register EAX to i16 by referencing its sub-register AX.
 635     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 636     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 637
 638     /// isZExtFree - Return true if any actual instruction that defines a
 639     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 640     /// register. This does not necessarily include registers defined in
 641     /// unknown ways, such as incoming arguments, or copies from unknown
 642     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 643     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 644     /// all instructions that define 32-bit values implicit zero-extend the
 645     /// result out to 64 bits.
 646     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 647     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 648
 649     /// isNarrowingProfitable - Return true if it's profitable to narrow
 650     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 651     /// from i32 to i8 but not from i32 to i16.
 652     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 653
 654     /// isFPImmLegal - Returns true if the target can instruction select the
 655     /// specified FP immediate natively. If false, the legalizer will
 656     /// materialize the FP immediate as a load from a constant pool.
 657     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 658
 659     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 660     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 661     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 662     /// values are assumed to be legal.
 663     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 664                                     EVT VT) const;
 665
 666     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 667     /// used by Targets can use this to indicate if there is a suitable
 668     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 669     /// pool entry.
 670     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 671                                         EVT VT) const;
 672
 673     /// ShouldShrinkFPConstant - If true, then instruction selection should
 674     /// seek to shrink the FP constant of the specified type to a smaller type
 675     /// in order to save space and / or reduce runtime.
 676     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 677       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 678       // expensive than a straight movsd. On the other hand, it's important to
 679       // shrink long double fp constant since fldt is very slow.
 680       return !X86ScalarSSEf64 || VT == MVT::f80;
 681     }
 682
 683     const X86Subtarget* getSubtarget() const {
 684       return Subtarget;
 685     }
 686
 687     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 688     /// computed in an SSE register, not on the X87 floating point stack.
 689     bool isScalarFPTypeInSSEReg(EVT VT) const {
 690       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 691       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 692     }
 693
 694     /// createFastISel - This method returns a target specific FastISel object,
 695     /// or null if the target does not support "fast" ISel.
 696     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 697
 698     /// getStackCookieLocation - Return true if the target stores stack
 699     /// protector cookies at a fixed offset in some non-standard address
 700     /// space, and populates the address space and offset as
 701     /// appropriate.
 702     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 703
 704     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 705                       SelectionDAG &DAG) const;
 706
 707   protected:
 708     std::pair<const TargetRegisterClass*, uint8_t>
 709     findRepresentativeClass(EVT VT) const;
 710
 711   private:
 712     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 713     /// make the right decision when generating code for different targets.
 714     const X86Subtarget *Subtarget;
 715     const X86RegisterInfo *RegInfo;
 716     const TargetData *TD;
 717
 718     /// X86StackPtr - X86 physical register used as stack ptr.
 719     unsigned X86StackPtr;
 720
 721     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 722     /// floating point ops.
 723     /// When SSE is available, use it for f32 operations.
 724     /// When SSE2 is available, use it for f64 operations.
 725     bool X86ScalarSSEf32;
 726     bool X86ScalarSSEf64;
 727
 728     /// LegalFPImmediates - A list of legal fp immediates.
 729     std::vector<APFloat> LegalFPImmediates;
 730
 731     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 732     /// select the specified FP immediate natively.
 733     void addLegalFPImmediate(const APFloat& Imm) {
 734       LegalFPImmediates.push_back(Imm);
 735     }
 736
 737     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 738                             CallingConv::ID CallConv, bool isVarArg,
 739                             const SmallVectorImpl<ISD::InputArg> &Ins,
 740                             DebugLoc dl, SelectionDAG &DAG,
 741                             SmallVectorImpl<SDValue> &InVals) const;
 742     SDValue LowerMemArgument(SDValue Chain,
 743                              CallingConv::ID CallConv,
 744                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 745                              DebugLoc dl, SelectionDAG &DAG,
 746                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 747                               unsigned i) const;
 748     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 749                              DebugLoc dl, SelectionDAG &DAG,
 750                              const CCValAssign &VA,
 751                              ISD::ArgFlagsTy Flags) const;
 752
 753     // Call lowering helpers.
 754
 755     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 756     /// for tail call optimization. Targets which want to do tail call
 757     /// optimization should implement this function.
 758     bool IsEligibleForTailCallOptimization(SDValue Callee,
 759                                            CallingConv::ID CalleeCC,
 760                                            bool isVarArg,
 761                                            bool isCalleeStructRet,
 762                                            bool isCallerStructRet,
 763                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 764                                     const SmallVectorImpl<SDValue> &OutVals,
 765                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 766                                            SelectionDAG& DAG) const;
 767     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 768     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 769                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 770                                 int FPDiff, DebugLoc dl) const;
 771
 772     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 773                                          SelectionDAG &DAG) const;
 774
 775     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 776                                                bool isSigned) const;
 777
 778     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 779                                    SelectionDAG &DAG) const;
 780     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 793                                int64_t Offset, SelectionDAG &DAG) const;
 794     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 799     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 810                       DebugLoc dl, SelectionDAG &DAG) const;
 811     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 837
 838     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 839     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 840     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 841     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 844
 845     // Utility functions to help LowerVECTOR_SHUFFLE
 846     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 847
 848     virtual SDValue
 849       LowerFormalArguments(SDValue Chain,
 850                            CallingConv::ID CallConv, bool isVarArg,
 851                            const SmallVectorImpl<ISD::InputArg> &Ins,
 852                            DebugLoc dl, SelectionDAG &DAG,
 853                            SmallVectorImpl<SDValue> &InVals) const;
 854     virtual SDValue
 855       LowerCall(SDValue Chain, SDValue Callee,
 856                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 857                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 858                 const SmallVectorImpl<SDValue> &OutVals,
 859                 const SmallVectorImpl<ISD::InputArg> &Ins,
 860                 DebugLoc dl, SelectionDAG &DAG,
 861                 SmallVectorImpl<SDValue> &InVals) const;
 862
 863     virtual SDValue
 864       LowerReturn(SDValue Chain,
 865                   CallingConv::ID CallConv, bool isVarArg,
 866                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 867                   const SmallVectorImpl<SDValue> &OutVals,
 868                   DebugLoc dl, SelectionDAG &DAG) const;
 869
 870     virtual bool isUsedByReturnOnly(SDNode *N) const;
 871
 872     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 873
 874     virtual EVT
 875     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 876                              ISD::NodeType ExtendKind) const;
 877
 878     virtual bool
 879     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 880                    bool isVarArg,
 881                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 882                    LLVMContext &Context) const;
 883
 884     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 885                                  SelectionDAG &DAG, unsigned NewOp) const;
 886
 887     /// Utility function to emit string processing sse4.2 instructions
 888     /// that return in xmm0.
 889     /// This takes the instruction to expand, the associated machine basic
 890     /// block, the number of args, and whether or not the second arg is
 891     /// in memory or not.
 892     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 893                                 unsigned argNum, bool inMem) const;
 894
 895     /// Utility functions to emit monitor and mwait instructions. These
 896     /// need to make sure that the arguments to the intrinsic are in the
 897     /// correct registers.
 898     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 899                                    MachineBasicBlock *BB) const;
 900     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 901
 902     /// Utility function to emit atomic bitwise operations (and, or, xor).
 903     /// It takes the bitwise instruction to expand, the associated machine basic
 904     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 905     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 906                                                     MachineInstr *BInstr,
 907                                                     MachineBasicBlock *BB,
 908                                                     unsigned regOpc,
 909                                                     unsigned immOpc,
 910                                                     unsigned loadOpc,
 911                                                     unsigned cxchgOpc,
 912                                                     unsigned notOpc,
 913                                                     unsigned EAXreg,
 914                                                     TargetRegisterClass *RC,
 915                                                     bool invSrc = false) const;
 916
 917     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 918                                                     MachineInstr *BInstr,
 919                                                     MachineBasicBlock *BB,
 920                                                     unsigned regOpcL,
 921                                                     unsigned regOpcH,
 922                                                     unsigned immOpcL,
 923                                                     unsigned immOpcH,
 924                                                     bool invSrc = false) const;
 925
 926     /// Utility function to emit atomic min and max.  It takes the min/max
 927     /// instruction to expand, the associated basic block, and the associated
 928     /// cmov opcode for moving the min or max value.
 929     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 930                                                           MachineBasicBlock *BB,
 931                                                         unsigned cmovOpc) const;
 932
 933     // Utility function to emit the low-level va_arg code for X86-64.
 934     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 935                        MachineInstr *MI,
 936                        MachineBasicBlock *MBB) const;
 937
 938     /// Utility function to emit the xmm reg save portion of va_start.
 939     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 940                                                    MachineInstr *BInstr,
 941                                                    MachineBasicBlock *BB) const;
 942
 943     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 944                                          MachineBasicBlock *BB) const;
 945
 946     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 947                                               MachineBasicBlock *BB) const;
 948
 949     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 950                                             MachineBasicBlock *BB,
 951                                             bool Is64Bit) const;
 952
 953     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 954                                           MachineBasicBlock *BB) const;
 955
 956     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 957                                           MachineBasicBlock *BB) const;
 958
 959     /// Emit nodes that will be selected as "test Op0,Op0", or something
 960     /// equivalent, for use with the given x86 condition code.
 961     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 962
 963     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 964     /// equivalent, for use with the given x86 condition code.
 965     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 966                     SelectionDAG &DAG) const;
 967   };
 968
 969   namespace X86 {
 970     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 971   }
 972 }
 973
 974 #endif    // X86ISELLOWERING_H