lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  16 #define LLVM_LIB_TARGET_X86_X86ISELLOWERING_H
  17
  18 #include "llvm/CodeGen/CallingConvLower.h"
  19 #include "llvm/CodeGen/SelectionDAG.h"
  20 #include "llvm/Target/TargetLowering.h"
  21 #include "llvm/Target/TargetOptions.h"
  22
  23 namespace llvm {
  24   class X86Subtarget;
  25   class X86TargetMachine;
  26
  27   namespace X86ISD {
  28     // X86 Specific DAG Nodes
  29     enum NodeType {
  30       // Start the numbering where the builtin ops leave off.
  31       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  32
  33       /// BSF - Bit scan forward.
  34       /// BSR - Bit scan reverse.
  35       BSF,
  36       BSR,
  37
  38       /// SHLD, SHRD - Double shift instructions. These correspond to
  39       /// X86::SHLDxx and X86::SHRDxx instructions.
  40       SHLD,
  41       SHRD,
  42
  43       /// FAND - Bitwise logical AND of floating point values. This corresponds
  44       /// to X86::ANDPS or X86::ANDPD.
  45       FAND,
  46
  47       /// FOR - Bitwise logical OR of floating point values. This corresponds
  48       /// to X86::ORPS or X86::ORPD.
  49       FOR,
  50
  51       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  52       /// to X86::XORPS or X86::XORPD.
  53       FXOR,
  54
  55       /// FANDN - Bitwise logical ANDNOT of floating point values. This
  56       /// corresponds to X86::ANDNPS or X86::ANDNPD.
  57       FANDN,
  58
  59       /// FSRL - Bitwise logical right shift of floating point values. These
  60       /// corresponds to X86::PSRLDQ.
  61       FSRL,
  62
  63       /// CALL - These operations represent an abstract X86 call
  64       /// instruction, which includes a bunch of information.  In particular the
  65       /// operands of these node are:
  66       ///
  67       ///     #0 - The incoming token chain
  68       ///     #1 - The callee
  69       ///     #2 - The number of arg bytes the caller pushes on the stack.
  70       ///     #3 - The number of arg bytes the callee pops off the stack.
  71       ///     #4 - The value to pass in AL/AX/EAX (optional)
  72       ///     #5 - The value to pass in DL/DX/EDX (optional)
  73       ///
  74       /// The result values of these nodes are:
  75       ///
  76       ///     #0 - The outgoing token chain
  77       ///     #1 - The first register result value (optional)
  78       ///     #2 - The second register result value (optional)
  79       ///
  80       CALL,
  81
  82       /// RDTSC_DAG - This operation implements the lowering for
  83       /// readcyclecounter
  84       RDTSC_DAG,
  85
  86       /// X86 Read Time-Stamp Counter and Processor ID.
  87       RDTSCP_DAG,
  88
  89       /// X86 Read Performance Monitoring Counters.
  90       RDPMC_DAG,
  91
  92       /// X86 compare and logical compare instructions.
  93       CMP, COMI, UCOMI,
  94
  95       /// X86 bit-test instructions.
  96       BT,
  97
  98       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  99       /// operand, usually produced by a CMP instruction.
 100       SETCC,
 101
 102       /// X86 Select
 103       SELECT,
 104
 105       // Same as SETCC except it's materialized with a sbb and the value is all
 106       // one's or all zero's.
 107       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
 108
 109       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
 110       /// Operands are two FP values to compare; result is a mask of
 111       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 112       FSETCC,
 113
 114       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 115       /// result in an integer GPR.  Needs masking for scalar result.
 116       FGETSIGNx86,
 117
 118       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 119       /// to select from. Operand 2 is the condition code, and operand 3 is the
 120       /// flag operand produced by a CMP or TEST instruction. It also writes a
 121       /// flag result.
 122       CMOV,
 123
 124       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 125       /// is the block to branch if condition is true, operand 2 is the
 126       /// condition code, and operand 3 is the flag operand produced by a CMP
 127       /// or TEST instruction.
 128       BRCOND,
 129
 130       /// Return with a flag operand. Operand 0 is the chain operand, operand
 131       /// 1 is the number of bytes of stack to pop.
 132       RET_FLAG,
 133
 134       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 135       REP_STOS,
 136
 137       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 138       REP_MOVS,
 139
 140       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 141       /// at function entry, used for PIC code.
 142       GlobalBaseReg,
 143
 144       /// Wrapper - A wrapper node for TargetConstantPool,
 145       /// TargetExternalSymbol, and TargetGlobalAddress.
 146       Wrapper,
 147
 148       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 149       /// relative displacements.
 150       WrapperRIP,
 151
 152       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 153       /// to an MMX vector.  If you think this is too close to the previous
 154       /// mnemonic, so do I; blame Intel.
 155       MOVDQ2Q,
 156
 157       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 158       /// vector to a GPR.
 159       MMX_MOVD2W,
 160
 161       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 162       /// i32, corresponds to X86::PEXTRB.
 163       PEXTRB,
 164
 165       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRW.
 167       PEXTRW,
 168
 169       /// INSERTPS - Insert any element of a 4 x float vector into any element
 170       /// of a destination 4 x floatvector.
 171       INSERTPS,
 172
 173       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 174       /// corresponds to X86::PINSRB.
 175       PINSRB,
 176
 177       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRW.
 179       PINSRW, MMX_PINSRW,
 180
 181       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 182       PSHUFB,
 183
 184       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 185       ANDNP,
 186
 187       /// PSIGN - Copy integer sign.
 188       PSIGN,
 189
 190       /// BLENDI - Blend where the selector is an immediate.
 191       BLENDI,
 192
 193       /// SHRUNKBLEND - Blend where the condition has been shrunk.
 194       /// This is used to emphasize that the condition mask is
 195       /// no more valid for generic VSELECT optimizations.
 196       SHRUNKBLEND,
 197
 198       /// ADDSUB - Combined add and sub on an FP vector.
 199       ADDSUB,
 200
 201       // SUBUS - Integer sub with unsigned saturation.
 202       SUBUS,
 203
 204       /// HADD - Integer horizontal add.
 205       HADD,
 206
 207       /// HSUB - Integer horizontal sub.
 208       HSUB,
 209
 210       /// FHADD - Floating point horizontal add.
 211       FHADD,
 212
 213       /// FHSUB - Floating point horizontal sub.
 214       FHSUB,
 215
 216       /// UMAX, UMIN - Unsigned integer max and min.
 217       UMAX, UMIN,
 218
 219       /// SMAX, SMIN - Signed integer max and min.
 220       SMAX, SMIN,
 221
 222       /// FMAX, FMIN - Floating point max and min.
 223       ///
 224       FMAX, FMIN,
 225
 226       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 227       FMAXC, FMINC,
 228
 229       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 230       /// approximation.  Note that these typically require refinement
 231       /// in order to obtain suitable precision.
 232       FRSQRT, FRCP,
 233
 234       // TLSADDR - Thread Local Storage.
 235       TLSADDR,
 236
 237       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 238       // of the TLS block for the current module.
 239       TLSBASEADDR,
 240
 241       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 242       // thunk at the address from an earlier relocation.
 243       TLSCALL,
 244
 245       // EH_RETURN - Exception Handling helpers.
 246       EH_RETURN,
 247
 248       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 249       EH_SJLJ_SETJMP,
 250
 251       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 252       EH_SJLJ_LONGJMP,
 253
 254       /// TC_RETURN - Tail call return. See X86TargetLowering::LowerCall for
 255       /// the list of operands.
 256       TC_RETURN,
 257
 258       // VZEXT_MOVL - Vector move to low scalar and zero higher vector elements.
 259       VZEXT_MOVL,
 260
 261       // VZEXT - Vector integer zero-extend.
 262       VZEXT,
 263
 264       // VSEXT - Vector integer signed-extend.
 265       VSEXT,
 266
 267       // VTRUNC - Vector integer truncate.
 268       VTRUNC,
 269
 270       // VTRUNC - Vector integer truncate with mask.
 271       VTRUNCM,
 272
 273       // VFPEXT - Vector FP extend.
 274       VFPEXT,
 275
 276       // VFPROUND - Vector FP round.
 277       VFPROUND,
 278
 279       // VSHL, VSRL - 128-bit vector logical left / right shift
 280       VSHLDQ, VSRLDQ,
 281
 282       // VSHL, VSRL, VSRA - Vector shift elements
 283       VSHL, VSRL, VSRA,
 284
 285       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 286       VSHLI, VSRLI, VSRAI,
 287
 288       // CMPP - Vector packed double/float comparison.
 289       CMPP,
 290
 291       // PCMP* - Vector integer comparisons.
 292       PCMPEQ, PCMPGT,
 293       // PCMP*M - Vector integer comparisons, the result is in a mask vector.
 294       PCMPEQM, PCMPGTM,
 295
 296       /// CMPM, CMPMU - Vector comparison generating mask bits for fp and
 297       /// integer signed and unsigned data types.
 298       CMPM,
 299       CMPMU,
 300
 301       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 302       ADD, SUB, ADC, SBB, SMUL,
 303       INC, DEC, OR, XOR, AND,
 304
 305       BEXTR,  // BEXTR - Bit field extract
 306
 307       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 308
 309       // 8-bit SMUL/UMUL - AX, FLAGS = smul8/umul8 AL, RHS
 310       SMUL8, UMUL8,
 311
 312       // 8-bit divrem that zero-extend the high result (AH).
 313       UDIVREM8_ZEXT_HREG,
 314       SDIVREM8_SEXT_HREG,
 315
 316       // MUL_IMM - X86 specific multiply by immediate.
 317       MUL_IMM,
 318
 319       // PTEST - Vector bitwise comparisons.
 320       PTEST,
 321
 322       // TESTP - Vector packed fp sign bitwise comparisons.
 323       TESTP,
 324
 325       // TESTM, TESTNM - Vector "test" in AVX-512, the result is in a mask vector.
 326       TESTM,
 327       TESTNM,
 328
 329       // OR/AND test for masks
 330       KORTEST,
 331
 332       // Several flavors of instructions with vector shuffle behaviors.
 333       PACKSS,
 334       PACKUS,
 335       // Intra-lane alignr
 336       PALIGNR,
 337       // AVX512 inter-lane alignr
 338       VALIGN,
 339       PSHUFD,
 340       PSHUFHW,
 341       PSHUFLW,
 342       SHUFP,
 343       MOVDDUP,
 344       MOVSHDUP,
 345       MOVSLDUP,
 346       MOVLHPS,
 347       MOVLHPD,
 348       MOVHLPS,
 349       MOVLPS,
 350       MOVLPD,
 351       MOVSD,
 352       MOVSS,
 353       UNPCKL,
 354       UNPCKH,
 355       VPERMILPV,
 356       VPERMILPI,
 357       VPERMV,
 358       VPERMV3,
 359       VPERMIV3,
 360       VPERMI,
 361       VPERM2X128,
 362       VBROADCAST,
 363       // masked broadcast
 364       VBROADCASTM,
 365       // Insert/Extract vector element
 366       VINSERT,
 367       VEXTRACT,
 368
 369       // Vector multiply packed unsigned doubleword integers
 370       PMULUDQ,
 371       // Vector multiply packed signed doubleword integers
 372       PMULDQ,
 373
 374       // FMA nodes
 375       FMADD,
 376       FNMADD,
 377       FMSUB,
 378       FNMSUB,
 379       FMADDSUB,
 380       FMSUBADD,
 381       // FMA with rounding mode
 382       FMADD_RND,
 383       FNMADD_RND,
 384       FMSUB_RND,
 385       FNMSUB_RND,
 386       FMADDSUB_RND,
 387       FMSUBADD_RND,
 388
 389       // Compress and expand
 390       COMPRESS,
 391       EXPAND,
 392
 393       // Save xmm argument registers to the stack, according to %al. An operator
 394       // is needed so that this can be expanded with control flow.
 395       VASTART_SAVE_XMM_REGS,
 396
 397       // Windows's _chkstk call to do stack probing.
 398       WIN_ALLOCA,
 399
 400       // For allocating variable amounts of stack space when using
 401       // segmented stacks. Check if the current stacklet has enough space, and
 402       // falls back to heap allocation if not.
 403       SEG_ALLOCA,
 404
 405       // Windows's _ftol2 runtime routine to do fptoui.
 406       WIN_FTOL,
 407
 408       // Memory barrier
 409       MEMBARRIER,
 410       MFENCE,
 411       SFENCE,
 412       LFENCE,
 413
 414       // Store FP status word into i16 register.
 415       FNSTSW16r,
 416
 417       // Store contents of %ah into %eflags.
 418       SAHF,
 419
 420       // Get a random integer and indicate whether it is valid in CF.
 421       RDRAND,
 422
 423       // Get a NIST SP800-90B & C compliant random integer and
 424       // indicate whether it is valid in CF.
 425       RDSEED,
 426
 427       PCMPISTRI,
 428       PCMPESTRI,
 429
 430       // Test if in transactional execution.
 431       XTEST,
 432
 433       // ERI instructions
 434       RSQRT28, RCP28, EXP2,
 435
 436       // Compare and swap.
 437       LCMPXCHG_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 438       LCMPXCHG8_DAG,
 439       LCMPXCHG16_DAG,
 440
 441       // Load, scalar_to_vector, and zero extend.
 442       VZEXT_LOAD,
 443
 444       // Store FP control world into i16 memory.
 445       FNSTCW16m,
 446
 447       /// This instruction implements FP_TO_SINT with the
 448       /// integer destination in memory and a FP reg source.  This corresponds
 449       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 450       /// has two inputs (token chain and address) and two outputs (int value
 451       /// and token chain).
 452       FP_TO_INT16_IN_MEM,
 453       FP_TO_INT32_IN_MEM,
 454       FP_TO_INT64_IN_MEM,
 455
 456       /// This instruction implements SINT_TO_FP with the
 457       /// integer source in memory and FP reg result.  This corresponds to the
 458       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 459       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 460       /// also produces a flag).
 461       FILD,
 462       FILD_FLAG,
 463
 464       /// This instruction implements an extending load to FP stack slots.
 465       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 466       /// operand, ptr to load from, and a ValueType node indicating the type
 467       /// to load to.
 468       FLD,
 469
 470       /// This instruction implements a truncating store to FP stack
 471       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 472       /// chain operand, value to store, address, and a ValueType to store it
 473       /// as.
 474       FST,
 475
 476       /// This instruction grabs the address of the next argument
 477       /// from a va_list. (reads and modifies the va_list in memory)
 478       VAARG_64
 479
 480       // WARNING: Do not add anything in the end unless you want the node to
 481       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 482       // thought as target memory ops!
 483     };
 484   }
 485
 486   /// Define some predicates that are used for node matching.
 487   namespace X86 {
 488     /// Return true if the specified
 489     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 490     /// suitable for input to VEXTRACTF128, VEXTRACTI128 instructions.
 491     bool isVEXTRACT128Index(SDNode *N);
 492
 493     /// Return true if the specified
 494     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 495     /// suitable for input to VINSERTF128, VINSERTI128 instructions.
 496     bool isVINSERT128Index(SDNode *N);
 497
 498     /// Return true if the specified
 499     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 500     /// suitable for input to VEXTRACTF64X4, VEXTRACTI64X4 instructions.
 501     bool isVEXTRACT256Index(SDNode *N);
 502
 503     /// Return true if the specified
 504     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 505     /// suitable for input to VINSERTF64X4, VINSERTI64X4 instructions.
 506     bool isVINSERT256Index(SDNode *N);
 507
 508     /// Return the appropriate
 509     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 510     /// with VEXTRACTF128, VEXTRACTI128 instructions.
 511     unsigned getExtractVEXTRACT128Immediate(SDNode *N);
 512
 513     /// Return the appropriate
 514     /// immediate to insert at the specified INSERT_SUBVECTOR index
 515     /// with VINSERTF128, VINSERT128 instructions.
 516     unsigned getInsertVINSERT128Immediate(SDNode *N);
 517
 518     /// Return the appropriate
 519     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 520     /// with VEXTRACTF64X4, VEXTRACTI64x4 instructions.
 521     unsigned getExtractVEXTRACT256Immediate(SDNode *N);
 522
 523     /// Return the appropriate
 524     /// immediate to insert at the specified INSERT_SUBVECTOR index
 525     /// with VINSERTF64x4, VINSERTI64x4 instructions.
 526     unsigned getInsertVINSERT256Immediate(SDNode *N);
 527
 528     /// Returns true if Elt is a constant zero or floating point constant +0.0.
 529     bool isZeroNode(SDValue Elt);
 530
 531     /// Returns true of the given offset can be
 532     /// fit into displacement field of the instruction.
 533     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 534                                       bool hasSymbolicDisplacement = true);
 535
 536
 537     /// Determines whether the callee is required to pop its
 538     /// own arguments. Callee pop is necessary to support tail calls.
 539     bool isCalleePop(CallingConv::ID CallingConv,
 540                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 541
 542     /// AVX512 static rounding constants.  These need to match the values in
 543     /// avx512fintrin.h.
 544     enum STATIC_ROUNDING {
 545       TO_NEAREST_INT = 0,
 546       TO_NEG_INF = 1,
 547       TO_POS_INF = 2,
 548       TO_ZERO = 3,
 549       CUR_DIRECTION = 4
 550     };
 551   }
 552
 553   //===--------------------------------------------------------------------===//
 554   //  X86 Implementation of the TargetLowering interface
 555   class X86TargetLowering final : public TargetLowering {
 556   public:
 557     explicit X86TargetLowering(const X86TargetMachine &TM,
 558                                const X86Subtarget &STI);
 559
 560     unsigned getJumpTableEncoding() const override;
 561
 562     MVT getScalarShiftAmountTy(EVT LHSTy) const override { return MVT::i8; }
 563
 564     const MCExpr *
 565     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 566                               const MachineBasicBlock *MBB, unsigned uid,
 567                               MCContext &Ctx) const override;
 568
 569     /// Returns relocation base for the given PIC jumptable.
 570     SDValue getPICJumpTableRelocBase(SDValue Table,
 571                                      SelectionDAG &DAG) const override;
 572     const MCExpr *
 573     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 574                                  unsigned JTI, MCContext &Ctx) const override;
 575
 576     /// Return the desired alignment for ByVal aggregate
 577     /// function arguments in the caller parameter area. For X86, aggregates
 578     /// that contains are placed at 16-byte boundaries while the rest are at
 579     /// 4-byte boundaries.
 580     unsigned getByValTypeAlignment(Type *Ty) const override;
 581
 582     /// Returns the target specific optimal type for load
 583     /// and store operations as a result of memset, memcpy, and memmove
 584     /// lowering. If DstAlign is zero that means it's safe to destination
 585     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 586     /// means there isn't a need to check it against alignment requirement,
 587     /// probably because the source does not need to be loaded. If 'IsMemset' is
 588     /// true, that means it's expanding a memset. If 'ZeroMemset' is true, that
 589     /// means it's a memset of zero. 'MemcpyStrSrc' indicates whether the memcpy
 590     /// source is constant so it does not need to be loaded.
 591     /// It returns EVT::Other if the type should be determined using generic
 592     /// target-independent logic.
 593     EVT getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 594                             bool IsMemset, bool ZeroMemset, bool MemcpyStrSrc,
 595                             MachineFunction &MF) const override;
 596
 597     /// Returns true if it's safe to use load / store of the
 598     /// specified type to expand memcpy / memset inline. This is mostly true
 599     /// for all types except for some special cases. For example, on X86
 600     /// targets without SSE2 f64 load / store are done with fldl / fstpl which
 601     /// also does type conversion. Note the specified type doesn't have to be
 602     /// legal as the hook is used before type legalization.
 603     bool isSafeMemOpType(MVT VT) const override;
 604
 605     /// Returns true if the target allows
 606     /// unaligned memory accesses. of the specified type. Returns whether it
 607     /// is "fast" by reference in the second argument.
 608     bool allowsMisalignedMemoryAccesses(EVT VT, unsigned AS, unsigned Align,
 609                                        bool *Fast) const override;
 610
 611     /// Provide custom lowering hooks for some operations.
 612     ///
 613     SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const override;
 614
 615     /// Replace the results of node with an illegal result
 616     /// type with new values built out of custom code.
 617     ///
 618     void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 619                             SelectionDAG &DAG) const override;
 620
 621
 622     SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const override;
 623
 624     /// Return true if the target has native support for
 625     /// the specified value type and it is 'desirable' to use the type for the
 626     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 627     /// instruction encodings are longer and some i16 instructions are slow.
 628     bool isTypeDesirableForOp(unsigned Opc, EVT VT) const override;
 629
 630     /// Return true if the target has native support for the
 631     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 632     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 633     /// and some i16 instructions are slow.
 634     bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const override;
 635
 636     MachineBasicBlock *
 637       EmitInstrWithCustomInserter(MachineInstr *MI,
 638                                   MachineBasicBlock *MBB) const override;
 639
 640
 641     /// This method returns the name of a target specific DAG node.
 642     const char *getTargetNodeName(unsigned Opcode) const override;
 643
 644     bool isCheapToSpeculateCttz() const override;
 645
 646     bool isCheapToSpeculateCtlz() const override;
 647
 648     /// Return the value type to use for ISD::SETCC.
 649     EVT getSetCCResultType(LLVMContext &Context, EVT VT) const override;
 650
 651     /// Determine which of the bits specified in Mask are known to be either
 652     /// zero or one and return them in the KnownZero/KnownOne bitsets.
 653     void computeKnownBitsForTargetNode(const SDValue Op,
 654                                        APInt &KnownZero,
 655                                        APInt &KnownOne,
 656                                        const SelectionDAG &DAG,
 657                                        unsigned Depth = 0) const override;
 658
 659     /// Determine the number of bits in the operation that are sign bits.
 660     unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 661                                              const SelectionDAG &DAG,
 662                                              unsigned Depth) const override;
 663
 664     bool isGAPlusOffset(SDNode *N, const GlobalValue* &GA,
 665                         int64_t &Offset) const override;
 666
 667     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 668
 669     bool ExpandInlineAsm(CallInst *CI) const override;
 670
 671     ConstraintType
 672       getConstraintType(const std::string &Constraint) const override;
 673
 674     /// Examine constraint string and operand type and determine a weight value.
 675     /// The operand object must already have been set up with the operand type.
 676     ConstraintWeight
 677       getSingleConstraintMatchWeight(AsmOperandInfo &info,
 678                                      const char *constraint) const override;
 679
 680     const char *LowerXConstraint(EVT ConstraintVT) const override;
 681
 682     /// Lower the specified operand into the Ops vector. If it is invalid, don't
 683     /// add anything to Ops. If hasMemory is true it means one of the asm
 684     /// constraint of the inline asm instruction being processed is 'm'.
 685     void LowerAsmOperandForConstraint(SDValue Op,
 686                                       std::string &Constraint,
 687                                       std::vector<SDValue> &Ops,
 688                                       SelectionDAG &DAG) const override;
 689
 690     /// Given a physical register constraint
 691     /// (e.g. {edx}), return the register number and the register class for the
 692     /// register.  This should only be used for C_Register constraints.  On
 693     /// error, this returns a register number of 0.
 694     std::pair<unsigned, const TargetRegisterClass*>
 695       getRegForInlineAsmConstraint(const std::string &Constraint,
 696                                    MVT VT) const override;
 697
 698     /// Return true if the addressing mode represented
 699     /// by AM is legal for this target, for a load/store of the specified type.
 700     bool isLegalAddressingMode(const AddrMode &AM, Type *Ty) const override;
 701
 702     /// Return true if the specified immediate is legal
 703     /// icmp immediate, that is the target has icmp instructions which can
 704     /// compare a register against the immediate without having to materialize
 705     /// the immediate into a register.
 706     bool isLegalICmpImmediate(int64_t Imm) const override;
 707
 708     /// Return true if the specified immediate is legal
 709     /// add immediate, that is the target has add instructions which can
 710     /// add a register and the immediate without having to materialize
 711     /// the immediate into a register.
 712     bool isLegalAddImmediate(int64_t Imm) const override;
 713
 714     /// \brief Return the cost of the scaling factor used in the addressing
 715     /// mode represented by AM for this target, for a load/store
 716     /// of the specified type.
 717     /// If the AM is supported, the return value must be >= 0.
 718     /// If the AM is not supported, it returns a negative value.
 719     int getScalingFactorCost(const AddrMode &AM, Type *Ty) const override;
 720
 721     bool isVectorShiftByScalarCheap(Type *Ty) const override;
 722
 723     /// Return true if it's free to truncate a value of
 724     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 725     /// register EAX to i16 by referencing its sub-register AX.
 726     bool isTruncateFree(Type *Ty1, Type *Ty2) const override;
 727     bool isTruncateFree(EVT VT1, EVT VT2) const override;
 728
 729     bool allowTruncateForTailCall(Type *Ty1, Type *Ty2) const override;
 730
 731     /// Return true if any actual instruction that defines a
 732     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 733     /// register. This does not necessarily include registers defined in
 734     /// unknown ways, such as incoming arguments, or copies from unknown
 735     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 736     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 737     /// all instructions that define 32-bit values implicit zero-extend the
 738     /// result out to 64 bits.
 739     bool isZExtFree(Type *Ty1, Type *Ty2) const override;
 740     bool isZExtFree(EVT VT1, EVT VT2) const override;
 741     bool isZExtFree(SDValue Val, EVT VT2) const override;
 742
 743     /// Return true if an FMA operation is faster than a pair of fmul and fadd
 744     /// instructions. fmuladd intrinsics will be expanded to FMAs when this
 745     /// method returns true, otherwise fmuladd is expanded to fmul + fadd.
 746     bool isFMAFasterThanFMulAndFAdd(EVT VT) const override;
 747
 748     /// Return true if it's profitable to narrow
 749     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 750     /// from i32 to i8 but not from i32 to i16.
 751     bool isNarrowingProfitable(EVT VT1, EVT VT2) const override;
 752
 753     /// Returns true if the target can instruction select the
 754     /// specified FP immediate natively. If false, the legalizer will
 755     /// materialize the FP immediate as a load from a constant pool.
 756     bool isFPImmLegal(const APFloat &Imm, EVT VT) const override;
 757
 758     /// Targets can use this to indicate that they only support *some*
 759     /// VECTOR_SHUFFLE operations, those with specific masks. By default, if a
 760     /// target supports the VECTOR_SHUFFLE node, all mask values are assumed to
 761     /// be legal.
 762     bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 763                             EVT VT) const override;
 764
 765     /// Similar to isShuffleMaskLegal. This is used by Targets can use this to
 766     /// indicate if there is a suitable VECTOR_SHUFFLE that can be used to
 767     /// replace a VAND with a constant pool entry.
 768     bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 769                                 EVT VT) const override;
 770
 771     /// If true, then instruction selection should
 772     /// seek to shrink the FP constant of the specified type to a smaller type
 773     /// in order to save space and / or reduce runtime.
 774     bool ShouldShrinkFPConstant(EVT VT) const override {
 775       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 776       // expensive than a straight movsd. On the other hand, it's important to
 777       // shrink long double fp constant since fldt is very slow.
 778       return !X86ScalarSSEf64 || VT == MVT::f80;
 779     }
 780
 781     /// Return true if we believe it is correct and profitable to reduce the
 782     /// load node to a smaller type.
 783     bool shouldReduceLoadWidth(SDNode *Load, ISD::LoadExtType ExtTy,
 784                                EVT NewVT) const override;
 785
 786     /// Return true if the specified scalar FP type is computed in an SSE
 787     /// register, not on the X87 floating point stack.
 788     bool isScalarFPTypeInSSEReg(EVT VT) const {
 789       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 790       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 791     }
 792
 793     /// Return true if the target uses the MSVC _ftol2 routine for fptoui.
 794     bool isTargetFTOL() const;
 795
 796     /// Return true if the MSVC _ftol2 routine should be used for fptoui to the
 797     /// given type.
 798     bool isIntegerTypeFTOL(EVT VT) const {
 799       return isTargetFTOL() && VT == MVT::i64;
 800     }
 801
 802     /// \brief Returns true if it is beneficial to convert a load of a constant
 803     /// to just the constant itself.
 804     bool shouldConvertConstantLoadToIntImm(const APInt &Imm,
 805                                            Type *Ty) const override;
 806
 807     /// Return true if EXTRACT_SUBVECTOR is cheap for this result type
 808     /// with this index.
 809     bool isExtractSubvectorCheap(EVT ResVT, unsigned Index) const override;
 810
 811     /// Intel processors have a unified instruction and data cache
 812     const char * getClearCacheBuiltinName() const override {
 813       return nullptr; // nothing to do, move along.
 814     }
 815
 816     unsigned getRegisterByName(const char* RegName, EVT VT) const override;
 817
 818     /// This method returns a target specific FastISel object,
 819     /// or null if the target does not support "fast" ISel.
 820     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 821                              const TargetLibraryInfo *libInfo) const override;
 822
 823     /// Return true if the target stores stack protector cookies at a fixed
 824     /// offset in some non-standard address space, and populates the address
 825     /// space and offset as appropriate.
 826     bool getStackCookieLocation(unsigned &AddressSpace,
 827                                 unsigned &Offset) const override;
 828
 829     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 830                       SelectionDAG &DAG) const;
 831
 832     bool isNoopAddrSpaceCast(unsigned SrcAS, unsigned DestAS) const override;
 833
 834     bool useLoadStackGuardNode() const override;
 835     /// \brief Customize the preferred legalization strategy for certain types.
 836     LegalizeTypeAction getPreferredVectorAction(EVT VT) const override;
 837
 838   protected:
 839     std::pair<const TargetRegisterClass*, uint8_t>
 840     findRepresentativeClass(MVT VT) const override;
 841
 842   private:
 843     /// Keep a pointer to the X86Subtarget around so that we can
 844     /// make the right decision when generating code for different targets.
 845     const X86Subtarget *Subtarget;
 846     const DataLayout *TD;
 847
 848     /// Select between SSE or x87 floating point ops.
 849     /// When SSE is available, use it for f32 operations.
 850     /// When SSE2 is available, use it for f64 operations.
 851     bool X86ScalarSSEf32;
 852     bool X86ScalarSSEf64;
 853
 854     /// A list of legal FP immediates.
 855     std::vector<APFloat> LegalFPImmediates;
 856
 857     /// Indicate that this x86 target can instruction
 858     /// select the specified FP immediate natively.
 859     void addLegalFPImmediate(const APFloat& Imm) {
 860       LegalFPImmediates.push_back(Imm);
 861     }
 862
 863     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 864                             CallingConv::ID CallConv, bool isVarArg,
 865                             const SmallVectorImpl<ISD::InputArg> &Ins,
 866                             SDLoc dl, SelectionDAG &DAG,
 867                             SmallVectorImpl<SDValue> &InVals) const;
 868     SDValue LowerMemArgument(SDValue Chain,
 869                              CallingConv::ID CallConv,
 870                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 871                              SDLoc dl, SelectionDAG &DAG,
 872                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 873                               unsigned i) const;
 874     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 875                              SDLoc dl, SelectionDAG &DAG,
 876                              const CCValAssign &VA,
 877                              ISD::ArgFlagsTy Flags) const;
 878
 879     // Call lowering helpers.
 880
 881     /// Check whether the call is eligible for tail call optimization. Targets
 882     /// that want to do tail call optimization should implement this function.
 883     bool IsEligibleForTailCallOptimization(SDValue Callee,
 884                                            CallingConv::ID CalleeCC,
 885                                            bool isVarArg,
 886                                            bool isCalleeStructRet,
 887                                            bool isCallerStructRet,
 888                                            Type *RetTy,
 889                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 890                                     const SmallVectorImpl<SDValue> &OutVals,
 891                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 892                                            SelectionDAG& DAG) const;
 893     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 894     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 895                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 896                                 int FPDiff, SDLoc dl) const;
 897
 898     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 899                                          SelectionDAG &DAG) const;
 900
 901     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 902                                                bool isSigned,
 903                                                bool isReplace) const;
 904
 905     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 906     SDValue LowerBUILD_VECTORvXi1(SDValue Op, SelectionDAG &DAG) const;
 907     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 908     SDValue LowerVSELECT(SDValue Op, SelectionDAG &DAG) const;
 909     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 910     SDValue ExtractBitFromMaskVector(SDValue Op, SelectionDAG &DAG) const;
 911     SDValue InsertBitToMaskVector(SDValue Op, SelectionDAG &DAG) const;
 912
 913     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 914     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 915     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 916     SDValue LowerGlobalAddress(const GlobalValue *GV, SDLoc dl,
 917                                int64_t Offset, SelectionDAG &DAG) const;
 918     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 919     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 920     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 921     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 922     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 923     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 924     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 925     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 926     SDValue LowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 927     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 928     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 929     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 930                       SDLoc dl, SelectionDAG &DAG) const;
 931     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 932     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 933     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 934     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 935     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 936     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 937     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 938     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 939     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 940     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 941     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 942     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 943     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 944     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 945     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 946     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 947     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 948     SDValue LowerWin64_i128OP(SDValue Op, SelectionDAG &DAG) const;
 949
 950     SDValue
 951       LowerFormalArguments(SDValue Chain,
 952                            CallingConv::ID CallConv, bool isVarArg,
 953                            const SmallVectorImpl<ISD::InputArg> &Ins,
 954                            SDLoc dl, SelectionDAG &DAG,
 955                            SmallVectorImpl<SDValue> &InVals) const override;
 956     SDValue LowerCall(CallLoweringInfo &CLI,
 957                       SmallVectorImpl<SDValue> &InVals) const override;
 958
 959     SDValue LowerReturn(SDValue Chain,
 960                         CallingConv::ID CallConv, bool isVarArg,
 961                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 962                         const SmallVectorImpl<SDValue> &OutVals,
 963                         SDLoc dl, SelectionDAG &DAG) const override;
 964
 965     bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const override;
 966
 967     bool mayBeEmittedAsTailCall(CallInst *CI) const override;
 968
 969     EVT getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 970                                  ISD::NodeType ExtendKind) const override;
 971
 972     bool CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 973                         bool isVarArg,
 974                         const SmallVectorImpl<ISD::OutputArg> &Outs,
 975                         LLVMContext &Context) const override;
 976
 977     const MCPhysReg *getScratchRegisters(CallingConv::ID CC) const override;
 978
 979     bool shouldExpandAtomicLoadInIR(LoadInst *SI) const override;
 980     bool shouldExpandAtomicStoreInIR(StoreInst *SI) const override;
 981     bool shouldExpandAtomicRMWInIR(AtomicRMWInst *AI) const override;
 982
 983     LoadInst *
 984     lowerIdempotentRMWIntoFencedLoad(AtomicRMWInst *AI) const override;
 985
 986     bool needsCmpXchgNb(const Type *MemType) const;
 987
 988     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 989     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 990     /// expand, the associated machine basic block, and the associated X86
 991     /// opcodes for reg/reg.
 992     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 993                                            MachineBasicBlock *MBB) const;
 994
 995     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 996     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 997     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 998                                                MachineBasicBlock *MBB) const;
 999
1000     // Utility function to emit the low-level va_arg code for X86-64.
1001     MachineBasicBlock *EmitVAARG64WithCustomInserter(
1002                        MachineInstr *MI,
1003                        MachineBasicBlock *MBB) const;
1004
1005     /// Utility function to emit the xmm reg save portion of va_start.
1006     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
1007                                                    MachineInstr *BInstr,
1008                                                    MachineBasicBlock *BB) const;
1009
1010     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
1011                                          MachineBasicBlock *BB) const;
1012
1013     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
1014                                               MachineBasicBlock *BB) const;
1015
1016     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
1017                                             MachineBasicBlock *BB) const;
1018
1019     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
1020                                           MachineBasicBlock *BB) const;
1021
1022     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
1023                                           MachineBasicBlock *BB) const;
1024
1025     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
1026                                         MachineBasicBlock *MBB) const;
1027
1028     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
1029                                          MachineBasicBlock *MBB) const;
1030
1031     MachineBasicBlock *emitFMA3Instr(MachineInstr *MI,
1032                                      MachineBasicBlock *MBB) const;
1033
1034     /// Emit nodes that will be selected as "test Op0,Op0", or something
1035     /// equivalent, for use with the given x86 condition code.
1036     SDValue EmitTest(SDValue Op0, unsigned X86CC, SDLoc dl,
1037                      SelectionDAG &DAG) const;
1038
1039     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
1040     /// equivalent, for use with the given x86 condition code.
1041     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC, SDLoc dl,
1042                     SelectionDAG &DAG) const;
1043
1044     /// Convert a comparison if required by the subtarget.
1045     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
1046
1047     /// Use rsqrt* to speed up sqrt calculations.
1048     SDValue getRsqrtEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1049                              unsigned &RefinementSteps,
1050                              bool &UseOneConstNR) const override;
1051
1052     /// Use rcp* to speed up fdiv calculations.
1053     SDValue getRecipEstimate(SDValue Operand, DAGCombinerInfo &DCI,
1054                              unsigned &RefinementSteps) const override;
1055   };
1056
1057   namespace X86 {
1058     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
1059                              const TargetLibraryInfo *libInfo);
1060   }
1061 }
1062
1063 #endif    // X86ISELLOWERING_H