lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is an XMM.
 179       BLENDV,
 180
 181       /// BLENDxx - Blend where the selector is an immediate.
 182       BLENDPW,
 183       BLENDPS,
 184       BLENDPD,
 185
 186       /// HADD - Integer horizontal add.
 187       HADD,
 188
 189       /// HSUB - Integer horizontal sub.
 190       HSUB,
 191
 192       /// FHADD - Floating point horizontal add.
 193       FHADD,
 194
 195       /// FHSUB - Floating point horizontal sub.
 196       FHSUB,
 197
 198       /// FMAX, FMIN - Floating point max and min.
 199       ///
 200       FMAX, FMIN,
 201
 202       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 203       /// approximation.  Note that these typically require refinement
 204       /// in order to obtain suitable precision.
 205       FRSQRT, FRCP,
 206
 207       // TLSADDR - Thread Local Storage.
 208       TLSADDR,
 209
 210       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 211       // of the TLS block for the current module.
 212       TLSBASEADDR,
 213
 214       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 215       // thunk at the address from an earlier relocation.
 216       TLSCALL,
 217
 218       // EH_RETURN - Exception Handling helpers.
 219       EH_RETURN,
 220
 221       /// TC_RETURN - Tail call return.
 222       ///   operand #0 chain
 223       ///   operand #1 callee (register or absolute)
 224       ///   operand #2 stack adjustment
 225       ///   operand #3 optional in flag
 226       TC_RETURN,
 227
 228       // VZEXT_MOVL - Vector move low and zero extend.
 229       VZEXT_MOVL,
 230
 231       // VSEXT_MOVL - Vector move low and sign extend.
 232       VSEXT_MOVL,
 233
 234       // VSHL, VSRL - 128-bit vector logical left / right shift
 235       VSHLDQ, VSRLDQ,
 236
 237       // VSHL, VSRL, VSRA - Vector shift elements
 238       VSHL, VSRL, VSRA,
 239
 240       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 241       VSHLI, VSRLI, VSRAI,
 242
 243       // CMPP - Vector packed double/float comparison.
 244       CMPP,
 245
 246       // PCMP* - Vector integer comparisons.
 247       PCMPEQ, PCMPGT,
 248
 249       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 250       ADD, SUB, ADC, SBB, SMUL,
 251       INC, DEC, OR, XOR, AND,
 252
 253       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 254
 255       BLSI,   // BLSI - Extract lowest set isolated bit
 256       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 257       BLSR,   // BLSR - Reset lowest set bit
 258
 259       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 260
 261       // MUL_IMM - X86 specific multiply by immediate.
 262       MUL_IMM,
 263
 264       // PTEST - Vector bitwise comparisons
 265       PTEST,
 266
 267       // TESTP - Vector packed fp sign bitwise comparisons
 268       TESTP,
 269
 270       // Several flavors of instructions with vector shuffle behaviors.
 271       PALIGN,
 272       PSHUFD,
 273       PSHUFHW,
 274       PSHUFLW,
 275       SHUFP,
 276       MOVDDUP,
 277       MOVSHDUP,
 278       MOVSLDUP,
 279       MOVLHPS,
 280       MOVLHPD,
 281       MOVHLPS,
 282       MOVLPS,
 283       MOVLPD,
 284       MOVSD,
 285       MOVSS,
 286       UNPCKL,
 287       UNPCKH,
 288       VPERMILP,
 289       VPERMV,
 290       VPERMI,
 291       VPERM2X128,
 292       VBROADCAST,
 293
 294       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 295       PMULUDQ,
 296
 297       // FMA nodes
 298       FMADD,
 299       FNMADD,
 300       FMSUB,
 301       FNMSUB,
 302       FMADDSUB,
 303       FMSUBADD,
 304
 305       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 306       // according to %al. An operator is needed so that this can be expanded
 307       // with control flow.
 308       VASTART_SAVE_XMM_REGS,
 309
 310       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 311       WIN_ALLOCA,
 312
 313       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 314       // segmented stacks. Check if the current stacklet has enough space, and
 315       // falls back to heap allocation if not.
 316       SEG_ALLOCA,
 317
 318       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 319       WIN_FTOL,
 320
 321       // Memory barrier
 322       MEMBARRIER,
 323       MFENCE,
 324       SFENCE,
 325       LFENCE,
 326
 327       // FNSTSW16r - Store FP status word into i16 register.
 328       FNSTSW16r,
 329
 330       // SAHF - Store contents of %ah into %eflags.
 331       SAHF,
 332
 333       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 334       RDRAND,
 335
 336       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 337       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 338       // Atomic 64-bit binary operations.
 339       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 340       ATOMSUB64_DAG,
 341       ATOMOR64_DAG,
 342       ATOMXOR64_DAG,
 343       ATOMAND64_DAG,
 344       ATOMNAND64_DAG,
 345       ATOMSWAP64_DAG,
 346
 347       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 348       LCMPXCHG_DAG,
 349       LCMPXCHG8_DAG,
 350       LCMPXCHG16_DAG,
 351
 352       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 353       VZEXT_LOAD,
 354
 355       // FNSTCW16m - Store FP control world into i16 memory.
 356       FNSTCW16m,
 357
 358       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 359       /// integer destination in memory and a FP reg source.  This corresponds
 360       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 361       /// has two inputs (token chain and address) and two outputs (int value
 362       /// and token chain).
 363       FP_TO_INT16_IN_MEM,
 364       FP_TO_INT32_IN_MEM,
 365       FP_TO_INT64_IN_MEM,
 366
 367       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 368       /// integer source in memory and FP reg result.  This corresponds to the
 369       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 370       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 371       /// also produces a flag).
 372       FILD,
 373       FILD_FLAG,
 374
 375       /// FLD - This instruction implements an extending load to FP stack slots.
 376       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 377       /// operand, ptr to load from, and a ValueType node indicating the type
 378       /// to load to.
 379       FLD,
 380
 381       /// FST - This instruction implements a truncating store to FP stack
 382       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 383       /// chain operand, value to store, address, and a ValueType to store it
 384       /// as.
 385       FST,
 386
 387       /// VAARG_64 - This instruction grabs the address of the next argument
 388       /// from a va_list. (reads and modifies the va_list in memory)
 389       VAARG_64
 390
 391       // WARNING: Do not add anything in the end unless you want the node to
 392       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 393       // thought as target memory ops!
 394     };
 395   }
 396
 397   /// Define some predicates that are used for node matching.
 398   namespace X86 {
 399     /// isVEXTRACTF128Index - Return true if the specified
 400     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 401     /// suitable for input to VEXTRACTF128.
 402     bool isVEXTRACTF128Index(SDNode *N);
 403
 404     /// isVINSERTF128Index - Return true if the specified
 405     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 406     /// suitable for input to VINSERTF128.
 407     bool isVINSERTF128Index(SDNode *N);
 408
 409     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 410     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 411     /// with VEXTRACTF128 instructions.
 412     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 413
 414     /// getInsertVINSERTF128Immediate - Return the appropriate
 415     /// immediate to insert at the specified INSERT_SUBVECTOR index
 416     /// with VINSERTF128 instructions.
 417     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 418
 419     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 420     /// constant +0.0.
 421     bool isZeroNode(SDValue Elt);
 422
 423     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 424     /// fit into displacement field of the instruction.
 425     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 426                                       bool hasSymbolicDisplacement = true);
 427
 428
 429     /// isCalleePop - Determines whether the callee is required to pop its
 430     /// own arguments. Callee pop is necessary to support tail calls.
 431     bool isCalleePop(CallingConv::ID CallingConv,
 432                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 433   }
 434
 435   //===--------------------------------------------------------------------===//
 436   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 437   class X86TargetLowering : public TargetLowering {
 438   public:
 439     explicit X86TargetLowering(X86TargetMachine &TM);
 440
 441     virtual unsigned getJumpTableEncoding() const;
 442
 443     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 444
 445     virtual const MCExpr *
 446     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 447                               const MachineBasicBlock *MBB, unsigned uid,
 448                               MCContext &Ctx) const;
 449
 450     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 451     /// jumptable.
 452     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 453                                              SelectionDAG &DAG) const;
 454     virtual const MCExpr *
 455     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 456                                  unsigned JTI, MCContext &Ctx) const;
 457
 458     /// getStackPtrReg - Return the stack pointer register we are using: either
 459     /// ESP or RSP.
 460     unsigned getStackPtrReg() const { return X86StackPtr; }
 461
 462     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 463     /// function arguments in the caller parameter area. For X86, aggregates
 464     /// that contains are placed at 16-byte boundaries while the rest are at
 465     /// 4-byte boundaries.
 466     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 467
 468     /// getOptimalMemOpType - Returns the target specific optimal type for load
 469     /// and store operations as a result of memset, memcpy, and memmove
 470     /// lowering. If DstAlign is zero that means it's safe to destination
 471     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 472     /// means there isn't a need to check it against alignment requirement,
 473     /// probably because the source does not need to be loaded. If
 474     /// 'IsZeroVal' is true, that means it's safe to return a
 475     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 476     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 477     /// constant so it does not need to be loaded.
 478     /// It returns EVT::Other if the type should be determined using generic
 479     /// target-independent logic.
 480     virtual EVT
 481     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 482                         bool IsZeroVal, bool MemcpyStrSrc,
 483                         MachineFunction &MF) const;
 484
 485     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 486     /// unaligned memory accesses. of the specified type.
 487     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 488       return true;
 489     }
 490
 491     /// LowerOperation - Provide custom lowering hooks for some operations.
 492     ///
 493     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 494
 495     /// ReplaceNodeResults - Replace the results of node with an illegal result
 496     /// type with new values built out of custom code.
 497     ///
 498     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 499                                     SelectionDAG &DAG) const;
 500
 501
 502     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 503
 504     /// isTypeDesirableForOp - Return true if the target has native support for
 505     /// the specified value type and it is 'desirable' to use the type for the
 506     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 507     /// instruction encodings are longer and some i16 instructions are slow.
 508     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 509
 510     /// isTypeDesirable - Return true if the target has native support for the
 511     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 512     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 513     /// and some i16 instructions are slow.
 514     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 515
 516     virtual MachineBasicBlock *
 517       EmitInstrWithCustomInserter(MachineInstr *MI,
 518                                   MachineBasicBlock *MBB) const;
 519
 520
 521     /// getTargetNodeName - This method returns the name of a target specific
 522     /// DAG node.
 523     virtual const char *getTargetNodeName(unsigned Opcode) const;
 524
 525     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 526     virtual EVT getSetCCResultType(EVT VT) const;
 527
 528     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 529     /// in Mask are known to be either zero or one and return them in the
 530     /// KnownZero/KnownOne bitsets.
 531     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 532                                                 APInt &KnownZero,
 533                                                 APInt &KnownOne,
 534                                                 const SelectionDAG &DAG,
 535                                                 unsigned Depth = 0) const;
 536
 537     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 538     // operation that are sign bits.
 539     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 540                                                      unsigned Depth) const;
 541
 542     virtual bool
 543     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 544
 545     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 546
 547     virtual bool ExpandInlineAsm(CallInst *CI) const;
 548
 549     ConstraintType getConstraintType(const std::string &Constraint) const;
 550
 551     /// Examine constraint string and operand type and determine a weight value.
 552     /// The operand object must already have been set up with the operand type.
 553     virtual ConstraintWeight getSingleConstraintMatchWeight(
 554       AsmOperandInfo &info, const char *constraint) const;
 555
 556     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 557
 558     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 559     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 560     /// true it means one of the asm constraint of the inline asm instruction
 561     /// being processed is 'm'.
 562     virtual void LowerAsmOperandForConstraint(SDValue Op,
 563                                               std::string &Constraint,
 564                                               std::vector<SDValue> &Ops,
 565                                               SelectionDAG &DAG) const;
 566
 567     /// getRegForInlineAsmConstraint - Given a physical register constraint
 568     /// (e.g. {edx}), return the register number and the register class for the
 569     /// register.  This should only be used for C_Register constraints.  On
 570     /// error, this returns a register number of 0.
 571     std::pair<unsigned, const TargetRegisterClass*>
 572       getRegForInlineAsmConstraint(const std::string &Constraint,
 573                                    EVT VT) const;
 574
 575     /// isLegalAddressingMode - Return true if the addressing mode represented
 576     /// by AM is legal for this target, for a load/store of the specified type.
 577     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 578
 579     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 580     /// icmp immediate, that is the target has icmp instructions which can
 581     /// compare a register against the immediate without having to materialize
 582     /// the immediate into a register.
 583     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 584
 585     /// isLegalAddImmediate - Return true if the specified immediate is legal
 586     /// add immediate, that is the target has add instructions which can
 587     /// add a register and the immediate without having to materialize
 588     /// the immediate into a register.
 589     virtual bool isLegalAddImmediate(int64_t Imm) const;
 590
 591     /// isTruncateFree - Return true if it's free to truncate a value of
 592     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 593     /// register EAX to i16 by referencing its sub-register AX.
 594     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 595     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 596
 597     /// isZExtFree - Return true if any actual instruction that defines a
 598     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 599     /// register. This does not necessarily include registers defined in
 600     /// unknown ways, such as incoming arguments, or copies from unknown
 601     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 602     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 603     /// all instructions that define 32-bit values implicit zero-extend the
 604     /// result out to 64 bits.
 605     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 606     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 607
 608     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 609     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 610     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 611     /// is expanded to mul + add.
 612     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 613
 614     /// isNarrowingProfitable - Return true if it's profitable to narrow
 615     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 616     /// from i32 to i8 but not from i32 to i16.
 617     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 618
 619     /// isFPImmLegal - Returns true if the target can instruction select the
 620     /// specified FP immediate natively. If false, the legalizer will
 621     /// materialize the FP immediate as a load from a constant pool.
 622     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 623
 624     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 625     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 626     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 627     /// values are assumed to be legal.
 628     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 629                                     EVT VT) const;
 630
 631     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 632     /// used by Targets can use this to indicate if there is a suitable
 633     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 634     /// pool entry.
 635     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 636                                         EVT VT) const;
 637
 638     /// ShouldShrinkFPConstant - If true, then instruction selection should
 639     /// seek to shrink the FP constant of the specified type to a smaller type
 640     /// in order to save space and / or reduce runtime.
 641     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 642       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 643       // expensive than a straight movsd. On the other hand, it's important to
 644       // shrink long double fp constant since fldt is very slow.
 645       return !X86ScalarSSEf64 || VT == MVT::f80;
 646     }
 647
 648     const X86Subtarget* getSubtarget() const {
 649       return Subtarget;
 650     }
 651
 652     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 653     /// computed in an SSE register, not on the X87 floating point stack.
 654     bool isScalarFPTypeInSSEReg(EVT VT) const {
 655       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 656       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 657     }
 658
 659     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 660     /// for fptoui.
 661     bool isTargetFTOL() const {
 662       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 663     }
 664
 665     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 666     /// used for fptoui to the given type.
 667     bool isIntegerTypeFTOL(EVT VT) const {
 668       return isTargetFTOL() && VT == MVT::i64;
 669     }
 670
 671     /// createFastISel - This method returns a target specific FastISel object,
 672     /// or null if the target does not support "fast" ISel.
 673     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 674
 675     /// getStackCookieLocation - Return true if the target stores stack
 676     /// protector cookies at a fixed offset in some non-standard address
 677     /// space, and populates the address space and offset as
 678     /// appropriate.
 679     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 680
 681     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 682                       SelectionDAG &DAG) const;
 683
 684   protected:
 685     std::pair<const TargetRegisterClass*, uint8_t>
 686     findRepresentativeClass(EVT VT) const;
 687
 688   private:
 689     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 690     /// make the right decision when generating code for different targets.
 691     const X86Subtarget *Subtarget;
 692     const X86RegisterInfo *RegInfo;
 693     const TargetData *TD;
 694
 695     /// X86StackPtr - X86 physical register used as stack ptr.
 696     unsigned X86StackPtr;
 697
 698     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 699     /// floating point ops.
 700     /// When SSE is available, use it for f32 operations.
 701     /// When SSE2 is available, use it for f64 operations.
 702     bool X86ScalarSSEf32;
 703     bool X86ScalarSSEf64;
 704
 705     /// LegalFPImmediates - A list of legal fp immediates.
 706     std::vector<APFloat> LegalFPImmediates;
 707
 708     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 709     /// select the specified FP immediate natively.
 710     void addLegalFPImmediate(const APFloat& Imm) {
 711       LegalFPImmediates.push_back(Imm);
 712     }
 713
 714     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 715                             CallingConv::ID CallConv, bool isVarArg,
 716                             const SmallVectorImpl<ISD::InputArg> &Ins,
 717                             DebugLoc dl, SelectionDAG &DAG,
 718                             SmallVectorImpl<SDValue> &InVals) const;
 719     SDValue LowerMemArgument(SDValue Chain,
 720                              CallingConv::ID CallConv,
 721                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 722                              DebugLoc dl, SelectionDAG &DAG,
 723                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 724                               unsigned i) const;
 725     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 726                              DebugLoc dl, SelectionDAG &DAG,
 727                              const CCValAssign &VA,
 728                              ISD::ArgFlagsTy Flags) const;
 729
 730     // Call lowering helpers.
 731
 732     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 733     /// for tail call optimization. Targets which want to do tail call
 734     /// optimization should implement this function.
 735     bool IsEligibleForTailCallOptimization(SDValue Callee,
 736                                            CallingConv::ID CalleeCC,
 737                                            bool isVarArg,
 738                                            bool isCalleeStructRet,
 739                                            bool isCallerStructRet,
 740                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 741                                     const SmallVectorImpl<SDValue> &OutVals,
 742                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 743                                            SelectionDAG& DAG) const;
 744     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 745     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 746                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 747                                 int FPDiff, DebugLoc dl) const;
 748
 749     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 750                                          SelectionDAG &DAG) const;
 751
 752     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 753                                                bool isSigned,
 754                                                bool isReplace) const;
 755
 756     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 757                                    SelectionDAG &DAG) const;
 758     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 771                                int64_t Offset, SelectionDAG &DAG) const;
 772     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 777     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 788                       DebugLoc dl, SelectionDAG &DAG) const;
 789     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 804     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 816
 817     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 824
 825     // Utility functions to help LowerVECTOR_SHUFFLE
 826     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerVectorBroadcast(SDValue &Op, SelectionDAG &DAG) const;
 828     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 829
 830     virtual SDValue
 831       LowerFormalArguments(SDValue Chain,
 832                            CallingConv::ID CallConv, bool isVarArg,
 833                            const SmallVectorImpl<ISD::InputArg> &Ins,
 834                            DebugLoc dl, SelectionDAG &DAG,
 835                            SmallVectorImpl<SDValue> &InVals) const;
 836     virtual SDValue
 837       LowerCall(CallLoweringInfo &CLI,
 838                 SmallVectorImpl<SDValue> &InVals) const;
 839
 840     virtual SDValue
 841       LowerReturn(SDValue Chain,
 842                   CallingConv::ID CallConv, bool isVarArg,
 843                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 844                   const SmallVectorImpl<SDValue> &OutVals,
 845                   DebugLoc dl, SelectionDAG &DAG) const;
 846
 847     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 848
 849     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 850
 851     virtual EVT
 852     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 853                              ISD::NodeType ExtendKind) const;
 854
 855     virtual bool
 856     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 857                    bool isVarArg,
 858                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 859                    LLVMContext &Context) const;
 860
 861     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 862                                  SelectionDAG &DAG, unsigned NewOp) const;
 863
 864     /// Utility function to emit string processing sse4.2 instructions
 865     /// that return in xmm0.
 866     /// This takes the instruction to expand, the associated machine basic
 867     /// block, the number of args, and whether or not the second arg is
 868     /// in memory or not.
 869     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 870                                 unsigned argNum, bool inMem) const;
 871
 872     /// Utility functions to emit monitor and mwait instructions. These
 873     /// need to make sure that the arguments to the intrinsic are in the
 874     /// correct registers.
 875     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 876                                    MachineBasicBlock *BB) const;
 877     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 878
 879     /// Utility function to emit atomic bitwise operations (and, or, xor).
 880     /// It takes the bitwise instruction to expand, the associated machine basic
 881     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 882     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 883                                                     MachineInstr *BInstr,
 884                                                     MachineBasicBlock *BB,
 885                                                     unsigned regOpc,
 886                                                     unsigned immOpc,
 887                                                     unsigned loadOpc,
 888                                                     unsigned cxchgOpc,
 889                                                     unsigned notOpc,
 890                                                     unsigned EAXreg,
 891                                               const TargetRegisterClass *RC,
 892                                                     bool Invert = false) const;
 893
 894     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 895                                                     MachineInstr *BInstr,
 896                                                     MachineBasicBlock *BB,
 897                                                     unsigned regOpcL,
 898                                                     unsigned regOpcH,
 899                                                     unsigned immOpcL,
 900                                                     unsigned immOpcH,
 901                                                     bool Invert = false) const;
 902
 903     /// Utility function to emit atomic min and max.  It takes the min/max
 904     /// instruction to expand, the associated basic block, and the associated
 905     /// cmov opcode for moving the min or max value.
 906     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 907                                                           MachineBasicBlock *BB,
 908                                                         unsigned cmovOpc) const;
 909
 910     // Utility function to emit the low-level va_arg code for X86-64.
 911     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 912                        MachineInstr *MI,
 913                        MachineBasicBlock *MBB) const;
 914
 915     /// Utility function to emit the xmm reg save portion of va_start.
 916     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 917                                                    MachineInstr *BInstr,
 918                                                    MachineBasicBlock *BB) const;
 919
 920     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 921                                          MachineBasicBlock *BB) const;
 922
 923     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 924                                               MachineBasicBlock *BB) const;
 925
 926     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 927                                             MachineBasicBlock *BB,
 928                                             bool Is64Bit) const;
 929
 930     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 931                                           MachineBasicBlock *BB) const;
 932
 933     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 934                                           MachineBasicBlock *BB) const;
 935
 936     /// Emit nodes that will be selected as "test Op0,Op0", or something
 937     /// equivalent, for use with the given x86 condition code.
 938     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 939
 940     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 941     /// equivalent, for use with the given x86 condition code.
 942     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 943                     SelectionDAG &DAG) const;
 944
 945     /// Convert a comparison if required by the subtarget.
 946     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 947   };
 948
 949   namespace X86 {
 950     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 951   }
 952 }
 953
 954 #endif    // X86ISELLOWERING_H