lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24
  25 namespace llvm {
  26   namespace X86ISD {
  27     // X86 Specific DAG Nodes
  28     enum NodeType {
  29       // Start the numbering where the builtin ops leave off.
  30       FIRST_NUMBER = ISD::BUILTIN_OP_END+X86::INSTRUCTION_LIST_END,
  31
  32       /// BSF - Bit scan forward.
  33       /// BSR - Bit scan reverse.
  34       BSF,
  35       BSR,
  36
  37       /// SHLD, SHRD - Double shift instructions. These correspond to
  38       /// X86::SHLDxx and X86::SHRDxx instructions.
  39       SHLD,
  40       SHRD,
  41
  42       /// FAND - Bitwise logical AND of floating point values. This corresponds
  43       /// to X86::ANDPS or X86::ANDPD.
  44       FAND,
  45
  46       /// FOR - Bitwise logical OR of floating point values. This corresponds
  47       /// to X86::ORPS or X86::ORPD.
  48       FOR,
  49
  50       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  51       /// to X86::XORPS or X86::XORPD.
  52       FXOR,
  53
  54       /// FSRL - Bitwise logical right shift of floating point values. These
  55       /// corresponds to X86::PSRLDQ.
  56       FSRL,
  57
  58       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  59       /// integer source in memory and FP reg result.  This corresponds to the
  60       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  61       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  62       /// also produces a flag).
  63       FILD,
  64       FILD_FLAG,
  65
  66       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  67       /// integer destination in memory and a FP reg source.  This corresponds
  68       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  69       /// has two inputs (token chain and address) and two outputs (int value
  70       /// and token chain).
  71       FP_TO_INT16_IN_MEM,
  72       FP_TO_INT32_IN_MEM,
  73       FP_TO_INT64_IN_MEM,
  74
  75       /// FLD - This instruction implements an extending load to FP stack slots.
  76       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  77       /// operand, ptr to load from, and a ValueType node indicating the type
  78       /// to load to.
  79       FLD,
  80
  81       /// FST - This instruction implements a truncating store to FP stack
  82       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  83       /// chain operand, value to store, address, and a ValueType to store it
  84       /// as.
  85       FST,
  86
  87       /// FP_GET_RESULT - This corresponds to FpGETRESULT pseudo instruction
  88       /// which copies from ST(0) to the destination. It takes a chain and
  89       /// writes a RFP result and a chain.
  90       FP_GET_RESULT,
  91
  92       /// FP_GET_RESULT2 - Same as FP_GET_RESULT except it copies two values
  93       /// ST(0) and ST(1).
  94       FP_GET_RESULT2,
  95
  96       /// FP_SET_RESULT - This corresponds to FpSETRESULT pseudo instruction
  97       /// which copies the source operand to ST(0). It takes a chain+value and
  98       /// returns a chain and a flag.
  99       FP_SET_RESULT,
 100
 101       /// CALL/TAILCALL - These operations represent an abstract X86 call
 102       /// instruction, which includes a bunch of information.  In particular the
 103       /// operands of these node are:
 104       ///
 105       ///     #0 - The incoming token chain
 106       ///     #1 - The callee
 107       ///     #2 - The number of arg bytes the caller pushes on the stack.
 108       ///     #3 - The number of arg bytes the callee pops off the stack.
 109       ///     #4 - The value to pass in AL/AX/EAX (optional)
 110       ///     #5 - The value to pass in DL/DX/EDX (optional)
 111       ///
 112       /// The result values of these nodes are:
 113       ///
 114       ///     #0 - The outgoing token chain
 115       ///     #1 - The first register result value (optional)
 116       ///     #2 - The second register result value (optional)
 117       ///
 118       /// The CALL vs TAILCALL distinction boils down to whether the callee is
 119       /// known not to modify the caller's stack frame, as is standard with
 120       /// LLVM.
 121       CALL,
 122       TAILCALL,
 123
 124       /// RDTSC_DAG - This operation implements the lowering for
 125       /// readcyclecounter
 126       RDTSC_DAG,
 127
 128       /// X86 compare and logical compare instructions.
 129       CMP, COMI, UCOMI,
 130
 131       /// X86 SetCC. Operand 1 is condition code, and operand 2 is the flag
 132       /// operand produced by a CMP instruction.
 133       SETCC,
 134
 135       /// X86 conditional moves. Operand 1 and operand 2 are the two values
 136       /// to select from (operand 1 is a R/W operand). Operand 3 is the
 137       /// condition code, and operand 4 is the flag operand produced by a CMP
 138       /// or TEST instruction. It also writes a flag result.
 139       CMOV,
 140
 141       /// X86 conditional branches. Operand 1 is the chain operand, operand 2
 142       /// is the block to branch if condition is true, operand 3 is the
 143       /// condition code, and operand 4 is the flag operand produced by a CMP
 144       /// or TEST instruction.
 145       BRCOND,
 146
 147       /// Return with a flag operand. Operand 1 is the chain operand, operand
 148       /// 2 is the number of bytes of stack to pop.
 149       RET_FLAG,
 150
 151       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 152       REP_STOS,
 153
 154       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 155       REP_MOVS,
 156
 157       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 158       /// at function entry, used for PIC code.
 159       GlobalBaseReg,
 160
 161       /// Wrapper - A wrapper node for TargetConstantPool,
 162       /// TargetExternalSymbol, and TargetGlobalAddress.
 163       Wrapper,
 164
 165       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 166       /// relative displacements.
 167       WrapperRIP,
 168
 169       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 170       /// i32, corresponds to X86::PEXTRB.
 171       PEXTRB,
 172
 173       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 174       /// i32, corresponds to X86::PEXTRW.
 175       PEXTRW,
 176
 177       /// INSERTPS - Insert any element of a 4 x float vector into any element
 178       /// of a destination 4 x floatvector.
 179       INSERTPS,
 180
 181       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 182       /// corresponds to X86::PINSRB.
 183       PINSRB,
 184
 185       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 186       /// corresponds to X86::PINSRW.
 187       PINSRW,
 188
 189       /// FMAX, FMIN - Floating point max and min.
 190       ///
 191       FMAX, FMIN,
 192
 193       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 194       /// approximation.  Note that these typically require refinement
 195       /// in order to obtain suitable precision.
 196       FRSQRT, FRCP,
 197
 198       // Thread Local Storage
 199       TLSADDR, THREAD_POINTER,
 200
 201       // Exception Handling helpers
 202       EH_RETURN,
 203
 204       // tail call return
 205       //   oeprand #0 chain
 206       //   operand #1 callee (register or absolute)
 207       //   operand #2 stack adjustment
 208       //   operand #3 optional in flag
 209       TC_RETURN,
 210
 211       // Store FP control world into i16 memory
 212       FNSTCW16m
 213     };
 214   }
 215
 216   /// Define some predicates that are used for node matching.
 217   namespace X86 {
 218     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 219     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 220     bool isPSHUFDMask(SDNode *N);
 221
 222     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 223     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 224     bool isPSHUFHWMask(SDNode *N);
 225
 226     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 227     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 228     bool isPSHUFLWMask(SDNode *N);
 229
 230     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 231     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 232     bool isSHUFPMask(SDNode *N);
 233
 234     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 235     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 236     bool isMOVHLPSMask(SDNode *N);
 237
 238     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 239     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 240     /// <2, 3, 2, 3>
 241     bool isMOVHLPS_v_undef_Mask(SDNode *N);
 242
 243     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 244     /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
 245     bool isMOVLPMask(SDNode *N);
 246
 247     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 248     /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
 249     /// as well as MOVLHPS.
 250     bool isMOVHPMask(SDNode *N);
 251
 252     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 253     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 254     bool isUNPCKLMask(SDNode *N, bool V2IsSplat = false);
 255
 256     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 257     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 258     bool isUNPCKHMask(SDNode *N, bool V2IsSplat = false);
 259
 260     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 261     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 262     /// <0, 0, 1, 1>
 263     bool isUNPCKL_v_undef_Mask(SDNode *N);
 264
 265     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 266     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 267     /// <2, 2, 3, 3>
 268     bool isUNPCKH_v_undef_Mask(SDNode *N);
 269
 270     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 271     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 272     /// MOVSD, and MOVD, i.e. setting the lowest element.
 273     bool isMOVLMask(SDNode *N);
 274
 275     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 276     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 277     bool isMOVSHDUPMask(SDNode *N);
 278
 279     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 280     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 281     bool isMOVSLDUPMask(SDNode *N);
 282
 283     /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand
 284     /// specifies a splat of a single element.
 285     bool isSplatMask(SDNode *N);
 286
 287     /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
 288     /// specifies a splat of zero element.
 289     bool isSplatLoMask(SDNode *N);
 290
 291     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 292     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 293     /// instructions.
 294     unsigned getShuffleSHUFImmediate(SDNode *N);
 295
 296     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 297     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 298     /// instructions.
 299     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 300
 301     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 302     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 303     /// instructions.
 304     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 305   }
 306
 307   namespace X86 {
 308    /// X86_64SRet - These represent different ways to implement x86_64 struct
 309    /// returns call results.
 310    enum X86_64SRet {
 311      InMemory,    // Really is sret, returns in memory.
 312      InGPR64,     // Returns in a pair of 64-bit integer registers.
 313      InSSE,       // Returns in a pair of SSE registers.
 314      InX87        // Returns in a pair of f80 X87 registers.
 315    };
 316   }
 317
 318   //===--------------------------------------------------------------------===//
 319   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 320   class X86TargetLowering : public TargetLowering {
 321     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 322     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 323     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 324     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 325     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 326     int BytesCallerReserves;          // Number of arg bytes caller makes.
 327
 328   public:
 329     explicit X86TargetLowering(TargetMachine &TM);
 330
 331     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 332     /// jumptable.
 333     SDOperand getPICJumpTableRelocBase(SDOperand Table,
 334                                        SelectionDAG &DAG) const;
 335
 336     // Return the number of bytes that a function should pop when it returns (in
 337     // addition to the space used by the return address).
 338     //
 339     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 340
 341     // Return the number of bytes that the caller reserves for arguments passed
 342     // to this function.
 343     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 344
 345     /// getStackPtrReg - Return the stack pointer register we are using: either
 346     /// ESP or RSP.
 347     unsigned getStackPtrReg() const { return X86StackPtr; }
 348
 349     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 350     /// function arguments in the caller parameter area. For X86, aggregates
 351     /// that contains are placed at 16-byte boundaries while the rest are at
 352     /// 4-byte boundaries.
 353     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 354
 355     /// LowerOperation - Provide custom lowering hooks for some operations.
 356     ///
 357     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 358
 359     /// ExpandOperation - Custom lower the specified operation, splitting the
 360     /// value into two pieces.
 361     ///
 362     virtual SDNode *ExpandOperationResult(SDNode *N, SelectionDAG &DAG);
 363
 364
 365     virtual SDOperand PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 366
 367     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 368                                                         MachineBasicBlock *MBB);
 369
 370     /// getTargetNodeName - This method returns the name of a target specific
 371     /// DAG node.
 372     virtual const char *getTargetNodeName(unsigned Opcode) const;
 373
 374     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 375     /// in Mask are known to be either zero or one and return them in the
 376     /// KnownZero/KnownOne bitsets.
 377     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
 378                                                 const APInt &Mask,
 379                                                 APInt &KnownZero,
 380                                                 APInt &KnownOne,
 381                                                 const SelectionDAG &DAG,
 382                                                 unsigned Depth = 0) const;
 383
 384     SDOperand getReturnAddressFrameIndex(SelectionDAG &DAG);
 385
 386     ConstraintType getConstraintType(const std::string &Constraint) const;
 387
 388     std::vector<unsigned>
 389       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 390                                         MVT::ValueType VT) const;
 391
 392     virtual void lowerXConstraint(MVT::ValueType ConstraintVT,
 393                                   std::string&) const;
 394
 395     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 396     /// vector.  If it is invalid, don't add anything to Ops.
 397     virtual void LowerAsmOperandForConstraint(SDOperand Op,
 398                                               char ConstraintLetter,
 399                                               std::vector<SDOperand> &Ops,
 400                                               SelectionDAG &DAG);
 401
 402     /// getRegForInlineAsmConstraint - Given a physical register constraint
 403     /// (e.g. {edx}), return the register number and the register class for the
 404     /// register.  This should only be used for C_Register constraints.  On
 405     /// error, this returns a register number of 0.
 406     std::pair<unsigned, const TargetRegisterClass*>
 407       getRegForInlineAsmConstraint(const std::string &Constraint,
 408                                    MVT::ValueType VT) const;
 409
 410     /// isLegalAddressingMode - Return true if the addressing mode represented
 411     /// by AM is legal for this target, for a load/store of the specified type.
 412     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 413
 414     /// isTruncateFree - Return true if it's free to truncate a value of
 415     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 416     /// register EAX to i16 by referencing its sub-register AX.
 417     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 418     virtual bool isTruncateFree(MVT::ValueType VT1, MVT::ValueType VT2) const;
 419
 420     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 421     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 422     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 423     /// values are assumed to be legal.
 424     virtual bool isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const;
 425
 426     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 427     /// used by Targets can use this to indicate if there is a suitable
 428     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 429     /// pool entry.
 430     virtual bool isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
 431                                         MVT::ValueType EVT,
 432                                         SelectionDAG &DAG) const;
 433
 434     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 435     /// for tail call optimization. Target which want to do tail call
 436     /// optimization should implement this function.
 437     virtual bool IsEligibleForTailCallOptimization(SDOperand Call,
 438                                                    SDOperand Ret,
 439                                                    SelectionDAG &DAG) const;
 440
 441     virtual const TargetSubtarget* getSubtarget() {
 442       return static_cast<const TargetSubtarget*>(Subtarget);
 443     }
 444
 445     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 446     /// computed in an SSE register, not on the X87 floating point stack.
 447     bool isScalarFPTypeInSSEReg(MVT::ValueType VT) const {
 448       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 449       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 450     }
 451
 452   private:
 453     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 454     /// make the right decision when generating code for different targets.
 455     const X86Subtarget *Subtarget;
 456     const TargetRegisterInfo *RegInfo;
 457
 458     /// X86StackPtr - X86 physical register used as stack ptr.
 459     unsigned X86StackPtr;
 460
 461     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 462     /// floating point ops.
 463     /// When SSE is available, use it for f32 operations.
 464     /// When SSE2 is available, use it for f64 operations.
 465     bool X86ScalarSSEf32;
 466     bool X86ScalarSSEf64;
 467
 468     X86::X86_64SRet ClassifyX86_64SRetCallReturn(const Function *Fn);
 469
 470     void X86_64AnalyzeSRetCallOperands(SDNode*, CCAssignFn*, CCState&);
 471
 472     SDNode *LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode*TheCall,
 473                             unsigned CallingConv, SelectionDAG &DAG);
 474
 475     SDNode *LowerCallResultToTwo64BitRegs(SDOperand Chain, SDOperand InFlag,
 476                                           SDNode *TheCall, unsigned Reg1,
 477                                           unsigned Reg2, MVT::ValueType VT,
 478                                           SelectionDAG &DAG);
 479
 480     SDNode *LowerCallResultToTwoX87Regs(SDOperand Chain, SDOperand InFlag,
 481                                         SDNode *TheCall, SelectionDAG &DAG);
 482
 483     SDOperand LowerMemArgument(SDOperand Op, SelectionDAG &DAG,
 484                                const CCValAssign &VA,  MachineFrameInfo *MFI,
 485                                SDOperand Root, unsigned i);
 486
 487     SDOperand LowerMemOpCallTo(SDOperand Op, SelectionDAG &DAG,
 488                                const SDOperand &StackPtr,
 489                                const CCValAssign &VA, SDOperand Chain,
 490                                SDOperand Arg);
 491
 492     // Call lowering helpers.
 493     bool IsCalleePop(SDOperand Op);
 494     CCAssignFn *CCAssignFnForNode(SDOperand Op) const;
 495     NameDecorationStyle NameDecorationForFORMAL_ARGUMENTS(SDOperand Op);
 496     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 497
 498     std::pair<SDOperand,SDOperand> FP_TO_SINTHelper(SDOperand Op,
 499                                                     SelectionDAG &DAG);
 500
 501     SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG);
 502     SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG);
 503     SDOperand LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG);
 504     SDOperand LowerEXTRACT_VECTOR_ELT_SSE4(SDOperand Op, SelectionDAG &DAG);
 505     SDOperand LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG);
 506     SDOperand LowerINSERT_VECTOR_ELT_SSE4(SDOperand Op, SelectionDAG &DAG);
 507     SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG);
 508     SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG);
 509     SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG);
 510     SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG);
 511     SDOperand LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG);
 512     SDOperand LowerShift(SDOperand Op, SelectionDAG &DAG);
 513     SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG);
 514     SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG);
 515     SDOperand LowerFABS(SDOperand Op, SelectionDAG &DAG);
 516     SDOperand LowerFNEG(SDOperand Op, SelectionDAG &DAG);
 517     SDOperand LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG);
 518     SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG);
 519     SDOperand LowerSELECT(SDOperand Op, SelectionDAG &DAG);
 520     SDOperand LowerBRCOND(SDOperand Op, SelectionDAG &DAG);
 521     SDOperand LowerMEMSET(SDOperand Op, SelectionDAG &DAG);
 522     SDOperand LowerMEMCPYInline(SDOperand Dest, SDOperand Source,
 523                                 SDOperand Chain, unsigned Size, unsigned Align,
 524                                 SelectionDAG &DAG);
 525     SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG);
 526     SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG);
 527     SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG);
 528     SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG);
 529     SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG);
 530     SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG);
 531     SDOperand LowerVACOPY(SDOperand Op, SelectionDAG &DAG);
 532     SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG);
 533     SDOperand LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG);
 534     SDOperand LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG);
 535     SDOperand LowerFRAME_TO_ARGS_OFFSET(SDOperand Op, SelectionDAG &DAG);
 536     SDOperand LowerEH_RETURN(SDOperand Op, SelectionDAG &DAG);
 537     SDOperand LowerTRAMPOLINE(SDOperand Op, SelectionDAG &DAG);
 538     SDOperand LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG);
 539     SDOperand LowerCTLZ(SDOperand Op, SelectionDAG &DAG);
 540     SDOperand LowerCTTZ(SDOperand Op, SelectionDAG &DAG);
 541     SDNode *ExpandFP_TO_SINT(SDNode *N, SelectionDAG &DAG);
 542     SDNode *ExpandREADCYCLECOUNTER(SDNode *N, SelectionDAG &DAG);
 543   };
 544 }
 545
 546 #endif    // X86ISELLOWERING_H