lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/CodeGen/SelectionDAG.h"
  23 #include "llvm/CodeGen/CallingConvLower.h"
  24
  25 namespace llvm {
  26   namespace X86ISD {
  27     // X86 Specific DAG Nodes
  28     enum NodeType {
  29       // Start the numbering where the builtin ops leave off.
  30       FIRST_NUMBER = ISD::BUILTIN_OP_END+X86::INSTRUCTION_LIST_END,
  31
  32       /// BSF - Bit scan forward.
  33       /// BSR - Bit scan reverse.
  34       BSF,
  35       BSR,
  36
  37       /// SHLD, SHRD - Double shift instructions. These correspond to
  38       /// X86::SHLDxx and X86::SHRDxx instructions.
  39       SHLD,
  40       SHRD,
  41
  42       /// FAND - Bitwise logical AND of floating point values. This corresponds
  43       /// to X86::ANDPS or X86::ANDPD.
  44       FAND,
  45
  46       /// FOR - Bitwise logical OR of floating point values. This corresponds
  47       /// to X86::ORPS or X86::ORPD.
  48       FOR,
  49
  50       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  51       /// to X86::XORPS or X86::XORPD.
  52       FXOR,
  53
  54       /// FSRL - Bitwise logical right shift of floating point values. These
  55       /// corresponds to X86::PSRLDQ.
  56       FSRL,
  57
  58       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  59       /// integer source in memory and FP reg result.  This corresponds to the
  60       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  61       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  62       /// also produces a flag).
  63       FILD,
  64       FILD_FLAG,
  65
  66       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  67       /// integer destination in memory and a FP reg source.  This corresponds
  68       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  69       /// has two inputs (token chain and address) and two outputs (int value
  70       /// and token chain).
  71       FP_TO_INT16_IN_MEM,
  72       FP_TO_INT32_IN_MEM,
  73       FP_TO_INT64_IN_MEM,
  74
  75       /// FLD - This instruction implements an extending load to FP stack slots.
  76       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  77       /// operand, ptr to load from, and a ValueType node indicating the type
  78       /// to load to.
  79       FLD,
  80
  81       /// FST - This instruction implements a truncating store to FP stack
  82       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  83       /// chain operand, value to store, address, and a ValueType to store it
  84       /// as.
  85       FST,
  86
  87       /// CALL/TAILCALL - These operations represent an abstract X86 call
  88       /// instruction, which includes a bunch of information.  In particular the
  89       /// operands of these node are:
  90       ///
  91       ///     #0 - The incoming token chain
  92       ///     #1 - The callee
  93       ///     #2 - The number of arg bytes the caller pushes on the stack.
  94       ///     #3 - The number of arg bytes the callee pops off the stack.
  95       ///     #4 - The value to pass in AL/AX/EAX (optional)
  96       ///     #5 - The value to pass in DL/DX/EDX (optional)
  97       ///
  98       /// The result values of these nodes are:
  99       ///
 100       ///     #0 - The outgoing token chain
 101       ///     #1 - The first register result value (optional)
 102       ///     #2 - The second register result value (optional)
 103       ///
 104       /// The CALL vs TAILCALL distinction boils down to whether the callee is
 105       /// known not to modify the caller's stack frame, as is standard with
 106       /// LLVM.
 107       CALL,
 108       TAILCALL,
 109
 110       /// RDTSC_DAG - This operation implements the lowering for
 111       /// readcyclecounter
 112       RDTSC_DAG,
 113
 114       /// X86 compare and logical compare instructions.
 115       CMP, COMI, UCOMI,
 116
 117       /// X86 SetCC. Operand 1 is condition code, and operand 2 is the flag
 118       /// operand produced by a CMP instruction.
 119       SETCC,
 120
 121       /// X86 conditional moves. Operand 1 and operand 2 are the two values
 122       /// to select from (operand 1 is a R/W operand). Operand 3 is the
 123       /// condition code, and operand 4 is the flag operand produced by a CMP
 124       /// or TEST instruction. It also writes a flag result.
 125       CMOV,
 126
 127       /// X86 conditional branches. Operand 1 is the chain operand, operand 2
 128       /// is the block to branch if condition is true, operand 3 is the
 129       /// condition code, and operand 4 is the flag operand produced by a CMP
 130       /// or TEST instruction.
 131       BRCOND,
 132
 133       /// Return with a flag operand. Operand 1 is the chain operand, operand
 134       /// 2 is the number of bytes of stack to pop.
 135       RET_FLAG,
 136
 137       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 138       REP_STOS,
 139
 140       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 141       REP_MOVS,
 142
 143       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 144       /// at function entry, used for PIC code.
 145       GlobalBaseReg,
 146
 147       /// Wrapper - A wrapper node for TargetConstantPool,
 148       /// TargetExternalSymbol, and TargetGlobalAddress.
 149       Wrapper,
 150
 151       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 152       /// relative displacements.
 153       WrapperRIP,
 154
 155       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 156       /// i32, corresponds to X86::PEXTRB.
 157       PEXTRB,
 158
 159       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 160       /// i32, corresponds to X86::PEXTRW.
 161       PEXTRW,
 162
 163       /// INSERTPS - Insert any element of a 4 x float vector into any element
 164       /// of a destination 4 x floatvector.
 165       INSERTPS,
 166
 167       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 168       /// corresponds to X86::PINSRB.
 169       PINSRB,
 170
 171       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 172       /// corresponds to X86::PINSRW.
 173       PINSRW,
 174
 175       /// FMAX, FMIN - Floating point max and min.
 176       ///
 177       FMAX, FMIN,
 178
 179       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 180       /// approximation.  Note that these typically require refinement
 181       /// in order to obtain suitable precision.
 182       FRSQRT, FRCP,
 183
 184       // TLSADDR, THREAThread - Thread Local Storage.
 185       TLSADDR, THREAD_POINTER,
 186
 187       // EH_RETURN - Exception Handling helpers.
 188       EH_RETURN,
 189
 190       /// TC_RETURN - Tail call return.
 191       ///   operand #0 chain
 192       ///   operand #1 callee (register or absolute)
 193       ///   operand #2 stack adjustment
 194       ///   operand #3 optional in flag
 195       TC_RETURN,
 196
 197       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 198       LCMPXCHG_DAG,
 199       LCMPXCHG8_DAG,
 200
 201       // FNSTCW16m - Store FP control world into i16 memory.
 202       FNSTCW16m,
 203
 204       // VZEXT_MOVL - Vector move low and zero extend.
 205       VZEXT_MOVL,
 206
 207       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 208       VZEXT_LOAD
 209     };
 210   }
 211
 212   /// Define some predicates that are used for node matching.
 213   namespace X86 {
 214     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 215     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 216     bool isPSHUFDMask(SDNode *N);
 217
 218     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 219     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 220     bool isPSHUFHWMask(SDNode *N);
 221
 222     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 223     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 224     bool isPSHUFLWMask(SDNode *N);
 225
 226     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 227     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 228     bool isSHUFPMask(SDNode *N);
 229
 230     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 231     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 232     bool isMOVHLPSMask(SDNode *N);
 233
 234     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 235     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 236     /// <2, 3, 2, 3>
 237     bool isMOVHLPS_v_undef_Mask(SDNode *N);
 238
 239     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 240     /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
 241     bool isMOVLPMask(SDNode *N);
 242
 243     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 244     /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
 245     /// as well as MOVLHPS.
 246     bool isMOVHPMask(SDNode *N);
 247
 248     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 249     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 250     bool isUNPCKLMask(SDNode *N, bool V2IsSplat = false);
 251
 252     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 253     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 254     bool isUNPCKHMask(SDNode *N, bool V2IsSplat = false);
 255
 256     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 257     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 258     /// <0, 0, 1, 1>
 259     bool isUNPCKL_v_undef_Mask(SDNode *N);
 260
 261     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 262     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 263     /// <2, 2, 3, 3>
 264     bool isUNPCKH_v_undef_Mask(SDNode *N);
 265
 266     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 267     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 268     /// MOVSD, and MOVD, i.e. setting the lowest element.
 269     bool isMOVLMask(SDNode *N);
 270
 271     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 272     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 273     bool isMOVSHDUPMask(SDNode *N);
 274
 275     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 276     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 277     bool isMOVSLDUPMask(SDNode *N);
 278
 279     /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand
 280     /// specifies a splat of a single element.
 281     bool isSplatMask(SDNode *N);
 282
 283     /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
 284     /// specifies a splat of zero element.
 285     bool isSplatLoMask(SDNode *N);
 286
 287     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 288     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 289     /// instructions.
 290     unsigned getShuffleSHUFImmediate(SDNode *N);
 291
 292     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 293     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 294     /// instructions.
 295     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 296
 297     /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 298     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 299     /// instructions.
 300     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 301   }
 302
 303   //===--------------------------------------------------------------------===//
 304   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 305   class X86TargetLowering : public TargetLowering {
 306     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 307     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 308     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 309     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 310     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 311     int BytesCallerReserves;          // Number of arg bytes caller makes.
 312
 313   public:
 314     explicit X86TargetLowering(X86TargetMachine &TM);
 315
 316     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 317     /// jumptable.
 318     SDOperand getPICJumpTableRelocBase(SDOperand Table,
 319                                        SelectionDAG &DAG) const;
 320
 321     // Return the number of bytes that a function should pop when it returns (in
 322     // addition to the space used by the return address).
 323     //
 324     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 325
 326     // Return the number of bytes that the caller reserves for arguments passed
 327     // to this function.
 328     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 329
 330     /// getStackPtrReg - Return the stack pointer register we are using: either
 331     /// ESP or RSP.
 332     unsigned getStackPtrReg() const { return X86StackPtr; }
 333
 334     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 335     /// function arguments in the caller parameter area. For X86, aggregates
 336     /// that contains are placed at 16-byte boundaries while the rest are at
 337     /// 4-byte boundaries.
 338     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 339
 340     /// LowerOperation - Provide custom lowering hooks for some operations.
 341     ///
 342     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 343
 344     /// ExpandOperation - Custom lower the specified operation, splitting the
 345     /// value into two pieces.
 346     ///
 347     virtual SDNode *ExpandOperationResult(SDNode *N, SelectionDAG &DAG);
 348
 349
 350     virtual SDOperand PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 351
 352     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 353                                                         MachineBasicBlock *MBB);
 354
 355
 356     /// getTargetNodeName - This method returns the name of a target specific
 357     /// DAG node.
 358     virtual const char *getTargetNodeName(unsigned Opcode) const;
 359
 360     /// getSetCCResultType - Return the ISD::SETCC ValueType
 361     virtual MVT::ValueType getSetCCResultType(const SDOperand &) const;
 362
 363     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 364     /// in Mask are known to be either zero or one and return them in the
 365     /// KnownZero/KnownOne bitsets.
 366     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
 367                                                 const APInt &Mask,
 368                                                 APInt &KnownZero,
 369                                                 APInt &KnownOne,
 370                                                 const SelectionDAG &DAG,
 371                                                 unsigned Depth = 0) const;
 372
 373     virtual bool
 374     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 375
 376     SDOperand getReturnAddressFrameIndex(SelectionDAG &DAG);
 377
 378     ConstraintType getConstraintType(const std::string &Constraint) const;
 379
 380     std::vector<unsigned>
 381       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 382                                         MVT::ValueType VT) const;
 383
 384     virtual const char *LowerXConstraint(MVT::ValueType ConstraintVT) const;
 385
 386     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 387     /// vector.  If it is invalid, don't add anything to Ops.
 388     virtual void LowerAsmOperandForConstraint(SDOperand Op,
 389                                               char ConstraintLetter,
 390                                               std::vector<SDOperand> &Ops,
 391                                               SelectionDAG &DAG) const;
 392
 393     /// getRegForInlineAsmConstraint - Given a physical register constraint
 394     /// (e.g. {edx}), return the register number and the register class for the
 395     /// register.  This should only be used for C_Register constraints.  On
 396     /// error, this returns a register number of 0.
 397     std::pair<unsigned, const TargetRegisterClass*>
 398       getRegForInlineAsmConstraint(const std::string &Constraint,
 399                                    MVT::ValueType VT) const;
 400
 401     /// isLegalAddressingMode - Return true if the addressing mode represented
 402     /// by AM is legal for this target, for a load/store of the specified type.
 403     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 404
 405     /// isTruncateFree - Return true if it's free to truncate a value of
 406     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 407     /// register EAX to i16 by referencing its sub-register AX.
 408     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 409     virtual bool isTruncateFree(MVT::ValueType VT1, MVT::ValueType VT2) const;
 410
 411     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 412     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 413     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 414     /// values are assumed to be legal.
 415     virtual bool isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const;
 416
 417     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 418     /// used by Targets can use this to indicate if there is a suitable
 419     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 420     /// pool entry.
 421     virtual bool isVectorClearMaskLegal(const std::vector<SDOperand> &BVOps,
 422                                         MVT::ValueType EVT,
 423                                         SelectionDAG &DAG) const;
 424
 425     /// ShouldShrinkFPConstant - If true, then instruction selection should
 426     /// seek to shrink the FP constant of the specified type to a smaller type
 427     /// in order to save space and / or reduce runtime.
 428     virtual bool ShouldShrinkFPConstant(MVT::ValueType VT) const {
 429       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 430       // expensive than a straight movsd. On the other hand, it's important to
 431       // shrink long double fp constant since fldt is very slow.
 432       return !X86ScalarSSEf64 || VT == MVT::f80;
 433     }
 434
 435     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 436     /// for tail call optimization. Target which want to do tail call
 437     /// optimization should implement this function.
 438     virtual bool IsEligibleForTailCallOptimization(SDOperand Call,
 439                                                    SDOperand Ret,
 440                                                    SelectionDAG &DAG) const;
 441
 442     virtual const X86Subtarget* getSubtarget() {
 443       return Subtarget;
 444     }
 445
 446     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 447     /// computed in an SSE register, not on the X87 floating point stack.
 448     bool isScalarFPTypeInSSEReg(MVT::ValueType VT) const {
 449       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 450       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 451     }
 452
 453   private:
 454     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 455     /// make the right decision when generating code for different targets.
 456     const X86Subtarget *Subtarget;
 457     const X86RegisterInfo *RegInfo;
 458
 459     /// X86StackPtr - X86 physical register used as stack ptr.
 460     unsigned X86StackPtr;
 461
 462     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 463     /// floating point ops.
 464     /// When SSE is available, use it for f32 operations.
 465     /// When SSE2 is available, use it for f64 operations.
 466     bool X86ScalarSSEf32;
 467     bool X86ScalarSSEf64;
 468
 469     SDNode *LowerCallResult(SDOperand Chain, SDOperand InFlag, SDNode*TheCall,
 470                             unsigned CallingConv, SelectionDAG &DAG);
 471
 472     SDOperand LowerMemArgument(SDOperand Op, SelectionDAG &DAG,
 473                                const CCValAssign &VA,  MachineFrameInfo *MFI,
 474                                unsigned CC, SDOperand Root, unsigned i);
 475
 476     SDOperand LowerMemOpCallTo(SDOperand Op, SelectionDAG &DAG,
 477                                const SDOperand &StackPtr,
 478                                const CCValAssign &VA, SDOperand Chain,
 479                                SDOperand Arg);
 480
 481     // Call lowering helpers.
 482     bool IsCalleePop(SDOperand Op);
 483     bool CallRequiresGOTPtrInReg(bool Is64Bit, bool IsTailCall);
 484     bool CallRequiresFnAddressInReg(bool Is64Bit, bool IsTailCall);
 485     SDOperand EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDOperand &OutRetAddr,
 486                                 SDOperand Chain, bool IsTailCall, bool Is64Bit,
 487                                 int FPDiff);
 488
 489     CCAssignFn *CCAssignFnForNode(SDOperand Op) const;
 490     NameDecorationStyle NameDecorationForFORMAL_ARGUMENTS(SDOperand Op);
 491     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 492
 493     std::pair<SDOperand,SDOperand> FP_TO_SINTHelper(SDOperand Op,
 494                                                     SelectionDAG &DAG);
 495
 496     SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG);
 497     SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG);
 498     SDOperand LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG);
 499     SDOperand LowerEXTRACT_VECTOR_ELT_SSE4(SDOperand Op, SelectionDAG &DAG);
 500     SDOperand LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG);
 501     SDOperand LowerINSERT_VECTOR_ELT_SSE4(SDOperand Op, SelectionDAG &DAG);
 502     SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG);
 503     SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG);
 504     SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG);
 505     SDOperand LowerGlobalTLSAddress(SDOperand Op, SelectionDAG &DAG);
 506     SDOperand LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG);
 507     SDOperand LowerShift(SDOperand Op, SelectionDAG &DAG);
 508     SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG);
 509     SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG);
 510     SDOperand LowerFABS(SDOperand Op, SelectionDAG &DAG);
 511     SDOperand LowerFNEG(SDOperand Op, SelectionDAG &DAG);
 512     SDOperand LowerFCOPYSIGN(SDOperand Op, SelectionDAG &DAG);
 513     SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG);
 514     SDOperand LowerSELECT(SDOperand Op, SelectionDAG &DAG);
 515     SDOperand LowerBRCOND(SDOperand Op, SelectionDAG &DAG);
 516     SDOperand LowerMEMSET(SDOperand Op, SelectionDAG &DAG);
 517     SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG);
 518     SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG);
 519     SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG);
 520     SDOperand LowerDYNAMIC_STACKALLOC(SDOperand Op, SelectionDAG &DAG);
 521     SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG);
 522     SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG);
 523     SDOperand LowerVAARG(SDOperand Op, SelectionDAG &DAG);
 524     SDOperand LowerVACOPY(SDOperand Op, SelectionDAG &DAG);
 525     SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG);
 526     SDOperand LowerRETURNADDR(SDOperand Op, SelectionDAG &DAG);
 527     SDOperand LowerFRAMEADDR(SDOperand Op, SelectionDAG &DAG);
 528     SDOperand LowerFRAME_TO_ARGS_OFFSET(SDOperand Op, SelectionDAG &DAG);
 529     SDOperand LowerEH_RETURN(SDOperand Op, SelectionDAG &DAG);
 530     SDOperand LowerTRAMPOLINE(SDOperand Op, SelectionDAG &DAG);
 531     SDOperand LowerFLT_ROUNDS_(SDOperand Op, SelectionDAG &DAG);
 532     SDOperand LowerCTLZ(SDOperand Op, SelectionDAG &DAG);
 533     SDOperand LowerCTTZ(SDOperand Op, SelectionDAG &DAG);
 534     SDOperand LowerLCS(SDOperand Op, SelectionDAG &DAG);
 535     SDNode *ExpandFP_TO_SINT(SDNode *N, SelectionDAG &DAG);
 536     SDNode *ExpandREADCYCLECOUNTER(SDNode *N, SelectionDAG &DAG);
 537     SDNode *ExpandATOMIC_LCS(SDNode *N, SelectionDAG &DAG);
 538     SDNode *ExpandATOMIC_LSS(SDNode *N, SelectionDAG &DAG);
 539
 540     SDOperand EmitTargetCodeForMemset(SelectionDAG &DAG,
 541                                       SDOperand Chain,
 542                                       SDOperand Dst, SDOperand Src,
 543                                       SDOperand Size, unsigned Align,
 544                                       const Value *DstSV, uint64_t DstSVOff);
 545     SDOperand EmitTargetCodeForMemcpy(SelectionDAG &DAG,
 546                                       SDOperand Chain,
 547                                       SDOperand Dst, SDOperand Src,
 548                                       SDOperand Size, unsigned Align,
 549                                       bool AlwaysInline,
 550                                       const Value *DstSV, uint64_t DstSVOff,
 551                                       const Value *SrcSV, uint64_t SrcSVOff);
 552
 553     /// Utility function to emit atomic bitwise operations (and, or, xor).
 554     // It takes the bitwise instruction to expand, the associated machine basic
 555     // block, and the associated X86 opcodes for reg/reg and reg/imm.
 556     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 557                                                     MachineInstr *BInstr,
 558                                                     MachineBasicBlock *BB,
 559                                                     unsigned regOpc,
 560                                                     unsigned immOpc);
 561
 562     /// Utility function to emit atomic min and max.  It takes the min/max
 563     // instruction to expand, the associated basic block, and the associated
 564     // cmov opcode for moving the min or max value.
 565     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 566                                                           MachineBasicBlock *BB,
 567                                                           unsigned cmovOpc);
 568   };
 569 }
 570
 571 #endif    // X86ISELLOWERING_H