lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGNB/W/D - Copy integer sign.
 176       PSIGNB, PSIGNW, PSIGND,
 177
 178       /// PBLENDVB - Variable blend
 179       PBLENDVB,
 180
 181       /// FMAX, FMIN - Floating point max and min.
 182       ///
 183       FMAX, FMIN,
 184
 185       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 186       /// approximation.  Note that these typically require refinement
 187       /// in order to obtain suitable precision.
 188       FRSQRT, FRCP,
 189
 190       // TLSADDR - Thread Local Storage.
 191       TLSADDR,
 192
 193       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 194       // thunk at the address from an earlier relocation.
 195       TLSCALL,
 196
 197       // EH_RETURN - Exception Handling helpers.
 198       EH_RETURN,
 199
 200       /// TC_RETURN - Tail call return.
 201       ///   operand #0 chain
 202       ///   operand #1 callee (register or absolute)
 203       ///   operand #2 stack adjustment
 204       ///   operand #3 optional in flag
 205       TC_RETURN,
 206
 207       // VZEXT_MOVL - Vector move low and zero extend.
 208       VZEXT_MOVL,
 209
 210       // VSHL, VSRL - Vector logical left / right shift.
 211       VSHL, VSRL,
 212
 213       // CMPPD, CMPPS - Vector double/float comparison.
 214       // CMPPD, CMPPS - Vector double/float comparison.
 215       CMPPD, CMPPS,
 216
 217       // PCMP* - Vector integer comparisons.
 218       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 219       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 220
 221       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 222       ADD, SUB, ADC, SBB, SMUL,
 223       INC, DEC, OR, XOR, AND,
 224
 225       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 226
 227       // MUL_IMM - X86 specific multiply by immediate.
 228       MUL_IMM,
 229
 230       // PTEST - Vector bitwise comparisons
 231       PTEST,
 232
 233       // TESTP - Vector packed fp sign bitwise comparisons
 234       TESTP,
 235
 236       // Several flavors of instructions with vector shuffle behaviors.
 237       PALIGN,
 238       PSHUFD,
 239       PSHUFHW,
 240       PSHUFLW,
 241       PSHUFHW_LD,
 242       PSHUFLW_LD,
 243       SHUFPD,
 244       SHUFPS,
 245       MOVDDUP,
 246       MOVSHDUP,
 247       MOVSLDUP,
 248       MOVSHDUP_LD,
 249       MOVSLDUP_LD,
 250       MOVLHPS,
 251       MOVLHPD,
 252       MOVHLPS,
 253       MOVHLPD,
 254       MOVLPS,
 255       MOVLPD,
 256       MOVSD,
 257       MOVSS,
 258       UNPCKLPS,
 259       UNPCKLPD,
 260       VUNPCKLPSY,
 261       VUNPCKLPDY,
 262       UNPCKHPS,
 263       UNPCKHPD,
 264       VUNPCKHPSY,
 265       VUNPCKHPDY,
 266       PUNPCKLBW,
 267       PUNPCKLWD,
 268       PUNPCKLDQ,
 269       PUNPCKLQDQ,
 270       PUNPCKHBW,
 271       PUNPCKHWD,
 272       PUNPCKHDQ,
 273       PUNPCKHQDQ,
 274       VPERMILPS,
 275       VPERMILPSY,
 276       VPERMILPD,
 277       VPERMILPDY,
 278       VPERM2F128,
 279       VBROADCAST,
 280
 281       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 282       // according to %al. An operator is needed so that this can be expanded
 283       // with control flow.
 284       VASTART_SAVE_XMM_REGS,
 285
 286       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 287       WIN_ALLOCA,
 288
 289       // Memory barrier
 290       MEMBARRIER,
 291       MFENCE,
 292       SFENCE,
 293       LFENCE,
 294
 295       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 296       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 297       // Atomic 64-bit binary operations.
 298       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 299       ATOMSUB64_DAG,
 300       ATOMOR64_DAG,
 301       ATOMXOR64_DAG,
 302       ATOMAND64_DAG,
 303       ATOMNAND64_DAG,
 304       ATOMSWAP64_DAG,
 305
 306       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 307       LCMPXCHG_DAG,
 308       LCMPXCHG8_DAG,
 309       LCMPXCHG16_DAG,
 310
 311       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 312       VZEXT_LOAD,
 313
 314       // FNSTCW16m - Store FP control world into i16 memory.
 315       FNSTCW16m,
 316
 317       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 318       /// integer destination in memory and a FP reg source.  This corresponds
 319       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 320       /// has two inputs (token chain and address) and two outputs (int value
 321       /// and token chain).
 322       FP_TO_INT16_IN_MEM,
 323       FP_TO_INT32_IN_MEM,
 324       FP_TO_INT64_IN_MEM,
 325
 326       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 327       /// integer source in memory and FP reg result.  This corresponds to the
 328       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 329       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 330       /// also produces a flag).
 331       FILD,
 332       FILD_FLAG,
 333
 334       /// FLD - This instruction implements an extending load to FP stack slots.
 335       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 336       /// operand, ptr to load from, and a ValueType node indicating the type
 337       /// to load to.
 338       FLD,
 339
 340       /// FST - This instruction implements a truncating store to FP stack
 341       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 342       /// chain operand, value to store, address, and a ValueType to store it
 343       /// as.
 344       FST,
 345
 346       /// VAARG_64 - This instruction grabs the address of the next argument
 347       /// from a va_list. (reads and modifies the va_list in memory)
 348       VAARG_64
 349
 350       // WARNING: Do not add anything in the end unless you want the node to
 351       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 352       // thought as target memory ops!
 353     };
 354   }
 355
 356   /// Define some predicates that are used for node matching.
 357   namespace X86 {
 358     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 359     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 360     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 361
 362     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 363     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 364     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 365
 366     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 367     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 368     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 369
 370     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 371     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 372     bool isSHUFPMask(ShuffleVectorSDNode *N);
 373
 374     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 375     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 376     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 377
 378     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 379     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 380     /// <2, 3, 2, 3>
 381     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 382
 383     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 384     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 385     bool isMOVLPMask(ShuffleVectorSDNode *N);
 386
 387     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 388     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 389     /// as well as MOVLHPS.
 390     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 391
 392     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 393     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 394     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 395
 396     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 397     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 398     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 399
 400     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 401     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 402     /// <0, 0, 1, 1>
 403     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 404
 405     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 406     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 407     /// <2, 2, 3, 3>
 408     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 409
 410     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 411     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 412     /// MOVSD, and MOVD, i.e. setting the lowest element.
 413     bool isMOVLMask(ShuffleVectorSDNode *N);
 414
 415     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 416     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 417     bool isMOVSHDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 418
 419     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 420     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 421     bool isMOVSLDUPMask(ShuffleVectorSDNode *N, const X86Subtarget *Subtarget);
 422
 423     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 424     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 425     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 426
 427     /// isVEXTRACTF128Index - Return true if the specified
 428     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 429     /// suitable for input to VEXTRACTF128.
 430     bool isVEXTRACTF128Index(SDNode *N);
 431
 432     /// isVINSERTF128Index - Return true if the specified
 433     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 434     /// suitable for input to VINSERTF128.
 435     bool isVINSERTF128Index(SDNode *N);
 436
 437     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 438     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 439     /// instructions.
 440     unsigned getShuffleSHUFImmediate(SDNode *N);
 441
 442     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 443     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 444     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 445
 446     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 447     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 448     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 449
 450     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 451     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 452     unsigned getShufflePALIGNRImmediate(SDNode *N);
 453
 454     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 455     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 456     /// with VEXTRACTF128 instructions.
 457     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 458
 459     /// getInsertVINSERTF128Immediate - Return the appropriate
 460     /// immediate to insert at the specified INSERT_SUBVECTOR index
 461     /// with VINSERTF128 instructions.
 462     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 463
 464     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 465     /// constant +0.0.
 466     bool isZeroNode(SDValue Elt);
 467
 468     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 469     /// fit into displacement field of the instruction.
 470     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 471                                       bool hasSymbolicDisplacement = true);
 472
 473
 474     /// isCalleePop - Determines whether the callee is required to pop its
 475     /// own arguments. Callee pop is necessary to support tail calls.
 476     bool isCalleePop(CallingConv::ID CallingConv,
 477                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 478   }
 479
 480   //===--------------------------------------------------------------------===//
 481   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 482   class X86TargetLowering : public TargetLowering {
 483   public:
 484     explicit X86TargetLowering(X86TargetMachine &TM);
 485
 486     virtual unsigned getJumpTableEncoding() const;
 487
 488     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 489
 490     virtual const MCExpr *
 491     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 492                               const MachineBasicBlock *MBB, unsigned uid,
 493                               MCContext &Ctx) const;
 494
 495     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 496     /// jumptable.
 497     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 498                                              SelectionDAG &DAG) const;
 499     virtual const MCExpr *
 500     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 501                                  unsigned JTI, MCContext &Ctx) const;
 502
 503     /// getStackPtrReg - Return the stack pointer register we are using: either
 504     /// ESP or RSP.
 505     unsigned getStackPtrReg() const { return X86StackPtr; }
 506
 507     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 508     /// function arguments in the caller parameter area. For X86, aggregates
 509     /// that contains are placed at 16-byte boundaries while the rest are at
 510     /// 4-byte boundaries.
 511     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 512
 513     /// getOptimalMemOpType - Returns the target specific optimal type for load
 514     /// and store operations as a result of memset, memcpy, and memmove
 515     /// lowering. If DstAlign is zero that means it's safe to destination
 516     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 517     /// means there isn't a need to check it against alignment requirement,
 518     /// probably because the source does not need to be loaded. If
 519     /// 'NonScalarIntSafe' is true, that means it's safe to return a
 520     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 521     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 522     /// constant so it does not need to be loaded.
 523     /// It returns EVT::Other if the type should be determined using generic
 524     /// target-independent logic.
 525     virtual EVT
 526     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 527                         bool NonScalarIntSafe, bool MemcpyStrSrc,
 528                         MachineFunction &MF) const;
 529
 530     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 531     /// unaligned memory accesses. of the specified type.
 532     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 533       return true;
 534     }
 535
 536     /// LowerOperation - Provide custom lowering hooks for some operations.
 537     ///
 538     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 539
 540     /// ReplaceNodeResults - Replace the results of node with an illegal result
 541     /// type with new values built out of custom code.
 542     ///
 543     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 544                                     SelectionDAG &DAG) const;
 545
 546
 547     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 548
 549     /// isTypeDesirableForOp - Return true if the target has native support for
 550     /// the specified value type and it is 'desirable' to use the type for the
 551     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 552     /// instruction encodings are longer and some i16 instructions are slow.
 553     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 554
 555     /// isTypeDesirable - Return true if the target has native support for the
 556     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 557     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 558     /// and some i16 instructions are slow.
 559     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 560
 561     virtual MachineBasicBlock *
 562       EmitInstrWithCustomInserter(MachineInstr *MI,
 563                                   MachineBasicBlock *MBB) const;
 564
 565
 566     /// getTargetNodeName - This method returns the name of a target specific
 567     /// DAG node.
 568     virtual const char *getTargetNodeName(unsigned Opcode) const;
 569
 570     /// getSetCCResultType - Return the ISD::SETCC ValueType
 571     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 572
 573     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 574     /// in Mask are known to be either zero or one and return them in the
 575     /// KnownZero/KnownOne bitsets.
 576     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 577                                                 const APInt &Mask,
 578                                                 APInt &KnownZero,
 579                                                 APInt &KnownOne,
 580                                                 const SelectionDAG &DAG,
 581                                                 unsigned Depth = 0) const;
 582
 583     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 584     // operation that are sign bits.
 585     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 586                                                      unsigned Depth) const;
 587
 588     virtual bool
 589     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 590
 591     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 592
 593     virtual bool ExpandInlineAsm(CallInst *CI) const;
 594
 595     ConstraintType getConstraintType(const std::string &Constraint) const;
 596
 597     /// Examine constraint string and operand type and determine a weight value.
 598     /// The operand object must already have been set up with the operand type.
 599     virtual ConstraintWeight getSingleConstraintMatchWeight(
 600       AsmOperandInfo &info, const char *constraint) const;
 601
 602     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 603
 604     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 605     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 606     /// true it means one of the asm constraint of the inline asm instruction
 607     /// being processed is 'm'.
 608     virtual void LowerAsmOperandForConstraint(SDValue Op,
 609                                               std::string &Constraint,
 610                                               std::vector<SDValue> &Ops,
 611                                               SelectionDAG &DAG) const;
 612
 613     /// getRegForInlineAsmConstraint - Given a physical register constraint
 614     /// (e.g. {edx}), return the register number and the register class for the
 615     /// register.  This should only be used for C_Register constraints.  On
 616     /// error, this returns a register number of 0.
 617     std::pair<unsigned, const TargetRegisterClass*>
 618       getRegForInlineAsmConstraint(const std::string &Constraint,
 619                                    EVT VT) const;
 620
 621     /// isLegalAddressingMode - Return true if the addressing mode represented
 622     /// by AM is legal for this target, for a load/store of the specified type.
 623     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 624
 625     /// isTruncateFree - Return true if it's free to truncate a value of
 626     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 627     /// register EAX to i16 by referencing its sub-register AX.
 628     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 629     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 630
 631     /// isZExtFree - Return true if any actual instruction that defines a
 632     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 633     /// register. This does not necessarily include registers defined in
 634     /// unknown ways, such as incoming arguments, or copies from unknown
 635     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 636     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 637     /// all instructions that define 32-bit values implicit zero-extend the
 638     /// result out to 64 bits.
 639     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 640     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 641
 642     /// isNarrowingProfitable - Return true if it's profitable to narrow
 643     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 644     /// from i32 to i8 but not from i32 to i16.
 645     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 646
 647     /// isFPImmLegal - Returns true if the target can instruction select the
 648     /// specified FP immediate natively. If false, the legalizer will
 649     /// materialize the FP immediate as a load from a constant pool.
 650     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 651
 652     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 653     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 654     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 655     /// values are assumed to be legal.
 656     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 657                                     EVT VT) const;
 658
 659     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 660     /// used by Targets can use this to indicate if there is a suitable
 661     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 662     /// pool entry.
 663     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 664                                         EVT VT) const;
 665
 666     /// ShouldShrinkFPConstant - If true, then instruction selection should
 667     /// seek to shrink the FP constant of the specified type to a smaller type
 668     /// in order to save space and / or reduce runtime.
 669     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 670       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 671       // expensive than a straight movsd. On the other hand, it's important to
 672       // shrink long double fp constant since fldt is very slow.
 673       return !X86ScalarSSEf64 || VT == MVT::f80;
 674     }
 675
 676     const X86Subtarget* getSubtarget() const {
 677       return Subtarget;
 678     }
 679
 680     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 681     /// computed in an SSE register, not on the X87 floating point stack.
 682     bool isScalarFPTypeInSSEReg(EVT VT) const {
 683       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 684       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 685     }
 686
 687     /// createFastISel - This method returns a target specific FastISel object,
 688     /// or null if the target does not support "fast" ISel.
 689     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 690
 691     /// getStackCookieLocation - Return true if the target stores stack
 692     /// protector cookies at a fixed offset in some non-standard address
 693     /// space, and populates the address space and offset as
 694     /// appropriate.
 695     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 696
 697     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 698                       SelectionDAG &DAG) const;
 699
 700   protected:
 701     std::pair<const TargetRegisterClass*, uint8_t>
 702     findRepresentativeClass(EVT VT) const;
 703
 704   private:
 705     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 706     /// make the right decision when generating code for different targets.
 707     const X86Subtarget *Subtarget;
 708     const X86RegisterInfo *RegInfo;
 709     const TargetData *TD;
 710
 711     /// X86StackPtr - X86 physical register used as stack ptr.
 712     unsigned X86StackPtr;
 713
 714     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 715     /// floating point ops.
 716     /// When SSE is available, use it for f32 operations.
 717     /// When SSE2 is available, use it for f64 operations.
 718     bool X86ScalarSSEf32;
 719     bool X86ScalarSSEf64;
 720
 721     /// LegalFPImmediates - A list of legal fp immediates.
 722     std::vector<APFloat> LegalFPImmediates;
 723
 724     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 725     /// select the specified FP immediate natively.
 726     void addLegalFPImmediate(const APFloat& Imm) {
 727       LegalFPImmediates.push_back(Imm);
 728     }
 729
 730     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 731                             CallingConv::ID CallConv, bool isVarArg,
 732                             const SmallVectorImpl<ISD::InputArg> &Ins,
 733                             DebugLoc dl, SelectionDAG &DAG,
 734                             SmallVectorImpl<SDValue> &InVals) const;
 735     SDValue LowerMemArgument(SDValue Chain,
 736                              CallingConv::ID CallConv,
 737                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 738                              DebugLoc dl, SelectionDAG &DAG,
 739                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 740                               unsigned i) const;
 741     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 742                              DebugLoc dl, SelectionDAG &DAG,
 743                              const CCValAssign &VA,
 744                              ISD::ArgFlagsTy Flags) const;
 745
 746     // Call lowering helpers.
 747
 748     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 749     /// for tail call optimization. Targets which want to do tail call
 750     /// optimization should implement this function.
 751     bool IsEligibleForTailCallOptimization(SDValue Callee,
 752                                            CallingConv::ID CalleeCC,
 753                                            bool isVarArg,
 754                                            bool isCalleeStructRet,
 755                                            bool isCallerStructRet,
 756                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 757                                     const SmallVectorImpl<SDValue> &OutVals,
 758                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 759                                            SelectionDAG& DAG) const;
 760     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 761     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 762                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 763                                 int FPDiff, DebugLoc dl) const;
 764
 765     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 766                                          SelectionDAG &DAG) const;
 767
 768     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 769                                                bool isSigned) const;
 770
 771     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 772                                    SelectionDAG &DAG) const;
 773     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 786                                int64_t Offset, SelectionDAG &DAG) const;
 787     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 792     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 798     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 799     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 803                       DebugLoc dl, SelectionDAG &DAG) const;
 804     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 818     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 819     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 828
 829     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 835
 836     // Utility functions to help LowerVECTOR_SHUFFLE
 837     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 838
 839     virtual SDValue
 840       LowerFormalArguments(SDValue Chain,
 841                            CallingConv::ID CallConv, bool isVarArg,
 842                            const SmallVectorImpl<ISD::InputArg> &Ins,
 843                            DebugLoc dl, SelectionDAG &DAG,
 844                            SmallVectorImpl<SDValue> &InVals) const;
 845     virtual SDValue
 846       LowerCall(SDValue Chain, SDValue Callee,
 847                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 848                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 849                 const SmallVectorImpl<SDValue> &OutVals,
 850                 const SmallVectorImpl<ISD::InputArg> &Ins,
 851                 DebugLoc dl, SelectionDAG &DAG,
 852                 SmallVectorImpl<SDValue> &InVals) const;
 853
 854     virtual SDValue
 855       LowerReturn(SDValue Chain,
 856                   CallingConv::ID CallConv, bool isVarArg,
 857                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 858                   const SmallVectorImpl<SDValue> &OutVals,
 859                   DebugLoc dl, SelectionDAG &DAG) const;
 860
 861     virtual bool isUsedByReturnOnly(SDNode *N) const;
 862
 863     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 864
 865     virtual EVT
 866     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 867                              ISD::NodeType ExtendKind) const;
 868
 869     virtual bool
 870     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 871                    bool isVarArg,
 872                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 873                    LLVMContext &Context) const;
 874
 875     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 876                                  SelectionDAG &DAG, unsigned NewOp) const;
 877
 878     /// Utility function to emit string processing sse4.2 instructions
 879     /// that return in xmm0.
 880     /// This takes the instruction to expand, the associated machine basic
 881     /// block, the number of args, and whether or not the second arg is
 882     /// in memory or not.
 883     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 884                                 unsigned argNum, bool inMem) const;
 885
 886     /// Utility functions to emit monitor and mwait instructions. These
 887     /// need to make sure that the arguments to the intrinsic are in the
 888     /// correct registers.
 889     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 890                                    MachineBasicBlock *BB) const;
 891     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 892
 893     /// Utility function to emit atomic bitwise operations (and, or, xor).
 894     /// It takes the bitwise instruction to expand, the associated machine basic
 895     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 896     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 897                                                     MachineInstr *BInstr,
 898                                                     MachineBasicBlock *BB,
 899                                                     unsigned regOpc,
 900                                                     unsigned immOpc,
 901                                                     unsigned loadOpc,
 902                                                     unsigned cxchgOpc,
 903                                                     unsigned notOpc,
 904                                                     unsigned EAXreg,
 905                                                     TargetRegisterClass *RC,
 906                                                     bool invSrc = false) const;
 907
 908     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 909                                                     MachineInstr *BInstr,
 910                                                     MachineBasicBlock *BB,
 911                                                     unsigned regOpcL,
 912                                                     unsigned regOpcH,
 913                                                     unsigned immOpcL,
 914                                                     unsigned immOpcH,
 915                                                     bool invSrc = false) const;
 916
 917     /// Utility function to emit atomic min and max.  It takes the min/max
 918     /// instruction to expand, the associated basic block, and the associated
 919     /// cmov opcode for moving the min or max value.
 920     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 921                                                           MachineBasicBlock *BB,
 922                                                         unsigned cmovOpc) const;
 923
 924     // Utility function to emit the low-level va_arg code for X86-64.
 925     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 926                        MachineInstr *MI,
 927                        MachineBasicBlock *MBB) const;
 928
 929     /// Utility function to emit the xmm reg save portion of va_start.
 930     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 931                                                    MachineInstr *BInstr,
 932                                                    MachineBasicBlock *BB) const;
 933
 934     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 935                                          MachineBasicBlock *BB) const;
 936
 937     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 938                                               MachineBasicBlock *BB) const;
 939
 940     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 941                                           MachineBasicBlock *BB) const;
 942
 943     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 944                                           MachineBasicBlock *BB) const;
 945
 946     /// Emit nodes that will be selected as "test Op0,Op0", or something
 947     /// equivalent, for use with the given x86 condition code.
 948     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 949
 950     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 951     /// equivalent, for use with the given x86 condition code.
 952     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 953                     SelectionDAG &DAG) const;
 954   };
 955
 956   namespace X86 {
 957     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 958   }
 959 }
 960
 961 #endif    // X86ISELLOWERING_H