lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 141       /// to an MMX vector.  If you think this is too close to the previous
 142       /// mnemonic, so do I; blame Intel.
 143       MOVDQ2Q,
 144
 145       /// MMX_MOVD2W - Copies a 32-bit value from the low word of a MMX
 146       /// vector to a GPR.
 147       MMX_MOVD2W,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is an XMM.
 179       BLENDV,
 180
 181       /// BLENDxx - Blend where the selector is an immediate.
 182       BLENDPW,
 183       BLENDPS,
 184       BLENDPD,
 185
 186       /// HADD - Integer horizontal add.
 187       HADD,
 188
 189       /// HSUB - Integer horizontal sub.
 190       HSUB,
 191
 192       /// FHADD - Floating point horizontal add.
 193       FHADD,
 194
 195       /// FHSUB - Floating point horizontal sub.
 196       FHSUB,
 197
 198       /// FMAX, FMIN - Floating point max and min.
 199       ///
 200       FMAX, FMIN,
 201
 202       /// FMAXC, FMINC - Commutative FMIN and FMAX.
 203       FMAXC, FMINC,
 204
 205       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 206       /// approximation.  Note that these typically require refinement
 207       /// in order to obtain suitable precision.
 208       FRSQRT, FRCP,
 209
 210       // TLSADDR - Thread Local Storage.
 211       TLSADDR,
 212
 213       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 214       // of the TLS block for the current module.
 215       TLSBASEADDR,
 216
 217       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 218       // thunk at the address from an earlier relocation.
 219       TLSCALL,
 220
 221       // EH_RETURN - Exception Handling helpers.
 222       EH_RETURN,
 223
 224       // EH_SJLJ_SETJMP - SjLj exception handling setjmp.
 225       EH_SJLJ_SETJMP,
 226
 227       // EH_SJLJ_LONGJMP - SjLj exception handling longjmp.
 228       EH_SJLJ_LONGJMP,
 229
 230       /// TC_RETURN - Tail call return.
 231       ///   operand #0 chain
 232       ///   operand #1 callee (register or absolute)
 233       ///   operand #2 stack adjustment
 234       ///   operand #3 optional in flag
 235       TC_RETURN,
 236
 237       // VZEXT_MOVL - Vector move low and zero extend.
 238       VZEXT_MOVL,
 239
 240       // VSEXT_MOVL - Vector move low and sign extend.
 241       VSEXT_MOVL,
 242
 243       // VZEXT - Vector integer zero-extend.
 244       VZEXT,
 245
 246       // VSEXT - Vector integer signed-extend.
 247       VSEXT,
 248
 249       // VFPEXT - Vector FP extend.
 250       VFPEXT,
 251
 252       // VFPROUND - Vector FP round.
 253       VFPROUND,
 254
 255       // VSHL, VSRL - 128-bit vector logical left / right shift
 256       VSHLDQ, VSRLDQ,
 257
 258       // VSHL, VSRL, VSRA - Vector shift elements
 259       VSHL, VSRL, VSRA,
 260
 261       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 262       VSHLI, VSRLI, VSRAI,
 263
 264       // CMPP - Vector packed double/float comparison.
 265       CMPP,
 266
 267       // PCMP* - Vector integer comparisons.
 268       PCMPEQ, PCMPGT,
 269
 270       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 271       ADD, SUB, ADC, SBB, SMUL,
 272       INC, DEC, OR, XOR, AND,
 273
 274       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 275
 276       BLSI,   // BLSI - Extract lowest set isolated bit
 277       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 278       BLSR,   // BLSR - Reset lowest set bit
 279
 280       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 281
 282       // MUL_IMM - X86 specific multiply by immediate.
 283       MUL_IMM,
 284
 285       // PTEST - Vector bitwise comparisons
 286       PTEST,
 287
 288       // TESTP - Vector packed fp sign bitwise comparisons
 289       TESTP,
 290
 291       // Several flavors of instructions with vector shuffle behaviors.
 292       PALIGN,
 293       PSHUFD,
 294       PSHUFHW,
 295       PSHUFLW,
 296       SHUFP,
 297       MOVDDUP,
 298       MOVSHDUP,
 299       MOVSLDUP,
 300       MOVLHPS,
 301       MOVLHPD,
 302       MOVHLPS,
 303       MOVLPS,
 304       MOVLPD,
 305       MOVSD,
 306       MOVSS,
 307       UNPCKL,
 308       UNPCKH,
 309       VPERMILP,
 310       VPERMV,
 311       VPERMI,
 312       VPERM2X128,
 313       VBROADCAST,
 314
 315       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 316       PMULUDQ,
 317
 318       // FMA nodes
 319       FMADD,
 320       FNMADD,
 321       FMSUB,
 322       FNMSUB,
 323       FMADDSUB,
 324       FMSUBADD,
 325
 326       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 327       // according to %al. An operator is needed so that this can be expanded
 328       // with control flow.
 329       VASTART_SAVE_XMM_REGS,
 330
 331       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 332       WIN_ALLOCA,
 333
 334       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 335       // segmented stacks. Check if the current stacklet has enough space, and
 336       // falls back to heap allocation if not.
 337       SEG_ALLOCA,
 338
 339       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 340       WIN_FTOL,
 341
 342       // Memory barrier
 343       MEMBARRIER,
 344       MFENCE,
 345       SFENCE,
 346       LFENCE,
 347
 348       // FNSTSW16r - Store FP status word into i16 register.
 349       FNSTSW16r,
 350
 351       // SAHF - Store contents of %ah into %eflags.
 352       SAHF,
 353
 354       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 355       RDRAND,
 356
 357       // PCMP*STRI
 358       PCMPISTRI,
 359       PCMPESTRI,
 360
 361       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 362       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 363       // Atomic 64-bit binary operations.
 364       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 365       ATOMSUB64_DAG,
 366       ATOMOR64_DAG,
 367       ATOMXOR64_DAG,
 368       ATOMAND64_DAG,
 369       ATOMNAND64_DAG,
 370       ATOMMAX64_DAG,
 371       ATOMMIN64_DAG,
 372       ATOMUMAX64_DAG,
 373       ATOMUMIN64_DAG,
 374       ATOMSWAP64_DAG,
 375
 376       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 377       LCMPXCHG_DAG,
 378       LCMPXCHG8_DAG,
 379       LCMPXCHG16_DAG,
 380
 381       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 382       VZEXT_LOAD,
 383
 384       // FNSTCW16m - Store FP control world into i16 memory.
 385       FNSTCW16m,
 386
 387       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 388       /// integer destination in memory and a FP reg source.  This corresponds
 389       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 390       /// has two inputs (token chain and address) and two outputs (int value
 391       /// and token chain).
 392       FP_TO_INT16_IN_MEM,
 393       FP_TO_INT32_IN_MEM,
 394       FP_TO_INT64_IN_MEM,
 395
 396       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 397       /// integer source in memory and FP reg result.  This corresponds to the
 398       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 399       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 400       /// also produces a flag).
 401       FILD,
 402       FILD_FLAG,
 403
 404       /// FLD - This instruction implements an extending load to FP stack slots.
 405       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 406       /// operand, ptr to load from, and a ValueType node indicating the type
 407       /// to load to.
 408       FLD,
 409
 410       /// FST - This instruction implements a truncating store to FP stack
 411       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 412       /// chain operand, value to store, address, and a ValueType to store it
 413       /// as.
 414       FST,
 415
 416       /// VAARG_64 - This instruction grabs the address of the next argument
 417       /// from a va_list. (reads and modifies the va_list in memory)
 418       VAARG_64
 419
 420       // WARNING: Do not add anything in the end unless you want the node to
 421       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 422       // thought as target memory ops!
 423     };
 424   }
 425
 426   /// Define some predicates that are used for node matching.
 427   namespace X86 {
 428     /// isVEXTRACTF128Index - Return true if the specified
 429     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 430     /// suitable for input to VEXTRACTF128.
 431     bool isVEXTRACTF128Index(SDNode *N);
 432
 433     /// isVINSERTF128Index - Return true if the specified
 434     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 435     /// suitable for input to VINSERTF128.
 436     bool isVINSERTF128Index(SDNode *N);
 437
 438     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 439     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 440     /// with VEXTRACTF128 instructions.
 441     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 442
 443     /// getInsertVINSERTF128Immediate - Return the appropriate
 444     /// immediate to insert at the specified INSERT_SUBVECTOR index
 445     /// with VINSERTF128 instructions.
 446     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 447
 448     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 449     /// constant +0.0.
 450     bool isZeroNode(SDValue Elt);
 451
 452     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 453     /// fit into displacement field of the instruction.
 454     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 455                                       bool hasSymbolicDisplacement = true);
 456
 457
 458     /// isCalleePop - Determines whether the callee is required to pop its
 459     /// own arguments. Callee pop is necessary to support tail calls.
 460     bool isCalleePop(CallingConv::ID CallingConv,
 461                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 462   }
 463
 464   //===--------------------------------------------------------------------===//
 465   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 466   class X86TargetLowering : public TargetLowering {
 467   public:
 468     explicit X86TargetLowering(X86TargetMachine &TM);
 469
 470     virtual unsigned getJumpTableEncoding() const;
 471
 472     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 473
 474     virtual const MCExpr *
 475     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 476                               const MachineBasicBlock *MBB, unsigned uid,
 477                               MCContext &Ctx) const;
 478
 479     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 480     /// jumptable.
 481     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 482                                              SelectionDAG &DAG) const;
 483     virtual const MCExpr *
 484     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 485                                  unsigned JTI, MCContext &Ctx) const;
 486
 487     /// getStackPtrReg - Return the stack pointer register we are using: either
 488     /// ESP or RSP.
 489     unsigned getStackPtrReg() const { return X86StackPtr; }
 490
 491     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 492     /// function arguments in the caller parameter area. For X86, aggregates
 493     /// that contains are placed at 16-byte boundaries while the rest are at
 494     /// 4-byte boundaries.
 495     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 496
 497     /// getOptimalMemOpType - Returns the target specific optimal type for load
 498     /// and store operations as a result of memset, memcpy, and memmove
 499     /// lowering. If DstAlign is zero that means it's safe to destination
 500     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 501     /// means there isn't a need to check it against alignment requirement,
 502     /// probably because the source does not need to be loaded. If
 503     /// 'IsZeroVal' is true, that means it's safe to return a
 504     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 505     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 506     /// constant so it does not need to be loaded.
 507     /// It returns EVT::Other if the type should be determined using generic
 508     /// target-independent logic.
 509     virtual EVT
 510     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 511                         bool IsZeroVal, bool MemcpyStrSrc,
 512                         MachineFunction &MF) const;
 513
 514     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 515     /// unaligned memory accesses. of the specified type.
 516     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 517       return true;
 518     }
 519
 520     /// LowerOperation - Provide custom lowering hooks for some operations.
 521     ///
 522     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 523
 524     /// ReplaceNodeResults - Replace the results of node with an illegal result
 525     /// type with new values built out of custom code.
 526     ///
 527     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 528                                     SelectionDAG &DAG) const;
 529
 530
 531     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 532
 533     /// isTypeDesirableForOp - Return true if the target has native support for
 534     /// the specified value type and it is 'desirable' to use the type for the
 535     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 536     /// instruction encodings are longer and some i16 instructions are slow.
 537     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 538
 539     /// isTypeDesirable - Return true if the target has native support for the
 540     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 541     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 542     /// and some i16 instructions are slow.
 543     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 544
 545     virtual MachineBasicBlock *
 546       EmitInstrWithCustomInserter(MachineInstr *MI,
 547                                   MachineBasicBlock *MBB) const;
 548
 549
 550     /// getTargetNodeName - This method returns the name of a target specific
 551     /// DAG node.
 552     virtual const char *getTargetNodeName(unsigned Opcode) const;
 553
 554     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 555     virtual EVT getSetCCResultType(EVT VT) const;
 556
 557     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 558     /// in Mask are known to be either zero or one and return them in the
 559     /// KnownZero/KnownOne bitsets.
 560     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 561                                                 APInt &KnownZero,
 562                                                 APInt &KnownOne,
 563                                                 const SelectionDAG &DAG,
 564                                                 unsigned Depth = 0) const;
 565
 566     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 567     // operation that are sign bits.
 568     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 569                                                      unsigned Depth) const;
 570
 571     virtual bool
 572     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 573
 574     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 575
 576     virtual bool ExpandInlineAsm(CallInst *CI) const;
 577
 578     ConstraintType getConstraintType(const std::string &Constraint) const;
 579
 580     /// Examine constraint string and operand type and determine a weight value.
 581     /// The operand object must already have been set up with the operand type.
 582     virtual ConstraintWeight getSingleConstraintMatchWeight(
 583       AsmOperandInfo &info, const char *constraint) const;
 584
 585     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 586
 587     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 588     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 589     /// true it means one of the asm constraint of the inline asm instruction
 590     /// being processed is 'm'.
 591     virtual void LowerAsmOperandForConstraint(SDValue Op,
 592                                               std::string &Constraint,
 593                                               std::vector<SDValue> &Ops,
 594                                               SelectionDAG &DAG) const;
 595
 596     /// getRegForInlineAsmConstraint - Given a physical register constraint
 597     /// (e.g. {edx}), return the register number and the register class for the
 598     /// register.  This should only be used for C_Register constraints.  On
 599     /// error, this returns a register number of 0.
 600     std::pair<unsigned, const TargetRegisterClass*>
 601       getRegForInlineAsmConstraint(const std::string &Constraint,
 602                                    EVT VT) const;
 603
 604     /// isLegalAddressingMode - Return true if the addressing mode represented
 605     /// by AM is legal for this target, for a load/store of the specified type.
 606     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 607
 608     /// isLegalICmpImmediate - Return true if the specified immediate is legal
 609     /// icmp immediate, that is the target has icmp instructions which can
 610     /// compare a register against the immediate without having to materialize
 611     /// the immediate into a register.
 612     virtual bool isLegalICmpImmediate(int64_t Imm) const;
 613
 614     /// isLegalAddImmediate - Return true if the specified immediate is legal
 615     /// add immediate, that is the target has add instructions which can
 616     /// add a register and the immediate without having to materialize
 617     /// the immediate into a register.
 618     virtual bool isLegalAddImmediate(int64_t Imm) const;
 619
 620     /// isTruncateFree - Return true if it's free to truncate a value of
 621     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 622     /// register EAX to i16 by referencing its sub-register AX.
 623     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 624     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 625
 626     /// isZExtFree - Return true if any actual instruction that defines a
 627     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 628     /// register. This does not necessarily include registers defined in
 629     /// unknown ways, such as incoming arguments, or copies from unknown
 630     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 631     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 632     /// all instructions that define 32-bit values implicit zero-extend the
 633     /// result out to 64 bits.
 634     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 635     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 636
 637     /// isFMAFasterThanMulAndAdd - Return true if an FMA operation is faster than
 638     /// a pair of mul and add instructions. fmuladd intrinsics will be expanded to
 639     /// FMAs when this method returns true (and FMAs are legal), otherwise fmuladd
 640     /// is expanded to mul + add.
 641     virtual bool isFMAFasterThanMulAndAdd(EVT) const { return true; }
 642
 643     /// isNarrowingProfitable - Return true if it's profitable to narrow
 644     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 645     /// from i32 to i8 but not from i32 to i16.
 646     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 647
 648     /// isFPImmLegal - Returns true if the target can instruction select the
 649     /// specified FP immediate natively. If false, the legalizer will
 650     /// materialize the FP immediate as a load from a constant pool.
 651     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 652
 653     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 654     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 655     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 656     /// values are assumed to be legal.
 657     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 658                                     EVT VT) const;
 659
 660     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 661     /// used by Targets can use this to indicate if there is a suitable
 662     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 663     /// pool entry.
 664     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 665                                         EVT VT) const;
 666
 667     /// ShouldShrinkFPConstant - If true, then instruction selection should
 668     /// seek to shrink the FP constant of the specified type to a smaller type
 669     /// in order to save space and / or reduce runtime.
 670     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 671       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 672       // expensive than a straight movsd. On the other hand, it's important to
 673       // shrink long double fp constant since fldt is very slow.
 674       return !X86ScalarSSEf64 || VT == MVT::f80;
 675     }
 676
 677     const X86Subtarget* getSubtarget() const {
 678       return Subtarget;
 679     }
 680
 681     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 682     /// computed in an SSE register, not on the X87 floating point stack.
 683     bool isScalarFPTypeInSSEReg(EVT VT) const {
 684       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 685       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 686     }
 687
 688     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 689     /// for fptoui.
 690     bool isTargetFTOL() const {
 691       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 692     }
 693
 694     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 695     /// used for fptoui to the given type.
 696     bool isIntegerTypeFTOL(EVT VT) const {
 697       return isTargetFTOL() && VT == MVT::i64;
 698     }
 699
 700     /// createFastISel - This method returns a target specific FastISel object,
 701     /// or null if the target does not support "fast" ISel.
 702     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 703                                      const TargetLibraryInfo *libInfo) const;
 704
 705     /// getStackCookieLocation - Return true if the target stores stack
 706     /// protector cookies at a fixed offset in some non-standard address
 707     /// space, and populates the address space and offset as
 708     /// appropriate.
 709     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 710
 711     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 712                       SelectionDAG &DAG) const;
 713
 714   protected:
 715     std::pair<const TargetRegisterClass*, uint8_t>
 716     findRepresentativeClass(EVT VT) const;
 717
 718   private:
 719     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 720     /// make the right decision when generating code for different targets.
 721     const X86Subtarget *Subtarget;
 722     const X86RegisterInfo *RegInfo;
 723     const DataLayout *TD;
 724
 725     /// X86StackPtr - X86 physical register used as stack ptr.
 726     unsigned X86StackPtr;
 727
 728     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 729     /// floating point ops.
 730     /// When SSE is available, use it for f32 operations.
 731     /// When SSE2 is available, use it for f64 operations.
 732     bool X86ScalarSSEf32;
 733     bool X86ScalarSSEf64;
 734
 735     /// LegalFPImmediates - A list of legal fp immediates.
 736     std::vector<APFloat> LegalFPImmediates;
 737
 738     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 739     /// select the specified FP immediate natively.
 740     void addLegalFPImmediate(const APFloat& Imm) {
 741       LegalFPImmediates.push_back(Imm);
 742     }
 743
 744     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 745                             CallingConv::ID CallConv, bool isVarArg,
 746                             const SmallVectorImpl<ISD::InputArg> &Ins,
 747                             DebugLoc dl, SelectionDAG &DAG,
 748                             SmallVectorImpl<SDValue> &InVals) const;
 749     SDValue LowerMemArgument(SDValue Chain,
 750                              CallingConv::ID CallConv,
 751                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 752                              DebugLoc dl, SelectionDAG &DAG,
 753                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 754                               unsigned i) const;
 755     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 756                              DebugLoc dl, SelectionDAG &DAG,
 757                              const CCValAssign &VA,
 758                              ISD::ArgFlagsTy Flags) const;
 759
 760     // Call lowering helpers.
 761
 762     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 763     /// for tail call optimization. Targets which want to do tail call
 764     /// optimization should implement this function.
 765     bool IsEligibleForTailCallOptimization(SDValue Callee,
 766                                            CallingConv::ID CalleeCC,
 767                                            bool isVarArg,
 768                                            bool isCalleeStructRet,
 769                                            bool isCallerStructRet,
 770                                            Type *RetTy,
 771                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 772                                     const SmallVectorImpl<SDValue> &OutVals,
 773                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 774                                            SelectionDAG& DAG) const;
 775     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 776     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 777                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 778                                 int FPDiff, DebugLoc dl) const;
 779
 780     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 781                                          SelectionDAG &DAG) const;
 782
 783     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 784                                                bool isSigned,
 785                                                bool isReplace) const;
 786
 787     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 788                                    SelectionDAG &DAG) const;
 789     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 790     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 791     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 798                                int64_t Offset, SelectionDAG &DAG) const;
 799     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 800     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 802     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 803     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 804     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 805     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 806     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 807     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 808     SDValue lowerUINT_TO_FP_vec(SDValue Op, SelectionDAG &DAG) const;
 809     SDValue lowerTRUNCATE(SDValue Op, SelectionDAG &DAG) const;
 810     SDValue lowerZERO_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 811     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 812     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 813     SDValue lowerFP_EXTEND(SDValue Op, SelectionDAG &DAG) const;
 814     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 815     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 816     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 817     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 818                       DebugLoc dl, SelectionDAG &DAG) const;
 819     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 820     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 821     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 822     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 823     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 824     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 825     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 826     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 827     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 828     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 829     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 830     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 831     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 832     SDValue lowerEH_SJLJ_SETJMP(SDValue Op, SelectionDAG &DAG) const;
 833     SDValue lowerEH_SJLJ_LONGJMP(SDValue Op, SelectionDAG &DAG) const;
 834     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 835     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 836     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 837
 838     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 839
 840     // Utility functions to help LowerVECTOR_SHUFFLE & LowerBUILD_VECTOR
 841     SDValue LowerVectorBroadcast(SDValue Op, SelectionDAG &DAG) const;
 842     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 843     SDValue buildFromShuffleMostly(SDValue Op, SelectionDAG &DAG) const;
 844
 845     SDValue LowerVectorAllZeroTest(SDValue Op, SelectionDAG &DAG) const;
 846
 847     SDValue lowerVectorIntExtend(SDValue Op, SelectionDAG &DAG) const;
 848
 849     virtual SDValue
 850       LowerFormalArguments(SDValue Chain,
 851                            CallingConv::ID CallConv, bool isVarArg,
 852                            const SmallVectorImpl<ISD::InputArg> &Ins,
 853                            DebugLoc dl, SelectionDAG &DAG,
 854                            SmallVectorImpl<SDValue> &InVals) const;
 855     virtual SDValue
 856       LowerCall(CallLoweringInfo &CLI,
 857                 SmallVectorImpl<SDValue> &InVals) const;
 858
 859     virtual SDValue
 860       LowerReturn(SDValue Chain,
 861                   CallingConv::ID CallConv, bool isVarArg,
 862                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 863                   const SmallVectorImpl<SDValue> &OutVals,
 864                   DebugLoc dl, SelectionDAG &DAG) const;
 865
 866     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 867
 868     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 869
 870     virtual EVT
 871     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 872                              ISD::NodeType ExtendKind) const;
 873
 874     virtual bool
 875     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 876                    bool isVarArg,
 877                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 878                    LLVMContext &Context) const;
 879
 880     /// Utility function to emit string processing sse4.2 instructions
 881     /// that return in xmm0.
 882     /// This takes the instruction to expand, the associated machine basic
 883     /// block, the number of args, and whether or not the second arg is
 884     /// in memory or not.
 885     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 886                                 unsigned argNum, bool inMem) const;
 887
 888     /// Utility functions to emit monitor and mwait instructions. These
 889     /// need to make sure that the arguments to the intrinsic are in the
 890     /// correct registers.
 891     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 892                                    MachineBasicBlock *BB) const;
 893     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 894
 895     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 896     /// nand, max, min, umax, umin). It takes the corresponding instruction to
 897     /// expand, the associated machine basic block, and the associated X86
 898     /// opcodes for reg/reg.
 899     MachineBasicBlock *EmitAtomicLoadArith(MachineInstr *MI,
 900                                            MachineBasicBlock *MBB) const;
 901
 902     /// Utility function to emit atomic-load-arith operations (and, or, xor,
 903     /// nand, add, sub, swap) for 64-bit operands on 32-bit target.
 904     MachineBasicBlock *EmitAtomicLoadArith6432(MachineInstr *MI,
 905                                                MachineBasicBlock *MBB) const;
 906
 907     // Utility function to emit the low-level va_arg code for X86-64.
 908     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 909                        MachineInstr *MI,
 910                        MachineBasicBlock *MBB) const;
 911
 912     /// Utility function to emit the xmm reg save portion of va_start.
 913     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 914                                                    MachineInstr *BInstr,
 915                                                    MachineBasicBlock *BB) const;
 916
 917     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 918                                          MachineBasicBlock *BB) const;
 919
 920     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 921                                               MachineBasicBlock *BB) const;
 922
 923     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 924                                             MachineBasicBlock *BB,
 925                                             bool Is64Bit) const;
 926
 927     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 928                                           MachineBasicBlock *BB) const;
 929
 930     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 931                                           MachineBasicBlock *BB) const;
 932
 933     MachineBasicBlock *emitEHSjLjSetJmp(MachineInstr *MI,
 934                                         MachineBasicBlock *MBB) const;
 935
 936     MachineBasicBlock *emitEHSjLjLongJmp(MachineInstr *MI,
 937                                          MachineBasicBlock *MBB) const;
 938
 939     /// Emit nodes that will be selected as "test Op0,Op0", or something
 940     /// equivalent, for use with the given x86 condition code.
 941     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 942
 943     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 944     /// equivalent, for use with the given x86 condition code.
 945     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 946                     SelectionDAG &DAG) const;
 947
 948     /// Convert a comparison if required by the subtarget.
 949     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 950   };
 951
 952   namespace X86 {
 953     FastISel *createFastISel(FunctionLoweringInfo &funcInfo,
 954                              const TargetLibraryInfo *libInfo);
 955   }
 956 }
 957
 958 #endif    // X86ISELLOWERING_H