lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by Chris Lattner and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "llvm/Target/TargetLowering.h"
  20 #include "llvm/CodeGen/SelectionDAG.h"
  21
  22 namespace llvm {
  23   namespace X86ISD {
  24     // X86 Specific DAG Nodes
  25     enum NodeType {
  26       // Start the numbering where the builtin ops leave off.
  27       FIRST_NUMBER = ISD::BUILTIN_OP_END+X86::INSTRUCTION_LIST_END,
  28
  29       /// SHLD, SHRD - Double shift instructions. These correspond to
  30       /// X86::SHLDxx and X86::SHRDxx instructions.
  31       SHLD,
  32       SHRD,
  33
  34       /// FAND - Bitwise logical AND of floating point values. This corresponds
  35       /// to X86::ANDPS or X86::ANDPD.
  36       FAND,
  37
  38       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  39       /// to X86::XORPS or X86::XORPD.
  40       FXOR,
  41
  42       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  43       /// integer source in memory and FP reg result.  This corresponds to the
  44       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  45       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  46       /// also produces a flag).
  47       FILD,
  48       FILD_FLAG,
  49
  50       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  51       /// integer destination in memory and a FP reg source.  This corresponds
  52       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  53       /// has two inputs (token chain and address) and two outputs (int value
  54       /// and token chain).
  55       FP_TO_INT16_IN_MEM,
  56       FP_TO_INT32_IN_MEM,
  57       FP_TO_INT64_IN_MEM,
  58
  59       /// FLD - This instruction implements an extending load to FP stack slots.
  60       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  61       /// operand, ptr to load from, and a ValueType node indicating the type
  62       /// to load to.
  63       FLD,
  64
  65       /// FST - This instruction implements a truncating store to FP stack
  66       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  67       /// chain operand, value to store, address, and a ValueType to store it
  68       /// as.
  69       FST,
  70
  71       /// FP_SET_RESULT - This corresponds to FpGETRESULT pseudo instrcuction
  72       /// which copies from ST(0) to the destination. It takes a chain and writes
  73       /// a RFP result and a chain.
  74       FP_GET_RESULT,
  75
  76       /// FP_SET_RESULT - This corresponds to FpSETRESULT pseudo instrcuction
  77       /// which copies the source operand to ST(0). It takes a chain and writes
  78       /// a chain and a flag.
  79       FP_SET_RESULT,
  80
  81       /// CALL/TAILCALL - These operations represent an abstract X86 call
  82       /// instruction, which includes a bunch of information.  In particular the
  83       /// operands of these node are:
  84       ///
  85       ///     #0 - The incoming token chain
  86       ///     #1 - The callee
  87       ///     #2 - The number of arg bytes the caller pushes on the stack.
  88       ///     #3 - The number of arg bytes the callee pops off the stack.
  89       ///     #4 - The value to pass in AL/AX/EAX (optional)
  90       ///     #5 - The value to pass in DL/DX/EDX (optional)
  91       ///
  92       /// The result values of these nodes are:
  93       ///
  94       ///     #0 - The outgoing token chain
  95       ///     #1 - The first register result value (optional)
  96       ///     #2 - The second register result value (optional)
  97       ///
  98       /// The CALL vs TAILCALL distinction boils down to whether the callee is
  99       /// known not to modify the caller's stack frame, as is standard with
 100       /// LLVM.
 101       CALL,
 102       TAILCALL,
 103
 104       /// RDTSC_DAG - This operation implements the lowering for
 105       /// readcyclecounter
 106       RDTSC_DAG,
 107
 108       /// X86 compare and logical compare instructions.
 109       CMP, TEST, COMI, UCOMI,
 110
 111       /// X86 SetCC. Operand 1 is condition code, and operand 2 is the flag
 112       /// operand produced by a CMP instruction.
 113       SETCC,
 114
 115       /// X86 conditional moves. Operand 1 and operand 2 are the two values
 116       /// to select from (operand 1 is a R/W operand). Operand 3 is the
 117       /// condition code, and operand 4 is the flag operand produced by a CMP
 118       /// or TEST instruction. It also writes a flag result.
 119       CMOV,
 120
 121       /// X86 conditional branches. Operand 1 is the chain operand, operand 2
 122       /// is the block to branch if condition is true, operand 3 is the
 123       /// condition code, and operand 4 is the flag operand produced by a CMP
 124       /// or TEST instruction.
 125       BRCOND,
 126
 127       /// Return with a flag operand. Operand 1 is the chain operand, operand
 128       /// 2 is the number of bytes of stack to pop.
 129       RET_FLAG,
 130
 131       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 132       REP_STOS,
 133
 134       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 135       REP_MOVS,
 136
 137       /// LOAD_PACK Load a 128-bit packed float / double value. It has the same
 138       /// operands as a normal load.
 139       LOAD_PACK,
 140
 141       /// LOAD_UA Load an unaligned 128-bit value. It has the same operands as
 142       /// a normal load.
 143       LOAD_UA,
 144
 145       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 146       /// at function entry, used for PIC code.
 147       GlobalBaseReg,
 148
 149       /// Wrapper - A wrapper node for TargetConstantPool,
 150       /// TargetExternalSymbol, and TargetGlobalAddress.
 151       Wrapper,
 152
 153       /// S2VEC - X86 version of SCALAR_TO_VECTOR. The destination base does not
 154       /// have to match the operand type.
 155       S2VEC,
 156
 157       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 158       /// i32, corresponds to X86::PEXTRW.
 159       PEXTRW,
 160
 161       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRW.
 163       PINSRW
 164     };
 165   }
 166
 167  /// Define some predicates that are used for node matching.
 168  namespace X86 {
 169    /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 170    /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 171    bool isPSHUFDMask(SDNode *N);
 172
 173    /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 174    /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 175    bool isPSHUFHWMask(SDNode *N);
 176
 177    /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 178    /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 179    bool isPSHUFLWMask(SDNode *N);
 180
 181    /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 182    /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 183    bool isSHUFPMask(SDNode *N);
 184
 185    /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 186    /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 187    bool isMOVHLPSMask(SDNode *N);
 188
 189    /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 190    /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 191    /// <2, 3, 2, 3>
 192    bool isMOVHLPS_v_undef_Mask(SDNode *N);
 193
 194    /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 195    /// specifies a shuffle of elements that is suitable for input to MOVLP{S|D}.
 196    bool isMOVLPMask(SDNode *N);
 197
 198    /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 199    /// specifies a shuffle of elements that is suitable for input to MOVHP{S|D}
 200    /// as well as MOVLHPS.
 201    bool isMOVHPMask(SDNode *N);
 202
 203    /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 204    /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 205    bool isUNPCKLMask(SDNode *N, bool V2IsSplat = false);
 206
 207    /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 208    /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 209    bool isUNPCKHMask(SDNode *N, bool V2IsSplat = false);
 210
 211    /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 212    /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 213    /// <0, 0, 1, 1>
 214    bool isUNPCKL_v_undef_Mask(SDNode *N);
 215
 216    /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 217    /// specifies a shuffle of elements that is suitable for input to MOVSS,
 218    /// MOVSD, and MOVD, i.e. setting the lowest element.
 219    bool isMOVLMask(SDNode *N);
 220
 221    /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 222    /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 223    bool isMOVSHDUPMask(SDNode *N);
 224
 225    /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 226    /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 227    bool isMOVSLDUPMask(SDNode *N);
 228
 229    /// isSplatMask - Return true if the specified VECTOR_SHUFFLE operand
 230    /// specifies a splat of a single element.
 231    bool isSplatMask(SDNode *N);
 232
 233    /// isSplatLoMask - Return true if the specified VECTOR_SHUFFLE operand
 234    /// specifies a splat of zero element.
 235    bool isSplatLoMask(SDNode *N);
 236
 237    /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 238    /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 239    /// instructions.
 240    unsigned getShuffleSHUFImmediate(SDNode *N);
 241
 242    /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 243    /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFHW
 244    /// instructions.
 245    unsigned getShufflePSHUFHWImmediate(SDNode *N);
 246
 247    /// getShufflePSHUFKWImmediate - Return the appropriate immediate to shuffle
 248    /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUFLW
 249    /// instructions.
 250    unsigned getShufflePSHUFLWImmediate(SDNode *N);
 251  }
 252
 253   //===--------------------------------------------------------------------===//
 254   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 255   class X86TargetLowering : public TargetLowering {
 256     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 257     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 258     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 259     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 260     int ReturnAddrIndex;              // FrameIndex for return slot.
 261     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 262     int BytesCallerReserves;          // Number of arg bytes caller makes.
 263   public:
 264     X86TargetLowering(TargetMachine &TM);
 265
 266     // Return the number of bytes that a function should pop when it returns (in
 267     // addition to the space used by the return address).
 268     //
 269     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 270
 271     // Return the number of bytes that the caller reserves for arguments passed
 272     // to this function.
 273     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 274
 275     /// LowerOperation - Provide custom lowering hooks for some operations.
 276     ///
 277     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 278
 279     virtual std::pair<SDOperand, SDOperand>
 280     LowerFrameReturnAddress(bool isFrameAddr, SDOperand Chain, unsigned Depth,
 281                             SelectionDAG &DAG);
 282
 283     virtual SDOperand PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 284
 285     virtual MachineBasicBlock *InsertAtEndOfBasicBlock(MachineInstr *MI,
 286                                                        MachineBasicBlock *MBB);
 287
 288     /// getTargetNodeName - This method returns the name of a target specific
 289     /// DAG node.
 290     virtual const char *getTargetNodeName(unsigned Opcode) const;
 291
 292     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 293     /// in Mask are known to be either zero or one and return them in the
 294     /// KnownZero/KnownOne bitsets.
 295     virtual void computeMaskedBitsForTargetNode(const SDOperand Op,
 296                                                 uint64_t Mask,
 297                                                 uint64_t &KnownZero,
 298                                                 uint64_t &KnownOne,
 299                                                 unsigned Depth = 0) const;
 300
 301     SDOperand getReturnAddressFrameIndex(SelectionDAG &DAG);
 302
 303     ConstraintType getConstraintType(char ConstraintLetter) const;
 304
 305     std::vector<unsigned>
 306       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 307                                         MVT::ValueType VT) const;
 308     /// isOperandValidForConstraint - Return the specified operand (possibly
 309     /// modified) if the specified SDOperand is valid for the specified target
 310     /// constraint letter, otherwise return null.
 311     SDOperand isOperandValidForConstraint(SDOperand Op, char ConstraintLetter,
 312                                           SelectionDAG &DAG);
 313
 314     /// getRegForInlineAsmConstraint - Given a physical register constraint
 315     /// (e.g. {edx}), return the register number and the register class for the
 316     /// register.  This should only be used for C_Register constraints.  On
 317     /// error, this returns a register number of 0.
 318     std::pair<unsigned, const TargetRegisterClass*>
 319       getRegForInlineAsmConstraint(const std::string &Constraint,
 320                                    MVT::ValueType VT) const;
 321
 322     /// isLegalAddressImmediate - Return true if the integer value or
 323     /// GlobalValue can be used as the offset of the target addressing mode.
 324     virtual bool isLegalAddressImmediate(int64_t V) const;
 325     virtual bool isLegalAddressImmediate(GlobalValue *GV) const;
 326
 327     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 328     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 329     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 330     /// values are assumed to be legal.
 331     virtual bool isShuffleMaskLegal(SDOperand Mask, MVT::ValueType VT) const;
 332
 333     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 334     /// used by Targets can use this to indicate if there is a suitable
 335     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 336     /// pool entry.
 337     virtual bool isVectorClearMaskLegal(std::vector<SDOperand> &BVOps,
 338                                         MVT::ValueType EVT,
 339                                         SelectionDAG &DAG) const;
 340   private:
 341     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 342     /// make the right decision when generating code for different targets.
 343     const X86Subtarget *Subtarget;
 344
 345     /// X86StackPtr - X86 physical register used as stack ptr.
 346     unsigned X86StackPtr;
 347
 348     /// X86ScalarSSE - Select between SSE2 or x87 floating point ops.
 349     bool X86ScalarSSE;
 350
 351     // C Calling Convention implementation.
 352     SDOperand LowerCCCArguments(SDOperand Op, SelectionDAG &DAG);
 353     SDOperand LowerCCCCallTo(SDOperand Op, SelectionDAG &DAG);
 354
 355     // X86-64 C Calling Convention implementation.
 356     SDOperand LowerX86_64CCCArguments(SDOperand Op, SelectionDAG &DAG);
 357     SDOperand LowerX86_64CCCCallTo(SDOperand Op, SelectionDAG &DAG);
 358
 359     // Fast Calling Convention implementation.
 360     SDOperand LowerFastCCArguments(SDOperand Op, SelectionDAG &DAG);
 361     SDOperand LowerFastCCCallTo(SDOperand Op, SelectionDAG &DAG,
 362                                 bool isFastCall);
 363
 364     // StdCall Calling Convention implementation.
 365     SDOperand LowerStdCallCCArguments(SDOperand Op, SelectionDAG &DAG);
 366     SDOperand LowerStdCallCCCallTo(SDOperand Op, SelectionDAG &DAG);
 367
 368     // FastCall Calling Convention implementation.
 369     SDOperand LowerFastCallCCArguments(SDOperand Op, SelectionDAG &DAG);
 370
 371     SDOperand LowerBUILD_VECTOR(SDOperand Op, SelectionDAG &DAG);
 372     SDOperand LowerVECTOR_SHUFFLE(SDOperand Op, SelectionDAG &DAG);
 373     SDOperand LowerEXTRACT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG);
 374     SDOperand LowerINSERT_VECTOR_ELT(SDOperand Op, SelectionDAG &DAG);
 375     SDOperand LowerSCALAR_TO_VECTOR(SDOperand Op, SelectionDAG &DAG);
 376     SDOperand LowerConstantPool(SDOperand Op, SelectionDAG &DAG);
 377     SDOperand LowerGlobalAddress(SDOperand Op, SelectionDAG &DAG);
 378     SDOperand LowerExternalSymbol(SDOperand Op, SelectionDAG &DAG);
 379     SDOperand LowerShift(SDOperand Op, SelectionDAG &DAG);
 380     SDOperand LowerSINT_TO_FP(SDOperand Op, SelectionDAG &DAG);
 381     SDOperand LowerFP_TO_SINT(SDOperand Op, SelectionDAG &DAG);
 382     SDOperand LowerFABS(SDOperand Op, SelectionDAG &DAG);
 383     SDOperand LowerFNEG(SDOperand Op, SelectionDAG &DAG);
 384     SDOperand LowerSETCC(SDOperand Op, SelectionDAG &DAG, SDOperand Chain);
 385     SDOperand LowerSELECT(SDOperand Op, SelectionDAG &DAG);
 386     SDOperand LowerBRCOND(SDOperand Op, SelectionDAG &DAG);
 387     SDOperand LowerMEMSET(SDOperand Op, SelectionDAG &DAG);
 388     SDOperand LowerMEMCPY(SDOperand Op, SelectionDAG &DAG);
 389     SDOperand LowerJumpTable(SDOperand Op, SelectionDAG &DAG);
 390     SDOperand LowerCALL(SDOperand Op, SelectionDAG &DAG);
 391     SDOperand LowerRET(SDOperand Op, SelectionDAG &DAG);
 392     SDOperand LowerFORMAL_ARGUMENTS(SDOperand Op, SelectionDAG &DAG);
 393     SDOperand LowerREADCYCLCECOUNTER(SDOperand Op, SelectionDAG &DAG);
 394     SDOperand LowerVASTART(SDOperand Op, SelectionDAG &DAG);
 395     SDOperand LowerINTRINSIC_WO_CHAIN(SDOperand Op, SelectionDAG &DAG);
 396   };
 397 }
 398
 399 // FASTCC_NUM_INT_ARGS_INREGS - This is the max number of integer arguments
 400 // to pass in registers.  0 is none, 1 is is "use EAX", 2 is "use EAX and
 401 // EDX".  Anything more is illegal.
 402 //
 403 // FIXME: The linscan register allocator currently has problem with
 404 // coalescing.  At the time of this writing, whenever it decides to coalesce
 405 // a physreg with a virtreg, this increases the size of the physreg's live
 406 // range, and the live range cannot ever be reduced.  This causes problems if
 407 // too many physregs are coaleced with virtregs, which can cause the register
 408 // allocator to wedge itself.
 409 //
 410 // This code triggers this problem more often if we pass args in registers,
 411 // so disable it until this is fixed.
 412 //
 413 #define FASTCC_NUM_INT_ARGS_INREGS 0
 414
 415 #endif    // X86ISELLOWERING_H