lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
  61       /// integer source in memory and FP reg result.  This corresponds to the
  62       /// X86::FILD*m instructions. It has three inputs (token chain, address,
  63       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
  64       /// also produces a flag).
  65       FILD,
  66       FILD_FLAG,
  67
  68       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  69       /// integer destination in memory and a FP reg source.  This corresponds
  70       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  71       /// has two inputs (token chain and address) and two outputs (int value
  72       /// and token chain).
  73       FP_TO_INT16_IN_MEM,
  74       FP_TO_INT32_IN_MEM,
  75       FP_TO_INT64_IN_MEM,
  76
  77       /// FLD - This instruction implements an extending load to FP stack slots.
  78       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
  79       /// operand, ptr to load from, and a ValueType node indicating the type
  80       /// to load to.
  81       FLD,
  82
  83       /// FST - This instruction implements a truncating store to FP stack
  84       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
  85       /// chain operand, value to store, address, and a ValueType to store it
  86       /// as.
  87       FST,
  88
  89       /// CALL - These operations represent an abstract X86 call
  90       /// instruction, which includes a bunch of information.  In particular the
  91       /// operands of these node are:
  92       ///
  93       ///     #0 - The incoming token chain
  94       ///     #1 - The callee
  95       ///     #2 - The number of arg bytes the caller pushes on the stack.
  96       ///     #3 - The number of arg bytes the callee pops off the stack.
  97       ///     #4 - The value to pass in AL/AX/EAX (optional)
  98       ///     #5 - The value to pass in DL/DX/EDX (optional)
  99       ///
 100       /// The result values of these nodes are:
 101       ///
 102       ///     #0 - The outgoing token chain
 103       ///     #1 - The first register result value (optional)
 104       ///     #2 - The second register result value (optional)
 105       ///
 106       CALL,
 107
 108       /// RDTSC_DAG - This operation implements the lowering for
 109       /// readcyclecounter
 110       RDTSC_DAG,
 111
 112       /// X86 compare and logical compare instructions.
 113       CMP, COMI, UCOMI,
 114
 115       /// X86 bit-test instructions.
 116       BT,
 117
 118       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the flag
 119       /// operand produced by a CMP instruction.
 120       SETCC,
 121
 122       // Same as SETCC except it's materialized with a sbb and the value is all
 123       // one's or all zero's.
 124       SETCC_CARRY,
 125
 126       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 127       /// to select from. Operand 2 is the condition code, and operand 3 is the
 128       /// flag operand produced by a CMP or TEST instruction. It also writes a
 129       /// flag result.
 130       CMOV,
 131
 132       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 133       /// is the block to branch if condition is true, operand 2 is the
 134       /// condition code, and operand 3 is the flag operand produced by a CMP
 135       /// or TEST instruction.
 136       BRCOND,
 137
 138       /// Return with a flag operand. Operand 0 is the chain operand, operand
 139       /// 1 is the number of bytes of stack to pop.
 140       RET_FLAG,
 141
 142       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 143       REP_STOS,
 144
 145       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 146       REP_MOVS,
 147
 148       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 149       /// at function entry, used for PIC code.
 150       GlobalBaseReg,
 151
 152       /// Wrapper - A wrapper node for TargetConstantPool,
 153       /// TargetExternalSymbol, and TargetGlobalAddress.
 154       Wrapper,
 155
 156       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 157       /// relative displacements.
 158       WrapperRIP,
 159
 160       /// MOVQ2DQ - Copies a 64-bit value from a vector to another vector.
 161       /// Can be used to move a vector value from a MMX register to a XMM
 162       /// register.
 163       MOVQ2DQ,
 164
 165       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 166       /// i32, corresponds to X86::PEXTRB.
 167       PEXTRB,
 168
 169       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 170       /// i32, corresponds to X86::PEXTRW.
 171       PEXTRW,
 172
 173       /// INSERTPS - Insert any element of a 4 x float vector into any element
 174       /// of a destination 4 x floatvector.
 175       INSERTPS,
 176
 177       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 178       /// corresponds to X86::PINSRB.
 179       PINSRB,
 180
 181       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 182       /// corresponds to X86::PINSRW.
 183       PINSRW, MMX_PINSRW,
 184
 185       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 186       PSHUFB,
 187
 188       /// FMAX, FMIN - Floating point max and min.
 189       ///
 190       FMAX, FMIN,
 191
 192       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 193       /// approximation.  Note that these typically require refinement
 194       /// in order to obtain suitable precision.
 195       FRSQRT, FRCP,
 196
 197       // TLSADDR - Thread Local Storage.
 198       TLSADDR,
 199
 200       // SegmentBaseAddress - The address segment:0
 201       SegmentBaseAddress,
 202
 203       // EH_RETURN - Exception Handling helpers.
 204       EH_RETURN,
 205
 206       /// TC_RETURN - Tail call return.
 207       ///   operand #0 chain
 208       ///   operand #1 callee (register or absolute)
 209       ///   operand #2 stack adjustment
 210       ///   operand #3 optional in flag
 211       TC_RETURN,
 212
 213       // LCMPXCHG_DAG, LCMPXCHG8_DAG - Compare and swap.
 214       LCMPXCHG_DAG,
 215       LCMPXCHG8_DAG,
 216
 217       // FNSTCW16m - Store FP control world into i16 memory.
 218       FNSTCW16m,
 219
 220       // VZEXT_MOVL - Vector move low and zero extend.
 221       VZEXT_MOVL,
 222
 223       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 224       VZEXT_LOAD,
 225
 226       // VSHL, VSRL - Vector logical left / right shift.
 227       VSHL, VSRL,
 228
 229       // CMPPD, CMPPS - Vector double/float comparison.
 230       // CMPPD, CMPPS - Vector double/float comparison.
 231       CMPPD, CMPPS,
 232
 233       // PCMP* - Vector integer comparisons.
 234       PCMPEQB, PCMPEQW, PCMPEQD, PCMPEQQ,
 235       PCMPGTB, PCMPGTW, PCMPGTD, PCMPGTQ,
 236
 237       // Advanced Encryption Standard (AES) Instructions
 238       AESIMC, AESENC, AESENCLAST, AESDEC, AESDECLAST,
 239
 240       // ADD, SUB, SMUL, UMUL, etc. - Arithmetic operations with FLAGS results.
 241       ADD, SUB, SMUL, UMUL,
 242       INC, DEC, OR, XOR, AND,
 243
 244       // MUL_IMM - X86 specific multiply by immediate.
 245       MUL_IMM,
 246
 247       // PTEST - Vector bitwise comparisons
 248       PTEST,
 249
 250       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 251       // according to %al. An operator is needed so that this can be expanded
 252       // with control flow.
 253       VASTART_SAVE_XMM_REGS,
 254
 255       // MINGW_ALLOCA - MingW's __alloca call to do stack probing.
 256       MINGW_ALLOCA,
 257
 258       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 259       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 260       // Atomic 64-bit binary operations.
 261       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 262       ATOMSUB64_DAG,
 263       ATOMOR64_DAG,
 264       ATOMXOR64_DAG,
 265       ATOMAND64_DAG,
 266       ATOMNAND64_DAG,
 267       ATOMSWAP64_DAG
 268
 269       // WARNING: Do not add anything in the end unless you want the node to
 270       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 271       // thought as target memory ops!
 272     };
 273   }
 274
 275   /// Define some predicates that are used for node matching.
 276   namespace X86 {
 277     /// isPSHUFDMask - Return true if the specified VECTOR_SHUFFLE operand
 278     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 279     bool isPSHUFDMask(ShuffleVectorSDNode *N);
 280
 281     /// isPSHUFHWMask - Return true if the specified VECTOR_SHUFFLE operand
 282     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 283     bool isPSHUFHWMask(ShuffleVectorSDNode *N);
 284
 285     /// isPSHUFLWMask - Return true if the specified VECTOR_SHUFFLE operand
 286     /// specifies a shuffle of elements that is suitable for input to PSHUFD.
 287     bool isPSHUFLWMask(ShuffleVectorSDNode *N);
 288
 289     /// isSHUFPMask - Return true if the specified VECTOR_SHUFFLE operand
 290     /// specifies a shuffle of elements that is suitable for input to SHUFP*.
 291     bool isSHUFPMask(ShuffleVectorSDNode *N);
 292
 293     /// isMOVHLPSMask - Return true if the specified VECTOR_SHUFFLE operand
 294     /// specifies a shuffle of elements that is suitable for input to MOVHLPS.
 295     bool isMOVHLPSMask(ShuffleVectorSDNode *N);
 296
 297     /// isMOVHLPS_v_undef_Mask - Special case of isMOVHLPSMask for canonical form
 298     /// of vector_shuffle v, v, <2, 3, 2, 3>, i.e. vector_shuffle v, undef,
 299     /// <2, 3, 2, 3>
 300     bool isMOVHLPS_v_undef_Mask(ShuffleVectorSDNode *N);
 301
 302     /// isMOVLPMask - Return true if the specified VECTOR_SHUFFLE operand
 303     /// specifies a shuffle of elements that is suitable for MOVLP{S|D}.
 304     bool isMOVLPMask(ShuffleVectorSDNode *N);
 305
 306     /// isMOVHPMask - Return true if the specified VECTOR_SHUFFLE operand
 307     /// specifies a shuffle of elements that is suitable for MOVHP{S|D}.
 308     /// as well as MOVLHPS.
 309     bool isMOVLHPSMask(ShuffleVectorSDNode *N);
 310
 311     /// isUNPCKLMask - Return true if the specified VECTOR_SHUFFLE operand
 312     /// specifies a shuffle of elements that is suitable for input to UNPCKL.
 313     bool isUNPCKLMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 314
 315     /// isUNPCKHMask - Return true if the specified VECTOR_SHUFFLE operand
 316     /// specifies a shuffle of elements that is suitable for input to UNPCKH.
 317     bool isUNPCKHMask(ShuffleVectorSDNode *N, bool V2IsSplat = false);
 318
 319     /// isUNPCKL_v_undef_Mask - Special case of isUNPCKLMask for canonical form
 320     /// of vector_shuffle v, v, <0, 4, 1, 5>, i.e. vector_shuffle v, undef,
 321     /// <0, 0, 1, 1>
 322     bool isUNPCKL_v_undef_Mask(ShuffleVectorSDNode *N);
 323
 324     /// isUNPCKH_v_undef_Mask - Special case of isUNPCKHMask for canonical form
 325     /// of vector_shuffle v, v, <2, 6, 3, 7>, i.e. vector_shuffle v, undef,
 326     /// <2, 2, 3, 3>
 327     bool isUNPCKH_v_undef_Mask(ShuffleVectorSDNode *N);
 328
 329     /// isMOVLMask - Return true if the specified VECTOR_SHUFFLE operand
 330     /// specifies a shuffle of elements that is suitable for input to MOVSS,
 331     /// MOVSD, and MOVD, i.e. setting the lowest element.
 332     bool isMOVLMask(ShuffleVectorSDNode *N);
 333
 334     /// isMOVSHDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 335     /// specifies a shuffle of elements that is suitable for input to MOVSHDUP.
 336     bool isMOVSHDUPMask(ShuffleVectorSDNode *N);
 337
 338     /// isMOVSLDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 339     /// specifies a shuffle of elements that is suitable for input to MOVSLDUP.
 340     bool isMOVSLDUPMask(ShuffleVectorSDNode *N);
 341
 342     /// isMOVDDUPMask - Return true if the specified VECTOR_SHUFFLE operand
 343     /// specifies a shuffle of elements that is suitable for input to MOVDDUP.
 344     bool isMOVDDUPMask(ShuffleVectorSDNode *N);
 345
 346     /// isPALIGNRMask - Return true if the specified VECTOR_SHUFFLE operand
 347     /// specifies a shuffle of elements that is suitable for input to PALIGNR.
 348     bool isPALIGNRMask(ShuffleVectorSDNode *N);
 349
 350     /// getShuffleSHUFImmediate - Return the appropriate immediate to shuffle
 351     /// the specified isShuffleMask VECTOR_SHUFFLE mask with PSHUF* and SHUFP*
 352     /// instructions.
 353     unsigned getShuffleSHUFImmediate(SDNode *N);
 354
 355     /// getShufflePSHUFHWImmediate - Return the appropriate immediate to shuffle
 356     /// the specified VECTOR_SHUFFLE mask with PSHUFHW instruction.
 357     unsigned getShufflePSHUFHWImmediate(SDNode *N);
 358
 359     /// getShufflePSHUFLWImmediate - Return the appropriate immediate to shuffle
 360     /// the specified VECTOR_SHUFFLE mask with PSHUFLW instruction.
 361     unsigned getShufflePSHUFLWImmediate(SDNode *N);
 362
 363     /// getShufflePALIGNRImmediate - Return the appropriate immediate to shuffle
 364     /// the specified VECTOR_SHUFFLE mask with the PALIGNR instruction.
 365     unsigned getShufflePALIGNRImmediate(SDNode *N);
 366
 367     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 368     /// constant +0.0.
 369     bool isZeroNode(SDValue Elt);
 370
 371     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 372     /// fit into displacement field of the instruction.
 373     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 374                                       bool hasSymbolicDisplacement = true);
 375   }
 376
 377   //===--------------------------------------------------------------------===//
 378   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 379   class X86TargetLowering : public TargetLowering {
 380     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
 381     int RegSaveFrameIndex;            // X86-64 vararg func register save area.
 382     unsigned VarArgsGPOffset;         // X86-64 vararg func int reg offset.
 383     unsigned VarArgsFPOffset;         // X86-64 vararg func fp reg offset.
 384     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
 385
 386   public:
 387     explicit X86TargetLowering(X86TargetMachine &TM);
 388
 389     /// getPICBaseSymbol - Return the X86-32 PIC base.
 390     MCSymbol *getPICBaseSymbol(const MachineFunction *MF, MCContext &Ctx) const;
 391
 392     virtual unsigned getJumpTableEncoding() const;
 393
 394     virtual const MCExpr *
 395     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 396                               const MachineBasicBlock *MBB, unsigned uid,
 397                               MCContext &Ctx) const;
 398
 399     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 400     /// jumptable.
 401     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 402                                              SelectionDAG &DAG) const;
 403     virtual const MCExpr *
 404     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 405                                  unsigned JTI, MCContext &Ctx) const;
 406
 407     // Return the number of bytes that a function should pop when it returns (in
 408     // addition to the space used by the return address).
 409     //
 410     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 411
 412     /// getStackPtrReg - Return the stack pointer register we are using: either
 413     /// ESP or RSP.
 414     unsigned getStackPtrReg() const { return X86StackPtr; }
 415
 416     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 417     /// function arguments in the caller parameter area. For X86, aggregates
 418     /// that contains are placed at 16-byte boundaries while the rest are at
 419     /// 4-byte boundaries.
 420     virtual unsigned getByValTypeAlignment(const Type *Ty) const;
 421
 422     /// getOptimalMemOpType - Returns the target specific optimal type for load
 423     /// and store operations as a result of memset, memcpy, and memmove
 424     /// lowering. It returns EVT::iAny if SelectionDAG should be responsible for
 425     /// determining it.
 426     virtual EVT getOptimalMemOpType(uint64_t Size, unsigned Align,
 427                                     bool isSrcConst, bool isSrcStr,
 428                                     SelectionDAG &DAG) const;
 429
 430     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 431     /// unaligned memory accesses. of the specified type.
 432     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 433       return true;
 434     }
 435
 436     /// LowerOperation - Provide custom lowering hooks for some operations.
 437     ///
 438     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG);
 439
 440     /// ReplaceNodeResults - Replace the results of node with an illegal result
 441     /// type with new values built out of custom code.
 442     ///
 443     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 444                                     SelectionDAG &DAG);
 445
 446
 447     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 448
 449     virtual MachineBasicBlock *EmitInstrWithCustomInserter(MachineInstr *MI,
 450                                                          MachineBasicBlock *MBB,
 451                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
 452
 453
 454     /// getTargetNodeName - This method returns the name of a target specific
 455     /// DAG node.
 456     virtual const char *getTargetNodeName(unsigned Opcode) const;
 457
 458     /// getSetCCResultType - Return the ISD::SETCC ValueType
 459     virtual MVT::SimpleValueType getSetCCResultType(EVT VT) const;
 460
 461     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 462     /// in Mask are known to be either zero or one and return them in the
 463     /// KnownZero/KnownOne bitsets.
 464     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 465                                                 const APInt &Mask,
 466                                                 APInt &KnownZero,
 467                                                 APInt &KnownOne,
 468                                                 const SelectionDAG &DAG,
 469                                                 unsigned Depth = 0) const;
 470
 471     virtual bool
 472     isGAPlusOffset(SDNode *N, GlobalValue* &GA, int64_t &Offset) const;
 473
 474     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG);
 475
 476     virtual bool ExpandInlineAsm(CallInst *CI) const;
 477
 478     ConstraintType getConstraintType(const std::string &Constraint) const;
 479
 480     std::vector<unsigned>
 481       getRegClassForInlineAsmConstraint(const std::string &Constraint,
 482                                         EVT VT) const;
 483
 484     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 485
 486     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 487     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 488     /// true it means one of the asm constraint of the inline asm instruction
 489     /// being processed is 'm'.
 490     virtual void LowerAsmOperandForConstraint(SDValue Op,
 491                                               char ConstraintLetter,
 492                                               bool hasMemory,
 493                                               std::vector<SDValue> &Ops,
 494                                               SelectionDAG &DAG) const;
 495
 496     /// getRegForInlineAsmConstraint - Given a physical register constraint
 497     /// (e.g. {edx}), return the register number and the register class for the
 498     /// register.  This should only be used for C_Register constraints.  On
 499     /// error, this returns a register number of 0.
 500     std::pair<unsigned, const TargetRegisterClass*>
 501       getRegForInlineAsmConstraint(const std::string &Constraint,
 502                                    EVT VT) const;
 503
 504     /// isLegalAddressingMode - Return true if the addressing mode represented
 505     /// by AM is legal for this target, for a load/store of the specified type.
 506     virtual bool isLegalAddressingMode(const AddrMode &AM, const Type *Ty)const;
 507
 508     /// isTruncateFree - Return true if it's free to truncate a value of
 509     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 510     /// register EAX to i16 by referencing its sub-register AX.
 511     virtual bool isTruncateFree(const Type *Ty1, const Type *Ty2) const;
 512     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 513
 514     /// isZExtFree - Return true if any actual instruction that defines a
 515     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 516     /// register. This does not necessarily include registers defined in
 517     /// unknown ways, such as incoming arguments, or copies from unknown
 518     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 519     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 520     /// all instructions that define 32-bit values implicit zero-extend the
 521     /// result out to 64 bits.
 522     virtual bool isZExtFree(const Type *Ty1, const Type *Ty2) const;
 523     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 524
 525     /// isNarrowingProfitable - Return true if it's profitable to narrow
 526     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 527     /// from i32 to i8 but not from i32 to i16.
 528     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 529
 530     /// isFPImmLegal - Returns true if the target can instruction select the
 531     /// specified FP immediate natively. If false, the legalizer will
 532     /// materialize the FP immediate as a load from a constant pool.
 533     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 534
 535     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 536     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 537     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 538     /// values are assumed to be legal.
 539     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 540                                     EVT VT) const;
 541
 542     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 543     /// used by Targets can use this to indicate if there is a suitable
 544     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 545     /// pool entry.
 546     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 547                                         EVT VT) const;
 548
 549     /// ShouldShrinkFPConstant - If true, then instruction selection should
 550     /// seek to shrink the FP constant of the specified type to a smaller type
 551     /// in order to save space and / or reduce runtime.
 552     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 553       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 554       // expensive than a straight movsd. On the other hand, it's important to
 555       // shrink long double fp constant since fldt is very slow.
 556       return !X86ScalarSSEf64 || VT == MVT::f80;
 557     }
 558
 559     virtual const X86Subtarget* getSubtarget() {
 560       return Subtarget;
 561     }
 562
 563     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 564     /// computed in an SSE register, not on the X87 floating point stack.
 565     bool isScalarFPTypeInSSEReg(EVT VT) const {
 566       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 567       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 568     }
 569
 570     /// createFastISel - This method returns a target specific FastISel object,
 571     /// or null if the target does not support "fast" ISel.
 572     virtual FastISel *
 573     createFastISel(MachineFunction &mf,
 574                    MachineModuleInfo *mmi, DwarfWriter *dw,
 575                    DenseMap<const Value *, unsigned> &,
 576                    DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 577                    DenseMap<const AllocaInst *, int> &
 578 #ifndef NDEBUG
 579                    , SmallSet<Instruction*, 8> &
 580 #endif
 581                    );
 582
 583     /// getFunctionAlignment - Return the Log2 alignment of this function.
 584     virtual unsigned getFunctionAlignment(const Function *F) const;
 585
 586   private:
 587     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 588     /// make the right decision when generating code for different targets.
 589     const X86Subtarget *Subtarget;
 590     const X86RegisterInfo *RegInfo;
 591     const TargetData *TD;
 592
 593     /// X86StackPtr - X86 physical register used as stack ptr.
 594     unsigned X86StackPtr;
 595
 596     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 597     /// floating point ops.
 598     /// When SSE is available, use it for f32 operations.
 599     /// When SSE2 is available, use it for f64 operations.
 600     bool X86ScalarSSEf32;
 601     bool X86ScalarSSEf64;
 602
 603     /// LegalFPImmediates - A list of legal fp immediates.
 604     std::vector<APFloat> LegalFPImmediates;
 605
 606     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 607     /// select the specified FP immediate natively.
 608     void addLegalFPImmediate(const APFloat& Imm) {
 609       LegalFPImmediates.push_back(Imm);
 610     }
 611
 612     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 613                             CallingConv::ID CallConv, bool isVarArg,
 614                             const SmallVectorImpl<ISD::InputArg> &Ins,
 615                             DebugLoc dl, SelectionDAG &DAG,
 616                             SmallVectorImpl<SDValue> &InVals);
 617     SDValue LowerMemArgument(SDValue Chain,
 618                              CallingConv::ID CallConv,
 619                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 620                              DebugLoc dl, SelectionDAG &DAG,
 621                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 622                               unsigned i);
 623     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 624                              DebugLoc dl, SelectionDAG &DAG,
 625                              const CCValAssign &VA,
 626                              ISD::ArgFlagsTy Flags);
 627
 628     // Call lowering helpers.
 629
 630     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 631     /// for tail call optimization. Targets which want to do tail call
 632     /// optimization should implement this function.
 633     bool IsEligibleForTailCallOptimization(SDValue Callee,
 634                                            CallingConv::ID CalleeCC,
 635                                            bool isVarArg,
 636                                            bool isCalleeStructRet,
 637                                            bool isCallerStructRet,
 638                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 639                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 640                                            SelectionDAG& DAG) const;
 641     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv);
 642     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 643                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 644                                 int FPDiff, DebugLoc dl);
 645
 646     CCAssignFn *CCAssignFnForNode(CallingConv::ID CallConv) const;
 647     unsigned GetAlignedArgumentStackSize(unsigned StackSize, SelectionDAG &DAG);
 648
 649     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 650                                                bool isSigned);
 651
 652     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 653                                    SelectionDAG &DAG);
 654     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG);
 655     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG);
 656     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG);
 657     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 658     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 659     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG);
 660     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG);
 661     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG);
 662     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG);
 663     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG);
 664     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 665                                int64_t Offset, SelectionDAG &DAG) const;
 666     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG);
 667     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG);
 668     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG);
 669     SDValue LowerShift(SDValue Op, SelectionDAG &DAG);
 670     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 671                       SelectionDAG &DAG);
 672     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 673     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG);
 674     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG);
 675     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG);
 676     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG);
 677     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG);
 678     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG);
 679     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG);
 680     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG);
 681     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG);
 682     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG);
 683     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG);
 684     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG);
 685     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG);
 686     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG);
 687     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG);
 688     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG);
 689     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG);
 690     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG);
 691     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG);
 692     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG);
 693     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG);
 694     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG);
 695     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG);
 696     SDValue LowerTRAMPOLINE(SDValue Op, SelectionDAG &DAG);
 697     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG);
 698     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG);
 699     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG);
 700     SDValue LowerMUL_V2I64(SDValue Op, SelectionDAG &DAG);
 701     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG);
 702
 703     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG);
 704     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG);
 705     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG);
 706
 707     virtual SDValue
 708       LowerFormalArguments(SDValue Chain,
 709                            CallingConv::ID CallConv, bool isVarArg,
 710                            const SmallVectorImpl<ISD::InputArg> &Ins,
 711                            DebugLoc dl, SelectionDAG &DAG,
 712                            SmallVectorImpl<SDValue> &InVals);
 713     virtual SDValue
 714       LowerCall(SDValue Chain, SDValue Callee,
 715                 CallingConv::ID CallConv, bool isVarArg, bool &isTailCall,
 716                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 717                 const SmallVectorImpl<ISD::InputArg> &Ins,
 718                 DebugLoc dl, SelectionDAG &DAG,
 719                 SmallVectorImpl<SDValue> &InVals);
 720
 721     virtual SDValue
 722       LowerReturn(SDValue Chain,
 723                   CallingConv::ID CallConv, bool isVarArg,
 724                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 725                   DebugLoc dl, SelectionDAG &DAG);
 726
 727     virtual bool
 728       CanLowerReturn(CallingConv::ID CallConv, bool isVarArg,
 729                      const SmallVectorImpl<EVT> &OutTys,
 730                      const SmallVectorImpl<ISD::ArgFlagsTy> &ArgsFlags,
 731                      SelectionDAG &DAG);
 732
 733     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 734                                  SelectionDAG &DAG, unsigned NewOp);
 735
 736     SDValue EmitTargetCodeForMemset(SelectionDAG &DAG, DebugLoc dl,
 737                                     SDValue Chain,
 738                                     SDValue Dst, SDValue Src,
 739                                     SDValue Size, unsigned Align,
 740                                     const Value *DstSV, uint64_t DstSVOff);
 741     SDValue EmitTargetCodeForMemcpy(SelectionDAG &DAG, DebugLoc dl,
 742                                     SDValue Chain,
 743                                     SDValue Dst, SDValue Src,
 744                                     SDValue Size, unsigned Align,
 745                                     bool AlwaysInline,
 746                                     const Value *DstSV, uint64_t DstSVOff,
 747                                     const Value *SrcSV, uint64_t SrcSVOff);
 748
 749     /// Utility function to emit string processing sse4.2 instructions
 750     /// that return in xmm0.
 751     /// This takes the instruction to expand, the associated machine basic
 752     /// block, the number of args, and whether or not the second arg is
 753     /// in memory or not.
 754     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 755                                 unsigned argNum, bool inMem) const;
 756
 757     /// Utility function to emit atomic bitwise operations (and, or, xor).
 758     /// It takes the bitwise instruction to expand, the associated machine basic
 759     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 760     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 761                                                     MachineInstr *BInstr,
 762                                                     MachineBasicBlock *BB,
 763                                                     unsigned regOpc,
 764                                                     unsigned immOpc,
 765                                                     unsigned loadOpc,
 766                                                     unsigned cxchgOpc,
 767                                                     unsigned copyOpc,
 768                                                     unsigned notOpc,
 769                                                     unsigned EAXreg,
 770                                                     TargetRegisterClass *RC,
 771                                                     bool invSrc = false) const;
 772
 773     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 774                                                     MachineInstr *BInstr,
 775                                                     MachineBasicBlock *BB,
 776                                                     unsigned regOpcL,
 777                                                     unsigned regOpcH,
 778                                                     unsigned immOpcL,
 779                                                     unsigned immOpcH,
 780                                                     bool invSrc = false) const;
 781
 782     /// Utility function to emit atomic min and max.  It takes the min/max
 783     /// instruction to expand, the associated basic block, and the associated
 784     /// cmov opcode for moving the min or max value.
 785     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 786                                                           MachineBasicBlock *BB,
 787                                                         unsigned cmovOpc) const;
 788
 789     /// Utility function to emit the xmm reg save portion of va_start.
 790     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 791                                                    MachineInstr *BInstr,
 792                                                    MachineBasicBlock *BB) const;
 793
 794     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 795                                          MachineBasicBlock *BB,
 796                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
 797
 798     MachineBasicBlock *EmitLoweredMingwAlloca(MachineInstr *MI,
 799                                               MachineBasicBlock *BB,
 800                     DenseMap<MachineBasicBlock*, MachineBasicBlock*> *EM) const;
 801
 802     /// Emit nodes that will be selected as "test Op0,Op0", or something
 803     /// equivalent, for use with the given x86 condition code.
 804     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG);
 805
 806     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 807     /// equivalent, for use with the given x86 condition code.
 808     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 809                     SelectionDAG &DAG);
 810   };
 811
 812   namespace X86 {
 813     FastISel *createFastISel(MachineFunction &mf,
 814                            MachineModuleInfo *mmi, DwarfWriter *dw,
 815                            DenseMap<const Value *, unsigned> &,
 816                            DenseMap<const BasicBlock *, MachineBasicBlock *> &,
 817                            DenseMap<const AllocaInst *, int> &
 818 #ifndef NDEBUG
 819                            , SmallSet<Instruction*, 8> &
 820 #endif
 821                            );
 822   }
 823 }
 824
 825 #endif    // X86ISELLOWERING_H