lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLEND family of opcodes
 179       BLENDV,
 180
 181       /// HADD - Integer horizontal add.
 182       HADD,
 183
 184       /// HSUB - Integer horizontal sub.
 185       HSUB,
 186
 187       /// FHADD - Floating point horizontal add.
 188       FHADD,
 189
 190       /// FHSUB - Floating point horizontal sub.
 191       FHSUB,
 192
 193       /// FMAX, FMIN - Floating point max and min.
 194       ///
 195       FMAX, FMIN,
 196
 197       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 198       /// approximation.  Note that these typically require refinement
 199       /// in order to obtain suitable precision.
 200       FRSQRT, FRCP,
 201
 202       // TLSADDR - Thread Local Storage.
 203       TLSADDR,
 204
 205       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 206       // thunk at the address from an earlier relocation.
 207       TLSCALL,
 208
 209       // EH_RETURN - Exception Handling helpers.
 210       EH_RETURN,
 211
 212       /// TC_RETURN - Tail call return.
 213       ///   operand #0 chain
 214       ///   operand #1 callee (register or absolute)
 215       ///   operand #2 stack adjustment
 216       ///   operand #3 optional in flag
 217       TC_RETURN,
 218
 219       // VZEXT_MOVL - Vector move low and zero extend.
 220       VZEXT_MOVL,
 221
 222       // VSEXT_MOVL - Vector move low and sign extend.
 223       VSEXT_MOVL,
 224
 225       // VSHL, VSRL - 128-bit vector logical left / right shift
 226       VSHLDQ, VSRLDQ,
 227
 228       // VSHL, VSRL, VSRA - Vector shift elements
 229       VSHL, VSRL, VSRA,
 230
 231       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 232       VSHLI, VSRLI, VSRAI,
 233
 234       // CMPP - Vector packed double/float comparison.
 235       CMPP,
 236
 237       // PCMP* - Vector integer comparisons.
 238       PCMPEQ, PCMPGT,
 239
 240       // VPCOM, VPCOMU - XOP Vector integer comparisons.
 241       VPCOM, VPCOMU,
 242
 243       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 244       ADD, SUB, ADC, SBB, SMUL,
 245       INC, DEC, OR, XOR, AND,
 246
 247       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 248
 249       BLSI,   // BLSI - Extract lowest set isolated bit
 250       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 251       BLSR,   // BLSR - Reset lowest set bit
 252
 253       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 254
 255       // MUL_IMM - X86 specific multiply by immediate.
 256       MUL_IMM,
 257
 258       // PTEST - Vector bitwise comparisons
 259       PTEST,
 260
 261       // TESTP - Vector packed fp sign bitwise comparisons
 262       TESTP,
 263
 264       // Several flavors of instructions with vector shuffle behaviors.
 265       PALIGN,
 266       PSHUFD,
 267       PSHUFHW,
 268       PSHUFLW,
 269       SHUFP,
 270       MOVDDUP,
 271       MOVSHDUP,
 272       MOVSLDUP,
 273       MOVLHPS,
 274       MOVLHPD,
 275       MOVHLPS,
 276       MOVLPS,
 277       MOVLPD,
 278       MOVSD,
 279       MOVSS,
 280       UNPCKL,
 281       UNPCKH,
 282       VPERMILP,
 283       VPERM2X128,
 284       VBROADCAST,
 285
 286       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 287       PMULUDQ,
 288
 289       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 290       // according to %al. An operator is needed so that this can be expanded
 291       // with control flow.
 292       VASTART_SAVE_XMM_REGS,
 293
 294       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 295       WIN_ALLOCA,
 296
 297       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 298       // segmented stacks. Check if the current stacklet has enough space, and
 299       // falls back to heap allocation if not.
 300       SEG_ALLOCA,
 301
 302       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 303       WIN_FTOL,
 304
 305       // Memory barrier
 306       MEMBARRIER,
 307       MFENCE,
 308       SFENCE,
 309       LFENCE,
 310
 311       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 312       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 313       // Atomic 64-bit binary operations.
 314       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 315       ATOMSUB64_DAG,
 316       ATOMOR64_DAG,
 317       ATOMXOR64_DAG,
 318       ATOMAND64_DAG,
 319       ATOMNAND64_DAG,
 320       ATOMSWAP64_DAG,
 321
 322       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 323       LCMPXCHG_DAG,
 324       LCMPXCHG8_DAG,
 325       LCMPXCHG16_DAG,
 326
 327       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 328       VZEXT_LOAD,
 329
 330       // FNSTCW16m - Store FP control world into i16 memory.
 331       FNSTCW16m,
 332
 333       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 334       /// integer destination in memory and a FP reg source.  This corresponds
 335       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 336       /// has two inputs (token chain and address) and two outputs (int value
 337       /// and token chain).
 338       FP_TO_INT16_IN_MEM,
 339       FP_TO_INT32_IN_MEM,
 340       FP_TO_INT64_IN_MEM,
 341
 342       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 343       /// integer source in memory and FP reg result.  This corresponds to the
 344       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 345       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 346       /// also produces a flag).
 347       FILD,
 348       FILD_FLAG,
 349
 350       /// FLD - This instruction implements an extending load to FP stack slots.
 351       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 352       /// operand, ptr to load from, and a ValueType node indicating the type
 353       /// to load to.
 354       FLD,
 355
 356       /// FST - This instruction implements a truncating store to FP stack
 357       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 358       /// chain operand, value to store, address, and a ValueType to store it
 359       /// as.
 360       FST,
 361
 362       /// VAARG_64 - This instruction grabs the address of the next argument
 363       /// from a va_list. (reads and modifies the va_list in memory)
 364       VAARG_64
 365
 366       // WARNING: Do not add anything in the end unless you want the node to
 367       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 368       // thought as target memory ops!
 369     };
 370   }
 371
 372   /// Define some predicates that are used for node matching.
 373   namespace X86 {
 374     /// isVEXTRACTF128Index - Return true if the specified
 375     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 376     /// suitable for input to VEXTRACTF128.
 377     bool isVEXTRACTF128Index(SDNode *N);
 378
 379     /// isVINSERTF128Index - Return true if the specified
 380     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 381     /// suitable for input to VINSERTF128.
 382     bool isVINSERTF128Index(SDNode *N);
 383
 384     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 385     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 386     /// with VEXTRACTF128 instructions.
 387     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 388
 389     /// getInsertVINSERTF128Immediate - Return the appropriate
 390     /// immediate to insert at the specified INSERT_SUBVECTOR index
 391     /// with VINSERTF128 instructions.
 392     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 393
 394     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 395     /// constant +0.0.
 396     bool isZeroNode(SDValue Elt);
 397
 398     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 399     /// fit into displacement field of the instruction.
 400     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 401                                       bool hasSymbolicDisplacement = true);
 402
 403
 404     /// isCalleePop - Determines whether the callee is required to pop its
 405     /// own arguments. Callee pop is necessary to support tail calls.
 406     bool isCalleePop(CallingConv::ID CallingConv,
 407                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 408   }
 409
 410   //===--------------------------------------------------------------------===//
 411   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 412   class X86TargetLowering : public TargetLowering {
 413   public:
 414     explicit X86TargetLowering(X86TargetMachine &TM);
 415
 416     virtual unsigned getJumpTableEncoding() const;
 417
 418     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 419
 420     virtual const MCExpr *
 421     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 422                               const MachineBasicBlock *MBB, unsigned uid,
 423                               MCContext &Ctx) const;
 424
 425     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 426     /// jumptable.
 427     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 428                                              SelectionDAG &DAG) const;
 429     virtual const MCExpr *
 430     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 431                                  unsigned JTI, MCContext &Ctx) const;
 432
 433     /// getStackPtrReg - Return the stack pointer register we are using: either
 434     /// ESP or RSP.
 435     unsigned getStackPtrReg() const { return X86StackPtr; }
 436
 437     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 438     /// function arguments in the caller parameter area. For X86, aggregates
 439     /// that contains are placed at 16-byte boundaries while the rest are at
 440     /// 4-byte boundaries.
 441     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 442
 443     /// getOptimalMemOpType - Returns the target specific optimal type for load
 444     /// and store operations as a result of memset, memcpy, and memmove
 445     /// lowering. If DstAlign is zero that means it's safe to destination
 446     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 447     /// means there isn't a need to check it against alignment requirement,
 448     /// probably because the source does not need to be loaded. If
 449     /// 'IsZeroVal' is true, that means it's safe to return a
 450     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 451     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 452     /// constant so it does not need to be loaded.
 453     /// It returns EVT::Other if the type should be determined using generic
 454     /// target-independent logic.
 455     virtual EVT
 456     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 457                         bool IsZeroVal, bool MemcpyStrSrc,
 458                         MachineFunction &MF) const;
 459
 460     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 461     /// unaligned memory accesses. of the specified type.
 462     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 463       return true;
 464     }
 465
 466     /// LowerOperation - Provide custom lowering hooks for some operations.
 467     ///
 468     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 469
 470     /// ReplaceNodeResults - Replace the results of node with an illegal result
 471     /// type with new values built out of custom code.
 472     ///
 473     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 474                                     SelectionDAG &DAG) const;
 475
 476
 477     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 478
 479     /// isTypeDesirableForOp - Return true if the target has native support for
 480     /// the specified value type and it is 'desirable' to use the type for the
 481     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 482     /// instruction encodings are longer and some i16 instructions are slow.
 483     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 484
 485     /// isTypeDesirable - Return true if the target has native support for the
 486     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 487     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 488     /// and some i16 instructions are slow.
 489     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 490
 491     virtual MachineBasicBlock *
 492       EmitInstrWithCustomInserter(MachineInstr *MI,
 493                                   MachineBasicBlock *MBB) const;
 494
 495
 496     /// getTargetNodeName - This method returns the name of a target specific
 497     /// DAG node.
 498     virtual const char *getTargetNodeName(unsigned Opcode) const;
 499
 500     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 501     virtual EVT getSetCCResultType(EVT VT) const;
 502
 503     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 504     /// in Mask are known to be either zero or one and return them in the
 505     /// KnownZero/KnownOne bitsets.
 506     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 507                                                 APInt &KnownZero,
 508                                                 APInt &KnownOne,
 509                                                 const SelectionDAG &DAG,
 510                                                 unsigned Depth = 0) const;
 511
 512     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 513     // operation that are sign bits.
 514     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 515                                                      unsigned Depth) const;
 516
 517     virtual bool
 518     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 519
 520     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 521
 522     virtual bool ExpandInlineAsm(CallInst *CI) const;
 523
 524     ConstraintType getConstraintType(const std::string &Constraint) const;
 525
 526     /// Examine constraint string and operand type and determine a weight value.
 527     /// The operand object must already have been set up with the operand type.
 528     virtual ConstraintWeight getSingleConstraintMatchWeight(
 529       AsmOperandInfo &info, const char *constraint) const;
 530
 531     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 532
 533     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 534     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 535     /// true it means one of the asm constraint of the inline asm instruction
 536     /// being processed is 'm'.
 537     virtual void LowerAsmOperandForConstraint(SDValue Op,
 538                                               std::string &Constraint,
 539                                               std::vector<SDValue> &Ops,
 540                                               SelectionDAG &DAG) const;
 541
 542     /// getRegForInlineAsmConstraint - Given a physical register constraint
 543     /// (e.g. {edx}), return the register number and the register class for the
 544     /// register.  This should only be used for C_Register constraints.  On
 545     /// error, this returns a register number of 0.
 546     std::pair<unsigned, const TargetRegisterClass*>
 547       getRegForInlineAsmConstraint(const std::string &Constraint,
 548                                    EVT VT) const;
 549
 550     /// isLegalAddressingMode - Return true if the addressing mode represented
 551     /// by AM is legal for this target, for a load/store of the specified type.
 552     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 553
 554     /// isTruncateFree - Return true if it's free to truncate a value of
 555     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 556     /// register EAX to i16 by referencing its sub-register AX.
 557     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 558     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 559
 560     /// isZExtFree - Return true if any actual instruction that defines a
 561     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 562     /// register. This does not necessarily include registers defined in
 563     /// unknown ways, such as incoming arguments, or copies from unknown
 564     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 565     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 566     /// all instructions that define 32-bit values implicit zero-extend the
 567     /// result out to 64 bits.
 568     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 569     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 570
 571     /// isNarrowingProfitable - Return true if it's profitable to narrow
 572     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 573     /// from i32 to i8 but not from i32 to i16.
 574     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 575
 576     /// isFPImmLegal - Returns true if the target can instruction select the
 577     /// specified FP immediate natively. If false, the legalizer will
 578     /// materialize the FP immediate as a load from a constant pool.
 579     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 580
 581     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 582     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 583     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 584     /// values are assumed to be legal.
 585     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 586                                     EVT VT) const;
 587
 588     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 589     /// used by Targets can use this to indicate if there is a suitable
 590     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 591     /// pool entry.
 592     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 593                                         EVT VT) const;
 594
 595     /// ShouldShrinkFPConstant - If true, then instruction selection should
 596     /// seek to shrink the FP constant of the specified type to a smaller type
 597     /// in order to save space and / or reduce runtime.
 598     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 599       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 600       // expensive than a straight movsd. On the other hand, it's important to
 601       // shrink long double fp constant since fldt is very slow.
 602       return !X86ScalarSSEf64 || VT == MVT::f80;
 603     }
 604
 605     const X86Subtarget* getSubtarget() const {
 606       return Subtarget;
 607     }
 608
 609     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 610     /// computed in an SSE register, not on the X87 floating point stack.
 611     bool isScalarFPTypeInSSEReg(EVT VT) const {
 612       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 613       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 614     }
 615
 616     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 617     /// for fptoui.
 618     bool isTargetFTOL() const {
 619       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 620     }
 621
 622     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 623     /// used for fptoui to the given type.
 624     bool isIntegerTypeFTOL(EVT VT) const {
 625       return isTargetFTOL() && VT == MVT::i64;
 626     }
 627
 628     /// createFastISel - This method returns a target specific FastISel object,
 629     /// or null if the target does not support "fast" ISel.
 630     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 631
 632     /// getStackCookieLocation - Return true if the target stores stack
 633     /// protector cookies at a fixed offset in some non-standard address
 634     /// space, and populates the address space and offset as
 635     /// appropriate.
 636     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 637
 638     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 639                       SelectionDAG &DAG) const;
 640
 641   protected:
 642     std::pair<const TargetRegisterClass*, uint8_t>
 643     findRepresentativeClass(EVT VT) const;
 644
 645   private:
 646     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 647     /// make the right decision when generating code for different targets.
 648     const X86Subtarget *Subtarget;
 649     const X86RegisterInfo *RegInfo;
 650     const TargetData *TD;
 651
 652     /// X86StackPtr - X86 physical register used as stack ptr.
 653     unsigned X86StackPtr;
 654
 655     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 656     /// floating point ops.
 657     /// When SSE is available, use it for f32 operations.
 658     /// When SSE2 is available, use it for f64 operations.
 659     bool X86ScalarSSEf32;
 660     bool X86ScalarSSEf64;
 661
 662     /// LegalFPImmediates - A list of legal fp immediates.
 663     std::vector<APFloat> LegalFPImmediates;
 664
 665     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 666     /// select the specified FP immediate natively.
 667     void addLegalFPImmediate(const APFloat& Imm) {
 668       LegalFPImmediates.push_back(Imm);
 669     }
 670
 671     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 672                             CallingConv::ID CallConv, bool isVarArg,
 673                             const SmallVectorImpl<ISD::InputArg> &Ins,
 674                             DebugLoc dl, SelectionDAG &DAG,
 675                             SmallVectorImpl<SDValue> &InVals) const;
 676     SDValue LowerMemArgument(SDValue Chain,
 677                              CallingConv::ID CallConv,
 678                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 679                              DebugLoc dl, SelectionDAG &DAG,
 680                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 681                               unsigned i) const;
 682     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 683                              DebugLoc dl, SelectionDAG &DAG,
 684                              const CCValAssign &VA,
 685                              ISD::ArgFlagsTy Flags) const;
 686
 687     // Call lowering helpers.
 688
 689     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 690     /// for tail call optimization. Targets which want to do tail call
 691     /// optimization should implement this function.
 692     bool IsEligibleForTailCallOptimization(SDValue Callee,
 693                                            CallingConv::ID CalleeCC,
 694                                            bool isVarArg,
 695                                            bool isCalleeStructRet,
 696                                            bool isCallerStructRet,
 697                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 698                                     const SmallVectorImpl<SDValue> &OutVals,
 699                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 700                                            SelectionDAG& DAG) const;
 701     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 702     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 703                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 704                                 int FPDiff, DebugLoc dl) const;
 705
 706     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 707                                          SelectionDAG &DAG) const;
 708
 709     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 710                                                bool isSigned,
 711                                                bool isReplace) const;
 712
 713     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 714                                    SelectionDAG &DAG) const;
 715     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 716     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 717     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 718     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 719     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 720     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 721     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 722     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 723     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 724     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 725     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 726     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 727     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 728                                int64_t Offset, SelectionDAG &DAG) const;
 729     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 730     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 731     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 732     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 734     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 737     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 738     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 742     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 743     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 744     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 745                       DebugLoc dl, SelectionDAG &DAG) const;
 746     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 751     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 754     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 755     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 762     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 763     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 772
 773     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 780
 781     // Utility functions to help LowerVECTOR_SHUFFLE
 782     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerVectorBroadcast(SDValue &Op, SelectionDAG &DAG) const;
 784     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 785
 786     virtual SDValue
 787       LowerFormalArguments(SDValue Chain,
 788                            CallingConv::ID CallConv, bool isVarArg,
 789                            const SmallVectorImpl<ISD::InputArg> &Ins,
 790                            DebugLoc dl, SelectionDAG &DAG,
 791                            SmallVectorImpl<SDValue> &InVals) const;
 792     virtual SDValue
 793       LowerCall(SDValue Chain, SDValue Callee, CallingConv::ID CallConv,
 794                 bool isVarArg, bool doesNotRet, bool &isTailCall,
 795                 const SmallVectorImpl<ISD::OutputArg> &Outs,
 796                 const SmallVectorImpl<SDValue> &OutVals,
 797                 const SmallVectorImpl<ISD::InputArg> &Ins,
 798                 DebugLoc dl, SelectionDAG &DAG,
 799                 SmallVectorImpl<SDValue> &InVals) const;
 800
 801     virtual SDValue
 802       LowerReturn(SDValue Chain,
 803                   CallingConv::ID CallConv, bool isVarArg,
 804                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 805                   const SmallVectorImpl<SDValue> &OutVals,
 806                   DebugLoc dl, SelectionDAG &DAG) const;
 807
 808     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 809
 810     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 811
 812     virtual EVT
 813     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 814                              ISD::NodeType ExtendKind) const;
 815
 816     virtual bool
 817     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 818                    bool isVarArg,
 819                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 820                    LLVMContext &Context) const;
 821
 822     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 823                                  SelectionDAG &DAG, unsigned NewOp) const;
 824
 825     /// Utility function to emit string processing sse4.2 instructions
 826     /// that return in xmm0.
 827     /// This takes the instruction to expand, the associated machine basic
 828     /// block, the number of args, and whether or not the second arg is
 829     /// in memory or not.
 830     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 831                                 unsigned argNum, bool inMem) const;
 832
 833     /// Utility functions to emit monitor and mwait instructions. These
 834     /// need to make sure that the arguments to the intrinsic are in the
 835     /// correct registers.
 836     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 837                                    MachineBasicBlock *BB) const;
 838     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 839
 840     /// Utility function to emit atomic bitwise operations (and, or, xor).
 841     /// It takes the bitwise instruction to expand, the associated machine basic
 842     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 843     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 844                                                     MachineInstr *BInstr,
 845                                                     MachineBasicBlock *BB,
 846                                                     unsigned regOpc,
 847                                                     unsigned immOpc,
 848                                                     unsigned loadOpc,
 849                                                     unsigned cxchgOpc,
 850                                                     unsigned notOpc,
 851                                                     unsigned EAXreg,
 852                                               const TargetRegisterClass *RC,
 853                                                     bool invSrc = false) const;
 854
 855     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 856                                                     MachineInstr *BInstr,
 857                                                     MachineBasicBlock *BB,
 858                                                     unsigned regOpcL,
 859                                                     unsigned regOpcH,
 860                                                     unsigned immOpcL,
 861                                                     unsigned immOpcH,
 862                                                     bool invSrc = false) const;
 863
 864     /// Utility function to emit atomic min and max.  It takes the min/max
 865     /// instruction to expand, the associated basic block, and the associated
 866     /// cmov opcode for moving the min or max value.
 867     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 868                                                           MachineBasicBlock *BB,
 869                                                         unsigned cmovOpc) const;
 870
 871     // Utility function to emit the low-level va_arg code for X86-64.
 872     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 873                        MachineInstr *MI,
 874                        MachineBasicBlock *MBB) const;
 875
 876     /// Utility function to emit the xmm reg save portion of va_start.
 877     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 878                                                    MachineInstr *BInstr,
 879                                                    MachineBasicBlock *BB) const;
 880
 881     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 882                                          MachineBasicBlock *BB) const;
 883
 884     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 885                                               MachineBasicBlock *BB) const;
 886
 887     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 888                                             MachineBasicBlock *BB,
 889                                             bool Is64Bit) const;
 890
 891     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 892                                           MachineBasicBlock *BB) const;
 893
 894     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 895                                           MachineBasicBlock *BB) const;
 896
 897     /// Emit nodes that will be selected as "test Op0,Op0", or something
 898     /// equivalent, for use with the given x86 condition code.
 899     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 900
 901     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 902     /// equivalent, for use with the given x86 condition code.
 903     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 904                     SelectionDAG &DAG) const;
 905   };
 906
 907   namespace X86 {
 908     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 909   }
 910 }
 911
 912 #endif    // X86ISELLOWERING_H