lib/Target/X86/X86ISelLowering.h

   1 //===-- X86ISelLowering.h - X86 DAG Lowering Interface ----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines the interfaces that X86 uses to lower LLVM code into a
  11 // selection DAG.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 #ifndef X86ISELLOWERING_H
  16 #define X86ISELLOWERING_H
  17
  18 #include "X86Subtarget.h"
  19 #include "X86RegisterInfo.h"
  20 #include "X86MachineFunctionInfo.h"
  21 #include "llvm/Target/TargetLowering.h"
  22 #include "llvm/Target/TargetOptions.h"
  23 #include "llvm/CodeGen/FastISel.h"
  24 #include "llvm/CodeGen/SelectionDAG.h"
  25 #include "llvm/CodeGen/CallingConvLower.h"
  26
  27 namespace llvm {
  28   namespace X86ISD {
  29     // X86 Specific DAG Nodes
  30     enum NodeType {
  31       // Start the numbering where the builtin ops leave off.
  32       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  33
  34       /// BSF - Bit scan forward.
  35       /// BSR - Bit scan reverse.
  36       BSF,
  37       BSR,
  38
  39       /// SHLD, SHRD - Double shift instructions. These correspond to
  40       /// X86::SHLDxx and X86::SHRDxx instructions.
  41       SHLD,
  42       SHRD,
  43
  44       /// FAND - Bitwise logical AND of floating point values. This corresponds
  45       /// to X86::ANDPS or X86::ANDPD.
  46       FAND,
  47
  48       /// FOR - Bitwise logical OR of floating point values. This corresponds
  49       /// to X86::ORPS or X86::ORPD.
  50       FOR,
  51
  52       /// FXOR - Bitwise logical XOR of floating point values. This corresponds
  53       /// to X86::XORPS or X86::XORPD.
  54       FXOR,
  55
  56       /// FSRL - Bitwise logical right shift of floating point values. These
  57       /// corresponds to X86::PSRLDQ.
  58       FSRL,
  59
  60       /// CALL - These operations represent an abstract X86 call
  61       /// instruction, which includes a bunch of information.  In particular the
  62       /// operands of these node are:
  63       ///
  64       ///     #0 - The incoming token chain
  65       ///     #1 - The callee
  66       ///     #2 - The number of arg bytes the caller pushes on the stack.
  67       ///     #3 - The number of arg bytes the callee pops off the stack.
  68       ///     #4 - The value to pass in AL/AX/EAX (optional)
  69       ///     #5 - The value to pass in DL/DX/EDX (optional)
  70       ///
  71       /// The result values of these nodes are:
  72       ///
  73       ///     #0 - The outgoing token chain
  74       ///     #1 - The first register result value (optional)
  75       ///     #2 - The second register result value (optional)
  76       ///
  77       CALL,
  78
  79       /// RDTSC_DAG - This operation implements the lowering for
  80       /// readcyclecounter
  81       RDTSC_DAG,
  82
  83       /// X86 compare and logical compare instructions.
  84       CMP, COMI, UCOMI,
  85
  86       /// X86 bit-test instructions.
  87       BT,
  88
  89       /// X86 SetCC. Operand 0 is condition code, and operand 1 is the EFLAGS
  90       /// operand, usually produced by a CMP instruction.
  91       SETCC,
  92
  93       // Same as SETCC except it's materialized with a sbb and the value is all
  94       // one's or all zero's.
  95       SETCC_CARRY,  // R = carry_bit ? ~0 : 0
  96
  97       /// X86 FP SETCC, implemented with CMP{cc}SS/CMP{cc}SD.
  98       /// Operands are two FP values to compare; result is a mask of
  99       /// 0s or 1s.  Generally DTRT for C/C++ with NaNs.
 100       FSETCCss, FSETCCsd,
 101
 102       /// X86 MOVMSK{pd|ps}, extracts sign bits of two or four FP values,
 103       /// result in an integer GPR.  Needs masking for scalar result.
 104       FGETSIGNx86,
 105
 106       /// X86 conditional moves. Operand 0 and operand 1 are the two values
 107       /// to select from. Operand 2 is the condition code, and operand 3 is the
 108       /// flag operand produced by a CMP or TEST instruction. It also writes a
 109       /// flag result.
 110       CMOV,
 111
 112       /// X86 conditional branches. Operand 0 is the chain operand, operand 1
 113       /// is the block to branch if condition is true, operand 2 is the
 114       /// condition code, and operand 3 is the flag operand produced by a CMP
 115       /// or TEST instruction.
 116       BRCOND,
 117
 118       /// Return with a flag operand. Operand 0 is the chain operand, operand
 119       /// 1 is the number of bytes of stack to pop.
 120       RET_FLAG,
 121
 122       /// REP_STOS - Repeat fill, corresponds to X86::REP_STOSx.
 123       REP_STOS,
 124
 125       /// REP_MOVS - Repeat move, corresponds to X86::REP_MOVSx.
 126       REP_MOVS,
 127
 128       /// GlobalBaseReg - On Darwin, this node represents the result of the popl
 129       /// at function entry, used for PIC code.
 130       GlobalBaseReg,
 131
 132       /// Wrapper - A wrapper node for TargetConstantPool,
 133       /// TargetExternalSymbol, and TargetGlobalAddress.
 134       Wrapper,
 135
 136       /// WrapperRIP - Special wrapper used under X86-64 PIC mode for RIP
 137       /// relative displacements.
 138       WrapperRIP,
 139
 140       /// MOVQ2DQ - Copies a 64-bit value from an MMX vector to the low word
 141       /// of an XMM vector, with the high word zero filled.
 142       MOVQ2DQ,
 143
 144       /// MOVDQ2Q - Copies a 64-bit value from the low word of an XMM vector
 145       /// to an MMX vector.  If you think this is too close to the previous
 146       /// mnemonic, so do I; blame Intel.
 147       MOVDQ2Q,
 148
 149       /// PEXTRB - Extract an 8-bit value from a vector and zero extend it to
 150       /// i32, corresponds to X86::PEXTRB.
 151       PEXTRB,
 152
 153       /// PEXTRW - Extract a 16-bit value from a vector and zero extend it to
 154       /// i32, corresponds to X86::PEXTRW.
 155       PEXTRW,
 156
 157       /// INSERTPS - Insert any element of a 4 x float vector into any element
 158       /// of a destination 4 x floatvector.
 159       INSERTPS,
 160
 161       /// PINSRB - Insert the lower 8-bits of a 32-bit value to a vector,
 162       /// corresponds to X86::PINSRB.
 163       PINSRB,
 164
 165       /// PINSRW - Insert the lower 16-bits of a 32-bit value to a vector,
 166       /// corresponds to X86::PINSRW.
 167       PINSRW, MMX_PINSRW,
 168
 169       /// PSHUFB - Shuffle 16 8-bit values within a vector.
 170       PSHUFB,
 171
 172       /// ANDNP - Bitwise Logical AND NOT of Packed FP values.
 173       ANDNP,
 174
 175       /// PSIGN - Copy integer sign.
 176       PSIGN,
 177
 178       /// BLENDV - Blend where the selector is an XMM.
 179       BLENDV,
 180
 181       /// BLENDxx - Blend where the selector is an immediate.
 182       BLENDPW,
 183       BLENDPS,
 184       BLENDPD,
 185
 186       /// HADD - Integer horizontal add.
 187       HADD,
 188
 189       /// HSUB - Integer horizontal sub.
 190       HSUB,
 191
 192       /// FHADD - Floating point horizontal add.
 193       FHADD,
 194
 195       /// FHSUB - Floating point horizontal sub.
 196       FHSUB,
 197
 198       /// FMAX, FMIN - Floating point max and min.
 199       ///
 200       FMAX, FMIN,
 201
 202       /// FRSQRT, FRCP - Floating point reciprocal-sqrt and reciprocal
 203       /// approximation.  Note that these typically require refinement
 204       /// in order to obtain suitable precision.
 205       FRSQRT, FRCP,
 206
 207       // TLSADDR - Thread Local Storage.
 208       TLSADDR,
 209
 210       // TLSBASEADDR - Thread Local Storage. A call to get the start address
 211       // of the TLS block for the current module.
 212       TLSBASEADDR,
 213
 214       // TLSCALL - Thread Local Storage.  When calling to an OS provided
 215       // thunk at the address from an earlier relocation.
 216       TLSCALL,
 217
 218       // EH_RETURN - Exception Handling helpers.
 219       EH_RETURN,
 220
 221       /// TC_RETURN - Tail call return.
 222       ///   operand #0 chain
 223       ///   operand #1 callee (register or absolute)
 224       ///   operand #2 stack adjustment
 225       ///   operand #3 optional in flag
 226       TC_RETURN,
 227
 228       // VZEXT_MOVL - Vector move low and zero extend.
 229       VZEXT_MOVL,
 230
 231       // VSEXT_MOVL - Vector move low and sign extend.
 232       VSEXT_MOVL,
 233
 234       // VSHL, VSRL - 128-bit vector logical left / right shift
 235       VSHLDQ, VSRLDQ,
 236
 237       // VSHL, VSRL, VSRA - Vector shift elements
 238       VSHL, VSRL, VSRA,
 239
 240       // VSHLI, VSRLI, VSRAI - Vector shift elements by immediate
 241       VSHLI, VSRLI, VSRAI,
 242
 243       // CMPP - Vector packed double/float comparison.
 244       CMPP,
 245
 246       // PCMP* - Vector integer comparisons.
 247       PCMPEQ, PCMPGT,
 248
 249       // ADD, SUB, SMUL, etc. - Arithmetic operations with FLAGS results.
 250       ADD, SUB, ADC, SBB, SMUL,
 251       INC, DEC, OR, XOR, AND,
 252
 253       ANDN, // ANDN - Bitwise AND NOT with FLAGS results.
 254
 255       BLSI,   // BLSI - Extract lowest set isolated bit
 256       BLSMSK, // BLSMSK - Get mask up to lowest set bit
 257       BLSR,   // BLSR - Reset lowest set bit
 258
 259       UMUL, // LOW, HI, FLAGS = umul LHS, RHS
 260
 261       // MUL_IMM - X86 specific multiply by immediate.
 262       MUL_IMM,
 263
 264       // PTEST - Vector bitwise comparisons
 265       PTEST,
 266
 267       // TESTP - Vector packed fp sign bitwise comparisons
 268       TESTP,
 269
 270       // Several flavors of instructions with vector shuffle behaviors.
 271       PALIGN,
 272       PSHUFD,
 273       PSHUFHW,
 274       PSHUFLW,
 275       SHUFP,
 276       MOVDDUP,
 277       MOVSHDUP,
 278       MOVSLDUP,
 279       MOVLHPS,
 280       MOVLHPD,
 281       MOVHLPS,
 282       MOVLPS,
 283       MOVLPD,
 284       MOVSD,
 285       MOVSS,
 286       UNPCKL,
 287       UNPCKH,
 288       VPERMILP,
 289       VPERMV,
 290       VPERMI,
 291       VPERM2X128,
 292       VBROADCAST,
 293
 294       // PMULUDQ - Vector multiply packed unsigned doubleword integers
 295       PMULUDQ,
 296
 297       // VASTART_SAVE_XMM_REGS - Save xmm argument registers to the stack,
 298       // according to %al. An operator is needed so that this can be expanded
 299       // with control flow.
 300       VASTART_SAVE_XMM_REGS,
 301
 302       // WIN_ALLOCA - Windows's _chkstk call to do stack probing.
 303       WIN_ALLOCA,
 304
 305       // SEG_ALLOCA - For allocating variable amounts of stack space when using
 306       // segmented stacks. Check if the current stacklet has enough space, and
 307       // falls back to heap allocation if not.
 308       SEG_ALLOCA,
 309
 310       // WIN_FTOL - Windows's _ftol2 runtime routine to do fptoui.
 311       WIN_FTOL,
 312
 313       // Memory barrier
 314       MEMBARRIER,
 315       MFENCE,
 316       SFENCE,
 317       LFENCE,
 318
 319       // FNSTSW16r - Store FP status word into i16 register.
 320       FNSTSW16r,
 321
 322       // SAHF - Store contents of %ah into %eflags.
 323       SAHF,
 324
 325       // RDRAND - Get a random integer and indicate whether it is valid in CF.
 326       RDRAND,
 327
 328       // ATOMADD64_DAG, ATOMSUB64_DAG, ATOMOR64_DAG, ATOMAND64_DAG,
 329       // ATOMXOR64_DAG, ATOMNAND64_DAG, ATOMSWAP64_DAG -
 330       // Atomic 64-bit binary operations.
 331       ATOMADD64_DAG = ISD::FIRST_TARGET_MEMORY_OPCODE,
 332       ATOMSUB64_DAG,
 333       ATOMOR64_DAG,
 334       ATOMXOR64_DAG,
 335       ATOMAND64_DAG,
 336       ATOMNAND64_DAG,
 337       ATOMSWAP64_DAG,
 338
 339       // LCMPXCHG_DAG, LCMPXCHG8_DAG, LCMPXCHG16_DAG - Compare and swap.
 340       LCMPXCHG_DAG,
 341       LCMPXCHG8_DAG,
 342       LCMPXCHG16_DAG,
 343
 344       // VZEXT_LOAD - Load, scalar_to_vector, and zero extend.
 345       VZEXT_LOAD,
 346
 347       // FNSTCW16m - Store FP control world into i16 memory.
 348       FNSTCW16m,
 349
 350       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
 351       /// integer destination in memory and a FP reg source.  This corresponds
 352       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
 353       /// has two inputs (token chain and address) and two outputs (int value
 354       /// and token chain).
 355       FP_TO_INT16_IN_MEM,
 356       FP_TO_INT32_IN_MEM,
 357       FP_TO_INT64_IN_MEM,
 358
 359       /// FILD, FILD_FLAG - This instruction implements SINT_TO_FP with the
 360       /// integer source in memory and FP reg result.  This corresponds to the
 361       /// X86::FILD*m instructions. It has three inputs (token chain, address,
 362       /// and source type) and two outputs (FP value and token chain). FILD_FLAG
 363       /// also produces a flag).
 364       FILD,
 365       FILD_FLAG,
 366
 367       /// FLD - This instruction implements an extending load to FP stack slots.
 368       /// This corresponds to the X86::FLD32m / X86::FLD64m. It takes a chain
 369       /// operand, ptr to load from, and a ValueType node indicating the type
 370       /// to load to.
 371       FLD,
 372
 373       /// FST - This instruction implements a truncating store to FP stack
 374       /// slots. This corresponds to the X86::FST32m / X86::FST64m. It takes a
 375       /// chain operand, value to store, address, and a ValueType to store it
 376       /// as.
 377       FST,
 378
 379       /// VAARG_64 - This instruction grabs the address of the next argument
 380       /// from a va_list. (reads and modifies the va_list in memory)
 381       VAARG_64
 382
 383       // WARNING: Do not add anything in the end unless you want the node to
 384       // have memop! In fact, starting from ATOMADD64_DAG all opcodes will be
 385       // thought as target memory ops!
 386     };
 387   }
 388
 389   /// Define some predicates that are used for node matching.
 390   namespace X86 {
 391     /// isVEXTRACTF128Index - Return true if the specified
 392     /// EXTRACT_SUBVECTOR operand specifies a vector extract that is
 393     /// suitable for input to VEXTRACTF128.
 394     bool isVEXTRACTF128Index(SDNode *N);
 395
 396     /// isVINSERTF128Index - Return true if the specified
 397     /// INSERT_SUBVECTOR operand specifies a subvector insert that is
 398     /// suitable for input to VINSERTF128.
 399     bool isVINSERTF128Index(SDNode *N);
 400
 401     /// getExtractVEXTRACTF128Immediate - Return the appropriate
 402     /// immediate to extract the specified EXTRACT_SUBVECTOR index
 403     /// with VEXTRACTF128 instructions.
 404     unsigned getExtractVEXTRACTF128Immediate(SDNode *N);
 405
 406     /// getInsertVINSERTF128Immediate - Return the appropriate
 407     /// immediate to insert at the specified INSERT_SUBVECTOR index
 408     /// with VINSERTF128 instructions.
 409     unsigned getInsertVINSERTF128Immediate(SDNode *N);
 410
 411     /// isZeroNode - Returns true if Elt is a constant zero or a floating point
 412     /// constant +0.0.
 413     bool isZeroNode(SDValue Elt);
 414
 415     /// isOffsetSuitableForCodeModel - Returns true of the given offset can be
 416     /// fit into displacement field of the instruction.
 417     bool isOffsetSuitableForCodeModel(int64_t Offset, CodeModel::Model M,
 418                                       bool hasSymbolicDisplacement = true);
 419
 420
 421     /// isCalleePop - Determines whether the callee is required to pop its
 422     /// own arguments. Callee pop is necessary to support tail calls.
 423     bool isCalleePop(CallingConv::ID CallingConv,
 424                      bool is64Bit, bool IsVarArg, bool TailCallOpt);
 425   }
 426
 427   //===--------------------------------------------------------------------===//
 428   //  X86TargetLowering - X86 Implementation of the TargetLowering interface
 429   class X86TargetLowering : public TargetLowering {
 430   public:
 431     explicit X86TargetLowering(X86TargetMachine &TM);
 432
 433     virtual unsigned getJumpTableEncoding() const;
 434
 435     virtual MVT getShiftAmountTy(EVT LHSTy) const { return MVT::i8; }
 436
 437     virtual const MCExpr *
 438     LowerCustomJumpTableEntry(const MachineJumpTableInfo *MJTI,
 439                               const MachineBasicBlock *MBB, unsigned uid,
 440                               MCContext &Ctx) const;
 441
 442     /// getPICJumpTableRelocaBase - Returns relocation base for the given PIC
 443     /// jumptable.
 444     virtual SDValue getPICJumpTableRelocBase(SDValue Table,
 445                                              SelectionDAG &DAG) const;
 446     virtual const MCExpr *
 447     getPICJumpTableRelocBaseExpr(const MachineFunction *MF,
 448                                  unsigned JTI, MCContext &Ctx) const;
 449
 450     /// getStackPtrReg - Return the stack pointer register we are using: either
 451     /// ESP or RSP.
 452     unsigned getStackPtrReg() const { return X86StackPtr; }
 453
 454     /// getByValTypeAlignment - Return the desired alignment for ByVal aggregate
 455     /// function arguments in the caller parameter area. For X86, aggregates
 456     /// that contains are placed at 16-byte boundaries while the rest are at
 457     /// 4-byte boundaries.
 458     virtual unsigned getByValTypeAlignment(Type *Ty) const;
 459
 460     /// getOptimalMemOpType - Returns the target specific optimal type for load
 461     /// and store operations as a result of memset, memcpy, and memmove
 462     /// lowering. If DstAlign is zero that means it's safe to destination
 463     /// alignment can satisfy any constraint. Similarly if SrcAlign is zero it
 464     /// means there isn't a need to check it against alignment requirement,
 465     /// probably because the source does not need to be loaded. If
 466     /// 'IsZeroVal' is true, that means it's safe to return a
 467     /// non-scalar-integer type, e.g. empty string source, constant, or loaded
 468     /// from memory. 'MemcpyStrSrc' indicates whether the memcpy source is
 469     /// constant so it does not need to be loaded.
 470     /// It returns EVT::Other if the type should be determined using generic
 471     /// target-independent logic.
 472     virtual EVT
 473     getOptimalMemOpType(uint64_t Size, unsigned DstAlign, unsigned SrcAlign,
 474                         bool IsZeroVal, bool MemcpyStrSrc,
 475                         MachineFunction &MF) const;
 476
 477     /// allowsUnalignedMemoryAccesses - Returns true if the target allows
 478     /// unaligned memory accesses. of the specified type.
 479     virtual bool allowsUnalignedMemoryAccesses(EVT VT) const {
 480       return true;
 481     }
 482
 483     /// LowerOperation - Provide custom lowering hooks for some operations.
 484     ///
 485     virtual SDValue LowerOperation(SDValue Op, SelectionDAG &DAG) const;
 486
 487     /// ReplaceNodeResults - Replace the results of node with an illegal result
 488     /// type with new values built out of custom code.
 489     ///
 490     virtual void ReplaceNodeResults(SDNode *N, SmallVectorImpl<SDValue>&Results,
 491                                     SelectionDAG &DAG) const;
 492
 493
 494     virtual SDValue PerformDAGCombine(SDNode *N, DAGCombinerInfo &DCI) const;
 495
 496     /// isTypeDesirableForOp - Return true if the target has native support for
 497     /// the specified value type and it is 'desirable' to use the type for the
 498     /// given node type. e.g. On x86 i16 is legal, but undesirable since i16
 499     /// instruction encodings are longer and some i16 instructions are slow.
 500     virtual bool isTypeDesirableForOp(unsigned Opc, EVT VT) const;
 501
 502     /// isTypeDesirable - Return true if the target has native support for the
 503     /// specified value type and it is 'desirable' to use the type. e.g. On x86
 504     /// i16 is legal, but undesirable since i16 instruction encodings are longer
 505     /// and some i16 instructions are slow.
 506     virtual bool IsDesirableToPromoteOp(SDValue Op, EVT &PVT) const;
 507
 508     virtual MachineBasicBlock *
 509       EmitInstrWithCustomInserter(MachineInstr *MI,
 510                                   MachineBasicBlock *MBB) const;
 511
 512
 513     /// getTargetNodeName - This method returns the name of a target specific
 514     /// DAG node.
 515     virtual const char *getTargetNodeName(unsigned Opcode) const;
 516
 517     /// getSetCCResultType - Return the value type to use for ISD::SETCC.
 518     virtual EVT getSetCCResultType(EVT VT) const;
 519
 520     /// computeMaskedBitsForTargetNode - Determine which of the bits specified
 521     /// in Mask are known to be either zero or one and return them in the
 522     /// KnownZero/KnownOne bitsets.
 523     virtual void computeMaskedBitsForTargetNode(const SDValue Op,
 524                                                 APInt &KnownZero,
 525                                                 APInt &KnownOne,
 526                                                 const SelectionDAG &DAG,
 527                                                 unsigned Depth = 0) const;
 528
 529     // ComputeNumSignBitsForTargetNode - Determine the number of bits in the
 530     // operation that are sign bits.
 531     virtual unsigned ComputeNumSignBitsForTargetNode(SDValue Op,
 532                                                      unsigned Depth) const;
 533
 534     virtual bool
 535     isGAPlusOffset(SDNode *N, const GlobalValue* &GA, int64_t &Offset) const;
 536
 537     SDValue getReturnAddressFrameIndex(SelectionDAG &DAG) const;
 538
 539     virtual bool ExpandInlineAsm(CallInst *CI) const;
 540
 541     ConstraintType getConstraintType(const std::string &Constraint) const;
 542
 543     /// Examine constraint string and operand type and determine a weight value.
 544     /// The operand object must already have been set up with the operand type.
 545     virtual ConstraintWeight getSingleConstraintMatchWeight(
 546       AsmOperandInfo &info, const char *constraint) const;
 547
 548     virtual const char *LowerXConstraint(EVT ConstraintVT) const;
 549
 550     /// LowerAsmOperandForConstraint - Lower the specified operand into the Ops
 551     /// vector.  If it is invalid, don't add anything to Ops. If hasMemory is
 552     /// true it means one of the asm constraint of the inline asm instruction
 553     /// being processed is 'm'.
 554     virtual void LowerAsmOperandForConstraint(SDValue Op,
 555                                               std::string &Constraint,
 556                                               std::vector<SDValue> &Ops,
 557                                               SelectionDAG &DAG) const;
 558
 559     /// getRegForInlineAsmConstraint - Given a physical register constraint
 560     /// (e.g. {edx}), return the register number and the register class for the
 561     /// register.  This should only be used for C_Register constraints.  On
 562     /// error, this returns a register number of 0.
 563     std::pair<unsigned, const TargetRegisterClass*>
 564       getRegForInlineAsmConstraint(const std::string &Constraint,
 565                                    EVT VT) const;
 566
 567     /// isLegalAddressingMode - Return true if the addressing mode represented
 568     /// by AM is legal for this target, for a load/store of the specified type.
 569     virtual bool isLegalAddressingMode(const AddrMode &AM, Type *Ty)const;
 570
 571     /// isTruncateFree - Return true if it's free to truncate a value of
 572     /// type Ty1 to type Ty2. e.g. On x86 it's free to truncate a i32 value in
 573     /// register EAX to i16 by referencing its sub-register AX.
 574     virtual bool isTruncateFree(Type *Ty1, Type *Ty2) const;
 575     virtual bool isTruncateFree(EVT VT1, EVT VT2) const;
 576
 577     /// isZExtFree - Return true if any actual instruction that defines a
 578     /// value of type Ty1 implicit zero-extends the value to Ty2 in the result
 579     /// register. This does not necessarily include registers defined in
 580     /// unknown ways, such as incoming arguments, or copies from unknown
 581     /// virtual registers. Also, if isTruncateFree(Ty2, Ty1) is true, this
 582     /// does not necessarily apply to truncate instructions. e.g. on x86-64,
 583     /// all instructions that define 32-bit values implicit zero-extend the
 584     /// result out to 64 bits.
 585     virtual bool isZExtFree(Type *Ty1, Type *Ty2) const;
 586     virtual bool isZExtFree(EVT VT1, EVT VT2) const;
 587
 588     /// isNarrowingProfitable - Return true if it's profitable to narrow
 589     /// operations of type VT1 to VT2. e.g. on x86, it's profitable to narrow
 590     /// from i32 to i8 but not from i32 to i16.
 591     virtual bool isNarrowingProfitable(EVT VT1, EVT VT2) const;
 592
 593     /// isFPImmLegal - Returns true if the target can instruction select the
 594     /// specified FP immediate natively. If false, the legalizer will
 595     /// materialize the FP immediate as a load from a constant pool.
 596     virtual bool isFPImmLegal(const APFloat &Imm, EVT VT) const;
 597
 598     /// isShuffleMaskLegal - Targets can use this to indicate that they only
 599     /// support *some* VECTOR_SHUFFLE operations, those with specific masks.
 600     /// By default, if a target supports the VECTOR_SHUFFLE node, all mask
 601     /// values are assumed to be legal.
 602     virtual bool isShuffleMaskLegal(const SmallVectorImpl<int> &Mask,
 603                                     EVT VT) const;
 604
 605     /// isVectorClearMaskLegal - Similar to isShuffleMaskLegal. This is
 606     /// used by Targets can use this to indicate if there is a suitable
 607     /// VECTOR_SHUFFLE that can be used to replace a VAND with a constant
 608     /// pool entry.
 609     virtual bool isVectorClearMaskLegal(const SmallVectorImpl<int> &Mask,
 610                                         EVT VT) const;
 611
 612     /// ShouldShrinkFPConstant - If true, then instruction selection should
 613     /// seek to shrink the FP constant of the specified type to a smaller type
 614     /// in order to save space and / or reduce runtime.
 615     virtual bool ShouldShrinkFPConstant(EVT VT) const {
 616       // Don't shrink FP constpool if SSE2 is available since cvtss2sd is more
 617       // expensive than a straight movsd. On the other hand, it's important to
 618       // shrink long double fp constant since fldt is very slow.
 619       return !X86ScalarSSEf64 || VT == MVT::f80;
 620     }
 621
 622     const X86Subtarget* getSubtarget() const {
 623       return Subtarget;
 624     }
 625
 626     /// isScalarFPTypeInSSEReg - Return true if the specified scalar FP type is
 627     /// computed in an SSE register, not on the X87 floating point stack.
 628     bool isScalarFPTypeInSSEReg(EVT VT) const {
 629       return (VT == MVT::f64 && X86ScalarSSEf64) || // f64 is when SSE2
 630       (VT == MVT::f32 && X86ScalarSSEf32);   // f32 is when SSE1
 631     }
 632
 633     /// isTargetFTOL - Return true if the target uses the MSVC _ftol2 routine
 634     /// for fptoui.
 635     bool isTargetFTOL() const {
 636       return Subtarget->isTargetWindows() && !Subtarget->is64Bit();
 637     }
 638
 639     /// isIntegerTypeFTOL - Return true if the MSVC _ftol2 routine should be
 640     /// used for fptoui to the given type.
 641     bool isIntegerTypeFTOL(EVT VT) const {
 642       return isTargetFTOL() && VT == MVT::i64;
 643     }
 644
 645     /// createFastISel - This method returns a target specific FastISel object,
 646     /// or null if the target does not support "fast" ISel.
 647     virtual FastISel *createFastISel(FunctionLoweringInfo &funcInfo) const;
 648
 649     /// getStackCookieLocation - Return true if the target stores stack
 650     /// protector cookies at a fixed offset in some non-standard address
 651     /// space, and populates the address space and offset as
 652     /// appropriate.
 653     virtual bool getStackCookieLocation(unsigned &AddressSpace, unsigned &Offset) const;
 654
 655     SDValue BuildFILD(SDValue Op, EVT SrcVT, SDValue Chain, SDValue StackSlot,
 656                       SelectionDAG &DAG) const;
 657
 658   protected:
 659     std::pair<const TargetRegisterClass*, uint8_t>
 660     findRepresentativeClass(EVT VT) const;
 661
 662   private:
 663     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
 664     /// make the right decision when generating code for different targets.
 665     const X86Subtarget *Subtarget;
 666     const X86RegisterInfo *RegInfo;
 667     const TargetData *TD;
 668
 669     /// X86StackPtr - X86 physical register used as stack ptr.
 670     unsigned X86StackPtr;
 671
 672     /// X86ScalarSSEf32, X86ScalarSSEf64 - Select between SSE or x87
 673     /// floating point ops.
 674     /// When SSE is available, use it for f32 operations.
 675     /// When SSE2 is available, use it for f64 operations.
 676     bool X86ScalarSSEf32;
 677     bool X86ScalarSSEf64;
 678
 679     /// LegalFPImmediates - A list of legal fp immediates.
 680     std::vector<APFloat> LegalFPImmediates;
 681
 682     /// addLegalFPImmediate - Indicate that this x86 target can instruction
 683     /// select the specified FP immediate natively.
 684     void addLegalFPImmediate(const APFloat& Imm) {
 685       LegalFPImmediates.push_back(Imm);
 686     }
 687
 688     SDValue LowerCallResult(SDValue Chain, SDValue InFlag,
 689                             CallingConv::ID CallConv, bool isVarArg,
 690                             const SmallVectorImpl<ISD::InputArg> &Ins,
 691                             DebugLoc dl, SelectionDAG &DAG,
 692                             SmallVectorImpl<SDValue> &InVals) const;
 693     SDValue LowerMemArgument(SDValue Chain,
 694                              CallingConv::ID CallConv,
 695                              const SmallVectorImpl<ISD::InputArg> &ArgInfo,
 696                              DebugLoc dl, SelectionDAG &DAG,
 697                              const CCValAssign &VA,  MachineFrameInfo *MFI,
 698                               unsigned i) const;
 699     SDValue LowerMemOpCallTo(SDValue Chain, SDValue StackPtr, SDValue Arg,
 700                              DebugLoc dl, SelectionDAG &DAG,
 701                              const CCValAssign &VA,
 702                              ISD::ArgFlagsTy Flags) const;
 703
 704     // Call lowering helpers.
 705
 706     /// IsEligibleForTailCallOptimization - Check whether the call is eligible
 707     /// for tail call optimization. Targets which want to do tail call
 708     /// optimization should implement this function.
 709     bool IsEligibleForTailCallOptimization(SDValue Callee,
 710                                            CallingConv::ID CalleeCC,
 711                                            bool isVarArg,
 712                                            bool isCalleeStructRet,
 713                                            bool isCallerStructRet,
 714                                     const SmallVectorImpl<ISD::OutputArg> &Outs,
 715                                     const SmallVectorImpl<SDValue> &OutVals,
 716                                     const SmallVectorImpl<ISD::InputArg> &Ins,
 717                                            SelectionDAG& DAG) const;
 718     bool IsCalleePop(bool isVarArg, CallingConv::ID CallConv) const;
 719     SDValue EmitTailCallLoadRetAddr(SelectionDAG &DAG, SDValue &OutRetAddr,
 720                                 SDValue Chain, bool IsTailCall, bool Is64Bit,
 721                                 int FPDiff, DebugLoc dl) const;
 722
 723     unsigned GetAlignedArgumentStackSize(unsigned StackSize,
 724                                          SelectionDAG &DAG) const;
 725
 726     std::pair<SDValue,SDValue> FP_TO_INTHelper(SDValue Op, SelectionDAG &DAG,
 727                                                bool isSigned,
 728                                                bool isReplace) const;
 729
 730     SDValue LowerAsSplatVectorLoad(SDValue SrcOp, EVT VT, DebugLoc dl,
 731                                    SelectionDAG &DAG) const;
 732     SDValue LowerBUILD_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 733     SDValue LowerCONCAT_VECTORS(SDValue Op, SelectionDAG &DAG) const;
 734     SDValue LowerVECTOR_SHUFFLE(SDValue Op, SelectionDAG &DAG) const;
 735     SDValue LowerEXTRACT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 736     SDValue LowerEXTRACT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 737     SDValue LowerINSERT_VECTOR_ELT(SDValue Op, SelectionDAG &DAG) const;
 738     SDValue LowerINSERT_VECTOR_ELT_SSE4(SDValue Op, SelectionDAG &DAG) const;
 739     SDValue LowerSCALAR_TO_VECTOR(SDValue Op, SelectionDAG &DAG) const;
 740     SDValue LowerEXTRACT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 741     SDValue LowerINSERT_SUBVECTOR(SDValue Op, SelectionDAG &DAG) const;
 742     SDValue LowerConstantPool(SDValue Op, SelectionDAG &DAG) const;
 743     SDValue LowerBlockAddress(SDValue Op, SelectionDAG &DAG) const;
 744     SDValue LowerGlobalAddress(const GlobalValue *GV, DebugLoc dl,
 745                                int64_t Offset, SelectionDAG &DAG) const;
 746     SDValue LowerGlobalAddress(SDValue Op, SelectionDAG &DAG) const;
 747     SDValue LowerGlobalTLSAddress(SDValue Op, SelectionDAG &DAG) const;
 748     SDValue LowerExternalSymbol(SDValue Op, SelectionDAG &DAG) const;
 749     SDValue LowerShiftParts(SDValue Op, SelectionDAG &DAG) const;
 750     SDValue LowerBITCAST(SDValue op, SelectionDAG &DAG) const;
 751     SDValue LowerSINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 752     SDValue LowerUINT_TO_FP(SDValue Op, SelectionDAG &DAG) const;
 753     SDValue LowerUINT_TO_FP_i64(SDValue Op, SelectionDAG &DAG) const;
 754     SDValue LowerUINT_TO_FP_i32(SDValue Op, SelectionDAG &DAG) const;
 755     SDValue LowerFP_TO_SINT(SDValue Op, SelectionDAG &DAG) const;
 756     SDValue LowerFP_TO_UINT(SDValue Op, SelectionDAG &DAG) const;
 757     SDValue LowerFABS(SDValue Op, SelectionDAG &DAG) const;
 758     SDValue LowerFNEG(SDValue Op, SelectionDAG &DAG) const;
 759     SDValue LowerFCOPYSIGN(SDValue Op, SelectionDAG &DAG) const;
 760     SDValue LowerFGETSIGN(SDValue Op, SelectionDAG &DAG) const;
 761     SDValue LowerToBT(SDValue And, ISD::CondCode CC,
 762                       DebugLoc dl, SelectionDAG &DAG) const;
 763     SDValue LowerSETCC(SDValue Op, SelectionDAG &DAG) const;
 764     SDValue LowerVSETCC(SDValue Op, SelectionDAG &DAG) const;
 765     SDValue LowerSELECT(SDValue Op, SelectionDAG &DAG) const;
 766     SDValue LowerBRCOND(SDValue Op, SelectionDAG &DAG) const;
 767     SDValue LowerMEMSET(SDValue Op, SelectionDAG &DAG) const;
 768     SDValue LowerJumpTable(SDValue Op, SelectionDAG &DAG) const;
 769     SDValue LowerDYNAMIC_STACKALLOC(SDValue Op, SelectionDAG &DAG) const;
 770     SDValue LowerVASTART(SDValue Op, SelectionDAG &DAG) const;
 771     SDValue LowerVAARG(SDValue Op, SelectionDAG &DAG) const;
 772     SDValue LowerVACOPY(SDValue Op, SelectionDAG &DAG) const;
 773     SDValue LowerINTRINSIC_WO_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 774     SDValue LowerINTRINSIC_W_CHAIN(SDValue Op, SelectionDAG &DAG) const;
 775     SDValue LowerRETURNADDR(SDValue Op, SelectionDAG &DAG) const;
 776     SDValue LowerFRAMEADDR(SDValue Op, SelectionDAG &DAG) const;
 777     SDValue LowerFRAME_TO_ARGS_OFFSET(SDValue Op, SelectionDAG &DAG) const;
 778     SDValue LowerEH_RETURN(SDValue Op, SelectionDAG &DAG) const;
 779     SDValue LowerINIT_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 780     SDValue LowerADJUST_TRAMPOLINE(SDValue Op, SelectionDAG &DAG) const;
 781     SDValue LowerFLT_ROUNDS_(SDValue Op, SelectionDAG &DAG) const;
 782     SDValue LowerCTLZ(SDValue Op, SelectionDAG &DAG) const;
 783     SDValue LowerCTLZ_ZERO_UNDEF(SDValue Op, SelectionDAG &DAG) const;
 784     SDValue LowerCTTZ(SDValue Op, SelectionDAG &DAG) const;
 785     SDValue LowerADD(SDValue Op, SelectionDAG &DAG) const;
 786     SDValue LowerSUB(SDValue Op, SelectionDAG &DAG) const;
 787     SDValue LowerMUL(SDValue Op, SelectionDAG &DAG) const;
 788     SDValue LowerShift(SDValue Op, SelectionDAG &DAG) const;
 789     SDValue LowerXALUO(SDValue Op, SelectionDAG &DAG) const;
 790
 791     SDValue LowerCMP_SWAP(SDValue Op, SelectionDAG &DAG) const;
 792     SDValue LowerLOAD_SUB(SDValue Op, SelectionDAG &DAG) const;
 793     SDValue LowerREADCYCLECOUNTER(SDValue Op, SelectionDAG &DAG) const;
 794     SDValue LowerMEMBARRIER(SDValue Op, SelectionDAG &DAG) const;
 795     SDValue LowerATOMIC_FENCE(SDValue Op, SelectionDAG &DAG) const;
 796     SDValue LowerSIGN_EXTEND_INREG(SDValue Op, SelectionDAG &DAG) const;
 797     SDValue PerformTruncateCombine(SDNode* N, SelectionDAG &DAG, DAGCombinerInfo &DCI) const;
 798
 799     // Utility functions to help LowerVECTOR_SHUFFLE
 800     SDValue LowerVECTOR_SHUFFLEv8i16(SDValue Op, SelectionDAG &DAG) const;
 801     SDValue LowerVectorBroadcast(SDValue &Op, SelectionDAG &DAG) const;
 802     SDValue NormalizeVectorShuffle(SDValue Op, SelectionDAG &DAG) const;
 803
 804     virtual SDValue
 805       LowerFormalArguments(SDValue Chain,
 806                            CallingConv::ID CallConv, bool isVarArg,
 807                            const SmallVectorImpl<ISD::InputArg> &Ins,
 808                            DebugLoc dl, SelectionDAG &DAG,
 809                            SmallVectorImpl<SDValue> &InVals) const;
 810     virtual SDValue
 811       LowerCall(CallLoweringInfo &CLI,
 812                 SmallVectorImpl<SDValue> &InVals) const;
 813
 814     virtual SDValue
 815       LowerReturn(SDValue Chain,
 816                   CallingConv::ID CallConv, bool isVarArg,
 817                   const SmallVectorImpl<ISD::OutputArg> &Outs,
 818                   const SmallVectorImpl<SDValue> &OutVals,
 819                   DebugLoc dl, SelectionDAG &DAG) const;
 820
 821     virtual bool isUsedByReturnOnly(SDNode *N, SDValue &Chain) const;
 822
 823     virtual bool mayBeEmittedAsTailCall(CallInst *CI) const;
 824
 825     virtual EVT
 826     getTypeForExtArgOrReturn(LLVMContext &Context, EVT VT,
 827                              ISD::NodeType ExtendKind) const;
 828
 829     virtual bool
 830     CanLowerReturn(CallingConv::ID CallConv, MachineFunction &MF,
 831                    bool isVarArg,
 832                    const SmallVectorImpl<ISD::OutputArg> &Outs,
 833                    LLVMContext &Context) const;
 834
 835     void ReplaceATOMIC_BINARY_64(SDNode *N, SmallVectorImpl<SDValue> &Results,
 836                                  SelectionDAG &DAG, unsigned NewOp) const;
 837
 838     /// Utility function to emit string processing sse4.2 instructions
 839     /// that return in xmm0.
 840     /// This takes the instruction to expand, the associated machine basic
 841     /// block, the number of args, and whether or not the second arg is
 842     /// in memory or not.
 843     MachineBasicBlock *EmitPCMP(MachineInstr *BInstr, MachineBasicBlock *BB,
 844                                 unsigned argNum, bool inMem) const;
 845
 846     /// Utility functions to emit monitor and mwait instructions. These
 847     /// need to make sure that the arguments to the intrinsic are in the
 848     /// correct registers.
 849     MachineBasicBlock *EmitMonitor(MachineInstr *MI,
 850                                    MachineBasicBlock *BB) const;
 851     MachineBasicBlock *EmitMwait(MachineInstr *MI, MachineBasicBlock *BB) const;
 852
 853     /// Utility function to emit atomic bitwise operations (and, or, xor).
 854     /// It takes the bitwise instruction to expand, the associated machine basic
 855     /// block, and the associated X86 opcodes for reg/reg and reg/imm.
 856     MachineBasicBlock *EmitAtomicBitwiseWithCustomInserter(
 857                                                     MachineInstr *BInstr,
 858                                                     MachineBasicBlock *BB,
 859                                                     unsigned regOpc,
 860                                                     unsigned immOpc,
 861                                                     unsigned loadOpc,
 862                                                     unsigned cxchgOpc,
 863                                                     unsigned notOpc,
 864                                                     unsigned EAXreg,
 865                                               const TargetRegisterClass *RC,
 866                                                     bool Invert = false) const;
 867
 868     MachineBasicBlock *EmitAtomicBit6432WithCustomInserter(
 869                                                     MachineInstr *BInstr,
 870                                                     MachineBasicBlock *BB,
 871                                                     unsigned regOpcL,
 872                                                     unsigned regOpcH,
 873                                                     unsigned immOpcL,
 874                                                     unsigned immOpcH,
 875                                                     bool Invert = false) const;
 876
 877     /// Utility function to emit atomic min and max.  It takes the min/max
 878     /// instruction to expand, the associated basic block, and the associated
 879     /// cmov opcode for moving the min or max value.
 880     MachineBasicBlock *EmitAtomicMinMaxWithCustomInserter(MachineInstr *BInstr,
 881                                                           MachineBasicBlock *BB,
 882                                                         unsigned cmovOpc) const;
 883
 884     // Utility function to emit the low-level va_arg code for X86-64.
 885     MachineBasicBlock *EmitVAARG64WithCustomInserter(
 886                        MachineInstr *MI,
 887                        MachineBasicBlock *MBB) const;
 888
 889     /// Utility function to emit the xmm reg save portion of va_start.
 890     MachineBasicBlock *EmitVAStartSaveXMMRegsWithCustomInserter(
 891                                                    MachineInstr *BInstr,
 892                                                    MachineBasicBlock *BB) const;
 893
 894     MachineBasicBlock *EmitLoweredSelect(MachineInstr *I,
 895                                          MachineBasicBlock *BB) const;
 896
 897     MachineBasicBlock *EmitLoweredWinAlloca(MachineInstr *MI,
 898                                               MachineBasicBlock *BB) const;
 899
 900     MachineBasicBlock *EmitLoweredSegAlloca(MachineInstr *MI,
 901                                             MachineBasicBlock *BB,
 902                                             bool Is64Bit) const;
 903
 904     MachineBasicBlock *EmitLoweredTLSCall(MachineInstr *MI,
 905                                           MachineBasicBlock *BB) const;
 906
 907     MachineBasicBlock *emitLoweredTLSAddr(MachineInstr *MI,
 908                                           MachineBasicBlock *BB) const;
 909
 910     /// Emit nodes that will be selected as "test Op0,Op0", or something
 911     /// equivalent, for use with the given x86 condition code.
 912     SDValue EmitTest(SDValue Op0, unsigned X86CC, SelectionDAG &DAG) const;
 913
 914     /// Emit nodes that will be selected as "cmp Op0,Op1", or something
 915     /// equivalent, for use with the given x86 condition code.
 916     SDValue EmitCmp(SDValue Op0, SDValue Op1, unsigned X86CC,
 917                     SelectionDAG &DAG) const;
 918
 919     /// Convert a comparison if required by the subtarget.
 920     SDValue ConvertCmpIfNecessary(SDValue Cmp, SelectionDAG &DAG) const;
 921   };
 922
 923   namespace X86 {
 924     FastISel *createFastISel(FunctionLoweringInfo &funcInfo);
 925   }
 926 }
 927
 928 #endif    // X86ISELLOWERING_H