lib/Target/X86/X86ISelPattern.cpp

   1 //===-- X86ISelPattern.cpp - A pattern matching inst selector for X86 -----===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file defines a pattern matching instruction selector for X86.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86.h"
  15 #include "X86InstrBuilder.h"
  16 #include "X86RegisterInfo.h"
  17 #include "X86Subtarget.h"
  18 #include "llvm/CallingConv.h"
  19 #include "llvm/Constants.h"
  20 #include "llvm/Instructions.h"
  21 #include "llvm/Function.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineFunction.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/SelectionDAG.h"
  26 #include "llvm/CodeGen/SelectionDAGISel.h"
  27 #include "llvm/CodeGen/SSARegMap.h"
  28 #include "llvm/Target/TargetData.h"
  29 #include "llvm/Target/TargetLowering.h"
  30 #include "llvm/Target/TargetMachine.h"
  31 #include "llvm/Target/TargetOptions.h"
  32 #include "llvm/Support/CFG.h"
  33 #include "llvm/Support/MathExtras.h"
  34 #include "llvm/ADT/Statistic.h"
  35 #include <set>
  36 #include <algorithm>
  37 using namespace llvm;
  38
  39 // FIXME: temporary.
  40 #include "llvm/Support/CommandLine.h"
  41 static cl::opt<bool> EnableFastCC("enable-x86-fastcc", cl::Hidden,
  42                                   cl::desc("Enable fastcc on X86"));
  43
  44 namespace {
  45   // X86 Specific DAG Nodes
  46   namespace X86ISD {
  47     enum NodeType {
  48       // Start the numbering where the builtin ops leave off.
  49       FIRST_NUMBER = ISD::BUILTIN_OP_END,
  50
  51       /// FILD64m - This instruction implements SINT_TO_FP with a
  52       /// 64-bit source in memory and a FP reg result.  This corresponds to
  53       /// the X86::FILD64m instruction.  It has two inputs (token chain and
  54       /// address) and two outputs (FP value and token chain).
  55       FILD64m,
  56
  57       /// FP_TO_INT*_IN_MEM - This instruction implements FP_TO_SINT with the
  58       /// integer destination in memory and a FP reg source.  This corresponds
  59       /// to the X86::FIST*m instructions and the rounding mode change stuff. It
  60       /// has two inputs (token chain and address) and two outputs (FP value and
  61       /// token chain).
  62       FP_TO_INT16_IN_MEM,
  63       FP_TO_INT32_IN_MEM,
  64       FP_TO_INT64_IN_MEM,
  65
  66       /// CALL/TAILCALL - These operations represent an abstract X86 call
  67       /// instruction, which includes a bunch of information.  In particular the
  68       /// operands of these node are:
  69       ///
  70       ///     #0 - The incoming token chain
  71       ///     #1 - The callee
  72       ///     #2 - The number of arg bytes the caller pushes on the stack.
  73       ///     #3 - The number of arg bytes the callee pops off the stack.
  74       ///     #4 - The value to pass in AL/AX/EAX (optional)
  75       ///     #5 - The value to pass in DL/DX/EDX (optional)
  76       ///
  77       /// The result values of these nodes are:
  78       ///
  79       ///     #0 - The outgoing token chain
  80       ///     #1 - The first register result value (optional)
  81       ///     #2 - The second register result value (optional)
  82       ///
  83       /// The CALL vs TAILCALL distinction boils down to whether the callee is
  84       /// known not to modify the caller's stack frame, as is standard with
  85       /// LLVM.
  86       CALL,
  87       TAILCALL,
  88     };
  89   }
  90 }
  91
  92 //===----------------------------------------------------------------------===//
  93 //  X86TargetLowering - X86 Implementation of the TargetLowering interface
  94 namespace {
  95   class X86TargetLowering : public TargetLowering {
  96     int VarArgsFrameIndex;            // FrameIndex for start of varargs area.
  97     int ReturnAddrIndex;              // FrameIndex for return slot.
  98     int BytesToPopOnReturn;           // Number of arg bytes ret should pop.
  99     int BytesCallerReserves;          // Number of arg bytes caller makes.
 100   public:
 101     X86TargetLowering(TargetMachine &TM) : TargetLowering(TM) {
 102       // Set up the TargetLowering object.
 103
 104       // X86 is weird, it always uses i8 for shift amounts and setcc results.
 105       setShiftAmountType(MVT::i8);
 106       setSetCCResultType(MVT::i8);
 107       setSetCCResultContents(ZeroOrOneSetCCResult);
 108       setShiftAmountFlavor(Mask);   // shl X, 32 == shl X, 0
 109
 110       // Set up the register classes.
 111       // FIXME: Eliminate these two classes when legalize can handle promotions
 112       // well.
 113       addRegisterClass(MVT::i1, X86::R8RegisterClass);
 114       addRegisterClass(MVT::i8, X86::R8RegisterClass);
 115       addRegisterClass(MVT::i16, X86::R16RegisterClass);
 116       addRegisterClass(MVT::i32, X86::R32RegisterClass);
 117
 118       // Promote all UINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have this
 119       // operation.
 120       setOperationAction(ISD::UINT_TO_FP       , MVT::i1   , Promote);
 121       setOperationAction(ISD::UINT_TO_FP       , MVT::i8   , Promote);
 122       setOperationAction(ISD::UINT_TO_FP       , MVT::i16  , Promote);
 123       setOperationAction(ISD::UINT_TO_FP       , MVT::i32  , Promote);
 124
 125       // Promote i1/i8 SINT_TO_FP to larger SINT_TO_FP's, as X86 doesn't have
 126       // this operation.
 127       setOperationAction(ISD::SINT_TO_FP       , MVT::i1   , Promote);
 128       setOperationAction(ISD::SINT_TO_FP       , MVT::i8   , Promote);
 129
 130       if (!X86ScalarSSE) {
 131         // We can handle SINT_TO_FP and FP_TO_SINT from/TO i64 even though i64
 132         // isn't legal.
 133         setOperationAction(ISD::SINT_TO_FP     , MVT::i64  , Custom);
 134         setOperationAction(ISD::FP_TO_SINT     , MVT::i64  , Custom);
 135         setOperationAction(ISD::FP_TO_SINT     , MVT::i32  , Custom);
 136         setOperationAction(ISD::FP_TO_SINT     , MVT::i16  , Custom);
 137       }
 138
 139       // Handle FP_TO_UINT by promoting the destination to a larger signed
 140       // conversion.
 141       setOperationAction(ISD::FP_TO_UINT       , MVT::i1   , Promote);
 142       setOperationAction(ISD::FP_TO_UINT       , MVT::i8   , Promote);
 143       setOperationAction(ISD::FP_TO_UINT       , MVT::i16  , Promote);
 144
 145       if (!X86ScalarSSE)
 146         setOperationAction(ISD::FP_TO_UINT     , MVT::i32  , Promote);
 147
 148       // Promote i1/i8 FP_TO_SINT to larger FP_TO_SINTS's, as X86 doesn't have
 149       // this operation.
 150       setOperationAction(ISD::FP_TO_SINT       , MVT::i1   , Promote);
 151       setOperationAction(ISD::FP_TO_SINT       , MVT::i8   , Promote);
 152       setOperationAction(ISD::FP_TO_SINT       , MVT::i16  , Promote);
 153
 154       setOperationAction(ISD::BRCONDTWOWAY     , MVT::Other, Expand);
 155       setOperationAction(ISD::BRTWOWAY_CC      , MVT::Other, Expand);
 156       setOperationAction(ISD::MEMMOVE          , MVT::Other, Expand);
 157       setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i16  , Expand);
 158       setOperationAction(ISD::SIGN_EXTEND_INREG, MVT::i1   , Expand);
 159       setOperationAction(ISD::FP_ROUND_INREG   , MVT::f32  , Expand);
 160       setOperationAction(ISD::SEXTLOAD         , MVT::i1   , Expand);
 161       setOperationAction(ISD::FREM             , MVT::f64  , Expand);
 162       setOperationAction(ISD::CTPOP            , MVT::i8   , Expand);
 163       setOperationAction(ISD::CTTZ             , MVT::i8   , Expand);
 164       setOperationAction(ISD::CTLZ             , MVT::i8   , Expand);
 165       setOperationAction(ISD::CTPOP            , MVT::i16  , Expand);
 166       setOperationAction(ISD::CTTZ             , MVT::i16  , Expand);
 167       setOperationAction(ISD::CTLZ             , MVT::i16  , Expand);
 168       setOperationAction(ISD::CTPOP            , MVT::i32  , Expand);
 169       setOperationAction(ISD::CTTZ             , MVT::i32  , Expand);
 170       setOperationAction(ISD::CTLZ             , MVT::i32  , Expand);
 171
 172       setOperationAction(ISD::READIO           , MVT::i1   , Expand);
 173       setOperationAction(ISD::READIO           , MVT::i8   , Expand);
 174       setOperationAction(ISD::READIO           , MVT::i16  , Expand);
 175       setOperationAction(ISD::READIO           , MVT::i32  , Expand);
 176       setOperationAction(ISD::WRITEIO          , MVT::i1   , Expand);
 177       setOperationAction(ISD::WRITEIO          , MVT::i8   , Expand);
 178       setOperationAction(ISD::WRITEIO          , MVT::i16  , Expand);
 179       setOperationAction(ISD::WRITEIO          , MVT::i32  , Expand);
 180
 181       // These should be promoted to a larger select which is supported.
 182       setOperationAction(ISD::SELECT           , MVT::i1   , Promote);
 183       setOperationAction(ISD::SELECT           , MVT::i8   , Promote);
 184
 185       if (X86ScalarSSE) {
 186         // Set up the FP register classes.
 187         addRegisterClass(MVT::f32, X86::RXMMRegisterClass);
 188         addRegisterClass(MVT::f64, X86::RXMMRegisterClass);
 189
 190         // SSE has no load+extend ops
 191         setOperationAction(ISD::EXTLOAD,  MVT::f32, Expand);
 192         setOperationAction(ISD::ZEXTLOAD, MVT::f32, Expand);
 193
 194         // SSE has no i16 to fp conversion, only i32
 195         setOperationAction(ISD::SINT_TO_FP, MVT::i16, Promote);
 196         setOperationAction(ISD::FP_TO_SINT, MVT::i16, Promote);
 197
 198         // Expand FP_TO_UINT into a select.
 199         // FIXME: We would like to use a Custom expander here eventually to do
 200         // the optimal thing for SSE vs. the default expansion in the legalizer.
 201         setOperationAction(ISD::FP_TO_UINT       , MVT::i32  , Expand);
 202
 203         // We don't support sin/cos/sqrt/fmod
 204         setOperationAction(ISD::FSIN , MVT::f64, Expand);
 205         setOperationAction(ISD::FCOS , MVT::f64, Expand);
 206         setOperationAction(ISD::FABS , MVT::f64, Expand);
 207         setOperationAction(ISD::FNEG , MVT::f64, Expand);
 208         setOperationAction(ISD::FREM , MVT::f64, Expand);
 209         setOperationAction(ISD::FSIN , MVT::f32, Expand);
 210         setOperationAction(ISD::FCOS , MVT::f32, Expand);
 211         setOperationAction(ISD::FABS , MVT::f32, Expand);
 212         setOperationAction(ISD::FNEG , MVT::f32, Expand);
 213         setOperationAction(ISD::FREM , MVT::f32, Expand);
 214
 215         addLegalFPImmediate(+0.0); // xorps / xorpd
 216       } else {
 217         // Set up the FP register classes.
 218         addRegisterClass(MVT::f64, X86::RFPRegisterClass);
 219
 220         if (!UnsafeFPMath) {
 221           setOperationAction(ISD::FSIN           , MVT::f64  , Expand);
 222           setOperationAction(ISD::FCOS           , MVT::f64  , Expand);
 223         }
 224
 225         addLegalFPImmediate(+0.0); // FLD0
 226         addLegalFPImmediate(+1.0); // FLD1
 227         addLegalFPImmediate(-0.0); // FLD0/FCHS
 228         addLegalFPImmediate(-1.0); // FLD1/FCHS
 229       }
 230       computeRegisterProperties();
 231
 232       maxStoresPerMemSet = 8; // For %llvm.memset -> sequence of stores
 233       maxStoresPerMemCpy = 8; // For %llvm.memcpy -> sequence of stores
 234       maxStoresPerMemMove = 8; // For %llvm.memmove -> sequence of stores
 235       allowUnalignedMemoryAccesses = true; // x86 supports it!
 236     }
 237
 238     // Return the number of bytes that a function should pop when it returns (in
 239     // addition to the space used by the return address).
 240     //
 241     unsigned getBytesToPopOnReturn() const { return BytesToPopOnReturn; }
 242
 243     // Return the number of bytes that the caller reserves for arguments passed
 244     // to this function.
 245     unsigned getBytesCallerReserves() const { return BytesCallerReserves; }
 246
 247     /// LowerOperation - Provide custom lowering hooks for some operations.
 248     ///
 249     virtual SDOperand LowerOperation(SDOperand Op, SelectionDAG &DAG);
 250
 251     /// LowerArguments - This hook must be implemented to indicate how we should
 252     /// lower the arguments for the specified function, into the specified DAG.
 253     virtual std::vector<SDOperand>
 254     LowerArguments(Function &F, SelectionDAG &DAG);
 255
 256     /// LowerCallTo - This hook lowers an abstract call to a function into an
 257     /// actual call.
 258     virtual std::pair<SDOperand, SDOperand>
 259     LowerCallTo(SDOperand Chain, const Type *RetTy, bool isVarArg, unsigned CC,
 260                 bool isTailCall, SDOperand Callee, ArgListTy &Args,
 261                 SelectionDAG &DAG);
 262
 263     virtual SDOperand LowerVAStart(SDOperand Chain, SDOperand VAListP,
 264                                    Value *VAListV, SelectionDAG &DAG);
 265     virtual std::pair<SDOperand,SDOperand>
 266       LowerVAArg(SDOperand Chain, SDOperand VAListP, Value *VAListV,
 267                  const Type *ArgTy, SelectionDAG &DAG);
 268
 269     virtual std::pair<SDOperand, SDOperand>
 270     LowerFrameReturnAddress(bool isFrameAddr, SDOperand Chain, unsigned Depth,
 271                             SelectionDAG &DAG);
 272
 273     SDOperand getReturnAddressFrameIndex(SelectionDAG &DAG);
 274
 275   private:
 276     // C Calling Convention implementation.
 277     std::vector<SDOperand> LowerCCCArguments(Function &F, SelectionDAG &DAG);
 278     std::pair<SDOperand, SDOperand>
 279     LowerCCCCallTo(SDOperand Chain, const Type *RetTy, bool isVarArg,
 280                    bool isTailCall,
 281                    SDOperand Callee, ArgListTy &Args, SelectionDAG &DAG);
 282
 283     // Fast Calling Convention implementation.
 284     std::vector<SDOperand> LowerFastCCArguments(Function &F, SelectionDAG &DAG);
 285     std::pair<SDOperand, SDOperand>
 286     LowerFastCCCallTo(SDOperand Chain, const Type *RetTy, bool isTailCall,
 287                       SDOperand Callee, ArgListTy &Args, SelectionDAG &DAG);
 288   };
 289 }
 290
 291 std::vector<SDOperand>
 292 X86TargetLowering::LowerArguments(Function &F, SelectionDAG &DAG) {
 293   if (F.getCallingConv() == CallingConv::Fast && EnableFastCC)
 294     return LowerFastCCArguments(F, DAG);
 295   return LowerCCCArguments(F, DAG);
 296 }
 297
 298 std::pair<SDOperand, SDOperand>
 299 X86TargetLowering::LowerCallTo(SDOperand Chain, const Type *RetTy,
 300                                bool isVarArg, unsigned CallingConv,
 301                                bool isTailCall,
 302                                SDOperand Callee, ArgListTy &Args,
 303                                SelectionDAG &DAG) {
 304   assert((!isVarArg || CallingConv == CallingConv::C) &&
 305          "Only C takes varargs!");
 306   if (CallingConv == CallingConv::Fast && EnableFastCC)
 307     return LowerFastCCCallTo(Chain, RetTy, isTailCall, Callee, Args, DAG);
 308   return  LowerCCCCallTo(Chain, RetTy, isVarArg, isTailCall, Callee, Args, DAG);
 309 }
 310
 311 //===----------------------------------------------------------------------===//
 312 //                    C Calling Convention implementation
 313 //===----------------------------------------------------------------------===//
 314
 315 std::vector<SDOperand>
 316 X86TargetLowering::LowerCCCArguments(Function &F, SelectionDAG &DAG) {
 317   std::vector<SDOperand> ArgValues;
 318
 319   MachineFunction &MF = DAG.getMachineFunction();
 320   MachineFrameInfo *MFI = MF.getFrameInfo();
 321
 322   // Add DAG nodes to load the arguments...  On entry to a function on the X86,
 323   // the stack frame looks like this:
 324   //
 325   // [ESP] -- return address
 326   // [ESP + 4] -- first argument (leftmost lexically)
 327   // [ESP + 8] -- second argument, if first argument is four bytes in size
 328   //    ...
 329   //
 330   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 331   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
 332     MVT::ValueType ObjectVT = getValueType(I->getType());
 333     unsigned ArgIncrement = 4;
 334     unsigned ObjSize;
 335     switch (ObjectVT) {
 336     default: assert(0 && "Unhandled argument type!");
 337     case MVT::i1:
 338     case MVT::i8:  ObjSize = 1;                break;
 339     case MVT::i16: ObjSize = 2;                break;
 340     case MVT::i32: ObjSize = 4;                break;
 341     case MVT::i64: ObjSize = ArgIncrement = 8; break;
 342     case MVT::f32: ObjSize = 4;                break;
 343     case MVT::f64: ObjSize = ArgIncrement = 8; break;
 344     }
 345     // Create the frame index object for this incoming parameter...
 346     int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 347
 348     // Create the SelectionDAG nodes corresponding to a load from this parameter
 349     SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 350
 351     // Don't codegen dead arguments.  FIXME: remove this check when we can nuke
 352     // dead loads.
 353     SDOperand ArgValue;
 354     if (!I->use_empty())
 355       ArgValue = DAG.getLoad(ObjectVT, DAG.getEntryNode(), FIN,
 356                              DAG.getSrcValue(NULL));
 357     else {
 358       if (MVT::isInteger(ObjectVT))
 359         ArgValue = DAG.getConstant(0, ObjectVT);
 360       else
 361         ArgValue = DAG.getConstantFP(0, ObjectVT);
 362     }
 363     ArgValues.push_back(ArgValue);
 364
 365     ArgOffset += ArgIncrement;   // Move on to the next argument...
 366   }
 367
 368   // If the function takes variable number of arguments, make a frame index for
 369   // the start of the first vararg value... for expansion of llvm.va_start.
 370   if (F.isVarArg())
 371     VarArgsFrameIndex = MFI->CreateFixedObject(1, ArgOffset);
 372   ReturnAddrIndex = 0;     // No return address slot generated yet.
 373   BytesToPopOnReturn = 0;  // Callee pops nothing.
 374   BytesCallerReserves = ArgOffset;
 375
 376   // Finally, inform the code generator which regs we return values in.
 377   switch (getValueType(F.getReturnType())) {
 378   default: assert(0 && "Unknown type!");
 379   case MVT::isVoid: break;
 380   case MVT::i1:
 381   case MVT::i8:
 382   case MVT::i16:
 383   case MVT::i32:
 384     MF.addLiveOut(X86::EAX);
 385     break;
 386   case MVT::i64:
 387     MF.addLiveOut(X86::EAX);
 388     MF.addLiveOut(X86::EDX);
 389     break;
 390   case MVT::f32:
 391   case MVT::f64:
 392     MF.addLiveOut(X86::ST0);
 393     break;
 394   }
 395   return ArgValues;
 396 }
 397
 398 std::pair<SDOperand, SDOperand>
 399 X86TargetLowering::LowerCCCCallTo(SDOperand Chain, const Type *RetTy,
 400                                   bool isVarArg, bool isTailCall,
 401                                   SDOperand Callee, ArgListTy &Args,
 402                                   SelectionDAG &DAG) {
 403   // Count how many bytes are to be pushed on the stack.
 404   unsigned NumBytes = 0;
 405
 406   if (Args.empty()) {
 407     // Save zero bytes.
 408     Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 409                         DAG.getConstant(0, getPointerTy()));
 410   } else {
 411     for (unsigned i = 0, e = Args.size(); i != e; ++i)
 412       switch (getValueType(Args[i].second)) {
 413       default: assert(0 && "Unknown value type!");
 414       case MVT::i1:
 415       case MVT::i8:
 416       case MVT::i16:
 417       case MVT::i32:
 418       case MVT::f32:
 419         NumBytes += 4;
 420         break;
 421       case MVT::i64:
 422       case MVT::f64:
 423         NumBytes += 8;
 424         break;
 425       }
 426
 427     Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 428                         DAG.getConstant(NumBytes, getPointerTy()));
 429
 430     // Arguments go on the stack in reverse order, as specified by the ABI.
 431     unsigned ArgOffset = 0;
 432     SDOperand StackPtr = DAG.getCopyFromReg(DAG.getEntryNode(),
 433                                             X86::ESP, MVT::i32);
 434     std::vector<SDOperand> Stores;
 435
 436     for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 437       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 438       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 439
 440       switch (getValueType(Args[i].second)) {
 441       default: assert(0 && "Unexpected ValueType for argument!");
 442       case MVT::i1:
 443       case MVT::i8:
 444       case MVT::i16:
 445         // Promote the integer to 32 bits.  If the input type is signed use a
 446         // sign extend, otherwise use a zero extend.
 447         if (Args[i].second->isSigned())
 448           Args[i].first =DAG.getNode(ISD::SIGN_EXTEND, MVT::i32, Args[i].first);
 449         else
 450           Args[i].first =DAG.getNode(ISD::ZERO_EXTEND, MVT::i32, Args[i].first);
 451
 452         // FALL THROUGH
 453       case MVT::i32:
 454       case MVT::f32:
 455         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 456                                      Args[i].first, PtrOff,
 457                                      DAG.getSrcValue(NULL)));
 458         ArgOffset += 4;
 459         break;
 460       case MVT::i64:
 461       case MVT::f64:
 462         Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 463                                      Args[i].first, PtrOff,
 464                                      DAG.getSrcValue(NULL)));
 465         ArgOffset += 8;
 466         break;
 467       }
 468     }
 469     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 470   }
 471
 472   std::vector<MVT::ValueType> RetVals;
 473   MVT::ValueType RetTyVT = getValueType(RetTy);
 474   RetVals.push_back(MVT::Other);
 475
 476   // The result values produced have to be legal.  Promote the result.
 477   switch (RetTyVT) {
 478   case MVT::isVoid: break;
 479   default:
 480     RetVals.push_back(RetTyVT);
 481     break;
 482   case MVT::i1:
 483   case MVT::i8:
 484   case MVT::i16:
 485     RetVals.push_back(MVT::i32);
 486     break;
 487   case MVT::f32:
 488     if (X86ScalarSSE)
 489       RetVals.push_back(MVT::f32);
 490     else
 491       RetVals.push_back(MVT::f64);
 492     break;
 493   case MVT::i64:
 494     RetVals.push_back(MVT::i32);
 495     RetVals.push_back(MVT::i32);
 496     break;
 497   }
 498   std::vector<SDOperand> Ops;
 499   Ops.push_back(Chain);
 500   Ops.push_back(Callee);
 501   Ops.push_back(DAG.getConstant(NumBytes, getPointerTy()));
 502   Ops.push_back(DAG.getConstant(0, getPointerTy()));
 503   SDOperand TheCall = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 504                                   RetVals, Ops);
 505   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, TheCall);
 506
 507   SDOperand ResultVal;
 508   switch (RetTyVT) {
 509   case MVT::isVoid: break;
 510   default:
 511     ResultVal = TheCall.getValue(1);
 512     break;
 513   case MVT::i1:
 514   case MVT::i8:
 515   case MVT::i16:
 516     ResultVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, TheCall.getValue(1));
 517     break;
 518   case MVT::f32:
 519     // FIXME: we would really like to remember that this FP_ROUND operation is
 520     // okay to eliminate if we allow excess FP precision.
 521     ResultVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, TheCall.getValue(1));
 522     break;
 523   case MVT::i64:
 524     ResultVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, TheCall.getValue(1),
 525                             TheCall.getValue(2));
 526     break;
 527   }
 528
 529   return std::make_pair(ResultVal, Chain);
 530 }
 531
 532 SDOperand
 533 X86TargetLowering::LowerVAStart(SDOperand Chain, SDOperand VAListP,
 534                                 Value *VAListV, SelectionDAG &DAG) {
 535   // vastart just stores the address of the VarArgsFrameIndex slot.
 536   SDOperand FR = DAG.getFrameIndex(VarArgsFrameIndex, MVT::i32);
 537   return DAG.getNode(ISD::STORE, MVT::Other, Chain, FR, VAListP,
 538                      DAG.getSrcValue(VAListV));
 539 }
 540
 541
 542 std::pair<SDOperand,SDOperand>
 543 X86TargetLowering::LowerVAArg(SDOperand Chain, SDOperand VAListP,
 544                               Value *VAListV, const Type *ArgTy,
 545                               SelectionDAG &DAG) {
 546   MVT::ValueType ArgVT = getValueType(ArgTy);
 547   SDOperand Val = DAG.getLoad(MVT::i32, Chain,
 548                               VAListP, DAG.getSrcValue(VAListV));
 549   SDOperand Result = DAG.getLoad(ArgVT, Chain, Val,
 550                                  DAG.getSrcValue(NULL));
 551   unsigned Amt;
 552   if (ArgVT == MVT::i32)
 553     Amt = 4;
 554   else {
 555     assert((ArgVT == MVT::i64 || ArgVT == MVT::f64) &&
 556            "Other types should have been promoted for varargs!");
 557     Amt = 8;
 558   }
 559   Val = DAG.getNode(ISD::ADD, Val.getValueType(), Val,
 560                     DAG.getConstant(Amt, Val.getValueType()));
 561   Chain = DAG.getNode(ISD::STORE, MVT::Other, Chain,
 562                       Val, VAListP, DAG.getSrcValue(VAListV));
 563   return std::make_pair(Result, Chain);
 564 }
 565
 566 //===----------------------------------------------------------------------===//
 567 //                    Fast Calling Convention implementation
 568 //===----------------------------------------------------------------------===//
 569 //
 570 // The X86 'fast' calling convention passes up to two integer arguments in
 571 // registers (an appropriate portion of EAX/EDX), passes arguments in C order,
 572 // and requires that the callee pop its arguments off the stack (allowing proper
 573 // tail calls), and has the same return value conventions as C calling convs.
 574 //
 575 // This calling convention always arranges for the callee pop value to be 8n+4
 576 // bytes, which is needed for tail recursion elimination and stack alignment
 577 // reasons.
 578 //
 579 // Note that this can be enhanced in the future to pass fp vals in registers
 580 // (when we have a global fp allocator) and do other tricks.
 581 //
 582
 583 /// AddLiveIn - This helper function adds the specified physical register to the
 584 /// MachineFunction as a live in value.  It also creates a corresponding virtual
 585 /// register for it.
 586 static unsigned AddLiveIn(MachineFunction &MF, unsigned PReg,
 587                           TargetRegisterClass *RC) {
 588   assert(RC->contains(PReg) && "Not the correct regclass!");
 589   unsigned VReg = MF.getSSARegMap()->createVirtualRegister(RC);
 590   MF.addLiveIn(PReg, VReg);
 591   return VReg;
 592 }
 593
 594
 595 std::vector<SDOperand>
 596 X86TargetLowering::LowerFastCCArguments(Function &F, SelectionDAG &DAG) {
 597   std::vector<SDOperand> ArgValues;
 598
 599   MachineFunction &MF = DAG.getMachineFunction();
 600   MachineFrameInfo *MFI = MF.getFrameInfo();
 601
 602   // Add DAG nodes to load the arguments...  On entry to a function the stack
 603   // frame looks like this:
 604   //
 605   // [ESP] -- return address
 606   // [ESP + 4] -- first nonreg argument (leftmost lexically)
 607   // [ESP + 8] -- second nonreg argument, if first argument is 4 bytes in size
 608   //    ...
 609   unsigned ArgOffset = 0;   // Frame mechanisms handle retaddr slot
 610
 611   // Keep track of the number of integer regs passed so far.  This can be either
 612   // 0 (neither EAX or EDX used), 1 (EAX is used) or 2 (EAX and EDX are both
 613   // used).
 614   unsigned NumIntRegs = 0;
 615
 616   for (Function::arg_iterator I = F.arg_begin(), E = F.arg_end(); I != E; ++I) {
 617     MVT::ValueType ObjectVT = getValueType(I->getType());
 618     unsigned ArgIncrement = 4;
 619     unsigned ObjSize = 0;
 620     SDOperand ArgValue;
 621
 622     switch (ObjectVT) {
 623     default: assert(0 && "Unhandled argument type!");
 624     case MVT::i1:
 625     case MVT::i8:
 626       if (NumIntRegs < 2) {
 627         if (!I->use_empty()) {
 628           unsigned VReg = AddLiveIn(MF, NumIntRegs ? X86::DL : X86::AL,
 629                                     X86::R8RegisterClass);
 630           ArgValue = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i8);
 631           DAG.setRoot(ArgValue.getValue(1));
 632         }
 633         ++NumIntRegs;
 634         break;
 635       }
 636
 637       ObjSize = 1;
 638       break;
 639     case MVT::i16:
 640       if (NumIntRegs < 2) {
 641         if (!I->use_empty()) {
 642           unsigned VReg = AddLiveIn(MF, NumIntRegs ? X86::DX : X86::AX,
 643                                     X86::R16RegisterClass);
 644           ArgValue = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i16);
 645           DAG.setRoot(ArgValue.getValue(1));
 646         }
 647         ++NumIntRegs;
 648         break;
 649       }
 650       ObjSize = 2;
 651       break;
 652     case MVT::i32:
 653       if (NumIntRegs < 2) {
 654         if (!I->use_empty()) {
 655           unsigned VReg = AddLiveIn(MF,NumIntRegs ? X86::EDX : X86::EAX,
 656                                     X86::R32RegisterClass);
 657           ArgValue = DAG.getCopyFromReg(DAG.getRoot(), VReg, MVT::i32);
 658           DAG.setRoot(ArgValue.getValue(1));
 659         }
 660         ++NumIntRegs;
 661         break;
 662       }
 663       ObjSize = 4;
 664       break;
 665     case MVT::i64:
 666       if (NumIntRegs == 0) {
 667         if (!I->use_empty()) {
 668           unsigned BotReg = AddLiveIn(MF, X86::EAX, X86::R32RegisterClass);
 669           unsigned TopReg = AddLiveIn(MF, X86::EDX, X86::R32RegisterClass);
 670
 671           SDOperand Low = DAG.getCopyFromReg(DAG.getRoot(), BotReg, MVT::i32);
 672           SDOperand Hi  = DAG.getCopyFromReg(Low.getValue(1), TopReg, MVT::i32);
 673           DAG.setRoot(Hi.getValue(1));
 674
 675           ArgValue = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Low, Hi);
 676         }
 677         NumIntRegs = 2;
 678         break;
 679       } else if (NumIntRegs == 1) {
 680         if (!I->use_empty()) {
 681           unsigned BotReg = AddLiveIn(MF, X86::EDX, X86::R32RegisterClass);
 682           SDOperand Low = DAG.getCopyFromReg(DAG.getRoot(), BotReg, MVT::i32);
 683           DAG.setRoot(Low.getValue(1));
 684
 685           // Load the high part from memory.
 686           // Create the frame index object for this incoming parameter...
 687           int FI = MFI->CreateFixedObject(4, ArgOffset);
 688           SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 689           SDOperand Hi = DAG.getLoad(MVT::i32, DAG.getEntryNode(), FIN,
 690                                      DAG.getSrcValue(NULL));
 691           ArgValue = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, Low, Hi);
 692         }
 693         ArgOffset += 4;
 694         NumIntRegs = 2;
 695         break;
 696       }
 697       ObjSize = ArgIncrement = 8;
 698       break;
 699     case MVT::f32: ObjSize = 4;                break;
 700     case MVT::f64: ObjSize = ArgIncrement = 8; break;
 701     }
 702
 703     // Don't codegen dead arguments.  FIXME: remove this check when we can nuke
 704     // dead loads.
 705     if (ObjSize && !I->use_empty()) {
 706       // Create the frame index object for this incoming parameter...
 707       int FI = MFI->CreateFixedObject(ObjSize, ArgOffset);
 708
 709       // Create the SelectionDAG nodes corresponding to a load from this
 710       // parameter.
 711       SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
 712
 713       ArgValue = DAG.getLoad(ObjectVT, DAG.getEntryNode(), FIN,
 714                              DAG.getSrcValue(NULL));
 715     } else if (ArgValue.Val == 0) {
 716       if (MVT::isInteger(ObjectVT))
 717         ArgValue = DAG.getConstant(0, ObjectVT);
 718       else
 719         ArgValue = DAG.getConstantFP(0, ObjectVT);
 720     }
 721     ArgValues.push_back(ArgValue);
 722
 723     if (ObjSize)
 724       ArgOffset += ArgIncrement;   // Move on to the next argument.
 725   }
 726
 727   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
 728   // arguments and the arguments after the retaddr has been pushed are aligned.
 729   if ((ArgOffset & 7) == 0)
 730     ArgOffset += 4;
 731
 732   VarArgsFrameIndex = 0xAAAAAAA;   // fastcc functions can't have varargs.
 733   ReturnAddrIndex = 0;             // No return address slot generated yet.
 734   BytesToPopOnReturn = ArgOffset;  // Callee pops all stack arguments.
 735   BytesCallerReserves = 0;
 736
 737   // Finally, inform the code generator which regs we return values in.
 738   switch (getValueType(F.getReturnType())) {
 739   default: assert(0 && "Unknown type!");
 740   case MVT::isVoid: break;
 741   case MVT::i1:
 742   case MVT::i8:
 743   case MVT::i16:
 744   case MVT::i32:
 745     MF.addLiveOut(X86::EAX);
 746     break;
 747   case MVT::i64:
 748     MF.addLiveOut(X86::EAX);
 749     MF.addLiveOut(X86::EDX);
 750     break;
 751   case MVT::f32:
 752   case MVT::f64:
 753     MF.addLiveOut(X86::ST0);
 754     break;
 755   }
 756   return ArgValues;
 757 }
 758
 759 std::pair<SDOperand, SDOperand>
 760 X86TargetLowering::LowerFastCCCallTo(SDOperand Chain, const Type *RetTy,
 761                                      bool isTailCall, SDOperand Callee,
 762                                      ArgListTy &Args, SelectionDAG &DAG) {
 763   // Count how many bytes are to be pushed on the stack.
 764   unsigned NumBytes = 0;
 765
 766   // Keep track of the number of integer regs passed so far.  This can be either
 767   // 0 (neither EAX or EDX used), 1 (EAX is used) or 2 (EAX and EDX are both
 768   // used).
 769   unsigned NumIntRegs = 0;
 770
 771   for (unsigned i = 0, e = Args.size(); i != e; ++i)
 772     switch (getValueType(Args[i].second)) {
 773     default: assert(0 && "Unknown value type!");
 774     case MVT::i1:
 775     case MVT::i8:
 776     case MVT::i16:
 777     case MVT::i32:
 778       if (NumIntRegs < 2) {
 779         ++NumIntRegs;
 780         break;
 781       }
 782       // fall through
 783     case MVT::f32:
 784       NumBytes += 4;
 785       break;
 786     case MVT::i64:
 787       if (NumIntRegs == 0) {
 788         NumIntRegs = 2;
 789         break;
 790       } else if (NumIntRegs == 1) {
 791         NumIntRegs = 2;
 792         NumBytes += 4;
 793         break;
 794       }
 795
 796       // fall through
 797     case MVT::f64:
 798       NumBytes += 8;
 799       break;
 800     }
 801
 802   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
 803   // arguments and the arguments after the retaddr has been pushed are aligned.
 804   if ((NumBytes & 7) == 0)
 805     NumBytes += 4;
 806
 807   Chain = DAG.getNode(ISD::CALLSEQ_START, MVT::Other, Chain,
 808                       DAG.getConstant(NumBytes, getPointerTy()));
 809
 810   // Arguments go on the stack in reverse order, as specified by the ABI.
 811   unsigned ArgOffset = 0;
 812   SDOperand StackPtr = DAG.getCopyFromReg(DAG.getEntryNode(),
 813                                           X86::ESP, MVT::i32);
 814   NumIntRegs = 0;
 815   std::vector<SDOperand> Stores;
 816   std::vector<SDOperand> RegValuesToPass;
 817   for (unsigned i = 0, e = Args.size(); i != e; ++i) {
 818     switch (getValueType(Args[i].second)) {
 819     default: assert(0 && "Unexpected ValueType for argument!");
 820     case MVT::i1:
 821     case MVT::i8:
 822     case MVT::i16:
 823     case MVT::i32:
 824       if (NumIntRegs < 2) {
 825         RegValuesToPass.push_back(Args[i].first);
 826         ++NumIntRegs;
 827         break;
 828       }
 829       // Fall through
 830     case MVT::f32: {
 831       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 832       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 833       Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 834                                    Args[i].first, PtrOff,
 835                                    DAG.getSrcValue(NULL)));
 836       ArgOffset += 4;
 837       break;
 838     }
 839     case MVT::i64:
 840       if (NumIntRegs < 2) {    // Can pass part of it in regs?
 841         SDOperand Hi = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
 842                                    Args[i].first, DAG.getConstant(1, MVT::i32));
 843         SDOperand Lo = DAG.getNode(ISD::EXTRACT_ELEMENT, MVT::i32,
 844                                    Args[i].first, DAG.getConstant(0, MVT::i32));
 845         RegValuesToPass.push_back(Lo);
 846         ++NumIntRegs;
 847         if (NumIntRegs < 2) {   // Pass both parts in regs?
 848           RegValuesToPass.push_back(Hi);
 849           ++NumIntRegs;
 850         } else {
 851           // Pass the high part in memory.
 852           SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 853           PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 854           Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 855                                        Hi, PtrOff, DAG.getSrcValue(NULL)));
 856           ArgOffset += 4;
 857         }
 858         break;
 859       }
 860       // Fall through
 861     case MVT::f64:
 862       SDOperand PtrOff = DAG.getConstant(ArgOffset, getPointerTy());
 863       PtrOff = DAG.getNode(ISD::ADD, MVT::i32, StackPtr, PtrOff);
 864       Stores.push_back(DAG.getNode(ISD::STORE, MVT::Other, Chain,
 865                                    Args[i].first, PtrOff,
 866                                    DAG.getSrcValue(NULL)));
 867       ArgOffset += 8;
 868       break;
 869     }
 870   }
 871   if (!Stores.empty())
 872     Chain = DAG.getNode(ISD::TokenFactor, MVT::Other, Stores);
 873
 874   // Make sure the instruction takes 8n+4 bytes to make sure the start of the
 875   // arguments and the arguments after the retaddr has been pushed are aligned.
 876   if ((ArgOffset & 7) == 0)
 877     ArgOffset += 4;
 878
 879   std::vector<MVT::ValueType> RetVals;
 880   MVT::ValueType RetTyVT = getValueType(RetTy);
 881
 882   RetVals.push_back(MVT::Other);
 883
 884   // The result values produced have to be legal.  Promote the result.
 885   switch (RetTyVT) {
 886   case MVT::isVoid: break;
 887   default:
 888     RetVals.push_back(RetTyVT);
 889     break;
 890   case MVT::i1:
 891   case MVT::i8:
 892   case MVT::i16:
 893     RetVals.push_back(MVT::i32);
 894     break;
 895   case MVT::f32:
 896     if (X86ScalarSSE)
 897       RetVals.push_back(MVT::f32);
 898     else
 899       RetVals.push_back(MVT::f64);
 900     break;
 901   case MVT::i64:
 902     RetVals.push_back(MVT::i32);
 903     RetVals.push_back(MVT::i32);
 904     break;
 905   }
 906
 907   std::vector<SDOperand> Ops;
 908   Ops.push_back(Chain);
 909   Ops.push_back(Callee);
 910   Ops.push_back(DAG.getConstant(ArgOffset, getPointerTy()));
 911   // Callee pops all arg values on the stack.
 912   Ops.push_back(DAG.getConstant(ArgOffset, getPointerTy()));
 913
 914   // Pass register arguments as needed.
 915   Ops.insert(Ops.end(), RegValuesToPass.begin(), RegValuesToPass.end());
 916
 917   SDOperand TheCall = DAG.getNode(isTailCall ? X86ISD::TAILCALL : X86ISD::CALL,
 918                                   RetVals, Ops);
 919   Chain = DAG.getNode(ISD::CALLSEQ_END, MVT::Other, TheCall);
 920
 921   SDOperand ResultVal;
 922   switch (RetTyVT) {
 923   case MVT::isVoid: break;
 924   default:
 925     ResultVal = TheCall.getValue(1);
 926     break;
 927   case MVT::i1:
 928   case MVT::i8:
 929   case MVT::i16:
 930     ResultVal = DAG.getNode(ISD::TRUNCATE, RetTyVT, TheCall.getValue(1));
 931     break;
 932   case MVT::f32:
 933     // FIXME: we would really like to remember that this FP_ROUND operation is
 934     // okay to eliminate if we allow excess FP precision.
 935     ResultVal = DAG.getNode(ISD::FP_ROUND, MVT::f32, TheCall.getValue(1));
 936     break;
 937   case MVT::i64:
 938     ResultVal = DAG.getNode(ISD::BUILD_PAIR, MVT::i64, TheCall.getValue(1),
 939                             TheCall.getValue(2));
 940     break;
 941   }
 942
 943   return std::make_pair(ResultVal, Chain);
 944 }
 945
 946 SDOperand X86TargetLowering::getReturnAddressFrameIndex(SelectionDAG &DAG) {
 947   if (ReturnAddrIndex == 0) {
 948     // Set up a frame object for the return address.
 949     MachineFunction &MF = DAG.getMachineFunction();
 950     ReturnAddrIndex = MF.getFrameInfo()->CreateFixedObject(4, -4);
 951   }
 952
 953   return DAG.getFrameIndex(ReturnAddrIndex, MVT::i32);
 954 }
 955
 956
 957
 958 std::pair<SDOperand, SDOperand> X86TargetLowering::
 959 LowerFrameReturnAddress(bool isFrameAddress, SDOperand Chain, unsigned Depth,
 960                         SelectionDAG &DAG) {
 961   SDOperand Result;
 962   if (Depth)        // Depths > 0 not supported yet!
 963     Result = DAG.getConstant(0, getPointerTy());
 964   else {
 965     SDOperand RetAddrFI = getReturnAddressFrameIndex(DAG);
 966     if (!isFrameAddress)
 967       // Just load the return address
 968       Result = DAG.getLoad(MVT::i32, DAG.getEntryNode(), RetAddrFI,
 969                            DAG.getSrcValue(NULL));
 970     else
 971       Result = DAG.getNode(ISD::SUB, MVT::i32, RetAddrFI,
 972                            DAG.getConstant(4, MVT::i32));
 973   }
 974   return std::make_pair(Result, Chain);
 975 }
 976
 977 //===----------------------------------------------------------------------===//
 978 //                           X86 Custom Lowering Hooks
 979 //===----------------------------------------------------------------------===//
 980
 981 /// LowerOperation - Provide custom lowering hooks for some operations.
 982 ///
 983 SDOperand X86TargetLowering::LowerOperation(SDOperand Op, SelectionDAG &DAG) {
 984   switch (Op.getOpcode()) {
 985   default: assert(0 && "Should not custom lower this!");
 986   case ISD::SINT_TO_FP: {
 987     assert(Op.getValueType() == MVT::f64 &&
 988            Op.getOperand(0).getValueType() == MVT::i64 &&
 989            "Unknown SINT_TO_FP to lower!");
 990     // We lower sint64->FP into a store to a temporary stack slot, followed by a
 991     // FILD64m node.
 992     MachineFunction &MF = DAG.getMachineFunction();
 993     int SSFI = MF.getFrameInfo()->CreateStackObject(8, 8);
 994     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
 995     SDOperand Store = DAG.getNode(ISD::STORE, MVT::Other, DAG.getEntryNode(),
 996                            Op.getOperand(0), StackSlot, DAG.getSrcValue(NULL));
 997     std::vector<MVT::ValueType> RTs;
 998     RTs.push_back(MVT::f64);
 999     RTs.push_back(MVT::Other);
1000     std::vector<SDOperand> Ops;
1001     Ops.push_back(Store);
1002     Ops.push_back(StackSlot);
1003     return DAG.getNode(X86ISD::FILD64m, RTs, Ops);
1004   }
1005   case ISD::FP_TO_SINT: {
1006     assert(Op.getValueType() <= MVT::i64 && Op.getValueType() >= MVT::i16 &&
1007            Op.getOperand(0).getValueType() == MVT::f64 &&
1008            "Unknown FP_TO_SINT to lower!");
1009     // We lower FP->sint64 into FISTP64, followed by a load, all to a temporary
1010     // stack slot.
1011     MachineFunction &MF = DAG.getMachineFunction();
1012     unsigned MemSize = MVT::getSizeInBits(Op.getValueType())/8;
1013     int SSFI = MF.getFrameInfo()->CreateStackObject(MemSize, MemSize);
1014     SDOperand StackSlot = DAG.getFrameIndex(SSFI, getPointerTy());
1015
1016     unsigned Opc;
1017     switch (Op.getValueType()) {
1018     default: assert(0 && "Invalid FP_TO_SINT to lower!");
1019     case MVT::i16: Opc = X86ISD::FP_TO_INT16_IN_MEM; break;
1020     case MVT::i32: Opc = X86ISD::FP_TO_INT32_IN_MEM; break;
1021     case MVT::i64: Opc = X86ISD::FP_TO_INT64_IN_MEM; break;
1022     }
1023
1024     // Build the FP_TO_INT*_IN_MEM
1025     std::vector<SDOperand> Ops;
1026     Ops.push_back(DAG.getEntryNode());
1027     Ops.push_back(Op.getOperand(0));
1028     Ops.push_back(StackSlot);
1029     SDOperand FIST = DAG.getNode(Opc, MVT::Other, Ops);
1030
1031     // Load the result.
1032     return DAG.getLoad(Op.getValueType(), FIST, StackSlot,
1033                        DAG.getSrcValue(NULL));
1034   }
1035   }
1036 }
1037
1038
1039 //===----------------------------------------------------------------------===//
1040 //                      Pattern Matcher Implementation
1041 //===----------------------------------------------------------------------===//
1042
1043 namespace {
1044   /// X86ISelAddressMode - This corresponds to X86AddressMode, but uses
1045   /// SDOperand's instead of register numbers for the leaves of the matched
1046   /// tree.
1047   struct X86ISelAddressMode {
1048     enum {
1049       RegBase,
1050       FrameIndexBase,
1051     } BaseType;
1052
1053     struct {            // This is really a union, discriminated by BaseType!
1054       SDOperand Reg;
1055       int FrameIndex;
1056     } Base;
1057
1058     unsigned Scale;
1059     SDOperand IndexReg;
1060     unsigned Disp;
1061     GlobalValue *GV;
1062
1063     X86ISelAddressMode()
1064       : BaseType(RegBase), Scale(1), IndexReg(), Disp(), GV(0) {
1065     }
1066   };
1067 }
1068
1069
1070 namespace {
1071   Statistic<>
1072   NumFPKill("x86-codegen", "Number of FP_REG_KILL instructions added");
1073
1074   //===--------------------------------------------------------------------===//
1075   /// ISel - X86 specific code to select X86 machine instructions for
1076   /// SelectionDAG operations.
1077   ///
1078   class ISel : public SelectionDAGISel {
1079     /// ContainsFPCode - Every instruction we select that uses or defines a FP
1080     /// register should set this to true.
1081     bool ContainsFPCode;
1082
1083     /// X86Lowering - This object fully describes how to lower LLVM code to an
1084     /// X86-specific SelectionDAG.
1085     X86TargetLowering X86Lowering;
1086
1087     /// RegPressureMap - This keeps an approximate count of the number of
1088     /// registers required to evaluate each node in the graph.
1089     std::map<SDNode*, unsigned> RegPressureMap;
1090
1091     /// ExprMap - As shared expressions are codegen'd, we keep track of which
1092     /// vreg the value is produced in, so we only emit one copy of each compiled
1093     /// tree.
1094     std::map<SDOperand, unsigned> ExprMap;
1095
1096     /// TheDAG - The DAG being selected during Select* operations.
1097     SelectionDAG *TheDAG;
1098
1099     /// Subtarget - Keep a pointer to the X86Subtarget around so that we can
1100     /// make the right decision when generating code for different targets.
1101     const X86Subtarget *Subtarget;
1102   public:
1103     ISel(TargetMachine &TM) : SelectionDAGISel(X86Lowering), X86Lowering(TM) {
1104       Subtarget = &TM.getSubtarget<X86Subtarget>();
1105     }
1106
1107     virtual const char *getPassName() const {
1108       return "X86 Pattern Instruction Selection";
1109     }
1110
1111     unsigned getRegPressure(SDOperand O) {
1112       return RegPressureMap[O.Val];
1113     }
1114     unsigned ComputeRegPressure(SDOperand O);
1115
1116     /// InstructionSelectBasicBlock - This callback is invoked by
1117     /// SelectionDAGISel when it has created a SelectionDAG for us to codegen.
1118     virtual void InstructionSelectBasicBlock(SelectionDAG &DAG);
1119
1120     virtual void EmitFunctionEntryCode(Function &Fn, MachineFunction &MF);
1121
1122     bool isFoldableLoad(SDOperand Op, SDOperand OtherOp,
1123                         bool FloatPromoteOk = false);
1124     void EmitFoldedLoad(SDOperand Op, X86AddressMode &AM);
1125     bool TryToFoldLoadOpStore(SDNode *Node);
1126     bool EmitOrOpOp(SDOperand Op1, SDOperand Op2, unsigned DestReg);
1127     void EmitCMP(SDOperand LHS, SDOperand RHS, bool isOnlyUse);
1128     bool EmitBranchCC(MachineBasicBlock *Dest, SDOperand Chain, SDOperand Cond);
1129     void EmitSelectCC(SDOperand Cond, SDOperand True, SDOperand False,
1130                       MVT::ValueType SVT, unsigned RDest);
1131     unsigned SelectExpr(SDOperand N);
1132
1133     X86AddressMode SelectAddrExprs(const X86ISelAddressMode &IAM);
1134     bool MatchAddress(SDOperand N, X86ISelAddressMode &AM);
1135     void SelectAddress(SDOperand N, X86AddressMode &AM);
1136     bool EmitPotentialTailCall(SDNode *Node);
1137     void EmitFastCCToFastCCTailCall(SDNode *TailCallNode);
1138     void Select(SDOperand N);
1139   };
1140 }
1141
1142 /// EmitSpecialCodeForMain - Emit any code that needs to be executed only in
1143 /// the main function.
1144 static void EmitSpecialCodeForMain(MachineBasicBlock *BB,
1145                                    MachineFrameInfo *MFI) {
1146   // Switch the FPU to 64-bit precision mode for better compatibility and speed.
1147   int CWFrameIdx = MFI->CreateStackObject(2, 2);
1148   addFrameReference(BuildMI(BB, X86::FNSTCW16m, 4), CWFrameIdx);
1149
1150   // Set the high part to be 64-bit precision.
1151   addFrameReference(BuildMI(BB, X86::MOV8mi, 5),
1152                     CWFrameIdx, 1).addImm(2);
1153
1154   // Reload the modified control word now.
1155   addFrameReference(BuildMI(BB, X86::FLDCW16m, 4), CWFrameIdx);
1156 }
1157
1158 void ISel::EmitFunctionEntryCode(Function &Fn, MachineFunction &MF) {
1159   // If this is main, emit special code for main.
1160   MachineBasicBlock *BB = MF.begin();
1161   if (Fn.hasExternalLinkage() && Fn.getName() == "main")
1162     EmitSpecialCodeForMain(BB, MF.getFrameInfo());
1163 }
1164
1165
1166 /// InstructionSelectBasicBlock - This callback is invoked by SelectionDAGISel
1167 /// when it has created a SelectionDAG for us to codegen.
1168 void ISel::InstructionSelectBasicBlock(SelectionDAG &DAG) {
1169   // While we're doing this, keep track of whether we see any FP code for
1170   // FP_REG_KILL insertion.
1171   ContainsFPCode = false;
1172   MachineFunction *MF = BB->getParent();
1173
1174   // Scan the PHI nodes that already are inserted into this basic block.  If any
1175   // of them is a PHI of a floating point value, we need to insert an
1176   // FP_REG_KILL.
1177   SSARegMap *RegMap = MF->getSSARegMap();
1178   if (BB != MF->begin())
1179     for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end();
1180          I != E; ++I) {
1181       assert(I->getOpcode() == X86::PHI &&
1182              "Isn't just PHI nodes?");
1183       if (RegMap->getRegClass(I->getOperand(0).getReg()) ==
1184           X86::RFPRegisterClass) {
1185         ContainsFPCode = true;
1186         break;
1187       }
1188     }
1189
1190   // Compute the RegPressureMap, which is an approximation for the number of
1191   // registers required to compute each node.
1192   ComputeRegPressure(DAG.getRoot());
1193
1194   TheDAG = &DAG;
1195
1196   // Codegen the basic block.
1197   Select(DAG.getRoot());
1198
1199   TheDAG = 0;
1200
1201   // Finally, look at all of the successors of this block.  If any contain a PHI
1202   // node of FP type, we need to insert an FP_REG_KILL in this block.
1203   for (MachineBasicBlock::succ_iterator SI = BB->succ_begin(),
1204          E = BB->succ_end(); SI != E && !ContainsFPCode; ++SI)
1205     for (MachineBasicBlock::iterator I = (*SI)->begin(), E = (*SI)->end();
1206          I != E && I->getOpcode() == X86::PHI; ++I) {
1207       if (RegMap->getRegClass(I->getOperand(0).getReg()) ==
1208           X86::RFPRegisterClass) {
1209         ContainsFPCode = true;
1210         break;
1211       }
1212     }
1213
1214   // Final check, check LLVM BB's that are successors to the LLVM BB
1215   // corresponding to BB for FP PHI nodes.
1216   const BasicBlock *LLVMBB = BB->getBasicBlock();
1217   const PHINode *PN;
1218   if (!ContainsFPCode)
1219     for (succ_const_iterator SI = succ_begin(LLVMBB), E = succ_end(LLVMBB);
1220          SI != E && !ContainsFPCode; ++SI)
1221       for (BasicBlock::const_iterator II = SI->begin();
1222            (PN = dyn_cast<PHINode>(II)); ++II)
1223         if (PN->getType()->isFloatingPoint()) {
1224           ContainsFPCode = true;
1225           break;
1226         }
1227
1228
1229   // Insert FP_REG_KILL instructions into basic blocks that need them.  This
1230   // only occurs due to the floating point stackifier not being aggressive
1231   // enough to handle arbitrary global stackification.
1232   //
1233   // Currently we insert an FP_REG_KILL instruction into each block that uses or
1234   // defines a floating point virtual register.
1235   //
1236   // When the global register allocators (like linear scan) finally update live
1237   // variable analysis, we can keep floating point values in registers across
1238   // basic blocks.  This will be a huge win, but we are waiting on the global
1239   // allocators before we can do this.
1240   //
1241   if (ContainsFPCode) {
1242     BuildMI(*BB, BB->getFirstTerminator(), X86::FP_REG_KILL, 0);
1243     ++NumFPKill;
1244   }
1245
1246   // Clear state used for selection.
1247   ExprMap.clear();
1248   RegPressureMap.clear();
1249 }
1250
1251
1252 // ComputeRegPressure - Compute the RegPressureMap, which is an approximation
1253 // for the number of registers required to compute each node.  This is basically
1254 // computing a generalized form of the Sethi-Ullman number for each node.
1255 unsigned ISel::ComputeRegPressure(SDOperand O) {
1256   SDNode *N = O.Val;
1257   unsigned &Result = RegPressureMap[N];
1258   if (Result) return Result;
1259
1260   // FIXME: Should operations like CALL (which clobber lots o regs) have a
1261   // higher fixed cost??
1262
1263   if (N->getNumOperands() == 0) {
1264     Result = 1;
1265   } else {
1266     unsigned MaxRegUse = 0;
1267     unsigned NumExtraMaxRegUsers = 0;
1268     for (unsigned i = 0, e = N->getNumOperands(); i != e; ++i) {
1269       unsigned Regs;
1270       if (N->getOperand(i).getOpcode() == ISD::Constant)
1271         Regs = 0;
1272       else
1273         Regs = ComputeRegPressure(N->getOperand(i));
1274       if (Regs > MaxRegUse) {
1275         MaxRegUse = Regs;
1276         NumExtraMaxRegUsers = 0;
1277       } else if (Regs == MaxRegUse &&
1278                  N->getOperand(i).getValueType() != MVT::Other) {
1279         ++NumExtraMaxRegUsers;
1280       }
1281     }
1282
1283     if (O.getOpcode() != ISD::TokenFactor)
1284       Result = MaxRegUse+NumExtraMaxRegUsers;
1285     else
1286       Result = MaxRegUse == 1 ? 0 : MaxRegUse-1;
1287   }
1288
1289   //std::cerr << " WEIGHT: " << Result << " ";  N->dump(); std::cerr << "\n";
1290   return Result;
1291 }
1292
1293 /// NodeTransitivelyUsesValue - Return true if N or any of its uses uses Op.
1294 /// The DAG cannot have cycles in it, by definition, so the visited set is not
1295 /// needed to prevent infinite loops.  The DAG CAN, however, have unbounded
1296 /// reuse, so it prevents exponential cases.
1297 ///
1298 static bool NodeTransitivelyUsesValue(SDOperand N, SDOperand Op,
1299                                       std::set<SDNode*> &Visited) {
1300   if (N == Op) return true;                        // Found it.
1301   SDNode *Node = N.Val;
1302   if (Node->getNumOperands() == 0 ||      // Leaf?
1303       Node->getNodeDepth() <= Op.getNodeDepth()) return false; // Can't find it?
1304   if (!Visited.insert(Node).second) return false;  // Already visited?
1305
1306   // Recurse for the first N-1 operands.
1307   for (unsigned i = 1, e = Node->getNumOperands(); i != e; ++i)
1308     if (NodeTransitivelyUsesValue(Node->getOperand(i), Op, Visited))
1309       return true;
1310
1311   // Tail recurse for the last operand.
1312   return NodeTransitivelyUsesValue(Node->getOperand(0), Op, Visited);
1313 }
1314
1315 X86AddressMode ISel::SelectAddrExprs(const X86ISelAddressMode &IAM) {
1316   X86AddressMode Result;
1317
1318   // If we need to emit two register operands, emit the one with the highest
1319   // register pressure first.
1320   if (IAM.BaseType == X86ISelAddressMode::RegBase &&
1321       IAM.Base.Reg.Val && IAM.IndexReg.Val) {
1322     bool EmitBaseThenIndex;
1323     if (getRegPressure(IAM.Base.Reg) > getRegPressure(IAM.IndexReg)) {
1324       std::set<SDNode*> Visited;
1325       EmitBaseThenIndex = true;
1326       // If Base ends up pointing to Index, we must emit index first.  This is
1327       // because of the way we fold loads, we may end up doing bad things with
1328       // the folded add.
1329       if (NodeTransitivelyUsesValue(IAM.Base.Reg, IAM.IndexReg, Visited))
1330         EmitBaseThenIndex = false;
1331     } else {
1332       std::set<SDNode*> Visited;
1333       EmitBaseThenIndex = false;
1334       // If Base ends up pointing to Index, we must emit index first.  This is
1335       // because of the way we fold loads, we may end up doing bad things with
1336       // the folded add.
1337       if (NodeTransitivelyUsesValue(IAM.IndexReg, IAM.Base.Reg, Visited))
1338         EmitBaseThenIndex = true;
1339     }
1340
1341     if (EmitBaseThenIndex) {
1342       Result.Base.Reg = SelectExpr(IAM.Base.Reg);
1343       Result.IndexReg = SelectExpr(IAM.IndexReg);
1344     } else {
1345       Result.IndexReg = SelectExpr(IAM.IndexReg);
1346       Result.Base.Reg = SelectExpr(IAM.Base.Reg);
1347     }
1348
1349   } else if (IAM.BaseType == X86ISelAddressMode::RegBase && IAM.Base.Reg.Val) {
1350     Result.Base.Reg = SelectExpr(IAM.Base.Reg);
1351   } else if (IAM.IndexReg.Val) {
1352     Result.IndexReg = SelectExpr(IAM.IndexReg);
1353   }
1354
1355   switch (IAM.BaseType) {
1356   case X86ISelAddressMode::RegBase:
1357     Result.BaseType = X86AddressMode::RegBase;
1358     break;
1359   case X86ISelAddressMode::FrameIndexBase:
1360     Result.BaseType = X86AddressMode::FrameIndexBase;
1361     Result.Base.FrameIndex = IAM.Base.FrameIndex;
1362     break;
1363   default:
1364     assert(0 && "Unknown base type!");
1365     break;
1366   }
1367   Result.Scale = IAM.Scale;
1368   Result.Disp = IAM.Disp;
1369   Result.GV = IAM.GV;
1370   return Result;
1371 }
1372
1373 /// SelectAddress - Pattern match the maximal addressing mode for this node and
1374 /// emit all of the leaf registers.
1375 void ISel::SelectAddress(SDOperand N, X86AddressMode &AM) {
1376   X86ISelAddressMode IAM;
1377   MatchAddress(N, IAM);
1378   AM = SelectAddrExprs(IAM);
1379 }
1380
1381 /// MatchAddress - Add the specified node to the specified addressing mode,
1382 /// returning true if it cannot be done.  This just pattern matches for the
1383 /// addressing mode, it does not cause any code to be emitted.  For that, use
1384 /// SelectAddress.
1385 bool ISel::MatchAddress(SDOperand N, X86ISelAddressMode &AM) {
1386   switch (N.getOpcode()) {
1387   default: break;
1388   case ISD::FrameIndex:
1389     if (AM.BaseType == X86ISelAddressMode::RegBase && AM.Base.Reg.Val == 0) {
1390       AM.BaseType = X86ISelAddressMode::FrameIndexBase;
1391       AM.Base.FrameIndex = cast<FrameIndexSDNode>(N)->getIndex();
1392       return false;
1393     }
1394     break;
1395   case ISD::GlobalAddress:
1396     if (AM.GV == 0) {
1397       GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
1398       // For Darwin, external and weak symbols are indirect, so we want to load
1399       // the value at address GV, not the value of GV itself.  This means that
1400       // the GlobalAddress must be in the base or index register of the address,
1401       // not the GV offset field.
1402       if (Subtarget->getIndirectExternAndWeakGlobals() &&
1403           (GV->hasWeakLinkage() || GV->isExternal())) {
1404         break;
1405       } else {
1406         AM.GV = GV;
1407         return false;
1408       }
1409     }
1410     break;
1411   case ISD::Constant:
1412     AM.Disp += cast<ConstantSDNode>(N)->getValue();
1413     return false;
1414   case ISD::SHL:
1415     // We might have folded the load into this shift, so don't regen the value
1416     // if so.
1417     if (ExprMap.count(N)) break;
1418
1419     if (AM.IndexReg.Val == 0 && AM.Scale == 1)
1420       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.Val->getOperand(1))) {
1421         unsigned Val = CN->getValue();
1422         if (Val == 1 || Val == 2 || Val == 3) {
1423           AM.Scale = 1 << Val;
1424           SDOperand ShVal = N.Val->getOperand(0);
1425
1426           // Okay, we know that we have a scale by now.  However, if the scaled
1427           // value is an add of something and a constant, we can fold the
1428           // constant into the disp field here.
1429           if (ShVal.Val->getOpcode() == ISD::ADD && ShVal.hasOneUse() &&
1430               isa<ConstantSDNode>(ShVal.Val->getOperand(1))) {
1431             AM.IndexReg = ShVal.Val->getOperand(0);
1432             ConstantSDNode *AddVal =
1433               cast<ConstantSDNode>(ShVal.Val->getOperand(1));
1434             AM.Disp += AddVal->getValue() << Val;
1435           } else {
1436             AM.IndexReg = ShVal;
1437           }
1438           return false;
1439         }
1440       }
1441     break;
1442   case ISD::MUL:
1443     // We might have folded the load into this mul, so don't regen the value if
1444     // so.
1445     if (ExprMap.count(N)) break;
1446
1447     // X*[3,5,9] -> X+X*[2,4,8]
1448     if (AM.IndexReg.Val == 0 && AM.BaseType == X86ISelAddressMode::RegBase &&
1449         AM.Base.Reg.Val == 0)
1450       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.Val->getOperand(1)))
1451         if (CN->getValue() == 3 || CN->getValue() == 5 || CN->getValue() == 9) {
1452           AM.Scale = unsigned(CN->getValue())-1;
1453
1454           SDOperand MulVal = N.Val->getOperand(0);
1455           SDOperand Reg;
1456
1457           // Okay, we know that we have a scale by now.  However, if the scaled
1458           // value is an add of something and a constant, we can fold the
1459           // constant into the disp field here.
1460           if (MulVal.Val->getOpcode() == ISD::ADD && MulVal.hasOneUse() &&
1461               isa<ConstantSDNode>(MulVal.Val->getOperand(1))) {
1462             Reg = MulVal.Val->getOperand(0);
1463             ConstantSDNode *AddVal =
1464               cast<ConstantSDNode>(MulVal.Val->getOperand(1));
1465             AM.Disp += AddVal->getValue() * CN->getValue();
1466           } else {
1467             Reg = N.Val->getOperand(0);
1468           }
1469
1470           AM.IndexReg = AM.Base.Reg = Reg;
1471           return false;
1472         }
1473     break;
1474
1475   case ISD::ADD: {
1476     // We might have folded the load into this mul, so don't regen the value if
1477     // so.
1478     if (ExprMap.count(N)) break;
1479
1480     X86ISelAddressMode Backup = AM;
1481     if (!MatchAddress(N.Val->getOperand(0), AM) &&
1482         !MatchAddress(N.Val->getOperand(1), AM))
1483       return false;
1484     AM = Backup;
1485     if (!MatchAddress(N.Val->getOperand(1), AM) &&
1486         !MatchAddress(N.Val->getOperand(0), AM))
1487       return false;
1488     AM = Backup;
1489     break;
1490   }
1491   }
1492
1493   // Is the base register already occupied?
1494   if (AM.BaseType != X86ISelAddressMode::RegBase || AM.Base.Reg.Val) {
1495     // If so, check to see if the scale index register is set.
1496     if (AM.IndexReg.Val == 0) {
1497       AM.IndexReg = N;
1498       AM.Scale = 1;
1499       return false;
1500     }
1501
1502     // Otherwise, we cannot select it.
1503     return true;
1504   }
1505
1506   // Default, generate it as a register.
1507   AM.BaseType = X86ISelAddressMode::RegBase;
1508   AM.Base.Reg = N;
1509   return false;
1510 }
1511
1512 /// Emit2SetCCsAndLogical - Emit the following sequence of instructions,
1513 /// assuming that the temporary registers are in the 8-bit register class.
1514 ///
1515 ///  Tmp1 = setcc1
1516 ///  Tmp2 = setcc2
1517 ///  DestReg = logicalop Tmp1, Tmp2
1518 ///
1519 static void Emit2SetCCsAndLogical(MachineBasicBlock *BB, unsigned SetCC1,
1520                                   unsigned SetCC2, unsigned LogicalOp,
1521                                   unsigned DestReg) {
1522   SSARegMap *RegMap = BB->getParent()->getSSARegMap();
1523   unsigned Tmp1 = RegMap->createVirtualRegister(X86::R8RegisterClass);
1524   unsigned Tmp2 = RegMap->createVirtualRegister(X86::R8RegisterClass);
1525   BuildMI(BB, SetCC1, 0, Tmp1);
1526   BuildMI(BB, SetCC2, 0, Tmp2);
1527   BuildMI(BB, LogicalOp, 2, DestReg).addReg(Tmp1).addReg(Tmp2);
1528 }
1529
1530 /// EmitSetCC - Emit the code to set the specified 8-bit register to 1 if the
1531 /// condition codes match the specified SetCCOpcode.  Note that some conditions
1532 /// require multiple instructions to generate the correct value.
1533 static void EmitSetCC(MachineBasicBlock *BB, unsigned DestReg,
1534                       ISD::CondCode SetCCOpcode, bool isFP) {
1535   unsigned Opc;
1536   if (!isFP) {
1537     switch (SetCCOpcode) {
1538     default: assert(0 && "Illegal integer SetCC!");
1539     case ISD::SETEQ: Opc = X86::SETEr; break;
1540     case ISD::SETGT: Opc = X86::SETGr; break;
1541     case ISD::SETGE: Opc = X86::SETGEr; break;
1542     case ISD::SETLT: Opc = X86::SETLr; break;
1543     case ISD::SETLE: Opc = X86::SETLEr; break;
1544     case ISD::SETNE: Opc = X86::SETNEr; break;
1545     case ISD::SETULT: Opc = X86::SETBr; break;
1546     case ISD::SETUGT: Opc = X86::SETAr; break;
1547     case ISD::SETULE: Opc = X86::SETBEr; break;
1548     case ISD::SETUGE: Opc = X86::SETAEr; break;
1549     }
1550   } else {
1551     // On a floating point condition, the flags are set as follows:
1552     // ZF  PF  CF   op
1553     //  0 | 0 | 0 | X > Y
1554     //  0 | 0 | 1 | X < Y
1555     //  1 | 0 | 0 | X == Y
1556     //  1 | 1 | 1 | unordered
1557     //
1558     switch (SetCCOpcode) {
1559     default: assert(0 && "Invalid FP setcc!");
1560     case ISD::SETUEQ:
1561     case ISD::SETEQ:
1562       Opc = X86::SETEr;    // True if ZF = 1
1563       break;
1564     case ISD::SETOGT:
1565     case ISD::SETGT:
1566       Opc = X86::SETAr;    // True if CF = 0 and ZF = 0
1567       break;
1568     case ISD::SETOGE:
1569     case ISD::SETGE:
1570       Opc = X86::SETAEr;   // True if CF = 0
1571       break;
1572     case ISD::SETULT:
1573     case ISD::SETLT:
1574       Opc = X86::SETBr;    // True if CF = 1
1575       break;
1576     case ISD::SETULE:
1577     case ISD::SETLE:
1578       Opc = X86::SETBEr;   // True if CF = 1 or ZF = 1
1579       break;
1580     case ISD::SETONE:
1581     case ISD::SETNE:
1582       Opc = X86::SETNEr;   // True if ZF = 0
1583       break;
1584     case ISD::SETUO:
1585       Opc = X86::SETPr;    // True if PF = 1
1586       break;
1587     case ISD::SETO:
1588       Opc = X86::SETNPr;   // True if PF = 0
1589       break;
1590     case ISD::SETOEQ:      // !PF & ZF
1591       Emit2SetCCsAndLogical(BB, X86::SETNPr, X86::SETEr, X86::AND8rr, DestReg);
1592       return;
1593     case ISD::SETOLT:      // !PF & CF
1594       Emit2SetCCsAndLogical(BB, X86::SETNPr, X86::SETBr, X86::AND8rr, DestReg);
1595       return;
1596     case ISD::SETOLE:      // !PF & (CF || ZF)
1597       Emit2SetCCsAndLogical(BB, X86::SETNPr, X86::SETBEr, X86::AND8rr, DestReg);
1598       return;
1599     case ISD::SETUGT:      // PF | (!ZF & !CF)
1600       Emit2SetCCsAndLogical(BB, X86::SETPr, X86::SETAr, X86::OR8rr, DestReg);
1601       return;
1602     case ISD::SETUGE:      // PF | !CF
1603       Emit2SetCCsAndLogical(BB, X86::SETPr, X86::SETAEr, X86::OR8rr, DestReg);
1604       return;
1605     case ISD::SETUNE:      // PF | !ZF
1606       Emit2SetCCsAndLogical(BB, X86::SETPr, X86::SETNEr, X86::OR8rr, DestReg);
1607       return;
1608     }
1609   }
1610   BuildMI(BB, Opc, 0, DestReg);
1611 }
1612
1613
1614 /// EmitBranchCC - Emit code into BB that arranges for control to transfer to
1615 /// the Dest block if the Cond condition is true.  If we cannot fold this
1616 /// condition into the branch, return true.
1617 ///
1618 bool ISel::EmitBranchCC(MachineBasicBlock *Dest, SDOperand Chain,
1619                         SDOperand Cond) {
1620   // FIXME: Evaluate whether it would be good to emit code like (X < Y) | (A >
1621   // B) using two conditional branches instead of one condbr, two setcc's, and
1622   // an or.
1623   if ((Cond.getOpcode() == ISD::OR ||
1624        Cond.getOpcode() == ISD::AND) && Cond.Val->hasOneUse()) {
1625     // And and or set the flags for us, so there is no need to emit a TST of the
1626     // result.  It is only safe to do this if there is only a single use of the
1627     // AND/OR though, otherwise we don't know it will be emitted here.
1628     Select(Chain);
1629     SelectExpr(Cond);
1630     BuildMI(BB, X86::JNE, 1).addMBB(Dest);
1631     return false;
1632   }
1633
1634   // Codegen br not C -> JE.
1635   if (Cond.getOpcode() == ISD::XOR)
1636     if (ConstantSDNode *NC = dyn_cast<ConstantSDNode>(Cond.Val->getOperand(1)))
1637       if (NC->isAllOnesValue()) {
1638         unsigned CondR;
1639         if (getRegPressure(Chain) > getRegPressure(Cond)) {
1640           Select(Chain);
1641           CondR = SelectExpr(Cond.Val->getOperand(0));
1642         } else {
1643           CondR = SelectExpr(Cond.Val->getOperand(0));
1644           Select(Chain);
1645         }
1646         BuildMI(BB, X86::TEST8rr, 2).addReg(CondR).addReg(CondR);
1647         BuildMI(BB, X86::JE, 1).addMBB(Dest);
1648         return false;
1649       }
1650
1651   if (Cond.getOpcode() != ISD::SETCC)
1652     return true;                       // Can only handle simple setcc's so far.
1653   ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
1654
1655   unsigned Opc;
1656
1657   // Handle integer conditions first.
1658   if (MVT::isInteger(Cond.getOperand(0).getValueType())) {
1659     switch (CC) {
1660     default: assert(0 && "Illegal integer SetCC!");
1661     case ISD::SETEQ: Opc = X86::JE; break;
1662     case ISD::SETGT: Opc = X86::JG; break;
1663     case ISD::SETGE: Opc = X86::JGE; break;
1664     case ISD::SETLT: Opc = X86::JL; break;
1665     case ISD::SETLE: Opc = X86::JLE; break;
1666     case ISD::SETNE: Opc = X86::JNE; break;
1667     case ISD::SETULT: Opc = X86::JB; break;
1668     case ISD::SETUGT: Opc = X86::JA; break;
1669     case ISD::SETULE: Opc = X86::JBE; break;
1670     case ISD::SETUGE: Opc = X86::JAE; break;
1671     }
1672     Select(Chain);
1673     EmitCMP(Cond.getOperand(0), Cond.getOperand(1), Cond.hasOneUse());
1674     BuildMI(BB, Opc, 1).addMBB(Dest);
1675     return false;
1676   }
1677
1678   unsigned Opc2 = 0;  // Second branch if needed.
1679
1680   // On a floating point condition, the flags are set as follows:
1681   // ZF  PF  CF   op
1682   //  0 | 0 | 0 | X > Y
1683   //  0 | 0 | 1 | X < Y
1684   //  1 | 0 | 0 | X == Y
1685   //  1 | 1 | 1 | unordered
1686   //
1687   switch (CC) {
1688   default: assert(0 && "Invalid FP setcc!");
1689   case ISD::SETUEQ:
1690   case ISD::SETEQ:   Opc = X86::JE;  break;     // True if ZF = 1
1691   case ISD::SETOGT:
1692   case ISD::SETGT:   Opc = X86::JA;  break;     // True if CF = 0 and ZF = 0
1693   case ISD::SETOGE:
1694   case ISD::SETGE:   Opc = X86::JAE; break;     // True if CF = 0
1695   case ISD::SETULT:
1696   case ISD::SETLT:   Opc = X86::JB;  break;     // True if CF = 1
1697   case ISD::SETULE:
1698   case ISD::SETLE:   Opc = X86::JBE; break;     // True if CF = 1 or ZF = 1
1699   case ISD::SETONE:
1700   case ISD::SETNE:   Opc = X86::JNE; break;     // True if ZF = 0
1701   case ISD::SETUO:   Opc = X86::JP;  break;     // True if PF = 1
1702   case ISD::SETO:    Opc = X86::JNP; break;     // True if PF = 0
1703   case ISD::SETUGT:      // PF = 1 | (ZF = 0 & CF = 0)
1704     Opc = X86::JA;       // ZF = 0 & CF = 0
1705     Opc2 = X86::JP;      // PF = 1
1706     break;
1707   case ISD::SETUGE:      // PF = 1 | CF = 0
1708     Opc = X86::JAE;      // CF = 0
1709     Opc2 = X86::JP;      // PF = 1
1710     break;
1711   case ISD::SETUNE:      // PF = 1 | ZF = 0
1712     Opc = X86::JNE;      // ZF = 0
1713     Opc2 = X86::JP;      // PF = 1
1714     break;
1715   case ISD::SETOEQ:      // PF = 0 & ZF = 1
1716     //X86::JNP, X86::JE
1717     //X86::AND8rr
1718     return true;    // FIXME: Emit more efficient code for this branch.
1719   case ISD::SETOLT:      // PF = 0 & CF = 1
1720     //X86::JNP, X86::JB
1721     //X86::AND8rr
1722     return true;    // FIXME: Emit more efficient code for this branch.
1723   case ISD::SETOLE:      // PF = 0 & (CF = 1 || ZF = 1)
1724     //X86::JNP, X86::JBE
1725     //X86::AND8rr
1726     return true;    // FIXME: Emit more efficient code for this branch.
1727   }
1728
1729   Select(Chain);
1730   EmitCMP(Cond.getOperand(0), Cond.getOperand(1), Cond.hasOneUse());
1731   BuildMI(BB, Opc, 1).addMBB(Dest);
1732   if (Opc2)
1733     BuildMI(BB, Opc2, 1).addMBB(Dest);
1734   return false;
1735 }
1736
1737 /// EmitSelectCC - Emit code into BB that performs a select operation between
1738 /// the two registers RTrue and RFalse, generating a result into RDest.
1739 ///
1740 void ISel::EmitSelectCC(SDOperand Cond, SDOperand True, SDOperand False,
1741                         MVT::ValueType SVT, unsigned RDest) {
1742   unsigned RTrue, RFalse;
1743   enum Condition {
1744     EQ, NE, LT, LE, GT, GE, B, BE, A, AE, P, NP,
1745     NOT_SET
1746   } CondCode = NOT_SET;
1747
1748   static const unsigned CMOVTAB16[] = {
1749     X86::CMOVE16rr,  X86::CMOVNE16rr, X86::CMOVL16rr,  X86::CMOVLE16rr,
1750     X86::CMOVG16rr,  X86::CMOVGE16rr, X86::CMOVB16rr,  X86::CMOVBE16rr,
1751     X86::CMOVA16rr,  X86::CMOVAE16rr, X86::CMOVP16rr,  X86::CMOVNP16rr,
1752   };
1753   static const unsigned CMOVTAB32[] = {
1754     X86::CMOVE32rr,  X86::CMOVNE32rr, X86::CMOVL32rr,  X86::CMOVLE32rr,
1755     X86::CMOVG32rr,  X86::CMOVGE32rr, X86::CMOVB32rr,  X86::CMOVBE32rr,
1756     X86::CMOVA32rr,  X86::CMOVAE32rr, X86::CMOVP32rr,  X86::CMOVNP32rr,
1757   };
1758   static const unsigned CMOVTABFP[] = {
1759     X86::FCMOVE ,  X86::FCMOVNE, /*missing*/0, /*missing*/0,
1760     /*missing*/0,  /*missing*/0, X86::FCMOVB , X86::FCMOVBE,
1761     X86::FCMOVA ,  X86::FCMOVAE, X86::FCMOVP , X86::FCMOVNP
1762   };
1763   static const int SSE_CMOVTAB[] = {
1764     /*CMPEQ*/   0, /*CMPNEQ*/   4, /*missing*/  0, /*missing*/  0,
1765     /*missing*/ 0, /*missing*/  0, /*CMPLT*/    1, /*CMPLE*/    2,
1766     /*CMPNLE*/  6, /*CMPNLT*/   5, /*CMPUNORD*/ 3, /*CMPORD*/   7
1767   };
1768
1769   if (Cond.getOpcode() == ISD::SETCC) {
1770     ISD::CondCode CC = cast<CondCodeSDNode>(Cond.getOperand(2))->get();
1771     if (MVT::isInteger(Cond.getOperand(0).getValueType())) {
1772       switch (CC) {
1773       default: assert(0 && "Unknown integer comparison!");
1774       case ISD::SETEQ:  CondCode = EQ; break;
1775       case ISD::SETGT:  CondCode = GT; break;
1776       case ISD::SETGE:  CondCode = GE; break;
1777       case ISD::SETLT:  CondCode = LT; break;
1778       case ISD::SETLE:  CondCode = LE; break;
1779       case ISD::SETNE:  CondCode = NE; break;
1780       case ISD::SETULT: CondCode = B; break;
1781       case ISD::SETUGT: CondCode = A; break;
1782       case ISD::SETULE: CondCode = BE; break;
1783       case ISD::SETUGE: CondCode = AE; break;
1784       }
1785     } else {
1786       // On a floating point condition, the flags are set as follows:
1787       // ZF  PF  CF   op
1788       //  0 | 0 | 0 | X > Y
1789       //  0 | 0 | 1 | X < Y
1790       //  1 | 0 | 0 | X == Y
1791       //  1 | 1 | 1 | unordered
1792       //
1793       switch (CC) {
1794       default: assert(0 && "Unknown FP comparison!");
1795       case ISD::SETUEQ:
1796       case ISD::SETEQ:  CondCode = EQ; break;     // True if ZF = 1
1797       case ISD::SETOGT:
1798       case ISD::SETGT:  CondCode = A;  break;     // True if CF = 0 and ZF = 0
1799       case ISD::SETOGE:
1800       case ISD::SETGE:  CondCode = AE; break;     // True if CF = 0
1801       case ISD::SETULT:
1802       case ISD::SETLT:  CondCode = B;  break;     // True if CF = 1
1803       case ISD::SETULE:
1804       case ISD::SETLE:  CondCode = BE; break;     // True if CF = 1 or ZF = 1
1805       case ISD::SETONE:
1806       case ISD::SETNE:  CondCode = NE; break;     // True if ZF = 0
1807       case ISD::SETUO:  CondCode = P;  break;     // True if PF = 1
1808       case ISD::SETO:   CondCode = NP; break;     // True if PF = 0
1809       case ISD::SETUGT:      // PF = 1 | (ZF = 0 & CF = 0)
1810       case ISD::SETUGE:      // PF = 1 | CF = 0
1811       case ISD::SETUNE:      // PF = 1 | ZF = 0
1812       case ISD::SETOEQ:      // PF = 0 & ZF = 1
1813       case ISD::SETOLT:      // PF = 0 & CF = 1
1814       case ISD::SETOLE:      // PF = 0 & (CF = 1 || ZF = 1)
1815         // We cannot emit this comparison as a single cmov.
1816         break;
1817       }
1818     }
1819
1820
1821     // There's no SSE equivalent of FCMOVE.  For cases where we set a condition
1822     // code above and one of the results of the select is +0.0, then we can fake
1823     // it up through a clever AND with mask.  Otherwise, we will fall through to
1824     // the code below that will use a PHI node to select the right value.
1825     if (X86ScalarSSE && (SVT == MVT::f32 || SVT == MVT::f64)) {
1826       if (Cond.getOperand(0).getValueType() == SVT &&
1827           NOT_SET != CondCode) {
1828         ConstantFPSDNode *CT = dyn_cast<ConstantFPSDNode>(True);
1829         ConstantFPSDNode *CF = dyn_cast<ConstantFPSDNode>(False);
1830         bool TrueZero = CT && CT->isExactlyValue(0.0);
1831         bool FalseZero = CF && CF->isExactlyValue(0.0);
1832         if (TrueZero || FalseZero) {
1833           SDOperand LHS = Cond.getOperand(0);
1834           SDOperand RHS = Cond.getOperand(1);
1835
1836           // Select the two halves of the condition
1837           unsigned RLHS, RRHS;
1838           if (getRegPressure(LHS) > getRegPressure(RHS)) {
1839             RLHS = SelectExpr(LHS);
1840             RRHS = SelectExpr(RHS);
1841           } else {
1842             RRHS = SelectExpr(RHS);
1843             RLHS = SelectExpr(LHS);
1844           }
1845
1846           // Emit the comparison and generate a mask from it
1847           unsigned MaskReg = MakeReg(SVT);
1848           unsigned Opc = (SVT == MVT::f32) ? X86::CMPSSrr : X86::CMPSDrr;
1849           BuildMI(BB, Opc, 3, MaskReg).addReg(RLHS).addReg(RRHS)
1850             .addImm(SSE_CMOVTAB[CondCode]);
1851
1852           if (TrueZero) {
1853             RFalse = SelectExpr(False);
1854             Opc = (SVT == MVT::f32) ? X86::ANDNPSrr : X86::ANDNPDrr;
1855             BuildMI(BB, Opc, 2, RDest).addReg(MaskReg).addReg(RFalse);
1856           } else {
1857             RTrue = SelectExpr(True);
1858             Opc = (SVT == MVT::f32) ? X86::ANDPSrr : X86::ANDPDrr;
1859             BuildMI(BB, Opc, 2, RDest).addReg(MaskReg).addReg(RTrue);
1860           }
1861           return;
1862         }
1863       }
1864     }
1865   }
1866
1867   // Select the true and false values for use in both the SSE PHI case, and the
1868   // integer or x87 cmov cases below.
1869   if (getRegPressure(True) > getRegPressure(False)) {
1870     RTrue = SelectExpr(True);
1871     RFalse = SelectExpr(False);
1872   } else {
1873     RFalse = SelectExpr(False);
1874     RTrue = SelectExpr(True);
1875   }
1876
1877   // Since there's no SSE equivalent of FCMOVE, and we couldn't generate an
1878   // AND with mask, we'll have to do the normal RISC thing and generate a PHI
1879   // node to select between the true and false values.
1880   if (X86ScalarSSE && (SVT == MVT::f32 || SVT == MVT::f64)) {
1881     // FIXME: emit a direct compare and branch rather than setting a cond reg
1882     //        and testing it.
1883     unsigned CondReg = SelectExpr(Cond);
1884     BuildMI(BB, X86::TEST8rr, 2).addReg(CondReg).addReg(CondReg);
1885
1886     // Create an iterator with which to insert the MBB for copying the false
1887     // value and the MBB to hold the PHI instruction for this SetCC.
1888     MachineBasicBlock *thisMBB = BB;
1889     const BasicBlock *LLVM_BB = BB->getBasicBlock();
1890     ilist<MachineBasicBlock>::iterator It = BB;
1891     ++It;
1892
1893     //  thisMBB:
1894     //  ...
1895     //   TrueVal = ...
1896     //   cmpTY ccX, r1, r2
1897     //   bCC sinkMBB
1898     //   fallthrough --> copy0MBB
1899     MachineBasicBlock *copy0MBB = new MachineBasicBlock(LLVM_BB);
1900     MachineBasicBlock *sinkMBB = new MachineBasicBlock(LLVM_BB);
1901     BuildMI(BB, X86::JNE, 1).addMBB(sinkMBB);
1902     MachineFunction *F = BB->getParent();
1903     F->getBasicBlockList().insert(It, copy0MBB);
1904     F->getBasicBlockList().insert(It, sinkMBB);
1905     // Update machine-CFG edges
1906     BB->addSuccessor(copy0MBB);
1907     BB->addSuccessor(sinkMBB);
1908
1909     //  copy0MBB:
1910     //   %FalseValue = ...
1911     //   # fallthrough to sinkMBB
1912     BB = copy0MBB;
1913     // Update machine-CFG edges
1914     BB->addSuccessor(sinkMBB);
1915
1916     //  sinkMBB:
1917     //   %Result = phi [ %FalseValue, copy0MBB ], [ %TrueValue, thisMBB ]
1918     //  ...
1919     BB = sinkMBB;
1920     BuildMI(BB, X86::PHI, 4, RDest).addReg(RFalse)
1921       .addMBB(copy0MBB).addReg(RTrue).addMBB(thisMBB);
1922     return;
1923   }
1924
1925   unsigned Opc = 0;
1926   if (CondCode != NOT_SET) {
1927     switch (SVT) {
1928     default: assert(0 && "Cannot select this type!");
1929     case MVT::i16: Opc = CMOVTAB16[CondCode]; break;
1930     case MVT::i32: Opc = CMOVTAB32[CondCode]; break;
1931     case MVT::f64: Opc = CMOVTABFP[CondCode]; break;
1932     }
1933   }
1934
1935   // Finally, if we weren't able to fold this, just emit the condition and test
1936   // it.
1937   if (CondCode == NOT_SET || Opc == 0) {
1938     // Get the condition into the zero flag.
1939     unsigned CondReg = SelectExpr(Cond);
1940     BuildMI(BB, X86::TEST8rr, 2).addReg(CondReg).addReg(CondReg);
1941
1942     switch (SVT) {
1943     default: assert(0 && "Cannot select this type!");
1944     case MVT::i16: Opc = X86::CMOVE16rr; break;
1945     case MVT::i32: Opc = X86::CMOVE32rr; break;
1946     case MVT::f64: Opc = X86::FCMOVE; break;
1947     }
1948   } else {
1949     // FIXME: CMP R, 0 -> TEST R, R
1950     EmitCMP(Cond.getOperand(0), Cond.getOperand(1), Cond.Val->hasOneUse());
1951     std::swap(RTrue, RFalse);
1952   }
1953   BuildMI(BB, Opc, 2, RDest).addReg(RTrue).addReg(RFalse);
1954 }
1955
1956 void ISel::EmitCMP(SDOperand LHS, SDOperand RHS, bool HasOneUse) {
1957   unsigned Opc;
1958   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(RHS)) {
1959     Opc = 0;
1960     if (HasOneUse && isFoldableLoad(LHS, RHS)) {
1961       switch (RHS.getValueType()) {
1962       default: break;
1963       case MVT::i1:
1964       case MVT::i8:  Opc = X86::CMP8mi;  break;
1965       case MVT::i16: Opc = X86::CMP16mi; break;
1966       case MVT::i32: Opc = X86::CMP32mi; break;
1967       }
1968       if (Opc) {
1969         X86AddressMode AM;
1970         EmitFoldedLoad(LHS, AM);
1971         addFullAddress(BuildMI(BB, Opc, 5), AM).addImm(CN->getValue());
1972         return;
1973       }
1974     }
1975
1976     switch (RHS.getValueType()) {
1977     default: break;
1978     case MVT::i1:
1979     case MVT::i8:  Opc = X86::CMP8ri;  break;
1980     case MVT::i16: Opc = X86::CMP16ri; break;
1981     case MVT::i32: Opc = X86::CMP32ri; break;
1982     }
1983     if (Opc) {
1984       unsigned Tmp1 = SelectExpr(LHS);
1985       BuildMI(BB, Opc, 2).addReg(Tmp1).addImm(CN->getValue());
1986       return;
1987     }
1988   } else if (ConstantFPSDNode *CN = dyn_cast<ConstantFPSDNode>(RHS)) {
1989     if (!X86ScalarSSE && (CN->isExactlyValue(+0.0) ||
1990                           CN->isExactlyValue(-0.0))) {
1991       unsigned Reg = SelectExpr(LHS);
1992       BuildMI(BB, X86::FTST, 1).addReg(Reg);
1993       BuildMI(BB, X86::FNSTSW8r, 0);
1994       BuildMI(BB, X86::SAHF, 1);
1995       return;
1996     }
1997   }
1998
1999   Opc = 0;
2000   if (HasOneUse && isFoldableLoad(LHS, RHS)) {
2001     switch (RHS.getValueType()) {
2002     default: break;
2003     case MVT::i1:
2004     case MVT::i8:  Opc = X86::CMP8mr;  break;
2005     case MVT::i16: Opc = X86::CMP16mr; break;
2006     case MVT::i32: Opc = X86::CMP32mr; break;
2007     }
2008     if (Opc) {
2009       X86AddressMode AM;
2010       EmitFoldedLoad(LHS, AM);
2011       unsigned Reg = SelectExpr(RHS);
2012       addFullAddress(BuildMI(BB, Opc, 5), AM).addReg(Reg);
2013       return;
2014     }
2015   }
2016
2017   switch (LHS.getValueType()) {
2018   default: assert(0 && "Cannot compare this value!");
2019   case MVT::i1:
2020   case MVT::i8:  Opc = X86::CMP8rr;  break;
2021   case MVT::i16: Opc = X86::CMP16rr; break;
2022   case MVT::i32: Opc = X86::CMP32rr; break;
2023   case MVT::f32: Opc = X86::UCOMISSrr; break;
2024   case MVT::f64: Opc = X86ScalarSSE ? X86::UCOMISDrr : X86::FUCOMIr; break;
2025   }
2026   unsigned Tmp1, Tmp2;
2027   if (getRegPressure(LHS) > getRegPressure(RHS)) {
2028     Tmp1 = SelectExpr(LHS);
2029     Tmp2 = SelectExpr(RHS);
2030   } else {
2031     Tmp2 = SelectExpr(RHS);
2032     Tmp1 = SelectExpr(LHS);
2033   }
2034   BuildMI(BB, Opc, 2).addReg(Tmp1).addReg(Tmp2);
2035 }
2036
2037 /// isFoldableLoad - Return true if this is a load instruction that can safely
2038 /// be folded into an operation that uses it.
2039 bool ISel::isFoldableLoad(SDOperand Op, SDOperand OtherOp, bool FloatPromoteOk){
2040   if (Op.getOpcode() == ISD::LOAD) {
2041     // FIXME: currently can't fold constant pool indexes.
2042     if (isa<ConstantPoolSDNode>(Op.getOperand(1)))
2043       return false;
2044   } else if (FloatPromoteOk && Op.getOpcode() == ISD::EXTLOAD &&
2045              cast<VTSDNode>(Op.getOperand(3))->getVT() == MVT::f32) {
2046     // FIXME: currently can't fold constant pool indexes.
2047     if (isa<ConstantPoolSDNode>(Op.getOperand(1)))
2048       return false;
2049   } else {
2050     return false;
2051   }
2052
2053   // If this load has already been emitted, we clearly can't fold it.
2054   assert(Op.ResNo == 0 && "Not a use of the value of the load?");
2055   if (ExprMap.count(Op.getValue(1))) return false;
2056   assert(!ExprMap.count(Op.getValue(0)) && "Value in map but not token chain?");
2057   assert(!ExprMap.count(Op.getValue(1))&&"Token lowered but value not in map?");
2058
2059   // If there is not just one use of its value, we cannot fold.
2060   if (!Op.Val->hasNUsesOfValue(1, 0)) return false;
2061
2062   // Finally, we cannot fold the load into the operation if this would induce a
2063   // cycle into the resultant dag.  To check for this, see if OtherOp (the other
2064   // operand of the operation we are folding the load into) can possible use the
2065   // chain node defined by the load.
2066   if (OtherOp.Val && !Op.Val->hasNUsesOfValue(0, 1)) { // Has uses of chain?
2067     std::set<SDNode*> Visited;
2068     if (NodeTransitivelyUsesValue(OtherOp, Op.getValue(1), Visited))
2069       return false;
2070   }
2071   return true;
2072 }
2073
2074
2075 /// EmitFoldedLoad - Ensure that the arguments of the load are code generated,
2076 /// and compute the address being loaded into AM.
2077 void ISel::EmitFoldedLoad(SDOperand Op, X86AddressMode &AM) {
2078   SDOperand Chain   = Op.getOperand(0);
2079   SDOperand Address = Op.getOperand(1);
2080
2081   if (getRegPressure(Chain) > getRegPressure(Address)) {
2082     Select(Chain);
2083     SelectAddress(Address, AM);
2084   } else {
2085     SelectAddress(Address, AM);
2086     Select(Chain);
2087   }
2088
2089   // The chain for this load is now lowered.
2090   assert(ExprMap.count(SDOperand(Op.Val, 1)) == 0 &&
2091          "Load emitted more than once?");
2092   if (!ExprMap.insert(std::make_pair(Op.getValue(1), 1)).second)
2093     assert(0 && "Load emitted more than once!");
2094 }
2095
2096 // EmitOrOpOp - Pattern match the expression (Op1|Op2), where we know that op1
2097 // and op2 are i8/i16/i32 values with one use each (the or).  If we can form a
2098 // SHLD or SHRD, emit the instruction (generating the value into DestReg) and
2099 // return true.
2100 bool ISel::EmitOrOpOp(SDOperand Op1, SDOperand Op2, unsigned DestReg) {
2101   if (Op1.getOpcode() == ISD::SHL && Op2.getOpcode() == ISD::SRL) {
2102     // good!
2103   } else if (Op2.getOpcode() == ISD::SHL && Op1.getOpcode() == ISD::SRL) {
2104     std::swap(Op1, Op2);  // Op1 is the SHL now.
2105   } else {
2106     return false;  // No match
2107   }
2108
2109   SDOperand ShlVal = Op1.getOperand(0);
2110   SDOperand ShlAmt = Op1.getOperand(1);
2111   SDOperand ShrVal = Op2.getOperand(0);
2112   SDOperand ShrAmt = Op2.getOperand(1);
2113
2114   unsigned RegSize = MVT::getSizeInBits(Op1.getValueType());
2115
2116   // Find out if ShrAmt = 32-ShlAmt  or  ShlAmt = 32-ShrAmt.
2117   if (ShlAmt.getOpcode() == ISD::SUB && ShlAmt.getOperand(1) == ShrAmt)
2118     if (ConstantSDNode *SubCST = dyn_cast<ConstantSDNode>(ShlAmt.getOperand(0)))
2119       if (SubCST->getValue() == RegSize) {
2120         // (A >> ShrAmt) | (A << (32-ShrAmt)) ==> ROR A, ShrAmt
2121         // (A >> ShrAmt) | (B << (32-ShrAmt)) ==> SHRD A, B, ShrAmt
2122         if (ShrVal == ShlVal) {
2123           unsigned Reg, ShAmt;
2124           if (getRegPressure(ShrVal) > getRegPressure(ShrAmt)) {
2125             Reg = SelectExpr(ShrVal);
2126             ShAmt = SelectExpr(ShrAmt);
2127           } else {
2128             ShAmt = SelectExpr(ShrAmt);
2129             Reg = SelectExpr(ShrVal);
2130           }
2131           BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(ShAmt);
2132           unsigned Opc = RegSize == 8 ? X86::ROR8rCL :
2133                         (RegSize == 16 ? X86::ROR16rCL : X86::ROR32rCL);
2134           BuildMI(BB, Opc, 1, DestReg).addReg(Reg);
2135           return true;
2136         } else if (RegSize != 8) {
2137           unsigned AReg, BReg;
2138           if (getRegPressure(ShlVal) > getRegPressure(ShrVal)) {
2139             BReg = SelectExpr(ShlVal);
2140             AReg = SelectExpr(ShrVal);
2141           } else {
2142             AReg = SelectExpr(ShrVal);
2143             BReg = SelectExpr(ShlVal);
2144           }
2145           unsigned ShAmt = SelectExpr(ShrAmt);
2146           BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(ShAmt);
2147           unsigned Opc = RegSize == 16 ? X86::SHRD16rrCL : X86::SHRD32rrCL;
2148           BuildMI(BB, Opc, 2, DestReg).addReg(AReg).addReg(BReg);
2149           return true;
2150         }
2151       }
2152
2153   if (ShrAmt.getOpcode() == ISD::SUB && ShrAmt.getOperand(1) == ShlAmt)
2154     if (ConstantSDNode *SubCST = dyn_cast<ConstantSDNode>(ShrAmt.getOperand(0)))
2155       if (SubCST->getValue() == RegSize) {
2156         // (A << ShlAmt) | (A >> (32-ShlAmt)) ==> ROL A, ShrAmt
2157         // (A << ShlAmt) | (B >> (32-ShlAmt)) ==> SHLD A, B, ShrAmt
2158         if (ShrVal == ShlVal) {
2159           unsigned Reg, ShAmt;
2160           if (getRegPressure(ShrVal) > getRegPressure(ShlAmt)) {
2161             Reg = SelectExpr(ShrVal);
2162             ShAmt = SelectExpr(ShlAmt);
2163           } else {
2164             ShAmt = SelectExpr(ShlAmt);
2165             Reg = SelectExpr(ShrVal);
2166           }
2167           BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(ShAmt);
2168           unsigned Opc = RegSize == 8 ? X86::ROL8rCL :
2169                         (RegSize == 16 ? X86::ROL16rCL : X86::ROL32rCL);
2170           BuildMI(BB, Opc, 1, DestReg).addReg(Reg);
2171           return true;
2172         } else if (RegSize != 8) {
2173           unsigned AReg, BReg;
2174           if (getRegPressure(ShlVal) > getRegPressure(ShrVal)) {
2175             AReg = SelectExpr(ShlVal);
2176             BReg = SelectExpr(ShrVal);
2177           } else {
2178             BReg = SelectExpr(ShrVal);
2179             AReg = SelectExpr(ShlVal);
2180           }
2181           unsigned ShAmt = SelectExpr(ShlAmt);
2182           BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(ShAmt);
2183           unsigned Opc = RegSize == 16 ? X86::SHLD16rrCL : X86::SHLD32rrCL;
2184           BuildMI(BB, Opc, 2, DestReg).addReg(AReg).addReg(BReg);
2185           return true;
2186         }
2187       }
2188
2189   if (ConstantSDNode *ShrCst = dyn_cast<ConstantSDNode>(ShrAmt))
2190     if (ConstantSDNode *ShlCst = dyn_cast<ConstantSDNode>(ShlAmt))
2191       if (ShrCst->getValue() < RegSize && ShlCst->getValue() < RegSize)
2192         if (ShrCst->getValue() == RegSize-ShlCst->getValue()) {
2193           // (A >> 5) | (A << 27) --> ROR A, 5
2194           // (A >> 5) | (B << 27) --> SHRD A, B, 5
2195           if (ShrVal == ShlVal) {
2196             unsigned Reg = SelectExpr(ShrVal);
2197             unsigned Opc = RegSize == 8 ? X86::ROR8ri :
2198               (RegSize == 16 ? X86::ROR16ri : X86::ROR32ri);
2199             BuildMI(BB, Opc, 2, DestReg).addReg(Reg).addImm(ShrCst->getValue());
2200             return true;
2201           } else if (RegSize != 8) {
2202             unsigned AReg, BReg;
2203             if (getRegPressure(ShlVal) > getRegPressure(ShrVal)) {
2204               BReg = SelectExpr(ShlVal);
2205               AReg = SelectExpr(ShrVal);
2206             } else {
2207               AReg = SelectExpr(ShrVal);
2208               BReg = SelectExpr(ShlVal);
2209             }
2210             unsigned Opc = RegSize == 16 ? X86::SHRD16rri8 : X86::SHRD32rri8;
2211             BuildMI(BB, Opc, 3, DestReg).addReg(AReg).addReg(BReg)
2212               .addImm(ShrCst->getValue());
2213             return true;
2214           }
2215         }
2216
2217   return false;
2218 }
2219
2220 unsigned ISel::SelectExpr(SDOperand N) {
2221   unsigned Result;
2222   unsigned Tmp1 = 0, Tmp2 = 0, Tmp3 = 0, Opc = 0;
2223   SDNode *Node = N.Val;
2224   SDOperand Op0, Op1;
2225
2226   if (Node->getOpcode() == ISD::CopyFromReg) {
2227     unsigned Reg = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
2228     // Just use the specified register as our input if we can.
2229     if (MRegisterInfo::isVirtualRegister(Reg) || Reg == X86::ESP)
2230       return Reg;
2231   }
2232
2233   unsigned &Reg = ExprMap[N];
2234   if (Reg) return Reg;
2235
2236   switch (N.getOpcode()) {
2237   default:
2238     Reg = Result = (N.getValueType() != MVT::Other) ?
2239                             MakeReg(N.getValueType()) : 1;
2240     break;
2241   case X86ISD::TAILCALL:
2242   case X86ISD::CALL:
2243     // If this is a call instruction, make sure to prepare ALL of the result
2244     // values as well as the chain.
2245     ExprMap[N.getValue(0)] = 1;
2246     if (Node->getNumValues() > 1) {
2247       Result = MakeReg(Node->getValueType(1));
2248       ExprMap[N.getValue(1)] = Result;
2249       for (unsigned i = 2, e = Node->getNumValues(); i != e; ++i)
2250         ExprMap[N.getValue(i)] = MakeReg(Node->getValueType(i));
2251     } else {
2252       Result = 1;
2253     }
2254     break;
2255   case ISD::ADD_PARTS:
2256   case ISD::SUB_PARTS:
2257   case ISD::SHL_PARTS:
2258   case ISD::SRL_PARTS:
2259   case ISD::SRA_PARTS:
2260     Result = MakeReg(Node->getValueType(0));
2261     ExprMap[N.getValue(0)] = Result;
2262     for (unsigned i = 1, e = N.Val->getNumValues(); i != e; ++i)
2263       ExprMap[N.getValue(i)] = MakeReg(Node->getValueType(i));
2264     break;
2265   }
2266
2267   switch (N.getOpcode()) {
2268   default:
2269     Node->dump();
2270     assert(0 && "Node not handled!\n");
2271   case ISD::FP_EXTEND:
2272     assert(X86ScalarSSE && "Scalar SSE FP must be enabled to use f32");
2273     Tmp1 = SelectExpr(N.getOperand(0));
2274     BuildMI(BB, X86::CVTSS2SDrr, 1, Result).addReg(Tmp1);
2275     return Result;
2276   case ISD::FP_ROUND:
2277     assert(X86ScalarSSE && "Scalar SSE FP must be enabled to use f32");
2278     Tmp1 = SelectExpr(N.getOperand(0));
2279     BuildMI(BB, X86::CVTSD2SSrr, 1, Result).addReg(Tmp1);
2280     return Result;
2281   case ISD::CopyFromReg:
2282     Select(N.getOperand(0));
2283     if (Result == 1) {
2284       Reg = Result = ExprMap[N.getValue(0)] =
2285         MakeReg(N.getValue(0).getValueType());
2286     }
2287     Tmp1 = cast<RegisterSDNode>(Node->getOperand(1))->getReg();
2288     switch (Node->getValueType(0)) {
2289     default: assert(0 && "Cannot CopyFromReg this!");
2290     case MVT::i1:
2291     case MVT::i8:
2292       BuildMI(BB, X86::MOV8rr, 1, Result).addReg(Tmp1);
2293       return Result;
2294     case MVT::i16:
2295       BuildMI(BB, X86::MOV16rr, 1, Result).addReg(Tmp1);
2296       return Result;
2297     case MVT::i32:
2298       BuildMI(BB, X86::MOV32rr, 1, Result).addReg(Tmp1);
2299       return Result;
2300     }
2301
2302   case ISD::FrameIndex:
2303     Tmp1 = cast<FrameIndexSDNode>(N)->getIndex();
2304     addFrameReference(BuildMI(BB, X86::LEA32r, 4, Result), (int)Tmp1);
2305     return Result;
2306   case ISD::ConstantPool:
2307     Tmp1 = BB->getParent()->getConstantPool()->
2308          getConstantPoolIndex(cast<ConstantPoolSDNode>(N)->get());
2309     addConstantPoolReference(BuildMI(BB, X86::LEA32r, 4, Result), Tmp1);
2310     return Result;
2311   case ISD::ConstantFP:
2312     if (X86ScalarSSE) {
2313       assert(cast<ConstantFPSDNode>(N)->isExactlyValue(+0.0) &&
2314              "SSE only supports +0.0");
2315       Opc = (N.getValueType() == MVT::f32) ? X86::FLD0SS : X86::FLD0SD;
2316       BuildMI(BB, Opc, 0, Result);
2317       return Result;
2318     }
2319     ContainsFPCode = true;
2320     Tmp1 = Result;   // Intermediate Register
2321     if (cast<ConstantFPSDNode>(N)->getValue() < 0.0 ||
2322         cast<ConstantFPSDNode>(N)->isExactlyValue(-0.0))
2323       Tmp1 = MakeReg(MVT::f64);
2324
2325     if (cast<ConstantFPSDNode>(N)->isExactlyValue(+0.0) ||
2326         cast<ConstantFPSDNode>(N)->isExactlyValue(-0.0))
2327       BuildMI(BB, X86::FLD0, 0, Tmp1);
2328     else if (cast<ConstantFPSDNode>(N)->isExactlyValue(+1.0) ||
2329              cast<ConstantFPSDNode>(N)->isExactlyValue(-1.0))
2330       BuildMI(BB, X86::FLD1, 0, Tmp1);
2331     else
2332       assert(0 && "Unexpected constant!");
2333     if (Tmp1 != Result)
2334       BuildMI(BB, X86::FCHS, 1, Result).addReg(Tmp1);
2335     return Result;
2336   case ISD::Constant:
2337     switch (N.getValueType()) {
2338     default: assert(0 && "Cannot use constants of this type!");
2339     case MVT::i1:
2340     case MVT::i8:  Opc = X86::MOV8ri;  break;
2341     case MVT::i16: Opc = X86::MOV16ri; break;
2342     case MVT::i32: Opc = X86::MOV32ri; break;
2343     }
2344     BuildMI(BB, Opc, 1,Result).addImm(cast<ConstantSDNode>(N)->getValue());
2345     return Result;
2346   case ISD::UNDEF:
2347     if (Node->getValueType(0) == MVT::f64) {
2348       // FIXME: SHOULD TEACH STACKIFIER ABOUT UNDEF VALUES!
2349       BuildMI(BB, X86::FLD0, 0, Result);
2350     } else {
2351       BuildMI(BB, X86::IMPLICIT_DEF, 0, Result);
2352     }
2353     return Result;
2354   case ISD::GlobalAddress: {
2355     GlobalValue *GV = cast<GlobalAddressSDNode>(N)->getGlobal();
2356     // For Darwin, external and weak symbols are indirect, so we want to load
2357     // the value at address GV, not the value of GV itself.
2358     if (Subtarget->getIndirectExternAndWeakGlobals() &&
2359         (GV->hasWeakLinkage() || GV->isExternal())) {
2360       BuildMI(BB, X86::MOV32rm, 4, Result).addReg(0).addZImm(1).addReg(0)
2361         .addGlobalAddress(GV, false, 0);
2362     } else {
2363       BuildMI(BB, X86::MOV32ri, 1, Result).addGlobalAddress(GV);
2364     }
2365     return Result;
2366   }
2367   case ISD::ExternalSymbol: {
2368     const char *Sym = cast<ExternalSymbolSDNode>(N)->getSymbol();
2369     BuildMI(BB, X86::MOV32ri, 1, Result).addExternalSymbol(Sym);
2370     return Result;
2371   }
2372   case ISD::ANY_EXTEND:   // treat any extend like zext
2373   case ISD::ZERO_EXTEND: {
2374     int DestIs16 = N.getValueType() == MVT::i16;
2375     int SrcIs16  = N.getOperand(0).getValueType() == MVT::i16;
2376
2377     // FIXME: This hack is here for zero extension casts from bool to i8.  This
2378     // would not be needed if bools were promoted by Legalize.
2379     if (N.getValueType() == MVT::i8) {
2380       Tmp1 = SelectExpr(N.getOperand(0));
2381       BuildMI(BB, X86::MOV8rr, 1, Result).addReg(Tmp1);
2382       return Result;
2383     }
2384
2385     if (isFoldableLoad(N.getOperand(0), SDOperand())) {
2386       static const unsigned Opc[3] = {
2387         X86::MOVZX32rm8, X86::MOVZX32rm16, X86::MOVZX16rm8
2388       };
2389
2390       X86AddressMode AM;
2391       EmitFoldedLoad(N.getOperand(0), AM);
2392       addFullAddress(BuildMI(BB, Opc[SrcIs16+DestIs16*2], 4, Result), AM);
2393
2394       return Result;
2395     }
2396
2397     static const unsigned Opc[3] = {
2398       X86::MOVZX32rr8, X86::MOVZX32rr16, X86::MOVZX16rr8
2399     };
2400     Tmp1 = SelectExpr(N.getOperand(0));
2401     BuildMI(BB, Opc[SrcIs16+DestIs16*2], 1, Result).addReg(Tmp1);
2402     return Result;
2403   }
2404   case ISD::SIGN_EXTEND: {
2405     int DestIs16 = N.getValueType() == MVT::i16;
2406     int SrcIs16  = N.getOperand(0).getValueType() == MVT::i16;
2407
2408     // FIXME: Legalize should promote bools to i8!
2409     assert(N.getOperand(0).getValueType() != MVT::i1 &&
2410            "Sign extend from bool not implemented!");
2411
2412     if (isFoldableLoad(N.getOperand(0), SDOperand())) {
2413       static const unsigned Opc[3] = {
2414         X86::MOVSX32rm8, X86::MOVSX32rm16, X86::MOVSX16rm8
2415       };
2416
2417       X86AddressMode AM;
2418       EmitFoldedLoad(N.getOperand(0), AM);
2419       addFullAddress(BuildMI(BB, Opc[SrcIs16+DestIs16*2], 4, Result), AM);
2420       return Result;
2421     }
2422
2423     static const unsigned Opc[3] = {
2424       X86::MOVSX32rr8, X86::MOVSX32rr16, X86::MOVSX16rr8
2425     };
2426     Tmp1 = SelectExpr(N.getOperand(0));
2427     BuildMI(BB, Opc[SrcIs16+DestIs16*2], 1, Result).addReg(Tmp1);
2428     return Result;
2429   }
2430   case ISD::TRUNCATE:
2431     // Fold TRUNCATE (LOAD P) into a smaller load from P.
2432     // FIXME: This should be performed by the DAGCombiner.
2433     if (isFoldableLoad(N.getOperand(0), SDOperand())) {
2434       switch (N.getValueType()) {
2435       default: assert(0 && "Unknown truncate!");
2436       case MVT::i1:
2437       case MVT::i8:  Opc = X86::MOV8rm;  break;
2438       case MVT::i16: Opc = X86::MOV16rm; break;
2439       }
2440       X86AddressMode AM;
2441       EmitFoldedLoad(N.getOperand(0), AM);
2442       addFullAddress(BuildMI(BB, Opc, 4, Result), AM);
2443       return Result;
2444     }
2445
2446     // Handle cast of LARGER int to SMALLER int using a move to EAX followed by
2447     // a move out of AX or AL.
2448     switch (N.getOperand(0).getValueType()) {
2449     default: assert(0 && "Unknown truncate!");
2450     case MVT::i8:  Tmp2 = X86::AL;  Opc = X86::MOV8rr;  break;
2451     case MVT::i16: Tmp2 = X86::AX;  Opc = X86::MOV16rr; break;
2452     case MVT::i32: Tmp2 = X86::EAX; Opc = X86::MOV32rr; break;
2453     }
2454     Tmp1 = SelectExpr(N.getOperand(0));
2455     BuildMI(BB, Opc, 1, Tmp2).addReg(Tmp1);
2456
2457     switch (N.getValueType()) {
2458     default: assert(0 && "Unknown truncate!");
2459     case MVT::i1:
2460     case MVT::i8:  Tmp2 = X86::AL;  Opc = X86::MOV8rr;  break;
2461     case MVT::i16: Tmp2 = X86::AX;  Opc = X86::MOV16rr; break;
2462     }
2463     BuildMI(BB, Opc, 1, Result).addReg(Tmp2);
2464     return Result;
2465
2466   case ISD::SINT_TO_FP: {
2467     Tmp1 = SelectExpr(N.getOperand(0));  // Get the operand register
2468     unsigned PromoteOpcode = 0;
2469
2470     // We can handle any sint to fp with the direct sse conversion instructions.
2471     if (X86ScalarSSE) {
2472       Opc = (N.getValueType() == MVT::f64) ? X86::CVTSI2SDrr : X86::CVTSI2SSrr;
2473       BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
2474       return Result;
2475     }
2476
2477     ContainsFPCode = true;
2478
2479     // Spill the integer to memory and reload it from there.
2480     MVT::ValueType SrcTy = N.getOperand(0).getValueType();
2481     unsigned Size = MVT::getSizeInBits(SrcTy)/8;
2482     MachineFunction *F = BB->getParent();
2483     int FrameIdx = F->getFrameInfo()->CreateStackObject(Size, Size);
2484
2485     switch (SrcTy) {
2486     case MVT::i32:
2487       addFrameReference(BuildMI(BB, X86::MOV32mr, 5), FrameIdx).addReg(Tmp1);
2488       addFrameReference(BuildMI(BB, X86::FILD32m, 5, Result), FrameIdx);
2489       break;
2490     case MVT::i16:
2491       addFrameReference(BuildMI(BB, X86::MOV16mr, 5), FrameIdx).addReg(Tmp1);
2492       addFrameReference(BuildMI(BB, X86::FILD16m, 5, Result), FrameIdx);
2493       break;
2494     default: break; // No promotion required.
2495     }
2496     return Result;
2497   }
2498   case ISD::FP_TO_SINT:
2499     Tmp1 = SelectExpr(N.getOperand(0));  // Get the operand register
2500
2501     // If the target supports SSE2 and is performing FP operations in SSE regs
2502     // instead of the FP stack, then we can use the efficient CVTSS2SI and
2503     // CVTSD2SI instructions.
2504     assert(X86ScalarSSE);
2505     if (MVT::f32 == N.getOperand(0).getValueType()) {
2506       BuildMI(BB, X86::CVTTSS2SIrr, 1, Result).addReg(Tmp1);
2507     } else if (MVT::f64 == N.getOperand(0).getValueType()) {
2508       BuildMI(BB, X86::CVTTSD2SIrr, 1, Result).addReg(Tmp1);
2509     } else {
2510       assert(0 && "Not an f32 or f64?");
2511       abort();
2512     }
2513     return Result;
2514
2515   case ISD::FADD:
2516   case ISD::ADD:
2517     Op0 = N.getOperand(0);
2518     Op1 = N.getOperand(1);
2519
2520     if (isFoldableLoad(Op0, Op1, true)) {
2521       std::swap(Op0, Op1);
2522       goto FoldAdd;
2523     }
2524
2525     if (isFoldableLoad(Op1, Op0, true)) {
2526     FoldAdd:
2527       switch (N.getValueType()) {
2528       default: assert(0 && "Cannot add this type!");
2529       case MVT::i1:
2530       case MVT::i8:  Opc = X86::ADD8rm;  break;
2531       case MVT::i16: Opc = X86::ADD16rm; break;
2532       case MVT::i32: Opc = X86::ADD32rm; break;
2533       case MVT::f32: Opc = X86::ADDSSrm; break;
2534       case MVT::f64:
2535         // For F64, handle promoted load operations (from F32) as well!
2536         if (X86ScalarSSE) {
2537           assert(Op1.getOpcode() == ISD::LOAD && "SSE load not promoted");
2538           Opc = X86::ADDSDrm;
2539         } else {
2540           Opc = Op1.getOpcode() == ISD::LOAD ? X86::FADD64m : X86::FADD32m;
2541         }
2542         break;
2543       }
2544       X86AddressMode AM;
2545       EmitFoldedLoad(Op1, AM);
2546       Tmp1 = SelectExpr(Op0);
2547       addFullAddress(BuildMI(BB, Opc, 5, Result).addReg(Tmp1), AM);
2548       return Result;
2549     }
2550
2551     // See if we can codegen this as an LEA to fold operations together.
2552     if (N.getValueType() == MVT::i32) {
2553       ExprMap.erase(N);
2554       X86ISelAddressMode AM;
2555       MatchAddress(N, AM);
2556       ExprMap[N] = Result;
2557
2558       // If this is not just an add, emit the LEA.  For a simple add (like
2559       // reg+reg or reg+imm), we just emit an add.  It might be a good idea to
2560       // leave this as LEA, then peephole it to 'ADD' after two address elim
2561       // happens.
2562       if (AM.Scale != 1 || AM.BaseType == X86ISelAddressMode::FrameIndexBase||
2563           AM.GV || (AM.Base.Reg.Val && AM.IndexReg.Val && AM.Disp)) {
2564         X86AddressMode XAM = SelectAddrExprs(AM);
2565         addFullAddress(BuildMI(BB, X86::LEA32r, 4, Result), XAM);
2566         return Result;
2567       }
2568     }
2569
2570     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1)) {
2571       Opc = 0;
2572       if (CN->getValue() == 1) {   // add X, 1 -> inc X
2573         switch (N.getValueType()) {
2574         default: assert(0 && "Cannot integer add this type!");
2575         case MVT::i8:  Opc = X86::INC8r; break;
2576         case MVT::i16: Opc = X86::INC16r; break;
2577         case MVT::i32: Opc = X86::INC32r; break;
2578         }
2579       } else if (CN->isAllOnesValue()) { // add X, -1 -> dec X
2580         switch (N.getValueType()) {
2581         default: assert(0 && "Cannot integer add this type!");
2582         case MVT::i8:  Opc = X86::DEC8r; break;
2583         case MVT::i16: Opc = X86::DEC16r; break;
2584         case MVT::i32: Opc = X86::DEC32r; break;
2585         }
2586       }
2587
2588       if (Opc) {
2589         Tmp1 = SelectExpr(Op0);
2590         BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
2591         return Result;
2592       }
2593
2594       switch (N.getValueType()) {
2595       default: assert(0 && "Cannot add this type!");
2596       case MVT::i8:  Opc = X86::ADD8ri; break;
2597       case MVT::i16: Opc = X86::ADD16ri; break;
2598       case MVT::i32: Opc = X86::ADD32ri; break;
2599       }
2600       if (Opc) {
2601         Tmp1 = SelectExpr(Op0);
2602         BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addImm(CN->getValue());
2603         return Result;
2604       }
2605     }
2606
2607     switch (N.getValueType()) {
2608     default: assert(0 && "Cannot add this type!");
2609     case MVT::i8:  Opc = X86::ADD8rr; break;
2610     case MVT::i16: Opc = X86::ADD16rr; break;
2611     case MVT::i32: Opc = X86::ADD32rr; break;
2612     case MVT::f32: Opc = X86::ADDSSrr; break;
2613     case MVT::f64: Opc = X86ScalarSSE ? X86::ADDSDrr : X86::FpADD; break;
2614     }
2615
2616     if (getRegPressure(Op0) > getRegPressure(Op1)) {
2617       Tmp1 = SelectExpr(Op0);
2618       Tmp2 = SelectExpr(Op1);
2619     } else {
2620       Tmp2 = SelectExpr(Op1);
2621       Tmp1 = SelectExpr(Op0);
2622     }
2623
2624     BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addReg(Tmp2);
2625     return Result;
2626
2627   case ISD::FSQRT:
2628     Tmp1 = SelectExpr(Node->getOperand(0));
2629     if (X86ScalarSSE) {
2630       Opc = (N.getValueType() == MVT::f32) ? X86::SQRTSSrr : X86::SQRTSDrr;
2631       BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
2632     } else {
2633       BuildMI(BB, X86::FSQRT, 1, Result).addReg(Tmp1);
2634     }
2635     return Result;
2636
2637   // FIXME:
2638   // Once we can spill 16 byte constants into the constant pool, we can
2639   // implement SSE equivalents of FABS and FCHS.
2640   case ISD::FABS:
2641   case ISD::FNEG:
2642   case ISD::FSIN:
2643   case ISD::FCOS:
2644     assert(N.getValueType()==MVT::f64 && "Illegal type for this operation");
2645     Tmp1 = SelectExpr(Node->getOperand(0));
2646     switch (N.getOpcode()) {
2647     default: assert(0 && "Unreachable!");
2648     case ISD::FABS: BuildMI(BB, X86::FABS, 1, Result).addReg(Tmp1); break;
2649     case ISD::FNEG: BuildMI(BB, X86::FCHS, 1, Result).addReg(Tmp1); break;
2650     case ISD::FSIN: BuildMI(BB, X86::FSIN, 1, Result).addReg(Tmp1); break;
2651     case ISD::FCOS: BuildMI(BB, X86::FCOS, 1, Result).addReg(Tmp1); break;
2652     }
2653     return Result;
2654
2655   case ISD::MULHU:
2656     switch (N.getValueType()) {
2657     default: assert(0 && "Unsupported VT!");
2658     case MVT::i8:  Tmp2 = X86::MUL8r;  break;
2659     case MVT::i16: Tmp2 = X86::MUL16r;  break;
2660     case MVT::i32: Tmp2 = X86::MUL32r;  break;
2661     }
2662     // FALL THROUGH
2663   case ISD::MULHS: {
2664     unsigned MovOpc, LowReg, HiReg;
2665     switch (N.getValueType()) {
2666     default: assert(0 && "Unsupported VT!");
2667     case MVT::i8:
2668       MovOpc = X86::MOV8rr;
2669       LowReg = X86::AL;
2670       HiReg = X86::AH;
2671       Opc = X86::IMUL8r;
2672       break;
2673     case MVT::i16:
2674       MovOpc = X86::MOV16rr;
2675       LowReg = X86::AX;
2676       HiReg = X86::DX;
2677       Opc = X86::IMUL16r;
2678       break;
2679     case MVT::i32:
2680       MovOpc = X86::MOV32rr;
2681       LowReg = X86::EAX;
2682       HiReg = X86::EDX;
2683       Opc = X86::IMUL32r;
2684       break;
2685     }
2686     if (Node->getOpcode() != ISD::MULHS)
2687       Opc = Tmp2;  // Get the MULHU opcode.
2688
2689     Op0 = Node->getOperand(0);
2690     Op1 = Node->getOperand(1);
2691     if (getRegPressure(Op0) > getRegPressure(Op1)) {
2692       Tmp1 = SelectExpr(Op0);
2693       Tmp2 = SelectExpr(Op1);
2694     } else {
2695       Tmp2 = SelectExpr(Op1);
2696       Tmp1 = SelectExpr(Op0);
2697     }
2698
2699     // FIXME: Implement folding of loads into the memory operands here!
2700     BuildMI(BB, MovOpc, 1, LowReg).addReg(Tmp1);
2701     BuildMI(BB, Opc, 1).addReg(Tmp2);
2702     BuildMI(BB, MovOpc, 1, Result).addReg(HiReg);
2703     return Result;
2704   }
2705
2706   case ISD::FSUB:
2707   case ISD::FMUL:
2708   case ISD::SUB:
2709   case ISD::MUL:
2710   case ISD::AND:
2711   case ISD::OR:
2712   case ISD::XOR: {
2713     static const unsigned SUBTab[] = {
2714       X86::SUB8ri, X86::SUB16ri, X86::SUB32ri, 0, 0,
2715       X86::SUB8rm, X86::SUB16rm, X86::SUB32rm, X86::FSUB32m, X86::FSUB64m,
2716       X86::SUB8rr, X86::SUB16rr, X86::SUB32rr, X86::FpSUB  , X86::FpSUB,
2717     };
2718     static const unsigned SSE_SUBTab[] = {
2719       X86::SUB8ri, X86::SUB16ri, X86::SUB32ri, 0, 0,
2720       X86::SUB8rm, X86::SUB16rm, X86::SUB32rm, X86::SUBSSrm, X86::SUBSDrm,
2721       X86::SUB8rr, X86::SUB16rr, X86::SUB32rr, X86::SUBSSrr, X86::SUBSDrr,
2722     };
2723     static const unsigned MULTab[] = {
2724       0, X86::IMUL16rri, X86::IMUL32rri, 0, 0,
2725       0, X86::IMUL16rm , X86::IMUL32rm, X86::FMUL32m, X86::FMUL64m,
2726       0, X86::IMUL16rr , X86::IMUL32rr, X86::FpMUL  , X86::FpMUL,
2727     };
2728     static const unsigned SSE_MULTab[] = {
2729       0, X86::IMUL16rri, X86::IMUL32rri, 0, 0,
2730       0, X86::IMUL16rm , X86::IMUL32rm, X86::MULSSrm, X86::MULSDrm,
2731       0, X86::IMUL16rr , X86::IMUL32rr, X86::MULSSrr, X86::MULSDrr,
2732     };
2733     static const unsigned ANDTab[] = {
2734       X86::AND8ri, X86::AND16ri, X86::AND32ri, 0, 0,
2735       X86::AND8rm, X86::AND16rm, X86::AND32rm, 0, 0,
2736       X86::AND8rr, X86::AND16rr, X86::AND32rr, 0, 0,
2737     };
2738     static const unsigned ORTab[] = {
2739       X86::OR8ri, X86::OR16ri, X86::OR32ri, 0, 0,
2740       X86::OR8rm, X86::OR16rm, X86::OR32rm, 0, 0,
2741       X86::OR8rr, X86::OR16rr, X86::OR32rr, 0, 0,
2742     };
2743     static const unsigned XORTab[] = {
2744       X86::XOR8ri, X86::XOR16ri, X86::XOR32ri, 0, 0,
2745       X86::XOR8rm, X86::XOR16rm, X86::XOR32rm, 0, 0,
2746       X86::XOR8rr, X86::XOR16rr, X86::XOR32rr, 0, 0,
2747     };
2748
2749     Op0 = Node->getOperand(0);
2750     Op1 = Node->getOperand(1);
2751
2752     if (Node->getOpcode() == ISD::OR && Op0.hasOneUse() && Op1.hasOneUse())
2753       if (EmitOrOpOp(Op0, Op1, Result)) // Match SHLD, SHRD, and rotates.
2754         return Result;
2755
2756     if (Node->getOpcode() == ISD::SUB)
2757       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(0)))
2758         if (CN->isNullValue()) {   // 0 - N -> neg N
2759           switch (N.getValueType()) {
2760           default: assert(0 && "Cannot sub this type!");
2761           case MVT::i1:
2762           case MVT::i8:  Opc = X86::NEG8r;  break;
2763           case MVT::i16: Opc = X86::NEG16r; break;
2764           case MVT::i32: Opc = X86::NEG32r; break;
2765           }
2766           Tmp1 = SelectExpr(N.getOperand(1));
2767           BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
2768           return Result;
2769         }
2770
2771     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1)) {
2772       if (CN->isAllOnesValue() && Node->getOpcode() == ISD::XOR) {
2773         Opc = 0;
2774         switch (N.getValueType()) {
2775         default: assert(0 && "Cannot add this type!");
2776         case MVT::i1:  break;  // Not supported, don't invert upper bits!
2777         case MVT::i8:  Opc = X86::NOT8r;  break;
2778         case MVT::i16: Opc = X86::NOT16r; break;
2779         case MVT::i32: Opc = X86::NOT32r; break;
2780         }
2781         if (Opc) {
2782           Tmp1 = SelectExpr(Op0);
2783           BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
2784           return Result;
2785         }
2786       }
2787
2788       // Fold common multiplies into LEA instructions.
2789       if (Node->getOpcode() == ISD::MUL && N.getValueType() == MVT::i32) {
2790         switch ((int)CN->getValue()) {
2791         default: break;
2792         case 3:
2793         case 5:
2794         case 9:
2795           // Remove N from exprmap so SelectAddress doesn't get confused.
2796           ExprMap.erase(N);
2797           X86AddressMode AM;
2798           SelectAddress(N, AM);
2799           // Restore it to the map.
2800           ExprMap[N] = Result;
2801           addFullAddress(BuildMI(BB, X86::LEA32r, 4, Result), AM);
2802           return Result;
2803         }
2804       }
2805
2806       switch (N.getValueType()) {
2807       default: assert(0 && "Cannot xor this type!");
2808       case MVT::i1:
2809       case MVT::i8:  Opc = 0; break;
2810       case MVT::i16: Opc = 1; break;
2811       case MVT::i32: Opc = 2; break;
2812       }
2813       switch (Node->getOpcode()) {
2814       default: assert(0 && "Unreachable!");
2815       case ISD::FSUB:
2816       case ISD::SUB: Opc = X86ScalarSSE ? SSE_SUBTab[Opc] : SUBTab[Opc]; break;
2817       case ISD::FMUL:
2818       case ISD::MUL: Opc = X86ScalarSSE ? SSE_MULTab[Opc] : MULTab[Opc]; break;
2819       case ISD::AND: Opc = ANDTab[Opc]; break;
2820       case ISD::OR:  Opc =  ORTab[Opc]; break;
2821       case ISD::XOR: Opc = XORTab[Opc]; break;
2822       }
2823       if (Opc) {  // Can't fold MUL:i8 R, imm
2824         Tmp1 = SelectExpr(Op0);
2825         BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addImm(CN->getValue());
2826         return Result;
2827       }
2828     }
2829
2830     if (isFoldableLoad(Op0, Op1, true))
2831       if (Node->getOpcode() != ISD::SUB && Node->getOpcode() != ISD::FSUB) {
2832         std::swap(Op0, Op1);
2833         goto FoldOps;
2834       } else {
2835         // For FP, emit 'reverse' subract, with a memory operand.
2836         if (N.getValueType() == MVT::f64 && !X86ScalarSSE) {
2837           if (Op0.getOpcode() == ISD::EXTLOAD)
2838             Opc = X86::FSUBR32m;
2839           else
2840             Opc = X86::FSUBR64m;
2841
2842           X86AddressMode AM;
2843           EmitFoldedLoad(Op0, AM);
2844           Tmp1 = SelectExpr(Op1);
2845           addFullAddress(BuildMI(BB, Opc, 5, Result).addReg(Tmp1), AM);
2846           return Result;
2847         }
2848       }
2849
2850     if (isFoldableLoad(Op1, Op0, true)) {
2851     FoldOps:
2852       switch (N.getValueType()) {
2853       default: assert(0 && "Cannot operate on this type!");
2854       case MVT::i1:
2855       case MVT::i8:  Opc = 5; break;
2856       case MVT::i16: Opc = 6; break;
2857       case MVT::i32: Opc = 7; break;
2858       case MVT::f32: Opc = 8; break;
2859         // For F64, handle promoted load operations (from F32) as well!
2860       case MVT::f64:
2861         assert((!X86ScalarSSE || Op1.getOpcode() == ISD::LOAD) &&
2862                "SSE load should have been promoted");
2863         Opc = Op1.getOpcode() == ISD::LOAD ? 9 : 8; break;
2864       }
2865       switch (Node->getOpcode()) {
2866       default: assert(0 && "Unreachable!");
2867       case ISD::FSUB:
2868       case ISD::SUB: Opc = X86ScalarSSE ? SSE_SUBTab[Opc] : SUBTab[Opc]; break;
2869       case ISD::FMUL:
2870       case ISD::MUL: Opc = X86ScalarSSE ? SSE_MULTab[Opc] : MULTab[Opc]; break;
2871       case ISD::AND: Opc = ANDTab[Opc]; break;
2872       case ISD::OR:  Opc =  ORTab[Opc]; break;
2873       case ISD::XOR: Opc = XORTab[Opc]; break;
2874       }
2875
2876       X86AddressMode AM;
2877       EmitFoldedLoad(Op1, AM);
2878       Tmp1 = SelectExpr(Op0);
2879       if (Opc) {
2880         addFullAddress(BuildMI(BB, Opc, 5, Result).addReg(Tmp1), AM);
2881       } else {
2882         assert(Node->getOpcode() == ISD::MUL &&
2883                N.getValueType() == MVT::i8 && "Unexpected situation!");
2884         // Must use the MUL instruction, which forces use of AL.
2885         BuildMI(BB, X86::MOV8rr, 1, X86::AL).addReg(Tmp1);
2886         addFullAddress(BuildMI(BB, X86::MUL8m, 1), AM);
2887         BuildMI(BB, X86::MOV8rr, 1, Result).addReg(X86::AL);
2888       }
2889       return Result;
2890     }
2891
2892     if (getRegPressure(Op0) > getRegPressure(Op1)) {
2893       Tmp1 = SelectExpr(Op0);
2894       Tmp2 = SelectExpr(Op1);
2895     } else {
2896       Tmp2 = SelectExpr(Op1);
2897       Tmp1 = SelectExpr(Op0);
2898     }
2899
2900     switch (N.getValueType()) {
2901     default: assert(0 && "Cannot add this type!");
2902     case MVT::i1:
2903     case MVT::i8:  Opc = 10; break;
2904     case MVT::i16: Opc = 11; break;
2905     case MVT::i32: Opc = 12; break;
2906     case MVT::f32: Opc = 13; break;
2907     case MVT::f64: Opc = 14; break;
2908     }
2909     switch (Node->getOpcode()) {
2910     default: assert(0 && "Unreachable!");
2911     case ISD::FSUB:
2912     case ISD::SUB: Opc = X86ScalarSSE ? SSE_SUBTab[Opc] : SUBTab[Opc]; break;
2913     case ISD::FMUL:
2914     case ISD::MUL: Opc = X86ScalarSSE ? SSE_MULTab[Opc] : MULTab[Opc]; break;
2915     case ISD::AND: Opc = ANDTab[Opc]; break;
2916     case ISD::OR:  Opc =  ORTab[Opc]; break;
2917     case ISD::XOR: Opc = XORTab[Opc]; break;
2918     }
2919     if (Opc) {
2920       BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addReg(Tmp2);
2921     } else {
2922       assert(Node->getOpcode() == ISD::MUL &&
2923              N.getValueType() == MVT::i8 && "Unexpected situation!");
2924       // Must use the MUL instruction, which forces use of AL.
2925       BuildMI(BB, X86::MOV8rr, 1, X86::AL).addReg(Tmp1);
2926       BuildMI(BB, X86::MUL8r, 1).addReg(Tmp2);
2927       BuildMI(BB, X86::MOV8rr, 1, Result).addReg(X86::AL);
2928     }
2929     return Result;
2930   }
2931   case ISD::ADD_PARTS:
2932   case ISD::SUB_PARTS: {
2933     assert(N.getNumOperands() == 4 && N.getValueType() == MVT::i32 &&
2934            "Not an i64 add/sub!");
2935     // Emit all of the operands.
2936     std::vector<unsigned> InVals;
2937     for (unsigned i = 0, e = N.getNumOperands(); i != e; ++i)
2938       InVals.push_back(SelectExpr(N.getOperand(i)));
2939     if (N.getOpcode() == ISD::ADD_PARTS) {
2940       BuildMI(BB, X86::ADD32rr, 2, Result).addReg(InVals[0]).addReg(InVals[2]);
2941       BuildMI(BB, X86::ADC32rr,2,Result+1).addReg(InVals[1]).addReg(InVals[3]);
2942     } else {
2943       BuildMI(BB, X86::SUB32rr, 2, Result).addReg(InVals[0]).addReg(InVals[2]);
2944       BuildMI(BB, X86::SBB32rr, 2,Result+1).addReg(InVals[1]).addReg(InVals[3]);
2945     }
2946     return Result+N.ResNo;
2947   }
2948
2949   case ISD::SHL_PARTS:
2950   case ISD::SRA_PARTS:
2951   case ISD::SRL_PARTS: {
2952     assert(N.getNumOperands() == 3 && N.getValueType() == MVT::i32 &&
2953            "Not an i64 shift!");
2954     unsigned ShiftOpLo = SelectExpr(N.getOperand(0));
2955     unsigned ShiftOpHi = SelectExpr(N.getOperand(1));
2956     unsigned TmpReg = MakeReg(MVT::i32);
2957     if (N.getOpcode() == ISD::SRA_PARTS) {
2958       // If this is a SHR of a Long, then we need to do funny sign extension
2959       // stuff.  TmpReg gets the value to use as the high-part if we are
2960       // shifting more than 32 bits.
2961       BuildMI(BB, X86::SAR32ri, 2, TmpReg).addReg(ShiftOpHi).addImm(31);
2962     } else {
2963       // Other shifts use a fixed zero value if the shift is more than 32 bits.
2964       BuildMI(BB, X86::MOV32ri, 1, TmpReg).addImm(0);
2965     }
2966
2967     // Initialize CL with the shift amount.
2968     unsigned ShiftAmountReg = SelectExpr(N.getOperand(2));
2969     BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(ShiftAmountReg);
2970
2971     unsigned TmpReg2 = MakeReg(MVT::i32);
2972     unsigned TmpReg3 = MakeReg(MVT::i32);
2973     if (N.getOpcode() == ISD::SHL_PARTS) {
2974       // TmpReg2 = shld inHi, inLo
2975       BuildMI(BB, X86::SHLD32rrCL, 2,TmpReg2).addReg(ShiftOpHi)
2976         .addReg(ShiftOpLo);
2977       // TmpReg3 = shl  inLo, CL
2978       BuildMI(BB, X86::SHL32rCL, 1, TmpReg3).addReg(ShiftOpLo);
2979
2980       // Set the flags to indicate whether the shift was by more than 32 bits.
2981       BuildMI(BB, X86::TEST8ri, 2).addReg(X86::CL).addImm(32);
2982
2983       // DestHi = (>32) ? TmpReg3 : TmpReg2;
2984       BuildMI(BB, X86::CMOVNE32rr, 2,
2985               Result+1).addReg(TmpReg2).addReg(TmpReg3);
2986       // DestLo = (>32) ? TmpReg : TmpReg3;
2987       BuildMI(BB, X86::CMOVNE32rr, 2,
2988               Result).addReg(TmpReg3).addReg(TmpReg);
2989     } else {
2990       // TmpReg2 = shrd inLo, inHi
2991       BuildMI(BB, X86::SHRD32rrCL,2,TmpReg2).addReg(ShiftOpLo)
2992         .addReg(ShiftOpHi);
2993       // TmpReg3 = s[ah]r  inHi, CL
2994       BuildMI(BB, N.getOpcode() == ISD::SRA_PARTS ? X86::SAR32rCL
2995                                                   : X86::SHR32rCL, 1, TmpReg3)
2996         .addReg(ShiftOpHi);
2997
2998       // Set the flags to indicate whether the shift was by more than 32 bits.
2999       BuildMI(BB, X86::TEST8ri, 2).addReg(X86::CL).addImm(32);
3000
3001       // DestLo = (>32) ? TmpReg3 : TmpReg2;
3002       BuildMI(BB, X86::CMOVNE32rr, 2,
3003               Result).addReg(TmpReg2).addReg(TmpReg3);
3004
3005       // DestHi = (>32) ? TmpReg : TmpReg3;
3006       BuildMI(BB, X86::CMOVNE32rr, 2,
3007               Result+1).addReg(TmpReg3).addReg(TmpReg);
3008     }
3009     return Result+N.ResNo;
3010   }
3011
3012   case ISD::SELECT:
3013     EmitSelectCC(N.getOperand(0), N.getOperand(1), N.getOperand(2),
3014                  N.getValueType(), Result);
3015     return Result;
3016
3017   case ISD::FDIV:
3018   case ISD::FREM:
3019   case ISD::SDIV:
3020   case ISD::UDIV:
3021   case ISD::SREM:
3022   case ISD::UREM: {
3023     assert((N.getOpcode() != ISD::SREM || MVT::isInteger(N.getValueType())) &&
3024            "We don't support this operator!");
3025
3026     if (N.getOpcode() == ISD::SDIV || N.getOpcode() == ISD::FDIV) {
3027       // We can fold loads into FpDIVs, but not really into any others.
3028       if (N.getValueType() == MVT::f64 && !X86ScalarSSE) {
3029         // Check for reversed and unreversed DIV.
3030         if (isFoldableLoad(N.getOperand(0), N.getOperand(1), true)) {
3031           if (N.getOperand(0).getOpcode() == ISD::EXTLOAD)
3032             Opc = X86::FDIVR32m;
3033           else
3034             Opc = X86::FDIVR64m;
3035           X86AddressMode AM;
3036           EmitFoldedLoad(N.getOperand(0), AM);
3037           Tmp1 = SelectExpr(N.getOperand(1));
3038           addFullAddress(BuildMI(BB, Opc, 5, Result).addReg(Tmp1), AM);
3039           return Result;
3040         } else if (isFoldableLoad(N.getOperand(1), N.getOperand(0), true) &&
3041                    N.getOperand(1).getOpcode() == ISD::LOAD) {
3042           if (N.getOperand(1).getOpcode() == ISD::EXTLOAD)
3043             Opc = X86::FDIV32m;
3044           else
3045             Opc = X86::FDIV64m;
3046           X86AddressMode AM;
3047           EmitFoldedLoad(N.getOperand(1), AM);
3048           Tmp1 = SelectExpr(N.getOperand(0));
3049           addFullAddress(BuildMI(BB, Opc, 5, Result).addReg(Tmp1), AM);
3050           return Result;
3051         }
3052       }
3053
3054       if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
3055         // FIXME: These special cases should be handled by the lowering impl!
3056         unsigned RHS = CN->getValue();
3057         bool isNeg = false;
3058         if ((int)RHS < 0) {
3059           isNeg = true;
3060           RHS = -RHS;
3061         }
3062         if (RHS && (RHS & (RHS-1)) == 0) {   // Signed division by power of 2?
3063           unsigned Log = Log2_32(RHS);
3064           unsigned SAROpc, SHROpc, ADDOpc, NEGOpc;
3065           switch (N.getValueType()) {
3066           default: assert("Unknown type to signed divide!");
3067           case MVT::i8:
3068             SAROpc = X86::SAR8ri;
3069             SHROpc = X86::SHR8ri;
3070             ADDOpc = X86::ADD8rr;
3071             NEGOpc = X86::NEG8r;
3072             break;
3073           case MVT::i16:
3074             SAROpc = X86::SAR16ri;
3075             SHROpc = X86::SHR16ri;
3076             ADDOpc = X86::ADD16rr;
3077             NEGOpc = X86::NEG16r;
3078             break;
3079           case MVT::i32:
3080             SAROpc = X86::SAR32ri;
3081             SHROpc = X86::SHR32ri;
3082             ADDOpc = X86::ADD32rr;
3083             NEGOpc = X86::NEG32r;
3084             break;
3085           }
3086           unsigned RegSize = MVT::getSizeInBits(N.getValueType());
3087           Tmp1 = SelectExpr(N.getOperand(0));
3088           unsigned TmpReg;
3089           if (Log != 1) {
3090             TmpReg = MakeReg(N.getValueType());
3091             BuildMI(BB, SAROpc, 2, TmpReg).addReg(Tmp1).addImm(Log-1);
3092           } else {
3093             TmpReg = Tmp1;
3094           }
3095           unsigned TmpReg2 = MakeReg(N.getValueType());
3096           BuildMI(BB, SHROpc, 2, TmpReg2).addReg(TmpReg).addImm(RegSize-Log);
3097           unsigned TmpReg3 = MakeReg(N.getValueType());
3098           BuildMI(BB, ADDOpc, 2, TmpReg3).addReg(Tmp1).addReg(TmpReg2);
3099
3100           unsigned TmpReg4 = isNeg ? MakeReg(N.getValueType()) : Result;
3101           BuildMI(BB, SAROpc, 2, TmpReg4).addReg(TmpReg3).addImm(Log);
3102           if (isNeg)
3103             BuildMI(BB, NEGOpc, 1, Result).addReg(TmpReg4);
3104           return Result;
3105         }
3106       }
3107     }
3108
3109     if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3110       Tmp1 = SelectExpr(N.getOperand(0));
3111       Tmp2 = SelectExpr(N.getOperand(1));
3112     } else {
3113       Tmp2 = SelectExpr(N.getOperand(1));
3114       Tmp1 = SelectExpr(N.getOperand(0));
3115     }
3116
3117     bool isSigned = N.getOpcode() == ISD::SDIV || N.getOpcode() == ISD::SREM;
3118     bool isDiv    = N.getOpcode() == ISD::SDIV || N.getOpcode() == ISD::UDIV;
3119     unsigned LoReg, HiReg, DivOpcode, MovOpcode, ClrOpcode, SExtOpcode;
3120     switch (N.getValueType()) {
3121     default: assert(0 && "Cannot sdiv this type!");
3122     case MVT::i8:
3123       DivOpcode = isSigned ? X86::IDIV8r : X86::DIV8r;
3124       LoReg = X86::AL;
3125       HiReg = X86::AH;
3126       MovOpcode = X86::MOV8rr;
3127       ClrOpcode = X86::MOV8ri;
3128       SExtOpcode = X86::CBW;
3129       break;
3130     case MVT::i16:
3131       DivOpcode = isSigned ? X86::IDIV16r : X86::DIV16r;
3132       LoReg = X86::AX;
3133       HiReg = X86::DX;
3134       MovOpcode = X86::MOV16rr;
3135       ClrOpcode = X86::MOV16ri;
3136       SExtOpcode = X86::CWD;
3137       break;
3138     case MVT::i32:
3139       DivOpcode = isSigned ? X86::IDIV32r : X86::DIV32r;
3140       LoReg = X86::EAX;
3141       HiReg = X86::EDX;
3142       MovOpcode = X86::MOV32rr;
3143       ClrOpcode = X86::MOV32ri;
3144       SExtOpcode = X86::CDQ;
3145       break;
3146     case MVT::f32:
3147       BuildMI(BB, X86::DIVSSrr, 2, Result).addReg(Tmp1).addReg(Tmp2);
3148       return Result;
3149     case MVT::f64:
3150       Opc = X86ScalarSSE ? X86::DIVSDrr : X86::FpDIV;
3151       BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addReg(Tmp2);
3152       return Result;
3153     }
3154
3155     // Set up the low part.
3156     BuildMI(BB, MovOpcode, 1, LoReg).addReg(Tmp1);
3157
3158     if (isSigned) {
3159       // Sign extend the low part into the high part.
3160       BuildMI(BB, SExtOpcode, 0);
3161     } else {
3162       // Zero out the high part, effectively zero extending the input.
3163       BuildMI(BB, ClrOpcode, 1, HiReg).addImm(0);
3164     }
3165
3166     // Emit the DIV/IDIV instruction.
3167     BuildMI(BB, DivOpcode, 1).addReg(Tmp2);
3168
3169     // Get the result of the divide or rem.
3170     BuildMI(BB, MovOpcode, 1, Result).addReg(isDiv ? LoReg : HiReg);
3171     return Result;
3172   }
3173
3174   case ISD::SHL:
3175     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
3176       if (CN->getValue() == 1) {   // X = SHL Y, 1  -> X = ADD Y, Y
3177         switch (N.getValueType()) {
3178         default: assert(0 && "Cannot shift this type!");
3179         case MVT::i8:  Opc = X86::ADD8rr; break;
3180         case MVT::i16: Opc = X86::ADD16rr; break;
3181         case MVT::i32: Opc = X86::ADD32rr; break;
3182         }
3183         Tmp1 = SelectExpr(N.getOperand(0));
3184         BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addReg(Tmp1);
3185         return Result;
3186       }
3187
3188       switch (N.getValueType()) {
3189       default: assert(0 && "Cannot shift this type!");
3190       case MVT::i8:  Opc = X86::SHL8ri; break;
3191       case MVT::i16: Opc = X86::SHL16ri; break;
3192       case MVT::i32: Opc = X86::SHL32ri; break;
3193       }
3194       Tmp1 = SelectExpr(N.getOperand(0));
3195       BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addImm(CN->getValue());
3196       return Result;
3197     }
3198
3199     if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3200       Tmp1 = SelectExpr(N.getOperand(0));
3201       Tmp2 = SelectExpr(N.getOperand(1));
3202     } else {
3203       Tmp2 = SelectExpr(N.getOperand(1));
3204       Tmp1 = SelectExpr(N.getOperand(0));
3205     }
3206
3207     switch (N.getValueType()) {
3208     default: assert(0 && "Cannot shift this type!");
3209     case MVT::i8 : Opc = X86::SHL8rCL; break;
3210     case MVT::i16: Opc = X86::SHL16rCL; break;
3211     case MVT::i32: Opc = X86::SHL32rCL; break;
3212     }
3213     BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(Tmp2);
3214     BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
3215     return Result;
3216   case ISD::SRL:
3217     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
3218       switch (N.getValueType()) {
3219       default: assert(0 && "Cannot shift this type!");
3220       case MVT::i8:  Opc = X86::SHR8ri; break;
3221       case MVT::i16: Opc = X86::SHR16ri; break;
3222       case MVT::i32: Opc = X86::SHR32ri; break;
3223       }
3224       Tmp1 = SelectExpr(N.getOperand(0));
3225       BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addImm(CN->getValue());
3226       return Result;
3227     }
3228
3229     if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3230       Tmp1 = SelectExpr(N.getOperand(0));
3231       Tmp2 = SelectExpr(N.getOperand(1));
3232     } else {
3233       Tmp2 = SelectExpr(N.getOperand(1));
3234       Tmp1 = SelectExpr(N.getOperand(0));
3235     }
3236
3237     switch (N.getValueType()) {
3238     default: assert(0 && "Cannot shift this type!");
3239     case MVT::i8 : Opc = X86::SHR8rCL; break;
3240     case MVT::i16: Opc = X86::SHR16rCL; break;
3241     case MVT::i32: Opc = X86::SHR32rCL; break;
3242     }
3243     BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(Tmp2);
3244     BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
3245     return Result;
3246   case ISD::SRA:
3247     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
3248       switch (N.getValueType()) {
3249       default: assert(0 && "Cannot shift this type!");
3250       case MVT::i8:  Opc = X86::SAR8ri; break;
3251       case MVT::i16: Opc = X86::SAR16ri; break;
3252       case MVT::i32: Opc = X86::SAR32ri; break;
3253       }
3254       Tmp1 = SelectExpr(N.getOperand(0));
3255       BuildMI(BB, Opc, 2, Result).addReg(Tmp1).addImm(CN->getValue());
3256       return Result;
3257     }
3258
3259     if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3260       Tmp1 = SelectExpr(N.getOperand(0));
3261       Tmp2 = SelectExpr(N.getOperand(1));
3262     } else {
3263       Tmp2 = SelectExpr(N.getOperand(1));
3264       Tmp1 = SelectExpr(N.getOperand(0));
3265     }
3266
3267     switch (N.getValueType()) {
3268     default: assert(0 && "Cannot shift this type!");
3269     case MVT::i8 : Opc = X86::SAR8rCL; break;
3270     case MVT::i16: Opc = X86::SAR16rCL; break;
3271     case MVT::i32: Opc = X86::SAR32rCL; break;
3272     }
3273     BuildMI(BB, X86::MOV8rr, 1, X86::CL).addReg(Tmp2);
3274     BuildMI(BB, Opc, 1, Result).addReg(Tmp1);
3275     return Result;
3276
3277   case ISD::SETCC:
3278     EmitCMP(N.getOperand(0), N.getOperand(1), Node->hasOneUse());
3279     EmitSetCC(BB, Result, cast<CondCodeSDNode>(N.getOperand(2))->get(),
3280               MVT::isFloatingPoint(N.getOperand(1).getValueType()));
3281     return Result;
3282   case ISD::LOAD:
3283     // Make sure we generate both values.
3284     if (Result != 1) {  // Generate the token
3285       if (!ExprMap.insert(std::make_pair(N.getValue(1), 1)).second)
3286         assert(0 && "Load already emitted!?");
3287     } else
3288       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
3289
3290     switch (Node->getValueType(0)) {
3291     default: assert(0 && "Cannot load this type!");
3292     case MVT::i1:
3293     case MVT::i8:  Opc = X86::MOV8rm; break;
3294     case MVT::i16: Opc = X86::MOV16rm; break;
3295     case MVT::i32: Opc = X86::MOV32rm; break;
3296     case MVT::f32: Opc = X86::MOVSSrm; break;
3297     case MVT::f64:
3298       if (X86ScalarSSE) {
3299         Opc = X86::MOVSDrm;
3300       } else {
3301         Opc = X86::FLD64m;
3302         ContainsFPCode = true;
3303       }
3304       break;
3305     }
3306
3307     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N.getOperand(1))){
3308       unsigned CPIdx = BB->getParent()->getConstantPool()->
3309          getConstantPoolIndex(CP->get());
3310       Select(N.getOperand(0));
3311       addConstantPoolReference(BuildMI(BB, Opc, 4, Result), CPIdx);
3312     } else {
3313       X86AddressMode AM;
3314
3315       SDOperand Chain   = N.getOperand(0);
3316       SDOperand Address = N.getOperand(1);
3317       if (getRegPressure(Chain) > getRegPressure(Address)) {
3318         Select(Chain);
3319         SelectAddress(Address, AM);
3320       } else {
3321         SelectAddress(Address, AM);
3322         Select(Chain);
3323       }
3324
3325       addFullAddress(BuildMI(BB, Opc, 4, Result), AM);
3326     }
3327     return Result;
3328   case X86ISD::FILD64m:
3329     // Make sure we generate both values.
3330     assert(Result != 1 && N.getValueType() == MVT::f64);
3331     if (!ExprMap.insert(std::make_pair(N.getValue(1), 1)).second)
3332       assert(0 && "Load already emitted!?");
3333
3334     {
3335       X86AddressMode AM;
3336
3337       SDOperand Chain   = N.getOperand(0);
3338       SDOperand Address = N.getOperand(1);
3339       if (getRegPressure(Chain) > getRegPressure(Address)) {
3340         Select(Chain);
3341         SelectAddress(Address, AM);
3342       } else {
3343         SelectAddress(Address, AM);
3344         Select(Chain);
3345       }
3346
3347       addFullAddress(BuildMI(BB, X86::FILD64m, 4, Result), AM);
3348     }
3349     return Result;
3350
3351   case ISD::EXTLOAD:          // Arbitrarily codegen extloads as MOVZX*
3352   case ISD::ZEXTLOAD: {
3353     // Make sure we generate both values.
3354     if (Result != 1)
3355       ExprMap[N.getValue(1)] = 1;   // Generate the token
3356     else
3357       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
3358
3359     if (ConstantPoolSDNode *CP = dyn_cast<ConstantPoolSDNode>(N.getOperand(1)))
3360       if (Node->getValueType(0) == MVT::f64) {
3361         assert(cast<VTSDNode>(Node->getOperand(3))->getVT() == MVT::f32 &&
3362                "Bad EXTLOAD!");
3363         unsigned CPIdx = BB->getParent()->getConstantPool()->
3364           getConstantPoolIndex(CP->get());
3365
3366         addConstantPoolReference(BuildMI(BB, X86::FLD32m, 4, Result), CPIdx);
3367         return Result;
3368       }
3369
3370     X86AddressMode AM;
3371     if (getRegPressure(Node->getOperand(0)) >
3372            getRegPressure(Node->getOperand(1))) {
3373       Select(Node->getOperand(0)); // chain
3374       SelectAddress(Node->getOperand(1), AM);
3375     } else {
3376       SelectAddress(Node->getOperand(1), AM);
3377       Select(Node->getOperand(0)); // chain
3378     }
3379
3380     switch (Node->getValueType(0)) {
3381     default: assert(0 && "Unknown type to sign extend to.");
3382     case MVT::f64:
3383       assert(cast<VTSDNode>(Node->getOperand(3))->getVT() == MVT::f32 &&
3384              "Bad EXTLOAD!");
3385       addFullAddress(BuildMI(BB, X86::FLD32m, 5, Result), AM);
3386       break;
3387     case MVT::i32:
3388       switch (cast<VTSDNode>(Node->getOperand(3))->getVT()) {
3389       default:
3390         assert(0 && "Bad zero extend!");
3391       case MVT::i1:
3392       case MVT::i8:
3393         addFullAddress(BuildMI(BB, X86::MOVZX32rm8, 5, Result), AM);
3394         break;
3395       case MVT::i16:
3396         addFullAddress(BuildMI(BB, X86::MOVZX32rm16, 5, Result), AM);
3397         break;
3398       }
3399       break;
3400     case MVT::i16:
3401       assert(cast<VTSDNode>(Node->getOperand(3))->getVT() <= MVT::i8 &&
3402              "Bad zero extend!");
3403       addFullAddress(BuildMI(BB, X86::MOVSX16rm8, 5, Result), AM);
3404       break;
3405     case MVT::i8:
3406       assert(cast<VTSDNode>(Node->getOperand(3))->getVT() == MVT::i1 &&
3407              "Bad zero extend!");
3408       addFullAddress(BuildMI(BB, X86::MOV8rm, 5, Result), AM);
3409       break;
3410     }
3411     return Result;
3412   }
3413   case ISD::SEXTLOAD: {
3414     // Make sure we generate both values.
3415     if (Result != 1)
3416       ExprMap[N.getValue(1)] = 1;   // Generate the token
3417     else
3418       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
3419
3420     X86AddressMode AM;
3421     if (getRegPressure(Node->getOperand(0)) >
3422            getRegPressure(Node->getOperand(1))) {
3423       Select(Node->getOperand(0)); // chain
3424       SelectAddress(Node->getOperand(1), AM);
3425     } else {
3426       SelectAddress(Node->getOperand(1), AM);
3427       Select(Node->getOperand(0)); // chain
3428     }
3429
3430     switch (Node->getValueType(0)) {
3431     case MVT::i8: assert(0 && "Cannot sign extend from bool!");
3432     default: assert(0 && "Unknown type to sign extend to.");
3433     case MVT::i32:
3434       switch (cast<VTSDNode>(Node->getOperand(3))->getVT()) {
3435       default:
3436       case MVT::i1: assert(0 && "Cannot sign extend from bool!");
3437       case MVT::i8:
3438         addFullAddress(BuildMI(BB, X86::MOVSX32rm8, 5, Result), AM);
3439         break;
3440       case MVT::i16:
3441         addFullAddress(BuildMI(BB, X86::MOVSX32rm16, 5, Result), AM);
3442         break;
3443       }
3444       break;
3445     case MVT::i16:
3446       assert(cast<VTSDNode>(Node->getOperand(3))->getVT() == MVT::i8 &&
3447              "Cannot sign extend from bool!");
3448       addFullAddress(BuildMI(BB, X86::MOVSX16rm8, 5, Result), AM);
3449       break;
3450     }
3451     return Result;
3452   }
3453
3454   case ISD::DYNAMIC_STACKALLOC:
3455     // Generate both result values.
3456     if (Result != 1)
3457       ExprMap[N.getValue(1)] = 1;   // Generate the token
3458     else
3459       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
3460
3461     // FIXME: We are currently ignoring the requested alignment for handling
3462     // greater than the stack alignment.  This will need to be revisited at some
3463     // point.  Align = N.getOperand(2);
3464
3465     if (!isa<ConstantSDNode>(N.getOperand(2)) ||
3466         cast<ConstantSDNode>(N.getOperand(2))->getValue() != 0) {
3467       std::cerr << "Cannot allocate stack object with greater alignment than"
3468                 << " the stack alignment yet!";
3469       abort();
3470     }
3471
3472     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
3473       Select(N.getOperand(0));
3474       BuildMI(BB, X86::SUB32ri, 2, X86::ESP).addReg(X86::ESP)
3475         .addImm(CN->getValue());
3476     } else {
3477       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3478         Select(N.getOperand(0));
3479         Tmp1 = SelectExpr(N.getOperand(1));
3480       } else {
3481         Tmp1 = SelectExpr(N.getOperand(1));
3482         Select(N.getOperand(0));
3483       }
3484
3485       // Subtract size from stack pointer, thereby allocating some space.
3486       BuildMI(BB, X86::SUB32rr, 2, X86::ESP).addReg(X86::ESP).addReg(Tmp1);
3487     }
3488
3489     // Put a pointer to the space into the result register, by copying the stack
3490     // pointer.
3491     BuildMI(BB, X86::MOV32rr, 1, Result).addReg(X86::ESP);
3492     return Result;
3493
3494   case X86ISD::TAILCALL:
3495   case X86ISD::CALL: {
3496     // The chain for this call is now lowered.
3497     ExprMap.insert(std::make_pair(N.getValue(0), 1));
3498
3499     bool isDirect = isa<GlobalAddressSDNode>(N.getOperand(1)) ||
3500                     isa<ExternalSymbolSDNode>(N.getOperand(1));
3501     unsigned Callee = 0;
3502     if (isDirect) {
3503       Select(N.getOperand(0));
3504     } else {
3505       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3506         Select(N.getOperand(0));
3507         Callee = SelectExpr(N.getOperand(1));
3508       } else {
3509         Callee = SelectExpr(N.getOperand(1));
3510         Select(N.getOperand(0));
3511       }
3512     }
3513
3514     // If this call has values to pass in registers, do so now.
3515     if (Node->getNumOperands() > 4) {
3516       // The first value is passed in (a part of) EAX, the second in EDX.
3517       unsigned RegOp1 = SelectExpr(N.getOperand(4));
3518       unsigned RegOp2 =
3519         Node->getNumOperands() > 5 ? SelectExpr(N.getOperand(5)) : 0;
3520
3521       switch (N.getOperand(4).getValueType()) {
3522       default: assert(0 && "Bad thing to pass in regs");
3523       case MVT::i1:
3524       case MVT::i8:  BuildMI(BB, X86::MOV8rr , 1,X86::AL).addReg(RegOp1); break;
3525       case MVT::i16: BuildMI(BB, X86::MOV16rr, 1,X86::AX).addReg(RegOp1); break;
3526       case MVT::i32: BuildMI(BB, X86::MOV32rr, 1,X86::EAX).addReg(RegOp1);break;
3527       }
3528       if (RegOp2)
3529         switch (N.getOperand(5).getValueType()) {
3530         default: assert(0 && "Bad thing to pass in regs");
3531         case MVT::i1:
3532         case MVT::i8:
3533           BuildMI(BB, X86::MOV8rr , 1, X86::DL).addReg(RegOp2);
3534           break;
3535         case MVT::i16:
3536           BuildMI(BB, X86::MOV16rr, 1, X86::DX).addReg(RegOp2);
3537           break;
3538         case MVT::i32:
3539           BuildMI(BB, X86::MOV32rr, 1, X86::EDX).addReg(RegOp2);
3540           break;
3541         }
3542     }
3543
3544     if (GlobalAddressSDNode *GASD =
3545                dyn_cast<GlobalAddressSDNode>(N.getOperand(1))) {
3546       BuildMI(BB, X86::CALLpcrel32, 1).addGlobalAddress(GASD->getGlobal(),true);
3547     } else if (ExternalSymbolSDNode *ESSDN =
3548                dyn_cast<ExternalSymbolSDNode>(N.getOperand(1))) {
3549       BuildMI(BB, X86::CALLpcrel32,
3550               1).addExternalSymbol(ESSDN->getSymbol(), true);
3551     } else {
3552       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
3553         Select(N.getOperand(0));
3554         Tmp1 = SelectExpr(N.getOperand(1));
3555       } else {
3556         Tmp1 = SelectExpr(N.getOperand(1));
3557         Select(N.getOperand(0));
3558       }
3559
3560       BuildMI(BB, X86::CALL32r, 1).addReg(Tmp1);
3561     }
3562
3563     // Get caller stack amount and amount the callee added to the stack pointer.
3564     Tmp1 = cast<ConstantSDNode>(N.getOperand(2))->getValue();
3565     Tmp2 = cast<ConstantSDNode>(N.getOperand(3))->getValue();
3566     BuildMI(BB, X86::ADJCALLSTACKUP, 2).addImm(Tmp1).addImm(Tmp2);
3567
3568     if (Node->getNumValues() != 1)
3569       switch (Node->getValueType(1)) {
3570       default: assert(0 && "Unknown value type for call result!");
3571       case MVT::Other: return 1;
3572       case MVT::i1:
3573       case MVT::i8:
3574         BuildMI(BB, X86::MOV8rr, 1, Result).addReg(X86::AL);
3575         break;
3576       case MVT::i16:
3577         BuildMI(BB, X86::MOV16rr, 1, Result).addReg(X86::AX);
3578         break;
3579       case MVT::i32:
3580         BuildMI(BB, X86::MOV32rr, 1, Result).addReg(X86::EAX);
3581         if (Node->getNumValues() == 3 && Node->getValueType(2) == MVT::i32)
3582           BuildMI(BB, X86::MOV32rr, 1, Result+1).addReg(X86::EDX);
3583         break;
3584       case MVT::f64:     // Floating-point return values live in %ST(0)
3585         if (X86ScalarSSE) {
3586           ContainsFPCode = true;
3587           BuildMI(BB, X86::FpGETRESULT, 1, X86::FP0);
3588
3589           unsigned Size = MVT::getSizeInBits(MVT::f64)/8;
3590           MachineFunction *F = BB->getParent();
3591           int FrameIdx = F->getFrameInfo()->CreateStackObject(Size, Size);
3592           addFrameReference(BuildMI(BB, X86::FST64m, 5), FrameIdx).addReg(X86::FP0);
3593           addFrameReference(BuildMI(BB, X86::MOVSDrm, 4, Result), FrameIdx);
3594           break;
3595         } else {
3596           ContainsFPCode = true;
3597           BuildMI(BB, X86::FpGETRESULT, 1, Result);
3598           break;
3599         }
3600       }
3601     return Result+N.ResNo-1;
3602   }
3603   case ISD::READPORT:
3604     // First, determine that the size of the operand falls within the acceptable
3605     // range for this architecture.
3606     //
3607     if (Node->getOperand(1).getValueType() != MVT::i16) {
3608       std::cerr << "llvm.readport: Address size is not 16 bits\n";
3609       exit(1);
3610     }
3611
3612     // Make sure we generate both values.
3613     if (Result != 1) {  // Generate the token
3614       if (!ExprMap.insert(std::make_pair(N.getValue(1), 1)).second)
3615         assert(0 && "readport already emitted!?");
3616     } else
3617       Result = ExprMap[N.getValue(0)] = MakeReg(N.getValue(0).getValueType());
3618
3619     Select(Node->getOperand(0));  // Select the chain.
3620
3621     // If the port is a single-byte constant, use the immediate form.
3622     if (ConstantSDNode *Port = dyn_cast<ConstantSDNode>(Node->getOperand(1)))
3623       if ((Port->getValue() & 255) == Port->getValue()) {
3624         switch (Node->getValueType(0)) {
3625         case MVT::i8:
3626           BuildMI(BB, X86::IN8ri, 1).addImm(Port->getValue());
3627           BuildMI(BB, X86::MOV8rr, 1, Result).addReg(X86::AL);
3628           return Result;
3629         case MVT::i16:
3630           BuildMI(BB, X86::IN16ri, 1).addImm(Port->getValue());
3631           BuildMI(BB, X86::MOV16rr, 1, Result).addReg(X86::AX);
3632           return Result;
3633         case MVT::i32:
3634           BuildMI(BB, X86::IN32ri, 1).addImm(Port->getValue());
3635           BuildMI(BB, X86::MOV32rr, 1, Result).addReg(X86::EAX);
3636           return Result;
3637         default: break;
3638         }
3639       }
3640
3641     // Now, move the I/O port address into the DX register and use the IN
3642     // instruction to get the input data.
3643     //
3644     Tmp1 = SelectExpr(Node->getOperand(1));
3645     BuildMI(BB, X86::MOV16rr, 1, X86::DX).addReg(Tmp1);
3646     switch (Node->getValueType(0)) {
3647     case MVT::i8:
3648       BuildMI(BB, X86::IN8rr, 0);
3649       BuildMI(BB, X86::MOV8rr, 1, Result).addReg(X86::AL);
3650       return Result;
3651     case MVT::i16:
3652       BuildMI(BB, X86::IN16rr, 0);
3653       BuildMI(BB, X86::MOV16rr, 1, Result).addReg(X86::AX);
3654       return Result;
3655     case MVT::i32:
3656       BuildMI(BB, X86::IN32rr, 0);
3657       BuildMI(BB, X86::MOV32rr, 1, Result).addReg(X86::EAX);
3658       return Result;
3659     default:
3660       std::cerr << "Cannot do input on this data type";
3661       exit(1);
3662     }
3663
3664   }
3665
3666   return 0;
3667 }
3668
3669 /// TryToFoldLoadOpStore - Given a store node, try to fold together a
3670 /// load/op/store instruction.  If successful return true.
3671 bool ISel::TryToFoldLoadOpStore(SDNode *Node) {
3672   assert(Node->getOpcode() == ISD::STORE && "Can only do this for stores!");
3673   SDOperand Chain  = Node->getOperand(0);
3674   SDOperand StVal  = Node->getOperand(1);
3675   SDOperand StPtr  = Node->getOperand(2);
3676
3677   // The chain has to be a load, the stored value must be an integer binary
3678   // operation with one use.
3679   if (!StVal.Val->hasOneUse() || StVal.Val->getNumOperands() != 2 ||
3680       MVT::isFloatingPoint(StVal.getValueType()))
3681     return false;
3682
3683   // Token chain must either be a factor node or the load to fold.
3684   if (Chain.getOpcode() != ISD::LOAD && Chain.getOpcode() != ISD::TokenFactor)
3685     return false;
3686
3687   SDOperand TheLoad;
3688
3689   // Check to see if there is a load from the same pointer that we're storing
3690   // to in either operand of the binop.
3691   if (StVal.getOperand(0).getOpcode() == ISD::LOAD &&
3692       StVal.getOperand(0).getOperand(1) == StPtr)
3693     TheLoad = StVal.getOperand(0);
3694   else if (StVal.getOperand(1).getOpcode() == ISD::LOAD &&
3695            StVal.getOperand(1).getOperand(1) == StPtr)
3696     TheLoad = StVal.getOperand(1);
3697   else
3698     return false;  // No matching load operand.
3699
3700   // We can only fold the load if there are no intervening side-effecting
3701   // operations.  This means that the store uses the load as its token chain, or
3702   // there are only token factor nodes in between the store and load.
3703   if (Chain != TheLoad.getValue(1)) {
3704     // Okay, the other option is that we have a store referring to (possibly
3705     // nested) token factor nodes.  For now, just try peeking through one level
3706     // of token factors to see if this is the case.
3707     bool ChainOk = false;
3708     if (Chain.getOpcode() == ISD::TokenFactor) {
3709       for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
3710         if (Chain.getOperand(i) == TheLoad.getValue(1)) {
3711           ChainOk = true;
3712           break;
3713         }
3714     }
3715
3716     if (!ChainOk) return false;
3717   }
3718
3719   if (TheLoad.getOperand(1) != StPtr)
3720     return false;
3721
3722   // Make sure that one of the operands of the binop is the load, and that the
3723   // load folds into the binop.
3724   if (((StVal.getOperand(0) != TheLoad ||
3725         !isFoldableLoad(TheLoad, StVal.getOperand(1))) &&
3726        (StVal.getOperand(1) != TheLoad ||
3727         !isFoldableLoad(TheLoad, StVal.getOperand(0)))))
3728     return false;
3729
3730   // Finally, check to see if this is one of the ops we can handle!
3731   static const unsigned ADDTAB[] = {
3732     X86::ADD8mi, X86::ADD16mi, X86::ADD32mi,
3733     X86::ADD8mr, X86::ADD16mr, X86::ADD32mr,
3734   };
3735   static const unsigned SUBTAB[] = {
3736     X86::SUB8mi, X86::SUB16mi, X86::SUB32mi,
3737     X86::SUB8mr, X86::SUB16mr, X86::SUB32mr,
3738   };
3739   static const unsigned ANDTAB[] = {
3740     X86::AND8mi, X86::AND16mi, X86::AND32mi,
3741     X86::AND8mr, X86::AND16mr, X86::AND32mr,
3742   };
3743   static const unsigned ORTAB[] = {
3744     X86::OR8mi, X86::OR16mi, X86::OR32mi,
3745     X86::OR8mr, X86::OR16mr, X86::OR32mr,
3746   };
3747   static const unsigned XORTAB[] = {
3748     X86::XOR8mi, X86::XOR16mi, X86::XOR32mi,
3749     X86::XOR8mr, X86::XOR16mr, X86::XOR32mr,
3750   };
3751   static const unsigned SHLTAB[] = {
3752     X86::SHL8mi, X86::SHL16mi, X86::SHL32mi,
3753     /*Have to put the reg in CL*/0, 0, 0,
3754   };
3755   static const unsigned SARTAB[] = {
3756     X86::SAR8mi, X86::SAR16mi, X86::SAR32mi,
3757     /*Have to put the reg in CL*/0, 0, 0,
3758   };
3759   static const unsigned SHRTAB[] = {
3760     X86::SHR8mi, X86::SHR16mi, X86::SHR32mi,
3761     /*Have to put the reg in CL*/0, 0, 0,
3762   };
3763
3764   const unsigned *TabPtr = 0;
3765   switch (StVal.getOpcode()) {
3766   default:
3767     std::cerr << "CANNOT [mem] op= val: ";
3768     StVal.Val->dump(); std::cerr << "\n";
3769   case ISD::FMUL:
3770   case ISD::MUL:
3771   case ISD::FDIV:
3772   case ISD::SDIV:
3773   case ISD::UDIV:
3774   case ISD::FREM:
3775   case ISD::SREM:
3776   case ISD::UREM: return false;
3777
3778   case ISD::ADD: TabPtr = ADDTAB; break;
3779   case ISD::SUB: TabPtr = SUBTAB; break;
3780   case ISD::AND: TabPtr = ANDTAB; break;
3781   case ISD:: OR: TabPtr =  ORTAB; break;
3782   case ISD::XOR: TabPtr = XORTAB; break;
3783   case ISD::SHL: TabPtr = SHLTAB; break;
3784   case ISD::SRA: TabPtr = SARTAB; break;
3785   case ISD::SRL: TabPtr = SHRTAB; break;
3786   }
3787
3788   // Handle: [mem] op= CST
3789   SDOperand Op0 = StVal.getOperand(0);
3790   SDOperand Op1 = StVal.getOperand(1);
3791   unsigned Opc = 0;
3792   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Op1)) {
3793     switch (Op0.getValueType()) { // Use Op0's type because of shifts.
3794     default: break;
3795     case MVT::i1:
3796     case MVT::i8:  Opc = TabPtr[0]; break;
3797     case MVT::i16: Opc = TabPtr[1]; break;
3798     case MVT::i32: Opc = TabPtr[2]; break;
3799     }
3800
3801     if (Opc) {
3802       if (!ExprMap.insert(std::make_pair(TheLoad.getValue(1), 1)).second)
3803         assert(0 && "Already emitted?");
3804       Select(Chain);
3805
3806       X86AddressMode AM;
3807       if (getRegPressure(TheLoad.getOperand(0)) >
3808           getRegPressure(TheLoad.getOperand(1))) {
3809         Select(TheLoad.getOperand(0));
3810         SelectAddress(TheLoad.getOperand(1), AM);
3811       } else {
3812         SelectAddress(TheLoad.getOperand(1), AM);
3813         Select(TheLoad.getOperand(0));
3814       }
3815
3816       if (StVal.getOpcode() == ISD::ADD) {
3817         if (CN->getValue() == 1) {
3818           switch (Op0.getValueType()) {
3819           default: break;
3820           case MVT::i8:
3821             addFullAddress(BuildMI(BB, X86::INC8m, 4), AM);
3822             return true;
3823           case MVT::i16: Opc = TabPtr[1];
3824             addFullAddress(BuildMI(BB, X86::INC16m, 4), AM);
3825             return true;
3826           case MVT::i32: Opc = TabPtr[2];
3827             addFullAddress(BuildMI(BB, X86::INC32m, 4), AM);
3828             return true;
3829           }
3830         } else if (CN->getValue()+1 == 0) {   // [X] += -1 -> DEC [X]
3831           switch (Op0.getValueType()) {
3832           default: break;
3833           case MVT::i8:
3834             addFullAddress(BuildMI(BB, X86::DEC8m, 4), AM);
3835             return true;
3836           case MVT::i16: Opc = TabPtr[1];
3837             addFullAddress(BuildMI(BB, X86::DEC16m, 4), AM);
3838             return true;
3839           case MVT::i32: Opc = TabPtr[2];
3840             addFullAddress(BuildMI(BB, X86::DEC32m, 4), AM);
3841             return true;
3842           }
3843         }
3844       }
3845
3846       addFullAddress(BuildMI(BB, Opc, 4+1),AM).addImm(CN->getValue());
3847       return true;
3848     }
3849   }
3850
3851   // If we have [mem] = V op [mem], try to turn it into:
3852   // [mem] = [mem] op V.
3853   if (Op1 == TheLoad &&
3854       StVal.getOpcode() != ISD::SUB && StVal.getOpcode() != ISD::FSUB &&
3855       StVal.getOpcode() != ISD::SHL && StVal.getOpcode() != ISD::SRA &&
3856       StVal.getOpcode() != ISD::SRL)
3857     std::swap(Op0, Op1);
3858
3859   if (Op0 != TheLoad) return false;
3860
3861   switch (Op0.getValueType()) {
3862   default: return false;
3863   case MVT::i1:
3864   case MVT::i8:  Opc = TabPtr[3]; break;
3865   case MVT::i16: Opc = TabPtr[4]; break;
3866   case MVT::i32: Opc = TabPtr[5]; break;
3867   }
3868
3869   // Table entry doesn't exist?
3870   if (Opc == 0) return false;
3871
3872   if (!ExprMap.insert(std::make_pair(TheLoad.getValue(1), 1)).second)
3873     assert(0 && "Already emitted?");
3874   Select(Chain);
3875   Select(TheLoad.getOperand(0));
3876
3877   X86AddressMode AM;
3878   SelectAddress(TheLoad.getOperand(1), AM);
3879   unsigned Reg = SelectExpr(Op1);
3880   addFullAddress(BuildMI(BB, Opc, 4+1), AM).addReg(Reg);
3881   return true;
3882 }
3883
3884 /// If node is a ret(tailcall) node, emit the specified tail call and return
3885 /// true, otherwise return false.
3886 ///
3887 /// FIXME: This whole thing should be a post-legalize optimization pass which
3888 /// recognizes and transforms the dag.  We don't want the selection phase doing
3889 /// this stuff!!
3890 ///
3891 bool ISel::EmitPotentialTailCall(SDNode *RetNode) {
3892   assert(RetNode->getOpcode() == ISD::RET && "Not a return");
3893
3894   SDOperand Chain = RetNode->getOperand(0);
3895
3896   // If this is a token factor node where one operand is a call, dig into it.
3897   SDOperand TokFactor;
3898   unsigned TokFactorOperand = 0;
3899   if (Chain.getOpcode() == ISD::TokenFactor) {
3900     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
3901       if (Chain.getOperand(i).getOpcode() == ISD::CALLSEQ_END ||
3902           Chain.getOperand(i).getOpcode() == X86ISD::TAILCALL) {
3903         TokFactorOperand = i;
3904         TokFactor = Chain;
3905         Chain = Chain.getOperand(i);
3906         break;
3907       }
3908     if (TokFactor.Val == 0) return false;  // No call operand.
3909   }
3910
3911   // Skip the CALLSEQ_END node if present.
3912   if (Chain.getOpcode() == ISD::CALLSEQ_END)
3913     Chain = Chain.getOperand(0);
3914
3915   // Is a tailcall the last control operation that occurs before the return?
3916   if (Chain.getOpcode() != X86ISD::TAILCALL)
3917     return false;
3918
3919   // If we return a value, is it the value produced by the call?
3920   if (RetNode->getNumOperands() > 1) {
3921     // Not returning the ret val of the call?
3922     if (Chain.Val->getNumValues() == 1 ||
3923         RetNode->getOperand(1) != Chain.getValue(1))
3924       return false;
3925
3926     if (RetNode->getNumOperands() > 2) {
3927       if (Chain.Val->getNumValues() == 2 ||
3928           RetNode->getOperand(2) != Chain.getValue(2))
3929         return false;
3930     }
3931     assert(RetNode->getNumOperands() <= 3);
3932   }
3933
3934   // CalleeCallArgAmt - The total number of bytes used for the callee arg area.
3935   // For FastCC, this will always be > 0.
3936   unsigned CalleeCallArgAmt =
3937     cast<ConstantSDNode>(Chain.getOperand(2))->getValue();
3938
3939   // CalleeCallArgPopAmt - The number of bytes in the call area popped by the
3940   // callee.  For FastCC this will always be > 0, for CCC this is always 0.
3941   unsigned CalleeCallArgPopAmt =
3942     cast<ConstantSDNode>(Chain.getOperand(3))->getValue();
3943
3944   // There are several cases we can handle here.  First, if the caller and
3945   // callee are both CCC functions, we can tailcall if the callee takes <= the
3946   // number of argument bytes that the caller does.
3947   if (CalleeCallArgPopAmt == 0 &&                  // Callee is C CallingConv?
3948       X86Lowering.getBytesToPopOnReturn() == 0) {  // Caller is C CallingConv?
3949     // Check to see if caller arg area size >= callee arg area size.
3950     if (X86Lowering.getBytesCallerReserves() >= CalleeCallArgAmt) {
3951       //std::cerr << "CCC TAILCALL UNIMP!\n";
3952       // If TokFactor is non-null, emit all operands.
3953
3954       //EmitCCCToCCCTailCall(Chain.Val);
3955       //return true;
3956     }
3957     return false;
3958   }
3959
3960   // Second, if both are FastCC functions, we can always perform the tail call.
3961   if (CalleeCallArgPopAmt && X86Lowering.getBytesToPopOnReturn()) {
3962     // If TokFactor is non-null, emit all operands before the call.
3963     if (TokFactor.Val) {
3964       for (unsigned i = 0, e = TokFactor.getNumOperands(); i != e; ++i)
3965         if (i != TokFactorOperand)
3966           Select(TokFactor.getOperand(i));
3967     }
3968
3969     EmitFastCCToFastCCTailCall(Chain.Val);
3970     return true;
3971   }
3972
3973   // We don't support mixed calls, due to issues with alignment.  We could in
3974   // theory handle some mixed calls from CCC -> FastCC if the stack is properly
3975   // aligned (which depends on the number of arguments to the callee).  TODO.
3976   return false;
3977 }
3978
3979 static SDOperand GetAdjustedArgumentStores(SDOperand Chain, int Offset,
3980                                            SelectionDAG &DAG) {
3981   MVT::ValueType StoreVT;
3982   switch (Chain.getOpcode()) {
3983   default: assert(0 && "Unexpected node!");
3984   case ISD::CALLSEQ_START:
3985     // If we found the start of the call sequence, we're done.  We actually
3986     // strip off the CALLSEQ_START node, to avoid generating the
3987     // ADJCALLSTACKDOWN marker for the tail call.
3988     return Chain.getOperand(0);
3989   case ISD::TokenFactor: {
3990     std::vector<SDOperand> Ops;
3991     Ops.reserve(Chain.getNumOperands());
3992     for (unsigned i = 0, e = Chain.getNumOperands(); i != e; ++i)
3993       Ops.push_back(GetAdjustedArgumentStores(Chain.getOperand(i), Offset,DAG));
3994     return DAG.getNode(ISD::TokenFactor, MVT::Other, Ops);
3995   }
3996   case ISD::STORE:       // Normal store
3997     StoreVT = Chain.getOperand(1).getValueType();
3998     break;
3999   case ISD::TRUNCSTORE:  // FLOAT store
4000     StoreVT = cast<VTSDNode>(Chain.getOperand(4))->getVT();
4001     break;
4002   }
4003
4004   SDOperand OrigDest = Chain.getOperand(2);
4005   unsigned OrigOffset;
4006
4007   if (OrigDest.getOpcode() == ISD::CopyFromReg) {
4008     OrigOffset = 0;
4009     assert(cast<RegisterSDNode>(OrigDest.getOperand(1))->getReg() == X86::ESP);
4010   } else {
4011     // We expect only (ESP+C)
4012     assert(OrigDest.getOpcode() == ISD::ADD &&
4013            isa<ConstantSDNode>(OrigDest.getOperand(1)) &&
4014            OrigDest.getOperand(0).getOpcode() == ISD::CopyFromReg &&
4015            cast<RegisterSDNode>(OrigDest.getOperand(0).getOperand(1))->getReg()
4016                  == X86::ESP);
4017     OrigOffset = cast<ConstantSDNode>(OrigDest.getOperand(1))->getValue();
4018   }
4019
4020   // Compute the new offset from the incoming ESP value we wish to use.
4021   unsigned NewOffset = OrigOffset + Offset;
4022
4023   unsigned OpSize = (MVT::getSizeInBits(StoreVT)+7)/8;  // Bits -> Bytes
4024   MachineFunction &MF = DAG.getMachineFunction();
4025   int FI = MF.getFrameInfo()->CreateFixedObject(OpSize, NewOffset);
4026   SDOperand FIN = DAG.getFrameIndex(FI, MVT::i32);
4027
4028   SDOperand InChain = GetAdjustedArgumentStores(Chain.getOperand(0), Offset,
4029                                                 DAG);
4030   if (Chain.getOpcode() == ISD::STORE)
4031     return DAG.getNode(ISD::STORE, MVT::Other, InChain, Chain.getOperand(1),
4032                        FIN);
4033   assert(Chain.getOpcode() == ISD::TRUNCSTORE);
4034   return DAG.getNode(ISD::TRUNCSTORE, MVT::Other, InChain, Chain.getOperand(1),
4035                      FIN, DAG.getSrcValue(NULL), DAG.getValueType(StoreVT));
4036 }
4037
4038
4039 /// EmitFastCCToFastCCTailCall - Given a tailcall in the tail position to a
4040 /// fastcc function from a fastcc function, emit the code to emit a 'proper'
4041 /// tail call.
4042 void ISel::EmitFastCCToFastCCTailCall(SDNode *TailCallNode) {
4043   unsigned CalleeCallArgSize =
4044     cast<ConstantSDNode>(TailCallNode->getOperand(2))->getValue();
4045   unsigned CallerArgSize = X86Lowering.getBytesToPopOnReturn();
4046
4047   //std::cerr << "****\n*** EMITTING TAIL CALL!\n****\n";
4048
4049   // Adjust argument stores.  Instead of storing to [ESP], f.e., store to frame
4050   // indexes that are relative to the incoming ESP.  If the incoming and
4051   // outgoing arg sizes are the same we will store to [InESP] instead of
4052   // [CurESP] and the ESP referenced will be relative to the incoming function
4053   // ESP.
4054   int ESPOffset = CallerArgSize-CalleeCallArgSize;
4055   SDOperand AdjustedArgStores =
4056     GetAdjustedArgumentStores(TailCallNode->getOperand(0), ESPOffset, *TheDAG);
4057
4058   // Copy the return address of the caller into a virtual register so we don't
4059   // clobber it.
4060   SDOperand RetVal;
4061   if (ESPOffset) {
4062     SDOperand RetValAddr = X86Lowering.getReturnAddressFrameIndex(*TheDAG);
4063     RetVal = TheDAG->getLoad(MVT::i32, TheDAG->getEntryNode(),
4064                                        RetValAddr, TheDAG->getSrcValue(NULL));
4065     SelectExpr(RetVal);
4066   }
4067
4068   // Codegen all of the argument stores.
4069   Select(AdjustedArgStores);
4070
4071   if (RetVal.Val) {
4072     // Emit a store of the saved ret value to the new location.
4073     MachineFunction &MF = TheDAG->getMachineFunction();
4074     int ReturnAddrFI = MF.getFrameInfo()->CreateFixedObject(4, ESPOffset-4);
4075     SDOperand RetValAddr = TheDAG->getFrameIndex(ReturnAddrFI, MVT::i32);
4076     Select(TheDAG->getNode(ISD::STORE, MVT::Other, TheDAG->getEntryNode(),
4077                            RetVal, RetValAddr));
4078   }
4079
4080   // Get the destination value.
4081   SDOperand Callee = TailCallNode->getOperand(1);
4082   bool isDirect = isa<GlobalAddressSDNode>(Callee) ||
4083                   isa<ExternalSymbolSDNode>(Callee);
4084   unsigned CalleeReg = 0;
4085   if (!isDirect) CalleeReg = SelectExpr(Callee);
4086
4087   unsigned RegOp1 = 0;
4088   unsigned RegOp2 = 0;
4089
4090   if (TailCallNode->getNumOperands() > 4) {
4091     // The first value is passed in (a part of) EAX, the second in EDX.
4092     RegOp1 = SelectExpr(TailCallNode->getOperand(4));
4093     if (TailCallNode->getNumOperands() > 5)
4094       RegOp2 = SelectExpr(TailCallNode->getOperand(5));
4095
4096     switch (TailCallNode->getOperand(4).getValueType()) {
4097     default: assert(0 && "Bad thing to pass in regs");
4098     case MVT::i1:
4099     case MVT::i8:
4100       BuildMI(BB, X86::MOV8rr, 1, X86::AL).addReg(RegOp1);
4101       RegOp1 = X86::AL;
4102       break;
4103     case MVT::i16:
4104       BuildMI(BB, X86::MOV16rr, 1,X86::AX).addReg(RegOp1);
4105       RegOp1 = X86::AX;
4106       break;
4107     case MVT::i32:
4108       BuildMI(BB, X86::MOV32rr, 1,X86::EAX).addReg(RegOp1);
4109       RegOp1 = X86::EAX;
4110       break;
4111     }
4112     if (RegOp2)
4113       switch (TailCallNode->getOperand(5).getValueType()) {
4114       default: assert(0 && "Bad thing to pass in regs");
4115       case MVT::i1:
4116       case MVT::i8:
4117         BuildMI(BB, X86::MOV8rr, 1, X86::DL).addReg(RegOp2);
4118         RegOp2 = X86::DL;
4119         break;
4120       case MVT::i16:
4121         BuildMI(BB, X86::MOV16rr, 1, X86::DX).addReg(RegOp2);
4122         RegOp2 = X86::DX;
4123         break;
4124       case MVT::i32:
4125         BuildMI(BB, X86::MOV32rr, 1, X86::EDX).addReg(RegOp2);
4126         RegOp2 = X86::EDX;
4127         break;
4128       }
4129   }
4130
4131   // Adjust ESP.
4132   if (ESPOffset)
4133     BuildMI(BB, X86::ADJSTACKPTRri, 2,
4134             X86::ESP).addReg(X86::ESP).addImm(ESPOffset);
4135
4136   // TODO: handle jmp [mem]
4137   if (!isDirect) {
4138     BuildMI(BB, X86::TAILJMPr, 1).addReg(CalleeReg);
4139   } else if (GlobalAddressSDNode *GASD = dyn_cast<GlobalAddressSDNode>(Callee)){
4140     BuildMI(BB, X86::TAILJMPd, 1).addGlobalAddress(GASD->getGlobal(), true);
4141   } else {
4142     ExternalSymbolSDNode *ESSDN = cast<ExternalSymbolSDNode>(Callee);
4143     BuildMI(BB, X86::TAILJMPd, 1).addExternalSymbol(ESSDN->getSymbol(), true);
4144   }
4145   // ADD IMPLICIT USE RegOp1/RegOp2's
4146 }
4147
4148
4149 void ISel::Select(SDOperand N) {
4150   unsigned Tmp1 = 0, Tmp2 = 0, Opc = 0;
4151
4152   if (!ExprMap.insert(std::make_pair(N, 1)).second)
4153     return;  // Already selected.
4154
4155   SDNode *Node = N.Val;
4156
4157   switch (Node->getOpcode()) {
4158   default:
4159     Node->dump(); std::cerr << "\n";
4160     assert(0 && "Node not handled yet!");
4161   case ISD::EntryToken: return;  // Noop
4162   case ISD::TokenFactor:
4163     if (Node->getNumOperands() == 2) {
4164       bool OneFirst =
4165         getRegPressure(Node->getOperand(1))>getRegPressure(Node->getOperand(0));
4166       Select(Node->getOperand(OneFirst));
4167       Select(Node->getOperand(!OneFirst));
4168     } else {
4169       std::vector<std::pair<unsigned, unsigned> > OpsP;
4170       for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
4171         OpsP.push_back(std::make_pair(getRegPressure(Node->getOperand(i)), i));
4172       std::sort(OpsP.begin(), OpsP.end());
4173       std::reverse(OpsP.begin(), OpsP.end());
4174       for (unsigned i = 0, e = Node->getNumOperands(); i != e; ++i)
4175         Select(Node->getOperand(OpsP[i].second));
4176     }
4177     return;
4178   case ISD::CopyToReg:
4179     if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(2))) {
4180       Select(N.getOperand(0));
4181       Tmp1 = SelectExpr(N.getOperand(2));
4182     } else {
4183       Tmp1 = SelectExpr(N.getOperand(2));
4184       Select(N.getOperand(0));
4185     }
4186     Tmp2 = cast<RegisterSDNode>(N.getOperand(1))->getReg();
4187
4188     if (Tmp1 != Tmp2) {
4189       switch (N.getOperand(2).getValueType()) {
4190       default: assert(0 && "Invalid type for operation!");
4191       case MVT::i1:
4192       case MVT::i8:  Opc = X86::MOV8rr; break;
4193       case MVT::i16: Opc = X86::MOV16rr; break;
4194       case MVT::i32: Opc = X86::MOV32rr; break;
4195       case MVT::f32: Opc = X86::MOVAPSrr; break;
4196       case MVT::f64:
4197         if (X86ScalarSSE) {
4198           Opc = X86::MOVAPDrr;
4199         } else {
4200           Opc = X86::FpMOV;
4201           ContainsFPCode = true;
4202         }
4203         break;
4204       }
4205       BuildMI(BB, Opc, 1, Tmp2).addReg(Tmp1);
4206     }
4207     return;
4208   case ISD::RET:
4209     if (N.getOperand(0).getOpcode() == ISD::CALLSEQ_END ||
4210         N.getOperand(0).getOpcode() == X86ISD::TAILCALL ||
4211         N.getOperand(0).getOpcode() == ISD::TokenFactor)
4212       if (EmitPotentialTailCall(Node))
4213         return;
4214
4215     switch (N.getNumOperands()) {
4216     default:
4217       assert(0 && "Unknown return instruction!");
4218     case 3:
4219       assert(N.getOperand(1).getValueType() == MVT::i32 &&
4220              N.getOperand(2).getValueType() == MVT::i32 &&
4221              "Unknown two-register value!");
4222       if (getRegPressure(N.getOperand(1)) > getRegPressure(N.getOperand(2))) {
4223         Tmp1 = SelectExpr(N.getOperand(1));
4224         Tmp2 = SelectExpr(N.getOperand(2));
4225       } else {
4226         Tmp2 = SelectExpr(N.getOperand(2));
4227         Tmp1 = SelectExpr(N.getOperand(1));
4228       }
4229       Select(N.getOperand(0));
4230
4231       BuildMI(BB, X86::MOV32rr, 1, X86::EAX).addReg(Tmp1);
4232       BuildMI(BB, X86::MOV32rr, 1, X86::EDX).addReg(Tmp2);
4233       break;
4234     case 2:
4235       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
4236         Select(N.getOperand(0));
4237         Tmp1 = SelectExpr(N.getOperand(1));
4238       } else {
4239         Tmp1 = SelectExpr(N.getOperand(1));
4240         Select(N.getOperand(0));
4241       }
4242       switch (N.getOperand(1).getValueType()) {
4243       default: assert(0 && "All other types should have been promoted!!");
4244       case MVT::f32:
4245         if (X86ScalarSSE) {
4246           // Spill the value to memory and reload it into top of stack.
4247           unsigned Size = MVT::getSizeInBits(MVT::f32)/8;
4248           MachineFunction *F = BB->getParent();
4249           int FrameIdx = F->getFrameInfo()->CreateStackObject(Size, Size);
4250           addFrameReference(BuildMI(BB, X86::MOVSSmr, 5), FrameIdx).addReg(Tmp1);
4251           addFrameReference(BuildMI(BB, X86::FLD32m, 4, X86::FP0), FrameIdx);
4252           BuildMI(BB, X86::FpSETRESULT, 1).addReg(X86::FP0);
4253           ContainsFPCode = true;
4254         } else {
4255           assert(0 && "MVT::f32 only legal with scalar sse fp");
4256           abort();
4257         }
4258         break;
4259       case MVT::f64:
4260         if (X86ScalarSSE) {
4261           // Spill the value to memory and reload it into top of stack.
4262           unsigned Size = MVT::getSizeInBits(MVT::f64)/8;
4263           MachineFunction *F = BB->getParent();
4264           int FrameIdx = F->getFrameInfo()->CreateStackObject(Size, Size);
4265           addFrameReference(BuildMI(BB, X86::MOVSDmr, 5), FrameIdx).addReg(Tmp1);
4266           addFrameReference(BuildMI(BB, X86::FLD64m, 4, X86::FP0), FrameIdx);
4267           BuildMI(BB, X86::FpSETRESULT, 1).addReg(X86::FP0);
4268           ContainsFPCode = true;
4269         } else {
4270           BuildMI(BB, X86::FpSETRESULT, 1).addReg(Tmp1);
4271         }
4272         break;
4273       case MVT::i32:
4274         BuildMI(BB, X86::MOV32rr, 1, X86::EAX).addReg(Tmp1);
4275         break;
4276       }
4277       break;
4278     case 1:
4279       Select(N.getOperand(0));
4280       break;
4281     }
4282     if (X86Lowering.getBytesToPopOnReturn() == 0)
4283       BuildMI(BB, X86::RET, 0); // Just emit a 'ret' instruction
4284     else
4285       BuildMI(BB, X86::RETI, 1).addImm(X86Lowering.getBytesToPopOnReturn());
4286     return;
4287   case ISD::BR: {
4288     Select(N.getOperand(0));
4289     MachineBasicBlock *Dest =
4290       cast<BasicBlockSDNode>(N.getOperand(1))->getBasicBlock();
4291     BuildMI(BB, X86::JMP, 1).addMBB(Dest);
4292     return;
4293   }
4294
4295   case ISD::BRCOND: {
4296     MachineBasicBlock *Dest =
4297       cast<BasicBlockSDNode>(N.getOperand(2))->getBasicBlock();
4298
4299     // Try to fold a setcc into the branch.  If this fails, emit a test/jne
4300     // pair.
4301     if (EmitBranchCC(Dest, N.getOperand(0), N.getOperand(1))) {
4302       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(1))) {
4303         Select(N.getOperand(0));
4304         Tmp1 = SelectExpr(N.getOperand(1));
4305       } else {
4306         Tmp1 = SelectExpr(N.getOperand(1));
4307         Select(N.getOperand(0));
4308       }
4309       BuildMI(BB, X86::TEST8rr, 2).addReg(Tmp1).addReg(Tmp1);
4310       BuildMI(BB, X86::JNE, 1).addMBB(Dest);
4311     }
4312
4313     return;
4314   }
4315
4316   case ISD::LOAD:
4317     // If this load could be folded into the only using instruction, and if it
4318     // is safe to emit the instruction here, try to do so now.
4319     if (Node->hasNUsesOfValue(1, 0)) {
4320       SDOperand TheVal = N.getValue(0);
4321       SDNode *User = 0;
4322       for (SDNode::use_iterator UI = Node->use_begin(); ; ++UI) {
4323         assert(UI != Node->use_end() && "Didn't find use!");
4324         SDNode *UN = *UI;
4325         for (unsigned i = 0, e = UN->getNumOperands(); i != e; ++i)
4326           if (UN->getOperand(i) == TheVal) {
4327             User = UN;
4328             goto FoundIt;
4329           }
4330       }
4331     FoundIt:
4332       // Only handle unary operators right now.
4333       if (User->getNumOperands() == 1) {
4334         ExprMap.erase(N);
4335         SelectExpr(SDOperand(User, 0));
4336         return;
4337       }
4338     }
4339     ExprMap.erase(N);
4340     SelectExpr(N);
4341     return;
4342   case ISD::READPORT:
4343   case ISD::EXTLOAD:
4344   case ISD::SEXTLOAD:
4345   case ISD::ZEXTLOAD:
4346   case ISD::DYNAMIC_STACKALLOC:
4347   case X86ISD::TAILCALL:
4348   case X86ISD::CALL:
4349     ExprMap.erase(N);
4350     SelectExpr(N);
4351     return;
4352   case ISD::CopyFromReg:
4353   case X86ISD::FILD64m:
4354     ExprMap.erase(N);
4355     SelectExpr(N.getValue(0));
4356     return;
4357
4358   case X86ISD::FP_TO_INT16_IN_MEM:
4359   case X86ISD::FP_TO_INT32_IN_MEM:
4360   case X86ISD::FP_TO_INT64_IN_MEM: {
4361     assert(N.getOperand(1).getValueType() == MVT::f64);
4362     X86AddressMode AM;
4363     Select(N.getOperand(0));   // Select the token chain
4364
4365     unsigned ValReg;
4366     if (getRegPressure(N.getOperand(1)) > getRegPressure(N.getOperand(2))) {
4367       ValReg = SelectExpr(N.getOperand(1));
4368       SelectAddress(N.getOperand(2), AM);
4369      } else {
4370        SelectAddress(N.getOperand(2), AM);
4371        ValReg = SelectExpr(N.getOperand(1));
4372      }
4373
4374     // Change the floating point control register to use "round towards zero"
4375     // mode when truncating to an integer value.
4376     //
4377     MachineFunction *F = BB->getParent();
4378     int CWFrameIdx = F->getFrameInfo()->CreateStackObject(2, 2);
4379     addFrameReference(BuildMI(BB, X86::FNSTCW16m, 4), CWFrameIdx);
4380
4381     // Load the old value of the high byte of the control word...
4382     unsigned OldCW = MakeReg(MVT::i16);
4383     addFrameReference(BuildMI(BB, X86::MOV16rm, 4, OldCW), CWFrameIdx);
4384
4385     // Set the high part to be round to zero...
4386     addFrameReference(BuildMI(BB, X86::MOV16mi, 5), CWFrameIdx).addImm(0xC7F);
4387
4388     // Reload the modified control word now...
4389     addFrameReference(BuildMI(BB, X86::FLDCW16m, 4), CWFrameIdx);
4390
4391     // Restore the memory image of control word to original value
4392     addFrameReference(BuildMI(BB, X86::MOV16mr, 5), CWFrameIdx).addReg(OldCW);
4393
4394     // Get the X86 opcode to use.
4395     switch (N.getOpcode()) {
4396     case X86ISD::FP_TO_INT16_IN_MEM: Tmp1 = X86::FIST16m; break;
4397     case X86ISD::FP_TO_INT32_IN_MEM: Tmp1 = X86::FIST32m; break;
4398     case X86ISD::FP_TO_INT64_IN_MEM: Tmp1 = X86::FISTP64m; break;
4399     }
4400
4401     addFullAddress(BuildMI(BB, Tmp1, 5), AM).addReg(ValReg);
4402
4403     // Reload the original control word now.
4404     addFrameReference(BuildMI(BB, X86::FLDCW16m, 4), CWFrameIdx);
4405     return;
4406   }
4407
4408   case ISD::TRUNCSTORE: {  // truncstore chain, val, ptr, SRCVALUE, storety
4409     X86AddressMode AM;
4410     MVT::ValueType StoredTy = cast<VTSDNode>(N.getOperand(4))->getVT();
4411     assert((StoredTy == MVT::i1 || StoredTy == MVT::f32 ||
4412             StoredTy == MVT::i16 /*FIXME: THIS IS JUST FOR TESTING!*/)
4413            && "Unsupported TRUNCSTORE for this target!");
4414
4415     if (StoredTy == MVT::i16) {
4416       // FIXME: This is here just to allow testing.  X86 doesn't really have a
4417       // TRUNCSTORE i16 operation, but this is required for targets that do not
4418       // have 16-bit integer registers.  We occasionally disable 16-bit integer
4419       // registers to test the promotion code.
4420       Select(N.getOperand(0));
4421       Tmp1 = SelectExpr(N.getOperand(1));
4422       SelectAddress(N.getOperand(2), AM);
4423
4424       BuildMI(BB, X86::MOV32rr, 1, X86::EAX).addReg(Tmp1);
4425       addFullAddress(BuildMI(BB, X86::MOV16mr, 5), AM).addReg(X86::AX);
4426       return;
4427     }
4428
4429     // Store of constant bool?
4430     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
4431       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(2))) {
4432         Select(N.getOperand(0));
4433         SelectAddress(N.getOperand(2), AM);
4434       } else {
4435         SelectAddress(N.getOperand(2), AM);
4436         Select(N.getOperand(0));
4437       }
4438       addFullAddress(BuildMI(BB, X86::MOV8mi, 5), AM).addImm(CN->getValue());
4439       return;
4440     }
4441
4442     switch (StoredTy) {
4443     default: assert(0 && "Cannot truncstore this type!");
4444     case MVT::i1: Opc = X86::MOV8mr; break;
4445     case MVT::f32:
4446       assert(!X86ScalarSSE && "Cannot truncstore scalar SSE regs");
4447       Opc = X86::FST32m; break;
4448     }
4449
4450     std::vector<std::pair<unsigned, unsigned> > RP;
4451     RP.push_back(std::make_pair(getRegPressure(N.getOperand(0)), 0));
4452     RP.push_back(std::make_pair(getRegPressure(N.getOperand(1)), 1));
4453     RP.push_back(std::make_pair(getRegPressure(N.getOperand(2)), 2));
4454     std::sort(RP.begin(), RP.end());
4455
4456     Tmp1 = 0;   // Silence a warning.
4457     for (unsigned i = 0; i != 3; ++i)
4458       switch (RP[2-i].second) {
4459       default: assert(0 && "Unknown operand number!");
4460       case 0: Select(N.getOperand(0)); break;
4461       case 1: Tmp1 = SelectExpr(N.getOperand(1)); break;
4462       case 2: SelectAddress(N.getOperand(2), AM); break;
4463       }
4464
4465     addFullAddress(BuildMI(BB, Opc, 4+1), AM).addReg(Tmp1);
4466     return;
4467   }
4468   case ISD::STORE: {
4469     X86AddressMode AM;
4470
4471     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N.getOperand(1))) {
4472       Opc = 0;
4473       switch (CN->getValueType(0)) {
4474       default: assert(0 && "Invalid type for operation!");
4475       case MVT::i1:
4476       case MVT::i8:  Opc = X86::MOV8mi; break;
4477       case MVT::i16: Opc = X86::MOV16mi; break;
4478       case MVT::i32: Opc = X86::MOV32mi; break;
4479       }
4480       if (Opc) {
4481         if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(2))) {
4482           Select(N.getOperand(0));
4483           SelectAddress(N.getOperand(2), AM);
4484         } else {
4485           SelectAddress(N.getOperand(2), AM);
4486           Select(N.getOperand(0));
4487         }
4488         addFullAddress(BuildMI(BB, Opc, 4+1), AM).addImm(CN->getValue());
4489         return;
4490       }
4491     } else if (GlobalAddressSDNode *GA =
4492                       dyn_cast<GlobalAddressSDNode>(N.getOperand(1))) {
4493       assert(GA->getValueType(0) == MVT::i32 && "Bad pointer operand");
4494
4495       if (getRegPressure(N.getOperand(0)) > getRegPressure(N.getOperand(2))) {
4496         Select(N.getOperand(0));
4497         SelectAddress(N.getOperand(2), AM);
4498       } else {
4499         SelectAddress(N.getOperand(2), AM);
4500         Select(N.getOperand(0));
4501       }
4502       GlobalValue *GV = GA->getGlobal();
4503       // For Darwin, external and weak symbols are indirect, so we want to load
4504       // the value at address GV, not the value of GV itself.
4505       if (Subtarget->getIndirectExternAndWeakGlobals() &&
4506           (GV->hasWeakLinkage() || GV->isExternal())) {
4507         Tmp1 = MakeReg(MVT::i32);
4508         BuildMI(BB, X86::MOV32rm, 4, Tmp1).addReg(0).addZImm(1).addReg(0)
4509           .addGlobalAddress(GV, false, 0);
4510         addFullAddress(BuildMI(BB, X86::MOV32mr, 4+1),AM).addReg(Tmp1);
4511       } else {
4512         addFullAddress(BuildMI(BB, X86::MOV32mi, 4+1),AM).addGlobalAddress(GV);
4513       }
4514       return;
4515     }
4516
4517     // Check to see if this is a load/op/store combination.
4518     if (TryToFoldLoadOpStore(Node))
4519       return;
4520
4521     switch (N.getOperand(1).getValueType()) {
4522     default: assert(0 && "Cannot store this type!");
4523     case MVT::i1:
4524     case MVT::i8:  Opc = X86::MOV8mr; break;
4525     case MVT::i16: Opc = X86::MOV16mr; break;
4526     case MVT::i32: Opc = X86::MOV32mr; break;
4527     case MVT::f32: Opc = X86::MOVSSmr; break;
4528     case MVT::f64: Opc = X86ScalarSSE ? X86::MOVSDmr : X86::FST64m; break;
4529     }
4530
4531     std::vector<std::pair<unsigned, unsigned> > RP;
4532     RP.push_back(std::make_pair(getRegPressure(N.getOperand(0)), 0));
4533     RP.push_back(std::make_pair(getRegPressure(N.getOperand(1)), 1));
4534     RP.push_back(std::make_pair(getRegPressure(N.getOperand(2)), 2));
4535     std::sort(RP.begin(), RP.end());
4536
4537     Tmp1 = 0; // Silence a warning.
4538     for (unsigned i = 0; i != 3; ++i)
4539       switch (RP[2-i].second) {
4540       default: assert(0 && "Unknown operand number!");
4541       case 0: Select(N.getOperand(0)); break;
4542       case 1: Tmp1 = SelectExpr(N.getOperand(1)); break;
4543       case 2: SelectAddress(N.getOperand(2), AM); break;
4544       }
4545
4546     addFullAddress(BuildMI(BB, Opc, 4+1), AM).addReg(Tmp1);
4547     return;
4548   }
4549   case ISD::CALLSEQ_START:
4550     Select(N.getOperand(0));
4551     // Stack amount
4552     Tmp1 = cast<ConstantSDNode>(N.getOperand(1))->getValue();
4553     BuildMI(BB, X86::ADJCALLSTACKDOWN, 1).addImm(Tmp1);
4554     return;
4555   case ISD::CALLSEQ_END:
4556     Select(N.getOperand(0));
4557     return;
4558   case ISD::MEMSET: {
4559     Select(N.getOperand(0));  // Select the chain.
4560     unsigned Align =
4561       (unsigned)cast<ConstantSDNode>(Node->getOperand(4))->getValue();
4562     if (Align == 0) Align = 1;
4563
4564     // Turn the byte code into # iterations
4565     unsigned CountReg;
4566     unsigned Opcode;
4567     if (ConstantSDNode *ValC = dyn_cast<ConstantSDNode>(Node->getOperand(2))) {
4568       unsigned Val = ValC->getValue() & 255;
4569
4570       // If the value is a constant, then we can potentially use larger sets.
4571       switch (Align & 3) {
4572       case 2:   // WORD aligned
4573         CountReg = MakeReg(MVT::i32);
4574         if (ConstantSDNode *I = dyn_cast<ConstantSDNode>(Node->getOperand(3))) {
4575           BuildMI(BB, X86::MOV32ri, 1, CountReg).addImm(I->getValue()/2);
4576         } else {
4577           unsigned ByteReg = SelectExpr(Node->getOperand(3));
4578           BuildMI(BB, X86::SHR32ri, 2, CountReg).addReg(ByteReg).addImm(1);
4579         }
4580         BuildMI(BB, X86::MOV16ri, 1, X86::AX).addImm((Val << 8) | Val);
4581         Opcode = X86::REP_STOSW;
4582         break;
4583       case 0:   // DWORD aligned
4584         CountReg = MakeReg(MVT::i32);
4585         if (ConstantSDNode *I = dyn_cast<ConstantSDNode>(Node->getOperand(3))) {
4586           BuildMI(BB, X86::MOV32ri, 1, CountReg).addImm(I->getValue()/4);
4587         } else {
4588           unsigned ByteReg = SelectExpr(Node->getOperand(3));
4589           BuildMI(BB, X86::SHR32ri, 2, CountReg).addReg(ByteReg).addImm(2);
4590         }
4591         Val = (Val << 8) | Val;
4592         BuildMI(BB, X86::MOV32ri, 1, X86::EAX).addImm((Val << 16) | Val);
4593         Opcode = X86::REP_STOSD;
4594         break;
4595       default:  // BYTE aligned
4596         CountReg = SelectExpr(Node->getOperand(3));
4597         BuildMI(BB, X86::MOV8ri, 1, X86::AL).addImm(Val);
4598         Opcode = X86::REP_STOSB;
4599         break;
4600       }
4601     } else {
4602       // If it's not a constant value we are storing, just fall back.  We could
4603       // try to be clever to form 16 bit and 32 bit values, but we don't yet.
4604       unsigned ValReg = SelectExpr(Node->getOperand(2));
4605       BuildMI(BB, X86::MOV8rr, 1, X86::AL).addReg(ValReg);
4606       CountReg = SelectExpr(Node->getOperand(3));
4607       Opcode = X86::REP_STOSB;
4608     }
4609
4610     // No matter what the alignment is, we put the source in ESI, the
4611     // destination in EDI, and the count in ECX.
4612     unsigned TmpReg1 = SelectExpr(Node->getOperand(1));
4613     BuildMI(BB, X86::MOV32rr, 1, X86::ECX).addReg(CountReg);
4614     BuildMI(BB, X86::MOV32rr, 1, X86::EDI).addReg(TmpReg1);
4615     BuildMI(BB, Opcode, 0);
4616     return;
4617   }
4618   case ISD::MEMCPY: {
4619     Select(N.getOperand(0));  // Select the chain.
4620     unsigned Align =
4621       (unsigned)cast<ConstantSDNode>(Node->getOperand(4))->getValue();
4622     if (Align == 0) Align = 1;
4623
4624     // Turn the byte code into # iterations
4625     unsigned CountReg;
4626     unsigned Opcode;
4627     switch (Align & 3) {
4628     case 2:   // WORD aligned
4629       CountReg = MakeReg(MVT::i32);
4630       if (ConstantSDNode *I = dyn_cast<ConstantSDNode>(Node->getOperand(3))) {
4631         BuildMI(BB, X86::MOV32ri, 1, CountReg).addImm(I->getValue()/2);
4632       } else {
4633         unsigned ByteReg = SelectExpr(Node->getOperand(3));
4634         BuildMI(BB, X86::SHR32ri, 2, CountReg).addReg(ByteReg).addImm(1);
4635       }
4636       Opcode = X86::REP_MOVSW;
4637       break;
4638     case 0:   // DWORD aligned
4639       CountReg = MakeReg(MVT::i32);
4640       if (ConstantSDNode *I = dyn_cast<ConstantSDNode>(Node->getOperand(3))) {
4641         BuildMI(BB, X86::MOV32ri, 1, CountReg).addImm(I->getValue()/4);
4642       } else {
4643         unsigned ByteReg = SelectExpr(Node->getOperand(3));
4644         BuildMI(BB, X86::SHR32ri, 2, CountReg).addReg(ByteReg).addImm(2);
4645       }
4646       Opcode = X86::REP_MOVSD;
4647       break;
4648     default:  // BYTE aligned
4649       CountReg = SelectExpr(Node->getOperand(3));
4650       Opcode = X86::REP_MOVSB;
4651       break;
4652     }
4653
4654     // No matter what the alignment is, we put the source in ESI, the
4655     // destination in EDI, and the count in ECX.
4656     unsigned TmpReg1 = SelectExpr(Node->getOperand(1));
4657     unsigned TmpReg2 = SelectExpr(Node->getOperand(2));
4658     BuildMI(BB, X86::MOV32rr, 1, X86::ECX).addReg(CountReg);
4659     BuildMI(BB, X86::MOV32rr, 1, X86::EDI).addReg(TmpReg1);
4660     BuildMI(BB, X86::MOV32rr, 1, X86::ESI).addReg(TmpReg2);
4661     BuildMI(BB, Opcode, 0);
4662     return;
4663   }
4664   case ISD::WRITEPORT:
4665     if (Node->getOperand(2).getValueType() != MVT::i16) {
4666       std::cerr << "llvm.writeport: Address size is not 16 bits\n";
4667       exit(1);
4668     }
4669     Select(Node->getOperand(0)); // Emit the chain.
4670
4671     Tmp1 = SelectExpr(Node->getOperand(1));
4672     switch (Node->getOperand(1).getValueType()) {
4673     case MVT::i8:
4674       BuildMI(BB, X86::MOV8rr, 1, X86::AL).addReg(Tmp1);
4675       Tmp2 = X86::OUT8ir;  Opc = X86::OUT8rr;
4676       break;
4677     case MVT::i16:
4678       BuildMI(BB, X86::MOV16rr, 1, X86::AX).addReg(Tmp1);
4679       Tmp2 = X86::OUT16ir; Opc = X86::OUT16rr;
4680       break;
4681     case MVT::i32:
4682       BuildMI(BB, X86::MOV32rr, 1, X86::EAX).addReg(Tmp1);
4683       Tmp2 = X86::OUT32ir; Opc = X86::OUT32rr;
4684       break;
4685     default:
4686       std::cerr << "llvm.writeport: invalid data type for X86 target";
4687       exit(1);
4688     }
4689
4690     // If the port is a single-byte constant, use the immediate form.
4691     if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(Node->getOperand(2)))
4692       if ((CN->getValue() & 255) == CN->getValue()) {
4693         BuildMI(BB, Tmp2, 1).addImm(CN->getValue());
4694         return;
4695       }
4696
4697     // Otherwise, move the I/O port address into the DX register.
4698     unsigned Reg = SelectExpr(Node->getOperand(2));
4699     BuildMI(BB, X86::MOV16rr, 1, X86::DX).addReg(Reg);
4700     BuildMI(BB, Opc, 0);
4701     return;
4702   }
4703   assert(0 && "Should not be reached!");
4704 }
4705
4706
4707 /// createX86PatternInstructionSelector - This pass converts an LLVM function
4708 /// into a machine code representation using pattern matching and a machine
4709 /// description file.
4710 ///
4711 FunctionPass *llvm::createX86PatternInstructionSelector(TargetMachine &TM) {
4712   return new ISel(TM);
4713 }