lib/Target/X86/X86ISelSimple.cpp

   1 //===-- InstSelectSimple.cpp - A simple instruction selector for x86 ------===//
   2 //
   3 // This file defines a simple peephole instruction selector for the x86 platform
   4 //
   5 //===----------------------------------------------------------------------===//
   6
   7 #include "X86.h"
   8 #include "X86InstrInfo.h"
   9 #include "X86InstrBuilder.h"
  10 #include "llvm/Function.h"
  11 #include "llvm/iTerminators.h"
  12 #include "llvm/iOperators.h"
  13 #include "llvm/iOther.h"
  14 #include "llvm/iPHINode.h"
  15 #include "llvm/iMemory.h"
  16 #include "llvm/Type.h"
  17 #include "llvm/Constants.h"
  18 #include "llvm/Pass.h"
  19 #include "llvm/CodeGen/MachineFunction.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/Target/TargetMachine.h"
  22 #include "llvm/Support/InstVisitor.h"
  23 #include "llvm/Target/MRegisterInfo.h"
  24 #include <map>
  25
  26 using namespace MOTy;  // Get Use, Def, UseAndDef
  27
  28 namespace {
  29   struct ISel : public FunctionPass, InstVisitor<ISel> {
  30     TargetMachine &TM;
  31     MachineFunction *F;                    // The function we are compiling into
  32     MachineBasicBlock *BB;                 // The current MBB we are compiling
  33
  34     unsigned CurReg;
  35     std::map<Value*, unsigned> RegMap;  // Mapping between Val's and SSA Regs
  36
  37     ISel(TargetMachine &tm)
  38       : TM(tm), F(0), BB(0), CurReg(MRegisterInfo::FirstVirtualRegister) {}
  39
  40     /// runOnFunction - Top level implementation of instruction selection for
  41     /// the entire function.
  42     ///
  43     bool runOnFunction(Function &Fn) {
  44       F = &MachineFunction::construct(&Fn, TM);
  45       visit(Fn);
  46       RegMap.clear();
  47       CurReg = MRegisterInfo::FirstVirtualRegister;
  48       F = 0;
  49       return false;  // We never modify the LLVM itself.
  50     }
  51
  52     /// visitBasicBlock - This method is called when we are visiting a new basic
  53     /// block.  This simply creates a new MachineBasicBlock to emit code into
  54     /// and adds it to the current MachineFunction.  Subsequent visit* for
  55     /// instructions will be invoked for all instructions in the basic block.
  56     ///
  57     void visitBasicBlock(BasicBlock &LLVM_BB) {
  58       BB = new MachineBasicBlock(&LLVM_BB);
  59       // FIXME: Use the auto-insert form when it's available
  60       F->getBasicBlockList().push_back(BB);
  61     }
  62
  63     // Visitation methods for various instructions.  These methods simply emit
  64     // fixed X86 code for each instruction.
  65     //
  66     void visitReturnInst(ReturnInst &RI);
  67     void visitBranchInst(BranchInst &BI);
  68
  69     // Arithmetic operators
  70     void visitSimpleBinary(BinaryOperator &B, unsigned OpcodeClass);
  71     void visitAdd(BinaryOperator &B) { visitSimpleBinary(B, 0); }
  72     void visitSub(BinaryOperator &B) { visitSimpleBinary(B, 1); }
  73     void visitMul(BinaryOperator &B);
  74
  75     void visitDiv(BinaryOperator &B) { visitDivRem(B); }
  76     void visitRem(BinaryOperator &B) { visitDivRem(B); }
  77     void visitDivRem(BinaryOperator &B);
  78
  79     // Bitwise operators
  80     void visitAnd(BinaryOperator &B) { visitSimpleBinary(B, 2); }
  81     void visitOr (BinaryOperator &B) { visitSimpleBinary(B, 3); }
  82     void visitXor(BinaryOperator &B) { visitSimpleBinary(B, 4); }
  83
  84     // Binary comparison operators
  85     void visitSetCCInst(SetCondInst &I, unsigned OpNum);
  86     void visitSetEQ(SetCondInst &I) { visitSetCCInst(I, 0); }
  87     void visitSetNE(SetCondInst &I) { visitSetCCInst(I, 1); }
  88     void visitSetLT(SetCondInst &I) { visitSetCCInst(I, 2); }
  89     void visitSetGT(SetCondInst &I) { visitSetCCInst(I, 3); }
  90     void visitSetLE(SetCondInst &I) { visitSetCCInst(I, 4); }
  91     void visitSetGE(SetCondInst &I) { visitSetCCInst(I, 5); }
  92
  93     // Memory Instructions
  94     void visitLoadInst(LoadInst &I);
  95     void visitStoreInst(StoreInst &I);
  96
  97     // Other operators
  98     void visitShiftInst(ShiftInst &I);
  99     void visitPHINode(PHINode &I);
 100
 101     void visitInstruction(Instruction &I) {
 102       std::cerr << "Cannot instruction select: " << I;
 103       abort();
 104     }
 105
 106
 107     /// copyConstantToRegister - Output the instructions required to put the
 108     /// specified constant into the specified register.
 109     ///
 110     void copyConstantToRegister(Constant *C, unsigned Reg);
 111
 112     /// getReg - This method turns an LLVM value into a register number.  This
 113     /// is guaranteed to produce the same register number for a particular value
 114     /// every time it is queried.
 115     ///
 116     unsigned getReg(Value &V) { return getReg(&V); }  // Allow references
 117     unsigned getReg(Value *V) {
 118       unsigned &Reg = RegMap[V];
 119       if (Reg == 0) {
 120         Reg = CurReg++;
 121         RegMap[V] = Reg;
 122
 123         // Add the mapping of regnumber => reg class to MachineFunction
 124         F->addRegMap(Reg,
 125                      TM.getRegisterInfo()->getRegClassForType(V->getType()));
 126       }
 127
 128       // If this operand is a constant, emit the code to copy the constant into
 129       // the register here...
 130       //
 131       if (Constant *C = dyn_cast<Constant>(V))
 132         copyConstantToRegister(C, Reg);
 133
 134       return Reg;
 135     }
 136   };
 137 }
 138
 139 /// TypeClass - Used by the X86 backend to group LLVM types by their basic X86
 140 /// Representation.
 141 ///
 142 enum TypeClass {
 143   cByte, cShort, cInt, cLong, cFloat, cDouble
 144 };
 145
 146 /// getClass - Turn a primitive type into a "class" number which is based on the
 147 /// size of the type, and whether or not it is floating point.
 148 ///
 149 static inline TypeClass getClass(const Type *Ty) {
 150   switch (Ty->getPrimitiveID()) {
 151   case Type::SByteTyID:
 152   case Type::UByteTyID:   return cByte;      // Byte operands are class #0
 153   case Type::ShortTyID:
 154   case Type::UShortTyID:  return cShort;     // Short operands are class #1
 155   case Type::IntTyID:
 156   case Type::UIntTyID:
 157   case Type::PointerTyID: return cInt;       // Int's and pointers are class #2
 158
 159   case Type::LongTyID:
 160   case Type::ULongTyID:   return cLong;      // Longs are class #3
 161   case Type::FloatTyID:   return cFloat;     // Float is class #4
 162   case Type::DoubleTyID:  return cDouble;    // Doubles are class #5
 163   default:
 164     assert(0 && "Invalid type to getClass!");
 165     return cByte;  // not reached
 166   }
 167 }
 168
 169
 170 /// copyConstantToRegister - Output the instructions required to put the
 171 /// specified constant into the specified register.
 172 ///
 173 void ISel::copyConstantToRegister(Constant *C, unsigned R) {
 174   assert (!isa<ConstantExpr>(C) && "Constant expressions not yet handled!\n");
 175
 176   if (C->getType()->isIntegral()) {
 177     unsigned Class = getClass(C->getType());
 178     assert(Class != 3 && "Type not handled yet!");
 179
 180     static const unsigned IntegralOpcodeTab[] = {
 181       X86::MOVir8, X86::MOVir16, X86::MOVir32
 182     };
 183
 184     if (C->getType()->isSigned()) {
 185       ConstantSInt *CSI = cast<ConstantSInt>(C);
 186       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addSImm(CSI->getValue());
 187     } else {
 188       ConstantUInt *CUI = cast<ConstantUInt>(C);
 189       BuildMI(BB, IntegralOpcodeTab[Class], 1, R).addZImm(CUI->getValue());
 190     }
 191   } else {
 192     assert(0 && "Type not handled yet!");
 193   }
 194 }
 195
 196
 197 /// SetCC instructions - Here we just emit boilerplate code to set a byte-sized
 198 /// register, then move it to wherever the result should be.
 199 /// We handle FP setcc instructions by pushing them, doing a
 200 /// compare-and-pop-twice, and then copying the concodes to the main
 201 /// processor's concodes (I didn't make this up, it's in the Intel manual)
 202 ///
 203 void ISel::visitSetCCInst(SetCondInst &I, unsigned OpNum) {
 204   // The arguments are already supposed to be of the same type.
 205   const Type *CompTy = I.getOperand(0)->getType();
 206   unsigned reg1 = getReg(I.getOperand(0));
 207   unsigned reg2 = getReg(I.getOperand(1));
 208
 209   unsigned Class = getClass(CompTy);
 210   switch (Class) {
 211     // Emit: cmp <var1>, <var2> (do the comparison).  We can
 212     // compare 8-bit with 8-bit, 16-bit with 16-bit, 32-bit with
 213     // 32-bit.
 214   case cByte:
 215     BuildMI (BB, X86::CMPrr8, 2).addReg (reg1).addReg (reg2);
 216     break;
 217   case cShort:
 218     BuildMI (BB, X86::CMPrr16, 2).addReg (reg1).addReg (reg2);
 219     break;
 220   case cInt:
 221     BuildMI (BB, X86::CMPrr32, 2).addReg (reg1).addReg (reg2);
 222     break;
 223
 224     // Push the variables on the stack with fldl opcodes.
 225     // FIXME: assuming var1, var2 are in memory, if not, spill to
 226     // stack first
 227   case cFloat:  // Floats
 228     BuildMI (BB, X86::FLDr4, 1, X86::NoReg).addReg (reg1);
 229     BuildMI (BB, X86::FLDr4, 1, X86::NoReg).addReg (reg2);
 230     break;
 231   case cDouble:  // Doubles
 232     BuildMI (BB, X86::FLDr8, 1, X86::NoReg).addReg (reg1);
 233     BuildMI (BB, X86::FLDr8, 1, X86::NoReg).addReg (reg2);
 234     break;
 235   case cLong:
 236   default:
 237     visitInstruction(I);
 238   }
 239
 240   if (CompTy->isFloatingPoint()) {
 241     // (Non-trapping) compare and pop twice.
 242     BuildMI (BB, X86::FUCOMPP, 0);
 243     // Move fp status word (concodes) to ax.
 244     BuildMI (BB, X86::FNSTSWr8, 1, X86::AX);
 245     // Load real concodes from ax.
 246     BuildMI (BB, X86::SAHF, 1).addReg(X86::AH);
 247   }
 248
 249   // Emit setOp instruction (extract concode; clobbers ax),
 250   // using the following mapping:
 251   // LLVM  -> X86 signed  X86 unsigned
 252   // -----    -----       -----
 253   // seteq -> sete        sete
 254   // setne -> setne       setne
 255   // setlt -> setl        setb
 256   // setgt -> setg        seta
 257   // setle -> setle       setbe
 258   // setge -> setge       setae
 259
 260   static const unsigned OpcodeTab[2][6] = {
 261     {X86::SETEr, X86::SETNEr, X86::SETBr, X86::SETAr, X86::SETBEr, X86::SETAEr},
 262     {X86::SETEr, X86::SETNEr, X86::SETLr, X86::SETGr, X86::SETLEr, X86::SETGEr},
 263   };
 264
 265   BuildMI(BB, OpcodeTab[CompTy->isSigned()][OpNum], 0, X86::AL);
 266
 267   // Put it in the result using a move.
 268   BuildMI (BB, X86::MOVrr8, 1, getReg(I)).addReg(X86::AL);
 269 }
 270
 271
 272 /// 'ret' instruction - Here we are interested in meeting the x86 ABI.  As such,
 273 /// we have the following possibilities:
 274 ///
 275 ///   ret void: No return value, simply emit a 'ret' instruction
 276 ///   ret sbyte, ubyte : Extend value into EAX and return
 277 ///   ret short, ushort: Extend value into EAX and return
 278 ///   ret int, uint    : Move value into EAX and return
 279 ///   ret pointer      : Move value into EAX and return
 280 ///   ret long, ulong  : Move value into EAX/EDX and return
 281 ///   ret float/double : Top of FP stack
 282 ///
 283 void ISel::visitReturnInst (ReturnInst &I) {
 284   if (I.getNumOperands() == 0) {
 285     // Emit a 'ret' instruction
 286     BuildMI(BB, X86::RET, 0);
 287     return;
 288   }
 289
 290   unsigned val = getReg(I.getOperand(0));
 291   unsigned Class = getClass(I.getOperand(0)->getType());
 292   bool isUnsigned = I.getOperand(0)->getType()->isUnsigned();
 293   switch (Class) {
 294   case cByte:
 295     // ret sbyte, ubyte: Extend value into EAX and return
 296     if (isUnsigned)
 297       BuildMI (BB, X86::MOVZXr32r8, 1, X86::EAX).addReg (val);
 298     else
 299       BuildMI (BB, X86::MOVSXr32r8, 1, X86::EAX).addReg (val);
 300     break;
 301   case cShort:
 302     // ret short, ushort: Extend value into EAX and return
 303     if (isUnsigned)
 304       BuildMI (BB, X86::MOVZXr32r16, 1, X86::EAX).addReg (val);
 305     else
 306       BuildMI (BB, X86::MOVSXr32r16, 1, X86::EAX).addReg (val);
 307     break;
 308   case cInt:
 309     // ret int, uint, ptr: Move value into EAX and return
 310     // MOV EAX, <val>
 311     BuildMI(BB, X86::MOVrr32, 1, X86::EAX).addReg(val);
 312     break;
 313
 314     // ret float/double: top of FP stack
 315     // FLD <val>
 316   case cFloat:  // Floats
 317     BuildMI(BB, X86::FLDr4, 1).addReg(val);
 318     break;
 319   case cDouble:  // Doubles
 320     BuildMI(BB, X86::FLDr8, 1).addReg(val);
 321     break;
 322   case cLong:
 323     // ret long: use EAX(least significant 32 bits)/EDX (most
 324     // significant 32)...uh, I think so Brain, but how do i call
 325     // up the two parts of the value from inside this mouse
 326     // cage? *zort*
 327   default:
 328     visitInstruction(I);
 329   }
 330
 331   // Emit a 'ret' instruction
 332   BuildMI(BB, X86::RET, 0);
 333 }
 334
 335 /// visitBranchInst - Handle conditional and unconditional branches here.  Note
 336 /// that since code layout is frozen at this point, that if we are trying to
 337 /// jump to a block that is the immediate successor of the current block, we can
 338 /// just make a fall-through. (but we don't currently).
 339 ///
 340 void
 341 ISel::visitBranchInst (BranchInst & BI)
 342 {
 343   if (BI.isConditional ())
 344     {
 345       BasicBlock *ifTrue = BI.getSuccessor (0);
 346       BasicBlock *ifFalse = BI.getSuccessor (1); // this is really unobvious
 347
 348       // simplest thing I can think of: compare condition with zero,
 349       // followed by jump-if-equal to ifFalse, and jump-if-nonequal to
 350       // ifTrue
 351       unsigned int condReg = getReg (BI.getCondition ());
 352       BuildMI (BB, X86::CMPri8, 2).addReg (condReg).addZImm (0);
 353       BuildMI (BB, X86::JNE, 1).addPCDisp (BI.getSuccessor (0));
 354       BuildMI (BB, X86::JE, 1).addPCDisp (BI.getSuccessor (1));
 355     }
 356   else // unconditional branch
 357     {
 358       BuildMI (BB, X86::JMP, 1).addPCDisp (BI.getSuccessor (0));
 359     }
 360 }
 361
 362
 363 /// visitSimpleBinary - Implement simple binary operators for integral types...
 364 /// OperatorClass is one of: 0 for Add, 1 for Sub, 2 for And, 3 for Or,
 365 /// 4 for Xor.
 366 ///
 367 void ISel::visitSimpleBinary(BinaryOperator &B, unsigned OperatorClass) {
 368   if (B.getType() == Type::BoolTy)  // FIXME: Handle bools for logicals
 369     visitInstruction(B);
 370
 371   unsigned Class = getClass(B.getType());
 372   if (Class > 2)  // FIXME: Handle longs
 373     visitInstruction(B);
 374
 375   static const unsigned OpcodeTab[][4] = {
 376     // Arithmetic operators
 377     { X86::ADDrr8, X86::ADDrr16, X86::ADDrr32, 0 },  // ADD
 378     { X86::SUBrr8, X86::SUBrr16, X86::SUBrr32, 0 },  // SUB
 379
 380     // Bitwise operators
 381     { X86::ANDrr8, X86::ANDrr16, X86::ANDrr32, 0 },  // AND
 382     { X86:: ORrr8, X86:: ORrr16, X86:: ORrr32, 0 },  // OR
 383     { X86::XORrr8, X86::XORrr16, X86::XORrr32, 0 },  // XOR
 384   };
 385
 386   unsigned Opcode = OpcodeTab[OperatorClass][Class];
 387   unsigned Op0r = getReg(B.getOperand(0));
 388   unsigned Op1r = getReg(B.getOperand(1));
 389   BuildMI(BB, Opcode, 2, getReg(B)).addReg(Op0r).addReg(Op1r);
 390 }
 391
 392 /// visitMul - Multiplies are not simple binary operators because they must deal
 393 /// with the EAX register explicitly.
 394 ///
 395 void ISel::visitMul(BinaryOperator &I) {
 396   unsigned Class = getClass(I.getType());
 397   if (Class > 2)  // FIXME: Handle longs
 398     visitInstruction(I);
 399
 400   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 401   static const unsigned Clobbers[] ={ X86::AH    , X86::DX     , X86::EDX     };
 402   static const unsigned MulOpcode[]={ X86::MULrr8, X86::MULrr16, X86::MULrr32 };
 403   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 404
 405   unsigned Reg     = Regs[Class];
 406   unsigned Clobber = Clobbers[Class];
 407   unsigned Op0Reg  = getReg(I.getOperand(0));
 408   unsigned Op1Reg  = getReg(I.getOperand(1));
 409
 410   // Put the first operand into one of the A registers...
 411   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 412
 413   // Emit the appropriate multiply instruction...
 414   BuildMI(BB, MulOpcode[Class], 3)
 415     .addReg(Reg, UseAndDef).addReg(Op1Reg).addClobber(Clobber);
 416
 417   // Put the result into the destination register...
 418   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(Reg);
 419 }
 420
 421
 422 /// visitDivRem - Handle division and remainder instructions... these
 423 /// instruction both require the same instructions to be generated, they just
 424 /// select the result from a different register.  Note that both of these
 425 /// instructions work differently for signed and unsigned operands.
 426 ///
 427 void ISel::visitDivRem(BinaryOperator &I) {
 428   unsigned Class = getClass(I.getType());
 429   if (Class > 2)  // FIXME: Handle longs
 430     visitInstruction(I);
 431
 432   static const unsigned Regs[]     ={ X86::AL    , X86::AX     , X86::EAX     };
 433   static const unsigned MovOpcode[]={ X86::MOVrr8, X86::MOVrr16, X86::MOVrr32 };
 434   static const unsigned ExtOpcode[]={ X86::CBW   , X86::CWD    , X86::CDQ     };
 435   static const unsigned ClrOpcode[]={ X86::XORrr8, X86::XORrr16, X86::XORrr32 };
 436   static const unsigned ExtRegs[]  ={ X86::AH    , X86::DX     , X86::EDX     };
 437
 438   static const unsigned DivOpcode[][4] = {
 439     { X86::DIVrr8 , X86::DIVrr16 , X86::DIVrr32 , 0 },  // Unsigned division
 440     { X86::IDIVrr8, X86::IDIVrr16, X86::IDIVrr32, 0 },  // Signed division
 441   };
 442
 443   bool isSigned   = I.getType()->isSigned();
 444   unsigned Reg    = Regs[Class];
 445   unsigned ExtReg = ExtRegs[Class];
 446   unsigned Op0Reg = getReg(I.getOperand(0));
 447   unsigned Op1Reg = getReg(I.getOperand(1));
 448
 449   // Put the first operand into one of the A registers...
 450   BuildMI(BB, MovOpcode[Class], 1, Reg).addReg(Op0Reg);
 451
 452   if (isSigned) {
 453     // Emit a sign extension instruction...
 454     BuildMI(BB, ExtOpcode[Class], 1, ExtReg).addReg(Reg);
 455   } else {
 456     // If unsigned, emit a zeroing instruction... (reg = xor reg, reg)
 457     BuildMI(BB, ClrOpcode[Class], 2, ExtReg).addReg(ExtReg).addReg(ExtReg);
 458   }
 459
 460   // Emit the appropriate divide or remainder instruction...
 461   BuildMI(BB, DivOpcode[isSigned][Class], 2)
 462     .addReg(Reg, UseAndDef).addReg(ExtReg, UseAndDef).addReg(Op1Reg);
 463
 464   // Figure out which register we want to pick the result out of...
 465   unsigned DestReg = (I.getOpcode() == Instruction::Div) ? Reg : ExtReg;
 466
 467   // Put the result into the destination register...
 468   BuildMI(BB, MovOpcode[Class], 1, getReg(I)).addReg(DestReg);
 469 }
 470
 471
 472 /// Shift instructions: 'shl', 'sar', 'shr' - Some special cases here
 473 /// for constant immediate shift values, and for constant immediate
 474 /// shift values equal to 1. Even the general case is sort of special,
 475 /// because the shift amount has to be in CL, not just any old register.
 476 ///
 477 void ISel::visitShiftInst (ShiftInst &I) {
 478   unsigned Op0r = getReg (I.getOperand(0));
 479   unsigned DestReg = getReg(I);
 480   bool isLeftShift = I.getOpcode() == Instruction::Shl;
 481   bool isOperandSigned = I.getType()->isUnsigned();
 482   unsigned OperandClass = getClass(I.getType());
 483
 484   if (OperandClass > 2)
 485     visitInstruction(I); // Can't handle longs yet!
 486
 487   if (ConstantUInt *CUI = dyn_cast <ConstantUInt> (I.getOperand (1)))
 488     {
 489       // The shift amount is constant, guaranteed to be a ubyte. Get its value.
 490       assert(CUI->getType() == Type::UByteTy && "Shift amount not a ubyte?");
 491       unsigned char shAmt = CUI->getValue();
 492
 493       static const unsigned ConstantOperand[][4] = {
 494         { X86::SHRir8, X86::SHRir16, X86::SHRir32, 0 },  // SHR
 495         { X86::SARir8, X86::SARir16, X86::SARir32, 0 },  // SAR
 496         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SHL
 497         { X86::SHLir8, X86::SHLir16, X86::SHLir32, 0 },  // SAL = SHL
 498       };
 499
 500       const unsigned *OpTab = // Figure out the operand table to use
 501         ConstantOperand[isLeftShift*2+isOperandSigned];
 502
 503       // Emit: <insn> reg, shamt  (shift-by-immediate opcode "ir" form.)
 504       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addZImm(shAmt);
 505     }
 506   else
 507     {
 508       // The shift amount is non-constant.
 509       //
 510       // In fact, you can only shift with a variable shift amount if
 511       // that amount is already in the CL register, so we have to put it
 512       // there first.
 513       //
 514
 515       // Emit: move cl, shiftAmount (put the shift amount in CL.)
 516       BuildMI(BB, X86::MOVrr8, 1, X86::CL).addReg(getReg(I.getOperand(1)));
 517
 518       // This is a shift right (SHR).
 519       static const unsigned NonConstantOperand[][4] = {
 520         { X86::SHRrr8, X86::SHRrr16, X86::SHRrr32, 0 },  // SHR
 521         { X86::SARrr8, X86::SARrr16, X86::SARrr32, 0 },  // SAR
 522         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SHL
 523         { X86::SHLrr8, X86::SHLrr16, X86::SHLrr32, 0 },  // SAL = SHL
 524       };
 525
 526       const unsigned *OpTab = // Figure out the operand table to use
 527         NonConstantOperand[isLeftShift*2+isOperandSigned];
 528
 529       BuildMI(BB, OpTab[OperandClass], 2, DestReg).addReg(Op0r).addReg(X86::CL);
 530     }
 531 }
 532
 533
 534 /// visitLoadInst - Implement LLVM load instructions in terms of the x86 'mov'
 535 /// instruction.
 536 ///
 537 void ISel::visitLoadInst(LoadInst &I) {
 538   unsigned Class = getClass(I.getType());
 539   if (Class > 2)  // FIXME: Handle longs and others...
 540     visitInstruction(I);
 541
 542   static const unsigned Opcode[] = { X86::MOVmr8, X86::MOVmr16, X86::MOVmr32 };
 543
 544   unsigned AddressReg = getReg(I.getOperand(0));
 545   addDirectMem(BuildMI(BB, Opcode[Class], 4, getReg(I)), AddressReg);
 546 }
 547
 548
 549 /// visitStoreInst - Implement LLVM store instructions in terms of the x86 'mov'
 550 /// instruction.
 551 ///
 552 void ISel::visitStoreInst(StoreInst &I) {
 553   unsigned Class = getClass(I.getOperand(0)->getType());
 554   if (Class > 2)  // FIXME: Handle longs and others...
 555     visitInstruction(I);
 556
 557   static const unsigned Opcode[] = { X86::MOVrm8, X86::MOVrm16, X86::MOVrm32 };
 558
 559   unsigned ValReg = getReg(I.getOperand(0));
 560   unsigned AddressReg = getReg(I.getOperand(1));
 561   addDirectMem(BuildMI(BB, Opcode[Class], 1+4), AddressReg).addReg(ValReg);
 562 }
 563
 564
 565 /// visitPHINode - Turn an LLVM PHI node into an X86 PHI node...
 566 ///
 567 void ISel::visitPHINode(PHINode &PN) {
 568   MachineInstr *MI = BuildMI(BB, X86::PHI, PN.getNumOperands(), getReg(PN));
 569
 570   for (unsigned i = 0, e = PN.getNumIncomingValues(); i != e; ++i) {
 571     // FIXME: This will put constants after the PHI nodes in the block, which
 572     // is invalid.  They should be put inline into the PHI node eventually.
 573     //
 574     MI->addRegOperand(getReg(PN.getIncomingValue(i)));
 575     MI->addPCDispOperand(PN.getIncomingBlock(i));
 576   }
 577 }
 578
 579
 580 /// createSimpleX86InstructionSelector - This pass converts an LLVM function
 581 /// into a machine code representation is a very simple peep-hole fashion.  The
 582 /// generated code sucks but the implementation is nice and simple.
 583 ///
 584 Pass *createSimpleX86InstructionSelector(TargetMachine &TM) {
 585   return new ISel(TM);
 586 }