lib/Target/X86/X86Instr64bit.td

   1 //====- X86Instr64bit.td - Describe X86-64 Instructions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86-64 instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // Operand Definitions.
  18 //
  19
  20 // 64-bits but only 32 bits are significant.
  21 def i64i32imm  : Operand<i64>;
  22
  23 // 64-bits but only 32 bits are significant, and those bits are treated as being
  24 // pc relative.
  25 def i64i32imm_pcrel : Operand<i64> {
  26   let PrintMethod = "print_pcrel_imm";
  27 }
  28
  29
  30 // 64-bits but only 8 bits are significant.
  31 def i64i8imm   : Operand<i64> {
  32   let ParserMatchClass = ImmSExt8AsmOperand;
  33 }
  34
  35 def lea64mem : Operand<i64> {
  36   let PrintMethod = "printlea64mem";
  37   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm);
  38   let ParserMatchClass = X86MemAsmOperand;
  39 }
  40
  41 def lea64_32mem : Operand<i32> {
  42   let PrintMethod = "printlea64_32mem";
  43   let AsmOperandLowerMethod = "lower_lea64_32mem";
  44   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm);
  45   let ParserMatchClass = X86MemAsmOperand;
  46 }
  47
  48 //===----------------------------------------------------------------------===//
  49 // Complex Pattern Definitions.
  50 //
  51 def lea64addr : ComplexPattern<i64, 4, "SelectLEAAddr",
  52                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
  53                          X86WrapperRIP], []>;
  54
  55 def tls64addr : ComplexPattern<i64, 4, "SelectTLSADDRAddr",
  56                                [tglobaltlsaddr], []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Pattern fragments.
  60 //
  61
  62 def i64immSExt8  : PatLeaf<(i64 imm), [{
  63   // i64immSExt8 predicate - True if the 64-bit immediate fits in a 8-bit
  64   // sign extended field.
  65   return (int64_t)N->getZExtValue() == (int8_t)N->getZExtValue();
  66 }]>;
  67
  68 def i64immSExt32  : PatLeaf<(i64 imm), [{
  69   // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  70   // sign extended field.
  71   return (int64_t)N->getZExtValue() == (int32_t)N->getZExtValue();
  72 }]>;
  73
  74 def i64immZExt32  : PatLeaf<(i64 imm), [{
  75   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  76   // unsignedsign extended field.
  77   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
  78 }]>;
  79
  80 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
  81 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
  82 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
  83
  84 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
  85 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
  86 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
  87 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
  88
  89 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
  90 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
  91 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
  92 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction list...
  96 //
  97
  98 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  99 // a stack adjustment and the codegen must know that they may modify the stack
 100 // pointer before prolog-epilog rewriting occurs.
 101 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 102 // sub / add which can clobber EFLAGS.
 103 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
 104 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 105                            "#ADJCALLSTACKDOWN",
 106                            [(X86callseq_start timm:$amt)]>,
 107                           Requires<[In64BitMode]>;
 108 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 109                            "#ADJCALLSTACKUP",
 110                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 111                           Requires<[In64BitMode]>;
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 //  Call Instructions...
 116 //
 117 let isCall = 1 in
 118   // All calls clobber the non-callee saved registers. RSP is marked as
 119   // a use to prevent stack-pointer assignments that appear immediately
 120   // before calls from potentially appearing dead. Uses for argument
 121   // registers are added manually.
 122   let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 123               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 124               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 125               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 126               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 127       Uses = [RSP] in {
 128
 129     // NOTE: this pattern doesn't match "X86call imm", because we do not know
 130     // that the offset between an arbitrary immediate and the call will fit in
 131     // the 32-bit pcrel field that we have.
 132     def CALL64pcrel32 : Ii32<0xE8, RawFrm,
 133                           (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 134                           "call\t$dst", []>,
 135                         Requires<[In64BitMode, NotWin64]>;
 136     def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 137                           "call\t{*}$dst", [(X86call GR64:$dst)]>,
 138                         Requires<[NotWin64]>;
 139     def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 140                           "call\t{*}$dst", [(X86call (loadi64 addr:$dst))]>,
 141                         Requires<[NotWin64]>;
 142   }
 143
 144   // FIXME: We need to teach codegen about single list of call-clobbered registers.
 145 let isCall = 1 in
 146   // All calls clobber the non-callee saved registers. RSP is marked as
 147   // a use to prevent stack-pointer assignments that appear immediately
 148   // before calls from potentially appearing dead. Uses for argument
 149   // registers are added manually.
 150   let Defs = [RAX, RCX, RDX, R8, R9, R10, R11,
 151               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 152               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 153               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, EFLAGS],
 154       Uses = [RSP] in {
 155     def WINCALL64pcrel32 : I<0xE8, RawFrm,
 156                              (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 157                              "call\t$dst", []>,
 158                            Requires<[IsWin64]>;
 159     def WINCALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 160                              "call\t{*}$dst",
 161                              [(X86call GR64:$dst)]>, Requires<[IsWin64]>;
 162     def WINCALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 163                              "call\t{*}$dst",
 164                              [(X86call (loadi64 addr:$dst))]>, Requires<[IsWin64]>;
 165   }
 166
 167
 168 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 169 def TCRETURNdi64 : I<0, Pseudo, (outs), (ins i64imm:$dst, i32imm:$offset,
 170                                          variable_ops),
 171                  "#TC_RETURN $dst $offset",
 172                  []>;
 173
 174 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 175 def TCRETURNri64 : I<0, Pseudo, (outs), (ins GR64:$dst, i32imm:$offset,
 176                                          variable_ops),
 177                  "#TC_RETURN $dst $offset",
 178                  []>;
 179
 180
 181 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 182   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins GR64:$dst),
 183                    "jmp{q}\t{*}$dst  # TAILCALL",
 184                    []>;
 185
 186 // Branches
 187 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 188   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 189                      [(brind GR64:$dst)]>;
 190   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 191                      [(brind (loadi64 addr:$dst))]>;
 192 }
 193
 194 //===----------------------------------------------------------------------===//
 195 // EH Pseudo Instructions
 196 //
 197 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 198     hasCtrlDep = 1 in {
 199 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 200                      "ret\t#eh_return, addr: $addr",
 201                      [(X86ehret GR64:$addr)]>;
 202
 203 }
 204
 205 //===----------------------------------------------------------------------===//
 206 //  Miscellaneous Instructions...
 207 //
 208 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 209 def LEAVE64  : I<0xC9, RawFrm,
 210                  (outs), (ins), "leave", []>;
 211 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 212 let mayLoad = 1 in
 213 def POP64r   : I<0x58, AddRegFrm,
 214                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 215 let mayStore = 1 in
 216 def PUSH64r  : I<0x50, AddRegFrm,
 217                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 218 }
 219
 220 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 221 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 222                      "push{q}\t$imm", []>;
 223 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 224                       "push{q}\t$imm", []>;
 225 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 226                       "push{q}\t$imm", []>;
 227 }
 228
 229 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1 in
 230 def POPFQ    : I<0x9D, RawFrm, (outs), (ins), "popf", []>, REX_W;
 231 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1 in
 232 def PUSHFQ   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 233
 234 def LEA64_32r : I<0x8D, MRMSrcMem,
 235                   (outs GR32:$dst), (ins lea64_32mem:$src),
 236                   "lea{l}\t{$src|$dst}, {$dst|$src}",
 237                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
 238
 239 let isReMaterializable = 1 in
 240 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins lea64mem:$src),
 241                   "lea{q}\t{$src|$dst}, {$dst|$src}",
 242                   [(set GR64:$dst, lea64addr:$src)]>;
 243
 244 let isTwoAddress = 1 in
 245 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 246                   "bswap{q}\t$dst",
 247                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 248
 249 // Bit scan instructions.
 250 let Defs = [EFLAGS] in {
 251 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 252                   "bsf{q}\t{$src, $dst|$dst, $src}",
 253                   [(set GR64:$dst, (X86bsf GR64:$src)), (implicit EFLAGS)]>, TB;
 254 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 255                   "bsf{q}\t{$src, $dst|$dst, $src}",
 256                   [(set GR64:$dst, (X86bsf (loadi64 addr:$src))),
 257                    (implicit EFLAGS)]>, TB;
 258
 259 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 260                   "bsr{q}\t{$src, $dst|$dst, $src}",
 261                   [(set GR64:$dst, (X86bsr GR64:$src)), (implicit EFLAGS)]>, TB;
 262 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 263                   "bsr{q}\t{$src, $dst|$dst, $src}",
 264                   [(set GR64:$dst, (X86bsr (loadi64 addr:$src))),
 265                    (implicit EFLAGS)]>, TB;
 266 } // Defs = [EFLAGS]
 267
 268 // Repeat string ops
 269 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI] in
 270 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 271                    [(X86rep_movs i64)]>, REP;
 272 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI] in
 273 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 274                    [(X86rep_stos i64)]>, REP;
 275
 276 // Fast system-call instructions
 277 def SYSEXIT64 : RI<0x35, RawFrm,
 278                    (outs), (ins), "sysexit", []>, TB;
 279
 280 //===----------------------------------------------------------------------===//
 281 //  Move Instructions...
 282 //
 283
 284 let neverHasSideEffects = 1 in
 285 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 286                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 287
 288 let isReMaterializable = 1, isAsCheapAsAMove = 1  in {
 289 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 290                     "movabs{q}\t{$src, $dst|$dst, $src}",
 291                     [(set GR64:$dst, imm:$src)]>;
 292 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 293                       "mov{q}\t{$src, $dst|$dst, $src}",
 294                       [(set GR64:$dst, i64immSExt32:$src)]>;
 295 }
 296
 297 let canFoldAsLoad = 1 in
 298 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 299                  "mov{q}\t{$src, $dst|$dst, $src}",
 300                  [(set GR64:$dst, (load addr:$src))]>;
 301
 302 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 303                  "mov{q}\t{$src, $dst|$dst, $src}",
 304                  [(store GR64:$src, addr:$dst)]>;
 305 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 306                       "mov{q}\t{$src, $dst|$dst, $src}",
 307                       [(store i64immSExt32:$src, addr:$dst)]>;
 308
 309 // Sign/Zero extenders
 310
 311 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 312 // operand, which makes it a rare instruction with an 8-bit register
 313 // operand that can never access an h register. If support for h registers
 314 // were generalized, this would require a special register class.
 315 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 316                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 317                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 318 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 319                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 320                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 321 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 322                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 323                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 324 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 325                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 326                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 327 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 328                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 329                     [(set GR64:$dst, (sext GR32:$src))]>;
 330 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 331                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 332                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 333
 334 // Use movzbl instead of movzbq when the destination is a register; it's
 335 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 336 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 337                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 338                    [(set GR64:$dst, (zext GR8:$src))]>, TB;
 339 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 340                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 341                    [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 342 // Use movzwl instead of movzwq when the destination is a register; it's
 343 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 344 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 345                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 346                    [(set GR64:$dst, (zext GR16:$src))]>, TB;
 347 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 348                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 349                    [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 350
 351 // There's no movzlq instruction, but movl can be used for this purpose, using
 352 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 353 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 354 // zero-extension, however this isn't possible when the 32-bit value is
 355 // defined by a truncate or is copied from something where the high bits aren't
 356 // necessarily all zero. In such cases, we fall back to these explicit zext
 357 // instructions.
 358 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 359                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 360                     [(set GR64:$dst, (zext GR32:$src))]>;
 361 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 362                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 363                     [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 364
 365 // Any instruction that defines a 32-bit result leaves the high half of the
 366 // register. Truncate can be lowered to EXTRACT_SUBREG, and CopyFromReg may
 367 // be copying from a truncate, but any other 32-bit operation will zero-extend
 368 // up to 64 bits.
 369 def def32 : PatLeaf<(i32 GR32:$src), [{
 370   return N->getOpcode() != ISD::TRUNCATE &&
 371          N->getOpcode() != TargetInstrInfo::EXTRACT_SUBREG &&
 372          N->getOpcode() != ISD::CopyFromReg;
 373 }]>;
 374
 375 // In the case of a 32-bit def that is known to implicitly zero-extend,
 376 // we can use a SUBREG_TO_REG.
 377 def : Pat<(i64 (zext def32:$src)),
 378           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
 379
 380 let neverHasSideEffects = 1 in {
 381   let Defs = [RAX], Uses = [EAX] in
 382   def CDQE : RI<0x98, RawFrm, (outs), (ins),
 383                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
 384
 385   let Defs = [RAX,RDX], Uses = [RAX] in
 386   def CQO  : RI<0x99, RawFrm, (outs), (ins),
 387                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
 388 }
 389
 390 //===----------------------------------------------------------------------===//
 391 //  Arithmetic Instructions...
 392 //
 393
 394 let Defs = [EFLAGS] in {
 395 let isTwoAddress = 1 in {
 396 let isConvertibleToThreeAddress = 1 in {
 397 let isCommutable = 1 in
 398 // Register-Register Addition
 399 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 400                     "add{q}\t{$src2, $dst|$dst, $src2}",
 401                     [(set GR64:$dst, (add GR64:$src1, GR64:$src2)),
 402                      (implicit EFLAGS)]>;
 403
 404 // Register-Integer Addition
 405 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 406                      "add{q}\t{$src2, $dst|$dst, $src2}",
 407                      [(set GR64:$dst, (add GR64:$src1, i64immSExt8:$src2)),
 408                       (implicit EFLAGS)]>;
 409 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 410                       "add{q}\t{$src2, $dst|$dst, $src2}",
 411                       [(set GR64:$dst, (add GR64:$src1, i64immSExt32:$src2)),
 412                        (implicit EFLAGS)]>;
 413 } // isConvertibleToThreeAddress
 414
 415 // Register-Memory Addition
 416 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 417                      "add{q}\t{$src2, $dst|$dst, $src2}",
 418                      [(set GR64:$dst, (add GR64:$src1, (load addr:$src2))),
 419                       (implicit EFLAGS)]>;
 420 } // isTwoAddress
 421
 422 // Memory-Register Addition
 423 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 424                   "add{q}\t{$src2, $dst|$dst, $src2}",
 425                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 426                    (implicit EFLAGS)]>;
 427 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 428                     "add{q}\t{$src2, $dst|$dst, $src2}",
 429                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 430                  (implicit EFLAGS)]>;
 431 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 432                       "add{q}\t{$src2, $dst|$dst, $src2}",
 433                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 434                 (implicit EFLAGS)]>;
 435
 436 let Uses = [EFLAGS] in {
 437 let isTwoAddress = 1 in {
 438 let isCommutable = 1 in
 439 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 440                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 441                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 442
 443 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 444                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 445                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 446
 447 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 448                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 449                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 450 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 451                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 452                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 453 } // isTwoAddress
 454
 455 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 456                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 457                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 458 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 459                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 460                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 461 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 462                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 463                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 464 } // Uses = [EFLAGS]
 465
 466 let isTwoAddress = 1 in {
 467 // Register-Register Subtraction
 468 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 469                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 470                   [(set GR64:$dst, (sub GR64:$src1, GR64:$src2)),
 471                    (implicit EFLAGS)]>;
 472
 473 // Register-Memory Subtraction
 474 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 475                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 476                   [(set GR64:$dst, (sub GR64:$src1, (load addr:$src2))),
 477                    (implicit EFLAGS)]>;
 478
 479 // Register-Integer Subtraction
 480 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
 481                                  (ins GR64:$src1, i64i8imm:$src2),
 482                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 483                     [(set GR64:$dst, (sub GR64:$src1, i64immSExt8:$src2)),
 484                      (implicit EFLAGS)]>;
 485 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
 486                                    (ins GR64:$src1, i64i32imm:$src2),
 487                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 488                       [(set GR64:$dst, (sub GR64:$src1, i64immSExt32:$src2)),
 489                        (implicit EFLAGS)]>;
 490 } // isTwoAddress
 491
 492 // Memory-Register Subtraction
 493 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 494                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 495                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
 496                    (implicit EFLAGS)]>;
 497
 498 // Memory-Integer Subtraction
 499 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 500                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 501                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
 502                             addr:$dst),
 503                      (implicit EFLAGS)]>;
 504 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 505                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 506                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
 507                               addr:$dst),
 508                        (implicit EFLAGS)]>;
 509
 510 let Uses = [EFLAGS] in {
 511 let isTwoAddress = 1 in {
 512 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 513                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 514                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 515
 516 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 517                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 518                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
 519
 520 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 521                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 522                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
 523 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 524                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 525                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
 526 } // isTwoAddress
 527
 528 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 529                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 530                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 531 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 532                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 533                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 534 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 535                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 536               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 537 } // Uses = [EFLAGS]
 538 } // Defs = [EFLAGS]
 539
 540 // Unsigned multiplication
 541 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in {
 542 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
 543                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 544 let mayLoad = 1 in
 545 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
 546                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 547
 548 // Signed multiplication
 549 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src),
 550                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 551 let mayLoad = 1 in
 552 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 553                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 554 }
 555
 556 let Defs = [EFLAGS] in {
 557 let isTwoAddress = 1 in {
 558 let isCommutable = 1 in
 559 // Register-Register Signed Integer Multiplication
 560 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 561                                    (ins GR64:$src1, GR64:$src2),
 562                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 563                   [(set GR64:$dst, (mul GR64:$src1, GR64:$src2)),
 564                    (implicit EFLAGS)]>, TB;
 565
 566 // Register-Memory Signed Integer Multiplication
 567 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 568                                    (ins GR64:$src1, i64mem:$src2),
 569                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 570                   [(set GR64:$dst, (mul GR64:$src1, (load addr:$src2))),
 571                    (implicit EFLAGS)]>, TB;
 572 } // isTwoAddress
 573
 574 // Suprisingly enough, these are not two address instructions!
 575
 576 // Register-Integer Signed Integer Multiplication
 577 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 578                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 579                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 580                       [(set GR64:$dst, (mul GR64:$src1, i64immSExt8:$src2)),
 581                        (implicit EFLAGS)]>;
 582 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 583                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 584                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 585                        [(set GR64:$dst, (mul GR64:$src1, i64immSExt32:$src2)),
 586                         (implicit EFLAGS)]>;
 587
 588 // Memory-Integer Signed Integer Multiplication
 589 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 590                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 591                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 592                       [(set GR64:$dst, (mul (load addr:$src1),
 593                                             i64immSExt8:$src2)),
 594                        (implicit EFLAGS)]>;
 595 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 596                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 597                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 598                         [(set GR64:$dst, (mul (load addr:$src1),
 599                                               i64immSExt32:$src2)),
 600                          (implicit EFLAGS)]>;
 601 } // Defs = [EFLAGS]
 602
 603 // Unsigned division / remainder
 604 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in {
 605 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 606                 "div{q}\t$src", []>;
 607 // Signed division / remainder
 608 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 609                 "idiv{q}\t$src", []>;
 610 let mayLoad = 1 in {
 611 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 612                 "div{q}\t$src", []>;
 613 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 614                 "idiv{q}\t$src", []>;
 615 }
 616 }
 617
 618 // Unary instructions
 619 let Defs = [EFLAGS], CodeSize = 2 in {
 620 let isTwoAddress = 1 in
 621 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src), "neg{q}\t$dst",
 622                 [(set GR64:$dst, (ineg GR64:$src)),
 623                  (implicit EFLAGS)]>;
 624 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 625                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 626                  (implicit EFLAGS)]>;
 627
 628 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 629 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src), "inc{q}\t$dst",
 630                 [(set GR64:$dst, (add GR64:$src, 1)),
 631                  (implicit EFLAGS)]>;
 632 def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 633                 [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 634                  (implicit EFLAGS)]>;
 635
 636 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 637 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src), "dec{q}\t$dst",
 638                 [(set GR64:$dst, (add GR64:$src, -1)),
 639                  (implicit EFLAGS)]>;
 640 def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 641                 [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 642                  (implicit EFLAGS)]>;
 643
 644 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 645 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in {
 646 // Can transform into LEA.
 647 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
 648                   [(set GR16:$dst, (add GR16:$src, 1)),
 649                    (implicit EFLAGS)]>,
 650                 OpSize, Requires<[In64BitMode]>;
 651 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
 652                   [(set GR32:$dst, (add GR32:$src, 1)),
 653                    (implicit EFLAGS)]>,
 654                 Requires<[In64BitMode]>;
 655 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
 656                   [(set GR16:$dst, (add GR16:$src, -1)),
 657                    (implicit EFLAGS)]>,
 658                 OpSize, Requires<[In64BitMode]>;
 659 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
 660                   [(set GR32:$dst, (add GR32:$src, -1)),
 661                    (implicit EFLAGS)]>,
 662                 Requires<[In64BitMode]>;
 663 } // isConvertibleToThreeAddress
 664
 665 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 666 // how to unfold them.
 667 let isTwoAddress = 0, CodeSize = 2 in {
 668   def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 669                     [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 670                      (implicit EFLAGS)]>,
 671                   OpSize, Requires<[In64BitMode]>;
 672   def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 673                     [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 674                      (implicit EFLAGS)]>,
 675                   Requires<[In64BitMode]>;
 676   def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 677                     [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 678                      (implicit EFLAGS)]>,
 679                   OpSize, Requires<[In64BitMode]>;
 680   def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 681                     [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 682                      (implicit EFLAGS)]>,
 683                   Requires<[In64BitMode]>;
 684 }
 685 } // Defs = [EFLAGS], CodeSize
 686
 687
 688 let Defs = [EFLAGS] in {
 689 // Shift instructions
 690 let isTwoAddress = 1 in {
 691 let Uses = [CL] in
 692 def SHL64rCL : RI<0xD3, MRM4r, (outs GR64:$dst), (ins GR64:$src),
 693                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 694                   [(set GR64:$dst, (shl GR64:$src, CL))]>;
 695 let isConvertibleToThreeAddress = 1 in   // Can transform into LEA.
 696 def SHL64ri  : RIi8<0xC1, MRM4r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 697                     "shl{q}\t{$src2, $dst|$dst, $src2}",
 698                     [(set GR64:$dst, (shl GR64:$src1, (i8 imm:$src2)))]>;
 699 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
 700 // cheaper.
 701 } // isTwoAddress
 702
 703 let Uses = [CL] in
 704 def SHL64mCL : RI<0xD3, MRM4m, (outs), (ins i64mem:$dst),
 705                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 706                   [(store (shl (loadi64 addr:$dst), CL), addr:$dst)]>;
 707 def SHL64mi : RIi8<0xC1, MRM4m, (outs), (ins i64mem:$dst, i8imm:$src),
 708                   "shl{q}\t{$src, $dst|$dst, $src}",
 709                  [(store (shl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 710 def SHL64m1 : RI<0xD1, MRM4m, (outs), (ins i64mem:$dst),
 711                   "shl{q}\t$dst",
 712                  [(store (shl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 713
 714 let isTwoAddress = 1 in {
 715 let Uses = [CL] in
 716 def SHR64rCL : RI<0xD3, MRM5r, (outs GR64:$dst), (ins GR64:$src),
 717                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 718                   [(set GR64:$dst, (srl GR64:$src, CL))]>;
 719 def SHR64ri : RIi8<0xC1, MRM5r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 720                   "shr{q}\t{$src2, $dst|$dst, $src2}",
 721                   [(set GR64:$dst, (srl GR64:$src1, (i8 imm:$src2)))]>;
 722 def SHR64r1  : RI<0xD1, MRM5r, (outs GR64:$dst), (ins GR64:$src1),
 723                  "shr{q}\t$dst",
 724                  [(set GR64:$dst, (srl GR64:$src1, (i8 1)))]>;
 725 } // isTwoAddress
 726
 727 let Uses = [CL] in
 728 def SHR64mCL : RI<0xD3, MRM5m, (outs), (ins i64mem:$dst),
 729                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 730                   [(store (srl (loadi64 addr:$dst), CL), addr:$dst)]>;
 731 def SHR64mi : RIi8<0xC1, MRM5m, (outs), (ins i64mem:$dst, i8imm:$src),
 732                   "shr{q}\t{$src, $dst|$dst, $src}",
 733                  [(store (srl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 734 def SHR64m1 : RI<0xD1, MRM5m, (outs), (ins i64mem:$dst),
 735                   "shr{q}\t$dst",
 736                  [(store (srl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 737
 738 let isTwoAddress = 1 in {
 739 let Uses = [CL] in
 740 def SAR64rCL : RI<0xD3, MRM7r, (outs GR64:$dst), (ins GR64:$src),
 741                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 742                  [(set GR64:$dst, (sra GR64:$src, CL))]>;
 743 def SAR64ri  : RIi8<0xC1, MRM7r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 744                    "sar{q}\t{$src2, $dst|$dst, $src2}",
 745                    [(set GR64:$dst, (sra GR64:$src1, (i8 imm:$src2)))]>;
 746 def SAR64r1  : RI<0xD1, MRM7r, (outs GR64:$dst), (ins GR64:$src1),
 747                  "sar{q}\t$dst",
 748                  [(set GR64:$dst, (sra GR64:$src1, (i8 1)))]>;
 749 } // isTwoAddress
 750
 751 let Uses = [CL] in
 752 def SAR64mCL : RI<0xD3, MRM7m, (outs), (ins i64mem:$dst),
 753                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 754                  [(store (sra (loadi64 addr:$dst), CL), addr:$dst)]>;
 755 def SAR64mi  : RIi8<0xC1, MRM7m, (outs), (ins i64mem:$dst, i8imm:$src),
 756                     "sar{q}\t{$src, $dst|$dst, $src}",
 757                  [(store (sra (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 758 def SAR64m1 : RI<0xD1, MRM7m, (outs), (ins i64mem:$dst),
 759                   "sar{q}\t$dst",
 760                  [(store (sra (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 761
 762 // Rotate instructions
 763 let isTwoAddress = 1 in {
 764 let Uses = [CL] in
 765 def ROL64rCL : RI<0xD3, MRM0r, (outs GR64:$dst), (ins GR64:$src),
 766                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 767                   [(set GR64:$dst, (rotl GR64:$src, CL))]>;
 768 def ROL64ri  : RIi8<0xC1, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 769                     "rol{q}\t{$src2, $dst|$dst, $src2}",
 770                     [(set GR64:$dst, (rotl GR64:$src1, (i8 imm:$src2)))]>;
 771 def ROL64r1  : RI<0xD1, MRM0r, (outs GR64:$dst), (ins GR64:$src1),
 772                   "rol{q}\t$dst",
 773                   [(set GR64:$dst, (rotl GR64:$src1, (i8 1)))]>;
 774 } // isTwoAddress
 775
 776 let Uses = [CL] in
 777 def ROL64mCL :  I<0xD3, MRM0m, (outs), (ins i64mem:$dst),
 778                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 779                   [(store (rotl (loadi64 addr:$dst), CL), addr:$dst)]>;
 780 def ROL64mi  : RIi8<0xC1, MRM0m, (outs), (ins i64mem:$dst, i8imm:$src),
 781                     "rol{q}\t{$src, $dst|$dst, $src}",
 782                 [(store (rotl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 783 def ROL64m1  : RI<0xD1, MRM0m, (outs), (ins i64mem:$dst),
 784                  "rol{q}\t$dst",
 785                [(store (rotl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 786
 787 let isTwoAddress = 1 in {
 788 let Uses = [CL] in
 789 def ROR64rCL : RI<0xD3, MRM1r, (outs GR64:$dst), (ins GR64:$src),
 790                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 791                   [(set GR64:$dst, (rotr GR64:$src, CL))]>;
 792 def ROR64ri  : RIi8<0xC1, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 793                     "ror{q}\t{$src2, $dst|$dst, $src2}",
 794                     [(set GR64:$dst, (rotr GR64:$src1, (i8 imm:$src2)))]>;
 795 def ROR64r1  : RI<0xD1, MRM1r, (outs GR64:$dst), (ins GR64:$src1),
 796                   "ror{q}\t$dst",
 797                   [(set GR64:$dst, (rotr GR64:$src1, (i8 1)))]>;
 798 } // isTwoAddress
 799
 800 let Uses = [CL] in
 801 def ROR64mCL : RI<0xD3, MRM1m, (outs), (ins i64mem:$dst),
 802                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 803                   [(store (rotr (loadi64 addr:$dst), CL), addr:$dst)]>;
 804 def ROR64mi  : RIi8<0xC1, MRM1m, (outs), (ins i64mem:$dst, i8imm:$src),
 805                     "ror{q}\t{$src, $dst|$dst, $src}",
 806                 [(store (rotr (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 807 def ROR64m1  : RI<0xD1, MRM1m, (outs), (ins i64mem:$dst),
 808                  "ror{q}\t$dst",
 809                [(store (rotr (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 810
 811 // Double shift instructions (generalizations of rotate)
 812 let isTwoAddress = 1 in {
 813 let Uses = [CL] in {
 814 def SHLD64rrCL : RI<0xA5, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 815                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 816                     [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2, CL))]>, TB;
 817 def SHRD64rrCL : RI<0xAD, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 818                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 819                     [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2, CL))]>, TB;
 820 }
 821
 822 let isCommutable = 1 in {  // FIXME: Update X86InstrInfo::commuteInstruction
 823 def SHLD64rri8 : RIi8<0xA4, MRMDestReg,
 824                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 825                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 826                       [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2,
 827                                        (i8 imm:$src3)))]>,
 828                  TB;
 829 def SHRD64rri8 : RIi8<0xAC, MRMDestReg,
 830                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 831                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 832                       [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2,
 833                                        (i8 imm:$src3)))]>,
 834                  TB;
 835 } // isCommutable
 836 } // isTwoAddress
 837
 838 let Uses = [CL] in {
 839 def SHLD64mrCL : RI<0xA5, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 840                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 841                     [(store (X86shld (loadi64 addr:$dst), GR64:$src2, CL),
 842                       addr:$dst)]>, TB;
 843 def SHRD64mrCL : RI<0xAD, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 844                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 845                     [(store (X86shrd (loadi64 addr:$dst), GR64:$src2, CL),
 846                       addr:$dst)]>, TB;
 847 }
 848 def SHLD64mri8 : RIi8<0xA4, MRMDestMem,
 849                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 850                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 851                       [(store (X86shld (loadi64 addr:$dst), GR64:$src2,
 852                                        (i8 imm:$src3)), addr:$dst)]>,
 853                  TB;
 854 def SHRD64mri8 : RIi8<0xAC, MRMDestMem,
 855                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 856                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 857                       [(store (X86shrd (loadi64 addr:$dst), GR64:$src2,
 858                                        (i8 imm:$src3)), addr:$dst)]>,
 859                  TB;
 860 } // Defs = [EFLAGS]
 861
 862 //===----------------------------------------------------------------------===//
 863 //  Logical Instructions...
 864 //
 865
 866 let isTwoAddress = 1 , AddedComplexity = 15 in
 867 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src), "not{q}\t$dst",
 868                 [(set GR64:$dst, (not GR64:$src))]>;
 869 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 870                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 871
 872 let Defs = [EFLAGS] in {
 873 let isTwoAddress = 1 in {
 874 let isCommutable = 1 in
 875 def AND64rr  : RI<0x21, MRMDestReg,
 876                   (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 877                   "and{q}\t{$src2, $dst|$dst, $src2}",
 878                   [(set GR64:$dst, (and GR64:$src1, GR64:$src2)),
 879                    (implicit EFLAGS)]>;
 880 def AND64rm  : RI<0x23, MRMSrcMem,
 881                   (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 882                   "and{q}\t{$src2, $dst|$dst, $src2}",
 883                   [(set GR64:$dst, (and GR64:$src1, (load addr:$src2))),
 884                    (implicit EFLAGS)]>;
 885 def AND64ri8 : RIi8<0x83, MRM4r,
 886                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 887                     "and{q}\t{$src2, $dst|$dst, $src2}",
 888                     [(set GR64:$dst, (and GR64:$src1, i64immSExt8:$src2)),
 889                      (implicit EFLAGS)]>;
 890 def AND64ri32  : RIi32<0x81, MRM4r,
 891                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 892                        "and{q}\t{$src2, $dst|$dst, $src2}",
 893                        [(set GR64:$dst, (and GR64:$src1, i64immSExt32:$src2)),
 894                         (implicit EFLAGS)]>;
 895 } // isTwoAddress
 896
 897 def AND64mr  : RI<0x21, MRMDestMem,
 898                   (outs), (ins i64mem:$dst, GR64:$src),
 899                   "and{q}\t{$src, $dst|$dst, $src}",
 900                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 901                    (implicit EFLAGS)]>;
 902 def AND64mi8 : RIi8<0x83, MRM4m,
 903                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 904                     "and{q}\t{$src, $dst|$dst, $src}",
 905                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 906                   (implicit EFLAGS)]>;
 907 def AND64mi32  : RIi32<0x81, MRM4m,
 908                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 909                        "and{q}\t{$src, $dst|$dst, $src}",
 910              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 911               (implicit EFLAGS)]>;
 912
 913 let isTwoAddress = 1 in {
 914 let isCommutable = 1 in
 915 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 916                   "or{q}\t{$src2, $dst|$dst, $src2}",
 917                   [(set GR64:$dst, (or GR64:$src1, GR64:$src2)),
 918                    (implicit EFLAGS)]>;
 919 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 920                   "or{q}\t{$src2, $dst|$dst, $src2}",
 921                   [(set GR64:$dst, (or GR64:$src1, (load addr:$src2))),
 922                    (implicit EFLAGS)]>;
 923 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 924                     "or{q}\t{$src2, $dst|$dst, $src2}",
 925                     [(set GR64:$dst, (or GR64:$src1, i64immSExt8:$src2)),
 926                      (implicit EFLAGS)]>;
 927 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 928                      "or{q}\t{$src2, $dst|$dst, $src2}",
 929                      [(set GR64:$dst, (or GR64:$src1, i64immSExt32:$src2)),
 930                       (implicit EFLAGS)]>;
 931 } // isTwoAddress
 932
 933 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 934                 "or{q}\t{$src, $dst|$dst, $src}",
 935                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 936                  (implicit EFLAGS)]>;
 937 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 938                     "or{q}\t{$src, $dst|$dst, $src}",
 939                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 940                    (implicit EFLAGS)]>;
 941 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 942                      "or{q}\t{$src, $dst|$dst, $src}",
 943               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 944                (implicit EFLAGS)]>;
 945
 946 let isTwoAddress = 1 in {
 947 let isCommutable = 1 in
 948 def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 949                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 950                   [(set GR64:$dst, (xor GR64:$src1, GR64:$src2)),
 951                    (implicit EFLAGS)]>;
 952 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 953                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 954                   [(set GR64:$dst, (xor GR64:$src1, (load addr:$src2))),
 955                    (implicit EFLAGS)]>;
 956 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 957                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 958                     [(set GR64:$dst, (xor GR64:$src1, i64immSExt8:$src2)),
 959                      (implicit EFLAGS)]>;
 960 def XOR64ri32 : RIi32<0x81, MRM6r,
 961                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 962                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 963                       [(set GR64:$dst, (xor GR64:$src1, i64immSExt32:$src2)),
 964                        (implicit EFLAGS)]>;
 965 } // isTwoAddress
 966
 967 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 968                   "xor{q}\t{$src, $dst|$dst, $src}",
 969                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
 970                    (implicit EFLAGS)]>;
 971 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
 972                     "xor{q}\t{$src, $dst|$dst, $src}",
 973                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
 974                   (implicit EFLAGS)]>;
 975 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 976                       "xor{q}\t{$src, $dst|$dst, $src}",
 977              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 978               (implicit EFLAGS)]>;
 979 } // Defs = [EFLAGS]
 980
 981 //===----------------------------------------------------------------------===//
 982 //  Comparison Instructions...
 983 //
 984
 985 // Integer comparison
 986 let Defs = [EFLAGS] in {
 987 def TEST64i32 : RI<0xa9, RawFrm, (outs), (ins i32imm:$src),
 988                    "test{q}\t{$src, %rax|%rax, $src}", []>;
 989 let isCommutable = 1 in
 990 def TEST64rr : RI<0x85, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 991                   "test{q}\t{$src2, $src1|$src1, $src2}",
 992                   [(X86cmp (and GR64:$src1, GR64:$src2), 0),
 993                    (implicit EFLAGS)]>;
 994 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
 995                   "test{q}\t{$src2, $src1|$src1, $src2}",
 996                   [(X86cmp (and GR64:$src1, (loadi64 addr:$src2)), 0),
 997                    (implicit EFLAGS)]>;
 998 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
 999                                         (ins GR64:$src1, i64i32imm:$src2),
1000                        "test{q}\t{$src2, $src1|$src1, $src2}",
1001                      [(X86cmp (and GR64:$src1, i64immSExt32:$src2), 0),
1002                       (implicit EFLAGS)]>;
1003 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1004                                         (ins i64mem:$src1, i64i32imm:$src2),
1005                        "test{q}\t{$src2, $src1|$src1, $src2}",
1006                 [(X86cmp (and (loadi64 addr:$src1), i64immSExt32:$src2), 0),
1007                  (implicit EFLAGS)]>;
1008
1009 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1010                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1011                  [(X86cmp GR64:$src1, GR64:$src2),
1012                   (implicit EFLAGS)]>;
1013 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1014                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1015                  [(X86cmp (loadi64 addr:$src1), GR64:$src2),
1016                    (implicit EFLAGS)]>;
1017 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1018                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1019                  [(X86cmp GR64:$src1, (loadi64 addr:$src2)),
1020                   (implicit EFLAGS)]>;
1021 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1022                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1023                     [(X86cmp GR64:$src1, i64immSExt8:$src2),
1024                      (implicit EFLAGS)]>;
1025 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1026                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1027                       [(X86cmp GR64:$src1, i64immSExt32:$src2),
1028                        (implicit EFLAGS)]>;
1029 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1030                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1031                     [(X86cmp (loadi64 addr:$src1), i64immSExt8:$src2),
1032                      (implicit EFLAGS)]>;
1033 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1034                                        (ins i64mem:$src1, i64i32imm:$src2),
1035                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1036                       [(X86cmp (loadi64 addr:$src1), i64immSExt32:$src2),
1037                        (implicit EFLAGS)]>;
1038 } // Defs = [EFLAGS]
1039
1040 // Bit tests.
1041 // TODO: BTC, BTR, and BTS
1042 let Defs = [EFLAGS] in {
1043 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1044                "bt{q}\t{$src2, $src1|$src1, $src2}",
1045                [(X86bt GR64:$src1, GR64:$src2),
1046                 (implicit EFLAGS)]>, TB;
1047
1048 // Unlike with the register+register form, the memory+register form of the
1049 // bt instruction does not ignore the high bits of the index. From ISel's
1050 // perspective, this is pretty bizarre. Disable these instructions for now.
1051 //def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1052 //               "bt{q}\t{$src2, $src1|$src1, $src2}",
1053 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1054 //                (implicit EFLAGS)]>, TB;
1055
1056 def BT64ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1057                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1058                 [(X86bt GR64:$src1, i64immSExt8:$src2),
1059                  (implicit EFLAGS)]>, TB;
1060 // Note that these instructions don't need FastBTMem because that
1061 // only applies when the other operand is in a register. When it's
1062 // an immediate, bt is still fast.
1063 def BT64mi8 : Ii8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1064                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1065                 [(X86bt (loadi64 addr:$src1), i64immSExt8:$src2),
1066                  (implicit EFLAGS)]>, TB;
1067 } // Defs = [EFLAGS]
1068
1069 // Conditional moves
1070 let Uses = [EFLAGS], isTwoAddress = 1 in {
1071 let isCommutable = 1 in {
1072 def CMOVB64rr : RI<0x42, MRMSrcReg,       // if <u, GR64 = GR64
1073                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1074                    "cmovb\t{$src2, $dst|$dst, $src2}",
1075                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1076                                      X86_COND_B, EFLAGS))]>, TB;
1077 def CMOVAE64rr: RI<0x43, MRMSrcReg,       // if >=u, GR64 = GR64
1078                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1079                    "cmovae\t{$src2, $dst|$dst, $src2}",
1080                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1081                                      X86_COND_AE, EFLAGS))]>, TB;
1082 def CMOVE64rr : RI<0x44, MRMSrcReg,       // if ==, GR64 = GR64
1083                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1084                    "cmove\t{$src2, $dst|$dst, $src2}",
1085                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1086                                      X86_COND_E, EFLAGS))]>, TB;
1087 def CMOVNE64rr: RI<0x45, MRMSrcReg,       // if !=, GR64 = GR64
1088                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1089                    "cmovne\t{$src2, $dst|$dst, $src2}",
1090                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1091                                     X86_COND_NE, EFLAGS))]>, TB;
1092 def CMOVBE64rr: RI<0x46, MRMSrcReg,       // if <=u, GR64 = GR64
1093                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1094                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1095                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1096                                     X86_COND_BE, EFLAGS))]>, TB;
1097 def CMOVA64rr : RI<0x47, MRMSrcReg,       // if >u, GR64 = GR64
1098                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1099                    "cmova\t{$src2, $dst|$dst, $src2}",
1100                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1101                                     X86_COND_A, EFLAGS))]>, TB;
1102 def CMOVL64rr : RI<0x4C, MRMSrcReg,       // if <s, GR64 = GR64
1103                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1104                    "cmovl\t{$src2, $dst|$dst, $src2}",
1105                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1106                                     X86_COND_L, EFLAGS))]>, TB;
1107 def CMOVGE64rr: RI<0x4D, MRMSrcReg,       // if >=s, GR64 = GR64
1108                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1109                    "cmovge\t{$src2, $dst|$dst, $src2}",
1110                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1111                                     X86_COND_GE, EFLAGS))]>, TB;
1112 def CMOVLE64rr: RI<0x4E, MRMSrcReg,       // if <=s, GR64 = GR64
1113                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1114                    "cmovle\t{$src2, $dst|$dst, $src2}",
1115                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1116                                     X86_COND_LE, EFLAGS))]>, TB;
1117 def CMOVG64rr : RI<0x4F, MRMSrcReg,       // if >s, GR64 = GR64
1118                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1119                    "cmovg\t{$src2, $dst|$dst, $src2}",
1120                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1121                                     X86_COND_G, EFLAGS))]>, TB;
1122 def CMOVS64rr : RI<0x48, MRMSrcReg,       // if signed, GR64 = GR64
1123                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1124                    "cmovs\t{$src2, $dst|$dst, $src2}",
1125                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1126                                     X86_COND_S, EFLAGS))]>, TB;
1127 def CMOVNS64rr: RI<0x49, MRMSrcReg,       // if !signed, GR64 = GR64
1128                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1129                    "cmovns\t{$src2, $dst|$dst, $src2}",
1130                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1131                                     X86_COND_NS, EFLAGS))]>, TB;
1132 def CMOVP64rr : RI<0x4A, MRMSrcReg,       // if parity, GR64 = GR64
1133                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1134                    "cmovp\t{$src2, $dst|$dst, $src2}",
1135                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1136                                     X86_COND_P, EFLAGS))]>, TB;
1137 def CMOVNP64rr : RI<0x4B, MRMSrcReg,       // if !parity, GR64 = GR64
1138                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1139                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1140                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1141                                      X86_COND_NP, EFLAGS))]>, TB;
1142 def CMOVO64rr : RI<0x40, MRMSrcReg,       // if overflow, GR64 = GR64
1143                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1144                    "cmovo\t{$src2, $dst|$dst, $src2}",
1145                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1146                                     X86_COND_O, EFLAGS))]>, TB;
1147 def CMOVNO64rr : RI<0x41, MRMSrcReg,       // if !overflow, GR64 = GR64
1148                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1149                    "cmovno\t{$src2, $dst|$dst, $src2}",
1150                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1151                                      X86_COND_NO, EFLAGS))]>, TB;
1152 } // isCommutable = 1
1153
1154 def CMOVB64rm : RI<0x42, MRMSrcMem,       // if <u, GR64 = [mem64]
1155                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1156                    "cmovb\t{$src2, $dst|$dst, $src2}",
1157                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1158                                      X86_COND_B, EFLAGS))]>, TB;
1159 def CMOVAE64rm: RI<0x43, MRMSrcMem,       // if >=u, GR64 = [mem64]
1160                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1161                    "cmovae\t{$src2, $dst|$dst, $src2}",
1162                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1163                                      X86_COND_AE, EFLAGS))]>, TB;
1164 def CMOVE64rm : RI<0x44, MRMSrcMem,       // if ==, GR64 = [mem64]
1165                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1166                    "cmove\t{$src2, $dst|$dst, $src2}",
1167                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1168                                      X86_COND_E, EFLAGS))]>, TB;
1169 def CMOVNE64rm: RI<0x45, MRMSrcMem,       // if !=, GR64 = [mem64]
1170                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1171                    "cmovne\t{$src2, $dst|$dst, $src2}",
1172                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1173                                     X86_COND_NE, EFLAGS))]>, TB;
1174 def CMOVBE64rm: RI<0x46, MRMSrcMem,       // if <=u, GR64 = [mem64]
1175                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1176                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1177                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1178                                     X86_COND_BE, EFLAGS))]>, TB;
1179 def CMOVA64rm : RI<0x47, MRMSrcMem,       // if >u, GR64 = [mem64]
1180                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1181                    "cmova\t{$src2, $dst|$dst, $src2}",
1182                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1183                                     X86_COND_A, EFLAGS))]>, TB;
1184 def CMOVL64rm : RI<0x4C, MRMSrcMem,       // if <s, GR64 = [mem64]
1185                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1186                    "cmovl\t{$src2, $dst|$dst, $src2}",
1187                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1188                                     X86_COND_L, EFLAGS))]>, TB;
1189 def CMOVGE64rm: RI<0x4D, MRMSrcMem,       // if >=s, GR64 = [mem64]
1190                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1191                    "cmovge\t{$src2, $dst|$dst, $src2}",
1192                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1193                                     X86_COND_GE, EFLAGS))]>, TB;
1194 def CMOVLE64rm: RI<0x4E, MRMSrcMem,       // if <=s, GR64 = [mem64]
1195                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1196                    "cmovle\t{$src2, $dst|$dst, $src2}",
1197                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1198                                     X86_COND_LE, EFLAGS))]>, TB;
1199 def CMOVG64rm : RI<0x4F, MRMSrcMem,       // if >s, GR64 = [mem64]
1200                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1201                    "cmovg\t{$src2, $dst|$dst, $src2}",
1202                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1203                                     X86_COND_G, EFLAGS))]>, TB;
1204 def CMOVS64rm : RI<0x48, MRMSrcMem,       // if signed, GR64 = [mem64]
1205                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1206                    "cmovs\t{$src2, $dst|$dst, $src2}",
1207                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1208                                     X86_COND_S, EFLAGS))]>, TB;
1209 def CMOVNS64rm: RI<0x49, MRMSrcMem,       // if !signed, GR64 = [mem64]
1210                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1211                    "cmovns\t{$src2, $dst|$dst, $src2}",
1212                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1213                                     X86_COND_NS, EFLAGS))]>, TB;
1214 def CMOVP64rm : RI<0x4A, MRMSrcMem,       // if parity, GR64 = [mem64]
1215                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1216                    "cmovp\t{$src2, $dst|$dst, $src2}",
1217                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1218                                     X86_COND_P, EFLAGS))]>, TB;
1219 def CMOVNP64rm : RI<0x4B, MRMSrcMem,       // if !parity, GR64 = [mem64]
1220                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1221                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1222                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1223                                      X86_COND_NP, EFLAGS))]>, TB;
1224 def CMOVO64rm : RI<0x40, MRMSrcMem,       // if overflow, GR64 = [mem64]
1225                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1226                    "cmovo\t{$src2, $dst|$dst, $src2}",
1227                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1228                                     X86_COND_O, EFLAGS))]>, TB;
1229 def CMOVNO64rm : RI<0x41, MRMSrcMem,       // if !overflow, GR64 = [mem64]
1230                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1231                    "cmovno\t{$src2, $dst|$dst, $src2}",
1232                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1233                                      X86_COND_NO, EFLAGS))]>, TB;
1234 } // isTwoAddress
1235
1236 //===----------------------------------------------------------------------===//
1237 //  Conversion Instructions...
1238 //
1239
1240 // f64 -> signed i64
1241 def Int_CVTSD2SI64rr: RSDI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1242                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1243                            [(set GR64:$dst,
1244                              (int_x86_sse2_cvtsd2si64 VR128:$src))]>;
1245 def Int_CVTSD2SI64rm: RSDI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1246                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1247                            [(set GR64:$dst, (int_x86_sse2_cvtsd2si64
1248                                              (load addr:$src)))]>;
1249 def CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1250                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1251                         [(set GR64:$dst, (fp_to_sint FR64:$src))]>;
1252 def CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f64mem:$src),
1253                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1254                         [(set GR64:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1255 def Int_CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1256                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1257                             [(set GR64:$dst,
1258                               (int_x86_sse2_cvttsd2si64 VR128:$src))]>;
1259 def Int_CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1260                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1261                             [(set GR64:$dst,
1262                               (int_x86_sse2_cvttsd2si64
1263                                (load addr:$src)))]>;
1264
1265 // Signed i64 -> f64
1266 def CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1267                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1268                        [(set FR64:$dst, (sint_to_fp GR64:$src))]>;
1269 def CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1270                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1271                        [(set FR64:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1272
1273 let isTwoAddress = 1 in {
1274 def Int_CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg,
1275                            (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1276                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1277                            [(set VR128:$dst,
1278                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1279                               GR64:$src2))]>;
1280 def Int_CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem,
1281                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1282                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1283                            [(set VR128:$dst,
1284                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1285                               (loadi64 addr:$src2)))]>;
1286 } // isTwoAddress
1287
1288 // Signed i64 -> f32
1289 def CVTSI2SS64rr: RSSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR64:$src),
1290                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1291                        [(set FR32:$dst, (sint_to_fp GR64:$src))]>;
1292 def CVTSI2SS64rm: RSSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i64mem:$src),
1293                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1294                        [(set FR32:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1295
1296 let isTwoAddress = 1 in {
1297   def Int_CVTSI2SS64rr : RSSI<0x2A, MRMSrcReg,
1298                               (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1299                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1300                               [(set VR128:$dst,
1301                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1302                                  GR64:$src2))]>;
1303   def Int_CVTSI2SS64rm : RSSI<0x2A, MRMSrcMem,
1304                               (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1305                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1306                               [(set VR128:$dst,
1307                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1308                                  (loadi64 addr:$src2)))]>;
1309 }
1310
1311 // f32 -> signed i64
1312 def Int_CVTSS2SI64rr: RSSI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1313                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1314                            [(set GR64:$dst,
1315                              (int_x86_sse_cvtss2si64 VR128:$src))]>;
1316 def Int_CVTSS2SI64rm: RSSI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1317                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1318                            [(set GR64:$dst, (int_x86_sse_cvtss2si64
1319                                              (load addr:$src)))]>;
1320 def CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1321                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1322                         [(set GR64:$dst, (fp_to_sint FR32:$src))]>;
1323 def CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1324                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1325                         [(set GR64:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
1326 def Int_CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1327                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1328                             [(set GR64:$dst,
1329                               (int_x86_sse_cvttss2si64 VR128:$src))]>;
1330 def Int_CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1331                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1332                             [(set GR64:$dst,
1333                               (int_x86_sse_cvttss2si64 (load addr:$src)))]>;
1334
1335 //===----------------------------------------------------------------------===//
1336 // Alias Instructions
1337 //===----------------------------------------------------------------------===//
1338
1339 // Alias instructions that map movr0 to xor. Use xorl instead of xorq; it's
1340 // equivalent due to implicit zero-extending, and it sometimes has a smaller
1341 // encoding.
1342 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
1343 // when we have a better way to specify isel priority.
1344 let AddedComplexity = 1 in
1345 def : Pat<(i64 0),
1346           (SUBREG_TO_REG (i64 0), (MOV32r0), x86_subreg_32bit)>;
1347
1348
1349 // Materialize i64 constant where top 32-bits are zero.
1350 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
1351 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
1352                         "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
1353                         [(set GR64:$dst, i64immZExt32:$src)]>;
1354
1355 //===----------------------------------------------------------------------===//
1356 // Thread Local Storage Instructions
1357 //===----------------------------------------------------------------------===//
1358
1359 // All calls clobber the non-callee saved registers. RSP is marked as
1360 // a use to prevent stack-pointer assignments that appear immediately
1361 // before calls from potentially appearing dead.
1362 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
1363             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
1364             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
1365             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
1366             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
1367     Uses = [RSP] in
1368 def TLS_addr64 : I<0, Pseudo, (outs), (ins lea64mem:$sym),
1369                    ".byte\t0x66; "
1370                    "leaq\t$sym(%rip), %rdi; "
1371                    ".word\t0x6666; "
1372                    "rex64; "
1373                    "call\t__tls_get_addr@PLT",
1374                   [(X86tlsaddr tls64addr:$sym)]>,
1375                   Requires<[In64BitMode]>;
1376
1377 let AddedComplexity = 5, isCodeGenOnly = 1 in
1378 def MOV64GSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1379                  "movq\t%gs:$src, $dst",
1380                  [(set GR64:$dst, (gsload addr:$src))]>, SegGS;
1381
1382 let AddedComplexity = 5, isCodeGenOnly = 1 in
1383 def MOV64FSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1384                  "movq\t%fs:$src, $dst",
1385                  [(set GR64:$dst, (fsload addr:$src))]>, SegFS;
1386
1387 //===----------------------------------------------------------------------===//
1388 // Atomic Instructions
1389 //===----------------------------------------------------------------------===//
1390
1391 let Defs = [RAX, EFLAGS], Uses = [RAX] in {
1392 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
1393                "lock\n\t"
1394                "cmpxchgq\t$swap,$ptr",
1395                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
1396 }
1397
1398 let Constraints = "$val = $dst" in {
1399 let Defs = [EFLAGS] in
1400 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1401                "lock\n\t"
1402                "xadd\t$val, $ptr",
1403                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
1404                 TB, LOCK;
1405
1406 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1407                   "xchg\t$val, $ptr",
1408                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1409 }
1410
1411 // Optimized codegen when the non-memory output is not used.
1412 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
1413 def LOCK_ADD64mr : RI<0x03, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1414                       "lock\n\t"
1415                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1416 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
1417                                       (ins i64mem:$dst, i64i8imm :$src2),
1418                     "lock\n\t"
1419                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1420 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
1421                                         (ins i64mem:$dst, i64i32imm :$src2),
1422                       "lock\n\t"
1423                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1424 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1425                       "lock\n\t"
1426                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1427 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
1428                                       (ins i64mem:$dst, i64i8imm :$src2),
1429                       "lock\n\t"
1430                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1431 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
1432                                         (ins i64mem:$dst, i64i32imm:$src2),
1433                       "lock\n\t"
1434                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1435 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
1436                      "lock\n\t"
1437                      "inc{q}\t$dst", []>, LOCK;
1438 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
1439                       "lock\n\t"
1440                       "dec{q}\t$dst", []>, LOCK;
1441
1442 // Atomic exchange, and, or, xor
1443 let Constraints = "$val = $dst", Defs = [EFLAGS],
1444                   usesCustomDAGSchedInserter = 1 in {
1445 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1446                "#ATOMAND64 PSEUDO!",
1447                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
1448 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1449                "#ATOMOR64 PSEUDO!",
1450                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
1451 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1452                "#ATOMXOR64 PSEUDO!",
1453                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
1454 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1455                "#ATOMNAND64 PSEUDO!",
1456                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
1457 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
1458                "#ATOMMIN64 PSEUDO!",
1459                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
1460 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1461                "#ATOMMAX64 PSEUDO!",
1462                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
1463 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1464                "#ATOMUMIN64 PSEUDO!",
1465                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
1466 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1467                "#ATOMUMAX64 PSEUDO!",
1468                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
1469 }
1470
1471 //===----------------------------------------------------------------------===//
1472 // Non-Instruction Patterns
1473 //===----------------------------------------------------------------------===//
1474
1475 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
1476 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
1477 //  'movabs' predicate should handle this sort of thing.
1478 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1479           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
1480 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1481           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
1482 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1483           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
1484 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1485           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
1486
1487 // In static codegen with small code model, we can get the address of a label
1488 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
1489 // the MOV64ri64i32 should accept these.
1490 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1491           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
1492 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1493           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
1494 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1495           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
1496 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1497           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
1498
1499 // In kernel code model, we can get the address of a label
1500 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
1501 // the MOV64ri32 should accept these.
1502 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1503           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
1504 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1505           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
1506 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1507           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
1508 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1509           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
1510
1511 // If we have small model and -static mode, it is safe to store global addresses
1512 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
1513 // for MOV64mi32 should handle this sort of thing.
1514 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
1515           (MOV64mi32 addr:$dst, tconstpool:$src)>,
1516           Requires<[NearData, IsStatic]>;
1517 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
1518           (MOV64mi32 addr:$dst, tjumptable:$src)>,
1519           Requires<[NearData, IsStatic]>;
1520 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
1521           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
1522           Requires<[NearData, IsStatic]>;
1523 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
1524           (MOV64mi32 addr:$dst, texternalsym:$src)>,
1525           Requires<[NearData, IsStatic]>;
1526
1527 // Calls
1528 // Direct PC relative function call for small code model. 32-bit displacement
1529 // sign extended to 64-bit.
1530 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1531           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
1532 def : Pat<(X86call (i64 texternalsym:$dst)),
1533           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
1534
1535 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1536           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
1537 def : Pat<(X86call (i64 texternalsym:$dst)),
1538           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
1539
1540 // tailcall stuff
1541 def : Pat<(X86tcret GR64:$dst, imm:$off),
1542           (TCRETURNri64 GR64:$dst, imm:$off)>;
1543
1544 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1545           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1546
1547 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1548           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1549
1550 // Comparisons.
1551
1552 // TEST R,R is smaller than CMP R,0
1553 def : Pat<(parallel (X86cmp GR64:$src1, 0), (implicit EFLAGS)),
1554           (TEST64rr GR64:$src1, GR64:$src1)>;
1555
1556 // Conditional moves with folded loads with operands swapped and conditions
1557 // inverted.
1558 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_B, EFLAGS),
1559           (CMOVAE64rm GR64:$src2, addr:$src1)>;
1560 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_AE, EFLAGS),
1561           (CMOVB64rm GR64:$src2, addr:$src1)>;
1562 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_E, EFLAGS),
1563           (CMOVNE64rm GR64:$src2, addr:$src1)>;
1564 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NE, EFLAGS),
1565           (CMOVE64rm GR64:$src2, addr:$src1)>;
1566 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_BE, EFLAGS),
1567           (CMOVA64rm GR64:$src2, addr:$src1)>;
1568 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_A, EFLAGS),
1569           (CMOVBE64rm GR64:$src2, addr:$src1)>;
1570 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_L, EFLAGS),
1571           (CMOVGE64rm GR64:$src2, addr:$src1)>;
1572 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_GE, EFLAGS),
1573           (CMOVL64rm GR64:$src2, addr:$src1)>;
1574 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_LE, EFLAGS),
1575           (CMOVG64rm GR64:$src2, addr:$src1)>;
1576 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_G, EFLAGS),
1577           (CMOVLE64rm GR64:$src2, addr:$src1)>;
1578 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_P, EFLAGS),
1579           (CMOVNP64rm GR64:$src2, addr:$src1)>;
1580 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NP, EFLAGS),
1581           (CMOVP64rm GR64:$src2, addr:$src1)>;
1582 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_S, EFLAGS),
1583           (CMOVNS64rm GR64:$src2, addr:$src1)>;
1584 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NS, EFLAGS),
1585           (CMOVS64rm GR64:$src2, addr:$src1)>;
1586 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_O, EFLAGS),
1587           (CMOVNO64rm GR64:$src2, addr:$src1)>;
1588 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NO, EFLAGS),
1589           (CMOVO64rm GR64:$src2, addr:$src1)>;
1590
1591 // zextload bool -> zextload byte
1592 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1593
1594 // extload
1595 // When extloading from 16-bit and smaller memory locations into 64-bit registers,
1596 // use zero-extending loads so that the entire 64-bit register is defined, avoiding
1597 // partial-register updates.
1598 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1599 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1600 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1601 // For other extloads, use subregs, since the high contents of the register are
1602 // defined after an extload.
1603 def : Pat<(extloadi64i32 addr:$src),
1604           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
1605                          x86_subreg_32bit)>;
1606
1607 // anyext. Define these to do an explicit zero-extend to
1608 // avoid partial-register updates.
1609 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
1610 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
1611 def : Pat<(i64 (anyext GR32:$src)),
1612           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
1613
1614 //===----------------------------------------------------------------------===//
1615 // Some peepholes
1616 //===----------------------------------------------------------------------===//
1617
1618 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1619 // +128 doesn't, so in this special case use a sub instead of an add.
1620 def : Pat<(add GR64:$src1, 128),
1621           (SUB64ri8 GR64:$src1, -128)>;
1622 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1623           (SUB64mi8 addr:$dst, -128)>;
1624
1625 // The same trick applies for 32-bit immediate fields in 64-bit
1626 // instructions.
1627 def : Pat<(add GR64:$src1, 0x0000000080000000),
1628           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1629 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1630           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1631
1632 // r & (2^32-1) ==> movz
1633 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1634           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1635 // r & (2^16-1) ==> movz
1636 def : Pat<(and GR64:$src, 0xffff),
1637           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)))>;
1638 // r & (2^8-1) ==> movz
1639 def : Pat<(and GR64:$src, 0xff),
1640           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)))>;
1641 // r & (2^8-1) ==> movz
1642 def : Pat<(and GR32:$src1, 0xff),
1643            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, x86_subreg_8bit))>,
1644       Requires<[In64BitMode]>;
1645 // r & (2^8-1) ==> movz
1646 def : Pat<(and GR16:$src1, 0xff),
1647            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, x86_subreg_8bit)))>,
1648       Requires<[In64BitMode]>;
1649
1650 // sext_inreg patterns
1651 def : Pat<(sext_inreg GR64:$src, i32),
1652           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1653 def : Pat<(sext_inreg GR64:$src, i16),
1654           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
1655 def : Pat<(sext_inreg GR64:$src, i8),
1656           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit))>;
1657 def : Pat<(sext_inreg GR32:$src, i8),
1658           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit))>,
1659       Requires<[In64BitMode]>;
1660 def : Pat<(sext_inreg GR16:$src, i8),
1661           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)))>,
1662       Requires<[In64BitMode]>;
1663
1664 // trunc patterns
1665 def : Pat<(i32 (trunc GR64:$src)),
1666           (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit)>;
1667 def : Pat<(i16 (trunc GR64:$src)),
1668           (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)>;
1669 def : Pat<(i8 (trunc GR64:$src)),
1670           (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)>;
1671 def : Pat<(i8 (trunc GR32:$src)),
1672           (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit)>,
1673       Requires<[In64BitMode]>;
1674 def : Pat<(i8 (trunc GR16:$src)),
1675           (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)>,
1676       Requires<[In64BitMode]>;
1677
1678 // h-register tricks.
1679 // For now, be conservative on x86-64 and use an h-register extract only if the
1680 // value is immediately zero-extended or stored, which are somewhat common
1681 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1682 // from being allocated in the same instruction as the h register, as there's
1683 // currently no way to describe this requirement to the register allocator.
1684
1685 // h-register extract and zero-extend.
1686 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1687           (SUBREG_TO_REG
1688             (i64 0),
1689             (MOVZX32_NOREXrr8
1690               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1691                               x86_subreg_8bit_hi)),
1692             x86_subreg_32bit)>;
1693 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1694           (MOVZX32_NOREXrr8
1695             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1696                             x86_subreg_8bit_hi))>,
1697       Requires<[In64BitMode]>;
1698 def : Pat<(srl_su GR16:$src, (i8 8)),
1699           (EXTRACT_SUBREG
1700             (MOVZX32_NOREXrr8
1701               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1702                               x86_subreg_8bit_hi)),
1703             x86_subreg_16bit)>,
1704       Requires<[In64BitMode]>;
1705 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1706           (MOVZX32_NOREXrr8
1707             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1708                             x86_subreg_8bit_hi))>,
1709       Requires<[In64BitMode]>;
1710 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1711           (MOVZX32_NOREXrr8
1712             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1713                             x86_subreg_8bit_hi))>,
1714       Requires<[In64BitMode]>;
1715 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1716           (SUBREG_TO_REG
1717             (i64 0),
1718             (MOVZX32_NOREXrr8
1719               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1720                               x86_subreg_8bit_hi)),
1721             x86_subreg_32bit)>;
1722 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1723           (SUBREG_TO_REG
1724             (i64 0),
1725             (MOVZX32_NOREXrr8
1726               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1727                               x86_subreg_8bit_hi)),
1728             x86_subreg_32bit)>;
1729
1730 // h-register extract and store.
1731 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1732           (MOV8mr_NOREX
1733             addr:$dst,
1734             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1735                             x86_subreg_8bit_hi))>;
1736 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1737           (MOV8mr_NOREX
1738             addr:$dst,
1739             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1740                             x86_subreg_8bit_hi))>,
1741       Requires<[In64BitMode]>;
1742 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1743           (MOV8mr_NOREX
1744             addr:$dst,
1745             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1746                             x86_subreg_8bit_hi))>,
1747       Requires<[In64BitMode]>;
1748
1749 // (shl x, 1) ==> (add x, x)
1750 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1751
1752 // (shl x (and y, 63)) ==> (shl x, y)
1753 def : Pat<(shl GR64:$src1, (and CL:$amt, 63)),
1754           (SHL64rCL GR64:$src1)>;
1755 def : Pat<(store (shl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1756           (SHL64mCL addr:$dst)>;
1757
1758 def : Pat<(srl GR64:$src1, (and CL:$amt, 63)),
1759           (SHR64rCL GR64:$src1)>;
1760 def : Pat<(store (srl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1761           (SHR64mCL addr:$dst)>;
1762
1763 def : Pat<(sra GR64:$src1, (and CL:$amt, 63)),
1764           (SAR64rCL GR64:$src1)>;
1765 def : Pat<(store (sra (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1766           (SAR64mCL addr:$dst)>;
1767
1768 // (or (x >> c) | (y << (64 - c))) ==> (shrd64 x, y, c)
1769 def : Pat<(or (srl GR64:$src1, CL:$amt),
1770               (shl GR64:$src2, (sub 64, CL:$amt))),
1771           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1772
1773 def : Pat<(store (or (srl (loadi64 addr:$dst), CL:$amt),
1774                      (shl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1775           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1776
1777 def : Pat<(or (srl GR64:$src1, (i8 (trunc RCX:$amt))),
1778               (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1779           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1780
1781 def : Pat<(store (or (srl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1782                      (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1783                  addr:$dst),
1784           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1785
1786 def : Pat<(shrd GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1787           (SHRD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1788
1789 def : Pat<(store (shrd (loadi64 addr:$dst), (i8 imm:$amt1),
1790                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1791           (SHRD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1792
1793 // (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
1794 def : Pat<(or (shl GR64:$src1, CL:$amt),
1795               (srl GR64:$src2, (sub 64, CL:$amt))),
1796           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1797
1798 def : Pat<(store (or (shl (loadi64 addr:$dst), CL:$amt),
1799                      (srl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1800           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1801
1802 def : Pat<(or (shl GR64:$src1, (i8 (trunc RCX:$amt))),
1803               (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1804           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1805
1806 def : Pat<(store (or (shl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1807                      (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1808                  addr:$dst),
1809           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1810
1811 def : Pat<(shld GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1812           (SHLD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1813
1814 def : Pat<(store (shld (loadi64 addr:$dst), (i8 imm:$amt1),
1815                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1816           (SHLD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1817
1818 // X86 specific add which produces a flag.
1819 def : Pat<(addc GR64:$src1, GR64:$src2),
1820           (ADD64rr GR64:$src1, GR64:$src2)>;
1821 def : Pat<(addc GR64:$src1, (load addr:$src2)),
1822           (ADD64rm GR64:$src1, addr:$src2)>;
1823 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
1824           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1825 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
1826           (ADD64ri32 GR64:$src1, imm:$src2)>;
1827
1828 def : Pat<(subc GR64:$src1, GR64:$src2),
1829           (SUB64rr GR64:$src1, GR64:$src2)>;
1830 def : Pat<(subc GR64:$src1, (load addr:$src2)),
1831           (SUB64rm GR64:$src1, addr:$src2)>;
1832 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
1833           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1834 def : Pat<(subc GR64:$src1, imm:$src2),
1835           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1836
1837 //===----------------------------------------------------------------------===//
1838 // EFLAGS-defining Patterns
1839 //===----------------------------------------------------------------------===//
1840
1841 // Register-Register Addition with EFLAGS result
1842 def : Pat<(parallel (X86add_flag GR64:$src1, GR64:$src2),
1843                     (implicit EFLAGS)),
1844           (ADD64rr GR64:$src1, GR64:$src2)>;
1845
1846 // Register-Integer Addition with EFLAGS result
1847 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt8:$src2),
1848                     (implicit EFLAGS)),
1849           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1850 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt32:$src2),
1851                     (implicit EFLAGS)),
1852           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1853
1854 // Register-Memory Addition with EFLAGS result
1855 def : Pat<(parallel (X86add_flag GR64:$src1, (loadi64 addr:$src2)),
1856                     (implicit EFLAGS)),
1857           (ADD64rm GR64:$src1, addr:$src2)>;
1858
1859 // Memory-Register Addition with EFLAGS result
1860 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), GR64:$src2),
1861                            addr:$dst),
1862                     (implicit EFLAGS)),
1863           (ADD64mr addr:$dst, GR64:$src2)>;
1864 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1865                            addr:$dst),
1866                     (implicit EFLAGS)),
1867           (ADD64mi8 addr:$dst, i64immSExt8:$src2)>;
1868 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1869                            addr:$dst),
1870                     (implicit EFLAGS)),
1871           (ADD64mi32 addr:$dst, i64immSExt32:$src2)>;
1872
1873 // Register-Register Subtraction with EFLAGS result
1874 def : Pat<(parallel (X86sub_flag GR64:$src1, GR64:$src2),
1875                     (implicit EFLAGS)),
1876           (SUB64rr GR64:$src1, GR64:$src2)>;
1877
1878 // Register-Memory Subtraction with EFLAGS result
1879 def : Pat<(parallel (X86sub_flag GR64:$src1, (loadi64 addr:$src2)),
1880                     (implicit EFLAGS)),
1881           (SUB64rm GR64:$src1, addr:$src2)>;
1882
1883 // Register-Integer Subtraction with EFLAGS result
1884 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt8:$src2),
1885                     (implicit EFLAGS)),
1886           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1887 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt32:$src2),
1888                     (implicit EFLAGS)),
1889           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1890
1891 // Memory-Register Subtraction with EFLAGS result
1892 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), GR64:$src2),
1893                            addr:$dst),
1894                     (implicit EFLAGS)),
1895           (SUB64mr addr:$dst, GR64:$src2)>;
1896
1897 // Memory-Integer Subtraction with EFLAGS result
1898 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1899                            addr:$dst),
1900                     (implicit EFLAGS)),
1901           (SUB64mi8 addr:$dst, i64immSExt8:$src2)>;
1902 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1903                            addr:$dst),
1904                     (implicit EFLAGS)),
1905           (SUB64mi32 addr:$dst, i64immSExt32:$src2)>;
1906
1907 // Register-Register Signed Integer Multiplication with EFLAGS result
1908 def : Pat<(parallel (X86smul_flag GR64:$src1, GR64:$src2),
1909                     (implicit EFLAGS)),
1910           (IMUL64rr GR64:$src1, GR64:$src2)>;
1911
1912 // Register-Memory Signed Integer Multiplication with EFLAGS result
1913 def : Pat<(parallel (X86smul_flag GR64:$src1, (loadi64 addr:$src2)),
1914                     (implicit EFLAGS)),
1915           (IMUL64rm GR64:$src1, addr:$src2)>;
1916
1917 // Register-Integer Signed Integer Multiplication with EFLAGS result
1918 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt8:$src2),
1919                     (implicit EFLAGS)),
1920           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1921 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt32:$src2),
1922                     (implicit EFLAGS)),
1923           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1924
1925 // Memory-Integer Signed Integer Multiplication with EFLAGS result
1926 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt8:$src2),
1927                     (implicit EFLAGS)),
1928           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1929 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt32:$src2),
1930                     (implicit EFLAGS)),
1931           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1932
1933 // INC and DEC with EFLAGS result. Note that these do not set CF.
1934 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
1935           (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1936 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
1937                     (implicit EFLAGS)),
1938           (INC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1939 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
1940           (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1941 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
1942                     (implicit EFLAGS)),
1943           (DEC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1944
1945 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
1946           (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1947 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
1948                     (implicit EFLAGS)),
1949           (INC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1950 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
1951           (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1952 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
1953                     (implicit EFLAGS)),
1954           (DEC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1955
1956 def : Pat<(parallel (X86inc_flag GR64:$src), (implicit EFLAGS)),
1957           (INC64r GR64:$src)>;
1958 def : Pat<(parallel (store (i64 (X86inc_flag (loadi64 addr:$dst))), addr:$dst),
1959                     (implicit EFLAGS)),
1960           (INC64m addr:$dst)>;
1961 def : Pat<(parallel (X86dec_flag GR64:$src), (implicit EFLAGS)),
1962           (DEC64r GR64:$src)>;
1963 def : Pat<(parallel (store (i64 (X86dec_flag (loadi64 addr:$dst))), addr:$dst),
1964                     (implicit EFLAGS)),
1965           (DEC64m addr:$dst)>;
1966
1967 //===----------------------------------------------------------------------===//
1968 // X86-64 SSE Instructions
1969 //===----------------------------------------------------------------------===//
1970
1971 // Move instructions...
1972
1973 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
1974                         "mov{d|q}\t{$src, $dst|$dst, $src}",
1975                         [(set VR128:$dst,
1976                           (v2i64 (scalar_to_vector GR64:$src)))]>;
1977 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
1978                          "mov{d|q}\t{$src, $dst|$dst, $src}",
1979                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
1980                                            (iPTR 0)))]>;
1981
1982 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1983                        "mov{d|q}\t{$src, $dst|$dst, $src}",
1984                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
1985 def MOV64toSDrm : RPDI<0x6E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1986                        "movq\t{$src, $dst|$dst, $src}",
1987                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
1988
1989 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
1990                         "mov{d|q}\t{$src, $dst|$dst, $src}",
1991                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
1992 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
1993                         "movq\t{$src, $dst|$dst, $src}",
1994                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
1995
1996 //===----------------------------------------------------------------------===//
1997 // X86-64 SSE4.1 Instructions
1998 //===----------------------------------------------------------------------===//
1999
2000 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
2001 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
2002   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
2003                  (ins VR128:$src1, i32i8imm:$src2),
2004                  !strconcat(OpcodeStr,
2005                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2006                  [(set GR64:$dst,
2007                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
2008   def mr : SS4AIi8<opc, MRMDestMem, (outs),
2009                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
2010                  !strconcat(OpcodeStr,
2011                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2012                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
2013                           addr:$dst)]>, OpSize, REX_W;
2014 }
2015
2016 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
2017
2018 let isTwoAddress = 1 in {
2019   multiclass SS41I_insert64<bits<8> opc, string OpcodeStr> {
2020     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
2021                    (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2022                    !strconcat(OpcodeStr,
2023                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2024                    [(set VR128:$dst,
2025                      (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
2026                    OpSize, REX_W;
2027     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
2028                    (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
2029                    !strconcat(OpcodeStr,
2030                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2031                    [(set VR128:$dst,
2032                      (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
2033                                        imm:$src3)))]>, OpSize, REX_W;
2034   }
2035 }
2036
2037 defm PINSRQ      : SS41I_insert64<0x22, "pinsrq">;