lib/Target/X86/X86Instr64bit.td

   1 //====- X86Instr64bit.td - Describe X86-64 Instructions ----*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86-64 instruction set, defining the instructions,
  11 // and properties of the instructions which are needed for code generation,
  12 // machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 //===----------------------------------------------------------------------===//
  17 // Operand Definitions.
  18 //
  19
  20 // 64-bits but only 32 bits are significant.
  21 def i64i32imm  : Operand<i64>;
  22
  23 // 64-bits but only 32 bits are significant, and those bits are treated as being
  24 // pc relative.
  25 def i64i32imm_pcrel : Operand<i64> {
  26   let PrintMethod = "print_pcrel_imm";
  27 }
  28
  29
  30 // 64-bits but only 8 bits are significant.
  31 def i64i8imm   : Operand<i64> {
  32   let ParserMatchClass = ImmSExt8AsmOperand;
  33 }
  34
  35 def lea64mem : Operand<i64> {
  36   let PrintMethod = "printlea64mem";
  37   let MIOperandInfo = (ops GR64, i8imm, GR64_NOSP, i32imm);
  38   let ParserMatchClass = X86MemAsmOperand;
  39 }
  40
  41 def lea64_32mem : Operand<i32> {
  42   let PrintMethod = "printlea64_32mem";
  43   let AsmOperandLowerMethod = "lower_lea64_32mem";
  44   let MIOperandInfo = (ops GR32, i8imm, GR32_NOSP, i32imm);
  45   let ParserMatchClass = X86MemAsmOperand;
  46 }
  47
  48 //===----------------------------------------------------------------------===//
  49 // Complex Pattern Definitions.
  50 //
  51 def lea64addr : ComplexPattern<i64, 4, "SelectLEAAddr",
  52                         [add, sub, mul, X86mul_imm, shl, or, frameindex,
  53                          X86WrapperRIP], []>;
  54
  55 def tls64addr : ComplexPattern<i64, 4, "SelectTLSADDRAddr",
  56                                [tglobaltlsaddr], []>;
  57
  58 //===----------------------------------------------------------------------===//
  59 // Pattern fragments.
  60 //
  61
  62 def i64immSExt8  : PatLeaf<(i64 imm), [{
  63   // i64immSExt8 predicate - True if the 64-bit immediate fits in a 8-bit
  64   // sign extended field.
  65   return (int64_t)N->getZExtValue() == (int8_t)N->getZExtValue();
  66 }]>;
  67
  68 def i64immSExt32  : PatLeaf<(i64 imm), [{
  69   // i64immSExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  70   // sign extended field.
  71   return (int64_t)N->getZExtValue() == (int32_t)N->getZExtValue();
  72 }]>;
  73
  74 def i64immZExt32  : PatLeaf<(i64 imm), [{
  75   // i64immZExt32 predicate - True if the 64-bit immediate fits in a 32-bit
  76   // unsignedsign extended field.
  77   return (uint64_t)N->getZExtValue() == (uint32_t)N->getZExtValue();
  78 }]>;
  79
  80 def sextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (sextloadi8 node:$ptr))>;
  81 def sextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (sextloadi16 node:$ptr))>;
  82 def sextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (sextloadi32 node:$ptr))>;
  83
  84 def zextloadi64i1  : PatFrag<(ops node:$ptr), (i64 (zextloadi1 node:$ptr))>;
  85 def zextloadi64i8  : PatFrag<(ops node:$ptr), (i64 (zextloadi8 node:$ptr))>;
  86 def zextloadi64i16 : PatFrag<(ops node:$ptr), (i64 (zextloadi16 node:$ptr))>;
  87 def zextloadi64i32 : PatFrag<(ops node:$ptr), (i64 (zextloadi32 node:$ptr))>;
  88
  89 def extloadi64i1   : PatFrag<(ops node:$ptr), (i64 (extloadi1 node:$ptr))>;
  90 def extloadi64i8   : PatFrag<(ops node:$ptr), (i64 (extloadi8 node:$ptr))>;
  91 def extloadi64i16  : PatFrag<(ops node:$ptr), (i64 (extloadi16 node:$ptr))>;
  92 def extloadi64i32  : PatFrag<(ops node:$ptr), (i64 (extloadi32 node:$ptr))>;
  93
  94 //===----------------------------------------------------------------------===//
  95 // Instruction list...
  96 //
  97
  98 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  99 // a stack adjustment and the codegen must know that they may modify the stack
 100 // pointer before prolog-epilog rewriting occurs.
 101 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
 102 // sub / add which can clobber EFLAGS.
 103 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
 104 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
 105                            "#ADJCALLSTACKDOWN",
 106                            [(X86callseq_start timm:$amt)]>,
 107                           Requires<[In64BitMode]>;
 108 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
 109                            "#ADJCALLSTACKUP",
 110                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
 111                           Requires<[In64BitMode]>;
 112 }
 113
 114 //===----------------------------------------------------------------------===//
 115 //  Call Instructions...
 116 //
 117 let isCall = 1 in
 118   // All calls clobber the non-callee saved registers. RSP is marked as
 119   // a use to prevent stack-pointer assignments that appear immediately
 120   // before calls from potentially appearing dead. Uses for argument
 121   // registers are added manually.
 122   let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 123               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 124               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 125               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 126               XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 127       Uses = [RSP] in {
 128
 129     // NOTE: this pattern doesn't match "X86call imm", because we do not know
 130     // that the offset between an arbitrary immediate and the call will fit in
 131     // the 32-bit pcrel field that we have.
 132     def CALL64pcrel32 : Ii32<0xE8, RawFrm,
 133                           (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 134                           "call\t$dst", []>,
 135                         Requires<[In64BitMode, NotWin64]>;
 136     def CALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 137                           "call\t{*}$dst", [(X86call GR64:$dst)]>,
 138                         Requires<[NotWin64]>;
 139     def CALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 140                           "call\t{*}$dst", [(X86call (loadi64 addr:$dst))]>,
 141                         Requires<[NotWin64]>;
 142   }
 143
 144   // FIXME: We need to teach codegen about single list of call-clobbered registers.
 145 let isCall = 1 in
 146   // All calls clobber the non-callee saved registers. RSP is marked as
 147   // a use to prevent stack-pointer assignments that appear immediately
 148   // before calls from potentially appearing dead. Uses for argument
 149   // registers are added manually.
 150   let Defs = [RAX, RCX, RDX, R8, R9, R10, R11,
 151               FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 152               MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 153               XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, EFLAGS],
 154       Uses = [RSP] in {
 155     def WINCALL64pcrel32 : I<0xE8, RawFrm,
 156                              (outs), (ins i64i32imm_pcrel:$dst, variable_ops),
 157                              "call\t$dst", []>,
 158                            Requires<[IsWin64]>;
 159     def WINCALL64r       : I<0xFF, MRM2r, (outs), (ins GR64:$dst, variable_ops),
 160                              "call\t{*}$dst",
 161                              [(X86call GR64:$dst)]>, Requires<[IsWin64]>;
 162     def WINCALL64m       : I<0xFF, MRM2m, (outs), (ins i64mem:$dst, variable_ops),
 163                              "call\t{*}$dst",
 164                              [(X86call (loadi64 addr:$dst))]>, Requires<[IsWin64]>;
 165   }
 166
 167
 168 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 169 def TCRETURNdi64 : I<0, Pseudo, (outs), (ins i64imm:$dst, i32imm:$offset,
 170                                          variable_ops),
 171                  "#TC_RETURN $dst $offset",
 172                  []>;
 173
 174 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 175 def TCRETURNri64 : I<0, Pseudo, (outs), (ins GR64:$dst, i32imm:$offset,
 176                                          variable_ops),
 177                  "#TC_RETURN $dst $offset",
 178                  []>;
 179
 180
 181 let isCall = 1, isTerminator = 1, isReturn = 1, isBarrier = 1 in
 182   def TAILJMPr64 : I<0xFF, MRM4r, (outs), (ins GR64:$dst),
 183                    "jmp{q}\t{*}$dst  # TAILCALL",
 184                    []>;
 185
 186 // Branches
 187 let isBranch = 1, isTerminator = 1, isBarrier = 1, isIndirectBranch = 1 in {
 188   def JMP64r     : I<0xFF, MRM4r, (outs), (ins GR64:$dst), "jmp{q}\t{*}$dst",
 189                      [(brind GR64:$dst)]>;
 190   def JMP64m     : I<0xFF, MRM4m, (outs), (ins i64mem:$dst), "jmp{q}\t{*}$dst",
 191                      [(brind (loadi64 addr:$dst))]>;
 192 }
 193
 194 //===----------------------------------------------------------------------===//
 195 // EH Pseudo Instructions
 196 //
 197 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 198     hasCtrlDep = 1 in {
 199 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 200                      "ret\t#eh_return, addr: $addr",
 201                      [(X86ehret GR64:$addr)]>;
 202
 203 }
 204
 205 //===----------------------------------------------------------------------===//
 206 //  Miscellaneous Instructions...
 207 //
 208 let Defs = [RBP,RSP], Uses = [RBP,RSP], mayLoad = 1, neverHasSideEffects = 1 in
 209 def LEAVE64  : I<0xC9, RawFrm,
 210                  (outs), (ins), "leave", []>;
 211 let Defs = [RSP], Uses = [RSP], neverHasSideEffects=1 in {
 212 let mayLoad = 1 in
 213 def POP64r   : I<0x58, AddRegFrm,
 214                  (outs GR64:$reg), (ins), "pop{q}\t$reg", []>;
 215 let mayStore = 1 in
 216 def PUSH64r  : I<0x50, AddRegFrm,
 217                  (outs), (ins GR64:$reg), "push{q}\t$reg", []>;
 218 }
 219
 220 let Defs = [RSP], Uses = [RSP], neverHasSideEffects = 1, mayStore = 1 in {
 221 def PUSH64i8   : Ii8<0x6a, RawFrm, (outs), (ins i8imm:$imm),
 222                      "push{q}\t$imm", []>;
 223 def PUSH64i16  : Ii16<0x68, RawFrm, (outs), (ins i16imm:$imm),
 224                       "push{q}\t$imm", []>;
 225 def PUSH64i32  : Ii32<0x68, RawFrm, (outs), (ins i32imm:$imm),
 226                       "push{q}\t$imm", []>;
 227 }
 228
 229 let Defs = [RSP, EFLAGS], Uses = [RSP], mayLoad = 1 in
 230 def POPFQ    : I<0x9D, RawFrm, (outs), (ins), "popf", []>, REX_W;
 231 let Defs = [RSP], Uses = [RSP, EFLAGS], mayStore = 1 in
 232 def PUSHFQ   : I<0x9C, RawFrm, (outs), (ins), "pushf", []>;
 233
 234 def LEA64_32r : I<0x8D, MRMSrcMem,
 235                   (outs GR32:$dst), (ins lea64_32mem:$src),
 236                   "lea{l}\t{$src|$dst}, {$dst|$src}",
 237                   [(set GR32:$dst, lea32addr:$src)]>, Requires<[In64BitMode]>;
 238
 239 let isReMaterializable = 1 in
 240 def LEA64r   : RI<0x8D, MRMSrcMem, (outs GR64:$dst), (ins lea64mem:$src),
 241                   "lea{q}\t{$src|$dst}, {$dst|$src}",
 242                   [(set GR64:$dst, lea64addr:$src)]>;
 243
 244 let isTwoAddress = 1 in
 245 def BSWAP64r : RI<0xC8, AddRegFrm, (outs GR64:$dst), (ins GR64:$src),
 246                   "bswap{q}\t$dst",
 247                   [(set GR64:$dst, (bswap GR64:$src))]>, TB;
 248
 249 // Bit scan instructions.
 250 let Defs = [EFLAGS] in {
 251 def BSF64rr  : RI<0xBC, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 252                   "bsf{q}\t{$src, $dst|$dst, $src}",
 253                   [(set GR64:$dst, (X86bsf GR64:$src)), (implicit EFLAGS)]>, TB;
 254 def BSF64rm  : RI<0xBC, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 255                   "bsf{q}\t{$src, $dst|$dst, $src}",
 256                   [(set GR64:$dst, (X86bsf (loadi64 addr:$src))),
 257                    (implicit EFLAGS)]>, TB;
 258
 259 def BSR64rr  : RI<0xBD, MRMSrcReg, (outs GR64:$dst), (ins GR64:$src),
 260                   "bsr{q}\t{$src, $dst|$dst, $src}",
 261                   [(set GR64:$dst, (X86bsr GR64:$src)), (implicit EFLAGS)]>, TB;
 262 def BSR64rm  : RI<0xBD, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 263                   "bsr{q}\t{$src, $dst|$dst, $src}",
 264                   [(set GR64:$dst, (X86bsr (loadi64 addr:$src))),
 265                    (implicit EFLAGS)]>, TB;
 266 } // Defs = [EFLAGS]
 267
 268 // Repeat string ops
 269 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI] in
 270 def REP_MOVSQ : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 271                    [(X86rep_movs i64)]>, REP;
 272 let Defs = [RCX,RDI], Uses = [RAX,RCX,RDI] in
 273 def REP_STOSQ : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 274                    [(X86rep_stos i64)]>, REP;
 275
 276 // Fast system-call instructions
 277 def SYSEXIT64 : RI<0x35, RawFrm,
 278                    (outs), (ins), "sysexit", []>, TB;
 279
 280 //===----------------------------------------------------------------------===//
 281 //  Move Instructions...
 282 //
 283
 284 let neverHasSideEffects = 1 in
 285 def MOV64rr : RI<0x89, MRMDestReg, (outs GR64:$dst), (ins GR64:$src),
 286                  "mov{q}\t{$src, $dst|$dst, $src}", []>;
 287
 288 let isReMaterializable = 1, isAsCheapAsAMove = 1  in {
 289 def MOV64ri : RIi64<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64imm:$src),
 290                     "movabs{q}\t{$src, $dst|$dst, $src}",
 291                     [(set GR64:$dst, imm:$src)]>;
 292 def MOV64ri32 : RIi32<0xC7, MRM0r, (outs GR64:$dst), (ins i64i32imm:$src),
 293                       "mov{q}\t{$src, $dst|$dst, $src}",
 294                       [(set GR64:$dst, i64immSExt32:$src)]>;
 295 }
 296
 297 let canFoldAsLoad = 1 in
 298 def MOV64rm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
 299                  "mov{q}\t{$src, $dst|$dst, $src}",
 300                  [(set GR64:$dst, (load addr:$src))]>;
 301
 302 def MOV64mr : RI<0x89, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 303                  "mov{q}\t{$src, $dst|$dst, $src}",
 304                  [(store GR64:$src, addr:$dst)]>;
 305 def MOV64mi32 : RIi32<0xC7, MRM0m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 306                       "mov{q}\t{$src, $dst|$dst, $src}",
 307                       [(store i64immSExt32:$src, addr:$dst)]>;
 308
 309 // Sign/Zero extenders
 310
 311 // MOVSX64rr8 always has a REX prefix and it has an 8-bit register
 312 // operand, which makes it a rare instruction with an 8-bit register
 313 // operand that can never access an h register. If support for h registers
 314 // were generalized, this would require a special register class.
 315 def MOVSX64rr8 : RI<0xBE, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 316                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 317                     [(set GR64:$dst, (sext GR8:$src))]>, TB;
 318 def MOVSX64rm8 : RI<0xBE, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 319                     "movs{bq|x}\t{$src, $dst|$dst, $src}",
 320                     [(set GR64:$dst, (sextloadi64i8 addr:$src))]>, TB;
 321 def MOVSX64rr16: RI<0xBF, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 322                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 323                     [(set GR64:$dst, (sext GR16:$src))]>, TB;
 324 def MOVSX64rm16: RI<0xBF, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 325                     "movs{wq|x}\t{$src, $dst|$dst, $src}",
 326                     [(set GR64:$dst, (sextloadi64i16 addr:$src))]>, TB;
 327 def MOVSX64rr32: RI<0x63, MRMSrcReg, (outs GR64:$dst), (ins GR32:$src),
 328                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 329                     [(set GR64:$dst, (sext GR32:$src))]>;
 330 def MOVSX64rm32: RI<0x63, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 331                     "movs{lq|xd}\t{$src, $dst|$dst, $src}",
 332                     [(set GR64:$dst, (sextloadi64i32 addr:$src))]>;
 333
 334 // Use movzbl instead of movzbq when the destination is a register; it's
 335 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 336 def MOVZX64rr8 : I<0xB6, MRMSrcReg, (outs GR64:$dst), (ins GR8 :$src),
 337                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 338                    [(set GR64:$dst, (zext GR8:$src))]>, TB;
 339 def MOVZX64rm8 : I<0xB6, MRMSrcMem, (outs GR64:$dst), (ins i8mem :$src),
 340                    "movz{bl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 341                    [(set GR64:$dst, (zextloadi64i8 addr:$src))]>, TB;
 342 // Use movzwl instead of movzwq when the destination is a register; it's
 343 // equivalent due to implicit zero-extending, and it has a smaller encoding.
 344 def MOVZX64rr16: I<0xB7, MRMSrcReg, (outs GR64:$dst), (ins GR16:$src),
 345                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 346                    [(set GR64:$dst, (zext GR16:$src))]>, TB;
 347 def MOVZX64rm16: I<0xB7, MRMSrcMem, (outs GR64:$dst), (ins i16mem:$src),
 348                    "movz{wl|x}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 349                    [(set GR64:$dst, (zextloadi64i16 addr:$src))]>, TB;
 350
 351 // There's no movzlq instruction, but movl can be used for this purpose, using
 352 // implicit zero-extension. The preferred way to do 32-bit-to-64-bit zero
 353 // extension on x86-64 is to use a SUBREG_TO_REG to utilize implicit
 354 // zero-extension, however this isn't possible when the 32-bit value is
 355 // defined by a truncate or is copied from something where the high bits aren't
 356 // necessarily all zero. In such cases, we fall back to these explicit zext
 357 // instructions.
 358 def MOVZX64rr32 : I<0x89, MRMDestReg, (outs GR64:$dst), (ins GR32:$src),
 359                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 360                     [(set GR64:$dst, (zext GR32:$src))]>;
 361 def MOVZX64rm32 : I<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i32mem:$src),
 362                     "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
 363                     [(set GR64:$dst, (zextloadi64i32 addr:$src))]>;
 364
 365 // Any instruction that defines a 32-bit result leaves the high half of the
 366 // register. Truncate can be lowered to EXTRACT_SUBREG, and CopyFromReg may
 367 // be copying from a truncate, but any other 32-bit operation will zero-extend
 368 // up to 64 bits.
 369 def def32 : PatLeaf<(i32 GR32:$src), [{
 370   return N->getOpcode() != ISD::TRUNCATE &&
 371          N->getOpcode() != TargetInstrInfo::EXTRACT_SUBREG &&
 372          N->getOpcode() != ISD::CopyFromReg;
 373 }]>;
 374
 375 // In the case of a 32-bit def that is known to implicitly zero-extend,
 376 // we can use a SUBREG_TO_REG.
 377 def : Pat<(i64 (zext def32:$src)),
 378           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
 379
 380 let neverHasSideEffects = 1 in {
 381   let Defs = [RAX], Uses = [EAX] in
 382   def CDQE : RI<0x98, RawFrm, (outs), (ins),
 383                "{cltq|cdqe}", []>;     // RAX = signext(EAX)
 384
 385   let Defs = [RAX,RDX], Uses = [RAX] in
 386   def CQO  : RI<0x99, RawFrm, (outs), (ins),
 387                 "{cqto|cqo}", []>; // RDX:RAX = signext(RAX)
 388 }
 389
 390 //===----------------------------------------------------------------------===//
 391 //  Arithmetic Instructions...
 392 //
 393
 394 let Defs = [EFLAGS] in {
 395
 396 def ADD64i32 : RI<0x05, RawFrm, (outs), (ins i32imm:$src),
 397                   "add{q}\t{$src, %rax|%rax, $src}", []>;
 398
 399 let isTwoAddress = 1 in {
 400 let isConvertibleToThreeAddress = 1 in {
 401 let isCommutable = 1 in
 402 // Register-Register Addition
 403 def ADD64rr    : RI<0x01, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 404                     "add{q}\t{$src2, $dst|$dst, $src2}",
 405                     [(set GR64:$dst, (add GR64:$src1, GR64:$src2)),
 406                      (implicit EFLAGS)]>;
 407
 408 // Register-Integer Addition
 409 def ADD64ri8  : RIi8<0x83, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 410                      "add{q}\t{$src2, $dst|$dst, $src2}",
 411                      [(set GR64:$dst, (add GR64:$src1, i64immSExt8:$src2)),
 412                       (implicit EFLAGS)]>;
 413 def ADD64ri32 : RIi32<0x81, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 414                       "add{q}\t{$src2, $dst|$dst, $src2}",
 415                       [(set GR64:$dst, (add GR64:$src1, i64immSExt32:$src2)),
 416                        (implicit EFLAGS)]>;
 417 } // isConvertibleToThreeAddress
 418
 419 // Register-Memory Addition
 420 def ADD64rm     : RI<0x03, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 421                      "add{q}\t{$src2, $dst|$dst, $src2}",
 422                      [(set GR64:$dst, (add GR64:$src1, (load addr:$src2))),
 423                       (implicit EFLAGS)]>;
 424 } // isTwoAddress
 425
 426 // Memory-Register Addition
 427 def ADD64mr  : RI<0x01, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 428                   "add{q}\t{$src2, $dst|$dst, $src2}",
 429                   [(store (add (load addr:$dst), GR64:$src2), addr:$dst),
 430                    (implicit EFLAGS)]>;
 431 def ADD64mi8 : RIi8<0x83, MRM0m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 432                     "add{q}\t{$src2, $dst|$dst, $src2}",
 433                 [(store (add (load addr:$dst), i64immSExt8:$src2), addr:$dst),
 434                  (implicit EFLAGS)]>;
 435 def ADD64mi32 : RIi32<0x81, MRM0m, (outs), (ins i64mem:$dst, i64i32imm :$src2),
 436                       "add{q}\t{$src2, $dst|$dst, $src2}",
 437                [(store (add (load addr:$dst), i64immSExt32:$src2), addr:$dst),
 438                 (implicit EFLAGS)]>;
 439
 440 let Uses = [EFLAGS] in {
 441 let isTwoAddress = 1 in {
 442 let isCommutable = 1 in
 443 def ADC64rr  : RI<0x11, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 444                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 445                   [(set GR64:$dst, (adde GR64:$src1, GR64:$src2))]>;
 446
 447 def ADC64rm  : RI<0x13, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 448                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 449                   [(set GR64:$dst, (adde GR64:$src1, (load addr:$src2)))]>;
 450
 451 def ADC64ri8 : RIi8<0x83, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 452                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 453                     [(set GR64:$dst, (adde GR64:$src1, i64immSExt8:$src2))]>;
 454 def ADC64ri32 : RIi32<0x81, MRM2r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 455                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 456                       [(set GR64:$dst, (adde GR64:$src1, i64immSExt32:$src2))]>;
 457 } // isTwoAddress
 458
 459 def ADC64mr  : RI<0x11, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 460                   "adc{q}\t{$src2, $dst|$dst, $src2}",
 461                   [(store (adde (load addr:$dst), GR64:$src2), addr:$dst)]>;
 462 def ADC64mi8 : RIi8<0x83, MRM2m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 463                     "adc{q}\t{$src2, $dst|$dst, $src2}",
 464                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 465 def ADC64mi32 : RIi32<0x81, MRM2m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 466                       "adc{q}\t{$src2, $dst|$dst, $src2}",
 467                  [(store (adde (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 468 } // Uses = [EFLAGS]
 469
 470 let isTwoAddress = 1 in {
 471 // Register-Register Subtraction
 472 def SUB64rr  : RI<0x29, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 473                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 474                   [(set GR64:$dst, (sub GR64:$src1, GR64:$src2)),
 475                    (implicit EFLAGS)]>;
 476
 477 // Register-Memory Subtraction
 478 def SUB64rm  : RI<0x2B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 479                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 480                   [(set GR64:$dst, (sub GR64:$src1, (load addr:$src2))),
 481                    (implicit EFLAGS)]>;
 482
 483 // Register-Integer Subtraction
 484 def SUB64ri8 : RIi8<0x83, MRM5r, (outs GR64:$dst),
 485                                  (ins GR64:$src1, i64i8imm:$src2),
 486                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 487                     [(set GR64:$dst, (sub GR64:$src1, i64immSExt8:$src2)),
 488                      (implicit EFLAGS)]>;
 489 def SUB64ri32 : RIi32<0x81, MRM5r, (outs GR64:$dst),
 490                                    (ins GR64:$src1, i64i32imm:$src2),
 491                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 492                       [(set GR64:$dst, (sub GR64:$src1, i64immSExt32:$src2)),
 493                        (implicit EFLAGS)]>;
 494 } // isTwoAddress
 495
 496 // Memory-Register Subtraction
 497 def SUB64mr  : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 498                   "sub{q}\t{$src2, $dst|$dst, $src2}",
 499                   [(store (sub (load addr:$dst), GR64:$src2), addr:$dst),
 500                    (implicit EFLAGS)]>;
 501
 502 // Memory-Integer Subtraction
 503 def SUB64mi8 : RIi8<0x83, MRM5m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 504                     "sub{q}\t{$src2, $dst|$dst, $src2}",
 505                     [(store (sub (load addr:$dst), i64immSExt8:$src2),
 506                             addr:$dst),
 507                      (implicit EFLAGS)]>;
 508 def SUB64mi32 : RIi32<0x81, MRM5m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 509                       "sub{q}\t{$src2, $dst|$dst, $src2}",
 510                       [(store (sub (load addr:$dst), i64immSExt32:$src2),
 511                               addr:$dst),
 512                        (implicit EFLAGS)]>;
 513
 514 let Uses = [EFLAGS] in {
 515 let isTwoAddress = 1 in {
 516 def SBB64rr    : RI<0x19, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 517                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 518                     [(set GR64:$dst, (sube GR64:$src1, GR64:$src2))]>;
 519
 520 def SBB64rm  : RI<0x1B, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 521                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 522                   [(set GR64:$dst, (sube GR64:$src1, (load addr:$src2)))]>;
 523
 524 def SBB64ri8 : RIi8<0x83, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 525                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 526                     [(set GR64:$dst, (sube GR64:$src1, i64immSExt8:$src2))]>;
 527 def SBB64ri32 : RIi32<0x81, MRM3r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 528                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 529                       [(set GR64:$dst, (sube GR64:$src1, i64immSExt32:$src2))]>;
 530 } // isTwoAddress
 531
 532 def SBB64mr  : RI<0x19, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 533                   "sbb{q}\t{$src2, $dst|$dst, $src2}",
 534                   [(store (sube (load addr:$dst), GR64:$src2), addr:$dst)]>;
 535 def SBB64mi8 : RIi8<0x83, MRM3m, (outs), (ins i64mem:$dst, i64i8imm :$src2),
 536                     "sbb{q}\t{$src2, $dst|$dst, $src2}",
 537                [(store (sube (load addr:$dst), i64immSExt8:$src2), addr:$dst)]>;
 538 def SBB64mi32 : RIi32<0x81, MRM3m, (outs), (ins i64mem:$dst, i64i32imm:$src2),
 539                       "sbb{q}\t{$src2, $dst|$dst, $src2}",
 540               [(store (sube (load addr:$dst), i64immSExt32:$src2), addr:$dst)]>;
 541 } // Uses = [EFLAGS]
 542 } // Defs = [EFLAGS]
 543
 544 // Unsigned multiplication
 545 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX], neverHasSideEffects = 1 in {
 546 def MUL64r : RI<0xF7, MRM4r, (outs), (ins GR64:$src),
 547                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 548 let mayLoad = 1 in
 549 def MUL64m : RI<0xF7, MRM4m, (outs), (ins i64mem:$src),
 550                 "mul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 551
 552 // Signed multiplication
 553 def IMUL64r : RI<0xF7, MRM5r, (outs), (ins GR64:$src),
 554                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*GR64
 555 let mayLoad = 1 in
 556 def IMUL64m : RI<0xF7, MRM5m, (outs), (ins i64mem:$src),
 557                  "imul{q}\t$src", []>;         // RAX,RDX = RAX*[mem64]
 558 }
 559
 560 let Defs = [EFLAGS] in {
 561 let isTwoAddress = 1 in {
 562 let isCommutable = 1 in
 563 // Register-Register Signed Integer Multiplication
 564 def IMUL64rr : RI<0xAF, MRMSrcReg, (outs GR64:$dst),
 565                                    (ins GR64:$src1, GR64:$src2),
 566                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 567                   [(set GR64:$dst, (mul GR64:$src1, GR64:$src2)),
 568                    (implicit EFLAGS)]>, TB;
 569
 570 // Register-Memory Signed Integer Multiplication
 571 def IMUL64rm : RI<0xAF, MRMSrcMem, (outs GR64:$dst),
 572                                    (ins GR64:$src1, i64mem:$src2),
 573                   "imul{q}\t{$src2, $dst|$dst, $src2}",
 574                   [(set GR64:$dst, (mul GR64:$src1, (load addr:$src2))),
 575                    (implicit EFLAGS)]>, TB;
 576 } // isTwoAddress
 577
 578 // Suprisingly enough, these are not two address instructions!
 579
 580 // Register-Integer Signed Integer Multiplication
 581 def IMUL64rri8 : RIi8<0x6B, MRMSrcReg,                      // GR64 = GR64*I8
 582                       (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 583                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 584                       [(set GR64:$dst, (mul GR64:$src1, i64immSExt8:$src2)),
 585                        (implicit EFLAGS)]>;
 586 def IMUL64rri32 : RIi32<0x69, MRMSrcReg,                    // GR64 = GR64*I32
 587                         (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 588                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 589                        [(set GR64:$dst, (mul GR64:$src1, i64immSExt32:$src2)),
 590                         (implicit EFLAGS)]>;
 591
 592 // Memory-Integer Signed Integer Multiplication
 593 def IMUL64rmi8 : RIi8<0x6B, MRMSrcMem,                      // GR64 = [mem64]*I8
 594                       (outs GR64:$dst), (ins i64mem:$src1, i64i8imm: $src2),
 595                       "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 596                       [(set GR64:$dst, (mul (load addr:$src1),
 597                                             i64immSExt8:$src2)),
 598                        (implicit EFLAGS)]>;
 599 def IMUL64rmi32 : RIi32<0x69, MRMSrcMem,                   // GR64 = [mem64]*I32
 600                         (outs GR64:$dst), (ins i64mem:$src1, i64i32imm:$src2),
 601                         "imul{q}\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 602                         [(set GR64:$dst, (mul (load addr:$src1),
 603                                               i64immSExt32:$src2)),
 604                          (implicit EFLAGS)]>;
 605 } // Defs = [EFLAGS]
 606
 607 // Unsigned division / remainder
 608 let Defs = [RAX,RDX,EFLAGS], Uses = [RAX,RDX] in {
 609 def DIV64r : RI<0xF7, MRM6r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 610                 "div{q}\t$src", []>;
 611 // Signed division / remainder
 612 def IDIV64r: RI<0xF7, MRM7r, (outs), (ins GR64:$src),        // RDX:RAX/r64 = RAX,RDX
 613                 "idiv{q}\t$src", []>;
 614 let mayLoad = 1 in {
 615 def DIV64m : RI<0xF7, MRM6m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 616                 "div{q}\t$src", []>;
 617 def IDIV64m: RI<0xF7, MRM7m, (outs), (ins i64mem:$src),      // RDX:RAX/[mem64] = RAX,RDX
 618                 "idiv{q}\t$src", []>;
 619 }
 620 }
 621
 622 // Unary instructions
 623 let Defs = [EFLAGS], CodeSize = 2 in {
 624 let isTwoAddress = 1 in
 625 def NEG64r : RI<0xF7, MRM3r, (outs GR64:$dst), (ins GR64:$src), "neg{q}\t$dst",
 626                 [(set GR64:$dst, (ineg GR64:$src)),
 627                  (implicit EFLAGS)]>;
 628 def NEG64m : RI<0xF7, MRM3m, (outs), (ins i64mem:$dst), "neg{q}\t$dst",
 629                 [(store (ineg (loadi64 addr:$dst)), addr:$dst),
 630                  (implicit EFLAGS)]>;
 631
 632 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 633 def INC64r : RI<0xFF, MRM0r, (outs GR64:$dst), (ins GR64:$src), "inc{q}\t$dst",
 634                 [(set GR64:$dst, (add GR64:$src, 1)),
 635                  (implicit EFLAGS)]>;
 636 def INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst), "inc{q}\t$dst",
 637                 [(store (add (loadi64 addr:$dst), 1), addr:$dst),
 638                  (implicit EFLAGS)]>;
 639
 640 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in
 641 def DEC64r : RI<0xFF, MRM1r, (outs GR64:$dst), (ins GR64:$src), "dec{q}\t$dst",
 642                 [(set GR64:$dst, (add GR64:$src, -1)),
 643                  (implicit EFLAGS)]>;
 644 def DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst), "dec{q}\t$dst",
 645                 [(store (add (loadi64 addr:$dst), -1), addr:$dst),
 646                  (implicit EFLAGS)]>;
 647
 648 // In 64-bit mode, single byte INC and DEC cannot be encoded.
 649 let isTwoAddress = 1, isConvertibleToThreeAddress = 1 in {
 650 // Can transform into LEA.
 651 def INC64_16r : I<0xFF, MRM0r, (outs GR16:$dst), (ins GR16:$src), "inc{w}\t$dst",
 652                   [(set GR16:$dst, (add GR16:$src, 1)),
 653                    (implicit EFLAGS)]>,
 654                 OpSize, Requires<[In64BitMode]>;
 655 def INC64_32r : I<0xFF, MRM0r, (outs GR32:$dst), (ins GR32:$src), "inc{l}\t$dst",
 656                   [(set GR32:$dst, (add GR32:$src, 1)),
 657                    (implicit EFLAGS)]>,
 658                 Requires<[In64BitMode]>;
 659 def DEC64_16r : I<0xFF, MRM1r, (outs GR16:$dst), (ins GR16:$src), "dec{w}\t$dst",
 660                   [(set GR16:$dst, (add GR16:$src, -1)),
 661                    (implicit EFLAGS)]>,
 662                 OpSize, Requires<[In64BitMode]>;
 663 def DEC64_32r : I<0xFF, MRM1r, (outs GR32:$dst), (ins GR32:$src), "dec{l}\t$dst",
 664                   [(set GR32:$dst, (add GR32:$src, -1)),
 665                    (implicit EFLAGS)]>,
 666                 Requires<[In64BitMode]>;
 667 } // isConvertibleToThreeAddress
 668
 669 // These are duplicates of their 32-bit counterparts. Only needed so X86 knows
 670 // how to unfold them.
 671 let isTwoAddress = 0, CodeSize = 2 in {
 672   def INC64_16m : I<0xFF, MRM0m, (outs), (ins i16mem:$dst), "inc{w}\t$dst",
 673                     [(store (add (loadi16 addr:$dst), 1), addr:$dst),
 674                      (implicit EFLAGS)]>,
 675                   OpSize, Requires<[In64BitMode]>;
 676   def INC64_32m : I<0xFF, MRM0m, (outs), (ins i32mem:$dst), "inc{l}\t$dst",
 677                     [(store (add (loadi32 addr:$dst), 1), addr:$dst),
 678                      (implicit EFLAGS)]>,
 679                   Requires<[In64BitMode]>;
 680   def DEC64_16m : I<0xFF, MRM1m, (outs), (ins i16mem:$dst), "dec{w}\t$dst",
 681                     [(store (add (loadi16 addr:$dst), -1), addr:$dst),
 682                      (implicit EFLAGS)]>,
 683                   OpSize, Requires<[In64BitMode]>;
 684   def DEC64_32m : I<0xFF, MRM1m, (outs), (ins i32mem:$dst), "dec{l}\t$dst",
 685                     [(store (add (loadi32 addr:$dst), -1), addr:$dst),
 686                      (implicit EFLAGS)]>,
 687                   Requires<[In64BitMode]>;
 688 }
 689 } // Defs = [EFLAGS], CodeSize
 690
 691
 692 let Defs = [EFLAGS] in {
 693 // Shift instructions
 694 let isTwoAddress = 1 in {
 695 let Uses = [CL] in
 696 def SHL64rCL : RI<0xD3, MRM4r, (outs GR64:$dst), (ins GR64:$src),
 697                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 698                   [(set GR64:$dst, (shl GR64:$src, CL))]>;
 699 let isConvertibleToThreeAddress = 1 in   // Can transform into LEA.
 700 def SHL64ri  : RIi8<0xC1, MRM4r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 701                     "shl{q}\t{$src2, $dst|$dst, $src2}",
 702                     [(set GR64:$dst, (shl GR64:$src1, (i8 imm:$src2)))]>;
 703 // NOTE: We don't use shifts of a register by one, because 'add reg,reg' is
 704 // cheaper.
 705 } // isTwoAddress
 706
 707 let Uses = [CL] in
 708 def SHL64mCL : RI<0xD3, MRM4m, (outs), (ins i64mem:$dst),
 709                   "shl{q}\t{%cl, $dst|$dst, %CL}",
 710                   [(store (shl (loadi64 addr:$dst), CL), addr:$dst)]>;
 711 def SHL64mi : RIi8<0xC1, MRM4m, (outs), (ins i64mem:$dst, i8imm:$src),
 712                   "shl{q}\t{$src, $dst|$dst, $src}",
 713                  [(store (shl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 714 def SHL64m1 : RI<0xD1, MRM4m, (outs), (ins i64mem:$dst),
 715                   "shl{q}\t$dst",
 716                  [(store (shl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 717
 718 let isTwoAddress = 1 in {
 719 let Uses = [CL] in
 720 def SHR64rCL : RI<0xD3, MRM5r, (outs GR64:$dst), (ins GR64:$src),
 721                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 722                   [(set GR64:$dst, (srl GR64:$src, CL))]>;
 723 def SHR64ri : RIi8<0xC1, MRM5r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 724                   "shr{q}\t{$src2, $dst|$dst, $src2}",
 725                   [(set GR64:$dst, (srl GR64:$src1, (i8 imm:$src2)))]>;
 726 def SHR64r1  : RI<0xD1, MRM5r, (outs GR64:$dst), (ins GR64:$src1),
 727                  "shr{q}\t$dst",
 728                  [(set GR64:$dst, (srl GR64:$src1, (i8 1)))]>;
 729 } // isTwoAddress
 730
 731 let Uses = [CL] in
 732 def SHR64mCL : RI<0xD3, MRM5m, (outs), (ins i64mem:$dst),
 733                   "shr{q}\t{%cl, $dst|$dst, %CL}",
 734                   [(store (srl (loadi64 addr:$dst), CL), addr:$dst)]>;
 735 def SHR64mi : RIi8<0xC1, MRM5m, (outs), (ins i64mem:$dst, i8imm:$src),
 736                   "shr{q}\t{$src, $dst|$dst, $src}",
 737                  [(store (srl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 738 def SHR64m1 : RI<0xD1, MRM5m, (outs), (ins i64mem:$dst),
 739                   "shr{q}\t$dst",
 740                  [(store (srl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 741
 742 let isTwoAddress = 1 in {
 743 let Uses = [CL] in
 744 def SAR64rCL : RI<0xD3, MRM7r, (outs GR64:$dst), (ins GR64:$src),
 745                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 746                  [(set GR64:$dst, (sra GR64:$src, CL))]>;
 747 def SAR64ri  : RIi8<0xC1, MRM7r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 748                    "sar{q}\t{$src2, $dst|$dst, $src2}",
 749                    [(set GR64:$dst, (sra GR64:$src1, (i8 imm:$src2)))]>;
 750 def SAR64r1  : RI<0xD1, MRM7r, (outs GR64:$dst), (ins GR64:$src1),
 751                  "sar{q}\t$dst",
 752                  [(set GR64:$dst, (sra GR64:$src1, (i8 1)))]>;
 753 } // isTwoAddress
 754
 755 let Uses = [CL] in
 756 def SAR64mCL : RI<0xD3, MRM7m, (outs), (ins i64mem:$dst),
 757                  "sar{q}\t{%cl, $dst|$dst, %CL}",
 758                  [(store (sra (loadi64 addr:$dst), CL), addr:$dst)]>;
 759 def SAR64mi  : RIi8<0xC1, MRM7m, (outs), (ins i64mem:$dst, i8imm:$src),
 760                     "sar{q}\t{$src, $dst|$dst, $src}",
 761                  [(store (sra (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 762 def SAR64m1 : RI<0xD1, MRM7m, (outs), (ins i64mem:$dst),
 763                   "sar{q}\t$dst",
 764                  [(store (sra (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 765
 766 // Rotate instructions
 767 let isTwoAddress = 1 in {
 768 let Uses = [CL] in
 769 def ROL64rCL : RI<0xD3, MRM0r, (outs GR64:$dst), (ins GR64:$src),
 770                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 771                   [(set GR64:$dst, (rotl GR64:$src, CL))]>;
 772 def ROL64ri  : RIi8<0xC1, MRM0r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 773                     "rol{q}\t{$src2, $dst|$dst, $src2}",
 774                     [(set GR64:$dst, (rotl GR64:$src1, (i8 imm:$src2)))]>;
 775 def ROL64r1  : RI<0xD1, MRM0r, (outs GR64:$dst), (ins GR64:$src1),
 776                   "rol{q}\t$dst",
 777                   [(set GR64:$dst, (rotl GR64:$src1, (i8 1)))]>;
 778 } // isTwoAddress
 779
 780 let Uses = [CL] in
 781 def ROL64mCL :  I<0xD3, MRM0m, (outs), (ins i64mem:$dst),
 782                   "rol{q}\t{%cl, $dst|$dst, %CL}",
 783                   [(store (rotl (loadi64 addr:$dst), CL), addr:$dst)]>;
 784 def ROL64mi  : RIi8<0xC1, MRM0m, (outs), (ins i64mem:$dst, i8imm:$src),
 785                     "rol{q}\t{$src, $dst|$dst, $src}",
 786                 [(store (rotl (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 787 def ROL64m1  : RI<0xD1, MRM0m, (outs), (ins i64mem:$dst),
 788                  "rol{q}\t$dst",
 789                [(store (rotl (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 790
 791 let isTwoAddress = 1 in {
 792 let Uses = [CL] in
 793 def ROR64rCL : RI<0xD3, MRM1r, (outs GR64:$dst), (ins GR64:$src),
 794                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 795                   [(set GR64:$dst, (rotr GR64:$src, CL))]>;
 796 def ROR64ri  : RIi8<0xC1, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i8imm:$src2),
 797                     "ror{q}\t{$src2, $dst|$dst, $src2}",
 798                     [(set GR64:$dst, (rotr GR64:$src1, (i8 imm:$src2)))]>;
 799 def ROR64r1  : RI<0xD1, MRM1r, (outs GR64:$dst), (ins GR64:$src1),
 800                   "ror{q}\t$dst",
 801                   [(set GR64:$dst, (rotr GR64:$src1, (i8 1)))]>;
 802 } // isTwoAddress
 803
 804 let Uses = [CL] in
 805 def ROR64mCL : RI<0xD3, MRM1m, (outs), (ins i64mem:$dst),
 806                   "ror{q}\t{%cl, $dst|$dst, %CL}",
 807                   [(store (rotr (loadi64 addr:$dst), CL), addr:$dst)]>;
 808 def ROR64mi  : RIi8<0xC1, MRM1m, (outs), (ins i64mem:$dst, i8imm:$src),
 809                     "ror{q}\t{$src, $dst|$dst, $src}",
 810                 [(store (rotr (loadi64 addr:$dst), (i8 imm:$src)), addr:$dst)]>;
 811 def ROR64m1  : RI<0xD1, MRM1m, (outs), (ins i64mem:$dst),
 812                  "ror{q}\t$dst",
 813                [(store (rotr (loadi64 addr:$dst), (i8 1)), addr:$dst)]>;
 814
 815 // Double shift instructions (generalizations of rotate)
 816 let isTwoAddress = 1 in {
 817 let Uses = [CL] in {
 818 def SHLD64rrCL : RI<0xA5, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 819                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 820                     [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2, CL))]>, TB;
 821 def SHRD64rrCL : RI<0xAD, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 822                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 823                     [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2, CL))]>, TB;
 824 }
 825
 826 let isCommutable = 1 in {  // FIXME: Update X86InstrInfo::commuteInstruction
 827 def SHLD64rri8 : RIi8<0xA4, MRMDestReg,
 828                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 829                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 830                       [(set GR64:$dst, (X86shld GR64:$src1, GR64:$src2,
 831                                        (i8 imm:$src3)))]>,
 832                  TB;
 833 def SHRD64rri8 : RIi8<0xAC, MRMDestReg,
 834                       (outs GR64:$dst), (ins GR64:$src1, GR64:$src2, i8imm:$src3),
 835                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 836                       [(set GR64:$dst, (X86shrd GR64:$src1, GR64:$src2,
 837                                        (i8 imm:$src3)))]>,
 838                  TB;
 839 } // isCommutable
 840 } // isTwoAddress
 841
 842 let Uses = [CL] in {
 843 def SHLD64mrCL : RI<0xA5, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 844                     "shld{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 845                     [(store (X86shld (loadi64 addr:$dst), GR64:$src2, CL),
 846                       addr:$dst)]>, TB;
 847 def SHRD64mrCL : RI<0xAD, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 848                     "shrd{q}\t{%cl, $src2, $dst|$dst, $src2, %CL}",
 849                     [(store (X86shrd (loadi64 addr:$dst), GR64:$src2, CL),
 850                       addr:$dst)]>, TB;
 851 }
 852 def SHLD64mri8 : RIi8<0xA4, MRMDestMem,
 853                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 854                       "shld{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 855                       [(store (X86shld (loadi64 addr:$dst), GR64:$src2,
 856                                        (i8 imm:$src3)), addr:$dst)]>,
 857                  TB;
 858 def SHRD64mri8 : RIi8<0xAC, MRMDestMem,
 859                       (outs), (ins i64mem:$dst, GR64:$src2, i8imm:$src3),
 860                       "shrd{q}\t{$src3, $src2, $dst|$dst, $src2, $src3}",
 861                       [(store (X86shrd (loadi64 addr:$dst), GR64:$src2,
 862                                        (i8 imm:$src3)), addr:$dst)]>,
 863                  TB;
 864 } // Defs = [EFLAGS]
 865
 866 //===----------------------------------------------------------------------===//
 867 //  Logical Instructions...
 868 //
 869
 870 let isTwoAddress = 1 , AddedComplexity = 15 in
 871 def NOT64r : RI<0xF7, MRM2r, (outs GR64:$dst), (ins GR64:$src), "not{q}\t$dst",
 872                 [(set GR64:$dst, (not GR64:$src))]>;
 873 def NOT64m : RI<0xF7, MRM2m, (outs), (ins i64mem:$dst), "not{q}\t$dst",
 874                 [(store (not (loadi64 addr:$dst)), addr:$dst)]>;
 875
 876 let Defs = [EFLAGS] in {
 877 def AND64i32 : RI<0x25, RawFrm, (outs), (ins i32imm:$src),
 878                   "and{q}\t{$src, %rax|%rax, $src}", []>;
 879
 880 let isTwoAddress = 1 in {
 881 let isCommutable = 1 in
 882 def AND64rr  : RI<0x21, MRMDestReg,
 883                   (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 884                   "and{q}\t{$src2, $dst|$dst, $src2}",
 885                   [(set GR64:$dst, (and GR64:$src1, GR64:$src2)),
 886                    (implicit EFLAGS)]>;
 887 def AND64rm  : RI<0x23, MRMSrcMem,
 888                   (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 889                   "and{q}\t{$src2, $dst|$dst, $src2}",
 890                   [(set GR64:$dst, (and GR64:$src1, (load addr:$src2))),
 891                    (implicit EFLAGS)]>;
 892 def AND64ri8 : RIi8<0x83, MRM4r,
 893                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 894                     "and{q}\t{$src2, $dst|$dst, $src2}",
 895                     [(set GR64:$dst, (and GR64:$src1, i64immSExt8:$src2)),
 896                      (implicit EFLAGS)]>;
 897 def AND64ri32  : RIi32<0x81, MRM4r,
 898                        (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 899                        "and{q}\t{$src2, $dst|$dst, $src2}",
 900                        [(set GR64:$dst, (and GR64:$src1, i64immSExt32:$src2)),
 901                         (implicit EFLAGS)]>;
 902 } // isTwoAddress
 903
 904 def AND64mr  : RI<0x21, MRMDestMem,
 905                   (outs), (ins i64mem:$dst, GR64:$src),
 906                   "and{q}\t{$src, $dst|$dst, $src}",
 907                   [(store (and (load addr:$dst), GR64:$src), addr:$dst),
 908                    (implicit EFLAGS)]>;
 909 def AND64mi8 : RIi8<0x83, MRM4m,
 910                     (outs), (ins i64mem:$dst, i64i8imm :$src),
 911                     "and{q}\t{$src, $dst|$dst, $src}",
 912                  [(store (and (load addr:$dst), i64immSExt8:$src), addr:$dst),
 913                   (implicit EFLAGS)]>;
 914 def AND64mi32  : RIi32<0x81, MRM4m,
 915                        (outs), (ins i64mem:$dst, i64i32imm:$src),
 916                        "and{q}\t{$src, $dst|$dst, $src}",
 917              [(store (and (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 918               (implicit EFLAGS)]>;
 919
 920 let isTwoAddress = 1 in {
 921 let isCommutable = 1 in
 922 def OR64rr   : RI<0x09, MRMDestReg, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 923                   "or{q}\t{$src2, $dst|$dst, $src2}",
 924                   [(set GR64:$dst, (or GR64:$src1, GR64:$src2)),
 925                    (implicit EFLAGS)]>;
 926 def OR64rm   : RI<0x0B, MRMSrcMem , (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 927                   "or{q}\t{$src2, $dst|$dst, $src2}",
 928                   [(set GR64:$dst, (or GR64:$src1, (load addr:$src2))),
 929                    (implicit EFLAGS)]>;
 930 def OR64ri8  : RIi8<0x83, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 931                     "or{q}\t{$src2, $dst|$dst, $src2}",
 932                     [(set GR64:$dst, (or GR64:$src1, i64immSExt8:$src2)),
 933                      (implicit EFLAGS)]>;
 934 def OR64ri32 : RIi32<0x81, MRM1r, (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 935                      "or{q}\t{$src2, $dst|$dst, $src2}",
 936                      [(set GR64:$dst, (or GR64:$src1, i64immSExt32:$src2)),
 937                       (implicit EFLAGS)]>;
 938 } // isTwoAddress
 939
 940 def OR64mr : RI<0x09, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 941                 "or{q}\t{$src, $dst|$dst, $src}",
 942                 [(store (or (load addr:$dst), GR64:$src), addr:$dst),
 943                  (implicit EFLAGS)]>;
 944 def OR64mi8  : RIi8<0x83, MRM1m, (outs), (ins i64mem:$dst, i64i8imm:$src),
 945                     "or{q}\t{$src, $dst|$dst, $src}",
 946                   [(store (or (load addr:$dst), i64immSExt8:$src), addr:$dst),
 947                    (implicit EFLAGS)]>;
 948 def OR64mi32 : RIi32<0x81, MRM1m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 949                      "or{q}\t{$src, $dst|$dst, $src}",
 950               [(store (or (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 951                (implicit EFLAGS)]>;
 952
 953 let isTwoAddress = 1 in {
 954 let isCommutable = 1 in
 955 def XOR64rr  : RI<0x31, MRMDestReg,  (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
 956                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 957                   [(set GR64:$dst, (xor GR64:$src1, GR64:$src2)),
 958                    (implicit EFLAGS)]>;
 959 def XOR64rm  : RI<0x33, MRMSrcMem, (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
 960                   "xor{q}\t{$src2, $dst|$dst, $src2}",
 961                   [(set GR64:$dst, (xor GR64:$src1, (load addr:$src2))),
 962                    (implicit EFLAGS)]>;
 963 def XOR64ri8 : RIi8<0x83, MRM6r,  (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
 964                     "xor{q}\t{$src2, $dst|$dst, $src2}",
 965                     [(set GR64:$dst, (xor GR64:$src1, i64immSExt8:$src2)),
 966                      (implicit EFLAGS)]>;
 967 def XOR64ri32 : RIi32<0x81, MRM6r,
 968                       (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
 969                       "xor{q}\t{$src2, $dst|$dst, $src2}",
 970                       [(set GR64:$dst, (xor GR64:$src1, i64immSExt32:$src2)),
 971                        (implicit EFLAGS)]>;
 972 } // isTwoAddress
 973
 974 def XOR64mr  : RI<0x31, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src),
 975                   "xor{q}\t{$src, $dst|$dst, $src}",
 976                   [(store (xor (load addr:$dst), GR64:$src), addr:$dst),
 977                    (implicit EFLAGS)]>;
 978 def XOR64mi8 : RIi8<0x83, MRM6m, (outs), (ins i64mem:$dst, i64i8imm :$src),
 979                     "xor{q}\t{$src, $dst|$dst, $src}",
 980                  [(store (xor (load addr:$dst), i64immSExt8:$src), addr:$dst),
 981                   (implicit EFLAGS)]>;
 982 def XOR64mi32 : RIi32<0x81, MRM6m, (outs), (ins i64mem:$dst, i64i32imm:$src),
 983                       "xor{q}\t{$src, $dst|$dst, $src}",
 984              [(store (xor (loadi64 addr:$dst), i64immSExt32:$src), addr:$dst),
 985               (implicit EFLAGS)]>;
 986 } // Defs = [EFLAGS]
 987
 988 //===----------------------------------------------------------------------===//
 989 //  Comparison Instructions...
 990 //
 991
 992 // Integer comparison
 993 let Defs = [EFLAGS] in {
 994 def TEST64i32 : RI<0xa9, RawFrm, (outs), (ins i32imm:$src),
 995                    "test{q}\t{$src, %rax|%rax, $src}", []>;
 996 let isCommutable = 1 in
 997 def TEST64rr : RI<0x85, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
 998                   "test{q}\t{$src2, $src1|$src1, $src2}",
 999                   [(X86cmp (and GR64:$src1, GR64:$src2), 0),
1000                    (implicit EFLAGS)]>;
1001 def TEST64rm : RI<0x85, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1002                   "test{q}\t{$src2, $src1|$src1, $src2}",
1003                   [(X86cmp (and GR64:$src1, (loadi64 addr:$src2)), 0),
1004                    (implicit EFLAGS)]>;
1005 def TEST64ri32 : RIi32<0xF7, MRM0r, (outs),
1006                                         (ins GR64:$src1, i64i32imm:$src2),
1007                        "test{q}\t{$src2, $src1|$src1, $src2}",
1008                      [(X86cmp (and GR64:$src1, i64immSExt32:$src2), 0),
1009                       (implicit EFLAGS)]>;
1010 def TEST64mi32 : RIi32<0xF7, MRM0m, (outs),
1011                                         (ins i64mem:$src1, i64i32imm:$src2),
1012                        "test{q}\t{$src2, $src1|$src1, $src2}",
1013                 [(X86cmp (and (loadi64 addr:$src1), i64immSExt32:$src2), 0),
1014                  (implicit EFLAGS)]>;
1015
1016
1017 def CMP64i32 : RI<0x3D, RawFrm, (outs), (ins i32imm:$src),
1018                   "cmp{q}\t{$src, %rax|%rax, $src}", []>;
1019 def CMP64rr : RI<0x39, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1020                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1021                  [(X86cmp GR64:$src1, GR64:$src2),
1022                   (implicit EFLAGS)]>;
1023 def CMP64mr : RI<0x39, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1024                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1025                  [(X86cmp (loadi64 addr:$src1), GR64:$src2),
1026                    (implicit EFLAGS)]>;
1027 def CMP64rm : RI<0x3B, MRMSrcMem, (outs), (ins GR64:$src1, i64mem:$src2),
1028                  "cmp{q}\t{$src2, $src1|$src1, $src2}",
1029                  [(X86cmp GR64:$src1, (loadi64 addr:$src2)),
1030                   (implicit EFLAGS)]>;
1031 def CMP64ri8 : RIi8<0x83, MRM7r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1032                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1033                     [(X86cmp GR64:$src1, i64immSExt8:$src2),
1034                      (implicit EFLAGS)]>;
1035 def CMP64ri32 : RIi32<0x81, MRM7r, (outs), (ins GR64:$src1, i64i32imm:$src2),
1036                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1037                       [(X86cmp GR64:$src1, i64immSExt32:$src2),
1038                        (implicit EFLAGS)]>;
1039 def CMP64mi8 : RIi8<0x83, MRM7m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1040                     "cmp{q}\t{$src2, $src1|$src1, $src2}",
1041                     [(X86cmp (loadi64 addr:$src1), i64immSExt8:$src2),
1042                      (implicit EFLAGS)]>;
1043 def CMP64mi32 : RIi32<0x81, MRM7m, (outs),
1044                                        (ins i64mem:$src1, i64i32imm:$src2),
1045                       "cmp{q}\t{$src2, $src1|$src1, $src2}",
1046                       [(X86cmp (loadi64 addr:$src1), i64immSExt32:$src2),
1047                        (implicit EFLAGS)]>;
1048 } // Defs = [EFLAGS]
1049
1050 // Bit tests.
1051 // TODO: BTC, BTR, and BTS
1052 let Defs = [EFLAGS] in {
1053 def BT64rr : RI<0xA3, MRMDestReg, (outs), (ins GR64:$src1, GR64:$src2),
1054                "bt{q}\t{$src2, $src1|$src1, $src2}",
1055                [(X86bt GR64:$src1, GR64:$src2),
1056                 (implicit EFLAGS)]>, TB;
1057
1058 // Unlike with the register+register form, the memory+register form of the
1059 // bt instruction does not ignore the high bits of the index. From ISel's
1060 // perspective, this is pretty bizarre. Disable these instructions for now.
1061 //def BT64mr : RI<0xA3, MRMDestMem, (outs), (ins i64mem:$src1, GR64:$src2),
1062 //               "bt{q}\t{$src2, $src1|$src1, $src2}",
1063 //               [(X86bt (loadi64 addr:$src1), GR64:$src2),
1064 //                (implicit EFLAGS)]>, TB;
1065
1066 def BT64ri8 : Ii8<0xBA, MRM4r, (outs), (ins GR64:$src1, i64i8imm:$src2),
1067                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1068                 [(X86bt GR64:$src1, i64immSExt8:$src2),
1069                  (implicit EFLAGS)]>, TB;
1070 // Note that these instructions don't need FastBTMem because that
1071 // only applies when the other operand is in a register. When it's
1072 // an immediate, bt is still fast.
1073 def BT64mi8 : Ii8<0xBA, MRM4m, (outs), (ins i64mem:$src1, i64i8imm:$src2),
1074                 "bt{q}\t{$src2, $src1|$src1, $src2}",
1075                 [(X86bt (loadi64 addr:$src1), i64immSExt8:$src2),
1076                  (implicit EFLAGS)]>, TB;
1077 } // Defs = [EFLAGS]
1078
1079 // Conditional moves
1080 let Uses = [EFLAGS], isTwoAddress = 1 in {
1081 let isCommutable = 1 in {
1082 def CMOVB64rr : RI<0x42, MRMSrcReg,       // if <u, GR64 = GR64
1083                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1084                    "cmovb\t{$src2, $dst|$dst, $src2}",
1085                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1086                                      X86_COND_B, EFLAGS))]>, TB;
1087 def CMOVAE64rr: RI<0x43, MRMSrcReg,       // if >=u, GR64 = GR64
1088                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1089                    "cmovae\t{$src2, $dst|$dst, $src2}",
1090                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1091                                      X86_COND_AE, EFLAGS))]>, TB;
1092 def CMOVE64rr : RI<0x44, MRMSrcReg,       // if ==, GR64 = GR64
1093                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1094                    "cmove\t{$src2, $dst|$dst, $src2}",
1095                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1096                                      X86_COND_E, EFLAGS))]>, TB;
1097 def CMOVNE64rr: RI<0x45, MRMSrcReg,       // if !=, GR64 = GR64
1098                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1099                    "cmovne\t{$src2, $dst|$dst, $src2}",
1100                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1101                                     X86_COND_NE, EFLAGS))]>, TB;
1102 def CMOVBE64rr: RI<0x46, MRMSrcReg,       // if <=u, GR64 = GR64
1103                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1104                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1105                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1106                                     X86_COND_BE, EFLAGS))]>, TB;
1107 def CMOVA64rr : RI<0x47, MRMSrcReg,       // if >u, GR64 = GR64
1108                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1109                    "cmova\t{$src2, $dst|$dst, $src2}",
1110                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1111                                     X86_COND_A, EFLAGS))]>, TB;
1112 def CMOVL64rr : RI<0x4C, MRMSrcReg,       // if <s, GR64 = GR64
1113                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1114                    "cmovl\t{$src2, $dst|$dst, $src2}",
1115                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1116                                     X86_COND_L, EFLAGS))]>, TB;
1117 def CMOVGE64rr: RI<0x4D, MRMSrcReg,       // if >=s, GR64 = GR64
1118                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1119                    "cmovge\t{$src2, $dst|$dst, $src2}",
1120                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1121                                     X86_COND_GE, EFLAGS))]>, TB;
1122 def CMOVLE64rr: RI<0x4E, MRMSrcReg,       // if <=s, GR64 = GR64
1123                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1124                    "cmovle\t{$src2, $dst|$dst, $src2}",
1125                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1126                                     X86_COND_LE, EFLAGS))]>, TB;
1127 def CMOVG64rr : RI<0x4F, MRMSrcReg,       // if >s, GR64 = GR64
1128                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1129                    "cmovg\t{$src2, $dst|$dst, $src2}",
1130                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1131                                     X86_COND_G, EFLAGS))]>, TB;
1132 def CMOVS64rr : RI<0x48, MRMSrcReg,       // if signed, GR64 = GR64
1133                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1134                    "cmovs\t{$src2, $dst|$dst, $src2}",
1135                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1136                                     X86_COND_S, EFLAGS))]>, TB;
1137 def CMOVNS64rr: RI<0x49, MRMSrcReg,       // if !signed, GR64 = GR64
1138                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1139                    "cmovns\t{$src2, $dst|$dst, $src2}",
1140                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1141                                     X86_COND_NS, EFLAGS))]>, TB;
1142 def CMOVP64rr : RI<0x4A, MRMSrcReg,       // if parity, GR64 = GR64
1143                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1144                    "cmovp\t{$src2, $dst|$dst, $src2}",
1145                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1146                                     X86_COND_P, EFLAGS))]>, TB;
1147 def CMOVNP64rr : RI<0x4B, MRMSrcReg,       // if !parity, GR64 = GR64
1148                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1149                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1150                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1151                                      X86_COND_NP, EFLAGS))]>, TB;
1152 def CMOVO64rr : RI<0x40, MRMSrcReg,       // if overflow, GR64 = GR64
1153                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1154                    "cmovo\t{$src2, $dst|$dst, $src2}",
1155                    [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1156                                     X86_COND_O, EFLAGS))]>, TB;
1157 def CMOVNO64rr : RI<0x41, MRMSrcReg,       // if !overflow, GR64 = GR64
1158                    (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1159                    "cmovno\t{$src2, $dst|$dst, $src2}",
1160                     [(set GR64:$dst, (X86cmov GR64:$src1, GR64:$src2,
1161                                      X86_COND_NO, EFLAGS))]>, TB;
1162 } // isCommutable = 1
1163
1164 def CMOVB64rm : RI<0x42, MRMSrcMem,       // if <u, GR64 = [mem64]
1165                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1166                    "cmovb\t{$src2, $dst|$dst, $src2}",
1167                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1168                                      X86_COND_B, EFLAGS))]>, TB;
1169 def CMOVAE64rm: RI<0x43, MRMSrcMem,       // if >=u, GR64 = [mem64]
1170                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1171                    "cmovae\t{$src2, $dst|$dst, $src2}",
1172                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1173                                      X86_COND_AE, EFLAGS))]>, TB;
1174 def CMOVE64rm : RI<0x44, MRMSrcMem,       // if ==, GR64 = [mem64]
1175                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1176                    "cmove\t{$src2, $dst|$dst, $src2}",
1177                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1178                                      X86_COND_E, EFLAGS))]>, TB;
1179 def CMOVNE64rm: RI<0x45, MRMSrcMem,       // if !=, GR64 = [mem64]
1180                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1181                    "cmovne\t{$src2, $dst|$dst, $src2}",
1182                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1183                                     X86_COND_NE, EFLAGS))]>, TB;
1184 def CMOVBE64rm: RI<0x46, MRMSrcMem,       // if <=u, GR64 = [mem64]
1185                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1186                    "cmovbe\t{$src2, $dst|$dst, $src2}",
1187                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1188                                     X86_COND_BE, EFLAGS))]>, TB;
1189 def CMOVA64rm : RI<0x47, MRMSrcMem,       // if >u, GR64 = [mem64]
1190                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1191                    "cmova\t{$src2, $dst|$dst, $src2}",
1192                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1193                                     X86_COND_A, EFLAGS))]>, TB;
1194 def CMOVL64rm : RI<0x4C, MRMSrcMem,       // if <s, GR64 = [mem64]
1195                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1196                    "cmovl\t{$src2, $dst|$dst, $src2}",
1197                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1198                                     X86_COND_L, EFLAGS))]>, TB;
1199 def CMOVGE64rm: RI<0x4D, MRMSrcMem,       // if >=s, GR64 = [mem64]
1200                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1201                    "cmovge\t{$src2, $dst|$dst, $src2}",
1202                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1203                                     X86_COND_GE, EFLAGS))]>, TB;
1204 def CMOVLE64rm: RI<0x4E, MRMSrcMem,       // if <=s, GR64 = [mem64]
1205                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1206                    "cmovle\t{$src2, $dst|$dst, $src2}",
1207                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1208                                     X86_COND_LE, EFLAGS))]>, TB;
1209 def CMOVG64rm : RI<0x4F, MRMSrcMem,       // if >s, GR64 = [mem64]
1210                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1211                    "cmovg\t{$src2, $dst|$dst, $src2}",
1212                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1213                                     X86_COND_G, EFLAGS))]>, TB;
1214 def CMOVS64rm : RI<0x48, MRMSrcMem,       // if signed, GR64 = [mem64]
1215                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1216                    "cmovs\t{$src2, $dst|$dst, $src2}",
1217                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1218                                     X86_COND_S, EFLAGS))]>, TB;
1219 def CMOVNS64rm: RI<0x49, MRMSrcMem,       // if !signed, GR64 = [mem64]
1220                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1221                    "cmovns\t{$src2, $dst|$dst, $src2}",
1222                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1223                                     X86_COND_NS, EFLAGS))]>, TB;
1224 def CMOVP64rm : RI<0x4A, MRMSrcMem,       // if parity, GR64 = [mem64]
1225                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1226                    "cmovp\t{$src2, $dst|$dst, $src2}",
1227                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1228                                     X86_COND_P, EFLAGS))]>, TB;
1229 def CMOVNP64rm : RI<0x4B, MRMSrcMem,       // if !parity, GR64 = [mem64]
1230                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1231                    "cmovnp\t{$src2, $dst|$dst, $src2}",
1232                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1233                                      X86_COND_NP, EFLAGS))]>, TB;
1234 def CMOVO64rm : RI<0x40, MRMSrcMem,       // if overflow, GR64 = [mem64]
1235                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1236                    "cmovo\t{$src2, $dst|$dst, $src2}",
1237                    [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1238                                     X86_COND_O, EFLAGS))]>, TB;
1239 def CMOVNO64rm : RI<0x41, MRMSrcMem,       // if !overflow, GR64 = [mem64]
1240                    (outs GR64:$dst), (ins GR64:$src1, i64mem:$src2),
1241                    "cmovno\t{$src2, $dst|$dst, $src2}",
1242                     [(set GR64:$dst, (X86cmov GR64:$src1, (loadi64 addr:$src2),
1243                                      X86_COND_NO, EFLAGS))]>, TB;
1244 } // isTwoAddress
1245
1246 //===----------------------------------------------------------------------===//
1247 //  Conversion Instructions...
1248 //
1249
1250 // f64 -> signed i64
1251 def Int_CVTSD2SI64rr: RSDI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1252                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1253                            [(set GR64:$dst,
1254                              (int_x86_sse2_cvtsd2si64 VR128:$src))]>;
1255 def Int_CVTSD2SI64rm: RSDI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1256                            "cvtsd2si{q}\t{$src, $dst|$dst, $src}",
1257                            [(set GR64:$dst, (int_x86_sse2_cvtsd2si64
1258                                              (load addr:$src)))]>;
1259 def CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR64:$src),
1260                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1261                         [(set GR64:$dst, (fp_to_sint FR64:$src))]>;
1262 def CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f64mem:$src),
1263                         "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1264                         [(set GR64:$dst, (fp_to_sint (loadf64 addr:$src)))]>;
1265 def Int_CVTTSD2SI64rr: RSDI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1266                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1267                             [(set GR64:$dst,
1268                               (int_x86_sse2_cvttsd2si64 VR128:$src))]>;
1269 def Int_CVTTSD2SI64rm: RSDI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f128mem:$src),
1270                             "cvttsd2si{q}\t{$src, $dst|$dst, $src}",
1271                             [(set GR64:$dst,
1272                               (int_x86_sse2_cvttsd2si64
1273                                (load addr:$src)))]>;
1274
1275 // Signed i64 -> f64
1276 def CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1277                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1278                        [(set FR64:$dst, (sint_to_fp GR64:$src))]>;
1279 def CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1280                        "cvtsi2sd{q}\t{$src, $dst|$dst, $src}",
1281                        [(set FR64:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1282
1283 let isTwoAddress = 1 in {
1284 def Int_CVTSI2SD64rr: RSDI<0x2A, MRMSrcReg,
1285                            (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1286                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1287                            [(set VR128:$dst,
1288                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1289                               GR64:$src2))]>;
1290 def Int_CVTSI2SD64rm: RSDI<0x2A, MRMSrcMem,
1291                            (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1292                            "cvtsi2sd{q}\t{$src2, $dst|$dst, $src2}",
1293                            [(set VR128:$dst,
1294                              (int_x86_sse2_cvtsi642sd VR128:$src1,
1295                               (loadi64 addr:$src2)))]>;
1296 } // isTwoAddress
1297
1298 // Signed i64 -> f32
1299 def CVTSI2SS64rr: RSSI<0x2A, MRMSrcReg, (outs FR32:$dst), (ins GR64:$src),
1300                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1301                        [(set FR32:$dst, (sint_to_fp GR64:$src))]>;
1302 def CVTSI2SS64rm: RSSI<0x2A, MRMSrcMem, (outs FR32:$dst), (ins i64mem:$src),
1303                        "cvtsi2ss{q}\t{$src, $dst|$dst, $src}",
1304                        [(set FR32:$dst, (sint_to_fp (loadi64 addr:$src)))]>;
1305
1306 let isTwoAddress = 1 in {
1307   def Int_CVTSI2SS64rr : RSSI<0x2A, MRMSrcReg,
1308                               (outs VR128:$dst), (ins VR128:$src1, GR64:$src2),
1309                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1310                               [(set VR128:$dst,
1311                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1312                                  GR64:$src2))]>;
1313   def Int_CVTSI2SS64rm : RSSI<0x2A, MRMSrcMem,
1314                               (outs VR128:$dst), (ins VR128:$src1, i64mem:$src2),
1315                               "cvtsi2ss{q}\t{$src2, $dst|$dst, $src2}",
1316                               [(set VR128:$dst,
1317                                 (int_x86_sse_cvtsi642ss VR128:$src1,
1318                                  (loadi64 addr:$src2)))]>;
1319 }
1320
1321 // f32 -> signed i64
1322 def Int_CVTSS2SI64rr: RSSI<0x2D, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1323                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1324                            [(set GR64:$dst,
1325                              (int_x86_sse_cvtss2si64 VR128:$src))]>;
1326 def Int_CVTSS2SI64rm: RSSI<0x2D, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1327                            "cvtss2si{q}\t{$src, $dst|$dst, $src}",
1328                            [(set GR64:$dst, (int_x86_sse_cvtss2si64
1329                                              (load addr:$src)))]>;
1330 def CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins FR32:$src),
1331                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1332                         [(set GR64:$dst, (fp_to_sint FR32:$src))]>;
1333 def CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1334                         "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1335                         [(set GR64:$dst, (fp_to_sint (loadf32 addr:$src)))]>;
1336 def Int_CVTTSS2SI64rr: RSSI<0x2C, MRMSrcReg, (outs GR64:$dst), (ins VR128:$src),
1337                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1338                             [(set GR64:$dst,
1339                               (int_x86_sse_cvttss2si64 VR128:$src))]>;
1340 def Int_CVTTSS2SI64rm: RSSI<0x2C, MRMSrcMem, (outs GR64:$dst), (ins f32mem:$src),
1341                             "cvttss2si{q}\t{$src, $dst|$dst, $src}",
1342                             [(set GR64:$dst,
1343                               (int_x86_sse_cvttss2si64 (load addr:$src)))]>;
1344
1345 //===----------------------------------------------------------------------===//
1346 // Alias Instructions
1347 //===----------------------------------------------------------------------===//
1348
1349 // Alias instructions that map movr0 to xor. Use xorl instead of xorq; it's
1350 // equivalent due to implicit zero-extending, and it sometimes has a smaller
1351 // encoding.
1352 // FIXME: AddedComplexity gives this a higher priority than MOV64ri32. Remove
1353 // when we have a better way to specify isel priority.
1354 let AddedComplexity = 1 in
1355 def : Pat<(i64 0),
1356           (SUBREG_TO_REG (i64 0), (MOV32r0), x86_subreg_32bit)>;
1357
1358
1359 // Materialize i64 constant where top 32-bits are zero.
1360 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1 in
1361 def MOV64ri64i32 : Ii32<0xB8, AddRegFrm, (outs GR64:$dst), (ins i64i32imm:$src),
1362                         "mov{l}\t{$src, ${dst:subreg32}|${dst:subreg32}, $src}",
1363                         [(set GR64:$dst, i64immZExt32:$src)]>;
1364
1365 //===----------------------------------------------------------------------===//
1366 // Thread Local Storage Instructions
1367 //===----------------------------------------------------------------------===//
1368
1369 // All calls clobber the non-callee saved registers. RSP is marked as
1370 // a use to prevent stack-pointer assignments that appear immediately
1371 // before calls from potentially appearing dead.
1372 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
1373             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
1374             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
1375             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
1376             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
1377     Uses = [RSP] in
1378 def TLS_addr64 : I<0, Pseudo, (outs), (ins lea64mem:$sym),
1379                    ".byte\t0x66; "
1380                    "leaq\t$sym(%rip), %rdi; "
1381                    ".word\t0x6666; "
1382                    "rex64; "
1383                    "call\t__tls_get_addr@PLT",
1384                   [(X86tlsaddr tls64addr:$sym)]>,
1385                   Requires<[In64BitMode]>;
1386
1387 let AddedComplexity = 5, isCodeGenOnly = 1 in
1388 def MOV64GSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1389                  "movq\t%gs:$src, $dst",
1390                  [(set GR64:$dst, (gsload addr:$src))]>, SegGS;
1391
1392 let AddedComplexity = 5, isCodeGenOnly = 1 in
1393 def MOV64FSrm : RI<0x8B, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$src),
1394                  "movq\t%fs:$src, $dst",
1395                  [(set GR64:$dst, (fsload addr:$src))]>, SegFS;
1396
1397 //===----------------------------------------------------------------------===//
1398 // Atomic Instructions
1399 //===----------------------------------------------------------------------===//
1400
1401 let Defs = [RAX, EFLAGS], Uses = [RAX] in {
1402 def LCMPXCHG64 : RI<0xB1, MRMDestMem, (outs), (ins i64mem:$ptr, GR64:$swap),
1403                "lock\n\t"
1404                "cmpxchgq\t$swap,$ptr",
1405                [(X86cas addr:$ptr, GR64:$swap, 8)]>, TB, LOCK;
1406 }
1407
1408 let Constraints = "$val = $dst" in {
1409 let Defs = [EFLAGS] in
1410 def LXADD64 : RI<0xC1, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1411                "lock\n\t"
1412                "xadd\t$val, $ptr",
1413                [(set GR64:$dst, (atomic_load_add_64 addr:$ptr, GR64:$val))]>,
1414                 TB, LOCK;
1415
1416 def XCHG64rm : RI<0x87, MRMSrcMem, (outs GR64:$dst), (ins i64mem:$ptr,GR64:$val),
1417                   "xchg\t$val, $ptr",
1418                   [(set GR64:$dst, (atomic_swap_64 addr:$ptr, GR64:$val))]>;
1419 }
1420
1421 // Optimized codegen when the non-memory output is not used.
1422 // FIXME: Use normal add / sub instructions and add lock prefix dynamically.
1423 def LOCK_ADD64mr : RI<0x03, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1424                       "lock\n\t"
1425                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1426 def LOCK_ADD64mi8 : RIi8<0x83, MRM0m, (outs),
1427                                       (ins i64mem:$dst, i64i8imm :$src2),
1428                     "lock\n\t"
1429                     "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1430 def LOCK_ADD64mi32 : RIi32<0x81, MRM0m, (outs),
1431                                         (ins i64mem:$dst, i64i32imm :$src2),
1432                       "lock\n\t"
1433                       "add{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1434 def LOCK_SUB64mr : RI<0x29, MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
1435                       "lock\n\t"
1436                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1437 def LOCK_SUB64mi8 : RIi8<0x83, MRM5m, (outs),
1438                                       (ins i64mem:$dst, i64i8imm :$src2),
1439                       "lock\n\t"
1440                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1441 def LOCK_SUB64mi32 : RIi32<0x81, MRM5m, (outs),
1442                                         (ins i64mem:$dst, i64i32imm:$src2),
1443                       "lock\n\t"
1444                       "sub{q}\t{$src2, $dst|$dst, $src2}", []>, LOCK;
1445 def LOCK_INC64m : RI<0xFF, MRM0m, (outs), (ins i64mem:$dst),
1446                      "lock\n\t"
1447                      "inc{q}\t$dst", []>, LOCK;
1448 def LOCK_DEC64m : RI<0xFF, MRM1m, (outs), (ins i64mem:$dst),
1449                       "lock\n\t"
1450                       "dec{q}\t$dst", []>, LOCK;
1451
1452 // Atomic exchange, and, or, xor
1453 let Constraints = "$val = $dst", Defs = [EFLAGS],
1454                   usesCustomDAGSchedInserter = 1 in {
1455 def ATOMAND64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1456                "#ATOMAND64 PSEUDO!",
1457                [(set GR64:$dst, (atomic_load_and_64 addr:$ptr, GR64:$val))]>;
1458 def ATOMOR64 : I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1459                "#ATOMOR64 PSEUDO!",
1460                [(set GR64:$dst, (atomic_load_or_64 addr:$ptr, GR64:$val))]>;
1461 def ATOMXOR64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1462                "#ATOMXOR64 PSEUDO!",
1463                [(set GR64:$dst, (atomic_load_xor_64 addr:$ptr, GR64:$val))]>;
1464 def ATOMNAND64 : I<0, Pseudo,(outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1465                "#ATOMNAND64 PSEUDO!",
1466                [(set GR64:$dst, (atomic_load_nand_64 addr:$ptr, GR64:$val))]>;
1467 def ATOMMIN64: I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$ptr, GR64:$val),
1468                "#ATOMMIN64 PSEUDO!",
1469                [(set GR64:$dst, (atomic_load_min_64 addr:$ptr, GR64:$val))]>;
1470 def ATOMMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1471                "#ATOMMAX64 PSEUDO!",
1472                [(set GR64:$dst, (atomic_load_max_64 addr:$ptr, GR64:$val))]>;
1473 def ATOMUMIN64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1474                "#ATOMUMIN64 PSEUDO!",
1475                [(set GR64:$dst, (atomic_load_umin_64 addr:$ptr, GR64:$val))]>;
1476 def ATOMUMAX64: I<0, Pseudo, (outs GR64:$dst),(ins i64mem:$ptr, GR64:$val),
1477                "#ATOMUMAX64 PSEUDO!",
1478                [(set GR64:$dst, (atomic_load_umax_64 addr:$ptr, GR64:$val))]>;
1479 }
1480
1481 //===----------------------------------------------------------------------===//
1482 // Non-Instruction Patterns
1483 //===----------------------------------------------------------------------===//
1484
1485 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
1486 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
1487 //  'movabs' predicate should handle this sort of thing.
1488 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1489           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
1490 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1491           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
1492 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1493           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
1494 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1495           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
1496
1497 // In static codegen with small code model, we can get the address of a label
1498 // into a register with 'movl'.  FIXME: This is a hack, the 'imm' predicate of
1499 // the MOV64ri64i32 should accept these.
1500 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1501           (MOV64ri64i32 tconstpool  :$dst)>, Requires<[SmallCode]>;
1502 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1503           (MOV64ri64i32 tjumptable  :$dst)>, Requires<[SmallCode]>;
1504 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1505           (MOV64ri64i32 tglobaladdr :$dst)>, Requires<[SmallCode]>;
1506 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1507           (MOV64ri64i32 texternalsym:$dst)>, Requires<[SmallCode]>;
1508
1509 // In kernel code model, we can get the address of a label
1510 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
1511 // the MOV64ri32 should accept these.
1512 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
1513           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
1514 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
1515           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
1516 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
1517           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
1518 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
1519           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
1520
1521 // If we have small model and -static mode, it is safe to store global addresses
1522 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
1523 // for MOV64mi32 should handle this sort of thing.
1524 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
1525           (MOV64mi32 addr:$dst, tconstpool:$src)>,
1526           Requires<[NearData, IsStatic]>;
1527 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
1528           (MOV64mi32 addr:$dst, tjumptable:$src)>,
1529           Requires<[NearData, IsStatic]>;
1530 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
1531           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
1532           Requires<[NearData, IsStatic]>;
1533 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
1534           (MOV64mi32 addr:$dst, texternalsym:$src)>,
1535           Requires<[NearData, IsStatic]>;
1536
1537 // Calls
1538 // Direct PC relative function call for small code model. 32-bit displacement
1539 // sign extended to 64-bit.
1540 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1541           (CALL64pcrel32 tglobaladdr:$dst)>, Requires<[NotWin64]>;
1542 def : Pat<(X86call (i64 texternalsym:$dst)),
1543           (CALL64pcrel32 texternalsym:$dst)>, Requires<[NotWin64]>;
1544
1545 def : Pat<(X86call (i64 tglobaladdr:$dst)),
1546           (WINCALL64pcrel32 tglobaladdr:$dst)>, Requires<[IsWin64]>;
1547 def : Pat<(X86call (i64 texternalsym:$dst)),
1548           (WINCALL64pcrel32 texternalsym:$dst)>, Requires<[IsWin64]>;
1549
1550 // tailcall stuff
1551 def : Pat<(X86tcret GR64:$dst, imm:$off),
1552           (TCRETURNri64 GR64:$dst, imm:$off)>;
1553
1554 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1555           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1556
1557 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1558           (TCRETURNdi64 texternalsym:$dst, imm:$off)>;
1559
1560 // Comparisons.
1561
1562 // TEST R,R is smaller than CMP R,0
1563 def : Pat<(parallel (X86cmp GR64:$src1, 0), (implicit EFLAGS)),
1564           (TEST64rr GR64:$src1, GR64:$src1)>;
1565
1566 // Conditional moves with folded loads with operands swapped and conditions
1567 // inverted.
1568 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_B, EFLAGS),
1569           (CMOVAE64rm GR64:$src2, addr:$src1)>;
1570 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_AE, EFLAGS),
1571           (CMOVB64rm GR64:$src2, addr:$src1)>;
1572 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_E, EFLAGS),
1573           (CMOVNE64rm GR64:$src2, addr:$src1)>;
1574 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NE, EFLAGS),
1575           (CMOVE64rm GR64:$src2, addr:$src1)>;
1576 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_BE, EFLAGS),
1577           (CMOVA64rm GR64:$src2, addr:$src1)>;
1578 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_A, EFLAGS),
1579           (CMOVBE64rm GR64:$src2, addr:$src1)>;
1580 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_L, EFLAGS),
1581           (CMOVGE64rm GR64:$src2, addr:$src1)>;
1582 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_GE, EFLAGS),
1583           (CMOVL64rm GR64:$src2, addr:$src1)>;
1584 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_LE, EFLAGS),
1585           (CMOVG64rm GR64:$src2, addr:$src1)>;
1586 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_G, EFLAGS),
1587           (CMOVLE64rm GR64:$src2, addr:$src1)>;
1588 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_P, EFLAGS),
1589           (CMOVNP64rm GR64:$src2, addr:$src1)>;
1590 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NP, EFLAGS),
1591           (CMOVP64rm GR64:$src2, addr:$src1)>;
1592 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_S, EFLAGS),
1593           (CMOVNS64rm GR64:$src2, addr:$src1)>;
1594 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NS, EFLAGS),
1595           (CMOVS64rm GR64:$src2, addr:$src1)>;
1596 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_O, EFLAGS),
1597           (CMOVNO64rm GR64:$src2, addr:$src1)>;
1598 def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, X86_COND_NO, EFLAGS),
1599           (CMOVO64rm GR64:$src2, addr:$src1)>;
1600
1601 // zextload bool -> zextload byte
1602 def : Pat<(zextloadi64i1 addr:$src), (MOVZX64rm8 addr:$src)>;
1603
1604 // extload
1605 // When extloading from 16-bit and smaller memory locations into 64-bit registers,
1606 // use zero-extending loads so that the entire 64-bit register is defined, avoiding
1607 // partial-register updates.
1608 def : Pat<(extloadi64i1 addr:$src),  (MOVZX64rm8  addr:$src)>;
1609 def : Pat<(extloadi64i8 addr:$src),  (MOVZX64rm8  addr:$src)>;
1610 def : Pat<(extloadi64i16 addr:$src), (MOVZX64rm16 addr:$src)>;
1611 // For other extloads, use subregs, since the high contents of the register are
1612 // defined after an extload.
1613 def : Pat<(extloadi64i32 addr:$src),
1614           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src),
1615                          x86_subreg_32bit)>;
1616
1617 // anyext. Define these to do an explicit zero-extend to
1618 // avoid partial-register updates.
1619 def : Pat<(i64 (anyext GR8 :$src)), (MOVZX64rr8  GR8  :$src)>;
1620 def : Pat<(i64 (anyext GR16:$src)), (MOVZX64rr16 GR16 :$src)>;
1621 def : Pat<(i64 (anyext GR32:$src)),
1622           (SUBREG_TO_REG (i64 0), GR32:$src, x86_subreg_32bit)>;
1623
1624 //===----------------------------------------------------------------------===//
1625 // Some peepholes
1626 //===----------------------------------------------------------------------===//
1627
1628 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1629 // +128 doesn't, so in this special case use a sub instead of an add.
1630 def : Pat<(add GR64:$src1, 128),
1631           (SUB64ri8 GR64:$src1, -128)>;
1632 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1633           (SUB64mi8 addr:$dst, -128)>;
1634
1635 // The same trick applies for 32-bit immediate fields in 64-bit
1636 // instructions.
1637 def : Pat<(add GR64:$src1, 0x0000000080000000),
1638           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1639 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1640           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1641
1642 // r & (2^32-1) ==> movz
1643 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1644           (MOVZX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1645 // r & (2^16-1) ==> movz
1646 def : Pat<(and GR64:$src, 0xffff),
1647           (MOVZX64rr16 (i16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)))>;
1648 // r & (2^8-1) ==> movz
1649 def : Pat<(and GR64:$src, 0xff),
1650           (MOVZX64rr8 (i8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)))>;
1651 // r & (2^8-1) ==> movz
1652 def : Pat<(and GR32:$src1, 0xff),
1653            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, x86_subreg_8bit))>,
1654       Requires<[In64BitMode]>;
1655 // r & (2^8-1) ==> movz
1656 def : Pat<(and GR16:$src1, 0xff),
1657            (MOVZX16rr8 (i8 (EXTRACT_SUBREG GR16:$src1, x86_subreg_8bit)))>,
1658       Requires<[In64BitMode]>;
1659
1660 // sext_inreg patterns
1661 def : Pat<(sext_inreg GR64:$src, i32),
1662           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit))>;
1663 def : Pat<(sext_inreg GR64:$src, i16),
1664           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit))>;
1665 def : Pat<(sext_inreg GR64:$src, i8),
1666           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit))>;
1667 def : Pat<(sext_inreg GR32:$src, i8),
1668           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit))>,
1669       Requires<[In64BitMode]>;
1670 def : Pat<(sext_inreg GR16:$src, i8),
1671           (MOVSX16rr8 (i8 (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)))>,
1672       Requires<[In64BitMode]>;
1673
1674 // trunc patterns
1675 def : Pat<(i32 (trunc GR64:$src)),
1676           (EXTRACT_SUBREG GR64:$src, x86_subreg_32bit)>;
1677 def : Pat<(i16 (trunc GR64:$src)),
1678           (EXTRACT_SUBREG GR64:$src, x86_subreg_16bit)>;
1679 def : Pat<(i8 (trunc GR64:$src)),
1680           (EXTRACT_SUBREG GR64:$src, x86_subreg_8bit)>;
1681 def : Pat<(i8 (trunc GR32:$src)),
1682           (EXTRACT_SUBREG GR32:$src, x86_subreg_8bit)>,
1683       Requires<[In64BitMode]>;
1684 def : Pat<(i8 (trunc GR16:$src)),
1685           (EXTRACT_SUBREG GR16:$src, x86_subreg_8bit)>,
1686       Requires<[In64BitMode]>;
1687
1688 // h-register tricks.
1689 // For now, be conservative on x86-64 and use an h-register extract only if the
1690 // value is immediately zero-extended or stored, which are somewhat common
1691 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1692 // from being allocated in the same instruction as the h register, as there's
1693 // currently no way to describe this requirement to the register allocator.
1694
1695 // h-register extract and zero-extend.
1696 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1697           (SUBREG_TO_REG
1698             (i64 0),
1699             (MOVZX32_NOREXrr8
1700               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1701                               x86_subreg_8bit_hi)),
1702             x86_subreg_32bit)>;
1703 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1704           (MOVZX32_NOREXrr8
1705             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1706                             x86_subreg_8bit_hi))>,
1707       Requires<[In64BitMode]>;
1708 def : Pat<(srl_su GR16:$src, (i8 8)),
1709           (EXTRACT_SUBREG
1710             (MOVZX32_NOREXrr8
1711               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1712                               x86_subreg_8bit_hi)),
1713             x86_subreg_16bit)>,
1714       Requires<[In64BitMode]>;
1715 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1716           (MOVZX32_NOREXrr8
1717             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1718                             x86_subreg_8bit_hi))>,
1719       Requires<[In64BitMode]>;
1720 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1721           (MOVZX32_NOREXrr8
1722             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1723                             x86_subreg_8bit_hi))>,
1724       Requires<[In64BitMode]>;
1725 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1726           (SUBREG_TO_REG
1727             (i64 0),
1728             (MOVZX32_NOREXrr8
1729               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1730                               x86_subreg_8bit_hi)),
1731             x86_subreg_32bit)>;
1732 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1733           (SUBREG_TO_REG
1734             (i64 0),
1735             (MOVZX32_NOREXrr8
1736               (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1737                               x86_subreg_8bit_hi)),
1738             x86_subreg_32bit)>;
1739
1740 // h-register extract and store.
1741 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1742           (MOV8mr_NOREX
1743             addr:$dst,
1744             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR64:$src, GR64_ABCD),
1745                             x86_subreg_8bit_hi))>;
1746 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1747           (MOV8mr_NOREX
1748             addr:$dst,
1749             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR32:$src, GR32_ABCD),
1750                             x86_subreg_8bit_hi))>,
1751       Requires<[In64BitMode]>;
1752 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1753           (MOV8mr_NOREX
1754             addr:$dst,
1755             (EXTRACT_SUBREG (COPY_TO_REGCLASS GR16:$src, GR16_ABCD),
1756                             x86_subreg_8bit_hi))>,
1757       Requires<[In64BitMode]>;
1758
1759 // (shl x, 1) ==> (add x, x)
1760 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1761
1762 // (shl x (and y, 63)) ==> (shl x, y)
1763 def : Pat<(shl GR64:$src1, (and CL:$amt, 63)),
1764           (SHL64rCL GR64:$src1)>;
1765 def : Pat<(store (shl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1766           (SHL64mCL addr:$dst)>;
1767
1768 def : Pat<(srl GR64:$src1, (and CL:$amt, 63)),
1769           (SHR64rCL GR64:$src1)>;
1770 def : Pat<(store (srl (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1771           (SHR64mCL addr:$dst)>;
1772
1773 def : Pat<(sra GR64:$src1, (and CL:$amt, 63)),
1774           (SAR64rCL GR64:$src1)>;
1775 def : Pat<(store (sra (loadi64 addr:$dst), (and CL:$amt, 63)), addr:$dst),
1776           (SAR64mCL addr:$dst)>;
1777
1778 // (or (x >> c) | (y << (64 - c))) ==> (shrd64 x, y, c)
1779 def : Pat<(or (srl GR64:$src1, CL:$amt),
1780               (shl GR64:$src2, (sub 64, CL:$amt))),
1781           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1782
1783 def : Pat<(store (or (srl (loadi64 addr:$dst), CL:$amt),
1784                      (shl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1785           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1786
1787 def : Pat<(or (srl GR64:$src1, (i8 (trunc RCX:$amt))),
1788               (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1789           (SHRD64rrCL GR64:$src1, GR64:$src2)>;
1790
1791 def : Pat<(store (or (srl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1792                      (shl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1793                  addr:$dst),
1794           (SHRD64mrCL addr:$dst, GR64:$src2)>;
1795
1796 def : Pat<(shrd GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1797           (SHRD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1798
1799 def : Pat<(store (shrd (loadi64 addr:$dst), (i8 imm:$amt1),
1800                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1801           (SHRD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1802
1803 // (or (x << c) | (y >> (64 - c))) ==> (shld64 x, y, c)
1804 def : Pat<(or (shl GR64:$src1, CL:$amt),
1805               (srl GR64:$src2, (sub 64, CL:$amt))),
1806           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1807
1808 def : Pat<(store (or (shl (loadi64 addr:$dst), CL:$amt),
1809                      (srl GR64:$src2, (sub 64, CL:$amt))), addr:$dst),
1810           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1811
1812 def : Pat<(or (shl GR64:$src1, (i8 (trunc RCX:$amt))),
1813               (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1814           (SHLD64rrCL GR64:$src1, GR64:$src2)>;
1815
1816 def : Pat<(store (or (shl (loadi64 addr:$dst), (i8 (trunc RCX:$amt))),
1817                      (srl GR64:$src2, (i8 (trunc (sub 64, RCX:$amt))))),
1818                  addr:$dst),
1819           (SHLD64mrCL addr:$dst, GR64:$src2)>;
1820
1821 def : Pat<(shld GR64:$src1, (i8 imm:$amt1), GR64:$src2, (i8 imm:$amt2)),
1822           (SHLD64rri8 GR64:$src1, GR64:$src2, (i8 imm:$amt1))>;
1823
1824 def : Pat<(store (shld (loadi64 addr:$dst), (i8 imm:$amt1),
1825                        GR64:$src2, (i8 imm:$amt2)), addr:$dst),
1826           (SHLD64mri8 addr:$dst, GR64:$src2, (i8 imm:$amt1))>;
1827
1828 // X86 specific add which produces a flag.
1829 def : Pat<(addc GR64:$src1, GR64:$src2),
1830           (ADD64rr GR64:$src1, GR64:$src2)>;
1831 def : Pat<(addc GR64:$src1, (load addr:$src2)),
1832           (ADD64rm GR64:$src1, addr:$src2)>;
1833 def : Pat<(addc GR64:$src1, i64immSExt8:$src2),
1834           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1835 def : Pat<(addc GR64:$src1, i64immSExt32:$src2),
1836           (ADD64ri32 GR64:$src1, imm:$src2)>;
1837
1838 def : Pat<(subc GR64:$src1, GR64:$src2),
1839           (SUB64rr GR64:$src1, GR64:$src2)>;
1840 def : Pat<(subc GR64:$src1, (load addr:$src2)),
1841           (SUB64rm GR64:$src1, addr:$src2)>;
1842 def : Pat<(subc GR64:$src1, i64immSExt8:$src2),
1843           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1844 def : Pat<(subc GR64:$src1, imm:$src2),
1845           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1846
1847 //===----------------------------------------------------------------------===//
1848 // EFLAGS-defining Patterns
1849 //===----------------------------------------------------------------------===//
1850
1851 // Register-Register Addition with EFLAGS result
1852 def : Pat<(parallel (X86add_flag GR64:$src1, GR64:$src2),
1853                     (implicit EFLAGS)),
1854           (ADD64rr GR64:$src1, GR64:$src2)>;
1855
1856 // Register-Integer Addition with EFLAGS result
1857 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt8:$src2),
1858                     (implicit EFLAGS)),
1859           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1860 def : Pat<(parallel (X86add_flag GR64:$src1, i64immSExt32:$src2),
1861                     (implicit EFLAGS)),
1862           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1863
1864 // Register-Memory Addition with EFLAGS result
1865 def : Pat<(parallel (X86add_flag GR64:$src1, (loadi64 addr:$src2)),
1866                     (implicit EFLAGS)),
1867           (ADD64rm GR64:$src1, addr:$src2)>;
1868
1869 // Memory-Register Addition with EFLAGS result
1870 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), GR64:$src2),
1871                            addr:$dst),
1872                     (implicit EFLAGS)),
1873           (ADD64mr addr:$dst, GR64:$src2)>;
1874 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1875                            addr:$dst),
1876                     (implicit EFLAGS)),
1877           (ADD64mi8 addr:$dst, i64immSExt8:$src2)>;
1878 def : Pat<(parallel (store (X86add_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1879                            addr:$dst),
1880                     (implicit EFLAGS)),
1881           (ADD64mi32 addr:$dst, i64immSExt32:$src2)>;
1882
1883 // Register-Register Subtraction with EFLAGS result
1884 def : Pat<(parallel (X86sub_flag GR64:$src1, GR64:$src2),
1885                     (implicit EFLAGS)),
1886           (SUB64rr GR64:$src1, GR64:$src2)>;
1887
1888 // Register-Memory Subtraction with EFLAGS result
1889 def : Pat<(parallel (X86sub_flag GR64:$src1, (loadi64 addr:$src2)),
1890                     (implicit EFLAGS)),
1891           (SUB64rm GR64:$src1, addr:$src2)>;
1892
1893 // Register-Integer Subtraction with EFLAGS result
1894 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt8:$src2),
1895                     (implicit EFLAGS)),
1896           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1897 def : Pat<(parallel (X86sub_flag GR64:$src1, i64immSExt32:$src2),
1898                     (implicit EFLAGS)),
1899           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1900
1901 // Memory-Register Subtraction with EFLAGS result
1902 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), GR64:$src2),
1903                            addr:$dst),
1904                     (implicit EFLAGS)),
1905           (SUB64mr addr:$dst, GR64:$src2)>;
1906
1907 // Memory-Integer Subtraction with EFLAGS result
1908 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt8:$src2),
1909                            addr:$dst),
1910                     (implicit EFLAGS)),
1911           (SUB64mi8 addr:$dst, i64immSExt8:$src2)>;
1912 def : Pat<(parallel (store (X86sub_flag (loadi64 addr:$dst), i64immSExt32:$src2),
1913                            addr:$dst),
1914                     (implicit EFLAGS)),
1915           (SUB64mi32 addr:$dst, i64immSExt32:$src2)>;
1916
1917 // Register-Register Signed Integer Multiplication with EFLAGS result
1918 def : Pat<(parallel (X86smul_flag GR64:$src1, GR64:$src2),
1919                     (implicit EFLAGS)),
1920           (IMUL64rr GR64:$src1, GR64:$src2)>;
1921
1922 // Register-Memory Signed Integer Multiplication with EFLAGS result
1923 def : Pat<(parallel (X86smul_flag GR64:$src1, (loadi64 addr:$src2)),
1924                     (implicit EFLAGS)),
1925           (IMUL64rm GR64:$src1, addr:$src2)>;
1926
1927 // Register-Integer Signed Integer Multiplication with EFLAGS result
1928 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt8:$src2),
1929                     (implicit EFLAGS)),
1930           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1931 def : Pat<(parallel (X86smul_flag GR64:$src1, i64immSExt32:$src2),
1932                     (implicit EFLAGS)),
1933           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1934
1935 // Memory-Integer Signed Integer Multiplication with EFLAGS result
1936 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt8:$src2),
1937                     (implicit EFLAGS)),
1938           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1939 def : Pat<(parallel (X86smul_flag (loadi64 addr:$src1), i64immSExt32:$src2),
1940                     (implicit EFLAGS)),
1941           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1942
1943 // INC and DEC with EFLAGS result. Note that these do not set CF.
1944 def : Pat<(parallel (X86inc_flag GR16:$src), (implicit EFLAGS)),
1945           (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1946 def : Pat<(parallel (store (i16 (X86inc_flag (loadi16 addr:$dst))), addr:$dst),
1947                     (implicit EFLAGS)),
1948           (INC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1949 def : Pat<(parallel (X86dec_flag GR16:$src), (implicit EFLAGS)),
1950           (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1951 def : Pat<(parallel (store (i16 (X86dec_flag (loadi16 addr:$dst))), addr:$dst),
1952                     (implicit EFLAGS)),
1953           (DEC64_16m addr:$dst)>, Requires<[In64BitMode]>;
1954
1955 def : Pat<(parallel (X86inc_flag GR32:$src), (implicit EFLAGS)),
1956           (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1957 def : Pat<(parallel (store (i32 (X86inc_flag (loadi32 addr:$dst))), addr:$dst),
1958                     (implicit EFLAGS)),
1959           (INC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1960 def : Pat<(parallel (X86dec_flag GR32:$src), (implicit EFLAGS)),
1961           (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1962 def : Pat<(parallel (store (i32 (X86dec_flag (loadi32 addr:$dst))), addr:$dst),
1963                     (implicit EFLAGS)),
1964           (DEC64_32m addr:$dst)>, Requires<[In64BitMode]>;
1965
1966 def : Pat<(parallel (X86inc_flag GR64:$src), (implicit EFLAGS)),
1967           (INC64r GR64:$src)>;
1968 def : Pat<(parallel (store (i64 (X86inc_flag (loadi64 addr:$dst))), addr:$dst),
1969                     (implicit EFLAGS)),
1970           (INC64m addr:$dst)>;
1971 def : Pat<(parallel (X86dec_flag GR64:$src), (implicit EFLAGS)),
1972           (DEC64r GR64:$src)>;
1973 def : Pat<(parallel (store (i64 (X86dec_flag (loadi64 addr:$dst))), addr:$dst),
1974                     (implicit EFLAGS)),
1975           (DEC64m addr:$dst)>;
1976
1977 //===----------------------------------------------------------------------===//
1978 // X86-64 SSE Instructions
1979 //===----------------------------------------------------------------------===//
1980
1981 // Move instructions...
1982
1983 def MOV64toPQIrr : RPDI<0x6E, MRMSrcReg, (outs VR128:$dst), (ins GR64:$src),
1984                         "mov{d|q}\t{$src, $dst|$dst, $src}",
1985                         [(set VR128:$dst,
1986                           (v2i64 (scalar_to_vector GR64:$src)))]>;
1987 def MOVPQIto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128:$src),
1988                          "mov{d|q}\t{$src, $dst|$dst, $src}",
1989                          [(set GR64:$dst, (vector_extract (v2i64 VR128:$src),
1990                                            (iPTR 0)))]>;
1991
1992 def MOV64toSDrr : RPDI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
1993                        "mov{d|q}\t{$src, $dst|$dst, $src}",
1994                        [(set FR64:$dst, (bitconvert GR64:$src))]>;
1995 def MOV64toSDrm : RPDI<0x6E, MRMSrcMem, (outs FR64:$dst), (ins i64mem:$src),
1996                        "movq\t{$src, $dst|$dst, $src}",
1997                        [(set FR64:$dst, (bitconvert (loadi64 addr:$src)))]>;
1998
1999 def MOVSDto64rr  : RPDI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2000                         "mov{d|q}\t{$src, $dst|$dst, $src}",
2001                         [(set GR64:$dst, (bitconvert FR64:$src))]>;
2002 def MOVSDto64mr  : RPDI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2003                         "movq\t{$src, $dst|$dst, $src}",
2004                         [(store (i64 (bitconvert FR64:$src)), addr:$dst)]>;
2005
2006 //===----------------------------------------------------------------------===//
2007 // X86-64 SSE4.1 Instructions
2008 //===----------------------------------------------------------------------===//
2009
2010 /// SS41I_extract32 - SSE 4.1 extract 32 bits to int reg or memory destination
2011 multiclass SS41I_extract64<bits<8> opc, string OpcodeStr> {
2012   def rr : SS4AIi8<opc, MRMDestReg, (outs GR64:$dst),
2013                  (ins VR128:$src1, i32i8imm:$src2),
2014                  !strconcat(OpcodeStr,
2015                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2016                  [(set GR64:$dst,
2017                   (extractelt (v2i64 VR128:$src1), imm:$src2))]>, OpSize, REX_W;
2018   def mr : SS4AIi8<opc, MRMDestMem, (outs),
2019                  (ins i64mem:$dst, VR128:$src1, i32i8imm:$src2),
2020                  !strconcat(OpcodeStr,
2021                   "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2022                  [(store (extractelt (v2i64 VR128:$src1), imm:$src2),
2023                           addr:$dst)]>, OpSize, REX_W;
2024 }
2025
2026 defm PEXTRQ      : SS41I_extract64<0x16, "pextrq">;
2027
2028 let isTwoAddress = 1 in {
2029   multiclass SS41I_insert64<bits<8> opc, string OpcodeStr> {
2030     def rr : SS4AIi8<opc, MRMSrcReg, (outs VR128:$dst),
2031                    (ins VR128:$src1, GR64:$src2, i32i8imm:$src3),
2032                    !strconcat(OpcodeStr,
2033                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2034                    [(set VR128:$dst,
2035                      (v2i64 (insertelt VR128:$src1, GR64:$src2, imm:$src3)))]>,
2036                    OpSize, REX_W;
2037     def rm : SS4AIi8<opc, MRMSrcMem, (outs VR128:$dst),
2038                    (ins VR128:$src1, i64mem:$src2, i32i8imm:$src3),
2039                    !strconcat(OpcodeStr,
2040                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
2041                    [(set VR128:$dst,
2042                      (v2i64 (insertelt VR128:$src1, (loadi64 addr:$src2),
2043                                        imm:$src3)))]>, OpSize, REX_W;
2044   }
2045 }
2046
2047 defm PINSRQ      : SS41I_insert64<0x22, "pinsrq">;