lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string MaskingConstraint = "",
 184                                   InstrItinClass itin = NoItinerary,
 185                                   bit IsCommutable = 0> {
 186   let isCommutable = IsCommutable in
 187     def NAME: AVX512<O, F, Outs, Ins,
 188                        OpcodeStr#"\t{"#AttSrcAsm#", $dst|"#
 189                                      "$dst , "#IntelSrcAsm#"}",
 190                        Pattern, itin>;
 191
 192   // Prefer over VMOV*rrk Pat<>
 193   let AddedComplexity = 20 in
 194     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 195                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}|"#
 196                                      "$dst {${mask}}, "#IntelSrcAsm#"}",
 197                        MaskingPattern, itin>,
 198               EVEX_K {
 199       // In case of the 3src subclass this is overridden with a let.
 200       string Constraints = MaskingConstraint;
 201   }
 202   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 203     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 204                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}|"#
 205                                      "$dst {${mask}} {z}, "#IntelSrcAsm#"}",
 206                        ZeroMaskingPattern,
 207                        itin>,
 208               EVEX_KZ;
 209 }
 210
 211
 212 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 213 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 214                                   dag Outs,
 215                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 216                                   string OpcodeStr,
 217                                   string AttSrcAsm, string IntelSrcAsm,
 218                                   dag RHS, dag MaskingRHS,
 219                                   SDNode Select = vselect,
 220                                   string MaskingConstraint = "",
 221                                   InstrItinClass itin = NoItinerary,
 222                                   bit IsCommutable = 0> :
 223   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 224                          AttSrcAsm, IntelSrcAsm,
 225                          [(set _.RC:$dst, RHS)],
 226                          [(set _.RC:$dst, MaskingRHS)],
 227                          [(set _.RC:$dst,
 228                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 229                          MaskingConstraint, NoItinerary, IsCommutable>;
 230
 231 // This multiclass generates the unconditional/non-masking, the masking and
 232 // the zero-masking variant of the vector instruction.  In the masking case, the
 233 // perserved vector elements come from a new dummy input operand tied to $dst.
 234 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 235                            dag Outs, dag Ins, string OpcodeStr,
 236                            string AttSrcAsm, string IntelSrcAsm,
 237                            dag RHS,
 238                            InstrItinClass itin = NoItinerary,
 239                            bit IsCommutable = 0> :
 240    AVX512_maskable_common<O, F, _, Outs, Ins,
 241                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 242                           !con((ins _.KRCWM:$mask), Ins),
 243                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 244                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 245                           "$src0 = $dst", itin, IsCommutable>;
 246
 247 // This multiclass generates the unconditional/non-masking, the masking and
 248 // the zero-masking variant of the scalar instruction.
 249 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 250                            dag Outs, dag Ins, string OpcodeStr,
 251                            string AttSrcAsm, string IntelSrcAsm,
 252                            dag RHS,
 253                            InstrItinClass itin = NoItinerary,
 254                            bit IsCommutable = 0> :
 255    AVX512_maskable_common<O, F, _, Outs, Ins,
 256                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 257                           !con((ins _.KRCWM:$mask), Ins),
 258                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 259                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 260                           "$src0 = $dst", itin, IsCommutable>;
 261
 262 // Similar to AVX512_maskable but in this case one of the source operands
 263 // ($src1) is already tied to $dst so we just use that for the preserved
 264 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 265 // $src1.
 266 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 267                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 268                                 string AttSrcAsm, string IntelSrcAsm,
 269                                 dag RHS> :
 270    AVX512_maskable_common<O, F, _, Outs,
 271                           !con((ins _.RC:$src1), NonTiedIns),
 272                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 275                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 276
 277 multiclass AVX512_maskable_3src_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 278                                      dag Outs, dag NonTiedIns, string OpcodeStr,
 279                                      string AttSrcAsm, string IntelSrcAsm,
 280                                      dag RHS> :
 281    AVX512_maskable_common<O, F, _, Outs,
 282                           !con((ins _.RC:$src1), NonTiedIns),
 283                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 284                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 285                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 286                           (X86select _.KRCWM:$mask, RHS, _.RC:$src1)>;
 287
 288 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 289                                   dag Outs, dag Ins,
 290                                   string OpcodeStr,
 291                                   string AttSrcAsm, string IntelSrcAsm,
 292                                   list<dag> Pattern> :
 293    AVX512_maskable_custom<O, F, Outs, Ins,
 294                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 295                           !con((ins _.KRCWM:$mask), Ins),
 296                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [],
 297                           "$src0 = $dst">;
 298
 299
 300 // Instruction with mask that puts result in mask register,
 301 // like "compare" and "vptest"
 302 multiclass AVX512_maskable_custom_cmp<bits<8> O, Format F,
 303                                   dag Outs,
 304                                   dag Ins, dag MaskingIns,
 305                                   string OpcodeStr,
 306                                   string AttSrcAsm, string IntelSrcAsm,
 307                                   list<dag> Pattern,
 308                                   list<dag> MaskingPattern,
 309                                   string Round = "",
 310                                   InstrItinClass itin = NoItinerary> {
 311     def NAME: AVX512<O, F, Outs, Ins,
 312                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 313                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 314                        Pattern, itin>;
 315
 316     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 317                        OpcodeStr#"\t{"#Round#AttSrcAsm#", $dst {${mask}}|"#
 318                                      "$dst {${mask}}, "#IntelSrcAsm#Round#"}",
 319                        MaskingPattern, itin>, EVEX_K;
 320 }
 321
 322 multiclass AVX512_maskable_common_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 323                                   dag Outs,
 324                                   dag Ins, dag MaskingIns,
 325                                   string OpcodeStr,
 326                                   string AttSrcAsm, string IntelSrcAsm,
 327                                   dag RHS, dag MaskingRHS,
 328                                   string Round = "",
 329                                   InstrItinClass itin = NoItinerary> :
 330   AVX512_maskable_custom_cmp<O, F, Outs, Ins, MaskingIns, OpcodeStr,
 331                          AttSrcAsm, IntelSrcAsm,
 332                          [(set _.KRC:$dst, RHS)],
 333                          [(set _.KRC:$dst, MaskingRHS)],
 334                          Round, NoItinerary>;
 335
 336 multiclass AVX512_maskable_cmp<bits<8> O, Format F, X86VectorVTInfo _,
 337                            dag Outs, dag Ins, string OpcodeStr,
 338                            string AttSrcAsm, string IntelSrcAsm,
 339                            dag RHS, string Round = "",
 340                            InstrItinClass itin = NoItinerary> :
 341    AVX512_maskable_common_cmp<O, F, _, Outs, Ins,
 342                           !con((ins _.KRCWM:$mask), Ins),
 343                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 344                           (and _.KRCWM:$mask, RHS),
 345                           Round, itin>;
 346
 347 multiclass AVX512_maskable_cmp_alt<bits<8> O, Format F, X86VectorVTInfo _,
 348                            dag Outs, dag Ins, string OpcodeStr,
 349                            string AttSrcAsm, string IntelSrcAsm> :
 350    AVX512_maskable_custom_cmp<O, F, Outs,
 351                              Ins, !con((ins _.KRCWM:$mask),Ins), OpcodeStr,
 352                              AttSrcAsm, IntelSrcAsm,
 353                              [],[],"", NoItinerary>;
 354
 355 // Bitcasts between 512-bit vector types. Return the original type since
 356 // no instruction is needed for the conversion
 357 let Predicates = [HasAVX512] in {
 358   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 359   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 360   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 361   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 362   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 363   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 364   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 365   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 366   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 367   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 368   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 369   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 370   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 371   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 372   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 373   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 374   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 375   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 376   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 377   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 378   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 379   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 380   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 381   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 382   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 383   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 384   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 385   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 386   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 387   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 388   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 389
 390   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 391   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 392   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 393   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 394   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 395   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 396   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 397   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 398   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 399   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 400   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 401   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 402   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 403   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 404   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 405   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 406   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 407   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 408   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 409   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 410   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 411   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 412   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 413   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 414   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 415   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 416   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 417   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 418   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 419   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 420
 421 // Bitcasts between 256-bit vector types. Return the original type since
 422 // no instruction is needed for the conversion
 423   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 424   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 425   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 426   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 427   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 428   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 429   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 430   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 431   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 432   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 433   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 434   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 435   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 436   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 437   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 438   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 439   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 440   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 441   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 442   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 443   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 444   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 445   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 446   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 447   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 448   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 449   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 450   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 451   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 452   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 453 }
 454
 455 //
 456 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 457 //
 458
 459 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 460     isPseudo = 1, Predicates = [HasAVX512] in {
 461 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 462                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 463 }
 464
 465 let Predicates = [HasAVX512] in {
 466 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 467 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 468 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 469 }
 470
 471 //===----------------------------------------------------------------------===//
 472 // AVX-512 - VECTOR INSERT
 473 //
 474
 475 multiclass vinsert_for_size_no_alt<int Opcode,
 476                                    X86VectorVTInfo From, X86VectorVTInfo To,
 477                                    PatFrag vinsert_insert,
 478                                    SDNodeXForm INSERT_get_vinsert_imm> {
 479   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 480     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 481                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 482                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 483                                                 "\t{$src3, $src2, $src1, $dst|"
 484                                                    "$dst, $src1, $src2, $src3}",
 485                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 486                                                        (From.VT From.RC:$src2),
 487                                                        (iPTR imm)))]>,
 488              EVEX_4V, EVEX_V512;
 489
 490     let mayLoad = 1 in
 491     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 492                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 493                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 494                                                 "\t{$src3, $src2, $src1, $dst|"
 495                                                    "$dst, $src1, $src2, $src3}",
 496                []>,
 497              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 498   }
 499 }
 500
 501 multiclass vinsert_for_size<int Opcode,
 502                             X86VectorVTInfo From, X86VectorVTInfo To,
 503                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 504                             PatFrag vinsert_insert,
 505                             SDNodeXForm INSERT_get_vinsert_imm> :
 506   vinsert_for_size_no_alt<Opcode, From, To,
 507                           vinsert_insert, INSERT_get_vinsert_imm> {
 508   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 509   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 510   // natively via AVX512DQ.
 511   let Predicates = [NoDQI] in
 512     def : Pat<(vinsert_insert:$ins
 513                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 514               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 515                             VR512:$src1, From.RC:$src2,
 516                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 517 }
 518
 519 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 520                             ValueType EltVT64, int Opcode256> {
 521   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 522                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 523                                  X86VectorVTInfo<16, EltVT32, VR512>,
 524                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 525                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 526                                  vinsert128_insert,
 527                                  INSERT_get_vinsert128_imm>;
 528   let Predicates = [HasDQI] in
 529     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 530                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 531                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 532                                  vinsert128_insert,
 533                                  INSERT_get_vinsert128_imm>, VEX_W;
 534   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 535                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 536                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 537                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 538                                  X86VectorVTInfo<16, EltVT32, VR512>,
 539                                  vinsert256_insert,
 540                                  INSERT_get_vinsert256_imm>, VEX_W;
 541   let Predicates = [HasDQI] in
 542     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 543                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 544                                  X86VectorVTInfo<16, EltVT32, VR512>,
 545                                  vinsert256_insert,
 546                                  INSERT_get_vinsert256_imm>;
 547 }
 548
 549 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 550 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 551
 552 // vinsertps - insert f32 to XMM
 553 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 554       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 555       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 556       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 557       EVEX_4V;
 558 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 559       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 560       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 561       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 562                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 563                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 564
 565 //===----------------------------------------------------------------------===//
 566 // AVX-512 VECTOR EXTRACT
 567 //---
 568
 569 multiclass vextract_for_size<int Opcode,
 570                              X86VectorVTInfo From, X86VectorVTInfo To,
 571                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 572                              PatFrag vextract_extract,
 573                              SDNodeXForm EXTRACT_get_vextract_imm> {
 574   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 575     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 576                 (ins VR512:$src1, u8imm:$idx),
 577                 "vextract" # To.EltTypeName # "x4",
 578                 "$idx, $src1", "$src1, $idx",
 579                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 580                                                          (iPTR imm)))]>,
 581               AVX512AIi8Base, EVEX, EVEX_V512;
 582     let mayStore = 1 in
 583     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 584             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 585             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 586                                                "$dst, $src1, $src2}",
 587             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 588   }
 589
 590   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 591   // vextracti32x4
 592   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 593             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 594                           VR512:$src1,
 595                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 596
 597   // A 128/256-bit subvector extract from the first 512-bit vector position is
 598   // a subregister copy that needs no instruction.
 599   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 600             (To.VT
 601                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 602
 603   // And for the alternative types.
 604   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 605             (AltTo.VT
 606                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 607
 608   // Intrinsic call with masking.
 609   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 610                               "x4_512")
 611                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 612             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 613                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 614                 VR512:$src1, imm:$idx)>;
 615
 616   // Intrinsic call with zero-masking.
 617   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 618                               "x4_512")
 619                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 620             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 621                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 622                 VR512:$src1, imm:$idx)>;
 623
 624   // Intrinsic call without masking.
 625   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 626                               "x4_512")
 627                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 628             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 629                 VR512:$src1, imm:$idx)>;
 630 }
 631
 632 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 633                              ValueType EltVT64, int Opcode64> {
 634   defm NAME # "32x4" : vextract_for_size<Opcode32,
 635                                  X86VectorVTInfo<16, EltVT32, VR512>,
 636                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 637                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 638                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 639                                  vextract128_extract,
 640                                  EXTRACT_get_vextract128_imm>;
 641   defm NAME # "64x4" : vextract_for_size<Opcode64,
 642                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 643                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 644                                  X86VectorVTInfo<16, EltVT32, VR512>,
 645                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 646                                  vextract256_extract,
 647                                  EXTRACT_get_vextract256_imm>, VEX_W;
 648 }
 649
 650 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 651 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 652
 653 // A 128-bit subvector insert to the first 512-bit vector position
 654 // is a subregister copy that needs no instruction.
 655 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 656           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 657           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 658           sub_ymm)>;
 659 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 660           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 661           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 662           sub_ymm)>;
 663 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 664           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 665           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 666           sub_ymm)>;
 667 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 668           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 669           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 670           sub_ymm)>;
 671
 672 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 673           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 674 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 675           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 676 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 677           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 678 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 679           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 680
 681 // vextractps - extract 32 bits from XMM
 682 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 683       (ins VR128X:$src1, u8imm:$src2),
 684       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 685       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 686       EVEX;
 687
 688 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 689       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 690       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 691       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 692                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 693
 694 //===---------------------------------------------------------------------===//
 695 // AVX-512 BROADCAST
 696 //---
 697 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 698                               ValueType svt, X86VectorVTInfo _> {
 699   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 700                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 701                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 702                    T8PD, EVEX;
 703
 704   let mayLoad = 1 in {
 705     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 706                      (ins _.ScalarMemOp:$src),
 707                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 708                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 709                      T8PD, EVEX;
 710   }
 711 }
 712
 713 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 714                                   AVX512VLVectorVTInfo _> {
 715   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 716                              EVEX_V512;
 717
 718   let Predicates = [HasVLX] in {
 719     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 720                                   EVEX_V256;
 721   }
 722 }
 723
 724 let ExeDomain = SSEPackedSingle in {
 725   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 726                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 727    let Predicates = [HasVLX] in {
 728      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 729                                      v4f32, v4f32x_info>, EVEX_V128,
 730                                      EVEX_CD8<32, CD8VT1>;
 731    }
 732 }
 733
 734 let ExeDomain = SSEPackedDouble in {
 735   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 736                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 737 }
 738
 739 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 740 // Later, we can canonize broadcast instructions before ISel phase and
 741 // eliminate additional patterns on ISel.
 742 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 743 // representations of source
 744 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 745                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 746                                 RegisterClass SrcRC_s> {
 747   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 748             (!cast<Instruction>(InstName##"r")
 749               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 750
 751   let AddedComplexity = 30 in {
 752     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 753                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 754               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 755                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 756
 757     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 758                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 759               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 760                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 761   }
 762 }
 763
 764 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 765                             VR128X, FR32X>;
 766 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 767                             VR128X, FR64X>;
 768
 769 let Predicates = [HasVLX] in {
 770   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 771                               v8f32x_info, VR128X, FR32X>;
 772   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 773                               v4f32x_info, VR128X, FR32X>;
 774   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 775                               v4f64x_info, VR128X, FR64X>;
 776 }
 777
 778 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 779           (VBROADCASTSSZm addr:$src)>;
 780 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 781           (VBROADCASTSDZm addr:$src)>;
 782
 783 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 784           (VBROADCASTSSZm addr:$src)>;
 785 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 786           (VBROADCASTSDZm addr:$src)>;
 787
 788 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 789                                     RegisterClass SrcRC> {
 790   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 791                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 792                            "$src", "$src", []>, T8PD, EVEX;
 793 }
 794
 795 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 796                                        RegisterClass SrcRC, Predicate prd> {
 797   let Predicates = [prd] in
 798     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 799   let Predicates = [prd, HasVLX] in {
 800     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 801     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 802   }
 803 }
 804
 805 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 806                                                  HasBWI>;
 807 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 808                                                  HasBWI>;
 809 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 810                                                  HasAVX512>;
 811 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 812                                                  HasAVX512>, VEX_W;
 813
 814 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 815            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 816
 817 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 818            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 819
 820 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 821         (VPBROADCASTDrZr GR32:$src)>;
 822 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 823         (VPBROADCASTQrZr GR64:$src)>;
 824
 825 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 826         (VPBROADCASTDrZr GR32:$src)>;
 827 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 828         (VPBROADCASTQrZr GR64:$src)>;
 829
 830 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 831                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 832           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 833 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 834                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 835           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 836
 837 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 838                           X86MemOperand x86memop, PatFrag ld_frag,
 839                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 840                           RegisterClass KRC> {
 841   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 842                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 843                   [(set DstRC:$dst,
 844                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 845   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 846                                                          VR128X:$src),
 847                     !strconcat(OpcodeStr,
 848                     "\t{$src, ${dst} {${mask}} |${dst} {${mask}}, $src}"),
 849                     []>, EVEX, EVEX_K;
 850   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 851                                                          VR128X:$src),
 852                     !strconcat(OpcodeStr,
 853                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 854                     []>, EVEX, EVEX_KZ;
 855   let mayLoad = 1 in {
 856   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 857                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 858                   [(set DstRC:$dst,
 859                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 860   def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 861                                                          x86memop:$src),
 862                   !strconcat(OpcodeStr,
 863                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}} , $src}"),
 864                   []>, EVEX, EVEX_K;
 865   def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 866                                                          x86memop:$src),
 867                   !strconcat(OpcodeStr,
 868                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 869                   [(set DstRC:$dst, (OpVT (vselect KRC:$mask,
 870                              (X86VBroadcast (ld_frag addr:$src)),
 871                              (OpVT (bitconvert (v16i32 immAllZerosV))))))]>, EVEX, EVEX_KZ;
 872   }
 873 }
 874
 875 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 876                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 877                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 878 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 879                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 880                       EVEX_CD8<64, CD8VT1>;
 881
 882 multiclass avx512_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 883                           X86VectorVTInfo _Dst, X86VectorVTInfo _Src> {
 884   let mayLoad = 1 in {
 885   def rm : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Src.MemOp:$src),
 886                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 887                   [(set _Dst.RC:$dst,
 888                     (_Dst.VT (X86SubVBroadcast
 889                     (_Src.VT (bitconvert (_Src.LdFrag addr:$src))))))]>, EVEX;
 890   def rmk : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 891                                                          _Src.MemOp:$src),
 892                   !strconcat(OpcodeStr,
 893                       "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
 894                   []>, EVEX, EVEX_K;
 895   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _Dst.RC:$dst), (ins _Dst.KRCWM:$mask,
 896                                                          _Src.MemOp:$src),
 897                   !strconcat(OpcodeStr,
 898                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 899                   []>, EVEX, EVEX_KZ;
 900   }
 901 }
 902
 903 defm VBROADCASTI32X4 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 904                        v16i32_info, v4i32x_info>,
 905                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 906 defm VBROADCASTF32X4 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 907                        v16f32_info, v4f32x_info>,
 908                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 909 defm VBROADCASTI64X4 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 910                        v8i64_info, v4i64x_info>, VEX_W,
 911                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 912 defm VBROADCASTF64X4 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf64x4",
 913                        v8f64_info, v4f64x_info>, VEX_W,
 914                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 915
 916 let Predicates = [HasVLX] in {
 917 defm VBROADCASTI32X4Z256 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 918                            v8i32x_info, v4i32x_info>,
 919                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 920 defm VBROADCASTF32X4Z256 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf32x4",
 921                            v8f32x_info, v4f32x_info>,
 922                            EVEX_V256, EVEX_CD8<32, CD8VT4>;
 923 }
 924 let Predicates = [HasVLX, HasDQI] in {
 925 defm VBROADCASTI64X2Z128 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 926                            v4i64x_info, v2i64x_info>, VEX_W,
 927                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 928 defm VBROADCASTF64X2Z128 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 929                            v4f64x_info, v2f64x_info>, VEX_W,
 930                            EVEX_V256, EVEX_CD8<64, CD8VT2>;
 931 }
 932 let Predicates = [HasDQI] in {
 933 defm VBROADCASTI64X2 : avx512_subvec_broadcast_rm<0x5a, "vbroadcasti64x2",
 934                        v8i64_info, v2i64x_info>, VEX_W,
 935                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 936 defm VBROADCASTI32X8 : avx512_subvec_broadcast_rm<0x5b, "vbroadcasti32x8",
 937                        v16i32_info, v8i32x_info>,
 938                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 939 defm VBROADCASTF64X2 : avx512_subvec_broadcast_rm<0x1a, "vbroadcastf64x2",
 940                        v8f64_info, v2f64x_info>, VEX_W,
 941                        EVEX_V512, EVEX_CD8<64, CD8VT2>;
 942 defm VBROADCASTF32X8 : avx512_subvec_broadcast_rm<0x1b, "vbroadcastf32x8",
 943                        v16f32_info, v8f32x_info>,
 944                        EVEX_V512, EVEX_CD8<32, CD8VT8>;
 945 }
 946
 947 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 948           (VPBROADCASTDZrr VR128X:$src)>;
 949 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 950           (VPBROADCASTQZrr VR128X:$src)>;
 951
 952 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 953           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 954 def : Pat<(v16f32 (X86VBroadcast (v8f32 VR256X:$src))),
 955           (VBROADCASTSSZr (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm))>;
 956
 957 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 958           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 959 def : Pat<(v8f64 (X86VBroadcast (v4f64 VR256X:$src))),
 960           (VBROADCASTSDZr (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm))>;
 961
 962 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 963           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 964 def : Pat<(v16i32 (X86VBroadcast (v8i32 VR256X:$src))),
 965           (VPBROADCASTDZrr (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm))>;
 966
 967 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 968           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 969 def : Pat<(v8i64 (X86VBroadcast (v4i64 VR256X:$src))),
 970           (VPBROADCASTQZrr (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm))>;
 971
 972 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 973           (VBROADCASTSSZr VR128X:$src)>;
 974 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 975           (VBROADCASTSDZr VR128X:$src)>;
 976
 977 // Provide fallback in case the load node that is used in the patterns above
 978 // is used by additional users, which prevents the pattern selection.
 979 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 980           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 981 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 982           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 983
 984
 985 //===----------------------------------------------------------------------===//
 986 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 987 //---
 988
 989 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 990                        RegisterClass KRC> {
 991 let Predicates = [HasCDI] in
 992 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 993                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 994                   []>, EVEX, EVEX_V512;
 995
 996 let Predicates = [HasCDI, HasVLX] in {
 997 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 998                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 999                   []>, EVEX, EVEX_V128;
1000 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
1001                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1002                   []>, EVEX, EVEX_V256;
1003 }
1004 }
1005
1006 let Predicates = [HasCDI] in {
1007 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
1008                                              VK16>;
1009 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
1010                                              VK8>, VEX_W;
1011 }
1012
1013 //===----------------------------------------------------------------------===//
1014 // AVX-512 - VPERM
1015 //
1016 // -- immediate form --
1017 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
1018                            X86VectorVTInfo _> {
1019   let ExeDomain = _.ExeDomain in {
1020   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
1021                      (ins _.RC:$src1, u8imm:$src2),
1022                      !strconcat(OpcodeStr,
1023                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1024                      [(set _.RC:$dst,
1025                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
1026                      EVEX;
1027   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
1028                      (ins _.MemOp:$src1, u8imm:$src2),
1029                      !strconcat(OpcodeStr,
1030                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1031                      [(set _.RC:$dst,
1032                        (_.VT (OpNode (_.LdFrag addr:$src1),
1033                               (i8 imm:$src2))))]>,
1034            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
1035 }
1036 }
1037
1038 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
1039                          X86VectorVTInfo Ctrl> :
1040      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
1041   let ExeDomain = _.ExeDomain in {
1042     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
1043                      (ins _.RC:$src1, _.RC:$src2),
1044                      !strconcat("vpermil" # _.Suffix,
1045                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1046                      [(set _.RC:$dst,
1047                          (_.VT (X86VPermilpv _.RC:$src1,
1048                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
1049              EVEX_4V;
1050     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
1051                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
1052                      !strconcat("vpermil" # _.Suffix,
1053                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1054                      [(set _.RC:$dst,
1055                          (_.VT (X86VPermilpv _.RC:$src1,
1056                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
1057              EVEX_4V;
1058   }
1059 }
1060 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
1061                   EVEX_V512;
1062 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
1063                   EVEX_V512, VEX_W;
1064
1065 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1066           (VPERMILPSZri VR512:$src1, imm:$imm)>;
1067 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
1068           (VPERMILPDZri VR512:$src1, imm:$imm)>;
1069
1070 // -- VPERM2I - 3 source operands form --
1071 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr,
1072                             SDNode OpNode, X86VectorVTInfo _> {
1073 let Constraints = "$src1 = $dst" in {
1074   defm rr: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
1075           (ins _.RC:$src2, _.RC:$src3),
1076           OpcodeStr, "$src3, $src2", "$src2, $src3",
1077           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>, EVEX_4V,
1078          AVX5128IBase;
1079
1080   let mayLoad = 1 in
1081   defm rm: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1082             (ins _.RC:$src2, _.MemOp:$src3),
1083             OpcodeStr, "$src3, $src2", "$src2, $src3",
1084             (_.VT (OpNode _.RC:$src1, _.RC:$src2,
1085                    (_.VT (bitconvert (_.LdFrag addr:$src3)))))>,
1086             EVEX_4V, AVX5128IBase;
1087   }
1088 }
1089 multiclass avx512_perm_3src_mb<bits<8> opc, string OpcodeStr,
1090                                SDNode OpNode, X86VectorVTInfo _> {
1091   let mayLoad = 1, Constraints = "$src1 = $dst" in
1092   defm rmb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
1093               (ins _.RC:$src2, _.ScalarMemOp:$src3),
1094               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
1095               !strconcat("$src2, ${src3}", _.BroadcastStr ),
1096               (_.VT (OpNode _.RC:$src1,
1097                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3)))))>,
1098               AVX5128IBase, EVEX_4V, EVEX_B;
1099 }
1100
1101 multiclass avx512_perm_3src_sizes<bits<8> opc, string OpcodeStr,
1102                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1103   let Predicates = [HasAVX512] in
1104   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1105             avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
1106   let Predicates = [HasVLX] in {
1107   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1108                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1109                  EVEX_V128;
1110   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1111                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1112                  EVEX_V256;
1113   }
1114 }
1115 multiclass avx512_perm_3src_sizes_w<bits<8> opc, string OpcodeStr,
1116                                    SDNode OpNode, AVX512VLVectorVTInfo VTInfo> {
1117   let Predicates = [HasBWI] in
1118   defm NAME: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info512>,
1119              avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1120              EVEX_V512;
1121   let Predicates = [HasBWI, HasVLX] in {
1122   defm NAME#128: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info128>,
1123                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1124                  EVEX_V128;
1125   defm NAME#256: avx512_perm_3src<opc, OpcodeStr, OpNode, VTInfo.info256>,
1126                  avx512_perm_3src_mb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1127                  EVEX_V256;
1128   }
1129 }
1130 defm VPERMI2D  : avx512_perm_3src_sizes<0x76, "vpermi2d", X86VPermiv3,
1131                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1132 defm VPERMI2Q  : avx512_perm_3src_sizes<0x76, "vpermi2q", X86VPermiv3,
1133                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1134 defm VPERMI2PS : avx512_perm_3src_sizes<0x77, "vpermi2ps", X86VPermiv3,
1135                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1136 defm VPERMI2PD : avx512_perm_3src_sizes<0x77, "vpermi2pd", X86VPermiv3,
1137                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1138
1139 defm VPERMT2D  : avx512_perm_3src_sizes<0x7E, "vpermt2d", X86VPermv3,
1140                                   avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
1141 defm VPERMT2Q  : avx512_perm_3src_sizes<0x7E, "vpermt2q", X86VPermv3,
1142                                   avx512vl_i64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1143 defm VPERMT2PS : avx512_perm_3src_sizes<0x7F, "vpermt2ps", X86VPermv3,
1144                                   avx512vl_f32_info>, EVEX_CD8<32, CD8VF>;
1145 defm VPERMT2PD : avx512_perm_3src_sizes<0x7F, "vpermt2pd", X86VPermv3,
1146                                   avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VF>;
1147
1148 defm VPERMT2W  : avx512_perm_3src_sizes_w<0x7D, "vpermt2w", X86VPermv3,
1149                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1150 defm VPERMI2W  : avx512_perm_3src_sizes_w<0x75, "vpermi2w", X86VPermiv3,
1151                                   avx512vl_i16_info>, VEX_W, EVEX_CD8<16, CD8VF>;
1152
1153 //===----------------------------------------------------------------------===//
1154 // AVX-512 - BLEND using mask
1155 //
1156 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1157   let ExeDomain = _.ExeDomain in {
1158   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1159              (ins _.RC:$src1, _.RC:$src2),
1160              !strconcat(OpcodeStr,
1161              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1162              []>, EVEX_4V;
1163   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1164              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1165              !strconcat(OpcodeStr,
1166              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1167              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1168                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1169   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1170              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1171              !strconcat(OpcodeStr,
1172              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1173              []>, EVEX_4V, EVEX_KZ;
1174   let mayLoad = 1 in {
1175   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1176              (ins _.RC:$src1, _.MemOp:$src2),
1177              !strconcat(OpcodeStr,
1178              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1179              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1180   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1181              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1182              !strconcat(OpcodeStr,
1183              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1184              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1185               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1186               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1187   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1188              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1189              !strconcat(OpcodeStr,
1190              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1191              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1192   }
1193   }
1194 }
1195 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1196
1197   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1198       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1199        !strconcat(OpcodeStr,
1200             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1201             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1202       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1203                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1204       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1205
1206   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1207       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1208        !strconcat(OpcodeStr,
1209             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1210             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1211       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1212
1213 }
1214
1215 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1216                                  AVX512VLVectorVTInfo VTInfo> {
1217   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1218            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1219
1220   let Predicates = [HasVLX] in {
1221     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1222                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1223     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1224                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1225   }
1226 }
1227
1228 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1229                          AVX512VLVectorVTInfo VTInfo> {
1230   let Predicates = [HasBWI] in
1231     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1232
1233   let Predicates = [HasBWI, HasVLX] in {
1234     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1235     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1236   }
1237 }
1238
1239
1240 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1241 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1242 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1243 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1244 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1245 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1246
1247
1248 let Predicates = [HasAVX512] in {
1249 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1250                             (v8f32 VR256X:$src2))),
1251             (EXTRACT_SUBREG
1252               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1253             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1254             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1255
1256 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1257                             (v8i32 VR256X:$src2))),
1258             (EXTRACT_SUBREG
1259                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1260             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1261             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1262 }
1263 //===----------------------------------------------------------------------===//
1264 // Compare Instructions
1265 //===----------------------------------------------------------------------===//
1266
1267 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1268 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1269                             SDNode OpNode, ValueType VT,
1270                             PatFrag ld_frag, string Suffix> {
1271   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1272                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1273                 !strconcat("vcmp${cc}", Suffix,
1274                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1275                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1276                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1277   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1278                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1279                 !strconcat("vcmp${cc}", Suffix,
1280                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1281                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1282                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1283   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1284     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1285                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1286                !strconcat("vcmp", Suffix,
1287                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1288                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1289     let mayLoad = 1 in
1290     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1291                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1292                !strconcat("vcmp", Suffix,
1293                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1294                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1295   }
1296 }
1297
1298 let Predicates = [HasAVX512] in {
1299 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1300                                  XS;
1301 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1302                                  XD, VEX_W;
1303 }
1304
1305 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1306               X86VectorVTInfo _> {
1307   def rr : AVX512BI<opc, MRMSrcReg,
1308              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1309              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1310              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1311              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1312   let mayLoad = 1 in
1313   def rm : AVX512BI<opc, MRMSrcMem,
1314              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1315              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1316              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1317                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1318              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1319   def rrk : AVX512BI<opc, MRMSrcReg,
1320               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1321               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1322                           "$dst {${mask}}, $src1, $src2}"),
1323               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1324                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1325               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1326   let mayLoad = 1 in
1327   def rmk : AVX512BI<opc, MRMSrcMem,
1328               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1329               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1330                           "$dst {${mask}}, $src1, $src2}"),
1331               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1332                                    (OpNode (_.VT _.RC:$src1),
1333                                        (_.VT (bitconvert
1334                                               (_.LdFrag addr:$src2))))))],
1335               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1336 }
1337
1338 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1339               X86VectorVTInfo _> :
1340            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1341   let mayLoad = 1 in {
1342   def rmb : AVX512BI<opc, MRMSrcMem,
1343               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1344               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1345                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1346               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1347                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1348               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1349   def rmbk : AVX512BI<opc, MRMSrcMem,
1350                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1351                                        _.ScalarMemOp:$src2),
1352                !strconcat(OpcodeStr,
1353                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1354                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1355                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1356                                       (OpNode (_.VT _.RC:$src1),
1357                                         (X86VBroadcast
1358                                           (_.ScalarLdFrag addr:$src2)))))],
1359                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1360   }
1361 }
1362
1363 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1364                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1365   let Predicates = [prd] in
1366   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1367            EVEX_V512;
1368
1369   let Predicates = [prd, HasVLX] in {
1370     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1371                 EVEX_V256;
1372     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1373                 EVEX_V128;
1374   }
1375 }
1376
1377 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1378                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1379                                   Predicate prd> {
1380   let Predicates = [prd] in
1381   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1382            EVEX_V512;
1383
1384   let Predicates = [prd, HasVLX] in {
1385     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1386                 EVEX_V256;
1387     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1388                 EVEX_V128;
1389   }
1390 }
1391
1392 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1393                       avx512vl_i8_info, HasBWI>,
1394                 EVEX_CD8<8, CD8VF>;
1395
1396 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1397                       avx512vl_i16_info, HasBWI>,
1398                 EVEX_CD8<16, CD8VF>;
1399
1400 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1401                       avx512vl_i32_info, HasAVX512>,
1402                 EVEX_CD8<32, CD8VF>;
1403
1404 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1405                       avx512vl_i64_info, HasAVX512>,
1406                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1407
1408 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1409                       avx512vl_i8_info, HasBWI>,
1410                 EVEX_CD8<8, CD8VF>;
1411
1412 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1413                       avx512vl_i16_info, HasBWI>,
1414                 EVEX_CD8<16, CD8VF>;
1415
1416 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1417                       avx512vl_i32_info, HasAVX512>,
1418                 EVEX_CD8<32, CD8VF>;
1419
1420 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1421                       avx512vl_i64_info, HasAVX512>,
1422                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1423
1424 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1425             (COPY_TO_REGCLASS (VPCMPGTDZrr
1426             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1427             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1428
1429 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1430             (COPY_TO_REGCLASS (VPCMPEQDZrr
1431             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1432             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1433
1434 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1435                           X86VectorVTInfo _> {
1436   def rri : AVX512AIi8<opc, MRMSrcReg,
1437              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1438              !strconcat("vpcmp${cc}", Suffix,
1439                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1440              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1441                                        imm:$cc))],
1442              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1443   let mayLoad = 1 in
1444   def rmi : AVX512AIi8<opc, MRMSrcMem,
1445              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1446              !strconcat("vpcmp${cc}", Suffix,
1447                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1448              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1449                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1450                               imm:$cc))],
1451              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1452   def rrik : AVX512AIi8<opc, MRMSrcReg,
1453               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1454                                       AVX512ICC:$cc),
1455               !strconcat("vpcmp${cc}", Suffix,
1456                          "\t{$src2, $src1, $dst {${mask}}|",
1457                          "$dst {${mask}}, $src1, $src2}"),
1458               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1459                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1460                                           imm:$cc)))],
1461               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1462   let mayLoad = 1 in
1463   def rmik : AVX512AIi8<opc, MRMSrcMem,
1464               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1465                                     AVX512ICC:$cc),
1466               !strconcat("vpcmp${cc}", Suffix,
1467                          "\t{$src2, $src1, $dst {${mask}}|",
1468                          "$dst {${mask}}, $src1, $src2}"),
1469               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1470                                    (OpNode (_.VT _.RC:$src1),
1471                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1472                                       imm:$cc)))],
1473               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1474
1475   // Accept explicit immediate argument form instead of comparison code.
1476   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1477     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1478                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1479                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1480                           "$dst, $src1, $src2, $cc}"),
1481                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1482     let mayLoad = 1 in
1483     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1484                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1485                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1486                           "$dst, $src1, $src2, $cc}"),
1487                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1488     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1489                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1490                                        u8imm:$cc),
1491                !strconcat("vpcmp", Suffix,
1492                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1493                           "$dst {${mask}}, $src1, $src2, $cc}"),
1494                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1495     let mayLoad = 1 in
1496     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1497                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1498                                        u8imm:$cc),
1499                !strconcat("vpcmp", Suffix,
1500                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1501                           "$dst {${mask}}, $src1, $src2, $cc}"),
1502                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1503   }
1504 }
1505
1506 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1507                               X86VectorVTInfo _> :
1508            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1509   def rmib : AVX512AIi8<opc, MRMSrcMem,
1510              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1511                                      AVX512ICC:$cc),
1512              !strconcat("vpcmp${cc}", Suffix,
1513                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1514                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1515              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1516                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1517                                imm:$cc))],
1518              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1519   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1520               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1521                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1522               !strconcat("vpcmp${cc}", Suffix,
1523                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1524                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1525               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1526                                   (OpNode (_.VT _.RC:$src1),
1527                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1528                                     imm:$cc)))],
1529               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1530
1531   // Accept explicit immediate argument form instead of comparison code.
1532   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1533     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1534                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1535                                        u8imm:$cc),
1536                !strconcat("vpcmp", Suffix,
1537                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1538                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1539                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1540     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1541                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1542                                        _.ScalarMemOp:$src2, u8imm:$cc),
1543                !strconcat("vpcmp", Suffix,
1544                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1545                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1546                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1547   }
1548 }
1549
1550 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1551                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1552   let Predicates = [prd] in
1553   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1554
1555   let Predicates = [prd, HasVLX] in {
1556     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1557     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1558   }
1559 }
1560
1561 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1562                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1563   let Predicates = [prd] in
1564   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1565            EVEX_V512;
1566
1567   let Predicates = [prd, HasVLX] in {
1568     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1569                 EVEX_V256;
1570     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1571                 EVEX_V128;
1572   }
1573 }
1574
1575 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1576                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1577 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1578                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1579
1580 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1581                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1582 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1583                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1584
1585 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1586                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1587 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1588                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1589
1590 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1591                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1592 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1593                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1594
1595 multiclass avx512_vcmp_common<X86VectorVTInfo _> {
1596
1597   defm  rri  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1598                    (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2,AVXCC:$cc),
1599                    "vcmp${cc}"#_.Suffix,
1600                    "$src2, $src1", "$src1, $src2",
1601                    (X86cmpm (_.VT _.RC:$src1),
1602                          (_.VT _.RC:$src2),
1603                            imm:$cc)>;
1604
1605   let mayLoad = 1 in {
1606     defm  rmi  : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1607                   (outs _.KRC:$dst),(ins _.RC:$src1, _.MemOp:$src2, AVXCC:$cc),
1608                   "vcmp${cc}"#_.Suffix,
1609                   "$src2, $src1", "$src1, $src2",
1610                   (X86cmpm (_.VT _.RC:$src1),
1611                           (_.VT (bitconvert (_.LdFrag addr:$src2))),
1612                           imm:$cc)>;
1613
1614     defm  rmbi : AVX512_maskable_cmp<0xC2, MRMSrcMem, _,
1615                   (outs _.KRC:$dst),
1616                   (ins _.RC:$src1, _.ScalarMemOp:$src2, AVXCC:$cc),
1617                   "vcmp${cc}"#_.Suffix,
1618                   "${src2}"##_.BroadcastStr##", $src1",
1619                   "$src1, ${src2}"##_.BroadcastStr,
1620                   (X86cmpm (_.VT _.RC:$src1),
1621                           (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
1622                           imm:$cc)>,EVEX_B;
1623   }
1624   // Accept explicit immediate argument form instead of comparison code.
1625   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1626     defm  rri_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1627                          (outs _.KRC:$dst),
1628                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1629                          "vcmp"#_.Suffix,
1630                          "$cc, $src2, $src1", "$src1, $src2, $cc">;
1631
1632     let mayLoad = 1 in {
1633       defm rmi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1634                              (outs _.KRC:$dst),
1635                              (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1636                              "vcmp"#_.Suffix,
1637                              "$cc, $src2, $src1", "$src1, $src2, $cc">;
1638
1639       defm  rmbi_alt : AVX512_maskable_cmp_alt<0xC2, MRMSrcMem, _,
1640                          (outs _.KRC:$dst),
1641                          (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$cc),
1642                          "vcmp"#_.Suffix,
1643                          "$cc, ${src2}"##_.BroadcastStr##", $src1",
1644                          "$src1, ${src2}"##_.BroadcastStr##", $cc">,EVEX_B;
1645     }
1646  }
1647 }
1648
1649 multiclass avx512_vcmp_sae<X86VectorVTInfo _> {
1650   // comparison code form (VCMP[EQ/LT/LE/...]
1651   defm  rrib  : AVX512_maskable_cmp<0xC2, MRMSrcReg, _,
1652                      (outs _.KRC:$dst),(ins _.RC:$src1, _.RC:$src2, AVXCC:$cc),
1653                      "vcmp${cc}"#_.Suffix,
1654                      "{sae}, $src2, $src1", "$src1, $src2,{sae}",
1655                      (X86cmpmRnd (_.VT _.RC:$src1),
1656                                     (_.VT _.RC:$src2),
1657                                     imm:$cc,
1658                                 (i32 FROUND_NO_EXC))>, EVEX_B;
1659
1660   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1661     defm  rrib_alt  : AVX512_maskable_cmp_alt<0xC2, MRMSrcReg, _,
1662                          (outs _.KRC:$dst),
1663                          (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1664                          "vcmp"#_.Suffix,
1665                          "$cc,{sae}, $src2, $src1",
1666                          "$src1, $src2,{sae}, $cc">, EVEX_B;
1667    }
1668 }
1669
1670 multiclass avx512_vcmp<AVX512VLVectorVTInfo _> {
1671   let Predicates = [HasAVX512] in {
1672     defm Z    : avx512_vcmp_common<_.info512>,
1673                 avx512_vcmp_sae<_.info512>, EVEX_V512;
1674
1675   }
1676   let Predicates = [HasAVX512,HasVLX] in {
1677    defm Z128 : avx512_vcmp_common<_.info128>, EVEX_V128;
1678    defm Z256 : avx512_vcmp_common<_.info256>, EVEX_V256;
1679   }
1680 }
1681
1682 defm VCMPPD : avx512_vcmp<avx512vl_f64_info>,
1683                           AVX512PDIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
1684 defm VCMPPS : avx512_vcmp<avx512vl_f32_info>,
1685                           AVX512PSIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
1686
1687 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1688           (COPY_TO_REGCLASS (VCMPPSZrri
1689             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1690             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1691             imm:$cc), VK8)>;
1692 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1693           (COPY_TO_REGCLASS (VPCMPDZrri
1694             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1695             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1696             imm:$cc), VK8)>;
1697 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1698           (COPY_TO_REGCLASS (VPCMPUDZrri
1699             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1700             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1701             imm:$cc), VK8)>;
1702
1703 //-----------------------------------------------------------------
1704 // Mask register copy, including
1705 // - copy between mask registers
1706 // - load/store mask registers
1707 // - copy from GPR to mask register and vice versa
1708 //
1709 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1710                          string OpcodeStr, RegisterClass KRC,
1711                          ValueType vvt, X86MemOperand x86memop> {
1712   let hasSideEffects = 0 in {
1713     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1714                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1715     let mayLoad = 1 in
1716     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1717                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1718                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1719     let mayStore = 1 in
1720     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1721                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1722                [(store KRC:$src, addr:$dst)]>;
1723   }
1724 }
1725
1726 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1727                              string OpcodeStr,
1728                              RegisterClass KRC, RegisterClass GRC> {
1729   let hasSideEffects = 0 in {
1730     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1731                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1732     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1733                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1734   }
1735 }
1736
1737 let Predicates = [HasDQI] in
1738   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1739                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1740                VEX, PD;
1741
1742 let Predicates = [HasAVX512] in
1743   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1744                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1745                VEX, PS;
1746
1747 let Predicates = [HasBWI] in {
1748   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1749                VEX, PD, VEX_W;
1750   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1751                VEX, XD;
1752 }
1753
1754 let Predicates = [HasBWI] in {
1755   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1756                VEX, PS, VEX_W;
1757   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1758                VEX, XD, VEX_W;
1759 }
1760
1761 // GR from/to mask register
1762 let Predicates = [HasDQI] in {
1763   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1764             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1765   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1766             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1767 }
1768 let Predicates = [HasAVX512] in {
1769   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1770             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1771   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1772             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1773 }
1774 let Predicates = [HasBWI] in {
1775   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1776   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1777 }
1778 let Predicates = [HasBWI] in {
1779   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1780   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1781 }
1782
1783 // Load/store kreg
1784 let Predicates = [HasDQI] in {
1785   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1786             (KMOVBmk addr:$dst, VK8:$src)>;
1787   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1788             (KMOVBkm addr:$src)>;
1789 }
1790 let Predicates = [HasAVX512, NoDQI] in {
1791   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1792             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1793   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1794             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1795 }
1796 let Predicates = [HasAVX512] in {
1797   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1798             (KMOVWmk addr:$dst, VK16:$src)>;
1799   def : Pat<(i1 (load addr:$src)),
1800             (COPY_TO_REGCLASS (AND16ri (i16 (SUBREG_TO_REG (i32 0),
1801                                               (MOV8rm addr:$src), sub_8bit)),
1802                                 (i16 1)), VK1)>;
1803   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1804             (KMOVWkm addr:$src)>;
1805 }
1806 let Predicates = [HasBWI] in {
1807   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1808             (KMOVDmk addr:$dst, VK32:$src)>;
1809   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1810             (KMOVDkm addr:$src)>;
1811 }
1812 let Predicates = [HasBWI] in {
1813   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1814             (KMOVQmk addr:$dst, VK64:$src)>;
1815   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1816             (KMOVQkm addr:$src)>;
1817 }
1818
1819 let Predicates = [HasAVX512] in {
1820   def : Pat<(i1 (trunc (i64 GR64:$src))),
1821             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1822                                         (i32 1))), VK1)>;
1823
1824   def : Pat<(i1 (trunc (i32 GR32:$src))),
1825             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1826
1827   def : Pat<(i1 (trunc (i8 GR8:$src))),
1828        (COPY_TO_REGCLASS
1829         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1830        VK1)>;
1831   def : Pat<(i1 (trunc (i16 GR16:$src))),
1832        (COPY_TO_REGCLASS
1833         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1834        VK1)>;
1835
1836   def : Pat<(i32 (zext VK1:$src)),
1837             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1838   def : Pat<(i32 (anyext VK1:$src)),
1839             (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16))>;
1840   def : Pat<(i8 (zext VK1:$src)),
1841             (EXTRACT_SUBREG
1842              (AND32ri (KMOVWrk
1843                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1844   def : Pat<(i64 (zext VK1:$src)),
1845             (AND64ri8 (SUBREG_TO_REG (i64 0),
1846              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1847   def : Pat<(i16 (zext VK1:$src)),
1848             (EXTRACT_SUBREG
1849              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1850               sub_16bit)>;
1851   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1852             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1853   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1854             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1855 }
1856 let Predicates = [HasBWI] in {
1857   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1858             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1859   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1860             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1861 }
1862
1863
1864 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1865 let Predicates = [HasAVX512, NoDQI] in {
1866   // GR from/to 8-bit mask without native support
1867   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1868             (COPY_TO_REGCLASS
1869              (KMOVWkr (MOVZX32rr8 GR8 :$src)), VK8)>;
1870   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1871             (EXTRACT_SUBREG
1872               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1873               sub_8bit)>;
1874 }
1875
1876 let Predicates = [HasAVX512] in {
1877   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1878             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1879   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1880             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1881 }
1882 let Predicates = [HasBWI] in {
1883   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1884             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1885   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1886             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1887 }
1888
1889 // Mask unary operation
1890 // - KNOT
1891 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1892                             RegisterClass KRC, SDPatternOperator OpNode,
1893                             Predicate prd> {
1894   let Predicates = [prd] in
1895     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1896                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1897                [(set KRC:$dst, (OpNode KRC:$src))]>;
1898 }
1899
1900 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1901                                 SDPatternOperator OpNode> {
1902   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1903                             HasDQI>, VEX, PD;
1904   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1905                             HasAVX512>, VEX, PS;
1906   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1907                             HasBWI>, VEX, PD, VEX_W;
1908   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1909                             HasBWI>, VEX, PS, VEX_W;
1910 }
1911
1912 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1913
1914 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1915   let Predicates = [HasAVX512] in
1916     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1917                 (i16 GR16:$src)),
1918               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1919               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1920 }
1921 defm : avx512_mask_unop_int<"knot", "KNOT">;
1922
1923 let Predicates = [HasDQI] in
1924 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1925 let Predicates = [HasAVX512] in
1926 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1927 let Predicates = [HasBWI] in
1928 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1929 let Predicates = [HasBWI] in
1930 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1931
1932 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1933 let Predicates = [HasAVX512, NoDQI] in {
1934 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1935           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1936 def : Pat<(not VK8:$src),
1937           (COPY_TO_REGCLASS
1938             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1939 }
1940 def : Pat<(xor VK4:$src1,  (v4i1 immAllOnesV)),
1941           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK4:$src1, VK16)), VK4)>;
1942 def : Pat<(xor VK2:$src1,  (v2i1 immAllOnesV)),
1943           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK2:$src1, VK16)), VK2)>;
1944
1945 // Mask binary operation
1946 // - KAND, KANDN, KOR, KXNOR, KXOR
1947 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1948                            RegisterClass KRC, SDPatternOperator OpNode,
1949                            Predicate prd, bit IsCommutable> {
1950   let Predicates = [prd], isCommutable = IsCommutable in
1951     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1952                !strconcat(OpcodeStr,
1953                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1954                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1955 }
1956
1957 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1958                                SDPatternOperator OpNode, bit IsCommutable,
1959                                Predicate prdW = HasAVX512> {
1960   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1961                              HasDQI, IsCommutable>, VEX_4V, VEX_L, PD;
1962   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1963                              prdW, IsCommutable>, VEX_4V, VEX_L, PS;
1964   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1965                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PD;
1966   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1967                              HasBWI, IsCommutable>, VEX_4V, VEX_L, VEX_W, PS;
1968 }
1969
1970 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1971 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1972
1973 defm KAND  : avx512_mask_binop_all<0x41, "kand",  and,  1>;
1974 defm KOR   : avx512_mask_binop_all<0x45, "kor",   or,   1>;
1975 defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor, 1>;
1976 defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor,  1>;
1977 defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn, 0>;
1978 defm KADD  : avx512_mask_binop_all<0x4A, "kadd",  add,  1, HasDQI>;
1979
1980 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1981   let Predicates = [HasAVX512] in
1982     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1983                 (i16 GR16:$src1), (i16 GR16:$src2)),
1984               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1985               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1986               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1987 }
1988
1989 defm : avx512_mask_binop_int<"kand",  "KAND">;
1990 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1991 defm : avx512_mask_binop_int<"kor",   "KOR">;
1992 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1993 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1994
1995 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1996   // With AVX512F, 8-bit mask is promoted to 16-bit mask,
1997   // for the DQI set, this type is legal and KxxxB instruction is used
1998   let Predicates = [NoDQI] in
1999   def : Pat<(OpNode VK8:$src1, VK8:$src2),
2000             (COPY_TO_REGCLASS
2001               (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
2002                     (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2003
2004   // All types smaller than 8 bits require conversion anyway
2005   def : Pat<(OpNode VK1:$src1, VK1:$src2),
2006         (COPY_TO_REGCLASS (Inst
2007                            (COPY_TO_REGCLASS VK1:$src1, VK16),
2008                            (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2009   def : Pat<(OpNode VK2:$src1, VK2:$src2),
2010         (COPY_TO_REGCLASS (Inst
2011                            (COPY_TO_REGCLASS VK2:$src1, VK16),
2012                            (COPY_TO_REGCLASS VK2:$src2, VK16)), VK1)>;
2013   def : Pat<(OpNode VK4:$src1, VK4:$src2),
2014         (COPY_TO_REGCLASS (Inst
2015                            (COPY_TO_REGCLASS VK4:$src1, VK16),
2016                            (COPY_TO_REGCLASS VK4:$src2, VK16)), VK1)>;
2017 }
2018
2019 defm : avx512_binop_pat<and,  KANDWrr>;
2020 defm : avx512_binop_pat<andn, KANDNWrr>;
2021 defm : avx512_binop_pat<or,   KORWrr>;
2022 defm : avx512_binop_pat<xnor, KXNORWrr>;
2023 defm : avx512_binop_pat<xor,  KXORWrr>;
2024
2025 def : Pat<(xor (xor VK16:$src1, VK16:$src2), (v16i1 immAllOnesV)),
2026           (KXNORWrr VK16:$src1, VK16:$src2)>;
2027 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2028           (KXNORBrr VK8:$src1, VK8:$src2)>, Requires<[HasDQI]>;
2029 def : Pat<(xor (xor VK32:$src1, VK32:$src2), (v32i1 immAllOnesV)),
2030           (KXNORDrr VK32:$src1, VK32:$src2)>, Requires<[HasBWI]>;
2031 def : Pat<(xor (xor VK64:$src1, VK64:$src2), (v64i1 immAllOnesV)),
2032           (KXNORQrr VK64:$src1, VK64:$src2)>, Requires<[HasBWI]>;
2033
2034 let Predicates = [NoDQI] in
2035 def : Pat<(xor (xor VK8:$src1, VK8:$src2), (v8i1 immAllOnesV)),
2036           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK8:$src1, VK16),
2037                              (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
2038
2039 def : Pat<(xor (xor VK4:$src1, VK4:$src2), (v4i1 immAllOnesV)),
2040           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK4:$src1, VK16),
2041                              (COPY_TO_REGCLASS VK4:$src2, VK16)), VK4)>;
2042
2043 def : Pat<(xor (xor VK2:$src1, VK2:$src2), (v2i1 immAllOnesV)),
2044           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK2:$src1, VK16),
2045                              (COPY_TO_REGCLASS VK2:$src2, VK16)), VK2)>;
2046
2047 def : Pat<(xor (xor VK1:$src1, VK1:$src2), (i1 1)),
2048           (COPY_TO_REGCLASS (KXNORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
2049                              (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
2050
2051 // Mask unpacking
2052 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
2053                            RegisterClass KRC> {
2054   let Predicates = [HasAVX512] in
2055     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
2056                !strconcat(OpcodeStr,
2057                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
2058 }
2059
2060 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
2061   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
2062                             VEX_4V, VEX_L, PD;
2063 }
2064
2065 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
2066 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
2067           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
2068                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
2069
2070
2071 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
2072   let Predicates = [HasAVX512] in
2073     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
2074                 (i16 GR16:$src1), (i16 GR16:$src2)),
2075               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
2076               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
2077               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
2078 }
2079 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
2080
2081 // Mask bit testing
2082 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2083                               SDNode OpNode, Predicate prd> {
2084   let Predicates = [prd], Defs = [EFLAGS] in
2085     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
2086                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
2087                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
2088 }
2089
2090 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2091                                 Predicate prdW = HasAVX512> {
2092   defm B : avx512_mask_testop<opc, OpcodeStr#"b", VK8, OpNode, HasDQI>,
2093                                                                 VEX, PD;
2094   defm W : avx512_mask_testop<opc, OpcodeStr#"w", VK16, OpNode, prdW>,
2095                                                                 VEX, PS;
2096   defm Q : avx512_mask_testop<opc, OpcodeStr#"q", VK64, OpNode, HasBWI>,
2097                                                                 VEX, PS, VEX_W;
2098   defm D : avx512_mask_testop<opc, OpcodeStr#"d", VK32, OpNode, HasBWI>,
2099                                                                 VEX, PD, VEX_W;
2100 }
2101
2102 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
2103 defm KTEST   : avx512_mask_testop_w<0x99, "ktest", X86ktest, HasDQI>;
2104
2105 // Mask shift
2106 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2107                              SDNode OpNode> {
2108   let Predicates = [HasAVX512] in
2109     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2110                  !strconcat(OpcodeStr,
2111                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2112                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2113 }
2114
2115 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2116                                SDNode OpNode> {
2117   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2118                                VEX, TAPD, VEX_W;
2119   let Predicates = [HasDQI] in
2120   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2121                                VEX, TAPD;
2122   let Predicates = [HasBWI] in {
2123   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2124                                VEX, TAPD, VEX_W;
2125   let Predicates = [HasDQI] in
2126   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2127                                VEX, TAPD;
2128   }
2129 }
2130
2131 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2132 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2133
2134 // Mask setting all 0s or 1s
2135 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2136   let Predicates = [HasAVX512] in
2137     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2138       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2139                      [(set KRC:$dst, (VT Val))]>;
2140 }
2141
2142 multiclass avx512_mask_setop_w<PatFrag Val> {
2143   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2144   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2145   defm D : avx512_mask_setop<VK32,  v32i1, Val>;
2146   defm Q : avx512_mask_setop<VK64, v64i1, Val>;
2147 }
2148
2149 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2150 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2151
2152 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2153 let Predicates = [HasAVX512] in {
2154   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2155   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2156   def : Pat<(v4i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK4)>;
2157   def : Pat<(v2i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK2)>;
2158   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2159   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2160   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSHIFTRWri (KSET1W), (i8 15)), VK1)>;
2161 }
2162 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2163           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2164
2165 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2166           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2167
2168 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2169           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2170
2171 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 0))),
2172           (v32i1 (COPY_TO_REGCLASS VK64:$src, VK32))>;
2173
2174 def : Pat<(v32i1 (extract_subvector (v64i1 VK64:$src), (iPTR 32))),
2175           (v32i1 (COPY_TO_REGCLASS (KSHIFTRQri VK64:$src, (i8 32)), VK32))>;
2176
2177 let Predicates = [HasVLX] in {
2178   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2179             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2180   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2181             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2182   def : Pat<(v4i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2183             (v4i1 (COPY_TO_REGCLASS VK2:$src, VK4))>;
2184   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2185             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2186   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2187             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2188 }
2189
2190 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2191           (v8i1 (COPY_TO_REGCLASS
2192                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2193                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2194
2195 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2196           (v8i1 (COPY_TO_REGCLASS
2197                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2198                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2199
2200 def : Pat<(v4i1 (X86vshli VK4:$src, (i8 imm:$imm))),
2201           (v4i1 (COPY_TO_REGCLASS
2202                  (KSHIFTLWri (COPY_TO_REGCLASS VK4:$src, VK16),
2203                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2204
2205 def : Pat<(v4i1 (X86vsrli VK4:$src, (i8 imm:$imm))),
2206           (v4i1 (COPY_TO_REGCLASS
2207                  (KSHIFTRWri (COPY_TO_REGCLASS VK4:$src, VK16),
2208                   (I8Imm $imm)), VK4))>, Requires<[HasAVX512]>;
2209
2210 //===----------------------------------------------------------------------===//
2211 // AVX-512 - Aligned and unaligned load and store
2212 //
2213
2214
2215 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2216                          PatFrag ld_frag, PatFrag mload,
2217                          bit IsReMaterializable = 1> {
2218   let hasSideEffects = 0 in {
2219   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2220                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2221                     _.ExeDomain>, EVEX;
2222   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2223                       (ins _.KRCWM:$mask,  _.RC:$src),
2224                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2225                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2226                        EVEX, EVEX_KZ;
2227
2228   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2229       SchedRW = [WriteLoad] in
2230   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2231                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2232                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2233                     _.ExeDomain>, EVEX;
2234
2235   let Constraints = "$src0 = $dst" in {
2236   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2237                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2238                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2239                     "${dst} {${mask}}, $src1}"),
2240                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2241                                         (_.VT _.RC:$src1),
2242                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2243                      EVEX, EVEX_K;
2244   let mayLoad = 1, SchedRW = [WriteLoad] in
2245     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2246                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2247                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2248                       "${dst} {${mask}}, $src1}"),
2249                      [(set _.RC:$dst, (_.VT
2250                          (vselect _.KRCWM:$mask,
2251                           (_.VT (bitconvert (ld_frag addr:$src1))),
2252                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2253   }
2254   let mayLoad = 1, SchedRW = [WriteLoad] in
2255   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2256                   (ins _.KRCWM:$mask, _.MemOp:$src),
2257                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2258                                 "${dst} {${mask}} {z}, $src}",
2259                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2260                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2261                   _.ExeDomain>, EVEX, EVEX_KZ;
2262   }
2263   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2264             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2265
2266   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2267             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2268
2269   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2270             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2271              _.KRCWM:$mask, addr:$ptr)>;
2272 }
2273
2274 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2275                                   AVX512VLVectorVTInfo _,
2276                                   Predicate prd,
2277                                   bit IsReMaterializable = 1> {
2278   let Predicates = [prd] in
2279   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2280                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2281
2282   let Predicates = [prd, HasVLX] in {
2283   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2284                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2285   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2286                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2287   }
2288 }
2289
2290 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2291                                   AVX512VLVectorVTInfo _,
2292                                   Predicate prd,
2293                                   bit IsReMaterializable = 1> {
2294   let Predicates = [prd] in
2295   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2296                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2297
2298   let Predicates = [prd, HasVLX] in {
2299   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2300                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2301   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2302                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2303   }
2304 }
2305
2306 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2307                         PatFrag st_frag, PatFrag mstore> {
2308   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2309   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2310                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2311                         _.ExeDomain>, EVEX;
2312   let Constraints = "$src1 = $dst" in
2313   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2314                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2315                          OpcodeStr #
2316                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2317                          [], _.ExeDomain>,  EVEX, EVEX_K;
2318   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2319                           (ins _.KRCWM:$mask, _.RC:$src),
2320                           OpcodeStr #
2321                           "\t{$src, ${dst} {${mask}} {z}|" #
2322                           "${dst} {${mask}} {z}, $src}",
2323                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2324   }
2325   let mayStore = 1 in {
2326   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2327                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2328                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2329   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2330                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2331               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2332                [], _.ExeDomain>, EVEX, EVEX_K;
2333   }
2334
2335   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2336            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2337                                                     _.KRCWM:$mask, _.RC:$src)>;
2338 }
2339
2340
2341 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2342                             AVX512VLVectorVTInfo _, Predicate prd> {
2343   let Predicates = [prd] in
2344   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2345                         masked_store_unaligned>, EVEX_V512;
2346
2347   let Predicates = [prd, HasVLX] in {
2348     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2349                              masked_store_unaligned>, EVEX_V256;
2350     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2351                              masked_store_unaligned>, EVEX_V128;
2352   }
2353 }
2354
2355 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2356                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2357   let Predicates = [prd] in
2358   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2359                         masked_store_aligned512>, EVEX_V512;
2360
2361   let Predicates = [prd, HasVLX] in {
2362     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2363                              masked_store_aligned256>, EVEX_V256;
2364     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2365                              masked_store_aligned128>, EVEX_V128;
2366   }
2367 }
2368
2369 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2370                                      HasAVX512>,
2371                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2372                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2373
2374 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2375                                      HasAVX512>,
2376                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2377                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2378
2379 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2380                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2381                               PS, EVEX_CD8<32, CD8VF>;
2382
2383 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2384                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2385                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2386
2387 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2388                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2389        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2390
2391 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2392                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2393        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2394
2395 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2396                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2397        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2398
2399 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2400                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2401        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2402
2403 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2404                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2405        (VMOVAPDZrm addr:$ptr)>;
2406
2407 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2408                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2409        (VMOVAPSZrm addr:$ptr)>;
2410
2411 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2412           GR16:$mask),
2413          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2414             VR512:$src)>;
2415 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2416           GR8:$mask),
2417          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2418             VR512:$src)>;
2419
2420 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2421           GR16:$mask),
2422          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2423             VR512:$src)>;
2424 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2425           GR8:$mask),
2426          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2427             VR512:$src)>;
2428
2429 let Predicates = [HasAVX512, NoVLX] in {
2430 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2431          (VMOVUPSZmrk addr:$ptr,
2432          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2433          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2434
2435 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2436          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2437           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2438
2439 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2440          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2441          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2442           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2443 }
2444
2445 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2446                                        HasAVX512>,
2447                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2448                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2449
2450 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2451                                        HasAVX512>,
2452                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2453                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2454
2455 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2456                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2457                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2458
2459 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2460                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2461                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2462
2463 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2464                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2465                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2466
2467 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2468                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2469                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2470
2471 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2472                  (v16i32 immAllZerosV), GR16:$mask)),
2473        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2474
2475 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2476                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2477        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2478
2479 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2480             GR16:$mask),
2481          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2482             VR512:$src)>;
2483 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2484             GR8:$mask),
2485          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2486             VR512:$src)>;
2487
2488 let AddedComplexity = 20 in {
2489 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2490                           (bc_v8i64 (v16i32 immAllZerosV)))),
2491                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2492
2493 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2494                           (v8i64 VR512:$src))),
2495    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2496                                               VK8), VR512:$src)>;
2497
2498 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2499                            (v16i32 immAllZerosV))),
2500                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2501
2502 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2503                            (v16i32 VR512:$src))),
2504                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2505 }
2506 // NoVLX patterns
2507 let Predicates = [HasAVX512, NoVLX] in {
2508 def: Pat<(X86mstore addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2509          (VMOVDQU32Zmrk addr:$ptr,
2510          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2511          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2512
2513 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2514          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2515           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2516 }
2517
2518 // Move Int Doubleword to Packed Double Int
2519 //
2520 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2521                       "vmovd\t{$src, $dst|$dst, $src}",
2522                       [(set VR128X:$dst,
2523                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2524                         EVEX, VEX_LIG;
2525 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2526                       "vmovd\t{$src, $dst|$dst, $src}",
2527                       [(set VR128X:$dst,
2528                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2529                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2530 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2531                       "vmovq\t{$src, $dst|$dst, $src}",
2532                         [(set VR128X:$dst,
2533                           (v2i64 (scalar_to_vector GR64:$src)))],
2534                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2535 let isCodeGenOnly = 1 in {
2536 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2537                        "vmovq\t{$src, $dst|$dst, $src}",
2538                        [(set FR64:$dst, (bitconvert GR64:$src))],
2539                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2540 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2541                          "vmovq\t{$src, $dst|$dst, $src}",
2542                          [(set GR64:$dst, (bitconvert FR64:$src))],
2543                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2544 }
2545 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2546                          "vmovq\t{$src, $dst|$dst, $src}",
2547                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2548                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2549                          EVEX_CD8<64, CD8VT1>;
2550
2551 // Move Int Doubleword to Single Scalar
2552 //
2553 let isCodeGenOnly = 1 in {
2554 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2555                       "vmovd\t{$src, $dst|$dst, $src}",
2556                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2557                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2558
2559 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2560                       "vmovd\t{$src, $dst|$dst, $src}",
2561                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2562                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2563 }
2564
2565 // Move doubleword from xmm register to r/m32
2566 //
2567 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2568                        "vmovd\t{$src, $dst|$dst, $src}",
2569                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2570                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2571                        EVEX, VEX_LIG;
2572 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2573                        (ins i32mem:$dst, VR128X:$src),
2574                        "vmovd\t{$src, $dst|$dst, $src}",
2575                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2576                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2577                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2578
2579 // Move quadword from xmm1 register to r/m64
2580 //
2581 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2582                       "vmovq\t{$src, $dst|$dst, $src}",
2583                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2584                                                    (iPTR 0)))],
2585                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2586                       Requires<[HasAVX512, In64BitMode]>;
2587
2588 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2589                        (ins i64mem:$dst, VR128X:$src),
2590                        "vmovq\t{$src, $dst|$dst, $src}",
2591                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2592                                addr:$dst)], IIC_SSE_MOVDQ>,
2593                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2594                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2595
2596 // Move Scalar Single to Double Int
2597 //
2598 let isCodeGenOnly = 1 in {
2599 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2600                       (ins FR32X:$src),
2601                       "vmovd\t{$src, $dst|$dst, $src}",
2602                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2603                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2604 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2605                       (ins i32mem:$dst, FR32X:$src),
2606                       "vmovd\t{$src, $dst|$dst, $src}",
2607                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2608                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2609 }
2610
2611 // Move Quadword Int to Packed Quadword Int
2612 //
2613 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2614                       (ins i64mem:$src),
2615                       "vmovq\t{$src, $dst|$dst, $src}",
2616                       [(set VR128X:$dst,
2617                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2618                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2619
2620 //===----------------------------------------------------------------------===//
2621 // AVX-512  MOVSS, MOVSD
2622 //===----------------------------------------------------------------------===//
2623
2624 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2625                               SDNode OpNode, ValueType vt,
2626                               X86MemOperand x86memop, PatFrag mem_pat> {
2627   let hasSideEffects = 0 in {
2628   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2629               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2630               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2631                                       (scalar_to_vector RC:$src2))))],
2632               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2633   let Constraints = "$src1 = $dst" in
2634   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2635               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2636               !strconcat(asm,
2637                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2638               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2639   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2640               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2641               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2642               EVEX, VEX_LIG;
2643   let mayStore = 1 in {
2644   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2645              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2646              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2647              EVEX, VEX_LIG;
2648   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2649              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2650              [], IIC_SSE_MOV_S_MR>,
2651              EVEX, VEX_LIG, EVEX_K;
2652   } // mayStore
2653   } //hasSideEffects = 0
2654 }
2655
2656 let ExeDomain = SSEPackedSingle in
2657 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2658                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2659
2660 let ExeDomain = SSEPackedDouble in
2661 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2662                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2663
2664 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2665           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2666            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2667
2668 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2669           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2670            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2671
2672 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2673           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2674            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2675
2676 // For the disassembler
2677 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2678   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2679                         (ins VR128X:$src1, FR32X:$src2),
2680                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2681                         IIC_SSE_MOV_S_RR>,
2682                         XS, EVEX_4V, VEX_LIG;
2683   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2684                         (ins VR128X:$src1, FR64X:$src2),
2685                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2686                         IIC_SSE_MOV_S_RR>,
2687                         XD, EVEX_4V, VEX_LIG, VEX_W;
2688 }
2689
2690 let Predicates = [HasAVX512] in {
2691   let AddedComplexity = 15 in {
2692   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2693   // MOVS{S,D} to the lower bits.
2694   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2695             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2696   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2697             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2698   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2699             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2700   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2701             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2702
2703   // Move low f32 and clear high bits.
2704   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2705             (SUBREG_TO_REG (i32 0),
2706              (VMOVSSZrr (v4f32 (V_SET0)),
2707               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2708   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2709             (SUBREG_TO_REG (i32 0),
2710              (VMOVSSZrr (v4i32 (V_SET0)),
2711                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2712   }
2713
2714   let AddedComplexity = 20 in {
2715   // MOVSSrm zeros the high parts of the register; represent this
2716   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2717   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2718             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2719   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2720             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2721   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2722             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2723
2724   // MOVSDrm zeros the high parts of the register; represent this
2725   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2726   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2727             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2728   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2729             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2730   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2731             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2732   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2733             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2734   def : Pat<(v2f64 (X86vzload addr:$src)),
2735             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2736
2737   // Represent the same patterns above but in the form they appear for
2738   // 256-bit types
2739   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2740                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2741             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2742   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2743                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2744             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2745   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2746                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2747             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2748   }
2749   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2750                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2751             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2752                                             FR32X:$src)), sub_xmm)>;
2753   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2754                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2755             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2756                                      FR64X:$src)), sub_xmm)>;
2757   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2758                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2759             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2760
2761   // Move low f64 and clear high bits.
2762   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2763             (SUBREG_TO_REG (i32 0),
2764              (VMOVSDZrr (v2f64 (V_SET0)),
2765                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2766
2767   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2768             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2769                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2770
2771   // Extract and store.
2772   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2773                    addr:$dst),
2774             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2775   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2776                    addr:$dst),
2777             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2778
2779   // Shuffle with VMOVSS
2780   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2781             (VMOVSSZrr (v4i32 VR128X:$src1),
2782                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2783   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2784             (VMOVSSZrr (v4f32 VR128X:$src1),
2785                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2786
2787   // 256-bit variants
2788   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2789             (SUBREG_TO_REG (i32 0),
2790               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2791                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2792               sub_xmm)>;
2793   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2794             (SUBREG_TO_REG (i32 0),
2795               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2796                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2797               sub_xmm)>;
2798
2799   // Shuffle with VMOVSD
2800   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2801             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2802   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2803             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2804   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2805             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2806   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2807             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2808
2809   // 256-bit variants
2810   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2811             (SUBREG_TO_REG (i32 0),
2812               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2813                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2814               sub_xmm)>;
2815   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2816             (SUBREG_TO_REG (i32 0),
2817               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2818                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2819               sub_xmm)>;
2820
2821   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2822             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2823   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2824             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2825   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2826             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2827   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2828             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2829 }
2830
2831 let AddedComplexity = 15 in
2832 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2833                                 (ins VR128X:$src),
2834                                 "vmovq\t{$src, $dst|$dst, $src}",
2835                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2836                                                    (v2i64 VR128X:$src))))],
2837                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2838
2839 let AddedComplexity = 20 in
2840 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2841                                  (ins i128mem:$src),
2842                                  "vmovq\t{$src, $dst|$dst, $src}",
2843                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2844                                                      (loadv2i64 addr:$src))))],
2845                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2846                                  EVEX_CD8<8, CD8VT8>;
2847
2848 let Predicates = [HasAVX512] in {
2849   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2850   let AddedComplexity = 20 in {
2851     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2852               (VMOVDI2PDIZrm addr:$src)>;
2853     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2854               (VMOV64toPQIZrr GR64:$src)>;
2855     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2856               (VMOVDI2PDIZrr GR32:$src)>;
2857
2858     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2859               (VMOVDI2PDIZrm addr:$src)>;
2860     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2861               (VMOVDI2PDIZrm addr:$src)>;
2862     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2863             (VMOVZPQILo2PQIZrm addr:$src)>;
2864     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2865             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2866     def : Pat<(v2i64 (X86vzload addr:$src)),
2867             (VMOVZPQILo2PQIZrm addr:$src)>;
2868   }
2869
2870   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2871   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2872                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2873             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2874   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2875                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2876             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2877 }
2878
2879 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2880         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2881
2882 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2883         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2884
2885 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2886         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2887
2888 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2889         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2890
2891 //===----------------------------------------------------------------------===//
2892 // AVX-512 - Non-temporals
2893 //===----------------------------------------------------------------------===//
2894 let SchedRW = [WriteLoad] in {
2895   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2896                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2897                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2898                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2899                         EVEX_CD8<64, CD8VF>;
2900
2901   let Predicates = [HasAVX512, HasVLX] in {
2902     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2903                              (ins i256mem:$src),
2904                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2905                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2906                              EVEX_CD8<64, CD8VF>;
2907
2908     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2909                              (ins i128mem:$src),
2910                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2911                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2912                              EVEX_CD8<64, CD8VF>;
2913   }
2914 }
2915
2916 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2917                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2918                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2919   let SchedRW = [WriteStore], mayStore = 1,
2920       AddedComplexity = 400 in
2921   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2922                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2923                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2924 }
2925
2926 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2927                            string elty, string elsz, string vsz512,
2928                            string vsz256, string vsz128, Domain d,
2929                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2930   let Predicates = [prd] in
2931   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2932                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2933                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2934                         EVEX_V512;
2935
2936   let Predicates = [prd, HasVLX] in {
2937     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2938                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2939                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2940                              EVEX_V256;
2941
2942     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2943                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2944                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2945                              EVEX_V128;
2946   }
2947 }
2948
2949 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2950                                 "i", "64", "8", "4", "2", SSEPackedInt,
2951                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2952
2953 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2954                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2955                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2956
2957 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2958                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2959                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2960
2961 //===----------------------------------------------------------------------===//
2962 // AVX-512 - Integer arithmetic
2963 //
2964 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2965                            X86VectorVTInfo _, OpndItins itins,
2966                            bit IsCommutable = 0> {
2967   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2968                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
2969                     "$src2, $src1", "$src1, $src2",
2970                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2971                     itins.rr, IsCommutable>,
2972             AVX512BIBase, EVEX_4V;
2973
2974   let mayLoad = 1 in
2975     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2976                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
2977                     "$src2, $src1", "$src1, $src2",
2978                     (_.VT (OpNode _.RC:$src1,
2979                                   (bitconvert (_.LdFrag addr:$src2)))),
2980                     itins.rm>,
2981               AVX512BIBase, EVEX_4V;
2982 }
2983
2984 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2985                             X86VectorVTInfo _, OpndItins itins,
2986                             bit IsCommutable = 0> :
2987            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2988   let mayLoad = 1 in
2989     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2990                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
2991                     "${src2}"##_.BroadcastStr##", $src1",
2992                     "$src1, ${src2}"##_.BroadcastStr,
2993                     (_.VT (OpNode _.RC:$src1,
2994                                   (X86VBroadcast
2995                                       (_.ScalarLdFrag addr:$src2)))),
2996                     itins.rm>,
2997                AVX512BIBase, EVEX_4V, EVEX_B;
2998 }
2999
3000 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3001                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3002                               Predicate prd, bit IsCommutable = 0> {
3003   let Predicates = [prd] in
3004     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3005                              IsCommutable>, EVEX_V512;
3006
3007   let Predicates = [prd, HasVLX] in {
3008     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3009                              IsCommutable>, EVEX_V256;
3010     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3011                              IsCommutable>, EVEX_V128;
3012   }
3013 }
3014
3015 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
3016                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
3017                                Predicate prd, bit IsCommutable = 0> {
3018   let Predicates = [prd] in
3019     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
3020                              IsCommutable>, EVEX_V512;
3021
3022   let Predicates = [prd, HasVLX] in {
3023     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
3024                              IsCommutable>, EVEX_V256;
3025     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
3026                              IsCommutable>, EVEX_V128;
3027   }
3028 }
3029
3030 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
3031                                 OpndItins itins, Predicate prd,
3032                                 bit IsCommutable = 0> {
3033   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
3034                                itins, prd, IsCommutable>,
3035                                VEX_W, EVEX_CD8<64, CD8VF>;
3036 }
3037
3038 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
3039                                 OpndItins itins, Predicate prd,
3040                                 bit IsCommutable = 0> {
3041   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
3042                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
3043 }
3044
3045 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
3046                                 OpndItins itins, Predicate prd,
3047                                 bit IsCommutable = 0> {
3048   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
3049                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
3050 }
3051
3052 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
3053                                 OpndItins itins, Predicate prd,
3054                                 bit IsCommutable = 0> {
3055   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
3056                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
3057 }
3058
3059 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
3060                                  SDNode OpNode, OpndItins itins, Predicate prd,
3061                                  bit IsCommutable = 0> {
3062   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr#"q", OpNode, itins, prd,
3063                                    IsCommutable>;
3064
3065   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr#"d", OpNode, itins, prd,
3066                                    IsCommutable>;
3067 }
3068
3069 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
3070                                  SDNode OpNode, OpndItins itins, Predicate prd,
3071                                  bit IsCommutable = 0> {
3072   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr#"w", OpNode, itins, prd,
3073                                    IsCommutable>;
3074
3075   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr#"b", OpNode, itins, prd,
3076                                    IsCommutable>;
3077 }
3078
3079 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
3080                                   bits<8> opc_d, bits<8> opc_q,
3081                                   string OpcodeStr, SDNode OpNode,
3082                                   OpndItins itins, bit IsCommutable = 0> {
3083   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
3084                                     itins, HasAVX512, IsCommutable>,
3085               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
3086                                     itins, HasBWI, IsCommutable>;
3087 }
3088
3089 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, OpndItins itins,
3090                             SDNode OpNode,X86VectorVTInfo _Src,
3091                             X86VectorVTInfo _Dst, bit IsCommutable = 0> {
3092   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3093                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3094                             "$src2, $src1","$src1, $src2",
3095                             (_Dst.VT (OpNode
3096                                          (_Src.VT _Src.RC:$src1),
3097                                          (_Src.VT _Src.RC:$src2))),
3098                             itins.rr, IsCommutable>,
3099                             AVX512BIBase, EVEX_4V;
3100   let mayLoad = 1 in {
3101       defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3102                             (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3103                             "$src2, $src1", "$src1, $src2",
3104                             (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3105                                           (bitconvert (_Src.LdFrag addr:$src2)))),
3106                             itins.rm>,
3107                             AVX512BIBase, EVEX_4V;
3108
3109       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3110                         (ins _Src.RC:$src1, _Dst.ScalarMemOp:$src2),
3111                         OpcodeStr,
3112                         "${src2}"##_Dst.BroadcastStr##", $src1",
3113                          "$src1, ${src2}"##_Dst.BroadcastStr,
3114                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3115                                      (_Dst.VT (X86VBroadcast
3116                                               (_Dst.ScalarLdFrag addr:$src2)))))),
3117                         itins.rm>,
3118                         AVX512BIBase, EVEX_4V, EVEX_B;
3119   }
3120 }
3121
3122 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3123                                     SSE_INTALU_ITINS_P, 1>;
3124 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3125                                     SSE_INTALU_ITINS_P, 0>;
3126 defm VPADDS : avx512_binop_rm_vl_bw<0xEC, 0xED, "vpadds", X86adds,
3127                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3128 defm VPSUBS : avx512_binop_rm_vl_bw<0xE8, 0xE9, "vpsubs", X86subs,
3129                                     SSE_INTALU_ITINS_P, HasBWI, 0>;
3130 defm VPADDUS : avx512_binop_rm_vl_bw<0xDC, 0xDD, "vpaddus", X86addus,
3131                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3132 defm VPSUBUS : avx512_binop_rm_vl_bw<0xD8, 0xD9, "vpsubus", X86subus,
3133                                      SSE_INTALU_ITINS_P, HasBWI, 0>;
3134 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmulld", mul,
3135                                     SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3136 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmullw", mul,
3137                                     SSE_INTALU_ITINS_P, HasBWI, 1>;
3138 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmullq", mul,
3139                                     SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3140 defm VPMULHW : avx512_binop_rm_vl_w<0xE5, "vpmulhw", mulhs, SSE_INTALU_ITINS_P,
3141                                     HasBWI, 1>;
3142 defm VPMULHUW : avx512_binop_rm_vl_w<0xE4, "vpmulhuw", mulhu, SSE_INTMUL_ITINS_P,
3143                                      HasBWI, 1>;
3144 defm VPMULHRSW : avx512_binop_rm_vl_w<0x0B, "vpmulhrsw", X86mulhrs, SSE_INTMUL_ITINS_P,
3145                                       HasBWI, 1>, T8PD;
3146 defm VPAVG : avx512_binop_rm_vl_bw<0xE0, 0xE3, "vpavg", X86avg,
3147                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3148
3149 multiclass avx512_binop_all<bits<8> opc, string OpcodeStr, OpndItins itins,
3150                             SDNode OpNode, bit IsCommutable = 0> {
3151
3152   defm NAME#Z : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3153                                  v16i32_info, v8i64_info, IsCommutable>,
3154                                 EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3155   let Predicates = [HasVLX] in {
3156     defm NAME#Z256 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3157                                       v8i32x_info, v4i64x_info, IsCommutable>,
3158                                      EVEX_V256, EVEX_CD8<64, CD8VF>, VEX_W;
3159     defm NAME#Z128 : avx512_binop_rm2<opc, OpcodeStr, itins, OpNode,
3160                                       v4i32x_info, v2i64x_info, IsCommutable>,
3161                                      EVEX_V128, EVEX_CD8<64, CD8VF>, VEX_W;
3162   }
3163 }
3164
3165 defm VPMULDQ : avx512_binop_all<0x28, "vpmuldq", SSE_INTALU_ITINS_P,
3166                    X86pmuldq, 1>,T8PD;
3167 defm VPMULUDQ : avx512_binop_all<0xF4, "vpmuludq", SSE_INTMUL_ITINS_P,
3168                    X86pmuludq, 1>;
3169
3170 multiclass avx512_packs_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3171                             X86VectorVTInfo _Src, X86VectorVTInfo _Dst> {
3172   let mayLoad = 1 in {
3173       defm rmb : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3174                         (ins _Src.RC:$src1, _Src.ScalarMemOp:$src2),
3175                         OpcodeStr,
3176                         "${src2}"##_Src.BroadcastStr##", $src1",
3177                          "$src1, ${src2}"##_Src.BroadcastStr,
3178                         (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1), (bitconvert
3179                                      (_Src.VT (X86VBroadcast
3180                                               (_Src.ScalarLdFrag addr:$src2))))))>,
3181                         EVEX_4V, EVEX_B, EVEX_CD8<_Src.EltSize, CD8VF>;
3182   }
3183 }
3184
3185 multiclass avx512_packs_rm<bits<8> opc, string OpcodeStr,
3186                             SDNode OpNode,X86VectorVTInfo _Src,
3187                             X86VectorVTInfo _Dst> {
3188   defm rr : AVX512_maskable<opc, MRMSrcReg, _Dst, (outs _Dst.RC:$dst),
3189                             (ins _Src.RC:$src1, _Src.RC:$src2), OpcodeStr,
3190                             "$src2, $src1","$src1, $src2",
3191                             (_Dst.VT (OpNode
3192                                          (_Src.VT _Src.RC:$src1),
3193                                          (_Src.VT _Src.RC:$src2)))>,
3194                             EVEX_CD8<_Src.EltSize, CD8VF>, EVEX_4V;
3195   let mayLoad = 1 in {
3196     defm rm : AVX512_maskable<opc, MRMSrcMem, _Dst, (outs _Dst.RC:$dst),
3197                           (ins _Src.RC:$src1, _Src.MemOp:$src2), OpcodeStr,
3198                           "$src2, $src1", "$src1, $src2",
3199                           (_Dst.VT (OpNode (_Src.VT _Src.RC:$src1),
3200                                         (bitconvert (_Src.LdFrag addr:$src2))))>,
3201                            EVEX_4V, EVEX_CD8<_Src.EltSize, CD8VF>;
3202   }
3203 }
3204
3205 multiclass avx512_packs_all_i32_i16<bits<8> opc, string OpcodeStr,
3206                                     SDNode OpNode> {
3207   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i32_info,
3208                                  v32i16_info>,
3209                 avx512_packs_rmb<opc, OpcodeStr, OpNode, v16i32_info,
3210                                  v32i16_info>, EVEX_V512;
3211   let Predicates = [HasVLX] in {
3212     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i32x_info,
3213                                      v16i16x_info>,
3214                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v8i32x_info,
3215                                      v16i16x_info>, EVEX_V256;
3216     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v4i32x_info,
3217                                      v8i16x_info>,
3218                      avx512_packs_rmb<opc, OpcodeStr, OpNode, v4i32x_info,
3219                                      v8i16x_info>, EVEX_V128;
3220   }
3221 }
3222 multiclass avx512_packs_all_i16_i8<bits<8> opc, string OpcodeStr,
3223                             SDNode OpNode> {
3224   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, v32i16_info,
3225                                 v64i8_info>, EVEX_V512;
3226   let Predicates = [HasVLX] in {
3227     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, v16i16x_info,
3228                                     v32i8x_info>, EVEX_V256;
3229     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, v8i16x_info,
3230                                     v16i8x_info>, EVEX_V128;
3231   }
3232 }
3233
3234 multiclass avx512_vpmadd<bits<8> opc, string OpcodeStr,
3235                             SDNode OpNode, AVX512VLVectorVTInfo _Src,
3236                             AVX512VLVectorVTInfo _Dst> {
3237   defm NAME#Z : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info512,
3238                                 _Dst.info512>, EVEX_V512;
3239   let Predicates = [HasVLX] in {
3240     defm NAME#Z256 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info256,
3241                                      _Dst.info256>, EVEX_V256;
3242     defm NAME#Z128 : avx512_packs_rm<opc, OpcodeStr, OpNode, _Src.info128,
3243                                      _Dst.info128>, EVEX_V128;
3244   }
3245 }
3246
3247 let Predicates = [HasBWI] in {
3248   defm VPACKSSDW : avx512_packs_all_i32_i16<0x6B, "vpackssdw", X86Packss>, PD;
3249   defm VPACKUSDW : avx512_packs_all_i32_i16<0x2b, "vpackusdw", X86Packus>, T8PD;
3250   defm VPACKSSWB : avx512_packs_all_i16_i8 <0x63, "vpacksswb", X86Packss>, AVX512BIBase, VEX_W;
3251   defm VPACKUSWB : avx512_packs_all_i16_i8 <0x67, "vpackuswb", X86Packus>, AVX512BIBase, VEX_W;
3252
3253   defm VPMADDUBSW : avx512_vpmadd<0x04, "vpmaddubsw", X86vpmaddubsw,
3254                        avx512vl_i8_info, avx512vl_i16_info>, AVX512BIBase, T8PD;
3255   defm VPMADDWD   : avx512_vpmadd<0xF5, "vpmaddwd", X86vpmaddwd,
3256                        avx512vl_i16_info, avx512vl_i32_info>, AVX512BIBase;
3257 }
3258
3259 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxsb", smax,
3260                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3261 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxsw", smax,
3262                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3263 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", smax,
3264                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3265
3266 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxub", umax,
3267                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3268 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxuw", umax,
3269                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3270 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", umax,
3271                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3272
3273 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpminsb", smin,
3274                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3275 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpminsw", smin,
3276                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3277 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", smin,
3278                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3279
3280 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminub", umin,
3281                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3282 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminuw", umin,
3283                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3284 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", umin,
3285                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3286 //===----------------------------------------------------------------------===//
3287 // AVX-512  Logical Instructions
3288 //===----------------------------------------------------------------------===//
3289
3290 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3291                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3292 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3293                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3294 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3295                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3296 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3297                                   SSE_INTALU_ITINS_P, HasAVX512, 0>;
3298
3299 //===----------------------------------------------------------------------===//
3300 // AVX-512  FP arithmetic
3301 //===----------------------------------------------------------------------===//
3302 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3303                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3304                          bit IsCommutable> {
3305
3306   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3307                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3308                            "$src2, $src1", "$src1, $src2",
3309                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3310                            (i32 FROUND_CURRENT)),
3311                            itins.rr, IsCommutable>;
3312
3313   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3314                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3315                          "$src2, $src1", "$src1, $src2",
3316                          (VecNode (_.VT _.RC:$src1),
3317                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3318                            (i32 FROUND_CURRENT)),
3319                          itins.rm, IsCommutable>;
3320   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3321       Predicates = [HasAVX512] in {
3322   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3323                          (ins _.FRC:$src1, _.FRC:$src2),
3324                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3325                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3326                           itins.rr>;
3327   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3328                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3329                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3330                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3331                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3332   }
3333 }
3334
3335 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3336                          SDNode VecNode, OpndItins itins, bit IsCommutable = 0> {
3337
3338   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3339                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3340                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3341                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3342                           (i32 imm:$rc)), itins.rr, IsCommutable>,
3343                           EVEX_B, EVEX_RC;
3344 }
3345 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3346                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3347
3348   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3349                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3350                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3351                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3352                             (i32 FROUND_NO_EXC))>, EVEX_B;
3353 }
3354
3355 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3356                                   SDNode VecNode,
3357                                   SizeItins itins, bit IsCommutable> {
3358   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3359                               itins.s, IsCommutable>,
3360              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3361                               itins.s, IsCommutable>,
3362                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3363   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3364                               itins.d,                  IsCommutable>,
3365              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3366                               itins.d, IsCommutable>,
3367                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3368 }
3369
3370 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3371                                   SDNode VecNode,
3372                                   SizeItins itins, bit IsCommutable> {
3373   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3374                               itins.s, IsCommutable>,
3375              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3376                               itins.s, IsCommutable>,
3377                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3378   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3379                               itins.d,                  IsCommutable>,
3380              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3381                               itins.d, IsCommutable>,
3382                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3383 }
3384 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3385 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3386 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3387 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3388 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3389 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3390
3391 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3392                             X86VectorVTInfo _, bit IsCommutable> {
3393   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3394                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3395                   "$src2, $src1", "$src1, $src2",
3396                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3397   let mayLoad = 1 in {
3398     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3399                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3400                     "$src2, $src1", "$src1, $src2",
3401                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3402     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3403                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3404                      "${src2}"##_.BroadcastStr##", $src1",
3405                      "$src1, ${src2}"##_.BroadcastStr,
3406                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3407                                                 (_.ScalarLdFrag addr:$src2))))>,
3408                      EVEX_4V, EVEX_B;
3409   }//let mayLoad = 1
3410 }
3411
3412 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3413                             X86VectorVTInfo _> {
3414   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3415                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3416                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3417                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3418                   EVEX_4V, EVEX_B, EVEX_RC;
3419 }
3420
3421
3422 multiclass avx512_fp_sae_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3423                             X86VectorVTInfo _> {
3424   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3425                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3426                   "{sae}, $src2, $src1", "$src1, $src2, {sae}",
3427                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 FROUND_NO_EXC)))>,
3428                   EVEX_4V, EVEX_B;
3429 }
3430
3431 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3432                              bit IsCommutable = 0> {
3433   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3434                               IsCommutable>, EVEX_V512, PS,
3435                               EVEX_CD8<32, CD8VF>;
3436   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3437                               IsCommutable>, EVEX_V512, PD, VEX_W,
3438                               EVEX_CD8<64, CD8VF>;
3439
3440     // Define only if AVX512VL feature is present.
3441   let Predicates = [HasVLX] in {
3442     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3443                                    IsCommutable>, EVEX_V128, PS,
3444                                    EVEX_CD8<32, CD8VF>;
3445     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3446                                    IsCommutable>, EVEX_V256, PS,
3447                                    EVEX_CD8<32, CD8VF>;
3448     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3449                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3450                                    EVEX_CD8<64, CD8VF>;
3451     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3452                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3453                                    EVEX_CD8<64, CD8VF>;
3454   }
3455 }
3456
3457 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3458   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3459                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3460   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3461                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3462 }
3463
3464 multiclass avx512_fp_binop_p_sae<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3465   defm PSZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info>,
3466                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3467   defm PDZ : avx512_fp_sae_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info>,
3468                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3469 }
3470
3471 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3472             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3473 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3474             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3475 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3476             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3477 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3478             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3479 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>,
3480             avx512_fp_binop_p_sae<0x5D, "vmin", X86fminRnd>;
3481 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>,
3482             avx512_fp_binop_p_sae<0x5F, "vmax", X86fmaxRnd>;
3483 let Predicates = [HasDQI] in {
3484   defm VAND  : avx512_fp_binop_p<0x54, "vand", X86fand, 1>;
3485   defm VANDN : avx512_fp_binop_p<0x55, "vandn", X86fandn, 0>;
3486   defm VOR   : avx512_fp_binop_p<0x56, "vor", X86for, 1>;
3487   defm VXOR  : avx512_fp_binop_p<0x57, "vxor", X86fxor, 1>;
3488 }
3489
3490 multiclass avx512_fp_scalef_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3491                             X86VectorVTInfo _> {
3492   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3493                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3494                   "$src2, $src1", "$src1, $src2",
3495                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>, EVEX_4V;
3496   let mayLoad = 1 in {
3497     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3498                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3499                     "$src2, $src1", "$src1, $src2",
3500                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>, EVEX_4V;
3501     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3502                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3503                      "${src2}"##_.BroadcastStr##", $src1",
3504                      "$src1, ${src2}"##_.BroadcastStr,
3505                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3506                                                 (_.ScalarLdFrag addr:$src2))), (i32 FROUND_CURRENT))>,
3507                      EVEX_4V, EVEX_B;
3508   }//let mayLoad = 1
3509 }
3510
3511 multiclass avx512_fp_scalef_scalar<bits<8> opc, string OpcodeStr, SDNode OpNode,
3512                             X86VectorVTInfo _> {
3513   defm rr: AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3514                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3515                   "$src2, $src1", "$src1, $src2",
3516                   (_.VT (OpNode _.RC:$src1, _.RC:$src2, (i32 FROUND_CURRENT)))>;
3517   let mayLoad = 1 in {
3518     defm rm: AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3519                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3520                     "$src2, $src1", "$src1, $src2",
3521                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2), (i32 FROUND_CURRENT))>;
3522   }//let mayLoad = 1
3523 }
3524
3525 multiclass avx512_fp_scalef_all<bits<8> opc, bits<8> opcScaler, string OpcodeStr, SDNode OpNode> {
3526   defm PSZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v16f32_info>,
3527              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v16f32_info>,
3528                               EVEX_V512, EVEX_CD8<32, CD8VF>;
3529   defm PDZ : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f64_info>,
3530              avx512_fp_round_packed<opc, OpcodeStr, OpNode, v8f64_info>,
3531                               EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3532   defm SSZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f32x_info>,
3533                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"ss", f32x_info, OpNode, SSE_ALU_ITINS_S.s>,
3534                               EVEX_4V,EVEX_CD8<32, CD8VT1>;
3535   defm SDZ128 : avx512_fp_scalef_scalar<opcScaler, OpcodeStr, OpNode, f64x_info>,
3536                 avx512_fp_scalar_round<opcScaler, OpcodeStr##"sd", f64x_info, OpNode, SSE_ALU_ITINS_S.d>,
3537                               EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
3538
3539   // Define only if AVX512VL feature is present.
3540   let Predicates = [HasVLX] in {
3541     defm PSZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f32x_info>,
3542                                    EVEX_V128, EVEX_CD8<32, CD8VF>;
3543     defm PSZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v8f32x_info>,
3544                                    EVEX_V256, EVEX_CD8<32, CD8VF>;
3545     defm PDZ128 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v2f64x_info>,
3546                                    EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
3547     defm PDZ256 : avx512_fp_scalef_p<opc, OpcodeStr, OpNode, v4f64x_info>,
3548                                    EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
3549   }
3550 }
3551 defm VSCALEF : avx512_fp_scalef_all<0x2C, 0x2D, "vscalef", X86scalef>, T8PD;
3552
3553 //===----------------------------------------------------------------------===//
3554 // AVX-512  VPTESTM instructions
3555 //===----------------------------------------------------------------------===//
3556
3557 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, SDNode OpNode,
3558                             X86VectorVTInfo _> {
3559   defm rr : AVX512_maskable_cmp<opc, MRMSrcReg, _, (outs _.KRC:$dst),
3560                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3561                       "$src2, $src1", "$src1, $src2",
3562                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))>,
3563                     EVEX_4V;
3564   let mayLoad = 1 in
3565   defm rm : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3566                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3567                        "$src2, $src1", "$src1, $src2",
3568                    (OpNode (_.VT _.RC:$src1),
3569                     (_.VT (bitconvert (_.LdFrag addr:$src2))))>,
3570                     EVEX_4V,
3571                    EVEX_CD8<_.EltSize, CD8VF>;
3572 }
3573
3574 multiclass avx512_vptest_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3575                             X86VectorVTInfo _> {
3576   let mayLoad = 1 in
3577   defm rmb : AVX512_maskable_cmp<opc, MRMSrcMem, _, (outs _.KRC:$dst),
3578                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3579                     "${src2}"##_.BroadcastStr##", $src1",
3580                     "$src1, ${src2}"##_.BroadcastStr,
3581                     (OpNode (_.VT _.RC:$src1), (_.VT (X86VBroadcast
3582                                                 (_.ScalarLdFrag addr:$src2))))>,
3583                     EVEX_B, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3584 }
3585 multiclass avx512_vptest_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3586                                   AVX512VLVectorVTInfo _> {
3587   let Predicates  = [HasAVX512] in
3588   defm Z : avx512_vptest<opc, OpcodeStr, OpNode, _.info512>,
3589            avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3590
3591   let Predicates = [HasAVX512, HasVLX] in {
3592   defm Z256 : avx512_vptest<opc, OpcodeStr, OpNode, _.info256>,
3593               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3594   defm Z128 : avx512_vptest<opc, OpcodeStr, OpNode, _.info128>,
3595               avx512_vptest_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3596   }
3597 }
3598
3599 multiclass avx512_vptest_dq<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3600   defm D : avx512_vptest_dq_sizes<opc, OpcodeStr#"d", OpNode,
3601                                  avx512vl_i32_info>;
3602   defm Q : avx512_vptest_dq_sizes<opc, OpcodeStr#"q", OpNode,
3603                                  avx512vl_i64_info>, VEX_W;
3604 }
3605
3606 multiclass avx512_vptest_wb<bits<8> opc, string OpcodeStr,
3607                                  SDNode OpNode> {
3608   let Predicates = [HasBWI] in {
3609   defm WZ:    avx512_vptest<opc, OpcodeStr#"w", OpNode, v32i16_info>,
3610               EVEX_V512, VEX_W;
3611   defm BZ:    avx512_vptest<opc, OpcodeStr#"b", OpNode, v64i8_info>,
3612               EVEX_V512;
3613   }
3614   let Predicates = [HasVLX, HasBWI] in {
3615
3616   defm WZ256: avx512_vptest<opc, OpcodeStr#"w", OpNode, v16i16x_info>,
3617               EVEX_V256, VEX_W;
3618   defm WZ128: avx512_vptest<opc, OpcodeStr#"w", OpNode, v8i16x_info>,
3619               EVEX_V128, VEX_W;
3620   defm BZ256: avx512_vptest<opc, OpcodeStr#"b", OpNode, v32i8x_info>,
3621               EVEX_V256;
3622   defm BZ128: avx512_vptest<opc, OpcodeStr#"b", OpNode, v16i8x_info>,
3623               EVEX_V128;
3624   }
3625 }
3626
3627 multiclass avx512_vptest_all_forms<bits<8> opc_wb, bits<8> opc_dq, string OpcodeStr,
3628                                    SDNode OpNode> :
3629   avx512_vptest_wb <opc_wb, OpcodeStr, OpNode>,
3630   avx512_vptest_dq<opc_dq, OpcodeStr, OpNode>;
3631
3632 defm VPTESTM   : avx512_vptest_all_forms<0x26, 0x27, "vptestm", X86testm>, T8PD;
3633 defm VPTESTNM  : avx512_vptest_all_forms<0x26, 0x27, "vptestnm", X86testnm>, T8XS;
3634
3635 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3636                  (v16i32 VR512:$src2), (i16 -1))),
3637                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3638
3639 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3640                  (v8i64 VR512:$src2), (i8 -1))),
3641                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3642
3643 //===----------------------------------------------------------------------===//
3644 // AVX-512  Shift instructions
3645 //===----------------------------------------------------------------------===//
3646 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3647                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3648   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3649                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3650                       "$src2, $src1", "$src1, $src2",
3651                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3652                    SSE_INTSHIFT_ITINS_P.rr>;
3653   let mayLoad = 1 in
3654   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3655                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3656                        "$src2, $src1", "$src1, $src2",
3657                    (_.VT (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
3658                           (i8 imm:$src2))),
3659                    SSE_INTSHIFT_ITINS_P.rm>;
3660 }
3661
3662 multiclass avx512_shift_rmbi<bits<8> opc, Format ImmFormM,
3663                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3664   let mayLoad = 1 in
3665   defm mbi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3666                    (ins _.ScalarMemOp:$src1, u8imm:$src2), OpcodeStr,
3667       "$src2, ${src1}"##_.BroadcastStr, "${src1}"##_.BroadcastStr##", $src2",
3668      (_.VT (OpNode (X86VBroadcast (_.ScalarLdFrag addr:$src1)), (i8 imm:$src2))),
3669      SSE_INTSHIFT_ITINS_P.rm>, EVEX_B;
3670 }
3671
3672 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3673                          ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3674    // src2 is always 128-bit
3675   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3676                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3677                       "$src2, $src1", "$src1, $src2",
3678                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3679                    SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3680   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3681                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3682                        "$src2, $src1", "$src1, $src2",
3683                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3684                    SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase,
3685                    EVEX_4V;
3686 }
3687
3688 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3689                                   ValueType SrcVT, PatFrag bc_frag,
3690                                   AVX512VLVectorVTInfo VTInfo, Predicate prd> {
3691   let Predicates = [prd] in
3692   defm Z    : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3693                             VTInfo.info512>, EVEX_V512,
3694                             EVEX_CD8<VTInfo.info512.EltSize, CD8VQ> ;
3695   let Predicates = [prd, HasVLX] in {
3696   defm Z256 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3697                             VTInfo.info256>, EVEX_V256,
3698                             EVEX_CD8<VTInfo.info256.EltSize, CD8VH>;
3699   defm Z128 : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag,
3700                             VTInfo.info128>, EVEX_V128,
3701                             EVEX_CD8<VTInfo.info128.EltSize, CD8VF>;
3702   }
3703 }
3704
3705 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, bits<8> opcw,
3706                               string OpcodeStr, SDNode OpNode> {
3707   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3708                                  avx512vl_i32_info, HasAVX512>;
3709   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3710                                  avx512vl_i64_info, HasAVX512>, VEX_W;
3711   defm W : avx512_shift_sizes<opcw, OpcodeStr#"w", OpNode, v8i16, bc_v8i16,
3712                                  avx512vl_i16_info, HasBWI>;
3713 }
3714
3715 multiclass avx512_shift_rmi_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3716                                  string OpcodeStr, SDNode OpNode,
3717                                  AVX512VLVectorVTInfo VTInfo> {
3718   let Predicates = [HasAVX512] in
3719   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3720                               VTInfo.info512>,
3721              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3722                               VTInfo.info512>, EVEX_V512;
3723   let Predicates = [HasAVX512, HasVLX] in {
3724   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3725                               VTInfo.info256>,
3726              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3727                               VTInfo.info256>, EVEX_V256;
3728   defm Z128: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3729                               VTInfo.info128>,
3730              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3731                               VTInfo.info128>, EVEX_V128;
3732   }
3733 }
3734
3735 multiclass avx512_shift_rmi_w<bits<8> opcw,
3736                                  Format ImmFormR, Format ImmFormM,
3737                                  string OpcodeStr, SDNode OpNode> {
3738   let Predicates = [HasBWI] in
3739   defm WZ:    avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3740                                v32i16_info>, EVEX_V512;
3741   let Predicates = [HasVLX, HasBWI] in {
3742   defm WZ256: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3743                                v16i16x_info>, EVEX_V256;
3744   defm WZ128: avx512_shift_rmi<opcw, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3745                                v8i16x_info>, EVEX_V128;
3746   }
3747 }
3748
3749 multiclass avx512_shift_rmi_dq<bits<8> opcd, bits<8> opcq,
3750                                  Format ImmFormR, Format ImmFormM,
3751                                  string OpcodeStr, SDNode OpNode> {
3752   defm D: avx512_shift_rmi_sizes<opcd, ImmFormR, ImmFormM, OpcodeStr#"d", OpNode,
3753                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VF>;
3754   defm Q: avx512_shift_rmi_sizes<opcq, ImmFormR, ImmFormM, OpcodeStr#"q", OpNode,
3755                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VF>, VEX_W;
3756 }
3757
3758 defm VPSRL : avx512_shift_rmi_dq<0x72, 0x73, MRM2r, MRM2m, "vpsrl", X86vsrli>,
3759              avx512_shift_rmi_w<0x71, MRM2r, MRM2m, "vpsrlw", X86vsrli>, AVX512BIi8Base, EVEX_4V;
3760
3761 defm VPSLL : avx512_shift_rmi_dq<0x72, 0x73, MRM6r, MRM6m, "vpsll", X86vshli>,
3762              avx512_shift_rmi_w<0x71, MRM6r, MRM6m, "vpsllw", X86vshli>, AVX512BIi8Base, EVEX_4V;
3763
3764 defm VPSRA : avx512_shift_rmi_dq<0x72, 0x72, MRM4r, MRM4m, "vpsra", X86vsrai>,
3765              avx512_shift_rmi_w<0x71, MRM4r, MRM4m, "vpsraw", X86vsrai>, AVX512BIi8Base, EVEX_4V;
3766
3767 defm VPROR : avx512_shift_rmi_dq<0x72, 0x72, MRM0r, MRM0m, "vpror", rotr>, AVX512BIi8Base, EVEX_4V;
3768 defm VPROL : avx512_shift_rmi_dq<0x72, 0x72, MRM1r, MRM1m, "vprol", rotl>, AVX512BIi8Base, EVEX_4V;
3769
3770 defm VPSLL : avx512_shift_types<0xF2, 0xF3, 0xF1, "vpsll", X86vshl>;
3771 defm VPSRA : avx512_shift_types<0xE2, 0xE2, 0xE1, "vpsra", X86vsra>;
3772 defm VPSRL : avx512_shift_types<0xD2, 0xD3, 0xD1, "vpsrl", X86vsrl>;
3773
3774 //===-------------------------------------------------------------------===//
3775 // Variable Bit Shifts
3776 //===-------------------------------------------------------------------===//
3777 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3778                             X86VectorVTInfo _> {
3779   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3780                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3781                       "$src2, $src1", "$src1, $src2",
3782                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3783                    SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3784   let mayLoad = 1 in
3785   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3786                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3787                        "$src2, $src1", "$src1, $src2",
3788                    (_.VT (OpNode _.RC:$src1,
3789                    (_.VT (bitconvert (_.LdFrag addr:$src2))))),
3790                    SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V,
3791                    EVEX_CD8<_.EltSize, CD8VF>;
3792 }
3793
3794 multiclass avx512_var_shift_mb<bits<8> opc, string OpcodeStr, SDNode OpNode,
3795                             X86VectorVTInfo _> {
3796   let mayLoad = 1 in
3797   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3798                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr,
3799                     "${src2}"##_.BroadcastStr##", $src1",
3800                     "$src1, ${src2}"##_.BroadcastStr,
3801                     (_.VT (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3802                                                 (_.ScalarLdFrag addr:$src2))))),
3803                     SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_B,
3804                     EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
3805 }
3806 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3807                                   AVX512VLVectorVTInfo _> {
3808   let Predicates  = [HasAVX512] in
3809   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3810            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3811
3812   let Predicates = [HasAVX512, HasVLX] in {
3813   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3814               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3815   defm Z128 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info128>,
3816               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
3817   }
3818 }
3819
3820 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3821                                  SDNode OpNode> {
3822   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3823                                  avx512vl_i32_info>;
3824   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3825                                  avx512vl_i64_info>, VEX_W;
3826 }
3827
3828 multiclass avx512_var_shift_w<bits<8> opc, string OpcodeStr,
3829                                  SDNode OpNode> {
3830   let Predicates = [HasBWI] in
3831   defm WZ:    avx512_var_shift<opc, OpcodeStr, OpNode, v32i16_info>,
3832               EVEX_V512, VEX_W;
3833   let Predicates = [HasVLX, HasBWI] in {
3834
3835   defm WZ256: avx512_var_shift<opc, OpcodeStr, OpNode, v16i16x_info>,
3836               EVEX_V256, VEX_W;
3837   defm WZ128: avx512_var_shift<opc, OpcodeStr, OpNode, v8i16x_info>,
3838               EVEX_V128, VEX_W;
3839   }
3840 }
3841
3842 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>,
3843               avx512_var_shift_w<0x12, "vpsllvw", shl>;
3844 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>,
3845               avx512_var_shift_w<0x11, "vpsravw", sra>;
3846 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>,
3847               avx512_var_shift_w<0x10, "vpsrlvw", srl>;
3848 defm VPRORV : avx512_var_shift_types<0x14, "vprorv", rotr>;
3849 defm VPROLV : avx512_var_shift_types<0x15, "vprolv", rotl>;
3850
3851 //===-------------------------------------------------------------------===//
3852 // 1-src variable permutation VPERMW/D/Q
3853 //===-------------------------------------------------------------------===//
3854 multiclass avx512_vperm_dq_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3855                                   AVX512VLVectorVTInfo _> {
3856   let Predicates  = [HasAVX512] in
3857   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>,
3858            avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3859
3860   let Predicates = [HasAVX512, HasVLX] in
3861   defm Z256 : avx512_var_shift<opc, OpcodeStr, OpNode, _.info256>,
3862               avx512_var_shift_mb<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
3863 }
3864
3865 multiclass avx512_vpermi_dq_sizes<bits<8> opc, Format ImmFormR, Format ImmFormM,
3866                                  string OpcodeStr, SDNode OpNode,
3867                                  AVX512VLVectorVTInfo VTInfo> {
3868   let Predicates = [HasAVX512] in
3869   defm Z:    avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3870                               VTInfo.info512>,
3871              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3872                               VTInfo.info512>, EVEX_V512;
3873   let Predicates = [HasAVX512, HasVLX] in
3874   defm Z256: avx512_shift_rmi<opc, ImmFormR, ImmFormM, OpcodeStr, OpNode,
3875                               VTInfo.info256>,
3876              avx512_shift_rmbi<opc, ImmFormM, OpcodeStr, OpNode,
3877                               VTInfo.info256>, EVEX_V256;
3878 }
3879
3880
3881 defm VPERM  : avx512_var_shift_w<0x8D, "vpermw", X86VPermv>;
3882
3883 defm VPERMD : avx512_vperm_dq_sizes<0x36, "vpermd", X86VPermv,
3884                                     avx512vl_i32_info>;
3885 defm VPERMQ : avx512_vperm_dq_sizes<0x36, "vpermq", X86VPermv,
3886                                     avx512vl_i64_info>, VEX_W;
3887 defm VPERMPS : avx512_vperm_dq_sizes<0x16, "vpermps", X86VPermv,
3888                                     avx512vl_f32_info>;
3889 defm VPERMPD : avx512_vperm_dq_sizes<0x16, "vpermpd", X86VPermv,
3890                                     avx512vl_f64_info>, VEX_W;
3891
3892 defm VPERMQ : avx512_vpermi_dq_sizes<0x00, MRMSrcReg, MRMSrcMem, "vpermq",
3893                              X86VPermi, avx512vl_i64_info>,
3894                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3895 defm VPERMPD : avx512_vpermi_dq_sizes<0x01, MRMSrcReg, MRMSrcMem, "vpermpd",
3896                              X86VPermi, avx512vl_f64_info>,
3897                              EVEX, AVX512AIi8Base, EVEX_CD8<64, CD8VF>, VEX_W;
3898
3899 //===----------------------------------------------------------------------===//
3900 // AVX-512 - VPSHUFD, VPSHUFLW, VPSHUFHW
3901 //===----------------------------------------------------------------------===//
3902
3903 defm VPSHUFD : avx512_shift_rmi_sizes<0x70, MRMSrcReg, MRMSrcMem, "vpshufd",
3904                              X86PShufd, avx512vl_i32_info>,
3905                              EVEX, AVX512BIi8Base, EVEX_CD8<32, CD8VF>;
3906 defm VPSHUFH : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshufhw",
3907                                   X86PShufhw>, EVEX, AVX512XSIi8Base, VEX_W;
3908 defm VPSHUFL : avx512_shift_rmi_w<0x70, MRMSrcReg, MRMSrcMem, "vpshuflw",
3909                                   X86PShuflw>, EVEX, AVX512XDIi8Base, VEX_W;
3910
3911 multiclass avx512_pshufb_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode> {
3912   let Predicates = [HasBWI] in
3913   defm Z:    avx512_var_shift<opc, OpcodeStr, OpNode, v64i8_info>, EVEX_V512;
3914
3915   let Predicates = [HasVLX, HasBWI] in {
3916   defm Z256: avx512_var_shift<opc, OpcodeStr, OpNode, v32i8x_info>, EVEX_V256;
3917   defm Z128: avx512_var_shift<opc, OpcodeStr, OpNode, v16i8x_info>, EVEX_V128;
3918   }
3919 }
3920
3921 defm VPSHUFB: avx512_pshufb_sizes<0x00, "vpshufb", X86pshufb>;
3922
3923 //===----------------------------------------------------------------------===//
3924 // AVX-512 - MOVDDUP
3925 //===----------------------------------------------------------------------===//
3926
3927 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3928                         X86MemOperand x86memop, PatFrag memop_frag> {
3929 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3930                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3931                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3932 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3933                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3934                     [(set RC:$dst,
3935                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3936 }
3937
3938 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3939                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3940 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3941           (VMOVDDUPZrm addr:$src)>;
3942
3943 //===---------------------------------------------------------------------===//
3944 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3945 //===---------------------------------------------------------------------===//
3946 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3947                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3948                               X86MemOperand x86memop> {
3949   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3950                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3951                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3952   let mayLoad = 1 in
3953   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3954                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3955                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3956 }
3957
3958 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3959                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3960                        EVEX_CD8<32, CD8VF>;
3961 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3962                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3963                        EVEX_CD8<32, CD8VF>;
3964
3965 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3966 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3967            (VMOVSHDUPZrm addr:$src)>;
3968 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3969 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3970            (VMOVSLDUPZrm addr:$src)>;
3971
3972 //===----------------------------------------------------------------------===//
3973 // Move Low to High and High to Low packed FP Instructions
3974 //===----------------------------------------------------------------------===//
3975 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3976           (ins VR128X:$src1, VR128X:$src2),
3977           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3978           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3979            IIC_SSE_MOV_LH>, EVEX_4V;
3980 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3981           (ins VR128X:$src1, VR128X:$src2),
3982           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3983           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3984           IIC_SSE_MOV_LH>, EVEX_4V;
3985
3986 let Predicates = [HasAVX512] in {
3987   // MOVLHPS patterns
3988   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3989             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3990   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3991             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3992
3993   // MOVHLPS patterns
3994   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3995             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3996 }
3997
3998 //===----------------------------------------------------------------------===//
3999 // FMA - Fused Multiply Operations
4000 //
4001
4002 let Constraints = "$src1 = $dst" in {
4003 multiclass avx512_fma3p_213_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4004                                                             X86VectorVTInfo _> {
4005   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4006           (ins _.RC:$src2, _.RC:$src3),
4007           OpcodeStr, "$src3, $src2", "$src2, $src3",
4008           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4009          AVX512FMA3Base;
4010
4011   let mayLoad = 1 in {
4012     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4013             (ins _.RC:$src2, _.MemOp:$src3),
4014             OpcodeStr, "$src3, $src2", "$src2, $src3",
4015             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
4016             AVX512FMA3Base;
4017
4018     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4019               (ins _.RC:$src2, _.ScalarMemOp:$src3),
4020               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"),
4021               !strconcat("$src2, ${src3}", _.BroadcastStr ),
4022               (OpNode _.RC:$src1,
4023                _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
4024               AVX512FMA3Base, EVEX_B;
4025   }
4026 }
4027
4028 multiclass avx512_fma3_213_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4029                                                             X86VectorVTInfo _> {
4030   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4031           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4032           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4033           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4034           AVX512FMA3Base, EVEX_B, EVEX_RC;
4035 }
4036 } // Constraints = "$src1 = $dst"
4037
4038 multiclass avx512_fma3p_213_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4039                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4040   let Predicates = [HasAVX512] in {
4041     defm Z      : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info512>,
4042                   avx512_fma3_213_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4043                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4044   }
4045   let Predicates = [HasVLX, HasAVX512] in {
4046     defm Z256 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info256>,
4047                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4048     defm Z128 : avx512_fma3p_213_rm<opc, OpcodeStr, OpNode, _.info128>,
4049                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4050   }
4051 }
4052
4053 multiclass avx512_fma3p_213_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4054                                                             SDNode OpNodeRnd > {
4055     defm PS : avx512_fma3p_213_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4056                                       avx512vl_f32_info>;
4057     defm PD : avx512_fma3p_213_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4058                                       avx512vl_f64_info>, VEX_W;
4059 }
4060
4061 defm VFMADD213    : avx512_fma3p_213_f<0xA8, "vfmadd213", X86Fmadd, X86FmaddRnd>;
4062 defm VFMSUB213    : avx512_fma3p_213_f<0xAA, "vfmsub213", X86Fmsub, X86FmsubRnd>;
4063 defm VFMADDSUB213 : avx512_fma3p_213_f<0xA6, "vfmaddsub213", X86Fmaddsub, X86FmaddsubRnd>;
4064 defm VFMSUBADD213 : avx512_fma3p_213_f<0xA7, "vfmsubadd213", X86Fmsubadd, X86FmsubaddRnd>;
4065 defm VFNMADD213   : avx512_fma3p_213_f<0xAC, "vfnmadd213", X86Fnmadd, X86FnmaddRnd>;
4066 defm VFNMSUB213   : avx512_fma3p_213_f<0xAE, "vfnmsub213", X86Fnmsub, X86FnmsubRnd>;
4067
4068
4069 let Constraints = "$src1 = $dst" in {
4070 multiclass avx512_fma3p_231_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4071                                                             X86VectorVTInfo _> {
4072   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4073           (ins _.RC:$src2, _.RC:$src3),
4074           OpcodeStr, "$src3, $src2", "$src2, $src3",
4075           (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1))>,
4076          AVX512FMA3Base;
4077
4078   let mayLoad = 1 in {
4079     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4080             (ins _.RC:$src2, _.MemOp:$src3),
4081             OpcodeStr, "$src3, $src2", "$src2, $src3",
4082             (_.VT (OpNode _.RC:$src2, (_.LdFrag addr:$src3), _.RC:$src1))>,
4083            AVX512FMA3Base;
4084
4085     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4086            (ins _.RC:$src2, _.ScalarMemOp:$src3),
4087            OpcodeStr, "${src3}"##_.BroadcastStr##", $src2",
4088            "$src2, ${src3}"##_.BroadcastStr,
4089            (_.VT (OpNode _.RC:$src2,
4090                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src3))),
4091                         _.RC:$src1))>, AVX512FMA3Base, EVEX_B;
4092   }
4093 }
4094
4095 multiclass avx512_fma3_231_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4096                                                             X86VectorVTInfo _> {
4097   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4098           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4099           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
4100           (_.VT ( OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1, (i32 imm:$rc)))>,
4101           AVX512FMA3Base, EVEX_B, EVEX_RC;
4102 }
4103 } // Constraints = "$src1 = $dst"
4104
4105 multiclass avx512_fma3p_231_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4106                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4107   let Predicates = [HasAVX512] in {
4108     defm Z      : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info512>,
4109                   avx512_fma3_231_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4110                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4111   }
4112   let Predicates = [HasVLX, HasAVX512] in {
4113     defm Z256 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info256>,
4114                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4115     defm Z128 : avx512_fma3p_231_rm<opc, OpcodeStr, OpNode, _.info128>,
4116                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4117   }
4118 }
4119
4120 multiclass avx512_fma3p_231_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4121                                                             SDNode OpNodeRnd > {
4122     defm PS : avx512_fma3p_231_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4123                                       avx512vl_f32_info>;
4124     defm PD : avx512_fma3p_231_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4125                                       avx512vl_f64_info>, VEX_W;
4126 }
4127
4128 defm VFMADD231    : avx512_fma3p_231_f<0xB8, "vfmadd231", X86Fmadd, X86FmaddRnd>;
4129 defm VFMSUB231    : avx512_fma3p_231_f<0xBA, "vfmsub231", X86Fmsub, X86FmsubRnd>;
4130 defm VFMADDSUB231 : avx512_fma3p_231_f<0xB6, "vfmaddsub231", X86Fmaddsub, X86FmaddsubRnd>;
4131 defm VFMSUBADD231 : avx512_fma3p_231_f<0xB7, "vfmsubadd231", X86Fmsubadd, X86FmsubaddRnd>;
4132 defm VFNMADD231   : avx512_fma3p_231_f<0xBC, "vfnmadd231", X86Fnmadd, X86FnmaddRnd>;
4133 defm VFNMSUB231   : avx512_fma3p_231_f<0xBE, "vfnmsub231", X86Fnmsub, X86FnmsubRnd>;
4134
4135 let Constraints = "$src1 = $dst" in {
4136 multiclass avx512_fma3p_132_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
4137                                                             X86VectorVTInfo _> {
4138   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4139           (ins _.RC:$src3, _.RC:$src2),
4140           OpcodeStr, "$src2, $src3", "$src3, $src2",
4141           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
4142          AVX512FMA3Base;
4143
4144   let mayLoad = 1 in {
4145     defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4146             (ins _.RC:$src3, _.MemOp:$src2),
4147             OpcodeStr, "$src2, $src3", "$src3, $src2",
4148             (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2), _.RC:$src3))>,
4149            AVX512FMA3Base;
4150
4151     defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
4152            (ins _.RC:$src3, _.ScalarMemOp:$src2),
4153            OpcodeStr, "${src2}"##_.BroadcastStr##", $src3",
4154            "$src3, ${src2}"##_.BroadcastStr,
4155            (_.VT (OpNode _.RC:$src1,
4156                         (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
4157                         _.RC:$src3))>, AVX512FMA3Base, EVEX_B;
4158   }
4159 }
4160
4161 multiclass avx512_fma3_132_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
4162                                                             X86VectorVTInfo _> {
4163   defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
4164           (ins _.RC:$src3, _.RC:$src2, AVX512RC:$rc),
4165           OpcodeStr, "$rc, $src2, $src3", "$src3, $src2, $rc",
4166           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
4167           AVX512FMA3Base, EVEX_B, EVEX_RC;
4168 }
4169 } // Constraints = "$src1 = $dst"
4170
4171 multiclass avx512_fma3p_132_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
4172                                      SDNode OpNodeRnd, AVX512VLVectorVTInfo _> {
4173   let Predicates = [HasAVX512] in {
4174     defm Z      : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info512>,
4175                   avx512_fma3_132_round<opc, OpcodeStr, OpNodeRnd, _.info512>,
4176                       EVEX_V512, EVEX_CD8<_.info512.EltSize, CD8VF>;
4177   }
4178   let Predicates = [HasVLX, HasAVX512] in {
4179     defm Z256 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info256>,
4180                       EVEX_V256, EVEX_CD8<_.info256.EltSize, CD8VF>;
4181     defm Z128 : avx512_fma3p_132_rm<opc, OpcodeStr, OpNode, _.info128>,
4182                       EVEX_V128, EVEX_CD8<_.info128.EltSize, CD8VF>;
4183   }
4184 }
4185
4186 multiclass avx512_fma3p_132_f<bits<8> opc, string OpcodeStr, SDNode OpNode,
4187                                                             SDNode OpNodeRnd > {
4188     defm PS : avx512_fma3p_132_common<opc, OpcodeStr#"ps", OpNode, OpNodeRnd,
4189                                       avx512vl_f32_info>;
4190     defm PD : avx512_fma3p_132_common<opc, OpcodeStr#"pd", OpNode, OpNodeRnd,
4191                                       avx512vl_f64_info>, VEX_W;
4192 }
4193
4194 defm VFMADD132    : avx512_fma3p_132_f<0x98, "vfmadd132", X86Fmadd, X86FmaddRnd>;
4195 defm VFMSUB132    : avx512_fma3p_132_f<0x9A, "vfmsub132", X86Fmsub, X86FmsubRnd>;
4196 defm VFMADDSUB132 : avx512_fma3p_132_f<0x96, "vfmaddsub132", X86Fmaddsub, X86FmaddsubRnd>;
4197 defm VFMSUBADD132 : avx512_fma3p_132_f<0x97, "vfmsubadd132", X86Fmsubadd, X86FmsubaddRnd>;
4198 defm VFNMADD132   : avx512_fma3p_132_f<0x9C, "vfnmadd132", X86Fnmadd, X86FnmaddRnd>;
4199 defm VFNMSUB132   : avx512_fma3p_132_f<0x9E, "vfnmsub132", X86Fnmsub, X86FnmsubRnd>;
4200
4201 // Scalar FMA
4202 let Constraints = "$src1 = $dst" in {
4203 multiclass avx512_fma3s_common<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4204                                dag RHS_VEC_r, dag RHS_VEC_m, dag RHS_VEC_rb,
4205                                                         dag RHS_r, dag RHS_m > {
4206   defm r_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4207           (ins _.RC:$src2, _.RC:$src3), OpcodeStr,
4208           "$src3, $src2", "$src2, $src3", RHS_VEC_r>, AVX512FMA3Base;
4209
4210   let mayLoad = 1 in
4211     defm m_Int: AVX512_maskable_3src_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4212             (ins _.RC:$src2, _.MemOp:$src3), OpcodeStr,
4213             "$src3, $src2", "$src2, $src3", RHS_VEC_m>, AVX512FMA3Base;
4214
4215   defm rb_Int: AVX512_maskable_3src_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4216          (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
4217          OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc", RHS_VEC_rb>,
4218                                        AVX512FMA3Base, EVEX_B, EVEX_RC;
4219
4220   let isCodeGenOnly = 1 in {
4221     def r     : AVX512FMA3<opc, MRMSrcReg, (outs _.FRC:$dst),
4222                      (ins _.FRC:$src1, _.FRC:$src2, _.FRC:$src3),
4223                      !strconcat(OpcodeStr,
4224                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4225                      [RHS_r]>;
4226     let mayLoad = 1 in
4227       def m     : AVX512FMA3<opc, MRMSrcMem, (outs _.FRC:$dst),
4228                       (ins _.FRC:$src1, _.FRC:$src2, _.ScalarMemOp:$src3),
4229                       !strconcat(OpcodeStr,
4230                                  "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
4231                       [RHS_m]>;
4232   }// isCodeGenOnly = 1
4233 }
4234 }// Constraints = "$src1 = $dst"
4235
4236 multiclass avx512_fma3s_all<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4237          string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd, X86VectorVTInfo _ ,
4238                                                                   string SUFF> {
4239
4240   defm NAME#213#SUFF: avx512_fma3s_common<opc213, OpcodeStr#"213"#_.Suffix , _ ,
4241                 (_.VT (OpNode _.RC:$src2, _.RC:$src1, _.RC:$src3)),
4242                 (_.VT (OpNode _.RC:$src2, _.RC:$src1,
4243                          (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))))),
4244                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src1, _.RC:$src3,
4245                          (i32 imm:$rc))),
4246                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4247                          _.FRC:$src3))),
4248                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src1,
4249                          (_.ScalarLdFrag addr:$src3))))>;
4250
4251   defm NAME#231#SUFF: avx512_fma3s_common<opc231, OpcodeStr#"231"#_.Suffix , _ ,
4252                 (_.VT (OpNode _.RC:$src2, _.RC:$src3, _.RC:$src1)),
4253                 (_.VT (OpNode _.RC:$src2,
4254                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4255                               _.RC:$src1)),
4256                 (_.VT ( OpNodeRnd _.RC:$src2, _.RC:$src3, _.RC:$src1,
4257                                   (i32 imm:$rc))),
4258                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2, _.FRC:$src3,
4259                                           _.FRC:$src1))),
4260                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src2,
4261                             (_.ScalarLdFrag addr:$src3), _.FRC:$src1)))>;
4262
4263   defm NAME#132#SUFF: avx512_fma3s_common<opc132, OpcodeStr#"132"#_.Suffix , _ ,
4264                 (_.VT (OpNode _.RC:$src1, _.RC:$src3, _.RC:$src2)),
4265                 (_.VT (OpNode _.RC:$src1,
4266                        (_.VT (scalar_to_vector(_.ScalarLdFrag addr:$src3))),
4267                               _.RC:$src2)),
4268                 (_.VT ( OpNodeRnd _.RC:$src1, _.RC:$src3, _.RC:$src2,
4269                          (i32 imm:$rc))),
4270                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1, _.FRC:$src3,
4271                          _.FRC:$src2))),
4272                 (set _.FRC:$dst, (_.EltVT (OpNode _.FRC:$src1,
4273                           (_.ScalarLdFrag addr:$src3), _.FRC:$src2)))>;
4274 }
4275
4276 multiclass avx512_fma3s<bits<8> opc213, bits<8> opc231, bits<8> opc132,
4277                              string OpcodeStr, SDNode OpNode, SDNode OpNodeRnd>{
4278   let Predicates = [HasAVX512] in {
4279     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4280                                    OpNodeRnd, f32x_info, "SS">,
4281                                    EVEX_CD8<32, CD8VT1>, VEX_LIG;
4282     defm NAME : avx512_fma3s_all<opc213, opc231, opc132, OpcodeStr, OpNode,
4283                                    OpNodeRnd, f64x_info, "SD">,
4284                                    EVEX_CD8<64, CD8VT1>, VEX_LIG, VEX_W;
4285   }
4286 }
4287
4288 defm VFMADD  : avx512_fma3s<0xA9, 0xB9, 0x99, "vfmadd", X86Fmadd, X86FmaddRnd>;
4289 defm VFMSUB  : avx512_fma3s<0xAB, 0xBB, 0x9B, "vfmsub", X86Fmsub, X86FmsubRnd>;
4290 defm VFNMADD : avx512_fma3s<0xAD, 0xBD, 0x9D, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
4291 defm VFNMSUB : avx512_fma3s<0xAF, 0xBF, 0x9F, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
4292
4293 //===----------------------------------------------------------------------===//
4294 // AVX-512  Scalar convert from sign integer to float/double
4295 //===----------------------------------------------------------------------===//
4296
4297 multiclass avx512_vcvtsi<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4298                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4299                     PatFrag ld_frag, string asm> {
4300   let hasSideEffects = 0 in {
4301     def rr : SI<opc, MRMSrcReg, (outs DstVT.FRC:$dst),
4302               (ins DstVT.FRC:$src1, SrcRC:$src),
4303               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4304               EVEX_4V;
4305     let mayLoad = 1 in
4306       def rm : SI<opc, MRMSrcMem, (outs DstVT.FRC:$dst),
4307               (ins DstVT.FRC:$src1, x86memop:$src),
4308               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
4309               EVEX_4V;
4310   } // hasSideEffects = 0
4311   let isCodeGenOnly = 1 in {
4312     def rr_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4313                   (ins DstVT.RC:$src1, SrcRC:$src2),
4314                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4315                   [(set DstVT.RC:$dst,
4316                         (OpNode (DstVT.VT DstVT.RC:$src1),
4317                                  SrcRC:$src2,
4318                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4319
4320     def rm_Int : SI<opc, MRMSrcMem, (outs DstVT.RC:$dst),
4321                   (ins DstVT.RC:$src1, x86memop:$src2),
4322                   !strconcat(asm,"\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4323                   [(set DstVT.RC:$dst,
4324                         (OpNode (DstVT.VT DstVT.RC:$src1),
4325                                  (ld_frag addr:$src2),
4326                                  (i32 FROUND_CURRENT)))]>, EVEX_4V;
4327   }//isCodeGenOnly = 1
4328 }
4329
4330 multiclass avx512_vcvtsi_round<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4331                     X86VectorVTInfo DstVT, string asm> {
4332   def rrb_Int : SI<opc, MRMSrcReg, (outs DstVT.RC:$dst),
4333               (ins DstVT.RC:$src1, SrcRC:$src2, AVX512RC:$rc),
4334               !strconcat(asm,
4335                   "\t{$src2, $rc, $src1, $dst|$dst, $src1, $rc, $src2}"),
4336               [(set DstVT.RC:$dst,
4337                     (OpNode (DstVT.VT DstVT.RC:$src1),
4338                              SrcRC:$src2,
4339                              (i32 imm:$rc)))]>, EVEX_4V, EVEX_B, EVEX_RC;
4340 }
4341
4342 multiclass avx512_vcvtsi_common<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
4343                     X86VectorVTInfo DstVT, X86MemOperand x86memop,
4344                     PatFrag ld_frag, string asm> {
4345   defm NAME : avx512_vcvtsi_round<opc, OpNode, SrcRC, DstVT, asm>,
4346               avx512_vcvtsi<opc, OpNode, SrcRC, DstVT, x86memop, ld_frag, asm>,
4347                         VEX_LIG;
4348 }
4349
4350 let Predicates = [HasAVX512] in {
4351 defm VCVTSI2SSZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4352                                  v4f32x_info, i32mem, loadi32, "cvtsi2ss{l}">,
4353                                  XS, EVEX_CD8<32, CD8VT1>;
4354 defm VCVTSI642SSZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4355                                  v4f32x_info, i64mem, loadi64, "cvtsi2ss{q}">,
4356                                  XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4357 defm VCVTSI2SDZ  : avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR32,
4358                                  v2f64x_info, i32mem, loadi32, "cvtsi2sd{l}">,
4359                                  XD, EVEX_CD8<32, CD8VT1>;
4360 defm VCVTSI642SDZ: avx512_vcvtsi_common<0x2A, X86SintToFpRnd, GR64,
4361                                  v2f64x_info, i64mem, loadi64, "cvtsi2sd{q}">,
4362                                  XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4363
4364 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
4365           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4366 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
4367           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4368 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
4369           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4370 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
4371           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4372
4373 def : Pat<(f32 (sint_to_fp GR32:$src)),
4374           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4375 def : Pat<(f32 (sint_to_fp GR64:$src)),
4376           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4377 def : Pat<(f64 (sint_to_fp GR32:$src)),
4378           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4379 def : Pat<(f64 (sint_to_fp GR64:$src)),
4380           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4381
4382 defm VCVTUSI2SSZ   : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR32,
4383                                   v4f32x_info, i32mem, loadi32,
4384                                   "cvtusi2ss{l}">, XS, EVEX_CD8<32, CD8VT1>;
4385 defm VCVTUSI642SSZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4386                                   v4f32x_info, i64mem, loadi64, "cvtusi2ss{q}">,
4387                                   XS, VEX_W, EVEX_CD8<64, CD8VT1>;
4388 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, X86UintToFpRnd, GR32, v2f64x_info,
4389                                   i32mem, loadi32, "cvtusi2sd{l}">,
4390                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
4391 defm VCVTUSI642SDZ : avx512_vcvtsi_common<0x7B, X86UintToFpRnd, GR64,
4392                                   v2f64x_info, i64mem, loadi64, "cvtusi2sd{q}">,
4393                                   XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4394
4395 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
4396           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4397 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
4398           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
4399 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
4400           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4401 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
4402           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
4403
4404 def : Pat<(f32 (uint_to_fp GR32:$src)),
4405           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
4406 def : Pat<(f32 (uint_to_fp GR64:$src)),
4407           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
4408 def : Pat<(f64 (uint_to_fp GR32:$src)),
4409           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
4410 def : Pat<(f64 (uint_to_fp GR64:$src)),
4411           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
4412 }
4413
4414 //===----------------------------------------------------------------------===//
4415 // AVX-512  Scalar convert from float/double to integer
4416 //===----------------------------------------------------------------------===//
4417 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4418                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
4419                           string asm> {
4420 let hasSideEffects = 0 in {
4421   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4422               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4423               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
4424               Requires<[HasAVX512]>;
4425   let mayLoad = 1 in
4426   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
4427               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
4428               Requires<[HasAVX512]>;
4429 } // hasSideEffects = 0
4430 }
4431 let Predicates = [HasAVX512] in {
4432 // Convert float/double to signed/unsigned int 32/64
4433 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
4434                                    ssmem, sse_load_f32, "cvtss2si">,
4435                                    XS, EVEX_CD8<32, CD8VT1>;
4436 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
4437                                    ssmem, sse_load_f32, "cvtss2si">,
4438                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
4439 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
4440                                    ssmem, sse_load_f32, "cvtss2usi">,
4441                                    XS, EVEX_CD8<32, CD8VT1>;
4442 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4443                                    int_x86_avx512_cvtss2usi64, ssmem,
4444                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
4445                                    EVEX_CD8<32, CD8VT1>;
4446 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
4447                                    sdmem, sse_load_f64, "cvtsd2si">,
4448                                    XD, EVEX_CD8<64, CD8VT1>;
4449 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
4450                                    sdmem, sse_load_f64, "cvtsd2si">,
4451                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
4452 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
4453                                    sdmem, sse_load_f64, "cvtsd2usi">,
4454                                    XD, EVEX_CD8<64, CD8VT1>;
4455 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
4456                                    int_x86_avx512_cvtsd2usi64, sdmem,
4457                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
4458                                    EVEX_CD8<64, CD8VT1>;
4459
4460 let isCodeGenOnly = 1 in {
4461   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4462             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
4463             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
4464   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4465             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
4466             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
4467   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4468             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
4469             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4470   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
4471             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
4472             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
4473
4474   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
4475             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
4476             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
4477 } // isCodeGenOnly = 1
4478
4479 // Convert float/double to signed/unsigned int 32/64 with truncation
4480 let isCodeGenOnly = 1 in {
4481   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
4482                                      ssmem, sse_load_f32, "cvttss2si">,
4483                                      XS, EVEX_CD8<32, CD8VT1>;
4484   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4485                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
4486                                      "cvttss2si">, XS, VEX_W,
4487                                      EVEX_CD8<32, CD8VT1>;
4488   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
4489                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
4490                                      EVEX_CD8<64, CD8VT1>;
4491   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
4492                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
4493                                      "cvttsd2si">, XD, VEX_W,
4494                                      EVEX_CD8<64, CD8VT1>;
4495   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4496                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
4497                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
4498   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4499                                      int_x86_avx512_cvttss2usi64, ssmem,
4500                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
4501                                      EVEX_CD8<32, CD8VT1>;
4502   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
4503                                      int_x86_avx512_cvttsd2usi,
4504                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
4505                                      EVEX_CD8<64, CD8VT1>;
4506   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
4507                                      int_x86_avx512_cvttsd2usi64, sdmem,
4508                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
4509                                      EVEX_CD8<64, CD8VT1>;
4510 } // isCodeGenOnly = 1
4511
4512 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
4513                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
4514                          string asm> {
4515   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4516               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4517               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
4518   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4519               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4520               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
4521 }
4522
4523 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
4524                                   loadf32, "cvttss2si">, XS,
4525                                   EVEX_CD8<32, CD8VT1>;
4526 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
4527                                   loadf32, "cvttss2usi">, XS,
4528                                   EVEX_CD8<32, CD8VT1>;
4529 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
4530                                   loadf32, "cvttss2si">, XS, VEX_W,
4531                                   EVEX_CD8<32, CD8VT1>;
4532 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
4533                                   loadf32, "cvttss2usi">, XS, VEX_W,
4534                                   EVEX_CD8<32, CD8VT1>;
4535 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
4536                                   loadf64, "cvttsd2si">, XD,
4537                                   EVEX_CD8<64, CD8VT1>;
4538 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
4539                                   loadf64, "cvttsd2usi">, XD,
4540                                   EVEX_CD8<64, CD8VT1>;
4541 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4542                                   loadf64, "cvttsd2si">, XD, VEX_W,
4543                                   EVEX_CD8<64, CD8VT1>;
4544 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4545                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4546                                   EVEX_CD8<64, CD8VT1>;
4547 } // HasAVX512
4548 //===----------------------------------------------------------------------===//
4549 // AVX-512  Convert form float to double and back
4550 //===----------------------------------------------------------------------===//
4551 let hasSideEffects = 0 in {
4552 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4553                     (ins FR32X:$src1, FR32X:$src2),
4554                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4555                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4556 let mayLoad = 1 in
4557 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4558                     (ins FR32X:$src1, f32mem:$src2),
4559                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4560                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4561                     EVEX_CD8<32, CD8VT1>;
4562
4563 // Convert scalar double to scalar single
4564 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4565                       (ins FR64X:$src1, FR64X:$src2),
4566                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4567                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4568 let mayLoad = 1 in
4569 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4570                       (ins FR64X:$src1, f64mem:$src2),
4571                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4572                       []>, EVEX_4V, VEX_LIG, VEX_W,
4573                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4574 }
4575
4576 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4577       Requires<[HasAVX512]>;
4578 def : Pat<(fextend (loadf32 addr:$src)),
4579     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4580
4581 def : Pat<(extloadf32 addr:$src),
4582     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4583       Requires<[HasAVX512, OptForSize]>;
4584
4585 def : Pat<(extloadf32 addr:$src),
4586     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4587     Requires<[HasAVX512, OptForSpeed]>;
4588
4589 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4590            Requires<[HasAVX512]>;
4591
4592 //===----------------------------------------------------------------------===//
4593 // AVX-512  Vector convert from signed/unsigned integer to float/double
4594 //          and from float/double to signed/unsigned integer
4595 //===----------------------------------------------------------------------===//
4596
4597 multiclass avx512_vcvt_fp<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4598                          X86VectorVTInfo _Src, SDNode OpNode,
4599                          string Broadcast = _.BroadcastStr,
4600                          string Alias = ""> {
4601
4602   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4603                          (ins _Src.RC:$src), OpcodeStr, "$src", "$src",
4604                          (_.VT (OpNode (_Src.VT _Src.RC:$src)))>, EVEX;
4605
4606   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4607                          (ins _Src.MemOp:$src), OpcodeStr#Alias, "$src", "$src",
4608                          (_.VT (OpNode (_Src.VT
4609                              (bitconvert (_Src.LdFrag addr:$src)))))>, EVEX;
4610
4611   defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4612                          (ins _Src.MemOp:$src), OpcodeStr,
4613                          "${src}"##Broadcast, "${src}"##Broadcast,
4614                          (_.VT (OpNode (_Src.VT
4615                                   (X86VBroadcast (_Src.ScalarLdFrag addr:$src)))
4616                             ))>, EVEX, EVEX_B;
4617 }
4618 // Coversion with SAE - suppress all exceptions
4619 multiclass avx512_vcvt_fp_sae<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4620                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4621   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4622                         (ins _Src.RC:$src), OpcodeStr,
4623                         "{sae}, $src", "$src, {sae}",
4624                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src),
4625                                (i32 FROUND_NO_EXC)))>,
4626                         EVEX, EVEX_B;
4627 }
4628
4629 // Conversion with rounding control (RC)
4630 multiclass avx512_vcvt_fp_rc<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4631                          X86VectorVTInfo _Src, SDNode OpNodeRnd> {
4632   defm rrb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4633                         (ins _Src.RC:$src, AVX512RC:$rc), OpcodeStr,
4634                         "$rc, $src", "$src, $rc",
4635                         (_.VT (OpNodeRnd (_Src.VT _Src.RC:$src), (i32 imm:$rc)))>,
4636                         EVEX, EVEX_B, EVEX_RC;
4637 }
4638
4639 // Extend Float to Double
4640 multiclass avx512_cvtps2pd<bits<8> opc, string OpcodeStr> {
4641   let Predicates = [HasAVX512] in {
4642     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8f32x_info, fextend>,
4643              avx512_vcvt_fp_sae<opc, OpcodeStr, v8f64_info, v8f32x_info,
4644                                 X86vfpextRnd>, EVEX_V512;
4645   }
4646   let Predicates = [HasVLX] in {
4647     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4f32x_info,
4648                                X86vfpext, "{1to2}">, EVEX_V128;
4649     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4f32x_info, fextend>,
4650                                      EVEX_V256;
4651   }
4652 }
4653
4654 // Truncate Double to Float
4655 multiclass avx512_cvtpd2ps<bits<8> opc, string OpcodeStr> {
4656   let Predicates = [HasAVX512] in {
4657     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8f64_info, fround>,
4658              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8f64_info,
4659                                X86vfproundRnd>, EVEX_V512;
4660   }
4661   let Predicates = [HasVLX] in {
4662     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2f64x_info,
4663                                X86vfpround, "{1to2}", "{x}">, EVEX_V128;
4664     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4f64x_info, fround,
4665                                "{1to4}", "{y}">, EVEX_V256;
4666   }
4667 }
4668
4669 defm VCVTPD2PS : avx512_cvtpd2ps<0x5A, "vcvtpd2ps">,
4670                                   VEX_W, PD, EVEX_CD8<64, CD8VF>;
4671 defm VCVTPS2PD : avx512_cvtps2pd<0x5A, "vcvtps2pd">,
4672                                   PS, EVEX_CD8<32, CD8VH>;
4673
4674 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4675             (VCVTPS2PDZrm addr:$src)>;
4676
4677 let Predicates = [HasVLX] in {
4678   def : Pat<(v4f64 (extloadv4f32 addr:$src)),
4679               (VCVTPS2PDZ256rm addr:$src)>;
4680 }
4681
4682 // Convert Signed/Unsigned Doubleword to Double
4683 multiclass avx512_cvtdq2pd<bits<8> opc, string OpcodeStr, SDNode OpNode,
4684                            SDNode OpNode128> {
4685   // No rounding in this op
4686   let Predicates = [HasAVX512] in
4687     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i32x_info, OpNode>,
4688                                      EVEX_V512;
4689
4690   let Predicates = [HasVLX] in {
4691     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v4i32x_info,
4692                                      OpNode128, "{1to2}">, EVEX_V128;
4693     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i32x_info, OpNode>,
4694                                      EVEX_V256;
4695   }
4696 }
4697
4698 // Convert Signed/Unsigned Doubleword to Float
4699 multiclass avx512_cvtdq2ps<bits<8> opc, string OpcodeStr, SDNode OpNode,
4700                            SDNode OpNodeRnd> {
4701   let Predicates = [HasAVX512] in
4702     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16f32_info, v16i32_info, OpNode>,
4703              avx512_vcvt_fp_rc<opc, OpcodeStr, v16f32_info, v16i32_info,
4704                                OpNodeRnd>, EVEX_V512;
4705
4706   let Predicates = [HasVLX] in {
4707     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i32x_info, OpNode>,
4708                                      EVEX_V128;
4709     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i32x_info, OpNode>,
4710                                      EVEX_V256;
4711   }
4712 }
4713
4714 // Convert Float to Signed/Unsigned Doubleword with truncation
4715 multiclass avx512_cvttps2dq<bits<8> opc, string OpcodeStr,
4716                                   SDNode OpNode, SDNode OpNodeRnd> {
4717   let Predicates = [HasAVX512] in {
4718     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4719              avx512_vcvt_fp_sae<opc, OpcodeStr, v16i32_info, v16f32_info,
4720                                 OpNodeRnd>, EVEX_V512;
4721   }
4722   let Predicates = [HasVLX] in {
4723     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4724                                      EVEX_V128;
4725     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4726                                      EVEX_V256;
4727   }
4728 }
4729
4730 // Convert Float to Signed/Unsigned Doubleword
4731 multiclass avx512_cvtps2dq<bits<8> opc, string OpcodeStr,
4732                                   SDNode OpNode, SDNode OpNodeRnd> {
4733   let Predicates = [HasAVX512] in {
4734     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v16i32_info, v16f32_info, OpNode>,
4735              avx512_vcvt_fp_rc<opc, OpcodeStr, v16i32_info, v16f32_info,
4736                                 OpNodeRnd>, EVEX_V512;
4737   }
4738   let Predicates = [HasVLX] in {
4739     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f32x_info, OpNode>,
4740                                      EVEX_V128;
4741     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f32x_info, OpNode>,
4742                                      EVEX_V256;
4743   }
4744 }
4745
4746 // Convert Double to Signed/Unsigned Doubleword with truncation
4747 multiclass avx512_cvttpd2dq<bits<8> opc, string OpcodeStr,
4748                                   SDNode OpNode, SDNode OpNodeRnd> {
4749   let Predicates = [HasAVX512] in {
4750     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4751              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i32x_info, v8f64_info,
4752                                 OpNodeRnd>, EVEX_V512;
4753   }
4754   let Predicates = [HasVLX] in {
4755     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4756     // memory forms of these instructions in Asm Parcer. They have the same
4757     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4758     // due to the same reason.
4759     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4760                                "{1to2}", "{x}">, EVEX_V128;
4761     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4762                                "{1to4}", "{y}">, EVEX_V256;
4763   }
4764 }
4765
4766 // Convert Double to Signed/Unsigned Doubleword
4767 multiclass avx512_cvtpd2dq<bits<8> opc, string OpcodeStr,
4768                                   SDNode OpNode, SDNode OpNodeRnd> {
4769   let Predicates = [HasAVX512] in {
4770     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i32x_info, v8f64_info, OpNode>,
4771              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i32x_info, v8f64_info,
4772                                OpNodeRnd>, EVEX_V512;
4773   }
4774   let Predicates = [HasVLX] in {
4775     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4776     // memory forms of these instructions in Asm Parcer. They have the same
4777     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4778     // due to the same reason.
4779     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v2f64x_info, OpNode,
4780                                "{1to2}", "{x}">, EVEX_V128;
4781     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i32x_info, v4f64x_info, OpNode,
4782                                "{1to4}", "{y}">, EVEX_V256;
4783   }
4784 }
4785
4786 // Convert Double to Signed/Unsigned Quardword
4787 multiclass avx512_cvtpd2qq<bits<8> opc, string OpcodeStr,
4788                                   SDNode OpNode, SDNode OpNodeRnd> {
4789   let Predicates = [HasDQI] in {
4790     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4791              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f64_info,
4792                                OpNodeRnd>, EVEX_V512;
4793   }
4794   let Predicates = [HasDQI, HasVLX] in {
4795     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4796                                EVEX_V128;
4797     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4798                                EVEX_V256;
4799   }
4800 }
4801
4802 // Convert Double to Signed/Unsigned Quardword with truncation
4803 multiclass avx512_cvttpd2qq<bits<8> opc, string OpcodeStr,
4804                                   SDNode OpNode, SDNode OpNodeRnd> {
4805   let Predicates = [HasDQI] in {
4806     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f64_info, OpNode>,
4807              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f64_info,
4808                                OpNodeRnd>, EVEX_V512;
4809   }
4810   let Predicates = [HasDQI, HasVLX] in {
4811     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v2f64x_info, OpNode>,
4812                                EVEX_V128;
4813     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f64x_info, OpNode>,
4814                                EVEX_V256;
4815   }
4816 }
4817
4818 // Convert Signed/Unsigned Quardword to Double
4819 multiclass avx512_cvtqq2pd<bits<8> opc, string OpcodeStr,
4820                                   SDNode OpNode, SDNode OpNodeRnd> {
4821   let Predicates = [HasDQI] in {
4822     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f64_info, v8i64_info, OpNode>,
4823              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f64_info, v8i64_info,
4824                                OpNodeRnd>, EVEX_V512;
4825   }
4826   let Predicates = [HasDQI, HasVLX] in {
4827     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2f64x_info, v2i64x_info, OpNode>,
4828                                EVEX_V128;
4829     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f64x_info, v4i64x_info, OpNode>,
4830                                EVEX_V256;
4831   }
4832 }
4833
4834 // Convert Float to Signed/Unsigned Quardword
4835 multiclass avx512_cvtps2qq<bits<8> opc, string OpcodeStr,
4836                                   SDNode OpNode, SDNode OpNodeRnd> {
4837   let Predicates = [HasDQI] in {
4838     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
4839              avx512_vcvt_fp_rc<opc, OpcodeStr, v8i64_info, v8f32x_info,
4840                                OpNodeRnd>, EVEX_V512;
4841   }
4842   let Predicates = [HasDQI, HasVLX] in {
4843     // Explicitly specified broadcast string, since we take only 2 elements
4844     // from v4f32x_info source
4845     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
4846                                "{1to2}">, EVEX_V128;
4847     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
4848                                EVEX_V256;
4849   }
4850 }
4851
4852 // Convert Float to Signed/Unsigned Quardword with truncation
4853 multiclass avx512_cvttps2qq<bits<8> opc, string OpcodeStr,
4854                                   SDNode OpNode, SDNode OpNodeRnd> {
4855   let Predicates = [HasDQI] in {
4856     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8i64_info, v8f32x_info, OpNode>,
4857              avx512_vcvt_fp_sae<opc, OpcodeStr, v8i64_info, v8f32x_info,
4858                                OpNodeRnd>, EVEX_V512;
4859   }
4860   let Predicates = [HasDQI, HasVLX] in {
4861     // Explicitly specified broadcast string, since we take only 2 elements
4862     // from v4f32x_info source
4863     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v2i64x_info, v4f32x_info, OpNode,
4864                                "{1to2}">, EVEX_V128;
4865     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4i64x_info, v4f32x_info, OpNode>,
4866                                EVEX_V256;
4867   }
4868 }
4869
4870 // Convert Signed/Unsigned Quardword to Float
4871 multiclass avx512_cvtqq2ps<bits<8> opc, string OpcodeStr,
4872                                   SDNode OpNode, SDNode OpNodeRnd> {
4873   let Predicates = [HasDQI] in {
4874     defm Z : avx512_vcvt_fp<opc, OpcodeStr, v8f32x_info, v8i64_info, OpNode>,
4875              avx512_vcvt_fp_rc<opc, OpcodeStr, v8f32x_info, v8i64_info,
4876                                OpNodeRnd>, EVEX_V512;
4877   }
4878   let Predicates = [HasDQI, HasVLX] in {
4879     // we need "x"/"y" suffixes in order to distinguish between 128 and 256
4880     // memory forms of these instructions in Asm Parcer. They have the same
4881     // dest type - 'v4i32x_info'. We also specify the broadcast string explicitly
4882     // due to the same reason.
4883     defm Z128 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v2i64x_info, OpNode,
4884                                "{1to2}", "{x}">, EVEX_V128;
4885     defm Z256 : avx512_vcvt_fp<opc, OpcodeStr, v4f32x_info, v4i64x_info, OpNode,
4886                                "{1to4}", "{y}">, EVEX_V256;
4887   }
4888 }
4889
4890 defm VCVTDQ2PD : avx512_cvtdq2pd<0xE6, "vcvtdq2pd", sint_to_fp, X86cvtdq2pd>, XS,
4891                                 EVEX_CD8<32, CD8VH>;
4892
4893 defm VCVTDQ2PS : avx512_cvtdq2ps<0x5B, "vcvtdq2ps", sint_to_fp,
4894                                 X86VSintToFpRnd>,
4895                                 PS, EVEX_CD8<32, CD8VF>;
4896
4897 defm VCVTTPS2DQ : avx512_cvttps2dq<0x5B, "vcvttps2dq", fp_to_sint,
4898                                 X86VFpToSintRnd>,
4899                                 XS, EVEX_CD8<32, CD8VF>;
4900
4901 defm VCVTTPD2DQ : avx512_cvttpd2dq<0xE6, "vcvttpd2dq", fp_to_sint,
4902                                  X86VFpToSintRnd>,
4903                                  PD, VEX_W, EVEX_CD8<64, CD8VF>;
4904
4905 defm VCVTTPS2UDQ : avx512_cvttps2dq<0x78, "vcvttps2udq", fp_to_uint,
4906                                  X86VFpToUintRnd>, PS,
4907                                  EVEX_CD8<32, CD8VF>;
4908
4909 defm VCVTTPD2UDQ : avx512_cvttpd2dq<0x78, "vcvttpd2udq", fp_to_uint,
4910                                  X86VFpToUintRnd>, PS, VEX_W,
4911                                  EVEX_CD8<64, CD8VF>;
4912
4913 defm VCVTUDQ2PD : avx512_cvtdq2pd<0x7A, "vcvtudq2pd", uint_to_fp, X86cvtudq2pd>,
4914                                  XS, EVEX_CD8<32, CD8VH>;
4915
4916 defm VCVTUDQ2PS : avx512_cvtdq2ps<0x7A, "vcvtudq2ps", uint_to_fp,
4917                                  X86VUintToFpRnd>, XD,
4918                                  EVEX_CD8<32, CD8VF>;
4919
4920 defm VCVTPS2DQ : avx512_cvtps2dq<0x5B, "vcvtps2dq", X86cvtps2Int,
4921                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VF>;
4922
4923 defm VCVTPD2DQ : avx512_cvtpd2dq<0xE6, "vcvtpd2dq", X86cvtpd2Int,
4924                                  X86cvtpd2IntRnd>, XD, VEX_W,
4925                                  EVEX_CD8<64, CD8VF>;
4926
4927 defm VCVTPS2UDQ : avx512_cvtps2dq<0x79, "vcvtps2udq", X86cvtps2UInt,
4928                                  X86cvtps2UIntRnd>,
4929                                  PS, EVEX_CD8<32, CD8VF>;
4930 defm VCVTPD2UDQ : avx512_cvtpd2dq<0x79, "vcvtpd2udq", X86cvtpd2UInt,
4931                                  X86cvtpd2UIntRnd>, VEX_W,
4932                                  PS, EVEX_CD8<64, CD8VF>;
4933
4934 defm VCVTPD2QQ : avx512_cvtpd2qq<0x7B, "vcvtpd2qq", X86cvtpd2Int,
4935                                  X86cvtpd2IntRnd>, VEX_W,
4936                                  PD, EVEX_CD8<64, CD8VF>;
4937
4938 defm VCVTPS2QQ : avx512_cvtps2qq<0x7B, "vcvtps2qq", X86cvtps2Int,
4939                                  X86cvtps2IntRnd>, PD, EVEX_CD8<32, CD8VH>;
4940
4941 defm VCVTPD2UQQ : avx512_cvtpd2qq<0x79, "vcvtpd2uqq", X86cvtpd2UInt,
4942                                  X86cvtpd2UIntRnd>, VEX_W,
4943                                  PD, EVEX_CD8<64, CD8VF>;
4944
4945 defm VCVTPS2UQQ : avx512_cvtps2qq<0x79, "vcvtps2uqq", X86cvtps2UInt,
4946                                  X86cvtps2UIntRnd>, PD, EVEX_CD8<32, CD8VH>;
4947
4948 defm VCVTTPD2QQ : avx512_cvttpd2qq<0x7A, "vcvttpd2qq", fp_to_sint,
4949                                  X86VFpToSlongRnd>, VEX_W,
4950                                  PD, EVEX_CD8<64, CD8VF>;
4951
4952 defm VCVTTPS2QQ : avx512_cvttps2qq<0x7A, "vcvttps2qq", fp_to_sint,
4953                                  X86VFpToSlongRnd>, PD, EVEX_CD8<32, CD8VH>;
4954
4955 defm VCVTTPD2UQQ : avx512_cvttpd2qq<0x78, "vcvttpd2uqq", fp_to_uint,
4956                                  X86VFpToUlongRnd>, VEX_W,
4957                                  PD, EVEX_CD8<64, CD8VF>;
4958
4959 defm VCVTTPS2UQQ : avx512_cvttps2qq<0x78, "vcvttps2uqq", fp_to_uint,
4960                                  X86VFpToUlongRnd>, PD, EVEX_CD8<32, CD8VH>;
4961
4962 defm VCVTQQ2PD : avx512_cvtqq2pd<0xE6, "vcvtqq2pd", sint_to_fp,
4963                             X86VSlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
4964
4965 defm VCVTUQQ2PD : avx512_cvtqq2pd<0x7A, "vcvtuqq2pd", uint_to_fp,
4966                             X86VUlongToFpRnd>, VEX_W, XS, EVEX_CD8<64, CD8VF>;
4967
4968 defm VCVTQQ2PS : avx512_cvtqq2ps<0x5B, "vcvtqq2ps", sint_to_fp,
4969                             X86VSlongToFpRnd>, VEX_W, PS, EVEX_CD8<64, CD8VF>;
4970
4971 defm VCVTUQQ2PS : avx512_cvtqq2ps<0x7A, "vcvtuqq2ps", uint_to_fp,
4972                             X86VUlongToFpRnd>, VEX_W, XD, EVEX_CD8<64, CD8VF>;
4973
4974 let Predicates = [NoVLX] in {
4975 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4976           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4977            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4978
4979 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4980           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4981            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4982
4983 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4984           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4985            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4986
4987 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4988           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4989            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4990
4991 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4992           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4993            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4994 }
4995
4996 let Predicates = [HasAVX512] in {
4997   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4998             (VCVTPD2PSZrm addr:$src)>;
4999   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
5000             (VCVTPS2PDZrm addr:$src)>;
5001 }
5002
5003 //===----------------------------------------------------------------------===//
5004 // Half precision conversion instructions
5005 //===----------------------------------------------------------------------===//
5006 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
5007                              X86MemOperand x86memop> {
5008   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
5009              "vcvtph2ps\t{$src, $dst|$dst, $src}",
5010              []>, EVEX;
5011   let hasSideEffects = 0, mayLoad = 1 in
5012   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
5013              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
5014 }
5015
5016 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
5017                              X86MemOperand x86memop> {
5018   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
5019                (ins srcRC:$src1, i32u8imm:$src2),
5020                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
5021                []>, EVEX;
5022   let hasSideEffects = 0, mayStore = 1 in
5023   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
5024                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
5025                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
5026 }
5027
5028 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
5029                                     EVEX_CD8<32, CD8VH>;
5030 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
5031                                     EVEX_CD8<32, CD8VH>;
5032
5033 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
5034            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
5035            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
5036
5037 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
5038            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
5039            (VCVTPH2PSZrr VR256X:$src)>;
5040
5041 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
5042   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
5043                                  "ucomiss">, PS, EVEX, VEX_LIG,
5044                                  EVEX_CD8<32, CD8VT1>;
5045   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
5046                                   "ucomisd">, PD, EVEX,
5047                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5048   let Pattern = []<dag> in {
5049     defm VCOMISSZ  : sse12_ord_cmp<0x2F, FR32X, undef, f32, f32mem, loadf32,
5050                                    "comiss">, PS, EVEX, VEX_LIG,
5051                                    EVEX_CD8<32, CD8VT1>;
5052     defm VCOMISDZ  : sse12_ord_cmp<0x2F, FR64X, undef, f64, f64mem, loadf64,
5053                                    "comisd">, PD, EVEX,
5054                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5055   }
5056   let isCodeGenOnly = 1 in {
5057     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
5058                               load, "ucomiss">, PS, EVEX, VEX_LIG,
5059                               EVEX_CD8<32, CD8VT1>;
5060     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
5061                               load, "ucomisd">, PD, EVEX,
5062                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5063
5064     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
5065                               load, "comiss">, PS, EVEX, VEX_LIG,
5066                               EVEX_CD8<32, CD8VT1>;
5067     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
5068                               load, "comisd">, PD, EVEX,
5069                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
5070   }
5071 }
5072
5073 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
5074 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
5075                             X86MemOperand x86memop> {
5076   let hasSideEffects = 0 in {
5077   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5078                (ins RC:$src1, RC:$src2),
5079                !strconcat(OpcodeStr,
5080                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5081   let mayLoad = 1 in {
5082   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5083                (ins RC:$src1, x86memop:$src2),
5084                !strconcat(OpcodeStr,
5085                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
5086   }
5087 }
5088 }
5089
5090 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
5091                   EVEX_CD8<32, CD8VT1>;
5092 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
5093                   VEX_W, EVEX_CD8<64, CD8VT1>;
5094 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
5095                   EVEX_CD8<32, CD8VT1>;
5096 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
5097                   VEX_W, EVEX_CD8<64, CD8VT1>;
5098
5099 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
5100               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5101            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5102                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5103
5104 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
5105               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5106            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5107                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5108
5109 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
5110               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
5111            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
5112                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
5113
5114 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
5115               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
5116            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
5117                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
5118
5119 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
5120 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
5121                          X86VectorVTInfo _> {
5122   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5123                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5124                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
5125   let mayLoad = 1 in {
5126     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5127                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5128                            (OpNode (_.FloatVT
5129                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
5130     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5131                             (ins _.ScalarMemOp:$src), OpcodeStr,
5132                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5133                             (OpNode (_.FloatVT
5134                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5135                             EVEX, T8PD, EVEX_B;
5136   }
5137 }
5138
5139 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5140   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
5141                           EVEX_V512, EVEX_CD8<32, CD8VF>;
5142   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
5143                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5144
5145   // Define only if AVX512VL feature is present.
5146   let Predicates = [HasVLX] in {
5147     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5148                                 OpNode, v4f32x_info>,
5149                                EVEX_V128, EVEX_CD8<32, CD8VF>;
5150     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
5151                                 OpNode, v8f32x_info>,
5152                                EVEX_V256, EVEX_CD8<32, CD8VF>;
5153     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5154                                 OpNode, v2f64x_info>,
5155                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
5156     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
5157                                 OpNode, v4f64x_info>,
5158                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
5159   }
5160 }
5161
5162 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
5163 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
5164
5165 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
5166               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5167            (VRSQRT14PSZr VR512:$src)>;
5168 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
5169               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5170            (VRSQRT14PDZr VR512:$src)>;
5171
5172 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
5173               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
5174            (VRCP14PSZr VR512:$src)>;
5175 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
5176               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
5177            (VRCP14PDZr VR512:$src)>;
5178
5179 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
5180 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
5181                          SDNode OpNode> {
5182
5183   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5184                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5185                            "$src2, $src1", "$src1, $src2",
5186                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5187                            (i32 FROUND_CURRENT))>;
5188
5189   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5190                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
5191                             "{sae}, $src2, $src1", "$src1, $src2, {sae}",
5192                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5193                             (i32 FROUND_NO_EXC))>, EVEX_B;
5194
5195   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5196                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
5197                          "$src2, $src1", "$src1, $src2",
5198                          (OpNode (_.VT _.RC:$src1),
5199                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5200                          (i32 FROUND_CURRENT))>;
5201 }
5202
5203 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5204   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
5205               EVEX_CD8<32, CD8VT1>;
5206   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
5207               EVEX_CD8<64, CD8VT1>, VEX_W;
5208 }
5209
5210 let hasSideEffects = 0, Predicates = [HasERI] in {
5211   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
5212   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
5213 }
5214
5215 defm VGETEXP   : avx512_eri_s<0x43, "vgetexp", X86fgetexpRnds>, T8PD, EVEX_4V;
5216 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
5217
5218 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5219                          SDNode OpNode> {
5220
5221   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5222                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5223                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
5224
5225   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5226                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5227                          (OpNode (_.FloatVT
5228                              (bitconvert (_.LdFrag addr:$src))),
5229                           (i32 FROUND_CURRENT))>;
5230
5231   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5232                          (ins _.MemOp:$src), OpcodeStr,
5233                          "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5234                          (OpNode (_.FloatVT
5235                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
5236                                  (i32 FROUND_CURRENT))>, EVEX_B;
5237 }
5238 multiclass avx512_fp28_p_round<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5239                          SDNode OpNode> {
5240   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5241                         (ins _.RC:$src), OpcodeStr,
5242                         "{sae}, $src", "$src, {sae}",
5243                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC))>, EVEX_B;
5244 }
5245
5246 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5247    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5248              avx512_fp28_p_round<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
5249              T8PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
5250    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5251              avx512_fp28_p_round<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
5252              T8PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5253 }
5254
5255 multiclass avx512_fp_unaryop_packed<bits<8> opc, string OpcodeStr,
5256                                   SDNode OpNode> {
5257   // Define only if AVX512VL feature is present.
5258   let Predicates = [HasVLX] in {
5259     defm PSZ128 : avx512_fp28_p<opc, OpcodeStr#"ps", v4f32x_info, OpNode>,
5260                                      EVEX_V128, T8PD, EVEX_CD8<32, CD8VF>;
5261     defm PSZ256 : avx512_fp28_p<opc, OpcodeStr#"ps", v8f32x_info, OpNode>,
5262                                      EVEX_V256, T8PD, EVEX_CD8<32, CD8VF>;
5263     defm PDZ128 : avx512_fp28_p<opc, OpcodeStr#"pd", v2f64x_info, OpNode>,
5264                                      EVEX_V128, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5265     defm PDZ256 : avx512_fp28_p<opc, OpcodeStr#"pd", v4f64x_info, OpNode>,
5266                                      EVEX_V256, VEX_W, T8PD, EVEX_CD8<64, CD8VF>;
5267   }
5268 }
5269 let Predicates = [HasERI], hasSideEffects = 0 in {
5270
5271  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX;
5272  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX;
5273  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX;
5274 }
5275 defm VGETEXP   : avx512_eri<0x42, "vgetexp", X86fgetexpRnd>,
5276                  avx512_fp_unaryop_packed<0x42, "vgetexp", X86fgetexpRnd> , EVEX;
5277
5278 multiclass avx512_sqrt_packed_round<bits<8> opc, string OpcodeStr,
5279                               SDNode OpNodeRnd, X86VectorVTInfo _>{
5280   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5281                          (ins _.RC:$src, AVX512RC:$rc), OpcodeStr, "$rc, $src", "$src, $rc",
5282                          (_.VT (OpNodeRnd _.RC:$src, (i32 imm:$rc)))>,
5283                          EVEX, EVEX_B, EVEX_RC;
5284 }
5285
5286 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
5287                               SDNode OpNode, X86VectorVTInfo _>{
5288   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
5289                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
5290                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
5291   let mayLoad = 1 in {
5292     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5293                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
5294                            (OpNode (_.FloatVT
5295                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
5296
5297     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
5298                             (ins _.ScalarMemOp:$src), OpcodeStr,
5299                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
5300                             (OpNode (_.FloatVT
5301                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
5302                             EVEX, EVEX_B;
5303   }
5304 }
5305
5306 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
5307                           Intrinsic F32Int, Intrinsic F64Int,
5308                           OpndItins itins_s, OpndItins itins_d> {
5309   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
5310                (ins FR32X:$src1, FR32X:$src2),
5311                !strconcat(OpcodeStr,
5312                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5313                       [], itins_s.rr>, XS, EVEX_4V;
5314   let isCodeGenOnly = 1 in
5315   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5316                (ins VR128X:$src1, VR128X:$src2),
5317                !strconcat(OpcodeStr,
5318                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5319                [(set VR128X:$dst,
5320                  (F32Int VR128X:$src1, VR128X:$src2))],
5321                itins_s.rr>, XS, EVEX_4V;
5322   let mayLoad = 1 in {
5323   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
5324                (ins FR32X:$src1, f32mem:$src2),
5325                !strconcat(OpcodeStr,
5326                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5327                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5328   let isCodeGenOnly = 1 in
5329   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5330                    (ins VR128X:$src1, ssmem:$src2),
5331                    !strconcat(OpcodeStr,
5332                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5333                    [(set VR128X:$dst,
5334                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
5335                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5336   }
5337   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
5338                (ins FR64X:$src1, FR64X:$src2),
5339                !strconcat(OpcodeStr,
5340                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5341                       XD, EVEX_4V, VEX_W;
5342   let isCodeGenOnly = 1 in
5343   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
5344                (ins VR128X:$src1, VR128X:$src2),
5345                !strconcat(OpcodeStr,
5346                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5347                [(set VR128X:$dst,
5348                  (F64Int VR128X:$src1, VR128X:$src2))],
5349                itins_s.rr>, XD, EVEX_4V, VEX_W;
5350   let mayLoad = 1 in {
5351   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
5352                (ins FR64X:$src1, f64mem:$src2),
5353                !strconcat(OpcodeStr,
5354                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
5355                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5356   let isCodeGenOnly = 1 in
5357   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
5358                   (ins VR128X:$src1, sdmem:$src2),
5359                    !strconcat(OpcodeStr,
5360                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
5361                   [(set VR128X:$dst,
5362                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
5363                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
5364   }
5365 }
5366
5367 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
5368                                   SDNode OpNode> {
5369   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
5370                                 v16f32_info>,
5371                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5372   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
5373                                 v8f64_info>,
5374                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5375   // Define only if AVX512VL feature is present.
5376   let Predicates = [HasVLX] in {
5377     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5378                                      OpNode, v4f32x_info>,
5379                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
5380     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
5381                                      OpNode, v8f32x_info>,
5382                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
5383     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5384                                      OpNode, v2f64x_info>,
5385                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5386     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
5387                                      OpNode, v4f64x_info>,
5388                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5389   }
5390 }
5391
5392 multiclass avx512_sqrt_packed_all_round<bits<8> opc, string OpcodeStr,
5393                                           SDNode OpNodeRnd> {
5394   defm PSZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "ps"), OpNodeRnd,
5395                                 v16f32_info>, EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
5396   defm PDZ : avx512_sqrt_packed_round<opc, !strconcat(OpcodeStr, "pd"), OpNodeRnd,
5397                                 v8f64_info>, EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
5398 }
5399
5400 defm VSQRT   : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>,
5401                avx512_sqrt_packed_all_round<0x51, "vsqrt", X86fsqrtRnd>;
5402
5403 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
5404                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
5405                 SSE_SQRTSS, SSE_SQRTSD>;
5406
5407 let Predicates = [HasAVX512] in {
5408   def : Pat<(f32 (fsqrt FR32X:$src)),
5409             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5410   def : Pat<(f32 (fsqrt (load addr:$src))),
5411             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
5412             Requires<[OptForSize]>;
5413   def : Pat<(f64 (fsqrt FR64X:$src)),
5414             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
5415   def : Pat<(f64 (fsqrt (load addr:$src))),
5416             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
5417             Requires<[OptForSize]>;
5418
5419   def : Pat<(f32 (X86frsqrt FR32X:$src)),
5420             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5421   def : Pat<(f32 (X86frsqrt (load addr:$src))),
5422             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5423             Requires<[OptForSize]>;
5424
5425   def : Pat<(f32 (X86frcp FR32X:$src)),
5426             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
5427   def : Pat<(f32 (X86frcp (load addr:$src))),
5428             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
5429             Requires<[OptForSize]>;
5430
5431   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
5432             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
5433                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
5434                               VR128X)>;
5435   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
5436             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
5437
5438   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
5439             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
5440                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
5441                               VR128X)>;
5442   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
5443             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
5444 }
5445
5446 multiclass
5447 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
5448
5449   let ExeDomain = _.ExeDomain in {
5450   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5451                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5452                            "$src3, $src2, $src1", "$src1, $src2, $src3",
5453                            (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5454                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5455
5456   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
5457                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
5458                          "$src3, {sae}, $src2, $src1", "$src1, $src2, {sae}, $src3",
5459                          (_.VT (X86RndScales (_.VT _.RC:$src1), (_.VT _.RC:$src2),
5460                          (i32 imm:$src3), (i32 FROUND_NO_EXC)))>, EVEX_B;
5461
5462   let mayLoad = 1 in
5463   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
5464                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
5465                          "$src3, $src2, $src1", "$src1, $src2, $src3",
5466                          (_.VT (X86RndScales (_.VT _.RC:$src1),
5467                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
5468                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
5469   }
5470   let Predicates = [HasAVX512] in {
5471   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
5472              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5473              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
5474   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
5475              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5476              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
5477   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
5478              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5479              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
5480   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
5481              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5482              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
5483   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
5484              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
5485              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
5486
5487   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5488              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5489              addr:$src, (i32 0x1))), _.FRC)>;
5490   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5491              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5492              addr:$src, (i32 0x2))), _.FRC)>;
5493   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5494              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5495              addr:$src, (i32 0x3))), _.FRC)>;
5496   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5497              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5498              addr:$src, (i32 0x4))), _.FRC)>;
5499   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
5500              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
5501              addr:$src, (i32 0xc))), _.FRC)>;
5502   }
5503 }
5504
5505 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
5506                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
5507
5508 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
5509                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
5510
5511 //-------------------------------------------------
5512 // Integer truncate and extend operations
5513 //-------------------------------------------------
5514
5515 multiclass avx512_trunc_common<bits<8> opc, string OpcodeStr, SDNode OpNode,
5516                               X86VectorVTInfo SrcInfo, X86VectorVTInfo DestInfo,
5517                               X86MemOperand x86memop> {
5518
5519   defm rr  : AVX512_maskable<opc, MRMDestReg, DestInfo, (outs DestInfo.RC:$dst),
5520                       (ins SrcInfo.RC:$src1), OpcodeStr ,"$src1", "$src1",
5521                       (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1)))>,
5522                        EVEX, T8XS;
5523
5524   // for intrinsic patter match
5525   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5526                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5527                            undef)),
5528             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5529                                       SrcInfo.RC:$src1)>;
5530
5531   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5532                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5533                            DestInfo.ImmAllZerosV)),
5534             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrkz) DestInfo.KRCWM:$mask ,
5535                                       SrcInfo.RC:$src1)>;
5536
5537   def : Pat<(DestInfo.VT (X86select DestInfo.KRCWM:$mask,
5538                            (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1))),
5539                            DestInfo.RC:$src0)),
5540             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##rrk) DestInfo.RC:$src0,
5541                                       DestInfo.KRCWM:$mask ,
5542                                       SrcInfo.RC:$src1)>;
5543
5544   let mayStore = 1 in {
5545     def mr : AVX512XS8I<opc, MRMDestMem, (outs),
5546                (ins x86memop:$dst, SrcInfo.RC:$src),
5547                OpcodeStr # "\t{$src, $dst |$dst, $src}",
5548                []>, EVEX;
5549
5550     def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
5551                (ins x86memop:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src),
5552                OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5553                []>, EVEX, EVEX_K;
5554   }//mayStore = 1
5555 }
5556
5557 multiclass avx512_trunc_mr_lowering<X86VectorVTInfo SrcInfo,
5558                                     X86VectorVTInfo DestInfo,
5559                                     PatFrag truncFrag, PatFrag mtruncFrag > {
5560
5561   def : Pat<(truncFrag (SrcInfo.VT SrcInfo.RC:$src), addr:$dst),
5562             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr)
5563                                     addr:$dst, SrcInfo.RC:$src)>;
5564
5565   def : Pat<(mtruncFrag addr:$dst, SrcInfo.KRCWM:$mask,
5566                                                (SrcInfo.VT SrcInfo.RC:$src)),
5567             (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk)
5568                             addr:$dst, SrcInfo.KRCWM:$mask, SrcInfo.RC:$src)>;
5569 }
5570
5571 multiclass avx512_trunc_sat_mr_lowering<X86VectorVTInfo SrcInfo,
5572                                         X86VectorVTInfo DestInfo, string sat > {
5573
5574   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5575                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5576                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), SrcInfo.MRC:$mask),
5577            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mrk) addr:$ptr,
5578                     (COPY_TO_REGCLASS SrcInfo.MRC:$mask, SrcInfo.KRCWM),
5579                     (SrcInfo.VT SrcInfo.RC:$src))>;
5580
5581   def: Pat<(!cast<Intrinsic>("int_x86_avx512_mask_pmov"#sat#"_"#SrcInfo.Suffix#
5582                                DestInfo.Suffix#"_mem_"#SrcInfo.Size)
5583                   addr:$ptr, (SrcInfo.VT SrcInfo.RC:$src), -1),
5584            (!cast<Instruction>(NAME#SrcInfo.ZSuffix##mr) addr:$ptr,
5585                     (SrcInfo.VT SrcInfo.RC:$src))>;
5586 }
5587
5588 multiclass avx512_trunc<bits<8> opc, string OpcodeStr, SDNode OpNode,
5589          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5590          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5591          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5592          X86MemOperand x86memopZ, PatFrag truncFrag, PatFrag mtruncFrag,
5593                                                      Predicate prd = HasAVX512>{
5594
5595   let Predicates = [HasVLX, prd] in {
5596     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5597                              DestInfoZ128, x86memopZ128>,
5598                 avx512_trunc_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5599                              truncFrag, mtruncFrag>, EVEX_V128;
5600
5601     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5602                              DestInfoZ256, x86memopZ256>,
5603                 avx512_trunc_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5604                              truncFrag, mtruncFrag>, EVEX_V256;
5605   }
5606   let Predicates = [prd] in
5607     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5608                              DestInfoZ, x86memopZ>,
5609                 avx512_trunc_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5610                              truncFrag, mtruncFrag>, EVEX_V512;
5611 }
5612
5613 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr, SDNode OpNode,
5614          AVX512VLVectorVTInfo VTSrcInfo, X86VectorVTInfo DestInfoZ128,
5615          X86VectorVTInfo DestInfoZ256, X86VectorVTInfo DestInfoZ,
5616          X86MemOperand x86memopZ128, X86MemOperand x86memopZ256,
5617          X86MemOperand x86memopZ, string sat, Predicate prd = HasAVX512>{
5618
5619   let Predicates = [HasVLX, prd] in {
5620     defm Z128:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info128,
5621                              DestInfoZ128, x86memopZ128>,
5622                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info128, DestInfoZ128,
5623                              sat>, EVEX_V128;
5624
5625     defm Z256:  avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info256,
5626                              DestInfoZ256, x86memopZ256>,
5627                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info256, DestInfoZ256,
5628                              sat>, EVEX_V256;
5629   }
5630   let Predicates = [prd] in
5631     defm Z:     avx512_trunc_common<opc, OpcodeStr, OpNode, VTSrcInfo.info512,
5632                              DestInfoZ, x86memopZ>,
5633                 avx512_trunc_sat_mr_lowering<VTSrcInfo.info512, DestInfoZ,
5634                              sat>, EVEX_V512;
5635 }
5636
5637 multiclass avx512_trunc_qb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5638   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5639                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5640                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VO>;
5641 }
5642 multiclass avx512_trunc_sat_qb<bits<8> opc, string sat, SDNode OpNode> {
5643   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qb", OpNode, avx512vl_i64_info,
5644                v16i8x_info, v16i8x_info, v16i8x_info, i16mem, i32mem, i64mem,
5645                sat>, EVEX_CD8<8, CD8VO>;
5646 }
5647
5648 multiclass avx512_trunc_qw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5649   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5650                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5651                truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VQ>;
5652 }
5653 multiclass avx512_trunc_sat_qw<bits<8> opc, string sat, SDNode OpNode> {
5654   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qw", OpNode, avx512vl_i64_info,
5655                v8i16x_info, v8i16x_info, v8i16x_info, i32mem, i64mem, i128mem,
5656                sat>, EVEX_CD8<16, CD8VQ>;
5657 }
5658
5659 multiclass avx512_trunc_qd<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5660   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i64_info,
5661                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5662                truncstorevi32, masked_truncstorevi32>, EVEX_CD8<32, CD8VH>;
5663 }
5664 multiclass avx512_trunc_sat_qd<bits<8> opc, string sat, SDNode OpNode> {
5665   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"qd", OpNode, avx512vl_i64_info,
5666                v4i32x_info, v4i32x_info, v8i32x_info, i64mem, i128mem, i256mem,
5667                sat>, EVEX_CD8<32, CD8VH>;
5668 }
5669
5670 multiclass avx512_trunc_db<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5671   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5672                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5673                truncstorevi8, masked_truncstorevi8>, EVEX_CD8<8, CD8VQ>;
5674 }
5675 multiclass avx512_trunc_sat_db<bits<8> opc, string sat, SDNode OpNode> {
5676   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"db", OpNode, avx512vl_i32_info,
5677                v16i8x_info, v16i8x_info, v16i8x_info, i32mem, i64mem, i128mem,
5678                sat>, EVEX_CD8<8, CD8VQ>;
5679 }
5680
5681 multiclass avx512_trunc_dw<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5682   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i32_info,
5683               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5684               truncstorevi16, masked_truncstorevi16>, EVEX_CD8<16, CD8VH>;
5685 }
5686 multiclass avx512_trunc_sat_dw<bits<8> opc, string sat, SDNode OpNode> {
5687   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"dw", OpNode, avx512vl_i32_info,
5688               v8i16x_info, v8i16x_info, v16i16x_info, i64mem, i128mem, i256mem,
5689               sat>, EVEX_CD8<16, CD8VH>;
5690 }
5691
5692 multiclass avx512_trunc_wb<bits<8> opc, string OpcodeStr, SDNode OpNode> {
5693   defm NAME: avx512_trunc<opc, OpcodeStr, OpNode, avx512vl_i16_info,
5694               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5695               truncstorevi8, masked_truncstorevi8,HasBWI>, EVEX_CD8<16, CD8VH>;
5696 }
5697 multiclass avx512_trunc_sat_wb<bits<8> opc, string sat, SDNode OpNode> {
5698   defm NAME: avx512_trunc_sat<opc, "vpmov"##sat##"wb", OpNode, avx512vl_i16_info,
5699               v16i8x_info, v16i8x_info, v32i8x_info, i64mem, i128mem, i256mem,
5700               sat, HasBWI>, EVEX_CD8<16, CD8VH>;
5701 }
5702
5703 defm VPMOVQB    : avx512_trunc_qb<0x32, "vpmovqb", X86vtrunc>;
5704 defm VPMOVSQB   : avx512_trunc_sat_qb<0x22, "s",   X86vtruncs>;
5705 defm VPMOVUSQB  : avx512_trunc_sat_qb<0x12, "us",  X86vtruncus>;
5706
5707 defm VPMOVQW    : avx512_trunc_qw<0x34, "vpmovqw", X86vtrunc>;
5708 defm VPMOVSQW   : avx512_trunc_sat_qw<0x24, "s",   X86vtruncs>;
5709 defm VPMOVUSQW  : avx512_trunc_sat_qw<0x14, "us",  X86vtruncus>;
5710
5711 defm VPMOVQD    : avx512_trunc_qd<0x35, "vpmovqd", X86vtrunc>;
5712 defm VPMOVSQD   : avx512_trunc_sat_qd<0x25, "s",   X86vtruncs>;
5713 defm VPMOVUSQD  : avx512_trunc_sat_qd<0x15, "us",  X86vtruncus>;
5714
5715 defm VPMOVDB    : avx512_trunc_db<0x31, "vpmovdb", X86vtrunc>;
5716 defm VPMOVSDB   : avx512_trunc_sat_db<0x21, "s",   X86vtruncs>;
5717 defm VPMOVUSDB  : avx512_trunc_sat_db<0x11, "us",  X86vtruncus>;
5718
5719 defm VPMOVDW    : avx512_trunc_dw<0x33, "vpmovdw", X86vtrunc>;
5720 defm VPMOVSDW   : avx512_trunc_sat_dw<0x23, "s",   X86vtruncs>;
5721 defm VPMOVUSDW  : avx512_trunc_sat_dw<0x13, "us",  X86vtruncus>;
5722
5723 defm VPMOVWB    : avx512_trunc_wb<0x30, "vpmovwb", X86vtrunc>;
5724 defm VPMOVSWB   : avx512_trunc_sat_wb<0x20, "s",   X86vtruncs>;
5725 defm VPMOVUSWB  : avx512_trunc_sat_wb<0x10, "us",  X86vtruncus>;
5726
5727 multiclass avx512_extend_common<bits<8> opc, string OpcodeStr,
5728                   X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo,
5729                   X86MemOperand x86memop, PatFrag LdFrag, SDNode OpNode>{
5730
5731   defm rr   : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
5732                     (ins SrcInfo.RC:$src), OpcodeStr ,"$src", "$src",
5733                     (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src)))>,
5734                   EVEX;
5735
5736   let mayLoad = 1 in {
5737     defm rm : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
5738                     (ins x86memop:$src), OpcodeStr ,"$src", "$src",
5739                     (DestInfo.VT (LdFrag addr:$src))>,
5740                   EVEX;
5741   }
5742 }
5743
5744 multiclass avx512_extend_BW<bits<8> opc, string OpcodeStr, SDNode OpNode,
5745           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5746   let Predicates = [HasVLX, HasBWI] in {
5747     defm Z128:  avx512_extend_common<opc, OpcodeStr, v8i16x_info,
5748                     v16i8x_info, i64mem, LdFrag, OpNode>,
5749                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V128;
5750
5751     defm Z256:  avx512_extend_common<opc, OpcodeStr, v16i16x_info,
5752                     v16i8x_info, i128mem, LdFrag, OpNode>,
5753                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V256;
5754   }
5755   let Predicates = [HasBWI] in {
5756     defm Z   :  avx512_extend_common<opc, OpcodeStr, v32i16_info,
5757                     v32i8x_info, i256mem, LdFrag, OpNode>,
5758                      EVEX_CD8<8, CD8VH>, T8PD, EVEX_V512;
5759   }
5760 }
5761
5762 multiclass avx512_extend_BD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5763           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5764   let Predicates = [HasVLX, HasAVX512] in {
5765     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5766                    v16i8x_info, i32mem, LdFrag, OpNode>,
5767                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V128;
5768
5769     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5770                    v16i8x_info, i64mem, LdFrag, OpNode>,
5771                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V256;
5772   }
5773   let Predicates = [HasAVX512] in {
5774     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5775                    v16i8x_info, i128mem, LdFrag, OpNode>,
5776                          EVEX_CD8<8, CD8VQ>, T8PD, EVEX_V512;
5777   }
5778 }
5779
5780 multiclass avx512_extend_BQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5781           string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi8")> {
5782   let Predicates = [HasVLX, HasAVX512] in {
5783     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5784                    v16i8x_info, i16mem, LdFrag, OpNode>,
5785                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V128;
5786
5787     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5788                    v16i8x_info, i32mem, LdFrag, OpNode>,
5789                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V256;
5790   }
5791   let Predicates = [HasAVX512] in {
5792     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5793                    v16i8x_info, i64mem, LdFrag, OpNode>,
5794                      EVEX_CD8<8, CD8VO>, T8PD, EVEX_V512;
5795   }
5796 }
5797
5798 multiclass avx512_extend_WD<bits<8> opc, string OpcodeStr, SDNode OpNode,
5799          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5800   let Predicates = [HasVLX, HasAVX512] in {
5801     defm Z128:  avx512_extend_common<opc, OpcodeStr, v4i32x_info,
5802                    v8i16x_info, i64mem, LdFrag, OpNode>,
5803                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V128;
5804
5805     defm Z256:  avx512_extend_common<opc, OpcodeStr, v8i32x_info,
5806                    v8i16x_info, i128mem, LdFrag, OpNode>,
5807                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V256;
5808   }
5809   let Predicates = [HasAVX512] in {
5810     defm Z   :  avx512_extend_common<opc, OpcodeStr, v16i32_info,
5811                    v16i16x_info, i256mem, LdFrag, OpNode>,
5812                      EVEX_CD8<16, CD8VH>, T8PD, EVEX_V512;
5813   }
5814 }
5815
5816 multiclass avx512_extend_WQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5817          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi16")> {
5818   let Predicates = [HasVLX, HasAVX512] in {
5819     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5820                    v8i16x_info, i32mem, LdFrag, OpNode>,
5821                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V128;
5822
5823     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5824                    v8i16x_info, i64mem, LdFrag, OpNode>,
5825                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V256;
5826   }
5827   let Predicates = [HasAVX512] in {
5828     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5829                    v8i16x_info, i128mem, LdFrag, OpNode>,
5830                      EVEX_CD8<16, CD8VQ>, T8PD, EVEX_V512;
5831   }
5832 }
5833
5834 multiclass avx512_extend_DQ<bits<8> opc, string OpcodeStr, SDNode OpNode,
5835          string ExtTy,PatFrag LdFrag = !cast<PatFrag>(ExtTy#"extloadvi32")> {
5836
5837   let Predicates = [HasVLX, HasAVX512] in {
5838     defm Z128:  avx512_extend_common<opc, OpcodeStr, v2i64x_info,
5839                    v4i32x_info, i64mem, LdFrag, OpNode>,
5840                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V128;
5841
5842     defm Z256:  avx512_extend_common<opc, OpcodeStr, v4i64x_info,
5843                    v4i32x_info, i128mem, LdFrag, OpNode>,
5844                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V256;
5845   }
5846   let Predicates = [HasAVX512] in {
5847     defm Z   :  avx512_extend_common<opc, OpcodeStr, v8i64_info,
5848                    v8i32x_info, i256mem, LdFrag, OpNode>,
5849                      EVEX_CD8<32, CD8VH>, T8PD, EVEX_V512;
5850   }
5851 }
5852
5853 defm VPMOVZXBW : avx512_extend_BW<0x30, "vpmovzxbw", X86vzext, "z">;
5854 defm VPMOVZXBD : avx512_extend_BD<0x31, "vpmovzxbd", X86vzext, "z">;
5855 defm VPMOVZXBQ : avx512_extend_BQ<0x32, "vpmovzxbq", X86vzext, "z">;
5856 defm VPMOVZXWD : avx512_extend_WD<0x33, "vpmovzxwd", X86vzext, "z">;
5857 defm VPMOVZXWQ : avx512_extend_WQ<0x34, "vpmovzxwq", X86vzext, "z">;
5858 defm VPMOVZXDQ : avx512_extend_DQ<0x35, "vpmovzxdq", X86vzext, "z">;
5859
5860
5861 defm VPMOVSXBW: avx512_extend_BW<0x20, "vpmovsxbw", X86vsext, "s">;
5862 defm VPMOVSXBD: avx512_extend_BD<0x21, "vpmovsxbd", X86vsext, "s">;
5863 defm VPMOVSXBQ: avx512_extend_BQ<0x22, "vpmovsxbq", X86vsext, "s">;
5864 defm VPMOVSXWD: avx512_extend_WD<0x23, "vpmovsxwd", X86vsext, "s">;
5865 defm VPMOVSXWQ: avx512_extend_WQ<0x24, "vpmovsxwq", X86vsext, "s">;
5866 defm VPMOVSXDQ: avx512_extend_DQ<0x25, "vpmovsxdq", X86vsext, "s">;
5867
5868 //===----------------------------------------------------------------------===//
5869 // GATHER - SCATTER Operations
5870
5871 multiclass avx512_gather<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5872                          X86MemOperand memop, PatFrag GatherNode> {
5873   let Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb",
5874       ExeDomain = _.ExeDomain in
5875   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst, _.KRCWM:$mask_wb),
5876             (ins _.RC:$src1, _.KRCWM:$mask, memop:$src2),
5877             !strconcat(OpcodeStr#_.Suffix,
5878             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5879             [(set _.RC:$dst, _.KRCWM:$mask_wb,
5880               (GatherNode  (_.VT _.RC:$src1), _.KRCWM:$mask,
5881                      vectoraddr:$src2))]>, EVEX, EVEX_K,
5882              EVEX_CD8<_.EltSize, CD8VT1>;
5883 }
5884
5885 multiclass avx512_gather_q_pd<bits<8> dopc, bits<8> qopc,
5886                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5887   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512,
5888                                       vy32xmem, mgatherv8i32>, EVEX_V512, VEX_W;
5889   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info512,
5890                                       vz64mem,  mgatherv8i64>, EVEX_V512, VEX_W;
5891 let Predicates = [HasVLX] in {
5892   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
5893                               vx32xmem, mgatherv4i32>, EVEX_V256, VEX_W;
5894   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info256,
5895                               vy64xmem, mgatherv4i64>, EVEX_V256, VEX_W;
5896   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
5897                               vx32xmem, mgatherv4i32>, EVEX_V128, VEX_W;
5898   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
5899                               vx64xmem, mgatherv2i64>, EVEX_V128, VEX_W;
5900 }
5901 }
5902
5903 multiclass avx512_gather_d_ps<bits<8> dopc, bits<8> qopc,
5904                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5905   defm NAME##D##SUFF##Z: avx512_gather<dopc, OpcodeStr##"d", _.info512, vz32mem,
5906                                        mgatherv16i32>, EVEX_V512;
5907   defm NAME##Q##SUFF##Z: avx512_gather<qopc, OpcodeStr##"q", _.info256, vz64mem,
5908                                        mgatherv8i64>, EVEX_V512;
5909 let Predicates = [HasVLX] in {
5910   defm NAME##D##SUFF##Z256: avx512_gather<dopc, OpcodeStr##"d", _.info256,
5911                                           vy32xmem, mgatherv8i32>, EVEX_V256;
5912   defm NAME##Q##SUFF##Z256: avx512_gather<qopc, OpcodeStr##"q", _.info128,
5913                                           vy64xmem, mgatherv4i64>, EVEX_V256;
5914   defm NAME##D##SUFF##Z128: avx512_gather<dopc, OpcodeStr##"d", _.info128,
5915                                           vx32xmem, mgatherv4i32>, EVEX_V128;
5916   defm NAME##Q##SUFF##Z128: avx512_gather<qopc, OpcodeStr##"q", _.info128,
5917                                           vx64xmem, mgatherv2i64>, EVEX_V128;
5918 }
5919 }
5920
5921
5922 defm VGATHER : avx512_gather_q_pd<0x92, 0x93, avx512vl_f64_info, "vgather", "PD">,
5923                avx512_gather_d_ps<0x92, 0x93, avx512vl_f32_info, "vgather", "PS">;
5924
5925 defm VPGATHER : avx512_gather_q_pd<0x90, 0x91, avx512vl_i64_info, "vpgather", "Q">,
5926                 avx512_gather_d_ps<0x90, 0x91, avx512vl_i32_info, "vpgather", "D">;
5927
5928 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
5929                           X86MemOperand memop, PatFrag ScatterNode> {
5930
5931 let mayStore = 1, Constraints = "$mask = $mask_wb", ExeDomain = _.ExeDomain in
5932
5933   def mr  : AVX5128I<opc, MRMDestMem, (outs _.KRCWM:$mask_wb),
5934             (ins memop:$dst, _.KRCWM:$mask, _.RC:$src),
5935             !strconcat(OpcodeStr#_.Suffix,
5936             "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
5937             [(set _.KRCWM:$mask_wb, (ScatterNode (_.VT _.RC:$src),
5938                                      _.KRCWM:$mask,  vectoraddr:$dst))]>,
5939             EVEX, EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5940 }
5941
5942 multiclass avx512_scatter_q_pd<bits<8> dopc, bits<8> qopc,
5943                         AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5944   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512,
5945                                       vy32xmem, mscatterv8i32>, EVEX_V512, VEX_W;
5946   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info512,
5947                                       vz64mem,  mscatterv8i64>, EVEX_V512, VEX_W;
5948 let Predicates = [HasVLX] in {
5949   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
5950                               vx32xmem, mscatterv4i32>, EVEX_V256, VEX_W;
5951   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info256,
5952                               vy64xmem, mscatterv4i64>, EVEX_V256, VEX_W;
5953   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
5954                               vx32xmem, mscatterv4i32>, EVEX_V128, VEX_W;
5955   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
5956                               vx64xmem, mscatterv2i64>, EVEX_V128, VEX_W;
5957 }
5958 }
5959
5960 multiclass avx512_scatter_d_ps<bits<8> dopc, bits<8> qopc,
5961                        AVX512VLVectorVTInfo _, string OpcodeStr, string SUFF> {
5962   defm NAME##D##SUFF##Z: avx512_scatter<dopc, OpcodeStr##"d", _.info512, vz32mem,
5963                                        mscatterv16i32>, EVEX_V512;
5964   defm NAME##Q##SUFF##Z: avx512_scatter<qopc, OpcodeStr##"q", _.info256, vz64mem,
5965                                        mscatterv8i64>, EVEX_V512;
5966 let Predicates = [HasVLX] in {
5967   defm NAME##D##SUFF##Z256: avx512_scatter<dopc, OpcodeStr##"d", _.info256,
5968                                           vy32xmem, mscatterv8i32>, EVEX_V256;
5969   defm NAME##Q##SUFF##Z256: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
5970                                           vy64xmem, mscatterv4i64>, EVEX_V256;
5971   defm NAME##D##SUFF##Z128: avx512_scatter<dopc, OpcodeStr##"d", _.info128,
5972                                           vx32xmem, mscatterv4i32>, EVEX_V128;
5973   defm NAME##Q##SUFF##Z128: avx512_scatter<qopc, OpcodeStr##"q", _.info128,
5974                                           vx64xmem, mscatterv2i64>, EVEX_V128;
5975 }
5976 }
5977
5978 defm VSCATTER : avx512_scatter_q_pd<0xA2, 0xA3, avx512vl_f64_info, "vscatter", "PD">,
5979                avx512_scatter_d_ps<0xA2, 0xA3, avx512vl_f32_info, "vscatter", "PS">;
5980
5981 defm VPSCATTER : avx512_scatter_q_pd<0xA0, 0xA1, avx512vl_i64_info, "vpscatter", "Q">,
5982                 avx512_scatter_d_ps<0xA0, 0xA1, avx512vl_i32_info, "vpscatter", "D">;
5983
5984 // prefetch
5985 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5986                        RegisterClass KRC, X86MemOperand memop> {
5987   let Predicates = [HasPFI], hasSideEffects = 1 in
5988   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5989             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5990             []>, EVEX, EVEX_K;
5991 }
5992
5993 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5994                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5995
5996 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5997                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5998
5999 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
6000                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6001
6002 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
6003                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6004
6005 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
6006                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6007
6008 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
6009                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6010
6011 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
6012                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6013
6014 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
6015                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6016
6017 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
6018                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6019
6020 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
6021                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6022
6023 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
6024                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6025
6026 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
6027                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6028
6029 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
6030                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
6031
6032 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
6033                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
6034
6035 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
6036                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
6037
6038 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
6039                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
6040 //===----------------------------------------------------------------------===//
6041 // VSHUFPS - VSHUFPD Operations
6042
6043 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
6044                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
6045                       Domain d> {
6046   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
6047                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
6048                    !strconcat(OpcodeStr,
6049                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6050                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
6051                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
6052                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
6053   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
6054                    (ins RC:$src1, RC:$src2, u8imm:$src3),
6055                    !strconcat(OpcodeStr,
6056                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
6057                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
6058                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
6059                    EVEX_4V, Sched<[WriteShuffle]>;
6060 }
6061
6062 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
6063                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
6064 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
6065                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
6066
6067 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
6068           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
6069 def : Pat<(v16i32 (X86Shufp VR512:$src1,
6070                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
6071           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
6072
6073 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
6074           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
6075 def : Pat<(v8i64 (X86Shufp VR512:$src1,
6076                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
6077           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
6078
6079 // Helper fragments to match sext vXi1 to vXiY.
6080 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
6081 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
6082
6083 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
6084                         RegisterClass RC, RegisterClass KRC,
6085                         X86MemOperand x86memop,
6086                         X86MemOperand x86scalar_mop, string BrdcstStr> {
6087   let hasSideEffects = 0 in {
6088   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
6089        (ins RC:$src),
6090        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
6091        []>, EVEX;
6092   let mayLoad = 1 in
6093   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6094        (ins x86memop:$src),
6095        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
6096        []>, EVEX;
6097   let mayLoad = 1 in
6098   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6099        (ins x86scalar_mop:$src),
6100        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
6101                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
6102        []>, EVEX, EVEX_B;
6103   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
6104        (ins KRC:$mask, RC:$src),
6105        !strconcat(OpcodeStr,
6106                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
6107        []>, EVEX, EVEX_KZ;
6108   let mayLoad = 1 in
6109   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6110        (ins KRC:$mask, x86memop:$src),
6111        !strconcat(OpcodeStr,
6112                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
6113        []>, EVEX, EVEX_KZ;
6114   let mayLoad = 1 in
6115   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6116        (ins KRC:$mask, x86scalar_mop:$src),
6117        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
6118                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
6119                   BrdcstStr, "}"),
6120        []>, EVEX, EVEX_KZ, EVEX_B;
6121
6122   let Constraints = "$src1 = $dst" in {
6123   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
6124        (ins RC:$src1, KRC:$mask, RC:$src2),
6125        !strconcat(OpcodeStr,
6126                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6127        []>, EVEX, EVEX_K;
6128   let mayLoad = 1 in
6129   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6130        (ins RC:$src1, KRC:$mask, x86memop:$src2),
6131        !strconcat(OpcodeStr,
6132                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
6133        []>, EVEX, EVEX_K;
6134   let mayLoad = 1 in
6135   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
6136        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
6137        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
6138                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
6139        []>, EVEX, EVEX_K, EVEX_B;
6140   }
6141   }
6142 }
6143
6144 let Predicates = [HasCDI] in {
6145 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
6146                     i512mem, i32mem, "{1to16}">,
6147                     EVEX_V512, EVEX_CD8<32, CD8VF>;
6148
6149
6150 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
6151                     i512mem, i64mem, "{1to8}">,
6152                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
6153
6154 }
6155
6156 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
6157                                               GR16:$mask),
6158           (VPCONFLICTDrrk VR512:$src1,
6159            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
6160
6161 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
6162                                               GR8:$mask),
6163           (VPCONFLICTQrrk VR512:$src1,
6164            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
6165
6166 let Predicates = [HasCDI] in {
6167 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
6168                     i512mem, i32mem, "{1to16}">,
6169                     EVEX_V512, EVEX_CD8<32, CD8VF>;
6170
6171
6172 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
6173                     i512mem, i64mem, "{1to8}">,
6174                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
6175
6176 }
6177
6178 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
6179                                               GR16:$mask),
6180           (VPLZCNTDrrk VR512:$src1,
6181            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
6182
6183 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
6184                                               GR8:$mask),
6185           (VPLZCNTQrrk VR512:$src1,
6186            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
6187
6188 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
6189           (VPLZCNTDrm addr:$src)>;
6190 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
6191           (VPLZCNTDrr VR512:$src)>;
6192 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
6193           (VPLZCNTQrm addr:$src)>;
6194 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
6195           (VPLZCNTQrr VR512:$src)>;
6196
6197 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6198 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
6199 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
6200
6201 def : Pat<(store VK1:$src, addr:$dst),
6202           (MOV8mr addr:$dst,
6203            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
6204             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6205
6206 def : Pat<(store VK8:$src, addr:$dst),
6207           (MOV8mr addr:$dst,
6208            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
6209             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
6210
6211 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
6212                            (truncstore node:$val, node:$ptr), [{
6213   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
6214 }]>;
6215
6216 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
6217           (MOV8mr addr:$dst, GR8:$src)>;
6218
6219 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
6220 def rr : AVX512XS8I<opc, MRMSrcReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
6221                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
6222                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
6223 }
6224
6225 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
6226                                  string OpcodeStr, Predicate prd> {
6227 let Predicates = [prd] in
6228   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6229
6230   let Predicates = [prd, HasVLX] in {
6231     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6232     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6233   }
6234 }
6235
6236 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
6237   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
6238                                        HasBWI>;
6239   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
6240                                        HasBWI>, VEX_W;
6241   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
6242                                        HasDQI>;
6243   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
6244                                        HasDQI>, VEX_W;
6245 }
6246
6247 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
6248
6249 multiclass convert_vector_to_mask_common<bits<8> opc, X86VectorVTInfo _, string OpcodeStr > {
6250 def rr : AVX512XS8I<opc, MRMSrcReg, (outs _.KRC:$dst), (ins _.RC:$src),
6251                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
6252                   [(set _.KRC:$dst, (trunc (_.VT _.RC:$src)))]>, EVEX;
6253 }
6254
6255 multiclass avx512_convert_vector_to_mask<bits<8> opc, string OpcodeStr,
6256                         AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6257 let Predicates = [prd] in
6258   defm Z : convert_vector_to_mask_common <opc, VTInfo.info512, OpcodeStr>,
6259    EVEX_V512;
6260
6261   let Predicates = [prd, HasVLX] in {
6262     defm Z256 : convert_vector_to_mask_common<opc, VTInfo.info256, OpcodeStr>,
6263      EVEX_V256;
6264     defm Z128 : convert_vector_to_mask_common<opc, VTInfo.info128, OpcodeStr>,
6265      EVEX_V128;
6266   }
6267 }
6268
6269 defm VPMOVB2M : avx512_convert_vector_to_mask<0x29, "vpmovb2m",
6270                                               avx512vl_i8_info, HasBWI>;
6271 defm VPMOVW2M : avx512_convert_vector_to_mask<0x29, "vpmovw2m",
6272                                               avx512vl_i16_info, HasBWI>, VEX_W;
6273 defm VPMOVD2M : avx512_convert_vector_to_mask<0x39, "vpmovd2m",
6274                                               avx512vl_i32_info, HasDQI>;
6275 defm VPMOVQ2M : avx512_convert_vector_to_mask<0x39, "vpmovq2m",
6276                                               avx512vl_i64_info, HasDQI>, VEX_W;
6277
6278 //===----------------------------------------------------------------------===//
6279 // AVX-512 - COMPRESS and EXPAND
6280 //
6281
6282 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6283                                  string OpcodeStr> {
6284   defm rr : AVX512_maskable<opc, MRMDestReg, _, (outs _.RC:$dst),
6285               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6286               (_.VT (X86compress _.RC:$src1))>, AVX5128IBase;
6287
6288   let mayStore = 1 in {
6289   def mr : AVX5128I<opc, MRMDestMem, (outs),
6290               (ins _.MemOp:$dst, _.RC:$src),
6291               OpcodeStr # "\t{$src, $dst |$dst, $src}",
6292               []>, EVEX_CD8<_.EltSize, CD8VT1>;
6293
6294   def mrk : AVX5128I<opc, MRMDestMem, (outs),
6295               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
6296               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
6297               [(store (_.VT (vselect _.KRCWM:$mask,
6298                              (_.VT (X86compress  _.RC:$src)), _.ImmAllZerosV)),
6299                 addr:$dst)]>,
6300               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
6301   }
6302 }
6303
6304 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
6305                                  AVX512VLVectorVTInfo VTInfo> {
6306   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6307
6308   let Predicates = [HasVLX] in {
6309     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6310     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6311   }
6312 }
6313
6314 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
6315                                          EVEX;
6316 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
6317                                          EVEX, VEX_W;
6318 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
6319                                          EVEX;
6320 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
6321                                          EVEX, VEX_W;
6322
6323 // expand
6324 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
6325                                  string OpcodeStr> {
6326   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6327               (ins _.RC:$src1), OpcodeStr, "$src1", "$src1",
6328               (_.VT (X86expand _.RC:$src1))>, AVX5128IBase;
6329
6330   let mayLoad = 1 in
6331   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6332               (ins _.MemOp:$src1), OpcodeStr, "$src1", "$src1",
6333               (_.VT (X86expand (_.VT (bitconvert
6334                                       (_.LdFrag addr:$src1)))))>,
6335             AVX5128IBase, EVEX_CD8<_.EltSize, CD8VT1>;
6336 }
6337
6338 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
6339                                  AVX512VLVectorVTInfo VTInfo> {
6340   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
6341
6342   let Predicates = [HasVLX] in {
6343     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
6344     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
6345   }
6346 }
6347
6348 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
6349                                          EVEX;
6350 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
6351                                          EVEX, VEX_W;
6352 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
6353                                          EVEX;
6354 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
6355                                          EVEX, VEX_W;
6356
6357 //handle instruction  reg_vec1 = op(reg_vec,imm)
6358 //                               op(mem_vec,imm)
6359 //                               op(broadcast(eltVt),imm)
6360 //all instruction created with FROUND_CURRENT
6361 multiclass avx512_unary_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6362                                                             X86VectorVTInfo _>{
6363   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6364                       (ins _.RC:$src1, i32u8imm:$src2),
6365                       OpcodeStr##_.Suffix, "$src2, $src1", "$src2, $src2",
6366                       (OpNode (_.VT _.RC:$src1),
6367                               (i32 imm:$src2),
6368                               (i32 FROUND_CURRENT))>;
6369   let mayLoad = 1 in {
6370     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6371                       (ins _.MemOp:$src1, i32u8imm:$src2),
6372                       OpcodeStr##_.Suffix, "$src2, $src1", "$src1, $src2",
6373                       (OpNode (_.VT (bitconvert (_.LdFrag addr:$src1))),
6374                               (i32 imm:$src2),
6375                               (i32 FROUND_CURRENT))>;
6376     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6377                       (ins _.ScalarMemOp:$src1, i32u8imm:$src2),
6378                       OpcodeStr##_.Suffix, "$src2, ${src1}"##_.BroadcastStr,
6379                       "${src1}"##_.BroadcastStr##", $src2",
6380                       (OpNode (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src1))),
6381                               (i32 imm:$src2),
6382                               (i32 FROUND_CURRENT))>, EVEX_B;
6383   }
6384 }
6385
6386 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6387 multiclass avx512_unary_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6388                                              SDNode OpNode, X86VectorVTInfo _>{
6389   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6390                       (ins _.RC:$src1, i32u8imm:$src2),
6391                       OpcodeStr##_.Suffix, "$src2,{sae}, $src1",
6392                       "$src1, {sae}, $src2",
6393                       (OpNode (_.VT _.RC:$src1),
6394                               (i32 imm:$src2),
6395                               (i32 FROUND_NO_EXC))>, EVEX_B;
6396 }
6397
6398 multiclass avx512_common_unary_fp_sae_packed_imm<string OpcodeStr,
6399             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6400   let Predicates = [prd] in {
6401     defm Z    : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6402                 avx512_unary_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6403                                   EVEX_V512;
6404   }
6405   let Predicates = [prd, HasVLX] in {
6406     defm Z128 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6407                                   EVEX_V128;
6408     defm Z256 : avx512_unary_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6409                                   EVEX_V256;
6410   }
6411 }
6412
6413 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6414 //                               op(reg_vec2,mem_vec,imm)
6415 //                               op(reg_vec2,broadcast(eltVt),imm)
6416 //all instruction created with FROUND_CURRENT
6417 multiclass avx512_fp_packed_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6418                                                             X86VectorVTInfo _>{
6419   defm rri : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6420                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6421                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6422                       (OpNode (_.VT _.RC:$src1),
6423                               (_.VT _.RC:$src2),
6424                               (i32 imm:$src3),
6425                               (i32 FROUND_CURRENT))>;
6426   let mayLoad = 1 in {
6427     defm rmi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6428                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6429                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6430                       (OpNode (_.VT _.RC:$src1),
6431                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
6432                               (i32 imm:$src3),
6433                               (i32 FROUND_CURRENT))>;
6434     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6435                       (ins _.RC:$src1, _.ScalarMemOp:$src2, i32u8imm:$src3),
6436                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6437                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6438                       (OpNode (_.VT _.RC:$src1),
6439                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6440                               (i32 imm:$src3),
6441                               (i32 FROUND_CURRENT))>, EVEX_B;
6442   }
6443 }
6444
6445 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6446 //                               op(reg_vec2,mem_vec,imm)
6447 multiclass avx512_3Op_rm_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6448                              X86VectorVTInfo DestInfo, X86VectorVTInfo SrcInfo>{
6449
6450   defm rri : AVX512_maskable<opc, MRMSrcReg, DestInfo, (outs DestInfo.RC:$dst),
6451                   (ins SrcInfo.RC:$src1, SrcInfo.RC:$src2, u8imm:$src3),
6452                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6453                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6454                                (SrcInfo.VT SrcInfo.RC:$src2),
6455                                (i8 imm:$src3)))>;
6456   let mayLoad = 1 in
6457     defm rmi : AVX512_maskable<opc, MRMSrcMem, DestInfo, (outs DestInfo.RC:$dst),
6458                   (ins SrcInfo.RC:$src1, SrcInfo.MemOp:$src2, u8imm:$src3),
6459                   OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6460                   (DestInfo.VT (OpNode (SrcInfo.VT SrcInfo.RC:$src1),
6461                                (SrcInfo.VT (bitconvert
6462                                                   (SrcInfo.LdFrag addr:$src2))),
6463                                (i8 imm:$src3)))>;
6464 }
6465
6466 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6467 //                               op(reg_vec2,mem_vec,imm)
6468 //                               op(reg_vec2,broadcast(eltVt),imm)
6469 multiclass avx512_3Op_imm8<bits<8> opc, string OpcodeStr, SDNode OpNode,
6470                            X86VectorVTInfo _>:
6471   avx512_3Op_rm_imm8<opc, OpcodeStr, OpNode, _, _>{
6472
6473   let mayLoad = 1 in
6474     defm rmbi : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6475                       (ins _.RC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6476                       OpcodeStr, "$src3, ${src2}"##_.BroadcastStr##", $src1",
6477                       "$src1, ${src2}"##_.BroadcastStr##", $src3",
6478                       (OpNode (_.VT _.RC:$src1),
6479                               (_.VT (X86VBroadcast(_.ScalarLdFrag addr:$src2))),
6480                               (i8 imm:$src3))>, EVEX_B;
6481 }
6482
6483 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm)
6484 //                                      op(reg_vec2,mem_scalar,imm)
6485 //all instruction created with FROUND_CURRENT
6486 multiclass avx512_fp_scalar_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6487                                                            X86VectorVTInfo _> {
6488
6489   defm rri : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6490                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6491                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6492                       (OpNode (_.VT _.RC:$src1),
6493                               (_.VT _.RC:$src2),
6494                               (i32 imm:$src3),
6495                               (i32 FROUND_CURRENT))>;
6496   let mayLoad = 1 in {
6497     defm rmi : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
6498                       (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3),
6499                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6500                       (OpNode (_.VT _.RC:$src1),
6501                               (_.VT (scalar_to_vector
6502                                         (_.ScalarLdFrag addr:$src2))),
6503                               (i32 imm:$src3),
6504                               (i32 FROUND_CURRENT))>;
6505
6506     let isAsmParserOnly = 1 in {
6507       defm rmi_alt :AVX512_maskable_in_asm<opc, MRMSrcMem, _, (outs _.FRC:$dst),
6508                       (ins _.FRC:$src1, _.ScalarMemOp:$src2, u8imm:$src3),
6509                       OpcodeStr, "$src3, $src2, $src1", "$src1, $src2, $src3",
6510                       []>;
6511     }
6512   }
6513 }
6514
6515 //handle instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6516 multiclass avx512_fp_sae_packed_imm<bits<8> opc, string OpcodeStr,
6517                                              SDNode OpNode, X86VectorVTInfo _>{
6518   defm rrib : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6519                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6520                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6521                       "$src1, $src2,{sae}, $src3",
6522                       (OpNode (_.VT _.RC:$src1),
6523                               (_.VT _.RC:$src2),
6524                               (i32 imm:$src3),
6525                               (i32 FROUND_NO_EXC))>, EVEX_B;
6526 }
6527 //handle scalar instruction  reg_vec1 = op(reg_vec2,reg_vec3,imm),{sae}
6528 multiclass avx512_fp_sae_scalar_imm<bits<8> opc, string OpcodeStr,
6529                                              SDNode OpNode, X86VectorVTInfo _> {
6530   defm NAME#rrib : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
6531                       (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3),
6532                       OpcodeStr, "$src3,{sae}, $src2, $src1",
6533                       "$src1, $src2,{sae}, $src3",
6534                       (OpNode (_.VT _.RC:$src1),
6535                               (_.VT _.RC:$src2),
6536                               (i32 imm:$src3),
6537                               (i32 FROUND_NO_EXC))>, EVEX_B;
6538 }
6539
6540 multiclass avx512_common_fp_sae_packed_imm<string OpcodeStr,
6541             AVX512VLVectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6542   let Predicates = [prd] in {
6543     defm Z    : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6544                 avx512_fp_sae_packed_imm<opc, OpcodeStr, OpNode, _.info512>,
6545                                   EVEX_V512;
6546
6547   }
6548   let Predicates = [prd, HasVLX] in {
6549     defm Z128 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info128>,
6550                                   EVEX_V128;
6551     defm Z256 : avx512_fp_packed_imm<opc, OpcodeStr, OpNode, _.info256>,
6552                                   EVEX_V256;
6553   }
6554 }
6555
6556 multiclass avx512_common_3Op_rm_imm8<bits<8> opc, SDNode OpNode, string OpStr,
6557                    AVX512VLVectorVTInfo DestInfo, AVX512VLVectorVTInfo SrcInfo>{
6558   let Predicates = [HasBWI] in {
6559     defm Z    : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info512,
6560                            SrcInfo.info512>, EVEX_V512, AVX512AIi8Base, EVEX_4V;
6561   }
6562   let Predicates = [HasBWI, HasVLX] in {
6563     defm Z128 : avx512_3Op_rm_imm8<opc, OpStr, OpNode, DestInfo.info128,
6564                            SrcInfo.info128>, EVEX_V128, AVX512AIi8Base, EVEX_4V;
6565     defm Z256 : avx512_3Op_rm_imm8<opc, OpStr, OpNode,  DestInfo.info256,
6566                            SrcInfo.info256>, EVEX_V256, AVX512AIi8Base, EVEX_4V;
6567   }
6568 }
6569
6570 multiclass avx512_common_3Op_imm8<string OpcodeStr, AVX512VLVectorVTInfo _,
6571                                 bits<8> opc, SDNode OpNode>{
6572   let Predicates = [HasAVX512] in {
6573     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6574   }
6575   let Predicates = [HasAVX512, HasVLX] in {
6576     defm Z128 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info128>, EVEX_V128;
6577     defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6578   }
6579 }
6580
6581 multiclass avx512_common_fp_sae_scalar_imm<string OpcodeStr,
6582                   X86VectorVTInfo _, bits<8> opc, SDNode OpNode, Predicate prd>{
6583   let Predicates = [prd] in {
6584      defm Z128 : avx512_fp_scalar_imm<opc, OpcodeStr, OpNode, _>,
6585                  avx512_fp_sae_scalar_imm<opc, OpcodeStr, OpNode, _>;
6586   }
6587 }
6588
6589 multiclass avx512_common_fp_sae_packed_imm_all<string OpcodeStr, bits<8> opcPs,
6590              bits<8> opcPd, SDNode OpNode, Predicate prd>{
6591   defm PS : avx512_common_unary_fp_sae_packed_imm<OpcodeStr,  avx512vl_f32_info, opcPs,
6592                                             OpNode, prd>, EVEX_CD8<32, CD8VF>;
6593   defm PD : avx512_common_unary_fp_sae_packed_imm<OpcodeStr,  avx512vl_f64_info, opcPd,
6594                                             OpNode, prd>,EVEX_CD8<64, CD8VF> , VEX_W;
6595 }
6596
6597 defm VFIXUPIMMPD : avx512_common_fp_sae_packed_imm<"vfixupimmpd",
6598                               avx512vl_f64_info, 0x54, X86VFixupimm, HasAVX512>,
6599       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6600 defm VFIXUPIMMPS : avx512_common_fp_sae_packed_imm<"vfixupimmps",
6601                               avx512vl_f32_info, 0x54, X86VFixupimm, HasAVX512>,
6602       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6603
6604 defm VFIXUPIMMSD: avx512_common_fp_sae_scalar_imm<"vfixupimmsd", f64x_info,
6605                                                  0x55, X86VFixupimm, HasAVX512>,
6606       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6607 defm VFIXUPIMMSS: avx512_common_fp_sae_scalar_imm<"vfixupimmss", f32x_info,
6608                                                  0x55, X86VFixupimm, HasAVX512>,
6609       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6610
6611 defm VREDUCE : avx512_common_fp_sae_packed_imm_all<"vreduce", 0x56, 0x56, X86VReduce, HasDQI>,AVX512AIi8Base,EVEX;
6612 defm VRNDSCALE : avx512_common_fp_sae_packed_imm_all<"vrndscale", 0x08, 0x09, X86VRndScale, HasAVX512>,AVX512AIi8Base, EVEX;
6613
6614 defm VRANGEPD : avx512_common_fp_sae_packed_imm<"vrangepd", avx512vl_f64_info,
6615                                                        0x50, X86VRange, HasDQI>,
6616       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6617 defm VRANGEPS : avx512_common_fp_sae_packed_imm<"vrangeps", avx512vl_f32_info,
6618                                                        0x50, X86VRange, HasDQI>,
6619       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6620
6621 defm VRANGESD: avx512_common_fp_sae_scalar_imm<"vrangesd", f64x_info,
6622                                                  0x51, X86VRange, HasDQI>,
6623       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6624 defm VRANGESS: avx512_common_fp_sae_scalar_imm<"vrangess", f32x_info,
6625                                                  0x51, X86VRange, HasDQI>,
6626       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6627
6628 defm VREDUCESD: avx512_common_fp_sae_scalar_imm<"vreducesd", f64x_info,
6629                                                  0x57, X86Reduces, HasDQI>,
6630       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<64, CD8VT1>, VEX_W;
6631 defm VREDUCESS: avx512_common_fp_sae_scalar_imm<"vreducess", f32x_info,
6632                                                  0x57, X86Reduces, HasDQI>,
6633       AVX512AIi8Base, VEX_LIG, EVEX_4V, EVEX_CD8<32, CD8VT1>;
6634
6635 multiclass avx512_shuff_packed_128<string OpcodeStr, AVX512VLVectorVTInfo _,
6636                                        bits<8> opc, SDNode OpNode = X86Shuf128>{
6637   let Predicates = [HasAVX512] in {
6638     defm Z    : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
6639
6640   }
6641   let Predicates = [HasAVX512, HasVLX] in {
6642      defm Z256 : avx512_3Op_imm8<opc, OpcodeStr, OpNode, _.info256>, EVEX_V256;
6643   }
6644 }
6645 let Predicates = [HasAVX512] in {
6646 def : Pat<(v16f32 (ffloor VR512:$src)),
6647           (VRNDSCALEPSZrri VR512:$src, (i32 0x1))>;
6648 def : Pat<(v16f32 (fnearbyint VR512:$src)),
6649           (VRNDSCALEPSZrri VR512:$src, (i32 0xC))>;
6650 def : Pat<(v16f32 (fceil VR512:$src)),
6651           (VRNDSCALEPSZrri VR512:$src, (i32 0x2))>;
6652 def : Pat<(v16f32 (frint VR512:$src)),
6653           (VRNDSCALEPSZrri VR512:$src, (i32 0x4))>;
6654 def : Pat<(v16f32 (ftrunc VR512:$src)),
6655           (VRNDSCALEPSZrri VR512:$src, (i32 0x3))>;
6656
6657 def : Pat<(v8f64 (ffloor VR512:$src)),
6658           (VRNDSCALEPDZrri VR512:$src, (i32 0x1))>;
6659 def : Pat<(v8f64 (fnearbyint VR512:$src)),
6660           (VRNDSCALEPDZrri VR512:$src, (i32 0xC))>;
6661 def : Pat<(v8f64 (fceil VR512:$src)),
6662           (VRNDSCALEPDZrri VR512:$src, (i32 0x2))>;
6663 def : Pat<(v8f64 (frint VR512:$src)),
6664           (VRNDSCALEPDZrri VR512:$src, (i32 0x4))>;
6665 def : Pat<(v8f64 (ftrunc VR512:$src)),
6666           (VRNDSCALEPDZrri VR512:$src, (i32 0x3))>;
6667 }
6668
6669 defm VSHUFF32X4 : avx512_shuff_packed_128<"vshuff32x4",avx512vl_f32_info, 0x23>,
6670       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6671 defm VSHUFF64X2 : avx512_shuff_packed_128<"vshuff64x2",avx512vl_f64_info, 0x23>,
6672       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6673 defm VSHUFI32X4 : avx512_shuff_packed_128<"vshufi32x4",avx512vl_i32_info, 0x43>,
6674       AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VF>;
6675 defm VSHUFI64X2 : avx512_shuff_packed_128<"vshufi64x2",avx512vl_i64_info, 0x43>,
6676       AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VF>, VEX_W;
6677
6678 multiclass avx512_valign<string OpcodeStr, AVX512VLVectorVTInfo VTInfo_I,
6679                                                 AVX512VLVectorVTInfo VTInfo_FP>{
6680   defm NAME:       avx512_common_3Op_imm8<OpcodeStr, VTInfo_I, 0x03, X86VAlign>,
6681                            AVX512AIi8Base, EVEX_4V;
6682   let isCodeGenOnly = 1 in {
6683     defm NAME#_FP: avx512_common_3Op_imm8<OpcodeStr, VTInfo_FP, 0x03, X86VAlign>,
6684                            AVX512AIi8Base, EVEX_4V;
6685   }
6686 }
6687
6688 defm VALIGND: avx512_valign<"valignd", avx512vl_i32_info, avx512vl_f32_info>,
6689                                                   EVEX_CD8<32, CD8VF>;
6690 defm VALIGNQ: avx512_valign<"valignq", avx512vl_i64_info, avx512vl_f64_info>,
6691                                                   EVEX_CD8<64, CD8VF>, VEX_W;
6692
6693 multiclass avx512_vpalign_lowering<X86VectorVTInfo _ , list<Predicate> p>{
6694   let Predicates = p in
6695     def NAME#_.VTName#rri:
6696           Pat<(_.VT (X86PAlignr _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
6697               (!cast<Instruction>(NAME#_.ZSuffix#rri)
6698                     _.RC:$src1, _.RC:$src2, imm:$imm)>;
6699 }
6700
6701 multiclass avx512_vpalign_lowering_common<AVX512VLVectorVTInfo _>:
6702       avx512_vpalign_lowering<_.info512, [HasBWI]>,
6703       avx512_vpalign_lowering<_.info128, [HasBWI, HasVLX]>,
6704       avx512_vpalign_lowering<_.info256, [HasBWI, HasVLX]>;
6705
6706 defm VPALIGN:   avx512_common_3Op_rm_imm8<0x0F, X86PAlignr, "vpalignr" ,
6707                                           avx512vl_i8_info, avx512vl_i8_info>,
6708                 avx512_vpalign_lowering_common<avx512vl_i16_info>,
6709                 avx512_vpalign_lowering_common<avx512vl_i32_info>,
6710                 avx512_vpalign_lowering_common<avx512vl_f32_info>,
6711                 avx512_vpalign_lowering_common<avx512vl_i64_info>,
6712                 avx512_vpalign_lowering_common<avx512vl_f64_info>,
6713                 EVEX_CD8<8, CD8VF>;
6714
6715 defm VDBPSADBW: avx512_common_3Op_rm_imm8<0x42, X86dbpsadbw, "vdbpsadbw" ,
6716                     avx512vl_i16_info, avx512vl_i8_info>, EVEX_CD8<8, CD8VF>;
6717
6718 multiclass avx512_unary_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
6719                            X86VectorVTInfo _> {
6720   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
6721                     (ins _.RC:$src1), OpcodeStr##_.Suffix,
6722                     "$src1", "$src1",
6723                     (_.VT (OpNode _.RC:$src1))>, EVEX, AVX5128IBase;
6724
6725   let mayLoad = 1 in
6726     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6727                     (ins _.MemOp:$src1), OpcodeStr##_.Suffix,
6728                     "$src1", "$src1",
6729                     (_.VT (OpNode (bitconvert (_.LdFrag addr:$src1))))>,
6730               EVEX, AVX5128IBase, EVEX_CD8<_.EltSize, CD8VF>;
6731 }
6732
6733 multiclass avx512_unary_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
6734                             X86VectorVTInfo _> :
6735            avx512_unary_rm<opc, OpcodeStr, OpNode, _> {
6736   let mayLoad = 1 in
6737     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
6738                     (ins _.ScalarMemOp:$src1), OpcodeStr##_.Suffix,
6739                     "${src1}"##_.BroadcastStr,
6740                     "${src1}"##_.BroadcastStr,
6741                     (_.VT (OpNode (X86VBroadcast
6742                                       (_.ScalarLdFrag addr:$src1))))>,
6743                EVEX, AVX5128IBase, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
6744 }
6745
6746 multiclass avx512_unary_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6747                               AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6748   let Predicates = [prd] in
6749     defm Z : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info512>, EVEX_V512;
6750
6751   let Predicates = [prd, HasVLX] in {
6752     defm Z256 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info256>,
6753                               EVEX_V256;
6754     defm Z128 : avx512_unary_rm<opc, OpcodeStr, OpNode, VTInfo.info128>,
6755                               EVEX_V128;
6756   }
6757 }
6758
6759 multiclass avx512_unary_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
6760                                AVX512VLVectorVTInfo VTInfo, Predicate prd> {
6761   let Predicates = [prd] in
6762     defm Z : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
6763                               EVEX_V512;
6764
6765   let Predicates = [prd, HasVLX] in {
6766     defm Z256 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
6767                                  EVEX_V256;
6768     defm Z128 : avx512_unary_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
6769                                  EVEX_V128;
6770   }
6771 }
6772
6773 multiclass avx512_unary_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
6774                                  SDNode OpNode, Predicate prd> {
6775   defm Q : avx512_unary_rmb_vl<opc_q, OpcodeStr, OpNode, avx512vl_i64_info,
6776                                prd>, VEX_W;
6777   defm D : avx512_unary_rmb_vl<opc_d, OpcodeStr, OpNode, avx512vl_i32_info, prd>;
6778 }
6779
6780 multiclass avx512_unary_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
6781                                  SDNode OpNode, Predicate prd> {
6782   defm W : avx512_unary_rm_vl<opc_w, OpcodeStr, OpNode, avx512vl_i16_info, prd>;
6783   defm B : avx512_unary_rm_vl<opc_b, OpcodeStr, OpNode, avx512vl_i8_info, prd>;
6784 }
6785
6786 multiclass avx512_unary_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
6787                                   bits<8> opc_d, bits<8> opc_q,
6788                                   string OpcodeStr, SDNode OpNode> {
6789   defm NAME : avx512_unary_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
6790                                     HasAVX512>,
6791               avx512_unary_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
6792                                     HasBWI>;
6793 }
6794
6795 defm VPABS : avx512_unary_rm_vl_all<0x1C, 0x1D, 0x1E, 0x1F, "vpabs", X86Abs>;
6796
6797 def : Pat<(xor
6798           (bc_v16i32 (v16i1sextv16i32)),
6799           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
6800           (VPABSDZrr VR512:$src)>;
6801 def : Pat<(xor
6802           (bc_v8i64 (v8i1sextv8i64)),
6803           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
6804           (VPABSQZrr VR512:$src)>;
6805
6806 //===----------------------------------------------------------------------===//
6807 // AVX-512 - Unpack Instructions
6808 //===----------------------------------------------------------------------===//
6809 defm VUNPCKH : avx512_fp_binop_p<0x15, "vunpckh", X86Unpckh>;
6810 defm VUNPCKL : avx512_fp_binop_p<0x14, "vunpckl", X86Unpckl>;
6811
6812 defm VPUNPCKLBW : avx512_binop_rm_vl_b<0x60, "vpunpcklbw", X86Unpckl,
6813                                        SSE_INTALU_ITINS_P, HasBWI>;
6814 defm VPUNPCKHBW : avx512_binop_rm_vl_b<0x68, "vpunpckhbw", X86Unpckh,
6815                                        SSE_INTALU_ITINS_P, HasBWI>;
6816 defm VPUNPCKLWD : avx512_binop_rm_vl_w<0x61, "vpunpcklwd", X86Unpckl,
6817                                        SSE_INTALU_ITINS_P, HasBWI>;
6818 defm VPUNPCKHWD : avx512_binop_rm_vl_w<0x69, "vpunpckhwd", X86Unpckh,
6819                                        SSE_INTALU_ITINS_P, HasBWI>;
6820
6821 defm VPUNPCKLDQ : avx512_binop_rm_vl_d<0x62, "vpunpckldq", X86Unpckl,
6822                                        SSE_INTALU_ITINS_P, HasAVX512>;
6823 defm VPUNPCKHDQ : avx512_binop_rm_vl_d<0x6A, "vpunpckhdq", X86Unpckh,
6824                                        SSE_INTALU_ITINS_P, HasAVX512>;
6825 defm VPUNPCKLQDQ : avx512_binop_rm_vl_q<0x6C, "vpunpcklqdq", X86Unpckl,
6826                                        SSE_INTALU_ITINS_P, HasAVX512>;
6827 defm VPUNPCKHQDQ : avx512_binop_rm_vl_q<0x6D, "vpunpckhqdq", X86Unpckh,
6828                                        SSE_INTALU_ITINS_P, HasAVX512>;