lib/Target/X86/X86InstrAVX512.td

   1 //===-- X86InstrAVX512.td - AVX512 Instruction Set ---------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the X86 AVX512 instruction set, defining the
  11 // instructions, and properties of the instructions which are needed for code
  12 // generation, machine code emission, and analysis.
  13 //
  14 //===----------------------------------------------------------------------===//
  15
  16 // Group template arguments that can be derived from the vector type (EltNum x
  17 // EltVT).  These are things like the register class for the writemask, etc.
  18 // The idea is to pass one of these as the template argument rather than the
  19 // individual arguments.
  20 // The template is also used for scalar types, in this case numelts is 1.
  21 class X86VectorVTInfo<int numelts, ValueType eltvt, RegisterClass rc,
  22                       string suffix = ""> {
  23   RegisterClass RC = rc;
  24   ValueType EltVT = eltvt;
  25   int NumElts = numelts;
  26
  27   // Corresponding mask register class.
  28   RegisterClass KRC = !cast<RegisterClass>("VK" # NumElts);
  29
  30   // Corresponding write-mask register class.
  31   RegisterClass KRCWM = !cast<RegisterClass>("VK" # NumElts # "WM");
  32
  33   // The GPR register class that can hold the write mask.  Use GR8 for fewer
  34   // than 8 elements.  Use shift-right and equal to work around the lack of
  35   // !lt in tablegen.
  36   RegisterClass MRC =
  37     !cast<RegisterClass>("GR" #
  38                          !if (!eq (!srl(NumElts, 3), 0), 8, NumElts));
  39
  40   // Suffix used in the instruction mnemonic.
  41   string Suffix = suffix;
  42
  43   // VTName is a string name for vector VT. For vector types it will be
  44   // v # NumElts # EltVT, so for vector of 8 elements of i32 it will be v8i32
  45   // It is a little bit complex for scalar types, where NumElts = 1.
  46   // In this case we build v4f32 or v2f64
  47   string VTName = "v" # !if (!eq (NumElts, 1),
  48                         !if (!eq (EltVT.Size, 32), 4,
  49                         !if (!eq (EltVT.Size, 64), 2, NumElts)), NumElts) # EltVT;
  50
  51   // The vector VT.
  52   ValueType VT = !cast<ValueType>(VTName);
  53
  54   string EltTypeName = !cast<string>(EltVT);
  55   // Size of the element type in bits, e.g. 32 for v16i32.
  56   string EltSizeName = !subst("i", "", !subst("f", "", EltTypeName));
  57   int EltSize = EltVT.Size;
  58
  59   // "i" for integer types and "f" for floating-point types
  60   string TypeVariantName = !subst(EltSizeName, "", EltTypeName);
  61
  62   // Size of RC in bits, e.g. 512 for VR512.
  63   int Size = VT.Size;
  64
  65   // The corresponding memory operand, e.g. i512mem for VR512.
  66   X86MemOperand MemOp = !cast<X86MemOperand>(TypeVariantName # Size # "mem");
  67   X86MemOperand ScalarMemOp = !cast<X86MemOperand>(EltVT # "mem");
  68
  69   // Load patterns
  70   // Note: For 128/256-bit integer VT we choose loadv2i64/loadv4i64
  71   //       due to load promotion during legalization
  72   PatFrag LdFrag = !cast<PatFrag>("load" #
  73                                   !if (!eq (TypeVariantName, "i"),
  74                                        !if (!eq (Size, 128), "v2i64",
  75                                        !if (!eq (Size, 256), "v4i64",
  76                                             VTName)), VTName));
  77
  78   PatFrag AlignedLdFrag = !cast<PatFrag>("alignedload" #
  79                           !if (!eq (TypeVariantName, "i"),
  80                                 !if (!eq (Size, 128), "v2i64",
  81                                 !if (!eq (Size, 256), "v4i64",
  82                                 !if (!eq (Size, 512),
  83                                     !if (!eq (EltSize, 64), "v8i64", "v16i32"),
  84                                     VTName))), VTName));
  85
  86   PatFrag ScalarLdFrag = !cast<PatFrag>("load" # EltVT);
  87
  88   // The corresponding float type, e.g. v16f32 for v16i32
  89   // Note: For EltSize < 32, FloatVT is illegal and TableGen
  90   //       fails to compile, so we choose FloatVT = VT
  91   ValueType FloatVT = !cast<ValueType>(
  92                         !if (!eq (!srl(EltSize,5),0),
  93                              VTName,
  94                              !if (!eq(TypeVariantName, "i"),
  95                                   "v" # NumElts # "f" # EltSize,
  96                                   VTName)));
  97
  98   // The string to specify embedded broadcast in assembly.
  99   string BroadcastStr = "{1to" # NumElts # "}";
 100
 101   // 8-bit compressed displacement tuple/subvector format.  This is only
 102   // defined for NumElts <= 8.
 103   CD8VForm CD8TupleForm = !if (!eq (!srl(NumElts, 4), 0),
 104                                !cast<CD8VForm>("CD8VT" # NumElts), ?);
 105
 106   SubRegIndex SubRegIdx = !if (!eq (Size, 128), sub_xmm,
 107                           !if (!eq (Size, 256), sub_ymm, ?));
 108
 109   Domain ExeDomain = !if (!eq (EltTypeName, "f32"), SSEPackedSingle,
 110                      !if (!eq (EltTypeName, "f64"), SSEPackedDouble,
 111                      SSEPackedInt));
 112
 113   RegisterClass FRC = !if (!eq (EltTypeName, "f32"), FR32X, FR64X);
 114
 115   // A vector type of the same width with element type i32.  This is used to
 116   // create the canonical constant zero node ImmAllZerosV.
 117   ValueType i32VT = !cast<ValueType>("v" # !srl(Size, 5) # "i32");
 118   dag ImmAllZerosV = (VT (bitconvert (i32VT immAllZerosV)));
 119
 120   string ZSuffix = !if (!eq (Size, 128), "Z128",
 121                    !if (!eq (Size, 256), "Z256", "Z"));
 122 }
 123
 124 def v64i8_info  : X86VectorVTInfo<64,  i8, VR512, "b">;
 125 def v32i16_info : X86VectorVTInfo<32, i16, VR512, "w">;
 126 def v16i32_info : X86VectorVTInfo<16, i32, VR512, "d">;
 127 def v8i64_info  : X86VectorVTInfo<8,  i64, VR512, "q">;
 128 def v16f32_info : X86VectorVTInfo<16, f32, VR512, "ps">;
 129 def v8f64_info  : X86VectorVTInfo<8,  f64, VR512, "pd">;
 130
 131 // "x" in v32i8x_info means RC = VR256X
 132 def v32i8x_info  : X86VectorVTInfo<32,  i8, VR256X, "b">;
 133 def v16i16x_info : X86VectorVTInfo<16, i16, VR256X, "w">;
 134 def v8i32x_info  : X86VectorVTInfo<8,  i32, VR256X, "d">;
 135 def v4i64x_info  : X86VectorVTInfo<4,  i64, VR256X, "q">;
 136 def v8f32x_info  : X86VectorVTInfo<8,  f32, VR256X, "ps">;
 137 def v4f64x_info  : X86VectorVTInfo<4,  f64, VR256X, "pd">;
 138
 139 def v16i8x_info  : X86VectorVTInfo<16,  i8, VR128X, "b">;
 140 def v8i16x_info  : X86VectorVTInfo<8,  i16, VR128X, "w">;
 141 def v4i32x_info  : X86VectorVTInfo<4,  i32, VR128X, "d">;
 142 def v2i64x_info  : X86VectorVTInfo<2,  i64, VR128X, "q">;
 143 def v4f32x_info  : X86VectorVTInfo<4,  f32, VR128X, "ps">;
 144 def v2f64x_info  : X86VectorVTInfo<2,  f64, VR128X, "pd">;
 145
 146 // We map scalar types to the smallest (128-bit) vector type
 147 // with the appropriate element type. This allows to use the same masking logic.
 148 def f32x_info    : X86VectorVTInfo<1,  f32, VR128X, "ss">;
 149 def f64x_info    : X86VectorVTInfo<1,  f64, VR128X, "sd">;
 150
 151 class AVX512VLVectorVTInfo<X86VectorVTInfo i512, X86VectorVTInfo i256,
 152                            X86VectorVTInfo i128> {
 153   X86VectorVTInfo info512 = i512;
 154   X86VectorVTInfo info256 = i256;
 155   X86VectorVTInfo info128 = i128;
 156 }
 157
 158 def avx512vl_i8_info  : AVX512VLVectorVTInfo<v64i8_info, v32i8x_info,
 159                                              v16i8x_info>;
 160 def avx512vl_i16_info : AVX512VLVectorVTInfo<v32i16_info, v16i16x_info,
 161                                              v8i16x_info>;
 162 def avx512vl_i32_info : AVX512VLVectorVTInfo<v16i32_info, v8i32x_info,
 163                                              v4i32x_info>;
 164 def avx512vl_i64_info : AVX512VLVectorVTInfo<v8i64_info, v4i64x_info,
 165                                              v2i64x_info>;
 166 def avx512vl_f32_info : AVX512VLVectorVTInfo<v16f32_info, v8f32x_info,
 167                                              v4f32x_info>;
 168 def avx512vl_f64_info : AVX512VLVectorVTInfo<v8f64_info, v4f64x_info,
 169                                              v2f64x_info>;
 170
 171 // This multiclass generates the masking variants from the non-masking
 172 // variant.  It only provides the assembly pieces for the masking variants.
 173 // It assumes custom ISel patterns for masking which can be provided as
 174 // template arguments.
 175 multiclass AVX512_maskable_custom<bits<8> O, Format F,
 176                                   dag Outs,
 177                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 178                                   string OpcodeStr,
 179                                   string AttSrcAsm, string IntelSrcAsm,
 180                                   list<dag> Pattern,
 181                                   list<dag> MaskingPattern,
 182                                   list<dag> ZeroMaskingPattern,
 183                                   string Round = "",
 184                                   string MaskingConstraint = "",
 185                                   InstrItinClass itin = NoItinerary,
 186                                   bit IsCommutable = 0> {
 187   let isCommutable = IsCommutable in
 188     def NAME: AVX512<O, F, Outs, Ins,
 189                        OpcodeStr#"\t{"#AttSrcAsm#", $dst "#Round#"|"#
 190                                      "$dst "#Round#", "#IntelSrcAsm#"}",
 191                        Pattern, itin>;
 192
 193   // Prefer over VMOV*rrk Pat<>
 194   let AddedComplexity = 20 in
 195     def NAME#k: AVX512<O, F, Outs, MaskingIns,
 196                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}}"#Round#"|"#
 197                                      "$dst {${mask}}"#Round#", "#IntelSrcAsm#"}",
 198                        MaskingPattern, itin>,
 199               EVEX_K {
 200       // In case of the 3src subclass this is overridden with a let.
 201       string Constraints = MaskingConstraint;
 202   }
 203   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
 204     def NAME#kz: AVX512<O, F, Outs, ZeroMaskingIns,
 205                        OpcodeStr#"\t{"#AttSrcAsm#", $dst {${mask}} {z}"#Round#"|"#
 206                                      "$dst {${mask}} {z}"#Round#", "#IntelSrcAsm#"}",
 207                        ZeroMaskingPattern,
 208                        itin>,
 209               EVEX_KZ;
 210 }
 211
 212
 213 // Common base class of AVX512_maskable and AVX512_maskable_3src.
 214 multiclass AVX512_maskable_common<bits<8> O, Format F, X86VectorVTInfo _,
 215                                   dag Outs,
 216                                   dag Ins, dag MaskingIns, dag ZeroMaskingIns,
 217                                   string OpcodeStr,
 218                                   string AttSrcAsm, string IntelSrcAsm,
 219                                   dag RHS, dag MaskingRHS,
 220                                   SDNode Select = vselect, string Round = "",
 221                                   string MaskingConstraint = "",
 222                                   InstrItinClass itin = NoItinerary,
 223                                   bit IsCommutable = 0> :
 224   AVX512_maskable_custom<O, F, Outs, Ins, MaskingIns, ZeroMaskingIns, OpcodeStr,
 225                          AttSrcAsm, IntelSrcAsm,
 226                          [(set _.RC:$dst, RHS)],
 227                          [(set _.RC:$dst, MaskingRHS)],
 228                          [(set _.RC:$dst,
 229                                (Select _.KRCWM:$mask, RHS, _.ImmAllZerosV))],
 230                          Round, MaskingConstraint, NoItinerary, IsCommutable>;
 231
 232 // This multiclass generates the unconditional/non-masking, the masking and
 233 // the zero-masking variant of the vector instruction.  In the masking case, the
 234 // perserved vector elements come from a new dummy input operand tied to $dst.
 235 multiclass AVX512_maskable<bits<8> O, Format F, X86VectorVTInfo _,
 236                            dag Outs, dag Ins, string OpcodeStr,
 237                            string AttSrcAsm, string IntelSrcAsm,
 238                            dag RHS, string Round = "",
 239                            InstrItinClass itin = NoItinerary,
 240                            bit IsCommutable = 0> :
 241    AVX512_maskable_common<O, F, _, Outs, Ins,
 242                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 243                           !con((ins _.KRCWM:$mask), Ins),
 244                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 245                           (vselect _.KRCWM:$mask, RHS, _.RC:$src0), vselect,
 246                           Round, "$src0 = $dst", itin, IsCommutable>;
 247
 248 // This multiclass generates the unconditional/non-masking, the masking and
 249 // the zero-masking variant of the scalar instruction.
 250 multiclass AVX512_maskable_scalar<bits<8> O, Format F, X86VectorVTInfo _,
 251                            dag Outs, dag Ins, string OpcodeStr,
 252                            string AttSrcAsm, string IntelSrcAsm,
 253                            dag RHS, string Round = "",
 254                            InstrItinClass itin = NoItinerary,
 255                            bit IsCommutable = 0> :
 256    AVX512_maskable_common<O, F, _, Outs, Ins,
 257                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 258                           !con((ins _.KRCWM:$mask), Ins),
 259                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 260                           (X86select _.KRCWM:$mask, RHS, _.RC:$src0), X86select,
 261                           Round, "$src0 = $dst", itin, IsCommutable>;
 262
 263 // Similar to AVX512_maskable but in this case one of the source operands
 264 // ($src1) is already tied to $dst so we just use that for the preserved
 265 // vector elements.  NOTE that the NonTiedIns (the ins dag) should exclude
 266 // $src1.
 267 multiclass AVX512_maskable_3src<bits<8> O, Format F, X86VectorVTInfo _,
 268                                 dag Outs, dag NonTiedIns, string OpcodeStr,
 269                                 string AttSrcAsm, string IntelSrcAsm,
 270                                 dag RHS> :
 271    AVX512_maskable_common<O, F, _, Outs,
 272                           !con((ins _.RC:$src1), NonTiedIns),
 273                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 274                           !con((ins _.RC:$src1, _.KRCWM:$mask), NonTiedIns),
 275                           OpcodeStr, AttSrcAsm, IntelSrcAsm, RHS,
 276                           (vselect _.KRCWM:$mask, RHS, _.RC:$src1)>;
 277
 278
 279 multiclass AVX512_maskable_in_asm<bits<8> O, Format F, X86VectorVTInfo _,
 280                                   dag Outs, dag Ins,
 281                                   string OpcodeStr,
 282                                   string AttSrcAsm, string IntelSrcAsm,
 283                                   list<dag> Pattern> :
 284    AVX512_maskable_custom<O, F, Outs, Ins,
 285                           !con((ins _.RC:$src0, _.KRCWM:$mask), Ins),
 286                           !con((ins _.KRCWM:$mask), Ins),
 287                           OpcodeStr, AttSrcAsm, IntelSrcAsm, Pattern, [], [], "",
 288                           "$src0 = $dst">;
 289
 290 // Bitcasts between 512-bit vector types. Return the original type since
 291 // no instruction is needed for the conversion
 292 let Predicates = [HasAVX512] in {
 293   def : Pat<(v8f64  (bitconvert (v8i64 VR512:$src))),  (v8f64 VR512:$src)>;
 294   def : Pat<(v8f64  (bitconvert (v16i32 VR512:$src))), (v8f64 VR512:$src)>;
 295   def : Pat<(v8f64  (bitconvert (v32i16 VR512:$src))),  (v8f64 VR512:$src)>;
 296   def : Pat<(v8f64  (bitconvert (v64i8 VR512:$src))), (v8f64 VR512:$src)>;
 297   def : Pat<(v8f64  (bitconvert (v16f32 VR512:$src))), (v8f64 VR512:$src)>;
 298   def : Pat<(v16f32 (bitconvert (v8i64 VR512:$src))),  (v16f32 VR512:$src)>;
 299   def : Pat<(v16f32 (bitconvert (v16i32 VR512:$src))), (v16f32 VR512:$src)>;
 300   def : Pat<(v16f32 (bitconvert (v32i16 VR512:$src))), (v16f32 VR512:$src)>;
 301   def : Pat<(v16f32 (bitconvert (v64i8 VR512:$src))), (v16f32 VR512:$src)>;
 302   def : Pat<(v16f32 (bitconvert (v8f64 VR512:$src))),  (v16f32 VR512:$src)>;
 303   def : Pat<(v8i64  (bitconvert (v16i32 VR512:$src))), (v8i64 VR512:$src)>;
 304   def : Pat<(v8i64  (bitconvert (v32i16 VR512:$src))), (v8i64 VR512:$src)>;
 305   def : Pat<(v8i64  (bitconvert (v64i8 VR512:$src))), (v8i64 VR512:$src)>;
 306   def : Pat<(v8i64  (bitconvert (v8f64 VR512:$src))),  (v8i64 VR512:$src)>;
 307   def : Pat<(v8i64  (bitconvert (v16f32 VR512:$src))), (v8i64 VR512:$src)>;
 308   def : Pat<(v16i32 (bitconvert (v8i64 VR512:$src))), (v16i32 VR512:$src)>;
 309   def : Pat<(v16i32 (bitconvert (v16f32 VR512:$src))), (v16i32 VR512:$src)>;
 310   def : Pat<(v16i32 (bitconvert (v32i16 VR512:$src))),  (v16i32 VR512:$src)>;
 311   def : Pat<(v16i32 (bitconvert (v64i8 VR512:$src))),  (v16i32 VR512:$src)>;
 312   def : Pat<(v16i32 (bitconvert (v8f64 VR512:$src))),  (v16i32 VR512:$src)>;
 313   def : Pat<(v32i16 (bitconvert (v8i64 VR512:$src))), (v32i16 VR512:$src)>;
 314   def : Pat<(v32i16 (bitconvert (v16i32 VR512:$src))),  (v32i16 VR512:$src)>;
 315   def : Pat<(v32i16 (bitconvert (v64i8 VR512:$src))),  (v32i16 VR512:$src)>;
 316   def : Pat<(v32i16 (bitconvert (v8f64 VR512:$src))),  (v32i16 VR512:$src)>;
 317   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 318   def : Pat<(v32i16 (bitconvert (v16f32 VR512:$src))), (v32i16 VR512:$src)>;
 319   def : Pat<(v64i8  (bitconvert (v8i64 VR512:$src))), (v64i8 VR512:$src)>;
 320   def : Pat<(v64i8  (bitconvert (v16i32 VR512:$src))), (v64i8 VR512:$src)>;
 321   def : Pat<(v64i8  (bitconvert (v32i16 VR512:$src))), (v64i8 VR512:$src)>;
 322   def : Pat<(v64i8  (bitconvert (v8f64 VR512:$src))),  (v64i8 VR512:$src)>;
 323   def : Pat<(v64i8  (bitconvert (v16f32 VR512:$src))), (v64i8 VR512:$src)>;
 324
 325   def : Pat<(v2i64 (bitconvert (v4i32 VR128X:$src))), (v2i64 VR128X:$src)>;
 326   def : Pat<(v2i64 (bitconvert (v8i16 VR128X:$src))), (v2i64 VR128X:$src)>;
 327   def : Pat<(v2i64 (bitconvert (v16i8 VR128X:$src))), (v2i64 VR128X:$src)>;
 328   def : Pat<(v2i64 (bitconvert (v2f64 VR128X:$src))), (v2i64 VR128X:$src)>;
 329   def : Pat<(v2i64 (bitconvert (v4f32 VR128X:$src))), (v2i64 VR128X:$src)>;
 330   def : Pat<(v4i32 (bitconvert (v2i64 VR128X:$src))), (v4i32 VR128X:$src)>;
 331   def : Pat<(v4i32 (bitconvert (v8i16 VR128X:$src))), (v4i32 VR128X:$src)>;
 332   def : Pat<(v4i32 (bitconvert (v16i8 VR128X:$src))), (v4i32 VR128X:$src)>;
 333   def : Pat<(v4i32 (bitconvert (v2f64 VR128X:$src))), (v4i32 VR128X:$src)>;
 334   def : Pat<(v4i32 (bitconvert (v4f32 VR128X:$src))), (v4i32 VR128X:$src)>;
 335   def : Pat<(v8i16 (bitconvert (v2i64 VR128X:$src))), (v8i16 VR128X:$src)>;
 336   def : Pat<(v8i16 (bitconvert (v4i32 VR128X:$src))), (v8i16 VR128X:$src)>;
 337   def : Pat<(v8i16 (bitconvert (v16i8 VR128X:$src))), (v8i16 VR128X:$src)>;
 338   def : Pat<(v8i16 (bitconvert (v2f64 VR128X:$src))), (v8i16 VR128X:$src)>;
 339   def : Pat<(v8i16 (bitconvert (v4f32 VR128X:$src))), (v8i16 VR128X:$src)>;
 340   def : Pat<(v16i8 (bitconvert (v2i64 VR128X:$src))), (v16i8 VR128X:$src)>;
 341   def : Pat<(v16i8 (bitconvert (v4i32 VR128X:$src))), (v16i8 VR128X:$src)>;
 342   def : Pat<(v16i8 (bitconvert (v8i16 VR128X:$src))), (v16i8 VR128X:$src)>;
 343   def : Pat<(v16i8 (bitconvert (v2f64 VR128X:$src))), (v16i8 VR128X:$src)>;
 344   def : Pat<(v16i8 (bitconvert (v4f32 VR128X:$src))), (v16i8 VR128X:$src)>;
 345   def : Pat<(v4f32 (bitconvert (v2i64 VR128X:$src))), (v4f32 VR128X:$src)>;
 346   def : Pat<(v4f32 (bitconvert (v4i32 VR128X:$src))), (v4f32 VR128X:$src)>;
 347   def : Pat<(v4f32 (bitconvert (v8i16 VR128X:$src))), (v4f32 VR128X:$src)>;
 348   def : Pat<(v4f32 (bitconvert (v16i8 VR128X:$src))), (v4f32 VR128X:$src)>;
 349   def : Pat<(v4f32 (bitconvert (v2f64 VR128X:$src))), (v4f32 VR128X:$src)>;
 350   def : Pat<(v2f64 (bitconvert (v2i64 VR128X:$src))), (v2f64 VR128X:$src)>;
 351   def : Pat<(v2f64 (bitconvert (v4i32 VR128X:$src))), (v2f64 VR128X:$src)>;
 352   def : Pat<(v2f64 (bitconvert (v8i16 VR128X:$src))), (v2f64 VR128X:$src)>;
 353   def : Pat<(v2f64 (bitconvert (v16i8 VR128X:$src))), (v2f64 VR128X:$src)>;
 354   def : Pat<(v2f64 (bitconvert (v4f32 VR128X:$src))), (v2f64 VR128X:$src)>;
 355
 356 // Bitcasts between 256-bit vector types. Return the original type since
 357 // no instruction is needed for the conversion
 358   def : Pat<(v4f64  (bitconvert (v8f32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 359   def : Pat<(v4f64  (bitconvert (v8i32 VR256X:$src))),  (v4f64 VR256X:$src)>;
 360   def : Pat<(v4f64  (bitconvert (v4i64 VR256X:$src))),  (v4f64 VR256X:$src)>;
 361   def : Pat<(v4f64  (bitconvert (v16i16 VR256X:$src))), (v4f64 VR256X:$src)>;
 362   def : Pat<(v4f64  (bitconvert (v32i8 VR256X:$src))),  (v4f64 VR256X:$src)>;
 363   def : Pat<(v8f32  (bitconvert (v8i32 VR256X:$src))),  (v8f32 VR256X:$src)>;
 364   def : Pat<(v8f32  (bitconvert (v4i64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 365   def : Pat<(v8f32  (bitconvert (v4f64 VR256X:$src))),  (v8f32 VR256X:$src)>;
 366   def : Pat<(v8f32  (bitconvert (v32i8 VR256X:$src))),  (v8f32 VR256X:$src)>;
 367   def : Pat<(v8f32  (bitconvert (v16i16 VR256X:$src))), (v8f32 VR256X:$src)>;
 368   def : Pat<(v4i64  (bitconvert (v8f32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 369   def : Pat<(v4i64  (bitconvert (v8i32 VR256X:$src))),  (v4i64 VR256X:$src)>;
 370   def : Pat<(v4i64  (bitconvert (v4f64 VR256X:$src))),  (v4i64 VR256X:$src)>;
 371   def : Pat<(v4i64  (bitconvert (v32i8 VR256X:$src))),  (v4i64 VR256X:$src)>;
 372   def : Pat<(v4i64  (bitconvert (v16i16 VR256X:$src))), (v4i64 VR256X:$src)>;
 373   def : Pat<(v32i8  (bitconvert (v4f64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 374   def : Pat<(v32i8  (bitconvert (v4i64 VR256X:$src))),  (v32i8 VR256X:$src)>;
 375   def : Pat<(v32i8  (bitconvert (v8f32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 376   def : Pat<(v32i8  (bitconvert (v8i32 VR256X:$src))),  (v32i8 VR256X:$src)>;
 377   def : Pat<(v32i8  (bitconvert (v16i16 VR256X:$src))), (v32i8 VR256X:$src)>;
 378   def : Pat<(v8i32  (bitconvert (v32i8 VR256X:$src))),  (v8i32 VR256X:$src)>;
 379   def : Pat<(v8i32  (bitconvert (v16i16 VR256X:$src))), (v8i32 VR256X:$src)>;
 380   def : Pat<(v8i32  (bitconvert (v8f32 VR256X:$src))),  (v8i32 VR256X:$src)>;
 381   def : Pat<(v8i32  (bitconvert (v4i64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 382   def : Pat<(v8i32  (bitconvert (v4f64 VR256X:$src))),  (v8i32 VR256X:$src)>;
 383   def : Pat<(v16i16 (bitconvert (v8f32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 384   def : Pat<(v16i16 (bitconvert (v8i32 VR256X:$src))),  (v16i16 VR256X:$src)>;
 385   def : Pat<(v16i16 (bitconvert (v4i64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 386   def : Pat<(v16i16 (bitconvert (v4f64 VR256X:$src))),  (v16i16 VR256X:$src)>;
 387   def : Pat<(v16i16 (bitconvert (v32i8 VR256X:$src))),  (v16i16 VR256X:$src)>;
 388 }
 389
 390 //
 391 // AVX-512: VPXOR instruction writes zero to its upper part, it's safe build zeros.
 392 //
 393
 394 let isReMaterializable = 1, isAsCheapAsAMove = 1, canFoldAsLoad = 1,
 395     isPseudo = 1, Predicates = [HasAVX512] in {
 396 def AVX512_512_SET0 : I<0, Pseudo, (outs VR512:$dst), (ins), "",
 397                [(set VR512:$dst, (v16f32 immAllZerosV))]>;
 398 }
 399
 400 let Predicates = [HasAVX512] in {
 401 def : Pat<(v8i64 immAllZerosV), (AVX512_512_SET0)>;
 402 def : Pat<(v16i32 immAllZerosV), (AVX512_512_SET0)>;
 403 def : Pat<(v8f64 immAllZerosV), (AVX512_512_SET0)>;
 404 }
 405
 406 //===----------------------------------------------------------------------===//
 407 // AVX-512 - VECTOR INSERT
 408 //
 409
 410 multiclass vinsert_for_size_no_alt<int Opcode,
 411                                    X86VectorVTInfo From, X86VectorVTInfo To,
 412                                    PatFrag vinsert_insert,
 413                                    SDNodeXForm INSERT_get_vinsert_imm> {
 414   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 415     def rr : AVX512AIi8<Opcode, MRMSrcReg, (outs VR512:$dst),
 416                (ins VR512:$src1, From.RC:$src2, u8imm:$src3),
 417                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 418                                                 "\t{$src3, $src2, $src1, $dst|"
 419                                                    "$dst, $src1, $src2, $src3}",
 420                [(set To.RC:$dst, (vinsert_insert:$src3 (To.VT VR512:$src1),
 421                                                        (From.VT From.RC:$src2),
 422                                                        (iPTR imm)))]>,
 423              EVEX_4V, EVEX_V512;
 424
 425     let mayLoad = 1 in
 426     def rm : AVX512AIi8<Opcode, MRMSrcMem, (outs VR512:$dst),
 427                (ins VR512:$src1, From.MemOp:$src2, u8imm:$src3),
 428                "vinsert" # From.EltTypeName # "x" # From.NumElts #
 429                                                 "\t{$src3, $src2, $src1, $dst|"
 430                                                    "$dst, $src1, $src2, $src3}",
 431                []>,
 432              EVEX_4V, EVEX_V512, EVEX_CD8<From.EltSize, From.CD8TupleForm>;
 433   }
 434 }
 435
 436 multiclass vinsert_for_size<int Opcode,
 437                             X86VectorVTInfo From, X86VectorVTInfo To,
 438                             X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 439                             PatFrag vinsert_insert,
 440                             SDNodeXForm INSERT_get_vinsert_imm> :
 441   vinsert_for_size_no_alt<Opcode, From, To,
 442                           vinsert_insert, INSERT_get_vinsert_imm> {
 443   // Codegen pattern with the alternative types, e.g. v2i64 -> v8i64 for
 444   // vinserti32x4.  Only add this if 64x2 and friends are not supported
 445   // natively via AVX512DQ.
 446   let Predicates = [NoDQI] in
 447     def : Pat<(vinsert_insert:$ins
 448                  (AltTo.VT VR512:$src1), (AltFrom.VT From.RC:$src2), (iPTR imm)),
 449               (AltTo.VT (!cast<Instruction>(NAME # From.EltSize # "x4rr")
 450                             VR512:$src1, From.RC:$src2,
 451                             (INSERT_get_vinsert_imm VR512:$ins)))>;
 452 }
 453
 454 multiclass vinsert_for_type<ValueType EltVT32, int Opcode128,
 455                             ValueType EltVT64, int Opcode256> {
 456   defm NAME # "32x4" : vinsert_for_size<Opcode128,
 457                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 458                                  X86VectorVTInfo<16, EltVT32, VR512>,
 459                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 460                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 461                                  vinsert128_insert,
 462                                  INSERT_get_vinsert128_imm>;
 463   let Predicates = [HasDQI] in
 464     defm NAME # "64x2" : vinsert_for_size_no_alt<Opcode128,
 465                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 466                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 467                                  vinsert128_insert,
 468                                  INSERT_get_vinsert128_imm>, VEX_W;
 469   defm NAME # "64x4" : vinsert_for_size<Opcode256,
 470                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 471                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 472                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 473                                  X86VectorVTInfo<16, EltVT32, VR512>,
 474                                  vinsert256_insert,
 475                                  INSERT_get_vinsert256_imm>, VEX_W;
 476   let Predicates = [HasDQI] in
 477     defm NAME # "32x8" : vinsert_for_size_no_alt<Opcode256,
 478                                  X86VectorVTInfo< 8, EltVT32, VR256X>,
 479                                  X86VectorVTInfo<16, EltVT32, VR512>,
 480                                  vinsert256_insert,
 481                                  INSERT_get_vinsert256_imm>;
 482 }
 483
 484 defm VINSERTF : vinsert_for_type<f32, 0x18, f64, 0x1a>;
 485 defm VINSERTI : vinsert_for_type<i32, 0x38, i64, 0x3a>;
 486
 487 // vinsertps - insert f32 to XMM
 488 def VINSERTPSzrr : AVX512AIi8<0x21, MRMSrcReg, (outs VR128X:$dst),
 489       (ins VR128X:$src1, VR128X:$src2, u8imm:$src3),
 490       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 491       [(set VR128X:$dst, (X86insertps VR128X:$src1, VR128X:$src2, imm:$src3))]>,
 492       EVEX_4V;
 493 def VINSERTPSzrm: AVX512AIi8<0x21, MRMSrcMem, (outs VR128X:$dst),
 494       (ins VR128X:$src1, f32mem:$src2, u8imm:$src3),
 495       "vinsertps\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}",
 496       [(set VR128X:$dst, (X86insertps VR128X:$src1,
 497                           (v4f32 (scalar_to_vector (loadf32 addr:$src2))),
 498                           imm:$src3))]>, EVEX_4V, EVEX_CD8<32, CD8VT1>;
 499
 500 //===----------------------------------------------------------------------===//
 501 // AVX-512 VECTOR EXTRACT
 502 //---
 503
 504 multiclass vextract_for_size<int Opcode,
 505                              X86VectorVTInfo From, X86VectorVTInfo To,
 506                              X86VectorVTInfo AltFrom, X86VectorVTInfo AltTo,
 507                              PatFrag vextract_extract,
 508                              SDNodeXForm EXTRACT_get_vextract_imm> {
 509   let hasSideEffects = 0, ExeDomain = To.ExeDomain in {
 510     defm rr : AVX512_maskable_in_asm<Opcode, MRMDestReg, To, (outs To.RC:$dst),
 511                 (ins VR512:$src1, u8imm:$idx),
 512                 "vextract" # To.EltTypeName # "x4",
 513                 "$idx, $src1", "$src1, $idx",
 514                 [(set To.RC:$dst, (vextract_extract:$idx (From.VT VR512:$src1),
 515                                                          (iPTR imm)))]>,
 516               AVX512AIi8Base, EVEX, EVEX_V512;
 517     let mayStore = 1 in
 518     def rm : AVX512AIi8<Opcode, MRMDestMem, (outs),
 519             (ins To.MemOp:$dst, VR512:$src1, u8imm:$src2),
 520             "vextract" # To.EltTypeName # "x4\t{$src2, $src1, $dst|"
 521                                                "$dst, $src1, $src2}",
 522             []>, EVEX, EVEX_V512, EVEX_CD8<To.EltSize, CD8VT4>;
 523   }
 524
 525   // Codegen pattern with the alternative types, e.g. v8i64 -> v2i64 for
 526   // vextracti32x4
 527   def : Pat<(vextract_extract:$ext (AltFrom.VT VR512:$src1), (iPTR imm)),
 528             (AltTo.VT (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 529                           VR512:$src1,
 530                           (EXTRACT_get_vextract_imm To.RC:$ext)))>;
 531
 532   // A 128/256-bit subvector extract from the first 512-bit vector position is
 533   // a subregister copy that needs no instruction.
 534   def : Pat<(To.VT (extract_subvector (From.VT VR512:$src), (iPTR 0))),
 535             (To.VT
 536                (EXTRACT_SUBREG (From.VT VR512:$src), To.SubRegIdx))>;
 537
 538   // And for the alternative types.
 539   def : Pat<(AltTo.VT (extract_subvector (AltFrom.VT VR512:$src), (iPTR 0))),
 540             (AltTo.VT
 541                (EXTRACT_SUBREG (AltFrom.VT VR512:$src), AltTo.SubRegIdx))>;
 542
 543   // Intrinsic call with masking.
 544   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 545                               "x4_512")
 546                 VR512:$src1, (iPTR imm:$idx), To.RC:$src0, GR8:$mask),
 547             (!cast<Instruction>(NAME # To.EltSize # "x4rrk") To.RC:$src0,
 548                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 549                 VR512:$src1, imm:$idx)>;
 550
 551   // Intrinsic call with zero-masking.
 552   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 553                               "x4_512")
 554                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, GR8:$mask),
 555             (!cast<Instruction>(NAME # To.EltSize # "x4rrkz")
 556                 (v4i1 (COPY_TO_REGCLASS GR8:$mask, VK4WM)),
 557                 VR512:$src1, imm:$idx)>;
 558
 559   // Intrinsic call without masking.
 560   def : Pat<(!cast<Intrinsic>("int_x86_avx512_mask_vextract" # To.EltTypeName #
 561                               "x4_512")
 562                 VR512:$src1, (iPTR imm:$idx), To.ImmAllZerosV, (i8 -1)),
 563             (!cast<Instruction>(NAME # To.EltSize # "x4rr")
 564                 VR512:$src1, imm:$idx)>;
 565 }
 566
 567 multiclass vextract_for_type<ValueType EltVT32, int Opcode32,
 568                              ValueType EltVT64, int Opcode64> {
 569   defm NAME # "32x4" : vextract_for_size<Opcode32,
 570                                  X86VectorVTInfo<16, EltVT32, VR512>,
 571                                  X86VectorVTInfo< 4, EltVT32, VR128X>,
 572                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 573                                  X86VectorVTInfo< 2, EltVT64, VR128X>,
 574                                  vextract128_extract,
 575                                  EXTRACT_get_vextract128_imm>;
 576   defm NAME # "64x4" : vextract_for_size<Opcode64,
 577                                  X86VectorVTInfo< 8, EltVT64, VR512>,
 578                                  X86VectorVTInfo< 4, EltVT64, VR256X>,
 579                                  X86VectorVTInfo<16, EltVT32, VR512>,
 580                                  X86VectorVTInfo< 8, EltVT32, VR256>,
 581                                  vextract256_extract,
 582                                  EXTRACT_get_vextract256_imm>, VEX_W;
 583 }
 584
 585 defm VEXTRACTF : vextract_for_type<f32, 0x19, f64, 0x1b>;
 586 defm VEXTRACTI : vextract_for_type<i32, 0x39, i64, 0x3b>;
 587
 588 // A 128-bit subvector insert to the first 512-bit vector position
 589 // is a subregister copy that needs no instruction.
 590 def : Pat<(insert_subvector undef, (v2i64 VR128X:$src), (iPTR 0)),
 591           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)),
 592           (INSERT_SUBREG (v4i64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 593           sub_ymm)>;
 594 def : Pat<(insert_subvector undef, (v2f64 VR128X:$src), (iPTR 0)),
 595           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)),
 596           (INSERT_SUBREG (v4f64 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 597           sub_ymm)>;
 598 def : Pat<(insert_subvector undef, (v4i32 VR128X:$src), (iPTR 0)),
 599           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)),
 600           (INSERT_SUBREG (v8i32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 601           sub_ymm)>;
 602 def : Pat<(insert_subvector undef, (v4f32 VR128X:$src), (iPTR 0)),
 603           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)),
 604           (INSERT_SUBREG (v8f32 (IMPLICIT_DEF)), VR128X:$src, sub_xmm),
 605           sub_ymm)>;
 606
 607 def : Pat<(insert_subvector undef, (v4i64 VR256X:$src), (iPTR 0)),
 608           (INSERT_SUBREG (v8i64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 609 def : Pat<(insert_subvector undef, (v4f64 VR256X:$src), (iPTR 0)),
 610           (INSERT_SUBREG (v8f64 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 611 def : Pat<(insert_subvector undef, (v8i32 VR256X:$src), (iPTR 0)),
 612           (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 613 def : Pat<(insert_subvector undef, (v8f32 VR256X:$src), (iPTR 0)),
 614           (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256X:$src, sub_ymm)>;
 615
 616 // vextractps - extract 32 bits from XMM
 617 def VEXTRACTPSzrr : AVX512AIi8<0x17, MRMDestReg, (outs GR32:$dst),
 618       (ins VR128X:$src1, u8imm:$src2),
 619       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 620       [(set GR32:$dst, (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2))]>,
 621       EVEX;
 622
 623 def VEXTRACTPSzmr : AVX512AIi8<0x17, MRMDestMem, (outs),
 624       (ins f32mem:$dst, VR128X:$src1, u8imm:$src2),
 625       "vextractps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
 626       [(store (extractelt (bc_v4i32 (v4f32 VR128X:$src1)), imm:$src2),
 627                           addr:$dst)]>, EVEX, EVEX_CD8<32, CD8VT1>;
 628
 629 //===---------------------------------------------------------------------===//
 630 // AVX-512 BROADCAST
 631 //---
 632 multiclass avx512_fp_broadcast<bits<8> opc, SDNode OpNode, RegisterClass SrcRC,
 633                               ValueType svt, X86VectorVTInfo _> {
 634   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
 635                    (ins SrcRC:$src), "vbroadcast"## !subst("p", "s", _.Suffix),
 636                    "$src", "$src", (_.VT (OpNode (svt SrcRC:$src)))>,
 637                    T8PD, EVEX;
 638
 639   let mayLoad = 1 in {
 640     defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
 641                      (ins _.ScalarMemOp:$src),
 642                      "vbroadcast"##!subst("p", "s", _.Suffix), "$src", "$src",
 643                      (_.VT (OpNode (_.ScalarLdFrag addr:$src)))>,
 644                      T8PD, EVEX;
 645   }
 646 }
 647
 648 multiclass avx512_fp_broadcast_vl<bits<8> opc, SDNode OpNode,
 649                                   AVX512VLVectorVTInfo _> {
 650   defm Z  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info512>,
 651                              EVEX_V512;
 652
 653   let Predicates = [HasVLX] in {
 654     defm Z256  : avx512_fp_broadcast<opc, OpNode, VR128X, _.info128.VT, _.info256>,
 655                                   EVEX_V256;
 656   }
 657 }
 658
 659 let ExeDomain = SSEPackedSingle in {
 660   defm VBROADCASTSS  : avx512_fp_broadcast_vl<0x18, X86VBroadcast,
 661                               avx512vl_f32_info>, EVEX_CD8<32, CD8VT1>;
 662    let Predicates = [HasVLX] in {
 663      defm VBROADCASTSSZ128  : avx512_fp_broadcast<0x18, X86VBroadcast, VR128X,
 664                                      v4f32, v4f32x_info>, EVEX_V128,
 665                                      EVEX_CD8<32, CD8VT1>;
 666    }
 667 }
 668
 669 let ExeDomain = SSEPackedDouble in {
 670   defm VBROADCASTSD  : avx512_fp_broadcast_vl<0x19, X86VBroadcast,
 671                               avx512vl_f64_info>, VEX_W, EVEX_CD8<64, CD8VT1>;
 672 }
 673
 674 // avx512_broadcast_pat introduces patterns for broadcast with a scalar argument.
 675 // Later, we can canonize broadcast instructions before ISel phase and
 676 // eliminate additional patterns on ISel.
 677 // SrcRC_v and SrcRC_s are RegisterClasses for vector and scalar
 678 // representations of source
 679 multiclass avx512_broadcast_pat<string InstName, SDNode OpNode,
 680                                 X86VectorVTInfo _, RegisterClass SrcRC_v,
 681                                 RegisterClass SrcRC_s> {
 682   def : Pat<(_.VT (OpNode  (_.EltVT SrcRC_s:$src))),
 683             (!cast<Instruction>(InstName##"r")
 684               (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 685
 686   let AddedComplexity = 30 in {
 687     def : Pat<(_.VT (vselect _.KRCWM:$mask,
 688                 (OpNode (_.EltVT SrcRC_s:$src)), _.RC:$src0)),
 689               (!cast<Instruction>(InstName##"rk") _.RC:$src0, _.KRCWM:$mask,
 690                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 691
 692     def : Pat<(_.VT(vselect _.KRCWM:$mask,
 693                 (OpNode (_.EltVT SrcRC_s:$src)), _.ImmAllZerosV)),
 694               (!cast<Instruction>(InstName##"rkz") _.KRCWM:$mask,
 695                 (COPY_TO_REGCLASS SrcRC_s:$src, SrcRC_v))>;
 696   }
 697 }
 698
 699 defm : avx512_broadcast_pat<"VBROADCASTSSZ", X86VBroadcast, v16f32_info,
 700                             VR128X, FR32X>;
 701 defm : avx512_broadcast_pat<"VBROADCASTSDZ", X86VBroadcast, v8f64_info,
 702                             VR128X, FR64X>;
 703
 704 let Predicates = [HasVLX] in {
 705   defm : avx512_broadcast_pat<"VBROADCASTSSZ256", X86VBroadcast,
 706                               v8f32x_info, VR128X, FR32X>;
 707   defm : avx512_broadcast_pat<"VBROADCASTSSZ128", X86VBroadcast,
 708                               v4f32x_info, VR128X, FR32X>;
 709   defm : avx512_broadcast_pat<"VBROADCASTSDZ256", X86VBroadcast,
 710                               v4f64x_info, VR128X, FR64X>;
 711 }
 712
 713 def : Pat<(v16f32 (X86VBroadcast (loadf32 addr:$src))),
 714           (VBROADCASTSSZm addr:$src)>;
 715 def : Pat<(v8f64 (X86VBroadcast (loadf64 addr:$src))),
 716           (VBROADCASTSDZm addr:$src)>;
 717
 718 def : Pat<(int_x86_avx512_vbroadcast_ss_512 addr:$src),
 719           (VBROADCASTSSZm addr:$src)>;
 720 def : Pat<(int_x86_avx512_vbroadcast_sd_512 addr:$src),
 721           (VBROADCASTSDZm addr:$src)>;
 722
 723 multiclass avx512_int_broadcast_reg<bits<8> opc, X86VectorVTInfo _,
 724                                     RegisterClass SrcRC> {
 725   defm r : AVX512_maskable_in_asm<opc, MRMSrcReg, _, (outs _.RC:$dst),
 726                            (ins SrcRC:$src),  "vpbroadcast"##_.Suffix,
 727                            "$src", "$src", []>, T8PD, EVEX;
 728 }
 729
 730 multiclass avx512_int_broadcast_reg_vl<bits<8> opc, AVX512VLVectorVTInfo _,
 731                                        RegisterClass SrcRC, Predicate prd> {
 732   let Predicates = [prd] in
 733     defm Z : avx512_int_broadcast_reg<opc, _.info512, SrcRC>, EVEX_V512;
 734   let Predicates = [prd, HasVLX] in {
 735     defm Z256 : avx512_int_broadcast_reg<opc, _.info256, SrcRC>, EVEX_V256;
 736     defm Z128 : avx512_int_broadcast_reg<opc, _.info128, SrcRC>, EVEX_V128;
 737   }
 738 }
 739
 740 defm VPBROADCASTBr : avx512_int_broadcast_reg_vl<0x7A, avx512vl_i8_info, GR32,
 741                                                  HasBWI>;
 742 defm VPBROADCASTWr : avx512_int_broadcast_reg_vl<0x7B, avx512vl_i16_info, GR32,
 743                                                  HasBWI>;
 744 defm VPBROADCASTDr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i32_info, GR32,
 745                                                  HasAVX512>;
 746 defm VPBROADCASTQr : avx512_int_broadcast_reg_vl<0x7C, avx512vl_i64_info, GR64,
 747                                                  HasAVX512>, VEX_W;
 748
 749 def : Pat <(v16i32 (X86vzext VK16WM:$mask)),
 750            (VPBROADCASTDrZrkz VK16WM:$mask, (i32 (MOV32ri 0x1)))>;
 751
 752 def : Pat <(v8i64 (X86vzext VK8WM:$mask)),
 753            (VPBROADCASTQrZrkz VK8WM:$mask, (i64 (MOV64ri 0x1)))>;
 754
 755 def : Pat<(v16i32 (X86VBroadcast (i32 GR32:$src))),
 756         (VPBROADCASTDrZr GR32:$src)>;
 757 def : Pat<(v16i32 (X86VBroadcastm VK16WM:$mask, (i32 GR32:$src))),
 758         (VPBROADCASTDrZrkz VK16WM:$mask, GR32:$src)>;
 759 def : Pat<(v8i64 (X86VBroadcast (i64 GR64:$src))),
 760         (VPBROADCASTQrZr GR64:$src)>;
 761 def : Pat<(v8i64 (X86VBroadcastm VK8WM:$mask, (i64 GR64:$src))),
 762         (VPBROADCASTQrZrkz VK8WM:$mask, GR64:$src)>;
 763
 764 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_i32_512 (i32 GR32:$src))),
 765         (VPBROADCASTDrZr GR32:$src)>;
 766 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_i64_512 (i64 GR64:$src))),
 767         (VPBROADCASTQrZr GR64:$src)>;
 768
 769 def : Pat<(v16i32 (int_x86_avx512_mask_pbroadcast_d_gpr_512 (i32 GR32:$src),
 770                    (v16i32 immAllZerosV), (i16 GR16:$mask))),
 771           (VPBROADCASTDrZrkz (COPY_TO_REGCLASS GR16:$mask, VK16WM), GR32:$src)>;
 772 def : Pat<(v8i64 (int_x86_avx512_mask_pbroadcast_q_gpr_512 (i64 GR64:$src),
 773                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 GR8:$mask))),
 774           (VPBROADCASTQrZrkz (COPY_TO_REGCLASS GR8:$mask, VK8WM), GR64:$src)>;
 775
 776 multiclass avx512_int_broadcast_rm<bits<8> opc, string OpcodeStr,
 777                           X86MemOperand x86memop, PatFrag ld_frag,
 778                           RegisterClass DstRC, ValueType OpVT, ValueType SrcVT,
 779                           RegisterClass KRC> {
 780   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins VR128X:$src),
 781                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 782                   [(set DstRC:$dst,
 783                     (OpVT (X86VBroadcast (SrcVT VR128X:$src))))]>, EVEX;
 784   def krr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst), (ins KRC:$mask,
 785                                                          VR128X:$src),
 786                     !strconcat(OpcodeStr,
 787                     "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 788                     [(set DstRC:$dst,
 789                       (OpVT (X86VBroadcastm KRC:$mask, (SrcVT VR128X:$src))))]>,
 790                     EVEX, EVEX_KZ;
 791   let mayLoad = 1 in {
 792   def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
 793                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 794                   [(set DstRC:$dst,
 795                     (OpVT (X86VBroadcast (ld_frag addr:$src))))]>, EVEX;
 796   def krm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst), (ins KRC:$mask,
 797                                                          x86memop:$src),
 798                   !strconcat(OpcodeStr,
 799                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 800                   [(set DstRC:$dst, (OpVT (X86VBroadcastm KRC:$mask,
 801                                      (ld_frag addr:$src))))]>, EVEX, EVEX_KZ;
 802   }
 803 }
 804
 805 defm VPBROADCASTDZ  : avx512_int_broadcast_rm<0x58, "vpbroadcastd", i32mem,
 806                       loadi32, VR512, v16i32, v4i32, VK16WM>,
 807                       EVEX_V512, EVEX_CD8<32, CD8VT1>;
 808 defm VPBROADCASTQZ  : avx512_int_broadcast_rm<0x59, "vpbroadcastq", i64mem,
 809                       loadi64, VR512, v8i64, v2i64, VK8WM>,  EVEX_V512, VEX_W,
 810                       EVEX_CD8<64, CD8VT1>;
 811
 812 multiclass avx512_int_subvec_broadcast_rm<bits<8> opc, string OpcodeStr,
 813                           X86MemOperand x86memop, PatFrag ld_frag,
 814                           RegisterClass KRC> {
 815   let mayLoad = 1 in {
 816   def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins x86memop:$src),
 817                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 818                   []>, EVEX;
 819   def krm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst), (ins KRC:$mask,
 820                                                          x86memop:$src),
 821                   !strconcat(OpcodeStr,
 822                       "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
 823                   []>, EVEX, EVEX_KZ;
 824   }
 825 }
 826
 827 defm VBROADCASTI32X4 : avx512_int_subvec_broadcast_rm<0x5a, "vbroadcasti32x4",
 828                        i128mem, loadv2i64, VK16WM>,
 829                        EVEX_V512, EVEX_CD8<32, CD8VT4>;
 830 defm VBROADCASTI64X4 : avx512_int_subvec_broadcast_rm<0x5b, "vbroadcasti64x4",
 831                        i256mem, loadv4i64, VK16WM>, VEX_W,
 832                        EVEX_V512, EVEX_CD8<64, CD8VT4>;
 833
 834 def : Pat<(v16i32 (int_x86_avx512_pbroadcastd_512 (v4i32 VR128X:$src))),
 835           (VPBROADCASTDZrr VR128X:$src)>;
 836 def : Pat<(v8i64 (int_x86_avx512_pbroadcastq_512 (v2i64 VR128X:$src))),
 837           (VPBROADCASTQZrr VR128X:$src)>;
 838
 839 def : Pat<(v16f32 (X86VBroadcast (v16f32 VR512:$src))),
 840           (VBROADCASTSSZr (EXTRACT_SUBREG (v16f32 VR512:$src), sub_xmm))>;
 841 def : Pat<(v8f64 (X86VBroadcast (v8f64 VR512:$src))),
 842           (VBROADCASTSDZr (EXTRACT_SUBREG (v8f64 VR512:$src), sub_xmm))>;
 843
 844 def : Pat<(v16i32 (X86VBroadcast (v16i32 VR512:$src))),
 845           (VPBROADCASTDZrr (EXTRACT_SUBREG (v16i32 VR512:$src), sub_xmm))>;
 846 def : Pat<(v8i64 (X86VBroadcast (v8i64 VR512:$src))),
 847           (VPBROADCASTQZrr (EXTRACT_SUBREG (v8i64 VR512:$src), sub_xmm))>;
 848
 849 def : Pat<(v16f32 (int_x86_avx512_vbroadcast_ss_ps_512 (v4f32 VR128X:$src))),
 850           (VBROADCASTSSZr VR128X:$src)>;
 851 def : Pat<(v8f64 (int_x86_avx512_vbroadcast_sd_pd_512 (v2f64 VR128X:$src))),
 852           (VBROADCASTSDZr VR128X:$src)>;
 853
 854 // Provide fallback in case the load node that is used in the patterns above
 855 // is used by additional users, which prevents the pattern selection.
 856 def : Pat<(v16f32 (X86VBroadcast FR32X:$src)),
 857           (VBROADCASTSSZr (COPY_TO_REGCLASS FR32X:$src, VR128X))>;
 858 def : Pat<(v8f64 (X86VBroadcast FR64X:$src)),
 859           (VBROADCASTSDZr (COPY_TO_REGCLASS FR64X:$src, VR128X))>;
 860
 861
 862 let Predicates = [HasAVX512] in {
 863 def : Pat<(v8i32 (X86VBroadcastm (v8i1 VK8WM:$mask), (loadi32 addr:$src))),
 864            (EXTRACT_SUBREG
 865               (v16i32 (VPBROADCASTDZkrm (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
 866                        addr:$src)), sub_ymm)>;
 867 }
 868 //===----------------------------------------------------------------------===//
 869 // AVX-512 BROADCAST MASK TO VECTOR REGISTER
 870 //---
 871
 872 multiclass avx512_mask_broadcast<bits<8> opc, string OpcodeStr,
 873                        RegisterClass KRC> {
 874 let Predicates = [HasCDI] in
 875 def Zrr : AVX512XS8I<opc, MRMSrcReg, (outs VR512:$dst), (ins KRC:$src),
 876                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 877                   []>, EVEX, EVEX_V512;
 878
 879 let Predicates = [HasCDI, HasVLX] in {
 880 def Z128rr : AVX512XS8I<opc, MRMSrcReg, (outs VR128:$dst), (ins KRC:$src),
 881                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 882                   []>, EVEX, EVEX_V128;
 883 def Z256rr : AVX512XS8I<opc, MRMSrcReg, (outs VR256:$dst), (ins KRC:$src),
 884                   !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
 885                   []>, EVEX, EVEX_V256;
 886 }
 887 }
 888
 889 let Predicates = [HasCDI] in {
 890 defm VPBROADCASTMW2D : avx512_mask_broadcast<0x3A, "vpbroadcastmw2d",
 891                                              VK16>;
 892 defm VPBROADCASTMB2Q : avx512_mask_broadcast<0x2A, "vpbroadcastmb2q",
 893                                              VK8>, VEX_W;
 894 }
 895
 896 //===----------------------------------------------------------------------===//
 897 // AVX-512 - VPERM
 898 //
 899 // -- immediate form --
 900 multiclass avx512_perm_imm<bits<8> opc, string OpcodeStr, SDNode OpNode,
 901                            X86VectorVTInfo _> {
 902   let ExeDomain = _.ExeDomain in {
 903   def ri : AVX512AIi8<opc, MRMSrcReg, (outs _.RC:$dst),
 904                      (ins _.RC:$src1, u8imm:$src2),
 905                      !strconcat(OpcodeStr,
 906                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 907                      [(set _.RC:$dst,
 908                        (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))))]>,
 909                      EVEX;
 910   def mi : AVX512AIi8<opc, MRMSrcMem, (outs _.RC:$dst),
 911                      (ins _.MemOp:$src1, u8imm:$src2),
 912                      !strconcat(OpcodeStr,
 913                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 914                      [(set _.RC:$dst,
 915                        (_.VT (OpNode (_.LdFrag addr:$src1),
 916                               (i8 imm:$src2))))]>,
 917            EVEX, EVEX_CD8<_.EltSize, CD8VF>;
 918 }
 919 }
 920
 921 multiclass avx512_permil<bits<8> OpcImm, bits<8> OpcVar, X86VectorVTInfo _,
 922                          X86VectorVTInfo Ctrl> :
 923      avx512_perm_imm<OpcImm, "vpermil" # _.Suffix, X86VPermilpi, _> {
 924   let ExeDomain = _.ExeDomain in {
 925     def rr : AVX5128I<OpcVar, MRMSrcReg, (outs _.RC:$dst),
 926                      (ins _.RC:$src1, _.RC:$src2),
 927                      !strconcat("vpermil" # _.Suffix,
 928                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 929                      [(set _.RC:$dst,
 930                          (_.VT (X86VPermilpv _.RC:$src1,
 931                                   (Ctrl.VT Ctrl.RC:$src2))))]>,
 932              EVEX_4V;
 933     def rm : AVX5128I<OpcVar, MRMSrcMem, (outs _.RC:$dst),
 934                      (ins _.RC:$src1, Ctrl.MemOp:$src2),
 935                      !strconcat("vpermil" # _.Suffix,
 936                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 937                      [(set _.RC:$dst,
 938                          (_.VT (X86VPermilpv _.RC:$src1,
 939                                   (Ctrl.VT (Ctrl.LdFrag addr:$src2)))))]>,
 940              EVEX_4V;
 941   }
 942 }
 943
 944 defm VPERMQZ :    avx512_perm_imm<0x00, "vpermq", X86VPermi, v8i64_info>,
 945                   EVEX_V512, VEX_W;
 946 defm VPERMPDZ :   avx512_perm_imm<0x01, "vpermpd", X86VPermi, v8f64_info>,
 947                   EVEX_V512, VEX_W;
 948
 949 defm VPERMILPSZ : avx512_permil<0x04, 0x0C, v16f32_info, v16i32_info>,
 950                   EVEX_V512;
 951 defm VPERMILPDZ : avx512_permil<0x05, 0x0D, v8f64_info, v8i64_info>,
 952                   EVEX_V512, VEX_W;
 953
 954 def : Pat<(v16i32 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 955           (VPERMILPSZri VR512:$src1, imm:$imm)>;
 956 def : Pat<(v8i64 (X86VPermilpi VR512:$src1, (i8 imm:$imm))),
 957           (VPERMILPDZri VR512:$src1, imm:$imm)>;
 958
 959 // -- VPERM - register form --
 960 multiclass avx512_perm<bits<8> opc, string OpcodeStr, RegisterClass RC,
 961                      PatFrag mem_frag, X86MemOperand x86memop, ValueType OpVT> {
 962
 963   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 964                    (ins RC:$src1, RC:$src2),
 965                    !strconcat(OpcodeStr,
 966                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 967                    [(set RC:$dst,
 968                      (OpVT (X86VPermv RC:$src1, RC:$src2)))]>, EVEX_4V;
 969
 970   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
 971                    (ins RC:$src1, x86memop:$src2),
 972                    !strconcat(OpcodeStr,
 973                        "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
 974                    [(set RC:$dst,
 975                      (OpVT (X86VPermv RC:$src1, (mem_frag addr:$src2))))]>,
 976                      EVEX_4V;
 977 }
 978
 979 defm VPERMDZ   : avx512_perm<0x36, "vpermd",  VR512,  loadv16i32, i512mem,
 980                            v16i32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 981 defm VPERMQZ   : avx512_perm<0x36, "vpermq",  VR512,  loadv8i64,  i512mem,
 982                            v8i64>,  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 983 let ExeDomain = SSEPackedSingle in
 984 defm VPERMPSZ  : avx512_perm<0x16, "vpermps", VR512,  loadv16f32, f512mem,
 985                            v16f32>, EVEX_V512, EVEX_CD8<32, CD8VF>;
 986 let ExeDomain = SSEPackedDouble in
 987 defm VPERMPDZ  : avx512_perm<0x16, "vpermpd", VR512,  loadv8f64, f512mem,
 988                            v8f64>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
 989
 990 // -- VPERM2I - 3 source operands form --
 991 multiclass avx512_perm_3src<bits<8> opc, string OpcodeStr, RegisterClass RC,
 992                           PatFrag mem_frag, X86MemOperand x86memop,
 993                           SDNode OpNode, ValueType OpVT, RegisterClass KRC> {
 994 let Constraints = "$src1 = $dst" in {
 995   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
 996                    (ins RC:$src1, RC:$src2, RC:$src3),
 997                    !strconcat(OpcodeStr,
 998                        "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
 999                    [(set RC:$dst,
1000                      (OpVT (OpNode RC:$src1, RC:$src2, RC:$src3)))]>,
1001                     EVEX_4V;
1002
1003   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1004                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1005                    !strconcat(OpcodeStr,
1006                        "\t{$src3, $src2, $dst {${mask}}|"
1007                        "$dst {${mask}}, $src2, $src3}"),
1008                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1009                                            (OpNode RC:$src1, RC:$src2,
1010                                               RC:$src3),
1011                                            RC:$src1)))]>,
1012                     EVEX_4V, EVEX_K;
1013
1014   let AddedComplexity = 30 in // Prefer over VMOV*rrkz Pat<>
1015     def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
1016                    (ins RC:$src1, KRC:$mask, RC:$src2, RC:$src3),
1017                    !strconcat(OpcodeStr,
1018                        "\t{$src3, $src2, $dst {${mask}} {z} |",
1019                        "$dst {${mask}} {z}, $src2, $src3}"),
1020                    [(set RC:$dst, (OpVT (vselect KRC:$mask,
1021                                            (OpNode RC:$src1, RC:$src2,
1022                                               RC:$src3),
1023                                            (OpVT (bitconvert
1024                                               (v16i32 immAllZerosV))))))]>,
1025                     EVEX_4V, EVEX_KZ;
1026
1027   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1028                    (ins RC:$src1, RC:$src2, x86memop:$src3),
1029                    !strconcat(OpcodeStr,
1030                     "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
1031                    [(set RC:$dst,
1032                      (OpVT (OpNode RC:$src1, RC:$src2,
1033                       (mem_frag addr:$src3))))]>, EVEX_4V;
1034
1035   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1036                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1037                    !strconcat(OpcodeStr,
1038                     "\t{$src3, $src2, $dst {${mask}}|"
1039                     "$dst {${mask}}, $src2, $src3}"),
1040                    [(set RC:$dst,
1041                        (OpVT (vselect KRC:$mask,
1042                                       (OpNode RC:$src1, RC:$src2,
1043                                          (mem_frag addr:$src3)),
1044                                       RC:$src1)))]>,
1045                     EVEX_4V, EVEX_K;
1046
1047   let AddedComplexity = 10 in // Prefer over the rrkz variant
1048     def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
1049                    (ins RC:$src1, KRC:$mask, RC:$src2, x86memop:$src3),
1050                    !strconcat(OpcodeStr,
1051                     "\t{$src3, $src2, $dst {${mask}} {z}|"
1052                     "$dst {${mask}} {z}, $src2, $src3}"),
1053                    [(set RC:$dst,
1054                      (OpVT (vselect KRC:$mask,
1055                                     (OpNode RC:$src1, RC:$src2,
1056                                             (mem_frag addr:$src3)),
1057                                     (OpVT (bitconvert
1058                                        (v16i32 immAllZerosV))))))]>,
1059                     EVEX_4V, EVEX_KZ;
1060   }
1061 }
1062 defm VPERMI2D  : avx512_perm_3src<0x76, "vpermi2d",  VR512, loadv16i32,
1063                                   i512mem, X86VPermiv3, v16i32, VK16WM>,
1064                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1065 defm VPERMI2Q  : avx512_perm_3src<0x76, "vpermi2q",  VR512, loadv8i64,
1066                                   i512mem, X86VPermiv3, v8i64, VK8WM>,
1067                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1068 defm VPERMI2PS : avx512_perm_3src<0x77, "vpermi2ps",  VR512, loadv16f32,
1069                                   i512mem, X86VPermiv3, v16f32, VK16WM>,
1070                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1071 defm VPERMI2PD : avx512_perm_3src<0x77, "vpermi2pd",  VR512, loadv8f64,
1072                                   i512mem, X86VPermiv3, v8f64, VK8WM>,
1073                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1074
1075 multiclass avx512_perm_table_3src<bits<8> opc, string Suffix, RegisterClass RC,
1076                           PatFrag mem_frag, X86MemOperand x86memop,
1077                           SDNode OpNode, ValueType OpVT, RegisterClass KRC,
1078                           ValueType MaskVT, RegisterClass MRC> :
1079         avx512_perm_3src<opc, "vpermt2"##Suffix, RC, mem_frag, x86memop, OpNode,
1080                          OpVT, KRC> {
1081   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1082                      VR512:$idx, VR512:$src1, VR512:$src2, -1)),
1083             (!cast<Instruction>(NAME#rr) VR512:$src1, VR512:$idx, VR512:$src2)>;
1084
1085   def : Pat<(OpVT (!cast<Intrinsic>("int_x86_avx512_mask_vpermt_"##Suffix##"_512")
1086                      VR512:$idx, VR512:$src1, VR512:$src2, MRC:$mask)),
1087             (!cast<Instruction>(NAME#rrk) VR512:$src1,
1088               (MaskVT (COPY_TO_REGCLASS MRC:$mask, KRC)), VR512:$idx, VR512:$src2)>;
1089 }
1090
1091 defm VPERMT2D  : avx512_perm_table_3src<0x7E, "d",  VR512, loadv16i32, i512mem,
1092                                X86VPermv3, v16i32, VK16WM, v16i1, GR16>,
1093                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1094 defm VPERMT2Q  : avx512_perm_table_3src<0x7E, "q",  VR512, loadv8i64, i512mem,
1095                                X86VPermv3, v8i64, VK8WM, v8i1, GR8>,
1096                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1097 defm VPERMT2PS : avx512_perm_table_3src<0x7F, "ps",  VR512, loadv16f32, i512mem,
1098                                X86VPermv3, v16f32, VK16WM, v16i1, GR16>,
1099                  EVEX_V512, EVEX_CD8<32, CD8VF>;
1100 defm VPERMT2PD : avx512_perm_table_3src<0x7F, "pd",  VR512, loadv8f64, i512mem,
1101                                X86VPermv3, v8f64, VK8WM, v8i1, GR8>,
1102                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
1103
1104 //===----------------------------------------------------------------------===//
1105 // AVX-512 - BLEND using mask
1106 //
1107 multiclass avx512_blendmask<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1108   let ExeDomain = _.ExeDomain in {
1109   def rr : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1110              (ins _.RC:$src1, _.RC:$src2),
1111              !strconcat(OpcodeStr,
1112              "\t{$src2, $src1, ${dst} |${dst}, $src1, $src2}"),
1113              []>, EVEX_4V;
1114   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1115              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1116              !strconcat(OpcodeStr,
1117              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1118              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1119                  (_.VT _.RC:$src2)))]>, EVEX_4V, EVEX_K;
1120   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
1121              (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1122              !strconcat(OpcodeStr,
1123              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1124              []>, EVEX_4V, EVEX_KZ;
1125   let mayLoad = 1 in {
1126   def rm  : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1127              (ins _.RC:$src1, _.MemOp:$src2),
1128              !strconcat(OpcodeStr,
1129              "\t{$src2, $src1, ${dst} |${dst},  $src1, $src2}"),
1130              []>, EVEX_4V, EVEX_CD8<_.EltSize, CD8VF>;
1131   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1132              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1133              !strconcat(OpcodeStr,
1134              "\t{$src2, $src1, ${dst} {${mask}}|${dst} {${mask}}, $src1, $src2}"),
1135              [(set _.RC:$dst, (X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1136               (_.VT (bitconvert (_.LdFrag addr:$src2)))))]>,
1137               EVEX_4V, EVEX_K, EVEX_CD8<_.EltSize, CD8VF>;
1138   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1139              (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1140              !strconcat(OpcodeStr,
1141              "\t{$src2, $src1, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src1, $src2}"),
1142              []>, EVEX_4V, EVEX_KZ, EVEX_CD8<_.EltSize, CD8VF>;
1143   }
1144   }
1145 }
1146 multiclass avx512_blendmask_rmb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
1147
1148   def rmbk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1149       (ins _.KRCWM:$mask, _.RC:$src1, _.ScalarMemOp:$src2),
1150        !strconcat(OpcodeStr,
1151             "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1152             "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1153       [(set _.RC:$dst,(X86select _.KRCWM:$mask, (_.VT _.RC:$src1),
1154                        (X86VBroadcast (_.ScalarLdFrag addr:$src2))))]>,
1155       EVEX_4V, EVEX_K, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1156
1157   def rmb : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
1158       (ins _.RC:$src1, _.ScalarMemOp:$src2),
1159        !strconcat(OpcodeStr,
1160             "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1161             "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1162       []>,  EVEX_4V, EVEX_B, EVEX_CD8<_.EltSize, CD8VF>;
1163
1164 }
1165
1166 multiclass blendmask_dq <bits<8> opc, string OpcodeStr,
1167                                  AVX512VLVectorVTInfo VTInfo> {
1168   defm Z : avx512_blendmask      <opc, OpcodeStr, VTInfo.info512>,
1169            avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1170
1171   let Predicates = [HasVLX] in {
1172     defm Z256 : avx512_blendmask<opc, OpcodeStr, VTInfo.info256>,
1173                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1174     defm Z128 : avx512_blendmask<opc, OpcodeStr, VTInfo.info128>,
1175                 avx512_blendmask_rmb  <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1176   }
1177 }
1178
1179 multiclass blendmask_bw <bits<8> opc, string OpcodeStr,
1180                          AVX512VLVectorVTInfo VTInfo> {
1181   let Predicates = [HasBWI] in
1182     defm Z : avx512_blendmask    <opc, OpcodeStr, VTInfo.info512>, EVEX_V512;
1183
1184   let Predicates = [HasBWI, HasVLX] in {
1185     defm Z256 : avx512_blendmask <opc, OpcodeStr, VTInfo.info256>, EVEX_V256;
1186     defm Z128 : avx512_blendmask <opc, OpcodeStr, VTInfo.info128>, EVEX_V128;
1187   }
1188 }
1189
1190
1191 defm VBLENDMPS : blendmask_dq <0x65, "vblendmps", avx512vl_f32_info>;
1192 defm VBLENDMPD : blendmask_dq <0x65, "vblendmpd", avx512vl_f64_info>, VEX_W;
1193 defm VPBLENDMD : blendmask_dq <0x64, "vpblendmd", avx512vl_i32_info>;
1194 defm VPBLENDMQ : blendmask_dq <0x64, "vpblendmq", avx512vl_i64_info>, VEX_W;
1195 defm VPBLENDMB : blendmask_bw <0x66, "vpblendmb", avx512vl_i8_info>;
1196 defm VPBLENDMW : blendmask_bw <0x66, "vpblendmw", avx512vl_i16_info>, VEX_W;
1197
1198
1199 let Predicates = [HasAVX512] in {
1200 def : Pat<(v8f32 (vselect (v8i1 VK8WM:$mask), (v8f32 VR256X:$src1),
1201                             (v8f32 VR256X:$src2))),
1202             (EXTRACT_SUBREG
1203               (v16f32 (VBLENDMPSZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1204             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1205             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1206
1207 def : Pat<(v8i32 (vselect (v8i1 VK8WM:$mask), (v8i32 VR256X:$src1),
1208                             (v8i32 VR256X:$src2))),
1209             (EXTRACT_SUBREG
1210                 (v16i32 (VPBLENDMDZrrk (COPY_TO_REGCLASS VK8WM:$mask, VK16WM),
1211             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1212             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
1213 }
1214 //===----------------------------------------------------------------------===//
1215 // Compare Instructions
1216 //===----------------------------------------------------------------------===//
1217
1218 // avx512_cmp_scalar - AVX512 CMPSS and CMPSD
1219 multiclass avx512_cmp_scalar<RegisterClass RC, X86MemOperand x86memop,
1220                             SDNode OpNode, ValueType VT,
1221                             PatFrag ld_frag, string Suffix> {
1222   def rr : AVX512Ii8<0xC2, MRMSrcReg,
1223                 (outs VK1:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1224                 !strconcat("vcmp${cc}", Suffix,
1225                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1226                 [(set VK1:$dst, (OpNode (VT RC:$src1), RC:$src2, imm:$cc))],
1227                 IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1228   def rm : AVX512Ii8<0xC2, MRMSrcMem,
1229                 (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1230                 !strconcat("vcmp${cc}", Suffix,
1231                            "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1232                 [(set VK1:$dst, (OpNode (VT RC:$src1),
1233                 (ld_frag addr:$src2), imm:$cc))], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1234   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1235     def rri_alt : AVX512Ii8<0xC2, MRMSrcReg,
1236                (outs VK1:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1237                !strconcat("vcmp", Suffix,
1238                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1239                [], IIC_SSE_ALU_F32S_RR>, EVEX_4V;
1240     let mayLoad = 1 in
1241     def rmi_alt : AVX512Ii8<0xC2, MRMSrcMem,
1242                (outs VK1:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1243                !strconcat("vcmp", Suffix,
1244                           "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1245                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1246   }
1247 }
1248
1249 let Predicates = [HasAVX512] in {
1250 defm VCMPSSZ : avx512_cmp_scalar<FR32X, f32mem, X86cmpms, f32, loadf32, "ss">,
1251                                  XS;
1252 defm VCMPSDZ : avx512_cmp_scalar<FR64X, f64mem, X86cmpms, f64, loadf64, "sd">,
1253                                  XD, VEX_W;
1254 }
1255
1256 multiclass avx512_icmp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
1257               X86VectorVTInfo _> {
1258   def rr : AVX512BI<opc, MRMSrcReg,
1259              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2),
1260              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1261              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2)))],
1262              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1263   let mayLoad = 1 in
1264   def rm : AVX512BI<opc, MRMSrcMem,
1265              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2),
1266              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1267              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1268                                      (_.VT (bitconvert (_.LdFrag addr:$src2)))))],
1269              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1270   def rrk : AVX512BI<opc, MRMSrcReg,
1271               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2),
1272               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1273                           "$dst {${mask}}, $src1, $src2}"),
1274               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1275                                    (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2))))],
1276               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1277   let mayLoad = 1 in
1278   def rmk : AVX512BI<opc, MRMSrcMem,
1279               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2),
1280               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}}|",
1281                           "$dst {${mask}}, $src1, $src2}"),
1282               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1283                                    (OpNode (_.VT _.RC:$src1),
1284                                        (_.VT (bitconvert
1285                                               (_.LdFrag addr:$src2))))))],
1286               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1287 }
1288
1289 multiclass avx512_icmp_packed_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
1290               X86VectorVTInfo _> :
1291            avx512_icmp_packed<opc, OpcodeStr, OpNode, _> {
1292   let mayLoad = 1 in {
1293   def rmb : AVX512BI<opc, MRMSrcMem,
1294               (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2),
1295               !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr, ", $src1, $dst",
1296                                     "|$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1297               [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1298                               (X86VBroadcast (_.ScalarLdFrag addr:$src2))))],
1299               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1300   def rmbk : AVX512BI<opc, MRMSrcMem,
1301                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1302                                        _.ScalarMemOp:$src2),
1303                !strconcat(OpcodeStr,
1304                           "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1305                           "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1306                [(set _.KRC:$dst, (and _.KRCWM:$mask,
1307                                       (OpNode (_.VT _.RC:$src1),
1308                                         (X86VBroadcast
1309                                           (_.ScalarLdFrag addr:$src2)))))],
1310                IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1311   }
1312 }
1313
1314 multiclass avx512_icmp_packed_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
1315                                  AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1316   let Predicates = [prd] in
1317   defm Z : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info512>,
1318            EVEX_V512;
1319
1320   let Predicates = [prd, HasVLX] in {
1321     defm Z256 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info256>,
1322                 EVEX_V256;
1323     defm Z128 : avx512_icmp_packed<opc, OpcodeStr, OpNode, VTInfo.info128>,
1324                 EVEX_V128;
1325   }
1326 }
1327
1328 multiclass avx512_icmp_packed_rmb_vl<bits<8> opc, string OpcodeStr,
1329                                   SDNode OpNode, AVX512VLVectorVTInfo VTInfo,
1330                                   Predicate prd> {
1331   let Predicates = [prd] in
1332   defm Z : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info512>,
1333            EVEX_V512;
1334
1335   let Predicates = [prd, HasVLX] in {
1336     defm Z256 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info256>,
1337                 EVEX_V256;
1338     defm Z128 : avx512_icmp_packed_rmb<opc, OpcodeStr, OpNode, VTInfo.info128>,
1339                 EVEX_V128;
1340   }
1341 }
1342
1343 defm VPCMPEQB : avx512_icmp_packed_vl<0x74, "vpcmpeqb", X86pcmpeqm,
1344                       avx512vl_i8_info, HasBWI>,
1345                 EVEX_CD8<8, CD8VF>;
1346
1347 defm VPCMPEQW : avx512_icmp_packed_vl<0x75, "vpcmpeqw", X86pcmpeqm,
1348                       avx512vl_i16_info, HasBWI>,
1349                 EVEX_CD8<16, CD8VF>;
1350
1351 defm VPCMPEQD : avx512_icmp_packed_rmb_vl<0x76, "vpcmpeqd", X86pcmpeqm,
1352                       avx512vl_i32_info, HasAVX512>,
1353                 EVEX_CD8<32, CD8VF>;
1354
1355 defm VPCMPEQQ : avx512_icmp_packed_rmb_vl<0x29, "vpcmpeqq", X86pcmpeqm,
1356                       avx512vl_i64_info, HasAVX512>,
1357                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1358
1359 defm VPCMPGTB : avx512_icmp_packed_vl<0x64, "vpcmpgtb", X86pcmpgtm,
1360                       avx512vl_i8_info, HasBWI>,
1361                 EVEX_CD8<8, CD8VF>;
1362
1363 defm VPCMPGTW : avx512_icmp_packed_vl<0x65, "vpcmpgtw", X86pcmpgtm,
1364                       avx512vl_i16_info, HasBWI>,
1365                 EVEX_CD8<16, CD8VF>;
1366
1367 defm VPCMPGTD : avx512_icmp_packed_rmb_vl<0x66, "vpcmpgtd", X86pcmpgtm,
1368                       avx512vl_i32_info, HasAVX512>,
1369                 EVEX_CD8<32, CD8VF>;
1370
1371 defm VPCMPGTQ : avx512_icmp_packed_rmb_vl<0x37, "vpcmpgtq", X86pcmpgtm,
1372                       avx512vl_i64_info, HasAVX512>,
1373                 T8PD, VEX_W, EVEX_CD8<64, CD8VF>;
1374
1375 def : Pat<(v8i1 (X86pcmpgtm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1376             (COPY_TO_REGCLASS (VPCMPGTDZrr
1377             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1378             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1379
1380 def : Pat<(v8i1 (X86pcmpeqm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2))),
1381             (COPY_TO_REGCLASS (VPCMPEQDZrr
1382             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1383             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm))), VK8)>;
1384
1385 multiclass avx512_icmp_cc<bits<8> opc, string Suffix, SDNode OpNode,
1386                           X86VectorVTInfo _> {
1387   def rri : AVX512AIi8<opc, MRMSrcReg,
1388              (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, AVX512ICC:$cc),
1389              !strconcat("vpcmp${cc}", Suffix,
1390                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1391              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1392                                        imm:$cc))],
1393              IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1394   let mayLoad = 1 in
1395   def rmi : AVX512AIi8<opc, MRMSrcMem,
1396              (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, AVX512ICC:$cc),
1397              !strconcat("vpcmp${cc}", Suffix,
1398                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1399              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1400                               (_.VT (bitconvert (_.LdFrag addr:$src2))),
1401                               imm:$cc))],
1402              IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1403   def rrik : AVX512AIi8<opc, MRMSrcReg,
1404               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1405                                       AVX512ICC:$cc),
1406               !strconcat("vpcmp${cc}", Suffix,
1407                          "\t{$src2, $src1, $dst {${mask}}|",
1408                          "$dst {${mask}}, $src1, $src2}"),
1409               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1410                                   (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
1411                                           imm:$cc)))],
1412               IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1413   let mayLoad = 1 in
1414   def rmik : AVX512AIi8<opc, MRMSrcMem,
1415               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1416                                     AVX512ICC:$cc),
1417               !strconcat("vpcmp${cc}", Suffix,
1418                          "\t{$src2, $src1, $dst {${mask}}|",
1419                          "$dst {${mask}}, $src1, $src2}"),
1420               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1421                                    (OpNode (_.VT _.RC:$src1),
1422                                       (_.VT (bitconvert (_.LdFrag addr:$src2))),
1423                                       imm:$cc)))],
1424               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1425
1426   // Accept explicit immediate argument form instead of comparison code.
1427   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1428     def rri_alt : AVX512AIi8<opc, MRMSrcReg,
1429                (outs _.KRC:$dst), (ins _.RC:$src1, _.RC:$src2, u8imm:$cc),
1430                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1431                           "$dst, $src1, $src2, $cc}"),
1432                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V;
1433     let mayLoad = 1 in
1434     def rmi_alt : AVX512AIi8<opc, MRMSrcMem,
1435                (outs _.KRC:$dst), (ins _.RC:$src1, _.MemOp:$src2, u8imm:$cc),
1436                !strconcat("vpcmp", Suffix, "\t{$cc, $src2, $src1, $dst|",
1437                           "$dst, $src1, $src2, $cc}"),
1438                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V;
1439     def rrik_alt : AVX512AIi8<opc, MRMSrcReg,
1440                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.RC:$src2,
1441                                        u8imm:$cc),
1442                !strconcat("vpcmp", Suffix,
1443                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1444                           "$dst {${mask}}, $src1, $src2, $cc}"),
1445                [], IIC_SSE_ALU_F32P_RR>, EVEX_4V, EVEX_K;
1446     let mayLoad = 1 in
1447     def rmik_alt : AVX512AIi8<opc, MRMSrcMem,
1448                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1, _.MemOp:$src2,
1449                                        u8imm:$cc),
1450                !strconcat("vpcmp", Suffix,
1451                           "\t{$cc, $src2, $src1, $dst {${mask}}|",
1452                           "$dst {${mask}}, $src1, $src2, $cc}"),
1453                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K;
1454   }
1455 }
1456
1457 multiclass avx512_icmp_cc_rmb<bits<8> opc, string Suffix, SDNode OpNode,
1458                               X86VectorVTInfo _> :
1459            avx512_icmp_cc<opc, Suffix, OpNode, _> {
1460   def rmib : AVX512AIi8<opc, MRMSrcMem,
1461              (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1462                                      AVX512ICC:$cc),
1463              !strconcat("vpcmp${cc}", Suffix,
1464                         "\t{${src2}", _.BroadcastStr, ", $src1, $dst|",
1465                         "$dst, $src1, ${src2}", _.BroadcastStr, "}"),
1466              [(set _.KRC:$dst, (OpNode (_.VT _.RC:$src1),
1467                                (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1468                                imm:$cc))],
1469              IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1470   def rmibk : AVX512AIi8<opc, MRMSrcMem,
1471               (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1472                                        _.ScalarMemOp:$src2, AVX512ICC:$cc),
1473               !strconcat("vpcmp${cc}", Suffix,
1474                        "\t{${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1475                        "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, "}"),
1476               [(set _.KRC:$dst, (and _.KRCWM:$mask,
1477                                   (OpNode (_.VT _.RC:$src1),
1478                                     (X86VBroadcast (_.ScalarLdFrag addr:$src2)),
1479                                     imm:$cc)))],
1480               IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1481
1482   // Accept explicit immediate argument form instead of comparison code.
1483   let isAsmParserOnly = 1, hasSideEffects = 0, mayLoad = 1 in {
1484     def rmib_alt : AVX512AIi8<opc, MRMSrcMem,
1485                (outs _.KRC:$dst), (ins _.RC:$src1, _.ScalarMemOp:$src2,
1486                                        u8imm:$cc),
1487                !strconcat("vpcmp", Suffix,
1488                    "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst|",
1489                    "$dst, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1490                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_B;
1491     def rmibk_alt : AVX512AIi8<opc, MRMSrcMem,
1492                (outs _.KRC:$dst), (ins _.KRCWM:$mask, _.RC:$src1,
1493                                        _.ScalarMemOp:$src2, u8imm:$cc),
1494                !strconcat("vpcmp", Suffix,
1495                   "\t{$cc, ${src2}", _.BroadcastStr, ", $src1, $dst {${mask}}|",
1496                   "$dst {${mask}}, $src1, ${src2}", _.BroadcastStr, ", $cc}"),
1497                [], IIC_SSE_ALU_F32P_RM>, EVEX_4V, EVEX_K, EVEX_B;
1498   }
1499 }
1500
1501 multiclass avx512_icmp_cc_vl<bits<8> opc, string Suffix, SDNode OpNode,
1502                              AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1503   let Predicates = [prd] in
1504   defm Z : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info512>, EVEX_V512;
1505
1506   let Predicates = [prd, HasVLX] in {
1507     defm Z256 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info256>, EVEX_V256;
1508     defm Z128 : avx512_icmp_cc<opc, Suffix, OpNode, VTInfo.info128>, EVEX_V128;
1509   }
1510 }
1511
1512 multiclass avx512_icmp_cc_rmb_vl<bits<8> opc, string Suffix, SDNode OpNode,
1513                                 AVX512VLVectorVTInfo VTInfo, Predicate prd> {
1514   let Predicates = [prd] in
1515   defm Z : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info512>,
1516            EVEX_V512;
1517
1518   let Predicates = [prd, HasVLX] in {
1519     defm Z256 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info256>,
1520                 EVEX_V256;
1521     defm Z128 : avx512_icmp_cc_rmb<opc, Suffix, OpNode, VTInfo.info128>,
1522                 EVEX_V128;
1523   }
1524 }
1525
1526 defm VPCMPB : avx512_icmp_cc_vl<0x3F, "b", X86cmpm, avx512vl_i8_info,
1527                                 HasBWI>, EVEX_CD8<8, CD8VF>;
1528 defm VPCMPUB : avx512_icmp_cc_vl<0x3E, "ub", X86cmpmu, avx512vl_i8_info,
1529                                  HasBWI>, EVEX_CD8<8, CD8VF>;
1530
1531 defm VPCMPW : avx512_icmp_cc_vl<0x3F, "w", X86cmpm, avx512vl_i16_info,
1532                                 HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1533 defm VPCMPUW : avx512_icmp_cc_vl<0x3E, "uw", X86cmpmu, avx512vl_i16_info,
1534                                  HasBWI>, VEX_W, EVEX_CD8<16, CD8VF>;
1535
1536 defm VPCMPD : avx512_icmp_cc_rmb_vl<0x1F, "d", X86cmpm, avx512vl_i32_info,
1537                                     HasAVX512>, EVEX_CD8<32, CD8VF>;
1538 defm VPCMPUD : avx512_icmp_cc_rmb_vl<0x1E, "ud", X86cmpmu, avx512vl_i32_info,
1539                                      HasAVX512>, EVEX_CD8<32, CD8VF>;
1540
1541 defm VPCMPQ : avx512_icmp_cc_rmb_vl<0x1F, "q", X86cmpm, avx512vl_i64_info,
1542                                     HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1543 defm VPCMPUQ : avx512_icmp_cc_rmb_vl<0x1E, "uq", X86cmpmu, avx512vl_i64_info,
1544                                      HasAVX512>, VEX_W, EVEX_CD8<64, CD8VF>;
1545
1546 // avx512_cmp_packed - compare packed instructions
1547 multiclass avx512_cmp_packed<RegisterClass KRC, RegisterClass RC,
1548                            X86MemOperand x86memop, ValueType vt,
1549                            string suffix, Domain d> {
1550   def rri : AVX512PIi8<0xC2, MRMSrcReg,
1551              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1552              !strconcat("vcmp${cc}", suffix,
1553                         "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1554              [(set KRC:$dst, (X86cmpm (vt RC:$src1), (vt RC:$src2), imm:$cc))], d>;
1555   let hasSideEffects = 0 in
1556   def rrib: AVX512PIi8<0xC2, MRMSrcReg,
1557              (outs KRC:$dst), (ins RC:$src1, RC:$src2, AVXCC:$cc),
1558      !strconcat("vcmp${cc}", suffix,
1559                 "\t{{sae}, $src2, $src1, $dst|$dst, $src1, $src2, {sae}}"),
1560                 [], d>, EVEX_B;
1561   def rmi : AVX512PIi8<0xC2, MRMSrcMem,
1562              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, AVXCC:$cc),
1563               !strconcat("vcmp${cc}", suffix,
1564                          "\t{$src2, $src1, $dst|$dst, $src1, $src2, $cc}"),
1565              [(set KRC:$dst,
1566               (X86cmpm (vt RC:$src1), (load addr:$src2), imm:$cc))], d>;
1567
1568   // Accept explicit immediate argument form instead of comparison code.
1569   let isAsmParserOnly = 1, hasSideEffects = 0 in {
1570     def rri_alt : AVX512PIi8<0xC2, MRMSrcReg,
1571                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1572               !strconcat("vcmp", suffix,
1573                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1574     def rrib_alt: AVX512PIi8<0xC2, MRMSrcReg,
1575                (outs KRC:$dst), (ins RC:$src1, RC:$src2, u8imm:$cc),
1576        !strconcat("vcmp", suffix,
1577                   "\t{{sae}, $cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc, {sae}}"),
1578                   [], d>, EVEX_B;
1579     let mayLoad = 1 in
1580     def rmi_alt : AVX512PIi8<0xC2, MRMSrcMem,
1581                (outs KRC:$dst), (ins RC:$src1, x86memop:$src2, u8imm:$cc),
1582               !strconcat("vcmp", suffix,
1583                         "\t{$cc, $src2, $src1, $dst|$dst, $src1, $src2, $cc}"), [], d>;
1584   }
1585 }
1586
1587 defm VCMPPSZ : avx512_cmp_packed<VK16, VR512, f512mem, v16f32,
1588                "ps", SSEPackedSingle>, PS, EVEX_4V, EVEX_V512,
1589                EVEX_CD8<32, CD8VF>;
1590 defm VCMPPDZ : avx512_cmp_packed<VK8, VR512, f512mem, v8f64,
1591                "pd", SSEPackedDouble>, PD, EVEX_4V, VEX_W, EVEX_V512,
1592                EVEX_CD8<64, CD8VF>;
1593
1594 def : Pat<(v8i1 (X86cmpm (v8f32 VR256X:$src1), (v8f32 VR256X:$src2), imm:$cc)),
1595           (COPY_TO_REGCLASS (VCMPPSZrri
1596             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1597             (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1598             imm:$cc), VK8)>;
1599 def : Pat<(v8i1 (X86cmpm (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1600           (COPY_TO_REGCLASS (VPCMPDZrri
1601             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1602             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1603             imm:$cc), VK8)>;
1604 def : Pat<(v8i1 (X86cmpmu (v8i32 VR256X:$src1), (v8i32 VR256X:$src2), imm:$cc)),
1605           (COPY_TO_REGCLASS (VPCMPUDZrri
1606             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)),
1607             (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src2, sub_ymm)),
1608             imm:$cc), VK8)>;
1609
1610 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1611                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1612                  FROUND_NO_EXC)),
1613           (COPY_TO_REGCLASS (VCMPPSZrrib VR512:$src1, VR512:$src2,
1614                              (I8Imm imm:$cc)), GR16)>;
1615
1616 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1617                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1618                  FROUND_NO_EXC)),
1619           (COPY_TO_REGCLASS (VCMPPDZrrib VR512:$src1, VR512:$src2,
1620                              (I8Imm imm:$cc)), GR8)>;
1621
1622 def : Pat<(i16 (int_x86_avx512_mask_cmp_ps_512 (v16f32 VR512:$src1),
1623                 (v16f32 VR512:$src2), i8immZExt5:$cc, (i16 -1),
1624                 FROUND_CURRENT)),
1625           (COPY_TO_REGCLASS (VCMPPSZrri VR512:$src1, VR512:$src2,
1626                              (I8Imm imm:$cc)), GR16)>;
1627
1628 def : Pat<(i8 (int_x86_avx512_mask_cmp_pd_512 (v8f64 VR512:$src1),
1629                 (v8f64 VR512:$src2), i8immZExt5:$cc, (i8 -1),
1630                  FROUND_CURRENT)),
1631           (COPY_TO_REGCLASS (VCMPPDZrri VR512:$src1, VR512:$src2,
1632                              (I8Imm imm:$cc)), GR8)>;
1633
1634 // Mask register copy, including
1635 // - copy between mask registers
1636 // - load/store mask registers
1637 // - copy from GPR to mask register and vice versa
1638 //
1639 multiclass avx512_mask_mov<bits<8> opc_kk, bits<8> opc_km, bits<8> opc_mk,
1640                          string OpcodeStr, RegisterClass KRC,
1641                          ValueType vvt, X86MemOperand x86memop> {
1642   let hasSideEffects = 0 in {
1643     def kk : I<opc_kk, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1644                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1645     let mayLoad = 1 in
1646     def km : I<opc_km, MRMSrcMem, (outs KRC:$dst), (ins x86memop:$src),
1647                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1648                [(set KRC:$dst, (vvt (load addr:$src)))]>;
1649     let mayStore = 1 in
1650     def mk : I<opc_mk, MRMDestMem, (outs), (ins x86memop:$dst, KRC:$src),
1651                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1652                [(store KRC:$src, addr:$dst)]>;
1653   }
1654 }
1655
1656 multiclass avx512_mask_mov_gpr<bits<8> opc_kr, bits<8> opc_rk,
1657                              string OpcodeStr,
1658                              RegisterClass KRC, RegisterClass GRC> {
1659   let hasSideEffects = 0 in {
1660     def kr : I<opc_kr, MRMSrcReg, (outs KRC:$dst), (ins GRC:$src),
1661                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1662     def rk : I<opc_rk, MRMSrcReg, (outs GRC:$dst), (ins KRC:$src),
1663                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), []>;
1664   }
1665 }
1666
1667 let Predicates = [HasDQI] in
1668   defm KMOVB : avx512_mask_mov<0x90, 0x90, 0x91, "kmovb", VK8, v8i1, i8mem>,
1669                avx512_mask_mov_gpr<0x92, 0x93, "kmovb", VK8, GR32>,
1670                VEX, PD;
1671
1672 let Predicates = [HasAVX512] in
1673   defm KMOVW : avx512_mask_mov<0x90, 0x90, 0x91, "kmovw", VK16, v16i1, i16mem>,
1674                avx512_mask_mov_gpr<0x92, 0x93, "kmovw", VK16, GR32>,
1675                VEX, PS;
1676
1677 let Predicates = [HasBWI] in {
1678   defm KMOVD : avx512_mask_mov<0x90, 0x90, 0x91, "kmovd", VK32, v32i1,i32mem>,
1679                VEX, PD, VEX_W;
1680   defm KMOVD : avx512_mask_mov_gpr<0x92, 0x93, "kmovd", VK32, GR32>,
1681                VEX, XD;
1682 }
1683
1684 let Predicates = [HasBWI] in {
1685   defm KMOVQ : avx512_mask_mov<0x90, 0x90, 0x91, "kmovq", VK64, v64i1, i64mem>,
1686                VEX, PS, VEX_W;
1687   defm KMOVQ : avx512_mask_mov_gpr<0x92, 0x93, "kmovq", VK64, GR64>,
1688                VEX, XD, VEX_W;
1689 }
1690
1691 // GR from/to mask register
1692 let Predicates = [HasDQI] in {
1693   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1694             (KMOVBkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit))>;
1695   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1696             (EXTRACT_SUBREG (KMOVBrk VK8:$src), sub_8bit)>;
1697 }
1698 let Predicates = [HasAVX512] in {
1699   def : Pat<(v16i1 (bitconvert (i16 GR16:$src))),
1700             (KMOVWkr (SUBREG_TO_REG (i32 0), GR16:$src, sub_16bit))>;
1701   def : Pat<(i16 (bitconvert (v16i1 VK16:$src))),
1702             (EXTRACT_SUBREG (KMOVWrk VK16:$src), sub_16bit)>;
1703 }
1704 let Predicates = [HasBWI] in {
1705   def : Pat<(v32i1 (bitconvert (i32 GR32:$src))), (KMOVDkr GR32:$src)>;
1706   def : Pat<(i32 (bitconvert (v32i1 VK32:$src))), (KMOVDrk VK32:$src)>;
1707 }
1708 let Predicates = [HasBWI] in {
1709   def : Pat<(v64i1 (bitconvert (i64 GR64:$src))), (KMOVQkr GR64:$src)>;
1710   def : Pat<(i64 (bitconvert (v64i1 VK64:$src))), (KMOVQrk VK64:$src)>;
1711 }
1712
1713 // Load/store kreg
1714 let Predicates = [HasDQI] in {
1715   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1716             (KMOVBmk addr:$dst, VK8:$src)>;
1717   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1718             (KMOVBkm addr:$src)>;
1719 }
1720 let Predicates = [HasAVX512, NoDQI] in {
1721   def : Pat<(store (i8 (bitconvert (v8i1 VK8:$src))), addr:$dst),
1722             (KMOVWmk addr:$dst, (COPY_TO_REGCLASS VK8:$src, VK16))>;
1723   def : Pat<(v8i1 (bitconvert (i8 (load addr:$src)))),
1724             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK8)>;
1725 }
1726 let Predicates = [HasAVX512] in {
1727   def : Pat<(store (i16 (bitconvert (v16i1 VK16:$src))), addr:$dst),
1728             (KMOVWmk addr:$dst, VK16:$src)>;
1729   def : Pat<(i1 (load addr:$src)),
1730             (COPY_TO_REGCLASS (KMOVWkm addr:$src), VK1)>;
1731   def : Pat<(v16i1 (bitconvert (i16 (load addr:$src)))),
1732             (KMOVWkm addr:$src)>;
1733 }
1734 let Predicates = [HasBWI] in {
1735   def : Pat<(store (i32 (bitconvert (v32i1 VK32:$src))), addr:$dst),
1736             (KMOVDmk addr:$dst, VK32:$src)>;
1737   def : Pat<(v32i1 (bitconvert (i32 (load addr:$src)))),
1738             (KMOVDkm addr:$src)>;
1739 }
1740 let Predicates = [HasBWI] in {
1741   def : Pat<(store (i64 (bitconvert (v64i1 VK64:$src))), addr:$dst),
1742             (KMOVQmk addr:$dst, VK64:$src)>;
1743   def : Pat<(v64i1 (bitconvert (i64 (load addr:$src)))),
1744             (KMOVQkm addr:$src)>;
1745 }
1746
1747 let Predicates = [HasAVX512] in {
1748   def : Pat<(i1 (trunc (i64 GR64:$src))),
1749             (COPY_TO_REGCLASS (KMOVWkr (AND32ri (EXTRACT_SUBREG $src, sub_32bit),
1750                                         (i32 1))), VK1)>;
1751
1752   def : Pat<(i1 (trunc (i32 GR32:$src))),
1753             (COPY_TO_REGCLASS (KMOVWkr (AND32ri $src, (i32 1))), VK1)>;
1754
1755   def : Pat<(i1 (trunc (i8 GR8:$src))),
1756        (COPY_TO_REGCLASS
1757         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit), (i32 1))),
1758        VK1)>;
1759   def : Pat<(i1 (trunc (i16 GR16:$src))),
1760        (COPY_TO_REGCLASS
1761         (KMOVWkr (AND32ri (SUBREG_TO_REG (i32 0), $src, sub_16bit), (i32 1))),
1762        VK1)>;
1763
1764   def : Pat<(i32 (zext VK1:$src)),
1765             (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1))>;
1766   def : Pat<(i8 (zext VK1:$src)),
1767             (EXTRACT_SUBREG
1768              (AND32ri (KMOVWrk
1769                        (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)), sub_8bit)>;
1770   def : Pat<(i64 (zext VK1:$src)),
1771             (AND64ri8 (SUBREG_TO_REG (i64 0),
1772              (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), sub_32bit), (i64 1))>;
1773   def : Pat<(i16 (zext VK1:$src)),
1774             (EXTRACT_SUBREG
1775              (AND32ri (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)), (i32 1)),
1776               sub_16bit)>;
1777   def : Pat<(v16i1 (scalar_to_vector VK1:$src)),
1778             (COPY_TO_REGCLASS VK1:$src, VK16)>;
1779   def : Pat<(v8i1 (scalar_to_vector VK1:$src)),
1780             (COPY_TO_REGCLASS VK1:$src, VK8)>;
1781 }
1782 let Predicates = [HasBWI] in {
1783   def : Pat<(v32i1 (scalar_to_vector VK1:$src)),
1784             (COPY_TO_REGCLASS VK1:$src, VK32)>;
1785   def : Pat<(v64i1 (scalar_to_vector VK1:$src)),
1786             (COPY_TO_REGCLASS VK1:$src, VK64)>;
1787 }
1788
1789
1790 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
1791 let Predicates = [HasAVX512] in {
1792   // GR from/to 8-bit mask without native support
1793   def : Pat<(v8i1 (bitconvert (i8 GR8:$src))),
1794             (COPY_TO_REGCLASS
1795               (KMOVWkr (SUBREG_TO_REG (i32 0), GR8:$src, sub_8bit)),
1796               VK8)>;
1797   def : Pat<(i8 (bitconvert (v8i1 VK8:$src))),
1798             (EXTRACT_SUBREG
1799               (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
1800               sub_8bit)>;
1801
1802   def : Pat<(i1 (X86Vextract VK16:$src, (iPTR 0))),
1803             (COPY_TO_REGCLASS VK16:$src, VK1)>;
1804   def : Pat<(i1 (X86Vextract VK8:$src, (iPTR 0))),
1805             (COPY_TO_REGCLASS VK8:$src, VK1)>;
1806 }
1807 let Predicates = [HasBWI] in {
1808   def : Pat<(i1 (X86Vextract VK32:$src, (iPTR 0))),
1809             (COPY_TO_REGCLASS VK32:$src, VK1)>;
1810   def : Pat<(i1 (X86Vextract VK64:$src, (iPTR 0))),
1811             (COPY_TO_REGCLASS VK64:$src, VK1)>;
1812 }
1813
1814 // Mask unary operation
1815 // - KNOT
1816 multiclass avx512_mask_unop<bits<8> opc, string OpcodeStr,
1817                             RegisterClass KRC, SDPatternOperator OpNode,
1818                             Predicate prd> {
1819   let Predicates = [prd] in
1820     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src),
1821                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
1822                [(set KRC:$dst, (OpNode KRC:$src))]>;
1823 }
1824
1825 multiclass avx512_mask_unop_all<bits<8> opc, string OpcodeStr,
1826                                 SDPatternOperator OpNode> {
1827   defm B : avx512_mask_unop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1828                             HasDQI>, VEX, PD;
1829   defm W : avx512_mask_unop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1830                             HasAVX512>, VEX, PS;
1831   defm D : avx512_mask_unop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1832                             HasBWI>, VEX, PD, VEX_W;
1833   defm Q : avx512_mask_unop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1834                             HasBWI>, VEX, PS, VEX_W;
1835 }
1836
1837 defm KNOT : avx512_mask_unop_all<0x44, "knot", not>;
1838
1839 multiclass avx512_mask_unop_int<string IntName, string InstName> {
1840   let Predicates = [HasAVX512] in
1841     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1842                 (i16 GR16:$src)),
1843               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1844               (v16i1 (COPY_TO_REGCLASS GR16:$src, VK16))), GR16)>;
1845 }
1846 defm : avx512_mask_unop_int<"knot", "KNOT">;
1847
1848 let Predicates = [HasDQI] in
1849 def : Pat<(xor VK8:$src1, (v8i1 immAllOnesV)), (KNOTBrr VK8:$src1)>;
1850 let Predicates = [HasAVX512] in
1851 def : Pat<(xor VK16:$src1, (v16i1 immAllOnesV)), (KNOTWrr VK16:$src1)>;
1852 let Predicates = [HasBWI] in
1853 def : Pat<(xor VK32:$src1, (v32i1 immAllOnesV)), (KNOTDrr VK32:$src1)>;
1854 let Predicates = [HasBWI] in
1855 def : Pat<(xor VK64:$src1, (v64i1 immAllOnesV)), (KNOTQrr VK64:$src1)>;
1856
1857 // KNL does not support KMOVB, 8-bit mask is promoted to 16-bit
1858 let Predicates = [HasAVX512, NoDQI] in {
1859 def : Pat<(xor VK8:$src1,  (v8i1 immAllOnesV)),
1860           (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$src1, VK16)), VK8)>;
1861
1862 def : Pat<(not VK8:$src),
1863           (COPY_TO_REGCLASS
1864             (KNOTWrr (COPY_TO_REGCLASS VK8:$src, VK16)), VK8)>;
1865 }
1866
1867 // Mask binary operation
1868 // - KAND, KANDN, KOR, KXNOR, KXOR
1869 multiclass avx512_mask_binop<bits<8> opc, string OpcodeStr,
1870                            RegisterClass KRC, SDPatternOperator OpNode,
1871                            Predicate prd> {
1872   let Predicates = [prd] in
1873     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1874                !strconcat(OpcodeStr,
1875                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
1876                [(set KRC:$dst, (OpNode KRC:$src1, KRC:$src2))]>;
1877 }
1878
1879 multiclass avx512_mask_binop_all<bits<8> opc, string OpcodeStr,
1880                                SDPatternOperator OpNode> {
1881   defm B : avx512_mask_binop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode,
1882                              HasDQI>, VEX_4V, VEX_L, PD;
1883   defm W : avx512_mask_binop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode,
1884                              HasAVX512>, VEX_4V, VEX_L, PS;
1885   defm D : avx512_mask_binop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode,
1886                              HasBWI>, VEX_4V, VEX_L, VEX_W, PD;
1887   defm Q : avx512_mask_binop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode,
1888                              HasBWI>, VEX_4V, VEX_L, VEX_W, PS;
1889 }
1890
1891 def andn : PatFrag<(ops node:$i0, node:$i1), (and (not node:$i0), node:$i1)>;
1892 def xnor : PatFrag<(ops node:$i0, node:$i1), (not (xor node:$i0, node:$i1))>;
1893
1894 let isCommutable = 1 in {
1895   defm KAND  : avx512_mask_binop_all<0x41, "kand",  and>;
1896   defm KOR   : avx512_mask_binop_all<0x45, "kor",   or>;
1897   defm KXNOR : avx512_mask_binop_all<0x46, "kxnor", xnor>;
1898   defm KXOR  : avx512_mask_binop_all<0x47, "kxor",  xor>;
1899 }
1900 let isCommutable = 0 in
1901   defm KANDN : avx512_mask_binop_all<0x42, "kandn", andn>;
1902
1903 def : Pat<(xor VK1:$src1, VK1:$src2),
1904      (COPY_TO_REGCLASS (KXORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1905                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1906
1907 def : Pat<(or VK1:$src1, VK1:$src2),
1908      (COPY_TO_REGCLASS (KORWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1909                                (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1910
1911 def : Pat<(and VK1:$src1, VK1:$src2),
1912      (COPY_TO_REGCLASS (KANDWrr (COPY_TO_REGCLASS VK1:$src1, VK16),
1913                                 (COPY_TO_REGCLASS VK1:$src2, VK16)), VK1)>;
1914
1915 multiclass avx512_mask_binop_int<string IntName, string InstName> {
1916   let Predicates = [HasAVX512] in
1917     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_w")
1918                 (i16 GR16:$src1), (i16 GR16:$src2)),
1919               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"Wrr")
1920               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1921               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1922 }
1923
1924 defm : avx512_mask_binop_int<"kand",  "KAND">;
1925 defm : avx512_mask_binop_int<"kandn", "KANDN">;
1926 defm : avx512_mask_binop_int<"kor",   "KOR">;
1927 defm : avx512_mask_binop_int<"kxnor", "KXNOR">;
1928 defm : avx512_mask_binop_int<"kxor",  "KXOR">;
1929
1930 // With AVX-512, 8-bit mask is promoted to 16-bit mask.
1931 multiclass avx512_binop_pat<SDPatternOperator OpNode, Instruction Inst> {
1932   let Predicates = [HasAVX512] in
1933     def : Pat<(OpNode VK8:$src1, VK8:$src2),
1934               (COPY_TO_REGCLASS
1935                 (Inst (COPY_TO_REGCLASS VK8:$src1, VK16),
1936                       (COPY_TO_REGCLASS VK8:$src2, VK16)), VK8)>;
1937 }
1938
1939 defm : avx512_binop_pat<and,  KANDWrr>;
1940 defm : avx512_binop_pat<andn, KANDNWrr>;
1941 defm : avx512_binop_pat<or,   KORWrr>;
1942 defm : avx512_binop_pat<xnor, KXNORWrr>;
1943 defm : avx512_binop_pat<xor,  KXORWrr>;
1944
1945 // Mask unpacking
1946 multiclass avx512_mask_unpck<bits<8> opc, string OpcodeStr,
1947                            RegisterClass KRC> {
1948   let Predicates = [HasAVX512] in
1949     def rr : I<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src1, KRC:$src2),
1950                !strconcat(OpcodeStr,
1951                           "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>;
1952 }
1953
1954 multiclass avx512_mask_unpck_bw<bits<8> opc, string OpcodeStr> {
1955   defm BW : avx512_mask_unpck<opc, !strconcat(OpcodeStr, "bw"), VK16>,
1956                             VEX_4V, VEX_L, PD;
1957 }
1958
1959 defm KUNPCK : avx512_mask_unpck_bw<0x4b, "kunpck">;
1960 def : Pat<(v16i1 (concat_vectors (v8i1 VK8:$src1), (v8i1 VK8:$src2))),
1961           (KUNPCKBWrr (COPY_TO_REGCLASS VK8:$src2, VK16),
1962                   (COPY_TO_REGCLASS VK8:$src1, VK16))>;
1963
1964
1965 multiclass avx512_mask_unpck_int<string IntName, string InstName> {
1966   let Predicates = [HasAVX512] in
1967     def : Pat<(!cast<Intrinsic>("int_x86_avx512_"##IntName##"_bw")
1968                 (i16 GR16:$src1), (i16 GR16:$src2)),
1969               (COPY_TO_REGCLASS (!cast<Instruction>(InstName##"BWrr")
1970               (v16i1 (COPY_TO_REGCLASS GR16:$src1, VK16)),
1971               (v16i1 (COPY_TO_REGCLASS GR16:$src2, VK16))), GR16)>;
1972 }
1973 defm : avx512_mask_unpck_int<"kunpck",  "KUNPCK">;
1974
1975 // Mask bit testing
1976 multiclass avx512_mask_testop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
1977                             SDNode OpNode> {
1978   let Predicates = [HasAVX512], Defs = [EFLAGS] in
1979     def rr : I<opc, MRMSrcReg, (outs), (ins KRC:$src1, KRC:$src2),
1980                !strconcat(OpcodeStr, "\t{$src2, $src1|$src1, $src2}"),
1981                [(set EFLAGS, (OpNode KRC:$src1, KRC:$src2))]>;
1982 }
1983
1984 multiclass avx512_mask_testop_w<bits<8> opc, string OpcodeStr, SDNode OpNode> {
1985   defm W : avx512_mask_testop<opc, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
1986                             VEX, PS;
1987   let Predicates = [HasDQI] in
1988   defm B : avx512_mask_testop<opc, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
1989                             VEX, PD;
1990   let Predicates = [HasBWI] in {
1991   defm Q : avx512_mask_testop<opc, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
1992                             VEX, PS, VEX_W;
1993   defm D : avx512_mask_testop<opc, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
1994                             VEX, PD, VEX_W;
1995   }
1996 }
1997
1998 defm KORTEST : avx512_mask_testop_w<0x98, "kortest", X86kortest>;
1999
2000 // Mask shift
2001 multiclass avx512_mask_shiftop<bits<8> opc, string OpcodeStr, RegisterClass KRC,
2002                              SDNode OpNode> {
2003   let Predicates = [HasAVX512] in
2004     def ri : Ii8<opc, MRMSrcReg, (outs KRC:$dst), (ins KRC:$src, u8imm:$imm),
2005                  !strconcat(OpcodeStr,
2006                             "\t{$imm, $src, $dst|$dst, $src, $imm}"),
2007                             [(set KRC:$dst, (OpNode KRC:$src, (i8 imm:$imm)))]>;
2008 }
2009
2010 multiclass avx512_mask_shiftop_w<bits<8> opc1, bits<8> opc2, string OpcodeStr,
2011                                SDNode OpNode> {
2012   defm W : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "w"), VK16, OpNode>,
2013                                VEX, TAPD, VEX_W;
2014   let Predicates = [HasDQI] in
2015   defm B : avx512_mask_shiftop<opc1, !strconcat(OpcodeStr, "b"), VK8, OpNode>,
2016                                VEX, TAPD;
2017   let Predicates = [HasBWI] in {
2018   defm Q : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "q"), VK64, OpNode>,
2019                                VEX, TAPD, VEX_W;
2020   let Predicates = [HasDQI] in
2021   defm D : avx512_mask_shiftop<opc2, !strconcat(OpcodeStr, "d"), VK32, OpNode>,
2022                                VEX, TAPD;
2023   }
2024 }
2025
2026 defm KSHIFTL : avx512_mask_shiftop_w<0x32, 0x33, "kshiftl", X86vshli>;
2027 defm KSHIFTR : avx512_mask_shiftop_w<0x30, 0x31, "kshiftr", X86vsrli>;
2028
2029 // Mask setting all 0s or 1s
2030 multiclass avx512_mask_setop<RegisterClass KRC, ValueType VT, PatFrag Val> {
2031   let Predicates = [HasAVX512] in
2032     let isReMaterializable = 1, isAsCheapAsAMove = 1, isPseudo = 1 in
2033       def #NAME# : I<0, Pseudo, (outs KRC:$dst), (ins), "",
2034                      [(set KRC:$dst, (VT Val))]>;
2035 }
2036
2037 multiclass avx512_mask_setop_w<PatFrag Val> {
2038   defm B : avx512_mask_setop<VK8,   v8i1, Val>;
2039   defm W : avx512_mask_setop<VK16, v16i1, Val>;
2040 }
2041
2042 defm KSET0 : avx512_mask_setop_w<immAllZerosV>;
2043 defm KSET1 : avx512_mask_setop_w<immAllOnesV>;
2044
2045 // With AVX-512 only, 8-bit mask is promoted to 16-bit mask.
2046 let Predicates = [HasAVX512] in {
2047   def : Pat<(v8i1 immAllZerosV), (COPY_TO_REGCLASS (KSET0W), VK8)>;
2048   def : Pat<(v8i1 immAllOnesV),  (COPY_TO_REGCLASS (KSET1W), VK8)>;
2049   def : Pat<(i1 0), (COPY_TO_REGCLASS (KSET0W), VK1)>;
2050   def : Pat<(i1 1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2051   def : Pat<(i1 -1), (COPY_TO_REGCLASS (KSET1W), VK1)>;
2052 }
2053 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 0))),
2054           (v8i1 (COPY_TO_REGCLASS VK16:$src, VK8))>;
2055
2056 def : Pat<(v16i1 (insert_subvector undef, (v8i1 VK8:$src), (iPTR 0))),
2057           (v16i1 (COPY_TO_REGCLASS VK8:$src, VK16))>;
2058
2059 def : Pat<(v8i1 (extract_subvector (v16i1 VK16:$src), (iPTR 8))),
2060           (v8i1 (COPY_TO_REGCLASS (KSHIFTRWri VK16:$src, (i8 8)), VK8))>;
2061
2062 let Predicates = [HasVLX] in {
2063   def : Pat<(v8i1 (insert_subvector undef, (v4i1 VK4:$src), (iPTR 0))),
2064             (v8i1 (COPY_TO_REGCLASS VK4:$src, VK8))>;
2065   def : Pat<(v8i1 (insert_subvector undef, (v2i1 VK2:$src), (iPTR 0))),
2066             (v8i1 (COPY_TO_REGCLASS VK2:$src, VK8))>;
2067   def : Pat<(v4i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2068             (v4i1 (COPY_TO_REGCLASS VK8:$src, VK4))>;
2069   def : Pat<(v2i1 (extract_subvector (v8i1 VK8:$src), (iPTR 0))),
2070             (v2i1 (COPY_TO_REGCLASS VK8:$src, VK2))>;
2071 }
2072
2073 def : Pat<(v8i1 (X86vshli VK8:$src, (i8 imm:$imm))),
2074           (v8i1 (COPY_TO_REGCLASS
2075                  (KSHIFTLWri (COPY_TO_REGCLASS VK8:$src, VK16),
2076                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2077
2078 def : Pat<(v8i1 (X86vsrli VK8:$src, (i8 imm:$imm))),
2079           (v8i1 (COPY_TO_REGCLASS
2080                  (KSHIFTRWri (COPY_TO_REGCLASS VK8:$src, VK16),
2081                   (I8Imm $imm)), VK8))>, Requires<[HasAVX512, NoDQI]>;
2082 //===----------------------------------------------------------------------===//
2083 // AVX-512 - Aligned and unaligned load and store
2084 //
2085
2086
2087 multiclass avx512_load<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2088                          PatFrag ld_frag, PatFrag mload,
2089                          bit IsReMaterializable = 1> {
2090   let hasSideEffects = 0 in {
2091   def rr : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst), (ins _.RC:$src),
2092                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"), [],
2093                     _.ExeDomain>, EVEX;
2094   def rrkz : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2095                       (ins _.KRCWM:$mask,  _.RC:$src),
2096                       !strconcat(OpcodeStr, "\t{$src, ${dst} {${mask}} {z}|",
2097                        "${dst} {${mask}} {z}, $src}"), [], _.ExeDomain>,
2098                        EVEX, EVEX_KZ;
2099
2100   let canFoldAsLoad = 1, isReMaterializable = IsReMaterializable,
2101       SchedRW = [WriteLoad] in
2102   def rm : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst), (ins _.MemOp:$src),
2103                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2104                     [(set _.RC:$dst, (_.VT (bitconvert (ld_frag addr:$src))))],
2105                     _.ExeDomain>, EVEX;
2106
2107   let Constraints = "$src0 = $dst" in {
2108   def rrk : AVX512PI<opc, MRMSrcReg, (outs _.RC:$dst),
2109                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src1),
2110                     !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2111                     "${dst} {${mask}}, $src1}"),
2112                     [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2113                                         (_.VT _.RC:$src1),
2114                                         (_.VT _.RC:$src0))))], _.ExeDomain>,
2115                      EVEX, EVEX_K;
2116   let mayLoad = 1, SchedRW = [WriteLoad] in
2117     def rmk : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2118                      (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src1),
2119                      !strconcat(OpcodeStr, "\t{$src1, ${dst} {${mask}}|",
2120                       "${dst} {${mask}}, $src1}"),
2121                      [(set _.RC:$dst, (_.VT
2122                          (vselect _.KRCWM:$mask,
2123                           (_.VT (bitconvert (ld_frag addr:$src1))),
2124                            (_.VT _.RC:$src0))))], _.ExeDomain>, EVEX, EVEX_K;
2125   }
2126   let mayLoad = 1, SchedRW = [WriteLoad] in
2127   def rmkz : AVX512PI<opc, MRMSrcMem, (outs _.RC:$dst),
2128                   (ins _.KRCWM:$mask, _.MemOp:$src),
2129                   OpcodeStr #"\t{$src, ${dst} {${mask}} {z}|"#
2130                                 "${dst} {${mask}} {z}, $src}",
2131                   [(set _.RC:$dst, (_.VT (vselect _.KRCWM:$mask,
2132                     (_.VT (bitconvert (ld_frag addr:$src))), _.ImmAllZerosV)))],
2133                   _.ExeDomain>, EVEX, EVEX_KZ;
2134   }
2135   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, undef)),
2136             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2137
2138   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, _.ImmAllZerosV)),
2139             (!cast<Instruction>(NAME#_.ZSuffix##rmkz) _.KRCWM:$mask, addr:$ptr)>;
2140
2141   def : Pat<(_.VT (mload addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src0))),
2142             (!cast<Instruction>(NAME#_.ZSuffix##rmk) _.RC:$src0,
2143              _.KRCWM:$mask, addr:$ptr)>;
2144 }
2145
2146 multiclass avx512_alignedload_vl<bits<8> opc, string OpcodeStr,
2147                                   AVX512VLVectorVTInfo _,
2148                                   Predicate prd,
2149                                   bit IsReMaterializable = 1> {
2150   let Predicates = [prd] in
2151   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.AlignedLdFrag,
2152                        masked_load_aligned512, IsReMaterializable>, EVEX_V512;
2153
2154   let Predicates = [prd, HasVLX] in {
2155   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.AlignedLdFrag,
2156                           masked_load_aligned256, IsReMaterializable>, EVEX_V256;
2157   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.AlignedLdFrag,
2158                           masked_load_aligned128, IsReMaterializable>, EVEX_V128;
2159   }
2160 }
2161
2162 multiclass avx512_load_vl<bits<8> opc, string OpcodeStr,
2163                                   AVX512VLVectorVTInfo _,
2164                                   Predicate prd,
2165                                   bit IsReMaterializable = 1> {
2166   let Predicates = [prd] in
2167   defm Z : avx512_load<opc, OpcodeStr, _.info512, _.info512.LdFrag,
2168                        masked_load_unaligned, IsReMaterializable>, EVEX_V512;
2169
2170   let Predicates = [prd, HasVLX] in {
2171   defm Z256 : avx512_load<opc, OpcodeStr, _.info256, _.info256.LdFrag,
2172                          masked_load_unaligned, IsReMaterializable>, EVEX_V256;
2173   defm Z128 : avx512_load<opc, OpcodeStr, _.info128, _.info128.LdFrag,
2174                          masked_load_unaligned, IsReMaterializable>, EVEX_V128;
2175   }
2176 }
2177
2178 multiclass avx512_store<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
2179                         PatFrag st_frag, PatFrag mstore> {
2180   let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2181   def rr_alt : AVX512PI<opc, MRMDestReg, (outs _.RC:$dst), (ins _.RC:$src),
2182                         OpcodeStr # "\t{$src, $dst|$dst, $src}", [],
2183                         _.ExeDomain>, EVEX;
2184   let Constraints = "$src1 = $dst" in
2185   def rrk_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2186                          (ins _.RC:$src1, _.KRCWM:$mask, _.RC:$src2),
2187                          OpcodeStr #
2188                          "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}",
2189                          [], _.ExeDomain>,  EVEX, EVEX_K;
2190   def rrkz_alt : AVX512PI<opc, MRMDestReg, (outs  _.RC:$dst),
2191                           (ins _.KRCWM:$mask, _.RC:$src),
2192                           OpcodeStr #
2193                           "\t{$src, ${dst} {${mask}} {z}|" #
2194                           "${dst} {${mask}} {z}, $src}",
2195                           [], _.ExeDomain>, EVEX, EVEX_KZ;
2196   }
2197   let mayStore = 1 in {
2198   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins _.MemOp:$dst, _.RC:$src),
2199                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2200                     [(st_frag (_.VT _.RC:$src), addr:$dst)], _.ExeDomain>, EVEX;
2201   def mrk : AVX512PI<opc, MRMDestMem, (outs),
2202                      (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
2203               OpcodeStr # "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}",
2204                [], _.ExeDomain>, EVEX, EVEX_K;
2205   }
2206
2207   def: Pat<(mstore addr:$ptr, _.KRCWM:$mask, (_.VT _.RC:$src)),
2208            (!cast<Instruction>(NAME#_.ZSuffix##mrk) addr:$ptr,
2209                                                     _.KRCWM:$mask, _.RC:$src)>;
2210 }
2211
2212
2213 multiclass avx512_store_vl< bits<8> opc, string OpcodeStr,
2214                             AVX512VLVectorVTInfo _, Predicate prd> {
2215   let Predicates = [prd] in
2216   defm Z : avx512_store<opc, OpcodeStr, _.info512, store,
2217                         masked_store_unaligned>, EVEX_V512;
2218
2219   let Predicates = [prd, HasVLX] in {
2220     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, store,
2221                              masked_store_unaligned>, EVEX_V256;
2222     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, store,
2223                              masked_store_unaligned>, EVEX_V128;
2224   }
2225 }
2226
2227 multiclass avx512_alignedstore_vl<bits<8> opc, string OpcodeStr,
2228                                   AVX512VLVectorVTInfo _,  Predicate prd> {
2229   let Predicates = [prd] in
2230   defm Z : avx512_store<opc, OpcodeStr, _.info512, alignedstore512,
2231                         masked_store_aligned512>, EVEX_V512;
2232
2233   let Predicates = [prd, HasVLX] in {
2234     defm Z256 : avx512_store<opc, OpcodeStr, _.info256, alignedstore256,
2235                              masked_store_aligned256>, EVEX_V256;
2236     defm Z128 : avx512_store<opc, OpcodeStr, _.info128, alignedstore,
2237                              masked_store_aligned128>, EVEX_V128;
2238   }
2239 }
2240
2241 defm VMOVAPS : avx512_alignedload_vl<0x28, "vmovaps", avx512vl_f32_info,
2242                                      HasAVX512>,
2243                avx512_alignedstore_vl<0x29, "vmovaps", avx512vl_f32_info,
2244                                       HasAVX512>,  PS, EVEX_CD8<32, CD8VF>;
2245
2246 defm VMOVAPD : avx512_alignedload_vl<0x28, "vmovapd", avx512vl_f64_info,
2247                                      HasAVX512>,
2248                avx512_alignedstore_vl<0x29, "vmovapd", avx512vl_f64_info,
2249                                      HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2250
2251 defm VMOVUPS : avx512_load_vl<0x10, "vmovups", avx512vl_f32_info, HasAVX512>,
2252                avx512_store_vl<0x11, "vmovups", avx512vl_f32_info, HasAVX512>,
2253                               PS, EVEX_CD8<32, CD8VF>;
2254
2255 defm VMOVUPD : avx512_load_vl<0x10, "vmovupd", avx512vl_f64_info, HasAVX512, 0>,
2256                avx512_store_vl<0x11, "vmovupd", avx512vl_f64_info, HasAVX512>,
2257                PD, VEX_W, EVEX_CD8<64, CD8VF>;
2258
2259 def: Pat<(v8f64 (int_x86_avx512_mask_loadu_pd_512 addr:$ptr,
2260                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2261        (VMOVUPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2262
2263 def: Pat<(v16f32 (int_x86_avx512_mask_loadu_ps_512 addr:$ptr,
2264                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2265        (VMOVUPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2266
2267 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2268                 (bc_v8f64 (v16i32 immAllZerosV)), GR8:$mask)),
2269        (VMOVAPDZrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2270
2271 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2272                  (bc_v16f32 (v16i32 immAllZerosV)), GR16:$mask)),
2273        (VMOVAPSZrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2274
2275 def: Pat<(v8f64 (int_x86_avx512_mask_load_pd_512 addr:$ptr,
2276                 (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
2277        (VMOVAPDZrm addr:$ptr)>;
2278
2279 def: Pat<(v16f32 (int_x86_avx512_mask_load_ps_512 addr:$ptr,
2280                  (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
2281        (VMOVAPSZrm addr:$ptr)>;
2282
2283 def: Pat<(int_x86_avx512_mask_storeu_ps_512 addr:$ptr, (v16f32 VR512:$src),
2284           GR16:$mask),
2285          (VMOVUPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2286             VR512:$src)>;
2287 def: Pat<(int_x86_avx512_mask_storeu_pd_512 addr:$ptr, (v8f64 VR512:$src),
2288           GR8:$mask),
2289          (VMOVUPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2290             VR512:$src)>;
2291
2292 def: Pat<(int_x86_avx512_mask_store_ps_512 addr:$ptr, (v16f32 VR512:$src),
2293           GR16:$mask),
2294          (VMOVAPSZmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2295             VR512:$src)>;
2296 def: Pat<(int_x86_avx512_mask_store_pd_512 addr:$ptr, (v8f64 VR512:$src),
2297           GR8:$mask),
2298          (VMOVAPDZmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2299             VR512:$src)>;
2300
2301 let Predicates = [HasAVX512, NoVLX] in {
2302 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src)),
2303          (VMOVUPSZmrk addr:$ptr,
2304          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2305          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2306
2307 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2308          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmkz
2309           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2310
2311 def: Pat<(v8f32 (masked_load addr:$ptr, VK8WM:$mask, (v8f32 VR256:$src0))),
2312          (v8f32 (EXTRACT_SUBREG (v16f32 (VMOVUPSZrmk
2313          (INSERT_SUBREG (v16f32 (IMPLICIT_DEF)), VR256:$src0, sub_ymm),
2314           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2315 }
2316
2317 defm VMOVDQA32 : avx512_alignedload_vl<0x6F, "vmovdqa32", avx512vl_i32_info,
2318                                        HasAVX512>,
2319                  avx512_alignedstore_vl<0x7F, "vmovdqa32", avx512vl_i32_info,
2320                                        HasAVX512>, PD, EVEX_CD8<32, CD8VF>;
2321
2322 defm VMOVDQA64 : avx512_alignedload_vl<0x6F, "vmovdqa64", avx512vl_i64_info,
2323                                        HasAVX512>,
2324                  avx512_alignedstore_vl<0x7F, "vmovdqa64", avx512vl_i64_info,
2325                                     HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2326
2327 defm VMOVDQU8 : avx512_load_vl<0x6F, "vmovdqu8", avx512vl_i8_info, HasBWI>,
2328                  avx512_store_vl<0x7F, "vmovdqu8", avx512vl_i8_info,
2329                                  HasBWI>, XD, EVEX_CD8<8, CD8VF>;
2330
2331 defm VMOVDQU16 : avx512_load_vl<0x6F, "vmovdqu16", avx512vl_i16_info, HasBWI>,
2332                  avx512_store_vl<0x7F, "vmovdqu16", avx512vl_i16_info,
2333                                  HasBWI>, XD, VEX_W, EVEX_CD8<16, CD8VF>;
2334
2335 defm VMOVDQU32 : avx512_load_vl<0x6F, "vmovdqu32", avx512vl_i32_info, HasAVX512>,
2336                  avx512_store_vl<0x7F, "vmovdqu32", avx512vl_i32_info,
2337                                  HasAVX512>, XS, EVEX_CD8<32, CD8VF>;
2338
2339 defm VMOVDQU64 : avx512_load_vl<0x6F, "vmovdqu64", avx512vl_i64_info, HasAVX512>,
2340                  avx512_store_vl<0x7F, "vmovdqu64", avx512vl_i64_info,
2341                                  HasAVX512>, XS, VEX_W, EVEX_CD8<64, CD8VF>;
2342
2343 def: Pat<(v16i32 (int_x86_avx512_mask_loadu_d_512 addr:$ptr,
2344                  (v16i32 immAllZerosV), GR16:$mask)),
2345        (VMOVDQU32Zrmkz (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), addr:$ptr)>;
2346
2347 def: Pat<(v8i64 (int_x86_avx512_mask_loadu_q_512 addr:$ptr,
2348                 (bc_v8i64 (v16i32 immAllZerosV)), GR8:$mask)),
2349        (VMOVDQU64Zrmkz (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), addr:$ptr)>;
2350
2351 def: Pat<(int_x86_avx512_mask_storeu_d_512 addr:$ptr, (v16i32 VR512:$src),
2352             GR16:$mask),
2353          (VMOVDQU32Zmrk addr:$ptr, (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)),
2354             VR512:$src)>;
2355 def: Pat<(int_x86_avx512_mask_storeu_q_512 addr:$ptr, (v8i64 VR512:$src),
2356             GR8:$mask),
2357          (VMOVDQU64Zmrk addr:$ptr, (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)),
2358             VR512:$src)>;
2359
2360 let AddedComplexity = 20 in {
2361 def : Pat<(v8i64 (vselect VK8WM:$mask, (v8i64 VR512:$src),
2362                           (bc_v8i64 (v16i32 immAllZerosV)))),
2363                   (VMOVDQU64Zrrkz VK8WM:$mask, VR512:$src)>;
2364
2365 def : Pat<(v8i64 (vselect VK8WM:$mask, (bc_v8i64 (v16i32 immAllZerosV)),
2366                           (v8i64 VR512:$src))),
2367    (VMOVDQU64Zrrkz (COPY_TO_REGCLASS (KNOTWrr (COPY_TO_REGCLASS VK8:$mask, VK16)),
2368                                               VK8), VR512:$src)>;
2369
2370 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 VR512:$src),
2371                            (v16i32 immAllZerosV))),
2372                   (VMOVDQU32Zrrkz VK16WM:$mask, VR512:$src)>;
2373
2374 def : Pat<(v16i32 (vselect VK16WM:$mask, (v16i32 immAllZerosV),
2375                            (v16i32 VR512:$src))),
2376                   (VMOVDQU32Zrrkz (KNOTWrr VK16WM:$mask), VR512:$src)>;
2377 }
2378 // NoVLX patterns
2379 let Predicates = [HasAVX512, NoVLX] in {
2380 def: Pat<(masked_store addr:$ptr, VK8WM:$mask, (v8i32 VR256:$src)),
2381          (VMOVDQU32Zmrk addr:$ptr,
2382          (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)),
2383          (INSERT_SUBREG (v16i32 (IMPLICIT_DEF)), VR256:$src, sub_ymm))>;
2384
2385 def: Pat<(v8i32 (masked_load addr:$ptr, VK8WM:$mask, undef)),
2386          (v8i32 (EXTRACT_SUBREG (v16i32 (VMOVDQU32Zrmkz
2387           (v16i1 (COPY_TO_REGCLASS VK8WM:$mask, VK16WM)), addr:$ptr)), sub_ymm))>;
2388 }
2389
2390 // Move Int Doubleword to Packed Double Int
2391 //
2392 def VMOVDI2PDIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR32:$src),
2393                       "vmovd\t{$src, $dst|$dst, $src}",
2394                       [(set VR128X:$dst,
2395                         (v4i32 (scalar_to_vector GR32:$src)))], IIC_SSE_MOVDQ>,
2396                         EVEX, VEX_LIG;
2397 def VMOVDI2PDIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst), (ins i32mem:$src),
2398                       "vmovd\t{$src, $dst|$dst, $src}",
2399                       [(set VR128X:$dst,
2400                         (v4i32 (scalar_to_vector (loadi32 addr:$src))))],
2401                         IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2402 def VMOV64toPQIZrr : AVX512BI<0x6E, MRMSrcReg, (outs VR128X:$dst), (ins GR64:$src),
2403                       "vmovq\t{$src, $dst|$dst, $src}",
2404                         [(set VR128X:$dst,
2405                           (v2i64 (scalar_to_vector GR64:$src)))],
2406                           IIC_SSE_MOVDQ>, EVEX, VEX_W, VEX_LIG;
2407 let isCodeGenOnly = 1 in {
2408 def VMOV64toSDZrr : AVX512BI<0x6E, MRMSrcReg, (outs FR64:$dst), (ins GR64:$src),
2409                        "vmovq\t{$src, $dst|$dst, $src}",
2410                        [(set FR64:$dst, (bitconvert GR64:$src))],
2411                        IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2412 def VMOVSDto64Zrr : AVX512BI<0x7E, MRMDestReg, (outs GR64:$dst), (ins FR64:$src),
2413                          "vmovq\t{$src, $dst|$dst, $src}",
2414                          [(set GR64:$dst, (bitconvert FR64:$src))],
2415                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteMove]>;
2416 }
2417 def VMOVSDto64Zmr : AVX512BI<0x7E, MRMDestMem, (outs), (ins i64mem:$dst, FR64:$src),
2418                          "vmovq\t{$src, $dst|$dst, $src}",
2419                          [(store (i64 (bitconvert FR64:$src)), addr:$dst)],
2420                          IIC_SSE_MOVDQ>, EVEX, VEX_W, Sched<[WriteStore]>,
2421                          EVEX_CD8<64, CD8VT1>;
2422
2423 // Move Int Doubleword to Single Scalar
2424 //
2425 let isCodeGenOnly = 1 in {
2426 def VMOVDI2SSZrr  : AVX512BI<0x6E, MRMSrcReg, (outs FR32X:$dst), (ins GR32:$src),
2427                       "vmovd\t{$src, $dst|$dst, $src}",
2428                       [(set FR32X:$dst, (bitconvert GR32:$src))],
2429                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG;
2430
2431 def VMOVDI2SSZrm  : AVX512BI<0x6E, MRMSrcMem, (outs FR32X:$dst), (ins i32mem:$src),
2432                       "vmovd\t{$src, $dst|$dst, $src}",
2433                       [(set FR32X:$dst, (bitconvert (loadi32 addr:$src)))],
2434                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2435 }
2436
2437 // Move doubleword from xmm register to r/m32
2438 //
2439 def VMOVPDI2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst), (ins VR128X:$src),
2440                        "vmovd\t{$src, $dst|$dst, $src}",
2441                        [(set GR32:$dst, (vector_extract (v4i32 VR128X:$src),
2442                                         (iPTR 0)))], IIC_SSE_MOVD_ToGP>,
2443                        EVEX, VEX_LIG;
2444 def VMOVPDI2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2445                        (ins i32mem:$dst, VR128X:$src),
2446                        "vmovd\t{$src, $dst|$dst, $src}",
2447                        [(store (i32 (vector_extract (v4i32 VR128X:$src),
2448                                      (iPTR 0))), addr:$dst)], IIC_SSE_MOVDQ>,
2449                        EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2450
2451 // Move quadword from xmm1 register to r/m64
2452 //
2453 def VMOVPQIto64Zrr : I<0x7E, MRMDestReg, (outs GR64:$dst), (ins VR128X:$src),
2454                       "vmovq\t{$src, $dst|$dst, $src}",
2455                       [(set GR64:$dst, (extractelt (v2i64 VR128X:$src),
2456                                                    (iPTR 0)))],
2457                       IIC_SSE_MOVD_ToGP>, PD, EVEX, VEX_LIG, VEX_W,
2458                       Requires<[HasAVX512, In64BitMode]>;
2459
2460 def VMOVPQIto64Zmr : I<0xD6, MRMDestMem, (outs),
2461                        (ins i64mem:$dst, VR128X:$src),
2462                        "vmovq\t{$src, $dst|$dst, $src}",
2463                        [(store (extractelt (v2i64 VR128X:$src), (iPTR 0)),
2464                                addr:$dst)], IIC_SSE_MOVDQ>,
2465                        EVEX, PD, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>,
2466                        Sched<[WriteStore]>, Requires<[HasAVX512, In64BitMode]>;
2467
2468 // Move Scalar Single to Double Int
2469 //
2470 let isCodeGenOnly = 1 in {
2471 def VMOVSS2DIZrr  : AVX512BI<0x7E, MRMDestReg, (outs GR32:$dst),
2472                       (ins FR32X:$src),
2473                       "vmovd\t{$src, $dst|$dst, $src}",
2474                       [(set GR32:$dst, (bitconvert FR32X:$src))],
2475                       IIC_SSE_MOVD_ToGP>, EVEX, VEX_LIG;
2476 def VMOVSS2DIZmr  : AVX512BI<0x7E, MRMDestMem, (outs),
2477                       (ins i32mem:$dst, FR32X:$src),
2478                       "vmovd\t{$src, $dst|$dst, $src}",
2479                       [(store (i32 (bitconvert FR32X:$src)), addr:$dst)],
2480                       IIC_SSE_MOVDQ>, EVEX, VEX_LIG, EVEX_CD8<32, CD8VT1>;
2481 }
2482
2483 // Move Quadword Int to Packed Quadword Int
2484 //
2485 def VMOVQI2PQIZrm : AVX512BI<0x6E, MRMSrcMem, (outs VR128X:$dst),
2486                       (ins i64mem:$src),
2487                       "vmovq\t{$src, $dst|$dst, $src}",
2488                       [(set VR128X:$dst,
2489                         (v2i64 (scalar_to_vector (loadi64 addr:$src))))]>,
2490                       EVEX, VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
2491
2492 //===----------------------------------------------------------------------===//
2493 // AVX-512  MOVSS, MOVSD
2494 //===----------------------------------------------------------------------===//
2495
2496 multiclass avx512_move_scalar <string asm, RegisterClass RC,
2497                               SDNode OpNode, ValueType vt,
2498                               X86MemOperand x86memop, PatFrag mem_pat> {
2499   let hasSideEffects = 0 in {
2500   def rr : SI<0x10, MRMSrcReg, (outs VR128X:$dst), (ins VR128X:$src1, RC:$src2),
2501               !strconcat(asm, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2502               [(set VR128X:$dst, (vt (OpNode VR128X:$src1,
2503                                       (scalar_to_vector RC:$src2))))],
2504               IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG;
2505   let Constraints = "$src1 = $dst" in
2506   def rrk : SI<0x10, MRMSrcReg, (outs VR128X:$dst),
2507               (ins VR128X:$src1, VK1WM:$mask, RC:$src2, RC:$src3),
2508               !strconcat(asm,
2509                 "\t{$src3, $src2, $dst {${mask}}|$dst {${mask}}, $src2, $src3}"),
2510               [], IIC_SSE_MOV_S_RR>, EVEX_4V, VEX_LIG, EVEX_K;
2511   def rm : SI<0x10, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
2512               !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2513               [(set RC:$dst, (mem_pat addr:$src))], IIC_SSE_MOV_S_RM>,
2514               EVEX, VEX_LIG;
2515   let mayStore = 1 in {
2516   def mr: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, RC:$src),
2517              !strconcat(asm, "\t{$src, $dst|$dst, $src}"),
2518              [(store RC:$src, addr:$dst)], IIC_SSE_MOV_S_MR>,
2519              EVEX, VEX_LIG;
2520   def mrk: SI<0x11, MRMDestMem, (outs), (ins x86memop:$dst, VK1WM:$mask, RC:$src),
2521              !strconcat(asm, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
2522              [], IIC_SSE_MOV_S_MR>,
2523              EVEX, VEX_LIG, EVEX_K;
2524   } // mayStore
2525   } //hasSideEffects = 0
2526 }
2527
2528 let ExeDomain = SSEPackedSingle in
2529 defm VMOVSSZ : avx512_move_scalar<"movss", FR32X, X86Movss, v4f32, f32mem,
2530                                  loadf32>, XS, EVEX_CD8<32, CD8VT1>;
2531
2532 let ExeDomain = SSEPackedDouble in
2533 defm VMOVSDZ : avx512_move_scalar<"movsd", FR64X, X86Movsd, v2f64, f64mem,
2534                                  loadf64>, XD, VEX_W, EVEX_CD8<64, CD8VT1>;
2535
2536 def : Pat<(f32 (X86select VK1WM:$mask, (f32 FR32X:$src1), (f32 FR32X:$src2))),
2537           (COPY_TO_REGCLASS (VMOVSSZrrk (COPY_TO_REGCLASS FR32X:$src2, VR128X),
2538            VK1WM:$mask, (f32 (IMPLICIT_DEF)), FR32X:$src1), FR32X)>;
2539
2540 def : Pat<(f64 (X86select VK1WM:$mask, (f64 FR64X:$src1), (f64 FR64X:$src2))),
2541           (COPY_TO_REGCLASS (VMOVSDZrrk (COPY_TO_REGCLASS FR64X:$src2, VR128X),
2542            VK1WM:$mask, (f64 (IMPLICIT_DEF)), FR64X:$src1), FR64X)>;
2543
2544 def : Pat<(int_x86_avx512_mask_store_ss addr:$dst, VR128X:$src, GR8:$mask),
2545           (VMOVSSZmrk addr:$dst, (i1 (COPY_TO_REGCLASS GR8:$mask, VK1WM)),
2546            (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2547
2548 // For the disassembler
2549 let isCodeGenOnly = 1, ForceDisassemble = 1, hasSideEffects = 0 in {
2550   def VMOVSSZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2551                         (ins VR128X:$src1, FR32X:$src2),
2552                         "movss\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2553                         IIC_SSE_MOV_S_RR>,
2554                         XS, EVEX_4V, VEX_LIG;
2555   def VMOVSDZrr_REV : SI<0x11, MRMDestReg, (outs VR128X:$dst),
2556                         (ins VR128X:$src1, FR64X:$src2),
2557                         "movsd\t{$src2, $src1, $dst|$dst, $src1, $src2}", [],
2558                         IIC_SSE_MOV_S_RR>,
2559                         XD, EVEX_4V, VEX_LIG, VEX_W;
2560 }
2561
2562 let Predicates = [HasAVX512] in {
2563   let AddedComplexity = 15 in {
2564   // Move scalar to XMM zero-extended, zeroing a VR128X then do a
2565   // MOVS{S,D} to the lower bits.
2566   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector FR32X:$src)))),
2567             (VMOVSSZrr (v4f32 (V_SET0)), FR32X:$src)>;
2568   def : Pat<(v4f32 (X86vzmovl (v4f32 VR128X:$src))),
2569             (VMOVSSZrr (v4f32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2570   def : Pat<(v4i32 (X86vzmovl (v4i32 VR128X:$src))),
2571             (VMOVSSZrr (v4i32 (V_SET0)), (COPY_TO_REGCLASS VR128X:$src, FR32X))>;
2572   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector FR64X:$src)))),
2573             (VMOVSDZrr (v2f64 (V_SET0)), FR64X:$src)>;
2574
2575   // Move low f32 and clear high bits.
2576   def : Pat<(v8f32 (X86vzmovl (v8f32 VR256X:$src))),
2577             (SUBREG_TO_REG (i32 0),
2578              (VMOVSSZrr (v4f32 (V_SET0)),
2579               (EXTRACT_SUBREG (v8f32 VR256X:$src), sub_xmm)), sub_xmm)>;
2580   def : Pat<(v8i32 (X86vzmovl (v8i32 VR256X:$src))),
2581             (SUBREG_TO_REG (i32 0),
2582              (VMOVSSZrr (v4i32 (V_SET0)),
2583                        (EXTRACT_SUBREG (v8i32 VR256X:$src), sub_xmm)), sub_xmm)>;
2584   }
2585
2586   let AddedComplexity = 20 in {
2587   // MOVSSrm zeros the high parts of the register; represent this
2588   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2589   def : Pat<(v4f32 (X86vzmovl (v4f32 (scalar_to_vector (loadf32 addr:$src))))),
2590             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2591   def : Pat<(v4f32 (scalar_to_vector (loadf32 addr:$src))),
2592             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2593   def : Pat<(v4f32 (X86vzmovl (loadv4f32 addr:$src))),
2594             (COPY_TO_REGCLASS (VMOVSSZrm addr:$src), VR128X)>;
2595
2596   // MOVSDrm zeros the high parts of the register; represent this
2597   // with SUBREG_TO_REG. The AVX versions also write: DST[255:128] <- 0
2598   def : Pat<(v2f64 (X86vzmovl (v2f64 (scalar_to_vector (loadf64 addr:$src))))),
2599             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2600   def : Pat<(v2f64 (scalar_to_vector (loadf64 addr:$src))),
2601             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2602   def : Pat<(v2f64 (X86vzmovl (loadv2f64 addr:$src))),
2603             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2604   def : Pat<(v2f64 (X86vzmovl (bc_v2f64 (loadv4f32 addr:$src)))),
2605             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2606   def : Pat<(v2f64 (X86vzload addr:$src)),
2607             (COPY_TO_REGCLASS (VMOVSDZrm addr:$src), VR128X)>;
2608
2609   // Represent the same patterns above but in the form they appear for
2610   // 256-bit types
2611   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2612                    (v4i32 (scalar_to_vector (loadi32 addr:$src))), (iPTR 0)))),
2613             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrm addr:$src), sub_xmm)>;
2614   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2615                    (v4f32 (scalar_to_vector (loadf32 addr:$src))), (iPTR 0)))),
2616             (SUBREG_TO_REG (i32 0), (VMOVSSZrm addr:$src), sub_xmm)>;
2617   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2618                    (v2f64 (scalar_to_vector (loadf64 addr:$src))), (iPTR 0)))),
2619             (SUBREG_TO_REG (i32 0), (VMOVSDZrm addr:$src), sub_xmm)>;
2620   }
2621   def : Pat<(v8f32 (X86vzmovl (insert_subvector undef,
2622                    (v4f32 (scalar_to_vector FR32X:$src)), (iPTR 0)))),
2623             (SUBREG_TO_REG (i32 0), (v4f32 (VMOVSSZrr (v4f32 (V_SET0)),
2624                                             FR32X:$src)), sub_xmm)>;
2625   def : Pat<(v4f64 (X86vzmovl (insert_subvector undef,
2626                    (v2f64 (scalar_to_vector FR64X:$src)), (iPTR 0)))),
2627             (SUBREG_TO_REG (i64 0), (v2f64 (VMOVSDZrr (v2f64 (V_SET0)),
2628                                      FR64X:$src)), sub_xmm)>;
2629   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2630                    (v2i64 (scalar_to_vector (loadi64 addr:$src))), (iPTR 0)))),
2631             (SUBREG_TO_REG (i64 0), (VMOVQI2PQIZrm addr:$src), sub_xmm)>;
2632
2633   // Move low f64 and clear high bits.
2634   def : Pat<(v4f64 (X86vzmovl (v4f64 VR256X:$src))),
2635             (SUBREG_TO_REG (i32 0),
2636              (VMOVSDZrr (v2f64 (V_SET0)),
2637                        (EXTRACT_SUBREG (v4f64 VR256X:$src), sub_xmm)), sub_xmm)>;
2638
2639   def : Pat<(v4i64 (X86vzmovl (v4i64 VR256X:$src))),
2640             (SUBREG_TO_REG (i32 0), (VMOVSDZrr (v2i64 (V_SET0)),
2641                        (EXTRACT_SUBREG (v4i64 VR256X:$src), sub_xmm)), sub_xmm)>;
2642
2643   // Extract and store.
2644   def : Pat<(store (f32 (vector_extract (v4f32 VR128X:$src), (iPTR 0))),
2645                    addr:$dst),
2646             (VMOVSSZmr addr:$dst, (COPY_TO_REGCLASS (v4f32 VR128X:$src), FR32X))>;
2647   def : Pat<(store (f64 (vector_extract (v2f64 VR128X:$src), (iPTR 0))),
2648                    addr:$dst),
2649             (VMOVSDZmr addr:$dst, (COPY_TO_REGCLASS (v2f64 VR128X:$src), FR64X))>;
2650
2651   // Shuffle with VMOVSS
2652   def : Pat<(v4i32 (X86Movss VR128X:$src1, VR128X:$src2)),
2653             (VMOVSSZrr (v4i32 VR128X:$src1),
2654                       (COPY_TO_REGCLASS (v4i32 VR128X:$src2), FR32X))>;
2655   def : Pat<(v4f32 (X86Movss VR128X:$src1, VR128X:$src2)),
2656             (VMOVSSZrr (v4f32 VR128X:$src1),
2657                       (COPY_TO_REGCLASS (v4f32 VR128X:$src2), FR32X))>;
2658
2659   // 256-bit variants
2660   def : Pat<(v8i32 (X86Movss VR256X:$src1, VR256X:$src2)),
2661             (SUBREG_TO_REG (i32 0),
2662               (VMOVSSZrr (EXTRACT_SUBREG (v8i32 VR256X:$src1), sub_xmm),
2663                         (EXTRACT_SUBREG (v8i32 VR256X:$src2), sub_xmm)),
2664               sub_xmm)>;
2665   def : Pat<(v8f32 (X86Movss VR256X:$src1, VR256X:$src2)),
2666             (SUBREG_TO_REG (i32 0),
2667               (VMOVSSZrr (EXTRACT_SUBREG (v8f32 VR256X:$src1), sub_xmm),
2668                         (EXTRACT_SUBREG (v8f32 VR256X:$src2), sub_xmm)),
2669               sub_xmm)>;
2670
2671   // Shuffle with VMOVSD
2672   def : Pat<(v2i64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2673             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2674   def : Pat<(v2f64 (X86Movsd VR128X:$src1, VR128X:$src2)),
2675             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2676   def : Pat<(v4f32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2677             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2678   def : Pat<(v4i32 (X86Movsd VR128X:$src1, VR128X:$src2)),
2679             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2680
2681   // 256-bit variants
2682   def : Pat<(v4i64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2683             (SUBREG_TO_REG (i32 0),
2684               (VMOVSDZrr (EXTRACT_SUBREG (v4i64 VR256X:$src1), sub_xmm),
2685                         (EXTRACT_SUBREG (v4i64 VR256X:$src2), sub_xmm)),
2686               sub_xmm)>;
2687   def : Pat<(v4f64 (X86Movsd VR256X:$src1, VR256X:$src2)),
2688             (SUBREG_TO_REG (i32 0),
2689               (VMOVSDZrr (EXTRACT_SUBREG (v4f64 VR256X:$src1), sub_xmm),
2690                         (EXTRACT_SUBREG (v4f64 VR256X:$src2), sub_xmm)),
2691               sub_xmm)>;
2692
2693   def : Pat<(v2f64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2694             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2695   def : Pat<(v2i64 (X86Movlpd VR128X:$src1, VR128X:$src2)),
2696             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2697   def : Pat<(v4f32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2698             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2699   def : Pat<(v4i32 (X86Movlps VR128X:$src1, VR128X:$src2)),
2700             (VMOVSDZrr VR128X:$src1, (COPY_TO_REGCLASS VR128X:$src2, FR64X))>;
2701 }
2702
2703 let AddedComplexity = 15 in
2704 def VMOVZPQILo2PQIZrr : AVX512XSI<0x7E, MRMSrcReg, (outs VR128X:$dst),
2705                                 (ins VR128X:$src),
2706                                 "vmovq\t{$src, $dst|$dst, $src}",
2707                                 [(set VR128X:$dst, (v2i64 (X86vzmovl
2708                                                    (v2i64 VR128X:$src))))],
2709                                 IIC_SSE_MOVQ_RR>, EVEX, VEX_W;
2710
2711 let AddedComplexity = 20 in
2712 def VMOVZPQILo2PQIZrm : AVX512XSI<0x7E, MRMSrcMem, (outs VR128X:$dst),
2713                                  (ins i128mem:$src),
2714                                  "vmovq\t{$src, $dst|$dst, $src}",
2715                                  [(set VR128X:$dst, (v2i64 (X86vzmovl
2716                                                      (loadv2i64 addr:$src))))],
2717                                  IIC_SSE_MOVDQ>, EVEX, VEX_W,
2718                                  EVEX_CD8<8, CD8VT8>;
2719
2720 let Predicates = [HasAVX512] in {
2721   // AVX 128-bit movd/movq instruction write zeros in the high 128-bit part.
2722   let AddedComplexity = 20 in {
2723     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector (loadi32 addr:$src))))),
2724               (VMOVDI2PDIZrm addr:$src)>;
2725     def : Pat<(v2i64 (X86vzmovl (v2i64 (scalar_to_vector GR64:$src)))),
2726               (VMOV64toPQIZrr GR64:$src)>;
2727     def : Pat<(v4i32 (X86vzmovl (v4i32 (scalar_to_vector GR32:$src)))),
2728               (VMOVDI2PDIZrr GR32:$src)>;
2729
2730     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv4f32 addr:$src)))),
2731               (VMOVDI2PDIZrm addr:$src)>;
2732     def : Pat<(v4i32 (X86vzmovl (bc_v4i32 (loadv2i64 addr:$src)))),
2733               (VMOVDI2PDIZrm addr:$src)>;
2734     def : Pat<(v2i64 (X86vzmovl (loadv2i64 addr:$src))),
2735             (VMOVZPQILo2PQIZrm addr:$src)>;
2736     def : Pat<(v2f64 (X86vzmovl (v2f64 VR128X:$src))),
2737             (VMOVZPQILo2PQIZrr VR128X:$src)>;
2738     def : Pat<(v2i64 (X86vzload addr:$src)),
2739             (VMOVZPQILo2PQIZrm addr:$src)>;
2740   }
2741
2742   // Use regular 128-bit instructions to match 256-bit scalar_to_vec+zext.
2743   def : Pat<(v8i32 (X86vzmovl (insert_subvector undef,
2744                                (v4i32 (scalar_to_vector GR32:$src)),(iPTR 0)))),
2745             (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src), sub_xmm)>;
2746   def : Pat<(v4i64 (X86vzmovl (insert_subvector undef,
2747                                (v2i64 (scalar_to_vector GR64:$src)),(iPTR 0)))),
2748             (SUBREG_TO_REG (i64 0), (VMOV64toPQIZrr GR64:$src), sub_xmm)>;
2749 }
2750
2751 def : Pat<(v16i32 (X86Vinsert (v16i32 immAllZerosV), GR32:$src2, (iPTR 0))),
2752         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2753
2754 def : Pat<(v8i64 (X86Vinsert (bc_v8i64 (v16i32 immAllZerosV)), GR64:$src2, (iPTR 0))),
2755         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2756
2757 def : Pat<(v16i32 (X86Vinsert undef, GR32:$src2, (iPTR 0))),
2758         (SUBREG_TO_REG (i32 0), (VMOVDI2PDIZrr GR32:$src2), sub_xmm)>;
2759
2760 def : Pat<(v8i64 (X86Vinsert undef, GR64:$src2, (iPTR 0))),
2761         (SUBREG_TO_REG (i32 0), (VMOV64toPQIZrr GR64:$src2), sub_xmm)>;
2762
2763 //===----------------------------------------------------------------------===//
2764 // AVX-512 - Non-temporals
2765 //===----------------------------------------------------------------------===//
2766 let SchedRW = [WriteLoad] in {
2767   def VMOVNTDQAZrm : AVX512PI<0x2A, MRMSrcMem, (outs VR512:$dst),
2768                         (ins i512mem:$src), "vmovntdqa\t{$src, $dst|$dst, $src}",
2769                         [(set VR512:$dst, (int_x86_avx512_movntdqa addr:$src))],
2770                         SSEPackedInt>, EVEX, T8PD, EVEX_V512,
2771                         EVEX_CD8<64, CD8VF>;
2772
2773   let Predicates = [HasAVX512, HasVLX] in {
2774     def VMOVNTDQAZ256rm : AVX512PI<0x2A, MRMSrcMem, (outs VR256X:$dst),
2775                              (ins i256mem:$src),
2776                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2777                              SSEPackedInt>, EVEX, T8PD, EVEX_V256,
2778                              EVEX_CD8<64, CD8VF>;
2779
2780     def VMOVNTDQAZ128rm : AVX512PI<0x2A, MRMSrcMem, (outs VR128X:$dst),
2781                              (ins i128mem:$src),
2782                              "vmovntdqa\t{$src, $dst|$dst, $src}", [],
2783                              SSEPackedInt>, EVEX, T8PD, EVEX_V128,
2784                              EVEX_CD8<64, CD8VF>;
2785   }
2786 }
2787
2788 multiclass avx512_movnt<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2789                         ValueType OpVT, RegisterClass RC, X86MemOperand memop,
2790                         Domain d, InstrItinClass itin = IIC_SSE_MOVNT> {
2791   let SchedRW = [WriteStore], mayStore = 1,
2792       AddedComplexity = 400 in
2793   def mr : AVX512PI<opc, MRMDestMem, (outs), (ins memop:$dst, RC:$src),
2794                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
2795                     [(st_frag (OpVT RC:$src), addr:$dst)], d, itin>, EVEX;
2796 }
2797
2798 multiclass avx512_movnt_vl<bits<8> opc, string OpcodeStr, PatFrag st_frag,
2799                            string elty, string elsz, string vsz512,
2800                            string vsz256, string vsz128, Domain d,
2801                            Predicate prd, InstrItinClass itin = IIC_SSE_MOVNT> {
2802   let Predicates = [prd] in
2803   defm Z : avx512_movnt<opc, OpcodeStr, st_frag,
2804                         !cast<ValueType>("v"##vsz512##elty##elsz), VR512,
2805                         !cast<X86MemOperand>(elty##"512mem"), d, itin>,
2806                         EVEX_V512;
2807
2808   let Predicates = [prd, HasVLX] in {
2809     defm Z256 : avx512_movnt<opc, OpcodeStr, st_frag,
2810                              !cast<ValueType>("v"##vsz256##elty##elsz), VR256X,
2811                              !cast<X86MemOperand>(elty##"256mem"), d, itin>,
2812                              EVEX_V256;
2813
2814     defm Z128 : avx512_movnt<opc, OpcodeStr, st_frag,
2815                              !cast<ValueType>("v"##vsz128##elty##elsz), VR128X,
2816                              !cast<X86MemOperand>(elty##"128mem"), d, itin>,
2817                              EVEX_V128;
2818   }
2819 }
2820
2821 defm VMOVNTDQ : avx512_movnt_vl<0xE7, "vmovntdq", alignednontemporalstore,
2822                                 "i", "64", "8", "4", "2", SSEPackedInt,
2823                                 HasAVX512>, PD, EVEX_CD8<64, CD8VF>;
2824
2825 defm VMOVNTPD : avx512_movnt_vl<0x2B, "vmovntpd", alignednontemporalstore,
2826                                 "f", "64", "8", "4", "2", SSEPackedDouble,
2827                                 HasAVX512>, PD, VEX_W, EVEX_CD8<64, CD8VF>;
2828
2829 defm VMOVNTPS : avx512_movnt_vl<0x2B, "vmovntps", alignednontemporalstore,
2830                                 "f", "32", "16", "8", "4", SSEPackedSingle,
2831                                 HasAVX512>, PS, EVEX_CD8<32, CD8VF>;
2832
2833 //===----------------------------------------------------------------------===//
2834 // AVX-512 - Integer arithmetic
2835 //
2836 multiclass avx512_binop_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
2837                            X86VectorVTInfo _, OpndItins itins,
2838                            bit IsCommutable = 0> {
2839   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
2840                     (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
2841                     "$src2, $src1", "$src1, $src2",
2842                     (_.VT (OpNode _.RC:$src1, _.RC:$src2)),
2843                     "", itins.rr, IsCommutable>,
2844             AVX512BIBase, EVEX_4V;
2845
2846   let mayLoad = 1 in
2847     defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2848                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
2849                     "$src2, $src1", "$src1, $src2",
2850                     (_.VT (OpNode _.RC:$src1,
2851                                   (bitconvert (_.LdFrag addr:$src2)))),
2852                     "", itins.rm>,
2853               AVX512BIBase, EVEX_4V;
2854 }
2855
2856 multiclass avx512_binop_rmb<bits<8> opc, string OpcodeStr, SDNode OpNode,
2857                             X86VectorVTInfo _, OpndItins itins,
2858                             bit IsCommutable = 0> :
2859            avx512_binop_rm<opc, OpcodeStr, OpNode, _, itins, IsCommutable> {
2860   let mayLoad = 1 in
2861     defm rmb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
2862                     (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
2863                     "${src2}"##_.BroadcastStr##", $src1",
2864                     "$src1, ${src2}"##_.BroadcastStr,
2865                     (_.VT (OpNode _.RC:$src1,
2866                                   (X86VBroadcast
2867                                       (_.ScalarLdFrag addr:$src2)))),
2868                     "", itins.rm>,
2869                AVX512BIBase, EVEX_4V, EVEX_B;
2870 }
2871
2872 multiclass avx512_binop_rm_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2873                               AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2874                               Predicate prd, bit IsCommutable = 0> {
2875   let Predicates = [prd] in
2876     defm Z : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2877                              IsCommutable>, EVEX_V512;
2878
2879   let Predicates = [prd, HasVLX] in {
2880     defm Z256 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2881                              IsCommutable>, EVEX_V256;
2882     defm Z128 : avx512_binop_rm<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2883                              IsCommutable>, EVEX_V128;
2884   }
2885 }
2886
2887 multiclass avx512_binop_rmb_vl<bits<8> opc, string OpcodeStr, SDNode OpNode,
2888                                AVX512VLVectorVTInfo VTInfo, OpndItins itins,
2889                                Predicate prd, bit IsCommutable = 0> {
2890   let Predicates = [prd] in
2891     defm Z : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info512, itins,
2892                              IsCommutable>, EVEX_V512;
2893
2894   let Predicates = [prd, HasVLX] in {
2895     defm Z256 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info256, itins,
2896                              IsCommutable>, EVEX_V256;
2897     defm Z128 : avx512_binop_rmb<opc, OpcodeStr, OpNode, VTInfo.info128, itins,
2898                              IsCommutable>, EVEX_V128;
2899   }
2900 }
2901
2902 multiclass avx512_binop_rm_vl_q<bits<8> opc, string OpcodeStr, SDNode OpNode,
2903                                 OpndItins itins, Predicate prd,
2904                                 bit IsCommutable = 0> {
2905   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i64_info,
2906                                itins, prd, IsCommutable>,
2907                                VEX_W, EVEX_CD8<64, CD8VF>;
2908 }
2909
2910 multiclass avx512_binop_rm_vl_d<bits<8> opc, string OpcodeStr, SDNode OpNode,
2911                                 OpndItins itins, Predicate prd,
2912                                 bit IsCommutable = 0> {
2913   defm NAME : avx512_binop_rmb_vl<opc, OpcodeStr, OpNode, avx512vl_i32_info,
2914                                itins, prd, IsCommutable>, EVEX_CD8<32, CD8VF>;
2915 }
2916
2917 multiclass avx512_binop_rm_vl_w<bits<8> opc, string OpcodeStr, SDNode OpNode,
2918                                 OpndItins itins, Predicate prd,
2919                                 bit IsCommutable = 0> {
2920   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i16_info,
2921                               itins, prd, IsCommutable>, EVEX_CD8<16, CD8VF>;
2922 }
2923
2924 multiclass avx512_binop_rm_vl_b<bits<8> opc, string OpcodeStr, SDNode OpNode,
2925                                 OpndItins itins, Predicate prd,
2926                                 bit IsCommutable = 0> {
2927   defm NAME : avx512_binop_rm_vl<opc, OpcodeStr, OpNode, avx512vl_i8_info,
2928                               itins, prd, IsCommutable>, EVEX_CD8<8, CD8VF>;
2929 }
2930
2931 multiclass avx512_binop_rm_vl_dq<bits<8> opc_d, bits<8> opc_q, string OpcodeStr,
2932                                  SDNode OpNode, OpndItins itins, Predicate prd,
2933                                  bit IsCommutable = 0> {
2934   defm Q : avx512_binop_rm_vl_q<opc_q, OpcodeStr, OpNode, itins, prd,
2935                                    IsCommutable>;
2936
2937   defm D : avx512_binop_rm_vl_d<opc_d, OpcodeStr, OpNode, itins, prd,
2938                                    IsCommutable>;
2939 }
2940
2941 multiclass avx512_binop_rm_vl_bw<bits<8> opc_b, bits<8> opc_w, string OpcodeStr,
2942                                  SDNode OpNode, OpndItins itins, Predicate prd,
2943                                  bit IsCommutable = 0> {
2944   defm W : avx512_binop_rm_vl_w<opc_w, OpcodeStr, OpNode, itins, prd,
2945                                    IsCommutable>;
2946
2947   defm B : avx512_binop_rm_vl_b<opc_b, OpcodeStr, OpNode, itins, prd,
2948                                    IsCommutable>;
2949 }
2950
2951 multiclass avx512_binop_rm_vl_all<bits<8> opc_b, bits<8> opc_w,
2952                                   bits<8> opc_d, bits<8> opc_q,
2953                                   string OpcodeStr, SDNode OpNode,
2954                                   OpndItins itins, bit IsCommutable = 0> {
2955   defm NAME : avx512_binop_rm_vl_dq<opc_d, opc_q, OpcodeStr, OpNode,
2956                                     itins, HasAVX512, IsCommutable>,
2957               avx512_binop_rm_vl_bw<opc_b, opc_w, OpcodeStr, OpNode,
2958                                     itins, HasBWI, IsCommutable>;
2959 }
2960
2961 multiclass avx512_binop_rm2<bits<8> opc, string OpcodeStr, ValueType DstVT,
2962                             ValueType SrcVT, RegisterClass KRC, RegisterClass RC,
2963                             PatFrag memop_frag, X86MemOperand x86memop,
2964                             PatFrag scalar_mfrag, X86MemOperand x86scalar_mop,
2965                             string BrdcstStr, OpndItins itins, bit IsCommutable = 0> {
2966   let isCommutable = IsCommutable in
2967   {
2968     def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2969        (ins RC:$src1, RC:$src2),
2970        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2971        []>, EVEX_4V;
2972     def rrk : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2973                (ins KRC:$mask, RC:$src1, RC:$src2),
2974                !strconcat(OpcodeStr,
2975                   "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
2976                [], itins.rr>, EVEX_4V, EVEX_K;
2977     def rrkz : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
2978                 (ins KRC:$mask, RC:$src1, RC:$src2),
2979                 !strconcat(OpcodeStr, "\t{$src2, $src1, $dst {${mask}} {z}" ,
2980                     "|$dst {${mask}} {z}, $src1, $src2}"),
2981                 [], itins.rr>, EVEX_4V, EVEX_KZ;
2982   }
2983   let mayLoad = 1 in {
2984     def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2985               (ins RC:$src1, x86memop:$src2),
2986               !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
2987               []>, EVEX_4V;
2988     def rmk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2989                (ins KRC:$mask, RC:$src1, x86memop:$src2),
2990                !strconcat(OpcodeStr,
2991                    "\t{$src2, $src1, $dst {${mask}}|$dst {${mask}}, $src1, $src2}"),
2992                [], itins.rm>, EVEX_4V, EVEX_K;
2993     def rmkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2994                 (ins KRC:$mask, RC:$src1, x86memop:$src2),
2995                 !strconcat(OpcodeStr,
2996                     "\t{$src2, $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, $src2}"),
2997                 [], itins.rm>, EVEX_4V, EVEX_KZ;
2998     def rmb : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
2999                (ins RC:$src1, x86scalar_mop:$src2),
3000                !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3001                           ", $src1, $dst|$dst, $src1, ${src2}", BrdcstStr, "}"),
3002                [], itins.rm>, EVEX_4V, EVEX_B;
3003     def rmbk : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3004                 (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
3005                 !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3006                            ", $src1, $dst {${mask}}|$dst {${mask}}, $src1, ${src2}",
3007                            BrdcstStr, "}"),
3008                 [], itins.rm>, EVEX_4V, EVEX_B, EVEX_K;
3009     def rmbkz : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3010                  (ins KRC:$mask, RC:$src1, x86scalar_mop:$src2),
3011                  !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
3012                             ", $src1, $dst {${mask}} {z}|$dst {${mask}} {z}, $src1, ${src2}",
3013                             BrdcstStr, "}"),
3014                  [], itins.rm>, EVEX_4V, EVEX_B, EVEX_KZ;
3015   }
3016 }
3017
3018 defm VPADD : avx512_binop_rm_vl_all<0xFC, 0xFD, 0xFE, 0xD4, "vpadd", add,
3019                                     SSE_INTALU_ITINS_P, 1>;
3020 defm VPSUB : avx512_binop_rm_vl_all<0xF8, 0xF9, 0xFA, 0xFB, "vpsub", sub,
3021                                     SSE_INTALU_ITINS_P, 0>;
3022 defm VPMULLD : avx512_binop_rm_vl_d<0x40, "vpmull", mul,
3023                                    SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3024 defm VPMULLW : avx512_binop_rm_vl_w<0xD5, "vpmull", mul,
3025                                    SSE_INTALU_ITINS_P, HasBWI, 1>;
3026 defm VPMULLQ : avx512_binop_rm_vl_q<0x40, "vpmull", mul,
3027                                    SSE_INTALU_ITINS_P, HasDQI, 1>, T8PD;
3028
3029 defm VPMULDQZ : avx512_binop_rm2<0x28, "vpmuldq", v8i64, v16i32, VK8WM, VR512,
3030                    loadv8i64, i512mem, loadi64, i64mem, "{1to8}",
3031                    SSE_INTALU_ITINS_P, 1>, T8PD, EVEX_V512,
3032                    EVEX_CD8<64, CD8VF>, VEX_W;
3033
3034 defm VPMULUDQZ : avx512_binop_rm2<0xF4, "vpmuludq", v8i64, v16i32, VK8WM, VR512,
3035                    loadv8i64, i512mem, loadi64, i64mem, "{1to8}",
3036                    SSE_INTMUL_ITINS_P, 1>, EVEX_V512, EVEX_CD8<64, CD8VF>, VEX_W;
3037
3038 def : Pat<(v8i64 (X86pmuludq (v16i32 VR512:$src1), (v16i32 VR512:$src2))),
3039           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
3040
3041 def : Pat<(v8i64 (int_x86_avx512_mask_pmulu_dq_512 (v16i32 VR512:$src1),
3042            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3043           (VPMULUDQZrr VR512:$src1, VR512:$src2)>;
3044 def : Pat<(v8i64 (int_x86_avx512_mask_pmul_dq_512 (v16i32 VR512:$src1),
3045            (v16i32 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3046           (VPMULDQZrr VR512:$src1, VR512:$src2)>;
3047
3048 defm VPMAXSB : avx512_binop_rm_vl_b<0x3C, "vpmaxs", X86smax,
3049                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3050 defm VPMAXSW : avx512_binop_rm_vl_w<0xEE, "vpmaxs", X86smax,
3051                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3052 defm VPMAXS : avx512_binop_rm_vl_dq<0x3D, 0x3D, "vpmaxs", X86smax,
3053                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3054
3055 defm VPMAXUB : avx512_binop_rm_vl_b<0xDE, "vpmaxu", X86umax,
3056                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3057 defm VPMAXUW : avx512_binop_rm_vl_w<0x3E, "vpmaxu", X86umax,
3058                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3059 defm VPMAXU : avx512_binop_rm_vl_dq<0x3F, 0x3F, "vpmaxu", X86umax,
3060                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3061
3062 defm VPMINSB : avx512_binop_rm_vl_b<0x38, "vpmins", X86smin,
3063                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3064 defm VPMINSW : avx512_binop_rm_vl_w<0xEA, "vpmins", X86smin,
3065                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3066 defm VPMINS : avx512_binop_rm_vl_dq<0x39, 0x39, "vpmins", X86smin,
3067                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3068
3069 defm VPMINUB : avx512_binop_rm_vl_b<0xDA, "vpminu", X86umin,
3070                                      SSE_INTALU_ITINS_P, HasBWI, 1>;
3071 defm VPMINUW : avx512_binop_rm_vl_w<0x3A, "vpminu", X86umin,
3072                                      SSE_INTALU_ITINS_P, HasBWI, 1>, T8PD;
3073 defm VPMINU : avx512_binop_rm_vl_dq<0x3B, 0x3B, "vpminu", X86umin,
3074                                      SSE_INTALU_ITINS_P, HasAVX512, 1>, T8PD;
3075
3076 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxs_d_512 (v16i32 VR512:$src1),
3077                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3078            (VPMAXSDZrr VR512:$src1, VR512:$src2)>;
3079 def : Pat <(v16i32 (int_x86_avx512_mask_pmaxu_d_512 (v16i32 VR512:$src1),
3080                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3081            (VPMAXUDZrr VR512:$src1, VR512:$src2)>;
3082 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxs_q_512 (v8i64 VR512:$src1),
3083                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3084            (VPMAXSQZrr VR512:$src1, VR512:$src2)>;
3085 def : Pat <(v8i64 (int_x86_avx512_mask_pmaxu_q_512 (v8i64 VR512:$src1),
3086                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3087            (VPMAXUQZrr VR512:$src1, VR512:$src2)>;
3088 def : Pat <(v16i32 (int_x86_avx512_mask_pmins_d_512 (v16i32 VR512:$src1),
3089                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3090            (VPMINSDZrr VR512:$src1, VR512:$src2)>;
3091 def : Pat <(v16i32 (int_x86_avx512_mask_pminu_d_512 (v16i32 VR512:$src1),
3092                     (v16i32 VR512:$src2), (v16i32 immAllZerosV), (i16 -1))),
3093            (VPMINUDZrr VR512:$src1, VR512:$src2)>;
3094 def : Pat <(v8i64 (int_x86_avx512_mask_pmins_q_512 (v8i64 VR512:$src1),
3095                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3096            (VPMINSQZrr VR512:$src1, VR512:$src2)>;
3097 def : Pat <(v8i64 (int_x86_avx512_mask_pminu_q_512 (v8i64 VR512:$src1),
3098                 (v8i64 VR512:$src2), (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
3099            (VPMINUQZrr VR512:$src1, VR512:$src2)>;
3100 //===----------------------------------------------------------------------===//
3101 // AVX-512 - Unpack Instructions
3102 //===----------------------------------------------------------------------===//
3103
3104 multiclass avx512_unpack_fp<bits<8> opc, SDNode OpNode, ValueType vt,
3105                                    PatFrag mem_frag, RegisterClass RC,
3106                                    X86MemOperand x86memop, string asm,
3107                                    Domain d> {
3108     def rr : AVX512PI<opc, MRMSrcReg,
3109                 (outs RC:$dst), (ins RC:$src1, RC:$src2),
3110                 asm, [(set RC:$dst,
3111                            (vt (OpNode RC:$src1, RC:$src2)))],
3112                            d>, EVEX_4V;
3113     def rm : AVX512PI<opc, MRMSrcMem,
3114                 (outs RC:$dst), (ins RC:$src1, x86memop:$src2),
3115                 asm, [(set RC:$dst,
3116                        (vt (OpNode RC:$src1,
3117                             (bitconvert (mem_frag addr:$src2)))))],
3118                         d>, EVEX_4V;
3119 }
3120
3121 defm VUNPCKHPSZ: avx512_unpack_fp<0x15, X86Unpckh, v16f32, loadv8f64,
3122       VR512, f512mem, "vunpckhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3123       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3124 defm VUNPCKHPDZ: avx512_unpack_fp<0x15, X86Unpckh, v8f64, loadv8f64,
3125       VR512, f512mem, "vunpckhpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3126       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3127 defm VUNPCKLPSZ: avx512_unpack_fp<0x14, X86Unpckl, v16f32, loadv8f64,
3128       VR512, f512mem, "vunpcklps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3129       SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
3130 defm VUNPCKLPDZ: avx512_unpack_fp<0x14, X86Unpckl, v8f64, loadv8f64,
3131       VR512, f512mem, "vunpcklpd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3132       SSEPackedDouble>, PD, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
3133
3134 multiclass avx512_unpack_int<bits<8> opc, string OpcodeStr, SDNode OpNode,
3135                         ValueType OpVT, RegisterClass RC, PatFrag memop_frag,
3136                         X86MemOperand x86memop> {
3137   def rr : AVX512BI<opc, MRMSrcReg, (outs RC:$dst),
3138        (ins RC:$src1, RC:$src2),
3139        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3140        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1), (OpVT RC:$src2))))],
3141        IIC_SSE_UNPCK>, EVEX_4V;
3142   def rm : AVX512BI<opc, MRMSrcMem, (outs RC:$dst),
3143        (ins RC:$src1, x86memop:$src2),
3144        !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3145        [(set RC:$dst, (OpVT (OpNode (OpVT RC:$src1),
3146                                      (bitconvert (memop_frag addr:$src2)))))],
3147                                      IIC_SSE_UNPCK>, EVEX_4V;
3148 }
3149 defm VPUNPCKLDQZ  : avx512_unpack_int<0x62, "vpunpckldq", X86Unpckl, v16i32,
3150                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3151                                 EVEX_CD8<32, CD8VF>;
3152 defm VPUNPCKLQDQZ : avx512_unpack_int<0x6C, "vpunpcklqdq", X86Unpckl, v8i64,
3153                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3154                                 VEX_W, EVEX_CD8<64, CD8VF>;
3155 defm VPUNPCKHDQZ  : avx512_unpack_int<0x6A, "vpunpckhdq", X86Unpckh, v16i32,
3156                                 VR512, loadv16i32, i512mem>, EVEX_V512,
3157                                 EVEX_CD8<32, CD8VF>;
3158 defm VPUNPCKHQDQZ : avx512_unpack_int<0x6D, "vpunpckhqdq", X86Unpckh, v8i64,
3159                                 VR512, loadv8i64, i512mem>, EVEX_V512,
3160                                 VEX_W, EVEX_CD8<64, CD8VF>;
3161 //===----------------------------------------------------------------------===//
3162 // AVX-512 - PSHUFD
3163 //
3164
3165 multiclass avx512_pshuf_imm<bits<8> opc, string OpcodeStr, RegisterClass RC,
3166                          SDNode OpNode, PatFrag mem_frag,
3167                          X86MemOperand x86memop, ValueType OpVT> {
3168   def ri : AVX512Ii8<opc, MRMSrcReg, (outs RC:$dst),
3169                      (ins RC:$src1, u8imm:$src2),
3170                      !strconcat(OpcodeStr,
3171                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3172                      [(set RC:$dst,
3173                        (OpVT (OpNode RC:$src1, (i8 imm:$src2))))]>,
3174                      EVEX;
3175   def mi : AVX512Ii8<opc, MRMSrcMem, (outs RC:$dst),
3176                      (ins x86memop:$src1, u8imm:$src2),
3177                      !strconcat(OpcodeStr,
3178                          "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3179                      [(set RC:$dst,
3180                        (OpVT (OpNode (mem_frag addr:$src1),
3181                               (i8 imm:$src2))))]>, EVEX;
3182 }
3183
3184 defm VPSHUFDZ : avx512_pshuf_imm<0x70, "vpshufd", VR512, X86PShufd, loadv16i32,
3185                       i512mem, v16i32>, PD, EVEX_V512, EVEX_CD8<32, CD8VF>;
3186
3187 //===----------------------------------------------------------------------===//
3188 // AVX-512  Logical Instructions
3189 //===----------------------------------------------------------------------===//
3190
3191 defm VPAND : avx512_binop_rm_vl_dq<0xDB, 0xDB, "vpand", and,
3192                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3193 defm VPOR : avx512_binop_rm_vl_dq<0xEB, 0xEB, "vpor", or,
3194                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3195 defm VPXOR : avx512_binop_rm_vl_dq<0xEF, 0xEF, "vpxor", xor,
3196                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3197 defm VPANDN : avx512_binop_rm_vl_dq<0xDF, 0xDF, "vpandn", X86andnp,
3198                                   SSE_INTALU_ITINS_P, HasAVX512, 1>;
3199
3200 //===----------------------------------------------------------------------===//
3201 // AVX-512  FP arithmetic
3202 //===----------------------------------------------------------------------===//
3203 multiclass avx512_fp_scalar<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3204                          SDNode OpNode, SDNode VecNode, OpndItins itins,
3205                          bit IsCommutable> {
3206
3207   defm rr_Int : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3208                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3209                            "$src2, $src1", "$src1, $src2",
3210                            (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3211                            (i32 FROUND_CURRENT)),
3212                            "", itins.rr, IsCommutable>;
3213
3214   defm rm_Int : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
3215                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3216                          "$src2, $src1", "$src1, $src2",
3217                          (VecNode (_.VT _.RC:$src1),
3218                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
3219                            (i32 FROUND_CURRENT)),
3220                          "", itins.rm, IsCommutable>;
3221   let isCodeGenOnly = 1, isCommutable = IsCommutable,
3222       Predicates = [HasAVX512] in {
3223   def rr : I< opc, MRMSrcReg, (outs _.FRC:$dst),
3224                          (ins _.FRC:$src1, _.FRC:$src2),
3225                           OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3226                           [(set _.FRC:$dst, (OpNode _.FRC:$src1, _.FRC:$src2))],
3227                           itins.rr>;
3228   def rm : I< opc, MRMSrcMem, (outs _.FRC:$dst),
3229                          (ins _.FRC:$src1, _.ScalarMemOp:$src2),
3230                          OpcodeStr#"\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3231                          [(set _.FRC:$dst, (OpNode _.FRC:$src1,
3232                          (_.ScalarLdFrag addr:$src2)))], itins.rr>;
3233   }
3234 }
3235
3236 multiclass avx512_fp_scalar_round<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3237                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3238
3239   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3240                           (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr,
3241                           "$rc, $src2, $src1", "$src1, $src2, $rc",
3242                           (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3243                           (i32 imm:$rc)), "", itins.rr, IsCommutable>,
3244                           EVEX_B, EVEX_RC;
3245 }
3246 multiclass avx512_fp_scalar_sae<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
3247                          SDNode VecNode, OpndItins itins, bit IsCommutable> {
3248
3249   defm rrb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
3250                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3251                             "$src2, $src1", "$src1, $src2",
3252                             (VecNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
3253                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
3254 }
3255
3256 multiclass avx512_binop_s_round<bits<8> opc, string OpcodeStr, SDNode OpNode,
3257                                   SDNode VecNode,
3258                                   SizeItins itins, bit IsCommutable> {
3259   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3260                               itins.s, IsCommutable>,
3261              avx512_fp_scalar_round<opc, OpcodeStr#"ss", f32x_info, VecNode,
3262                               itins.s, IsCommutable>,
3263                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3264   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3265                               itins.d,                  IsCommutable>,
3266              avx512_fp_scalar_round<opc, OpcodeStr#"sd", f64x_info, VecNode,
3267                               itins.d, IsCommutable>,
3268                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3269 }
3270
3271 multiclass avx512_binop_s_sae<bits<8> opc, string OpcodeStr, SDNode OpNode,
3272                                   SDNode VecNode,
3273                                   SizeItins itins, bit IsCommutable> {
3274   defm SSZ : avx512_fp_scalar<opc, OpcodeStr#"ss", f32x_info, OpNode, VecNode,
3275                               itins.s, IsCommutable>,
3276              avx512_fp_scalar_sae<opc, OpcodeStr#"ss", f32x_info, VecNode,
3277                               itins.s, IsCommutable>,
3278                               XS, EVEX_4V, VEX_LIG,  EVEX_CD8<32, CD8VT1>;
3279   defm SDZ : avx512_fp_scalar<opc, OpcodeStr#"sd", f64x_info, OpNode, VecNode,
3280                               itins.d,                  IsCommutable>,
3281              avx512_fp_scalar_sae<opc, OpcodeStr#"sd", f64x_info, VecNode,
3282                               itins.d, IsCommutable>,
3283                               XD, VEX_W, EVEX_4V, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3284 }
3285 defm VADD : avx512_binop_s_round<0x58, "vadd", fadd, X86faddRnd, SSE_ALU_ITINS_S, 1>;
3286 defm VMUL : avx512_binop_s_round<0x59, "vmul", fmul, X86fmulRnd, SSE_ALU_ITINS_S, 1>;
3287 defm VSUB : avx512_binop_s_round<0x5C, "vsub", fsub, X86fsubRnd, SSE_ALU_ITINS_S, 0>;
3288 defm VDIV : avx512_binop_s_round<0x5E, "vdiv", fdiv, X86fdivRnd, SSE_ALU_ITINS_S, 0>;
3289 defm VMIN : avx512_binop_s_sae  <0x5D, "vmin", X86fmin, X86fminRnd, SSE_ALU_ITINS_S, 1>;
3290 defm VMAX : avx512_binop_s_sae  <0x5F, "vmax", X86fmax, X86fmaxRnd, SSE_ALU_ITINS_S, 1>;
3291
3292 multiclass avx512_fp_packed<bits<8> opc, string OpcodeStr, SDNode OpNode,
3293                             X86VectorVTInfo _, bit IsCommutable> {
3294   defm rr: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3295                   (ins _.RC:$src1, _.RC:$src2), OpcodeStr##_.Suffix,
3296                   "$src2, $src1", "$src1, $src2",
3297                   (_.VT (OpNode _.RC:$src1, _.RC:$src2))>, EVEX_4V;
3298   let mayLoad = 1 in {
3299     defm rm: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3300                     (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr##_.Suffix,
3301                     "$src2, $src1", "$src1, $src2",
3302                     (OpNode _.RC:$src1, (_.LdFrag addr:$src2))>, EVEX_4V;
3303     defm rmb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3304                      (ins _.RC:$src1, _.ScalarMemOp:$src2), OpcodeStr##_.Suffix,
3305                      "${src2}"##_.BroadcastStr##", $src1",
3306                      "$src1, ${src2}"##_.BroadcastStr,
3307                      (OpNode  _.RC:$src1, (_.VT (X86VBroadcast
3308                                                 (_.ScalarLdFrag addr:$src2))))>,
3309                      EVEX_4V, EVEX_B;
3310   }//let mayLoad = 1
3311 }
3312
3313 multiclass avx512_fp_round_packed<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd,
3314                             X86VectorVTInfo _, bit IsCommutable> {
3315   defm rb: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3316                   (ins _.RC:$src1, _.RC:$src2, AVX512RC:$rc), OpcodeStr##_.Suffix,
3317                   "$rc, $src2, $src1", "$src1, $src2, $rc",
3318                   (_.VT (OpNodeRnd _.RC:$src1, _.RC:$src2, (i32 imm:$rc)))>,
3319                   EVEX_4V, EVEX_B, EVEX_RC;
3320 }
3321
3322 multiclass avx512_fp_binop_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
3323                              bit IsCommutable = 0> {
3324   defm PSZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v16f32_info,
3325                               IsCommutable>, EVEX_V512, PS,
3326                               EVEX_CD8<32, CD8VF>;
3327   defm PDZ : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f64_info,
3328                               IsCommutable>, EVEX_V512, PD, VEX_W,
3329                               EVEX_CD8<64, CD8VF>;
3330
3331     // Define only if AVX512VL feature is present.
3332   let Predicates = [HasVLX] in {
3333     defm PSZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f32x_info,
3334                                    IsCommutable>, EVEX_V128, PS,
3335                                    EVEX_CD8<32, CD8VF>;
3336     defm PSZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v8f32x_info,
3337                                    IsCommutable>, EVEX_V256, PS,
3338                                    EVEX_CD8<32, CD8VF>;
3339     defm PDZ128 : avx512_fp_packed<opc, OpcodeStr, OpNode, v2f64x_info,
3340                                    IsCommutable>, EVEX_V128, PD, VEX_W,
3341                                    EVEX_CD8<64, CD8VF>;
3342     defm PDZ256 : avx512_fp_packed<opc, OpcodeStr, OpNode, v4f64x_info,
3343                                    IsCommutable>, EVEX_V256, PD, VEX_W,
3344                                    EVEX_CD8<64, CD8VF>;
3345   }
3346 }
3347
3348 multiclass avx512_fp_binop_p_round<bits<8> opc, string OpcodeStr, SDNode OpNodeRnd> {
3349   defm PSZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v16f32_info, 0>,
3350                               EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
3351   defm PDZ : avx512_fp_round_packed<opc, OpcodeStr, OpNodeRnd, v8f64_info, 0>,
3352                               EVEX_V512, PD, VEX_W,EVEX_CD8<64, CD8VF>;
3353 }
3354
3355 defm VADD : avx512_fp_binop_p<0x58, "vadd", fadd, 1>,
3356             avx512_fp_binop_p_round<0x58, "vadd", X86faddRnd>;
3357 defm VMUL : avx512_fp_binop_p<0x59, "vmul", fmul, 1>,
3358             avx512_fp_binop_p_round<0x59, "vmul", X86fmulRnd>;
3359 defm VSUB : avx512_fp_binop_p<0x5C, "vsub", fsub>,
3360             avx512_fp_binop_p_round<0x5C, "vsub", X86fsubRnd>;
3361 defm VDIV : avx512_fp_binop_p<0x5E, "vdiv", fdiv>,
3362             avx512_fp_binop_p_round<0x5E, "vdiv", X86fdivRnd>;
3363 defm VMIN : avx512_fp_binop_p<0x5D, "vmin", X86fmin, 1>;
3364 defm VMAX : avx512_fp_binop_p<0x5F, "vmax", X86fmax, 1>;
3365
3366 def : Pat<(v16f32 (int_x86_avx512_mask_max_ps_512 (v16f32 VR512:$src1),
3367                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3368                    (i16 -1), FROUND_CURRENT)),
3369           (VMAXPSZrr VR512:$src1, VR512:$src2)>;
3370
3371 def : Pat<(v8f64 (int_x86_avx512_mask_max_pd_512 (v8f64 VR512:$src1),
3372                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3373                    (i8 -1), FROUND_CURRENT)),
3374           (VMAXPDZrr VR512:$src1, VR512:$src2)>;
3375
3376 def : Pat<(v16f32 (int_x86_avx512_mask_min_ps_512 (v16f32 VR512:$src1),
3377                    (v16f32 VR512:$src2), (bc_v16f32 (v16i32 immAllZerosV)),
3378                    (i16 -1), FROUND_CURRENT)),
3379           (VMINPSZrr VR512:$src1, VR512:$src2)>;
3380
3381 def : Pat<(v8f64 (int_x86_avx512_mask_min_pd_512 (v8f64 VR512:$src1),
3382                    (v8f64 VR512:$src2), (bc_v8f64 (v16i32 immAllZerosV)),
3383                    (i8 -1), FROUND_CURRENT)),
3384           (VMINPDZrr VR512:$src1, VR512:$src2)>;
3385 //===----------------------------------------------------------------------===//
3386 // AVX-512  VPTESTM instructions
3387 //===----------------------------------------------------------------------===//
3388
3389 multiclass avx512_vptest<bits<8> opc, string OpcodeStr, RegisterClass KRC,
3390               RegisterClass RC, X86MemOperand x86memop, PatFrag memop_frag,
3391               SDNode OpNode, ValueType vt> {
3392   def rr : AVX512PI<opc, MRMSrcReg,
3393              (outs KRC:$dst), (ins RC:$src1, RC:$src2),
3394              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3395              [(set KRC:$dst, (OpNode (vt RC:$src1), (vt RC:$src2)))],
3396              SSEPackedInt>, EVEX_4V;
3397   def rm : AVX512PI<opc, MRMSrcMem,
3398              (outs KRC:$dst), (ins RC:$src1, x86memop:$src2),
3399              !strconcat(OpcodeStr, "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
3400              [(set KRC:$dst, (OpNode (vt RC:$src1),
3401               (bitconvert (memop_frag addr:$src2))))], SSEPackedInt>, EVEX_4V;
3402 }
3403
3404 defm VPTESTMDZ  : avx512_vptest<0x27, "vptestmd", VK16, VR512,  f512mem,
3405                               loadv16i32, X86testm, v16i32>, T8PD, EVEX_V512,
3406                               EVEX_CD8<32, CD8VF>;
3407 defm VPTESTMQZ  : avx512_vptest<0x27, "vptestmq", VK8, VR512,  f512mem,
3408                               loadv8i64, X86testm, v8i64>, T8PD, EVEX_V512, VEX_W,
3409                               EVEX_CD8<64, CD8VF>;
3410
3411 let Predicates = [HasCDI] in {
3412 defm VPTESTNMDZ  : avx512_vptest<0x27, "vptestnmd", VK16, VR512,  f512mem,
3413                               loadv16i32, X86testnm, v16i32>, T8XS, EVEX_V512,
3414                               EVEX_CD8<32, CD8VF>;
3415 defm VPTESTNMQZ  : avx512_vptest<0x27, "vptestnmq", VK8, VR512,  f512mem,
3416                               loadv8i64, X86testnm, v8i64>, T8XS, EVEX_V512, VEX_W,
3417                               EVEX_CD8<64, CD8VF>;
3418 }
3419
3420 def : Pat <(i16 (int_x86_avx512_mask_ptestm_d_512 (v16i32 VR512:$src1),
3421                  (v16i32 VR512:$src2), (i16 -1))),
3422                  (COPY_TO_REGCLASS (VPTESTMDZrr VR512:$src1, VR512:$src2), GR16)>;
3423
3424 def : Pat <(i8 (int_x86_avx512_mask_ptestm_q_512 (v8i64 VR512:$src1),
3425                  (v8i64 VR512:$src2), (i8 -1))),
3426                  (COPY_TO_REGCLASS (VPTESTMQZrr VR512:$src1, VR512:$src2), GR8)>;
3427
3428 //===----------------------------------------------------------------------===//
3429 // AVX-512  Shift instructions
3430 //===----------------------------------------------------------------------===//
3431 multiclass avx512_shift_rmi<bits<8> opc, Format ImmFormR, Format ImmFormM,
3432                          string OpcodeStr, SDNode OpNode, X86VectorVTInfo _> {
3433   defm ri : AVX512_maskable<opc, ImmFormR, _, (outs _.RC:$dst),
3434                    (ins _.RC:$src1, u8imm:$src2), OpcodeStr,
3435                       "$src2, $src1", "$src1, $src2",
3436                    (_.VT (OpNode _.RC:$src1, (i8 imm:$src2))),
3437                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIi8Base, EVEX_4V;
3438   defm mi : AVX512_maskable<opc, ImmFormM, _, (outs _.RC:$dst),
3439                    (ins _.MemOp:$src1, u8imm:$src2), OpcodeStr,
3440                        "$src2, $src1", "$src1, $src2",
3441                    (_.VT (OpNode (_.LdFrag addr:$src1), (i8 imm:$src2))),
3442                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIi8Base, EVEX_4V;
3443 }
3444
3445 multiclass avx512_shift_rrm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3446                             ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3447    // src2 is always 128-bit
3448   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3449                    (ins _.RC:$src1, VR128X:$src2), OpcodeStr,
3450                       "$src2, $src1", "$src1, $src2",
3451                    (_.VT (OpNode _.RC:$src1, (SrcVT VR128X:$src2))),
3452                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX512BIBase, EVEX_4V;
3453   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3454                    (ins _.RC:$src1, i128mem:$src2), OpcodeStr,
3455                        "$src2, $src1", "$src1, $src2",
3456                    (_.VT (OpNode _.RC:$src1, (bc_frag (loadv2i64 addr:$src2)))),
3457                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX512BIBase, EVEX_4V;
3458 }
3459
3460 multiclass avx512_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3461                                   ValueType SrcVT, PatFrag bc_frag, X86VectorVTInfo _> {
3462   defm Z : avx512_shift_rrm<opc, OpcodeStr, OpNode, SrcVT, bc_frag, _>, EVEX_V512;
3463 }
3464
3465 multiclass avx512_shift_types<bits<8> opcd, bits<8> opcq, string OpcodeStr,
3466                                  SDNode OpNode> {
3467   defm D : avx512_shift_sizes<opcd, OpcodeStr#"d", OpNode, v4i32, bc_v4i32,
3468                                  v16i32_info>, EVEX_CD8<32, CD8VQ>;
3469   defm Q : avx512_shift_sizes<opcq, OpcodeStr#"q", OpNode, v2i64, bc_v2i64,
3470                                  v8i64_info>, EVEX_CD8<64, CD8VQ>, VEX_W;
3471 }
3472
3473 defm VPSRLDZ : avx512_shift_rmi<0x72, MRM2r, MRM2m, "vpsrld", X86vsrli,
3474                            v16i32_info>,
3475                            EVEX_V512, EVEX_CD8<32, CD8VF>;
3476 defm VPSRLQZ : avx512_shift_rmi<0x73, MRM2r, MRM2m, "vpsrlq", X86vsrli,
3477                            v8i64_info>, EVEX_V512,
3478                            EVEX_CD8<64, CD8VF>, VEX_W;
3479
3480 defm VPSLLDZ : avx512_shift_rmi<0x72, MRM6r, MRM6m, "vpslld", X86vshli,
3481                            v16i32_info>, EVEX_V512,
3482                            EVEX_CD8<32, CD8VF>;
3483 defm VPSLLQZ : avx512_shift_rmi<0x73, MRM6r, MRM6m, "vpsllq", X86vshli,
3484                            v8i64_info>, EVEX_V512,
3485                            EVEX_CD8<64, CD8VF>, VEX_W;
3486
3487 defm VPSRADZ : avx512_shift_rmi<0x72, MRM4r, MRM4m, "vpsrad", X86vsrai,
3488                            v16i32_info>,
3489                            EVEX_V512, EVEX_CD8<32, CD8VF>;
3490 defm VPSRAQZ : avx512_shift_rmi<0x72, MRM4r, MRM4m, "vpsraq", X86vsrai,
3491                            v8i64_info>, EVEX_V512,
3492                            EVEX_CD8<64, CD8VF>, VEX_W;
3493
3494 defm VPSLL : avx512_shift_types<0xF2, 0xF3, "vpsll", X86vshl>;
3495 defm VPSRA : avx512_shift_types<0xE2, 0xE2, "vpsra", X86vsra>;
3496 defm VPSRL : avx512_shift_types<0xD2, 0xD3, "vpsrl", X86vsrl>;
3497
3498 //===-------------------------------------------------------------------===//
3499 // Variable Bit Shifts
3500 //===-------------------------------------------------------------------===//
3501 multiclass avx512_var_shift<bits<8> opc, string OpcodeStr, SDNode OpNode,
3502                             X86VectorVTInfo _> {
3503   defm rr : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
3504                    (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
3505                       "$src2, $src1", "$src1, $src2",
3506                    (_.VT (OpNode _.RC:$src1, (_.VT _.RC:$src2))),
3507                    " ",  SSE_INTSHIFT_ITINS_P.rr>, AVX5128IBase, EVEX_4V;
3508   defm rm : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
3509                    (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
3510                        "$src2, $src1", "$src1, $src2",
3511                    (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2))),
3512                    " ",  SSE_INTSHIFT_ITINS_P.rm>, AVX5128IBase, EVEX_4V;
3513 }
3514
3515 multiclass avx512_var_shift_sizes<bits<8> opc, string OpcodeStr, SDNode OpNode,
3516                                   AVX512VLVectorVTInfo _> {
3517   defm Z : avx512_var_shift<opc, OpcodeStr, OpNode, _.info512>, EVEX_V512;
3518 }
3519
3520 multiclass avx512_var_shift_types<bits<8> opc, string OpcodeStr,
3521                                  SDNode OpNode> {
3522   defm D : avx512_var_shift_sizes<opc, OpcodeStr#"d", OpNode,
3523                                  avx512vl_i32_info>, EVEX_CD8<32, CD8VQ>;
3524   defm Q : avx512_var_shift_sizes<opc, OpcodeStr#"q", OpNode,
3525                                  avx512vl_i64_info>, EVEX_CD8<64, CD8VQ>, VEX_W;
3526 }
3527
3528 defm VPSLLV : avx512_var_shift_types<0x47, "vpsllv", shl>;
3529 defm VPSRAV : avx512_var_shift_types<0x46, "vpsrav", sra>;
3530 defm VPSRLV : avx512_var_shift_types<0x45, "vpsrlv", srl>;
3531
3532 //===----------------------------------------------------------------------===//
3533 // AVX-512 - MOVDDUP
3534 //===----------------------------------------------------------------------===//
3535
3536 multiclass avx512_movddup<string OpcodeStr, RegisterClass RC, ValueType VT,
3537                         X86MemOperand x86memop, PatFrag memop_frag> {
3538 def rr  : AVX512PDI<0x12, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3539                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3540                     [(set RC:$dst, (VT (X86Movddup RC:$src)))]>, EVEX;
3541 def rm  : AVX512PDI<0x12, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3542                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3543                     [(set RC:$dst,
3544                       (VT (X86Movddup (memop_frag addr:$src))))]>, EVEX;
3545 }
3546
3547 defm VMOVDDUPZ : avx512_movddup<"vmovddup", VR512, v8f64, f512mem, loadv8f64>,
3548                  VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
3549 def : Pat<(X86Movddup (v8f64 (scalar_to_vector (loadf64 addr:$src)))),
3550           (VMOVDDUPZrm addr:$src)>;
3551
3552 //===---------------------------------------------------------------------===//
3553 // Replicate Single FP - MOVSHDUP and MOVSLDUP
3554 //===---------------------------------------------------------------------===//
3555 multiclass avx512_replicate_sfp<bits<8> op, SDNode OpNode, string OpcodeStr,
3556                               ValueType vt, RegisterClass RC, PatFrag mem_frag,
3557                               X86MemOperand x86memop> {
3558   def rr : AVX512XSI<op, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
3559                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3560                       [(set RC:$dst, (vt (OpNode RC:$src)))]>, EVEX;
3561   let mayLoad = 1 in
3562   def rm : AVX512XSI<op, MRMSrcMem, (outs RC:$dst), (ins x86memop:$src),
3563                     !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
3564                       [(set RC:$dst, (OpNode (mem_frag addr:$src)))]>, EVEX;
3565 }
3566
3567 defm VMOVSHDUPZ  : avx512_replicate_sfp<0x16, X86Movshdup, "vmovshdup",
3568                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3569                        EVEX_CD8<32, CD8VF>;
3570 defm VMOVSLDUPZ  : avx512_replicate_sfp<0x12, X86Movsldup, "vmovsldup",
3571                        v16f32, VR512, loadv16f32, f512mem>, EVEX_V512,
3572                        EVEX_CD8<32, CD8VF>;
3573
3574 def : Pat<(v16i32 (X86Movshdup VR512:$src)), (VMOVSHDUPZrr VR512:$src)>;
3575 def : Pat<(v16i32 (X86Movshdup (loadv16i32 addr:$src))),
3576            (VMOVSHDUPZrm addr:$src)>;
3577 def : Pat<(v16i32 (X86Movsldup VR512:$src)), (VMOVSLDUPZrr VR512:$src)>;
3578 def : Pat<(v16i32 (X86Movsldup (loadv16i32 addr:$src))),
3579            (VMOVSLDUPZrm addr:$src)>;
3580
3581 //===----------------------------------------------------------------------===//
3582 // Move Low to High and High to Low packed FP Instructions
3583 //===----------------------------------------------------------------------===//
3584 def VMOVLHPSZrr : AVX512PSI<0x16, MRMSrcReg, (outs VR128X:$dst),
3585           (ins VR128X:$src1, VR128X:$src2),
3586           "vmovlhps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3587           [(set VR128X:$dst, (v4f32 (X86Movlhps VR128X:$src1, VR128X:$src2)))],
3588            IIC_SSE_MOV_LH>, EVEX_4V;
3589 def VMOVHLPSZrr : AVX512PSI<0x12, MRMSrcReg, (outs VR128X:$dst),
3590           (ins VR128X:$src1, VR128X:$src2),
3591           "vmovhlps\t{$src2, $src1, $dst|$dst, $src1, $src2}",
3592           [(set VR128X:$dst, (v4f32 (X86Movhlps VR128X:$src1, VR128X:$src2)))],
3593           IIC_SSE_MOV_LH>, EVEX_4V;
3594
3595 let Predicates = [HasAVX512] in {
3596   // MOVLHPS patterns
3597   def : Pat<(v4i32 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3598             (VMOVLHPSZrr VR128X:$src1, VR128X:$src2)>;
3599   def : Pat<(v2i64 (X86Movlhps VR128X:$src1, VR128X:$src2)),
3600             (VMOVLHPSZrr (v2i64 VR128X:$src1), VR128X:$src2)>;
3601
3602   // MOVHLPS patterns
3603   def : Pat<(v4i32 (X86Movhlps VR128X:$src1, VR128X:$src2)),
3604             (VMOVHLPSZrr VR128X:$src1, VR128X:$src2)>;
3605 }
3606
3607 //===----------------------------------------------------------------------===//
3608 // FMA - Fused Multiply Operations
3609 //
3610
3611 let Constraints = "$src1 = $dst" in {
3612 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3613 multiclass avx512_fma3p_rm<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3614                            SDPatternOperator OpNode = null_frag> {
3615   defm r: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3616           (ins _.RC:$src2, _.RC:$src3),
3617           OpcodeStr, "$src3, $src2", "$src2, $src3",
3618           (_.VT (OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3))>,
3619          AVX512FMA3Base;
3620
3621   let mayLoad = 1 in
3622   defm m: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3623             (ins _.RC:$src2, _.MemOp:$src3),
3624             OpcodeStr, "$src3, $src2", "$src2, $src3",
3625             (_.VT (OpNode _.RC:$src1, _.RC:$src2, (_.LdFrag addr:$src3)))>,
3626             AVX512FMA3Base;
3627
3628   defm mb: AVX512_maskable_3src<opc, MRMSrcMem, _, (outs _.RC:$dst),
3629               (ins _.RC:$src2, _.ScalarMemOp:$src3),
3630               OpcodeStr,   !strconcat("${src3}", _.BroadcastStr,", $src2"), !strconcat("$src2, ${src3}", _.BroadcastStr ),
3631               (OpNode _.RC:$src1, _.RC:$src2,(_.VT (X86VBroadcast (_.ScalarLdFrag addr:$src3))))>,
3632               AVX512FMA3Base, EVEX_B;
3633  }
3634 } // Constraints = "$src1 = $dst"
3635
3636 let Constraints = "$src1 = $dst" in {
3637 // Omitting the parameter OpNode (= null_frag) disables ISel pattern matching.
3638 multiclass avx512_fma3_round_rrb<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
3639                            SDPatternOperator OpNode> {
3640    defm rb: AVX512_maskable_3src<opc, MRMSrcReg, _, (outs _.RC:$dst),
3641           (ins _.RC:$src2, _.RC:$src3, AVX512RC:$rc),
3642           OpcodeStr, "$rc, $src3, $src2", "$src2, $src3, $rc",
3643           (_.VT ( OpNode _.RC:$src1, _.RC:$src2, _.RC:$src3, (i32 imm:$rc)))>,
3644           AVX512FMA3Base, EVEX_B, EVEX_RC;
3645  }
3646 } // Constraints = "$src1 = $dst"
3647
3648 multiclass avx512_fma3_round_forms<bits<8> opc213, string OpcodeStr,
3649                               X86VectorVTInfo VTI, SDPatternOperator OpNode> {
3650   defm v213r : avx512_fma3_round_rrb<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3651                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3652 }
3653
3654 multiclass avx512_fma3p_forms<bits<8> opc213, bits<8> opc231,
3655                               string OpcodeStr, X86VectorVTInfo VTI,
3656                               SDPatternOperator OpNode> {
3657   defm v213r : avx512_fma3p_rm<opc213, !strconcat(OpcodeStr, "213", VTI.Suffix),
3658                               VTI, OpNode>, EVEX_CD8<VTI.EltSize, CD8VF>;
3659
3660   defm v231r : avx512_fma3p_rm<opc231, !strconcat(OpcodeStr, "231", VTI.Suffix),
3661                               VTI>, EVEX_CD8<VTI.EltSize, CD8VF>;
3662 }
3663
3664 multiclass avx512_fma3p<bits<8> opc213, bits<8> opc231,
3665                               string OpcodeStr,
3666                               SDPatternOperator OpNode,
3667                               SDPatternOperator OpNodeRnd> {
3668 let ExeDomain = SSEPackedSingle in {
3669     defm NAME##PSZ      : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3670                                              v16f32_info, OpNode>,
3671                           avx512_fma3_round_forms<opc213, OpcodeStr,
3672                                              v16f32_info, OpNodeRnd>, EVEX_V512;
3673     defm NAME##PSZ256   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3674                                              v8f32x_info, OpNode>, EVEX_V256;
3675     defm NAME##PSZ128   : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3676                                              v4f32x_info, OpNode>, EVEX_V128;
3677   }
3678 let ExeDomain = SSEPackedDouble in {
3679     defm  NAME##PDZ     : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3680                                              v8f64_info, OpNode>,
3681                           avx512_fma3_round_forms<opc213, OpcodeStr,
3682                                              v8f64_info, OpNodeRnd>, EVEX_V512, VEX_W;
3683     defm  NAME##PDZ256  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3684                                              v4f64x_info, OpNode>, EVEX_V256, VEX_W;
3685     defm  NAME##PDZ128  : avx512_fma3p_forms<opc213, opc231, OpcodeStr,
3686                                              v2f64x_info, OpNode>, EVEX_V128, VEX_W;
3687   }
3688 }
3689
3690 defm VFMADD    : avx512_fma3p<0xA8, 0xB8, "vfmadd", X86Fmadd, X86FmaddRnd>;
3691 defm VFMSUB    : avx512_fma3p<0xAA, 0xBA, "vfmsub", X86Fmsub, X86FmsubRnd>;
3692 defm VFMADDSUB : avx512_fma3p<0xA6, 0xB6, "vfmaddsub", X86Fmaddsub, X86FmaddsubRnd>;
3693 defm VFMSUBADD : avx512_fma3p<0xA7, 0xB7, "vfmsubadd", X86Fmsubadd, X86FmsubaddRnd>;
3694 defm VFNMADD   : avx512_fma3p<0xAC, 0xBC, "vfnmadd", X86Fnmadd, X86FnmaddRnd>;
3695 defm VFNMSUB   : avx512_fma3p<0xAE, 0xBE, "vfnmsub", X86Fnmsub, X86FnmsubRnd>;
3696
3697 let Constraints = "$src1 = $dst" in {
3698 multiclass avx512_fma3p_m132<bits<8> opc, string OpcodeStr, SDNode OpNode,
3699                              X86VectorVTInfo _> {
3700   let mayLoad = 1 in
3701   def m: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3702           (ins _.RC:$src1, _.RC:$src3, _.MemOp:$src2),
3703           !strconcat(OpcodeStr, "\t{$src2, $src3, $dst|$dst, $src3, $src2}"),
3704           [(set _.RC:$dst, (_.VT (OpNode _.RC:$src1, (_.LdFrag addr:$src2),
3705                                                     _.RC:$src3)))]>;
3706    def mb: AVX512FMA3<opc, MRMSrcMem, (outs _.RC:$dst),
3707            (ins _.RC:$src1, _.RC:$src3, _.ScalarMemOp:$src2),
3708            !strconcat(OpcodeStr, "\t{${src2}", _.BroadcastStr,
3709             ", $src3, $dst|$dst, $src3, ${src2}", _.BroadcastStr, "}"),
3710            [(set _.RC:$dst,
3711                (OpNode _.RC:$src1, (_.VT (X86VBroadcast
3712                                             (_.ScalarLdFrag addr:$src2))),
3713                                    _.RC:$src3))]>, EVEX_B;
3714 }
3715 } // Constraints = "$src1 = $dst"
3716
3717
3718 multiclass avx512_fma3p_m132_f<bits<8> opc,
3719                               string OpcodeStr,
3720                               SDNode OpNode> {
3721
3722 let ExeDomain = SSEPackedSingle in {
3723     defm NAME##PSZ      : avx512_fma3p_m132<opc, OpcodeStr##ps,
3724                                              OpNode,v16f32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
3725     defm NAME##PSZ256   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3726                                              OpNode, v8f32x_info>, EVEX_V256, EVEX_CD8<32, CD8VF>;
3727     defm NAME##PSZ128   : avx512_fma3p_m132<opc, OpcodeStr##ps,
3728                                              OpNode, v4f32x_info>, EVEX_V128, EVEX_CD8<32, CD8VF>;
3729   }
3730 let ExeDomain = SSEPackedDouble in {
3731     defm  NAME##PDZ       : avx512_fma3p_m132<opc, OpcodeStr##pd,
3732                                            OpNode, v8f64_info>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VF>;
3733     defm  NAME##PDZ256    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3734                                            OpNode, v4f64x_info>, EVEX_V256, VEX_W, EVEX_CD8<32, CD8VF>;
3735     defm  NAME##PDZ128    : avx512_fma3p_m132<opc, OpcodeStr##pd,
3736                                            OpNode, v2f64x_info>, EVEX_V128, VEX_W, EVEX_CD8<32, CD8VF>;
3737   }
3738 }
3739
3740 defm VFMADD132    : avx512_fma3p_m132_f<0x98, "vfmadd132", X86Fmadd>;
3741 defm VFMSUB132    : avx512_fma3p_m132_f<0x9A, "vfmsub132", X86Fmsub>;
3742 defm VFMADDSUB132 : avx512_fma3p_m132_f<0x96, "vfmaddsub132", X86Fmaddsub>;
3743 defm VFMSUBADD132 : avx512_fma3p_m132_f<0x97, "vfmsubadd132", X86Fmsubadd>;
3744 defm VFNMADD132   : avx512_fma3p_m132_f<0x9C, "vfnmadd132", X86Fnmadd>;
3745 defm VFNMSUB132   : avx512_fma3p_m132_f<0x9E, "vfnmsub132", X86Fnmsub>;
3746
3747
3748 // Scalar FMA
3749 let Constraints = "$src1 = $dst" in {
3750 multiclass avx512_fma3s_rm<bits<8> opc, string OpcodeStr, SDNode OpNode,
3751                  RegisterClass RC, ValueType OpVT,
3752                  X86MemOperand x86memop, Operand memop,
3753                  PatFrag mem_frag> {
3754   let isCommutable = 1 in
3755   def r     : AVX512FMA3<opc, MRMSrcReg, (outs RC:$dst),
3756                    (ins RC:$src1, RC:$src2, RC:$src3),
3757                    !strconcat(OpcodeStr,
3758                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3759                    [(set RC:$dst,
3760                      (OpVT (OpNode RC:$src2, RC:$src1, RC:$src3)))]>;
3761   let mayLoad = 1 in
3762   def m     : AVX512FMA3<opc, MRMSrcMem, (outs RC:$dst),
3763                    (ins RC:$src1, RC:$src2, f128mem:$src3),
3764                    !strconcat(OpcodeStr,
3765                               "\t{$src3, $src2, $dst|$dst, $src2, $src3}"),
3766                    [(set RC:$dst,
3767                      (OpVT (OpNode RC:$src2, RC:$src1,
3768                             (mem_frag addr:$src3))))]>;
3769 }
3770
3771 } // Constraints = "$src1 = $dst"
3772
3773 defm VFMADDSSZ  : avx512_fma3s_rm<0xA9, "vfmadd213ss", X86Fmadd, FR32X,
3774                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3775 defm VFMADDSDZ  : avx512_fma3s_rm<0xA9, "vfmadd213sd", X86Fmadd, FR64X,
3776                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3777 defm VFMSUBSSZ  : avx512_fma3s_rm<0xAB, "vfmsub213ss", X86Fmsub, FR32X,
3778                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3779 defm VFMSUBSDZ  : avx512_fma3s_rm<0xAB, "vfmsub213sd", X86Fmsub, FR64X,
3780                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3781 defm VFNMADDSSZ  : avx512_fma3s_rm<0xAD, "vfnmadd213ss", X86Fnmadd, FR32X,
3782                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3783 defm VFNMADDSDZ  : avx512_fma3s_rm<0xAD, "vfnmadd213sd", X86Fnmadd, FR64X,
3784                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3785 defm VFNMSUBSSZ  : avx512_fma3s_rm<0xAF, "vfnmsub213ss", X86Fnmsub, FR32X,
3786                       f32, f32mem, ssmem, loadf32>, EVEX_CD8<32, CD8VT1>;
3787 defm VFNMSUBSDZ  : avx512_fma3s_rm<0xAF, "vfnmsub213sd", X86Fnmsub, FR64X,
3788                       f64, f64mem, sdmem, loadf64>, VEX_W, EVEX_CD8<64, CD8VT1>;
3789
3790 //===----------------------------------------------------------------------===//
3791 // AVX-512  Scalar convert from sign integer to float/double
3792 //===----------------------------------------------------------------------===//
3793
3794 multiclass avx512_vcvtsi<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3795                           X86MemOperand x86memop, string asm> {
3796 let hasSideEffects = 0 in {
3797   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins DstRC:$src1, SrcRC:$src),
3798               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3799               EVEX_4V;
3800   let mayLoad = 1 in
3801   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst),
3802               (ins DstRC:$src1, x86memop:$src),
3803               !strconcat(asm,"\t{$src, $src1, $dst|$dst, $src1, $src}"), []>,
3804               EVEX_4V;
3805 } // hasSideEffects = 0
3806 }
3807 let Predicates = [HasAVX512] in {
3808 defm VCVTSI2SSZ   : avx512_vcvtsi<0x2A, GR32, FR32X, i32mem, "cvtsi2ss{l}">,
3809                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3810 defm VCVTSI642SSZ : avx512_vcvtsi<0x2A, GR64, FR32X, i64mem, "cvtsi2ss{q}">,
3811                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3812 defm VCVTSI2SDZ   : avx512_vcvtsi<0x2A, GR32, FR64X, i32mem, "cvtsi2sd{l}">,
3813                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3814 defm VCVTSI642SDZ : avx512_vcvtsi<0x2A, GR64, FR64X, i64mem, "cvtsi2sd{q}">,
3815                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3816
3817 def : Pat<(f32 (sint_to_fp (loadi32 addr:$src))),
3818           (VCVTSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3819 def : Pat<(f32 (sint_to_fp (loadi64 addr:$src))),
3820           (VCVTSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3821 def : Pat<(f64 (sint_to_fp (loadi32 addr:$src))),
3822           (VCVTSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3823 def : Pat<(f64 (sint_to_fp (loadi64 addr:$src))),
3824           (VCVTSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3825
3826 def : Pat<(f32 (sint_to_fp GR32:$src)),
3827           (VCVTSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
3828 def : Pat<(f32 (sint_to_fp GR64:$src)),
3829           (VCVTSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
3830 def : Pat<(f64 (sint_to_fp GR32:$src)),
3831           (VCVTSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
3832 def : Pat<(f64 (sint_to_fp GR64:$src)),
3833           (VCVTSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
3834
3835 defm VCVTUSI2SSZ   : avx512_vcvtsi<0x7B, GR32, FR32X, i32mem, "cvtusi2ss{l}">,
3836                                   XS, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3837 defm VCVTUSI642SSZ : avx512_vcvtsi<0x7B, GR64, FR32X, i64mem, "cvtusi2ss{q}">,
3838                                   XS, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3839 defm VCVTUSI2SDZ   : avx512_vcvtsi<0x7B, GR32, FR64X, i32mem, "cvtusi2sd{l}">,
3840                                   XD, VEX_LIG, EVEX_CD8<32, CD8VT1>;
3841 defm VCVTUSI642SDZ : avx512_vcvtsi<0x7B, GR64, FR64X, i64mem, "cvtusi2sd{q}">,
3842                                   XD, VEX_W, VEX_LIG, EVEX_CD8<64, CD8VT1>;
3843
3844 def : Pat<(f32 (uint_to_fp (loadi32 addr:$src))),
3845           (VCVTUSI2SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3846 def : Pat<(f32 (uint_to_fp (loadi64 addr:$src))),
3847           (VCVTUSI642SSZrm (f32 (IMPLICIT_DEF)), addr:$src)>;
3848 def : Pat<(f64 (uint_to_fp (loadi32 addr:$src))),
3849           (VCVTUSI2SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3850 def : Pat<(f64 (uint_to_fp (loadi64 addr:$src))),
3851           (VCVTUSI642SDZrm (f64 (IMPLICIT_DEF)), addr:$src)>;
3852
3853 def : Pat<(f32 (uint_to_fp GR32:$src)),
3854           (VCVTUSI2SSZrr (f32 (IMPLICIT_DEF)), GR32:$src)>;
3855 def : Pat<(f32 (uint_to_fp GR64:$src)),
3856           (VCVTUSI642SSZrr (f32 (IMPLICIT_DEF)), GR64:$src)>;
3857 def : Pat<(f64 (uint_to_fp GR32:$src)),
3858           (VCVTUSI2SDZrr (f64 (IMPLICIT_DEF)), GR32:$src)>;
3859 def : Pat<(f64 (uint_to_fp GR64:$src)),
3860           (VCVTUSI642SDZrr (f64 (IMPLICIT_DEF)), GR64:$src)>;
3861 }
3862
3863 //===----------------------------------------------------------------------===//
3864 // AVX-512  Scalar convert from float/double to integer
3865 //===----------------------------------------------------------------------===//
3866 multiclass avx512_cvt_s_int<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3867                           Intrinsic Int, Operand memop, ComplexPattern mem_cpat,
3868                           string asm> {
3869 let hasSideEffects = 0 in {
3870   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
3871               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
3872               [(set DstRC:$dst, (Int SrcRC:$src))]>, EVEX, VEX_LIG,
3873               Requires<[HasAVX512]>;
3874   let mayLoad = 1 in
3875   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins memop:$src),
3876               !strconcat(asm,"\t{$src, $dst|$dst, $src}"), []>, EVEX, VEX_LIG,
3877               Requires<[HasAVX512]>;
3878 } // hasSideEffects = 0
3879 }
3880 let Predicates = [HasAVX512] in {
3881 // Convert float/double to signed/unsigned int 32/64
3882 defm VCVTSS2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse_cvtss2si,
3883                                    ssmem, sse_load_f32, "cvtss2si">,
3884                                    XS, EVEX_CD8<32, CD8VT1>;
3885 defm VCVTSS2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse_cvtss2si64,
3886                                    ssmem, sse_load_f32, "cvtss2si">,
3887                                    XS, VEX_W, EVEX_CD8<32, CD8VT1>;
3888 defm VCVTSS2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtss2usi,
3889                                    ssmem, sse_load_f32, "cvtss2usi">,
3890                                    XS, EVEX_CD8<32, CD8VT1>;
3891 defm VCVTSS2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
3892                                    int_x86_avx512_cvtss2usi64, ssmem,
3893                                    sse_load_f32, "cvtss2usi">, XS, VEX_W,
3894                                    EVEX_CD8<32, CD8VT1>;
3895 defm VCVTSD2SIZ:    avx512_cvt_s_int<0x2D, VR128X, GR32, int_x86_sse2_cvtsd2si,
3896                                    sdmem, sse_load_f64, "cvtsd2si">,
3897                                    XD, EVEX_CD8<64, CD8VT1>;
3898 defm VCVTSD2SI64Z:  avx512_cvt_s_int<0x2D, VR128X, GR64, int_x86_sse2_cvtsd2si64,
3899                                    sdmem, sse_load_f64, "cvtsd2si">,
3900                                    XD, VEX_W, EVEX_CD8<64, CD8VT1>;
3901 defm VCVTSD2USIZ:   avx512_cvt_s_int<0x79, VR128X, GR32, int_x86_avx512_cvtsd2usi,
3902                                    sdmem, sse_load_f64, "cvtsd2usi">,
3903                                    XD, EVEX_CD8<64, CD8VT1>;
3904 defm VCVTSD2USI64Z: avx512_cvt_s_int<0x79, VR128X, GR64,
3905                                    int_x86_avx512_cvtsd2usi64, sdmem,
3906                                    sse_load_f64, "cvtsd2usi">, XD, VEX_W,
3907                                    EVEX_CD8<64, CD8VT1>;
3908
3909 let isCodeGenOnly = 1 in {
3910   defm Int_VCVTSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3911             int_x86_sse_cvtsi2ss, i32mem, loadi32, "cvtsi2ss{l}",
3912             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
3913   defm Int_VCVTSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3914             int_x86_sse_cvtsi642ss, i64mem, loadi64, "cvtsi2ss{q}",
3915             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
3916   defm Int_VCVTSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3917             int_x86_sse2_cvtsi2sd, i32mem, loadi32, "cvtsi2sd{l}",
3918             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
3919   defm Int_VCVTSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3920             int_x86_sse2_cvtsi642sd, i64mem, loadi64, "cvtsi2sd{q}",
3921             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
3922
3923   defm Int_VCVTUSI2SSZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3924             int_x86_avx512_cvtusi2ss, i32mem, loadi32, "cvtusi2ss{l}",
3925             SSE_CVT_Scalar, 0>, XS, EVEX_4V;
3926   defm Int_VCVTUSI2SS64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3927             int_x86_avx512_cvtusi642ss, i64mem, loadi64, "cvtusi2ss{q}",
3928             SSE_CVT_Scalar, 0>, XS, EVEX_4V, VEX_W;
3929   defm Int_VCVTUSI2SDZ : sse12_cvt_sint_3addr<0x2A, GR32, VR128X,
3930             int_x86_avx512_cvtusi2sd, i32mem, loadi32, "cvtusi2sd{l}",
3931             SSE_CVT_Scalar, 0>, XD, EVEX_4V;
3932   defm Int_VCVTUSI2SD64Z : sse12_cvt_sint_3addr<0x2A, GR64, VR128X,
3933             int_x86_avx512_cvtusi642sd, i64mem, loadi64, "cvtusi2sd{q}",
3934             SSE_CVT_Scalar, 0>, XD, EVEX_4V, VEX_W;
3935 } // isCodeGenOnly = 1
3936
3937 // Convert float/double to signed/unsigned int 32/64 with truncation
3938 let isCodeGenOnly = 1 in {
3939   defm Int_VCVTTSS2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse_cvttss2si,
3940                                      ssmem, sse_load_f32, "cvttss2si">,
3941                                      XS, EVEX_CD8<32, CD8VT1>;
3942   defm Int_VCVTTSS2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
3943                                      int_x86_sse_cvttss2si64, ssmem, sse_load_f32,
3944                                      "cvttss2si">, XS, VEX_W,
3945                                      EVEX_CD8<32, CD8VT1>;
3946   defm Int_VCVTTSD2SIZ : avx512_cvt_s_int<0x2C, VR128X, GR32, int_x86_sse2_cvttsd2si,
3947                                      sdmem, sse_load_f64, "cvttsd2si">, XD,
3948                                      EVEX_CD8<64, CD8VT1>;
3949   defm Int_VCVTTSD2SI64Z : avx512_cvt_s_int<0x2C, VR128X, GR64,
3950                                      int_x86_sse2_cvttsd2si64, sdmem, sse_load_f64,
3951                                      "cvttsd2si">, XD, VEX_W,
3952                                      EVEX_CD8<64, CD8VT1>;
3953   defm Int_VCVTTSS2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
3954                                      int_x86_avx512_cvttss2usi, ssmem, sse_load_f32,
3955                                      "cvttss2usi">, XS, EVEX_CD8<32, CD8VT1>;
3956   defm Int_VCVTTSS2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
3957                                      int_x86_avx512_cvttss2usi64, ssmem,
3958                                      sse_load_f32, "cvttss2usi">, XS, VEX_W,
3959                                      EVEX_CD8<32, CD8VT1>;
3960   defm Int_VCVTTSD2USIZ : avx512_cvt_s_int<0x78, VR128X, GR32,
3961                                      int_x86_avx512_cvttsd2usi,
3962                                      sdmem, sse_load_f64, "cvttsd2usi">, XD,
3963                                      EVEX_CD8<64, CD8VT1>;
3964   defm Int_VCVTTSD2USI64Z : avx512_cvt_s_int<0x78, VR128X, GR64,
3965                                      int_x86_avx512_cvttsd2usi64, sdmem,
3966                                      sse_load_f64, "cvttsd2usi">, XD, VEX_W,
3967                                      EVEX_CD8<64, CD8VT1>;
3968 } // isCodeGenOnly = 1
3969
3970 multiclass avx512_cvt_s<bits<8> opc, RegisterClass SrcRC, RegisterClass DstRC,
3971                          SDNode OpNode, X86MemOperand x86memop, PatFrag ld_frag,
3972                          string asm> {
3973   def rr : SI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
3974               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
3975               [(set DstRC:$dst, (OpNode SrcRC:$src))]>, EVEX;
3976   def rm : SI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
3977               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
3978               [(set DstRC:$dst, (OpNode (ld_frag addr:$src)))]>, EVEX;
3979 }
3980
3981 defm VCVTTSS2SIZ    : avx512_cvt_s<0x2C, FR32X, GR32, fp_to_sint, f32mem,
3982                                   loadf32, "cvttss2si">, XS,
3983                                   EVEX_CD8<32, CD8VT1>;
3984 defm VCVTTSS2USIZ   : avx512_cvt_s<0x78, FR32X, GR32, fp_to_uint, f32mem,
3985                                   loadf32, "cvttss2usi">, XS,
3986                                   EVEX_CD8<32, CD8VT1>;
3987 defm VCVTTSS2SI64Z  : avx512_cvt_s<0x2C, FR32X, GR64, fp_to_sint, f32mem,
3988                                   loadf32, "cvttss2si">, XS, VEX_W,
3989                                   EVEX_CD8<32, CD8VT1>;
3990 defm VCVTTSS2USI64Z : avx512_cvt_s<0x78, FR32X, GR64, fp_to_uint, f32mem,
3991                                   loadf32, "cvttss2usi">, XS, VEX_W,
3992                                   EVEX_CD8<32, CD8VT1>;
3993 defm VCVTTSD2SIZ    : avx512_cvt_s<0x2C, FR64X, GR32, fp_to_sint, f64mem,
3994                                   loadf64, "cvttsd2si">, XD,
3995                                   EVEX_CD8<64, CD8VT1>;
3996 defm VCVTTSD2USIZ   : avx512_cvt_s<0x78, FR64X, GR32, fp_to_uint, f64mem,
3997                                   loadf64, "cvttsd2usi">, XD,
3998                                   EVEX_CD8<64, CD8VT1>;
3999 defm VCVTTSD2SI64Z  : avx512_cvt_s<0x2C, FR64X, GR64, fp_to_sint, f64mem,
4000                                   loadf64, "cvttsd2si">, XD, VEX_W,
4001                                   EVEX_CD8<64, CD8VT1>;
4002 defm VCVTTSD2USI64Z : avx512_cvt_s<0x78, FR64X, GR64, fp_to_uint, f64mem,
4003                                   loadf64, "cvttsd2usi">, XD, VEX_W,
4004                                   EVEX_CD8<64, CD8VT1>;
4005 } // HasAVX512
4006 //===----------------------------------------------------------------------===//
4007 // AVX-512  Convert form float to double and back
4008 //===----------------------------------------------------------------------===//
4009 let hasSideEffects = 0 in {
4010 def VCVTSS2SDZrr : AVX512XSI<0x5A, MRMSrcReg, (outs FR64X:$dst),
4011                     (ins FR32X:$src1, FR32X:$src2),
4012                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4013                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2F]>;
4014 let mayLoad = 1 in
4015 def VCVTSS2SDZrm : AVX512XSI<0x5A, MRMSrcMem, (outs FR64X:$dst),
4016                     (ins FR32X:$src1, f32mem:$src2),
4017                     "vcvtss2sd\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4018                     []>, EVEX_4V, VEX_LIG, Sched<[WriteCvtF2FLd, ReadAfterLd]>,
4019                     EVEX_CD8<32, CD8VT1>;
4020
4021 // Convert scalar double to scalar single
4022 def VCVTSD2SSZrr  : AVX512XDI<0x5A, MRMSrcReg, (outs FR32X:$dst),
4023                       (ins FR64X:$src1, FR64X:$src2),
4024                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4025                       []>, EVEX_4V, VEX_LIG, VEX_W, Sched<[WriteCvtF2F]>;
4026 let mayLoad = 1 in
4027 def VCVTSD2SSZrm  : AVX512XDI<0x5A, MRMSrcMem, (outs FR32X:$dst),
4028                       (ins FR64X:$src1, f64mem:$src2),
4029                       "vcvtsd2ss\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4030                       []>, EVEX_4V, VEX_LIG, VEX_W,
4031                       Sched<[WriteCvtF2FLd, ReadAfterLd]>, EVEX_CD8<64, CD8VT1>;
4032 }
4033
4034 def : Pat<(f64 (fextend FR32X:$src)), (VCVTSS2SDZrr FR32X:$src, FR32X:$src)>,
4035       Requires<[HasAVX512]>;
4036 def : Pat<(fextend (loadf32 addr:$src)),
4037     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>, Requires<[HasAVX512]>;
4038
4039 def : Pat<(extloadf32 addr:$src),
4040     (VCVTSS2SDZrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4041       Requires<[HasAVX512, OptForSize]>;
4042
4043 def : Pat<(extloadf32 addr:$src),
4044     (VCVTSS2SDZrr (f32 (IMPLICIT_DEF)), (VMOVSSZrm addr:$src))>,
4045     Requires<[HasAVX512, OptForSpeed]>;
4046
4047 def : Pat<(f32 (fround FR64X:$src)), (VCVTSD2SSZrr FR64X:$src, FR64X:$src)>,
4048            Requires<[HasAVX512]>;
4049
4050 multiclass avx512_vcvt_fp_with_rc<bits<8> opc, string asm, RegisterClass SrcRC,
4051                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4052                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4053                Domain d> {
4054 let hasSideEffects = 0 in {
4055   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4056               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4057               [(set DstRC:$dst,
4058                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4059   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4060               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4061               [], d>, EVEX, EVEX_B, EVEX_RC;
4062   let mayLoad = 1 in
4063   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4064               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4065               [(set DstRC:$dst,
4066                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4067 } // hasSideEffects = 0
4068 }
4069
4070 multiclass avx512_vcvt_fp<bits<8> opc, string asm, RegisterClass SrcRC,
4071                RegisterClass DstRC, SDNode OpNode, PatFrag mem_frag,
4072                X86MemOperand x86memop, ValueType OpVT, ValueType InVT,
4073                Domain d> {
4074 let hasSideEffects = 0 in {
4075   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4076               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4077               [(set DstRC:$dst,
4078                 (OpVT (OpNode (InVT SrcRC:$src))))], d>, EVEX;
4079   let mayLoad = 1 in
4080   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4081               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4082               [(set DstRC:$dst,
4083                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))], d>, EVEX;
4084 } // hasSideEffects = 0
4085 }
4086
4087 defm VCVTPD2PSZ : avx512_vcvt_fp_with_rc<0x5A, "vcvtpd2ps", VR512, VR256X, fround,
4088                                 loadv8f64, f512mem, v8f32, v8f64,
4089                                 SSEPackedSingle>, EVEX_V512, VEX_W, PD,
4090                                 EVEX_CD8<64, CD8VF>;
4091
4092 defm VCVTPS2PDZ : avx512_vcvt_fp<0x5A, "vcvtps2pd", VR256X, VR512, fextend,
4093                                 loadv4f64, f256mem, v8f64, v8f32,
4094                                 SSEPackedDouble>, EVEX_V512, PS,
4095                                 EVEX_CD8<32, CD8VH>;
4096 def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4097             (VCVTPS2PDZrm addr:$src)>;
4098
4099 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4100                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), (i32 FROUND_CURRENT))),
4101           (VCVTPD2PSZrr VR512:$src)>;
4102
4103 def : Pat<(v8f32 (int_x86_avx512_mask_cvtpd2ps_512 (v8f64 VR512:$src),
4104                    (bc_v8f32(v8i32 immAllZerosV)), (i8 -1), imm:$rc)),
4105           (VCVTPD2PSZrrb VR512:$src, imm:$rc)>;
4106
4107 //===----------------------------------------------------------------------===//
4108 // AVX-512  Vector convert from sign integer to float/double
4109 //===----------------------------------------------------------------------===//
4110
4111 defm VCVTDQ2PSZ : avx512_vcvt_fp_with_rc<0x5B, "vcvtdq2ps", VR512, VR512, sint_to_fp,
4112                                 loadv8i64, i512mem, v16f32, v16i32,
4113                                 SSEPackedSingle>, EVEX_V512, PS,
4114                                 EVEX_CD8<32, CD8VF>;
4115
4116 defm VCVTDQ2PDZ : avx512_vcvt_fp<0xE6, "vcvtdq2pd", VR256X, VR512, sint_to_fp,
4117                                 loadv4i64, i256mem, v8f64, v8i32,
4118                                 SSEPackedDouble>, EVEX_V512, XS,
4119                                 EVEX_CD8<32, CD8VH>;
4120
4121 defm VCVTTPS2DQZ : avx512_vcvt_fp<0x5B, "vcvttps2dq", VR512, VR512, fp_to_sint,
4122                                  loadv16f32, f512mem, v16i32, v16f32,
4123                                  SSEPackedSingle>, EVEX_V512, XS,
4124                                  EVEX_CD8<32, CD8VF>;
4125
4126 defm VCVTTPD2DQZ : avx512_vcvt_fp<0xE6, "vcvttpd2dq", VR512, VR256X, fp_to_sint,
4127                                  loadv8f64, f512mem, v8i32, v8f64,
4128                                  SSEPackedDouble>, EVEX_V512, PD, VEX_W,
4129                                  EVEX_CD8<64, CD8VF>;
4130
4131 defm VCVTTPS2UDQZ : avx512_vcvt_fp<0x78, "vcvttps2udq", VR512, VR512, fp_to_uint,
4132                                  loadv16f32, f512mem, v16i32, v16f32,
4133                                  SSEPackedSingle>, EVEX_V512, PS,
4134                                  EVEX_CD8<32, CD8VF>;
4135
4136 // cvttps2udq (src, 0, mask-all-ones, sae-current)
4137 def : Pat<(v16i32 (int_x86_avx512_mask_cvttps2udq_512 (v16f32 VR512:$src),
4138                    (v16i32 immAllZerosV), (i16 -1), FROUND_CURRENT)),
4139           (VCVTTPS2UDQZrr VR512:$src)>;
4140
4141 defm VCVTTPD2UDQZ : avx512_vcvt_fp<0x78, "vcvttpd2udq", VR512, VR256X, fp_to_uint,
4142                                  loadv8f64, f512mem, v8i32, v8f64,
4143                                  SSEPackedDouble>, EVEX_V512, PS, VEX_W,
4144                                  EVEX_CD8<64, CD8VF>;
4145
4146 // cvttpd2udq (src, 0, mask-all-ones, sae-current)
4147 def : Pat<(v8i32 (int_x86_avx512_mask_cvttpd2udq_512 (v8f64 VR512:$src),
4148                    (v8i32 immAllZerosV), (i8 -1), FROUND_CURRENT)),
4149           (VCVTTPD2UDQZrr VR512:$src)>;
4150
4151 defm VCVTUDQ2PDZ : avx512_vcvt_fp<0x7A, "vcvtudq2pd", VR256X, VR512, uint_to_fp,
4152                                  loadv4i64, f256mem, v8f64, v8i32,
4153                                  SSEPackedDouble>, EVEX_V512, XS,
4154                                  EVEX_CD8<32, CD8VH>;
4155
4156 defm VCVTUDQ2PSZ : avx512_vcvt_fp_with_rc<0x7A, "vcvtudq2ps", VR512, VR512, uint_to_fp,
4157                                  loadv16i32, f512mem, v16f32, v16i32,
4158                                  SSEPackedSingle>, EVEX_V512, XD,
4159                                  EVEX_CD8<32, CD8VF>;
4160
4161 def : Pat<(v8i32 (fp_to_uint (v8f32 VR256X:$src1))),
4162           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4163            (v16f32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4164
4165 def : Pat<(v4i32 (fp_to_uint (v4f32 VR128X:$src1))),
4166           (EXTRACT_SUBREG (v16i32 (VCVTTPS2UDQZrr
4167            (v16f32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4168
4169 def : Pat<(v8f32 (uint_to_fp (v8i32 VR256X:$src1))),
4170           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4171            (v16i32 (SUBREG_TO_REG (i32 0), VR256X:$src1, sub_ymm)))), sub_ymm)>;
4172
4173 def : Pat<(v4f32 (uint_to_fp (v4i32 VR128X:$src1))),
4174           (EXTRACT_SUBREG (v16f32 (VCVTUDQ2PSZrr
4175            (v16i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_xmm)>;
4176
4177 def : Pat<(v4f64 (uint_to_fp (v4i32 VR128X:$src1))),
4178           (EXTRACT_SUBREG (v8f64 (VCVTUDQ2PDZrr
4179            (v8i32 (SUBREG_TO_REG (i32 0), VR128X:$src1, sub_xmm)))), sub_ymm)>;
4180
4181 def : Pat<(v16f32 (int_x86_avx512_mask_cvtdq2ps_512 (v16i32 VR512:$src),
4182                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4183           (VCVTDQ2PSZrrb VR512:$src, imm:$rc)>;
4184 def : Pat<(v8f64 (int_x86_avx512_mask_cvtdq2pd_512 (v8i32 VR256X:$src),
4185                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4186           (VCVTDQ2PDZrr VR256X:$src)>;
4187 def : Pat<(v16f32 (int_x86_avx512_mask_cvtudq2ps_512 (v16i32 VR512:$src),
4188                    (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), imm:$rc)),
4189           (VCVTUDQ2PSZrrb VR512:$src, imm:$rc)>;
4190 def : Pat<(v8f64 (int_x86_avx512_mask_cvtudq2pd_512 (v8i32 VR256X:$src),
4191                    (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4192           (VCVTUDQ2PDZrr VR256X:$src)>;
4193
4194 multiclass avx512_vcvt_fp2int<bits<8> opc, string asm, RegisterClass SrcRC,
4195                RegisterClass DstRC, PatFrag mem_frag,
4196                X86MemOperand x86memop, Domain d> {
4197 let hasSideEffects = 0 in {
4198   def rr : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src),
4199               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4200               [], d>, EVEX;
4201   def rrb : AVX512PI<opc, MRMSrcReg, (outs DstRC:$dst), (ins SrcRC:$src, AVX512RC:$rc),
4202               !strconcat(asm,"\t{$rc, $src, $dst|$dst, $src, $rc}"),
4203               [], d>, EVEX, EVEX_B, EVEX_RC;
4204   let mayLoad = 1 in
4205   def rm : AVX512PI<opc, MRMSrcMem, (outs DstRC:$dst), (ins x86memop:$src),
4206               !strconcat(asm,"\t{$src, $dst|$dst, $src}"),
4207               [], d>, EVEX;
4208 } // hasSideEffects = 0
4209 }
4210
4211 defm VCVTPS2DQZ : avx512_vcvt_fp2int<0x5B, "vcvtps2dq", VR512, VR512,
4212                                  loadv16f32, f512mem, SSEPackedSingle>, PD,
4213                                  EVEX_V512, EVEX_CD8<32, CD8VF>;
4214 defm VCVTPD2DQZ : avx512_vcvt_fp2int<0xE6, "vcvtpd2dq", VR512, VR256X,
4215                                  loadv8f64, f512mem, SSEPackedDouble>, XD, VEX_W,
4216                                  EVEX_V512, EVEX_CD8<64, CD8VF>;
4217
4218 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2dq_512 (v16f32 VR512:$src),
4219                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4220            (VCVTPS2DQZrrb VR512:$src, imm:$rc)>;
4221
4222 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2dq_512 (v8f64 VR512:$src),
4223                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4224            (VCVTPD2DQZrrb VR512:$src, imm:$rc)>;
4225
4226 defm VCVTPS2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtps2udq", VR512, VR512,
4227                                  loadv16f32, f512mem, SSEPackedSingle>,
4228                                  PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
4229 defm VCVTPD2UDQZ : avx512_vcvt_fp2int<0x79, "vcvtpd2udq", VR512, VR256X,
4230                                  loadv8f64, f512mem, SSEPackedDouble>, VEX_W,
4231                                  PS, EVEX_V512, EVEX_CD8<64, CD8VF>;
4232
4233 def : Pat <(v16i32 (int_x86_avx512_mask_cvtps2udq_512 (v16f32 VR512:$src),
4234                     (v16i32 immAllZerosV), (i16 -1), imm:$rc)),
4235            (VCVTPS2UDQZrrb VR512:$src, imm:$rc)>;
4236
4237 def : Pat <(v8i32 (int_x86_avx512_mask_cvtpd2udq_512 (v8f64 VR512:$src),
4238                     (v8i32 immAllZerosV), (i8 -1), imm:$rc)),
4239            (VCVTPD2UDQZrrb VR512:$src, imm:$rc)>;
4240
4241 let Predicates = [HasAVX512] in {
4242   def : Pat<(v8f32 (fround (loadv8f64 addr:$src))),
4243             (VCVTPD2PSZrm addr:$src)>;
4244   def : Pat<(v8f64 (extloadv8f32 addr:$src)),
4245             (VCVTPS2PDZrm addr:$src)>;
4246 }
4247
4248 //===----------------------------------------------------------------------===//
4249 // Half precision conversion instructions
4250 //===----------------------------------------------------------------------===//
4251 multiclass avx512_cvtph2ps<RegisterClass destRC, RegisterClass srcRC,
4252                              X86MemOperand x86memop> {
4253   def rr : AVX5128I<0x13, MRMSrcReg, (outs destRC:$dst), (ins srcRC:$src),
4254              "vcvtph2ps\t{$src, $dst|$dst, $src}",
4255              []>, EVEX;
4256   let hasSideEffects = 0, mayLoad = 1 in
4257   def rm : AVX5128I<0x13, MRMSrcMem, (outs destRC:$dst), (ins x86memop:$src),
4258              "vcvtph2ps\t{$src, $dst|$dst, $src}", []>, EVEX;
4259 }
4260
4261 multiclass avx512_cvtps2ph<RegisterClass destRC, RegisterClass srcRC,
4262                              X86MemOperand x86memop> {
4263   def rr : AVX512AIi8<0x1D, MRMDestReg, (outs destRC:$dst),
4264                (ins srcRC:$src1, i32u8imm:$src2),
4265                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}",
4266                []>, EVEX;
4267   let hasSideEffects = 0, mayStore = 1 in
4268   def mr : AVX512AIi8<0x1D, MRMDestMem, (outs),
4269                (ins x86memop:$dst, srcRC:$src1, i32u8imm:$src2),
4270                "vcvtps2ph\t{$src2, $src1, $dst|$dst, $src1, $src2}", []>, EVEX;
4271 }
4272
4273 defm VCVTPH2PSZ : avx512_cvtph2ps<VR512, VR256X, f256mem>, EVEX_V512,
4274                                     EVEX_CD8<32, CD8VH>;
4275 defm VCVTPS2PHZ : avx512_cvtps2ph<VR256X, VR512, f256mem>, EVEX_V512,
4276                                     EVEX_CD8<32, CD8VH>;
4277
4278 def : Pat<(v16i16 (int_x86_avx512_mask_vcvtps2ph_512 (v16f32 VR512:$src),
4279            imm:$rc, (bc_v16i16(v8i32 immAllZerosV)), (i16 -1))),
4280            (VCVTPS2PHZrr VR512:$src, imm:$rc)>;
4281
4282 def : Pat<(v16f32 (int_x86_avx512_mask_vcvtph2ps_512 (v16i16 VR256X:$src),
4283            (bc_v16f32(v16i32 immAllZerosV)), (i16 -1), (i32 FROUND_CURRENT))),
4284            (VCVTPH2PSZrr VR256X:$src)>;
4285
4286 let Defs = [EFLAGS], Predicates = [HasAVX512] in {
4287   defm VUCOMISSZ : sse12_ord_cmp<0x2E, FR32X, X86cmp, f32, f32mem, loadf32,
4288                                  "ucomiss">, PS, EVEX, VEX_LIG,
4289                                  EVEX_CD8<32, CD8VT1>;
4290   defm VUCOMISDZ : sse12_ord_cmp<0x2E, FR64X, X86cmp, f64, f64mem, loadf64,
4291                                   "ucomisd">, PD, EVEX,
4292                                   VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4293   let Pattern = []<dag> in {
4294     defm VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, undef, v4f32, f128mem, load,
4295                                    "comiss">, PS, EVEX, VEX_LIG,
4296                                    EVEX_CD8<32, CD8VT1>;
4297     defm VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, undef, v2f64, f128mem, load,
4298                                    "comisd">, PD, EVEX,
4299                                     VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4300   }
4301   let isCodeGenOnly = 1 in {
4302     defm Int_VUCOMISSZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v4f32, f128mem,
4303                               load, "ucomiss">, PS, EVEX, VEX_LIG,
4304                               EVEX_CD8<32, CD8VT1>;
4305     defm Int_VUCOMISDZ  : sse12_ord_cmp<0x2E, VR128X, X86ucomi, v2f64, f128mem,
4306                               load, "ucomisd">, PD, EVEX,
4307                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4308
4309     defm Int_VCOMISSZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v4f32, f128mem,
4310                               load, "comiss">, PS, EVEX, VEX_LIG,
4311                               EVEX_CD8<32, CD8VT1>;
4312     defm Int_VCOMISDZ  : sse12_ord_cmp<0x2F, VR128X, X86comi, v2f64, f128mem,
4313                               load, "comisd">, PD, EVEX,
4314                               VEX_LIG, VEX_W, EVEX_CD8<64, CD8VT1>;
4315   }
4316 }
4317
4318 /// avx512_fp14_s rcp14ss, rcp14sd, rsqrt14ss, rsqrt14sd
4319 multiclass avx512_fp14_s<bits<8> opc, string OpcodeStr, RegisterClass RC,
4320                             X86MemOperand x86memop> {
4321   let hasSideEffects = 0 in {
4322   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
4323                (ins RC:$src1, RC:$src2),
4324                !strconcat(OpcodeStr,
4325                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4326   let mayLoad = 1 in {
4327   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
4328                (ins RC:$src1, x86memop:$src2),
4329                !strconcat(OpcodeStr,
4330                "\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>, EVEX_4V;
4331   }
4332 }
4333 }
4334
4335 defm VRCP14SS   : avx512_fp14_s<0x4D, "vrcp14ss", FR32X, f32mem>,
4336                   EVEX_CD8<32, CD8VT1>;
4337 defm VRCP14SD   : avx512_fp14_s<0x4D, "vrcp14sd", FR64X, f64mem>,
4338                   VEX_W, EVEX_CD8<64, CD8VT1>;
4339 defm VRSQRT14SS   : avx512_fp14_s<0x4F, "vrsqrt14ss", FR32X, f32mem>,
4340                   EVEX_CD8<32, CD8VT1>;
4341 defm VRSQRT14SD   : avx512_fp14_s<0x4F, "vrsqrt14sd", FR64X, f64mem>,
4342                   VEX_W, EVEX_CD8<64, CD8VT1>;
4343
4344 def : Pat <(v4f32 (int_x86_avx512_rcp14_ss (v4f32 VR128X:$src1),
4345               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4346            (COPY_TO_REGCLASS (VRCP14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4347                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4348
4349 def : Pat <(v2f64 (int_x86_avx512_rcp14_sd (v2f64 VR128X:$src1),
4350               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4351            (COPY_TO_REGCLASS (VRCP14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4352                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4353
4354 def : Pat <(v4f32 (int_x86_avx512_rsqrt14_ss (v4f32 VR128X:$src1),
4355               (v4f32 VR128X:$src2), (bc_v4f32 (v4i32 immAllZerosV)), (i8 -1))),
4356            (COPY_TO_REGCLASS (VRSQRT14SSrr (COPY_TO_REGCLASS VR128X:$src1, FR32X),
4357                        (COPY_TO_REGCLASS VR128X:$src2, FR32X)), VR128X)>;
4358
4359 def : Pat <(v2f64 (int_x86_avx512_rsqrt14_sd (v2f64 VR128X:$src1),
4360               (v2f64 VR128X:$src2), (bc_v2f64 (v4i32 immAllZerosV)), (i8 -1))),
4361            (COPY_TO_REGCLASS (VRSQRT14SDrr (COPY_TO_REGCLASS VR128X:$src1, FR64X),
4362                        (COPY_TO_REGCLASS VR128X:$src2, FR64X)), VR128X)>;
4363
4364 /// avx512_fp14_p rcp14ps, rcp14pd, rsqrt14ps, rsqrt14pd
4365 multiclass avx512_fp14_p<bits<8> opc, string OpcodeStr, SDNode OpNode,
4366                          X86VectorVTInfo _> {
4367   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4368                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4369                          (_.FloatVT (OpNode _.RC:$src))>, EVEX, T8PD;
4370   let mayLoad = 1 in {
4371     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4372                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4373                            (OpNode (_.FloatVT
4374                              (bitconvert (_.LdFrag addr:$src))))>, EVEX, T8PD;
4375     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4376                             (ins _.ScalarMemOp:$src), OpcodeStr,
4377                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4378                             (OpNode (_.FloatVT
4379                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4380                             EVEX, T8PD, EVEX_B;
4381   }
4382 }
4383
4384 multiclass avx512_fp14_p_vl_all<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4385   defm PSZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"), OpNode, v16f32_info>,
4386                           EVEX_V512, EVEX_CD8<32, CD8VF>;
4387   defm PDZ : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"), OpNode, v8f64_info>,
4388                           EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
4389
4390   // Define only if AVX512VL feature is present.
4391   let Predicates = [HasVLX] in {
4392     defm PSZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4393                                 OpNode, v4f32x_info>,
4394                                EVEX_V128, EVEX_CD8<32, CD8VF>;
4395     defm PSZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "ps"),
4396                                 OpNode, v8f32x_info>,
4397                                EVEX_V256, EVEX_CD8<32, CD8VF>;
4398     defm PDZ128 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4399                                 OpNode, v2f64x_info>,
4400                                EVEX_V128, VEX_W, EVEX_CD8<64, CD8VF>;
4401     defm PDZ256 : avx512_fp14_p<opc, !strconcat(OpcodeStr, "pd"),
4402                                 OpNode, v4f64x_info>,
4403                                EVEX_V256, VEX_W, EVEX_CD8<64, CD8VF>;
4404   }
4405 }
4406
4407 defm VRSQRT14 : avx512_fp14_p_vl_all<0x4E, "vrsqrt14", X86frsqrt>;
4408 defm VRCP14 : avx512_fp14_p_vl_all<0x4C, "vrcp14", X86frcp>;
4409
4410 def : Pat <(v16f32 (int_x86_avx512_rsqrt14_ps_512 (v16f32 VR512:$src),
4411               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4412            (VRSQRT14PSZr VR512:$src)>;
4413 def : Pat <(v8f64 (int_x86_avx512_rsqrt14_pd_512 (v8f64 VR512:$src),
4414               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4415            (VRSQRT14PDZr VR512:$src)>;
4416
4417 def : Pat <(v16f32 (int_x86_avx512_rcp14_ps_512 (v16f32 VR512:$src),
4418               (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1))),
4419            (VRCP14PSZr VR512:$src)>;
4420 def : Pat <(v8f64 (int_x86_avx512_rcp14_pd_512 (v8f64 VR512:$src),
4421               (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1))),
4422            (VRCP14PDZr VR512:$src)>;
4423
4424 /// avx512_fp28_s rcp28ss, rcp28sd, rsqrt28ss, rsqrt28sd
4425 multiclass avx512_fp28_s<bits<8> opc, string OpcodeStr,X86VectorVTInfo _,
4426                          SDNode OpNode> {
4427
4428   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4429                            (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4430                            "$src2, $src1", "$src1, $src2",
4431                            (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4432                            (i32 FROUND_CURRENT))>;
4433
4434   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4435                             (ins _.RC:$src1, _.RC:$src2), OpcodeStr,
4436                             "$src2, $src1", "$src1, $src2",
4437                             (OpNode (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4438                             (i32 FROUND_NO_EXC)), "{sae}">, EVEX_B;
4439
4440   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4441                          (ins _.RC:$src1, _.MemOp:$src2), OpcodeStr,
4442                          "$src2, $src1", "$src1, $src2",
4443                          (OpNode (_.VT _.RC:$src1),
4444                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4445                          (i32 FROUND_CURRENT))>;
4446 }
4447
4448 multiclass avx512_eri_s<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4449   defm SS : avx512_fp28_s<opc, OpcodeStr#"ss", f32x_info, OpNode>,
4450               EVEX_CD8<32, CD8VT1>;
4451   defm SD : avx512_fp28_s<opc, OpcodeStr#"sd", f64x_info, OpNode>,
4452               EVEX_CD8<64, CD8VT1>, VEX_W;
4453 }
4454
4455 let hasSideEffects = 0, Predicates = [HasERI] in {
4456   defm VRCP28   : avx512_eri_s<0xCB, "vrcp28",   X86rcp28s>,   T8PD, EVEX_4V;
4457   defm VRSQRT28 : avx512_eri_s<0xCD, "vrsqrt28", X86rsqrt28s>, T8PD, EVEX_4V;
4458 }
4459 /// avx512_fp28_p rcp28ps, rcp28pd, rsqrt28ps, rsqrt28pd
4460
4461 multiclass avx512_fp28_p<bits<8> opc, string OpcodeStr, X86VectorVTInfo _,
4462                          SDNode OpNode> {
4463
4464   defm r : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4465                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4466                          (OpNode (_.VT _.RC:$src), (i32 FROUND_CURRENT))>;
4467
4468   defm rb : AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4469                         (ins _.RC:$src), OpcodeStr,
4470                         "$src", "$src",
4471                         (OpNode (_.VT _.RC:$src), (i32 FROUND_NO_EXC)),
4472                         "{sae}">, EVEX_B;
4473
4474   defm m : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4475                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4476                          (OpNode (_.FloatVT
4477                              (bitconvert (_.LdFrag addr:$src))),
4478                           (i32 FROUND_CURRENT))>;
4479
4480   defm mb : AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4481                          (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4482                          (OpNode (_.FloatVT
4483                                   (X86VBroadcast (_.ScalarLdFrag addr:$src))),
4484                                  (i32 FROUND_CURRENT))>, EVEX_B;
4485 }
4486
4487 multiclass  avx512_eri<bits<8> opc, string OpcodeStr, SDNode OpNode> {
4488    defm PS : avx512_fp28_p<opc, OpcodeStr#"ps", v16f32_info, OpNode>,
4489                      EVEX_CD8<32, CD8VF>;
4490    defm PD : avx512_fp28_p<opc, OpcodeStr#"pd", v8f64_info, OpNode>,
4491                      VEX_W, EVEX_CD8<32, CD8VF>;
4492 }
4493
4494 let Predicates = [HasERI], hasSideEffects = 0 in {
4495
4496  defm VRSQRT28 : avx512_eri<0xCC, "vrsqrt28", X86rsqrt28>, EVEX, EVEX_V512, T8PD;
4497  defm VRCP28   : avx512_eri<0xCA, "vrcp28",   X86rcp28>,   EVEX, EVEX_V512, T8PD;
4498  defm VEXP2    : avx512_eri<0xC8, "vexp2",    X86exp2>,    EVEX, EVEX_V512, T8PD;
4499 }
4500
4501 multiclass avx512_sqrt_packed<bits<8> opc, string OpcodeStr,
4502                               SDNode OpNode, X86VectorVTInfo _>{
4503   defm r: AVX512_maskable<opc, MRMSrcReg, _, (outs _.RC:$dst),
4504                          (ins _.RC:$src), OpcodeStr, "$src", "$src",
4505                          (_.FloatVT (OpNode _.RC:$src))>, EVEX;
4506   let mayLoad = 1 in {
4507     defm m: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4508                            (ins _.MemOp:$src), OpcodeStr, "$src", "$src",
4509                            (OpNode (_.FloatVT
4510                              (bitconvert (_.LdFrag addr:$src))))>, EVEX;
4511
4512     defm mb: AVX512_maskable<opc, MRMSrcMem, _, (outs _.RC:$dst),
4513                             (ins _.ScalarMemOp:$src), OpcodeStr,
4514                             "${src}"##_.BroadcastStr, "${src}"##_.BroadcastStr,
4515                             (OpNode (_.FloatVT
4516                               (X86VBroadcast (_.ScalarLdFrag addr:$src))))>,
4517                             EVEX, EVEX_B;
4518   }
4519 }
4520
4521 multiclass avx512_sqrt_scalar<bits<8> opc, string OpcodeStr,
4522                           Intrinsic F32Int, Intrinsic F64Int,
4523                           OpndItins itins_s, OpndItins itins_d> {
4524   def SSZr : SI<opc, MRMSrcReg, (outs FR32X:$dst),
4525                (ins FR32X:$src1, FR32X:$src2),
4526                !strconcat(OpcodeStr,
4527                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4528                       [], itins_s.rr>, XS, EVEX_4V;
4529   let isCodeGenOnly = 1 in
4530   def SSZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4531                (ins VR128X:$src1, VR128X:$src2),
4532                !strconcat(OpcodeStr,
4533                 "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4534                [(set VR128X:$dst,
4535                  (F32Int VR128X:$src1, VR128X:$src2))],
4536                itins_s.rr>, XS, EVEX_4V;
4537   let mayLoad = 1 in {
4538   def SSZm : SI<opc, MRMSrcMem, (outs FR32X:$dst),
4539                (ins FR32X:$src1, f32mem:$src2),
4540                !strconcat(OpcodeStr,
4541                           "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4542                       [], itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4543   let isCodeGenOnly = 1 in
4544   def SSZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4545                    (ins VR128X:$src1, ssmem:$src2),
4546                    !strconcat(OpcodeStr,
4547                  "ss\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4548                    [(set VR128X:$dst,
4549                      (F32Int VR128X:$src1, sse_load_f32:$src2))],
4550                    itins_s.rm>, XS, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4551   }
4552   def SDZr : SI<opc, MRMSrcReg, (outs FR64X:$dst),
4553                (ins FR64X:$src1, FR64X:$src2),
4554                !strconcat(OpcodeStr,
4555                           "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4556                       XD, EVEX_4V, VEX_W;
4557   let isCodeGenOnly = 1 in
4558   def SDZr_Int : SIi8<opc, MRMSrcReg, (outs VR128X:$dst),
4559                (ins VR128X:$src1, VR128X:$src2),
4560                !strconcat(OpcodeStr,
4561                 "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4562                [(set VR128X:$dst,
4563                  (F64Int VR128X:$src1, VR128X:$src2))],
4564                itins_s.rr>, XD, EVEX_4V, VEX_W;
4565   let mayLoad = 1 in {
4566   def SDZm : SI<opc, MRMSrcMem, (outs FR64X:$dst),
4567                (ins FR64X:$src1, f64mem:$src2),
4568                !strconcat(OpcodeStr,
4569                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"), []>,
4570                XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4571   let isCodeGenOnly = 1 in
4572   def SDZm_Int : SIi8<opc, MRMSrcMem, (outs VR128X:$dst),
4573                   (ins VR128X:$src1, sdmem:$src2),
4574                    !strconcat(OpcodeStr,
4575                   "sd\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4576                   [(set VR128X:$dst,
4577                     (F64Int VR128X:$src1, sse_load_f64:$src2))]>,
4578                   XD, EVEX_4V, VEX_W, EVEX_CD8<64, CD8VT1>;
4579   }
4580 }
4581
4582 multiclass avx512_sqrt_packed_all<bits<8> opc, string OpcodeStr,
4583                                   SDNode OpNode> {
4584   defm PSZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"), OpNode,
4585                                 v16f32_info>,
4586                                 EVEX_V512, PS, EVEX_CD8<32, CD8VF>;
4587   defm PDZ : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"), OpNode,
4588                                 v8f64_info>,
4589                                 EVEX_V512, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4590   // Define only if AVX512VL feature is present.
4591   let Predicates = [HasVLX] in {
4592     defm PSZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4593                                      OpNode, v4f32x_info>,
4594                                      EVEX_V128, PS, EVEX_CD8<32, CD8VF>;
4595     defm PSZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "ps"),
4596                                      OpNode, v8f32x_info>,
4597                                      EVEX_V256, PS, EVEX_CD8<32, CD8VF>;
4598     defm PDZ128 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4599                                      OpNode, v2f64x_info>,
4600                                      EVEX_V128, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4601     defm PDZ256 : avx512_sqrt_packed<opc, !strconcat(OpcodeStr, "pd"),
4602                                      OpNode, v4f64x_info>,
4603                                      EVEX_V256, VEX_W, PD, EVEX_CD8<64, CD8VF>;
4604   }
4605 }
4606
4607 defm VSQRT : avx512_sqrt_packed_all<0x51, "vsqrt", fsqrt>;
4608
4609 defm VSQRT  : avx512_sqrt_scalar<0x51, "sqrt",
4610                 int_x86_avx512_sqrt_ss, int_x86_avx512_sqrt_sd,
4611                 SSE_SQRTSS, SSE_SQRTSD>;
4612
4613 let Predicates = [HasAVX512] in {
4614   def : Pat<(v16f32 (int_x86_avx512_sqrt_ps_512 (v16f32 VR512:$src1),
4615                     (bc_v16f32 (v16i32 immAllZerosV)), (i16 -1), FROUND_CURRENT)),
4616                    (VSQRTPSZr VR512:$src1)>;
4617   def : Pat<(v8f64 (int_x86_avx512_sqrt_pd_512 (v8f64 VR512:$src1),
4618                     (bc_v8f64 (v16i32 immAllZerosV)), (i8 -1), FROUND_CURRENT)),
4619                    (VSQRTPDZr VR512:$src1)>;
4620
4621   def : Pat<(f32 (fsqrt FR32X:$src)),
4622             (VSQRTSSZr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4623   def : Pat<(f32 (fsqrt (load addr:$src))),
4624             (VSQRTSSZm (f32 (IMPLICIT_DEF)), addr:$src)>,
4625             Requires<[OptForSize]>;
4626   def : Pat<(f64 (fsqrt FR64X:$src)),
4627             (VSQRTSDZr (f64 (IMPLICIT_DEF)), FR64X:$src)>;
4628   def : Pat<(f64 (fsqrt (load addr:$src))),
4629             (VSQRTSDZm (f64 (IMPLICIT_DEF)), addr:$src)>,
4630             Requires<[OptForSize]>;
4631
4632   def : Pat<(f32 (X86frsqrt FR32X:$src)),
4633             (VRSQRT14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4634   def : Pat<(f32 (X86frsqrt (load addr:$src))),
4635             (VRSQRT14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4636             Requires<[OptForSize]>;
4637
4638   def : Pat<(f32 (X86frcp FR32X:$src)),
4639             (VRCP14SSrr (f32 (IMPLICIT_DEF)), FR32X:$src)>;
4640   def : Pat<(f32 (X86frcp (load addr:$src))),
4641             (VRCP14SSrm (f32 (IMPLICIT_DEF)), addr:$src)>,
4642             Requires<[OptForSize]>;
4643
4644   def : Pat<(int_x86_sse_sqrt_ss VR128X:$src),
4645             (COPY_TO_REGCLASS (VSQRTSSZr (f32 (IMPLICIT_DEF)),
4646                                         (COPY_TO_REGCLASS VR128X:$src, FR32)),
4647                               VR128X)>;
4648   def : Pat<(int_x86_sse_sqrt_ss sse_load_f32:$src),
4649             (VSQRTSSZm_Int (v4f32 (IMPLICIT_DEF)), sse_load_f32:$src)>;
4650
4651   def : Pat<(int_x86_sse2_sqrt_sd VR128X:$src),
4652             (COPY_TO_REGCLASS (VSQRTSDZr (f64 (IMPLICIT_DEF)),
4653                                         (COPY_TO_REGCLASS VR128X:$src, FR64)),
4654                               VR128X)>;
4655   def : Pat<(int_x86_sse2_sqrt_sd sse_load_f64:$src),
4656             (VSQRTSDZm_Int (v2f64 (IMPLICIT_DEF)), sse_load_f64:$src)>;
4657 }
4658
4659
4660 multiclass avx512_rndscale<bits<8> opc, string OpcodeStr,
4661                             X86MemOperand x86memop, RegisterClass RC,
4662                             PatFrag mem_frag, Domain d> {
4663 let ExeDomain = d in {
4664   // Intrinsic operation, reg.
4665   // Vector intrinsic operation, reg
4666   def r : AVX512AIi8<opc, MRMSrcReg,
4667                     (outs RC:$dst), (ins RC:$src1, i32u8imm:$src2),
4668                     !strconcat(OpcodeStr,
4669                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4670                     []>, EVEX;
4671
4672   // Vector intrinsic operation, mem
4673   def m : AVX512AIi8<opc, MRMSrcMem,
4674                     (outs RC:$dst), (ins x86memop:$src1, i32u8imm:$src2),
4675                     !strconcat(OpcodeStr,
4676                     "\t{$src2, $src1, $dst|$dst, $src1, $src2}"),
4677                     []>, EVEX;
4678 } // ExeDomain
4679 }
4680
4681 defm VRNDSCALEPSZ : avx512_rndscale<0x08, "vrndscaleps", f512mem, VR512,
4682                                 loadv16f32, SSEPackedSingle>, EVEX_V512,
4683                                 EVEX_CD8<32, CD8VF>;
4684
4685 def : Pat<(v16f32 (int_x86_avx512_mask_rndscale_ps_512 (v16f32 VR512:$src1),
4686                    imm:$src2, (v16f32 VR512:$src1), (i16 -1),
4687                    FROUND_CURRENT)),
4688                    (VRNDSCALEPSZr VR512:$src1, imm:$src2)>;
4689
4690
4691 defm VRNDSCALEPDZ : avx512_rndscale<0x09, "vrndscalepd", f512mem, VR512,
4692                                 loadv8f64, SSEPackedDouble>, EVEX_V512,
4693                                 VEX_W, EVEX_CD8<64, CD8VF>;
4694
4695 def : Pat<(v8f64 (int_x86_avx512_mask_rndscale_pd_512 (v8f64 VR512:$src1),
4696                   imm:$src2, (v8f64 VR512:$src1), (i8 -1),
4697                   FROUND_CURRENT)),
4698                    (VRNDSCALEPDZr VR512:$src1, imm:$src2)>;
4699
4700 multiclass
4701 avx512_rndscale_scalar<bits<8> opc, string OpcodeStr, X86VectorVTInfo _> {
4702
4703   let ExeDomain = _.ExeDomain in {
4704   defm r : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4705                            (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4706                            "$src3, $src2, $src1", "$src1, $src2, $src3",
4707                            (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4708                             (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4709
4710   defm rb : AVX512_maskable_scalar<opc, MRMSrcReg, _, (outs _.RC:$dst),
4711                          (ins _.RC:$src1, _.RC:$src2, i32u8imm:$src3), OpcodeStr,
4712                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4713                          (_.VT (X86RndScale (_.VT _.RC:$src1), (_.VT _.RC:$src2),
4714                          (i32 imm:$src3), (i32 FROUND_NO_EXC))), "{sae}">, EVEX_B;
4715
4716   let mayLoad = 1 in
4717   defm m : AVX512_maskable_scalar<opc, MRMSrcMem, _, (outs _.RC:$dst),
4718                          (ins _.RC:$src1, _.MemOp:$src2, i32u8imm:$src3), OpcodeStr,
4719                          "$src3, $src2, $src1", "$src1, $src2, $src3",
4720                          (_.VT (X86RndScale (_.VT _.RC:$src1),
4721                           (_.VT (scalar_to_vector (_.ScalarLdFrag addr:$src2))),
4722                           (i32 imm:$src3), (i32 FROUND_CURRENT)))>;
4723   }
4724   let Predicates = [HasAVX512] in {
4725   def : Pat<(ffloor _.FRC:$src), (COPY_TO_REGCLASS
4726              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4727              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x1))), _.FRC)>;
4728   def : Pat<(fceil _.FRC:$src), (COPY_TO_REGCLASS
4729              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4730              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x2))), _.FRC)>;
4731   def : Pat<(ftrunc _.FRC:$src), (COPY_TO_REGCLASS
4732              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4733              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x3))), _.FRC)>;
4734   def : Pat<(frint _.FRC:$src), (COPY_TO_REGCLASS
4735              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4736              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0x4))), _.FRC)>;
4737   def : Pat<(fnearbyint _.FRC:$src), (COPY_TO_REGCLASS
4738              (_.VT (!cast<Instruction>(NAME##r) (_.VT (IMPLICIT_DEF)),
4739              (_.VT (COPY_TO_REGCLASS _.FRC:$src, _.RC)), (i32 0xc))), _.FRC)>;
4740
4741   def : Pat<(ffloor (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4742              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4743              addr:$src, (i32 0x1))), _.FRC)>;
4744   def : Pat<(fceil (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4745              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4746              addr:$src, (i32 0x2))), _.FRC)>;
4747   def : Pat<(ftrunc (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4748              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4749              addr:$src, (i32 0x3))), _.FRC)>;
4750   def : Pat<(frint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4751              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4752              addr:$src, (i32 0x4))), _.FRC)>;
4753   def : Pat<(fnearbyint (_.ScalarLdFrag addr:$src)), (COPY_TO_REGCLASS
4754              (_.VT (!cast<Instruction>(NAME##m) (_.VT (IMPLICIT_DEF)),
4755              addr:$src, (i32 0xc))), _.FRC)>;
4756   }
4757 }
4758
4759 defm VRNDSCALESS : avx512_rndscale_scalar<0x0A, "vrndscaless", f32x_info>,
4760                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<32, CD8VT1>;
4761
4762 defm VRNDSCALESD : avx512_rndscale_scalar<0x0B, "vrndscalesd", f64x_info>, VEX_W,
4763                                 AVX512AIi8Base, EVEX_4V, EVEX_CD8<64, CD8VT1>;
4764
4765 let Predicates = [HasAVX512] in {
4766 def : Pat<(v16f32 (ffloor VR512:$src)),
4767           (VRNDSCALEPSZr VR512:$src, (i32 0x1))>;
4768 def : Pat<(v16f32 (fnearbyint VR512:$src)),
4769           (VRNDSCALEPSZr VR512:$src, (i32 0xC))>;
4770 def : Pat<(v16f32 (fceil VR512:$src)),
4771           (VRNDSCALEPSZr VR512:$src, (i32 0x2))>;
4772 def : Pat<(v16f32 (frint VR512:$src)),
4773           (VRNDSCALEPSZr VR512:$src, (i32 0x4))>;
4774 def : Pat<(v16f32 (ftrunc VR512:$src)),
4775           (VRNDSCALEPSZr VR512:$src, (i32 0x3))>;
4776
4777 def : Pat<(v8f64 (ffloor VR512:$src)),
4778           (VRNDSCALEPDZr VR512:$src, (i32 0x1))>;
4779 def : Pat<(v8f64 (fnearbyint VR512:$src)),
4780           (VRNDSCALEPDZr VR512:$src, (i32 0xC))>;
4781 def : Pat<(v8f64 (fceil VR512:$src)),
4782           (VRNDSCALEPDZr VR512:$src, (i32 0x2))>;
4783 def : Pat<(v8f64 (frint VR512:$src)),
4784           (VRNDSCALEPDZr VR512:$src, (i32 0x4))>;
4785 def : Pat<(v8f64 (ftrunc VR512:$src)),
4786           (VRNDSCALEPDZr VR512:$src, (i32 0x3))>;
4787 }
4788 //-------------------------------------------------
4789 // Integer truncate and extend operations
4790 //-------------------------------------------------
4791
4792 multiclass avx512_trunc_sat<bits<8> opc, string OpcodeStr,
4793                           RegisterClass dstRC, RegisterClass srcRC,
4794                           RegisterClass KRC, X86MemOperand x86memop> {
4795   def rr : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4796                (ins srcRC:$src),
4797                !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
4798                []>, EVEX;
4799
4800   def rrk : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4801                (ins KRC:$mask, srcRC:$src),
4802                !strconcat(OpcodeStr,
4803                  "\t{$src, ${dst} {${mask}}|${dst} {${mask}}, $src}"),
4804                []>, EVEX, EVEX_K;
4805
4806   def rrkz : AVX512XS8I<opc, MRMDestReg, (outs dstRC:$dst),
4807                (ins KRC:$mask, srcRC:$src),
4808                !strconcat(OpcodeStr,
4809                  "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
4810                []>, EVEX, EVEX_KZ;
4811
4812   def mr : AVX512XS8I<opc, MRMDestMem, (outs), (ins x86memop:$dst, srcRC:$src),
4813                !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4814                []>, EVEX;
4815
4816   def mrk : AVX512XS8I<opc, MRMDestMem, (outs),
4817                (ins x86memop:$dst, KRC:$mask, srcRC:$src),
4818                !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|${dst} {${mask}}, $src}"),
4819                []>, EVEX, EVEX_K;
4820
4821 }
4822 defm VPMOVQB    : avx512_trunc_sat<0x32, "vpmovqb",   VR128X, VR512, VK8WM,
4823                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4824 defm VPMOVSQB   : avx512_trunc_sat<0x22, "vpmovsqb",  VR128X, VR512, VK8WM,
4825                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4826 defm VPMOVUSQB  : avx512_trunc_sat<0x12, "vpmovusqb", VR128X, VR512, VK8WM,
4827                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VO>;
4828 defm VPMOVQW    : avx512_trunc_sat<0x34, "vpmovqw",   VR128X, VR512, VK8WM,
4829                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4830 defm VPMOVSQW   : avx512_trunc_sat<0x24, "vpmovsqw",  VR128X, VR512, VK8WM,
4831                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4832 defm VPMOVUSQW  : avx512_trunc_sat<0x14, "vpmovusqw", VR128X, VR512, VK8WM,
4833                                  i128mem>, EVEX_V512, EVEX_CD8<16, CD8VQ>;
4834 defm VPMOVQD    : avx512_trunc_sat<0x35, "vpmovqd",   VR256X, VR512, VK8WM,
4835                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4836 defm VPMOVSQD   : avx512_trunc_sat<0x25, "vpmovsqd",  VR256X, VR512, VK8WM,
4837                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4838 defm VPMOVUSQD  : avx512_trunc_sat<0x15, "vpmovusqd", VR256X, VR512, VK8WM,
4839                                  i256mem>, EVEX_V512, EVEX_CD8<32, CD8VH>;
4840 defm VPMOVDW    : avx512_trunc_sat<0x33, "vpmovdw",   VR256X, VR512, VK16WM,
4841                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4842 defm VPMOVSDW   : avx512_trunc_sat<0x23, "vpmovsdw",  VR256X, VR512, VK16WM,
4843                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4844 defm VPMOVUSDW  : avx512_trunc_sat<0x13, "vpmovusdw", VR256X, VR512, VK16WM,
4845                                  i256mem>, EVEX_V512, EVEX_CD8<16, CD8VH>;
4846 defm VPMOVDB    : avx512_trunc_sat<0x31, "vpmovdb",   VR128X, VR512, VK16WM,
4847                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4848 defm VPMOVSDB   : avx512_trunc_sat<0x21, "vpmovsdb",  VR128X, VR512, VK16WM,
4849                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4850 defm VPMOVUSDB  : avx512_trunc_sat<0x11, "vpmovusdb", VR128X, VR512, VK16WM,
4851                                  i128mem>, EVEX_V512, EVEX_CD8<8, CD8VQ>;
4852
4853 def : Pat<(v16i8  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQBrr  VR512:$src)>;
4854 def : Pat<(v8i16  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQWrr  VR512:$src)>;
4855 def : Pat<(v16i16 (X86vtrunc (v16i32 VR512:$src))), (VPMOVDWrr  VR512:$src)>;
4856 def : Pat<(v16i8  (X86vtrunc (v16i32 VR512:$src))), (VPMOVDBrr  VR512:$src)>;
4857 def : Pat<(v8i32  (X86vtrunc (v8i64  VR512:$src))), (VPMOVQDrr  VR512:$src)>;
4858
4859 def : Pat<(v16i8  (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
4860                   (VPMOVDBrrkz VK16WM:$mask, VR512:$src)>;
4861 def : Pat<(v16i16 (X86vtruncm VK16WM:$mask, (v16i32 VR512:$src))),
4862                   (VPMOVDWrrkz VK16WM:$mask, VR512:$src)>;
4863 def : Pat<(v8i16  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
4864                   (VPMOVQWrrkz  VK8WM:$mask, VR512:$src)>;
4865 def : Pat<(v8i32  (X86vtruncm VK8WM:$mask,  (v8i64 VR512:$src))),
4866                   (VPMOVQDrrkz  VK8WM:$mask, VR512:$src)>;
4867
4868
4869 multiclass avx512_extend<bits<8> opc, string OpcodeStr, RegisterClass KRC,
4870                       RegisterClass DstRC, RegisterClass SrcRC, SDNode OpNode,
4871                       PatFrag mem_frag, X86MemOperand x86memop,
4872                       ValueType OpVT, ValueType InVT> {
4873
4874   def rr : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4875               (ins SrcRC:$src),
4876               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
4877               [(set DstRC:$dst, (OpVT (OpNode (InVT SrcRC:$src))))]>, EVEX;
4878
4879   def rrk : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4880               (ins KRC:$mask, SrcRC:$src),
4881               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
4882               []>, EVEX, EVEX_K;
4883
4884   def rrkz : AVX5128I<opc, MRMSrcReg, (outs DstRC:$dst),
4885               (ins KRC:$mask, SrcRC:$src),
4886               !strconcat(OpcodeStr, "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
4887               []>, EVEX, EVEX_KZ;
4888
4889   let mayLoad = 1 in {
4890     def rm : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
4891               (ins x86memop:$src),
4892               !strconcat(OpcodeStr,"\t{$src, $dst|$dst, $src}"),
4893               [(set DstRC:$dst,
4894                 (OpVT (OpNode (InVT (bitconvert (mem_frag addr:$src))))))]>,
4895               EVEX;
4896
4897     def rmk : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
4898               (ins KRC:$mask, x86memop:$src),
4899               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} |$dst {${mask}}, $src}"),
4900               []>,
4901               EVEX, EVEX_K;
4902
4903     def rmkz : AVX5128I<opc, MRMSrcMem, (outs DstRC:$dst),
4904               (ins KRC:$mask, x86memop:$src),
4905               !strconcat(OpcodeStr,"\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
4906               []>,
4907               EVEX, EVEX_KZ;
4908   }
4909 }
4910
4911 defm VPMOVZXBDZ: avx512_extend<0x31, "vpmovzxbd", VK16WM, VR512, VR128X, X86vzext,
4912                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
4913                              EVEX_CD8<8, CD8VQ>;
4914 defm VPMOVZXBQZ: avx512_extend<0x32, "vpmovzxbq", VK8WM, VR512, VR128X, X86vzext,
4915                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
4916                              EVEX_CD8<8, CD8VO>;
4917 defm VPMOVZXWDZ: avx512_extend<0x33, "vpmovzxwd", VK16WM, VR512, VR256X, X86vzext,
4918                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
4919                              EVEX_CD8<16, CD8VH>;
4920 defm VPMOVZXWQZ: avx512_extend<0x34, "vpmovzxwq", VK8WM, VR512, VR128X, X86vzext,
4921                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
4922                              EVEX_CD8<16, CD8VQ>;
4923 defm VPMOVZXDQZ: avx512_extend<0x35, "vpmovzxdq", VK8WM, VR512, VR256X, X86vzext,
4924                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
4925                              EVEX_CD8<32, CD8VH>;
4926
4927 defm VPMOVSXBDZ: avx512_extend<0x21, "vpmovsxbd", VK16WM, VR512, VR128X, X86vsext,
4928                              loadv2i64, i128mem, v16i32, v16i8>, EVEX_V512,
4929                              EVEX_CD8<8, CD8VQ>;
4930 defm VPMOVSXBQZ: avx512_extend<0x22, "vpmovsxbq", VK8WM, VR512, VR128X, X86vsext,
4931                              loadv2i64, i128mem, v8i64, v16i8>, EVEX_V512,
4932                              EVEX_CD8<8, CD8VO>;
4933 defm VPMOVSXWDZ: avx512_extend<0x23, "vpmovsxwd", VK16WM, VR512, VR256X, X86vsext,
4934                              loadv4i64, i256mem, v16i32, v16i16>, EVEX_V512,
4935                              EVEX_CD8<16, CD8VH>;
4936 defm VPMOVSXWQZ: avx512_extend<0x24, "vpmovsxwq", VK8WM, VR512, VR128X, X86vsext,
4937                              loadv2i64, i128mem, v8i64, v8i16>, EVEX_V512,
4938                              EVEX_CD8<16, CD8VQ>;
4939 defm VPMOVSXDQZ: avx512_extend<0x25, "vpmovsxdq", VK8WM, VR512, VR256X, X86vsext,
4940                              loadv4i64, i256mem, v8i64, v8i32>, EVEX_V512,
4941                              EVEX_CD8<32, CD8VH>;
4942
4943 //===----------------------------------------------------------------------===//
4944 // GATHER - SCATTER Operations
4945
4946 multiclass avx512_gather<bits<8> opc, string OpcodeStr, RegisterClass KRC,
4947                        RegisterClass RC, X86MemOperand memop> {
4948 let mayLoad = 1,
4949   Constraints = "@earlyclobber $dst, $src1 = $dst, $mask = $mask_wb" in
4950   def rm  : AVX5128I<opc, MRMSrcMem, (outs RC:$dst, KRC:$mask_wb),
4951             (ins RC:$src1, KRC:$mask, memop:$src2),
4952             !strconcat(OpcodeStr,
4953             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
4954             []>, EVEX, EVEX_K;
4955 }
4956
4957 let ExeDomain = SSEPackedDouble in {
4958 defm VGATHERDPDZ : avx512_gather<0x92, "vgatherdpd", VK8WM, VR512, vy64xmem>,
4959                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4960 defm VGATHERQPDZ : avx512_gather<0x93, "vgatherqpd", VK8WM, VR512, vz64mem>,
4961                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4962 }
4963
4964 let ExeDomain = SSEPackedSingle in {
4965 defm VGATHERDPSZ : avx512_gather<0x92, "vgatherdps", VK16WM, VR512, vz32mem>,
4966                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
4967 defm VGATHERQPSZ : avx512_gather<0x93, "vgatherqps", VK8WM, VR256X, vz64mem>,
4968                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
4969 }
4970
4971 defm VPGATHERDQZ : avx512_gather<0x90, "vpgatherdq", VK8WM, VR512,  vy64xmem>,
4972                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4973 defm VPGATHERDDZ : avx512_gather<0x90, "vpgatherdd", VK16WM, VR512, vz32mem>,
4974                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
4975
4976 defm VPGATHERQQZ : avx512_gather<0x91, "vpgatherqq", VK8WM, VR512,  vz64mem>,
4977                                  EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4978 defm VPGATHERQDZ : avx512_gather<0x91, "vpgatherqd", VK8WM, VR256X,  vz64mem>,
4979                                  EVEX_V512, EVEX_CD8<32, CD8VT1>;
4980
4981 multiclass avx512_scatter<bits<8> opc, string OpcodeStr, RegisterClass KRC,
4982                        RegisterClass RC, X86MemOperand memop> {
4983 let mayStore = 1, Constraints = "$mask = $mask_wb" in
4984   def mr  : AVX5128I<opc, MRMDestMem, (outs KRC:$mask_wb),
4985             (ins memop:$dst, KRC:$mask, RC:$src2),
4986             !strconcat(OpcodeStr,
4987             "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
4988             []>, EVEX, EVEX_K;
4989 }
4990
4991 let ExeDomain = SSEPackedDouble in {
4992 defm VSCATTERDPDZ : avx512_scatter<0xA2, "vscatterdpd", VK8WM, VR512, vy64xmem>,
4993                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4994 defm VSCATTERQPDZ : avx512_scatter<0xA3, "vscatterqpd", VK8WM, VR512, vz64mem>,
4995                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
4996 }
4997
4998 let ExeDomain = SSEPackedSingle in {
4999 defm VSCATTERDPSZ : avx512_scatter<0xA2, "vscatterdps", VK16WM, VR512, vz32mem>,
5000                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5001 defm VSCATTERQPSZ : avx512_scatter<0xA3, "vscatterqps", VK8WM, VR256X, vz64mem>,
5002                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5003 }
5004
5005 defm VPSCATTERDQZ : avx512_scatter<0xA0, "vpscatterdq", VK8WM, VR512, vy64xmem>,
5006                                    EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5007 defm VPSCATTERDDZ : avx512_scatter<0xA0, "vpscatterdd", VK16WM, VR512, vz32mem>,
5008                                    EVEX_V512, EVEX_CD8<32, CD8VT1>;
5009
5010 defm VPSCATTERQQZ : avx512_scatter<0xA1, "vpscatterqq", VK8WM, VR512, vz64mem>,
5011                                   EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5012 defm VPSCATTERQDZ : avx512_scatter<0xA1, "vpscatterqd", VK8WM, VR256X, vz64mem>,
5013                                   EVEX_V512, EVEX_CD8<32, CD8VT1>;
5014
5015 // prefetch
5016 multiclass avx512_gather_scatter_prefetch<bits<8> opc, Format F, string OpcodeStr,
5017                        RegisterClass KRC, X86MemOperand memop> {
5018   let Predicates = [HasPFI], hasSideEffects = 1 in
5019   def m  : AVX5128I<opc, F, (outs), (ins KRC:$mask, memop:$src),
5020             !strconcat(OpcodeStr, "\t{$src {${mask}}|{${mask}}, $src}"),
5021             []>, EVEX, EVEX_K;
5022 }
5023
5024 defm VGATHERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dps",
5025                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5026
5027 defm VGATHERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qps",
5028                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5029
5030 defm VGATHERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM1m, "vgatherpf0dpd",
5031                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5032
5033 defm VGATHERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM1m, "vgatherpf0qpd",
5034                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5035
5036 defm VGATHERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dps",
5037                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5038
5039 defm VGATHERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qps",
5040                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5041
5042 defm VGATHERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM2m, "vgatherpf1dpd",
5043                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5044
5045 defm VGATHERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM2m, "vgatherpf1qpd",
5046                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5047
5048 defm VSCATTERPF0DPS: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dps",
5049                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5050
5051 defm VSCATTERPF0QPS: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qps",
5052                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5053
5054 defm VSCATTERPF0DPD: avx512_gather_scatter_prefetch<0xC6, MRM5m, "vscatterpf0dpd",
5055                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5056
5057 defm VSCATTERPF0QPD: avx512_gather_scatter_prefetch<0xC7, MRM5m, "vscatterpf0qpd",
5058                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5059
5060 defm VSCATTERPF1DPS: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dps",
5061                      VK16WM, vz32mem>, EVEX_V512, EVEX_CD8<32, CD8VT1>;
5062
5063 defm VSCATTERPF1QPS: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qps",
5064                      VK8WM, vz64mem>, EVEX_V512, EVEX_CD8<64, CD8VT1>;
5065
5066 defm VSCATTERPF1DPD: avx512_gather_scatter_prefetch<0xC6, MRM6m, "vscatterpf1dpd",
5067                      VK8WM, vy32mem>, EVEX_V512, VEX_W, EVEX_CD8<32, CD8VT1>;
5068
5069 defm VSCATTERPF1QPD: avx512_gather_scatter_prefetch<0xC7, MRM6m, "vscatterpf1qpd",
5070                      VK8WM, vz64mem>, EVEX_V512, VEX_W, EVEX_CD8<64, CD8VT1>;
5071 //===----------------------------------------------------------------------===//
5072 // VSHUFPS - VSHUFPD Operations
5073
5074 multiclass avx512_shufp<RegisterClass RC, X86MemOperand x86memop,
5075                       ValueType vt, string OpcodeStr, PatFrag mem_frag,
5076                       Domain d> {
5077   def rmi : AVX512PIi8<0xC6, MRMSrcMem, (outs RC:$dst),
5078                    (ins RC:$src1, x86memop:$src2, u8imm:$src3),
5079                    !strconcat(OpcodeStr,
5080                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5081                    [(set RC:$dst, (vt (X86Shufp RC:$src1, (mem_frag addr:$src2),
5082                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5083                    EVEX_4V, Sched<[WriteShuffleLd, ReadAfterLd]>;
5084   def rri : AVX512PIi8<0xC6, MRMSrcReg, (outs RC:$dst),
5085                    (ins RC:$src1, RC:$src2, u8imm:$src3),
5086                    !strconcat(OpcodeStr,
5087                    "\t{$src3, $src2, $src1, $dst|$dst, $src1, $src2, $src3}"),
5088                    [(set RC:$dst, (vt (X86Shufp RC:$src1, RC:$src2,
5089                                        (i8 imm:$src3))))], d, IIC_SSE_SHUFP>,
5090                    EVEX_4V, Sched<[WriteShuffle]>;
5091 }
5092
5093 defm VSHUFPSZ  : avx512_shufp<VR512, f512mem, v16f32, "vshufps", loadv16f32,
5094                   SSEPackedSingle>, PS, EVEX_V512, EVEX_CD8<32, CD8VF>;
5095 defm VSHUFPDZ  : avx512_shufp<VR512, f512mem, v8f64, "vshufpd", loadv8f64,
5096                   SSEPackedDouble>, PD, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5097
5098 def : Pat<(v16i32 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5099           (VSHUFPSZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5100 def : Pat<(v16i32 (X86Shufp VR512:$src1,
5101                     (loadv16i32 addr:$src2), (i8 imm:$imm))),
5102           (VSHUFPSZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5103
5104 def : Pat<(v8i64 (X86Shufp VR512:$src1, VR512:$src2, (i8 imm:$imm))),
5105           (VSHUFPDZrri VR512:$src1, VR512:$src2, imm:$imm)>;
5106 def : Pat<(v8i64 (X86Shufp VR512:$src1,
5107                             (loadv8i64 addr:$src2), (i8 imm:$imm))),
5108           (VSHUFPDZrmi VR512:$src1, addr:$src2, imm:$imm)>;
5109
5110 multiclass avx512_valign<X86VectorVTInfo _> {
5111   defm rri : AVX512_maskable<0x03, MRMSrcReg, _, (outs _.RC:$dst),
5112                      (ins _.RC:$src1, _.RC:$src2, u8imm:$src3),
5113                      "valign"##_.Suffix,
5114                      "$src3, $src2, $src1", "$src1, $src2, $src3",
5115                      (_.VT (X86VAlign _.RC:$src2, _.RC:$src1,
5116                                       (i8 imm:$src3)))>,
5117              AVX512AIi8Base, EVEX_4V;
5118
5119   // Also match valign of packed floats.
5120   def : Pat<(_.FloatVT (X86VAlign _.RC:$src1, _.RC:$src2, (i8 imm:$imm))),
5121             (!cast<Instruction>(NAME##rri) _.RC:$src2, _.RC:$src1, imm:$imm)>;
5122
5123   let mayLoad = 1 in
5124   def rmi : AVX512AIi8<0x03, MRMSrcMem, (outs _.RC:$dst),
5125                      (ins _.RC:$src1, _.MemOp:$src2, u8imm:$src3),
5126                      !strconcat("valign"##_.Suffix,
5127                      "\t{$src3, $src2, $src1, $dst|"
5128                          "$dst, $src1, $src2, $src3}"),
5129                      []>, EVEX_4V;
5130 }
5131 defm VALIGND : avx512_valign<v16i32_info>, EVEX_V512, EVEX_CD8<32, CD8VF>;
5132 defm VALIGNQ : avx512_valign<v8i64_info>, VEX_W, EVEX_V512, EVEX_CD8<64, CD8VF>;
5133
5134 // Helper fragments to match sext vXi1 to vXiY.
5135 def v16i1sextv16i32  : PatLeaf<(v16i32 (X86vsrai VR512:$src, (i8 31)))>;
5136 def v8i1sextv8i64  : PatLeaf<(v8i64 (X86vsrai VR512:$src, (i8 63)))>;
5137
5138 multiclass avx512_vpabs<bits<8> opc, string OpcodeStr, ValueType OpVT,
5139                         RegisterClass KRC, RegisterClass RC,
5140                         X86MemOperand x86memop, X86MemOperand x86scalar_mop,
5141                         string BrdcstStr> {
5142   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins RC:$src),
5143             !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5144             []>, EVEX;
5145   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5146              !strconcat(OpcodeStr, "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5147              []>, EVEX, EVEX_K;
5148   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst), (ins KRC:$mask, RC:$src),
5149               !strconcat(OpcodeStr,
5150                          "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5151               []>, EVEX, EVEX_KZ;
5152   let mayLoad = 1 in {
5153     def rm : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5154               (ins x86memop:$src),
5155               !strconcat(OpcodeStr, "\t{$src, $dst|$dst, $src}"),
5156               []>, EVEX;
5157     def rmk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5158                (ins KRC:$mask, x86memop:$src),
5159                !strconcat(OpcodeStr,
5160                           "\t{$src, $dst {${mask}}|$dst {${mask}}, $src}"),
5161                []>, EVEX, EVEX_K;
5162     def rmkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5163                 (ins KRC:$mask, x86memop:$src),
5164                 !strconcat(OpcodeStr,
5165                            "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}"),
5166                 []>, EVEX, EVEX_KZ;
5167     def rmb : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5168                (ins x86scalar_mop:$src),
5169                !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5170                           ", $dst|$dst, ${src}", BrdcstStr, "}"),
5171                []>, EVEX, EVEX_B;
5172     def rmbk : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5173                 (ins KRC:$mask, x86scalar_mop:$src),
5174                 !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5175                            ", $dst {${mask}}|$dst {${mask}}, ${src}", BrdcstStr, "}"),
5176                 []>, EVEX, EVEX_B, EVEX_K;
5177     def rmbkz : AVX5128I<opc, MRMSrcMem, (outs VR512:$dst),
5178                  (ins KRC:$mask, x86scalar_mop:$src),
5179                  !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5180                             ", $dst {${mask}} {z}|$dst {${mask}} {z}, ${src}",
5181                             BrdcstStr, "}"),
5182                  []>, EVEX, EVEX_B, EVEX_KZ;
5183   }
5184 }
5185
5186 defm VPABSDZ : avx512_vpabs<0x1E, "vpabsd", v16i32, VK16WM, VR512,
5187                            i512mem, i32mem, "{1to16}">, EVEX_V512,
5188                            EVEX_CD8<32, CD8VF>;
5189 defm VPABSQZ : avx512_vpabs<0x1F, "vpabsq", v8i64, VK8WM, VR512,
5190                            i512mem, i64mem, "{1to8}">, EVEX_V512, VEX_W,
5191                            EVEX_CD8<64, CD8VF>;
5192
5193 def : Pat<(xor
5194           (bc_v16i32 (v16i1sextv16i32)),
5195           (bc_v16i32 (add (v16i32 VR512:$src), (v16i1sextv16i32)))),
5196           (VPABSDZrr VR512:$src)>;
5197 def : Pat<(xor
5198           (bc_v8i64 (v8i1sextv8i64)),
5199           (bc_v8i64 (add (v8i64 VR512:$src), (v8i1sextv8i64)))),
5200           (VPABSQZrr VR512:$src)>;
5201
5202 def : Pat<(v16i32 (int_x86_avx512_mask_pabs_d_512 (v16i32 VR512:$src),
5203                    (v16i32 immAllZerosV), (i16 -1))),
5204           (VPABSDZrr VR512:$src)>;
5205 def : Pat<(v8i64 (int_x86_avx512_mask_pabs_q_512 (v8i64 VR512:$src),
5206                    (bc_v8i64 (v16i32 immAllZerosV)), (i8 -1))),
5207           (VPABSQZrr VR512:$src)>;
5208
5209 multiclass avx512_conflict<bits<8> opc, string OpcodeStr,
5210                         RegisterClass RC, RegisterClass KRC,
5211                         X86MemOperand x86memop,
5212                         X86MemOperand x86scalar_mop, string BrdcstStr> {
5213   let hasSideEffects = 0 in {
5214   def rr : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5215        (ins RC:$src),
5216        !strconcat(OpcodeStr, "\t{$src, ${dst} |${dst}, $src}"),
5217        []>, EVEX;
5218   let mayLoad = 1 in
5219   def rm : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5220        (ins x86memop:$src),
5221        !strconcat(OpcodeStr, "\t{$src, ${dst}|${dst}, $src}"),
5222        []>, EVEX;
5223   let mayLoad = 1 in
5224   def rmb : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5225        (ins x86scalar_mop:$src),
5226        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5227                   ", ${dst}|${dst}, ${src}", BrdcstStr, "}"),
5228        []>, EVEX, EVEX_B;
5229   def rrkz : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5230        (ins KRC:$mask, RC:$src),
5231        !strconcat(OpcodeStr,
5232                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5233        []>, EVEX, EVEX_KZ;
5234   let mayLoad = 1 in
5235   def rmkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5236        (ins KRC:$mask, x86memop:$src),
5237        !strconcat(OpcodeStr,
5238                   "\t{$src, ${dst} {${mask}} {z}|${dst} {${mask}} {z}, $src}"),
5239        []>, EVEX, EVEX_KZ;
5240   let mayLoad = 1 in
5241   def rmbkz : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5242        (ins KRC:$mask, x86scalar_mop:$src),
5243        !strconcat(OpcodeStr, "\t{${src}", BrdcstStr,
5244                   ", ${dst} {${mask}} {z}|${dst} {${mask}} {z}, ${src}",
5245                   BrdcstStr, "}"),
5246        []>, EVEX, EVEX_KZ, EVEX_B;
5247
5248   let Constraints = "$src1 = $dst" in {
5249   def rrk : AVX5128I<opc, MRMSrcReg, (outs RC:$dst),
5250        (ins RC:$src1, KRC:$mask, RC:$src2),
5251        !strconcat(OpcodeStr,
5252                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5253        []>, EVEX, EVEX_K;
5254   let mayLoad = 1 in
5255   def rmk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5256        (ins RC:$src1, KRC:$mask, x86memop:$src2),
5257        !strconcat(OpcodeStr,
5258                   "\t{$src2, ${dst} {${mask}}|${dst} {${mask}}, $src2}"),
5259        []>, EVEX, EVEX_K;
5260   let mayLoad = 1 in
5261   def rmbk : AVX5128I<opc, MRMSrcMem, (outs RC:$dst),
5262        (ins RC:$src1, KRC:$mask, x86scalar_mop:$src2),
5263        !strconcat(OpcodeStr, "\t{${src2}", BrdcstStr,
5264                   ", ${dst} {${mask}}|${dst} {${mask}}, ${src2}", BrdcstStr, "}"),
5265        []>, EVEX, EVEX_K, EVEX_B;
5266   }
5267   }
5268 }
5269
5270 let Predicates = [HasCDI] in {
5271 defm VPCONFLICTD : avx512_conflict<0xC4, "vpconflictd", VR512, VK16WM,
5272                     i512mem, i32mem, "{1to16}">,
5273                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5274
5275
5276 defm VPCONFLICTQ : avx512_conflict<0xC4, "vpconflictq", VR512, VK8WM,
5277                     i512mem, i64mem, "{1to8}">,
5278                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5279
5280 }
5281
5282 def : Pat<(int_x86_avx512_mask_conflict_d_512 VR512:$src2, VR512:$src1,
5283                                               GR16:$mask),
5284           (VPCONFLICTDrrk VR512:$src1,
5285            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5286
5287 def : Pat<(int_x86_avx512_mask_conflict_q_512 VR512:$src2, VR512:$src1,
5288                                               GR8:$mask),
5289           (VPCONFLICTQrrk VR512:$src1,
5290            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5291
5292 let Predicates = [HasCDI] in {
5293 defm VPLZCNTD : avx512_conflict<0x44, "vplzcntd", VR512, VK16WM,
5294                     i512mem, i32mem, "{1to16}">,
5295                     EVEX_V512, EVEX_CD8<32, CD8VF>;
5296
5297
5298 defm VPLZCNTQ : avx512_conflict<0x44, "vplzcntq", VR512, VK8WM,
5299                     i512mem, i64mem, "{1to8}">,
5300                     EVEX_V512, VEX_W, EVEX_CD8<64, CD8VF>;
5301
5302 }
5303
5304 def : Pat<(int_x86_avx512_mask_lzcnt_d_512 VR512:$src2, VR512:$src1,
5305                                               GR16:$mask),
5306           (VPLZCNTDrrk VR512:$src1,
5307            (v16i1 (COPY_TO_REGCLASS GR16:$mask, VK16WM)), VR512:$src2)>;
5308
5309 def : Pat<(int_x86_avx512_mask_lzcnt_q_512 VR512:$src2, VR512:$src1,
5310                                               GR8:$mask),
5311           (VPLZCNTQrrk VR512:$src1,
5312            (v8i1 (COPY_TO_REGCLASS GR8:$mask, VK8WM)), VR512:$src2)>;
5313
5314 def : Pat<(v16i32 (ctlz (loadv16i32 addr:$src))),
5315           (VPLZCNTDrm addr:$src)>;
5316 def : Pat<(v16i32 (ctlz (v16i32 VR512:$src))),
5317           (VPLZCNTDrr VR512:$src)>;
5318 def : Pat<(v8i64 (ctlz (loadv8i64 addr:$src))),
5319           (VPLZCNTQrm addr:$src)>;
5320 def : Pat<(v8i64 (ctlz (v8i64 VR512:$src))),
5321           (VPLZCNTQrr VR512:$src)>;
5322
5323 def : Pat<(store (i1 -1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5324 def : Pat<(store (i1  1), addr:$dst), (MOV8mi addr:$dst, (i8 1))>;
5325 def : Pat<(store (i1  0), addr:$dst), (MOV8mi addr:$dst, (i8 0))>;
5326
5327 def : Pat<(store VK1:$src, addr:$dst),
5328           (MOV8mr addr:$dst,
5329            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK1:$src, VK16)),
5330             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5331
5332 def : Pat<(store VK8:$src, addr:$dst),
5333           (MOV8mr addr:$dst,
5334            (EXTRACT_SUBREG (KMOVWrk (COPY_TO_REGCLASS VK8:$src, VK16)),
5335             sub_8bit))>, Requires<[HasAVX512, NoDQI]>;
5336
5337 def truncstorei1 : PatFrag<(ops node:$val, node:$ptr),
5338                            (truncstore node:$val, node:$ptr), [{
5339   return cast<StoreSDNode>(N)->getMemoryVT() == MVT::i1;
5340 }]>;
5341
5342 def : Pat<(truncstorei1 GR8:$src, addr:$dst),
5343           (MOV8mr addr:$dst, GR8:$src)>;
5344
5345 multiclass cvt_by_vec_width<bits<8> opc, X86VectorVTInfo Vec, string OpcodeStr > {
5346 def rr : AVX512XS8I<opc, MRMDestReg, (outs Vec.RC:$dst), (ins Vec.KRC:$src),
5347                   !strconcat(OpcodeStr##Vec.Suffix, "\t{$src, $dst|$dst, $src}"),
5348                   [(set Vec.RC:$dst, (Vec.VT (X86vsext Vec.KRC:$src)))]>, EVEX;
5349 }
5350
5351 multiclass cvt_mask_by_elt_width<bits<8> opc, AVX512VLVectorVTInfo VTInfo,
5352                                  string OpcodeStr, Predicate prd> {
5353 let Predicates = [prd] in
5354   defm Z : cvt_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5355
5356   let Predicates = [prd, HasVLX] in {
5357     defm Z256 : cvt_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5358     defm Z128 : cvt_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5359   }
5360 }
5361
5362 multiclass avx512_convert_mask_to_vector<string OpcodeStr> {
5363   defm NAME##B : cvt_mask_by_elt_width<0x28, avx512vl_i8_info,  OpcodeStr,
5364                                        HasBWI>;
5365   defm NAME##W : cvt_mask_by_elt_width<0x28, avx512vl_i16_info, OpcodeStr,
5366                                        HasBWI>, VEX_W;
5367   defm NAME##D : cvt_mask_by_elt_width<0x38, avx512vl_i32_info, OpcodeStr,
5368                                        HasDQI>;
5369   defm NAME##Q : cvt_mask_by_elt_width<0x38, avx512vl_i64_info, OpcodeStr,
5370                                        HasDQI>, VEX_W;
5371 }
5372
5373 defm VPMOVM2 : avx512_convert_mask_to_vector<"vpmovm2">;
5374
5375 //===----------------------------------------------------------------------===//
5376 // AVX-512 - COMPRESS and EXPAND
5377 //
5378 multiclass compress_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5379                                  string OpcodeStr> {
5380   def rrkz : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5381               (ins _.KRCWM:$mask, _.RC:$src),
5382               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5383               [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5384                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5385
5386   let Constraints = "$src0 = $dst" in
5387   def rrk : AVX5128I<opc, MRMDestReg, (outs _.RC:$dst),
5388                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5389                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5390                     [(set _.RC:$dst, (_.VT (X86compress _.KRCWM:$mask, _.RC:$src,
5391                                             _.RC:$src0)))]>, EVEX_K;
5392
5393   let mayStore = 1 in {
5394   def mrk : AVX5128I<opc, MRMDestMem, (outs),
5395               (ins _.MemOp:$dst, _.KRCWM:$mask, _.RC:$src),
5396               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5397               [(store (_.VT (X86compress _.KRCWM:$mask, _.RC:$src, undef)),
5398                 addr:$dst)]>,
5399               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5400   }
5401 }
5402
5403 multiclass compress_by_elt_width<bits<8> opc, string OpcodeStr,
5404                                  AVX512VLVectorVTInfo VTInfo> {
5405   defm Z : compress_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5406
5407   let Predicates = [HasVLX] in {
5408     defm Z256 : compress_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5409     defm Z128 : compress_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5410   }
5411 }
5412
5413 defm VPCOMPRESSD : compress_by_elt_width <0x8B, "vpcompressd", avx512vl_i32_info>,
5414                                          EVEX;
5415 defm VPCOMPRESSQ : compress_by_elt_width <0x8B, "vpcompressq", avx512vl_i64_info>,
5416                                          EVEX, VEX_W;
5417 defm VCOMPRESSPS : compress_by_elt_width <0x8A, "vcompressps", avx512vl_f32_info>,
5418                                          EVEX;
5419 defm VCOMPRESSPD : compress_by_elt_width <0x8A, "vcompresspd", avx512vl_f64_info>,
5420                                          EVEX, VEX_W;
5421
5422 // expand
5423 multiclass expand_by_vec_width<bits<8> opc, X86VectorVTInfo _,
5424                                  string OpcodeStr> {
5425   def rrkz : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5426               (ins _.KRCWM:$mask, _.RC:$src),
5427               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5428               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask, (_.VT _.RC:$src),
5429                                       _.ImmAllZerosV)))]>, EVEX_KZ;
5430
5431   let Constraints = "$src0 = $dst" in
5432   def rrk : AVX5128I<opc, MRMSrcReg, (outs _.RC:$dst),
5433                     (ins _.RC:$src0, _.KRCWM:$mask, _.RC:$src),
5434                     OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5435                     [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5436                                       (_.VT _.RC:$src), _.RC:$src0)))]>, EVEX_K;
5437
5438   let mayLoad = 1, Constraints = "$src0 = $dst" in
5439   def rmk : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5440               (ins _.RC:$src0, _.KRCWM:$mask, _.MemOp:$src),
5441               OpcodeStr # "\t{$src, $dst {${mask}} |$dst {${mask}}, $src}",
5442               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5443                                       (_.VT (bitconvert
5444                                               (_.LdFrag addr:$src))),
5445                                       _.RC:$src0)))]>,
5446               EVEX_K, EVEX_CD8<_.EltSize, CD8VT1>;
5447
5448   let mayLoad = 1 in
5449   def rmkz : AVX5128I<opc, MRMSrcMem, (outs _.RC:$dst),
5450               (ins _.KRCWM:$mask, _.MemOp:$src),
5451               OpcodeStr # "\t{$src, $dst {${mask}} {z}|$dst {${mask}} {z}, $src}",
5452               [(set _.RC:$dst, (_.VT (X86expand _.KRCWM:$mask,
5453                                       (_.VT (bitconvert (_.LdFrag addr:$src))),
5454                                      _.ImmAllZerosV)))]>,
5455               EVEX_KZ, EVEX_CD8<_.EltSize, CD8VT1>;
5456
5457 }
5458
5459 multiclass expand_by_elt_width<bits<8> opc, string OpcodeStr,
5460                                  AVX512VLVectorVTInfo VTInfo> {
5461   defm Z : expand_by_vec_width<opc, VTInfo.info512, OpcodeStr>, EVEX_V512;
5462
5463   let Predicates = [HasVLX] in {
5464     defm Z256 : expand_by_vec_width<opc, VTInfo.info256, OpcodeStr>, EVEX_V256;
5465     defm Z128 : expand_by_vec_width<opc, VTInfo.info128, OpcodeStr>, EVEX_V128;
5466   }
5467 }
5468
5469 defm VPEXPANDD : expand_by_elt_width <0x89, "vpexpandd", avx512vl_i32_info>,
5470                                          EVEX;
5471 defm VPEXPANDQ : expand_by_elt_width <0x89, "vpexpandq", avx512vl_i64_info>,
5472                                          EVEX, VEX_W;
5473 defm VEXPANDPS : expand_by_elt_width <0x88, "vexpandps", avx512vl_f32_info>,
5474                                          EVEX;
5475 defm VEXPANDPD : expand_by_elt_width <0x88, "vexpandpd", avx512vl_f64_info>,
5476                                          EVEX, VEX_W;