lib/Target/X86/X86InstrCompiler.td

   1 //===- X86InstrCompiler.td - Compiler Pseudos and Patterns -*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file describes the various pseudo instructions used by the compiler,
  11 // as well as Pat patterns used during instruction selection.
  12 //
  13 //===----------------------------------------------------------------------===//
  14
  15 //===----------------------------------------------------------------------===//
  16 // Pattern Matching Support
  17
  18 def GetLo32XForm : SDNodeXForm<imm, [{
  19   // Transformation function: get the low 32 bits.
  20   return getI32Imm((unsigned)N->getZExtValue());
  21 }]>;
  22
  23 def GetLo8XForm : SDNodeXForm<imm, [{
  24   // Transformation function: get the low 8 bits.
  25   return getI8Imm((uint8_t)N->getZExtValue());
  26 }]>;
  27
  28
  29 //===----------------------------------------------------------------------===//
  30 // Random Pseudo Instructions.
  31
  32 // PIC base construction.  This expands to code that looks like this:
  33 //     call  $next_inst
  34 //     popl %destreg"
  35 let neverHasSideEffects = 1, isNotDuplicable = 1, Uses = [ESP] in
  36   def MOVPC32r : Ii32<0xE8, Pseudo, (outs GR32:$reg), (ins i32imm:$label),
  37                       "", []>;
  38
  39
  40 // ADJCALLSTACKDOWN/UP implicitly use/def ESP because they may be expanded into
  41 // a stack adjustment and the codegen must know that they may modify the stack
  42 // pointer before prolog-epilog rewriting occurs.
  43 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  44 // sub / add which can clobber EFLAGS.
  45 let Defs = [ESP, EFLAGS], Uses = [ESP] in {
  46 def ADJCALLSTACKDOWN32 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  47                            "#ADJCALLSTACKDOWN",
  48                            [(X86callseq_start timm:$amt)]>,
  49                           Requires<[In32BitMode]>;
  50 def ADJCALLSTACKUP32   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  51                            "#ADJCALLSTACKUP",
  52                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  53                           Requires<[In32BitMode]>;
  54 }
  55
  56 // ADJCALLSTACKDOWN/UP implicitly use/def RSP because they may be expanded into
  57 // a stack adjustment and the codegen must know that they may modify the stack
  58 // pointer before prolog-epilog rewriting occurs.
  59 // Pessimistically assume ADJCALLSTACKDOWN / ADJCALLSTACKUP will become
  60 // sub / add which can clobber EFLAGS.
  61 let Defs = [RSP, EFLAGS], Uses = [RSP] in {
  62 def ADJCALLSTACKDOWN64 : I<0, Pseudo, (outs), (ins i32imm:$amt),
  63                            "#ADJCALLSTACKDOWN",
  64                            [(X86callseq_start timm:$amt)]>,
  65                           Requires<[In64BitMode]>;
  66 def ADJCALLSTACKUP64   : I<0, Pseudo, (outs), (ins i32imm:$amt1, i32imm:$amt2),
  67                            "#ADJCALLSTACKUP",
  68                            [(X86callseq_end timm:$amt1, timm:$amt2)]>,
  69                           Requires<[In64BitMode]>;
  70 }
  71
  72
  73
  74 // x86-64 va_start lowering magic.
  75 let usesCustomInserter = 1 in {
  76 def VASTART_SAVE_XMM_REGS : I<0, Pseudo,
  77                               (outs),
  78                               (ins GR8:$al,
  79                                    i64imm:$regsavefi, i64imm:$offset,
  80                                    variable_ops),
  81                               "#VASTART_SAVE_XMM_REGS $al, $regsavefi, $offset",
  82                               [(X86vastart_save_xmm_regs GR8:$al,
  83                                                          imm:$regsavefi,
  84                                                          imm:$offset)]>;
  85
  86 // The VAARG_64 pseudo-instruction takes the address of the va_list,
  87 // and places the address of the next argument into a register.
  88 let Defs = [EFLAGS] in
  89 def VAARG_64 : I<0, Pseudo,
  90                  (outs GR64:$dst),
  91                  (ins i8mem:$ap, i32imm:$size, i8imm:$mode, i32imm:$align),
  92                  "#VAARG_64 $dst, $ap, $size, $mode, $align",
  93                  [(set GR64:$dst,
  94                     (X86vaarg64 addr:$ap, imm:$size, imm:$mode, imm:$align)),
  95                   (implicit EFLAGS)]>;
  96
  97 // Dynamic stack allocation yields a _chkstk or _alloca call for all Windows
  98 // targets.  These calls are needed to probe the stack when allocating more than
  99 // 4k bytes in one go. Touching the stack at 4K increments is necessary to
 100 // ensure that the guard pages used by the OS virtual memory manager are
 101 // allocated in correct sequence.
 102 // The main point of having separate instruction are extra unmodelled effects
 103 // (compared to ordinary calls) like stack pointer change.
 104
 105 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 106   def WIN_ALLOCA : I<0, Pseudo, (outs), (ins),
 107                      "# dynamic stack allocation",
 108                      [(X86WinAlloca)]>;
 109
 110 // When using segmented stacks these are lowered into instructions which first
 111 // check if the current stacklet has enough free memory. If it does, memory is
 112 // allocated by bumping the stack pointer. Otherwise memory is allocated from
 113 // the heap.
 114
 115 let Defs = [EAX, ESP, EFLAGS], Uses = [ESP] in
 116 def SEG_ALLOCA_32 : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$size),
 117                       "# variable sized alloca for segmented stacks",
 118                       [(set GR32:$dst,
 119                          (X86SegAlloca GR32:$size))]>,
 120                     Requires<[In32BitMode]>;
 121
 122 let Defs = [RAX, RSP, EFLAGS], Uses = [RSP] in
 123 def SEG_ALLOCA_64 : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$size),
 124                       "# variable sized alloca for segmented stacks",
 125                       [(set GR64:$dst,
 126                          (X86SegAlloca GR64:$size))]>,
 127                     Requires<[In64BitMode]>;
 128 }
 129
 130 // The MSVC runtime contains an _ftol2 routine for converting floating-point
 131 // to integer values. It has a strange calling convention: the input is
 132 // popped from the x87 stack, and the return value is given in EDX:EAX. No
 133 // other registers (aside from flags) are touched.
 134 // Microsoft toolchains do not support 80-bit precision, so a WIN_FTOL_80
 135 // variant is unnecessary.
 136
 137 let Defs = [EAX, EDX, EFLAGS], FPForm = SpecialFP in {
 138   def WIN_FTOL_32 : I<0, Pseudo, (outs), (ins RFP32:$src),
 139                       "# win32 fptoui",
 140                       [(X86WinFTOL RFP32:$src)]>,
 141                     Requires<[In32BitMode]>;
 142
 143   def WIN_FTOL_64 : I<0, Pseudo, (outs), (ins RFP64:$src),
 144                       "# win32 fptoui",
 145                       [(X86WinFTOL RFP64:$src)]>,
 146                     Requires<[In32BitMode]>;
 147 }
 148
 149 //===----------------------------------------------------------------------===//
 150 // EH Pseudo Instructions
 151 //
 152 let SchedRW = [WriteSystem] in {
 153 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 154     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 155 def EH_RETURN   : I<0xC3, RawFrm, (outs), (ins GR32:$addr),
 156                     "ret\t#eh_return, addr: $addr",
 157                     [(X86ehret GR32:$addr)], IIC_RET>, Sched<[WriteJumpLd]>;
 158
 159 }
 160
 161 let isTerminator = 1, isReturn = 1, isBarrier = 1,
 162     hasCtrlDep = 1, isCodeGenOnly = 1 in {
 163 def EH_RETURN64   : I<0xC3, RawFrm, (outs), (ins GR64:$addr),
 164                      "ret\t#eh_return, addr: $addr",
 165                      [(X86ehret GR64:$addr)], IIC_RET>, Sched<[WriteJumpLd]>;
 166
 167 }
 168
 169 let hasSideEffects = 1, isBarrier = 1, isCodeGenOnly = 1,
 170     usesCustomInserter = 1 in {
 171   def EH_SjLj_SetJmp32  : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$buf),
 172                             "#EH_SJLJ_SETJMP32",
 173                             [(set GR32:$dst, (X86eh_sjlj_setjmp addr:$buf))]>,
 174                           Requires<[In32BitMode]>;
 175   def EH_SjLj_SetJmp64  : I<0, Pseudo, (outs GR32:$dst), (ins i64mem:$buf),
 176                             "#EH_SJLJ_SETJMP64",
 177                             [(set GR32:$dst, (X86eh_sjlj_setjmp addr:$buf))]>,
 178                           Requires<[In64BitMode]>;
 179   let isTerminator = 1 in {
 180   def EH_SjLj_LongJmp32 : I<0, Pseudo, (outs), (ins i32mem:$buf),
 181                             "#EH_SJLJ_LONGJMP32",
 182                             [(X86eh_sjlj_longjmp addr:$buf)]>,
 183                           Requires<[In32BitMode]>;
 184   def EH_SjLj_LongJmp64 : I<0, Pseudo, (outs), (ins i64mem:$buf),
 185                             "#EH_SJLJ_LONGJMP64",
 186                             [(X86eh_sjlj_longjmp addr:$buf)]>,
 187                           Requires<[In64BitMode]>;
 188   }
 189 }
 190 } // SchedRW
 191
 192 let isBranch = 1, isTerminator = 1, isCodeGenOnly = 1 in {
 193   def EH_SjLj_Setup : I<0, Pseudo, (outs), (ins brtarget:$dst),
 194                         "#EH_SjLj_Setup\t$dst", []>;
 195 }
 196
 197 //===----------------------------------------------------------------------===//
 198 // Pseudo instructions used by segmented stacks.
 199 //
 200
 201 // This is lowered into a RET instruction by MCInstLower.  We need
 202 // this so that we don't have to have a MachineBasicBlock which ends
 203 // with a RET and also has successors.
 204 let isPseudo = 1 in {
 205 def MORESTACK_RET: I<0, Pseudo, (outs), (ins),
 206                           "", []>;
 207
 208 // This instruction is lowered to a RET followed by a MOV.  The two
 209 // instructions are not generated on a higher level since then the
 210 // verifier sees a MachineBasicBlock ending with a non-terminator.
 211 def MORESTACK_RET_RESTORE_R10 : I<0, Pseudo, (outs), (ins),
 212                                   "", []>;
 213 }
 214
 215 //===----------------------------------------------------------------------===//
 216 // Alias Instructions
 217 //===----------------------------------------------------------------------===//
 218
 219 // Alias instruction mapping movr0 to xor.
 220 // FIXME: remove when we can teach regalloc that xor reg, reg is ok.
 221 // FIXME: Set encoding to pseudo.
 222 let Defs = [EFLAGS], isReMaterializable = 1, isAsCheapAsAMove = 1,
 223     isCodeGenOnly = 1 in
 224 def MOV32r0  : I<0x31, MRMInitReg, (outs GR32:$dst), (ins), "",
 225                  [(set GR32:$dst, 0)], IIC_ALU_NONMEM>, Sched<[WriteZero]>;
 226
 227 // Other widths can also make use of the 32-bit xor, which may have a smaller
 228 // encoding and avoid partial register updates.
 229 def : Pat<(i8 0), (EXTRACT_SUBREG (MOV32r0), sub_8bit)>;
 230 def : Pat<(i16 0), (EXTRACT_SUBREG (MOV32r0), sub_16bit)>;
 231 def : Pat<(i64 0), (SUBREG_TO_REG (i64 0), (MOV32r0), sub_32bit)> {
 232   let AddedComplexity = 20;
 233 }
 234
 235 // Materialize i64 constant where top 32-bits are zero. This could theoretically
 236 // use MOV32ri with a SUBREG_TO_REG to represent the zero-extension, however
 237 // that would make it more difficult to rematerialize.
 238 let AddedComplexity = 1, isReMaterializable = 1, isAsCheapAsAMove = 1,
 239     isCodeGenOnly = 1, neverHasSideEffects = 1 in
 240 def MOV32ri64 : Ii32<0xb8, AddRegFrm, (outs GR32:$dst), (ins i64i32imm:$src),
 241                      "", [], IIC_ALU_NONMEM>, Sched<[WriteALU]>;
 242
 243 // This 64-bit pseudo-move can be used for both a 64-bit constant that is
 244 // actually the zero-extension of a 32-bit constant, and for labels in the
 245 // x86-64 small code model.
 246 def mov64imm32 : ComplexPattern<i64, 1, "SelectMOV64Imm32", [imm, X86Wrapper]>;
 247
 248 let AddedComplexity = 1 in
 249 def : Pat<(i64 mov64imm32:$src),
 250           (SUBREG_TO_REG (i64 0), (MOV32ri64 mov64imm32:$src), sub_32bit)>;
 251
 252 // Use sbb to materialize carry bit.
 253 let Uses = [EFLAGS], Defs = [EFLAGS], isPseudo = 1, SchedRW = [WriteALU] in {
 254 // FIXME: These are pseudo ops that should be replaced with Pat<> patterns.
 255 // However, Pat<> can't replicate the destination reg into the inputs of the
 256 // result.
 257 def SETB_C8r : I<0, Pseudo, (outs GR8:$dst), (ins), "",
 258                  [(set GR8:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 259 def SETB_C16r : I<0, Pseudo, (outs GR16:$dst), (ins), "",
 260                  [(set GR16:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 261 def SETB_C32r : I<0, Pseudo, (outs GR32:$dst), (ins), "",
 262                  [(set GR32:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 263 def SETB_C64r : I<0, Pseudo, (outs GR64:$dst), (ins), "",
 264                  [(set GR64:$dst, (X86setcc_c X86_COND_B, EFLAGS))]>;
 265 } // isCodeGenOnly
 266
 267
 268 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 269           (SETB_C16r)>;
 270 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 271           (SETB_C32r)>;
 272 def : Pat<(i64 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 273           (SETB_C64r)>;
 274
 275 def : Pat<(i16 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 276           (SETB_C16r)>;
 277 def : Pat<(i32 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 278           (SETB_C32r)>;
 279 def : Pat<(i64 (sext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
 280           (SETB_C64r)>;
 281
 282 // We canonicalize 'setb' to "(and (sbb reg,reg), 1)" on the hope that the and
 283 // will be eliminated and that the sbb can be extended up to a wider type.  When
 284 // this happens, it is great.  However, if we are left with an 8-bit sbb and an
 285 // and, we might as well just match it as a setb.
 286 def : Pat<(and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1),
 287           (SETBr)>;
 288
 289 // (add OP, SETB) -> (adc OP, 0)
 290 def : Pat<(add (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR8:$op),
 291           (ADC8ri GR8:$op, 0)>;
 292 def : Pat<(add (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR32:$op),
 293           (ADC32ri8 GR32:$op, 0)>;
 294 def : Pat<(add (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1), GR64:$op),
 295           (ADC64ri8 GR64:$op, 0)>;
 296
 297 // (sub OP, SETB) -> (sbb OP, 0)
 298 def : Pat<(sub GR8:$op, (and (i8 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 299           (SBB8ri GR8:$op, 0)>;
 300 def : Pat<(sub GR32:$op, (and (i32 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 301           (SBB32ri8 GR32:$op, 0)>;
 302 def : Pat<(sub GR64:$op, (and (i64 (X86setcc_c X86_COND_B, EFLAGS)), 1)),
 303           (SBB64ri8 GR64:$op, 0)>;
 304
 305 // (sub OP, SETCC_CARRY) -> (adc OP, 0)
 306 def : Pat<(sub GR8:$op, (i8 (X86setcc_c X86_COND_B, EFLAGS))),
 307           (ADC8ri GR8:$op, 0)>;
 308 def : Pat<(sub GR32:$op, (i32 (X86setcc_c X86_COND_B, EFLAGS))),
 309           (ADC32ri8 GR32:$op, 0)>;
 310 def : Pat<(sub GR64:$op, (i64 (X86setcc_c X86_COND_B, EFLAGS))),
 311           (ADC64ri8 GR64:$op, 0)>;
 312
 313 //===----------------------------------------------------------------------===//
 314 // String Pseudo Instructions
 315 //
 316 let SchedRW = [WriteMicrocoded] in {
 317 let Defs = [ECX,EDI,ESI], Uses = [ECX,EDI,ESI], isCodeGenOnly = 1 in {
 318 def REP_MOVSB_32 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 319                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
 320                    Requires<[In32BitMode]>;
 321 def REP_MOVSW_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 322                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize,
 323                    Requires<[In32BitMode]>;
 324 def REP_MOVSD_32 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 325                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP,
 326                    Requires<[In32BitMode]>;
 327 }
 328
 329 let Defs = [RCX,RDI,RSI], Uses = [RCX,RDI,RSI], isCodeGenOnly = 1 in {
 330 def REP_MOVSB_64 : I<0xA4, RawFrm, (outs), (ins), "{rep;movsb|rep movsb}",
 331                     [(X86rep_movs i8)], IIC_REP_MOVS>, REP,
 332                    Requires<[In64BitMode]>;
 333 def REP_MOVSW_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsw|rep movsw}",
 334                     [(X86rep_movs i16)], IIC_REP_MOVS>, REP, OpSize,
 335                    Requires<[In64BitMode]>;
 336 def REP_MOVSD_64 : I<0xA5, RawFrm, (outs), (ins), "{rep;movsl|rep movsd}",
 337                     [(X86rep_movs i32)], IIC_REP_MOVS>, REP,
 338                    Requires<[In64BitMode]>;
 339 def REP_MOVSQ_64 : RI<0xA5, RawFrm, (outs), (ins), "{rep;movsq|rep movsq}",
 340                     [(X86rep_movs i64)], IIC_REP_MOVS>, REP,
 341                    Requires<[In64BitMode]>;
 342 }
 343
 344 // FIXME: Should use "(X86rep_stos AL)" as the pattern.
 345 let Defs = [ECX,EDI], isCodeGenOnly = 1 in {
 346   let Uses = [AL,ECX,EDI] in
 347   def REP_STOSB_32 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 348                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
 349                      Requires<[In32BitMode]>;
 350   let Uses = [AX,ECX,EDI] in
 351   def REP_STOSW_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 352                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize,
 353                      Requires<[In32BitMode]>;
 354   let Uses = [EAX,ECX,EDI] in
 355   def REP_STOSD_32 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 356                       [(X86rep_stos i32)], IIC_REP_STOS>, REP,
 357                      Requires<[In32BitMode]>;
 358 }
 359
 360 let Defs = [RCX,RDI], isCodeGenOnly = 1 in {
 361   let Uses = [AL,RCX,RDI] in
 362   def REP_STOSB_64 : I<0xAA, RawFrm, (outs), (ins), "{rep;stosb|rep stosb}",
 363                       [(X86rep_stos i8)], IIC_REP_STOS>, REP,
 364                      Requires<[In64BitMode]>;
 365   let Uses = [AX,RCX,RDI] in
 366   def REP_STOSW_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosw|rep stosw}",
 367                       [(X86rep_stos i16)], IIC_REP_STOS>, REP, OpSize,
 368                      Requires<[In64BitMode]>;
 369   let Uses = [RAX,RCX,RDI] in
 370   def REP_STOSD_64 : I<0xAB, RawFrm, (outs), (ins), "{rep;stosl|rep stosd}",
 371                       [(X86rep_stos i32)], IIC_REP_STOS>, REP,
 372                      Requires<[In64BitMode]>;
 373
 374   let Uses = [RAX,RCX,RDI] in
 375   def REP_STOSQ_64 : RI<0xAB, RawFrm, (outs), (ins), "{rep;stosq|rep stosq}",
 376                       [(X86rep_stos i64)], IIC_REP_STOS>, REP,
 377                      Requires<[In64BitMode]>;
 378 }
 379 } // SchedRW
 380
 381 //===----------------------------------------------------------------------===//
 382 // Thread Local Storage Instructions
 383 //
 384
 385 // ELF TLS Support
 386 // All calls clobber the non-callee saved registers. ESP is marked as
 387 // a use to prevent stack-pointer assignments that appear immediately
 388 // before calls from potentially appearing dead.
 389 let Defs = [EAX, ECX, EDX, FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0,
 390             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 391             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 392             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 393     Uses = [ESP] in {
 394 def TLS_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 395                   "# TLS_addr32",
 396                   [(X86tlsaddr tls32addr:$sym)]>,
 397                   Requires<[In32BitMode]>;
 398 def TLS_base_addr32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 399                   "# TLS_base_addr32",
 400                   [(X86tlsbaseaddr tls32baseaddr:$sym)]>,
 401                   Requires<[In32BitMode]>;
 402 }
 403
 404 // All calls clobber the non-callee saved registers. RSP is marked as
 405 // a use to prevent stack-pointer assignments that appear immediately
 406 // before calls from potentially appearing dead.
 407 let Defs = [RAX, RCX, RDX, RSI, RDI, R8, R9, R10, R11,
 408             FP0, FP1, FP2, FP3, FP4, FP5, FP6, ST0, ST1,
 409             MM0, MM1, MM2, MM3, MM4, MM5, MM6, MM7,
 410             XMM0, XMM1, XMM2, XMM3, XMM4, XMM5, XMM6, XMM7,
 411             XMM8, XMM9, XMM10, XMM11, XMM12, XMM13, XMM14, XMM15, EFLAGS],
 412     Uses = [RSP] in {
 413 def TLS_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 414                    "# TLS_addr64",
 415                   [(X86tlsaddr tls64addr:$sym)]>,
 416                   Requires<[In64BitMode]>;
 417 def TLS_base_addr64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 418                    "# TLS_base_addr64",
 419                   [(X86tlsbaseaddr tls64baseaddr:$sym)]>,
 420                   Requires<[In64BitMode]>;
 421 }
 422
 423 // Darwin TLS Support
 424 // For i386, the address of the thunk is passed on the stack, on return the
 425 // address of the variable is in %eax.  %ecx is trashed during the function
 426 // call.  All other registers are preserved.
 427 let Defs = [EAX, ECX, EFLAGS],
 428     Uses = [ESP],
 429     usesCustomInserter = 1 in
 430 def TLSCall_32 : I<0, Pseudo, (outs), (ins i32mem:$sym),
 431                 "# TLSCall_32",
 432                 [(X86TLSCall addr:$sym)]>,
 433                 Requires<[In32BitMode]>;
 434
 435 // For x86_64, the address of the thunk is passed in %rdi, on return
 436 // the address of the variable is in %rax.  All other registers are preserved.
 437 let Defs = [RAX, EFLAGS],
 438     Uses = [RSP, RDI],
 439     usesCustomInserter = 1 in
 440 def TLSCall_64 : I<0, Pseudo, (outs), (ins i64mem:$sym),
 441                   "# TLSCall_64",
 442                   [(X86TLSCall addr:$sym)]>,
 443                   Requires<[In64BitMode]>;
 444
 445
 446 //===----------------------------------------------------------------------===//
 447 // Conditional Move Pseudo Instructions
 448
 449 // X86 doesn't have 8-bit conditional moves. Use a customInserter to
 450 // emit control flow. An alternative to this is to mark i8 SELECT as Promote,
 451 // however that requires promoting the operands, and can induce additional
 452 // i8 register pressure.
 453 let usesCustomInserter = 1, Uses = [EFLAGS] in {
 454 def CMOV_GR8 : I<0, Pseudo,
 455                  (outs GR8:$dst), (ins GR8:$src1, GR8:$src2, i8imm:$cond),
 456                  "#CMOV_GR8 PSEUDO!",
 457                  [(set GR8:$dst, (X86cmov GR8:$src1, GR8:$src2,
 458                                           imm:$cond, EFLAGS))]>;
 459
 460 let Predicates = [NoCMov] in {
 461 def CMOV_GR32 : I<0, Pseudo,
 462                     (outs GR32:$dst), (ins GR32:$src1, GR32:$src2, i8imm:$cond),
 463                     "#CMOV_GR32* PSEUDO!",
 464                     [(set GR32:$dst,
 465                       (X86cmov GR32:$src1, GR32:$src2, imm:$cond, EFLAGS))]>;
 466 def CMOV_GR16 : I<0, Pseudo,
 467                     (outs GR16:$dst), (ins GR16:$src1, GR16:$src2, i8imm:$cond),
 468                     "#CMOV_GR16* PSEUDO!",
 469                     [(set GR16:$dst,
 470                       (X86cmov GR16:$src1, GR16:$src2, imm:$cond, EFLAGS))]>;
 471 } // Predicates = [NoCMov]
 472
 473 // fcmov doesn't handle all possible EFLAGS, provide a fallback if there is no
 474 // SSE1.
 475 let Predicates = [FPStackf32] in
 476 def CMOV_RFP32 : I<0, Pseudo,
 477                     (outs RFP32:$dst),
 478                     (ins RFP32:$src1, RFP32:$src2, i8imm:$cond),
 479                     "#CMOV_RFP32 PSEUDO!",
 480                     [(set RFP32:$dst,
 481                       (X86cmov RFP32:$src1, RFP32:$src2, imm:$cond,
 482                                                   EFLAGS))]>;
 483 // fcmov doesn't handle all possible EFLAGS, provide a fallback if there is no
 484 // SSE2.
 485 let Predicates = [FPStackf64] in
 486 def CMOV_RFP64 : I<0, Pseudo,
 487                     (outs RFP64:$dst),
 488                     (ins RFP64:$src1, RFP64:$src2, i8imm:$cond),
 489                     "#CMOV_RFP64 PSEUDO!",
 490                     [(set RFP64:$dst,
 491                       (X86cmov RFP64:$src1, RFP64:$src2, imm:$cond,
 492                                                   EFLAGS))]>;
 493 def CMOV_RFP80 : I<0, Pseudo,
 494                     (outs RFP80:$dst),
 495                     (ins RFP80:$src1, RFP80:$src2, i8imm:$cond),
 496                     "#CMOV_RFP80 PSEUDO!",
 497                     [(set RFP80:$dst,
 498                       (X86cmov RFP80:$src1, RFP80:$src2, imm:$cond,
 499                                                   EFLAGS))]>;
 500 } // UsesCustomInserter = 1, Uses = [EFLAGS]
 501
 502
 503 //===----------------------------------------------------------------------===//
 504 // Atomic Instruction Pseudo Instructions
 505 //===----------------------------------------------------------------------===//
 506
 507 // Pseudo atomic instructions
 508
 509 multiclass PSEUDO_ATOMIC_LOAD_BINOP<string mnemonic> {
 510   let usesCustomInserter = 1, mayLoad = 1, mayStore = 1 in {
 511     let Defs = [EFLAGS, AL] in
 512     def NAME#8  : I<0, Pseudo, (outs GR8:$dst),
 513                     (ins i8mem:$ptr, GR8:$val),
 514                     !strconcat(mnemonic, "8 PSEUDO!"), []>;
 515     let Defs = [EFLAGS, AX] in
 516     def NAME#16 : I<0, Pseudo,(outs GR16:$dst),
 517                     (ins i16mem:$ptr, GR16:$val),
 518                     !strconcat(mnemonic, "16 PSEUDO!"), []>;
 519     let Defs = [EFLAGS, EAX] in
 520     def NAME#32 : I<0, Pseudo, (outs GR32:$dst),
 521                     (ins i32mem:$ptr, GR32:$val),
 522                     !strconcat(mnemonic, "32 PSEUDO!"), []>;
 523     let Defs = [EFLAGS, RAX] in
 524     def NAME#64 : I<0, Pseudo, (outs GR64:$dst),
 525                     (ins i64mem:$ptr, GR64:$val),
 526                     !strconcat(mnemonic, "64 PSEUDO!"), []>;
 527   }
 528 }
 529
 530 multiclass PSEUDO_ATOMIC_LOAD_BINOP_PATS<string name, string frag> {
 531   def : Pat<(!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val),
 532             (!cast<Instruction>(name # "8") addr:$ptr, GR8:$val)>;
 533   def : Pat<(!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val),
 534             (!cast<Instruction>(name # "16") addr:$ptr, GR16:$val)>;
 535   def : Pat<(!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val),
 536             (!cast<Instruction>(name # "32") addr:$ptr, GR32:$val)>;
 537   def : Pat<(!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val),
 538             (!cast<Instruction>(name # "64") addr:$ptr, GR64:$val)>;
 539 }
 540
 541 // Atomic exchange, and, or, xor
 542 defm ATOMAND  : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMAND">;
 543 defm ATOMOR   : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMOR">;
 544 defm ATOMXOR  : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMXOR">;
 545 defm ATOMNAND : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMNAND">;
 546 defm ATOMMAX  : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMMAX">;
 547 defm ATOMMIN  : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMMIN">;
 548 defm ATOMUMAX : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMUMAX">;
 549 defm ATOMUMIN : PSEUDO_ATOMIC_LOAD_BINOP<"#ATOMUMIN">;
 550
 551 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMAND",  "atomic_load_and">;
 552 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMOR",   "atomic_load_or">;
 553 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMXOR",  "atomic_load_xor">;
 554 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMNAND", "atomic_load_nand">;
 555 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMMAX",  "atomic_load_max">;
 556 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMMIN",  "atomic_load_min">;
 557 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMUMAX", "atomic_load_umax">;
 558 defm : PSEUDO_ATOMIC_LOAD_BINOP_PATS<"ATOMUMIN", "atomic_load_umin">;
 559
 560 multiclass PSEUDO_ATOMIC_LOAD_BINOP6432<string mnemonic> {
 561   let usesCustomInserter = 1, Defs = [EFLAGS, EAX, EDX],
 562       mayLoad = 1, mayStore = 1, hasSideEffects = 0 in
 563     def NAME#6432 : I<0, Pseudo, (outs GR32:$dst1, GR32:$dst2),
 564                       (ins i64mem:$ptr, GR32:$val1, GR32:$val2),
 565                       !strconcat(mnemonic, "6432 PSEUDO!"), []>;
 566 }
 567
 568 defm ATOMAND  : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMAND">;
 569 defm ATOMOR   : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMOR">;
 570 defm ATOMXOR  : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMXOR">;
 571 defm ATOMNAND : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMNAND">;
 572 defm ATOMADD  : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMADD">;
 573 defm ATOMSUB  : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMSUB">;
 574 defm ATOMMAX  : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMMAX">;
 575 defm ATOMMIN  : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMMIN">;
 576 defm ATOMUMAX : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMUMAX">;
 577 defm ATOMUMIN : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMUMIN">;
 578 defm ATOMSWAP : PSEUDO_ATOMIC_LOAD_BINOP6432<"#ATOMSWAP">;
 579
 580 //===----------------------------------------------------------------------===//
 581 // Normal-Instructions-With-Lock-Prefix Pseudo Instructions
 582 //===----------------------------------------------------------------------===//
 583
 584 // FIXME: Use normal instructions and add lock prefix dynamically.
 585
 586 // Memory barriers
 587
 588 // TODO: Get this to fold the constant into the instruction.
 589 let isCodeGenOnly = 1, Defs = [EFLAGS] in
 590 def OR32mrLocked  : I<0x09, MRMDestMem, (outs), (ins i32mem:$dst, GR32:$zero),
 591                       "or{l}\t{$zero, $dst|$dst, $zero}",
 592                       [], IIC_ALU_MEM>, Requires<[In32BitMode]>, LOCK,
 593                     Sched<[WriteALULd, WriteRMW]>;
 594
 595 let hasSideEffects = 1 in
 596 def Int_MemBarrier : I<0, Pseudo, (outs), (ins),
 597                      "#MEMBARRIER",
 598                      [(X86MemBarrier)]>, Sched<[WriteLoad]>;
 599
 600 // RegOpc corresponds to the mr version of the instruction
 601 // ImmOpc corresponds to the mi version of the instruction
 602 // ImmOpc8 corresponds to the mi8 version of the instruction
 603 // ImmMod corresponds to the instruction format of the mi and mi8 versions
 604 multiclass LOCK_ArithBinOp<bits<8> RegOpc, bits<8> ImmOpc, bits<8> ImmOpc8,
 605                            Format ImmMod, string mnemonic> {
 606 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1,
 607     SchedRW = [WriteALULd, WriteRMW] in {
 608
 609 def NAME#8mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 610                   RegOpc{3}, RegOpc{2}, RegOpc{1}, 0 },
 611                   MRMDestMem, (outs), (ins i8mem:$dst, GR8:$src2),
 612                   !strconcat(mnemonic, "{b}\t",
 613                              "{$src2, $dst|$dst, $src2}"),
 614                   [], IIC_ALU_NONMEM>, LOCK;
 615 def NAME#16mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 616                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 617                    MRMDestMem, (outs), (ins i16mem:$dst, GR16:$src2),
 618                    !strconcat(mnemonic, "{w}\t",
 619                               "{$src2, $dst|$dst, $src2}"),
 620                    [], IIC_ALU_NONMEM>, OpSize, LOCK;
 621 def NAME#32mr : I<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 622                    RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 623                    MRMDestMem, (outs), (ins i32mem:$dst, GR32:$src2),
 624                    !strconcat(mnemonic, "{l}\t",
 625                               "{$src2, $dst|$dst, $src2}"),
 626                    [], IIC_ALU_NONMEM>, LOCK;
 627 def NAME#64mr : RI<{RegOpc{7}, RegOpc{6}, RegOpc{5}, RegOpc{4},
 628                     RegOpc{3}, RegOpc{2}, RegOpc{1}, 1 },
 629                     MRMDestMem, (outs), (ins i64mem:$dst, GR64:$src2),
 630                     !strconcat(mnemonic, "{q}\t",
 631                                "{$src2, $dst|$dst, $src2}"),
 632                     [], IIC_ALU_NONMEM>, LOCK;
 633
 634 def NAME#8mi : Ii8<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 635                     ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 0 },
 636                     ImmMod, (outs), (ins i8mem :$dst, i8imm :$src2),
 637                     !strconcat(mnemonic, "{b}\t",
 638                                "{$src2, $dst|$dst, $src2}"),
 639                     [], IIC_ALU_MEM>, LOCK;
 640
 641 def NAME#16mi : Ii16<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 642                       ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 643                       ImmMod, (outs), (ins i16mem :$dst, i16imm :$src2),
 644                       !strconcat(mnemonic, "{w}\t",
 645                                  "{$src2, $dst|$dst, $src2}"),
 646                       [], IIC_ALU_MEM>, OpSize, LOCK;
 647
 648 def NAME#32mi : Ii32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 649                       ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 650                       ImmMod, (outs), (ins i32mem :$dst, i32imm :$src2),
 651                       !strconcat(mnemonic, "{l}\t",
 652                                  "{$src2, $dst|$dst, $src2}"),
 653                       [], IIC_ALU_MEM>, LOCK;
 654
 655 def NAME#64mi32 : RIi32<{ImmOpc{7}, ImmOpc{6}, ImmOpc{5}, ImmOpc{4},
 656                          ImmOpc{3}, ImmOpc{2}, ImmOpc{1}, 1 },
 657                          ImmMod, (outs), (ins i64mem :$dst, i64i32imm :$src2),
 658                          !strconcat(mnemonic, "{q}\t",
 659                                     "{$src2, $dst|$dst, $src2}"),
 660                          [], IIC_ALU_MEM>, LOCK;
 661
 662 def NAME#16mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 663                       ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 664                       ImmMod, (outs), (ins i16mem :$dst, i16i8imm :$src2),
 665                       !strconcat(mnemonic, "{w}\t",
 666                                  "{$src2, $dst|$dst, $src2}"),
 667                       [], IIC_ALU_MEM>, OpSize, LOCK;
 668 def NAME#32mi8 : Ii8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 669                       ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 670                       ImmMod, (outs), (ins i32mem :$dst, i32i8imm :$src2),
 671                       !strconcat(mnemonic, "{l}\t",
 672                                  "{$src2, $dst|$dst, $src2}"),
 673                       [], IIC_ALU_MEM>, LOCK;
 674 def NAME#64mi8 : RIi8<{ImmOpc8{7}, ImmOpc8{6}, ImmOpc8{5}, ImmOpc8{4},
 675                        ImmOpc8{3}, ImmOpc8{2}, ImmOpc8{1}, 1 },
 676                        ImmMod, (outs), (ins i64mem :$dst, i64i8imm :$src2),
 677                        !strconcat(mnemonic, "{q}\t",
 678                                   "{$src2, $dst|$dst, $src2}"),
 679                        [], IIC_ALU_MEM>, LOCK;
 680
 681 }
 682
 683 }
 684
 685 defm LOCK_ADD : LOCK_ArithBinOp<0x00, 0x80, 0x83, MRM0m, "add">;
 686 defm LOCK_SUB : LOCK_ArithBinOp<0x28, 0x80, 0x83, MRM5m, "sub">;
 687 defm LOCK_OR  : LOCK_ArithBinOp<0x08, 0x80, 0x83, MRM1m, "or">;
 688 defm LOCK_AND : LOCK_ArithBinOp<0x20, 0x80, 0x83, MRM4m, "and">;
 689 defm LOCK_XOR : LOCK_ArithBinOp<0x30, 0x80, 0x83, MRM6m, "xor">;
 690
 691 // Optimized codegen when the non-memory output is not used.
 692 multiclass LOCK_ArithUnOp<bits<8> Opc8, bits<8> Opc, Format Form,
 693                           string mnemonic> {
 694 let Defs = [EFLAGS], mayLoad = 1, mayStore = 1, isCodeGenOnly = 1,
 695     SchedRW = [WriteALULd, WriteRMW] in {
 696
 697 def NAME#8m  : I<Opc8, Form, (outs), (ins i8mem :$dst),
 698                  !strconcat(mnemonic, "{b}\t$dst"),
 699                  [], IIC_UNARY_MEM>, LOCK;
 700 def NAME#16m : I<Opc, Form, (outs), (ins i16mem:$dst),
 701                  !strconcat(mnemonic, "{w}\t$dst"),
 702                  [], IIC_UNARY_MEM>, OpSize, LOCK;
 703 def NAME#32m : I<Opc, Form, (outs), (ins i32mem:$dst),
 704                  !strconcat(mnemonic, "{l}\t$dst"),
 705                  [], IIC_UNARY_MEM>, LOCK;
 706 def NAME#64m : RI<Opc, Form, (outs), (ins i64mem:$dst),
 707                   !strconcat(mnemonic, "{q}\t$dst"),
 708                   [], IIC_UNARY_MEM>, LOCK;
 709 }
 710 }
 711
 712 defm LOCK_INC    : LOCK_ArithUnOp<0xFE, 0xFF, MRM0m, "inc">;
 713 defm LOCK_DEC    : LOCK_ArithUnOp<0xFE, 0xFF, MRM1m, "dec">;
 714
 715 // Atomic compare and swap.
 716 multiclass LCMPXCHG_UnOp<bits<8> Opc, Format Form, string mnemonic,
 717                          SDPatternOperator frag, X86MemOperand x86memop,
 718                          InstrItinClass itin> {
 719 let isCodeGenOnly = 1 in {
 720   def NAME : I<Opc, Form, (outs), (ins x86memop:$ptr),
 721                !strconcat(mnemonic, "\t$ptr"),
 722                [(frag addr:$ptr)], itin>, TB, LOCK;
 723 }
 724 }
 725
 726 multiclass LCMPXCHG_BinOp<bits<8> Opc8, bits<8> Opc, Format Form,
 727                           string mnemonic, SDPatternOperator frag,
 728                           InstrItinClass itin8, InstrItinClass itin> {
 729 let isCodeGenOnly = 1, SchedRW = [WriteALULd, WriteRMW] in {
 730   let Defs = [AL, EFLAGS], Uses = [AL] in
 731   def NAME#8  : I<Opc8, Form, (outs), (ins i8mem:$ptr, GR8:$swap),
 732                   !strconcat(mnemonic, "{b}\t{$swap, $ptr|$ptr, $swap}"),
 733                   [(frag addr:$ptr, GR8:$swap, 1)], itin8>, TB, LOCK;
 734   let Defs = [AX, EFLAGS], Uses = [AX] in
 735   def NAME#16 : I<Opc, Form, (outs), (ins i16mem:$ptr, GR16:$swap),
 736                   !strconcat(mnemonic, "{w}\t{$swap, $ptr|$ptr, $swap}"),
 737                   [(frag addr:$ptr, GR16:$swap, 2)], itin>, TB, OpSize, LOCK;
 738   let Defs = [EAX, EFLAGS], Uses = [EAX] in
 739   def NAME#32 : I<Opc, Form, (outs), (ins i32mem:$ptr, GR32:$swap),
 740                   !strconcat(mnemonic, "{l}\t{$swap, $ptr|$ptr, $swap}"),
 741                   [(frag addr:$ptr, GR32:$swap, 4)], itin>, TB, LOCK;
 742   let Defs = [RAX, EFLAGS], Uses = [RAX] in
 743   def NAME#64 : RI<Opc, Form, (outs), (ins i64mem:$ptr, GR64:$swap),
 744                    !strconcat(mnemonic, "{q}\t{$swap, $ptr|$ptr, $swap}"),
 745                    [(frag addr:$ptr, GR64:$swap, 8)], itin>, TB, LOCK;
 746 }
 747 }
 748
 749 let Defs = [EAX, EDX, EFLAGS], Uses = [EAX, EBX, ECX, EDX],
 750     SchedRW = [WriteALULd, WriteRMW] in {
 751 defm LCMPXCHG8B : LCMPXCHG_UnOp<0xC7, MRM1m, "cmpxchg8b",
 752                                 X86cas8, i64mem,
 753                                 IIC_CMPX_LOCK_8B>;
 754 }
 755
 756 let Defs = [RAX, RDX, EFLAGS], Uses = [RAX, RBX, RCX, RDX],
 757     Predicates = [HasCmpxchg16b], SchedRW = [WriteALULd, WriteRMW] in {
 758 defm LCMPXCHG16B : LCMPXCHG_UnOp<0xC7, MRM1m, "cmpxchg16b",
 759                                  X86cas16, i128mem,
 760                                  IIC_CMPX_LOCK_16B>, REX_W;
 761 }
 762
 763 defm LCMPXCHG : LCMPXCHG_BinOp<0xB0, 0xB1, MRMDestMem, "cmpxchg",
 764                                X86cas, IIC_CMPX_LOCK_8, IIC_CMPX_LOCK>;
 765
 766 // Atomic exchange and add
 767 multiclass ATOMIC_LOAD_BINOP<bits<8> opc8, bits<8> opc, string mnemonic,
 768                              string frag,
 769                              InstrItinClass itin8, InstrItinClass itin> {
 770   let Constraints = "$val = $dst", Defs = [EFLAGS], isCodeGenOnly = 1,
 771       SchedRW = [WriteALULd, WriteRMW] in {
 772     def NAME#8  : I<opc8, MRMSrcMem, (outs GR8:$dst),
 773                     (ins GR8:$val, i8mem:$ptr),
 774                     !strconcat(mnemonic, "{b}\t{$val, $ptr|$ptr, $val}"),
 775                     [(set GR8:$dst,
 776                           (!cast<PatFrag>(frag # "_8") addr:$ptr, GR8:$val))],
 777                     itin8>;
 778     def NAME#16 : I<opc, MRMSrcMem, (outs GR16:$dst),
 779                     (ins GR16:$val, i16mem:$ptr),
 780                     !strconcat(mnemonic, "{w}\t{$val, $ptr|$ptr, $val}"),
 781                     [(set
 782                        GR16:$dst,
 783                        (!cast<PatFrag>(frag # "_16") addr:$ptr, GR16:$val))],
 784                     itin>, OpSize;
 785     def NAME#32 : I<opc, MRMSrcMem, (outs GR32:$dst),
 786                     (ins GR32:$val, i32mem:$ptr),
 787                     !strconcat(mnemonic, "{l}\t{$val, $ptr|$ptr, $val}"),
 788                     [(set
 789                        GR32:$dst,
 790                        (!cast<PatFrag>(frag # "_32") addr:$ptr, GR32:$val))],
 791                     itin>;
 792     def NAME#64 : RI<opc, MRMSrcMem, (outs GR64:$dst),
 793                      (ins GR64:$val, i64mem:$ptr),
 794                      !strconcat(mnemonic, "{q}\t{$val, $ptr|$ptr, $val}"),
 795                      [(set
 796                         GR64:$dst,
 797                         (!cast<PatFrag>(frag # "_64") addr:$ptr, GR64:$val))],
 798                      itin>;
 799   }
 800 }
 801
 802 defm LXADD : ATOMIC_LOAD_BINOP<0xc0, 0xc1, "xadd", "atomic_load_add",
 803                                IIC_XADD_LOCK_MEM8, IIC_XADD_LOCK_MEM>,
 804              TB, LOCK;
 805
 806 def ACQUIRE_MOV8rm  : I<0, Pseudo, (outs GR8 :$dst), (ins i8mem :$src),
 807                       "#ACQUIRE_MOV PSEUDO!",
 808                       [(set GR8:$dst,  (atomic_load_8  addr:$src))]>;
 809 def ACQUIRE_MOV16rm : I<0, Pseudo, (outs GR16:$dst), (ins i16mem:$src),
 810                       "#ACQUIRE_MOV PSEUDO!",
 811                       [(set GR16:$dst, (atomic_load_16 addr:$src))]>;
 812 def ACQUIRE_MOV32rm : I<0, Pseudo, (outs GR32:$dst), (ins i32mem:$src),
 813                       "#ACQUIRE_MOV PSEUDO!",
 814                       [(set GR32:$dst, (atomic_load_32 addr:$src))]>;
 815 def ACQUIRE_MOV64rm : I<0, Pseudo, (outs GR64:$dst), (ins i64mem:$src),
 816                       "#ACQUIRE_MOV PSEUDO!",
 817                       [(set GR64:$dst, (atomic_load_64 addr:$src))]>;
 818
 819 def RELEASE_MOV8mr  : I<0, Pseudo, (outs), (ins i8mem :$dst, GR8 :$src),
 820                         "#RELEASE_MOV PSEUDO!",
 821                         [(atomic_store_8  addr:$dst, GR8 :$src)]>;
 822 def RELEASE_MOV16mr : I<0, Pseudo, (outs), (ins i16mem:$dst, GR16:$src),
 823                         "#RELEASE_MOV PSEUDO!",
 824                         [(atomic_store_16 addr:$dst, GR16:$src)]>;
 825 def RELEASE_MOV32mr : I<0, Pseudo, (outs), (ins i32mem:$dst, GR32:$src),
 826                         "#RELEASE_MOV PSEUDO!",
 827                         [(atomic_store_32 addr:$dst, GR32:$src)]>;
 828 def RELEASE_MOV64mr : I<0, Pseudo, (outs), (ins i64mem:$dst, GR64:$src),
 829                         "#RELEASE_MOV PSEUDO!",
 830                         [(atomic_store_64 addr:$dst, GR64:$src)]>;
 831
 832 //===----------------------------------------------------------------------===//
 833 // Conditional Move Pseudo Instructions.
 834 //===----------------------------------------------------------------------===//
 835
 836
 837 // CMOV* - Used to implement the SSE SELECT DAG operation.  Expanded after
 838 // instruction selection into a branch sequence.
 839 let Uses = [EFLAGS], usesCustomInserter = 1 in {
 840   def CMOV_FR32 : I<0, Pseudo,
 841                     (outs FR32:$dst), (ins FR32:$t, FR32:$f, i8imm:$cond),
 842                     "#CMOV_FR32 PSEUDO!",
 843                     [(set FR32:$dst, (X86cmov FR32:$t, FR32:$f, imm:$cond,
 844                                                   EFLAGS))]>;
 845   def CMOV_FR64 : I<0, Pseudo,
 846                     (outs FR64:$dst), (ins FR64:$t, FR64:$f, i8imm:$cond),
 847                     "#CMOV_FR64 PSEUDO!",
 848                     [(set FR64:$dst, (X86cmov FR64:$t, FR64:$f, imm:$cond,
 849                                                   EFLAGS))]>;
 850   def CMOV_V4F32 : I<0, Pseudo,
 851                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 852                     "#CMOV_V4F32 PSEUDO!",
 853                     [(set VR128:$dst,
 854                       (v4f32 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 855                                           EFLAGS)))]>;
 856   def CMOV_V2F64 : I<0, Pseudo,
 857                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 858                     "#CMOV_V2F64 PSEUDO!",
 859                     [(set VR128:$dst,
 860                       (v2f64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 861                                           EFLAGS)))]>;
 862   def CMOV_V2I64 : I<0, Pseudo,
 863                     (outs VR128:$dst), (ins VR128:$t, VR128:$f, i8imm:$cond),
 864                     "#CMOV_V2I64 PSEUDO!",
 865                     [(set VR128:$dst,
 866                       (v2i64 (X86cmov VR128:$t, VR128:$f, imm:$cond,
 867                                           EFLAGS)))]>;
 868   def CMOV_V8F32 : I<0, Pseudo,
 869                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 870                     "#CMOV_V8F32 PSEUDO!",
 871                     [(set VR256:$dst,
 872                       (v8f32 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 873                                           EFLAGS)))]>;
 874   def CMOV_V4F64 : I<0, Pseudo,
 875                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 876                     "#CMOV_V4F64 PSEUDO!",
 877                     [(set VR256:$dst,
 878                       (v4f64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 879                                           EFLAGS)))]>;
 880   def CMOV_V4I64 : I<0, Pseudo,
 881                     (outs VR256:$dst), (ins VR256:$t, VR256:$f, i8imm:$cond),
 882                     "#CMOV_V4I64 PSEUDO!",
 883                     [(set VR256:$dst,
 884                       (v4i64 (X86cmov VR256:$t, VR256:$f, imm:$cond,
 885                                           EFLAGS)))]>;
 886 }
 887
 888
 889 //===----------------------------------------------------------------------===//
 890 // DAG Pattern Matching Rules
 891 //===----------------------------------------------------------------------===//
 892
 893 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable
 894 def : Pat<(i32 (X86Wrapper tconstpool  :$dst)), (MOV32ri tconstpool  :$dst)>;
 895 def : Pat<(i32 (X86Wrapper tjumptable  :$dst)), (MOV32ri tjumptable  :$dst)>;
 896 def : Pat<(i32 (X86Wrapper tglobaltlsaddr:$dst)),(MOV32ri tglobaltlsaddr:$dst)>;
 897 def : Pat<(i32 (X86Wrapper tglobaladdr :$dst)), (MOV32ri tglobaladdr :$dst)>;
 898 def : Pat<(i32 (X86Wrapper texternalsym:$dst)), (MOV32ri texternalsym:$dst)>;
 899 def : Pat<(i32 (X86Wrapper tblockaddress:$dst)), (MOV32ri tblockaddress:$dst)>;
 900
 901 def : Pat<(add GR32:$src1, (X86Wrapper tconstpool:$src2)),
 902           (ADD32ri GR32:$src1, tconstpool:$src2)>;
 903 def : Pat<(add GR32:$src1, (X86Wrapper tjumptable:$src2)),
 904           (ADD32ri GR32:$src1, tjumptable:$src2)>;
 905 def : Pat<(add GR32:$src1, (X86Wrapper tglobaladdr :$src2)),
 906           (ADD32ri GR32:$src1, tglobaladdr:$src2)>;
 907 def : Pat<(add GR32:$src1, (X86Wrapper texternalsym:$src2)),
 908           (ADD32ri GR32:$src1, texternalsym:$src2)>;
 909 def : Pat<(add GR32:$src1, (X86Wrapper tblockaddress:$src2)),
 910           (ADD32ri GR32:$src1, tblockaddress:$src2)>;
 911
 912 def : Pat<(store (i32 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 913           (MOV32mi addr:$dst, tglobaladdr:$src)>;
 914 def : Pat<(store (i32 (X86Wrapper texternalsym:$src)), addr:$dst),
 915           (MOV32mi addr:$dst, texternalsym:$src)>;
 916 def : Pat<(store (i32 (X86Wrapper tblockaddress:$src)), addr:$dst),
 917           (MOV32mi addr:$dst, tblockaddress:$src)>;
 918
 919
 920
 921 // ConstantPool GlobalAddress, ExternalSymbol, and JumpTable when not in small
 922 // code model mode, should use 'movabs'.  FIXME: This is really a hack, the
 923 //  'movabs' predicate should handle this sort of thing.
 924 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 925           (MOV64ri tconstpool  :$dst)>, Requires<[FarData]>;
 926 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 927           (MOV64ri tjumptable  :$dst)>, Requires<[FarData]>;
 928 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 929           (MOV64ri tglobaladdr :$dst)>, Requires<[FarData]>;
 930 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 931           (MOV64ri texternalsym:$dst)>, Requires<[FarData]>;
 932 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 933           (MOV64ri tblockaddress:$dst)>, Requires<[FarData]>;
 934
 935 // In kernel code model, we can get the address of a label
 936 // into a register with 'movq'.  FIXME: This is a hack, the 'imm' predicate of
 937 // the MOV64ri32 should accept these.
 938 def : Pat<(i64 (X86Wrapper tconstpool  :$dst)),
 939           (MOV64ri32 tconstpool  :$dst)>, Requires<[KernelCode]>;
 940 def : Pat<(i64 (X86Wrapper tjumptable  :$dst)),
 941           (MOV64ri32 tjumptable  :$dst)>, Requires<[KernelCode]>;
 942 def : Pat<(i64 (X86Wrapper tglobaladdr :$dst)),
 943           (MOV64ri32 tglobaladdr :$dst)>, Requires<[KernelCode]>;
 944 def : Pat<(i64 (X86Wrapper texternalsym:$dst)),
 945           (MOV64ri32 texternalsym:$dst)>, Requires<[KernelCode]>;
 946 def : Pat<(i64 (X86Wrapper tblockaddress:$dst)),
 947           (MOV64ri32 tblockaddress:$dst)>, Requires<[KernelCode]>;
 948
 949 // If we have small model and -static mode, it is safe to store global addresses
 950 // directly as immediates.  FIXME: This is really a hack, the 'imm' predicate
 951 // for MOV64mi32 should handle this sort of thing.
 952 def : Pat<(store (i64 (X86Wrapper tconstpool:$src)), addr:$dst),
 953           (MOV64mi32 addr:$dst, tconstpool:$src)>,
 954           Requires<[NearData, IsStatic]>;
 955 def : Pat<(store (i64 (X86Wrapper tjumptable:$src)), addr:$dst),
 956           (MOV64mi32 addr:$dst, tjumptable:$src)>,
 957           Requires<[NearData, IsStatic]>;
 958 def : Pat<(store (i64 (X86Wrapper tglobaladdr:$src)), addr:$dst),
 959           (MOV64mi32 addr:$dst, tglobaladdr:$src)>,
 960           Requires<[NearData, IsStatic]>;
 961 def : Pat<(store (i64 (X86Wrapper texternalsym:$src)), addr:$dst),
 962           (MOV64mi32 addr:$dst, texternalsym:$src)>,
 963           Requires<[NearData, IsStatic]>;
 964 def : Pat<(store (i64 (X86Wrapper tblockaddress:$src)), addr:$dst),
 965           (MOV64mi32 addr:$dst, tblockaddress:$src)>,
 966           Requires<[NearData, IsStatic]>;
 967
 968
 969
 970 // Calls
 971
 972 // tls has some funny stuff here...
 973 // This corresponds to movabs $foo@tpoff, %rax
 974 def : Pat<(i64 (X86Wrapper tglobaltlsaddr :$dst)),
 975           (MOV64ri tglobaltlsaddr :$dst)>;
 976 // This corresponds to add $foo@tpoff, %rax
 977 def : Pat<(add GR64:$src1, (X86Wrapper tglobaltlsaddr :$dst)),
 978           (ADD64ri32 GR64:$src1, tglobaltlsaddr :$dst)>;
 979
 980
 981 // Direct PC relative function call for small code model. 32-bit displacement
 982 // sign extended to 64-bit.
 983 def : Pat<(X86call (i64 tglobaladdr:$dst)),
 984           (CALL64pcrel32 tglobaladdr:$dst)>;
 985 def : Pat<(X86call (i64 texternalsym:$dst)),
 986           (CALL64pcrel32 texternalsym:$dst)>;
 987
 988 // Tailcall stuff. The TCRETURN instructions execute after the epilog, so they
 989 // can never use callee-saved registers. That is the purpose of the GR64_TC
 990 // register classes.
 991 //
 992 // The only volatile register that is never used by the calling convention is
 993 // %r11. This happens when calling a vararg function with 6 arguments.
 994 //
 995 // Match an X86tcret that uses less than 7 volatile registers.
 996 def X86tcret_6regs : PatFrag<(ops node:$ptr, node:$off),
 997                              (X86tcret node:$ptr, node:$off), [{
 998   // X86tcret args: (*chain, ptr, imm, regs..., glue)
 999   unsigned NumRegs = 0;
1000   for (unsigned i = 3, e = N->getNumOperands(); i != e; ++i)
1001     if (isa<RegisterSDNode>(N->getOperand(i)) && ++NumRegs > 6)
1002       return false;
1003   return true;
1004 }]>;
1005
1006 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
1007           (TCRETURNri ptr_rc_tailcall:$dst, imm:$off)>,
1008           Requires<[In32BitMode]>;
1009
1010 // FIXME: This is disabled for 32-bit PIC mode because the global base
1011 // register which is part of the address mode may be assigned a
1012 // callee-saved register.
1013 def : Pat<(X86tcret (load addr:$dst), imm:$off),
1014           (TCRETURNmi addr:$dst, imm:$off)>,
1015           Requires<[In32BitMode, IsNotPIC]>;
1016
1017 def : Pat<(X86tcret (i32 tglobaladdr:$dst), imm:$off),
1018           (TCRETURNdi texternalsym:$dst, imm:$off)>,
1019           Requires<[In32BitMode]>;
1020
1021 def : Pat<(X86tcret (i32 texternalsym:$dst), imm:$off),
1022           (TCRETURNdi texternalsym:$dst, imm:$off)>,
1023           Requires<[In32BitMode]>;
1024
1025 def : Pat<(X86tcret ptr_rc_tailcall:$dst, imm:$off),
1026           (TCRETURNri64 ptr_rc_tailcall:$dst, imm:$off)>,
1027           Requires<[In64BitMode]>;
1028
1029 // Don't fold loads into X86tcret requiring more than 6 regs.
1030 // There wouldn't be enough scratch registers for base+index.
1031 def : Pat<(X86tcret_6regs (load addr:$dst), imm:$off),
1032           (TCRETURNmi64 addr:$dst, imm:$off)>,
1033           Requires<[In64BitMode]>;
1034
1035 def : Pat<(X86tcret (i64 tglobaladdr:$dst), imm:$off),
1036           (TCRETURNdi64 tglobaladdr:$dst, imm:$off)>,
1037           Requires<[In64BitMode]>;
1038
1039 def : Pat<(X86tcret (i64 texternalsym:$dst), imm:$off),
1040           (TCRETURNdi64 texternalsym:$dst, imm:$off)>,
1041           Requires<[In64BitMode]>;
1042
1043 // Normal calls, with various flavors of addresses.
1044 def : Pat<(X86call (i32 tglobaladdr:$dst)),
1045           (CALLpcrel32 tglobaladdr:$dst)>;
1046 def : Pat<(X86call (i32 texternalsym:$dst)),
1047           (CALLpcrel32 texternalsym:$dst)>;
1048 def : Pat<(X86call (i32 imm:$dst)),
1049           (CALLpcrel32 imm:$dst)>, Requires<[CallImmAddr]>;
1050
1051 // Comparisons.
1052
1053 // TEST R,R is smaller than CMP R,0
1054 def : Pat<(X86cmp GR8:$src1, 0),
1055           (TEST8rr GR8:$src1, GR8:$src1)>;
1056 def : Pat<(X86cmp GR16:$src1, 0),
1057           (TEST16rr GR16:$src1, GR16:$src1)>;
1058 def : Pat<(X86cmp GR32:$src1, 0),
1059           (TEST32rr GR32:$src1, GR32:$src1)>;
1060 def : Pat<(X86cmp GR64:$src1, 0),
1061           (TEST64rr GR64:$src1, GR64:$src1)>;
1062
1063 // Conditional moves with folded loads with operands swapped and conditions
1064 // inverted.
1065 multiclass CMOVmr<PatLeaf InvertedCond, Instruction Inst16, Instruction Inst32,
1066                   Instruction Inst64> {
1067   let Predicates = [HasCMov] in {
1068     def : Pat<(X86cmov (loadi16 addr:$src1), GR16:$src2, InvertedCond, EFLAGS),
1069               (Inst16 GR16:$src2, addr:$src1)>;
1070     def : Pat<(X86cmov (loadi32 addr:$src1), GR32:$src2, InvertedCond, EFLAGS),
1071               (Inst32 GR32:$src2, addr:$src1)>;
1072     def : Pat<(X86cmov (loadi64 addr:$src1), GR64:$src2, InvertedCond, EFLAGS),
1073               (Inst64 GR64:$src2, addr:$src1)>;
1074   }
1075 }
1076
1077 defm : CMOVmr<X86_COND_B , CMOVAE16rm, CMOVAE32rm, CMOVAE64rm>;
1078 defm : CMOVmr<X86_COND_AE, CMOVB16rm , CMOVB32rm , CMOVB64rm>;
1079 defm : CMOVmr<X86_COND_E , CMOVNE16rm, CMOVNE32rm, CMOVNE64rm>;
1080 defm : CMOVmr<X86_COND_NE, CMOVE16rm , CMOVE32rm , CMOVE64rm>;
1081 defm : CMOVmr<X86_COND_BE, CMOVA16rm , CMOVA32rm , CMOVA64rm>;
1082 defm : CMOVmr<X86_COND_A , CMOVBE16rm, CMOVBE32rm, CMOVBE64rm>;
1083 defm : CMOVmr<X86_COND_L , CMOVGE16rm, CMOVGE32rm, CMOVGE64rm>;
1084 defm : CMOVmr<X86_COND_GE, CMOVL16rm , CMOVL32rm , CMOVL64rm>;
1085 defm : CMOVmr<X86_COND_LE, CMOVG16rm , CMOVG32rm , CMOVG64rm>;
1086 defm : CMOVmr<X86_COND_G , CMOVLE16rm, CMOVLE32rm, CMOVLE64rm>;
1087 defm : CMOVmr<X86_COND_P , CMOVNP16rm, CMOVNP32rm, CMOVNP64rm>;
1088 defm : CMOVmr<X86_COND_NP, CMOVP16rm , CMOVP32rm , CMOVP64rm>;
1089 defm : CMOVmr<X86_COND_S , CMOVNS16rm, CMOVNS32rm, CMOVNS64rm>;
1090 defm : CMOVmr<X86_COND_NS, CMOVS16rm , CMOVS32rm , CMOVS64rm>;
1091 defm : CMOVmr<X86_COND_O , CMOVNO16rm, CMOVNO32rm, CMOVNO64rm>;
1092 defm : CMOVmr<X86_COND_NO, CMOVO16rm , CMOVO32rm , CMOVO64rm>;
1093
1094 // zextload bool -> zextload byte
1095 def : Pat<(zextloadi8i1  addr:$src), (MOV8rm     addr:$src)>;
1096 def : Pat<(zextloadi16i1 addr:$src), (MOVZX16rm8 addr:$src)>;
1097 def : Pat<(zextloadi32i1 addr:$src), (MOVZX32rm8 addr:$src)>;
1098 def : Pat<(zextloadi64i1 addr:$src),
1099           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1100
1101 // extload bool -> extload byte
1102 // When extloading from 16-bit and smaller memory locations into 64-bit
1103 // registers, use zero-extending loads so that the entire 64-bit register is
1104 // defined, avoiding partial-register updates.
1105
1106 def : Pat<(extloadi8i1 addr:$src),   (MOV8rm      addr:$src)>;
1107 def : Pat<(extloadi16i1 addr:$src),  (MOVZX16rm8  addr:$src)>;
1108 def : Pat<(extloadi32i1 addr:$src),  (MOVZX32rm8  addr:$src)>;
1109 def : Pat<(extloadi16i8 addr:$src),  (MOVZX16rm8  addr:$src)>;
1110 def : Pat<(extloadi32i8 addr:$src),  (MOVZX32rm8  addr:$src)>;
1111 def : Pat<(extloadi32i16 addr:$src), (MOVZX32rm16 addr:$src)>;
1112
1113 // For other extloads, use subregs, since the high contents of the register are
1114 // defined after an extload.
1115 def : Pat<(extloadi64i1 addr:$src),
1116           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1117 def : Pat<(extloadi64i8 addr:$src),
1118           (SUBREG_TO_REG (i64 0), (MOVZX32rm8 addr:$src), sub_32bit)>;
1119 def : Pat<(extloadi64i16 addr:$src),
1120           (SUBREG_TO_REG (i64 0), (MOVZX32rm16 addr:$src), sub_32bit)>;
1121 def : Pat<(extloadi64i32 addr:$src),
1122           (SUBREG_TO_REG (i64 0), (MOV32rm addr:$src), sub_32bit)>;
1123
1124 // anyext. Define these to do an explicit zero-extend to
1125 // avoid partial-register updates.
1126 def : Pat<(i16 (anyext GR8 :$src)), (EXTRACT_SUBREG
1127                                      (MOVZX32rr8 GR8 :$src), sub_16bit)>;
1128 def : Pat<(i32 (anyext GR8 :$src)), (MOVZX32rr8  GR8 :$src)>;
1129
1130 // Except for i16 -> i32 since isel expect i16 ops to be promoted to i32.
1131 def : Pat<(i32 (anyext GR16:$src)),
1132           (INSERT_SUBREG (i32 (IMPLICIT_DEF)), GR16:$src, sub_16bit)>;
1133
1134 def : Pat<(i64 (anyext GR8 :$src)),
1135           (SUBREG_TO_REG (i64 0), (MOVZX32rr8  GR8  :$src), sub_32bit)>;
1136 def : Pat<(i64 (anyext GR16:$src)),
1137           (SUBREG_TO_REG (i64 0), (MOVZX32rr16 GR16 :$src), sub_32bit)>;
1138 def : Pat<(i64 (anyext GR32:$src)),
1139           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1140
1141
1142 // Any instruction that defines a 32-bit result leaves the high half of the
1143 // register. Truncate can be lowered to EXTRACT_SUBREG. CopyFromReg may
1144 // be copying from a truncate. And x86's cmov doesn't do anything if the
1145 // condition is false. But any other 32-bit operation will zero-extend
1146 // up to 64 bits.
1147 def def32 : PatLeaf<(i32 GR32:$src), [{
1148   return N->getOpcode() != ISD::TRUNCATE &&
1149          N->getOpcode() != TargetOpcode::EXTRACT_SUBREG &&
1150          N->getOpcode() != ISD::CopyFromReg &&
1151          N->getOpcode() != X86ISD::CMOV;
1152 }]>;
1153
1154 // In the case of a 32-bit def that is known to implicitly zero-extend,
1155 // we can use a SUBREG_TO_REG.
1156 def : Pat<(i64 (zext def32:$src)),
1157           (SUBREG_TO_REG (i64 0), GR32:$src, sub_32bit)>;
1158
1159 //===----------------------------------------------------------------------===//
1160 // Pattern match OR as ADD
1161 //===----------------------------------------------------------------------===//
1162
1163 // If safe, we prefer to pattern match OR as ADD at isel time. ADD can be
1164 // 3-addressified into an LEA instruction to avoid copies.  However, we also
1165 // want to finally emit these instructions as an or at the end of the code
1166 // generator to make the generated code easier to read.  To do this, we select
1167 // into "disjoint bits" pseudo ops.
1168
1169 // Treat an 'or' node is as an 'add' if the or'ed bits are known to be zero.
1170 def or_is_add : PatFrag<(ops node:$lhs, node:$rhs), (or node:$lhs, node:$rhs),[{
1171   if (ConstantSDNode *CN = dyn_cast<ConstantSDNode>(N->getOperand(1)))
1172     return CurDAG->MaskedValueIsZero(N->getOperand(0), CN->getAPIntValue());
1173
1174   APInt KnownZero0, KnownOne0;
1175   CurDAG->ComputeMaskedBits(N->getOperand(0), KnownZero0, KnownOne0, 0);
1176   APInt KnownZero1, KnownOne1;
1177   CurDAG->ComputeMaskedBits(N->getOperand(1), KnownZero1, KnownOne1, 0);
1178   return (~KnownZero0 & ~KnownZero1) == 0;
1179 }]>;
1180
1181
1182 // (or x1, x2) -> (add x1, x2) if two operands are known not to share bits.
1183 // Try this before the selecting to OR.
1184 let AddedComplexity = 5, SchedRW = [WriteALU] in {
1185
1186 let isConvertibleToThreeAddress = 1,
1187     Constraints = "$src1 = $dst", Defs = [EFLAGS] in {
1188 let isCommutable = 1 in {
1189 def ADD16rr_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, GR16:$src2),
1190                     "", // orw/addw REG, REG
1191                     [(set GR16:$dst, (or_is_add GR16:$src1, GR16:$src2))]>;
1192 def ADD32rr_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, GR32:$src2),
1193                     "", // orl/addl REG, REG
1194                     [(set GR32:$dst, (or_is_add GR32:$src1, GR32:$src2))]>;
1195 def ADD64rr_DB  : I<0, Pseudo, (outs GR64:$dst), (ins GR64:$src1, GR64:$src2),
1196                     "", // orq/addq REG, REG
1197                     [(set GR64:$dst, (or_is_add GR64:$src1, GR64:$src2))]>;
1198 } // isCommutable
1199
1200 // NOTE: These are order specific, we want the ri8 forms to be listed
1201 // first so that they are slightly preferred to the ri forms.
1202
1203 def ADD16ri8_DB : I<0, Pseudo,
1204                     (outs GR16:$dst), (ins GR16:$src1, i16i8imm:$src2),
1205                     "", // orw/addw REG, imm8
1206                     [(set GR16:$dst,(or_is_add GR16:$src1,i16immSExt8:$src2))]>;
1207 def ADD16ri_DB  : I<0, Pseudo, (outs GR16:$dst), (ins GR16:$src1, i16imm:$src2),
1208                     "", // orw/addw REG, imm
1209                     [(set GR16:$dst, (or_is_add GR16:$src1, imm:$src2))]>;
1210
1211 def ADD32ri8_DB : I<0, Pseudo,
1212                     (outs GR32:$dst), (ins GR32:$src1, i32i8imm:$src2),
1213                     "", // orl/addl REG, imm8
1214                     [(set GR32:$dst,(or_is_add GR32:$src1,i32immSExt8:$src2))]>;
1215 def ADD32ri_DB  : I<0, Pseudo, (outs GR32:$dst), (ins GR32:$src1, i32imm:$src2),
1216                     "", // orl/addl REG, imm
1217                     [(set GR32:$dst, (or_is_add GR32:$src1, imm:$src2))]>;
1218
1219
1220 def ADD64ri8_DB : I<0, Pseudo,
1221                     (outs GR64:$dst), (ins GR64:$src1, i64i8imm:$src2),
1222                     "", // orq/addq REG, imm8
1223                     [(set GR64:$dst, (or_is_add GR64:$src1,
1224                                                 i64immSExt8:$src2))]>;
1225 def ADD64ri32_DB : I<0, Pseudo,
1226                      (outs GR64:$dst), (ins GR64:$src1, i64i32imm:$src2),
1227                       "", // orq/addq REG, imm
1228                       [(set GR64:$dst, (or_is_add GR64:$src1,
1229                                                   i64immSExt32:$src2))]>;
1230 }
1231 } // AddedComplexity, SchedRW
1232
1233
1234 //===----------------------------------------------------------------------===//
1235 // Some peepholes
1236 //===----------------------------------------------------------------------===//
1237
1238 // Odd encoding trick: -128 fits into an 8-bit immediate field while
1239 // +128 doesn't, so in this special case use a sub instead of an add.
1240 def : Pat<(add GR16:$src1, 128),
1241           (SUB16ri8 GR16:$src1, -128)>;
1242 def : Pat<(store (add (loadi16 addr:$dst), 128), addr:$dst),
1243           (SUB16mi8 addr:$dst, -128)>;
1244
1245 def : Pat<(add GR32:$src1, 128),
1246           (SUB32ri8 GR32:$src1, -128)>;
1247 def : Pat<(store (add (loadi32 addr:$dst), 128), addr:$dst),
1248           (SUB32mi8 addr:$dst, -128)>;
1249
1250 def : Pat<(add GR64:$src1, 128),
1251           (SUB64ri8 GR64:$src1, -128)>;
1252 def : Pat<(store (add (loadi64 addr:$dst), 128), addr:$dst),
1253           (SUB64mi8 addr:$dst, -128)>;
1254
1255 // The same trick applies for 32-bit immediate fields in 64-bit
1256 // instructions.
1257 def : Pat<(add GR64:$src1, 0x0000000080000000),
1258           (SUB64ri32 GR64:$src1, 0xffffffff80000000)>;
1259 def : Pat<(store (add (loadi64 addr:$dst), 0x00000000800000000), addr:$dst),
1260           (SUB64mi32 addr:$dst, 0xffffffff80000000)>;
1261
1262 // To avoid needing to materialize an immediate in a register, use a 32-bit and
1263 // with implicit zero-extension instead of a 64-bit and if the immediate has at
1264 // least 32 bits of leading zeros. If in addition the last 32 bits can be
1265 // represented with a sign extension of a 8 bit constant, use that.
1266
1267 def : Pat<(and GR64:$src, i64immZExt32SExt8:$imm),
1268           (SUBREG_TO_REG
1269             (i64 0),
1270             (AND32ri8
1271               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1272               (i32 (GetLo8XForm imm:$imm))),
1273             sub_32bit)>;
1274
1275 def : Pat<(and GR64:$src, i64immZExt32:$imm),
1276           (SUBREG_TO_REG
1277             (i64 0),
1278             (AND32ri
1279               (EXTRACT_SUBREG GR64:$src, sub_32bit),
1280               (i32 (GetLo32XForm imm:$imm))),
1281             sub_32bit)>;
1282
1283
1284 // r & (2^16-1) ==> movz
1285 def : Pat<(and GR32:$src1, 0xffff),
1286           (MOVZX32rr16 (EXTRACT_SUBREG GR32:$src1, sub_16bit))>;
1287 // r & (2^8-1) ==> movz
1288 def : Pat<(and GR32:$src1, 0xff),
1289           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src1,
1290                                                              GR32_ABCD)),
1291                                       sub_8bit))>,
1292       Requires<[In32BitMode]>;
1293 // r & (2^8-1) ==> movz
1294 def : Pat<(and GR16:$src1, 0xff),
1295            (EXTRACT_SUBREG (MOVZX32rr8 (EXTRACT_SUBREG
1296             (i16 (COPY_TO_REGCLASS GR16:$src1, GR16_ABCD)), sub_8bit)),
1297              sub_16bit)>,
1298       Requires<[In32BitMode]>;
1299
1300 // r & (2^32-1) ==> movz
1301 def : Pat<(and GR64:$src, 0x00000000FFFFFFFF),
1302           (SUBREG_TO_REG (i64 0),
1303                          (MOV32rr (EXTRACT_SUBREG GR64:$src, sub_32bit)),
1304                          sub_32bit)>;
1305 // r & (2^16-1) ==> movz
1306 def : Pat<(and GR64:$src, 0xffff),
1307           (SUBREG_TO_REG (i64 0),
1308                       (MOVZX32rr16 (i16 (EXTRACT_SUBREG GR64:$src, sub_16bit))),
1309                       sub_32bit)>;
1310 // r & (2^8-1) ==> movz
1311 def : Pat<(and GR64:$src, 0xff),
1312           (SUBREG_TO_REG (i64 0),
1313                          (MOVZX32rr8 (i8 (EXTRACT_SUBREG GR64:$src, sub_8bit))),
1314                          sub_32bit)>;
1315 // r & (2^8-1) ==> movz
1316 def : Pat<(and GR32:$src1, 0xff),
1317            (MOVZX32rr8 (EXTRACT_SUBREG GR32:$src1, sub_8bit))>,
1318       Requires<[In64BitMode]>;
1319 // r & (2^8-1) ==> movz
1320 def : Pat<(and GR16:$src1, 0xff),
1321            (EXTRACT_SUBREG (MOVZX32rr8 (i8
1322             (EXTRACT_SUBREG GR16:$src1, sub_8bit))), sub_16bit)>,
1323       Requires<[In64BitMode]>;
1324
1325
1326 // sext_inreg patterns
1327 def : Pat<(sext_inreg GR32:$src, i16),
1328           (MOVSX32rr16 (EXTRACT_SUBREG GR32:$src, sub_16bit))>;
1329 def : Pat<(sext_inreg GR32:$src, i8),
1330           (MOVSX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1331                                                              GR32_ABCD)),
1332                                       sub_8bit))>,
1333       Requires<[In32BitMode]>;
1334
1335 def : Pat<(sext_inreg GR16:$src, i8),
1336            (EXTRACT_SUBREG (i32 (MOVSX32rr8 (EXTRACT_SUBREG
1337             (i32 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)), sub_8bit))),
1338              sub_16bit)>,
1339       Requires<[In32BitMode]>;
1340
1341 def : Pat<(sext_inreg GR64:$src, i32),
1342           (MOVSX64rr32 (EXTRACT_SUBREG GR64:$src, sub_32bit))>;
1343 def : Pat<(sext_inreg GR64:$src, i16),
1344           (MOVSX64rr16 (EXTRACT_SUBREG GR64:$src, sub_16bit))>;
1345 def : Pat<(sext_inreg GR64:$src, i8),
1346           (MOVSX64rr8 (EXTRACT_SUBREG GR64:$src, sub_8bit))>;
1347 def : Pat<(sext_inreg GR32:$src, i8),
1348           (MOVSX32rr8 (EXTRACT_SUBREG GR32:$src, sub_8bit))>,
1349       Requires<[In64BitMode]>;
1350 def : Pat<(sext_inreg GR16:$src, i8),
1351            (EXTRACT_SUBREG (MOVSX32rr8
1352             (EXTRACT_SUBREG GR16:$src, sub_8bit)), sub_16bit)>,
1353       Requires<[In64BitMode]>;
1354
1355 // sext, sext_load, zext, zext_load
1356 def: Pat<(i16 (sext GR8:$src)),
1357           (EXTRACT_SUBREG (MOVSX32rr8 GR8:$src), sub_16bit)>;
1358 def: Pat<(sextloadi16i8 addr:$src),
1359           (EXTRACT_SUBREG (MOVSX32rm8 addr:$src), sub_16bit)>;
1360 def: Pat<(i16 (zext GR8:$src)),
1361           (EXTRACT_SUBREG (MOVZX32rr8 GR8:$src), sub_16bit)>;
1362 def: Pat<(zextloadi16i8 addr:$src),
1363           (EXTRACT_SUBREG (MOVZX32rm8 addr:$src), sub_16bit)>;
1364
1365 // trunc patterns
1366 def : Pat<(i16 (trunc GR32:$src)),
1367           (EXTRACT_SUBREG GR32:$src, sub_16bit)>;
1368 def : Pat<(i8 (trunc GR32:$src)),
1369           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1370                           sub_8bit)>,
1371       Requires<[In32BitMode]>;
1372 def : Pat<(i8 (trunc GR16:$src)),
1373           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1374                           sub_8bit)>,
1375       Requires<[In32BitMode]>;
1376 def : Pat<(i32 (trunc GR64:$src)),
1377           (EXTRACT_SUBREG GR64:$src, sub_32bit)>;
1378 def : Pat<(i16 (trunc GR64:$src)),
1379           (EXTRACT_SUBREG GR64:$src, sub_16bit)>;
1380 def : Pat<(i8 (trunc GR64:$src)),
1381           (EXTRACT_SUBREG GR64:$src, sub_8bit)>;
1382 def : Pat<(i8 (trunc GR32:$src)),
1383           (EXTRACT_SUBREG GR32:$src, sub_8bit)>,
1384       Requires<[In64BitMode]>;
1385 def : Pat<(i8 (trunc GR16:$src)),
1386           (EXTRACT_SUBREG GR16:$src, sub_8bit)>,
1387       Requires<[In64BitMode]>;
1388
1389 // h-register tricks
1390 def : Pat<(i8 (trunc (srl_su GR16:$src, (i8 8)))),
1391           (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1392                           sub_8bit_hi)>,
1393       Requires<[In32BitMode]>;
1394 def : Pat<(i8 (trunc (srl_su GR32:$src, (i8 8)))),
1395           (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1396                           sub_8bit_hi)>,
1397       Requires<[In32BitMode]>;
1398 def : Pat<(srl GR16:$src, (i8 8)),
1399           (EXTRACT_SUBREG
1400             (MOVZX32rr8
1401               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1402                               sub_8bit_hi)),
1403             sub_16bit)>,
1404       Requires<[In32BitMode]>;
1405 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1406           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1407                                                              GR16_ABCD)),
1408                                       sub_8bit_hi))>,
1409       Requires<[In32BitMode]>;
1410 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1411           (MOVZX32rr8 (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src,
1412                                                              GR16_ABCD)),
1413                                       sub_8bit_hi))>,
1414       Requires<[In32BitMode]>;
1415 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1416           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1417                                                              GR32_ABCD)),
1418                                       sub_8bit_hi))>,
1419       Requires<[In32BitMode]>;
1420 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1421           (MOVZX32rr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1422                                                              GR32_ABCD)),
1423                                       sub_8bit_hi))>,
1424       Requires<[In32BitMode]>;
1425
1426 // h-register tricks.
1427 // For now, be conservative on x86-64 and use an h-register extract only if the
1428 // value is immediately zero-extended or stored, which are somewhat common
1429 // cases. This uses a bunch of code to prevent a register requiring a REX prefix
1430 // from being allocated in the same instruction as the h register, as there's
1431 // currently no way to describe this requirement to the register allocator.
1432
1433 // h-register extract and zero-extend.
1434 def : Pat<(and (srl_su GR64:$src, (i8 8)), (i64 255)),
1435           (SUBREG_TO_REG
1436             (i64 0),
1437             (MOVZX32_NOREXrr8
1438               (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1439                               sub_8bit_hi)),
1440             sub_32bit)>;
1441 def : Pat<(and (srl_su GR32:$src, (i8 8)), (i32 255)),
1442           (MOVZX32_NOREXrr8
1443             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1444                             sub_8bit_hi))>,
1445       Requires<[In64BitMode]>;
1446 def : Pat<(srl (and_su GR32:$src, 0xff00), (i8 8)),
1447           (MOVZX32_NOREXrr8 (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src,
1448                                                                    GR32_ABCD)),
1449                                              sub_8bit_hi))>,
1450       Requires<[In64BitMode]>;
1451 def : Pat<(srl GR16:$src, (i8 8)),
1452           (EXTRACT_SUBREG
1453             (MOVZX32_NOREXrr8
1454               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1455                               sub_8bit_hi)),
1456             sub_16bit)>,
1457       Requires<[In64BitMode]>;
1458 def : Pat<(i32 (zext (srl_su GR16:$src, (i8 8)))),
1459           (MOVZX32_NOREXrr8
1460             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1461                             sub_8bit_hi))>,
1462       Requires<[In64BitMode]>;
1463 def : Pat<(i32 (anyext (srl_su GR16:$src, (i8 8)))),
1464           (MOVZX32_NOREXrr8
1465             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1466                             sub_8bit_hi))>,
1467       Requires<[In64BitMode]>;
1468 def : Pat<(i64 (zext (srl_su GR16:$src, (i8 8)))),
1469           (SUBREG_TO_REG
1470             (i64 0),
1471             (MOVZX32_NOREXrr8
1472               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1473                               sub_8bit_hi)),
1474             sub_32bit)>;
1475 def : Pat<(i64 (anyext (srl_su GR16:$src, (i8 8)))),
1476           (SUBREG_TO_REG
1477             (i64 0),
1478             (MOVZX32_NOREXrr8
1479               (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1480                               sub_8bit_hi)),
1481             sub_32bit)>;
1482
1483 // h-register extract and store.
1484 def : Pat<(store (i8 (trunc_su (srl_su GR64:$src, (i8 8)))), addr:$dst),
1485           (MOV8mr_NOREX
1486             addr:$dst,
1487             (EXTRACT_SUBREG (i64 (COPY_TO_REGCLASS GR64:$src, GR64_ABCD)),
1488                             sub_8bit_hi))>;
1489 def : Pat<(store (i8 (trunc_su (srl_su GR32:$src, (i8 8)))), addr:$dst),
1490           (MOV8mr_NOREX
1491             addr:$dst,
1492             (EXTRACT_SUBREG (i32 (COPY_TO_REGCLASS GR32:$src, GR32_ABCD)),
1493                             sub_8bit_hi))>,
1494       Requires<[In64BitMode]>;
1495 def : Pat<(store (i8 (trunc_su (srl_su GR16:$src, (i8 8)))), addr:$dst),
1496           (MOV8mr_NOREX
1497             addr:$dst,
1498             (EXTRACT_SUBREG (i16 (COPY_TO_REGCLASS GR16:$src, GR16_ABCD)),
1499                             sub_8bit_hi))>,
1500       Requires<[In64BitMode]>;
1501
1502
1503 // (shl x, 1) ==> (add x, x)
1504 // Note that if x is undef (immediate or otherwise), we could theoretically
1505 // end up with the two uses of x getting different values, producing a result
1506 // where the least significant bit is not 0. However, the probability of this
1507 // happening is considered low enough that this is officially not a
1508 // "real problem".
1509 def : Pat<(shl GR8 :$src1, (i8 1)), (ADD8rr  GR8 :$src1, GR8 :$src1)>;
1510 def : Pat<(shl GR16:$src1, (i8 1)), (ADD16rr GR16:$src1, GR16:$src1)>;
1511 def : Pat<(shl GR32:$src1, (i8 1)), (ADD32rr GR32:$src1, GR32:$src1)>;
1512 def : Pat<(shl GR64:$src1, (i8 1)), (ADD64rr GR64:$src1, GR64:$src1)>;
1513
1514 // Helper imms that check if a mask doesn't change significant shift bits.
1515 def immShift32 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 5; }]>;
1516 def immShift64 : ImmLeaf<i8, [{ return CountTrailingOnes_32(Imm) >= 6; }]>;
1517
1518 // (shl x (and y, 31)) ==> (shl x, y)
1519 def : Pat<(shl GR8:$src1, (and CL, immShift32)),
1520           (SHL8rCL GR8:$src1)>;
1521 def : Pat<(shl GR16:$src1, (and CL, immShift32)),
1522           (SHL16rCL GR16:$src1)>;
1523 def : Pat<(shl GR32:$src1, (and CL, immShift32)),
1524           (SHL32rCL GR32:$src1)>;
1525 def : Pat<(store (shl (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1526           (SHL8mCL addr:$dst)>;
1527 def : Pat<(store (shl (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1528           (SHL16mCL addr:$dst)>;
1529 def : Pat<(store (shl (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1530           (SHL32mCL addr:$dst)>;
1531
1532 def : Pat<(srl GR8:$src1, (and CL, immShift32)),
1533           (SHR8rCL GR8:$src1)>;
1534 def : Pat<(srl GR16:$src1, (and CL, immShift32)),
1535           (SHR16rCL GR16:$src1)>;
1536 def : Pat<(srl GR32:$src1, (and CL, immShift32)),
1537           (SHR32rCL GR32:$src1)>;
1538 def : Pat<(store (srl (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1539           (SHR8mCL addr:$dst)>;
1540 def : Pat<(store (srl (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1541           (SHR16mCL addr:$dst)>;
1542 def : Pat<(store (srl (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1543           (SHR32mCL addr:$dst)>;
1544
1545 def : Pat<(sra GR8:$src1, (and CL, immShift32)),
1546           (SAR8rCL GR8:$src1)>;
1547 def : Pat<(sra GR16:$src1, (and CL, immShift32)),
1548           (SAR16rCL GR16:$src1)>;
1549 def : Pat<(sra GR32:$src1, (and CL, immShift32)),
1550           (SAR32rCL GR32:$src1)>;
1551 def : Pat<(store (sra (loadi8 addr:$dst), (and CL, immShift32)), addr:$dst),
1552           (SAR8mCL addr:$dst)>;
1553 def : Pat<(store (sra (loadi16 addr:$dst), (and CL, immShift32)), addr:$dst),
1554           (SAR16mCL addr:$dst)>;
1555 def : Pat<(store (sra (loadi32 addr:$dst), (and CL, immShift32)), addr:$dst),
1556           (SAR32mCL addr:$dst)>;
1557
1558 // (shl x (and y, 63)) ==> (shl x, y)
1559 def : Pat<(shl GR64:$src1, (and CL, immShift64)),
1560           (SHL64rCL GR64:$src1)>;
1561 def : Pat<(store (shl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1562           (SHL64mCL addr:$dst)>;
1563
1564 def : Pat<(srl GR64:$src1, (and CL, immShift64)),
1565           (SHR64rCL GR64:$src1)>;
1566 def : Pat<(store (srl (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1567           (SHR64mCL addr:$dst)>;
1568
1569 def : Pat<(sra GR64:$src1, (and CL, immShift64)),
1570           (SAR64rCL GR64:$src1)>;
1571 def : Pat<(store (sra (loadi64 addr:$dst), (and CL, 63)), addr:$dst),
1572           (SAR64mCL addr:$dst)>;
1573
1574
1575 // (anyext (setcc_carry)) -> (setcc_carry)
1576 def : Pat<(i16 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1577           (SETB_C16r)>;
1578 def : Pat<(i32 (anyext (i8 (X86setcc_c X86_COND_B, EFLAGS)))),
1579           (SETB_C32r)>;
1580 def : Pat<(i32 (anyext (i16 (X86setcc_c X86_COND_B, EFLAGS)))),
1581           (SETB_C32r)>;
1582
1583
1584
1585
1586 //===----------------------------------------------------------------------===//
1587 // EFLAGS-defining Patterns
1588 //===----------------------------------------------------------------------===//
1589
1590 // add reg, reg
1591 def : Pat<(add GR8 :$src1, GR8 :$src2), (ADD8rr  GR8 :$src1, GR8 :$src2)>;
1592 def : Pat<(add GR16:$src1, GR16:$src2), (ADD16rr GR16:$src1, GR16:$src2)>;
1593 def : Pat<(add GR32:$src1, GR32:$src2), (ADD32rr GR32:$src1, GR32:$src2)>;
1594
1595 // add reg, mem
1596 def : Pat<(add GR8:$src1, (loadi8 addr:$src2)),
1597           (ADD8rm GR8:$src1, addr:$src2)>;
1598 def : Pat<(add GR16:$src1, (loadi16 addr:$src2)),
1599           (ADD16rm GR16:$src1, addr:$src2)>;
1600 def : Pat<(add GR32:$src1, (loadi32 addr:$src2)),
1601           (ADD32rm GR32:$src1, addr:$src2)>;
1602
1603 // add reg, imm
1604 def : Pat<(add GR8 :$src1, imm:$src2), (ADD8ri  GR8:$src1 , imm:$src2)>;
1605 def : Pat<(add GR16:$src1, imm:$src2), (ADD16ri GR16:$src1, imm:$src2)>;
1606 def : Pat<(add GR32:$src1, imm:$src2), (ADD32ri GR32:$src1, imm:$src2)>;
1607 def : Pat<(add GR16:$src1, i16immSExt8:$src2),
1608           (ADD16ri8 GR16:$src1, i16immSExt8:$src2)>;
1609 def : Pat<(add GR32:$src1, i32immSExt8:$src2),
1610           (ADD32ri8 GR32:$src1, i32immSExt8:$src2)>;
1611
1612 // sub reg, reg
1613 def : Pat<(sub GR8 :$src1, GR8 :$src2), (SUB8rr  GR8 :$src1, GR8 :$src2)>;
1614 def : Pat<(sub GR16:$src1, GR16:$src2), (SUB16rr GR16:$src1, GR16:$src2)>;
1615 def : Pat<(sub GR32:$src1, GR32:$src2), (SUB32rr GR32:$src1, GR32:$src2)>;
1616
1617 // sub reg, mem
1618 def : Pat<(sub GR8:$src1, (loadi8 addr:$src2)),
1619           (SUB8rm GR8:$src1, addr:$src2)>;
1620 def : Pat<(sub GR16:$src1, (loadi16 addr:$src2)),
1621           (SUB16rm GR16:$src1, addr:$src2)>;
1622 def : Pat<(sub GR32:$src1, (loadi32 addr:$src2)),
1623           (SUB32rm GR32:$src1, addr:$src2)>;
1624
1625 // sub reg, imm
1626 def : Pat<(sub GR8:$src1, imm:$src2),
1627           (SUB8ri GR8:$src1, imm:$src2)>;
1628 def : Pat<(sub GR16:$src1, imm:$src2),
1629           (SUB16ri GR16:$src1, imm:$src2)>;
1630 def : Pat<(sub GR32:$src1, imm:$src2),
1631           (SUB32ri GR32:$src1, imm:$src2)>;
1632 def : Pat<(sub GR16:$src1, i16immSExt8:$src2),
1633           (SUB16ri8 GR16:$src1, i16immSExt8:$src2)>;
1634 def : Pat<(sub GR32:$src1, i32immSExt8:$src2),
1635           (SUB32ri8 GR32:$src1, i32immSExt8:$src2)>;
1636
1637 // sub 0, reg
1638 def : Pat<(X86sub_flag 0, GR8 :$src), (NEG8r  GR8 :$src)>;
1639 def : Pat<(X86sub_flag 0, GR16:$src), (NEG16r GR16:$src)>;
1640 def : Pat<(X86sub_flag 0, GR32:$src), (NEG32r GR32:$src)>;
1641 def : Pat<(X86sub_flag 0, GR64:$src), (NEG64r GR64:$src)>;
1642
1643 // mul reg, reg
1644 def : Pat<(mul GR16:$src1, GR16:$src2),
1645           (IMUL16rr GR16:$src1, GR16:$src2)>;
1646 def : Pat<(mul GR32:$src1, GR32:$src2),
1647           (IMUL32rr GR32:$src1, GR32:$src2)>;
1648
1649 // mul reg, mem
1650 def : Pat<(mul GR16:$src1, (loadi16 addr:$src2)),
1651           (IMUL16rm GR16:$src1, addr:$src2)>;
1652 def : Pat<(mul GR32:$src1, (loadi32 addr:$src2)),
1653           (IMUL32rm GR32:$src1, addr:$src2)>;
1654
1655 // mul reg, imm
1656 def : Pat<(mul GR16:$src1, imm:$src2),
1657           (IMUL16rri GR16:$src1, imm:$src2)>;
1658 def : Pat<(mul GR32:$src1, imm:$src2),
1659           (IMUL32rri GR32:$src1, imm:$src2)>;
1660 def : Pat<(mul GR16:$src1, i16immSExt8:$src2),
1661           (IMUL16rri8 GR16:$src1, i16immSExt8:$src2)>;
1662 def : Pat<(mul GR32:$src1, i32immSExt8:$src2),
1663           (IMUL32rri8 GR32:$src1, i32immSExt8:$src2)>;
1664
1665 // reg = mul mem, imm
1666 def : Pat<(mul (loadi16 addr:$src1), imm:$src2),
1667           (IMUL16rmi addr:$src1, imm:$src2)>;
1668 def : Pat<(mul (loadi32 addr:$src1), imm:$src2),
1669           (IMUL32rmi addr:$src1, imm:$src2)>;
1670 def : Pat<(mul (loadi16 addr:$src1), i16immSExt8:$src2),
1671           (IMUL16rmi8 addr:$src1, i16immSExt8:$src2)>;
1672 def : Pat<(mul (loadi32 addr:$src1), i32immSExt8:$src2),
1673           (IMUL32rmi8 addr:$src1, i32immSExt8:$src2)>;
1674
1675 // Patterns for nodes that do not produce flags, for instructions that do.
1676
1677 // addition
1678 def : Pat<(add GR64:$src1, GR64:$src2),
1679           (ADD64rr GR64:$src1, GR64:$src2)>;
1680 def : Pat<(add GR64:$src1, i64immSExt8:$src2),
1681           (ADD64ri8 GR64:$src1, i64immSExt8:$src2)>;
1682 def : Pat<(add GR64:$src1, i64immSExt32:$src2),
1683           (ADD64ri32 GR64:$src1, i64immSExt32:$src2)>;
1684 def : Pat<(add GR64:$src1, (loadi64 addr:$src2)),
1685           (ADD64rm GR64:$src1, addr:$src2)>;
1686
1687 // subtraction
1688 def : Pat<(sub GR64:$src1, GR64:$src2),
1689           (SUB64rr GR64:$src1, GR64:$src2)>;
1690 def : Pat<(sub GR64:$src1, (loadi64 addr:$src2)),
1691           (SUB64rm GR64:$src1, addr:$src2)>;
1692 def : Pat<(sub GR64:$src1, i64immSExt8:$src2),
1693           (SUB64ri8 GR64:$src1, i64immSExt8:$src2)>;
1694 def : Pat<(sub GR64:$src1, i64immSExt32:$src2),
1695           (SUB64ri32 GR64:$src1, i64immSExt32:$src2)>;
1696
1697 // Multiply
1698 def : Pat<(mul GR64:$src1, GR64:$src2),
1699           (IMUL64rr GR64:$src1, GR64:$src2)>;
1700 def : Pat<(mul GR64:$src1, (loadi64 addr:$src2)),
1701           (IMUL64rm GR64:$src1, addr:$src2)>;
1702 def : Pat<(mul GR64:$src1, i64immSExt8:$src2),
1703           (IMUL64rri8 GR64:$src1, i64immSExt8:$src2)>;
1704 def : Pat<(mul GR64:$src1, i64immSExt32:$src2),
1705           (IMUL64rri32 GR64:$src1, i64immSExt32:$src2)>;
1706 def : Pat<(mul (loadi64 addr:$src1), i64immSExt8:$src2),
1707           (IMUL64rmi8 addr:$src1, i64immSExt8:$src2)>;
1708 def : Pat<(mul (loadi64 addr:$src1), i64immSExt32:$src2),
1709           (IMUL64rmi32 addr:$src1, i64immSExt32:$src2)>;
1710
1711 // Increment reg.
1712 def : Pat<(add GR8 :$src, 1), (INC8r     GR8 :$src)>;
1713 def : Pat<(add GR16:$src, 1), (INC16r    GR16:$src)>, Requires<[In32BitMode]>;
1714 def : Pat<(add GR16:$src, 1), (INC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1715 def : Pat<(add GR32:$src, 1), (INC32r    GR32:$src)>, Requires<[In32BitMode]>;
1716 def : Pat<(add GR32:$src, 1), (INC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1717 def : Pat<(add GR64:$src, 1), (INC64r    GR64:$src)>;
1718
1719 // Decrement reg.
1720 def : Pat<(add GR8 :$src, -1), (DEC8r     GR8 :$src)>;
1721 def : Pat<(add GR16:$src, -1), (DEC16r    GR16:$src)>, Requires<[In32BitMode]>;
1722 def : Pat<(add GR16:$src, -1), (DEC64_16r GR16:$src)>, Requires<[In64BitMode]>;
1723 def : Pat<(add GR32:$src, -1), (DEC32r    GR32:$src)>, Requires<[In32BitMode]>;
1724 def : Pat<(add GR32:$src, -1), (DEC64_32r GR32:$src)>, Requires<[In64BitMode]>;
1725 def : Pat<(add GR64:$src, -1), (DEC64r    GR64:$src)>;
1726
1727 // or reg/reg.
1728 def : Pat<(or GR8 :$src1, GR8 :$src2), (OR8rr  GR8 :$src1, GR8 :$src2)>;
1729 def : Pat<(or GR16:$src1, GR16:$src2), (OR16rr GR16:$src1, GR16:$src2)>;
1730 def : Pat<(or GR32:$src1, GR32:$src2), (OR32rr GR32:$src1, GR32:$src2)>;
1731 def : Pat<(or GR64:$src1, GR64:$src2), (OR64rr GR64:$src1, GR64:$src2)>;
1732
1733 // or reg/mem
1734 def : Pat<(or GR8:$src1, (loadi8 addr:$src2)),
1735           (OR8rm GR8:$src1, addr:$src2)>;
1736 def : Pat<(or GR16:$src1, (loadi16 addr:$src2)),
1737           (OR16rm GR16:$src1, addr:$src2)>;
1738 def : Pat<(or GR32:$src1, (loadi32 addr:$src2)),
1739           (OR32rm GR32:$src1, addr:$src2)>;
1740 def : Pat<(or GR64:$src1, (loadi64 addr:$src2)),
1741           (OR64rm GR64:$src1, addr:$src2)>;
1742
1743 // or reg/imm
1744 def : Pat<(or GR8:$src1 , imm:$src2), (OR8ri  GR8 :$src1, imm:$src2)>;
1745 def : Pat<(or GR16:$src1, imm:$src2), (OR16ri GR16:$src1, imm:$src2)>;
1746 def : Pat<(or GR32:$src1, imm:$src2), (OR32ri GR32:$src1, imm:$src2)>;
1747 def : Pat<(or GR16:$src1, i16immSExt8:$src2),
1748           (OR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1749 def : Pat<(or GR32:$src1, i32immSExt8:$src2),
1750           (OR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1751 def : Pat<(or GR64:$src1, i64immSExt8:$src2),
1752           (OR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1753 def : Pat<(or GR64:$src1, i64immSExt32:$src2),
1754           (OR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1755
1756 // xor reg/reg
1757 def : Pat<(xor GR8 :$src1, GR8 :$src2), (XOR8rr  GR8 :$src1, GR8 :$src2)>;
1758 def : Pat<(xor GR16:$src1, GR16:$src2), (XOR16rr GR16:$src1, GR16:$src2)>;
1759 def : Pat<(xor GR32:$src1, GR32:$src2), (XOR32rr GR32:$src1, GR32:$src2)>;
1760 def : Pat<(xor GR64:$src1, GR64:$src2), (XOR64rr GR64:$src1, GR64:$src2)>;
1761
1762 // xor reg/mem
1763 def : Pat<(xor GR8:$src1, (loadi8 addr:$src2)),
1764           (XOR8rm GR8:$src1, addr:$src2)>;
1765 def : Pat<(xor GR16:$src1, (loadi16 addr:$src2)),
1766           (XOR16rm GR16:$src1, addr:$src2)>;
1767 def : Pat<(xor GR32:$src1, (loadi32 addr:$src2)),
1768           (XOR32rm GR32:$src1, addr:$src2)>;
1769 def : Pat<(xor GR64:$src1, (loadi64 addr:$src2)),
1770           (XOR64rm GR64:$src1, addr:$src2)>;
1771
1772 // xor reg/imm
1773 def : Pat<(xor GR8:$src1, imm:$src2),
1774           (XOR8ri GR8:$src1, imm:$src2)>;
1775 def : Pat<(xor GR16:$src1, imm:$src2),
1776           (XOR16ri GR16:$src1, imm:$src2)>;
1777 def : Pat<(xor GR32:$src1, imm:$src2),
1778           (XOR32ri GR32:$src1, imm:$src2)>;
1779 def : Pat<(xor GR16:$src1, i16immSExt8:$src2),
1780           (XOR16ri8 GR16:$src1, i16immSExt8:$src2)>;
1781 def : Pat<(xor GR32:$src1, i32immSExt8:$src2),
1782           (XOR32ri8 GR32:$src1, i32immSExt8:$src2)>;
1783 def : Pat<(xor GR64:$src1, i64immSExt8:$src2),
1784           (XOR64ri8 GR64:$src1, i64immSExt8:$src2)>;
1785 def : Pat<(xor GR64:$src1, i64immSExt32:$src2),
1786           (XOR64ri32 GR64:$src1, i64immSExt32:$src2)>;
1787
1788 // and reg/reg
1789 def : Pat<(and GR8 :$src1, GR8 :$src2), (AND8rr  GR8 :$src1, GR8 :$src2)>;
1790 def : Pat<(and GR16:$src1, GR16:$src2), (AND16rr GR16:$src1, GR16:$src2)>;
1791 def : Pat<(and GR32:$src1, GR32:$src2), (AND32rr GR32:$src1, GR32:$src2)>;
1792 def : Pat<(and GR64:$src1, GR64:$src2), (AND64rr GR64:$src1, GR64:$src2)>;
1793
1794 // and reg/mem
1795 def : Pat<(and GR8:$src1, (loadi8 addr:$src2)),
1796           (AND8rm GR8:$src1, addr:$src2)>;
1797 def : Pat<(and GR16:$src1, (loadi16 addr:$src2)),
1798           (AND16rm GR16:$src1, addr:$src2)>;
1799 def : Pat<(and GR32:$src1, (loadi32 addr:$src2)),
1800           (AND32rm GR32:$src1, addr:$src2)>;
1801 def : Pat<(and GR64:$src1, (loadi64 addr:$src2)),
1802           (AND64rm GR64:$src1, addr:$src2)>;
1803
1804 // and reg/imm
1805 def : Pat<(and GR8:$src1, imm:$src2),
1806           (AND8ri GR8:$src1, imm:$src2)>;
1807 def : Pat<(and GR16:$src1, imm:$src2),
1808           (AND16ri GR16:$src1, imm:$src2)>;
1809 def : Pat<(and GR32:$src1, imm:$src2),
1810           (AND32ri GR32:$src1, imm:$src2)>;
1811 def : Pat<(and GR16:$src1, i16immSExt8:$src2),
1812           (AND16ri8 GR16:$src1, i16immSExt8:$src2)>;
1813 def : Pat<(and GR32:$src1, i32immSExt8:$src2),
1814           (AND32ri8 GR32:$src1, i32immSExt8:$src2)>;
1815 def : Pat<(and GR64:$src1, i64immSExt8:$src2),
1816           (AND64ri8 GR64:$src1, i64immSExt8:$src2)>;
1817 def : Pat<(and GR64:$src1, i64immSExt32:$src2),
1818           (AND64ri32 GR64:$src1, i64immSExt32:$src2)>;
1819
1820 // Bit scan instruction patterns to match explicit zero-undef behavior.
1821 def : Pat<(cttz_zero_undef GR16:$src), (BSF16rr GR16:$src)>;
1822 def : Pat<(cttz_zero_undef GR32:$src), (BSF32rr GR32:$src)>;
1823 def : Pat<(cttz_zero_undef GR64:$src), (BSF64rr GR64:$src)>;
1824 def : Pat<(cttz_zero_undef (loadi16 addr:$src)), (BSF16rm addr:$src)>;
1825 def : Pat<(cttz_zero_undef (loadi32 addr:$src)), (BSF32rm addr:$src)>;
1826 def : Pat<(cttz_zero_undef (loadi64 addr:$src)), (BSF64rm addr:$src)>;