lib/Target/X86/X86InstrFormats.td

   1 //===- X86InstrFormats.td - X86 Instruction Formats --------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>;
  25 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  26 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  27 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  28 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  29 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  30 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  31 def MRMInitReg : Format<32>;
  32 def MRM_C1 : Format<33>;
  33 def MRM_C2 : Format<34>;
  34 def MRM_C3 : Format<35>;
  35 def MRM_C4 : Format<36>;
  36 def MRM_C8 : Format<37>;
  37 def MRM_C9 : Format<38>;
  38 def MRM_E8 : Format<39>;
  39 def MRM_F0 : Format<40>;
  40 def MRM_F8 : Format<41>;
  41 def MRM_F9 : Format<42>;
  42 def RawFrmImm8 : Format<43>;
  43 def RawFrmImm16 : Format<44>;
  44
  45 // ImmType - This specifies the immediate type used by an instruction. This is
  46 // part of the ad-hoc solution used to emit machine instruction encodings by our
  47 // machine code emitter.
  48 class ImmType<bits<3> val> {
  49   bits<3> Value = val;
  50 }
  51 def NoImm      : ImmType<0>;
  52 def Imm8       : ImmType<1>;
  53 def Imm8PCRel  : ImmType<2>;
  54 def Imm16      : ImmType<3>;
  55 def Imm16PCRel : ImmType<4>;
  56 def Imm32      : ImmType<5>;
  57 def Imm32PCRel : ImmType<6>;
  58 def Imm64      : ImmType<7>;
  59
  60 // FPFormat - This specifies what form this FP instruction has.  This is used by
  61 // the Floating-Point stackifier pass.
  62 class FPFormat<bits<3> val> {
  63   bits<3> Value = val;
  64 }
  65 def NotFP      : FPFormat<0>;
  66 def ZeroArgFP  : FPFormat<1>;
  67 def OneArgFP   : FPFormat<2>;
  68 def OneArgFPRW : FPFormat<3>;
  69 def TwoArgFP   : FPFormat<4>;
  70 def CompareFP  : FPFormat<5>;
  71 def CondMovFP  : FPFormat<6>;
  72 def SpecialFP  : FPFormat<7>;
  73
  74 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  75 // Keep in sync with tables in X86InstrInfo.cpp.
  76 class Domain<bits<2> val> {
  77   bits<2> Value = val;
  78 }
  79 def GenericDomain   : Domain<0>;
  80 def SSEPackedSingle : Domain<1>;
  81 def SSEPackedDouble : Domain<2>;
  82 def SSEPackedInt    : Domain<3>;
  83
  84 // Prefix byte classes which are used to indicate to the ad-hoc machine code
  85 // emitter that various prefix bytes are required.
  86 class OpSize { bit hasOpSizePrefix = 1; }
  87 class AdSize { bit hasAdSizePrefix = 1; }
  88 class REX_W  { bit hasREX_WPrefix = 1; }
  89 class LOCK   { bit hasLockPrefix = 1; }
  90 class SegFS  { bits<2> SegOvrBits = 1; }
  91 class SegGS  { bits<2> SegOvrBits = 2; }
  92 class TB     { bits<4> Prefix = 1; }
  93 class REP    { bits<4> Prefix = 2; }
  94 class D8     { bits<4> Prefix = 3; }
  95 class D9     { bits<4> Prefix = 4; }
  96 class DA     { bits<4> Prefix = 5; }
  97 class DB     { bits<4> Prefix = 6; }
  98 class DC     { bits<4> Prefix = 7; }
  99 class DD     { bits<4> Prefix = 8; }
 100 class DE     { bits<4> Prefix = 9; }
 101 class DF     { bits<4> Prefix = 10; }
 102 class XD     { bits<4> Prefix = 11; }
 103 class XS     { bits<4> Prefix = 12; }
 104 class T8     { bits<4> Prefix = 13; }
 105 class TA     { bits<4> Prefix = 14; }
 106 class TF     { bits<4> Prefix = 15; }
 107 class VEX    { bit hasVEXPrefix = 1; }
 108 class VEX_W  { bit hasVEX_WPrefix = 1; }
 109 class VEX_4V : VEX { bit hasVEX_4VPrefix = 1; }
 110 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 111 class VEX_L  { bit hasVEX_L = 1; }
 112 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 113
 114 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 115               string AsmStr, Domain d = GenericDomain>
 116   : Instruction {
 117   let Namespace = "X86";
 118
 119   bits<8> Opcode = opcod;
 120   Format Form = f;
 121   bits<6> FormBits = Form.Value;
 122   ImmType ImmT = i;
 123
 124   dag OutOperandList = outs;
 125   dag InOperandList = ins;
 126   string AsmString = AsmStr;
 127
 128   // If this is a pseudo instruction, mark it isCodeGenOnly.
 129   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 130
 131   //
 132   // Attributes specific to X86 instructions...
 133   //
 134   bit hasOpSizePrefix = 0;  // Does this inst have a 0x66 prefix?
 135   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 136
 137   bits<4> Prefix = 0;       // Which prefix byte does this inst have?
 138   bit hasREX_WPrefix  = 0;  // Does this inst requires the REX.W prefix?
 139   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 140   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 141   bits<2> SegOvrBits = 0;   // Segment override prefix.
 142   Domain ExeDomain = d;
 143   bit hasVEXPrefix = 0;     // Does this inst requires a VEX prefix?
 144   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 145   bit hasVEX_4VPrefix = 0;  // Does this inst requires the VEX.VVVV field?
 146   bit hasVEX_i8ImmReg = 0;  // Does this inst requires the last source register
 147                             // to be encoded in a immediate field?
 148   bit hasVEX_L = 0;         // Does this inst uses large (256-bit) registers?
 149   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 150
 151   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 152   let TSFlags{5-0}   = FormBits;
 153   let TSFlags{6}     = hasOpSizePrefix;
 154   let TSFlags{7}     = hasAdSizePrefix;
 155   let TSFlags{11-8}  = Prefix;
 156   let TSFlags{12}    = hasREX_WPrefix;
 157   let TSFlags{15-13} = ImmT.Value;
 158   let TSFlags{18-16} = FPForm.Value;
 159   let TSFlags{19}    = hasLockPrefix;
 160   let TSFlags{21-20} = SegOvrBits;
 161   let TSFlags{23-22} = ExeDomain.Value;
 162   let TSFlags{31-24} = Opcode;
 163   let TSFlags{32}    = hasVEXPrefix;
 164   let TSFlags{33}    = hasVEX_WPrefix;
 165   let TSFlags{34}    = hasVEX_4VPrefix;
 166   let TSFlags{35}    = hasVEX_i8ImmReg;
 167   let TSFlags{36}    = hasVEX_L;
 168   let TSFlags{37}    = has3DNow0F0FOpcode;
 169 }
 170
 171 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 172         list<dag> pattern, Domain d = GenericDomain>
 173   : X86Inst<o, f, NoImm, outs, ins, asm, d> {
 174   let Pattern = pattern;
 175   let CodeSize = 3;
 176 }
 177 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 178            list<dag> pattern, Domain d = GenericDomain>
 179   : X86Inst<o, f, Imm8, outs, ins, asm, d> {
 180   let Pattern = pattern;
 181   let CodeSize = 3;
 182 }
 183 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 184                list<dag> pattern>
 185   : X86Inst<o, f, Imm8PCRel, outs, ins, asm> {
 186   let Pattern = pattern;
 187   let CodeSize = 3;
 188 }
 189 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 190            list<dag> pattern>
 191   : X86Inst<o, f, Imm16, outs, ins, asm> {
 192   let Pattern = pattern;
 193   let CodeSize = 3;
 194 }
 195 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 196            list<dag> pattern>
 197   : X86Inst<o, f, Imm32, outs, ins, asm> {
 198   let Pattern = pattern;
 199   let CodeSize = 3;
 200 }
 201
 202 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 203            list<dag> pattern>
 204   : X86Inst<o, f, Imm16PCRel, outs, ins, asm> {
 205   let Pattern = pattern;
 206   let CodeSize = 3;
 207 }
 208
 209 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 210            list<dag> pattern>
 211   : X86Inst<o, f, Imm32PCRel, outs, ins, asm> {
 212   let Pattern = pattern;
 213   let CodeSize = 3;
 214 }
 215
 216 // FPStack Instruction Templates:
 217 // FPI - Floating Point Instruction template.
 218 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm>
 219   : I<o, F, outs, ins, asm, []> {}
 220
 221 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 222 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern>
 223   : X86Inst<0, Pseudo, NoImm, outs, ins, ""> {
 224   let FPForm = fp;
 225   let Pattern = pattern;
 226 }
 227
 228 // Templates for instructions that use a 16- or 32-bit segmented address as
 229 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 230 //
 231 //   Iseg16 - 16-bit segment selector, 16-bit offset
 232 //   Iseg32 - 16-bit segment selector, 32-bit offset
 233
 234 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 235               list<dag> pattern> : X86Inst<o, f, Imm16, outs, ins, asm> {
 236   let Pattern = pattern;
 237   let CodeSize = 3;
 238 }
 239
 240 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 241               list<dag> pattern> : X86Inst<o, f, Imm32, outs, ins, asm> {
 242   let Pattern = pattern;
 243   let CodeSize = 3;
 244 }
 245
 246 // SI - SSE 1 & 2 scalar instructions
 247 class SI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 248       : I<o, F, outs, ins, asm, pattern> {
 249   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 250             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 251
 252   // AVX instructions have a 'v' prefix in the mnemonic
 253   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 254 }
 255
 256 // SIi8 - SSE 1 & 2 scalar instructions
 257 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 258            list<dag> pattern>
 259       : Ii8<o, F, outs, ins, asm, pattern> {
 260   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 261             !if(!eq(Prefix, 12 /* XS */), [HasSSE1], [HasSSE2]));
 262
 263   // AVX instructions have a 'v' prefix in the mnemonic
 264   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 265 }
 266
 267 // PI - SSE 1 & 2 packed instructions
 268 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 269          Domain d>
 270       : I<o, F, outs, ins, asm, pattern, d> {
 271   let Predicates = !if(hasVEXPrefix /* VEX */, [HasAVX],
 272         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 273
 274   // AVX instructions have a 'v' prefix in the mnemonic
 275   let AsmString = !if(hasVEXPrefix, !strconcat("v", asm), asm);
 276 }
 277
 278 // PIi8 - SSE 1 & 2 packed instructions with immediate
 279 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 280            list<dag> pattern, Domain d>
 281       : Ii8<o, F, outs, ins, asm, pattern, d> {
 282   let Predicates = !if(hasVEX_4VPrefix /* VEX */, [HasAVX],
 283         !if(hasOpSizePrefix /* OpSize */, [HasSSE2], [HasSSE1]));
 284
 285   // AVX instructions have a 'v' prefix in the mnemonic
 286   let AsmString = !if(hasVEX_4VPrefix, !strconcat("v", asm), asm);
 287 }
 288
 289 // SSE1 Instruction Templates:
 290 //
 291 //   SSI   - SSE1 instructions with XS prefix.
 292 //   PSI   - SSE1 instructions with TB prefix.
 293 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 294 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 295 //   VPSI  - SSE1 instructions with TB prefix in AVX form.
 296
 297 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 298       : I<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 299 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 300             list<dag> pattern>
 301       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE1]>;
 302 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 303       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 304         Requires<[HasSSE1]>;
 305 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 306             list<dag> pattern>
 307       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedSingle>, TB,
 308         Requires<[HasSSE1]>;
 309 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 310            list<dag> pattern>
 311       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XS,
 312         Requires<[HasAVX]>;
 313 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 314            list<dag> pattern>
 315       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedSingle>,
 316         Requires<[HasAVX]>;
 317
 318 // SSE2 Instruction Templates:
 319 //
 320 //   SDI    - SSE2 instructions with XD prefix.
 321 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 322 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 323 //   PDI    - SSE2 instructions with TB and OpSize prefixes.
 324 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and TB and OpSize prefixes.
 325 //   VSDI   - SSE2 instructions with XD prefix in AVX form.
 326 //   VPDI   - SSE2 instructions with TB and OpSize prefixes in AVX form.
 327
 328 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 329       : I<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 330 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 331             list<dag> pattern>
 332       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasSSE2]>;
 333 class SSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 334              list<dag> pattern>
 335       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 336 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 337       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 338         Requires<[HasSSE2]>;
 339 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 340             list<dag> pattern>
 341       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 342         Requires<[HasSSE2]>;
 343 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 344            list<dag> pattern>
 345       : I<o, F, outs, ins, !strconcat("v", asm), pattern>, XD,
 346         Requires<[HasAVX]>;
 347 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 348            list<dag> pattern>
 349       : I<o, F, outs, ins, !strconcat("v", asm), pattern, SSEPackedDouble>,
 350         OpSize, Requires<[HasAVX]>;
 351
 352 // SSE3 Instruction Templates:
 353 //
 354 //   S3I   - SSE3 instructions with TB and OpSize prefixes.
 355 //   S3SI  - SSE3 instructions with XS prefix.
 356 //   S3DI  - SSE3 instructions with XD prefix.
 357
 358 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 359            list<dag> pattern>
 360       : I<o, F, outs, ins, asm, pattern, SSEPackedSingle>, XS,
 361         Requires<[HasSSE3]>;
 362 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 363            list<dag> pattern>
 364       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, XD,
 365         Requires<[HasSSE3]>;
 366 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 367       : I<o, F, outs, ins, asm, pattern, SSEPackedDouble>, TB, OpSize,
 368         Requires<[HasSSE3]>;
 369
 370
 371 // SSSE3 Instruction Templates:
 372 //
 373 //   SS38I - SSSE3 instructions with T8 prefix.
 374 //   SS3AI - SSSE3 instructions with TA prefix.
 375 //
 376 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 377 // uses the MMX registers. We put those instructions here because they better
 378 // fit into the SSSE3 instruction category rather than the MMX category.
 379
 380 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 381             list<dag> pattern>
 382       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 383         Requires<[HasSSSE3]>;
 384 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 385             list<dag> pattern>
 386       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 387         Requires<[HasSSSE3]>;
 388
 389 // SSE4.1 Instruction Templates:
 390 //
 391 //   SS48I - SSE 4.1 instructions with T8 prefix.
 392 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 393 //
 394 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 395             list<dag> pattern>
 396       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 397         Requires<[HasSSE41]>;
 398 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 399             list<dag> pattern>
 400       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 401         Requires<[HasSSE41]>;
 402
 403 // SSE4.2 Instruction Templates:
 404 //
 405 //   SS428I - SSE 4.2 instructions with T8 prefix.
 406 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 407              list<dag> pattern>
 408       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 409         Requires<[HasSSE42]>;
 410
 411 //   SS42FI - SSE 4.2 instructions with TF prefix.
 412 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 413               list<dag> pattern>
 414       : I<o, F, outs, ins, asm, pattern>, TF, Requires<[HasSSE42]>;
 415
 416 //   SS42AI = SSE 4.2 instructions with TA prefix
 417 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 418              list<dag> pattern>
 419       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 420         Requires<[HasSSE42]>;
 421
 422 // AVX Instruction Templates:
 423 //   Instructions introduced in AVX (no SSE equivalent forms)
 424 //
 425 //   AVX8I - AVX instructions with T8 and OpSize prefix.
 426 //   AVXAIi8 - AVX instructions with TA, OpSize prefix and ImmT = Imm8.
 427 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 428             list<dag> pattern>
 429       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8, OpSize,
 430         Requires<[HasAVX]>;
 431 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 432               list<dag> pattern>
 433       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA, OpSize,
 434         Requires<[HasAVX]>;
 435
 436 // AES Instruction Templates:
 437 //
 438 // AES8I
 439 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 440 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 441             list<dag>pattern>
 442       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 443         Requires<[HasAES]>;
 444
 445 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 446             list<dag> pattern>
 447       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 448         Requires<[HasAES]>;
 449
 450 // CLMUL Instruction Templates
 451 class CLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 452                list<dag>pattern>
 453       : Ii8<o, F, outs, ins, asm, pattern, SSEPackedInt>, TA,
 454         OpSize, VEX_4V, Requires<[HasAVX, HasCLMUL]>;
 455
 456 // FMA3 Instruction Templates
 457 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 458            list<dag>pattern>
 459       : I<o, F, outs, ins, asm, pattern, SSEPackedInt>, T8,
 460         OpSize, VEX_4V, Requires<[HasFMA3]>;
 461
 462 // X86-64 Instruction templates...
 463 //
 464
 465 class RI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern>
 466       : I<o, F, outs, ins, asm, pattern>, REX_W;
 467 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 468             list<dag> pattern>
 469       : Ii8<o, F, outs, ins, asm, pattern>, REX_W;
 470 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 471              list<dag> pattern>
 472       : Ii32<o, F, outs, ins, asm, pattern>, REX_W;
 473
 474 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 475             list<dag> pattern>
 476   : X86Inst<o, f, Imm64, outs, ins, asm>, REX_W {
 477   let Pattern = pattern;
 478   let CodeSize = 3;
 479 }
 480
 481 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 482            list<dag> pattern>
 483       : SSI<o, F, outs, ins, asm, pattern>, REX_W;
 484 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 485            list<dag> pattern>
 486       : SDI<o, F, outs, ins, asm, pattern>, REX_W;
 487 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 488            list<dag> pattern>
 489       : PDI<o, F, outs, ins, asm, pattern>, REX_W;
 490
 491 // MMX Instruction templates
 492 //
 493
 494 // MMXI   - MMX instructions with TB prefix.
 495 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 496 // MMX2I  - MMX / SSE2 instructions with TB and OpSize prefixes.
 497 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 498 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 499 // MMXID  - MMX instructions with XD prefix.
 500 // MMXIS  - MMX instructions with XS prefix.
 501 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 502            list<dag> pattern>
 503       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 504 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 505              list<dag> pattern>
 506       : I<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX,In64BitMode]>;
 507 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 508             list<dag> pattern>
 509       : I<o, F, outs, ins, asm, pattern>, TB, REX_W, Requires<[HasMMX]>;
 510 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 511             list<dag> pattern>
 512       : I<o, F, outs, ins, asm, pattern>, TB, OpSize, Requires<[HasMMX]>;
 513 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 514              list<dag> pattern>
 515       : Ii8<o, F, outs, ins, asm, pattern>, TB, Requires<[HasMMX]>;
 516 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 517             list<dag> pattern>
 518       : Ii8<o, F, outs, ins, asm, pattern>, XD, Requires<[HasMMX]>;
 519 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 520             list<dag> pattern>
 521       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasMMX]>;