lib/Target/X86/X86InstrFormats.td

   1 //===-- X86InstrFormats.td - X86 Instruction Formats -------*- tablegen -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9
  10 //===----------------------------------------------------------------------===//
  11 // X86 Instruction Format Definitions.
  12 //
  13
  14 // Format specifies the encoding used by the instruction.  This is part of the
  15 // ad-hoc solution used to emit machine instruction encodings by our machine
  16 // code emitter.
  17 class Format<bits<6> val> {
  18   bits<6> Value = val;
  19 }
  20
  21 def Pseudo     : Format<0>; def RawFrm     : Format<1>;
  22 def AddRegFrm  : Format<2>; def MRMDestReg : Format<3>;
  23 def MRMDestMem : Format<4>; def MRMSrcReg  : Format<5>;
  24 def MRMSrcMem  : Format<6>; def RawFrmMemOffs : Format<7>;
  25 def RawFrmSrc  : Format<8>; def RawFrmDst     : Format<9>;
  26 def RawFrmDstSrc: Format<10>;
  27 def MRM0r  : Format<16>; def MRM1r  : Format<17>; def MRM2r  : Format<18>;
  28 def MRM3r  : Format<19>; def MRM4r  : Format<20>; def MRM5r  : Format<21>;
  29 def MRM6r  : Format<22>; def MRM7r  : Format<23>;
  30 def MRM0m  : Format<24>; def MRM1m  : Format<25>; def MRM2m  : Format<26>;
  31 def MRM3m  : Format<27>; def MRM4m  : Format<28>; def MRM5m  : Format<29>;
  32 def MRM6m  : Format<30>; def MRM7m  : Format<31>;
  33 def MRM_C1 : Format<33>;
  34 def MRM_C2 : Format<34>;
  35 def MRM_C3 : Format<35>;
  36 def MRM_C4 : Format<36>;
  37 def MRM_C8 : Format<37>;
  38 def MRM_C9 : Format<38>;
  39 def MRM_CA : Format<39>;
  40 def MRM_CB : Format<40>;
  41 def MRM_E8 : Format<41>;
  42 def MRM_F0 : Format<42>;
  43 def RawFrmImm8 : Format<43>;
  44 def RawFrmImm16 : Format<44>;
  45 def MRM_F8 : Format<45>;
  46 def MRM_F9 : Format<46>;
  47 def MRM_D0 : Format<47>;
  48 def MRM_D1 : Format<48>;
  49 def MRM_D4 : Format<49>;
  50 def MRM_D5 : Format<50>;
  51 def MRM_D6 : Format<51>;
  52 def MRM_D8 : Format<52>;
  53 def MRM_D9 : Format<53>;
  54 def MRM_DA : Format<54>;
  55 def MRM_DB : Format<55>;
  56 def MRM_DC : Format<56>;
  57 def MRM_DD : Format<57>;
  58 def MRM_DE : Format<58>;
  59 def MRM_DF : Format<59>;
  60
  61 // ImmType - This specifies the immediate type used by an instruction. This is
  62 // part of the ad-hoc solution used to emit machine instruction encodings by our
  63 // machine code emitter.
  64 class ImmType<bits<4> val> {
  65   bits<4> Value = val;
  66 }
  67 def NoImm      : ImmType<0>;
  68 def Imm8       : ImmType<1>;
  69 def Imm8PCRel  : ImmType<2>;
  70 def Imm16      : ImmType<3>;
  71 def Imm16PCRel : ImmType<4>;
  72 def Imm32      : ImmType<5>;
  73 def Imm32PCRel : ImmType<6>;
  74 def Imm32S     : ImmType<7>;
  75 def Imm64      : ImmType<8>;
  76
  77 // FPFormat - This specifies what form this FP instruction has.  This is used by
  78 // the Floating-Point stackifier pass.
  79 class FPFormat<bits<3> val> {
  80   bits<3> Value = val;
  81 }
  82 def NotFP      : FPFormat<0>;
  83 def ZeroArgFP  : FPFormat<1>;
  84 def OneArgFP   : FPFormat<2>;
  85 def OneArgFPRW : FPFormat<3>;
  86 def TwoArgFP   : FPFormat<4>;
  87 def CompareFP  : FPFormat<5>;
  88 def CondMovFP  : FPFormat<6>;
  89 def SpecialFP  : FPFormat<7>;
  90
  91 // Class specifying the SSE execution domain, used by the SSEDomainFix pass.
  92 // Keep in sync with tables in X86InstrInfo.cpp.
  93 class Domain<bits<2> val> {
  94   bits<2> Value = val;
  95 }
  96 def GenericDomain   : Domain<0>;
  97 def SSEPackedSingle : Domain<1>;
  98 def SSEPackedDouble : Domain<2>;
  99 def SSEPackedInt    : Domain<3>;
 100
 101 // Class specifying the vector form of the decompressed
 102 // displacement of 8-bit.
 103 class CD8VForm<bits<3> val> {
 104   bits<3> Value = val;
 105 }
 106 def CD8VF  : CD8VForm<0>;  // v := VL
 107 def CD8VH  : CD8VForm<1>;  // v := VL/2
 108 def CD8VQ  : CD8VForm<2>;  // v := VL/4
 109 def CD8VO  : CD8VForm<3>;  // v := VL/8
 110 def CD8VT1 : CD8VForm<4>;  // v := 1
 111 def CD8VT2 : CD8VForm<5>;  // v := 2
 112 def CD8VT4 : CD8VForm<6>;  // v := 4
 113 def CD8VT8 : CD8VForm<7>;  // v := 8
 114
 115 // Class specifying the prefix used an opcode extension.
 116 class Prefix<bits<2> val> {
 117   bits<2> Value = val;
 118 }
 119 def NoPrfx : Prefix<0>;
 120 def PD     : Prefix<1>;
 121 def XS     : Prefix<2>;
 122 def XD     : Prefix<3>;
 123
 124 // Class specifying the opcode map.
 125 class Map<bits<5> val> {
 126   bits<5> Value = val;
 127 }
 128 def OB   : Map<0>;
 129 def TB   : Map<1>;
 130 def T8   : Map<2>;
 131 def TA   : Map<3>;
 132 def XOP8 : Map<4>;
 133 def XOP9 : Map<5>;
 134 def XOPA : Map<6>;
 135 def D8   : Map<7>;
 136 def D9   : Map<8>;
 137 def DA   : Map<9>;
 138 def DB   : Map<10>;
 139 def DC   : Map<11>;
 140 def DD   : Map<12>;
 141 def DE   : Map<13>;
 142 def DF   : Map<14>;
 143 def A6   : Map<15>;
 144 def A7   : Map<16>;
 145
 146 // Class specifying the encoding
 147 class Encoding<bits<2> val> {
 148   bits<2> Value = val;
 149 }
 150 def EncNormal : Encoding<0>;
 151 def EncVEX    : Encoding<1>;
 152 def EncXOP    : Encoding<2>;
 153 def EncEVEX   : Encoding<3>;
 154
 155 // Operand size for encodings that change based on mode.
 156 class OperandSize<bits<2> val> {
 157   bits<2> Value = val;
 158 }
 159 def OpSizeFixed : OperandSize<0>; // Never needs a 0x66 prefix.
 160 def OpSize16    : OperandSize<1>; // Needs 0x66 prefix in 32-bit mode.
 161 def OpSize32    : OperandSize<2>; // Needs 0x66 prefix in 16-bit mode.
 162
 163 // Prefix byte classes which are used to indicate to the ad-hoc machine code
 164 // emitter that various prefix bytes are required.
 165 class OpSize16 { OperandSize OpSize = OpSize16; }
 166 class OpSize32 { OperandSize OpSize = OpSize32; }
 167 class AdSize { bit hasAdSizePrefix = 1; }
 168 class REX_W  { bit hasREX_WPrefix = 1; }
 169 class LOCK   { bit hasLockPrefix = 1; }
 170 class REP    { bit hasREPPrefix = 1; }
 171 class TB     { Map OpMap = TB; }
 172 class D8     { Map OpMap = D8; }
 173 class D9     { Map OpMap = D9; }
 174 class DA     { Map OpMap = DA; }
 175 class DB     { Map OpMap = DB; }
 176 class DC     { Map OpMap = DC; }
 177 class DD     { Map OpMap = DD; }
 178 class DE     { Map OpMap = DE; }
 179 class DF     { Map OpMap = DF; }
 180 class T8     { Map OpMap = T8; }
 181 class TA     { Map OpMap = TA; }
 182 class A6     { Map OpMap = A6; }
 183 class A7     { Map OpMap = A7; }
 184 class XOP8   { Map OpMap = XOP8; }
 185 class XOP9   { Map OpMap = XOP9; }
 186 class XOPA   { Map OpMap = XOPA; }
 187 class PD   : TB { Prefix OpPrefix = PD; }
 188 class XD   : TB { Prefix OpPrefix = XD; }
 189 class XS   : TB { Prefix OpPrefix = XS; }
 190 class T8PD : T8 { Prefix OpPrefix = PD; }
 191 class T8XD : T8 { Prefix OpPrefix = XD; }
 192 class T8XS : T8 { Prefix OpPrefix = XS; }
 193 class TAPD : TA { Prefix OpPrefix = PD; }
 194 class TAXD : TA { Prefix OpPrefix = XD; }
 195 class VEX    { Encoding OpEnc = EncVEX; }
 196 class VEX_W  { bit hasVEX_WPrefix = 1; }
 197 class VEX_4V : VEX { bit hasVEX_4V = 1; }
 198 class VEX_4VOp3 : VEX { bit hasVEX_4VOp3 = 1; }
 199 class VEX_I8IMM { bit hasVEX_i8ImmReg = 1; }
 200 class VEX_L  { bit hasVEX_L = 1; }
 201 class VEX_LIG { bit ignoresVEX_L = 1; }
 202 class EVEX : VEX { Encoding OpEnc = EncEVEX; }
 203 class EVEX_4V : VEX_4V { Encoding OpEnc = EncEVEX; }
 204 class EVEX_K { bit hasEVEX_K = 1; }
 205 class EVEX_KZ : EVEX_K { bit hasEVEX_Z = 1; }
 206 class EVEX_B { bit hasEVEX_B = 1; }
 207 class EVEX_RC { bit hasEVEX_RC = 1; }
 208 class EVEX_V512 { bit hasEVEX_L2 = 1; bit hasVEX_L = 0; }
 209 class EVEX_CD8<int esize, CD8VForm form> {
 210   bits<2> EVEX_CD8E = !if(!eq(esize, 8),  0b00,
 211                       !if(!eq(esize, 16), 0b01,
 212                       !if(!eq(esize, 32), 0b10,
 213                       !if(!eq(esize, 64), 0b11, ?))));
 214   bits<3> EVEX_CD8V = form.Value;
 215 }
 216 class Has3DNow0F0FOpcode  { bit has3DNow0F0FOpcode = 1; }
 217 class MemOp4 { bit hasMemOp4Prefix = 1; }
 218 class XOP { Encoding OpEnc = EncXOP; }
 219 class XOP_4V : XOP { bit hasVEX_4V = 1; }
 220 class XOP_4VOp3 : XOP { bit hasVEX_4VOp3 = 1; }
 221
 222 class X86Inst<bits<8> opcod, Format f, ImmType i, dag outs, dag ins,
 223               string AsmStr,
 224               InstrItinClass itin,
 225               Domain d = GenericDomain>
 226   : Instruction {
 227   let Namespace = "X86";
 228
 229   bits<8> Opcode = opcod;
 230   Format Form = f;
 231   bits<6> FormBits = Form.Value;
 232   ImmType ImmT = i;
 233
 234   dag OutOperandList = outs;
 235   dag InOperandList = ins;
 236   string AsmString = AsmStr;
 237
 238   // If this is a pseudo instruction, mark it isCodeGenOnly.
 239   let isCodeGenOnly = !eq(!cast<string>(f), "Pseudo");
 240
 241   let Itinerary = itin;
 242
 243   //
 244   // Attributes specific to X86 instructions...
 245   //
 246   bit ForceDisassemble = 0; // Force instruction to disassemble even though it's
 247                             // isCodeGenonly. Needed to hide an ambiguous
 248                             // AsmString from the parser, but still disassemble.
 249
 250   OperandSize OpSize = OpSizeFixed; // Does this instruction's encoding change
 251                                     // based on operand size of the mode
 252   bit hasAdSizePrefix = 0;  // Does this inst have a 0x67 prefix?
 253
 254   Prefix OpPrefix = NoPrfx; // Which prefix byte does this inst have?
 255   Map OpMap = OB;           // Which opcode map does this inst have?
 256   bit hasREX_WPrefix  = 0;  // Does this inst require the REX.W prefix?
 257   FPFormat FPForm = NotFP;  // What flavor of FP instruction is this?
 258   bit hasLockPrefix = 0;    // Does this inst have a 0xF0 prefix?
 259   Domain ExeDomain = d;
 260   bit hasREPPrefix = 0;     // Does this inst have a REP prefix?
 261   Encoding OpEnc = EncNormal; // Encoding used by this instruction
 262   bit hasVEX_WPrefix = 0;   // Does this inst set the VEX_W field?
 263   bit hasVEX_4V = 0;        // Does this inst require the VEX.VVVV field?
 264   bit hasVEX_4VOp3 = 0;     // Does this inst require the VEX.VVVV field to
 265                             // encode the third operand?
 266   bit hasVEX_i8ImmReg = 0;  // Does this inst require the last source register
 267                             // to be encoded in a immediate field?
 268   bit hasVEX_L = 0;         // Does this inst use large (256-bit) registers?
 269   bit ignoresVEX_L = 0;     // Does this instruction ignore the L-bit
 270   bit hasEVEX_K = 0;        // Does this inst require masking?
 271   bit hasEVEX_Z = 0;        // Does this inst set the EVEX_Z field?
 272   bit hasEVEX_L2 = 0;       // Does this inst set the EVEX_L2 field?
 273   bit hasEVEX_B = 0;        // Does this inst set the EVEX_B field?
 274   bits<2> EVEX_CD8E = 0;    // Compressed disp8 form - element-size.
 275   bits<3> EVEX_CD8V = 0;    // Compressed disp8 form - vector-width.
 276   bit has3DNow0F0FOpcode =0;// Wacky 3dNow! encoding?
 277   bit hasMemOp4Prefix = 0;  // Same bit as VEX_W, but used for swapping operands
 278   bit hasEVEX_RC = 0;       // Explicitly specified rounding control in FP instruction.
 279
 280   // TSFlags layout should be kept in sync with X86InstrInfo.h.
 281   let TSFlags{5-0}   = FormBits;
 282   let TSFlags{7-6}   = OpSize.Value;
 283   let TSFlags{8}     = hasAdSizePrefix;
 284   let TSFlags{10-9}  = OpPrefix.Value;
 285   let TSFlags{15-11} = OpMap.Value;
 286   let TSFlags{16}    = hasREX_WPrefix;
 287   let TSFlags{20-17} = ImmT.Value;
 288   let TSFlags{23-21} = FPForm.Value;
 289   let TSFlags{24}    = hasLockPrefix;
 290   let TSFlags{25}    = hasREPPrefix;
 291   let TSFlags{27-26} = ExeDomain.Value;
 292   let TSFlags{29-28} = OpEnc.Value;
 293   let TSFlags{37-30} = Opcode;
 294   let TSFlags{38}    = hasVEX_WPrefix;
 295   let TSFlags{39}    = hasVEX_4V;
 296   let TSFlags{40}    = hasVEX_4VOp3;
 297   let TSFlags{41}    = hasVEX_i8ImmReg;
 298   let TSFlags{42}    = hasVEX_L;
 299   let TSFlags{43}    = ignoresVEX_L;
 300   let TSFlags{44}    = hasEVEX_K;
 301   let TSFlags{45}    = hasEVEX_Z;
 302   let TSFlags{46}    = hasEVEX_L2;
 303   let TSFlags{47}    = hasEVEX_B;
 304   let TSFlags{49-48} = EVEX_CD8E;
 305   let TSFlags{52-50} = EVEX_CD8V;
 306   let TSFlags{53}    = has3DNow0F0FOpcode;
 307   let TSFlags{54}    = hasMemOp4Prefix;
 308   let TSFlags{55}    = hasEVEX_RC;
 309 }
 310
 311 class PseudoI<dag oops, dag iops, list<dag> pattern>
 312   : X86Inst<0, Pseudo, NoImm, oops, iops, "", NoItinerary> {
 313   let Pattern = pattern;
 314 }
 315
 316 class I<bits<8> o, Format f, dag outs, dag ins, string asm,
 317         list<dag> pattern, InstrItinClass itin = NoItinerary,
 318         Domain d = GenericDomain>
 319   : X86Inst<o, f, NoImm, outs, ins, asm, itin, d> {
 320   let Pattern = pattern;
 321   let CodeSize = 3;
 322 }
 323 class Ii8 <bits<8> o, Format f, dag outs, dag ins, string asm,
 324            list<dag> pattern, InstrItinClass itin = NoItinerary,
 325            Domain d = GenericDomain>
 326   : X86Inst<o, f, Imm8, outs, ins, asm, itin, d> {
 327   let Pattern = pattern;
 328   let CodeSize = 3;
 329 }
 330 class Ii8PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 331                list<dag> pattern, InstrItinClass itin = NoItinerary>
 332   : X86Inst<o, f, Imm8PCRel, outs, ins, asm, itin> {
 333   let Pattern = pattern;
 334   let CodeSize = 3;
 335 }
 336 class Ii16<bits<8> o, Format f, dag outs, dag ins, string asm,
 337            list<dag> pattern, InstrItinClass itin = NoItinerary>
 338   : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 339   let Pattern = pattern;
 340   let CodeSize = 3;
 341 }
 342 class Ii32<bits<8> o, Format f, dag outs, dag ins, string asm,
 343            list<dag> pattern, InstrItinClass itin = NoItinerary>
 344   : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 345   let Pattern = pattern;
 346   let CodeSize = 3;
 347 }
 348 class Ii32S<bits<8> o, Format f, dag outs, dag ins, string asm,
 349             list<dag> pattern, InstrItinClass itin = NoItinerary>
 350   : X86Inst<o, f, Imm32S, outs, ins, asm, itin> {
 351   let Pattern = pattern;
 352   let CodeSize = 3;
 353 }
 354
 355 class Ii16PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 356            list<dag> pattern, InstrItinClass itin = NoItinerary>
 357            : X86Inst<o, f, Imm16PCRel, outs, ins, asm, itin> {
 358   let Pattern = pattern;
 359   let CodeSize = 3;
 360 }
 361
 362 class Ii32PCRel<bits<8> o, Format f, dag outs, dag ins, string asm,
 363            list<dag> pattern, InstrItinClass itin = NoItinerary>
 364   : X86Inst<o, f, Imm32PCRel, outs, ins, asm, itin> {
 365   let Pattern = pattern;
 366   let CodeSize = 3;
 367 }
 368
 369 // FPStack Instruction Templates:
 370 // FPI - Floating Point Instruction template.
 371 class FPI<bits<8> o, Format F, dag outs, dag ins, string asm,
 372           InstrItinClass itin = NoItinerary>
 373   : I<o, F, outs, ins, asm, [], itin> {}
 374
 375 // FpI_ - Floating Point Pseudo Instruction template. Not Predicated.
 376 class FpI_<dag outs, dag ins, FPFormat fp, list<dag> pattern,
 377            InstrItinClass itin = NoItinerary>
 378   : X86Inst<0, Pseudo, NoImm, outs, ins, "", itin> {
 379   let FPForm = fp;
 380   let Pattern = pattern;
 381 }
 382
 383 // Templates for instructions that use a 16- or 32-bit segmented address as
 384 //  their only operand: lcall (FAR CALL) and ljmp (FAR JMP)
 385 //
 386 //   Iseg16 - 16-bit segment selector, 16-bit offset
 387 //   Iseg32 - 16-bit segment selector, 32-bit offset
 388
 389 class Iseg16 <bits<8> o, Format f, dag outs, dag ins, string asm,
 390               list<dag> pattern, InstrItinClass itin = NoItinerary>
 391       : X86Inst<o, f, Imm16, outs, ins, asm, itin> {
 392   let Pattern = pattern;
 393   let CodeSize = 3;
 394 }
 395
 396 class Iseg32 <bits<8> o, Format f, dag outs, dag ins, string asm,
 397               list<dag> pattern, InstrItinClass itin = NoItinerary>
 398       : X86Inst<o, f, Imm32, outs, ins, asm, itin> {
 399   let Pattern = pattern;
 400   let CodeSize = 3;
 401 }
 402
 403 // SI - SSE 1 & 2 scalar instructions
 404 class SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 405          list<dag> pattern, InstrItinClass itin = NoItinerary>
 406       : I<o, F, outs, ins, asm, pattern, itin> {
 407   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 408                    !if(!eq(OpEnc.Value, EncVEX.Value), [UseAVX],
 409                    !if(!eq(OpPrefix.Value, XS.Value), [UseSSE1],
 410                    !if(!eq(OpPrefix.Value, XD.Value), [UseSSE2],
 411                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 412                    [UseSSE1])))));
 413
 414   // AVX instructions have a 'v' prefix in the mnemonic
 415   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 416                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 417                   asm));
 418 }
 419
 420 // SIi8 - SSE 1 & 2 scalar instructions
 421 class SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 422            list<dag> pattern, InstrItinClass itin = NoItinerary>
 423       : Ii8<o, F, outs, ins, asm, pattern, itin> {
 424   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 425                    !if(!eq(OpEnc.Value, EncVEX.Value), [UseAVX],
 426                    !if(!eq(OpPrefix.Value, XS.Value), [UseSSE1],
 427                    [UseSSE2])));
 428
 429   // AVX instructions have a 'v' prefix in the mnemonic
 430   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 431                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 432                   asm));
 433 }
 434
 435 // PI - SSE 1 & 2 packed instructions
 436 class PI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 437          InstrItinClass itin, Domain d>
 438       : I<o, F, outs, ins, asm, pattern, itin, d> {
 439   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 440                    !if(!eq(OpEnc.Value, EncVEX.Value), [HasAVX],
 441                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 442                    [UseSSE1])));
 443
 444   // AVX instructions have a 'v' prefix in the mnemonic
 445   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 446                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 447                   asm));
 448 }
 449
 450 // MMXPI - SSE 1 & 2 packed instructions with MMX operands
 451 class MMXPI<bits<8> o, Format F, dag outs, dag ins, string asm, list<dag> pattern,
 452             InstrItinClass itin, Domain d>
 453       : I<o, F, outs, ins, asm, pattern, itin, d> {
 454   let Predicates = !if(!eq(OpPrefix.Value, PD.Value), [HasSSE2],
 455                        [HasSSE1]);
 456 }
 457
 458 // PIi8 - SSE 1 & 2 packed instructions with immediate
 459 class PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 460            list<dag> pattern, InstrItinClass itin, Domain d>
 461       : Ii8<o, F, outs, ins, asm, pattern, itin, d> {
 462   let Predicates = !if(!eq(OpEnc.Value, EncEVEX.Value), [HasAVX512],
 463                    !if(!eq(OpEnc.Value, EncVEX.Value), [HasAVX],
 464                    !if(!eq(OpPrefix.Value, PD.Value), [UseSSE2],
 465                    [UseSSE1])));
 466
 467   // AVX instructions have a 'v' prefix in the mnemonic
 468   let AsmString = !if(!eq(OpEnc.Value, EncEVEX.Value), !strconcat("v", asm),
 469                   !if(!eq(OpEnc.Value, EncVEX.Value), !strconcat("v", asm),
 470                   asm));
 471 }
 472
 473 // SSE1 Instruction Templates:
 474 //
 475 //   SSI   - SSE1 instructions with XS prefix.
 476 //   PSI   - SSE1 instructions with TB prefix.
 477 //   PSIi8 - SSE1 instructions with ImmT == Imm8 and TB prefix.
 478 //   VSSI  - SSE1 instructions with XS prefix in AVX form.
 479 //   VPSI  - SSE1 instructions with TB prefix in AVX form, packed single.
 480
 481 class SSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 482           list<dag> pattern, InstrItinClass itin = NoItinerary>
 483       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 484 class SSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 485             list<dag> pattern, InstrItinClass itin = NoItinerary>
 486       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE1]>;
 487 class PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 488           list<dag> pattern, InstrItinClass itin = NoItinerary>
 489       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 490         Requires<[UseSSE1]>;
 491 class PSIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 492             list<dag> pattern, InstrItinClass itin = NoItinerary>
 493       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 494         Requires<[UseSSE1]>;
 495 class VSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 496            list<dag> pattern, InstrItinClass itin = NoItinerary>
 497       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 498         Requires<[HasAVX]>;
 499 class VPSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 500            list<dag> pattern, InstrItinClass itin = NoItinerary>
 501       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedSingle>, TB,
 502         Requires<[HasAVX]>;
 503
 504 // SSE2 Instruction Templates:
 505 //
 506 //   SDI    - SSE2 instructions with XD prefix.
 507 //   SDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix.
 508 //   S2SI   - SSE2 instructions with XS prefix.
 509 //   SSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix.
 510 //   PDI    - SSE2 instructions with PD prefix, packed double domain.
 511 //   PDIi8  - SSE2 instructions with ImmT == Imm8 and PD prefix.
 512 //   VSDI   - SSE2 scalar instructions with XD prefix in AVX form.
 513 //   VPDI   - SSE2 vector instructions with PD prefix in AVX form,
 514 //                 packed double domain.
 515 //   VS2I   - SSE2 scalar instructions with PD prefix in AVX form.
 516 //   S2I    - SSE2 scalar instructions with PD prefix.
 517 //   MMXSDIi8  - SSE2 instructions with ImmT == Imm8 and XD prefix as well as
 518 //               MMX operands.
 519 //   MMXSSDIi8 - SSE2 instructions with ImmT == Imm8 and XS prefix as well as
 520 //               MMX operands.
 521
 522 class SDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 523           list<dag> pattern, InstrItinClass itin = NoItinerary>
 524       : I<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 525 class SDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 526             list<dag> pattern, InstrItinClass itin = NoItinerary>
 527       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[UseSSE2]>;
 528 class S2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 529            list<dag> pattern, InstrItinClass itin = NoItinerary>
 530       : I<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[UseSSE2]>;
 531 class S2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 532              list<dag> pattern, InstrItinClass itin = NoItinerary>
 533       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[UseSSE2]>;
 534 class PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 535           list<dag> pattern, InstrItinClass itin = NoItinerary>
 536       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 537         Requires<[UseSSE2]>;
 538 class PDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 539             list<dag> pattern, InstrItinClass itin = NoItinerary>
 540       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 541         Requires<[UseSSE2]>;
 542 class VSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 543            list<dag> pattern, InstrItinClass itin = NoItinerary>
 544       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XD,
 545         Requires<[UseAVX]>;
 546 class VS2SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 547             list<dag> pattern, InstrItinClass itin = NoItinerary>
 548       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, XS,
 549         Requires<[HasAVX]>;
 550 class VPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 551            list<dag> pattern, InstrItinClass itin = NoItinerary>
 552       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin, SSEPackedDouble>,
 553         PD, Requires<[HasAVX]>;
 554 class VS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 555            list<dag> pattern, InstrItinClass itin = NoItinerary>
 556       : I<o, F, outs, ins, !strconcat("v", asm), pattern, itin>, PD,
 557         Requires<[UseAVX]>;
 558 class S2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 559            list<dag> pattern, InstrItinClass itin = NoItinerary>
 560       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[UseSSE2]>;
 561 class MMXSDIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 562                list<dag> pattern, InstrItinClass itin = NoItinerary>
 563       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasSSE2]>;
 564 class MMXS2SIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 565                 list<dag> pattern, InstrItinClass itin = NoItinerary>
 566       : Ii8<o, F, outs, ins, asm, pattern>, XS, Requires<[HasSSE2]>;
 567
 568 // SSE3 Instruction Templates:
 569 //
 570 //   S3I   - SSE3 instructions with PD prefixes.
 571 //   S3SI  - SSE3 instructions with XS prefix.
 572 //   S3DI  - SSE3 instructions with XD prefix.
 573
 574 class S3SI<bits<8> o, Format F, dag outs, dag ins, string asm,
 575            list<dag> pattern, InstrItinClass itin = NoItinerary>
 576       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, XS,
 577         Requires<[UseSSE3]>;
 578 class S3DI<bits<8> o, Format F, dag outs, dag ins, string asm,
 579            list<dag> pattern, InstrItinClass itin = NoItinerary>
 580       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, XD,
 581         Requires<[UseSSE3]>;
 582 class S3I<bits<8> o, Format F, dag outs, dag ins, string asm,
 583           list<dag> pattern, InstrItinClass itin = NoItinerary>
 584       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 585         Requires<[UseSSE3]>;
 586
 587
 588 // SSSE3 Instruction Templates:
 589 //
 590 //   SS38I - SSSE3 instructions with T8 prefix.
 591 //   SS3AI - SSSE3 instructions with TA prefix.
 592 //   MMXSS38I - SSSE3 instructions with T8 prefix and MMX operands.
 593 //   MMXSS3AI - SSSE3 instructions with TA prefix and MMX operands.
 594 //
 595 // Note: SSSE3 instructions have 64-bit and 128-bit versions. The 64-bit version
 596 // uses the MMX registers. The 64-bit versions are grouped with the MMX
 597 // classes. They need to be enabled even if AVX is enabled.
 598
 599 class SS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 600             list<dag> pattern, InstrItinClass itin = NoItinerary>
 601       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 602         Requires<[UseSSSE3]>;
 603 class SS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 604             list<dag> pattern, InstrItinClass itin = NoItinerary>
 605       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 606         Requires<[UseSSSE3]>;
 607 class MMXSS38I<bits<8> o, Format F, dag outs, dag ins, string asm,
 608                list<dag> pattern, InstrItinClass itin = NoItinerary>
 609       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8,
 610         Requires<[HasSSSE3]>;
 611 class MMXSS3AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 612                list<dag> pattern, InstrItinClass itin = NoItinerary>
 613       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TA,
 614         Requires<[HasSSSE3]>;
 615
 616 // SSE4.1 Instruction Templates:
 617 //
 618 //   SS48I - SSE 4.1 instructions with T8 prefix.
 619 //   SS41AIi8 - SSE 4.1 instructions with TA prefix and ImmT == Imm8.
 620 //
 621 class SS48I<bits<8> o, Format F, dag outs, dag ins, string asm,
 622             list<dag> pattern, InstrItinClass itin = NoItinerary>
 623       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 624         Requires<[UseSSE41]>;
 625 class SS4AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 626             list<dag> pattern, InstrItinClass itin = NoItinerary>
 627       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 628         Requires<[UseSSE41]>;
 629
 630 // SSE4.2 Instruction Templates:
 631 //
 632 //   SS428I - SSE 4.2 instructions with T8 prefix.
 633 class SS428I<bits<8> o, Format F, dag outs, dag ins, string asm,
 634              list<dag> pattern, InstrItinClass itin = NoItinerary>
 635       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 636         Requires<[UseSSE42]>;
 637
 638 //   SS42FI - SSE 4.2 instructions with T8XD prefix.
 639 // NOTE: 'HasSSE42' is used as SS42FI is only used for CRC32 insns.
 640 class SS42FI<bits<8> o, Format F, dag outs, dag ins, string asm,
 641              list<dag> pattern, InstrItinClass itin = NoItinerary>
 642       : I<o, F, outs, ins, asm, pattern, itin>, T8XD, Requires<[HasSSE42]>;
 643
 644 //   SS42AI = SSE 4.2 instructions with TA prefix
 645 class SS42AI<bits<8> o, Format F, dag outs, dag ins, string asm,
 646              list<dag> pattern, InstrItinClass itin = NoItinerary>
 647       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 648         Requires<[UseSSE42]>;
 649
 650 // AVX Instruction Templates:
 651 //   Instructions introduced in AVX (no SSE equivalent forms)
 652 //
 653 //   AVX8I - AVX instructions with T8PD prefix.
 654 //   AVXAIi8 - AVX instructions with TAPD prefix and ImmT = Imm8.
 655 class AVX8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 656             list<dag> pattern, InstrItinClass itin = NoItinerary>
 657       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 658         Requires<[HasAVX]>;
 659 class AVXAIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 660               list<dag> pattern, InstrItinClass itin = NoItinerary>
 661       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 662         Requires<[HasAVX]>;
 663
 664 // AVX2 Instruction Templates:
 665 //   Instructions introduced in AVX2 (no SSE equivalent forms)
 666 //
 667 //   AVX28I - AVX2 instructions with T8PD prefix.
 668 //   AVX2AIi8 - AVX2 instructions with TAPD prefix and ImmT = Imm8.
 669 class AVX28I<bits<8> o, Format F, dag outs, dag ins, string asm,
 670             list<dag> pattern, InstrItinClass itin = NoItinerary>
 671       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 672         Requires<[HasAVX2]>;
 673 class AVX2AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 674               list<dag> pattern, InstrItinClass itin = NoItinerary>
 675       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 676         Requires<[HasAVX2]>;
 677
 678
 679 // AVX-512 Instruction Templates:
 680 //   Instructions introduced in AVX-512 (no SSE equivalent forms)
 681 //
 682 //   AVX5128I - AVX-512 instructions with T8PD prefix.
 683 //   AVX512AIi8 - AVX-512 instructions with TAPD prefix and ImmT = Imm8.
 684 //   AVX512PDI  - AVX-512 instructions with PD, double packed.
 685 //   AVX512PSI  - AVX-512 instructions with TB, single packed.
 686 //   AVX512XS8I - AVX-512 instructions with T8 and XS prefixes.
 687 //   AVX512XSI  - AVX-512 instructions with XS prefix, generic domain.
 688 //   AVX512BI   - AVX-512 instructions with PD, int packed domain.
 689 //   AVX512SI   - AVX-512 scalar instructions with PD prefix.
 690
 691 class AVX5128I<bits<8> o, Format F, dag outs, dag ins, string asm,
 692             list<dag> pattern, InstrItinClass itin = NoItinerary>
 693       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 694         Requires<[HasAVX512]>;
 695 class AVX512XS8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 696             list<dag> pattern, InstrItinClass itin = NoItinerary>
 697       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8XS,
 698         Requires<[HasAVX512]>;
 699 class AVX512XSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 700             list<dag> pattern, InstrItinClass itin = NoItinerary>
 701       : I<o, F, outs, ins, asm, pattern, itin>, XS,
 702         Requires<[HasAVX512]>;
 703 class AVX512XDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 704             list<dag> pattern, InstrItinClass itin = NoItinerary>
 705       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, XD,
 706         Requires<[HasAVX512]>;
 707 class AVX512BI<bits<8> o, Format F, dag outs, dag ins, string asm,
 708             list<dag> pattern, InstrItinClass itin = NoItinerary>
 709       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 710         Requires<[HasAVX512]>;
 711 class AVX512BIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 712               list<dag> pattern, InstrItinClass itin = NoItinerary>
 713       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, PD,
 714         Requires<[HasAVX512]>;
 715 class AVX512AIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 716               list<dag> pattern, InstrItinClass itin = NoItinerary>
 717       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 718         Requires<[HasAVX512]>;
 719 class AVX512Ii8<bits<8> o, Format F, dag outs, dag ins, string asm,
 720               list<dag> pattern, InstrItinClass itin = NoItinerary>
 721       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>,
 722         Requires<[HasAVX512]>;
 723 class AVX512PDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 724            list<dag> pattern, InstrItinClass itin = NoItinerary>
 725       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>, PD,
 726         Requires<[HasAVX512]>;
 727 class AVX512PSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 728            list<dag> pattern, InstrItinClass itin = NoItinerary>
 729       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedSingle>, TB,
 730         Requires<[HasAVX512]>;
 731 class AVX512PIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 732               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 733       : Ii8<o, F, outs, ins, asm, pattern, itin, d>, Requires<[HasAVX512]>;
 734 class AVX512PI<bits<8> o, Format F, dag outs, dag ins, string asm,
 735               list<dag> pattern, Domain d, InstrItinClass itin = NoItinerary>
 736       : I<o, F, outs, ins, asm, pattern, itin, d>, Requires<[HasAVX512]>;
 737 class AVX512FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 738            list<dag>pattern, InstrItinClass itin = NoItinerary>
 739       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 740         EVEX_4V, Requires<[HasAVX512]>;
 741
 742 // AES Instruction Templates:
 743 //
 744 // AES8I
 745 // These use the same encoding as the SSE4.2 T8 and TA encodings.
 746 class AES8I<bits<8> o, Format F, dag outs, dag ins, string asm,
 747             list<dag>pattern, InstrItinClass itin = IIC_AES>
 748       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, T8PD,
 749         Requires<[HasAES]>;
 750
 751 class AESAI<bits<8> o, Format F, dag outs, dag ins, string asm,
 752             list<dag> pattern, InstrItinClass itin = NoItinerary>
 753       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 754         Requires<[HasAES]>;
 755
 756 // PCLMUL Instruction Templates
 757 class PCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 758                list<dag>pattern, InstrItinClass itin = NoItinerary>
 759       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 760         Requires<[HasPCLMUL]>;
 761
 762 class AVXPCLMULIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 763                   list<dag>pattern, InstrItinClass itin = NoItinerary>
 764       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 765         VEX_4V, Requires<[HasAVX, HasPCLMUL]>;
 766
 767 // FMA3 Instruction Templates
 768 class FMA3<bits<8> o, Format F, dag outs, dag ins, string asm,
 769            list<dag>pattern, InstrItinClass itin = NoItinerary>
 770       : I<o, F, outs, ins, asm, pattern, itin>, T8PD,
 771         VEX_4V, FMASC, Requires<[HasFMA]>;
 772
 773 // FMA4 Instruction Templates
 774 class FMA4<bits<8> o, Format F, dag outs, dag ins, string asm,
 775            list<dag>pattern, InstrItinClass itin = NoItinerary>
 776       : Ii8<o, F, outs, ins, asm, pattern, itin>, TAPD,
 777         VEX_4V, VEX_I8IMM, FMASC, Requires<[HasFMA4]>;
 778
 779 // XOP 2, 3 and 4 Operand Instruction Template
 780 class IXOP<bits<8> o, Format F, dag outs, dag ins, string asm,
 781            list<dag> pattern, InstrItinClass itin = NoItinerary>
 782       : I<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 783          XOP9, Requires<[HasXOP]>;
 784
 785 // XOP 2, 3 and 4 Operand Instruction Templates with imm byte
 786 class IXOPi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 787            list<dag> pattern, InstrItinClass itin = NoItinerary>
 788       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedDouble>,
 789          XOP8, Requires<[HasXOP]>;
 790
 791 //  XOP 5 operand instruction (VEX encoding!)
 792 class IXOP5<bits<8> o, Format F, dag outs, dag ins, string asm,
 793            list<dag>pattern, InstrItinClass itin = NoItinerary>
 794       : Ii8<o, F, outs, ins, asm, pattern, itin, SSEPackedInt>, TAPD,
 795         VEX_4V, VEX_I8IMM, Requires<[HasXOP]>;
 796
 797 // X86-64 Instruction templates...
 798 //
 799
 800 class RI<bits<8> o, Format F, dag outs, dag ins, string asm,
 801          list<dag> pattern, InstrItinClass itin = NoItinerary>
 802       : I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 803 class RIi8 <bits<8> o, Format F, dag outs, dag ins, string asm,
 804             list<dag> pattern, InstrItinClass itin = NoItinerary>
 805       : Ii8<o, F, outs, ins, asm, pattern, itin>, REX_W;
 806 class RIi16 <bits<8> o, Format F, dag outs, dag ins, string asm,
 807             list<dag> pattern, InstrItinClass itin = NoItinerary>
 808       : Ii16<o, F, outs, ins, asm, pattern, itin>, REX_W;
 809 class RIi32 <bits<8> o, Format F, dag outs, dag ins, string asm,
 810              list<dag> pattern, InstrItinClass itin = NoItinerary>
 811       : Ii32<o, F, outs, ins, asm, pattern, itin>, REX_W;
 812 class RIi32S <bits<8> o, Format F, dag outs, dag ins, string asm,
 813               list<dag> pattern, InstrItinClass itin = NoItinerary>
 814       : Ii32S<o, F, outs, ins, asm, pattern, itin>, REX_W;
 815
 816 class RIi64<bits<8> o, Format f, dag outs, dag ins, string asm,
 817             list<dag> pattern, InstrItinClass itin = NoItinerary>
 818   : X86Inst<o, f, Imm64, outs, ins, asm, itin>, REX_W {
 819   let Pattern = pattern;
 820   let CodeSize = 3;
 821 }
 822
 823 class RIi64_NOREX<bits<8> o, Format f, dag outs, dag ins, string asm,
 824             list<dag> pattern, InstrItinClass itin = NoItinerary>
 825   : X86Inst<o, f, Imm64, outs, ins, asm, itin> {
 826   let Pattern = pattern;
 827   let CodeSize = 3;
 828 }
 829
 830 class RSSI<bits<8> o, Format F, dag outs, dag ins, string asm,
 831            list<dag> pattern, InstrItinClass itin = NoItinerary>
 832       : SSI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 833 class RSDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 834            list<dag> pattern, InstrItinClass itin = NoItinerary>
 835       : SDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 836 class RPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 837            list<dag> pattern, InstrItinClass itin = NoItinerary>
 838       : PDI<o, F, outs, ins, asm, pattern, itin>, REX_W;
 839 class VRPDI<bits<8> o, Format F, dag outs, dag ins, string asm,
 840            list<dag> pattern, InstrItinClass itin = NoItinerary>
 841       : VPDI<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 842 class RS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 843            list<dag> pattern, InstrItinClass itin = NoItinerary>
 844       : S2I<o, F, outs, ins, asm, pattern, itin>, REX_W;
 845 class VRS2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 846            list<dag> pattern, InstrItinClass itin = NoItinerary>
 847       : VS2I<o, F, outs, ins, asm, pattern, itin>, VEX_W;
 848
 849 // MMX Instruction templates
 850 //
 851
 852 // MMXI   - MMX instructions with TB prefix.
 853 // MMXI32 - MMX instructions with TB prefix valid only in 32 bit mode.
 854 // MMXI64 - MMX instructions with TB prefix valid only in 64 bit mode.
 855 // MMX2I  - MMX / SSE2 instructions with PD prefix.
 856 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 857 // MMXIi8 - MMX instructions with ImmT == Imm8 and TB prefix.
 858 // MMXID  - MMX instructions with XD prefix.
 859 // MMXIS  - MMX instructions with XS prefix.
 860 class MMXI<bits<8> o, Format F, dag outs, dag ins, string asm,
 861            list<dag> pattern, InstrItinClass itin = NoItinerary>
 862       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 863 class MMXI32<bits<8> o, Format F, dag outs, dag ins, string asm,
 864              list<dag> pattern, InstrItinClass itin = NoItinerary>
 865       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,Not64BitMode]>;
 866 class MMXI64<bits<8> o, Format F, dag outs, dag ins, string asm,
 867              list<dag> pattern, InstrItinClass itin = NoItinerary>
 868       : I<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX,In64BitMode]>;
 869 class MMXRI<bits<8> o, Format F, dag outs, dag ins, string asm,
 870             list<dag> pattern, InstrItinClass itin = NoItinerary>
 871       : I<o, F, outs, ins, asm, pattern, itin>, TB, REX_W, Requires<[HasMMX]>;
 872 class MMX2I<bits<8> o, Format F, dag outs, dag ins, string asm,
 873             list<dag> pattern, InstrItinClass itin = NoItinerary>
 874       : I<o, F, outs, ins, asm, pattern, itin>, PD, Requires<[HasMMX]>;
 875 class MMXIi8<bits<8> o, Format F, dag outs, dag ins, string asm,
 876              list<dag> pattern, InstrItinClass itin = NoItinerary>
 877       : Ii8<o, F, outs, ins, asm, pattern, itin>, TB, Requires<[HasMMX]>;
 878 class MMXID<bits<8> o, Format F, dag outs, dag ins, string asm,
 879             list<dag> pattern, InstrItinClass itin = NoItinerary>
 880       : Ii8<o, F, outs, ins, asm, pattern, itin>, XD, Requires<[HasMMX]>;
 881 class MMXIS<bits<8> o, Format F, dag outs, dag ins, string asm,
 882             list<dag> pattern, InstrItinClass itin = NoItinerary>
 883       : Ii8<o, F, outs, ins, asm, pattern, itin>, XS, Requires<[HasMMX]>;