lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/LLVMContext.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/CodeGen/PseudoSourceValue.h"
  29 #include "llvm/MC/MCInst.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include <limits>
  37
  38 #define GET_INSTRINFO_CTOR
  39 #include "X86GenInstrInfo.inc"
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 NoFusing("disable-spill-fusing",
  45          cl::desc("Disable fusing of spill code into instructions"));
  46 static cl::opt<bool>
  47 PrintFailedFusing("print-failed-fuse-candidates",
  48                   cl::desc("Print instructions that the allocator wants to"
  49                            " fuse, but the X86 backend currently can't"),
  50                   cl::Hidden);
  51 static cl::opt<bool>
  52 ReMatPICStubLoad("remat-pic-stub-load",
  53                  cl::desc("Re-materialize load from stub in PIC mode"),
  54                  cl::init(false), cl::Hidden);
  55
  56 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  57   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  58                      ? X86::ADJCALLSTACKDOWN64
  59                      : X86::ADJCALLSTACKDOWN32),
  60                     (tm.getSubtarget<X86Subtarget>().is64Bit()
  61                      ? X86::ADJCALLSTACKUP64
  62                      : X86::ADJCALLSTACKUP32)),
  63     TM(tm), RI(tm, *this) {
  64   enum {
  65     TB_NOT_REVERSABLE = 1U << 31,
  66     TB_FLAGS = TB_NOT_REVERSABLE
  67   };
  68
  69   static const unsigned OpTbl2Addr[][2] = {
  70     { X86::ADC32ri,     X86::ADC32mi },
  71     { X86::ADC32ri8,    X86::ADC32mi8 },
  72     { X86::ADC32rr,     X86::ADC32mr },
  73     { X86::ADC64ri32,   X86::ADC64mi32 },
  74     { X86::ADC64ri8,    X86::ADC64mi8 },
  75     { X86::ADC64rr,     X86::ADC64mr },
  76     { X86::ADD16ri,     X86::ADD16mi },
  77     { X86::ADD16ri8,    X86::ADD16mi8 },
  78     { X86::ADD16ri_DB,  X86::ADD16mi  | TB_NOT_REVERSABLE },
  79     { X86::ADD16ri8_DB, X86::ADD16mi8 | TB_NOT_REVERSABLE },
  80     { X86::ADD16rr,     X86::ADD16mr },
  81     { X86::ADD16rr_DB,  X86::ADD16mr | TB_NOT_REVERSABLE },
  82     { X86::ADD32ri,     X86::ADD32mi },
  83     { X86::ADD32ri8,    X86::ADD32mi8 },
  84     { X86::ADD32ri_DB,  X86::ADD32mi | TB_NOT_REVERSABLE },
  85     { X86::ADD32ri8_DB, X86::ADD32mi8 | TB_NOT_REVERSABLE },
  86     { X86::ADD32rr,     X86::ADD32mr },
  87     { X86::ADD32rr_DB,  X86::ADD32mr | TB_NOT_REVERSABLE },
  88     { X86::ADD64ri32,   X86::ADD64mi32 },
  89     { X86::ADD64ri8,    X86::ADD64mi8 },
  90     { X86::ADD64ri32_DB,X86::ADD64mi32 | TB_NOT_REVERSABLE },
  91     { X86::ADD64ri8_DB, X86::ADD64mi8 | TB_NOT_REVERSABLE },
  92     { X86::ADD64rr,     X86::ADD64mr },
  93     { X86::ADD64rr_DB,  X86::ADD64mr | TB_NOT_REVERSABLE },
  94     { X86::ADD8ri,      X86::ADD8mi },
  95     { X86::ADD8rr,      X86::ADD8mr },
  96     { X86::AND16ri,     X86::AND16mi },
  97     { X86::AND16ri8,    X86::AND16mi8 },
  98     { X86::AND16rr,     X86::AND16mr },
  99     { X86::AND32ri,     X86::AND32mi },
 100     { X86::AND32ri8,    X86::AND32mi8 },
 101     { X86::AND32rr,     X86::AND32mr },
 102     { X86::AND64ri32,   X86::AND64mi32 },
 103     { X86::AND64ri8,    X86::AND64mi8 },
 104     { X86::AND64rr,     X86::AND64mr },
 105     { X86::AND8ri,      X86::AND8mi },
 106     { X86::AND8rr,      X86::AND8mr },
 107     { X86::DEC16r,      X86::DEC16m },
 108     { X86::DEC32r,      X86::DEC32m },
 109     { X86::DEC64_16r,   X86::DEC64_16m },
 110     { X86::DEC64_32r,   X86::DEC64_32m },
 111     { X86::DEC64r,      X86::DEC64m },
 112     { X86::DEC8r,       X86::DEC8m },
 113     { X86::INC16r,      X86::INC16m },
 114     { X86::INC32r,      X86::INC32m },
 115     { X86::INC64_16r,   X86::INC64_16m },
 116     { X86::INC64_32r,   X86::INC64_32m },
 117     { X86::INC64r,      X86::INC64m },
 118     { X86::INC8r,       X86::INC8m },
 119     { X86::NEG16r,      X86::NEG16m },
 120     { X86::NEG32r,      X86::NEG32m },
 121     { X86::NEG64r,      X86::NEG64m },
 122     { X86::NEG8r,       X86::NEG8m },
 123     { X86::NOT16r,      X86::NOT16m },
 124     { X86::NOT32r,      X86::NOT32m },
 125     { X86::NOT64r,      X86::NOT64m },
 126     { X86::NOT8r,       X86::NOT8m },
 127     { X86::OR16ri,      X86::OR16mi },
 128     { X86::OR16ri8,     X86::OR16mi8 },
 129     { X86::OR16rr,      X86::OR16mr },
 130     { X86::OR32ri,      X86::OR32mi },
 131     { X86::OR32ri8,     X86::OR32mi8 },
 132     { X86::OR32rr,      X86::OR32mr },
 133     { X86::OR64ri32,    X86::OR64mi32 },
 134     { X86::OR64ri8,     X86::OR64mi8 },
 135     { X86::OR64rr,      X86::OR64mr },
 136     { X86::OR8ri,       X86::OR8mi },
 137     { X86::OR8rr,       X86::OR8mr },
 138     { X86::ROL16r1,     X86::ROL16m1 },
 139     { X86::ROL16rCL,    X86::ROL16mCL },
 140     { X86::ROL16ri,     X86::ROL16mi },
 141     { X86::ROL32r1,     X86::ROL32m1 },
 142     { X86::ROL32rCL,    X86::ROL32mCL },
 143     { X86::ROL32ri,     X86::ROL32mi },
 144     { X86::ROL64r1,     X86::ROL64m1 },
 145     { X86::ROL64rCL,    X86::ROL64mCL },
 146     { X86::ROL64ri,     X86::ROL64mi },
 147     { X86::ROL8r1,      X86::ROL8m1 },
 148     { X86::ROL8rCL,     X86::ROL8mCL },
 149     { X86::ROL8ri,      X86::ROL8mi },
 150     { X86::ROR16r1,     X86::ROR16m1 },
 151     { X86::ROR16rCL,    X86::ROR16mCL },
 152     { X86::ROR16ri,     X86::ROR16mi },
 153     { X86::ROR32r1,     X86::ROR32m1 },
 154     { X86::ROR32rCL,    X86::ROR32mCL },
 155     { X86::ROR32ri,     X86::ROR32mi },
 156     { X86::ROR64r1,     X86::ROR64m1 },
 157     { X86::ROR64rCL,    X86::ROR64mCL },
 158     { X86::ROR64ri,     X86::ROR64mi },
 159     { X86::ROR8r1,      X86::ROR8m1 },
 160     { X86::ROR8rCL,     X86::ROR8mCL },
 161     { X86::ROR8ri,      X86::ROR8mi },
 162     { X86::SAR16r1,     X86::SAR16m1 },
 163     { X86::SAR16rCL,    X86::SAR16mCL },
 164     { X86::SAR16ri,     X86::SAR16mi },
 165     { X86::SAR32r1,     X86::SAR32m1 },
 166     { X86::SAR32rCL,    X86::SAR32mCL },
 167     { X86::SAR32ri,     X86::SAR32mi },
 168     { X86::SAR64r1,     X86::SAR64m1 },
 169     { X86::SAR64rCL,    X86::SAR64mCL },
 170     { X86::SAR64ri,     X86::SAR64mi },
 171     { X86::SAR8r1,      X86::SAR8m1 },
 172     { X86::SAR8rCL,     X86::SAR8mCL },
 173     { X86::SAR8ri,      X86::SAR8mi },
 174     { X86::SBB32ri,     X86::SBB32mi },
 175     { X86::SBB32ri8,    X86::SBB32mi8 },
 176     { X86::SBB32rr,     X86::SBB32mr },
 177     { X86::SBB64ri32,   X86::SBB64mi32 },
 178     { X86::SBB64ri8,    X86::SBB64mi8 },
 179     { X86::SBB64rr,     X86::SBB64mr },
 180     { X86::SHL16rCL,    X86::SHL16mCL },
 181     { X86::SHL16ri,     X86::SHL16mi },
 182     { X86::SHL32rCL,    X86::SHL32mCL },
 183     { X86::SHL32ri,     X86::SHL32mi },
 184     { X86::SHL64rCL,    X86::SHL64mCL },
 185     { X86::SHL64ri,     X86::SHL64mi },
 186     { X86::SHL8rCL,     X86::SHL8mCL },
 187     { X86::SHL8ri,      X86::SHL8mi },
 188     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 189     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 190     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 191     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 192     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 193     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 194     { X86::SHR16r1,     X86::SHR16m1 },
 195     { X86::SHR16rCL,    X86::SHR16mCL },
 196     { X86::SHR16ri,     X86::SHR16mi },
 197     { X86::SHR32r1,     X86::SHR32m1 },
 198     { X86::SHR32rCL,    X86::SHR32mCL },
 199     { X86::SHR32ri,     X86::SHR32mi },
 200     { X86::SHR64r1,     X86::SHR64m1 },
 201     { X86::SHR64rCL,    X86::SHR64mCL },
 202     { X86::SHR64ri,     X86::SHR64mi },
 203     { X86::SHR8r1,      X86::SHR8m1 },
 204     { X86::SHR8rCL,     X86::SHR8mCL },
 205     { X86::SHR8ri,      X86::SHR8mi },
 206     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 207     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 208     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 209     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 210     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 211     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 212     { X86::SUB16ri,     X86::SUB16mi },
 213     { X86::SUB16ri8,    X86::SUB16mi8 },
 214     { X86::SUB16rr,     X86::SUB16mr },
 215     { X86::SUB32ri,     X86::SUB32mi },
 216     { X86::SUB32ri8,    X86::SUB32mi8 },
 217     { X86::SUB32rr,     X86::SUB32mr },
 218     { X86::SUB64ri32,   X86::SUB64mi32 },
 219     { X86::SUB64ri8,    X86::SUB64mi8 },
 220     { X86::SUB64rr,     X86::SUB64mr },
 221     { X86::SUB8ri,      X86::SUB8mi },
 222     { X86::SUB8rr,      X86::SUB8mr },
 223     { X86::XOR16ri,     X86::XOR16mi },
 224     { X86::XOR16ri8,    X86::XOR16mi8 },
 225     { X86::XOR16rr,     X86::XOR16mr },
 226     { X86::XOR32ri,     X86::XOR32mi },
 227     { X86::XOR32ri8,    X86::XOR32mi8 },
 228     { X86::XOR32rr,     X86::XOR32mr },
 229     { X86::XOR64ri32,   X86::XOR64mi32 },
 230     { X86::XOR64ri8,    X86::XOR64mi8 },
 231     { X86::XOR64rr,     X86::XOR64mr },
 232     { X86::XOR8ri,      X86::XOR8mi },
 233     { X86::XOR8rr,      X86::XOR8mr }
 234   };
 235
 236   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 237     unsigned RegOp = OpTbl2Addr[i][0];
 238     unsigned MemOp = OpTbl2Addr[i][1] & ~TB_FLAGS;
 239     assert(!RegOp2MemOpTable2Addr.count(RegOp) && "Duplicated entries?");
 240     RegOp2MemOpTable2Addr[RegOp] = std::make_pair(MemOp, 0U);
 241
 242     // If this is not a reversible operation (because there is a many->one)
 243     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 244     if (OpTbl2Addr[i][1] & TB_NOT_REVERSABLE)
 245       continue;
 246
 247     // Index 0, folded load and store, no alignment requirement.
 248     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 249
 250     assert(!MemOp2RegOpTable.count(MemOp) &&
 251             "Duplicated entries in unfolding maps?");
 252     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 253   }
 254
 255   // If the third value is 1, then it's folding either a load or a store.
 256   static const unsigned OpTbl0[][4] = {
 257     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 258     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 259     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 260     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 261     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 262     { X86::WINCALL64r,  X86::WINCALL64m, 1, 0 },
 263     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 264     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 265     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 266     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 267     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 268     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 269     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 270     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 271     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 272     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 273     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 274     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 275     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 276     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 277     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 278     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 279     { X86::FsMOVAPDrr,  X86::MOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 280     { X86::FsMOVAPSrr,  X86::MOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 281     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 282     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 283     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 284     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 285     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 286     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 287     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 288     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 289     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 290     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 291     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 292     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 293     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 294     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 295     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 296     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 297     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 298     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 299     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 300     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 301     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 302     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 303     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr, 0, 32 },
 304     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr, 0, 32 },
 305     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr, 0, 32 },
 306     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 307     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 308     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 309     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 310     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 311     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 312     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr, 0, 0 },
 313     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr, 0, 0 },
 314     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 315     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 316     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 317     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 318     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 319     { X86::SETAr,       X86::SETAm, 0, 0 },
 320     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 321     { X86::SETBr,       X86::SETBm, 0, 0 },
 322     { X86::SETEr,       X86::SETEm, 0, 0 },
 323     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 324     { X86::SETGr,       X86::SETGm, 0, 0 },
 325     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 326     { X86::SETLr,       X86::SETLm, 0, 0 },
 327     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 328     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 329     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 330     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 331     { X86::SETOr,       X86::SETOm, 0, 0 },
 332     { X86::SETPr,       X86::SETPm, 0, 0 },
 333     { X86::SETSr,       X86::SETSm, 0, 0 },
 334     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 335     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 336     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 337     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 338     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 339     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 340   };
 341
 342   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 343     unsigned RegOp      = OpTbl0[i][0];
 344     unsigned MemOp      = OpTbl0[i][1] & ~TB_FLAGS;
 345     unsigned FoldedLoad = OpTbl0[i][2];
 346     unsigned Align      = OpTbl0[i][3];
 347     assert(!RegOp2MemOpTable0.count(RegOp) && "Duplicated entries?");
 348     RegOp2MemOpTable0[RegOp] = std::make_pair(MemOp, Align);
 349
 350     // If this is not a reversible operation (because there is a many->one)
 351     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 352     if (OpTbl0[i][1] & TB_NOT_REVERSABLE)
 353       continue;
 354
 355     // Index 0, folded load or store.
 356     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 357     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicated entries?");
 358     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 359   }
 360
 361   static const unsigned OpTbl1[][3] = {
 362     { X86::CMP16rr,         X86::CMP16rm, 0 },
 363     { X86::CMP32rr,         X86::CMP32rm, 0 },
 364     { X86::CMP64rr,         X86::CMP64rm, 0 },
 365     { X86::CMP8rr,          X86::CMP8rm, 0 },
 366     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 367     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 368     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 369     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 370     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 371     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 372     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 373     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 374     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 375     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 376     { X86::FsMOVAPDrr,      X86::MOVSDrm | TB_NOT_REVERSABLE , 0 },
 377     { X86::FsMOVAPSrr,      X86::MOVSSrm | TB_NOT_REVERSABLE , 0 },
 378     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 379     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 380     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 381     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 382     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 383     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 384     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 385     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 386     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 387     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 388     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 389     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 390     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 391     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 392     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm, 0 },
 393     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm, 0 },
 394     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 395     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 396     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 397     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 398     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 399     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 400     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm, 16 },
 401     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm, 16 },
 402     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 403     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 404     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 405     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 406     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 407     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 408     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm, 0 },
 409     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm, 0 },
 410     { X86::MOV16rr,         X86::MOV16rm, 0 },
 411     { X86::MOV32rr,         X86::MOV32rm, 0 },
 412     { X86::MOV64rr,         X86::MOV64rm, 0 },
 413     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 414     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 415     { X86::MOV8rr,          X86::MOV8rm, 0 },
 416     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 417     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 418     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm, 32 },
 419     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm, 32 },
 420     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 421     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 422     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 423     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 424     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm, 16 },
 425     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 426     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 427     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 428     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 429     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 430     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 431     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 432     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 433     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 434     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 435     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm, 0 },
 436     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm, 0 },
 437     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 438     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 439     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 440     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 441     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 442     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 443     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 444     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 445     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 446     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 447     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 448     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 449     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 450     { X86::RCPPSr,          X86::RCPPSm, 16 },
 451     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 452     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 453     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 454     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 455     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 456     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 457     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 458     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 459     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 460     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 461     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 462     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 463     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 464     { X86::TEST16rr,        X86::TEST16rm, 0 },
 465     { X86::TEST32rr,        X86::TEST32rm, 0 },
 466     { X86::TEST64rr,        X86::TEST64rm, 0 },
 467     { X86::TEST8rr,         X86::TEST8rm, 0 },
 468     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 469     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 470     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 },
 471     { X86::VUCOMISDrr,      X86::VUCOMISDrm, 0 },
 472     { X86::VUCOMISSrr,      X86::VUCOMISSrm, 0 }
 473   };
 474
 475   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 476     unsigned RegOp = OpTbl1[i][0];
 477     unsigned MemOp = OpTbl1[i][1] & ~TB_FLAGS;
 478     unsigned Align = OpTbl1[i][2];
 479     assert(!RegOp2MemOpTable1.count(RegOp) && "Duplicate entries");
 480     RegOp2MemOpTable1[RegOp] = std::make_pair(MemOp, Align);
 481
 482     // If this is not a reversible operation (because there is a many->one)
 483     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 484     if (OpTbl1[i][1] & TB_NOT_REVERSABLE)
 485       continue;
 486
 487     // Index 1, folded load
 488     unsigned AuxInfo = 1 | (1 << 4);
 489     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicate entries");
 490     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 491   }
 492
 493   static const unsigned OpTbl2[][3] = {
 494     { X86::ADC32rr,         X86::ADC32rm, 0 },
 495     { X86::ADC64rr,         X86::ADC64rm, 0 },
 496     { X86::ADD16rr,         X86::ADD16rm, 0 },
 497     { X86::ADD16rr_DB,      X86::ADD16rm | TB_NOT_REVERSABLE, 0 },
 498     { X86::ADD32rr,         X86::ADD32rm, 0 },
 499     { X86::ADD32rr_DB,      X86::ADD32rm | TB_NOT_REVERSABLE, 0 },
 500     { X86::ADD64rr,         X86::ADD64rm, 0 },
 501     { X86::ADD64rr_DB,      X86::ADD64rm | TB_NOT_REVERSABLE, 0 },
 502     { X86::ADD8rr,          X86::ADD8rm, 0 },
 503     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 504     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 505     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 506     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 507     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 508     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 509     { X86::AND16rr,         X86::AND16rm, 0 },
 510     { X86::AND32rr,         X86::AND32rm, 0 },
 511     { X86::AND64rr,         X86::AND64rm, 0 },
 512     { X86::AND8rr,          X86::AND8rm, 0 },
 513     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 514     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 515     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 516     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 517     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 518     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 519     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 520     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 521     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 522     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 523     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 524     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 525     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 526     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 527     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 528     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 529     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 530     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 531     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 532     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 533     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 534     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 535     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 536     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 537     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 538     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 539     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 540     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 541     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 542     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 543     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 544     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 545     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 546     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 547     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 548     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 549     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 550     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 551     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 552     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 553     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 554     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 555     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 556     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 557     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 558     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 559     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 560     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 561     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 562     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 563     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 564     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 565     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 566     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 567     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 568     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 569     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 570     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 571     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 572     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 573     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 574     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 575     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 576     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 577     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 578     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 579     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 580     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 581     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 582     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 583     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 584     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 585     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 586     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 587     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 588     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 589     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 590     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 591     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 592     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 593     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 594     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 595     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 596     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 597     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 598     { X86::MINPDrr,         X86::MINPDrm, 16 },
 599     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 600     { X86::MINPSrr,         X86::MINPSrm, 16 },
 601     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 602     { X86::MINSDrr,         X86::MINSDrm, 0 },
 603     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 604     { X86::MINSSrr,         X86::MINSSrm, 0 },
 605     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 606     { X86::MULPDrr,         X86::MULPDrm, 16 },
 607     { X86::MULPSrr,         X86::MULPSrm, 16 },
 608     { X86::MULSDrr,         X86::MULSDrm, 0 },
 609     { X86::MULSSrr,         X86::MULSSrm, 0 },
 610     { X86::OR16rr,          X86::OR16rm, 0 },
 611     { X86::OR32rr,          X86::OR32rm, 0 },
 612     { X86::OR64rr,          X86::OR64rm, 0 },
 613     { X86::OR8rr,           X86::OR8rm, 0 },
 614     { X86::ORPDrr,          X86::ORPDrm, 16 },
 615     { X86::ORPSrr,          X86::ORPSrm, 16 },
 616     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 617     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 618     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 619     { X86::PADDBrr,         X86::PADDBrm, 16 },
 620     { X86::PADDDrr,         X86::PADDDrm, 16 },
 621     { X86::PADDQrr,         X86::PADDQrm, 16 },
 622     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 623     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 624     { X86::PADDWrr,         X86::PADDWrm, 16 },
 625     { X86::PANDNrr,         X86::PANDNrm, 16 },
 626     { X86::PANDrr,          X86::PANDrm, 16 },
 627     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 628     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 629     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 630     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 631     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 632     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 633     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 634     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 635     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 636     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 637     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 638     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 639     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 640     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 641     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 642     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 643     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 644     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 645     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 646     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 647     { X86::PORrr,           X86::PORrm, 16 },
 648     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 649     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 650     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 651     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 652     { X86::PSRADrr,         X86::PSRADrm, 16 },
 653     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 654     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 655     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 656     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 657     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 658     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 659     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 660     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 661     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 662     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 663     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 664     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 665     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 666     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 667     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 668     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 669     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 670     { X86::PXORrr,          X86::PXORrm, 16 },
 671     { X86::SBB32rr,         X86::SBB32rm, 0 },
 672     { X86::SBB64rr,         X86::SBB64rm, 0 },
 673     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 674     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 675     { X86::SUB16rr,         X86::SUB16rm, 0 },
 676     { X86::SUB32rr,         X86::SUB32rm, 0 },
 677     { X86::SUB64rr,         X86::SUB64rm, 0 },
 678     { X86::SUB8rr,          X86::SUB8rm, 0 },
 679     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 680     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 681     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 682     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 683     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 684     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 685     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 686     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 687     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 688     { X86::XOR16rr,         X86::XOR16rm, 0 },
 689     { X86::XOR32rr,         X86::XOR32rm, 0 },
 690     { X86::XOR64rr,         X86::XOR64rm, 0 },
 691     { X86::XOR8rr,          X86::XOR8rm, 0 },
 692     { X86::XORPDrr,         X86::XORPDrm, 16 },
 693     { X86::XORPSrr,         X86::XORPSrm, 16 }
 694   };
 695
 696   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 697     unsigned RegOp = OpTbl2[i][0];
 698     unsigned MemOp = OpTbl2[i][1] & ~TB_FLAGS;
 699     unsigned Align = OpTbl2[i][2];
 700
 701     assert(!RegOp2MemOpTable2.count(RegOp) && "Duplicate entry!");
 702     RegOp2MemOpTable2[RegOp] = std::make_pair(MemOp, Align);
 703
 704     // If this is not a reversible operation (because there is a many->one)
 705     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 706     if (OpTbl2[i][1] & TB_NOT_REVERSABLE)
 707       continue;
 708
 709     // Index 2, folded load
 710     unsigned AuxInfo = 2 | (1 << 4);
 711     assert(!MemOp2RegOpTable.count(MemOp) &&
 712            "Duplicated entries in unfolding maps?");
 713     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 714   }
 715 }
 716
 717 bool
 718 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 719                                     unsigned &SrcReg, unsigned &DstReg,
 720                                     unsigned &SubIdx) const {
 721   switch (MI.getOpcode()) {
 722   default: break;
 723   case X86::MOVSX16rr8:
 724   case X86::MOVZX16rr8:
 725   case X86::MOVSX32rr8:
 726   case X86::MOVZX32rr8:
 727   case X86::MOVSX64rr8:
 728   case X86::MOVZX64rr8:
 729     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 730       // It's not always legal to reference the low 8-bit of the larger
 731       // register in 32-bit mode.
 732       return false;
 733   case X86::MOVSX32rr16:
 734   case X86::MOVZX32rr16:
 735   case X86::MOVSX64rr16:
 736   case X86::MOVZX64rr16:
 737   case X86::MOVSX64rr32:
 738   case X86::MOVZX64rr32: {
 739     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 740       // Be conservative.
 741       return false;
 742     SrcReg = MI.getOperand(1).getReg();
 743     DstReg = MI.getOperand(0).getReg();
 744     switch (MI.getOpcode()) {
 745     default:
 746       llvm_unreachable(0);
 747       break;
 748     case X86::MOVSX16rr8:
 749     case X86::MOVZX16rr8:
 750     case X86::MOVSX32rr8:
 751     case X86::MOVZX32rr8:
 752     case X86::MOVSX64rr8:
 753     case X86::MOVZX64rr8:
 754       SubIdx = X86::sub_8bit;
 755       break;
 756     case X86::MOVSX32rr16:
 757     case X86::MOVZX32rr16:
 758     case X86::MOVSX64rr16:
 759     case X86::MOVZX64rr16:
 760       SubIdx = X86::sub_16bit;
 761       break;
 762     case X86::MOVSX64rr32:
 763     case X86::MOVZX64rr32:
 764       SubIdx = X86::sub_32bit;
 765       break;
 766     }
 767     return true;
 768   }
 769   }
 770   return false;
 771 }
 772
 773 /// isFrameOperand - Return true and the FrameIndex if the specified
 774 /// operand and follow operands form a reference to the stack frame.
 775 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 776                                   int &FrameIndex) const {
 777   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 778       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 779       MI->getOperand(Op+1).getImm() == 1 &&
 780       MI->getOperand(Op+2).getReg() == 0 &&
 781       MI->getOperand(Op+3).getImm() == 0) {
 782     FrameIndex = MI->getOperand(Op).getIndex();
 783     return true;
 784   }
 785   return false;
 786 }
 787
 788 static bool isFrameLoadOpcode(int Opcode) {
 789   switch (Opcode) {
 790   default: break;
 791   case X86::MOV8rm:
 792   case X86::MOV16rm:
 793   case X86::MOV32rm:
 794   case X86::MOV64rm:
 795   case X86::LD_Fp64m:
 796   case X86::MOVSSrm:
 797   case X86::MOVSDrm:
 798   case X86::MOVAPSrm:
 799   case X86::MOVAPDrm:
 800   case X86::MOVDQArm:
 801   case X86::VMOVAPSYrm:
 802   case X86::VMOVAPDYrm:
 803   case X86::VMOVDQAYrm:
 804   case X86::MMX_MOVD64rm:
 805   case X86::MMX_MOVQ64rm:
 806     return true;
 807     break;
 808   }
 809   return false;
 810 }
 811
 812 static bool isFrameStoreOpcode(int Opcode) {
 813   switch (Opcode) {
 814   default: break;
 815   case X86::MOV8mr:
 816   case X86::MOV16mr:
 817   case X86::MOV32mr:
 818   case X86::MOV64mr:
 819   case X86::ST_FpP64m:
 820   case X86::MOVSSmr:
 821   case X86::MOVSDmr:
 822   case X86::MOVAPSmr:
 823   case X86::MOVAPDmr:
 824   case X86::MOVDQAmr:
 825   case X86::VMOVAPSYmr:
 826   case X86::VMOVAPDYmr:
 827   case X86::VMOVDQAYmr:
 828   case X86::MMX_MOVD64mr:
 829   case X86::MMX_MOVQ64mr:
 830   case X86::MMX_MOVNTQmr:
 831     return true;
 832   }
 833   return false;
 834 }
 835
 836 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 837                                            int &FrameIndex) const {
 838   if (isFrameLoadOpcode(MI->getOpcode()))
 839     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 840       return MI->getOperand(0).getReg();
 841   return 0;
 842 }
 843
 844 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 845                                                  int &FrameIndex) const {
 846   if (isFrameLoadOpcode(MI->getOpcode())) {
 847     unsigned Reg;
 848     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 849       return Reg;
 850     // Check for post-frame index elimination operations
 851     const MachineMemOperand *Dummy;
 852     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 853   }
 854   return 0;
 855 }
 856
 857 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 858                                           int &FrameIndex) const {
 859   if (isFrameStoreOpcode(MI->getOpcode()))
 860     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 861         isFrameOperand(MI, 0, FrameIndex))
 862       return MI->getOperand(X86::AddrNumOperands).getReg();
 863   return 0;
 864 }
 865
 866 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 867                                                 int &FrameIndex) const {
 868   if (isFrameStoreOpcode(MI->getOpcode())) {
 869     unsigned Reg;
 870     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 871       return Reg;
 872     // Check for post-frame index elimination operations
 873     const MachineMemOperand *Dummy;
 874     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 875   }
 876   return 0;
 877 }
 878
 879 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 880 /// X86::MOVPC32r.
 881 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 882   bool isPICBase = false;
 883   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 884          E = MRI.def_end(); I != E; ++I) {
 885     MachineInstr *DefMI = I.getOperand().getParent();
 886     if (DefMI->getOpcode() != X86::MOVPC32r)
 887       return false;
 888     assert(!isPICBase && "More than one PIC base?");
 889     isPICBase = true;
 890   }
 891   return isPICBase;
 892 }
 893
 894 bool
 895 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 896                                                 AliasAnalysis *AA) const {
 897   switch (MI->getOpcode()) {
 898   default: break;
 899     case X86::MOV8rm:
 900     case X86::MOV16rm:
 901     case X86::MOV32rm:
 902     case X86::MOV64rm:
 903     case X86::LD_Fp64m:
 904     case X86::MOVSSrm:
 905     case X86::MOVSDrm:
 906     case X86::MOVAPSrm:
 907     case X86::MOVUPSrm:
 908     case X86::MOVAPDrm:
 909     case X86::MOVDQArm:
 910     case X86::VMOVAPSYrm:
 911     case X86::VMOVUPSYrm:
 912     case X86::VMOVAPDYrm:
 913     case X86::VMOVDQAYrm:
 914     case X86::MMX_MOVD64rm:
 915     case X86::MMX_MOVQ64rm:
 916     case X86::FsMOVAPSrm:
 917     case X86::FsMOVAPDrm: {
 918       // Loads from constant pools are trivially rematerializable.
 919       if (MI->getOperand(1).isReg() &&
 920           MI->getOperand(2).isImm() &&
 921           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 922           MI->isInvariantLoad(AA)) {
 923         unsigned BaseReg = MI->getOperand(1).getReg();
 924         if (BaseReg == 0 || BaseReg == X86::RIP)
 925           return true;
 926         // Allow re-materialization of PIC load.
 927         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 928           return false;
 929         const MachineFunction &MF = *MI->getParent()->getParent();
 930         const MachineRegisterInfo &MRI = MF.getRegInfo();
 931         bool isPICBase = false;
 932         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 933                E = MRI.def_end(); I != E; ++I) {
 934           MachineInstr *DefMI = I.getOperand().getParent();
 935           if (DefMI->getOpcode() != X86::MOVPC32r)
 936             return false;
 937           assert(!isPICBase && "More than one PIC base?");
 938           isPICBase = true;
 939         }
 940         return isPICBase;
 941       }
 942       return false;
 943     }
 944
 945      case X86::LEA32r:
 946      case X86::LEA64r: {
 947        if (MI->getOperand(2).isImm() &&
 948            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 949            !MI->getOperand(4).isReg()) {
 950          // lea fi#, lea GV, etc. are all rematerializable.
 951          if (!MI->getOperand(1).isReg())
 952            return true;
 953          unsigned BaseReg = MI->getOperand(1).getReg();
 954          if (BaseReg == 0)
 955            return true;
 956          // Allow re-materialization of lea PICBase + x.
 957          const MachineFunction &MF = *MI->getParent()->getParent();
 958          const MachineRegisterInfo &MRI = MF.getRegInfo();
 959          return regIsPICBase(BaseReg, MRI);
 960        }
 961        return false;
 962      }
 963   }
 964
 965   // All other instructions marked M_REMATERIALIZABLE are always trivially
 966   // rematerializable.
 967   return true;
 968 }
 969
 970 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 971 /// would clobber the EFLAGS condition register. Note the result may be
 972 /// conservative. If it cannot definitely determine the safety after visiting
 973 /// a few instructions in each direction it assumes it's not safe.
 974 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 975                                   MachineBasicBlock::iterator I) {
 976   MachineBasicBlock::iterator E = MBB.end();
 977
 978   // It's always safe to clobber EFLAGS at the end of a block.
 979   if (I == E)
 980     return true;
 981
 982   // For compile time consideration, if we are not able to determine the
 983   // safety after visiting 4 instructions in each direction, we will assume
 984   // it's not safe.
 985   MachineBasicBlock::iterator Iter = I;
 986   for (unsigned i = 0; i < 4; ++i) {
 987     bool SeenDef = false;
 988     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 989       MachineOperand &MO = Iter->getOperand(j);
 990       if (!MO.isReg())
 991         continue;
 992       if (MO.getReg() == X86::EFLAGS) {
 993         if (MO.isUse())
 994           return false;
 995         SeenDef = true;
 996       }
 997     }
 998
 999     if (SeenDef)
1000       // This instruction defines EFLAGS, no need to look any further.
1001       return true;
1002     ++Iter;
1003     // Skip over DBG_VALUE.
1004     while (Iter != E && Iter->isDebugValue())
1005       ++Iter;
1006
1007     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1008     if (Iter == E)
1009       return true;
1010   }
1011
1012   MachineBasicBlock::iterator B = MBB.begin();
1013   Iter = I;
1014   for (unsigned i = 0; i < 4; ++i) {
1015     // If we make it to the beginning of the block, it's safe to clobber
1016     // EFLAGS iff EFLAGS is not live-in.
1017     if (Iter == B)
1018       return !MBB.isLiveIn(X86::EFLAGS);
1019
1020     --Iter;
1021     // Skip over DBG_VALUE.
1022     while (Iter != B && Iter->isDebugValue())
1023       --Iter;
1024
1025     bool SawKill = false;
1026     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1027       MachineOperand &MO = Iter->getOperand(j);
1028       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1029         if (MO.isDef()) return MO.isDead();
1030         if (MO.isKill()) SawKill = true;
1031       }
1032     }
1033
1034     if (SawKill)
1035       // This instruction kills EFLAGS and doesn't redefine it, so
1036       // there's no need to look further.
1037       return true;
1038   }
1039
1040   // Conservative answer.
1041   return false;
1042 }
1043
1044 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1045                                  MachineBasicBlock::iterator I,
1046                                  unsigned DestReg, unsigned SubIdx,
1047                                  const MachineInstr *Orig,
1048                                  const TargetRegisterInfo &TRI) const {
1049   DebugLoc DL = Orig->getDebugLoc();
1050
1051   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1052   // Re-materialize them as movri instructions to avoid side effects.
1053   bool Clone = true;
1054   unsigned Opc = Orig->getOpcode();
1055   switch (Opc) {
1056   default: break;
1057   case X86::MOV8r0:
1058   case X86::MOV16r0:
1059   case X86::MOV32r0:
1060   case X86::MOV64r0: {
1061     if (!isSafeToClobberEFLAGS(MBB, I)) {
1062       switch (Opc) {
1063       default: break;
1064       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1065       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1066       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1067       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1068       }
1069       Clone = false;
1070     }
1071     break;
1072   }
1073   }
1074
1075   if (Clone) {
1076     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1077     MBB.insert(I, MI);
1078   } else {
1079     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1080   }
1081
1082   MachineInstr *NewMI = prior(I);
1083   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1084 }
1085
1086 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1087 /// is not marked dead.
1088 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1089   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1090     MachineOperand &MO = MI->getOperand(i);
1091     if (MO.isReg() && MO.isDef() &&
1092         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1093       return true;
1094     }
1095   }
1096   return false;
1097 }
1098
1099 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1100 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1101 /// to a 32-bit superregister and then truncating back down to a 16-bit
1102 /// subregister.
1103 MachineInstr *
1104 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1105                                            MachineFunction::iterator &MFI,
1106                                            MachineBasicBlock::iterator &MBBI,
1107                                            LiveVariables *LV) const {
1108   MachineInstr *MI = MBBI;
1109   unsigned Dest = MI->getOperand(0).getReg();
1110   unsigned Src = MI->getOperand(1).getReg();
1111   bool isDead = MI->getOperand(0).isDead();
1112   bool isKill = MI->getOperand(1).isKill();
1113
1114   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1115     ? X86::LEA64_32r : X86::LEA32r;
1116   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1117   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1118   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1119
1120   // Build and insert into an implicit UNDEF value. This is OK because
1121   // well be shifting and then extracting the lower 16-bits.
1122   // This has the potential to cause partial register stall. e.g.
1123   //   movw    (%rbp,%rcx,2), %dx
1124   //   leal    -65(%rdx), %esi
1125   // But testing has shown this *does* help performance in 64-bit mode (at
1126   // least on modern x86 machines).
1127   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1128   MachineInstr *InsMI =
1129     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1130     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1131     .addReg(Src, getKillRegState(isKill));
1132
1133   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1134                                     get(Opc), leaOutReg);
1135   switch (MIOpc) {
1136   default:
1137     llvm_unreachable(0);
1138     break;
1139   case X86::SHL16ri: {
1140     unsigned ShAmt = MI->getOperand(2).getImm();
1141     MIB.addReg(0).addImm(1 << ShAmt)
1142        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1143     break;
1144   }
1145   case X86::INC16r:
1146   case X86::INC64_16r:
1147     addRegOffset(MIB, leaInReg, true, 1);
1148     break;
1149   case X86::DEC16r:
1150   case X86::DEC64_16r:
1151     addRegOffset(MIB, leaInReg, true, -1);
1152     break;
1153   case X86::ADD16ri:
1154   case X86::ADD16ri8:
1155   case X86::ADD16ri_DB:
1156   case X86::ADD16ri8_DB:
1157     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1158     break;
1159   case X86::ADD16rr:
1160   case X86::ADD16rr_DB: {
1161     unsigned Src2 = MI->getOperand(2).getReg();
1162     bool isKill2 = MI->getOperand(2).isKill();
1163     unsigned leaInReg2 = 0;
1164     MachineInstr *InsMI2 = 0;
1165     if (Src == Src2) {
1166       // ADD16rr %reg1028<kill>, %reg1028
1167       // just a single insert_subreg.
1168       addRegReg(MIB, leaInReg, true, leaInReg, false);
1169     } else {
1170       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1171       // Build and insert into an implicit UNDEF value. This is OK because
1172       // well be shifting and then extracting the lower 16-bits.
1173       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1174       InsMI2 =
1175         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1176         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1177         .addReg(Src2, getKillRegState(isKill2));
1178       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1179     }
1180     if (LV && isKill2 && InsMI2)
1181       LV->replaceKillInstruction(Src2, MI, InsMI2);
1182     break;
1183   }
1184   }
1185
1186   MachineInstr *NewMI = MIB;
1187   MachineInstr *ExtMI =
1188     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1189     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1190     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1191
1192   if (LV) {
1193     // Update live variables
1194     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1195     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1196     if (isKill)
1197       LV->replaceKillInstruction(Src, MI, InsMI);
1198     if (isDead)
1199       LV->replaceKillInstruction(Dest, MI, ExtMI);
1200   }
1201
1202   return ExtMI;
1203 }
1204
1205 /// convertToThreeAddress - This method must be implemented by targets that
1206 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1207 /// may be able to convert a two-address instruction into a true
1208 /// three-address instruction on demand.  This allows the X86 target (for
1209 /// example) to convert ADD and SHL instructions into LEA instructions if they
1210 /// would require register copies due to two-addressness.
1211 ///
1212 /// This method returns a null pointer if the transformation cannot be
1213 /// performed, otherwise it returns the new instruction.
1214 ///
1215 MachineInstr *
1216 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1217                                     MachineBasicBlock::iterator &MBBI,
1218                                     LiveVariables *LV) const {
1219   MachineInstr *MI = MBBI;
1220   MachineFunction &MF = *MI->getParent()->getParent();
1221   // All instructions input are two-addr instructions.  Get the known operands.
1222   unsigned Dest = MI->getOperand(0).getReg();
1223   unsigned Src = MI->getOperand(1).getReg();
1224   bool isDead = MI->getOperand(0).isDead();
1225   bool isKill = MI->getOperand(1).isKill();
1226
1227   MachineInstr *NewMI = NULL;
1228   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1229   // we have better subtarget support, enable the 16-bit LEA generation here.
1230   // 16-bit LEA is also slow on Core2.
1231   bool DisableLEA16 = true;
1232   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1233
1234   unsigned MIOpc = MI->getOpcode();
1235   switch (MIOpc) {
1236   case X86::SHUFPSrri: {
1237     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1238     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1239
1240     unsigned B = MI->getOperand(1).getReg();
1241     unsigned C = MI->getOperand(2).getReg();
1242     if (B != C) return 0;
1243     unsigned A = MI->getOperand(0).getReg();
1244     unsigned M = MI->getOperand(3).getImm();
1245     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1246       .addReg(A, RegState::Define | getDeadRegState(isDead))
1247       .addReg(B, getKillRegState(isKill)).addImm(M);
1248     break;
1249   }
1250   case X86::SHL64ri: {
1251     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1252     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1253     // the flags produced by a shift yet, so this is safe.
1254     unsigned ShAmt = MI->getOperand(2).getImm();
1255     if (ShAmt == 0 || ShAmt >= 4) return 0;
1256
1257     // LEA can't handle RSP.
1258     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1259         !MF.getRegInfo().constrainRegClass(Src, &X86::GR64_NOSPRegClass))
1260       return 0;
1261
1262     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1263       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1264       .addReg(0).addImm(1 << ShAmt)
1265       .addReg(Src, getKillRegState(isKill))
1266       .addImm(0).addReg(0);
1267     break;
1268   }
1269   case X86::SHL32ri: {
1270     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1271     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1272     // the flags produced by a shift yet, so this is safe.
1273     unsigned ShAmt = MI->getOperand(2).getImm();
1274     if (ShAmt == 0 || ShAmt >= 4) return 0;
1275
1276     // LEA can't handle ESP.
1277     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1278         !MF.getRegInfo().constrainRegClass(Src, &X86::GR32_NOSPRegClass))
1279       return 0;
1280
1281     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1282     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1283       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1284       .addReg(0).addImm(1 << ShAmt)
1285       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1286     break;
1287   }
1288   case X86::SHL16ri: {
1289     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1290     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1291     // the flags produced by a shift yet, so this is safe.
1292     unsigned ShAmt = MI->getOperand(2).getImm();
1293     if (ShAmt == 0 || ShAmt >= 4) return 0;
1294
1295     if (DisableLEA16)
1296       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1297     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1298       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1299       .addReg(0).addImm(1 << ShAmt)
1300       .addReg(Src, getKillRegState(isKill))
1301       .addImm(0).addReg(0);
1302     break;
1303   }
1304   default: {
1305     // The following opcodes also sets the condition code register(s). Only
1306     // convert them to equivalent lea if the condition code register def's
1307     // are dead!
1308     if (hasLiveCondCodeDef(MI))
1309       return 0;
1310
1311     switch (MIOpc) {
1312     default: return 0;
1313     case X86::INC64r:
1314     case X86::INC32r:
1315     case X86::INC64_32r: {
1316       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1317       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1318         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1319
1320       // LEA can't handle RSP.
1321       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1322           !MF.getRegInfo().constrainRegClass(Src,
1323                             MIOpc == X86::INC64r ? X86::GR64_NOSPRegisterClass :
1324                                                    X86::GR32_NOSPRegisterClass))
1325         return 0;
1326
1327       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1328                               .addReg(Dest, RegState::Define |
1329                                       getDeadRegState(isDead)),
1330                               Src, isKill, 1);
1331       break;
1332     }
1333     case X86::INC16r:
1334     case X86::INC64_16r:
1335       if (DisableLEA16)
1336         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1337       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1338       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1339                            .addReg(Dest, RegState::Define |
1340                                    getDeadRegState(isDead)),
1341                            Src, isKill, 1);
1342       break;
1343     case X86::DEC64r:
1344     case X86::DEC32r:
1345     case X86::DEC64_32r: {
1346       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1347       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1348         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1349       // LEA can't handle RSP.
1350       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1351           !MF.getRegInfo().constrainRegClass(Src,
1352                             MIOpc == X86::DEC64r ? X86::GR64_NOSPRegisterClass :
1353                                                    X86::GR32_NOSPRegisterClass))
1354         return 0;
1355
1356       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1357                               .addReg(Dest, RegState::Define |
1358                                       getDeadRegState(isDead)),
1359                               Src, isKill, -1);
1360       break;
1361     }
1362     case X86::DEC16r:
1363     case X86::DEC64_16r:
1364       if (DisableLEA16)
1365         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1366       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1367       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1368                            .addReg(Dest, RegState::Define |
1369                                    getDeadRegState(isDead)),
1370                            Src, isKill, -1);
1371       break;
1372     case X86::ADD64rr:
1373     case X86::ADD64rr_DB:
1374     case X86::ADD32rr:
1375     case X86::ADD32rr_DB: {
1376       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1377       unsigned Opc;
1378       TargetRegisterClass *RC;
1379       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB) {
1380         Opc = X86::LEA64r;
1381         RC = X86::GR64_NOSPRegisterClass;
1382       } else {
1383         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1384         RC = X86::GR32_NOSPRegisterClass;
1385       }
1386
1387
1388       unsigned Src2 = MI->getOperand(2).getReg();
1389       bool isKill2 = MI->getOperand(2).isKill();
1390
1391       // LEA can't handle RSP.
1392       if (TargetRegisterInfo::isVirtualRegister(Src2) &&
1393           !MF.getRegInfo().constrainRegClass(Src2, RC))
1394         return 0;
1395
1396       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1397                         .addReg(Dest, RegState::Define |
1398                                 getDeadRegState(isDead)),
1399                         Src, isKill, Src2, isKill2);
1400       if (LV && isKill2)
1401         LV->replaceKillInstruction(Src2, MI, NewMI);
1402       break;
1403     }
1404     case X86::ADD16rr:
1405     case X86::ADD16rr_DB: {
1406       if (DisableLEA16)
1407         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1408       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1409       unsigned Src2 = MI->getOperand(2).getReg();
1410       bool isKill2 = MI->getOperand(2).isKill();
1411       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1412                         .addReg(Dest, RegState::Define |
1413                                 getDeadRegState(isDead)),
1414                         Src, isKill, Src2, isKill2);
1415       if (LV && isKill2)
1416         LV->replaceKillInstruction(Src2, MI, NewMI);
1417       break;
1418     }
1419     case X86::ADD64ri32:
1420     case X86::ADD64ri8:
1421     case X86::ADD64ri32_DB:
1422     case X86::ADD64ri8_DB:
1423       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1424       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1425                               .addReg(Dest, RegState::Define |
1426                                       getDeadRegState(isDead)),
1427                               Src, isKill, MI->getOperand(2).getImm());
1428       break;
1429     case X86::ADD32ri:
1430     case X86::ADD32ri8:
1431     case X86::ADD32ri_DB:
1432     case X86::ADD32ri8_DB: {
1433       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1434       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1435       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1436                               .addReg(Dest, RegState::Define |
1437                                       getDeadRegState(isDead)),
1438                                 Src, isKill, MI->getOperand(2).getImm());
1439       break;
1440     }
1441     case X86::ADD16ri:
1442     case X86::ADD16ri8:
1443     case X86::ADD16ri_DB:
1444     case X86::ADD16ri8_DB:
1445       if (DisableLEA16)
1446         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1447       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1448       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1449                               .addReg(Dest, RegState::Define |
1450                                       getDeadRegState(isDead)),
1451                               Src, isKill, MI->getOperand(2).getImm());
1452       break;
1453     }
1454   }
1455   }
1456
1457   if (!NewMI) return 0;
1458
1459   if (LV) {  // Update live variables
1460     if (isKill)
1461       LV->replaceKillInstruction(Src, MI, NewMI);
1462     if (isDead)
1463       LV->replaceKillInstruction(Dest, MI, NewMI);
1464   }
1465
1466   MFI->insert(MBBI, NewMI);          // Insert the new inst
1467   return NewMI;
1468 }
1469
1470 /// commuteInstruction - We have a few instructions that must be hacked on to
1471 /// commute them.
1472 ///
1473 MachineInstr *
1474 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1475   switch (MI->getOpcode()) {
1476   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1477   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1478   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1479   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1480   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1481   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1482     unsigned Opc;
1483     unsigned Size;
1484     switch (MI->getOpcode()) {
1485     default: llvm_unreachable("Unreachable!");
1486     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1487     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1488     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1489     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1490     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1491     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1492     }
1493     unsigned Amt = MI->getOperand(3).getImm();
1494     if (NewMI) {
1495       MachineFunction &MF = *MI->getParent()->getParent();
1496       MI = MF.CloneMachineInstr(MI);
1497       NewMI = false;
1498     }
1499     MI->setDesc(get(Opc));
1500     MI->getOperand(3).setImm(Size-Amt);
1501     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1502   }
1503   case X86::CMOVB16rr:
1504   case X86::CMOVB32rr:
1505   case X86::CMOVB64rr:
1506   case X86::CMOVAE16rr:
1507   case X86::CMOVAE32rr:
1508   case X86::CMOVAE64rr:
1509   case X86::CMOVE16rr:
1510   case X86::CMOVE32rr:
1511   case X86::CMOVE64rr:
1512   case X86::CMOVNE16rr:
1513   case X86::CMOVNE32rr:
1514   case X86::CMOVNE64rr:
1515   case X86::CMOVBE16rr:
1516   case X86::CMOVBE32rr:
1517   case X86::CMOVBE64rr:
1518   case X86::CMOVA16rr:
1519   case X86::CMOVA32rr:
1520   case X86::CMOVA64rr:
1521   case X86::CMOVL16rr:
1522   case X86::CMOVL32rr:
1523   case X86::CMOVL64rr:
1524   case X86::CMOVGE16rr:
1525   case X86::CMOVGE32rr:
1526   case X86::CMOVGE64rr:
1527   case X86::CMOVLE16rr:
1528   case X86::CMOVLE32rr:
1529   case X86::CMOVLE64rr:
1530   case X86::CMOVG16rr:
1531   case X86::CMOVG32rr:
1532   case X86::CMOVG64rr:
1533   case X86::CMOVS16rr:
1534   case X86::CMOVS32rr:
1535   case X86::CMOVS64rr:
1536   case X86::CMOVNS16rr:
1537   case X86::CMOVNS32rr:
1538   case X86::CMOVNS64rr:
1539   case X86::CMOVP16rr:
1540   case X86::CMOVP32rr:
1541   case X86::CMOVP64rr:
1542   case X86::CMOVNP16rr:
1543   case X86::CMOVNP32rr:
1544   case X86::CMOVNP64rr:
1545   case X86::CMOVO16rr:
1546   case X86::CMOVO32rr:
1547   case X86::CMOVO64rr:
1548   case X86::CMOVNO16rr:
1549   case X86::CMOVNO32rr:
1550   case X86::CMOVNO64rr: {
1551     unsigned Opc = 0;
1552     switch (MI->getOpcode()) {
1553     default: break;
1554     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1555     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1556     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1557     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1558     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1559     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1560     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1561     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1562     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1563     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1564     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1565     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1566     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1567     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1568     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1569     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1570     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1571     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1572     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1573     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1574     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1575     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1576     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1577     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1578     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1579     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1580     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1581     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1582     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1583     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1584     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1585     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1586     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1587     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1588     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1589     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1590     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1591     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1592     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1593     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1594     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1595     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1596     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1597     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1598     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1599     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1600     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1601     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1602     }
1603     if (NewMI) {
1604       MachineFunction &MF = *MI->getParent()->getParent();
1605       MI = MF.CloneMachineInstr(MI);
1606       NewMI = false;
1607     }
1608     MI->setDesc(get(Opc));
1609     // Fallthrough intended.
1610   }
1611   default:
1612     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1613   }
1614 }
1615
1616 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1617   switch (BrOpc) {
1618   default: return X86::COND_INVALID;
1619   case X86::JE_4:  return X86::COND_E;
1620   case X86::JNE_4: return X86::COND_NE;
1621   case X86::JL_4:  return X86::COND_L;
1622   case X86::JLE_4: return X86::COND_LE;
1623   case X86::JG_4:  return X86::COND_G;
1624   case X86::JGE_4: return X86::COND_GE;
1625   case X86::JB_4:  return X86::COND_B;
1626   case X86::JBE_4: return X86::COND_BE;
1627   case X86::JA_4:  return X86::COND_A;
1628   case X86::JAE_4: return X86::COND_AE;
1629   case X86::JS_4:  return X86::COND_S;
1630   case X86::JNS_4: return X86::COND_NS;
1631   case X86::JP_4:  return X86::COND_P;
1632   case X86::JNP_4: return X86::COND_NP;
1633   case X86::JO_4:  return X86::COND_O;
1634   case X86::JNO_4: return X86::COND_NO;
1635   }
1636 }
1637
1638 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1639   switch (CC) {
1640   default: llvm_unreachable("Illegal condition code!");
1641   case X86::COND_E:  return X86::JE_4;
1642   case X86::COND_NE: return X86::JNE_4;
1643   case X86::COND_L:  return X86::JL_4;
1644   case X86::COND_LE: return X86::JLE_4;
1645   case X86::COND_G:  return X86::JG_4;
1646   case X86::COND_GE: return X86::JGE_4;
1647   case X86::COND_B:  return X86::JB_4;
1648   case X86::COND_BE: return X86::JBE_4;
1649   case X86::COND_A:  return X86::JA_4;
1650   case X86::COND_AE: return X86::JAE_4;
1651   case X86::COND_S:  return X86::JS_4;
1652   case X86::COND_NS: return X86::JNS_4;
1653   case X86::COND_P:  return X86::JP_4;
1654   case X86::COND_NP: return X86::JNP_4;
1655   case X86::COND_O:  return X86::JO_4;
1656   case X86::COND_NO: return X86::JNO_4;
1657   }
1658 }
1659
1660 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1661 /// e.g. turning COND_E to COND_NE.
1662 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1663   switch (CC) {
1664   default: llvm_unreachable("Illegal condition code!");
1665   case X86::COND_E:  return X86::COND_NE;
1666   case X86::COND_NE: return X86::COND_E;
1667   case X86::COND_L:  return X86::COND_GE;
1668   case X86::COND_LE: return X86::COND_G;
1669   case X86::COND_G:  return X86::COND_LE;
1670   case X86::COND_GE: return X86::COND_L;
1671   case X86::COND_B:  return X86::COND_AE;
1672   case X86::COND_BE: return X86::COND_A;
1673   case X86::COND_A:  return X86::COND_BE;
1674   case X86::COND_AE: return X86::COND_B;
1675   case X86::COND_S:  return X86::COND_NS;
1676   case X86::COND_NS: return X86::COND_S;
1677   case X86::COND_P:  return X86::COND_NP;
1678   case X86::COND_NP: return X86::COND_P;
1679   case X86::COND_O:  return X86::COND_NO;
1680   case X86::COND_NO: return X86::COND_O;
1681   }
1682 }
1683
1684 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1685   const MCInstrDesc &MCID = MI->getDesc();
1686   if (!MCID.isTerminator()) return false;
1687
1688   // Conditional branch is a special case.
1689   if (MCID.isBranch() && !MCID.isBarrier())
1690     return true;
1691   if (!MCID.isPredicable())
1692     return true;
1693   return !isPredicated(MI);
1694 }
1695
1696 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1697                                  MachineBasicBlock *&TBB,
1698                                  MachineBasicBlock *&FBB,
1699                                  SmallVectorImpl<MachineOperand> &Cond,
1700                                  bool AllowModify) const {
1701   // Start from the bottom of the block and work up, examining the
1702   // terminator instructions.
1703   MachineBasicBlock::iterator I = MBB.end();
1704   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1705   while (I != MBB.begin()) {
1706     --I;
1707     if (I->isDebugValue())
1708       continue;
1709
1710     // Working from the bottom, when we see a non-terminator instruction, we're
1711     // done.
1712     if (!isUnpredicatedTerminator(I))
1713       break;
1714
1715     // A terminator that isn't a branch can't easily be handled by this
1716     // analysis.
1717     if (!I->getDesc().isBranch())
1718       return true;
1719
1720     // Handle unconditional branches.
1721     if (I->getOpcode() == X86::JMP_4) {
1722       UnCondBrIter = I;
1723
1724       if (!AllowModify) {
1725         TBB = I->getOperand(0).getMBB();
1726         continue;
1727       }
1728
1729       // If the block has any instructions after a JMP, delete them.
1730       while (llvm::next(I) != MBB.end())
1731         llvm::next(I)->eraseFromParent();
1732
1733       Cond.clear();
1734       FBB = 0;
1735
1736       // Delete the JMP if it's equivalent to a fall-through.
1737       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1738         TBB = 0;
1739         I->eraseFromParent();
1740         I = MBB.end();
1741         UnCondBrIter = MBB.end();
1742         continue;
1743       }
1744
1745       // TBB is used to indicate the unconditional destination.
1746       TBB = I->getOperand(0).getMBB();
1747       continue;
1748     }
1749
1750     // Handle conditional branches.
1751     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1752     if (BranchCode == X86::COND_INVALID)
1753       return true;  // Can't handle indirect branch.
1754
1755     // Working from the bottom, handle the first conditional branch.
1756     if (Cond.empty()) {
1757       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1758       if (AllowModify && UnCondBrIter != MBB.end() &&
1759           MBB.isLayoutSuccessor(TargetBB)) {
1760         // If we can modify the code and it ends in something like:
1761         //
1762         //     jCC L1
1763         //     jmp L2
1764         //   L1:
1765         //     ...
1766         //   L2:
1767         //
1768         // Then we can change this to:
1769         //
1770         //     jnCC L2
1771         //   L1:
1772         //     ...
1773         //   L2:
1774         //
1775         // Which is a bit more efficient.
1776         // We conditionally jump to the fall-through block.
1777         BranchCode = GetOppositeBranchCondition(BranchCode);
1778         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1779         MachineBasicBlock::iterator OldInst = I;
1780
1781         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1782           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1783         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1784           .addMBB(TargetBB);
1785
1786         OldInst->eraseFromParent();
1787         UnCondBrIter->eraseFromParent();
1788
1789         // Restart the analysis.
1790         UnCondBrIter = MBB.end();
1791         I = MBB.end();
1792         continue;
1793       }
1794
1795       FBB = TBB;
1796       TBB = I->getOperand(0).getMBB();
1797       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1798       continue;
1799     }
1800
1801     // Handle subsequent conditional branches. Only handle the case where all
1802     // conditional branches branch to the same destination and their condition
1803     // opcodes fit one of the special multi-branch idioms.
1804     assert(Cond.size() == 1);
1805     assert(TBB);
1806
1807     // Only handle the case where all conditional branches branch to the same
1808     // destination.
1809     if (TBB != I->getOperand(0).getMBB())
1810       return true;
1811
1812     // If the conditions are the same, we can leave them alone.
1813     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1814     if (OldBranchCode == BranchCode)
1815       continue;
1816
1817     // If they differ, see if they fit one of the known patterns. Theoretically,
1818     // we could handle more patterns here, but we shouldn't expect to see them
1819     // if instruction selection has done a reasonable job.
1820     if ((OldBranchCode == X86::COND_NP &&
1821          BranchCode == X86::COND_E) ||
1822         (OldBranchCode == X86::COND_E &&
1823          BranchCode == X86::COND_NP))
1824       BranchCode = X86::COND_NP_OR_E;
1825     else if ((OldBranchCode == X86::COND_P &&
1826               BranchCode == X86::COND_NE) ||
1827              (OldBranchCode == X86::COND_NE &&
1828               BranchCode == X86::COND_P))
1829       BranchCode = X86::COND_NE_OR_P;
1830     else
1831       return true;
1832
1833     // Update the MachineOperand.
1834     Cond[0].setImm(BranchCode);
1835   }
1836
1837   return false;
1838 }
1839
1840 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1841   MachineBasicBlock::iterator I = MBB.end();
1842   unsigned Count = 0;
1843
1844   while (I != MBB.begin()) {
1845     --I;
1846     if (I->isDebugValue())
1847       continue;
1848     if (I->getOpcode() != X86::JMP_4 &&
1849         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1850       break;
1851     // Remove the branch.
1852     I->eraseFromParent();
1853     I = MBB.end();
1854     ++Count;
1855   }
1856
1857   return Count;
1858 }
1859
1860 unsigned
1861 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1862                            MachineBasicBlock *FBB,
1863                            const SmallVectorImpl<MachineOperand> &Cond,
1864                            DebugLoc DL) const {
1865   // Shouldn't be a fall through.
1866   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1867   assert((Cond.size() == 1 || Cond.size() == 0) &&
1868          "X86 branch conditions have one component!");
1869
1870   if (Cond.empty()) {
1871     // Unconditional branch?
1872     assert(!FBB && "Unconditional branch with multiple successors!");
1873     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1874     return 1;
1875   }
1876
1877   // Conditional branch.
1878   unsigned Count = 0;
1879   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1880   switch (CC) {
1881   case X86::COND_NP_OR_E:
1882     // Synthesize NP_OR_E with two branches.
1883     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1884     ++Count;
1885     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1886     ++Count;
1887     break;
1888   case X86::COND_NE_OR_P:
1889     // Synthesize NE_OR_P with two branches.
1890     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1891     ++Count;
1892     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1893     ++Count;
1894     break;
1895   default: {
1896     unsigned Opc = GetCondBranchFromCond(CC);
1897     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1898     ++Count;
1899   }
1900   }
1901   if (FBB) {
1902     // Two-way Conditional branch. Insert the second branch.
1903     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1904     ++Count;
1905   }
1906   return Count;
1907 }
1908
1909 /// isHReg - Test if the given register is a physical h register.
1910 static bool isHReg(unsigned Reg) {
1911   return X86::GR8_ABCD_HRegClass.contains(Reg);
1912 }
1913
1914 // Try and copy between VR128/VR64 and GR64 registers.
1915 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg) {
1916   // SrcReg(VR128) -> DestReg(GR64)
1917   // SrcReg(VR64)  -> DestReg(GR64)
1918   // SrcReg(GR64)  -> DestReg(VR128)
1919   // SrcReg(GR64)  -> DestReg(VR64)
1920
1921   if (X86::GR64RegClass.contains(DestReg)) {
1922     if (X86::VR128RegClass.contains(SrcReg)) {
1923       // Copy from a VR128 register to a GR64 register.
1924       return X86::MOVPQIto64rr;
1925     } else if (X86::VR64RegClass.contains(SrcReg)) {
1926       // Copy from a VR64 register to a GR64 register.
1927       return X86::MOVSDto64rr;
1928     }
1929   } else if (X86::GR64RegClass.contains(SrcReg)) {
1930     // Copy from a GR64 register to a VR128 register.
1931     if (X86::VR128RegClass.contains(DestReg))
1932       return X86::MOV64toPQIrr;
1933     // Copy from a GR64 register to a VR64 register.
1934     else if (X86::VR64RegClass.contains(DestReg))
1935       return X86::MOV64toSDrr;
1936   }
1937
1938   return 0;
1939 }
1940
1941 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1942                                MachineBasicBlock::iterator MI, DebugLoc DL,
1943                                unsigned DestReg, unsigned SrcReg,
1944                                bool KillSrc) const {
1945   // First deal with the normal symmetric copies.
1946   unsigned Opc = 0;
1947   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1948     Opc = X86::MOV64rr;
1949   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1950     Opc = X86::MOV32rr;
1951   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1952     Opc = X86::MOV16rr;
1953   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1954     // Copying to or from a physical H register on x86-64 requires a NOREX
1955     // move.  Otherwise use a normal move.
1956     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1957         TM.getSubtarget<X86Subtarget>().is64Bit())
1958       Opc = X86::MOV8rr_NOREX;
1959     else
1960       Opc = X86::MOV8rr;
1961   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
1962     Opc = TM.getSubtarget<X86Subtarget>().hasAVX() ?
1963           X86::VMOVAPSrr : X86::MOVAPSrr;
1964   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
1965     Opc = X86::VMOVAPSYrr;
1966   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
1967     Opc = X86::MMX_MOVQ64rr;
1968   else
1969     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg);
1970
1971   if (Opc) {
1972     BuildMI(MBB, MI, DL, get(Opc), DestReg)
1973       .addReg(SrcReg, getKillRegState(KillSrc));
1974     return;
1975   }
1976
1977   // Moving EFLAGS to / from another register requires a push and a pop.
1978   if (SrcReg == X86::EFLAGS) {
1979     if (X86::GR64RegClass.contains(DestReg)) {
1980       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1981       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1982       return;
1983     } else if (X86::GR32RegClass.contains(DestReg)) {
1984       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
1985       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1986       return;
1987     }
1988   }
1989   if (DestReg == X86::EFLAGS) {
1990     if (X86::GR64RegClass.contains(SrcReg)) {
1991       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
1992         .addReg(SrcReg, getKillRegState(KillSrc));
1993       BuildMI(MBB, MI, DL, get(X86::POPF64));
1994       return;
1995     } else if (X86::GR32RegClass.contains(SrcReg)) {
1996       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
1997         .addReg(SrcReg, getKillRegState(KillSrc));
1998       BuildMI(MBB, MI, DL, get(X86::POPF32));
1999       return;
2000     }
2001   }
2002
2003   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2004                << " to " << RI.getName(DestReg) << '\n');
2005   llvm_unreachable("Cannot emit physreg copy instruction");
2006 }
2007
2008 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2009                                       const TargetRegisterClass *RC,
2010                                       bool isStackAligned,
2011                                       const TargetMachine &TM,
2012                                       bool load) {
2013   switch (RC->getSize()) {
2014   default:
2015     llvm_unreachable("Unknown spill size");
2016   case 1:
2017     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
2018     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2019       // Copying to or from a physical H register on x86-64 requires a NOREX
2020       // move.  Otherwise use a normal move.
2021       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
2022         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2023     return load ? X86::MOV8rm : X86::MOV8mr;
2024   case 2:
2025     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
2026     return load ? X86::MOV16rm : X86::MOV16mr;
2027   case 4:
2028     if (X86::GR32RegClass.hasSubClassEq(RC))
2029       return load ? X86::MOV32rm : X86::MOV32mr;
2030     if (X86::FR32RegClass.hasSubClassEq(RC))
2031       return load ? X86::MOVSSrm : X86::MOVSSmr;
2032     if (X86::RFP32RegClass.hasSubClassEq(RC))
2033       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2034     llvm_unreachable("Unknown 4-byte regclass");
2035   case 8:
2036     if (X86::GR64RegClass.hasSubClassEq(RC))
2037       return load ? X86::MOV64rm : X86::MOV64mr;
2038     if (X86::FR64RegClass.hasSubClassEq(RC))
2039       return load ? X86::MOVSDrm : X86::MOVSDmr;
2040     if (X86::VR64RegClass.hasSubClassEq(RC))
2041       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2042     if (X86::RFP64RegClass.hasSubClassEq(RC))
2043       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2044     llvm_unreachable("Unknown 8-byte regclass");
2045   case 10:
2046     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
2047     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2048   case 16: {
2049     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
2050     bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
2051     // If stack is realigned we can use aligned stores.
2052     if (isStackAligned)
2053       return load ?
2054         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
2055         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
2056     else
2057       return load ?
2058         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
2059         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
2060   }
2061   case 32:
2062     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
2063     // If stack is realigned we can use aligned stores.
2064     if (isStackAligned)
2065       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
2066     else
2067       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
2068   }
2069 }
2070
2071 static unsigned getStoreRegOpcode(unsigned SrcReg,
2072                                   const TargetRegisterClass *RC,
2073                                   bool isStackAligned,
2074                                   TargetMachine &TM) {
2075   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2076 }
2077
2078
2079 static unsigned getLoadRegOpcode(unsigned DestReg,
2080                                  const TargetRegisterClass *RC,
2081                                  bool isStackAligned,
2082                                  const TargetMachine &TM) {
2083   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2084 }
2085
2086 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2087                                        MachineBasicBlock::iterator MI,
2088                                        unsigned SrcReg, bool isKill, int FrameIdx,
2089                                        const TargetRegisterClass *RC,
2090                                        const TargetRegisterInfo *TRI) const {
2091   const MachineFunction &MF = *MBB.getParent();
2092   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
2093          "Stack slot too small for store");
2094   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2095     RI.canRealignStack(MF);
2096   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2097   DebugLoc DL = MBB.findDebugLoc(MI);
2098   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2099     .addReg(SrcReg, getKillRegState(isKill));
2100 }
2101
2102 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2103                                   bool isKill,
2104                                   SmallVectorImpl<MachineOperand> &Addr,
2105                                   const TargetRegisterClass *RC,
2106                                   MachineInstr::mmo_iterator MMOBegin,
2107                                   MachineInstr::mmo_iterator MMOEnd,
2108                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2109   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2110   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2111   DebugLoc DL;
2112   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2113   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2114     MIB.addOperand(Addr[i]);
2115   MIB.addReg(SrcReg, getKillRegState(isKill));
2116   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2117   NewMIs.push_back(MIB);
2118 }
2119
2120
2121 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2122                                         MachineBasicBlock::iterator MI,
2123                                         unsigned DestReg, int FrameIdx,
2124                                         const TargetRegisterClass *RC,
2125                                         const TargetRegisterInfo *TRI) const {
2126   const MachineFunction &MF = *MBB.getParent();
2127   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2128     RI.canRealignStack(MF);
2129   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2130   DebugLoc DL = MBB.findDebugLoc(MI);
2131   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2132 }
2133
2134 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2135                                  SmallVectorImpl<MachineOperand> &Addr,
2136                                  const TargetRegisterClass *RC,
2137                                  MachineInstr::mmo_iterator MMOBegin,
2138                                  MachineInstr::mmo_iterator MMOEnd,
2139                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2140   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2141   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2142   DebugLoc DL;
2143   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2144   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2145     MIB.addOperand(Addr[i]);
2146   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2147   NewMIs.push_back(MIB);
2148 }
2149
2150 MachineInstr*
2151 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2152                                        int FrameIx, uint64_t Offset,
2153                                        const MDNode *MDPtr,
2154                                        DebugLoc DL) const {
2155   X86AddressMode AM;
2156   AM.BaseType = X86AddressMode::FrameIndexBase;
2157   AM.Base.FrameIndex = FrameIx;
2158   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2159   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2160   return &*MIB;
2161 }
2162
2163 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2164                                      const SmallVectorImpl<MachineOperand> &MOs,
2165                                      MachineInstr *MI,
2166                                      const TargetInstrInfo &TII) {
2167   // Create the base instruction with the memory operand as the first part.
2168   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2169                                               MI->getDebugLoc(), true);
2170   MachineInstrBuilder MIB(NewMI);
2171   unsigned NumAddrOps = MOs.size();
2172   for (unsigned i = 0; i != NumAddrOps; ++i)
2173     MIB.addOperand(MOs[i]);
2174   if (NumAddrOps < 4)  // FrameIndex only
2175     addOffset(MIB, 0);
2176
2177   // Loop over the rest of the ri operands, converting them over.
2178   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2179   for (unsigned i = 0; i != NumOps; ++i) {
2180     MachineOperand &MO = MI->getOperand(i+2);
2181     MIB.addOperand(MO);
2182   }
2183   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2184     MachineOperand &MO = MI->getOperand(i);
2185     MIB.addOperand(MO);
2186   }
2187   return MIB;
2188 }
2189
2190 static MachineInstr *FuseInst(MachineFunction &MF,
2191                               unsigned Opcode, unsigned OpNo,
2192                               const SmallVectorImpl<MachineOperand> &MOs,
2193                               MachineInstr *MI, const TargetInstrInfo &TII) {
2194   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2195                                               MI->getDebugLoc(), true);
2196   MachineInstrBuilder MIB(NewMI);
2197
2198   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2199     MachineOperand &MO = MI->getOperand(i);
2200     if (i == OpNo) {
2201       assert(MO.isReg() && "Expected to fold into reg operand!");
2202       unsigned NumAddrOps = MOs.size();
2203       for (unsigned i = 0; i != NumAddrOps; ++i)
2204         MIB.addOperand(MOs[i]);
2205       if (NumAddrOps < 4)  // FrameIndex only
2206         addOffset(MIB, 0);
2207     } else {
2208       MIB.addOperand(MO);
2209     }
2210   }
2211   return MIB;
2212 }
2213
2214 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2215                                 const SmallVectorImpl<MachineOperand> &MOs,
2216                                 MachineInstr *MI) {
2217   MachineFunction &MF = *MI->getParent()->getParent();
2218   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2219
2220   unsigned NumAddrOps = MOs.size();
2221   for (unsigned i = 0; i != NumAddrOps; ++i)
2222     MIB.addOperand(MOs[i]);
2223   if (NumAddrOps < 4)  // FrameIndex only
2224     addOffset(MIB, 0);
2225   return MIB.addImm(0);
2226 }
2227
2228 MachineInstr*
2229 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2230                                     MachineInstr *MI, unsigned i,
2231                                     const SmallVectorImpl<MachineOperand> &MOs,
2232                                     unsigned Size, unsigned Align) const {
2233   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2234   bool isTwoAddrFold = false;
2235   unsigned NumOps = MI->getDesc().getNumOperands();
2236   bool isTwoAddr = NumOps > 1 &&
2237     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2238
2239   // FIXME: AsmPrinter doesn't know how to handle
2240   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2241   if (MI->getOpcode() == X86::ADD32ri &&
2242       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2243     return NULL;
2244
2245   MachineInstr *NewMI = NULL;
2246   // Folding a memory location into the two-address part of a two-address
2247   // instruction is different than folding it other places.  It requires
2248   // replacing the *two* registers with the memory location.
2249   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2250       MI->getOperand(0).isReg() &&
2251       MI->getOperand(1).isReg() &&
2252       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2253     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2254     isTwoAddrFold = true;
2255   } else if (i == 0) { // If operand 0
2256     if (MI->getOpcode() == X86::MOV64r0)
2257       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2258     else if (MI->getOpcode() == X86::MOV32r0)
2259       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2260     else if (MI->getOpcode() == X86::MOV16r0)
2261       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2262     else if (MI->getOpcode() == X86::MOV8r0)
2263       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2264     if (NewMI)
2265       return NewMI;
2266
2267     OpcodeTablePtr = &RegOp2MemOpTable0;
2268   } else if (i == 1) {
2269     OpcodeTablePtr = &RegOp2MemOpTable1;
2270   } else if (i == 2) {
2271     OpcodeTablePtr = &RegOp2MemOpTable2;
2272   }
2273
2274   // If table selected...
2275   if (OpcodeTablePtr) {
2276     // Find the Opcode to fuse
2277     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2278       OpcodeTablePtr->find(MI->getOpcode());
2279     if (I != OpcodeTablePtr->end()) {
2280       unsigned Opcode = I->second.first;
2281       unsigned MinAlign = I->second.second;
2282       if (Align < MinAlign)
2283         return NULL;
2284       bool NarrowToMOV32rm = false;
2285       if (Size) {
2286         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI)->getSize();
2287         if (Size < RCSize) {
2288           // Check if it's safe to fold the load. If the size of the object is
2289           // narrower than the load width, then it's not.
2290           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2291             return NULL;
2292           // If this is a 64-bit load, but the spill slot is 32, then we can do
2293           // a 32-bit load which is implicitly zero-extended. This likely is due
2294           // to liveintervalanalysis remat'ing a load from stack slot.
2295           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2296             return NULL;
2297           Opcode = X86::MOV32rm;
2298           NarrowToMOV32rm = true;
2299         }
2300       }
2301
2302       if (isTwoAddrFold)
2303         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2304       else
2305         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2306
2307       if (NarrowToMOV32rm) {
2308         // If this is the special case where we use a MOV32rm to load a 32-bit
2309         // value and zero-extend the top bits. Change the destination register
2310         // to a 32-bit one.
2311         unsigned DstReg = NewMI->getOperand(0).getReg();
2312         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2313           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2314                                                    X86::sub_32bit));
2315         else
2316           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2317       }
2318       return NewMI;
2319     }
2320   }
2321
2322   // No fusion
2323   if (PrintFailedFusing && !MI->isCopy())
2324     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2325   return NULL;
2326 }
2327
2328
2329 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2330                                                   MachineInstr *MI,
2331                                            const SmallVectorImpl<unsigned> &Ops,
2332                                                   int FrameIndex) const {
2333   // Check switch flag
2334   if (NoFusing) return NULL;
2335
2336   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2337     switch (MI->getOpcode()) {
2338     case X86::CVTSD2SSrr:
2339     case X86::Int_CVTSD2SSrr:
2340     case X86::CVTSS2SDrr:
2341     case X86::Int_CVTSS2SDrr:
2342     case X86::RCPSSr:
2343     case X86::RCPSSr_Int:
2344     case X86::ROUNDSDr:
2345     case X86::ROUNDSSr:
2346     case X86::RSQRTSSr:
2347     case X86::RSQRTSSr_Int:
2348     case X86::SQRTSSr:
2349     case X86::SQRTSSr_Int:
2350       return 0;
2351     }
2352
2353   const MachineFrameInfo *MFI = MF.getFrameInfo();
2354   unsigned Size = MFI->getObjectSize(FrameIndex);
2355   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2356   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2357     unsigned NewOpc = 0;
2358     unsigned RCSize = 0;
2359     switch (MI->getOpcode()) {
2360     default: return NULL;
2361     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2362     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2363     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2364     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2365     }
2366     // Check if it's safe to fold the load. If the size of the object is
2367     // narrower than the load width, then it's not.
2368     if (Size < RCSize)
2369       return NULL;
2370     // Change to CMPXXri r, 0 first.
2371     MI->setDesc(get(NewOpc));
2372     MI->getOperand(1).ChangeToImmediate(0);
2373   } else if (Ops.size() != 1)
2374     return NULL;
2375
2376   SmallVector<MachineOperand,4> MOs;
2377   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2378   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2379 }
2380
2381 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2382                                                   MachineInstr *MI,
2383                                            const SmallVectorImpl<unsigned> &Ops,
2384                                                   MachineInstr *LoadMI) const {
2385   // Check switch flag
2386   if (NoFusing) return NULL;
2387
2388   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2389     switch (MI->getOpcode()) {
2390     case X86::CVTSD2SSrr:
2391     case X86::Int_CVTSD2SSrr:
2392     case X86::CVTSS2SDrr:
2393     case X86::Int_CVTSS2SDrr:
2394     case X86::RCPSSr:
2395     case X86::RCPSSr_Int:
2396     case X86::ROUNDSDr:
2397     case X86::ROUNDSSr:
2398     case X86::RSQRTSSr:
2399     case X86::RSQRTSSr_Int:
2400     case X86::SQRTSSr:
2401     case X86::SQRTSSr_Int:
2402       return 0;
2403     }
2404
2405   // Determine the alignment of the load.
2406   unsigned Alignment = 0;
2407   if (LoadMI->hasOneMemOperand())
2408     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2409   else
2410     switch (LoadMI->getOpcode()) {
2411     case X86::AVX_SET0PSY:
2412     case X86::AVX_SET0PDY:
2413       Alignment = 32;
2414       break;
2415     case X86::V_SET0PS:
2416     case X86::V_SET0PD:
2417     case X86::V_SET0PI:
2418     case X86::V_SETALLONES:
2419     case X86::AVX_SET0PS:
2420     case X86::AVX_SET0PD:
2421     case X86::AVX_SET0PI:
2422     case X86::AVX_SETALLONES:
2423       Alignment = 16;
2424       break;
2425     case X86::FsFLD0SD:
2426     case X86::VFsFLD0SD:
2427       Alignment = 8;
2428       break;
2429     case X86::FsFLD0SS:
2430     case X86::VFsFLD0SS:
2431       Alignment = 4;
2432       break;
2433     default:
2434       return 0;
2435     }
2436   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2437     unsigned NewOpc = 0;
2438     switch (MI->getOpcode()) {
2439     default: return NULL;
2440     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2441     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2442     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2443     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2444     }
2445     // Change to CMPXXri r, 0 first.
2446     MI->setDesc(get(NewOpc));
2447     MI->getOperand(1).ChangeToImmediate(0);
2448   } else if (Ops.size() != 1)
2449     return NULL;
2450
2451   // Make sure the subregisters match.
2452   // Otherwise we risk changing the size of the load.
2453   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
2454     return NULL;
2455
2456   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2457   switch (LoadMI->getOpcode()) {
2458   case X86::V_SET0PS:
2459   case X86::V_SET0PD:
2460   case X86::V_SET0PI:
2461   case X86::V_SETALLONES:
2462   case X86::AVX_SET0PS:
2463   case X86::AVX_SET0PD:
2464   case X86::AVX_SET0PI:
2465   case X86::AVX_SET0PSY:
2466   case X86::AVX_SET0PDY:
2467   case X86::AVX_SETALLONES:
2468   case X86::FsFLD0SD:
2469   case X86::FsFLD0SS:
2470   case X86::VFsFLD0SD:
2471   case X86::VFsFLD0SS: {
2472     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2473     // Create a constant-pool entry and operands to load from it.
2474
2475     // Medium and large mode can't fold loads this way.
2476     if (TM.getCodeModel() != CodeModel::Small &&
2477         TM.getCodeModel() != CodeModel::Kernel)
2478       return NULL;
2479
2480     // x86-32 PIC requires a PIC base register for constant pools.
2481     unsigned PICBase = 0;
2482     if (TM.getRelocationModel() == Reloc::PIC_) {
2483       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2484         PICBase = X86::RIP;
2485       else
2486         // FIXME: PICBase = getGlobalBaseReg(&MF);
2487         // This doesn't work for several reasons.
2488         // 1. GlobalBaseReg may have been spilled.
2489         // 2. It may not be live at MI.
2490         return NULL;
2491     }
2492
2493     // Create a constant-pool entry.
2494     MachineConstantPool &MCP = *MF.getConstantPool();
2495     Type *Ty;
2496     unsigned Opc = LoadMI->getOpcode();
2497     if (Opc == X86::FsFLD0SS || Opc == X86::VFsFLD0SS)
2498       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2499     else if (Opc == X86::FsFLD0SD || Opc == X86::VFsFLD0SD)
2500       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2501     else if (Opc == X86::AVX_SET0PSY || Opc == X86::AVX_SET0PDY)
2502       Ty = VectorType::get(Type::getFloatTy(MF.getFunction()->getContext()), 8);
2503     else
2504       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2505
2506     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX_SETALLONES);
2507     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
2508                                     Constant::getNullValue(Ty);
2509     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2510
2511     // Create operands to load from the constant pool entry.
2512     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2513     MOs.push_back(MachineOperand::CreateImm(1));
2514     MOs.push_back(MachineOperand::CreateReg(0, false));
2515     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2516     MOs.push_back(MachineOperand::CreateReg(0, false));
2517     break;
2518   }
2519   default: {
2520     // Folding a normal load. Just copy the load's address operands.
2521     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2522     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2523       MOs.push_back(LoadMI->getOperand(i));
2524     break;
2525   }
2526   }
2527   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2528 }
2529
2530
2531 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2532                                   const SmallVectorImpl<unsigned> &Ops) const {
2533   // Check switch flag
2534   if (NoFusing) return 0;
2535
2536   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2537     switch (MI->getOpcode()) {
2538     default: return false;
2539     case X86::TEST8rr:
2540     case X86::TEST16rr:
2541     case X86::TEST32rr:
2542     case X86::TEST64rr:
2543       return true;
2544     case X86::ADD32ri:
2545       // FIXME: AsmPrinter doesn't know how to handle
2546       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2547       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2548         return false;
2549       break;
2550     }
2551   }
2552
2553   if (Ops.size() != 1)
2554     return false;
2555
2556   unsigned OpNum = Ops[0];
2557   unsigned Opc = MI->getOpcode();
2558   unsigned NumOps = MI->getDesc().getNumOperands();
2559   bool isTwoAddr = NumOps > 1 &&
2560     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2561
2562   // Folding a memory location into the two-address part of a two-address
2563   // instruction is different than folding it other places.  It requires
2564   // replacing the *two* registers with the memory location.
2565   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2566   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2567     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2568   } else if (OpNum == 0) { // If operand 0
2569     switch (Opc) {
2570     case X86::MOV8r0:
2571     case X86::MOV16r0:
2572     case X86::MOV32r0:
2573     case X86::MOV64r0: return true;
2574     default: break;
2575     }
2576     OpcodeTablePtr = &RegOp2MemOpTable0;
2577   } else if (OpNum == 1) {
2578     OpcodeTablePtr = &RegOp2MemOpTable1;
2579   } else if (OpNum == 2) {
2580     OpcodeTablePtr = &RegOp2MemOpTable2;
2581   }
2582
2583   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
2584     return true;
2585   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2586 }
2587
2588 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2589                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2590                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2591   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2592     MemOp2RegOpTable.find(MI->getOpcode());
2593   if (I == MemOp2RegOpTable.end())
2594     return false;
2595   unsigned Opc = I->second.first;
2596   unsigned Index = I->second.second & 0xf;
2597   bool FoldedLoad = I->second.second & (1 << 4);
2598   bool FoldedStore = I->second.second & (1 << 5);
2599   if (UnfoldLoad && !FoldedLoad)
2600     return false;
2601   UnfoldLoad &= FoldedLoad;
2602   if (UnfoldStore && !FoldedStore)
2603     return false;
2604   UnfoldStore &= FoldedStore;
2605
2606   const MCInstrDesc &MCID = get(Opc);
2607   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2608   if (!MI->hasOneMemOperand() &&
2609       RC == &X86::VR128RegClass &&
2610       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2611     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2612     // conservatively assume the address is unaligned. That's bad for
2613     // performance.
2614     return false;
2615   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2616   SmallVector<MachineOperand,2> BeforeOps;
2617   SmallVector<MachineOperand,2> AfterOps;
2618   SmallVector<MachineOperand,4> ImpOps;
2619   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2620     MachineOperand &Op = MI->getOperand(i);
2621     if (i >= Index && i < Index + X86::AddrNumOperands)
2622       AddrOps.push_back(Op);
2623     else if (Op.isReg() && Op.isImplicit())
2624       ImpOps.push_back(Op);
2625     else if (i < Index)
2626       BeforeOps.push_back(Op);
2627     else if (i > Index)
2628       AfterOps.push_back(Op);
2629   }
2630
2631   // Emit the load instruction.
2632   if (UnfoldLoad) {
2633     std::pair<MachineInstr::mmo_iterator,
2634               MachineInstr::mmo_iterator> MMOs =
2635       MF.extractLoadMemRefs(MI->memoperands_begin(),
2636                             MI->memoperands_end());
2637     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2638     if (UnfoldStore) {
2639       // Address operands cannot be marked isKill.
2640       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2641         MachineOperand &MO = NewMIs[0]->getOperand(i);
2642         if (MO.isReg())
2643           MO.setIsKill(false);
2644       }
2645     }
2646   }
2647
2648   // Emit the data processing instruction.
2649   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
2650   MachineInstrBuilder MIB(DataMI);
2651
2652   if (FoldedStore)
2653     MIB.addReg(Reg, RegState::Define);
2654   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2655     MIB.addOperand(BeforeOps[i]);
2656   if (FoldedLoad)
2657     MIB.addReg(Reg);
2658   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2659     MIB.addOperand(AfterOps[i]);
2660   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2661     MachineOperand &MO = ImpOps[i];
2662     MIB.addReg(MO.getReg(),
2663                getDefRegState(MO.isDef()) |
2664                RegState::Implicit |
2665                getKillRegState(MO.isKill()) |
2666                getDeadRegState(MO.isDead()) |
2667                getUndefRegState(MO.isUndef()));
2668   }
2669   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2670   unsigned NewOpc = 0;
2671   switch (DataMI->getOpcode()) {
2672   default: break;
2673   case X86::CMP64ri32:
2674   case X86::CMP64ri8:
2675   case X86::CMP32ri:
2676   case X86::CMP32ri8:
2677   case X86::CMP16ri:
2678   case X86::CMP16ri8:
2679   case X86::CMP8ri: {
2680     MachineOperand &MO0 = DataMI->getOperand(0);
2681     MachineOperand &MO1 = DataMI->getOperand(1);
2682     if (MO1.getImm() == 0) {
2683       switch (DataMI->getOpcode()) {
2684       default: break;
2685       case X86::CMP64ri8:
2686       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2687       case X86::CMP32ri8:
2688       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2689       case X86::CMP16ri8:
2690       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2691       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2692       }
2693       DataMI->setDesc(get(NewOpc));
2694       MO1.ChangeToRegister(MO0.getReg(), false);
2695     }
2696   }
2697   }
2698   NewMIs.push_back(DataMI);
2699
2700   // Emit the store instruction.
2701   if (UnfoldStore) {
2702     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI);
2703     std::pair<MachineInstr::mmo_iterator,
2704               MachineInstr::mmo_iterator> MMOs =
2705       MF.extractStoreMemRefs(MI->memoperands_begin(),
2706                              MI->memoperands_end());
2707     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2708   }
2709
2710   return true;
2711 }
2712
2713 bool
2714 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2715                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2716   if (!N->isMachineOpcode())
2717     return false;
2718
2719   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2720     MemOp2RegOpTable.find(N->getMachineOpcode());
2721   if (I == MemOp2RegOpTable.end())
2722     return false;
2723   unsigned Opc = I->second.first;
2724   unsigned Index = I->second.second & 0xf;
2725   bool FoldedLoad = I->second.second & (1 << 4);
2726   bool FoldedStore = I->second.second & (1 << 5);
2727   const MCInstrDesc &MCID = get(Opc);
2728   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2729   unsigned NumDefs = MCID.NumDefs;
2730   std::vector<SDValue> AddrOps;
2731   std::vector<SDValue> BeforeOps;
2732   std::vector<SDValue> AfterOps;
2733   DebugLoc dl = N->getDebugLoc();
2734   unsigned NumOps = N->getNumOperands();
2735   for (unsigned i = 0; i != NumOps-1; ++i) {
2736     SDValue Op = N->getOperand(i);
2737     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2738       AddrOps.push_back(Op);
2739     else if (i < Index-NumDefs)
2740       BeforeOps.push_back(Op);
2741     else if (i > Index-NumDefs)
2742       AfterOps.push_back(Op);
2743   }
2744   SDValue Chain = N->getOperand(NumOps-1);
2745   AddrOps.push_back(Chain);
2746
2747   // Emit the load instruction.
2748   SDNode *Load = 0;
2749   MachineFunction &MF = DAG.getMachineFunction();
2750   if (FoldedLoad) {
2751     EVT VT = *RC->vt_begin();
2752     std::pair<MachineInstr::mmo_iterator,
2753               MachineInstr::mmo_iterator> MMOs =
2754       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2755                             cast<MachineSDNode>(N)->memoperands_end());
2756     if (!(*MMOs.first) &&
2757         RC == &X86::VR128RegClass &&
2758         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2759       // Do not introduce a slow unaligned load.
2760       return false;
2761     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2762     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2763                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2764     NewNodes.push_back(Load);
2765
2766     // Preserve memory reference information.
2767     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2768   }
2769
2770   // Emit the data processing instruction.
2771   std::vector<EVT> VTs;
2772   const TargetRegisterClass *DstRC = 0;
2773   if (MCID.getNumDefs() > 0) {
2774     DstRC = getRegClass(MCID, 0, &RI);
2775     VTs.push_back(*DstRC->vt_begin());
2776   }
2777   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2778     EVT VT = N->getValueType(i);
2779     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
2780       VTs.push_back(VT);
2781   }
2782   if (Load)
2783     BeforeOps.push_back(SDValue(Load, 0));
2784   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2785   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2786                                       BeforeOps.size());
2787   NewNodes.push_back(NewNode);
2788
2789   // Emit the store instruction.
2790   if (FoldedStore) {
2791     AddrOps.pop_back();
2792     AddrOps.push_back(SDValue(NewNode, 0));
2793     AddrOps.push_back(Chain);
2794     std::pair<MachineInstr::mmo_iterator,
2795               MachineInstr::mmo_iterator> MMOs =
2796       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2797                              cast<MachineSDNode>(N)->memoperands_end());
2798     if (!(*MMOs.first) &&
2799         RC == &X86::VR128RegClass &&
2800         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2801       // Do not introduce a slow unaligned store.
2802       return false;
2803     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2804     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2805                                                          isAligned, TM),
2806                                        dl, MVT::Other,
2807                                        &AddrOps[0], AddrOps.size());
2808     NewNodes.push_back(Store);
2809
2810     // Preserve memory reference information.
2811     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2812   }
2813
2814   return true;
2815 }
2816
2817 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2818                                       bool UnfoldLoad, bool UnfoldStore,
2819                                       unsigned *LoadRegIndex) const {
2820   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2821     MemOp2RegOpTable.find(Opc);
2822   if (I == MemOp2RegOpTable.end())
2823     return 0;
2824   bool FoldedLoad = I->second.second & (1 << 4);
2825   bool FoldedStore = I->second.second & (1 << 5);
2826   if (UnfoldLoad && !FoldedLoad)
2827     return 0;
2828   if (UnfoldStore && !FoldedStore)
2829     return 0;
2830   if (LoadRegIndex)
2831     *LoadRegIndex = I->second.second & 0xf;
2832   return I->second.first;
2833 }
2834
2835 bool
2836 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2837                                      int64_t &Offset1, int64_t &Offset2) const {
2838   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2839     return false;
2840   unsigned Opc1 = Load1->getMachineOpcode();
2841   unsigned Opc2 = Load2->getMachineOpcode();
2842   switch (Opc1) {
2843   default: return false;
2844   case X86::MOV8rm:
2845   case X86::MOV16rm:
2846   case X86::MOV32rm:
2847   case X86::MOV64rm:
2848   case X86::LD_Fp32m:
2849   case X86::LD_Fp64m:
2850   case X86::LD_Fp80m:
2851   case X86::MOVSSrm:
2852   case X86::MOVSDrm:
2853   case X86::MMX_MOVD64rm:
2854   case X86::MMX_MOVQ64rm:
2855   case X86::FsMOVAPSrm:
2856   case X86::FsMOVAPDrm:
2857   case X86::MOVAPSrm:
2858   case X86::MOVUPSrm:
2859   case X86::MOVAPDrm:
2860   case X86::MOVDQArm:
2861   case X86::MOVDQUrm:
2862   case X86::VMOVAPSYrm:
2863   case X86::VMOVUPSYrm:
2864   case X86::VMOVAPDYrm:
2865   case X86::VMOVDQAYrm:
2866   case X86::VMOVDQUYrm:
2867     break;
2868   }
2869   switch (Opc2) {
2870   default: return false;
2871   case X86::MOV8rm:
2872   case X86::MOV16rm:
2873   case X86::MOV32rm:
2874   case X86::MOV64rm:
2875   case X86::LD_Fp32m:
2876   case X86::LD_Fp64m:
2877   case X86::LD_Fp80m:
2878   case X86::MOVSSrm:
2879   case X86::MOVSDrm:
2880   case X86::MMX_MOVD64rm:
2881   case X86::MMX_MOVQ64rm:
2882   case X86::FsMOVAPSrm:
2883   case X86::FsMOVAPDrm:
2884   case X86::MOVAPSrm:
2885   case X86::MOVUPSrm:
2886   case X86::MOVAPDrm:
2887   case X86::MOVDQArm:
2888   case X86::MOVDQUrm:
2889   case X86::VMOVAPSYrm:
2890   case X86::VMOVUPSYrm:
2891   case X86::VMOVAPDYrm:
2892   case X86::VMOVDQAYrm:
2893   case X86::VMOVDQUYrm:
2894     break;
2895   }
2896
2897   // Check if chain operands and base addresses match.
2898   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2899       Load1->getOperand(5) != Load2->getOperand(5))
2900     return false;
2901   // Segment operands should match as well.
2902   if (Load1->getOperand(4) != Load2->getOperand(4))
2903     return false;
2904   // Scale should be 1, Index should be Reg0.
2905   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2906       Load1->getOperand(2) == Load2->getOperand(2)) {
2907     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2908       return false;
2909
2910     // Now let's examine the displacements.
2911     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2912         isa<ConstantSDNode>(Load2->getOperand(3))) {
2913       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2914       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2915       return true;
2916     }
2917   }
2918   return false;
2919 }
2920
2921 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2922                                            int64_t Offset1, int64_t Offset2,
2923                                            unsigned NumLoads) const {
2924   assert(Offset2 > Offset1);
2925   if ((Offset2 - Offset1) / 8 > 64)
2926     return false;
2927
2928   unsigned Opc1 = Load1->getMachineOpcode();
2929   unsigned Opc2 = Load2->getMachineOpcode();
2930   if (Opc1 != Opc2)
2931     return false;  // FIXME: overly conservative?
2932
2933   switch (Opc1) {
2934   default: break;
2935   case X86::LD_Fp32m:
2936   case X86::LD_Fp64m:
2937   case X86::LD_Fp80m:
2938   case X86::MMX_MOVD64rm:
2939   case X86::MMX_MOVQ64rm:
2940     return false;
2941   }
2942
2943   EVT VT = Load1->getValueType(0);
2944   switch (VT.getSimpleVT().SimpleTy) {
2945   default:
2946     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2947     // have 16 of them to play with.
2948     if (TM.getSubtargetImpl()->is64Bit()) {
2949       if (NumLoads >= 3)
2950         return false;
2951     } else if (NumLoads) {
2952       return false;
2953     }
2954     break;
2955   case MVT::i8:
2956   case MVT::i16:
2957   case MVT::i32:
2958   case MVT::i64:
2959   case MVT::f32:
2960   case MVT::f64:
2961     if (NumLoads)
2962       return false;
2963     break;
2964   }
2965
2966   return true;
2967 }
2968
2969
2970 bool X86InstrInfo::
2971 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2972   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2973   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2974   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2975     return true;
2976   Cond[0].setImm(GetOppositeBranchCondition(CC));
2977   return false;
2978 }
2979
2980 bool X86InstrInfo::
2981 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2982   // FIXME: Return false for x87 stack register classes for now. We can't
2983   // allow any loads of these registers before FpGet_ST0_80.
2984   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2985            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2986 }
2987
2988 /// getGlobalBaseReg - Return a virtual register initialized with the
2989 /// the global base register value. Output instructions required to
2990 /// initialize the register in the function entry block, if necessary.
2991 ///
2992 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
2993 ///
2994 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
2995   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
2996          "X86-64 PIC uses RIP relative addressing");
2997
2998   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
2999   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3000   if (GlobalBaseReg != 0)
3001     return GlobalBaseReg;
3002
3003   // Create the register. The code to initialize it is inserted
3004   // later, by the CGBR pass (below).
3005   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3006   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3007   X86FI->setGlobalBaseReg(GlobalBaseReg);
3008   return GlobalBaseReg;
3009 }
3010
3011 // These are the replaceable SSE instructions. Some of these have Int variants
3012 // that we don't include here. We don't want to replace instructions selected
3013 // by intrinsics.
3014 static const unsigned ReplaceableInstrs[][3] = {
3015   //PackedSingle     PackedDouble    PackedInt
3016   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3017   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3018   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3019   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3020   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3021   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3022   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3023   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3024   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3025   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3026   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3027   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3028   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3029   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3030   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3031   // AVX 128-bit support
3032   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
3033   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
3034   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
3035   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
3036   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
3037   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
3038   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
3039   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
3040   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
3041   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
3042   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
3043   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
3044   { X86::AVX_SET0PS, X86::AVX_SET0PD, X86::AVX_SET0PI },
3045   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
3046   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
3047   // AVX 256-bit support
3048   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
3049   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
3050   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
3051   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
3052   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
3053   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr },
3054 };
3055
3056 // FIXME: Some shuffle and unpack instructions have equivalents in different
3057 // domains, but they require a bit more work than just switching opcodes.
3058
3059 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3060   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3061     if (ReplaceableInstrs[i][domain-1] == opcode)
3062       return ReplaceableInstrs[i];
3063   return 0;
3064 }
3065
3066 std::pair<uint16_t, uint16_t>
3067 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3068   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3069   return std::make_pair(domain,
3070                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3071 }
3072
3073 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3074   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3075   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3076   assert(dom && "Not an SSE instruction");
3077   const unsigned *table = lookup(MI->getOpcode(), dom);
3078   assert(table && "Cannot change domain");
3079   MI->setDesc(get(table[Domain-1]));
3080 }
3081
3082 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3083 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3084   NopInst.setOpcode(X86::NOOP);
3085 }
3086
3087 bool X86InstrInfo::isHighLatencyDef(int opc) const {
3088   switch (opc) {
3089   default: return false;
3090   case X86::DIVSDrm:
3091   case X86::DIVSDrm_Int:
3092   case X86::DIVSDrr:
3093   case X86::DIVSDrr_Int:
3094   case X86::DIVSSrm:
3095   case X86::DIVSSrm_Int:
3096   case X86::DIVSSrr:
3097   case X86::DIVSSrr_Int:
3098   case X86::SQRTPDm:
3099   case X86::SQRTPDm_Int:
3100   case X86::SQRTPDr:
3101   case X86::SQRTPDr_Int:
3102   case X86::SQRTPSm:
3103   case X86::SQRTPSm_Int:
3104   case X86::SQRTPSr:
3105   case X86::SQRTPSr_Int:
3106   case X86::SQRTSDm:
3107   case X86::SQRTSDm_Int:
3108   case X86::SQRTSDr:
3109   case X86::SQRTSDr_Int:
3110   case X86::SQRTSSm:
3111   case X86::SQRTSSm_Int:
3112   case X86::SQRTSSr:
3113   case X86::SQRTSSr_Int:
3114     return true;
3115   }
3116 }
3117
3118 bool X86InstrInfo::
3119 hasHighOperandLatency(const InstrItineraryData *ItinData,
3120                       const MachineRegisterInfo *MRI,
3121                       const MachineInstr *DefMI, unsigned DefIdx,
3122                       const MachineInstr *UseMI, unsigned UseIdx) const {
3123   return isHighLatencyDef(DefMI->getOpcode());
3124 }
3125
3126 namespace {
3127   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3128   /// global base register for x86-32.
3129   struct CGBR : public MachineFunctionPass {
3130     static char ID;
3131     CGBR() : MachineFunctionPass(ID) {}
3132
3133     virtual bool runOnMachineFunction(MachineFunction &MF) {
3134       const X86TargetMachine *TM =
3135         static_cast<const X86TargetMachine *>(&MF.getTarget());
3136
3137       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3138              "X86-64 PIC uses RIP relative addressing");
3139
3140       // Only emit a global base reg in PIC mode.
3141       if (TM->getRelocationModel() != Reloc::PIC_)
3142         return false;
3143
3144       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
3145       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3146
3147       // If we didn't need a GlobalBaseReg, don't insert code.
3148       if (GlobalBaseReg == 0)
3149         return false;
3150
3151       // Insert the set of GlobalBaseReg into the first MBB of the function
3152       MachineBasicBlock &FirstMBB = MF.front();
3153       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3154       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3155       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3156       const X86InstrInfo *TII = TM->getInstrInfo();
3157
3158       unsigned PC;
3159       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3160         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3161       else
3162         PC = GlobalBaseReg;
3163
3164       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3165       // only used in JIT code emission as displacement to pc.
3166       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3167
3168       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3169       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3170       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3171         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3172         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3173           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3174                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3175       }
3176
3177       return true;
3178     }
3179
3180     virtual const char *getPassName() const {
3181       return "X86 PIC Global Base Reg Initialization";
3182     }
3183
3184     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3185       AU.setPreservesCFG();
3186       MachineFunctionPass::getAnalysisUsage(AU);
3187     }
3188   };
3189 }
3190
3191 char CGBR::ID = 0;
3192 FunctionPass*
3193 llvm::createGlobalBaseRegPass() { return new CGBR(); }