lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/LLVMContext.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/CodeGen/PseudoSourceValue.h"
  29 #include "llvm/MC/MCInst.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include <limits>
  37
  38 #define GET_INSTRINFO_CTOR
  39 #include "X86GenInstrInfo.inc"
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 NoFusing("disable-spill-fusing",
  45          cl::desc("Disable fusing of spill code into instructions"));
  46 static cl::opt<bool>
  47 PrintFailedFusing("print-failed-fuse-candidates",
  48                   cl::desc("Print instructions that the allocator wants to"
  49                            " fuse, but the X86 backend currently can't"),
  50                   cl::Hidden);
  51 static cl::opt<bool>
  52 ReMatPICStubLoad("remat-pic-stub-load",
  53                  cl::desc("Re-materialize load from stub in PIC mode"),
  54                  cl::init(false), cl::Hidden);
  55
  56 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  57   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  58                      ? X86::ADJCALLSTACKDOWN64
  59                      : X86::ADJCALLSTACKDOWN32),
  60                     (tm.getSubtarget<X86Subtarget>().is64Bit()
  61                      ? X86::ADJCALLSTACKUP64
  62                      : X86::ADJCALLSTACKUP32)),
  63     TM(tm), RI(tm, *this) {
  64   enum {
  65     TB_NOT_REVERSABLE = 1U << 31,
  66     TB_FLAGS = TB_NOT_REVERSABLE
  67   };
  68
  69   static const unsigned OpTbl2Addr[][2] = {
  70     { X86::ADC32ri,     X86::ADC32mi },
  71     { X86::ADC32ri8,    X86::ADC32mi8 },
  72     { X86::ADC32rr,     X86::ADC32mr },
  73     { X86::ADC64ri32,   X86::ADC64mi32 },
  74     { X86::ADC64ri8,    X86::ADC64mi8 },
  75     { X86::ADC64rr,     X86::ADC64mr },
  76     { X86::ADD16ri,     X86::ADD16mi },
  77     { X86::ADD16ri8,    X86::ADD16mi8 },
  78     { X86::ADD16ri_DB,  X86::ADD16mi  | TB_NOT_REVERSABLE },
  79     { X86::ADD16ri8_DB, X86::ADD16mi8 | TB_NOT_REVERSABLE },
  80     { X86::ADD16rr,     X86::ADD16mr },
  81     { X86::ADD16rr_DB,  X86::ADD16mr | TB_NOT_REVERSABLE },
  82     { X86::ADD32ri,     X86::ADD32mi },
  83     { X86::ADD32ri8,    X86::ADD32mi8 },
  84     { X86::ADD32ri_DB,  X86::ADD32mi | TB_NOT_REVERSABLE },
  85     { X86::ADD32ri8_DB, X86::ADD32mi8 | TB_NOT_REVERSABLE },
  86     { X86::ADD32rr,     X86::ADD32mr },
  87     { X86::ADD32rr_DB,  X86::ADD32mr | TB_NOT_REVERSABLE },
  88     { X86::ADD64ri32,   X86::ADD64mi32 },
  89     { X86::ADD64ri8,    X86::ADD64mi8 },
  90     { X86::ADD64ri32_DB,X86::ADD64mi32 | TB_NOT_REVERSABLE },
  91     { X86::ADD64ri8_DB, X86::ADD64mi8 | TB_NOT_REVERSABLE },
  92     { X86::ADD64rr,     X86::ADD64mr },
  93     { X86::ADD64rr_DB,  X86::ADD64mr | TB_NOT_REVERSABLE },
  94     { X86::ADD8ri,      X86::ADD8mi },
  95     { X86::ADD8rr,      X86::ADD8mr },
  96     { X86::AND16ri,     X86::AND16mi },
  97     { X86::AND16ri8,    X86::AND16mi8 },
  98     { X86::AND16rr,     X86::AND16mr },
  99     { X86::AND32ri,     X86::AND32mi },
 100     { X86::AND32ri8,    X86::AND32mi8 },
 101     { X86::AND32rr,     X86::AND32mr },
 102     { X86::AND64ri32,   X86::AND64mi32 },
 103     { X86::AND64ri8,    X86::AND64mi8 },
 104     { X86::AND64rr,     X86::AND64mr },
 105     { X86::AND8ri,      X86::AND8mi },
 106     { X86::AND8rr,      X86::AND8mr },
 107     { X86::DEC16r,      X86::DEC16m },
 108     { X86::DEC32r,      X86::DEC32m },
 109     { X86::DEC64_16r,   X86::DEC64_16m },
 110     { X86::DEC64_32r,   X86::DEC64_32m },
 111     { X86::DEC64r,      X86::DEC64m },
 112     { X86::DEC8r,       X86::DEC8m },
 113     { X86::INC16r,      X86::INC16m },
 114     { X86::INC32r,      X86::INC32m },
 115     { X86::INC64_16r,   X86::INC64_16m },
 116     { X86::INC64_32r,   X86::INC64_32m },
 117     { X86::INC64r,      X86::INC64m },
 118     { X86::INC8r,       X86::INC8m },
 119     { X86::NEG16r,      X86::NEG16m },
 120     { X86::NEG32r,      X86::NEG32m },
 121     { X86::NEG64r,      X86::NEG64m },
 122     { X86::NEG8r,       X86::NEG8m },
 123     { X86::NOT16r,      X86::NOT16m },
 124     { X86::NOT32r,      X86::NOT32m },
 125     { X86::NOT64r,      X86::NOT64m },
 126     { X86::NOT8r,       X86::NOT8m },
 127     { X86::OR16ri,      X86::OR16mi },
 128     { X86::OR16ri8,     X86::OR16mi8 },
 129     { X86::OR16rr,      X86::OR16mr },
 130     { X86::OR32ri,      X86::OR32mi },
 131     { X86::OR32ri8,     X86::OR32mi8 },
 132     { X86::OR32rr,      X86::OR32mr },
 133     { X86::OR64ri32,    X86::OR64mi32 },
 134     { X86::OR64ri8,     X86::OR64mi8 },
 135     { X86::OR64rr,      X86::OR64mr },
 136     { X86::OR8ri,       X86::OR8mi },
 137     { X86::OR8rr,       X86::OR8mr },
 138     { X86::ROL16r1,     X86::ROL16m1 },
 139     { X86::ROL16rCL,    X86::ROL16mCL },
 140     { X86::ROL16ri,     X86::ROL16mi },
 141     { X86::ROL32r1,     X86::ROL32m1 },
 142     { X86::ROL32rCL,    X86::ROL32mCL },
 143     { X86::ROL32ri,     X86::ROL32mi },
 144     { X86::ROL64r1,     X86::ROL64m1 },
 145     { X86::ROL64rCL,    X86::ROL64mCL },
 146     { X86::ROL64ri,     X86::ROL64mi },
 147     { X86::ROL8r1,      X86::ROL8m1 },
 148     { X86::ROL8rCL,     X86::ROL8mCL },
 149     { X86::ROL8ri,      X86::ROL8mi },
 150     { X86::ROR16r1,     X86::ROR16m1 },
 151     { X86::ROR16rCL,    X86::ROR16mCL },
 152     { X86::ROR16ri,     X86::ROR16mi },
 153     { X86::ROR32r1,     X86::ROR32m1 },
 154     { X86::ROR32rCL,    X86::ROR32mCL },
 155     { X86::ROR32ri,     X86::ROR32mi },
 156     { X86::ROR64r1,     X86::ROR64m1 },
 157     { X86::ROR64rCL,    X86::ROR64mCL },
 158     { X86::ROR64ri,     X86::ROR64mi },
 159     { X86::ROR8r1,      X86::ROR8m1 },
 160     { X86::ROR8rCL,     X86::ROR8mCL },
 161     { X86::ROR8ri,      X86::ROR8mi },
 162     { X86::SAR16r1,     X86::SAR16m1 },
 163     { X86::SAR16rCL,    X86::SAR16mCL },
 164     { X86::SAR16ri,     X86::SAR16mi },
 165     { X86::SAR32r1,     X86::SAR32m1 },
 166     { X86::SAR32rCL,    X86::SAR32mCL },
 167     { X86::SAR32ri,     X86::SAR32mi },
 168     { X86::SAR64r1,     X86::SAR64m1 },
 169     { X86::SAR64rCL,    X86::SAR64mCL },
 170     { X86::SAR64ri,     X86::SAR64mi },
 171     { X86::SAR8r1,      X86::SAR8m1 },
 172     { X86::SAR8rCL,     X86::SAR8mCL },
 173     { X86::SAR8ri,      X86::SAR8mi },
 174     { X86::SBB32ri,     X86::SBB32mi },
 175     { X86::SBB32ri8,    X86::SBB32mi8 },
 176     { X86::SBB32rr,     X86::SBB32mr },
 177     { X86::SBB64ri32,   X86::SBB64mi32 },
 178     { X86::SBB64ri8,    X86::SBB64mi8 },
 179     { X86::SBB64rr,     X86::SBB64mr },
 180     { X86::SHL16rCL,    X86::SHL16mCL },
 181     { X86::SHL16ri,     X86::SHL16mi },
 182     { X86::SHL32rCL,    X86::SHL32mCL },
 183     { X86::SHL32ri,     X86::SHL32mi },
 184     { X86::SHL64rCL,    X86::SHL64mCL },
 185     { X86::SHL64ri,     X86::SHL64mi },
 186     { X86::SHL8rCL,     X86::SHL8mCL },
 187     { X86::SHL8ri,      X86::SHL8mi },
 188     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 189     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 190     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 191     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 192     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 193     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 194     { X86::SHR16r1,     X86::SHR16m1 },
 195     { X86::SHR16rCL,    X86::SHR16mCL },
 196     { X86::SHR16ri,     X86::SHR16mi },
 197     { X86::SHR32r1,     X86::SHR32m1 },
 198     { X86::SHR32rCL,    X86::SHR32mCL },
 199     { X86::SHR32ri,     X86::SHR32mi },
 200     { X86::SHR64r1,     X86::SHR64m1 },
 201     { X86::SHR64rCL,    X86::SHR64mCL },
 202     { X86::SHR64ri,     X86::SHR64mi },
 203     { X86::SHR8r1,      X86::SHR8m1 },
 204     { X86::SHR8rCL,     X86::SHR8mCL },
 205     { X86::SHR8ri,      X86::SHR8mi },
 206     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 207     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 208     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 209     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 210     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 211     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 212     { X86::SUB16ri,     X86::SUB16mi },
 213     { X86::SUB16ri8,    X86::SUB16mi8 },
 214     { X86::SUB16rr,     X86::SUB16mr },
 215     { X86::SUB32ri,     X86::SUB32mi },
 216     { X86::SUB32ri8,    X86::SUB32mi8 },
 217     { X86::SUB32rr,     X86::SUB32mr },
 218     { X86::SUB64ri32,   X86::SUB64mi32 },
 219     { X86::SUB64ri8,    X86::SUB64mi8 },
 220     { X86::SUB64rr,     X86::SUB64mr },
 221     { X86::SUB8ri,      X86::SUB8mi },
 222     { X86::SUB8rr,      X86::SUB8mr },
 223     { X86::XOR16ri,     X86::XOR16mi },
 224     { X86::XOR16ri8,    X86::XOR16mi8 },
 225     { X86::XOR16rr,     X86::XOR16mr },
 226     { X86::XOR32ri,     X86::XOR32mi },
 227     { X86::XOR32ri8,    X86::XOR32mi8 },
 228     { X86::XOR32rr,     X86::XOR32mr },
 229     { X86::XOR64ri32,   X86::XOR64mi32 },
 230     { X86::XOR64ri8,    X86::XOR64mi8 },
 231     { X86::XOR64rr,     X86::XOR64mr },
 232     { X86::XOR8ri,      X86::XOR8mi },
 233     { X86::XOR8rr,      X86::XOR8mr }
 234   };
 235
 236   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 237     unsigned RegOp = OpTbl2Addr[i][0];
 238     unsigned MemOp = OpTbl2Addr[i][1] & ~TB_FLAGS;
 239     assert(!RegOp2MemOpTable2Addr.count(RegOp) && "Duplicated entries?");
 240     RegOp2MemOpTable2Addr[RegOp] = std::make_pair(MemOp, 0U);
 241
 242     // If this is not a reversible operation (because there is a many->one)
 243     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 244     if (OpTbl2Addr[i][1] & TB_NOT_REVERSABLE)
 245       continue;
 246
 247     // Index 0, folded load and store, no alignment requirement.
 248     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 249
 250     assert(!MemOp2RegOpTable.count(MemOp) &&
 251             "Duplicated entries in unfolding maps?");
 252     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 253   }
 254
 255   // If the third value is 1, then it's folding either a load or a store.
 256   static const unsigned OpTbl0[][4] = {
 257     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 258     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 259     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 260     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 261     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 262     { X86::WINCALL64r,  X86::WINCALL64m, 1, 0 },
 263     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 264     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 265     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 266     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 267     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 268     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 269     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 270     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 271     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 272     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 273     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 274     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 275     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 276     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 277     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 278     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 279     { X86::FsMOVAPDrr,  X86::MOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 280     { X86::FsMOVAPSrr,  X86::MOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 281     { X86::FsVMOVAPDrr, X86::VMOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 282     { X86::FsVMOVAPSrr, X86::VMOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 283     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 284     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 285     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 286     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 287     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 288     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 289     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 290     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 291     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 292     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 293     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 294     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 295     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 296     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 297     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 298     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 299     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 300     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 301     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 302     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 303     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 304     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 305     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr, 0, 32 },
 306     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr, 0, 32 },
 307     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr, 0, 32 },
 308     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 309     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 310     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 311     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 312     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 313     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 314     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr, 0, 0 },
 315     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr, 0, 0 },
 316     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 317     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 318     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 319     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 320     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 321     { X86::SETAr,       X86::SETAm, 0, 0 },
 322     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 323     { X86::SETBr,       X86::SETBm, 0, 0 },
 324     { X86::SETEr,       X86::SETEm, 0, 0 },
 325     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 326     { X86::SETGr,       X86::SETGm, 0, 0 },
 327     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 328     { X86::SETLr,       X86::SETLm, 0, 0 },
 329     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 330     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 331     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 332     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 333     { X86::SETOr,       X86::SETOm, 0, 0 },
 334     { X86::SETPr,       X86::SETPm, 0, 0 },
 335     { X86::SETSr,       X86::SETSm, 0, 0 },
 336     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 337     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 338     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 339     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 340     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 341     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 342   };
 343
 344   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 345     unsigned RegOp      = OpTbl0[i][0];
 346     unsigned MemOp      = OpTbl0[i][1] & ~TB_FLAGS;
 347     unsigned FoldedLoad = OpTbl0[i][2];
 348     unsigned Align      = OpTbl0[i][3];
 349     assert(!RegOp2MemOpTable0.count(RegOp) && "Duplicated entries?");
 350     RegOp2MemOpTable0[RegOp] = std::make_pair(MemOp, Align);
 351
 352     // If this is not a reversible operation (because there is a many->one)
 353     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 354     if (OpTbl0[i][1] & TB_NOT_REVERSABLE)
 355       continue;
 356
 357     // Index 0, folded load or store.
 358     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 359     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicated entries?");
 360     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 361   }
 362
 363   static const unsigned OpTbl1[][3] = {
 364     { X86::CMP16rr,         X86::CMP16rm, 0 },
 365     { X86::CMP32rr,         X86::CMP32rm, 0 },
 366     { X86::CMP64rr,         X86::CMP64rm, 0 },
 367     { X86::CMP8rr,          X86::CMP8rm, 0 },
 368     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 369     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 370     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 371     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 372     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 373     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 374     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 375     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 376     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 377     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 378     { X86::FsMOVAPDrr,      X86::MOVSDrm | TB_NOT_REVERSABLE , 0 },
 379     { X86::FsMOVAPSrr,      X86::MOVSSrm | TB_NOT_REVERSABLE , 0 },
 380     { X86::FsVMOVAPDrr,     X86::VMOVSDrm | TB_NOT_REVERSABLE , 0 },
 381     { X86::FsVMOVAPSrr,     X86::VMOVSSrm | TB_NOT_REVERSABLE , 0 },
 382     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 383     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 384     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 385     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 386     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 387     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 388     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 389     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 390     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 391     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 392     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 393     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 394     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 395     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 396     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm, 0 },
 397     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm, 0 },
 398     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 399     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 400     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 401     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 402     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 403     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 404     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm, 16 },
 405     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm, 16 },
 406     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 407     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 408     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 409     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 410     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 411     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 412     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm, 0 },
 413     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm, 0 },
 414     { X86::MOV16rr,         X86::MOV16rm, 0 },
 415     { X86::MOV32rr,         X86::MOV32rm, 0 },
 416     { X86::MOV64rr,         X86::MOV64rm, 0 },
 417     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 418     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 419     { X86::MOV8rr,          X86::MOV8rm, 0 },
 420     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 421     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 422     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm, 32 },
 423     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm, 32 },
 424     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 425     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 426     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 427     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 428     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm, 16 },
 429     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 430     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 431     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 432     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 433     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 434     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 435     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 436     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 437     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 438     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 439     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm, 0 },
 440     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm, 0 },
 441     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 442     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 443     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 444     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 445     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 446     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 447     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 448     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 449     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 450     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 451     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 452     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 453     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 454     { X86::RCPPSr,          X86::RCPPSm, 16 },
 455     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 456     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 457     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 458     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 459     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 460     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 461     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 462     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 463     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 464     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 465     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 466     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 467     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 468     { X86::TEST16rr,        X86::TEST16rm, 0 },
 469     { X86::TEST32rr,        X86::TEST32rm, 0 },
 470     { X86::TEST64rr,        X86::TEST64rm, 0 },
 471     { X86::TEST8rr,         X86::TEST8rm, 0 },
 472     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 473     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 474     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 },
 475     { X86::VUCOMISDrr,      X86::VUCOMISDrm, 0 },
 476     { X86::VUCOMISSrr,      X86::VUCOMISSrm, 0 }
 477   };
 478
 479   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 480     unsigned RegOp = OpTbl1[i][0];
 481     unsigned MemOp = OpTbl1[i][1] & ~TB_FLAGS;
 482     unsigned Align = OpTbl1[i][2];
 483     assert(!RegOp2MemOpTable1.count(RegOp) && "Duplicate entries");
 484     RegOp2MemOpTable1[RegOp] = std::make_pair(MemOp, Align);
 485
 486     // If this is not a reversible operation (because there is a many->one)
 487     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 488     if (OpTbl1[i][1] & TB_NOT_REVERSABLE)
 489       continue;
 490
 491     // Index 1, folded load
 492     unsigned AuxInfo = 1 | (1 << 4);
 493     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicate entries");
 494     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 495   }
 496
 497   static const unsigned OpTbl2[][3] = {
 498     { X86::ADC32rr,         X86::ADC32rm, 0 },
 499     { X86::ADC64rr,         X86::ADC64rm, 0 },
 500     { X86::ADD16rr,         X86::ADD16rm, 0 },
 501     { X86::ADD16rr_DB,      X86::ADD16rm | TB_NOT_REVERSABLE, 0 },
 502     { X86::ADD32rr,         X86::ADD32rm, 0 },
 503     { X86::ADD32rr_DB,      X86::ADD32rm | TB_NOT_REVERSABLE, 0 },
 504     { X86::ADD64rr,         X86::ADD64rm, 0 },
 505     { X86::ADD64rr_DB,      X86::ADD64rm | TB_NOT_REVERSABLE, 0 },
 506     { X86::ADD8rr,          X86::ADD8rm, 0 },
 507     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 508     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 509     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 510     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 511     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 512     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 513     { X86::AND16rr,         X86::AND16rm, 0 },
 514     { X86::AND32rr,         X86::AND32rm, 0 },
 515     { X86::AND64rr,         X86::AND64rm, 0 },
 516     { X86::AND8rr,          X86::AND8rm, 0 },
 517     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 518     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 519     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 520     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 521     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 522     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 523     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 524     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 525     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 526     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 527     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 528     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 529     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 530     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 531     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 532     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 533     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 534     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 535     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 536     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 537     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 538     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 539     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 540     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 541     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 542     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 543     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 544     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 545     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 546     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 547     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 548     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 549     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 550     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 551     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 552     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 553     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 554     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 555     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 556     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 557     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 558     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 559     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 560     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 561     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 562     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 563     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 564     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 565     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 566     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 567     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 568     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 569     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 570     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 571     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 572     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 573     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 574     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 575     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 576     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 577     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 578     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 579     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 580     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 581     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 582     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 583     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 584     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 585     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 586     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 587     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 588     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 589     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 590     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 591     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 592     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 593     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 594     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 595     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 596     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 597     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 598     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 599     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 600     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 601     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 602     { X86::MINPDrr,         X86::MINPDrm, 16 },
 603     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 604     { X86::MINPSrr,         X86::MINPSrm, 16 },
 605     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 606     { X86::MINSDrr,         X86::MINSDrm, 0 },
 607     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 608     { X86::MINSSrr,         X86::MINSSrm, 0 },
 609     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 610     { X86::MULPDrr,         X86::MULPDrm, 16 },
 611     { X86::MULPSrr,         X86::MULPSrm, 16 },
 612     { X86::MULSDrr,         X86::MULSDrm, 0 },
 613     { X86::MULSSrr,         X86::MULSSrm, 0 },
 614     { X86::OR16rr,          X86::OR16rm, 0 },
 615     { X86::OR32rr,          X86::OR32rm, 0 },
 616     { X86::OR64rr,          X86::OR64rm, 0 },
 617     { X86::OR8rr,           X86::OR8rm, 0 },
 618     { X86::ORPDrr,          X86::ORPDrm, 16 },
 619     { X86::ORPSrr,          X86::ORPSrm, 16 },
 620     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 621     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 622     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 623     { X86::PADDBrr,         X86::PADDBrm, 16 },
 624     { X86::PADDDrr,         X86::PADDDrm, 16 },
 625     { X86::PADDQrr,         X86::PADDQrm, 16 },
 626     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 627     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 628     { X86::PADDWrr,         X86::PADDWrm, 16 },
 629     { X86::PANDNrr,         X86::PANDNrm, 16 },
 630     { X86::PANDrr,          X86::PANDrm, 16 },
 631     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 632     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 633     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 634     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 635     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 636     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 637     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 638     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 639     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 640     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 641     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 642     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 643     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 644     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 645     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 646     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 647     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 648     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 649     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 650     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 651     { X86::PORrr,           X86::PORrm, 16 },
 652     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 653     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 654     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 655     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 656     { X86::PSRADrr,         X86::PSRADrm, 16 },
 657     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 658     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 659     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 660     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 661     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 662     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 663     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 664     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 665     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 666     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 667     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 668     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 669     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 670     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 671     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 672     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 673     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 674     { X86::PXORrr,          X86::PXORrm, 16 },
 675     { X86::SBB32rr,         X86::SBB32rm, 0 },
 676     { X86::SBB64rr,         X86::SBB64rm, 0 },
 677     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 678     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 679     { X86::SUB16rr,         X86::SUB16rm, 0 },
 680     { X86::SUB32rr,         X86::SUB32rm, 0 },
 681     { X86::SUB64rr,         X86::SUB64rm, 0 },
 682     { X86::SUB8rr,          X86::SUB8rm, 0 },
 683     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 684     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 685     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 686     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 687     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 688     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 689     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 690     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 691     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 692     { X86::XOR16rr,         X86::XOR16rm, 0 },
 693     { X86::XOR32rr,         X86::XOR32rm, 0 },
 694     { X86::XOR64rr,         X86::XOR64rm, 0 },
 695     { X86::XOR8rr,          X86::XOR8rm, 0 },
 696     { X86::XORPDrr,         X86::XORPDrm, 16 },
 697     { X86::XORPSrr,         X86::XORPSrm, 16 }
 698   };
 699
 700   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 701     unsigned RegOp = OpTbl2[i][0];
 702     unsigned MemOp = OpTbl2[i][1] & ~TB_FLAGS;
 703     unsigned Align = OpTbl2[i][2];
 704
 705     assert(!RegOp2MemOpTable2.count(RegOp) && "Duplicate entry!");
 706     RegOp2MemOpTable2[RegOp] = std::make_pair(MemOp, Align);
 707
 708     // If this is not a reversible operation (because there is a many->one)
 709     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 710     if (OpTbl2[i][1] & TB_NOT_REVERSABLE)
 711       continue;
 712
 713     // Index 2, folded load
 714     unsigned AuxInfo = 2 | (1 << 4);
 715     assert(!MemOp2RegOpTable.count(MemOp) &&
 716            "Duplicated entries in unfolding maps?");
 717     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 718   }
 719 }
 720
 721 bool
 722 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 723                                     unsigned &SrcReg, unsigned &DstReg,
 724                                     unsigned &SubIdx) const {
 725   switch (MI.getOpcode()) {
 726   default: break;
 727   case X86::MOVSX16rr8:
 728   case X86::MOVZX16rr8:
 729   case X86::MOVSX32rr8:
 730   case X86::MOVZX32rr8:
 731   case X86::MOVSX64rr8:
 732   case X86::MOVZX64rr8:
 733     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 734       // It's not always legal to reference the low 8-bit of the larger
 735       // register in 32-bit mode.
 736       return false;
 737   case X86::MOVSX32rr16:
 738   case X86::MOVZX32rr16:
 739   case X86::MOVSX64rr16:
 740   case X86::MOVZX64rr16:
 741   case X86::MOVSX64rr32:
 742   case X86::MOVZX64rr32: {
 743     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 744       // Be conservative.
 745       return false;
 746     SrcReg = MI.getOperand(1).getReg();
 747     DstReg = MI.getOperand(0).getReg();
 748     switch (MI.getOpcode()) {
 749     default:
 750       llvm_unreachable(0);
 751       break;
 752     case X86::MOVSX16rr8:
 753     case X86::MOVZX16rr8:
 754     case X86::MOVSX32rr8:
 755     case X86::MOVZX32rr8:
 756     case X86::MOVSX64rr8:
 757     case X86::MOVZX64rr8:
 758       SubIdx = X86::sub_8bit;
 759       break;
 760     case X86::MOVSX32rr16:
 761     case X86::MOVZX32rr16:
 762     case X86::MOVSX64rr16:
 763     case X86::MOVZX64rr16:
 764       SubIdx = X86::sub_16bit;
 765       break;
 766     case X86::MOVSX64rr32:
 767     case X86::MOVZX64rr32:
 768       SubIdx = X86::sub_32bit;
 769       break;
 770     }
 771     return true;
 772   }
 773   }
 774   return false;
 775 }
 776
 777 /// isFrameOperand - Return true and the FrameIndex if the specified
 778 /// operand and follow operands form a reference to the stack frame.
 779 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 780                                   int &FrameIndex) const {
 781   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 782       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 783       MI->getOperand(Op+1).getImm() == 1 &&
 784       MI->getOperand(Op+2).getReg() == 0 &&
 785       MI->getOperand(Op+3).getImm() == 0) {
 786     FrameIndex = MI->getOperand(Op).getIndex();
 787     return true;
 788   }
 789   return false;
 790 }
 791
 792 static bool isFrameLoadOpcode(int Opcode) {
 793   switch (Opcode) {
 794   default: break;
 795   case X86::MOV8rm:
 796   case X86::MOV16rm:
 797   case X86::MOV32rm:
 798   case X86::MOV64rm:
 799   case X86::LD_Fp64m:
 800   case X86::MOVSSrm:
 801   case X86::MOVSDrm:
 802   case X86::MOVAPSrm:
 803   case X86::MOVAPDrm:
 804   case X86::MOVDQArm:
 805   case X86::VMOVAPSYrm:
 806   case X86::VMOVAPDYrm:
 807   case X86::VMOVDQAYrm:
 808   case X86::MMX_MOVD64rm:
 809   case X86::MMX_MOVQ64rm:
 810     return true;
 811     break;
 812   }
 813   return false;
 814 }
 815
 816 static bool isFrameStoreOpcode(int Opcode) {
 817   switch (Opcode) {
 818   default: break;
 819   case X86::MOV8mr:
 820   case X86::MOV16mr:
 821   case X86::MOV32mr:
 822   case X86::MOV64mr:
 823   case X86::ST_FpP64m:
 824   case X86::MOVSSmr:
 825   case X86::MOVSDmr:
 826   case X86::MOVAPSmr:
 827   case X86::MOVAPDmr:
 828   case X86::MOVDQAmr:
 829   case X86::VMOVAPSYmr:
 830   case X86::VMOVAPDYmr:
 831   case X86::VMOVDQAYmr:
 832   case X86::MMX_MOVD64mr:
 833   case X86::MMX_MOVQ64mr:
 834   case X86::MMX_MOVNTQmr:
 835     return true;
 836   }
 837   return false;
 838 }
 839
 840 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 841                                            int &FrameIndex) const {
 842   if (isFrameLoadOpcode(MI->getOpcode()))
 843     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 844       return MI->getOperand(0).getReg();
 845   return 0;
 846 }
 847
 848 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 849                                                  int &FrameIndex) const {
 850   if (isFrameLoadOpcode(MI->getOpcode())) {
 851     unsigned Reg;
 852     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 853       return Reg;
 854     // Check for post-frame index elimination operations
 855     const MachineMemOperand *Dummy;
 856     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 857   }
 858   return 0;
 859 }
 860
 861 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 862                                           int &FrameIndex) const {
 863   if (isFrameStoreOpcode(MI->getOpcode()))
 864     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 865         isFrameOperand(MI, 0, FrameIndex))
 866       return MI->getOperand(X86::AddrNumOperands).getReg();
 867   return 0;
 868 }
 869
 870 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 871                                                 int &FrameIndex) const {
 872   if (isFrameStoreOpcode(MI->getOpcode())) {
 873     unsigned Reg;
 874     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 875       return Reg;
 876     // Check for post-frame index elimination operations
 877     const MachineMemOperand *Dummy;
 878     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 879   }
 880   return 0;
 881 }
 882
 883 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 884 /// X86::MOVPC32r.
 885 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 886   bool isPICBase = false;
 887   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 888          E = MRI.def_end(); I != E; ++I) {
 889     MachineInstr *DefMI = I.getOperand().getParent();
 890     if (DefMI->getOpcode() != X86::MOVPC32r)
 891       return false;
 892     assert(!isPICBase && "More than one PIC base?");
 893     isPICBase = true;
 894   }
 895   return isPICBase;
 896 }
 897
 898 bool
 899 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 900                                                 AliasAnalysis *AA) const {
 901   switch (MI->getOpcode()) {
 902   default: break;
 903     case X86::MOV8rm:
 904     case X86::MOV16rm:
 905     case X86::MOV32rm:
 906     case X86::MOV64rm:
 907     case X86::LD_Fp64m:
 908     case X86::MOVSSrm:
 909     case X86::MOVSDrm:
 910     case X86::MOVAPSrm:
 911     case X86::MOVUPSrm:
 912     case X86::MOVAPDrm:
 913     case X86::MOVDQArm:
 914     case X86::VMOVAPSYrm:
 915     case X86::VMOVUPSYrm:
 916     case X86::VMOVAPDYrm:
 917     case X86::VMOVDQAYrm:
 918     case X86::MMX_MOVD64rm:
 919     case X86::MMX_MOVQ64rm:
 920     case X86::FsVMOVAPSrm:
 921     case X86::FsVMOVAPDrm:
 922     case X86::FsMOVAPSrm:
 923     case X86::FsMOVAPDrm: {
 924       // Loads from constant pools are trivially rematerializable.
 925       if (MI->getOperand(1).isReg() &&
 926           MI->getOperand(2).isImm() &&
 927           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 928           MI->isInvariantLoad(AA)) {
 929         unsigned BaseReg = MI->getOperand(1).getReg();
 930         if (BaseReg == 0 || BaseReg == X86::RIP)
 931           return true;
 932         // Allow re-materialization of PIC load.
 933         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 934           return false;
 935         const MachineFunction &MF = *MI->getParent()->getParent();
 936         const MachineRegisterInfo &MRI = MF.getRegInfo();
 937         bool isPICBase = false;
 938         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 939                E = MRI.def_end(); I != E; ++I) {
 940           MachineInstr *DefMI = I.getOperand().getParent();
 941           if (DefMI->getOpcode() != X86::MOVPC32r)
 942             return false;
 943           assert(!isPICBase && "More than one PIC base?");
 944           isPICBase = true;
 945         }
 946         return isPICBase;
 947       }
 948       return false;
 949     }
 950
 951      case X86::LEA32r:
 952      case X86::LEA64r: {
 953        if (MI->getOperand(2).isImm() &&
 954            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 955            !MI->getOperand(4).isReg()) {
 956          // lea fi#, lea GV, etc. are all rematerializable.
 957          if (!MI->getOperand(1).isReg())
 958            return true;
 959          unsigned BaseReg = MI->getOperand(1).getReg();
 960          if (BaseReg == 0)
 961            return true;
 962          // Allow re-materialization of lea PICBase + x.
 963          const MachineFunction &MF = *MI->getParent()->getParent();
 964          const MachineRegisterInfo &MRI = MF.getRegInfo();
 965          return regIsPICBase(BaseReg, MRI);
 966        }
 967        return false;
 968      }
 969   }
 970
 971   // All other instructions marked M_REMATERIALIZABLE are always trivially
 972   // rematerializable.
 973   return true;
 974 }
 975
 976 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 977 /// would clobber the EFLAGS condition register. Note the result may be
 978 /// conservative. If it cannot definitely determine the safety after visiting
 979 /// a few instructions in each direction it assumes it's not safe.
 980 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 981                                   MachineBasicBlock::iterator I) {
 982   MachineBasicBlock::iterator E = MBB.end();
 983
 984   // For compile time consideration, if we are not able to determine the
 985   // safety after visiting 4 instructions in each direction, we will assume
 986   // it's not safe.
 987   MachineBasicBlock::iterator Iter = I;
 988   for (unsigned i = 0; Iter != E && i < 4; ++i) {
 989     bool SeenDef = false;
 990     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 991       MachineOperand &MO = Iter->getOperand(j);
 992       if (!MO.isReg())
 993         continue;
 994       if (MO.getReg() == X86::EFLAGS) {
 995         if (MO.isUse())
 996           return false;
 997         SeenDef = true;
 998       }
 999     }
1000
1001     if (SeenDef)
1002       // This instruction defines EFLAGS, no need to look any further.
1003       return true;
1004     ++Iter;
1005     // Skip over DBG_VALUE.
1006     while (Iter != E && Iter->isDebugValue())
1007       ++Iter;
1008   }
1009
1010   // It is safe to clobber EFLAGS at the end of a block of no successor has it
1011   // live in.
1012   if (Iter == E) {
1013     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
1014            SE = MBB.succ_end(); SI != SE; ++SI)
1015       if ((*SI)->isLiveIn(X86::EFLAGS))
1016         return false;
1017     return true;
1018   }
1019
1020   MachineBasicBlock::iterator B = MBB.begin();
1021   Iter = I;
1022   for (unsigned i = 0; i < 4; ++i) {
1023     // If we make it to the beginning of the block, it's safe to clobber
1024     // EFLAGS iff EFLAGS is not live-in.
1025     if (Iter == B)
1026       return !MBB.isLiveIn(X86::EFLAGS);
1027
1028     --Iter;
1029     // Skip over DBG_VALUE.
1030     while (Iter != B && Iter->isDebugValue())
1031       --Iter;
1032
1033     bool SawKill = false;
1034     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1035       MachineOperand &MO = Iter->getOperand(j);
1036       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1037         if (MO.isDef()) return MO.isDead();
1038         if (MO.isKill()) SawKill = true;
1039       }
1040     }
1041
1042     if (SawKill)
1043       // This instruction kills EFLAGS and doesn't redefine it, so
1044       // there's no need to look further.
1045       return true;
1046   }
1047
1048   // Conservative answer.
1049   return false;
1050 }
1051
1052 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1053                                  MachineBasicBlock::iterator I,
1054                                  unsigned DestReg, unsigned SubIdx,
1055                                  const MachineInstr *Orig,
1056                                  const TargetRegisterInfo &TRI) const {
1057   DebugLoc DL = Orig->getDebugLoc();
1058
1059   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1060   // Re-materialize them as movri instructions to avoid side effects.
1061   bool Clone = true;
1062   unsigned Opc = Orig->getOpcode();
1063   switch (Opc) {
1064   default: break;
1065   case X86::MOV8r0:
1066   case X86::MOV16r0:
1067   case X86::MOV32r0:
1068   case X86::MOV64r0: {
1069     if (!isSafeToClobberEFLAGS(MBB, I)) {
1070       switch (Opc) {
1071       default: break;
1072       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1073       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1074       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1075       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1076       }
1077       Clone = false;
1078     }
1079     break;
1080   }
1081   }
1082
1083   if (Clone) {
1084     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1085     MBB.insert(I, MI);
1086   } else {
1087     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1088   }
1089
1090   MachineInstr *NewMI = prior(I);
1091   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1092 }
1093
1094 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1095 /// is not marked dead.
1096 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1097   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1098     MachineOperand &MO = MI->getOperand(i);
1099     if (MO.isReg() && MO.isDef() &&
1100         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1101       return true;
1102     }
1103   }
1104   return false;
1105 }
1106
1107 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1108 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1109 /// to a 32-bit superregister and then truncating back down to a 16-bit
1110 /// subregister.
1111 MachineInstr *
1112 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1113                                            MachineFunction::iterator &MFI,
1114                                            MachineBasicBlock::iterator &MBBI,
1115                                            LiveVariables *LV) const {
1116   MachineInstr *MI = MBBI;
1117   unsigned Dest = MI->getOperand(0).getReg();
1118   unsigned Src = MI->getOperand(1).getReg();
1119   bool isDead = MI->getOperand(0).isDead();
1120   bool isKill = MI->getOperand(1).isKill();
1121
1122   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1123     ? X86::LEA64_32r : X86::LEA32r;
1124   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1125   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1126   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1127
1128   // Build and insert into an implicit UNDEF value. This is OK because
1129   // well be shifting and then extracting the lower 16-bits.
1130   // This has the potential to cause partial register stall. e.g.
1131   //   movw    (%rbp,%rcx,2), %dx
1132   //   leal    -65(%rdx), %esi
1133   // But testing has shown this *does* help performance in 64-bit mode (at
1134   // least on modern x86 machines).
1135   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1136   MachineInstr *InsMI =
1137     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1138     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1139     .addReg(Src, getKillRegState(isKill));
1140
1141   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1142                                     get(Opc), leaOutReg);
1143   switch (MIOpc) {
1144   default:
1145     llvm_unreachable(0);
1146     break;
1147   case X86::SHL16ri: {
1148     unsigned ShAmt = MI->getOperand(2).getImm();
1149     MIB.addReg(0).addImm(1 << ShAmt)
1150        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1151     break;
1152   }
1153   case X86::INC16r:
1154   case X86::INC64_16r:
1155     addRegOffset(MIB, leaInReg, true, 1);
1156     break;
1157   case X86::DEC16r:
1158   case X86::DEC64_16r:
1159     addRegOffset(MIB, leaInReg, true, -1);
1160     break;
1161   case X86::ADD16ri:
1162   case X86::ADD16ri8:
1163   case X86::ADD16ri_DB:
1164   case X86::ADD16ri8_DB:
1165     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1166     break;
1167   case X86::ADD16rr:
1168   case X86::ADD16rr_DB: {
1169     unsigned Src2 = MI->getOperand(2).getReg();
1170     bool isKill2 = MI->getOperand(2).isKill();
1171     unsigned leaInReg2 = 0;
1172     MachineInstr *InsMI2 = 0;
1173     if (Src == Src2) {
1174       // ADD16rr %reg1028<kill>, %reg1028
1175       // just a single insert_subreg.
1176       addRegReg(MIB, leaInReg, true, leaInReg, false);
1177     } else {
1178       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1179       // Build and insert into an implicit UNDEF value. This is OK because
1180       // well be shifting and then extracting the lower 16-bits.
1181       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1182       InsMI2 =
1183         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1184         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1185         .addReg(Src2, getKillRegState(isKill2));
1186       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1187     }
1188     if (LV && isKill2 && InsMI2)
1189       LV->replaceKillInstruction(Src2, MI, InsMI2);
1190     break;
1191   }
1192   }
1193
1194   MachineInstr *NewMI = MIB;
1195   MachineInstr *ExtMI =
1196     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1197     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1198     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1199
1200   if (LV) {
1201     // Update live variables
1202     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1203     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1204     if (isKill)
1205       LV->replaceKillInstruction(Src, MI, InsMI);
1206     if (isDead)
1207       LV->replaceKillInstruction(Dest, MI, ExtMI);
1208   }
1209
1210   return ExtMI;
1211 }
1212
1213 /// convertToThreeAddress - This method must be implemented by targets that
1214 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1215 /// may be able to convert a two-address instruction into a true
1216 /// three-address instruction on demand.  This allows the X86 target (for
1217 /// example) to convert ADD and SHL instructions into LEA instructions if they
1218 /// would require register copies due to two-addressness.
1219 ///
1220 /// This method returns a null pointer if the transformation cannot be
1221 /// performed, otherwise it returns the new instruction.
1222 ///
1223 MachineInstr *
1224 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1225                                     MachineBasicBlock::iterator &MBBI,
1226                                     LiveVariables *LV) const {
1227   MachineInstr *MI = MBBI;
1228   MachineFunction &MF = *MI->getParent()->getParent();
1229   // All instructions input are two-addr instructions.  Get the known operands.
1230   unsigned Dest = MI->getOperand(0).getReg();
1231   unsigned Src = MI->getOperand(1).getReg();
1232   bool isDead = MI->getOperand(0).isDead();
1233   bool isKill = MI->getOperand(1).isKill();
1234
1235   MachineInstr *NewMI = NULL;
1236   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1237   // we have better subtarget support, enable the 16-bit LEA generation here.
1238   // 16-bit LEA is also slow on Core2.
1239   bool DisableLEA16 = true;
1240   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1241
1242   unsigned MIOpc = MI->getOpcode();
1243   switch (MIOpc) {
1244   case X86::SHUFPSrri: {
1245     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1246     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1247
1248     unsigned B = MI->getOperand(1).getReg();
1249     unsigned C = MI->getOperand(2).getReg();
1250     if (B != C) return 0;
1251     unsigned A = MI->getOperand(0).getReg();
1252     unsigned M = MI->getOperand(3).getImm();
1253     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1254       .addReg(A, RegState::Define | getDeadRegState(isDead))
1255       .addReg(B, getKillRegState(isKill)).addImm(M);
1256     break;
1257   }
1258   case X86::SHL64ri: {
1259     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1260     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1261     // the flags produced by a shift yet, so this is safe.
1262     unsigned ShAmt = MI->getOperand(2).getImm();
1263     if (ShAmt == 0 || ShAmt >= 4) return 0;
1264
1265     // LEA can't handle RSP.
1266     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1267         !MF.getRegInfo().constrainRegClass(Src, &X86::GR64_NOSPRegClass))
1268       return 0;
1269
1270     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1271       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1272       .addReg(0).addImm(1 << ShAmt)
1273       .addReg(Src, getKillRegState(isKill))
1274       .addImm(0).addReg(0);
1275     break;
1276   }
1277   case X86::SHL32ri: {
1278     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1279     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1280     // the flags produced by a shift yet, so this is safe.
1281     unsigned ShAmt = MI->getOperand(2).getImm();
1282     if (ShAmt == 0 || ShAmt >= 4) return 0;
1283
1284     // LEA can't handle ESP.
1285     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1286         !MF.getRegInfo().constrainRegClass(Src, &X86::GR32_NOSPRegClass))
1287       return 0;
1288
1289     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1290     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1291       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1292       .addReg(0).addImm(1 << ShAmt)
1293       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1294     break;
1295   }
1296   case X86::SHL16ri: {
1297     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1298     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1299     // the flags produced by a shift yet, so this is safe.
1300     unsigned ShAmt = MI->getOperand(2).getImm();
1301     if (ShAmt == 0 || ShAmt >= 4) return 0;
1302
1303     if (DisableLEA16)
1304       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1305     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1306       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1307       .addReg(0).addImm(1 << ShAmt)
1308       .addReg(Src, getKillRegState(isKill))
1309       .addImm(0).addReg(0);
1310     break;
1311   }
1312   default: {
1313     // The following opcodes also sets the condition code register(s). Only
1314     // convert them to equivalent lea if the condition code register def's
1315     // are dead!
1316     if (hasLiveCondCodeDef(MI))
1317       return 0;
1318
1319     switch (MIOpc) {
1320     default: return 0;
1321     case X86::INC64r:
1322     case X86::INC32r:
1323     case X86::INC64_32r: {
1324       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1325       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1326         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1327
1328       // LEA can't handle RSP.
1329       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1330           !MF.getRegInfo().constrainRegClass(Src,
1331                             MIOpc == X86::INC64r ? X86::GR64_NOSPRegisterClass :
1332                                                    X86::GR32_NOSPRegisterClass))
1333         return 0;
1334
1335       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1336                               .addReg(Dest, RegState::Define |
1337                                       getDeadRegState(isDead)),
1338                               Src, isKill, 1);
1339       break;
1340     }
1341     case X86::INC16r:
1342     case X86::INC64_16r:
1343       if (DisableLEA16)
1344         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1345       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1346       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1347                            .addReg(Dest, RegState::Define |
1348                                    getDeadRegState(isDead)),
1349                            Src, isKill, 1);
1350       break;
1351     case X86::DEC64r:
1352     case X86::DEC32r:
1353     case X86::DEC64_32r: {
1354       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1355       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1356         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1357       // LEA can't handle RSP.
1358       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1359           !MF.getRegInfo().constrainRegClass(Src,
1360                             MIOpc == X86::DEC64r ? X86::GR64_NOSPRegisterClass :
1361                                                    X86::GR32_NOSPRegisterClass))
1362         return 0;
1363
1364       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1365                               .addReg(Dest, RegState::Define |
1366                                       getDeadRegState(isDead)),
1367                               Src, isKill, -1);
1368       break;
1369     }
1370     case X86::DEC16r:
1371     case X86::DEC64_16r:
1372       if (DisableLEA16)
1373         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1374       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1375       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1376                            .addReg(Dest, RegState::Define |
1377                                    getDeadRegState(isDead)),
1378                            Src, isKill, -1);
1379       break;
1380     case X86::ADD64rr:
1381     case X86::ADD64rr_DB:
1382     case X86::ADD32rr:
1383     case X86::ADD32rr_DB: {
1384       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1385       unsigned Opc;
1386       TargetRegisterClass *RC;
1387       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB) {
1388         Opc = X86::LEA64r;
1389         RC = X86::GR64_NOSPRegisterClass;
1390       } else {
1391         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1392         RC = X86::GR32_NOSPRegisterClass;
1393       }
1394
1395
1396       unsigned Src2 = MI->getOperand(2).getReg();
1397       bool isKill2 = MI->getOperand(2).isKill();
1398
1399       // LEA can't handle RSP.
1400       if (TargetRegisterInfo::isVirtualRegister(Src2) &&
1401           !MF.getRegInfo().constrainRegClass(Src2, RC))
1402         return 0;
1403
1404       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1405                         .addReg(Dest, RegState::Define |
1406                                 getDeadRegState(isDead)),
1407                         Src, isKill, Src2, isKill2);
1408       if (LV && isKill2)
1409         LV->replaceKillInstruction(Src2, MI, NewMI);
1410       break;
1411     }
1412     case X86::ADD16rr:
1413     case X86::ADD16rr_DB: {
1414       if (DisableLEA16)
1415         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1416       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1417       unsigned Src2 = MI->getOperand(2).getReg();
1418       bool isKill2 = MI->getOperand(2).isKill();
1419       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1420                         .addReg(Dest, RegState::Define |
1421                                 getDeadRegState(isDead)),
1422                         Src, isKill, Src2, isKill2);
1423       if (LV && isKill2)
1424         LV->replaceKillInstruction(Src2, MI, NewMI);
1425       break;
1426     }
1427     case X86::ADD64ri32:
1428     case X86::ADD64ri8:
1429     case X86::ADD64ri32_DB:
1430     case X86::ADD64ri8_DB:
1431       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1432       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1433                               .addReg(Dest, RegState::Define |
1434                                       getDeadRegState(isDead)),
1435                               Src, isKill, MI->getOperand(2).getImm());
1436       break;
1437     case X86::ADD32ri:
1438     case X86::ADD32ri8:
1439     case X86::ADD32ri_DB:
1440     case X86::ADD32ri8_DB: {
1441       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1442       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1443       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1444                               .addReg(Dest, RegState::Define |
1445                                       getDeadRegState(isDead)),
1446                                 Src, isKill, MI->getOperand(2).getImm());
1447       break;
1448     }
1449     case X86::ADD16ri:
1450     case X86::ADD16ri8:
1451     case X86::ADD16ri_DB:
1452     case X86::ADD16ri8_DB:
1453       if (DisableLEA16)
1454         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1455       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1456       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1457                               .addReg(Dest, RegState::Define |
1458                                       getDeadRegState(isDead)),
1459                               Src, isKill, MI->getOperand(2).getImm());
1460       break;
1461     }
1462   }
1463   }
1464
1465   if (!NewMI) return 0;
1466
1467   if (LV) {  // Update live variables
1468     if (isKill)
1469       LV->replaceKillInstruction(Src, MI, NewMI);
1470     if (isDead)
1471       LV->replaceKillInstruction(Dest, MI, NewMI);
1472   }
1473
1474   MFI->insert(MBBI, NewMI);          // Insert the new inst
1475   return NewMI;
1476 }
1477
1478 /// commuteInstruction - We have a few instructions that must be hacked on to
1479 /// commute them.
1480 ///
1481 MachineInstr *
1482 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1483   switch (MI->getOpcode()) {
1484   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1485   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1486   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1487   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1488   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1489   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1490     unsigned Opc;
1491     unsigned Size;
1492     switch (MI->getOpcode()) {
1493     default: llvm_unreachable("Unreachable!");
1494     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1495     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1496     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1497     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1498     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1499     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1500     }
1501     unsigned Amt = MI->getOperand(3).getImm();
1502     if (NewMI) {
1503       MachineFunction &MF = *MI->getParent()->getParent();
1504       MI = MF.CloneMachineInstr(MI);
1505       NewMI = false;
1506     }
1507     MI->setDesc(get(Opc));
1508     MI->getOperand(3).setImm(Size-Amt);
1509     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1510   }
1511   case X86::CMOVB16rr:
1512   case X86::CMOVB32rr:
1513   case X86::CMOVB64rr:
1514   case X86::CMOVAE16rr:
1515   case X86::CMOVAE32rr:
1516   case X86::CMOVAE64rr:
1517   case X86::CMOVE16rr:
1518   case X86::CMOVE32rr:
1519   case X86::CMOVE64rr:
1520   case X86::CMOVNE16rr:
1521   case X86::CMOVNE32rr:
1522   case X86::CMOVNE64rr:
1523   case X86::CMOVBE16rr:
1524   case X86::CMOVBE32rr:
1525   case X86::CMOVBE64rr:
1526   case X86::CMOVA16rr:
1527   case X86::CMOVA32rr:
1528   case X86::CMOVA64rr:
1529   case X86::CMOVL16rr:
1530   case X86::CMOVL32rr:
1531   case X86::CMOVL64rr:
1532   case X86::CMOVGE16rr:
1533   case X86::CMOVGE32rr:
1534   case X86::CMOVGE64rr:
1535   case X86::CMOVLE16rr:
1536   case X86::CMOVLE32rr:
1537   case X86::CMOVLE64rr:
1538   case X86::CMOVG16rr:
1539   case X86::CMOVG32rr:
1540   case X86::CMOVG64rr:
1541   case X86::CMOVS16rr:
1542   case X86::CMOVS32rr:
1543   case X86::CMOVS64rr:
1544   case X86::CMOVNS16rr:
1545   case X86::CMOVNS32rr:
1546   case X86::CMOVNS64rr:
1547   case X86::CMOVP16rr:
1548   case X86::CMOVP32rr:
1549   case X86::CMOVP64rr:
1550   case X86::CMOVNP16rr:
1551   case X86::CMOVNP32rr:
1552   case X86::CMOVNP64rr:
1553   case X86::CMOVO16rr:
1554   case X86::CMOVO32rr:
1555   case X86::CMOVO64rr:
1556   case X86::CMOVNO16rr:
1557   case X86::CMOVNO32rr:
1558   case X86::CMOVNO64rr: {
1559     unsigned Opc = 0;
1560     switch (MI->getOpcode()) {
1561     default: break;
1562     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1563     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1564     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1565     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1566     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1567     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1568     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1569     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1570     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1571     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1572     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1573     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1574     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1575     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1576     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1577     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1578     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1579     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1580     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1581     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1582     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1583     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1584     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1585     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1586     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1587     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1588     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1589     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1590     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1591     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1592     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1593     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1594     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1595     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1596     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1597     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1598     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1599     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1600     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1601     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1602     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1603     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1604     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1605     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1606     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1607     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1608     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1609     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1610     }
1611     if (NewMI) {
1612       MachineFunction &MF = *MI->getParent()->getParent();
1613       MI = MF.CloneMachineInstr(MI);
1614       NewMI = false;
1615     }
1616     MI->setDesc(get(Opc));
1617     // Fallthrough intended.
1618   }
1619   default:
1620     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1621   }
1622 }
1623
1624 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1625   switch (BrOpc) {
1626   default: return X86::COND_INVALID;
1627   case X86::JE_4:  return X86::COND_E;
1628   case X86::JNE_4: return X86::COND_NE;
1629   case X86::JL_4:  return X86::COND_L;
1630   case X86::JLE_4: return X86::COND_LE;
1631   case X86::JG_4:  return X86::COND_G;
1632   case X86::JGE_4: return X86::COND_GE;
1633   case X86::JB_4:  return X86::COND_B;
1634   case X86::JBE_4: return X86::COND_BE;
1635   case X86::JA_4:  return X86::COND_A;
1636   case X86::JAE_4: return X86::COND_AE;
1637   case X86::JS_4:  return X86::COND_S;
1638   case X86::JNS_4: return X86::COND_NS;
1639   case X86::JP_4:  return X86::COND_P;
1640   case X86::JNP_4: return X86::COND_NP;
1641   case X86::JO_4:  return X86::COND_O;
1642   case X86::JNO_4: return X86::COND_NO;
1643   }
1644 }
1645
1646 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1647   switch (CC) {
1648   default: llvm_unreachable("Illegal condition code!");
1649   case X86::COND_E:  return X86::JE_4;
1650   case X86::COND_NE: return X86::JNE_4;
1651   case X86::COND_L:  return X86::JL_4;
1652   case X86::COND_LE: return X86::JLE_4;
1653   case X86::COND_G:  return X86::JG_4;
1654   case X86::COND_GE: return X86::JGE_4;
1655   case X86::COND_B:  return X86::JB_4;
1656   case X86::COND_BE: return X86::JBE_4;
1657   case X86::COND_A:  return X86::JA_4;
1658   case X86::COND_AE: return X86::JAE_4;
1659   case X86::COND_S:  return X86::JS_4;
1660   case X86::COND_NS: return X86::JNS_4;
1661   case X86::COND_P:  return X86::JP_4;
1662   case X86::COND_NP: return X86::JNP_4;
1663   case X86::COND_O:  return X86::JO_4;
1664   case X86::COND_NO: return X86::JNO_4;
1665   }
1666 }
1667
1668 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1669 /// e.g. turning COND_E to COND_NE.
1670 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1671   switch (CC) {
1672   default: llvm_unreachable("Illegal condition code!");
1673   case X86::COND_E:  return X86::COND_NE;
1674   case X86::COND_NE: return X86::COND_E;
1675   case X86::COND_L:  return X86::COND_GE;
1676   case X86::COND_LE: return X86::COND_G;
1677   case X86::COND_G:  return X86::COND_LE;
1678   case X86::COND_GE: return X86::COND_L;
1679   case X86::COND_B:  return X86::COND_AE;
1680   case X86::COND_BE: return X86::COND_A;
1681   case X86::COND_A:  return X86::COND_BE;
1682   case X86::COND_AE: return X86::COND_B;
1683   case X86::COND_S:  return X86::COND_NS;
1684   case X86::COND_NS: return X86::COND_S;
1685   case X86::COND_P:  return X86::COND_NP;
1686   case X86::COND_NP: return X86::COND_P;
1687   case X86::COND_O:  return X86::COND_NO;
1688   case X86::COND_NO: return X86::COND_O;
1689   }
1690 }
1691
1692 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1693   const MCInstrDesc &MCID = MI->getDesc();
1694   if (!MCID.isTerminator()) return false;
1695
1696   // Conditional branch is a special case.
1697   if (MCID.isBranch() && !MCID.isBarrier())
1698     return true;
1699   if (!MCID.isPredicable())
1700     return true;
1701   return !isPredicated(MI);
1702 }
1703
1704 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1705                                  MachineBasicBlock *&TBB,
1706                                  MachineBasicBlock *&FBB,
1707                                  SmallVectorImpl<MachineOperand> &Cond,
1708                                  bool AllowModify) const {
1709   // Start from the bottom of the block and work up, examining the
1710   // terminator instructions.
1711   MachineBasicBlock::iterator I = MBB.end();
1712   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1713   while (I != MBB.begin()) {
1714     --I;
1715     if (I->isDebugValue())
1716       continue;
1717
1718     // Working from the bottom, when we see a non-terminator instruction, we're
1719     // done.
1720     if (!isUnpredicatedTerminator(I))
1721       break;
1722
1723     // A terminator that isn't a branch can't easily be handled by this
1724     // analysis.
1725     if (!I->getDesc().isBranch())
1726       return true;
1727
1728     // Handle unconditional branches.
1729     if (I->getOpcode() == X86::JMP_4) {
1730       UnCondBrIter = I;
1731
1732       if (!AllowModify) {
1733         TBB = I->getOperand(0).getMBB();
1734         continue;
1735       }
1736
1737       // If the block has any instructions after a JMP, delete them.
1738       while (llvm::next(I) != MBB.end())
1739         llvm::next(I)->eraseFromParent();
1740
1741       Cond.clear();
1742       FBB = 0;
1743
1744       // Delete the JMP if it's equivalent to a fall-through.
1745       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1746         TBB = 0;
1747         I->eraseFromParent();
1748         I = MBB.end();
1749         UnCondBrIter = MBB.end();
1750         continue;
1751       }
1752
1753       // TBB is used to indicate the unconditional destination.
1754       TBB = I->getOperand(0).getMBB();
1755       continue;
1756     }
1757
1758     // Handle conditional branches.
1759     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1760     if (BranchCode == X86::COND_INVALID)
1761       return true;  // Can't handle indirect branch.
1762
1763     // Working from the bottom, handle the first conditional branch.
1764     if (Cond.empty()) {
1765       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1766       if (AllowModify && UnCondBrIter != MBB.end() &&
1767           MBB.isLayoutSuccessor(TargetBB)) {
1768         // If we can modify the code and it ends in something like:
1769         //
1770         //     jCC L1
1771         //     jmp L2
1772         //   L1:
1773         //     ...
1774         //   L2:
1775         //
1776         // Then we can change this to:
1777         //
1778         //     jnCC L2
1779         //   L1:
1780         //     ...
1781         //   L2:
1782         //
1783         // Which is a bit more efficient.
1784         // We conditionally jump to the fall-through block.
1785         BranchCode = GetOppositeBranchCondition(BranchCode);
1786         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1787         MachineBasicBlock::iterator OldInst = I;
1788
1789         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1790           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1791         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1792           .addMBB(TargetBB);
1793
1794         OldInst->eraseFromParent();
1795         UnCondBrIter->eraseFromParent();
1796
1797         // Restart the analysis.
1798         UnCondBrIter = MBB.end();
1799         I = MBB.end();
1800         continue;
1801       }
1802
1803       FBB = TBB;
1804       TBB = I->getOperand(0).getMBB();
1805       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1806       continue;
1807     }
1808
1809     // Handle subsequent conditional branches. Only handle the case where all
1810     // conditional branches branch to the same destination and their condition
1811     // opcodes fit one of the special multi-branch idioms.
1812     assert(Cond.size() == 1);
1813     assert(TBB);
1814
1815     // Only handle the case where all conditional branches branch to the same
1816     // destination.
1817     if (TBB != I->getOperand(0).getMBB())
1818       return true;
1819
1820     // If the conditions are the same, we can leave them alone.
1821     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1822     if (OldBranchCode == BranchCode)
1823       continue;
1824
1825     // If they differ, see if they fit one of the known patterns. Theoretically,
1826     // we could handle more patterns here, but we shouldn't expect to see them
1827     // if instruction selection has done a reasonable job.
1828     if ((OldBranchCode == X86::COND_NP &&
1829          BranchCode == X86::COND_E) ||
1830         (OldBranchCode == X86::COND_E &&
1831          BranchCode == X86::COND_NP))
1832       BranchCode = X86::COND_NP_OR_E;
1833     else if ((OldBranchCode == X86::COND_P &&
1834               BranchCode == X86::COND_NE) ||
1835              (OldBranchCode == X86::COND_NE &&
1836               BranchCode == X86::COND_P))
1837       BranchCode = X86::COND_NE_OR_P;
1838     else
1839       return true;
1840
1841     // Update the MachineOperand.
1842     Cond[0].setImm(BranchCode);
1843   }
1844
1845   return false;
1846 }
1847
1848 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1849   MachineBasicBlock::iterator I = MBB.end();
1850   unsigned Count = 0;
1851
1852   while (I != MBB.begin()) {
1853     --I;
1854     if (I->isDebugValue())
1855       continue;
1856     if (I->getOpcode() != X86::JMP_4 &&
1857         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1858       break;
1859     // Remove the branch.
1860     I->eraseFromParent();
1861     I = MBB.end();
1862     ++Count;
1863   }
1864
1865   return Count;
1866 }
1867
1868 unsigned
1869 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1870                            MachineBasicBlock *FBB,
1871                            const SmallVectorImpl<MachineOperand> &Cond,
1872                            DebugLoc DL) const {
1873   // Shouldn't be a fall through.
1874   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1875   assert((Cond.size() == 1 || Cond.size() == 0) &&
1876          "X86 branch conditions have one component!");
1877
1878   if (Cond.empty()) {
1879     // Unconditional branch?
1880     assert(!FBB && "Unconditional branch with multiple successors!");
1881     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1882     return 1;
1883   }
1884
1885   // Conditional branch.
1886   unsigned Count = 0;
1887   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1888   switch (CC) {
1889   case X86::COND_NP_OR_E:
1890     // Synthesize NP_OR_E with two branches.
1891     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1892     ++Count;
1893     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1894     ++Count;
1895     break;
1896   case X86::COND_NE_OR_P:
1897     // Synthesize NE_OR_P with two branches.
1898     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1899     ++Count;
1900     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1901     ++Count;
1902     break;
1903   default: {
1904     unsigned Opc = GetCondBranchFromCond(CC);
1905     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1906     ++Count;
1907   }
1908   }
1909   if (FBB) {
1910     // Two-way Conditional branch. Insert the second branch.
1911     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1912     ++Count;
1913   }
1914   return Count;
1915 }
1916
1917 /// isHReg - Test if the given register is a physical h register.
1918 static bool isHReg(unsigned Reg) {
1919   return X86::GR8_ABCD_HRegClass.contains(Reg);
1920 }
1921
1922 // Try and copy between VR128/VR64 and GR64 registers.
1923 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg) {
1924   // SrcReg(VR128) -> DestReg(GR64)
1925   // SrcReg(VR64)  -> DestReg(GR64)
1926   // SrcReg(GR64)  -> DestReg(VR128)
1927   // SrcReg(GR64)  -> DestReg(VR64)
1928
1929   if (X86::GR64RegClass.contains(DestReg)) {
1930     if (X86::VR128RegClass.contains(SrcReg)) {
1931       // Copy from a VR128 register to a GR64 register.
1932       return X86::MOVPQIto64rr;
1933     } else if (X86::VR64RegClass.contains(SrcReg)) {
1934       // Copy from a VR64 register to a GR64 register.
1935       return X86::MOVSDto64rr;
1936     }
1937   } else if (X86::GR64RegClass.contains(SrcReg)) {
1938     // Copy from a GR64 register to a VR128 register.
1939     if (X86::VR128RegClass.contains(DestReg))
1940       return X86::MOV64toPQIrr;
1941     // Copy from a GR64 register to a VR64 register.
1942     else if (X86::VR64RegClass.contains(DestReg))
1943       return X86::MOV64toSDrr;
1944   }
1945
1946   return 0;
1947 }
1948
1949 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1950                                MachineBasicBlock::iterator MI, DebugLoc DL,
1951                                unsigned DestReg, unsigned SrcReg,
1952                                bool KillSrc) const {
1953   // First deal with the normal symmetric copies.
1954   unsigned Opc = 0;
1955   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1956     Opc = X86::MOV64rr;
1957   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1958     Opc = X86::MOV32rr;
1959   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1960     Opc = X86::MOV16rr;
1961   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1962     // Copying to or from a physical H register on x86-64 requires a NOREX
1963     // move.  Otherwise use a normal move.
1964     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1965         TM.getSubtarget<X86Subtarget>().is64Bit())
1966       Opc = X86::MOV8rr_NOREX;
1967     else
1968       Opc = X86::MOV8rr;
1969   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
1970     Opc = TM.getSubtarget<X86Subtarget>().hasAVX() ?
1971           X86::VMOVAPSrr : X86::MOVAPSrr;
1972   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
1973     Opc = X86::VMOVAPSYrr;
1974   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
1975     Opc = X86::MMX_MOVQ64rr;
1976   else
1977     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg);
1978
1979   if (Opc) {
1980     BuildMI(MBB, MI, DL, get(Opc), DestReg)
1981       .addReg(SrcReg, getKillRegState(KillSrc));
1982     return;
1983   }
1984
1985   // Moving EFLAGS to / from another register requires a push and a pop.
1986   if (SrcReg == X86::EFLAGS) {
1987     if (X86::GR64RegClass.contains(DestReg)) {
1988       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1989       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1990       return;
1991     } else if (X86::GR32RegClass.contains(DestReg)) {
1992       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
1993       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1994       return;
1995     }
1996   }
1997   if (DestReg == X86::EFLAGS) {
1998     if (X86::GR64RegClass.contains(SrcReg)) {
1999       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
2000         .addReg(SrcReg, getKillRegState(KillSrc));
2001       BuildMI(MBB, MI, DL, get(X86::POPF64));
2002       return;
2003     } else if (X86::GR32RegClass.contains(SrcReg)) {
2004       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
2005         .addReg(SrcReg, getKillRegState(KillSrc));
2006       BuildMI(MBB, MI, DL, get(X86::POPF32));
2007       return;
2008     }
2009   }
2010
2011   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2012                << " to " << RI.getName(DestReg) << '\n');
2013   llvm_unreachable("Cannot emit physreg copy instruction");
2014 }
2015
2016 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2017                                       const TargetRegisterClass *RC,
2018                                       bool isStackAligned,
2019                                       const TargetMachine &TM,
2020                                       bool load) {
2021   switch (RC->getSize()) {
2022   default:
2023     llvm_unreachable("Unknown spill size");
2024   case 1:
2025     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
2026     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2027       // Copying to or from a physical H register on x86-64 requires a NOREX
2028       // move.  Otherwise use a normal move.
2029       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
2030         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2031     return load ? X86::MOV8rm : X86::MOV8mr;
2032   case 2:
2033     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
2034     return load ? X86::MOV16rm : X86::MOV16mr;
2035   case 4:
2036     if (X86::GR32RegClass.hasSubClassEq(RC))
2037       return load ? X86::MOV32rm : X86::MOV32mr;
2038     if (X86::FR32RegClass.hasSubClassEq(RC))
2039       return load ? X86::MOVSSrm : X86::MOVSSmr;
2040     if (X86::RFP32RegClass.hasSubClassEq(RC))
2041       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2042     llvm_unreachable("Unknown 4-byte regclass");
2043   case 8:
2044     if (X86::GR64RegClass.hasSubClassEq(RC))
2045       return load ? X86::MOV64rm : X86::MOV64mr;
2046     if (X86::FR64RegClass.hasSubClassEq(RC))
2047       return load ? X86::MOVSDrm : X86::MOVSDmr;
2048     if (X86::VR64RegClass.hasSubClassEq(RC))
2049       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2050     if (X86::RFP64RegClass.hasSubClassEq(RC))
2051       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2052     llvm_unreachable("Unknown 8-byte regclass");
2053   case 10:
2054     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
2055     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2056   case 16: {
2057     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
2058     bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
2059     // If stack is realigned we can use aligned stores.
2060     if (isStackAligned)
2061       return load ?
2062         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
2063         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
2064     else
2065       return load ?
2066         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
2067         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
2068   }
2069   case 32:
2070     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
2071     // If stack is realigned we can use aligned stores.
2072     if (isStackAligned)
2073       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
2074     else
2075       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
2076   }
2077 }
2078
2079 static unsigned getStoreRegOpcode(unsigned SrcReg,
2080                                   const TargetRegisterClass *RC,
2081                                   bool isStackAligned,
2082                                   TargetMachine &TM) {
2083   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2084 }
2085
2086
2087 static unsigned getLoadRegOpcode(unsigned DestReg,
2088                                  const TargetRegisterClass *RC,
2089                                  bool isStackAligned,
2090                                  const TargetMachine &TM) {
2091   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2092 }
2093
2094 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2095                                        MachineBasicBlock::iterator MI,
2096                                        unsigned SrcReg, bool isKill, int FrameIdx,
2097                                        const TargetRegisterClass *RC,
2098                                        const TargetRegisterInfo *TRI) const {
2099   const MachineFunction &MF = *MBB.getParent();
2100   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
2101          "Stack slot too small for store");
2102   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2103     RI.canRealignStack(MF);
2104   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2105   DebugLoc DL = MBB.findDebugLoc(MI);
2106   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2107     .addReg(SrcReg, getKillRegState(isKill));
2108 }
2109
2110 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2111                                   bool isKill,
2112                                   SmallVectorImpl<MachineOperand> &Addr,
2113                                   const TargetRegisterClass *RC,
2114                                   MachineInstr::mmo_iterator MMOBegin,
2115                                   MachineInstr::mmo_iterator MMOEnd,
2116                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2117   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2118   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2119   DebugLoc DL;
2120   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2121   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2122     MIB.addOperand(Addr[i]);
2123   MIB.addReg(SrcReg, getKillRegState(isKill));
2124   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2125   NewMIs.push_back(MIB);
2126 }
2127
2128
2129 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2130                                         MachineBasicBlock::iterator MI,
2131                                         unsigned DestReg, int FrameIdx,
2132                                         const TargetRegisterClass *RC,
2133                                         const TargetRegisterInfo *TRI) const {
2134   const MachineFunction &MF = *MBB.getParent();
2135   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2136     RI.canRealignStack(MF);
2137   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2138   DebugLoc DL = MBB.findDebugLoc(MI);
2139   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2140 }
2141
2142 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2143                                  SmallVectorImpl<MachineOperand> &Addr,
2144                                  const TargetRegisterClass *RC,
2145                                  MachineInstr::mmo_iterator MMOBegin,
2146                                  MachineInstr::mmo_iterator MMOEnd,
2147                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2148   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2149   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2150   DebugLoc DL;
2151   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2152   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2153     MIB.addOperand(Addr[i]);
2154   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2155   NewMIs.push_back(MIB);
2156 }
2157
2158 MachineInstr*
2159 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2160                                        int FrameIx, uint64_t Offset,
2161                                        const MDNode *MDPtr,
2162                                        DebugLoc DL) const {
2163   X86AddressMode AM;
2164   AM.BaseType = X86AddressMode::FrameIndexBase;
2165   AM.Base.FrameIndex = FrameIx;
2166   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2167   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2168   return &*MIB;
2169 }
2170
2171 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2172                                      const SmallVectorImpl<MachineOperand> &MOs,
2173                                      MachineInstr *MI,
2174                                      const TargetInstrInfo &TII) {
2175   // Create the base instruction with the memory operand as the first part.
2176   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2177                                               MI->getDebugLoc(), true);
2178   MachineInstrBuilder MIB(NewMI);
2179   unsigned NumAddrOps = MOs.size();
2180   for (unsigned i = 0; i != NumAddrOps; ++i)
2181     MIB.addOperand(MOs[i]);
2182   if (NumAddrOps < 4)  // FrameIndex only
2183     addOffset(MIB, 0);
2184
2185   // Loop over the rest of the ri operands, converting them over.
2186   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2187   for (unsigned i = 0; i != NumOps; ++i) {
2188     MachineOperand &MO = MI->getOperand(i+2);
2189     MIB.addOperand(MO);
2190   }
2191   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2192     MachineOperand &MO = MI->getOperand(i);
2193     MIB.addOperand(MO);
2194   }
2195   return MIB;
2196 }
2197
2198 static MachineInstr *FuseInst(MachineFunction &MF,
2199                               unsigned Opcode, unsigned OpNo,
2200                               const SmallVectorImpl<MachineOperand> &MOs,
2201                               MachineInstr *MI, const TargetInstrInfo &TII) {
2202   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2203                                               MI->getDebugLoc(), true);
2204   MachineInstrBuilder MIB(NewMI);
2205
2206   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2207     MachineOperand &MO = MI->getOperand(i);
2208     if (i == OpNo) {
2209       assert(MO.isReg() && "Expected to fold into reg operand!");
2210       unsigned NumAddrOps = MOs.size();
2211       for (unsigned i = 0; i != NumAddrOps; ++i)
2212         MIB.addOperand(MOs[i]);
2213       if (NumAddrOps < 4)  // FrameIndex only
2214         addOffset(MIB, 0);
2215     } else {
2216       MIB.addOperand(MO);
2217     }
2218   }
2219   return MIB;
2220 }
2221
2222 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2223                                 const SmallVectorImpl<MachineOperand> &MOs,
2224                                 MachineInstr *MI) {
2225   MachineFunction &MF = *MI->getParent()->getParent();
2226   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2227
2228   unsigned NumAddrOps = MOs.size();
2229   for (unsigned i = 0; i != NumAddrOps; ++i)
2230     MIB.addOperand(MOs[i]);
2231   if (NumAddrOps < 4)  // FrameIndex only
2232     addOffset(MIB, 0);
2233   return MIB.addImm(0);
2234 }
2235
2236 MachineInstr*
2237 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2238                                     MachineInstr *MI, unsigned i,
2239                                     const SmallVectorImpl<MachineOperand> &MOs,
2240                                     unsigned Size, unsigned Align) const {
2241   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2242   bool isTwoAddrFold = false;
2243   unsigned NumOps = MI->getDesc().getNumOperands();
2244   bool isTwoAddr = NumOps > 1 &&
2245     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2246
2247   // FIXME: AsmPrinter doesn't know how to handle
2248   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2249   if (MI->getOpcode() == X86::ADD32ri &&
2250       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2251     return NULL;
2252
2253   MachineInstr *NewMI = NULL;
2254   // Folding a memory location into the two-address part of a two-address
2255   // instruction is different than folding it other places.  It requires
2256   // replacing the *two* registers with the memory location.
2257   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2258       MI->getOperand(0).isReg() &&
2259       MI->getOperand(1).isReg() &&
2260       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2261     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2262     isTwoAddrFold = true;
2263   } else if (i == 0) { // If operand 0
2264     if (MI->getOpcode() == X86::MOV64r0)
2265       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2266     else if (MI->getOpcode() == X86::MOV32r0)
2267       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2268     else if (MI->getOpcode() == X86::MOV16r0)
2269       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2270     else if (MI->getOpcode() == X86::MOV8r0)
2271       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2272     if (NewMI)
2273       return NewMI;
2274
2275     OpcodeTablePtr = &RegOp2MemOpTable0;
2276   } else if (i == 1) {
2277     OpcodeTablePtr = &RegOp2MemOpTable1;
2278   } else if (i == 2) {
2279     OpcodeTablePtr = &RegOp2MemOpTable2;
2280   }
2281
2282   // If table selected...
2283   if (OpcodeTablePtr) {
2284     // Find the Opcode to fuse
2285     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2286       OpcodeTablePtr->find(MI->getOpcode());
2287     if (I != OpcodeTablePtr->end()) {
2288       unsigned Opcode = I->second.first;
2289       unsigned MinAlign = I->second.second;
2290       if (Align < MinAlign)
2291         return NULL;
2292       bool NarrowToMOV32rm = false;
2293       if (Size) {
2294         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI)->getSize();
2295         if (Size < RCSize) {
2296           // Check if it's safe to fold the load. If the size of the object is
2297           // narrower than the load width, then it's not.
2298           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2299             return NULL;
2300           // If this is a 64-bit load, but the spill slot is 32, then we can do
2301           // a 32-bit load which is implicitly zero-extended. This likely is due
2302           // to liveintervalanalysis remat'ing a load from stack slot.
2303           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2304             return NULL;
2305           Opcode = X86::MOV32rm;
2306           NarrowToMOV32rm = true;
2307         }
2308       }
2309
2310       if (isTwoAddrFold)
2311         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2312       else
2313         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2314
2315       if (NarrowToMOV32rm) {
2316         // If this is the special case where we use a MOV32rm to load a 32-bit
2317         // value and zero-extend the top bits. Change the destination register
2318         // to a 32-bit one.
2319         unsigned DstReg = NewMI->getOperand(0).getReg();
2320         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2321           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2322                                                    X86::sub_32bit));
2323         else
2324           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2325       }
2326       return NewMI;
2327     }
2328   }
2329
2330   // No fusion
2331   if (PrintFailedFusing && !MI->isCopy())
2332     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2333   return NULL;
2334 }
2335
2336
2337 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2338                                                   MachineInstr *MI,
2339                                            const SmallVectorImpl<unsigned> &Ops,
2340                                                   int FrameIndex) const {
2341   // Check switch flag
2342   if (NoFusing) return NULL;
2343
2344   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2345     switch (MI->getOpcode()) {
2346     case X86::CVTSD2SSrr:
2347     case X86::Int_CVTSD2SSrr:
2348     case X86::CVTSS2SDrr:
2349     case X86::Int_CVTSS2SDrr:
2350     case X86::RCPSSr:
2351     case X86::RCPSSr_Int:
2352     case X86::ROUNDSDr:
2353     case X86::ROUNDSSr:
2354     case X86::RSQRTSSr:
2355     case X86::RSQRTSSr_Int:
2356     case X86::SQRTSSr:
2357     case X86::SQRTSSr_Int:
2358       return 0;
2359     }
2360
2361   const MachineFrameInfo *MFI = MF.getFrameInfo();
2362   unsigned Size = MFI->getObjectSize(FrameIndex);
2363   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2364   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2365     unsigned NewOpc = 0;
2366     unsigned RCSize = 0;
2367     switch (MI->getOpcode()) {
2368     default: return NULL;
2369     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2370     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2371     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2372     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2373     }
2374     // Check if it's safe to fold the load. If the size of the object is
2375     // narrower than the load width, then it's not.
2376     if (Size < RCSize)
2377       return NULL;
2378     // Change to CMPXXri r, 0 first.
2379     MI->setDesc(get(NewOpc));
2380     MI->getOperand(1).ChangeToImmediate(0);
2381   } else if (Ops.size() != 1)
2382     return NULL;
2383
2384   SmallVector<MachineOperand,4> MOs;
2385   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2386   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2387 }
2388
2389 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2390                                                   MachineInstr *MI,
2391                                            const SmallVectorImpl<unsigned> &Ops,
2392                                                   MachineInstr *LoadMI) const {
2393   // Check switch flag
2394   if (NoFusing) return NULL;
2395
2396   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2397     switch (MI->getOpcode()) {
2398     case X86::CVTSD2SSrr:
2399     case X86::Int_CVTSD2SSrr:
2400     case X86::CVTSS2SDrr:
2401     case X86::Int_CVTSS2SDrr:
2402     case X86::RCPSSr:
2403     case X86::RCPSSr_Int:
2404     case X86::ROUNDSDr:
2405     case X86::ROUNDSSr:
2406     case X86::RSQRTSSr:
2407     case X86::RSQRTSSr_Int:
2408     case X86::SQRTSSr:
2409     case X86::SQRTSSr_Int:
2410       return 0;
2411     }
2412
2413   // Determine the alignment of the load.
2414   unsigned Alignment = 0;
2415   if (LoadMI->hasOneMemOperand())
2416     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2417   else
2418     switch (LoadMI->getOpcode()) {
2419     case X86::AVX_SET0PSY:
2420     case X86::AVX_SET0PDY:
2421       Alignment = 32;
2422       break;
2423     case X86::V_SET0PS:
2424     case X86::V_SET0PD:
2425     case X86::V_SET0PI:
2426     case X86::V_SETALLONES:
2427     case X86::AVX_SET0PS:
2428     case X86::AVX_SET0PD:
2429     case X86::AVX_SET0PI:
2430     case X86::AVX_SETALLONES:
2431       Alignment = 16;
2432       break;
2433     case X86::FsFLD0SD:
2434     case X86::VFsFLD0SD:
2435       Alignment = 8;
2436       break;
2437     case X86::FsFLD0SS:
2438     case X86::VFsFLD0SS:
2439       Alignment = 4;
2440       break;
2441     default:
2442       return 0;
2443     }
2444   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2445     unsigned NewOpc = 0;
2446     switch (MI->getOpcode()) {
2447     default: return NULL;
2448     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2449     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2450     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2451     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2452     }
2453     // Change to CMPXXri r, 0 first.
2454     MI->setDesc(get(NewOpc));
2455     MI->getOperand(1).ChangeToImmediate(0);
2456   } else if (Ops.size() != 1)
2457     return NULL;
2458
2459   // Make sure the subregisters match.
2460   // Otherwise we risk changing the size of the load.
2461   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
2462     return NULL;
2463
2464   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2465   switch (LoadMI->getOpcode()) {
2466   case X86::V_SET0PS:
2467   case X86::V_SET0PD:
2468   case X86::V_SET0PI:
2469   case X86::V_SETALLONES:
2470   case X86::AVX_SET0PS:
2471   case X86::AVX_SET0PD:
2472   case X86::AVX_SET0PI:
2473   case X86::AVX_SET0PSY:
2474   case X86::AVX_SET0PDY:
2475   case X86::AVX_SETALLONES:
2476   case X86::FsFLD0SD:
2477   case X86::FsFLD0SS:
2478   case X86::VFsFLD0SD:
2479   case X86::VFsFLD0SS: {
2480     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2481     // Create a constant-pool entry and operands to load from it.
2482
2483     // Medium and large mode can't fold loads this way.
2484     if (TM.getCodeModel() != CodeModel::Small &&
2485         TM.getCodeModel() != CodeModel::Kernel)
2486       return NULL;
2487
2488     // x86-32 PIC requires a PIC base register for constant pools.
2489     unsigned PICBase = 0;
2490     if (TM.getRelocationModel() == Reloc::PIC_) {
2491       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2492         PICBase = X86::RIP;
2493       else
2494         // FIXME: PICBase = getGlobalBaseReg(&MF);
2495         // This doesn't work for several reasons.
2496         // 1. GlobalBaseReg may have been spilled.
2497         // 2. It may not be live at MI.
2498         return NULL;
2499     }
2500
2501     // Create a constant-pool entry.
2502     MachineConstantPool &MCP = *MF.getConstantPool();
2503     Type *Ty;
2504     unsigned Opc = LoadMI->getOpcode();
2505     if (Opc == X86::FsFLD0SS || Opc == X86::VFsFLD0SS)
2506       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2507     else if (Opc == X86::FsFLD0SD || Opc == X86::VFsFLD0SD)
2508       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2509     else if (Opc == X86::AVX_SET0PSY || Opc == X86::AVX_SET0PDY)
2510       Ty = VectorType::get(Type::getFloatTy(MF.getFunction()->getContext()), 8);
2511     else
2512       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2513
2514     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX_SETALLONES);
2515     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
2516                                     Constant::getNullValue(Ty);
2517     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2518
2519     // Create operands to load from the constant pool entry.
2520     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2521     MOs.push_back(MachineOperand::CreateImm(1));
2522     MOs.push_back(MachineOperand::CreateReg(0, false));
2523     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2524     MOs.push_back(MachineOperand::CreateReg(0, false));
2525     break;
2526   }
2527   default: {
2528     // Folding a normal load. Just copy the load's address operands.
2529     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2530     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2531       MOs.push_back(LoadMI->getOperand(i));
2532     break;
2533   }
2534   }
2535   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2536 }
2537
2538
2539 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2540                                   const SmallVectorImpl<unsigned> &Ops) const {
2541   // Check switch flag
2542   if (NoFusing) return 0;
2543
2544   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2545     switch (MI->getOpcode()) {
2546     default: return false;
2547     case X86::TEST8rr:
2548     case X86::TEST16rr:
2549     case X86::TEST32rr:
2550     case X86::TEST64rr:
2551       return true;
2552     case X86::ADD32ri:
2553       // FIXME: AsmPrinter doesn't know how to handle
2554       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2555       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2556         return false;
2557       break;
2558     }
2559   }
2560
2561   if (Ops.size() != 1)
2562     return false;
2563
2564   unsigned OpNum = Ops[0];
2565   unsigned Opc = MI->getOpcode();
2566   unsigned NumOps = MI->getDesc().getNumOperands();
2567   bool isTwoAddr = NumOps > 1 &&
2568     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2569
2570   // Folding a memory location into the two-address part of a two-address
2571   // instruction is different than folding it other places.  It requires
2572   // replacing the *two* registers with the memory location.
2573   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2574   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2575     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2576   } else if (OpNum == 0) { // If operand 0
2577     switch (Opc) {
2578     case X86::MOV8r0:
2579     case X86::MOV16r0:
2580     case X86::MOV32r0:
2581     case X86::MOV64r0: return true;
2582     default: break;
2583     }
2584     OpcodeTablePtr = &RegOp2MemOpTable0;
2585   } else if (OpNum == 1) {
2586     OpcodeTablePtr = &RegOp2MemOpTable1;
2587   } else if (OpNum == 2) {
2588     OpcodeTablePtr = &RegOp2MemOpTable2;
2589   }
2590
2591   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
2592     return true;
2593   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2594 }
2595
2596 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2597                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2598                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2599   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2600     MemOp2RegOpTable.find(MI->getOpcode());
2601   if (I == MemOp2RegOpTable.end())
2602     return false;
2603   unsigned Opc = I->second.first;
2604   unsigned Index = I->second.second & 0xf;
2605   bool FoldedLoad = I->second.second & (1 << 4);
2606   bool FoldedStore = I->second.second & (1 << 5);
2607   if (UnfoldLoad && !FoldedLoad)
2608     return false;
2609   UnfoldLoad &= FoldedLoad;
2610   if (UnfoldStore && !FoldedStore)
2611     return false;
2612   UnfoldStore &= FoldedStore;
2613
2614   const MCInstrDesc &MCID = get(Opc);
2615   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2616   if (!MI->hasOneMemOperand() &&
2617       RC == &X86::VR128RegClass &&
2618       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2619     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2620     // conservatively assume the address is unaligned. That's bad for
2621     // performance.
2622     return false;
2623   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2624   SmallVector<MachineOperand,2> BeforeOps;
2625   SmallVector<MachineOperand,2> AfterOps;
2626   SmallVector<MachineOperand,4> ImpOps;
2627   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2628     MachineOperand &Op = MI->getOperand(i);
2629     if (i >= Index && i < Index + X86::AddrNumOperands)
2630       AddrOps.push_back(Op);
2631     else if (Op.isReg() && Op.isImplicit())
2632       ImpOps.push_back(Op);
2633     else if (i < Index)
2634       BeforeOps.push_back(Op);
2635     else if (i > Index)
2636       AfterOps.push_back(Op);
2637   }
2638
2639   // Emit the load instruction.
2640   if (UnfoldLoad) {
2641     std::pair<MachineInstr::mmo_iterator,
2642               MachineInstr::mmo_iterator> MMOs =
2643       MF.extractLoadMemRefs(MI->memoperands_begin(),
2644                             MI->memoperands_end());
2645     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2646     if (UnfoldStore) {
2647       // Address operands cannot be marked isKill.
2648       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2649         MachineOperand &MO = NewMIs[0]->getOperand(i);
2650         if (MO.isReg())
2651           MO.setIsKill(false);
2652       }
2653     }
2654   }
2655
2656   // Emit the data processing instruction.
2657   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
2658   MachineInstrBuilder MIB(DataMI);
2659
2660   if (FoldedStore)
2661     MIB.addReg(Reg, RegState::Define);
2662   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2663     MIB.addOperand(BeforeOps[i]);
2664   if (FoldedLoad)
2665     MIB.addReg(Reg);
2666   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2667     MIB.addOperand(AfterOps[i]);
2668   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2669     MachineOperand &MO = ImpOps[i];
2670     MIB.addReg(MO.getReg(),
2671                getDefRegState(MO.isDef()) |
2672                RegState::Implicit |
2673                getKillRegState(MO.isKill()) |
2674                getDeadRegState(MO.isDead()) |
2675                getUndefRegState(MO.isUndef()));
2676   }
2677   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2678   unsigned NewOpc = 0;
2679   switch (DataMI->getOpcode()) {
2680   default: break;
2681   case X86::CMP64ri32:
2682   case X86::CMP64ri8:
2683   case X86::CMP32ri:
2684   case X86::CMP32ri8:
2685   case X86::CMP16ri:
2686   case X86::CMP16ri8:
2687   case X86::CMP8ri: {
2688     MachineOperand &MO0 = DataMI->getOperand(0);
2689     MachineOperand &MO1 = DataMI->getOperand(1);
2690     if (MO1.getImm() == 0) {
2691       switch (DataMI->getOpcode()) {
2692       default: break;
2693       case X86::CMP64ri8:
2694       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2695       case X86::CMP32ri8:
2696       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2697       case X86::CMP16ri8:
2698       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2699       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2700       }
2701       DataMI->setDesc(get(NewOpc));
2702       MO1.ChangeToRegister(MO0.getReg(), false);
2703     }
2704   }
2705   }
2706   NewMIs.push_back(DataMI);
2707
2708   // Emit the store instruction.
2709   if (UnfoldStore) {
2710     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI);
2711     std::pair<MachineInstr::mmo_iterator,
2712               MachineInstr::mmo_iterator> MMOs =
2713       MF.extractStoreMemRefs(MI->memoperands_begin(),
2714                              MI->memoperands_end());
2715     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2716   }
2717
2718   return true;
2719 }
2720
2721 bool
2722 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2723                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2724   if (!N->isMachineOpcode())
2725     return false;
2726
2727   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2728     MemOp2RegOpTable.find(N->getMachineOpcode());
2729   if (I == MemOp2RegOpTable.end())
2730     return false;
2731   unsigned Opc = I->second.first;
2732   unsigned Index = I->second.second & 0xf;
2733   bool FoldedLoad = I->second.second & (1 << 4);
2734   bool FoldedStore = I->second.second & (1 << 5);
2735   const MCInstrDesc &MCID = get(Opc);
2736   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2737   unsigned NumDefs = MCID.NumDefs;
2738   std::vector<SDValue> AddrOps;
2739   std::vector<SDValue> BeforeOps;
2740   std::vector<SDValue> AfterOps;
2741   DebugLoc dl = N->getDebugLoc();
2742   unsigned NumOps = N->getNumOperands();
2743   for (unsigned i = 0; i != NumOps-1; ++i) {
2744     SDValue Op = N->getOperand(i);
2745     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2746       AddrOps.push_back(Op);
2747     else if (i < Index-NumDefs)
2748       BeforeOps.push_back(Op);
2749     else if (i > Index-NumDefs)
2750       AfterOps.push_back(Op);
2751   }
2752   SDValue Chain = N->getOperand(NumOps-1);
2753   AddrOps.push_back(Chain);
2754
2755   // Emit the load instruction.
2756   SDNode *Load = 0;
2757   MachineFunction &MF = DAG.getMachineFunction();
2758   if (FoldedLoad) {
2759     EVT VT = *RC->vt_begin();
2760     std::pair<MachineInstr::mmo_iterator,
2761               MachineInstr::mmo_iterator> MMOs =
2762       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2763                             cast<MachineSDNode>(N)->memoperands_end());
2764     if (!(*MMOs.first) &&
2765         RC == &X86::VR128RegClass &&
2766         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2767       // Do not introduce a slow unaligned load.
2768       return false;
2769     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2770     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2771                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2772     NewNodes.push_back(Load);
2773
2774     // Preserve memory reference information.
2775     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2776   }
2777
2778   // Emit the data processing instruction.
2779   std::vector<EVT> VTs;
2780   const TargetRegisterClass *DstRC = 0;
2781   if (MCID.getNumDefs() > 0) {
2782     DstRC = getRegClass(MCID, 0, &RI);
2783     VTs.push_back(*DstRC->vt_begin());
2784   }
2785   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2786     EVT VT = N->getValueType(i);
2787     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
2788       VTs.push_back(VT);
2789   }
2790   if (Load)
2791     BeforeOps.push_back(SDValue(Load, 0));
2792   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2793   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2794                                       BeforeOps.size());
2795   NewNodes.push_back(NewNode);
2796
2797   // Emit the store instruction.
2798   if (FoldedStore) {
2799     AddrOps.pop_back();
2800     AddrOps.push_back(SDValue(NewNode, 0));
2801     AddrOps.push_back(Chain);
2802     std::pair<MachineInstr::mmo_iterator,
2803               MachineInstr::mmo_iterator> MMOs =
2804       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2805                              cast<MachineSDNode>(N)->memoperands_end());
2806     if (!(*MMOs.first) &&
2807         RC == &X86::VR128RegClass &&
2808         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2809       // Do not introduce a slow unaligned store.
2810       return false;
2811     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2812     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2813                                                          isAligned, TM),
2814                                        dl, MVT::Other,
2815                                        &AddrOps[0], AddrOps.size());
2816     NewNodes.push_back(Store);
2817
2818     // Preserve memory reference information.
2819     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2820   }
2821
2822   return true;
2823 }
2824
2825 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2826                                       bool UnfoldLoad, bool UnfoldStore,
2827                                       unsigned *LoadRegIndex) const {
2828   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2829     MemOp2RegOpTable.find(Opc);
2830   if (I == MemOp2RegOpTable.end())
2831     return 0;
2832   bool FoldedLoad = I->second.second & (1 << 4);
2833   bool FoldedStore = I->second.second & (1 << 5);
2834   if (UnfoldLoad && !FoldedLoad)
2835     return 0;
2836   if (UnfoldStore && !FoldedStore)
2837     return 0;
2838   if (LoadRegIndex)
2839     *LoadRegIndex = I->second.second & 0xf;
2840   return I->second.first;
2841 }
2842
2843 bool
2844 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2845                                      int64_t &Offset1, int64_t &Offset2) const {
2846   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2847     return false;
2848   unsigned Opc1 = Load1->getMachineOpcode();
2849   unsigned Opc2 = Load2->getMachineOpcode();
2850   switch (Opc1) {
2851   default: return false;
2852   case X86::MOV8rm:
2853   case X86::MOV16rm:
2854   case X86::MOV32rm:
2855   case X86::MOV64rm:
2856   case X86::LD_Fp32m:
2857   case X86::LD_Fp64m:
2858   case X86::LD_Fp80m:
2859   case X86::MOVSSrm:
2860   case X86::MOVSDrm:
2861   case X86::MMX_MOVD64rm:
2862   case X86::MMX_MOVQ64rm:
2863   case X86::FsMOVAPSrm:
2864   case X86::FsMOVAPDrm:
2865   case X86::FsVMOVAPSrm:
2866   case X86::FsVMOVAPDrm:
2867   case X86::MOVAPSrm:
2868   case X86::MOVUPSrm:
2869   case X86::MOVAPDrm:
2870   case X86::MOVDQArm:
2871   case X86::MOVDQUrm:
2872   case X86::VMOVAPSYrm:
2873   case X86::VMOVUPSYrm:
2874   case X86::VMOVAPDYrm:
2875   case X86::VMOVDQAYrm:
2876   case X86::VMOVDQUYrm:
2877     break;
2878   }
2879   switch (Opc2) {
2880   default: return false;
2881   case X86::MOV8rm:
2882   case X86::MOV16rm:
2883   case X86::MOV32rm:
2884   case X86::MOV64rm:
2885   case X86::LD_Fp32m:
2886   case X86::LD_Fp64m:
2887   case X86::LD_Fp80m:
2888   case X86::MOVSSrm:
2889   case X86::MOVSDrm:
2890   case X86::MMX_MOVD64rm:
2891   case X86::MMX_MOVQ64rm:
2892   case X86::FsMOVAPSrm:
2893   case X86::FsMOVAPDrm:
2894   case X86::FsVMOVAPSrm:
2895   case X86::FsVMOVAPDrm:
2896   case X86::MOVAPSrm:
2897   case X86::MOVUPSrm:
2898   case X86::MOVAPDrm:
2899   case X86::MOVDQArm:
2900   case X86::MOVDQUrm:
2901   case X86::VMOVAPSYrm:
2902   case X86::VMOVUPSYrm:
2903   case X86::VMOVAPDYrm:
2904   case X86::VMOVDQAYrm:
2905   case X86::VMOVDQUYrm:
2906     break;
2907   }
2908
2909   // Check if chain operands and base addresses match.
2910   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2911       Load1->getOperand(5) != Load2->getOperand(5))
2912     return false;
2913   // Segment operands should match as well.
2914   if (Load1->getOperand(4) != Load2->getOperand(4))
2915     return false;
2916   // Scale should be 1, Index should be Reg0.
2917   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2918       Load1->getOperand(2) == Load2->getOperand(2)) {
2919     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2920       return false;
2921
2922     // Now let's examine the displacements.
2923     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2924         isa<ConstantSDNode>(Load2->getOperand(3))) {
2925       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2926       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2927       return true;
2928     }
2929   }
2930   return false;
2931 }
2932
2933 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2934                                            int64_t Offset1, int64_t Offset2,
2935                                            unsigned NumLoads) const {
2936   assert(Offset2 > Offset1);
2937   if ((Offset2 - Offset1) / 8 > 64)
2938     return false;
2939
2940   unsigned Opc1 = Load1->getMachineOpcode();
2941   unsigned Opc2 = Load2->getMachineOpcode();
2942   if (Opc1 != Opc2)
2943     return false;  // FIXME: overly conservative?
2944
2945   switch (Opc1) {
2946   default: break;
2947   case X86::LD_Fp32m:
2948   case X86::LD_Fp64m:
2949   case X86::LD_Fp80m:
2950   case X86::MMX_MOVD64rm:
2951   case X86::MMX_MOVQ64rm:
2952     return false;
2953   }
2954
2955   EVT VT = Load1->getValueType(0);
2956   switch (VT.getSimpleVT().SimpleTy) {
2957   default:
2958     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2959     // have 16 of them to play with.
2960     if (TM.getSubtargetImpl()->is64Bit()) {
2961       if (NumLoads >= 3)
2962         return false;
2963     } else if (NumLoads) {
2964       return false;
2965     }
2966     break;
2967   case MVT::i8:
2968   case MVT::i16:
2969   case MVT::i32:
2970   case MVT::i64:
2971   case MVT::f32:
2972   case MVT::f64:
2973     if (NumLoads)
2974       return false;
2975     break;
2976   }
2977
2978   return true;
2979 }
2980
2981
2982 bool X86InstrInfo::
2983 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2984   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2985   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2986   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2987     return true;
2988   Cond[0].setImm(GetOppositeBranchCondition(CC));
2989   return false;
2990 }
2991
2992 bool X86InstrInfo::
2993 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2994   // FIXME: Return false for x87 stack register classes for now. We can't
2995   // allow any loads of these registers before FpGet_ST0_80.
2996   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2997            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2998 }
2999
3000 /// getGlobalBaseReg - Return a virtual register initialized with the
3001 /// the global base register value. Output instructions required to
3002 /// initialize the register in the function entry block, if necessary.
3003 ///
3004 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
3005 ///
3006 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3007   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3008          "X86-64 PIC uses RIP relative addressing");
3009
3010   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3011   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3012   if (GlobalBaseReg != 0)
3013     return GlobalBaseReg;
3014
3015   // Create the register. The code to initialize it is inserted
3016   // later, by the CGBR pass (below).
3017   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3018   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3019   X86FI->setGlobalBaseReg(GlobalBaseReg);
3020   return GlobalBaseReg;
3021 }
3022
3023 // These are the replaceable SSE instructions. Some of these have Int variants
3024 // that we don't include here. We don't want to replace instructions selected
3025 // by intrinsics.
3026 static const unsigned ReplaceableInstrs[][3] = {
3027   //PackedSingle     PackedDouble    PackedInt
3028   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3029   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3030   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3031   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3032   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3033   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3034   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3035   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3036   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3037   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3038   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3039   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3040   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3041   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3042   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3043   // AVX 128-bit support
3044   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
3045   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
3046   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
3047   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
3048   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
3049   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
3050   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
3051   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
3052   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
3053   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
3054   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
3055   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
3056   { X86::AVX_SET0PS, X86::AVX_SET0PD, X86::AVX_SET0PI },
3057   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
3058   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
3059   // AVX 256-bit support
3060   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
3061   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
3062   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
3063   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
3064   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
3065   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr },
3066 };
3067
3068 // FIXME: Some shuffle and unpack instructions have equivalents in different
3069 // domains, but they require a bit more work than just switching opcodes.
3070
3071 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3072   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3073     if (ReplaceableInstrs[i][domain-1] == opcode)
3074       return ReplaceableInstrs[i];
3075   return 0;
3076 }
3077
3078 std::pair<uint16_t, uint16_t>
3079 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3080   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3081   return std::make_pair(domain,
3082                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3083 }
3084
3085 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3086   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3087   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3088   assert(dom && "Not an SSE instruction");
3089   const unsigned *table = lookup(MI->getOpcode(), dom);
3090   assert(table && "Cannot change domain");
3091   MI->setDesc(get(table[Domain-1]));
3092 }
3093
3094 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3095 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3096   NopInst.setOpcode(X86::NOOP);
3097 }
3098
3099 bool X86InstrInfo::isHighLatencyDef(int opc) const {
3100   switch (opc) {
3101   default: return false;
3102   case X86::DIVSDrm:
3103   case X86::DIVSDrm_Int:
3104   case X86::DIVSDrr:
3105   case X86::DIVSDrr_Int:
3106   case X86::DIVSSrm:
3107   case X86::DIVSSrm_Int:
3108   case X86::DIVSSrr:
3109   case X86::DIVSSrr_Int:
3110   case X86::SQRTPDm:
3111   case X86::SQRTPDm_Int:
3112   case X86::SQRTPDr:
3113   case X86::SQRTPDr_Int:
3114   case X86::SQRTPSm:
3115   case X86::SQRTPSm_Int:
3116   case X86::SQRTPSr:
3117   case X86::SQRTPSr_Int:
3118   case X86::SQRTSDm:
3119   case X86::SQRTSDm_Int:
3120   case X86::SQRTSDr:
3121   case X86::SQRTSDr_Int:
3122   case X86::SQRTSSm:
3123   case X86::SQRTSSm_Int:
3124   case X86::SQRTSSr:
3125   case X86::SQRTSSr_Int:
3126     return true;
3127   }
3128 }
3129
3130 bool X86InstrInfo::
3131 hasHighOperandLatency(const InstrItineraryData *ItinData,
3132                       const MachineRegisterInfo *MRI,
3133                       const MachineInstr *DefMI, unsigned DefIdx,
3134                       const MachineInstr *UseMI, unsigned UseIdx) const {
3135   return isHighLatencyDef(DefMI->getOpcode());
3136 }
3137
3138 namespace {
3139   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3140   /// global base register for x86-32.
3141   struct CGBR : public MachineFunctionPass {
3142     static char ID;
3143     CGBR() : MachineFunctionPass(ID) {}
3144
3145     virtual bool runOnMachineFunction(MachineFunction &MF) {
3146       const X86TargetMachine *TM =
3147         static_cast<const X86TargetMachine *>(&MF.getTarget());
3148
3149       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3150              "X86-64 PIC uses RIP relative addressing");
3151
3152       // Only emit a global base reg in PIC mode.
3153       if (TM->getRelocationModel() != Reloc::PIC_)
3154         return false;
3155
3156       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
3157       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3158
3159       // If we didn't need a GlobalBaseReg, don't insert code.
3160       if (GlobalBaseReg == 0)
3161         return false;
3162
3163       // Insert the set of GlobalBaseReg into the first MBB of the function
3164       MachineBasicBlock &FirstMBB = MF.front();
3165       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3166       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3167       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3168       const X86InstrInfo *TII = TM->getInstrInfo();
3169
3170       unsigned PC;
3171       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3172         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3173       else
3174         PC = GlobalBaseReg;
3175
3176       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3177       // only used in JIT code emission as displacement to pc.
3178       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3179
3180       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3181       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3182       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3183         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3184         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3185           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3186                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3187       }
3188
3189       return true;
3190     }
3191
3192     virtual const char *getPassName() const {
3193       return "X86 PIC Global Base Reg Initialization";
3194     }
3195
3196     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3197       AU.setPreservesCFG();
3198       MachineFunctionPass::getAnalysisUsage(AU);
3199     }
3200   };
3201 }
3202
3203 char CGBR::ID = 0;
3204 FunctionPass*
3205 llvm::createGlobalBaseRegPass() { return new CGBR(); }