lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86OpTblEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI) {
 108
 109   static const X86OpTblEntry OpTbl2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 273     unsigned RegOp = OpTbl2Addr[i].RegOp;
 274     unsigned MemOp = OpTbl2Addr[i].MemOp;
 275     unsigned Flags = OpTbl2Addr[i].Flags;
 276     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 277                   RegOp, MemOp,
 278                   // Index 0, folded load and store, no alignment requirement.
 279                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 280   }
 281
 282   static const X86OpTblEntry OpTbl0[] = {
 283     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 284     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 285     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 286     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 287     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 288     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 289     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 291     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 292     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 294     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 295     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 296     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 297     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 298     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 299     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 300     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 301     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 302     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 303     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 336     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 337     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 338     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 339     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 340     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 341     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 342     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 343     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 344     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 345     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 346     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 347     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 348     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 349     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 350     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 351     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 352     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 353     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 354     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 355     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 356     { X86::TAILJMPr64_REX, X86::TAILJMPm64_REX, TB_FOLDED_LOAD },
 357     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 358     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 359     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 360     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 361     // AVX 128-bit versions of foldable instructions
 362     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 363     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 364     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 367     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 368     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 369     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 370     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 371     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 372     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 373     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 374     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 375     // AVX 256-bit foldable instructions
 376     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 377     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 378     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 379     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 380     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 381     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 382     // AVX-512 foldable instructions
 383     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 384     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 385     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 386     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 387     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 388     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 389     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 390     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 391     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 392     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 393     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 394     // AVX-512 foldable instructions (256-bit versions)
 395     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 396     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 397     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 398     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 399     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 400     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 401     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 402     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 403     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 404     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 405     // AVX-512 foldable instructions (128-bit versions)
 406     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 407     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 408     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 409     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 410     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 411     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 412     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 413     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 414     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 415     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 416     // F16C foldable instructions
 417     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 418     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 419   };
 420
 421   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 422     unsigned RegOp      = OpTbl0[i].RegOp;
 423     unsigned MemOp      = OpTbl0[i].MemOp;
 424     unsigned Flags      = OpTbl0[i].Flags;
 425     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 426                   RegOp, MemOp, TB_INDEX_0 | Flags);
 427   }
 428
 429   static const X86OpTblEntry OpTbl1[] = {
 430     { X86::CMP16rr,         X86::CMP16rm,             0 },
 431     { X86::CMP32rr,         X86::CMP32rm,             0 },
 432     { X86::CMP64rr,         X86::CMP64rm,             0 },
 433     { X86::CMP8rr,          X86::CMP8rm,              0 },
 434     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 435     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 436     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 437     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 438     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 439     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 440     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 441     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 442     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 443     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 444     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 445     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 446     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 447     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 448     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 449     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 450     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 451     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 452     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 453     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 454     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 455     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 456     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 457     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 458     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 459     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 460     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 461     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 462     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 463     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 464     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 465     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 466     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 467     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 468     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 469     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 470     { X86::MOV16rr,         X86::MOV16rm,             0 },
 471     { X86::MOV32rr,         X86::MOV32rm,             0 },
 472     { X86::MOV64rr,         X86::MOV64rm,             0 },
 473     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 474     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 475     { X86::MOV8rr,          X86::MOV8rm,              0 },
 476     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 477     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 478     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 479     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 480     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 481     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 482     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 483     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 484     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 485     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 486     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 487     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 488     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 489     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 490     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 491     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 492     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 493     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 494     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 495     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 496     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 497     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 498     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 499     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 500     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 501     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 502     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 503     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 504     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 505     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 506     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 507     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 508     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 509     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 510     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 511     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 512     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 513     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 514     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 515     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 516     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 517     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 518     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 519     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 520     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 521     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 522     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 523     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
 524     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 525     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 526     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 527     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
 528     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 529     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 530     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 531     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 532     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 533     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 534     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 535     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 536     { X86::TEST16rr,        X86::TEST16rm,            0 },
 537     { X86::TEST32rr,        X86::TEST32rm,            0 },
 538     { X86::TEST64rr,        X86::TEST64rm,            0 },
 539     { X86::TEST8rr,         X86::TEST8rm,             0 },
 540     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 541     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 542     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 543     // AVX 128-bit versions of foldable instructions
 544     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 545     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 546     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 547     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 548     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 549     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 550     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 551     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 552     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 553     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 554     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 555     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 556     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 557     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 558     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 559     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 560     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 561     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 562     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 563     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 564     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 565     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 566     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 567     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 568     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 569     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 570     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 571     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 572     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 573     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 574     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 575     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 576     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 577     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 578     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 579     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 580     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 581     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 582     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 583     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 584     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 585     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 586     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 587     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 588     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 589     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 590     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 591     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 592     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 593     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 594     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 595     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 596     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 597     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 598     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 599     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 600     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 601     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 602     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 603     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 604     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 605     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 606     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 607     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 608     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 609     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
 610     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 611     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 612     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 613     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
 614     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 615     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 616     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 617     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 618     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 619     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 620     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 621
 622     // AVX 256-bit foldable instructions
 623     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 624     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 625     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 626     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 627     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 628     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 629     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 630     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 631     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 632     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 633     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 634     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 635     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 636     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 637     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 638     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 639     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 640     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 641     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 642     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
 643     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 644     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 645     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 646     { X86::VRSQRTPSYr_Int,  X86::VRSQRTPSYm_Int,      0 },
 647     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 648     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 649     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 650     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 651     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 652     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 653
 654     // AVX2 foldable instructions
 655     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 656     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 657     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 658     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 659     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 660     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 661
 662     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 663     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 664     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 665     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 666     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 667     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 668     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 669     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 670     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 671     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 672     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 673     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 674     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 675     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 676     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 677     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 678     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 679     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 680     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 681     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 682     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 683     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 684     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 685     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 686     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 687     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 688     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 689     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 690     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 691     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 692     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 693     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 694     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 695     { X86::RORX32ri,        X86::RORX32mi,            0 },
 696     { X86::RORX64ri,        X86::RORX64mi,            0 },
 697     { X86::SARX32rr,        X86::SARX32rm,            0 },
 698     { X86::SARX64rr,        X86::SARX64rm,            0 },
 699     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 700     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 701     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 702     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 703     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 704     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 705     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 706     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 707     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 708     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 709     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 710
 711     // AVX-512 foldable instructions
 712     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 713     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 714     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 715     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 716     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 717     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 718     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 719     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 720     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 721     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 722     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 723     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 724     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 725     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 726     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 727     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 728     // AVX-512 foldable instructions (256-bit versions)
 729     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 730     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 731     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 732     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 733     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 734     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 735     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 736     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 737     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 738     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 739     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 740     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 741     // AVX-512 foldable instructions (256-bit versions)
 742     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 743     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 744     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 745     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 746     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 747     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 748     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 749     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 750     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 751     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 752     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 753     // F16C foldable instructions
 754     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 755     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 756     // AES foldable instructions
 757     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 758     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 759     { X86::VAESIMCrr,             X86::VAESIMCrm,             TB_ALIGN_16 },
 760     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, TB_ALIGN_16 }
 761   };
 762
 763   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 764     unsigned RegOp = OpTbl1[i].RegOp;
 765     unsigned MemOp = OpTbl1[i].MemOp;
 766     unsigned Flags = OpTbl1[i].Flags;
 767     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 768                   RegOp, MemOp,
 769                   // Index 1, folded load
 770                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 771   }
 772
 773   static const X86OpTblEntry OpTbl2[] = {
 774     { X86::ADC32rr,         X86::ADC32rm,       0 },
 775     { X86::ADC64rr,         X86::ADC64rm,       0 },
 776     { X86::ADD16rr,         X86::ADD16rm,       0 },
 777     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 778     { X86::ADD32rr,         X86::ADD32rm,       0 },
 779     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 780     { X86::ADD64rr,         X86::ADD64rm,       0 },
 781     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 782     { X86::ADD8rr,          X86::ADD8rm,        0 },
 783     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 784     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 785     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 786     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 787     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 788     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 789     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 790     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 791     { X86::AND16rr,         X86::AND16rm,       0 },
 792     { X86::AND32rr,         X86::AND32rm,       0 },
 793     { X86::AND64rr,         X86::AND64rm,       0 },
 794     { X86::AND8rr,          X86::AND8rm,        0 },
 795     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 796     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 797     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 798     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 799     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 800     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 801     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 802     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 803     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 804     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 805     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 806     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 807     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 808     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 809     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 810     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 811     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 812     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 813     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 814     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 815     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 816     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 817     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 818     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 819     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 820     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 821     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 822     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 823     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 824     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 825     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 826     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 827     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 828     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 829     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 830     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 831     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 832     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 833     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 834     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 835     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 836     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 837     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 838     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 839     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 840     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 841     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 842     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 843     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 844     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 845     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 846     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 847     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 848     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 849     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 850     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 851     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 852     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 853     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 854     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 855     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 856     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 857     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 858     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 859     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 860     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 861     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 862     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 863     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 864     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 865     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 866     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 867     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 868     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 869     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 870     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 871     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 872     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 873     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 874     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 875     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 876     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 877     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 878     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 879     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 880     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 881     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 882     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 883     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 884     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 885     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 886     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 887     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 888     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 889     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
 890     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 891     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
 892     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 893     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 894     { X86::MINSDrr,         X86::MINSDrm,       0 },
 895     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
 896     { X86::MINSSrr,         X86::MINSSrm,       0 },
 897     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
 898     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
 899     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
 900     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
 901     { X86::MULSDrr,         X86::MULSDrm,       0 },
 902     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
 903     { X86::MULSSrr,         X86::MULSSrm,       0 },
 904     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
 905     { X86::OR16rr,          X86::OR16rm,        0 },
 906     { X86::OR32rr,          X86::OR32rm,        0 },
 907     { X86::OR64rr,          X86::OR64rm,        0 },
 908     { X86::OR8rr,           X86::OR8rm,         0 },
 909     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
 910     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
 911     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
 912     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
 913     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
 914     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
 915     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
 916     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
 917     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
 918     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
 919     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
 920     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
 921     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
 922     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
 923     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
 924     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
 925     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
 926     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
 927     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
 928     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
 929     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
 930     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
 931     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
 932     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
 933     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
 934     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
 935     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
 936     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
 937     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
 938     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
 939     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
 940     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
 941     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
 942     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
 943     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
 944     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
 945     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
 946     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
 947     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
 948     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
 949     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
 950     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
 951     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
 952     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
 953     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
 954     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
 955     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
 956     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
 957     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
 958     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
 959     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
 960     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
 961     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
 962     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
 963     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
 964     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
 965     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
 966     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
 967     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
 968     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
 969     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
 970     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
 971     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
 972     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
 973     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
 974     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
 975     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
 976     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
 977     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
 978     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
 979     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
 980     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
 981     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
 982     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
 983     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
 984     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
 985     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
 986     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
 987     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
 988     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
 989     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
 990     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
 991     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
 992     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
 993     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
 994     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
 995     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
 996     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
 997     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
 998     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
 999     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
1000     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1001     { X86::SBB32rr,         X86::SBB32rm,       0 },
1002     { X86::SBB64rr,         X86::SBB64rm,       0 },
1003     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1004     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1005     { X86::SUB16rr,         X86::SUB16rm,       0 },
1006     { X86::SUB32rr,         X86::SUB32rm,       0 },
1007     { X86::SUB64rr,         X86::SUB64rm,       0 },
1008     { X86::SUB8rr,          X86::SUB8rm,        0 },
1009     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1010     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1011     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1012     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1013     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1014     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1015     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1016     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1017     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1018     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1019     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1020     { X86::XOR16rr,         X86::XOR16rm,       0 },
1021     { X86::XOR32rr,         X86::XOR32rm,       0 },
1022     { X86::XOR64rr,         X86::XOR64rm,       0 },
1023     { X86::XOR8rr,          X86::XOR8rm,        0 },
1024     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1025     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1026     // AVX 128-bit versions of foldable instructions
1027     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1028     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1029     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1030     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1031     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1032     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1033     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1034     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1035     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1036     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1037     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1038     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1039     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1040     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1041     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1042     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1043     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1044     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1045     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1046     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1047     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1048     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1049     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1050     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1051     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1052     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1053     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1054     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1055     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1056     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1057     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1058     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1059     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1060     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1061     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1062     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1063     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1064     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1065     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1066     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1067     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1068     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1069     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1070     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1071     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        TB_ALIGN_16 },
1072     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        TB_ALIGN_16 },
1073     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         TB_ALIGN_16 },
1074     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         TB_ALIGN_16 },
1075     { X86::VFsORPDrr,         X86::VFsORPDrm,          TB_ALIGN_16 },
1076     { X86::VFsORPSrr,         X86::VFsORPSrm,          TB_ALIGN_16 },
1077     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         TB_ALIGN_16 },
1078     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         TB_ALIGN_16 },
1079     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1080     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1081     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1082     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1083     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1084     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1085     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1086     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1087     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1088     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1089     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1090     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1091     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1092     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1093     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1094     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1095     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1096     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1097     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1098     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1099     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1100     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1101     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1102     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1103     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1104     { X86::VORPDrr,           X86::VORPDrm,            0 },
1105     { X86::VORPSrr,           X86::VORPSrm,            0 },
1106     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1107     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1108     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1109     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1110     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1111     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1112     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1113     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1114     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1115     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1116     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1117     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1118     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1119     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1120     { X86::VPANDrr,           X86::VPANDrm,            0 },
1121     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1122     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1123     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1124     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1125     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1126     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1127     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1128     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1129     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1130     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1131     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1132     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1133     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1134     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1135     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1136     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1137     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1138     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1139     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1140     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1141     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1142     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1143     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1144     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1145     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1146     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1147     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1148     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1149     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1150     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1151     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1152     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1153     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1154     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1155     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1156     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1157     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1158     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1159     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1160     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1161     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1162     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1163     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1164     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1165     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1166     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1167     { X86::VPORrr,            X86::VPORrm,             0 },
1168     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1169     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1170     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1171     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1172     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1173     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1174     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1175     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1176     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1177     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1178     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1179     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1180     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1181     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1182     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1183     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1184     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1185     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1186     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1187     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1188     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1189     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1190     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1191     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1192     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1193     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1194     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1195     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1196     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1197     { X86::VPXORrr,           X86::VPXORrm,            0 },
1198     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1199     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1200     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1201     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1202     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1203     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1204     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1205     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1206     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1207     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1208     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1209     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1210     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1211     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1212     // AVX 256-bit foldable instructions
1213     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1214     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1215     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1216     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1217     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1218     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1219     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1220     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1221     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1222     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1223     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1224     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1225     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1226     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1227     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1228     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1229     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1230     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1231     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1232     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1233     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1234     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1235     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1236     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1237     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1238     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1239     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1240     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1241     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1242     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1243     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1244     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1245     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1246     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1247     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1248     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1249     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1250     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1251     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1252     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1253     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1254     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1255     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1256     // AVX2 foldable instructions
1257     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1258     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1259     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1260     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1261     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1262     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1263     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1264     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1265     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1266     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1267     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1268     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1269     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1270     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1271     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1272     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1273     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1274     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1275     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1276     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1277     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1278     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1279     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1280     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1281     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1282     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1283     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1284     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1285     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1286     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1287     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1288     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1289     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1290     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1291     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1292     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1293     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1294     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1295     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1296     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1297     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1298     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1299     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1300     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1301     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1302     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1303     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1304     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1305     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1306     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1307     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1308     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1309     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1310     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1311     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1312     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1313     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1314     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1315     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1316     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1317     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1318     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1319     { X86::VPORYrr,           X86::VPORYrm,            0 },
1320     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1321     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1322     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1323     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1324     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1325     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1326     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1327     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1328     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1329     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1330     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1331     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1332     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1333     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1334     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1335     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1336     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1337     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1338     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1339     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1340     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1341     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1342     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1343     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1344     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1345     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1346     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1347     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1348     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1349     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1350     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1351     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1352     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1353     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1354     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1355     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1356     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1357     // FIXME: add AVX 256-bit foldable instructions
1358
1359     // FMA4 foldable patterns
1360     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0           },
1361     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0           },
1362     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_16 },
1363     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_16 },
1364     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_32 },
1365     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_32 },
1366     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0           },
1367     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0           },
1368     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_16 },
1369     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_16 },
1370     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_32 },
1371     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_32 },
1372     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0           },
1373     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0           },
1374     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_16 },
1375     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_16 },
1376     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_32 },
1377     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_32 },
1378     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0           },
1379     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0           },
1380     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_16 },
1381     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_16 },
1382     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_32 },
1383     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_32 },
1384     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_16 },
1385     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_16 },
1386     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_32 },
1387     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_32 },
1388     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_16 },
1389     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_16 },
1390     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_32 },
1391     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_32 },
1392
1393     // BMI/BMI2 foldable instructions
1394     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1395     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1396     { X86::MULX32rr,          X86::MULX32rm,            0 },
1397     { X86::MULX64rr,          X86::MULX64rm,            0 },
1398     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1399     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1400     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1401     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1402
1403     // AVX-512 foldable instructions
1404     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1405     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1406     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1407     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1408     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1409     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1410     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1411     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1412     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1413     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1414     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1415     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1416     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1417     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1418     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1419     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1420     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1421     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1422     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1423     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1424     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1425     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1426     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1427     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1428     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1429     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1430     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1431     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1432     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1433     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1434     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1435     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1436     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1437     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1438     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1439     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1440     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1441     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1442     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1443
1444     // AVX-512{F,VL} foldable instructions
1445     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1446     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1447     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1448
1449     // AVX-512{F,VL} foldable instructions
1450     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1451     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1452     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1453     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1454
1455     // AES foldable instructions
1456     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1457     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1458     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1459     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1460     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       TB_ALIGN_16 },
1461     { X86::VAESDECrr,         X86::VAESDECrm,           TB_ALIGN_16 },
1462     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       TB_ALIGN_16 },
1463     { X86::VAESENCrr,         X86::VAESENCrm,           TB_ALIGN_16 },
1464
1465     // SHA foldable instructions
1466     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1467     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1468     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1469     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1470     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1471     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1472     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 },
1473   };
1474
1475   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1476     unsigned RegOp = OpTbl2[i].RegOp;
1477     unsigned MemOp = OpTbl2[i].MemOp;
1478     unsigned Flags = OpTbl2[i].Flags;
1479     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1480                   RegOp, MemOp,
1481                   // Index 2, folded load
1482                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1483   }
1484
1485   static const X86OpTblEntry OpTbl3[] = {
1486     // FMA foldable instructions
1487     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1488     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1489     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1490     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1491     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1492     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1493
1494     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1495     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1496     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1497     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1498     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1499     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1500     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1501     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1502     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1503     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1504     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1505     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1506
1507     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1508     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1509     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1510     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1511     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1512     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1513
1514     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1515     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1516     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1517     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1518     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1519     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1520     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1521     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1522     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1523     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1524     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1525     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1526
1527     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1528     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1529     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1530     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1531     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1532     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1533
1534     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1535     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1536     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1537     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1538     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1539     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1540     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1541     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1542     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1543     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1544     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1545     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1546
1547     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1548     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1549     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1550     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1551     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1552     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1553
1554     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1555     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1556     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1557     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1558     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1559     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1560     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1561     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1562     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1563     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1564     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1565     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1566
1567     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1568     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1569     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1570     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1571     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1572     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1573     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1574     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1575     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1576     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1577     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1578     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1579
1580     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1581     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1582     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1583     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1584     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1585     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1586     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1587     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1588     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1589     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1590     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1591     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1592
1593     // FMA4 foldable patterns
1594     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1595     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1596     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1597     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1598     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1599     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1600     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1601     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1602     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1603     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1604     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1605     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1606     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1607     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1608     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1609     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1610     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1611     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1612     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1613     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1614     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1615     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1616     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1617     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1618     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1619     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1620     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1621     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1622     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1623     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1624     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1625     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1626     // AVX-512 VPERMI instructions with 3 source operands.
1627     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1628     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1629     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1630     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1631     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1632     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1633     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1634     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1635     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1636     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1637     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1638     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1639     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1640      // AVX-512 arithmetic instructions
1641     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1642     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1643     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1644     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1645     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1646     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1647     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1648     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1649     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1650     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1651     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1652     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1653     // AVX-512{F,VL} arithmetic instructions 256-bit
1654     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1655     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1656     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1657     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1658     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1659     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1660     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1661     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1662     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1663     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1664     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1665     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1666     // AVX-512{F,VL} arithmetic instructions 128-bit
1667     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1668     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1669     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1670     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1671     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1672     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1673     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1674     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1675     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1676     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1677     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1678     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1679   };
1680
1681   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1682     unsigned RegOp = OpTbl3[i].RegOp;
1683     unsigned MemOp = OpTbl3[i].MemOp;
1684     unsigned Flags = OpTbl3[i].Flags;
1685     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1686                   RegOp, MemOp,
1687                   // Index 3, folded load
1688                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1689   }
1690
1691   static const X86OpTblEntry OpTbl4[] = {
1692      // AVX-512 foldable instructions
1693     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1694     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1695     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1696     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1697     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1698     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1699     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1700     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1701     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1702     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1703     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1704     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1705     // AVX-512{F,VL} foldable instructions 256-bit
1706     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1707     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1708     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1709     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1710     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1711     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1712     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1713     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1714     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1715     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1716     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1717     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1718     // AVX-512{F,VL} foldable instructions 128-bit
1719     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1720     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1721     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1722     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1723     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1724     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1725     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1726     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1727     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1728     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1729     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1730     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1731   };
1732
1733   for (unsigned i = 0, e = array_lengthof(OpTbl4); i != e; ++i) {
1734     unsigned RegOp = OpTbl4[i].RegOp;
1735     unsigned MemOp = OpTbl4[i].MemOp;
1736     unsigned Flags = OpTbl4[i].Flags;
1737     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1738                   RegOp, MemOp,
1739                   // Index 4, folded load
1740                   Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1741   }
1742 }
1743
1744 void
1745 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1746                             MemOp2RegOpTableType &M2RTable,
1747                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1748     if ((Flags & TB_NO_FORWARD) == 0) {
1749       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1750       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1751     }
1752     if ((Flags & TB_NO_REVERSE) == 0) {
1753       assert(!M2RTable.count(MemOp) &&
1754            "Duplicated entries in unfolding maps?");
1755       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1756     }
1757 }
1758
1759 bool
1760 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1761                                     unsigned &SrcReg, unsigned &DstReg,
1762                                     unsigned &SubIdx) const {
1763   switch (MI.getOpcode()) {
1764   default: break;
1765   case X86::MOVSX16rr8:
1766   case X86::MOVZX16rr8:
1767   case X86::MOVSX32rr8:
1768   case X86::MOVZX32rr8:
1769   case X86::MOVSX64rr8:
1770     if (!Subtarget.is64Bit())
1771       // It's not always legal to reference the low 8-bit of the larger
1772       // register in 32-bit mode.
1773       return false;
1774   case X86::MOVSX32rr16:
1775   case X86::MOVZX32rr16:
1776   case X86::MOVSX64rr16:
1777   case X86::MOVSX64rr32: {
1778     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1779       // Be conservative.
1780       return false;
1781     SrcReg = MI.getOperand(1).getReg();
1782     DstReg = MI.getOperand(0).getReg();
1783     switch (MI.getOpcode()) {
1784     default: llvm_unreachable("Unreachable!");
1785     case X86::MOVSX16rr8:
1786     case X86::MOVZX16rr8:
1787     case X86::MOVSX32rr8:
1788     case X86::MOVZX32rr8:
1789     case X86::MOVSX64rr8:
1790       SubIdx = X86::sub_8bit;
1791       break;
1792     case X86::MOVSX32rr16:
1793     case X86::MOVZX32rr16:
1794     case X86::MOVSX64rr16:
1795       SubIdx = X86::sub_16bit;
1796       break;
1797     case X86::MOVSX64rr32:
1798       SubIdx = X86::sub_32bit;
1799       break;
1800     }
1801     return true;
1802   }
1803   }
1804   return false;
1805 }
1806
1807 int X86InstrInfo::getSPAdjust(const MachineInstr *MI) const {
1808   const MachineFunction *MF = MI->getParent()->getParent();
1809   const TargetFrameLowering *TFI = MF->getSubtarget().getFrameLowering();
1810
1811   if (MI->getOpcode() == getCallFrameSetupOpcode() ||
1812       MI->getOpcode() == getCallFrameDestroyOpcode()) {
1813     unsigned StackAlign = TFI->getStackAlignment();
1814     int SPAdj = (MI->getOperand(0).getImm() + StackAlign - 1) / StackAlign *
1815                  StackAlign;
1816
1817     SPAdj -= MI->getOperand(1).getImm();
1818
1819     if (MI->getOpcode() == getCallFrameSetupOpcode())
1820       return SPAdj;
1821     else
1822       return -SPAdj;
1823   }
1824
1825   // To know whether a call adjusts the stack, we need information
1826   // that is bound to the following ADJCALLSTACKUP pseudo.
1827   // Look for the next ADJCALLSTACKUP that follows the call.
1828   if (MI->isCall()) {
1829     const MachineBasicBlock* MBB = MI->getParent();
1830     auto I = ++MachineBasicBlock::const_iterator(MI);
1831     for (auto E = MBB->end(); I != E; ++I) {
1832       if (I->getOpcode() == getCallFrameDestroyOpcode() ||
1833           I->isCall())
1834         break;
1835     }
1836
1837     // If we could not find a frame destroy opcode, then it has already
1838     // been simplified, so we don't care.
1839     if (I->getOpcode() != getCallFrameDestroyOpcode())
1840       return 0;
1841
1842     return -(I->getOperand(1).getImm());
1843   }
1844
1845   // Currently handle only PUSHes we can reasonably expect to see
1846   // in call sequences
1847   switch (MI->getOpcode()) {
1848   default:
1849     return 0;
1850   case X86::PUSH32i8:
1851   case X86::PUSH32r:
1852   case X86::PUSH32rmm:
1853   case X86::PUSH32rmr:
1854   case X86::PUSHi32:
1855     return 4;
1856   }
1857 }
1858
1859 /// isFrameOperand - Return true and the FrameIndex if the specified
1860 /// operand and follow operands form a reference to the stack frame.
1861 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1862                                   int &FrameIndex) const {
1863   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
1864       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
1865       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
1866       MI->getOperand(Op+X86::AddrDisp).isImm() &&
1867       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
1868       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
1869       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
1870     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
1871     return true;
1872   }
1873   return false;
1874 }
1875
1876 static bool isFrameLoadOpcode(int Opcode) {
1877   switch (Opcode) {
1878   default:
1879     return false;
1880   case X86::MOV8rm:
1881   case X86::MOV16rm:
1882   case X86::MOV32rm:
1883   case X86::MOV64rm:
1884   case X86::LD_Fp64m:
1885   case X86::MOVSSrm:
1886   case X86::MOVSDrm:
1887   case X86::MOVAPSrm:
1888   case X86::MOVAPDrm:
1889   case X86::MOVDQArm:
1890   case X86::VMOVSSrm:
1891   case X86::VMOVSDrm:
1892   case X86::VMOVAPSrm:
1893   case X86::VMOVAPDrm:
1894   case X86::VMOVDQArm:
1895   case X86::VMOVUPSYrm:
1896   case X86::VMOVAPSYrm:
1897   case X86::VMOVUPDYrm:
1898   case X86::VMOVAPDYrm:
1899   case X86::VMOVDQUYrm:
1900   case X86::VMOVDQAYrm:
1901   case X86::MMX_MOVD64rm:
1902   case X86::MMX_MOVQ64rm:
1903   case X86::VMOVAPSZrm:
1904   case X86::VMOVUPSZrm:
1905     return true;
1906   }
1907 }
1908
1909 static bool isFrameStoreOpcode(int Opcode) {
1910   switch (Opcode) {
1911   default: break;
1912   case X86::MOV8mr:
1913   case X86::MOV16mr:
1914   case X86::MOV32mr:
1915   case X86::MOV64mr:
1916   case X86::ST_FpP64m:
1917   case X86::MOVSSmr:
1918   case X86::MOVSDmr:
1919   case X86::MOVAPSmr:
1920   case X86::MOVAPDmr:
1921   case X86::MOVDQAmr:
1922   case X86::VMOVSSmr:
1923   case X86::VMOVSDmr:
1924   case X86::VMOVAPSmr:
1925   case X86::VMOVAPDmr:
1926   case X86::VMOVDQAmr:
1927   case X86::VMOVUPSYmr:
1928   case X86::VMOVAPSYmr:
1929   case X86::VMOVUPDYmr:
1930   case X86::VMOVAPDYmr:
1931   case X86::VMOVDQUYmr:
1932   case X86::VMOVDQAYmr:
1933   case X86::VMOVUPSZmr:
1934   case X86::VMOVAPSZmr:
1935   case X86::MMX_MOVD64mr:
1936   case X86::MMX_MOVQ64mr:
1937   case X86::MMX_MOVNTQmr:
1938     return true;
1939   }
1940   return false;
1941 }
1942
1943 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1944                                            int &FrameIndex) const {
1945   if (isFrameLoadOpcode(MI->getOpcode()))
1946     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
1947       return MI->getOperand(0).getReg();
1948   return 0;
1949 }
1950
1951 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1952                                                  int &FrameIndex) const {
1953   if (isFrameLoadOpcode(MI->getOpcode())) {
1954     unsigned Reg;
1955     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
1956       return Reg;
1957     // Check for post-frame index elimination operations
1958     const MachineMemOperand *Dummy;
1959     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1960   }
1961   return 0;
1962 }
1963
1964 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1965                                           int &FrameIndex) const {
1966   if (isFrameStoreOpcode(MI->getOpcode()))
1967     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
1968         isFrameOperand(MI, 0, FrameIndex))
1969       return MI->getOperand(X86::AddrNumOperands).getReg();
1970   return 0;
1971 }
1972
1973 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1974                                                 int &FrameIndex) const {
1975   if (isFrameStoreOpcode(MI->getOpcode())) {
1976     unsigned Reg;
1977     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
1978       return Reg;
1979     // Check for post-frame index elimination operations
1980     const MachineMemOperand *Dummy;
1981     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
1982   }
1983   return 0;
1984 }
1985
1986 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
1987 /// X86::MOVPC32r.
1988 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
1989   // Don't waste compile time scanning use-def chains of physregs.
1990   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
1991     return false;
1992   bool isPICBase = false;
1993   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
1994          E = MRI.def_instr_end(); I != E; ++I) {
1995     MachineInstr *DefMI = &*I;
1996     if (DefMI->getOpcode() != X86::MOVPC32r)
1997       return false;
1998     assert(!isPICBase && "More than one PIC base?");
1999     isPICBase = true;
2000   }
2001   return isPICBase;
2002 }
2003
2004 bool
2005 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
2006                                                 AliasAnalysis *AA) const {
2007   switch (MI->getOpcode()) {
2008   default: break;
2009   case X86::MOV8rm:
2010   case X86::MOV16rm:
2011   case X86::MOV32rm:
2012   case X86::MOV64rm:
2013   case X86::LD_Fp64m:
2014   case X86::MOVSSrm:
2015   case X86::MOVSDrm:
2016   case X86::MOVAPSrm:
2017   case X86::MOVUPSrm:
2018   case X86::MOVAPDrm:
2019   case X86::MOVDQArm:
2020   case X86::MOVDQUrm:
2021   case X86::VMOVSSrm:
2022   case X86::VMOVSDrm:
2023   case X86::VMOVAPSrm:
2024   case X86::VMOVUPSrm:
2025   case X86::VMOVAPDrm:
2026   case X86::VMOVDQArm:
2027   case X86::VMOVDQUrm:
2028   case X86::VMOVAPSYrm:
2029   case X86::VMOVUPSYrm:
2030   case X86::VMOVAPDYrm:
2031   case X86::VMOVDQAYrm:
2032   case X86::VMOVDQUYrm:
2033   case X86::MMX_MOVD64rm:
2034   case X86::MMX_MOVQ64rm:
2035   case X86::FsVMOVAPSrm:
2036   case X86::FsVMOVAPDrm:
2037   case X86::FsMOVAPSrm:
2038   case X86::FsMOVAPDrm: {
2039     // Loads from constant pools are trivially rematerializable.
2040     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
2041         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2042         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2043         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2044         MI->isInvariantLoad(AA)) {
2045       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2046       if (BaseReg == 0 || BaseReg == X86::RIP)
2047         return true;
2048       // Allow re-materialization of PIC load.
2049       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
2050         return false;
2051       const MachineFunction &MF = *MI->getParent()->getParent();
2052       const MachineRegisterInfo &MRI = MF.getRegInfo();
2053       return regIsPICBase(BaseReg, MRI);
2054     }
2055     return false;
2056   }
2057
2058   case X86::LEA32r:
2059   case X86::LEA64r: {
2060     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2061         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2062         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2063         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2064       // lea fi#, lea GV, etc. are all rematerializable.
2065       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2066         return true;
2067       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2068       if (BaseReg == 0)
2069         return true;
2070       // Allow re-materialization of lea PICBase + x.
2071       const MachineFunction &MF = *MI->getParent()->getParent();
2072       const MachineRegisterInfo &MRI = MF.getRegInfo();
2073       return regIsPICBase(BaseReg, MRI);
2074     }
2075     return false;
2076   }
2077   }
2078
2079   // All other instructions marked M_REMATERIALIZABLE are always trivially
2080   // rematerializable.
2081   return true;
2082 }
2083
2084 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2085                                          MachineBasicBlock::iterator I) const {
2086   MachineBasicBlock::iterator E = MBB.end();
2087
2088   // For compile time consideration, if we are not able to determine the
2089   // safety after visiting 4 instructions in each direction, we will assume
2090   // it's not safe.
2091   MachineBasicBlock::iterator Iter = I;
2092   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2093     bool SeenDef = false;
2094     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2095       MachineOperand &MO = Iter->getOperand(j);
2096       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2097         SeenDef = true;
2098       if (!MO.isReg())
2099         continue;
2100       if (MO.getReg() == X86::EFLAGS) {
2101         if (MO.isUse())
2102           return false;
2103         SeenDef = true;
2104       }
2105     }
2106
2107     if (SeenDef)
2108       // This instruction defines EFLAGS, no need to look any further.
2109       return true;
2110     ++Iter;
2111     // Skip over DBG_VALUE.
2112     while (Iter != E && Iter->isDebugValue())
2113       ++Iter;
2114   }
2115
2116   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2117   // live in.
2118   if (Iter == E) {
2119     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2120            SE = MBB.succ_end(); SI != SE; ++SI)
2121       if ((*SI)->isLiveIn(X86::EFLAGS))
2122         return false;
2123     return true;
2124   }
2125
2126   MachineBasicBlock::iterator B = MBB.begin();
2127   Iter = I;
2128   for (unsigned i = 0; i < 4; ++i) {
2129     // If we make it to the beginning of the block, it's safe to clobber
2130     // EFLAGS iff EFLAGS is not live-in.
2131     if (Iter == B)
2132       return !MBB.isLiveIn(X86::EFLAGS);
2133
2134     --Iter;
2135     // Skip over DBG_VALUE.
2136     while (Iter != B && Iter->isDebugValue())
2137       --Iter;
2138
2139     bool SawKill = false;
2140     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2141       MachineOperand &MO = Iter->getOperand(j);
2142       // A register mask may clobber EFLAGS, but we should still look for a
2143       // live EFLAGS def.
2144       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2145         SawKill = true;
2146       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2147         if (MO.isDef()) return MO.isDead();
2148         if (MO.isKill()) SawKill = true;
2149       }
2150     }
2151
2152     if (SawKill)
2153       // This instruction kills EFLAGS and doesn't redefine it, so
2154       // there's no need to look further.
2155       return true;
2156   }
2157
2158   // Conservative answer.
2159   return false;
2160 }
2161
2162 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2163                                  MachineBasicBlock::iterator I,
2164                                  unsigned DestReg, unsigned SubIdx,
2165                                  const MachineInstr *Orig,
2166                                  const TargetRegisterInfo &TRI) const {
2167   // MOV32r0 is implemented with a xor which clobbers condition code.
2168   // Re-materialize it as movri instructions to avoid side effects.
2169   unsigned Opc = Orig->getOpcode();
2170   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2171     DebugLoc DL = Orig->getDebugLoc();
2172     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2173       .addImm(0);
2174   } else {
2175     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2176     MBB.insert(I, MI);
2177   }
2178
2179   MachineInstr *NewMI = std::prev(I);
2180   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2181 }
2182
2183 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
2184 /// is not marked dead.
2185 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2186   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2187     MachineOperand &MO = MI->getOperand(i);
2188     if (MO.isReg() && MO.isDef() &&
2189         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2190       return true;
2191     }
2192   }
2193   return false;
2194 }
2195
2196 /// getTruncatedShiftCount - check whether the shift count for a machine operand
2197 /// is non-zero.
2198 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2199                                               unsigned ShiftAmtOperandIdx) {
2200   // The shift count is six bits with the REX.W prefix and five bits without.
2201   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2202   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2203   return Imm & ShiftCountMask;
2204 }
2205
2206 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
2207 /// can be represented by a LEA instruction.
2208 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2209   // Left shift instructions can be transformed into load-effective-address
2210   // instructions if we can encode them appropriately.
2211   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2212   // The SIB.scale field is two bits wide which means that we can encode any
2213   // shift amount less than 4.
2214   return ShAmt < 4 && ShAmt > 0;
2215 }
2216
2217 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2218                                   unsigned Opc, bool AllowSP,
2219                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2220                                   MachineOperand &ImplicitOp) const {
2221   MachineFunction &MF = *MI->getParent()->getParent();
2222   const TargetRegisterClass *RC;
2223   if (AllowSP) {
2224     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2225   } else {
2226     RC = Opc != X86::LEA32r ?
2227       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2228   }
2229   unsigned SrcReg = Src.getReg();
2230
2231   // For both LEA64 and LEA32 the register already has essentially the right
2232   // type (32-bit or 64-bit) we may just need to forbid SP.
2233   if (Opc != X86::LEA64_32r) {
2234     NewSrc = SrcReg;
2235     isKill = Src.isKill();
2236     isUndef = Src.isUndef();
2237
2238     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2239         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2240       return false;
2241
2242     return true;
2243   }
2244
2245   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2246   // another we need to add 64-bit registers to the final MI.
2247   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2248     ImplicitOp = Src;
2249     ImplicitOp.setImplicit();
2250
2251     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2252     MachineBasicBlock::LivenessQueryResult LQR =
2253       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2254
2255     switch (LQR) {
2256     case MachineBasicBlock::LQR_Unknown:
2257       // We can't give sane liveness flags to the instruction, abandon LEA
2258       // formation.
2259       return false;
2260     case MachineBasicBlock::LQR_Live:
2261       isKill = MI->killsRegister(SrcReg);
2262       isUndef = false;
2263       break;
2264     default:
2265       // The physreg itself is dead, so we have to use it as an <undef>.
2266       isKill = false;
2267       isUndef = true;
2268       break;
2269     }
2270   } else {
2271     // Virtual register of the wrong class, we have to create a temporary 64-bit
2272     // vreg to feed into the LEA.
2273     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2274     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2275             get(TargetOpcode::COPY))
2276       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2277         .addOperand(Src);
2278
2279     // Which is obviously going to be dead after we're done with it.
2280     isKill = true;
2281     isUndef = false;
2282   }
2283
2284   // We've set all the parameters without issue.
2285   return true;
2286 }
2287
2288 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
2289 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
2290 /// to a 32-bit superregister and then truncating back down to a 16-bit
2291 /// subregister.
2292 MachineInstr *
2293 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2294                                            MachineFunction::iterator &MFI,
2295                                            MachineBasicBlock::iterator &MBBI,
2296                                            LiveVariables *LV) const {
2297   MachineInstr *MI = MBBI;
2298   unsigned Dest = MI->getOperand(0).getReg();
2299   unsigned Src = MI->getOperand(1).getReg();
2300   bool isDead = MI->getOperand(0).isDead();
2301   bool isKill = MI->getOperand(1).isKill();
2302
2303   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2304   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2305   unsigned Opc, leaInReg;
2306   if (Subtarget.is64Bit()) {
2307     Opc = X86::LEA64_32r;
2308     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2309   } else {
2310     Opc = X86::LEA32r;
2311     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2312   }
2313
2314   // Build and insert into an implicit UNDEF value. This is OK because
2315   // well be shifting and then extracting the lower 16-bits.
2316   // This has the potential to cause partial register stall. e.g.
2317   //   movw    (%rbp,%rcx,2), %dx
2318   //   leal    -65(%rdx), %esi
2319   // But testing has shown this *does* help performance in 64-bit mode (at
2320   // least on modern x86 machines).
2321   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2322   MachineInstr *InsMI =
2323     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2324     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2325     .addReg(Src, getKillRegState(isKill));
2326
2327   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2328                                     get(Opc), leaOutReg);
2329   switch (MIOpc) {
2330   default: llvm_unreachable("Unreachable!");
2331   case X86::SHL16ri: {
2332     unsigned ShAmt = MI->getOperand(2).getImm();
2333     MIB.addReg(0).addImm(1 << ShAmt)
2334        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2335     break;
2336   }
2337   case X86::INC16r:
2338     addRegOffset(MIB, leaInReg, true, 1);
2339     break;
2340   case X86::DEC16r:
2341     addRegOffset(MIB, leaInReg, true, -1);
2342     break;
2343   case X86::ADD16ri:
2344   case X86::ADD16ri8:
2345   case X86::ADD16ri_DB:
2346   case X86::ADD16ri8_DB:
2347     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2348     break;
2349   case X86::ADD16rr:
2350   case X86::ADD16rr_DB: {
2351     unsigned Src2 = MI->getOperand(2).getReg();
2352     bool isKill2 = MI->getOperand(2).isKill();
2353     unsigned leaInReg2 = 0;
2354     MachineInstr *InsMI2 = nullptr;
2355     if (Src == Src2) {
2356       // ADD16rr %reg1028<kill>, %reg1028
2357       // just a single insert_subreg.
2358       addRegReg(MIB, leaInReg, true, leaInReg, false);
2359     } else {
2360       if (Subtarget.is64Bit())
2361         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2362       else
2363         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2364       // Build and insert into an implicit UNDEF value. This is OK because
2365       // well be shifting and then extracting the lower 16-bits.
2366       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2367       InsMI2 =
2368         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2369         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2370         .addReg(Src2, getKillRegState(isKill2));
2371       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2372     }
2373     if (LV && isKill2 && InsMI2)
2374       LV->replaceKillInstruction(Src2, MI, InsMI2);
2375     break;
2376   }
2377   }
2378
2379   MachineInstr *NewMI = MIB;
2380   MachineInstr *ExtMI =
2381     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2382     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2383     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2384
2385   if (LV) {
2386     // Update live variables
2387     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2388     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2389     if (isKill)
2390       LV->replaceKillInstruction(Src, MI, InsMI);
2391     if (isDead)
2392       LV->replaceKillInstruction(Dest, MI, ExtMI);
2393   }
2394
2395   return ExtMI;
2396 }
2397
2398 /// convertToThreeAddress - This method must be implemented by targets that
2399 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2400 /// may be able to convert a two-address instruction into a true
2401 /// three-address instruction on demand.  This allows the X86 target (for
2402 /// example) to convert ADD and SHL instructions into LEA instructions if they
2403 /// would require register copies due to two-addressness.
2404 ///
2405 /// This method returns a null pointer if the transformation cannot be
2406 /// performed, otherwise it returns the new instruction.
2407 ///
2408 MachineInstr *
2409 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2410                                     MachineBasicBlock::iterator &MBBI,
2411                                     LiveVariables *LV) const {
2412   MachineInstr *MI = MBBI;
2413
2414   // The following opcodes also sets the condition code register(s). Only
2415   // convert them to equivalent lea if the condition code register def's
2416   // are dead!
2417   if (hasLiveCondCodeDef(MI))
2418     return nullptr;
2419
2420   MachineFunction &MF = *MI->getParent()->getParent();
2421   // All instructions input are two-addr instructions.  Get the known operands.
2422   const MachineOperand &Dest = MI->getOperand(0);
2423   const MachineOperand &Src = MI->getOperand(1);
2424
2425   MachineInstr *NewMI = nullptr;
2426   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2427   // we have better subtarget support, enable the 16-bit LEA generation here.
2428   // 16-bit LEA is also slow on Core2.
2429   bool DisableLEA16 = true;
2430   bool is64Bit = Subtarget.is64Bit();
2431
2432   unsigned MIOpc = MI->getOpcode();
2433   switch (MIOpc) {
2434   default: return nullptr;
2435   case X86::SHL64ri: {
2436     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2437     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2438     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2439
2440     // LEA can't handle RSP.
2441     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2442         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2443                                            &X86::GR64_NOSPRegClass))
2444       return nullptr;
2445
2446     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2447       .addOperand(Dest)
2448       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2449     break;
2450   }
2451   case X86::SHL32ri: {
2452     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2453     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2454     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2455
2456     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2457
2458     // LEA can't handle ESP.
2459     bool isKill, isUndef;
2460     unsigned SrcReg;
2461     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2462     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2463                         SrcReg, isKill, isUndef, ImplicitOp))
2464       return nullptr;
2465
2466     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2467       .addOperand(Dest)
2468       .addReg(0).addImm(1 << ShAmt)
2469       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2470       .addImm(0).addReg(0);
2471     if (ImplicitOp.getReg() != 0)
2472       MIB.addOperand(ImplicitOp);
2473     NewMI = MIB;
2474
2475     break;
2476   }
2477   case X86::SHL16ri: {
2478     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2479     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2480     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2481
2482     if (DisableLEA16)
2483       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2484     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2485       .addOperand(Dest)
2486       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2487     break;
2488   }
2489   case X86::INC64r:
2490   case X86::INC32r: {
2491     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2492     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2493       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2494     bool isKill, isUndef;
2495     unsigned SrcReg;
2496     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2497     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2498                         SrcReg, isKill, isUndef, ImplicitOp))
2499       return nullptr;
2500
2501     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2502         .addOperand(Dest)
2503         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2504     if (ImplicitOp.getReg() != 0)
2505       MIB.addOperand(ImplicitOp);
2506
2507     NewMI = addOffset(MIB, 1);
2508     break;
2509   }
2510   case X86::INC16r:
2511     if (DisableLEA16)
2512       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2513                      : nullptr;
2514     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2515     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2516                       .addOperand(Dest).addOperand(Src), 1);
2517     break;
2518   case X86::DEC64r:
2519   case X86::DEC32r: {
2520     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2521     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2522       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2523
2524     bool isKill, isUndef;
2525     unsigned SrcReg;
2526     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2527     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2528                         SrcReg, isKill, isUndef, ImplicitOp))
2529       return nullptr;
2530
2531     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2532         .addOperand(Dest)
2533         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2534     if (ImplicitOp.getReg() != 0)
2535       MIB.addOperand(ImplicitOp);
2536
2537     NewMI = addOffset(MIB, -1);
2538
2539     break;
2540   }
2541   case X86::DEC16r:
2542     if (DisableLEA16)
2543       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2544                      : nullptr;
2545     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2546     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2547                       .addOperand(Dest).addOperand(Src), -1);
2548     break;
2549   case X86::ADD64rr:
2550   case X86::ADD64rr_DB:
2551   case X86::ADD32rr:
2552   case X86::ADD32rr_DB: {
2553     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2554     unsigned Opc;
2555     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2556       Opc = X86::LEA64r;
2557     else
2558       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2559
2560     bool isKill, isUndef;
2561     unsigned SrcReg;
2562     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2563     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2564                         SrcReg, isKill, isUndef, ImplicitOp))
2565       return nullptr;
2566
2567     const MachineOperand &Src2 = MI->getOperand(2);
2568     bool isKill2, isUndef2;
2569     unsigned SrcReg2;
2570     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2571     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2572                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2573       return nullptr;
2574
2575     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2576       .addOperand(Dest);
2577     if (ImplicitOp.getReg() != 0)
2578       MIB.addOperand(ImplicitOp);
2579     if (ImplicitOp2.getReg() != 0)
2580       MIB.addOperand(ImplicitOp2);
2581
2582     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2583
2584     // Preserve undefness of the operands.
2585     NewMI->getOperand(1).setIsUndef(isUndef);
2586     NewMI->getOperand(3).setIsUndef(isUndef2);
2587
2588     if (LV && Src2.isKill())
2589       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2590     break;
2591   }
2592   case X86::ADD16rr:
2593   case X86::ADD16rr_DB: {
2594     if (DisableLEA16)
2595       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2596                      : nullptr;
2597     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2598     unsigned Src2 = MI->getOperand(2).getReg();
2599     bool isKill2 = MI->getOperand(2).isKill();
2600     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2601                       .addOperand(Dest),
2602                       Src.getReg(), Src.isKill(), Src2, isKill2);
2603
2604     // Preserve undefness of the operands.
2605     bool isUndef = MI->getOperand(1).isUndef();
2606     bool isUndef2 = MI->getOperand(2).isUndef();
2607     NewMI->getOperand(1).setIsUndef(isUndef);
2608     NewMI->getOperand(3).setIsUndef(isUndef2);
2609
2610     if (LV && isKill2)
2611       LV->replaceKillInstruction(Src2, MI, NewMI);
2612     break;
2613   }
2614   case X86::ADD64ri32:
2615   case X86::ADD64ri8:
2616   case X86::ADD64ri32_DB:
2617   case X86::ADD64ri8_DB:
2618     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2619     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2620                       .addOperand(Dest).addOperand(Src),
2621                       MI->getOperand(2).getImm());
2622     break;
2623   case X86::ADD32ri:
2624   case X86::ADD32ri8:
2625   case X86::ADD32ri_DB:
2626   case X86::ADD32ri8_DB: {
2627     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2628     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2629
2630     bool isKill, isUndef;
2631     unsigned SrcReg;
2632     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2633     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2634                         SrcReg, isKill, isUndef, ImplicitOp))
2635       return nullptr;
2636
2637     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2638         .addOperand(Dest)
2639         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2640     if (ImplicitOp.getReg() != 0)
2641       MIB.addOperand(ImplicitOp);
2642
2643     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2644     break;
2645   }
2646   case X86::ADD16ri:
2647   case X86::ADD16ri8:
2648   case X86::ADD16ri_DB:
2649   case X86::ADD16ri8_DB:
2650     if (DisableLEA16)
2651       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2652                      : nullptr;
2653     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2654     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2655                       .addOperand(Dest).addOperand(Src),
2656                       MI->getOperand(2).getImm());
2657     break;
2658   }
2659
2660   if (!NewMI) return nullptr;
2661
2662   if (LV) {  // Update live variables
2663     if (Src.isKill())
2664       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2665     if (Dest.isDead())
2666       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2667   }
2668
2669   MFI->insert(MBBI, NewMI);          // Insert the new inst
2670   return NewMI;
2671 }
2672
2673 /// commuteInstruction - We have a few instructions that must be hacked on to
2674 /// commute them.
2675 ///
2676 MachineInstr *
2677 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2678   switch (MI->getOpcode()) {
2679   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2680   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2681   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2682   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2683   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2684   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2685     unsigned Opc;
2686     unsigned Size;
2687     switch (MI->getOpcode()) {
2688     default: llvm_unreachable("Unreachable!");
2689     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2690     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2691     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2692     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2693     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2694     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2695     }
2696     unsigned Amt = MI->getOperand(3).getImm();
2697     if (NewMI) {
2698       MachineFunction &MF = *MI->getParent()->getParent();
2699       MI = MF.CloneMachineInstr(MI);
2700       NewMI = false;
2701     }
2702     MI->setDesc(get(Opc));
2703     MI->getOperand(3).setImm(Size-Amt);
2704     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2705   }
2706   case X86::BLENDPDrri:
2707   case X86::BLENDPSrri:
2708   case X86::PBLENDWrri:
2709   case X86::VBLENDPDrri:
2710   case X86::VBLENDPSrri:
2711   case X86::VBLENDPDYrri:
2712   case X86::VBLENDPSYrri:
2713   case X86::VPBLENDDrri:
2714   case X86::VPBLENDWrri:
2715   case X86::VPBLENDDYrri:
2716   case X86::VPBLENDWYrri:{
2717     unsigned Mask;
2718     switch (MI->getOpcode()) {
2719     default: llvm_unreachable("Unreachable!");
2720     case X86::BLENDPDrri:    Mask = 0x03; break;
2721     case X86::BLENDPSrri:    Mask = 0x0F; break;
2722     case X86::PBLENDWrri:    Mask = 0xFF; break;
2723     case X86::VBLENDPDrri:   Mask = 0x03; break;
2724     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2725     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2726     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2727     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2728     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2729     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2730     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2731     }
2732     // Only the least significant bits of Imm are used.
2733     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2734     if (NewMI) {
2735       MachineFunction &MF = *MI->getParent()->getParent();
2736       MI = MF.CloneMachineInstr(MI);
2737       NewMI = false;
2738     }
2739     MI->getOperand(3).setImm(Mask ^ Imm);
2740     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2741   }
2742   case X86::PCLMULQDQrr:
2743   case X86::VPCLMULQDQrr:{
2744     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
2745     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
2746     unsigned Imm = MI->getOperand(3).getImm();
2747     unsigned Src1Hi = Imm & 0x01;
2748     unsigned Src2Hi = Imm & 0x10;
2749     if (NewMI) {
2750       MachineFunction &MF = *MI->getParent()->getParent();
2751       MI = MF.CloneMachineInstr(MI);
2752       NewMI = false;
2753     }
2754     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
2755     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2756   }
2757   case X86::CMPPDrri:
2758   case X86::CMPPSrri:
2759   case X86::VCMPPDrri:
2760   case X86::VCMPPSrri:
2761   case X86::VCMPPDYrri:
2762   case X86::VCMPPSYrri: {
2763     // Float comparison can be safely commuted for
2764     // Ordered/Unordered/Equal/NotEqual tests
2765     unsigned Imm = MI->getOperand(3).getImm() & 0x7;
2766     switch (Imm) {
2767     case 0x00: // EQUAL
2768     case 0x03: // UNORDERED
2769     case 0x04: // NOT EQUAL
2770     case 0x07: // ORDERED
2771       if (NewMI) {
2772         MachineFunction &MF = *MI->getParent()->getParent();
2773         MI = MF.CloneMachineInstr(MI);
2774         NewMI = false;
2775       }
2776       return TargetInstrInfo::commuteInstruction(MI, NewMI);
2777     default:
2778       return nullptr;
2779     }
2780   }
2781   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2782   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2783   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2784   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2785   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2786   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2787   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2788   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2789   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2790   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2791   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2792   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2793   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2794   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2795   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2796   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2797     unsigned Opc;
2798     switch (MI->getOpcode()) {
2799     default: llvm_unreachable("Unreachable!");
2800     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2801     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2802     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2803     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2804     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2805     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2806     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2807     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2808     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2809     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2810     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2811     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2812     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2813     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2814     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2815     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2816     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2817     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2818     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2819     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2820     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2821     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2822     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2823     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2824     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2825     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2826     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2827     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2828     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2829     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2830     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2831     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2832     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2833     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2834     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2835     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2836     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2837     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2838     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2839     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2840     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2841     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2842     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2843     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2844     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2845     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2846     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2847     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2848     }
2849     if (NewMI) {
2850       MachineFunction &MF = *MI->getParent()->getParent();
2851       MI = MF.CloneMachineInstr(MI);
2852       NewMI = false;
2853     }
2854     MI->setDesc(get(Opc));
2855     // Fallthrough intended.
2856   }
2857   default:
2858     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2859   }
2860 }
2861
2862 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
2863                                          unsigned &SrcOpIdx2) const {
2864   switch (MI->getOpcode()) {
2865     case X86::CMPPDrri:
2866     case X86::CMPPSrri:
2867     case X86::VCMPPDrri:
2868     case X86::VCMPPSrri:
2869     case X86::VCMPPDYrri:
2870     case X86::VCMPPSYrri: {
2871       // Float comparison can be safely commuted for
2872       // Ordered/Unordered/Equal/NotEqual tests
2873       unsigned Imm = MI->getOperand(3).getImm() & 0x7;
2874       switch (Imm) {
2875       case 0x00: // EQUAL
2876       case 0x03: // UNORDERED
2877       case 0x04: // NOT EQUAL
2878       case 0x07: // ORDERED
2879         SrcOpIdx1 = 1;
2880         SrcOpIdx2 = 2;
2881         return true;
2882       }
2883       return false;
2884     }
2885     case X86::VFMADDPDr231r:
2886     case X86::VFMADDPSr231r:
2887     case X86::VFMADDSDr231r:
2888     case X86::VFMADDSSr231r:
2889     case X86::VFMSUBPDr231r:
2890     case X86::VFMSUBPSr231r:
2891     case X86::VFMSUBSDr231r:
2892     case X86::VFMSUBSSr231r:
2893     case X86::VFNMADDPDr231r:
2894     case X86::VFNMADDPSr231r:
2895     case X86::VFNMADDSDr231r:
2896     case X86::VFNMADDSSr231r:
2897     case X86::VFNMSUBPDr231r:
2898     case X86::VFNMSUBPSr231r:
2899     case X86::VFNMSUBSDr231r:
2900     case X86::VFNMSUBSSr231r:
2901     case X86::VFMADDPDr231rY:
2902     case X86::VFMADDPSr231rY:
2903     case X86::VFMSUBPDr231rY:
2904     case X86::VFMSUBPSr231rY:
2905     case X86::VFNMADDPDr231rY:
2906     case X86::VFNMADDPSr231rY:
2907     case X86::VFNMSUBPDr231rY:
2908     case X86::VFNMSUBPSr231rY:
2909       SrcOpIdx1 = 2;
2910       SrcOpIdx2 = 3;
2911       return true;
2912     default:
2913       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
2914   }
2915 }
2916
2917 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
2918   switch (BrOpc) {
2919   default: return X86::COND_INVALID;
2920   case X86::JE_1:  return X86::COND_E;
2921   case X86::JNE_1: return X86::COND_NE;
2922   case X86::JL_1:  return X86::COND_L;
2923   case X86::JLE_1: return X86::COND_LE;
2924   case X86::JG_1:  return X86::COND_G;
2925   case X86::JGE_1: return X86::COND_GE;
2926   case X86::JB_1:  return X86::COND_B;
2927   case X86::JBE_1: return X86::COND_BE;
2928   case X86::JA_1:  return X86::COND_A;
2929   case X86::JAE_1: return X86::COND_AE;
2930   case X86::JS_1:  return X86::COND_S;
2931   case X86::JNS_1: return X86::COND_NS;
2932   case X86::JP_1:  return X86::COND_P;
2933   case X86::JNP_1: return X86::COND_NP;
2934   case X86::JO_1:  return X86::COND_O;
2935   case X86::JNO_1: return X86::COND_NO;
2936   }
2937 }
2938
2939 /// getCondFromSETOpc - return condition code of a SET opcode.
2940 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
2941   switch (Opc) {
2942   default: return X86::COND_INVALID;
2943   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2944   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2945   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2946   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2947   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2948   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2949   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2950   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2951   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2952   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2953   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2954   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2955   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2956   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2957   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2958   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2959   }
2960 }
2961
2962 /// getCondFromCmovOpc - return condition code of a CMov opcode.
2963 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2964   switch (Opc) {
2965   default: return X86::COND_INVALID;
2966   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2967   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2968     return X86::COND_A;
2969   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2970   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2971     return X86::COND_AE;
2972   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2973   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2974     return X86::COND_B;
2975   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2976   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2977     return X86::COND_BE;
2978   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2979   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2980     return X86::COND_E;
2981   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2982   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2983     return X86::COND_G;
2984   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2985   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2986     return X86::COND_GE;
2987   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2988   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2989     return X86::COND_L;
2990   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2991   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2992     return X86::COND_LE;
2993   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2994   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2995     return X86::COND_NE;
2996   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2997   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2998     return X86::COND_NO;
2999   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
3000   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
3001     return X86::COND_NP;
3002   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
3003   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
3004     return X86::COND_NS;
3005   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
3006   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
3007     return X86::COND_O;
3008   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
3009   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
3010     return X86::COND_P;
3011   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
3012   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
3013     return X86::COND_S;
3014   }
3015 }
3016
3017 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
3018   switch (CC) {
3019   default: llvm_unreachable("Illegal condition code!");
3020   case X86::COND_E:  return X86::JE_1;
3021   case X86::COND_NE: return X86::JNE_1;
3022   case X86::COND_L:  return X86::JL_1;
3023   case X86::COND_LE: return X86::JLE_1;
3024   case X86::COND_G:  return X86::JG_1;
3025   case X86::COND_GE: return X86::JGE_1;
3026   case X86::COND_B:  return X86::JB_1;
3027   case X86::COND_BE: return X86::JBE_1;
3028   case X86::COND_A:  return X86::JA_1;
3029   case X86::COND_AE: return X86::JAE_1;
3030   case X86::COND_S:  return X86::JS_1;
3031   case X86::COND_NS: return X86::JNS_1;
3032   case X86::COND_P:  return X86::JP_1;
3033   case X86::COND_NP: return X86::JNP_1;
3034   case X86::COND_O:  return X86::JO_1;
3035   case X86::COND_NO: return X86::JNO_1;
3036   }
3037 }
3038
3039 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
3040 /// e.g. turning COND_E to COND_NE.
3041 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
3042   switch (CC) {
3043   default: llvm_unreachable("Illegal condition code!");
3044   case X86::COND_E:  return X86::COND_NE;
3045   case X86::COND_NE: return X86::COND_E;
3046   case X86::COND_L:  return X86::COND_GE;
3047   case X86::COND_LE: return X86::COND_G;
3048   case X86::COND_G:  return X86::COND_LE;
3049   case X86::COND_GE: return X86::COND_L;
3050   case X86::COND_B:  return X86::COND_AE;
3051   case X86::COND_BE: return X86::COND_A;
3052   case X86::COND_A:  return X86::COND_BE;
3053   case X86::COND_AE: return X86::COND_B;
3054   case X86::COND_S:  return X86::COND_NS;
3055   case X86::COND_NS: return X86::COND_S;
3056   case X86::COND_P:  return X86::COND_NP;
3057   case X86::COND_NP: return X86::COND_P;
3058   case X86::COND_O:  return X86::COND_NO;
3059   case X86::COND_NO: return X86::COND_O;
3060   }
3061 }
3062
3063 /// getSwappedCondition - assume the flags are set by MI(a,b), return
3064 /// the condition code if we modify the instructions such that flags are
3065 /// set by MI(b,a).
3066 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
3067   switch (CC) {
3068   default: return X86::COND_INVALID;
3069   case X86::COND_E:  return X86::COND_E;
3070   case X86::COND_NE: return X86::COND_NE;
3071   case X86::COND_L:  return X86::COND_G;
3072   case X86::COND_LE: return X86::COND_GE;
3073   case X86::COND_G:  return X86::COND_L;
3074   case X86::COND_GE: return X86::COND_LE;
3075   case X86::COND_B:  return X86::COND_A;
3076   case X86::COND_BE: return X86::COND_AE;
3077   case X86::COND_A:  return X86::COND_B;
3078   case X86::COND_AE: return X86::COND_BE;
3079   }
3080 }
3081
3082 /// getSETFromCond - Return a set opcode for the given condition and
3083 /// whether it has memory operand.
3084 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3085   static const uint16_t Opc[16][2] = {
3086     { X86::SETAr,  X86::SETAm  },
3087     { X86::SETAEr, X86::SETAEm },
3088     { X86::SETBr,  X86::SETBm  },
3089     { X86::SETBEr, X86::SETBEm },
3090     { X86::SETEr,  X86::SETEm  },
3091     { X86::SETGr,  X86::SETGm  },
3092     { X86::SETGEr, X86::SETGEm },
3093     { X86::SETLr,  X86::SETLm  },
3094     { X86::SETLEr, X86::SETLEm },
3095     { X86::SETNEr, X86::SETNEm },
3096     { X86::SETNOr, X86::SETNOm },
3097     { X86::SETNPr, X86::SETNPm },
3098     { X86::SETNSr, X86::SETNSm },
3099     { X86::SETOr,  X86::SETOm  },
3100     { X86::SETPr,  X86::SETPm  },
3101     { X86::SETSr,  X86::SETSm  }
3102   };
3103
3104   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3105   return Opc[CC][HasMemoryOperand ? 1 : 0];
3106 }
3107
3108 /// getCMovFromCond - Return a cmov opcode for the given condition,
3109 /// register size in bytes, and operand type.
3110 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3111                               bool HasMemoryOperand) {
3112   static const uint16_t Opc[32][3] = {
3113     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3114     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3115     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3116     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3117     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3118     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3119     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3120     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3121     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3122     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3123     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3124     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3125     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3126     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3127     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3128     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3129     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3130     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3131     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3132     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3133     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3134     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3135     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3136     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3137     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3138     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3139     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3140     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3141     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3142     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3143     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3144     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3145   };
3146
3147   assert(CC < 16 && "Can only handle standard cond codes");
3148   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3149   switch(RegBytes) {
3150   default: llvm_unreachable("Illegal register size!");
3151   case 2: return Opc[Idx][0];
3152   case 4: return Opc[Idx][1];
3153   case 8: return Opc[Idx][2];
3154   }
3155 }
3156
3157 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3158   if (!MI->isTerminator()) return false;
3159
3160   // Conditional branch is a special case.
3161   if (MI->isBranch() && !MI->isBarrier())
3162     return true;
3163   if (!MI->isPredicable())
3164     return true;
3165   return !isPredicated(MI);
3166 }
3167
3168 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3169                                  MachineBasicBlock *&TBB,
3170                                  MachineBasicBlock *&FBB,
3171                                  SmallVectorImpl<MachineOperand> &Cond,
3172                                  bool AllowModify) const {
3173   // Start from the bottom of the block and work up, examining the
3174   // terminator instructions.
3175   MachineBasicBlock::iterator I = MBB.end();
3176   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3177   while (I != MBB.begin()) {
3178     --I;
3179     if (I->isDebugValue())
3180       continue;
3181
3182     // Working from the bottom, when we see a non-terminator instruction, we're
3183     // done.
3184     if (!isUnpredicatedTerminator(I))
3185       break;
3186
3187     // A terminator that isn't a branch can't easily be handled by this
3188     // analysis.
3189     if (!I->isBranch())
3190       return true;
3191
3192     // Handle unconditional branches.
3193     if (I->getOpcode() == X86::JMP_1) {
3194       UnCondBrIter = I;
3195
3196       if (!AllowModify) {
3197         TBB = I->getOperand(0).getMBB();
3198         continue;
3199       }
3200
3201       // If the block has any instructions after a JMP, delete them.
3202       while (std::next(I) != MBB.end())
3203         std::next(I)->eraseFromParent();
3204
3205       Cond.clear();
3206       FBB = nullptr;
3207
3208       // Delete the JMP if it's equivalent to a fall-through.
3209       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3210         TBB = nullptr;
3211         I->eraseFromParent();
3212         I = MBB.end();
3213         UnCondBrIter = MBB.end();
3214         continue;
3215       }
3216
3217       // TBB is used to indicate the unconditional destination.
3218       TBB = I->getOperand(0).getMBB();
3219       continue;
3220     }
3221
3222     // Handle conditional branches.
3223     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3224     if (BranchCode == X86::COND_INVALID)
3225       return true;  // Can't handle indirect branch.
3226
3227     // Working from the bottom, handle the first conditional branch.
3228     if (Cond.empty()) {
3229       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3230       if (AllowModify && UnCondBrIter != MBB.end() &&
3231           MBB.isLayoutSuccessor(TargetBB)) {
3232         // If we can modify the code and it ends in something like:
3233         //
3234         //     jCC L1
3235         //     jmp L2
3236         //   L1:
3237         //     ...
3238         //   L2:
3239         //
3240         // Then we can change this to:
3241         //
3242         //     jnCC L2
3243         //   L1:
3244         //     ...
3245         //   L2:
3246         //
3247         // Which is a bit more efficient.
3248         // We conditionally jump to the fall-through block.
3249         BranchCode = GetOppositeBranchCondition(BranchCode);
3250         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3251         MachineBasicBlock::iterator OldInst = I;
3252
3253         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3254           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3255         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3256           .addMBB(TargetBB);
3257
3258         OldInst->eraseFromParent();
3259         UnCondBrIter->eraseFromParent();
3260
3261         // Restart the analysis.
3262         UnCondBrIter = MBB.end();
3263         I = MBB.end();
3264         continue;
3265       }
3266
3267       FBB = TBB;
3268       TBB = I->getOperand(0).getMBB();
3269       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3270       continue;
3271     }
3272
3273     // Handle subsequent conditional branches. Only handle the case where all
3274     // conditional branches branch to the same destination and their condition
3275     // opcodes fit one of the special multi-branch idioms.
3276     assert(Cond.size() == 1);
3277     assert(TBB);
3278
3279     // Only handle the case where all conditional branches branch to the same
3280     // destination.
3281     if (TBB != I->getOperand(0).getMBB())
3282       return true;
3283
3284     // If the conditions are the same, we can leave them alone.
3285     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3286     if (OldBranchCode == BranchCode)
3287       continue;
3288
3289     // If they differ, see if they fit one of the known patterns. Theoretically,
3290     // we could handle more patterns here, but we shouldn't expect to see them
3291     // if instruction selection has done a reasonable job.
3292     if ((OldBranchCode == X86::COND_NP &&
3293          BranchCode == X86::COND_E) ||
3294         (OldBranchCode == X86::COND_E &&
3295          BranchCode == X86::COND_NP))
3296       BranchCode = X86::COND_NP_OR_E;
3297     else if ((OldBranchCode == X86::COND_P &&
3298               BranchCode == X86::COND_NE) ||
3299              (OldBranchCode == X86::COND_NE &&
3300               BranchCode == X86::COND_P))
3301       BranchCode = X86::COND_NE_OR_P;
3302     else
3303       return true;
3304
3305     // Update the MachineOperand.
3306     Cond[0].setImm(BranchCode);
3307   }
3308
3309   return false;
3310 }
3311
3312 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3313   MachineBasicBlock::iterator I = MBB.end();
3314   unsigned Count = 0;
3315
3316   while (I != MBB.begin()) {
3317     --I;
3318     if (I->isDebugValue())
3319       continue;
3320     if (I->getOpcode() != X86::JMP_1 &&
3321         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3322       break;
3323     // Remove the branch.
3324     I->eraseFromParent();
3325     I = MBB.end();
3326     ++Count;
3327   }
3328
3329   return Count;
3330 }
3331
3332 unsigned
3333 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3334                            MachineBasicBlock *FBB,
3335                            const SmallVectorImpl<MachineOperand> &Cond,
3336                            DebugLoc DL) const {
3337   // Shouldn't be a fall through.
3338   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3339   assert((Cond.size() == 1 || Cond.size() == 0) &&
3340          "X86 branch conditions have one component!");
3341
3342   if (Cond.empty()) {
3343     // Unconditional branch?
3344     assert(!FBB && "Unconditional branch with multiple successors!");
3345     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3346     return 1;
3347   }
3348
3349   // Conditional branch.
3350   unsigned Count = 0;
3351   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3352   switch (CC) {
3353   case X86::COND_NP_OR_E:
3354     // Synthesize NP_OR_E with two branches.
3355     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3356     ++Count;
3357     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3358     ++Count;
3359     break;
3360   case X86::COND_NE_OR_P:
3361     // Synthesize NE_OR_P with two branches.
3362     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3363     ++Count;
3364     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3365     ++Count;
3366     break;
3367   default: {
3368     unsigned Opc = GetCondBranchFromCond(CC);
3369     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3370     ++Count;
3371   }
3372   }
3373   if (FBB) {
3374     // Two-way Conditional branch. Insert the second branch.
3375     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3376     ++Count;
3377   }
3378   return Count;
3379 }
3380
3381 bool X86InstrInfo::
3382 canInsertSelect(const MachineBasicBlock &MBB,
3383                 const SmallVectorImpl<MachineOperand> &Cond,
3384                 unsigned TrueReg, unsigned FalseReg,
3385                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3386   // Not all subtargets have cmov instructions.
3387   if (!Subtarget.hasCMov())
3388     return false;
3389   if (Cond.size() != 1)
3390     return false;
3391   // We cannot do the composite conditions, at least not in SSA form.
3392   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3393     return false;
3394
3395   // Check register classes.
3396   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3397   const TargetRegisterClass *RC =
3398     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3399   if (!RC)
3400     return false;
3401
3402   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3403   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3404       X86::GR32RegClass.hasSubClassEq(RC) ||
3405       X86::GR64RegClass.hasSubClassEq(RC)) {
3406     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3407     // Bridge. Probably Ivy Bridge as well.
3408     CondCycles = 2;
3409     TrueCycles = 2;
3410     FalseCycles = 2;
3411     return true;
3412   }
3413
3414   // Can't do vectors.
3415   return false;
3416 }
3417
3418 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3419                                 MachineBasicBlock::iterator I, DebugLoc DL,
3420                                 unsigned DstReg,
3421                                 const SmallVectorImpl<MachineOperand> &Cond,
3422                                 unsigned TrueReg, unsigned FalseReg) const {
3423    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3424    assert(Cond.size() == 1 && "Invalid Cond array");
3425    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3426                                   MRI.getRegClass(DstReg)->getSize(),
3427                                   false/*HasMemoryOperand*/);
3428    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3429 }
3430
3431 /// isHReg - Test if the given register is a physical h register.
3432 static bool isHReg(unsigned Reg) {
3433   return X86::GR8_ABCD_HRegClass.contains(Reg);
3434 }
3435
3436 // Try and copy between VR128/VR64 and GR64 registers.
3437 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3438                                         const X86Subtarget &Subtarget) {
3439
3440   // SrcReg(VR128) -> DestReg(GR64)
3441   // SrcReg(VR64)  -> DestReg(GR64)
3442   // SrcReg(GR64)  -> DestReg(VR128)
3443   // SrcReg(GR64)  -> DestReg(VR64)
3444
3445   bool HasAVX = Subtarget.hasAVX();
3446   bool HasAVX512 = Subtarget.hasAVX512();
3447   if (X86::GR64RegClass.contains(DestReg)) {
3448     if (X86::VR128XRegClass.contains(SrcReg))
3449       // Copy from a VR128 register to a GR64 register.
3450       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3451                                                X86::MOVPQIto64rr);
3452     if (X86::VR64RegClass.contains(SrcReg))
3453       // Copy from a VR64 register to a GR64 register.
3454       return X86::MOVSDto64rr;
3455   } else if (X86::GR64RegClass.contains(SrcReg)) {
3456     // Copy from a GR64 register to a VR128 register.
3457     if (X86::VR128XRegClass.contains(DestReg))
3458       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3459                                                X86::MOV64toPQIrr);
3460     // Copy from a GR64 register to a VR64 register.
3461     if (X86::VR64RegClass.contains(DestReg))
3462       return X86::MOV64toSDrr;
3463   }
3464
3465   // SrcReg(FR32) -> DestReg(GR32)
3466   // SrcReg(GR32) -> DestReg(FR32)
3467
3468   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3469     // Copy from a FR32 register to a GR32 register.
3470     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3471
3472   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3473     // Copy from a GR32 register to a FR32 register.
3474     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3475   return 0;
3476 }
3477
3478 inline static bool MaskRegClassContains(unsigned Reg) {
3479   return X86::VK8RegClass.contains(Reg) ||
3480          X86::VK16RegClass.contains(Reg) ||
3481          X86::VK32RegClass.contains(Reg) ||
3482          X86::VK64RegClass.contains(Reg) ||
3483          X86::VK1RegClass.contains(Reg);
3484 }
3485 static
3486 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3487   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3488       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3489       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3490      DestReg = get512BitSuperRegister(DestReg);
3491      SrcReg = get512BitSuperRegister(SrcReg);
3492      return X86::VMOVAPSZrr;
3493   }
3494   if (MaskRegClassContains(DestReg) &&
3495       MaskRegClassContains(SrcReg))
3496     return X86::KMOVWkk;
3497   if (MaskRegClassContains(DestReg) &&
3498       (X86::GR32RegClass.contains(SrcReg) ||
3499        X86::GR16RegClass.contains(SrcReg) ||
3500        X86::GR8RegClass.contains(SrcReg))) {
3501     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3502     return X86::KMOVWkr;
3503   }
3504   if ((X86::GR32RegClass.contains(DestReg) ||
3505        X86::GR16RegClass.contains(DestReg) ||
3506        X86::GR8RegClass.contains(DestReg)) &&
3507        MaskRegClassContains(SrcReg)) {
3508     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3509     return X86::KMOVWrk;
3510   }
3511   return 0;
3512 }
3513
3514 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3515                                MachineBasicBlock::iterator MI, DebugLoc DL,
3516                                unsigned DestReg, unsigned SrcReg,
3517                                bool KillSrc) const {
3518   // First deal with the normal symmetric copies.
3519   bool HasAVX = Subtarget.hasAVX();
3520   bool HasAVX512 = Subtarget.hasAVX512();
3521   unsigned Opc = 0;
3522   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3523     Opc = X86::MOV64rr;
3524   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3525     Opc = X86::MOV32rr;
3526   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3527     Opc = X86::MOV16rr;
3528   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3529     // Copying to or from a physical H register on x86-64 requires a NOREX
3530     // move.  Otherwise use a normal move.
3531     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3532         Subtarget.is64Bit()) {
3533       Opc = X86::MOV8rr_NOREX;
3534       // Both operands must be encodable without an REX prefix.
3535       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3536              "8-bit H register can not be copied outside GR8_NOREX");
3537     } else
3538       Opc = X86::MOV8rr;
3539   }
3540   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3541     Opc = X86::MMX_MOVQ64rr;
3542   else if (HasAVX512)
3543     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3544   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3545     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3546   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3547     Opc = X86::VMOVAPSYrr;
3548   if (!Opc)
3549     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3550
3551   if (Opc) {
3552     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3553       .addReg(SrcReg, getKillRegState(KillSrc));
3554     return;
3555   }
3556
3557   // Moving EFLAGS to / from another register requires a push and a pop.
3558   // Notice that we have to adjust the stack if we don't want to clobber the
3559   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3560   if (SrcReg == X86::EFLAGS) {
3561     if (X86::GR64RegClass.contains(DestReg)) {
3562       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3563       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3564       return;
3565     }
3566     if (X86::GR32RegClass.contains(DestReg)) {
3567       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3568       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3569       return;
3570     }
3571   }
3572   if (DestReg == X86::EFLAGS) {
3573     if (X86::GR64RegClass.contains(SrcReg)) {
3574       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3575         .addReg(SrcReg, getKillRegState(KillSrc));
3576       BuildMI(MBB, MI, DL, get(X86::POPF64));
3577       return;
3578     }
3579     if (X86::GR32RegClass.contains(SrcReg)) {
3580       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3581         .addReg(SrcReg, getKillRegState(KillSrc));
3582       BuildMI(MBB, MI, DL, get(X86::POPF32));
3583       return;
3584     }
3585   }
3586
3587   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3588                << " to " << RI.getName(DestReg) << '\n');
3589   llvm_unreachable("Cannot emit physreg copy instruction");
3590 }
3591
3592 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3593                                       const TargetRegisterClass *RC,
3594                                       bool isStackAligned,
3595                                       const X86Subtarget &STI,
3596                                       bool load) {
3597   if (STI.hasAVX512()) {
3598     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3599       X86::VK16RegClass.hasSubClassEq(RC))
3600       return load ? X86::KMOVWkm : X86::KMOVWmk;
3601     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3602       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3603     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3604       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3605     if (X86::VR512RegClass.hasSubClassEq(RC))
3606       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3607   }
3608
3609   bool HasAVX = STI.hasAVX();
3610   switch (RC->getSize()) {
3611   default:
3612     llvm_unreachable("Unknown spill size");
3613   case 1:
3614     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3615     if (STI.is64Bit())
3616       // Copying to or from a physical H register on x86-64 requires a NOREX
3617       // move.  Otherwise use a normal move.
3618       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3619         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3620     return load ? X86::MOV8rm : X86::MOV8mr;
3621   case 2:
3622     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3623     return load ? X86::MOV16rm : X86::MOV16mr;
3624   case 4:
3625     if (X86::GR32RegClass.hasSubClassEq(RC))
3626       return load ? X86::MOV32rm : X86::MOV32mr;
3627     if (X86::FR32RegClass.hasSubClassEq(RC))
3628       return load ?
3629         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3630         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3631     if (X86::RFP32RegClass.hasSubClassEq(RC))
3632       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3633     llvm_unreachable("Unknown 4-byte regclass");
3634   case 8:
3635     if (X86::GR64RegClass.hasSubClassEq(RC))
3636       return load ? X86::MOV64rm : X86::MOV64mr;
3637     if (X86::FR64RegClass.hasSubClassEq(RC))
3638       return load ?
3639         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3640         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3641     if (X86::VR64RegClass.hasSubClassEq(RC))
3642       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3643     if (X86::RFP64RegClass.hasSubClassEq(RC))
3644       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3645     llvm_unreachable("Unknown 8-byte regclass");
3646   case 10:
3647     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3648     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3649   case 16: {
3650     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
3651             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
3652     // If stack is realigned we can use aligned stores.
3653     if (isStackAligned)
3654       return load ?
3655         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3656         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3657     else
3658       return load ?
3659         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3660         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3661   }
3662   case 32:
3663     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
3664             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
3665     // If stack is realigned we can use aligned stores.
3666     if (isStackAligned)
3667       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3668     else
3669       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3670   case 64:
3671     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3672     if (isStackAligned)
3673       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3674     else
3675       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3676   }
3677 }
3678
3679 static unsigned getStoreRegOpcode(unsigned SrcReg,
3680                                   const TargetRegisterClass *RC,
3681                                   bool isStackAligned,
3682                                   const X86Subtarget &STI) {
3683   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3684 }
3685
3686
3687 static unsigned getLoadRegOpcode(unsigned DestReg,
3688                                  const TargetRegisterClass *RC,
3689                                  bool isStackAligned,
3690                                  const X86Subtarget &STI) {
3691   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3692 }
3693
3694 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3695                                        MachineBasicBlock::iterator MI,
3696                                        unsigned SrcReg, bool isKill, int FrameIdx,
3697                                        const TargetRegisterClass *RC,
3698                                        const TargetRegisterInfo *TRI) const {
3699   const MachineFunction &MF = *MBB.getParent();
3700   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3701          "Stack slot too small for store");
3702   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3703   bool isAligned =
3704       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3705       RI.canRealignStack(MF);
3706   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3707   DebugLoc DL = MBB.findDebugLoc(MI);
3708   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3709     .addReg(SrcReg, getKillRegState(isKill));
3710 }
3711
3712 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3713                                   bool isKill,
3714                                   SmallVectorImpl<MachineOperand> &Addr,
3715                                   const TargetRegisterClass *RC,
3716                                   MachineInstr::mmo_iterator MMOBegin,
3717                                   MachineInstr::mmo_iterator MMOEnd,
3718                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3719   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3720   bool isAligned = MMOBegin != MMOEnd &&
3721                    (*MMOBegin)->getAlignment() >= Alignment;
3722   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3723   DebugLoc DL;
3724   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3725   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3726     MIB.addOperand(Addr[i]);
3727   MIB.addReg(SrcReg, getKillRegState(isKill));
3728   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3729   NewMIs.push_back(MIB);
3730 }
3731
3732
3733 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3734                                         MachineBasicBlock::iterator MI,
3735                                         unsigned DestReg, int FrameIdx,
3736                                         const TargetRegisterClass *RC,
3737                                         const TargetRegisterInfo *TRI) const {
3738   const MachineFunction &MF = *MBB.getParent();
3739   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3740   bool isAligned =
3741       (Subtarget.getFrameLowering()->getStackAlignment() >= Alignment) ||
3742       RI.canRealignStack(MF);
3743   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3744   DebugLoc DL = MBB.findDebugLoc(MI);
3745   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3746 }
3747
3748 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3749                                  SmallVectorImpl<MachineOperand> &Addr,
3750                                  const TargetRegisterClass *RC,
3751                                  MachineInstr::mmo_iterator MMOBegin,
3752                                  MachineInstr::mmo_iterator MMOEnd,
3753                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3754   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3755   bool isAligned = MMOBegin != MMOEnd &&
3756                    (*MMOBegin)->getAlignment() >= Alignment;
3757   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3758   DebugLoc DL;
3759   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3760   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3761     MIB.addOperand(Addr[i]);
3762   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3763   NewMIs.push_back(MIB);
3764 }
3765
3766 bool X86InstrInfo::
3767 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3768                int &CmpMask, int &CmpValue) const {
3769   switch (MI->getOpcode()) {
3770   default: break;
3771   case X86::CMP64ri32:
3772   case X86::CMP64ri8:
3773   case X86::CMP32ri:
3774   case X86::CMP32ri8:
3775   case X86::CMP16ri:
3776   case X86::CMP16ri8:
3777   case X86::CMP8ri:
3778     SrcReg = MI->getOperand(0).getReg();
3779     SrcReg2 = 0;
3780     CmpMask = ~0;
3781     CmpValue = MI->getOperand(1).getImm();
3782     return true;
3783   // A SUB can be used to perform comparison.
3784   case X86::SUB64rm:
3785   case X86::SUB32rm:
3786   case X86::SUB16rm:
3787   case X86::SUB8rm:
3788     SrcReg = MI->getOperand(1).getReg();
3789     SrcReg2 = 0;
3790     CmpMask = ~0;
3791     CmpValue = 0;
3792     return true;
3793   case X86::SUB64rr:
3794   case X86::SUB32rr:
3795   case X86::SUB16rr:
3796   case X86::SUB8rr:
3797     SrcReg = MI->getOperand(1).getReg();
3798     SrcReg2 = MI->getOperand(2).getReg();
3799     CmpMask = ~0;
3800     CmpValue = 0;
3801     return true;
3802   case X86::SUB64ri32:
3803   case X86::SUB64ri8:
3804   case X86::SUB32ri:
3805   case X86::SUB32ri8:
3806   case X86::SUB16ri:
3807   case X86::SUB16ri8:
3808   case X86::SUB8ri:
3809     SrcReg = MI->getOperand(1).getReg();
3810     SrcReg2 = 0;
3811     CmpMask = ~0;
3812     CmpValue = MI->getOperand(2).getImm();
3813     return true;
3814   case X86::CMP64rr:
3815   case X86::CMP32rr:
3816   case X86::CMP16rr:
3817   case X86::CMP8rr:
3818     SrcReg = MI->getOperand(0).getReg();
3819     SrcReg2 = MI->getOperand(1).getReg();
3820     CmpMask = ~0;
3821     CmpValue = 0;
3822     return true;
3823   case X86::TEST8rr:
3824   case X86::TEST16rr:
3825   case X86::TEST32rr:
3826   case X86::TEST64rr:
3827     SrcReg = MI->getOperand(0).getReg();
3828     if (MI->getOperand(1).getReg() != SrcReg) return false;
3829     // Compare against zero.
3830     SrcReg2 = 0;
3831     CmpMask = ~0;
3832     CmpValue = 0;
3833     return true;
3834   }
3835   return false;
3836 }
3837
3838 /// isRedundantFlagInstr - check whether the first instruction, whose only
3839 /// purpose is to update flags, can be made redundant.
3840 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3841 /// This function can be extended later on.
3842 /// SrcReg, SrcRegs: register operands for FlagI.
3843 /// ImmValue: immediate for FlagI if it takes an immediate.
3844 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3845                                         unsigned SrcReg2, int ImmValue,
3846                                         MachineInstr *OI) {
3847   if (((FlagI->getOpcode() == X86::CMP64rr &&
3848         OI->getOpcode() == X86::SUB64rr) ||
3849        (FlagI->getOpcode() == X86::CMP32rr &&
3850         OI->getOpcode() == X86::SUB32rr)||
3851        (FlagI->getOpcode() == X86::CMP16rr &&
3852         OI->getOpcode() == X86::SUB16rr)||
3853        (FlagI->getOpcode() == X86::CMP8rr &&
3854         OI->getOpcode() == X86::SUB8rr)) &&
3855       ((OI->getOperand(1).getReg() == SrcReg &&
3856         OI->getOperand(2).getReg() == SrcReg2) ||
3857        (OI->getOperand(1).getReg() == SrcReg2 &&
3858         OI->getOperand(2).getReg() == SrcReg)))
3859     return true;
3860
3861   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3862         OI->getOpcode() == X86::SUB64ri32) ||
3863        (FlagI->getOpcode() == X86::CMP64ri8 &&
3864         OI->getOpcode() == X86::SUB64ri8) ||
3865        (FlagI->getOpcode() == X86::CMP32ri &&
3866         OI->getOpcode() == X86::SUB32ri) ||
3867        (FlagI->getOpcode() == X86::CMP32ri8 &&
3868         OI->getOpcode() == X86::SUB32ri8) ||
3869        (FlagI->getOpcode() == X86::CMP16ri &&
3870         OI->getOpcode() == X86::SUB16ri) ||
3871        (FlagI->getOpcode() == X86::CMP16ri8 &&
3872         OI->getOpcode() == X86::SUB16ri8) ||
3873        (FlagI->getOpcode() == X86::CMP8ri &&
3874         OI->getOpcode() == X86::SUB8ri)) &&
3875       OI->getOperand(1).getReg() == SrcReg &&
3876       OI->getOperand(2).getImm() == ImmValue)
3877     return true;
3878   return false;
3879 }
3880
3881 /// isDefConvertible - check whether the definition can be converted
3882 /// to remove a comparison against zero.
3883 inline static bool isDefConvertible(MachineInstr *MI) {
3884   switch (MI->getOpcode()) {
3885   default: return false;
3886
3887   // The shift instructions only modify ZF if their shift count is non-zero.
3888   // N.B.: The processor truncates the shift count depending on the encoding.
3889   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3890   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3891      return getTruncatedShiftCount(MI, 2) != 0;
3892
3893   // Some left shift instructions can be turned into LEA instructions but only
3894   // if their flags aren't used. Avoid transforming such instructions.
3895   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3896     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3897     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3898     return ShAmt != 0;
3899   }
3900
3901   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3902   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3903      return getTruncatedShiftCount(MI, 3) != 0;
3904
3905   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3906   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3907   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3908   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3909   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3910   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3911   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3912   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3913   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3914   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3915   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3916   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3917   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3918   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3919   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3920   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3921   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3922   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3923   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3924   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3925   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3926   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3927   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3928   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3929   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3930   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3931   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3932   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3933   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3934   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3935   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3936   case X86::ADC32ri:   case X86::ADC32ri8:
3937   case X86::ADC32rr:   case X86::ADC64ri32:
3938   case X86::ADC64ri8:  case X86::ADC64rr:
3939   case X86::SBB32ri:   case X86::SBB32ri8:
3940   case X86::SBB32rr:   case X86::SBB64ri32:
3941   case X86::SBB64ri8:  case X86::SBB64rr:
3942   case X86::ANDN32rr:  case X86::ANDN32rm:
3943   case X86::ANDN64rr:  case X86::ANDN64rm:
3944   case X86::BEXTR32rr: case X86::BEXTR64rr:
3945   case X86::BEXTR32rm: case X86::BEXTR64rm:
3946   case X86::BLSI32rr:  case X86::BLSI32rm:
3947   case X86::BLSI64rr:  case X86::BLSI64rm:
3948   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3949   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3950   case X86::BLSR32rr:  case X86::BLSR32rm:
3951   case X86::BLSR64rr:  case X86::BLSR64rm:
3952   case X86::BZHI32rr:  case X86::BZHI32rm:
3953   case X86::BZHI64rr:  case X86::BZHI64rm:
3954   case X86::LZCNT16rr: case X86::LZCNT16rm:
3955   case X86::LZCNT32rr: case X86::LZCNT32rm:
3956   case X86::LZCNT64rr: case X86::LZCNT64rm:
3957   case X86::POPCNT16rr:case X86::POPCNT16rm:
3958   case X86::POPCNT32rr:case X86::POPCNT32rm:
3959   case X86::POPCNT64rr:case X86::POPCNT64rm:
3960   case X86::TZCNT16rr: case X86::TZCNT16rm:
3961   case X86::TZCNT32rr: case X86::TZCNT32rm:
3962   case X86::TZCNT64rr: case X86::TZCNT64rm:
3963     return true;
3964   }
3965 }
3966
3967 /// isUseDefConvertible - check whether the use can be converted
3968 /// to remove a comparison against zero.
3969 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
3970   switch (MI->getOpcode()) {
3971   default: return X86::COND_INVALID;
3972   case X86::LZCNT16rr: case X86::LZCNT16rm:
3973   case X86::LZCNT32rr: case X86::LZCNT32rm:
3974   case X86::LZCNT64rr: case X86::LZCNT64rm:
3975     return X86::COND_B;
3976   case X86::POPCNT16rr:case X86::POPCNT16rm:
3977   case X86::POPCNT32rr:case X86::POPCNT32rm:
3978   case X86::POPCNT64rr:case X86::POPCNT64rm:
3979     return X86::COND_E;
3980   case X86::TZCNT16rr: case X86::TZCNT16rm:
3981   case X86::TZCNT32rr: case X86::TZCNT32rm:
3982   case X86::TZCNT64rr: case X86::TZCNT64rm:
3983     return X86::COND_B;
3984   }
3985 }
3986
3987 /// optimizeCompareInstr - Check if there exists an earlier instruction that
3988 /// operates on the same source operands and sets flags in the same way as
3989 /// Compare; remove Compare if possible.
3990 bool X86InstrInfo::
3991 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
3992                      int CmpMask, int CmpValue,
3993                      const MachineRegisterInfo *MRI) const {
3994   // Check whether we can replace SUB with CMP.
3995   unsigned NewOpcode = 0;
3996   switch (CmpInstr->getOpcode()) {
3997   default: break;
3998   case X86::SUB64ri32:
3999   case X86::SUB64ri8:
4000   case X86::SUB32ri:
4001   case X86::SUB32ri8:
4002   case X86::SUB16ri:
4003   case X86::SUB16ri8:
4004   case X86::SUB8ri:
4005   case X86::SUB64rm:
4006   case X86::SUB32rm:
4007   case X86::SUB16rm:
4008   case X86::SUB8rm:
4009   case X86::SUB64rr:
4010   case X86::SUB32rr:
4011   case X86::SUB16rr:
4012   case X86::SUB8rr: {
4013     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
4014       return false;
4015     // There is no use of the destination register, we can replace SUB with CMP.
4016     switch (CmpInstr->getOpcode()) {
4017     default: llvm_unreachable("Unreachable!");
4018     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
4019     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
4020     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
4021     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
4022     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
4023     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
4024     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
4025     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
4026     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
4027     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
4028     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
4029     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
4030     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
4031     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
4032     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
4033     }
4034     CmpInstr->setDesc(get(NewOpcode));
4035     CmpInstr->RemoveOperand(0);
4036     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
4037     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
4038         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
4039       return false;
4040   }
4041   }
4042
4043   // Get the unique definition of SrcReg.
4044   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
4045   if (!MI) return false;
4046
4047   // CmpInstr is the first instruction of the BB.
4048   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
4049
4050   // If we are comparing against zero, check whether we can use MI to update
4051   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
4052   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
4053   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
4054     return false;
4055
4056   // If we have a use of the source register between the def and our compare
4057   // instruction we can eliminate the compare iff the use sets EFLAGS in the
4058   // right way.
4059   bool ShouldUpdateCC = false;
4060   X86::CondCode NewCC = X86::COND_INVALID;
4061   if (IsCmpZero && !isDefConvertible(MI)) {
4062     // Scan forward from the use until we hit the use we're looking for or the
4063     // compare instruction.
4064     for (MachineBasicBlock::iterator J = MI;; ++J) {
4065       // Do we have a convertible instruction?
4066       NewCC = isUseDefConvertible(J);
4067       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
4068           J->getOperand(1).getReg() == SrcReg) {
4069         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
4070         ShouldUpdateCC = true; // Update CC later on.
4071         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
4072         // with the new def.
4073         MI = Def = J;
4074         break;
4075       }
4076
4077       if (J == I)
4078         return false;
4079     }
4080   }
4081
4082   // We are searching for an earlier instruction that can make CmpInstr
4083   // redundant and that instruction will be saved in Sub.
4084   MachineInstr *Sub = nullptr;
4085   const TargetRegisterInfo *TRI = &getRegisterInfo();
4086
4087   // We iterate backward, starting from the instruction before CmpInstr and
4088   // stop when reaching the definition of a source register or done with the BB.
4089   // RI points to the instruction before CmpInstr.
4090   // If the definition is in this basic block, RE points to the definition;
4091   // otherwise, RE is the rend of the basic block.
4092   MachineBasicBlock::reverse_iterator
4093       RI = MachineBasicBlock::reverse_iterator(I),
4094       RE = CmpInstr->getParent() == MI->getParent() ?
4095            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4096            CmpInstr->getParent()->rend();
4097   MachineInstr *Movr0Inst = nullptr;
4098   for (; RI != RE; ++RI) {
4099     MachineInstr *Instr = &*RI;
4100     // Check whether CmpInstr can be made redundant by the current instruction.
4101     if (!IsCmpZero &&
4102         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4103       Sub = Instr;
4104       break;
4105     }
4106
4107     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4108         Instr->readsRegister(X86::EFLAGS, TRI)) {
4109       // This instruction modifies or uses EFLAGS.
4110
4111       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4112       // They are safe to move up, if the definition to EFLAGS is dead and
4113       // earlier instructions do not read or write EFLAGS.
4114       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4115           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4116         Movr0Inst = Instr;
4117         continue;
4118       }
4119
4120       // We can't remove CmpInstr.
4121       return false;
4122     }
4123   }
4124
4125   // Return false if no candidates exist.
4126   if (!IsCmpZero && !Sub)
4127     return false;
4128
4129   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4130                     Sub->getOperand(2).getReg() == SrcReg);
4131
4132   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4133   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4134   // If we are done with the basic block, we need to check whether EFLAGS is
4135   // live-out.
4136   bool IsSafe = false;
4137   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4138   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4139   for (++I; I != E; ++I) {
4140     const MachineInstr &Instr = *I;
4141     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4142     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4143     // We should check the usage if this instruction uses and updates EFLAGS.
4144     if (!UseEFLAGS && ModifyEFLAGS) {
4145       // It is safe to remove CmpInstr if EFLAGS is updated again.
4146       IsSafe = true;
4147       break;
4148     }
4149     if (!UseEFLAGS && !ModifyEFLAGS)
4150       continue;
4151
4152     // EFLAGS is used by this instruction.
4153     X86::CondCode OldCC = X86::COND_INVALID;
4154     bool OpcIsSET = false;
4155     if (IsCmpZero || IsSwapped) {
4156       // We decode the condition code from opcode.
4157       if (Instr.isBranch())
4158         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4159       else {
4160         OldCC = getCondFromSETOpc(Instr.getOpcode());
4161         if (OldCC != X86::COND_INVALID)
4162           OpcIsSET = true;
4163         else
4164           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4165       }
4166       if (OldCC == X86::COND_INVALID) return false;
4167     }
4168     if (IsCmpZero) {
4169       switch (OldCC) {
4170       default: break;
4171       case X86::COND_A: case X86::COND_AE:
4172       case X86::COND_B: case X86::COND_BE:
4173       case X86::COND_G: case X86::COND_GE:
4174       case X86::COND_L: case X86::COND_LE:
4175       case X86::COND_O: case X86::COND_NO:
4176         // CF and OF are used, we can't perform this optimization.
4177         return false;
4178       }
4179
4180       // If we're updating the condition code check if we have to reverse the
4181       // condition.
4182       if (ShouldUpdateCC)
4183         switch (OldCC) {
4184         default:
4185           return false;
4186         case X86::COND_E:
4187           break;
4188         case X86::COND_NE:
4189           NewCC = GetOppositeBranchCondition(NewCC);
4190           break;
4191         }
4192     } else if (IsSwapped) {
4193       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4194       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4195       // We swap the condition code and synthesize the new opcode.
4196       NewCC = getSwappedCondition(OldCC);
4197       if (NewCC == X86::COND_INVALID) return false;
4198     }
4199
4200     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4201       // Synthesize the new opcode.
4202       bool HasMemoryOperand = Instr.hasOneMemOperand();
4203       unsigned NewOpc;
4204       if (Instr.isBranch())
4205         NewOpc = GetCondBranchFromCond(NewCC);
4206       else if(OpcIsSET)
4207         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4208       else {
4209         unsigned DstReg = Instr.getOperand(0).getReg();
4210         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4211                                  HasMemoryOperand);
4212       }
4213
4214       // Push the MachineInstr to OpsToUpdate.
4215       // If it is safe to remove CmpInstr, the condition code of these
4216       // instructions will be modified.
4217       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4218     }
4219     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4220       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4221       IsSafe = true;
4222       break;
4223     }
4224   }
4225
4226   // If EFLAGS is not killed nor re-defined, we should check whether it is
4227   // live-out. If it is live-out, do not optimize.
4228   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4229     MachineBasicBlock *MBB = CmpInstr->getParent();
4230     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4231              SE = MBB->succ_end(); SI != SE; ++SI)
4232       if ((*SI)->isLiveIn(X86::EFLAGS))
4233         return false;
4234   }
4235
4236   // The instruction to be updated is either Sub or MI.
4237   Sub = IsCmpZero ? MI : Sub;
4238   // Move Movr0Inst to the appropriate place before Sub.
4239   if (Movr0Inst) {
4240     // Look backwards until we find a def that doesn't use the current EFLAGS.
4241     Def = Sub;
4242     MachineBasicBlock::reverse_iterator
4243       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4244                 InsertE = Sub->getParent()->rend();
4245     for (; InsertI != InsertE; ++InsertI) {
4246       MachineInstr *Instr = &*InsertI;
4247       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4248           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4249         Sub->getParent()->remove(Movr0Inst);
4250         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4251                                    Movr0Inst);
4252         break;
4253       }
4254     }
4255     if (InsertI == InsertE)
4256       return false;
4257   }
4258
4259   // Make sure Sub instruction defines EFLAGS and mark the def live.
4260   unsigned i = 0, e = Sub->getNumOperands();
4261   for (; i != e; ++i) {
4262     MachineOperand &MO = Sub->getOperand(i);
4263     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4264       MO.setIsDead(false);
4265       break;
4266     }
4267   }
4268   assert(i != e && "Unable to locate a def EFLAGS operand");
4269
4270   CmpInstr->eraseFromParent();
4271
4272   // Modify the condition code of instructions in OpsToUpdate.
4273   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4274     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4275   return true;
4276 }
4277
4278 /// optimizeLoadInstr - Try to remove the load by folding it to a register
4279 /// operand at the use. We fold the load instructions if load defines a virtual
4280 /// register, the virtual register is used once in the same BB, and the
4281 /// instructions in-between do not load or store, and have no side effects.
4282 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4283                                               const MachineRegisterInfo *MRI,
4284                                               unsigned &FoldAsLoadDefReg,
4285                                               MachineInstr *&DefMI) const {
4286   if (FoldAsLoadDefReg == 0)
4287     return nullptr;
4288   // To be conservative, if there exists another load, clear the load candidate.
4289   if (MI->mayLoad()) {
4290     FoldAsLoadDefReg = 0;
4291     return nullptr;
4292   }
4293
4294   // Check whether we can move DefMI here.
4295   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4296   assert(DefMI);
4297   bool SawStore = false;
4298   if (!DefMI->isSafeToMove(this, nullptr, SawStore))
4299     return nullptr;
4300
4301   // Collect information about virtual register operands of MI.
4302   unsigned SrcOperandId = 0;
4303   bool FoundSrcOperand = false;
4304   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4305     MachineOperand &MO = MI->getOperand(i);
4306     if (!MO.isReg())
4307       continue;
4308     unsigned Reg = MO.getReg();
4309     if (Reg != FoldAsLoadDefReg)
4310       continue;
4311     // Do not fold if we have a subreg use or a def or multiple uses.
4312     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4313       return nullptr;
4314
4315     SrcOperandId = i;
4316     FoundSrcOperand = true;
4317   }
4318   if (!FoundSrcOperand)
4319     return nullptr;
4320
4321   // Check whether we can fold the def into SrcOperandId.
4322   SmallVector<unsigned, 8> Ops;
4323   Ops.push_back(SrcOperandId);
4324   MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
4325   if (FoldMI) {
4326     FoldAsLoadDefReg = 0;
4327     return FoldMI;
4328   }
4329
4330   return nullptr;
4331 }
4332
4333 /// Expand2AddrUndef - Expand a single-def pseudo instruction to a two-addr
4334 /// instruction with two undef reads of the register being defined.  This is
4335 /// used for mapping:
4336 ///   %xmm4 = V_SET0
4337 /// to:
4338 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4339 ///
4340 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4341                              const MCInstrDesc &Desc) {
4342   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4343   unsigned Reg = MIB->getOperand(0).getReg();
4344   MIB->setDesc(Desc);
4345
4346   // MachineInstr::addOperand() will insert explicit operands before any
4347   // implicit operands.
4348   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4349   // But we don't trust that.
4350   assert(MIB->getOperand(1).getReg() == Reg &&
4351          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4352   return true;
4353 }
4354
4355 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4356 // code sequence is needed for other targets.
4357 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4358                                  const TargetInstrInfo &TII) {
4359   MachineBasicBlock &MBB = *MIB->getParent();
4360   DebugLoc DL = MIB->getDebugLoc();
4361   unsigned Reg = MIB->getOperand(0).getReg();
4362   const GlobalValue *GV =
4363       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4364   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4365   MachineMemOperand *MMO = MBB.getParent()->
4366       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4367   MachineBasicBlock::iterator I = MIB.getInstr();
4368
4369   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4370       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4371       .addMemOperand(MMO);
4372   MIB->setDebugLoc(DL);
4373   MIB->setDesc(TII.get(X86::MOV64rm));
4374   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4375 }
4376
4377 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4378   bool HasAVX = Subtarget.hasAVX();
4379   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4380   switch (MI->getOpcode()) {
4381   case X86::MOV32r0:
4382     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4383   case X86::SETB_C8r:
4384     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4385   case X86::SETB_C16r:
4386     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4387   case X86::SETB_C32r:
4388     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4389   case X86::SETB_C64r:
4390     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4391   case X86::V_SET0:
4392   case X86::FsFLD0SS:
4393   case X86::FsFLD0SD:
4394     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4395   case X86::AVX_SET0:
4396     assert(HasAVX && "AVX not supported");
4397     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4398   case X86::AVX512_512_SET0:
4399     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4400   case X86::V_SETALLONES:
4401     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4402   case X86::AVX2_SETALLONES:
4403     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4404   case X86::TEST8ri_NOREX:
4405     MI->setDesc(get(X86::TEST8ri));
4406     return true;
4407   case X86::KSET0B:
4408   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4409   case X86::KSET1B:
4410   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4411   case TargetOpcode::LOAD_STACK_GUARD:
4412     expandLoadStackGuard(MIB, *this);
4413     return true;
4414   }
4415   return false;
4416 }
4417
4418 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4419                                      const SmallVectorImpl<MachineOperand> &MOs,
4420                                      MachineInstr *MI,
4421                                      const TargetInstrInfo &TII) {
4422   // Create the base instruction with the memory operand as the first part.
4423   // Omit the implicit operands, something BuildMI can't do.
4424   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4425                                               MI->getDebugLoc(), true);
4426   MachineInstrBuilder MIB(MF, NewMI);
4427   unsigned NumAddrOps = MOs.size();
4428   for (unsigned i = 0; i != NumAddrOps; ++i)
4429     MIB.addOperand(MOs[i]);
4430   if (NumAddrOps < 4)  // FrameIndex only
4431     addOffset(MIB, 0);
4432
4433   // Loop over the rest of the ri operands, converting them over.
4434   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4435   for (unsigned i = 0; i != NumOps; ++i) {
4436     MachineOperand &MO = MI->getOperand(i+2);
4437     MIB.addOperand(MO);
4438   }
4439   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4440     MachineOperand &MO = MI->getOperand(i);
4441     MIB.addOperand(MO);
4442   }
4443   return MIB;
4444 }
4445
4446 static MachineInstr *FuseInst(MachineFunction &MF,
4447                               unsigned Opcode, unsigned OpNo,
4448                               const SmallVectorImpl<MachineOperand> &MOs,
4449                               MachineInstr *MI, const TargetInstrInfo &TII) {
4450   // Omit the implicit operands, something BuildMI can't do.
4451   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4452                                               MI->getDebugLoc(), true);
4453   MachineInstrBuilder MIB(MF, NewMI);
4454
4455   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4456     MachineOperand &MO = MI->getOperand(i);
4457     if (i == OpNo) {
4458       assert(MO.isReg() && "Expected to fold into reg operand!");
4459       unsigned NumAddrOps = MOs.size();
4460       for (unsigned i = 0; i != NumAddrOps; ++i)
4461         MIB.addOperand(MOs[i]);
4462       if (NumAddrOps < 4)  // FrameIndex only
4463         addOffset(MIB, 0);
4464     } else {
4465       MIB.addOperand(MO);
4466     }
4467   }
4468   return MIB;
4469 }
4470
4471 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4472                                 const SmallVectorImpl<MachineOperand> &MOs,
4473                                 MachineInstr *MI) {
4474   MachineFunction &MF = *MI->getParent()->getParent();
4475   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
4476
4477   unsigned NumAddrOps = MOs.size();
4478   for (unsigned i = 0; i != NumAddrOps; ++i)
4479     MIB.addOperand(MOs[i]);
4480   if (NumAddrOps < 4)  // FrameIndex only
4481     addOffset(MIB, 0);
4482   return MIB.addImm(0);
4483 }
4484
4485 MachineInstr*
4486 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4487                                     MachineInstr *MI, unsigned i,
4488                                     const SmallVectorImpl<MachineOperand> &MOs,
4489                                     unsigned Size, unsigned Align,
4490                                     bool AllowCommute) const {
4491   const DenseMap<unsigned,
4492                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4493   bool isCallRegIndirect = Subtarget.callRegIndirect();
4494   bool isTwoAddrFold = false;
4495
4496   // Atom favors register form of call. So, we do not fold loads into calls
4497   // when X86Subtarget is Atom.
4498   if (isCallRegIndirect &&
4499     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r)) {
4500     return nullptr;
4501   }
4502
4503   unsigned NumOps = MI->getDesc().getNumOperands();
4504   bool isTwoAddr = NumOps > 1 &&
4505     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4506
4507   // FIXME: AsmPrinter doesn't know how to handle
4508   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4509   if (MI->getOpcode() == X86::ADD32ri &&
4510       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4511     return nullptr;
4512
4513   MachineInstr *NewMI = nullptr;
4514   // Folding a memory location into the two-address part of a two-address
4515   // instruction is different than folding it other places.  It requires
4516   // replacing the *two* registers with the memory location.
4517   if (isTwoAddr && NumOps >= 2 && i < 2 &&
4518       MI->getOperand(0).isReg() &&
4519       MI->getOperand(1).isReg() &&
4520       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4521     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4522     isTwoAddrFold = true;
4523   } else if (i == 0) { // If operand 0
4524     if (MI->getOpcode() == X86::MOV32r0) {
4525       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
4526       if (NewMI)
4527         return NewMI;
4528     }
4529
4530     OpcodeTablePtr = &RegOp2MemOpTable0;
4531   } else if (i == 1) {
4532     OpcodeTablePtr = &RegOp2MemOpTable1;
4533   } else if (i == 2) {
4534     OpcodeTablePtr = &RegOp2MemOpTable2;
4535   } else if (i == 3) {
4536     OpcodeTablePtr = &RegOp2MemOpTable3;
4537   } else if (i == 4) {
4538     OpcodeTablePtr = &RegOp2MemOpTable4;
4539   }
4540
4541   // If table selected...
4542   if (OpcodeTablePtr) {
4543     // Find the Opcode to fuse
4544     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4545       OpcodeTablePtr->find(MI->getOpcode());
4546     if (I != OpcodeTablePtr->end()) {
4547       unsigned Opcode = I->second.first;
4548       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4549       if (Align < MinAlign)
4550         return nullptr;
4551       bool NarrowToMOV32rm = false;
4552       if (Size) {
4553         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI, MF)->getSize();
4554         if (Size < RCSize) {
4555           // Check if it's safe to fold the load. If the size of the object is
4556           // narrower than the load width, then it's not.
4557           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4558             return nullptr;
4559           // If this is a 64-bit load, but the spill slot is 32, then we can do
4560           // a 32-bit load which is implicitly zero-extended. This likely is
4561           // due to live interval analysis remat'ing a load from stack slot.
4562           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4563             return nullptr;
4564           Opcode = X86::MOV32rm;
4565           NarrowToMOV32rm = true;
4566         }
4567       }
4568
4569       if (isTwoAddrFold)
4570         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4571       else
4572         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
4573
4574       if (NarrowToMOV32rm) {
4575         // If this is the special case where we use a MOV32rm to load a 32-bit
4576         // value and zero-extend the top bits. Change the destination register
4577         // to a 32-bit one.
4578         unsigned DstReg = NewMI->getOperand(0).getReg();
4579         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4580           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4581         else
4582           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4583       }
4584       return NewMI;
4585     }
4586   }
4587
4588   // If the instruction and target operand are commutable, commute the
4589   // instruction and try again.
4590   if (AllowCommute) {
4591     unsigned OriginalOpIdx = i, CommuteOpIdx1, CommuteOpIdx2;
4592     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4593       bool HasDef = MI->getDesc().getNumDefs();
4594       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4595       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4596       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4597       bool Tied0 =
4598           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4599       bool Tied1 =
4600           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4601
4602       // If either of the commutable operands are tied to the destination
4603       // then we can not commute + fold.
4604       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4605           (HasDef && Reg0 == Reg2 && Tied1))
4606         return nullptr;
4607
4608       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4609           (CommuteOpIdx2 == OriginalOpIdx)) {
4610         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4611         if (!CommutedMI) {
4612           // Unable to commute.
4613           return nullptr;
4614         }
4615         if (CommutedMI != MI) {
4616           // New instruction. We can't fold from this.
4617           CommutedMI->eraseFromParent();
4618           return nullptr;
4619         }
4620
4621         // Attempt to fold with the commuted version of the instruction.
4622         unsigned CommuteOp =
4623             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
4624         NewMI = foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, Size, Align,
4625                                       /*AllowCommute=*/false);
4626         if (NewMI)
4627           return NewMI;
4628
4629         // Folding failed again - undo the commute before returning.
4630         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
4631         if (!UncommutedMI) {
4632           // Unable to commute.
4633           return nullptr;
4634         }
4635         if (UncommutedMI != MI) {
4636           // New instruction. It doesn't need to be kept.
4637           UncommutedMI->eraseFromParent();
4638           return nullptr;
4639         }
4640
4641         // Return here to prevent duplicate fuse failure report.
4642         return nullptr;
4643       }
4644     }
4645   }
4646
4647   // No fusion
4648   if (PrintFailedFusing && !MI->isCopy())
4649     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
4650   return nullptr;
4651 }
4652
4653 /// hasPartialRegUpdate - Return true for all instructions that only update
4654 /// the first 32 or 64-bits of the destination register and leave the rest
4655 /// unmodified. This can be used to avoid folding loads if the instructions
4656 /// only update part of the destination register, and the non-updated part is
4657 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4658 /// instructions breaks the partial register dependency and it can improve
4659 /// performance. e.g.:
4660 ///
4661 ///   movss (%rdi), %xmm0
4662 ///   cvtss2sd %xmm0, %xmm0
4663 ///
4664 /// Instead of
4665 ///   cvtss2sd (%rdi), %xmm0
4666 ///
4667 /// FIXME: This should be turned into a TSFlags.
4668 ///
4669 static bool hasPartialRegUpdate(unsigned Opcode) {
4670   switch (Opcode) {
4671   case X86::CVTSI2SSrr:
4672   case X86::CVTSI2SSrm:
4673   case X86::CVTSI2SS64rr:
4674   case X86::CVTSI2SS64rm:
4675   case X86::CVTSI2SDrr:
4676   case X86::CVTSI2SDrm:
4677   case X86::CVTSI2SD64rr:
4678   case X86::CVTSI2SD64rm:
4679   case X86::CVTSD2SSrr:
4680   case X86::CVTSD2SSrm:
4681   case X86::Int_CVTSD2SSrr:
4682   case X86::Int_CVTSD2SSrm:
4683   case X86::CVTSS2SDrr:
4684   case X86::CVTSS2SDrm:
4685   case X86::Int_CVTSS2SDrr:
4686   case X86::Int_CVTSS2SDrm:
4687   case X86::RCPSSr:
4688   case X86::RCPSSm:
4689   case X86::RCPSSr_Int:
4690   case X86::RCPSSm_Int:
4691   case X86::ROUNDSDr:
4692   case X86::ROUNDSDm:
4693   case X86::ROUNDSDr_Int:
4694   case X86::ROUNDSSr:
4695   case X86::ROUNDSSm:
4696   case X86::ROUNDSSr_Int:
4697   case X86::RSQRTSSr:
4698   case X86::RSQRTSSm:
4699   case X86::RSQRTSSr_Int:
4700   case X86::RSQRTSSm_Int:
4701   case X86::SQRTSSr:
4702   case X86::SQRTSSm:
4703   case X86::SQRTSSr_Int:
4704   case X86::SQRTSSm_Int:
4705   case X86::SQRTSDr:
4706   case X86::SQRTSDm:
4707   case X86::SQRTSDr_Int:
4708   case X86::SQRTSDm_Int:
4709     return true;
4710   }
4711
4712   return false;
4713 }
4714
4715 /// getPartialRegUpdateClearance - Inform the ExeDepsFix pass how many idle
4716 /// instructions we would like before a partial register update.
4717 unsigned X86InstrInfo::
4718 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4719                              const TargetRegisterInfo *TRI) const {
4720   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4721     return 0;
4722
4723   // If MI is marked as reading Reg, the partial register update is wanted.
4724   const MachineOperand &MO = MI->getOperand(0);
4725   unsigned Reg = MO.getReg();
4726   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4727     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4728       return 0;
4729   } else {
4730     if (MI->readsRegister(Reg, TRI))
4731       return 0;
4732   }
4733
4734   // If any of the preceding 16 instructions are reading Reg, insert a
4735   // dependency breaking instruction.  The magic number is based on a few
4736   // Nehalem experiments.
4737   return 16;
4738 }
4739
4740 // Return true for any instruction the copies the high bits of the first source
4741 // operand into the unused high bits of the destination operand.
4742 static bool hasUndefRegUpdate(unsigned Opcode) {
4743   switch (Opcode) {
4744   case X86::VCVTSI2SSrr:
4745   case X86::VCVTSI2SSrm:
4746   case X86::Int_VCVTSI2SSrr:
4747   case X86::Int_VCVTSI2SSrm:
4748   case X86::VCVTSI2SS64rr:
4749   case X86::VCVTSI2SS64rm:
4750   case X86::Int_VCVTSI2SS64rr:
4751   case X86::Int_VCVTSI2SS64rm:
4752   case X86::VCVTSI2SDrr:
4753   case X86::VCVTSI2SDrm:
4754   case X86::Int_VCVTSI2SDrr:
4755   case X86::Int_VCVTSI2SDrm:
4756   case X86::VCVTSI2SD64rr:
4757   case X86::VCVTSI2SD64rm:
4758   case X86::Int_VCVTSI2SD64rr:
4759   case X86::Int_VCVTSI2SD64rm:
4760   case X86::VCVTSD2SSrr:
4761   case X86::VCVTSD2SSrm:
4762   case X86::Int_VCVTSD2SSrr:
4763   case X86::Int_VCVTSD2SSrm:
4764   case X86::VCVTSS2SDrr:
4765   case X86::VCVTSS2SDrm:
4766   case X86::Int_VCVTSS2SDrr:
4767   case X86::Int_VCVTSS2SDrm:
4768   case X86::VRCPSSr:
4769   case X86::VRCPSSm:
4770   case X86::VRCPSSm_Int:
4771   case X86::VROUNDSDr:
4772   case X86::VROUNDSDm:
4773   case X86::VROUNDSDr_Int:
4774   case X86::VROUNDSSr:
4775   case X86::VROUNDSSm:
4776   case X86::VROUNDSSr_Int:
4777   case X86::VRSQRTSSr:
4778   case X86::VRSQRTSSm:
4779   case X86::VRSQRTSSm_Int:
4780   case X86::VSQRTSSr:
4781   case X86::VSQRTSSm:
4782   case X86::VSQRTSSm_Int:
4783   case X86::VSQRTSDr:
4784   case X86::VSQRTSDm:
4785   case X86::VSQRTSDm_Int:
4786     // AVX-512
4787   case X86::VCVTSD2SSZrr:
4788   case X86::VCVTSD2SSZrm:
4789   case X86::VCVTSS2SDZrr:
4790   case X86::VCVTSS2SDZrm:
4791     return true;
4792   }
4793
4794   return false;
4795 }
4796
4797 /// Inform the ExeDepsFix pass how many idle instructions we would like before
4798 /// certain undef register reads.
4799 ///
4800 /// This catches the VCVTSI2SD family of instructions:
4801 ///
4802 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
4803 ///
4804 /// We should to be careful *not* to catch VXOR idioms which are presumably
4805 /// handled specially in the pipeline:
4806 ///
4807 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
4808 ///
4809 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
4810 /// high bits that are passed-through are not live.
4811 unsigned X86InstrInfo::
4812 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
4813                      const TargetRegisterInfo *TRI) const {
4814   if (!hasUndefRegUpdate(MI->getOpcode()))
4815     return 0;
4816
4817   // Set the OpNum parameter to the first source operand.
4818   OpNum = 1;
4819
4820   const MachineOperand &MO = MI->getOperand(OpNum);
4821   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
4822     // Use the same magic number as getPartialRegUpdateClearance.
4823     return 16;
4824   }
4825   return 0;
4826 }
4827
4828 void X86InstrInfo::
4829 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
4830                           const TargetRegisterInfo *TRI) const {
4831   unsigned Reg = MI->getOperand(OpNum).getReg();
4832   // If MI kills this register, the false dependence is already broken.
4833   if (MI->killsRegister(Reg, TRI))
4834     return;
4835   if (X86::VR128RegClass.contains(Reg)) {
4836     // These instructions are all floating point domain, so xorps is the best
4837     // choice.
4838     bool HasAVX = Subtarget.hasAVX();
4839     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
4840     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
4841       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4842   } else if (X86::VR256RegClass.contains(Reg)) {
4843     // Use vxorps to clear the full ymm register.
4844     // It wants to read and write the xmm sub-register.
4845     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4846     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
4847       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
4848       .addReg(Reg, RegState::ImplicitDefine);
4849   } else
4850     return;
4851   MI->addRegisterKilled(Reg, TRI, true);
4852 }
4853
4854 MachineInstr*
4855 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
4856                                     const SmallVectorImpl<unsigned> &Ops,
4857                                     int FrameIndex) const {
4858   // Check switch flag
4859   if (NoFusing) return nullptr;
4860
4861   // Unless optimizing for size, don't fold to avoid partial
4862   // register update stalls
4863   if (!MF.getFunction()->getAttributes().
4864         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4865       hasPartialRegUpdate(MI->getOpcode()))
4866     return nullptr;
4867
4868   const MachineFrameInfo *MFI = MF.getFrameInfo();
4869   unsigned Size = MFI->getObjectSize(FrameIndex);
4870   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
4871   // If the function stack isn't realigned we don't want to fold instructions
4872   // that need increased alignment.
4873   if (!RI.needsStackRealignment(MF))
4874     Alignment =
4875         std::min(Alignment, Subtarget.getFrameLowering()->getStackAlignment());
4876   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4877     unsigned NewOpc = 0;
4878     unsigned RCSize = 0;
4879     switch (MI->getOpcode()) {
4880     default: return nullptr;
4881     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4882     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4883     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4884     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4885     }
4886     // Check if it's safe to fold the load. If the size of the object is
4887     // narrower than the load width, then it's not.
4888     if (Size < RCSize)
4889       return nullptr;
4890     // Change to CMPXXri r, 0 first.
4891     MI->setDesc(get(NewOpc));
4892     MI->getOperand(1).ChangeToImmediate(0);
4893   } else if (Ops.size() != 1)
4894     return nullptr;
4895
4896   SmallVector<MachineOperand,4> MOs;
4897   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
4898   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4899                                Size, Alignment, /*AllowCommute=*/true);
4900 }
4901
4902 static bool isPartialRegisterLoad(const MachineInstr &LoadMI,
4903                                   const MachineFunction &MF) {
4904   unsigned Opc = LoadMI.getOpcode();
4905   unsigned RegSize =
4906       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
4907
4908   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4)
4909     // These instructions only load 32 bits, we can't fold them if the
4910     // destination register is wider than 32 bits (4 bytes).
4911     return true;
4912
4913   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8)
4914     // These instructions only load 64 bits, we can't fold them if the
4915     // destination register is wider than 64 bits (8 bytes).
4916     return true;
4917
4918   return false;
4919 }
4920
4921 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4922                                                   MachineInstr *MI,
4923                                            const SmallVectorImpl<unsigned> &Ops,
4924                                                   MachineInstr *LoadMI) const {
4925   // If loading from a FrameIndex, fold directly from the FrameIndex.
4926   unsigned NumOps = LoadMI->getDesc().getNumOperands();
4927   int FrameIndex;
4928   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
4929     if (isPartialRegisterLoad(*LoadMI, MF))
4930       return nullptr;
4931     return foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
4932   }
4933
4934   // Check switch flag
4935   if (NoFusing) return nullptr;
4936
4937   // Unless optimizing for size, don't fold to avoid partial
4938   // register update stalls
4939   if (!MF.getFunction()->getAttributes().
4940         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4941       hasPartialRegUpdate(MI->getOpcode()))
4942     return nullptr;
4943
4944   // Determine the alignment of the load.
4945   unsigned Alignment = 0;
4946   if (LoadMI->hasOneMemOperand())
4947     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
4948   else
4949     switch (LoadMI->getOpcode()) {
4950     case X86::AVX2_SETALLONES:
4951     case X86::AVX_SET0:
4952       Alignment = 32;
4953       break;
4954     case X86::V_SET0:
4955     case X86::V_SETALLONES:
4956       Alignment = 16;
4957       break;
4958     case X86::FsFLD0SD:
4959       Alignment = 8;
4960       break;
4961     case X86::FsFLD0SS:
4962       Alignment = 4;
4963       break;
4964     default:
4965       return nullptr;
4966     }
4967   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4968     unsigned NewOpc = 0;
4969     switch (MI->getOpcode()) {
4970     default: return nullptr;
4971     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
4972     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
4973     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
4974     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
4975     }
4976     // Change to CMPXXri r, 0 first.
4977     MI->setDesc(get(NewOpc));
4978     MI->getOperand(1).ChangeToImmediate(0);
4979   } else if (Ops.size() != 1)
4980     return nullptr;
4981
4982   // Make sure the subregisters match.
4983   // Otherwise we risk changing the size of the load.
4984   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
4985     return nullptr;
4986
4987   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
4988   switch (LoadMI->getOpcode()) {
4989   case X86::V_SET0:
4990   case X86::V_SETALLONES:
4991   case X86::AVX2_SETALLONES:
4992   case X86::AVX_SET0:
4993   case X86::FsFLD0SD:
4994   case X86::FsFLD0SS: {
4995     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
4996     // Create a constant-pool entry and operands to load from it.
4997
4998     // Medium and large mode can't fold loads this way.
4999     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
5000         MF.getTarget().getCodeModel() != CodeModel::Kernel)
5001       return nullptr;
5002
5003     // x86-32 PIC requires a PIC base register for constant pools.
5004     unsigned PICBase = 0;
5005     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
5006       if (Subtarget.is64Bit())
5007         PICBase = X86::RIP;
5008       else
5009         // FIXME: PICBase = getGlobalBaseReg(&MF);
5010         // This doesn't work for several reasons.
5011         // 1. GlobalBaseReg may have been spilled.
5012         // 2. It may not be live at MI.
5013         return nullptr;
5014     }
5015
5016     // Create a constant-pool entry.
5017     MachineConstantPool &MCP = *MF.getConstantPool();
5018     Type *Ty;
5019     unsigned Opc = LoadMI->getOpcode();
5020     if (Opc == X86::FsFLD0SS)
5021       Ty = Type::getFloatTy(MF.getFunction()->getContext());
5022     else if (Opc == X86::FsFLD0SD)
5023       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
5024     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
5025       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
5026     else
5027       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
5028
5029     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
5030     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
5031                                     Constant::getNullValue(Ty);
5032     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
5033
5034     // Create operands to load from the constant pool entry.
5035     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
5036     MOs.push_back(MachineOperand::CreateImm(1));
5037     MOs.push_back(MachineOperand::CreateReg(0, false));
5038     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
5039     MOs.push_back(MachineOperand::CreateReg(0, false));
5040     break;
5041   }
5042   default: {
5043     if (isPartialRegisterLoad(*LoadMI, MF))
5044       return nullptr;
5045
5046     // Folding a normal load. Just copy the load's address operands.
5047     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
5048       MOs.push_back(LoadMI->getOperand(i));
5049     break;
5050   }
5051   }
5052   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
5053                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
5054 }
5055
5056
5057 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
5058                                   const SmallVectorImpl<unsigned> &Ops) const {
5059   // Check switch flag
5060   if (NoFusing) return 0;
5061
5062   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
5063     switch (MI->getOpcode()) {
5064     default: return false;
5065     case X86::TEST8rr:
5066     case X86::TEST16rr:
5067     case X86::TEST32rr:
5068     case X86::TEST64rr:
5069       return true;
5070     case X86::ADD32ri:
5071       // FIXME: AsmPrinter doesn't know how to handle
5072       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
5073       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
5074         return false;
5075       break;
5076     }
5077   }
5078
5079   if (Ops.size() != 1)
5080     return false;
5081
5082   unsigned OpNum = Ops[0];
5083   unsigned Opc = MI->getOpcode();
5084   unsigned NumOps = MI->getDesc().getNumOperands();
5085   bool isTwoAddr = NumOps > 1 &&
5086     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
5087
5088   // Folding a memory location into the two-address part of a two-address
5089   // instruction is different than folding it other places.  It requires
5090   // replacing the *two* registers with the memory location.
5091   const DenseMap<unsigned,
5092                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
5093   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
5094     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
5095   } else if (OpNum == 0) { // If operand 0
5096     if (Opc == X86::MOV32r0)
5097       return true;
5098
5099     OpcodeTablePtr = &RegOp2MemOpTable0;
5100   } else if (OpNum == 1) {
5101     OpcodeTablePtr = &RegOp2MemOpTable1;
5102   } else if (OpNum == 2) {
5103     OpcodeTablePtr = &RegOp2MemOpTable2;
5104   } else if (OpNum == 3) {
5105     OpcodeTablePtr = &RegOp2MemOpTable3;
5106   }
5107
5108   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
5109     return true;
5110   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
5111 }
5112
5113 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5114                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5115                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5116   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5117     MemOp2RegOpTable.find(MI->getOpcode());
5118   if (I == MemOp2RegOpTable.end())
5119     return false;
5120   unsigned Opc = I->second.first;
5121   unsigned Index = I->second.second & TB_INDEX_MASK;
5122   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5123   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5124   if (UnfoldLoad && !FoldedLoad)
5125     return false;
5126   UnfoldLoad &= FoldedLoad;
5127   if (UnfoldStore && !FoldedStore)
5128     return false;
5129   UnfoldStore &= FoldedStore;
5130
5131   const MCInstrDesc &MCID = get(Opc);
5132   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5133   if (!MI->hasOneMemOperand() &&
5134       RC == &X86::VR128RegClass &&
5135       !Subtarget.isUnalignedMemAccessFast())
5136     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5137     // conservatively assume the address is unaligned. That's bad for
5138     // performance.
5139     return false;
5140   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5141   SmallVector<MachineOperand,2> BeforeOps;
5142   SmallVector<MachineOperand,2> AfterOps;
5143   SmallVector<MachineOperand,4> ImpOps;
5144   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5145     MachineOperand &Op = MI->getOperand(i);
5146     if (i >= Index && i < Index + X86::AddrNumOperands)
5147       AddrOps.push_back(Op);
5148     else if (Op.isReg() && Op.isImplicit())
5149       ImpOps.push_back(Op);
5150     else if (i < Index)
5151       BeforeOps.push_back(Op);
5152     else if (i > Index)
5153       AfterOps.push_back(Op);
5154   }
5155
5156   // Emit the load instruction.
5157   if (UnfoldLoad) {
5158     std::pair<MachineInstr::mmo_iterator,
5159               MachineInstr::mmo_iterator> MMOs =
5160       MF.extractLoadMemRefs(MI->memoperands_begin(),
5161                             MI->memoperands_end());
5162     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5163     if (UnfoldStore) {
5164       // Address operands cannot be marked isKill.
5165       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5166         MachineOperand &MO = NewMIs[0]->getOperand(i);
5167         if (MO.isReg())
5168           MO.setIsKill(false);
5169       }
5170     }
5171   }
5172
5173   // Emit the data processing instruction.
5174   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5175   MachineInstrBuilder MIB(MF, DataMI);
5176
5177   if (FoldedStore)
5178     MIB.addReg(Reg, RegState::Define);
5179   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5180     MIB.addOperand(BeforeOps[i]);
5181   if (FoldedLoad)
5182     MIB.addReg(Reg);
5183   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5184     MIB.addOperand(AfterOps[i]);
5185   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5186     MachineOperand &MO = ImpOps[i];
5187     MIB.addReg(MO.getReg(),
5188                getDefRegState(MO.isDef()) |
5189                RegState::Implicit |
5190                getKillRegState(MO.isKill()) |
5191                getDeadRegState(MO.isDead()) |
5192                getUndefRegState(MO.isUndef()));
5193   }
5194   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5195   switch (DataMI->getOpcode()) {
5196   default: break;
5197   case X86::CMP64ri32:
5198   case X86::CMP64ri8:
5199   case X86::CMP32ri:
5200   case X86::CMP32ri8:
5201   case X86::CMP16ri:
5202   case X86::CMP16ri8:
5203   case X86::CMP8ri: {
5204     MachineOperand &MO0 = DataMI->getOperand(0);
5205     MachineOperand &MO1 = DataMI->getOperand(1);
5206     if (MO1.getImm() == 0) {
5207       unsigned NewOpc;
5208       switch (DataMI->getOpcode()) {
5209       default: llvm_unreachable("Unreachable!");
5210       case X86::CMP64ri8:
5211       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5212       case X86::CMP32ri8:
5213       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5214       case X86::CMP16ri8:
5215       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5216       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5217       }
5218       DataMI->setDesc(get(NewOpc));
5219       MO1.ChangeToRegister(MO0.getReg(), false);
5220     }
5221   }
5222   }
5223   NewMIs.push_back(DataMI);
5224
5225   // Emit the store instruction.
5226   if (UnfoldStore) {
5227     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5228     std::pair<MachineInstr::mmo_iterator,
5229               MachineInstr::mmo_iterator> MMOs =
5230       MF.extractStoreMemRefs(MI->memoperands_begin(),
5231                              MI->memoperands_end());
5232     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5233   }
5234
5235   return true;
5236 }
5237
5238 bool
5239 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5240                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5241   if (!N->isMachineOpcode())
5242     return false;
5243
5244   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5245     MemOp2RegOpTable.find(N->getMachineOpcode());
5246   if (I == MemOp2RegOpTable.end())
5247     return false;
5248   unsigned Opc = I->second.first;
5249   unsigned Index = I->second.second & TB_INDEX_MASK;
5250   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5251   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5252   const MCInstrDesc &MCID = get(Opc);
5253   MachineFunction &MF = DAG.getMachineFunction();
5254   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5255   unsigned NumDefs = MCID.NumDefs;
5256   std::vector<SDValue> AddrOps;
5257   std::vector<SDValue> BeforeOps;
5258   std::vector<SDValue> AfterOps;
5259   SDLoc dl(N);
5260   unsigned NumOps = N->getNumOperands();
5261   for (unsigned i = 0; i != NumOps-1; ++i) {
5262     SDValue Op = N->getOperand(i);
5263     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5264       AddrOps.push_back(Op);
5265     else if (i < Index-NumDefs)
5266       BeforeOps.push_back(Op);
5267     else if (i > Index-NumDefs)
5268       AfterOps.push_back(Op);
5269   }
5270   SDValue Chain = N->getOperand(NumOps-1);
5271   AddrOps.push_back(Chain);
5272
5273   // Emit the load instruction.
5274   SDNode *Load = nullptr;
5275   if (FoldedLoad) {
5276     EVT VT = *RC->vt_begin();
5277     std::pair<MachineInstr::mmo_iterator,
5278               MachineInstr::mmo_iterator> MMOs =
5279       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5280                             cast<MachineSDNode>(N)->memoperands_end());
5281     if (!(*MMOs.first) &&
5282         RC == &X86::VR128RegClass &&
5283         !Subtarget.isUnalignedMemAccessFast())
5284       // Do not introduce a slow unaligned load.
5285       return false;
5286     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5287     bool isAligned = (*MMOs.first) &&
5288                      (*MMOs.first)->getAlignment() >= Alignment;
5289     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5290                               VT, MVT::Other, AddrOps);
5291     NewNodes.push_back(Load);
5292
5293     // Preserve memory reference information.
5294     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5295   }
5296
5297   // Emit the data processing instruction.
5298   std::vector<EVT> VTs;
5299   const TargetRegisterClass *DstRC = nullptr;
5300   if (MCID.getNumDefs() > 0) {
5301     DstRC = getRegClass(MCID, 0, &RI, MF);
5302     VTs.push_back(*DstRC->vt_begin());
5303   }
5304   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5305     EVT VT = N->getValueType(i);
5306     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5307       VTs.push_back(VT);
5308   }
5309   if (Load)
5310     BeforeOps.push_back(SDValue(Load, 0));
5311   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
5312   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5313   NewNodes.push_back(NewNode);
5314
5315   // Emit the store instruction.
5316   if (FoldedStore) {
5317     AddrOps.pop_back();
5318     AddrOps.push_back(SDValue(NewNode, 0));
5319     AddrOps.push_back(Chain);
5320     std::pair<MachineInstr::mmo_iterator,
5321               MachineInstr::mmo_iterator> MMOs =
5322       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5323                              cast<MachineSDNode>(N)->memoperands_end());
5324     if (!(*MMOs.first) &&
5325         RC == &X86::VR128RegClass &&
5326         !Subtarget.isUnalignedMemAccessFast())
5327       // Do not introduce a slow unaligned store.
5328       return false;
5329     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5330     bool isAligned = (*MMOs.first) &&
5331                      (*MMOs.first)->getAlignment() >= Alignment;
5332     SDNode *Store =
5333         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5334                            dl, MVT::Other, AddrOps);
5335     NewNodes.push_back(Store);
5336
5337     // Preserve memory reference information.
5338     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5339   }
5340
5341   return true;
5342 }
5343
5344 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5345                                       bool UnfoldLoad, bool UnfoldStore,
5346                                       unsigned *LoadRegIndex) const {
5347   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5348     MemOp2RegOpTable.find(Opc);
5349   if (I == MemOp2RegOpTable.end())
5350     return 0;
5351   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5352   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5353   if (UnfoldLoad && !FoldedLoad)
5354     return 0;
5355   if (UnfoldStore && !FoldedStore)
5356     return 0;
5357   if (LoadRegIndex)
5358     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5359   return I->second.first;
5360 }
5361
5362 bool
5363 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5364                                      int64_t &Offset1, int64_t &Offset2) const {
5365   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5366     return false;
5367   unsigned Opc1 = Load1->getMachineOpcode();
5368   unsigned Opc2 = Load2->getMachineOpcode();
5369   switch (Opc1) {
5370   default: return false;
5371   case X86::MOV8rm:
5372   case X86::MOV16rm:
5373   case X86::MOV32rm:
5374   case X86::MOV64rm:
5375   case X86::LD_Fp32m:
5376   case X86::LD_Fp64m:
5377   case X86::LD_Fp80m:
5378   case X86::MOVSSrm:
5379   case X86::MOVSDrm:
5380   case X86::MMX_MOVD64rm:
5381   case X86::MMX_MOVQ64rm:
5382   case X86::FsMOVAPSrm:
5383   case X86::FsMOVAPDrm:
5384   case X86::MOVAPSrm:
5385   case X86::MOVUPSrm:
5386   case X86::MOVAPDrm:
5387   case X86::MOVDQArm:
5388   case X86::MOVDQUrm:
5389   // AVX load instructions
5390   case X86::VMOVSSrm:
5391   case X86::VMOVSDrm:
5392   case X86::FsVMOVAPSrm:
5393   case X86::FsVMOVAPDrm:
5394   case X86::VMOVAPSrm:
5395   case X86::VMOVUPSrm:
5396   case X86::VMOVAPDrm:
5397   case X86::VMOVDQArm:
5398   case X86::VMOVDQUrm:
5399   case X86::VMOVAPSYrm:
5400   case X86::VMOVUPSYrm:
5401   case X86::VMOVAPDYrm:
5402   case X86::VMOVDQAYrm:
5403   case X86::VMOVDQUYrm:
5404     break;
5405   }
5406   switch (Opc2) {
5407   default: return false;
5408   case X86::MOV8rm:
5409   case X86::MOV16rm:
5410   case X86::MOV32rm:
5411   case X86::MOV64rm:
5412   case X86::LD_Fp32m:
5413   case X86::LD_Fp64m:
5414   case X86::LD_Fp80m:
5415   case X86::MOVSSrm:
5416   case X86::MOVSDrm:
5417   case X86::MMX_MOVD64rm:
5418   case X86::MMX_MOVQ64rm:
5419   case X86::FsMOVAPSrm:
5420   case X86::FsMOVAPDrm:
5421   case X86::MOVAPSrm:
5422   case X86::MOVUPSrm:
5423   case X86::MOVAPDrm:
5424   case X86::MOVDQArm:
5425   case X86::MOVDQUrm:
5426   // AVX load instructions
5427   case X86::VMOVSSrm:
5428   case X86::VMOVSDrm:
5429   case X86::FsVMOVAPSrm:
5430   case X86::FsVMOVAPDrm:
5431   case X86::VMOVAPSrm:
5432   case X86::VMOVUPSrm:
5433   case X86::VMOVAPDrm:
5434   case X86::VMOVDQArm:
5435   case X86::VMOVDQUrm:
5436   case X86::VMOVAPSYrm:
5437   case X86::VMOVUPSYrm:
5438   case X86::VMOVAPDYrm:
5439   case X86::VMOVDQAYrm:
5440   case X86::VMOVDQUYrm:
5441     break;
5442   }
5443
5444   // Check if chain operands and base addresses match.
5445   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5446       Load1->getOperand(5) != Load2->getOperand(5))
5447     return false;
5448   // Segment operands should match as well.
5449   if (Load1->getOperand(4) != Load2->getOperand(4))
5450     return false;
5451   // Scale should be 1, Index should be Reg0.
5452   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5453       Load1->getOperand(2) == Load2->getOperand(2)) {
5454     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5455       return false;
5456
5457     // Now let's examine the displacements.
5458     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5459         isa<ConstantSDNode>(Load2->getOperand(3))) {
5460       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5461       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5462       return true;
5463     }
5464   }
5465   return false;
5466 }
5467
5468 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5469                                            int64_t Offset1, int64_t Offset2,
5470                                            unsigned NumLoads) const {
5471   assert(Offset2 > Offset1);
5472   if ((Offset2 - Offset1) / 8 > 64)
5473     return false;
5474
5475   unsigned Opc1 = Load1->getMachineOpcode();
5476   unsigned Opc2 = Load2->getMachineOpcode();
5477   if (Opc1 != Opc2)
5478     return false;  // FIXME: overly conservative?
5479
5480   switch (Opc1) {
5481   default: break;
5482   case X86::LD_Fp32m:
5483   case X86::LD_Fp64m:
5484   case X86::LD_Fp80m:
5485   case X86::MMX_MOVD64rm:
5486   case X86::MMX_MOVQ64rm:
5487     return false;
5488   }
5489
5490   EVT VT = Load1->getValueType(0);
5491   switch (VT.getSimpleVT().SimpleTy) {
5492   default:
5493     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5494     // have 16 of them to play with.
5495     if (Subtarget.is64Bit()) {
5496       if (NumLoads >= 3)
5497         return false;
5498     } else if (NumLoads) {
5499       return false;
5500     }
5501     break;
5502   case MVT::i8:
5503   case MVT::i16:
5504   case MVT::i32:
5505   case MVT::i64:
5506   case MVT::f32:
5507   case MVT::f64:
5508     if (NumLoads)
5509       return false;
5510     break;
5511   }
5512
5513   return true;
5514 }
5515
5516 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5517                                           MachineInstr *Second) const {
5518   // Check if this processor supports macro-fusion. Since this is a minor
5519   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5520   // proxy for SandyBridge+.
5521   if (!Subtarget.hasAVX())
5522     return false;
5523
5524   enum {
5525     FuseTest,
5526     FuseCmp,
5527     FuseInc
5528   } FuseKind;
5529
5530   switch(Second->getOpcode()) {
5531   default:
5532     return false;
5533   case X86::JE_1:
5534   case X86::JNE_1:
5535   case X86::JL_1:
5536   case X86::JLE_1:
5537   case X86::JG_1:
5538   case X86::JGE_1:
5539     FuseKind = FuseInc;
5540     break;
5541   case X86::JB_1:
5542   case X86::JBE_1:
5543   case X86::JA_1:
5544   case X86::JAE_1:
5545     FuseKind = FuseCmp;
5546     break;
5547   case X86::JS_1:
5548   case X86::JNS_1:
5549   case X86::JP_1:
5550   case X86::JNP_1:
5551   case X86::JO_1:
5552   case X86::JNO_1:
5553     FuseKind = FuseTest;
5554     break;
5555   }
5556   switch (First->getOpcode()) {
5557   default:
5558     return false;
5559   case X86::TEST8rr:
5560   case X86::TEST16rr:
5561   case X86::TEST32rr:
5562   case X86::TEST64rr:
5563   case X86::TEST8ri:
5564   case X86::TEST16ri:
5565   case X86::TEST32ri:
5566   case X86::TEST32i32:
5567   case X86::TEST64i32:
5568   case X86::TEST64ri32:
5569   case X86::TEST8rm:
5570   case X86::TEST16rm:
5571   case X86::TEST32rm:
5572   case X86::TEST64rm:
5573   case X86::TEST8ri_NOREX:
5574   case X86::AND16i16:
5575   case X86::AND16ri:
5576   case X86::AND16ri8:
5577   case X86::AND16rm:
5578   case X86::AND16rr:
5579   case X86::AND32i32:
5580   case X86::AND32ri:
5581   case X86::AND32ri8:
5582   case X86::AND32rm:
5583   case X86::AND32rr:
5584   case X86::AND64i32:
5585   case X86::AND64ri32:
5586   case X86::AND64ri8:
5587   case X86::AND64rm:
5588   case X86::AND64rr:
5589   case X86::AND8i8:
5590   case X86::AND8ri:
5591   case X86::AND8rm:
5592   case X86::AND8rr:
5593     return true;
5594   case X86::CMP16i16:
5595   case X86::CMP16ri:
5596   case X86::CMP16ri8:
5597   case X86::CMP16rm:
5598   case X86::CMP16rr:
5599   case X86::CMP32i32:
5600   case X86::CMP32ri:
5601   case X86::CMP32ri8:
5602   case X86::CMP32rm:
5603   case X86::CMP32rr:
5604   case X86::CMP64i32:
5605   case X86::CMP64ri32:
5606   case X86::CMP64ri8:
5607   case X86::CMP64rm:
5608   case X86::CMP64rr:
5609   case X86::CMP8i8:
5610   case X86::CMP8ri:
5611   case X86::CMP8rm:
5612   case X86::CMP8rr:
5613   case X86::ADD16i16:
5614   case X86::ADD16ri:
5615   case X86::ADD16ri8:
5616   case X86::ADD16ri8_DB:
5617   case X86::ADD16ri_DB:
5618   case X86::ADD16rm:
5619   case X86::ADD16rr:
5620   case X86::ADD16rr_DB:
5621   case X86::ADD32i32:
5622   case X86::ADD32ri:
5623   case X86::ADD32ri8:
5624   case X86::ADD32ri8_DB:
5625   case X86::ADD32ri_DB:
5626   case X86::ADD32rm:
5627   case X86::ADD32rr:
5628   case X86::ADD32rr_DB:
5629   case X86::ADD64i32:
5630   case X86::ADD64ri32:
5631   case X86::ADD64ri32_DB:
5632   case X86::ADD64ri8:
5633   case X86::ADD64ri8_DB:
5634   case X86::ADD64rm:
5635   case X86::ADD64rr:
5636   case X86::ADD64rr_DB:
5637   case X86::ADD8i8:
5638   case X86::ADD8mi:
5639   case X86::ADD8mr:
5640   case X86::ADD8ri:
5641   case X86::ADD8rm:
5642   case X86::ADD8rr:
5643   case X86::SUB16i16:
5644   case X86::SUB16ri:
5645   case X86::SUB16ri8:
5646   case X86::SUB16rm:
5647   case X86::SUB16rr:
5648   case X86::SUB32i32:
5649   case X86::SUB32ri:
5650   case X86::SUB32ri8:
5651   case X86::SUB32rm:
5652   case X86::SUB32rr:
5653   case X86::SUB64i32:
5654   case X86::SUB64ri32:
5655   case X86::SUB64ri8:
5656   case X86::SUB64rm:
5657   case X86::SUB64rr:
5658   case X86::SUB8i8:
5659   case X86::SUB8ri:
5660   case X86::SUB8rm:
5661   case X86::SUB8rr:
5662     return FuseKind == FuseCmp || FuseKind == FuseInc;
5663   case X86::INC16r:
5664   case X86::INC32r:
5665   case X86::INC64r:
5666   case X86::INC8r:
5667   case X86::DEC16r:
5668   case X86::DEC32r:
5669   case X86::DEC64r:
5670   case X86::DEC8r:
5671     return FuseKind == FuseInc;
5672   }
5673 }
5674
5675 bool X86InstrInfo::
5676 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5677   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5678   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5679   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
5680     return true;
5681   Cond[0].setImm(GetOppositeBranchCondition(CC));
5682   return false;
5683 }
5684
5685 bool X86InstrInfo::
5686 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5687   // FIXME: Return false for x87 stack register classes for now. We can't
5688   // allow any loads of these registers before FpGet_ST0_80.
5689   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
5690            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
5691 }
5692
5693 /// getGlobalBaseReg - Return a virtual register initialized with the
5694 /// the global base register value. Output instructions required to
5695 /// initialize the register in the function entry block, if necessary.
5696 ///
5697 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5698 ///
5699 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5700   assert(!Subtarget.is64Bit() &&
5701          "X86-64 PIC uses RIP relative addressing");
5702
5703   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5704   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5705   if (GlobalBaseReg != 0)
5706     return GlobalBaseReg;
5707
5708   // Create the register. The code to initialize it is inserted
5709   // later, by the CGBR pass (below).
5710   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5711   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
5712   X86FI->setGlobalBaseReg(GlobalBaseReg);
5713   return GlobalBaseReg;
5714 }
5715
5716 // These are the replaceable SSE instructions. Some of these have Int variants
5717 // that we don't include here. We don't want to replace instructions selected
5718 // by intrinsics.
5719 static const uint16_t ReplaceableInstrs[][3] = {
5720   //PackedSingle     PackedDouble    PackedInt
5721   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5722   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5723   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5724   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5725   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5726   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5727   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5728   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5729   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5730   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5731   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5732   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5733   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5734   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5735   // AVX 128-bit support
5736   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5737   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5738   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5739   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5740   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5741   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5742   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5743   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5744   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5745   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5746   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5747   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5748   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5749   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5750   // AVX 256-bit support
5751   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5752   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5753   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5754   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5755   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5756   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
5757 };
5758
5759 static const uint16_t ReplaceableInstrsAVX2[][3] = {
5760   //PackedSingle       PackedDouble       PackedInt
5761   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
5762   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
5763   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
5764   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
5765   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
5766   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
5767   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
5768   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
5769   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
5770   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
5771   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
5772   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
5773   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
5774   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
5775   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
5776   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
5777   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
5778   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
5779   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
5780   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
5781 };
5782
5783 // FIXME: Some shuffle and unpack instructions have equivalents in different
5784 // domains, but they require a bit more work than just switching opcodes.
5785
5786 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
5787   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
5788     if (ReplaceableInstrs[i][domain-1] == opcode)
5789       return ReplaceableInstrs[i];
5790   return nullptr;
5791 }
5792
5793 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
5794   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
5795     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
5796       return ReplaceableInstrsAVX2[i];
5797   return nullptr;
5798 }
5799
5800 std::pair<uint16_t, uint16_t>
5801 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
5802   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5803   bool hasAVX2 = Subtarget.hasAVX2();
5804   uint16_t validDomains = 0;
5805   if (domain && lookup(MI->getOpcode(), domain))
5806     validDomains = 0xe;
5807   else if (domain && lookupAVX2(MI->getOpcode(), domain))
5808     validDomains = hasAVX2 ? 0xe : 0x6;
5809   return std::make_pair(domain, validDomains);
5810 }
5811
5812 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
5813   assert(Domain>0 && Domain<4 && "Invalid execution domain");
5814   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5815   assert(dom && "Not an SSE instruction");
5816   const uint16_t *table = lookup(MI->getOpcode(), dom);
5817   if (!table) { // try the other table
5818     assert((Subtarget.hasAVX2() || Domain < 3) &&
5819            "256-bit vector operations only available in AVX2");
5820     table = lookupAVX2(MI->getOpcode(), dom);
5821   }
5822   assert(table && "Cannot change domain");
5823   MI->setDesc(get(table[Domain-1]));
5824 }
5825
5826 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
5827 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
5828   NopInst.setOpcode(X86::NOOP);
5829 }
5830
5831 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5832 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5833 // on the encoding lengths of the instructions generated by
5834 // getUnconditionalBranch and getTrap.
5835 void X86InstrInfo::getUnconditionalBranch(
5836     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
5837   Branch.setOpcode(X86::JMP_1);
5838   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
5839 }
5840
5841 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5842 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5843 // on the encoding lengths of the instructions generated by
5844 // getUnconditionalBranch and getTrap.
5845 void X86InstrInfo::getTrap(MCInst &MI) const {
5846   MI.setOpcode(X86::TRAP);
5847 }
5848
5849 // See getTrap and getUnconditionalBranch for conditions on the value returned
5850 // by this function.
5851 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
5852   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
5853   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
5854   return 5;
5855 }
5856
5857 bool X86InstrInfo::isHighLatencyDef(int opc) const {
5858   switch (opc) {
5859   default: return false;
5860   case X86::DIVSDrm:
5861   case X86::DIVSDrm_Int:
5862   case X86::DIVSDrr:
5863   case X86::DIVSDrr_Int:
5864   case X86::DIVSSrm:
5865   case X86::DIVSSrm_Int:
5866   case X86::DIVSSrr:
5867   case X86::DIVSSrr_Int:
5868   case X86::SQRTPDm:
5869   case X86::SQRTPDr:
5870   case X86::SQRTPSm:
5871   case X86::SQRTPSr:
5872   case X86::SQRTSDm:
5873   case X86::SQRTSDm_Int:
5874   case X86::SQRTSDr:
5875   case X86::SQRTSDr_Int:
5876   case X86::SQRTSSm:
5877   case X86::SQRTSSm_Int:
5878   case X86::SQRTSSr:
5879   case X86::SQRTSSr_Int:
5880   // AVX instructions with high latency
5881   case X86::VDIVSDrm:
5882   case X86::VDIVSDrm_Int:
5883   case X86::VDIVSDrr:
5884   case X86::VDIVSDrr_Int:
5885   case X86::VDIVSSrm:
5886   case X86::VDIVSSrm_Int:
5887   case X86::VDIVSSrr:
5888   case X86::VDIVSSrr_Int:
5889   case X86::VSQRTPDm:
5890   case X86::VSQRTPDr:
5891   case X86::VSQRTPSm:
5892   case X86::VSQRTPSr:
5893   case X86::VSQRTSDm:
5894   case X86::VSQRTSDm_Int:
5895   case X86::VSQRTSDr:
5896   case X86::VSQRTSSm:
5897   case X86::VSQRTSSm_Int:
5898   case X86::VSQRTSSr:
5899   case X86::VSQRTPDZm:
5900   case X86::VSQRTPDZr:
5901   case X86::VSQRTPSZm:
5902   case X86::VSQRTPSZr:
5903   case X86::VSQRTSDZm:
5904   case X86::VSQRTSDZm_Int:
5905   case X86::VSQRTSDZr:
5906   case X86::VSQRTSSZm_Int:
5907   case X86::VSQRTSSZr:
5908   case X86::VSQRTSSZm:
5909   case X86::VDIVSDZrm:
5910   case X86::VDIVSDZrr:
5911   case X86::VDIVSSZrm:
5912   case X86::VDIVSSZrr:
5913
5914   case X86::VGATHERQPSZrm:
5915   case X86::VGATHERQPDZrm:
5916   case X86::VGATHERDPDZrm:
5917   case X86::VGATHERDPSZrm:
5918   case X86::VPGATHERQDZrm:
5919   case X86::VPGATHERQQZrm:
5920   case X86::VPGATHERDDZrm:
5921   case X86::VPGATHERDQZrm:
5922   case X86::VSCATTERQPDZmr:
5923   case X86::VSCATTERQPSZmr:
5924   case X86::VSCATTERDPDZmr:
5925   case X86::VSCATTERDPSZmr:
5926   case X86::VPSCATTERQDZmr:
5927   case X86::VPSCATTERQQZmr:
5928   case X86::VPSCATTERDDZmr:
5929   case X86::VPSCATTERDQZmr:
5930     return true;
5931   }
5932 }
5933
5934 bool X86InstrInfo::
5935 hasHighOperandLatency(const InstrItineraryData *ItinData,
5936                       const MachineRegisterInfo *MRI,
5937                       const MachineInstr *DefMI, unsigned DefIdx,
5938                       const MachineInstr *UseMI, unsigned UseIdx) const {
5939   return isHighLatencyDef(DefMI->getOpcode());
5940 }
5941
5942 namespace {
5943   /// CGBR - Create Global Base Reg pass. This initializes the PIC
5944   /// global base register for x86-32.
5945   struct CGBR : public MachineFunctionPass {
5946     static char ID;
5947     CGBR() : MachineFunctionPass(ID) {}
5948
5949     bool runOnMachineFunction(MachineFunction &MF) override {
5950       const X86TargetMachine *TM =
5951         static_cast<const X86TargetMachine *>(&MF.getTarget());
5952       const X86Subtarget &STI = MF.getSubtarget<X86Subtarget>();
5953
5954       // Don't do anything if this is 64-bit as 64-bit PIC
5955       // uses RIP relative addressing.
5956       if (STI.is64Bit())
5957         return false;
5958
5959       // Only emit a global base reg in PIC mode.
5960       if (TM->getRelocationModel() != Reloc::PIC_)
5961         return false;
5962
5963       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
5964       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5965
5966       // If we didn't need a GlobalBaseReg, don't insert code.
5967       if (GlobalBaseReg == 0)
5968         return false;
5969
5970       // Insert the set of GlobalBaseReg into the first MBB of the function
5971       MachineBasicBlock &FirstMBB = MF.front();
5972       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
5973       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
5974       MachineRegisterInfo &RegInfo = MF.getRegInfo();
5975       const X86InstrInfo *TII = STI.getInstrInfo();
5976
5977       unsigned PC;
5978       if (STI.isPICStyleGOT())
5979         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
5980       else
5981         PC = GlobalBaseReg;
5982
5983       // Operand of MovePCtoStack is completely ignored by asm printer. It's
5984       // only used in JIT code emission as displacement to pc.
5985       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
5986
5987       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
5988       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
5989       if (STI.isPICStyleGOT()) {
5990         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
5991         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
5992           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
5993                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
5994       }
5995
5996       return true;
5997     }
5998
5999     const char *getPassName() const override {
6000       return "X86 PIC Global Base Reg Initialization";
6001     }
6002
6003     void getAnalysisUsage(AnalysisUsage &AU) const override {
6004       AU.setPreservesCFG();
6005       MachineFunctionPass::getAnalysisUsage(AU);
6006     }
6007   };
6008 }
6009
6010 char CGBR::ID = 0;
6011 FunctionPass*
6012 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
6013
6014 namespace {
6015   struct LDTLSCleanup : public MachineFunctionPass {
6016     static char ID;
6017     LDTLSCleanup() : MachineFunctionPass(ID) {}
6018
6019     bool runOnMachineFunction(MachineFunction &MF) override {
6020       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
6021       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
6022         // No point folding accesses if there isn't at least two.
6023         return false;
6024       }
6025
6026       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
6027       return VisitNode(DT->getRootNode(), 0);
6028     }
6029
6030     // Visit the dominator subtree rooted at Node in pre-order.
6031     // If TLSBaseAddrReg is non-null, then use that to replace any
6032     // TLS_base_addr instructions. Otherwise, create the register
6033     // when the first such instruction is seen, and then use it
6034     // as we encounter more instructions.
6035     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
6036       MachineBasicBlock *BB = Node->getBlock();
6037       bool Changed = false;
6038
6039       // Traverse the current block.
6040       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
6041            ++I) {
6042         switch (I->getOpcode()) {
6043           case X86::TLS_base_addr32:
6044           case X86::TLS_base_addr64:
6045             if (TLSBaseAddrReg)
6046               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
6047             else
6048               I = SetRegister(I, &TLSBaseAddrReg);
6049             Changed = true;
6050             break;
6051           default:
6052             break;
6053         }
6054       }
6055
6056       // Visit the children of this block in the dominator tree.
6057       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
6058            I != E; ++I) {
6059         Changed |= VisitNode(*I, TLSBaseAddrReg);
6060       }
6061
6062       return Changed;
6063     }
6064
6065     // Replace the TLS_base_addr instruction I with a copy from
6066     // TLSBaseAddrReg, returning the new instruction.
6067     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
6068                                          unsigned TLSBaseAddrReg) {
6069       MachineFunction *MF = I->getParent()->getParent();
6070       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6071       const bool is64Bit = STI.is64Bit();
6072       const X86InstrInfo *TII = STI.getInstrInfo();
6073
6074       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
6075       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
6076                                    TII->get(TargetOpcode::COPY),
6077                                    is64Bit ? X86::RAX : X86::EAX)
6078                                    .addReg(TLSBaseAddrReg);
6079
6080       // Erase the TLS_base_addr instruction.
6081       I->eraseFromParent();
6082
6083       return Copy;
6084     }
6085
6086     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6087     // inserting a copy instruction after I. Returns the new instruction.
6088     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6089       MachineFunction *MF = I->getParent()->getParent();
6090       const X86Subtarget &STI = MF->getSubtarget<X86Subtarget>();
6091       const bool is64Bit = STI.is64Bit();
6092       const X86InstrInfo *TII = STI.getInstrInfo();
6093
6094       // Create a virtual register for the TLS base address.
6095       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6096       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6097                                                       ? &X86::GR64RegClass
6098                                                       : &X86::GR32RegClass);
6099
6100       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6101       MachineInstr *Next = I->getNextNode();
6102       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6103                                    TII->get(TargetOpcode::COPY),
6104                                    *TLSBaseAddrReg)
6105                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6106
6107       return Copy;
6108     }
6109
6110     const char *getPassName() const override {
6111       return "Local Dynamic TLS Access Clean-up";
6112     }
6113
6114     void getAnalysisUsage(AnalysisUsage &AU) const override {
6115       AU.setPreservesCFG();
6116       AU.addRequired<MachineDominatorTree>();
6117       MachineFunctionPass::getAnalysisUsage(AU);
6118     }
6119   };
6120 }
6121
6122 char LDTLSCleanup::ID = 0;
6123 FunctionPass*
6124 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }