lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::BT16ri8,     X86::BT16mi8, 1 },
 227     { X86::BT32ri8,     X86::BT32mi8, 1 },
 228     { X86::BT64ri8,     X86::BT64mi8, 1 },
 229     { X86::CALL32r,     X86::CALL32m, 1 },
 230     { X86::CALL64r,     X86::CALL64m, 1 },
 231     { X86::CMP16ri,     X86::CMP16mi, 1 },
 232     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 233     { X86::CMP16rr,     X86::CMP16mr, 1 },
 234     { X86::CMP32ri,     X86::CMP32mi, 1 },
 235     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 236     { X86::CMP32rr,     X86::CMP32mr, 1 },
 237     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 238     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 239     { X86::CMP64rr,     X86::CMP64mr, 1 },
 240     { X86::CMP8ri,      X86::CMP8mi, 1 },
 241     { X86::CMP8rr,      X86::CMP8mr, 1 },
 242     { X86::DIV16r,      X86::DIV16m, 1 },
 243     { X86::DIV32r,      X86::DIV32m, 1 },
 244     { X86::DIV64r,      X86::DIV64m, 1 },
 245     { X86::DIV8r,       X86::DIV8m, 1 },
 246     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 247     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 248     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 249     { X86::IDIV16r,     X86::IDIV16m, 1 },
 250     { X86::IDIV32r,     X86::IDIV32m, 1 },
 251     { X86::IDIV64r,     X86::IDIV64m, 1 },
 252     { X86::IDIV8r,      X86::IDIV8m, 1 },
 253     { X86::IMUL16r,     X86::IMUL16m, 1 },
 254     { X86::IMUL32r,     X86::IMUL32m, 1 },
 255     { X86::IMUL64r,     X86::IMUL64m, 1 },
 256     { X86::IMUL8r,      X86::IMUL8m, 1 },
 257     { X86::JMP32r,      X86::JMP32m, 1 },
 258     { X86::JMP64r,      X86::JMP64m, 1 },
 259     { X86::MOV16ri,     X86::MOV16mi, 0 },
 260     { X86::MOV16rr,     X86::MOV16mr, 0 },
 261     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 262     { X86::MOV32ri,     X86::MOV32mi, 0 },
 263     { X86::MOV32rr,     X86::MOV32mr, 0 },
 264     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 265     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 266     { X86::MOV64rr,     X86::MOV64mr, 0 },
 267     { X86::MOV8ri,      X86::MOV8mi, 0 },
 268     { X86::MOV8rr,      X86::MOV8mr, 0 },
 269     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 270     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 271     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 272     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 273     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 274     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 275     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 276     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 277     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 278     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 279     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 280     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 281     { X86::MUL16r,      X86::MUL16m, 1 },
 282     { X86::MUL32r,      X86::MUL32m, 1 },
 283     { X86::MUL64r,      X86::MUL64m, 1 },
 284     { X86::MUL8r,       X86::MUL8m, 1 },
 285     { X86::SETAEr,      X86::SETAEm, 0 },
 286     { X86::SETAr,       X86::SETAm, 0 },
 287     { X86::SETBEr,      X86::SETBEm, 0 },
 288     { X86::SETBr,       X86::SETBm, 0 },
 289     { X86::SETEr,       X86::SETEm, 0 },
 290     { X86::SETGEr,      X86::SETGEm, 0 },
 291     { X86::SETGr,       X86::SETGm, 0 },
 292     { X86::SETLEr,      X86::SETLEm, 0 },
 293     { X86::SETLr,       X86::SETLm, 0 },
 294     { X86::SETNEr,      X86::SETNEm, 0 },
 295     { X86::SETNOr,      X86::SETNOm, 0 },
 296     { X86::SETNPr,      X86::SETNPm, 0 },
 297     { X86::SETNSr,      X86::SETNSm, 0 },
 298     { X86::SETOr,       X86::SETOm, 0 },
 299     { X86::SETPr,       X86::SETPm, 0 },
 300     { X86::SETSr,       X86::SETSm, 0 },
 301     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 302     { X86::TEST16ri,    X86::TEST16mi, 1 },
 303     { X86::TEST32ri,    X86::TEST32mi, 1 },
 304     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 305     { X86::TEST8ri,     X86::TEST8mi, 1 }
 306   };
 307
 308   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 309     unsigned RegOp = OpTbl0[i][0];
 310     unsigned MemOp = OpTbl0[i][1];
 311     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 312                                                  MemOp)).second)
 313       assert(false && "Duplicated entries?");
 314     unsigned FoldedLoad = OpTbl0[i][2];
 315     // Index 0, folded load or store.
 316     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 317     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 318       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 319                                      std::make_pair(RegOp, AuxInfo))).second)
 320         AmbEntries.push_back(MemOp);
 321   }
 322
 323   static const unsigned OpTbl1[][2] = {
 324     { X86::CMP16rr,         X86::CMP16rm },
 325     { X86::CMP32rr,         X86::CMP32rm },
 326     { X86::CMP64rr,         X86::CMP64rm },
 327     { X86::CMP8rr,          X86::CMP8rm },
 328     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 329     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 330     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 331     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 332     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 333     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 334     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 335     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 336     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 337     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 338     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 339     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 340     { X86::IMUL16rri,       X86::IMUL16rmi },
 341     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 342     { X86::IMUL32rri,       X86::IMUL32rmi },
 343     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 344     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 345     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 346     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 347     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 348     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 349     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 350     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 351     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 352     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 353     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 354     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 355     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 356     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 357     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 358     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 359     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 360     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 361     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 362     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 363     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 364     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 365     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 366     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 367     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 368     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 369     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 370     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 371     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 372     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 373     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 374     { X86::MOV16rr,         X86::MOV16rm },
 375     { X86::MOV16to16_,      X86::MOV16_rm },
 376     { X86::MOV32rr,         X86::MOV32rm },
 377     { X86::MOV32to32_,      X86::MOV32_rm },
 378     { X86::MOV64rr,         X86::MOV64rm },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 381     { X86::MOV8rr,          X86::MOV8rm },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 387     { X86::MOVDQArr,        X86::MOVDQArm },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 389     { X86::MOVSDrr,         X86::MOVSDrm },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 393     { X86::MOVSSrr,         X86::MOVSSrm },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 407     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 408     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 409     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 410     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 411     { X86::PSHUFDri,        X86::PSHUFDmi },
 412     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 413     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 414     { X86::RCPPSr,          X86::RCPPSm },
 415     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 416     { X86::RSQRTPSr,        X86::RSQRTPSm },
 417     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 418     { X86::RSQRTSSr,        X86::RSQRTSSm },
 419     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 420     { X86::SQRTPDr,         X86::SQRTPDm },
 421     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 422     { X86::SQRTPSr,         X86::SQRTPSm },
 423     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 424     { X86::SQRTSDr,         X86::SQRTSDm },
 425     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 426     { X86::SQRTSSr,         X86::SQRTSSm },
 427     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 428     { X86::TEST16rr,        X86::TEST16rm },
 429     { X86::TEST32rr,        X86::TEST32rm },
 430     { X86::TEST64rr,        X86::TEST64rm },
 431     { X86::TEST8rr,         X86::TEST8rm },
 432     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 433     { X86::UCOMISDrr,       X86::UCOMISDrm },
 434     { X86::UCOMISSrr,       X86::UCOMISSrm }
 435   };
 436
 437   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 438     unsigned RegOp = OpTbl1[i][0];
 439     unsigned MemOp = OpTbl1[i][1];
 440     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 441                                                  MemOp)).second)
 442       assert(false && "Duplicated entries?");
 443     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 444     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 445       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 446                                      std::make_pair(RegOp, AuxInfo))).second)
 447         AmbEntries.push_back(MemOp);
 448   }
 449
 450   static const unsigned OpTbl2[][2] = {
 451     { X86::ADC32rr,         X86::ADC32rm },
 452     { X86::ADC64rr,         X86::ADC64rm },
 453     { X86::ADD16rr,         X86::ADD16rm },
 454     { X86::ADD32rr,         X86::ADD32rm },
 455     { X86::ADD64rr,         X86::ADD64rm },
 456     { X86::ADD8rr,          X86::ADD8rm },
 457     { X86::ADDPDrr,         X86::ADDPDrm },
 458     { X86::ADDPSrr,         X86::ADDPSrm },
 459     { X86::ADDSDrr,         X86::ADDSDrm },
 460     { X86::ADDSSrr,         X86::ADDSSrm },
 461     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 462     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 463     { X86::AND16rr,         X86::AND16rm },
 464     { X86::AND32rr,         X86::AND32rm },
 465     { X86::AND64rr,         X86::AND64rm },
 466     { X86::AND8rr,          X86::AND8rm },
 467     { X86::ANDNPDrr,        X86::ANDNPDrm },
 468     { X86::ANDNPSrr,        X86::ANDNPSrm },
 469     { X86::ANDPDrr,         X86::ANDPDrm },
 470     { X86::ANDPSrr,         X86::ANDPSrm },
 471     { X86::CMOVA16rr,       X86::CMOVA16rm },
 472     { X86::CMOVA32rr,       X86::CMOVA32rm },
 473     { X86::CMOVA64rr,       X86::CMOVA64rm },
 474     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 475     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 476     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 477     { X86::CMOVB16rr,       X86::CMOVB16rm },
 478     { X86::CMOVB32rr,       X86::CMOVB32rm },
 479     { X86::CMOVB64rr,       X86::CMOVB64rm },
 480     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 481     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 482     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 483     { X86::CMOVE16rr,       X86::CMOVE16rm },
 484     { X86::CMOVE32rr,       X86::CMOVE32rm },
 485     { X86::CMOVE64rr,       X86::CMOVE64rm },
 486     { X86::CMOVG16rr,       X86::CMOVG16rm },
 487     { X86::CMOVG32rr,       X86::CMOVG32rm },
 488     { X86::CMOVG64rr,       X86::CMOVG64rm },
 489     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 490     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 491     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 492     { X86::CMOVL16rr,       X86::CMOVL16rm },
 493     { X86::CMOVL32rr,       X86::CMOVL32rm },
 494     { X86::CMOVL64rr,       X86::CMOVL64rm },
 495     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 496     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 497     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 498     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 499     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 500     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 501     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 502     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 503     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 504     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 505     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 506     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 507     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 508     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 509     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 510     { X86::CMOVO16rr,       X86::CMOVO16rm },
 511     { X86::CMOVO32rr,       X86::CMOVO32rm },
 512     { X86::CMOVO64rr,       X86::CMOVO64rm },
 513     { X86::CMOVP16rr,       X86::CMOVP16rm },
 514     { X86::CMOVP32rr,       X86::CMOVP32rm },
 515     { X86::CMOVP64rr,       X86::CMOVP64rm },
 516     { X86::CMOVS16rr,       X86::CMOVS16rm },
 517     { X86::CMOVS32rr,       X86::CMOVS32rm },
 518     { X86::CMOVS64rr,       X86::CMOVS64rm },
 519     { X86::CMPPDrri,        X86::CMPPDrmi },
 520     { X86::CMPPSrri,        X86::CMPPSrmi },
 521     { X86::CMPSDrr,         X86::CMPSDrm },
 522     { X86::CMPSSrr,         X86::CMPSSrm },
 523     { X86::DIVPDrr,         X86::DIVPDrm },
 524     { X86::DIVPSrr,         X86::DIVPSrm },
 525     { X86::DIVSDrr,         X86::DIVSDrm },
 526     { X86::DIVSSrr,         X86::DIVSSrm },
 527     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 528     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 529     { X86::FsANDPDrr,       X86::FsANDPDrm },
 530     { X86::FsANDPSrr,       X86::FsANDPSrm },
 531     { X86::FsORPDrr,        X86::FsORPDrm },
 532     { X86::FsORPSrr,        X86::FsORPSrm },
 533     { X86::FsXORPDrr,       X86::FsXORPDrm },
 534     { X86::FsXORPSrr,       X86::FsXORPSrm },
 535     { X86::HADDPDrr,        X86::HADDPDrm },
 536     { X86::HADDPSrr,        X86::HADDPSrm },
 537     { X86::HSUBPDrr,        X86::HSUBPDrm },
 538     { X86::HSUBPSrr,        X86::HSUBPSrm },
 539     { X86::IMUL16rr,        X86::IMUL16rm },
 540     { X86::IMUL32rr,        X86::IMUL32rm },
 541     { X86::IMUL64rr,        X86::IMUL64rm },
 542     { X86::MAXPDrr,         X86::MAXPDrm },
 543     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 544     { X86::MAXPSrr,         X86::MAXPSrm },
 545     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 546     { X86::MAXSDrr,         X86::MAXSDrm },
 547     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 548     { X86::MAXSSrr,         X86::MAXSSrm },
 549     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 550     { X86::MINPDrr,         X86::MINPDrm },
 551     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 552     { X86::MINPSrr,         X86::MINPSrm },
 553     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 554     { X86::MINSDrr,         X86::MINSDrm },
 555     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 556     { X86::MINSSrr,         X86::MINSSrm },
 557     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 558     { X86::MULPDrr,         X86::MULPDrm },
 559     { X86::MULPSrr,         X86::MULPSrm },
 560     { X86::MULSDrr,         X86::MULSDrm },
 561     { X86::MULSSrr,         X86::MULSSrm },
 562     { X86::OR16rr,          X86::OR16rm },
 563     { X86::OR32rr,          X86::OR32rm },
 564     { X86::OR64rr,          X86::OR64rm },
 565     { X86::OR8rr,           X86::OR8rm },
 566     { X86::ORPDrr,          X86::ORPDrm },
 567     { X86::ORPSrr,          X86::ORPSrm },
 568     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 569     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 570     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 571     { X86::PADDBrr,         X86::PADDBrm },
 572     { X86::PADDDrr,         X86::PADDDrm },
 573     { X86::PADDQrr,         X86::PADDQrm },
 574     { X86::PADDSBrr,        X86::PADDSBrm },
 575     { X86::PADDSWrr,        X86::PADDSWrm },
 576     { X86::PADDWrr,         X86::PADDWrm },
 577     { X86::PANDNrr,         X86::PANDNrm },
 578     { X86::PANDrr,          X86::PANDrm },
 579     { X86::PAVGBrr,         X86::PAVGBrm },
 580     { X86::PAVGWrr,         X86::PAVGWrm },
 581     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 582     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 583     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 584     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 585     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 586     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 587     { X86::PINSRWrri,       X86::PINSRWrmi },
 588     { X86::PMADDWDrr,       X86::PMADDWDrm },
 589     { X86::PMAXSWrr,        X86::PMAXSWrm },
 590     { X86::PMAXUBrr,        X86::PMAXUBrm },
 591     { X86::PMINSWrr,        X86::PMINSWrm },
 592     { X86::PMINUBrr,        X86::PMINUBrm },
 593     { X86::PMULDQrr,        X86::PMULDQrm },
 594     { X86::PMULHUWrr,       X86::PMULHUWrm },
 595     { X86::PMULHWrr,        X86::PMULHWrm },
 596     { X86::PMULLDrr,        X86::PMULLDrm },
 597     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 598     { X86::PMULLWrr,        X86::PMULLWrm },
 599     { X86::PMULUDQrr,       X86::PMULUDQrm },
 600     { X86::PORrr,           X86::PORrm },
 601     { X86::PSADBWrr,        X86::PSADBWrm },
 602     { X86::PSLLDrr,         X86::PSLLDrm },
 603     { X86::PSLLQrr,         X86::PSLLQrm },
 604     { X86::PSLLWrr,         X86::PSLLWrm },
 605     { X86::PSRADrr,         X86::PSRADrm },
 606     { X86::PSRAWrr,         X86::PSRAWrm },
 607     { X86::PSRLDrr,         X86::PSRLDrm },
 608     { X86::PSRLQrr,         X86::PSRLQrm },
 609     { X86::PSRLWrr,         X86::PSRLWrm },
 610     { X86::PSUBBrr,         X86::PSUBBrm },
 611     { X86::PSUBDrr,         X86::PSUBDrm },
 612     { X86::PSUBSBrr,        X86::PSUBSBrm },
 613     { X86::PSUBSWrr,        X86::PSUBSWrm },
 614     { X86::PSUBWrr,         X86::PSUBWrm },
 615     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 616     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 617     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 618     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 619     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 620     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 621     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 622     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 623     { X86::PXORrr,          X86::PXORrm },
 624     { X86::SBB32rr,         X86::SBB32rm },
 625     { X86::SBB64rr,         X86::SBB64rm },
 626     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 627     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 628     { X86::SUB16rr,         X86::SUB16rm },
 629     { X86::SUB32rr,         X86::SUB32rm },
 630     { X86::SUB64rr,         X86::SUB64rm },
 631     { X86::SUB8rr,          X86::SUB8rm },
 632     { X86::SUBPDrr,         X86::SUBPDrm },
 633     { X86::SUBPSrr,         X86::SUBPSrm },
 634     { X86::SUBSDrr,         X86::SUBSDrm },
 635     { X86::SUBSSrr,         X86::SUBSSrm },
 636     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 637     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 638     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 639     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 640     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 641     { X86::XOR16rr,         X86::XOR16rm },
 642     { X86::XOR32rr,         X86::XOR32rm },
 643     { X86::XOR64rr,         X86::XOR64rm },
 644     { X86::XOR8rr,          X86::XOR8rm },
 645     { X86::XORPDrr,         X86::XORPDrm },
 646     { X86::XORPSrr,         X86::XORPSrm }
 647   };
 648
 649   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 650     unsigned RegOp = OpTbl2[i][0];
 651     unsigned MemOp = OpTbl2[i][1];
 652     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 653                                                  MemOp)).second)
 654       assert(false && "Duplicated entries?");
 655     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 656     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 657                                    std::make_pair(RegOp, AuxInfo))).second)
 658       AmbEntries.push_back(MemOp);
 659   }
 660
 661   // Remove ambiguous entries.
 662   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 663 }
 664
 665 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 666                                unsigned &SrcReg, unsigned &DstReg,
 667                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 668   switch (MI.getOpcode()) {
 669   default:
 670     return false;
 671   case X86::MOV8rr:
 672   case X86::MOV16rr:
 673   case X86::MOV32rr:
 674   case X86::MOV64rr:
 675   case X86::MOV16to16_:
 676   case X86::MOV32to32_:
 677   case X86::MOVSSrr:
 678   case X86::MOVSDrr:
 679
 680   // FP Stack register class copies
 681   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 682   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 683   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 684
 685   case X86::FsMOVAPSrr:
 686   case X86::FsMOVAPDrr:
 687   case X86::MOVAPSrr:
 688   case X86::MOVAPDrr:
 689   case X86::MOVDQArr:
 690   case X86::MOVSS2PSrr:
 691   case X86::MOVSD2PDrr:
 692   case X86::MOVPS2SSrr:
 693   case X86::MOVPD2SDrr:
 694   case X86::MMX_MOVD64rr:
 695   case X86::MMX_MOVQ64rr:
 696     assert(MI.getNumOperands() >= 2 &&
 697            MI.getOperand(0).isReg() &&
 698            MI.getOperand(1).isReg() &&
 699            "invalid register-register move instruction");
 700     SrcReg = MI.getOperand(1).getReg();
 701     DstReg = MI.getOperand(0).getReg();
 702     SrcSubIdx = MI.getOperand(1).getSubReg();
 703     DstSubIdx = MI.getOperand(0).getSubReg();
 704     return true;
 705   }
 706 }
 707
 708 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 709                                            int &FrameIndex) const {
 710   switch (MI->getOpcode()) {
 711   default: break;
 712   case X86::MOV8rm:
 713   case X86::MOV16rm:
 714   case X86::MOV16_rm:
 715   case X86::MOV32rm:
 716   case X86::MOV32_rm:
 717   case X86::MOV64rm:
 718   case X86::LD_Fp64m:
 719   case X86::MOVSSrm:
 720   case X86::MOVSDrm:
 721   case X86::MOVAPSrm:
 722   case X86::MOVAPDrm:
 723   case X86::MOVDQArm:
 724   case X86::MMX_MOVD64rm:
 725   case X86::MMX_MOVQ64rm:
 726     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 727         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 728         MI->getOperand(2).getImm() == 1 &&
 729         MI->getOperand(3).getReg() == 0 &&
 730         MI->getOperand(4).getImm() == 0) {
 731       FrameIndex = MI->getOperand(1).getIndex();
 732       return MI->getOperand(0).getReg();
 733     }
 734     break;
 735   }
 736   return 0;
 737 }
 738
 739 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 740                                           int &FrameIndex) const {
 741   switch (MI->getOpcode()) {
 742   default: break;
 743   case X86::MOV8mr:
 744   case X86::MOV16mr:
 745   case X86::MOV16_mr:
 746   case X86::MOV32mr:
 747   case X86::MOV32_mr:
 748   case X86::MOV64mr:
 749   case X86::ST_FpP64m:
 750   case X86::MOVSSmr:
 751   case X86::MOVSDmr:
 752   case X86::MOVAPSmr:
 753   case X86::MOVAPDmr:
 754   case X86::MOVDQAmr:
 755   case X86::MMX_MOVD64mr:
 756   case X86::MMX_MOVQ64mr:
 757   case X86::MMX_MOVNTQmr:
 758     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 759         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 760         MI->getOperand(1).getImm() == 1 &&
 761         MI->getOperand(2).getReg() == 0 &&
 762         MI->getOperand(3).getImm() == 0) {
 763       FrameIndex = MI->getOperand(0).getIndex();
 764       return MI->getOperand(4).getReg();
 765     }
 766     break;
 767   }
 768   return 0;
 769 }
 770
 771
 772 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 773 /// X86::MOVPC32r.
 774 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 775   bool isPICBase = false;
 776   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 777          E = MRI.def_end(); I != E; ++I) {
 778     MachineInstr *DefMI = I.getOperand().getParent();
 779     if (DefMI->getOpcode() != X86::MOVPC32r)
 780       return false;
 781     assert(!isPICBase && "More than one PIC base?");
 782     isPICBase = true;
 783   }
 784   return isPICBase;
 785 }
 786
 787 /// isGVStub - Return true if the GV requires an extra load to get the
 788 /// real address.
 789 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 790   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 791 }
 792
 793 bool
 794 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 795   switch (MI->getOpcode()) {
 796   default: break;
 797     case X86::MOV8rm:
 798     case X86::MOV16rm:
 799     case X86::MOV16_rm:
 800     case X86::MOV32rm:
 801     case X86::MOV32_rm:
 802     case X86::MOV64rm:
 803     case X86::LD_Fp64m:
 804     case X86::MOVSSrm:
 805     case X86::MOVSDrm:
 806     case X86::MOVAPSrm:
 807     case X86::MOVAPDrm:
 808     case X86::MOVDQArm:
 809     case X86::MMX_MOVD64rm:
 810     case X86::MMX_MOVQ64rm: {
 811       // Loads from constant pools are trivially rematerializable.
 812       if (MI->getOperand(1).isReg() &&
 813           MI->getOperand(2).isImm() &&
 814           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 815           (MI->getOperand(4).isCPI() ||
 816            (MI->getOperand(4).isGlobal() &&
 817             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 818         unsigned BaseReg = MI->getOperand(1).getReg();
 819         if (BaseReg == 0)
 820           return true;
 821         // Allow re-materialization of PIC load.
 822         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 823           return false;
 824         const MachineFunction &MF = *MI->getParent()->getParent();
 825         const MachineRegisterInfo &MRI = MF.getRegInfo();
 826         bool isPICBase = false;
 827         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 828                E = MRI.def_end(); I != E; ++I) {
 829           MachineInstr *DefMI = I.getOperand().getParent();
 830           if (DefMI->getOpcode() != X86::MOVPC32r)
 831             return false;
 832           assert(!isPICBase && "More than one PIC base?");
 833           isPICBase = true;
 834         }
 835         return isPICBase;
 836       }
 837       return false;
 838     }
 839
 840      case X86::LEA32r:
 841      case X86::LEA64r: {
 842        if (MI->getOperand(2).isImm() &&
 843            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 844            !MI->getOperand(4).isReg()) {
 845          // lea fi#, lea GV, etc. are all rematerializable.
 846          if (!MI->getOperand(1).isReg())
 847            return true;
 848          unsigned BaseReg = MI->getOperand(1).getReg();
 849          if (BaseReg == 0)
 850            return true;
 851          // Allow re-materialization of lea PICBase + x.
 852          const MachineFunction &MF = *MI->getParent()->getParent();
 853          const MachineRegisterInfo &MRI = MF.getRegInfo();
 854          return regIsPICBase(BaseReg, MRI);
 855        }
 856        return false;
 857      }
 858   }
 859
 860   // All other instructions marked M_REMATERIALIZABLE are always trivially
 861   // rematerializable.
 862   return true;
 863 }
 864
 865 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 866 /// would clobber the EFLAGS condition register. Note the result may be
 867 /// conservative. If it cannot definitely determine the safety after visiting
 868 /// two instructions it assumes it's not safe.
 869 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 870                                   MachineBasicBlock::iterator I) {
 871   // It's always safe to clobber EFLAGS at the end of a block.
 872   if (I == MBB.end())
 873     return true;
 874
 875   // For compile time consideration, if we are not able to determine the
 876   // safety after visiting 2 instructions, we will assume it's not safe.
 877   for (unsigned i = 0; i < 2; ++i) {
 878     bool SeenDef = false;
 879     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 880       MachineOperand &MO = I->getOperand(j);
 881       if (!MO.isReg())
 882         continue;
 883       if (MO.getReg() == X86::EFLAGS) {
 884         if (MO.isUse())
 885           return false;
 886         SeenDef = true;
 887       }
 888     }
 889
 890     if (SeenDef)
 891       // This instruction defines EFLAGS, no need to look any further.
 892       return true;
 893     ++I;
 894
 895     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 896     if (I == MBB.end())
 897       return true;
 898   }
 899
 900   // Conservative answer.
 901   return false;
 902 }
 903
 904 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 905                                  MachineBasicBlock::iterator I,
 906                                  unsigned DestReg,
 907                                  const MachineInstr *Orig) const {
 908   DebugLoc DL = DebugLoc::getUnknownLoc();
 909   if (I != MBB.end()) DL = I->getDebugLoc();
 910
 911   unsigned SubIdx = Orig->getOperand(0).isReg()
 912     ? Orig->getOperand(0).getSubReg() : 0;
 913   bool ChangeSubIdx = SubIdx != 0;
 914   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 915     DestReg = RI.getSubReg(DestReg, SubIdx);
 916     SubIdx = 0;
 917   }
 918
 919   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 920   // Re-materialize them as movri instructions to avoid side effects.
 921   bool Emitted = false;
 922   switch (Orig->getOpcode()) {
 923   default: break;
 924   case X86::MOV8r0:
 925   case X86::MOV16r0:
 926   case X86::MOV32r0:
 927   case X86::MOV64r0: {
 928     if (!isSafeToClobberEFLAGS(MBB, I)) {
 929       unsigned Opc = 0;
 930       switch (Orig->getOpcode()) {
 931       default: break;
 932       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 933       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 934       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 935       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 936       }
 937       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 938       Emitted = true;
 939     }
 940     break;
 941   }
 942   }
 943
 944   if (!Emitted) {
 945     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 946     MI->getOperand(0).setReg(DestReg);
 947     MBB.insert(I, MI);
 948   }
 949
 950   if (ChangeSubIdx) {
 951     MachineInstr *NewMI = prior(I);
 952     NewMI->getOperand(0).setSubReg(SubIdx);
 953   }
 954 }
 955
 956 /// isInvariantLoad - Return true if the specified instruction (which is marked
 957 /// mayLoad) is loading from a location whose value is invariant across the
 958 /// function.  For example, loading a value from the constant pool or from
 959 /// from the argument area of a function if it does not change.  This should
 960 /// only return true of *all* loads the instruction does are invariant (if it
 961 /// does multiple loads).
 962 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 963   // This code cares about loads from three cases: constant pool entries,
 964   // invariant argument slots, and global stubs.  In order to handle these cases
 965   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 966   // operand and base our analysis on it.  This is safe because the address of
 967   // none of these three cases is ever used as anything other than a load base
 968   // and X86 doesn't have any instructions that load from multiple places.
 969
 970   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 971     const MachineOperand &MO = MI->getOperand(i);
 972     // Loads from constant pools are trivially invariant.
 973     if (MO.isCPI())
 974       return true;
 975
 976     if (MO.isGlobal())
 977       return isGVStub(MO.getGlobal(), TM);
 978
 979     // If this is a load from an invariant stack slot, the load is a constant.
 980     if (MO.isFI()) {
 981       const MachineFrameInfo &MFI =
 982         *MI->getParent()->getParent()->getFrameInfo();
 983       int Idx = MO.getIndex();
 984       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 985     }
 986   }
 987
 988   // All other instances of these instructions are presumed to have other
 989   // issues.
 990   return false;
 991 }
 992
 993 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 994 /// is not marked dead.
 995 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 996   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 997     MachineOperand &MO = MI->getOperand(i);
 998     if (MO.isReg() && MO.isDef() &&
 999         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1000       return true;
1001     }
1002   }
1003   return false;
1004 }
1005
1006 /// convertToThreeAddress - This method must be implemented by targets that
1007 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1008 /// may be able to convert a two-address instruction into a true
1009 /// three-address instruction on demand.  This allows the X86 target (for
1010 /// example) to convert ADD and SHL instructions into LEA instructions if they
1011 /// would require register copies due to two-addressness.
1012 ///
1013 /// This method returns a null pointer if the transformation cannot be
1014 /// performed, otherwise it returns the new instruction.
1015 ///
1016 MachineInstr *
1017 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1018                                     MachineBasicBlock::iterator &MBBI,
1019                                     LiveVariables *LV) const {
1020   MachineInstr *MI = MBBI;
1021   MachineFunction &MF = *MI->getParent()->getParent();
1022   // All instructions input are two-addr instructions.  Get the known operands.
1023   unsigned Dest = MI->getOperand(0).getReg();
1024   unsigned Src = MI->getOperand(1).getReg();
1025   bool isDead = MI->getOperand(0).isDead();
1026   bool isKill = MI->getOperand(1).isKill();
1027
1028   MachineInstr *NewMI = NULL;
1029   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1030   // we have better subtarget support, enable the 16-bit LEA generation here.
1031   bool DisableLEA16 = true;
1032
1033   unsigned MIOpc = MI->getOpcode();
1034   switch (MIOpc) {
1035   case X86::SHUFPSrri: {
1036     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1037     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1038
1039     unsigned B = MI->getOperand(1).getReg();
1040     unsigned C = MI->getOperand(2).getReg();
1041     if (B != C) return 0;
1042     unsigned A = MI->getOperand(0).getReg();
1043     unsigned M = MI->getOperand(3).getImm();
1044     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1045       .addReg(A, true, false, false, isDead)
1046       .addReg(B, false, false, isKill).addImm(M);
1047     break;
1048   }
1049   case X86::SHL64ri: {
1050     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1051     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1052     // the flags produced by a shift yet, so this is safe.
1053     unsigned ShAmt = MI->getOperand(2).getImm();
1054     if (ShAmt == 0 || ShAmt >= 4) return 0;
1055
1056     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1057       .addReg(Dest, true, false, false, isDead)
1058       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1059     break;
1060   }
1061   case X86::SHL32ri: {
1062     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1063     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1064     // the flags produced by a shift yet, so this is safe.
1065     unsigned ShAmt = MI->getOperand(2).getImm();
1066     if (ShAmt == 0 || ShAmt >= 4) return 0;
1067
1068     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1069       X86::LEA64_32r : X86::LEA32r;
1070     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1071       .addReg(Dest, true, false, false, isDead)
1072       .addReg(0).addImm(1 << ShAmt)
1073       .addReg(Src, false, false, isKill).addImm(0);
1074     break;
1075   }
1076   case X86::SHL16ri: {
1077     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1078     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1079     // the flags produced by a shift yet, so this is safe.
1080     unsigned ShAmt = MI->getOperand(2).getImm();
1081     if (ShAmt == 0 || ShAmt >= 4) return 0;
1082
1083     if (DisableLEA16) {
1084       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1085       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1086       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1087         ? X86::LEA64_32r : X86::LEA32r;
1088       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1089       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1090
1091       // Build and insert into an implicit UNDEF value. This is OK because
1092       // well be shifting and then extracting the lower 16-bits.
1093       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1094       MachineInstr *InsMI =
1095         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1096         .addReg(leaInReg).addReg(Src, false, false, isKill)
1097         .addImm(X86::SUBREG_16BIT);
1098
1099       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1100         .addReg(0).addImm(1 << ShAmt)
1101         .addReg(leaInReg, false, false, true).addImm(0);
1102
1103       MachineInstr *ExtMI =
1104         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1105         .addReg(Dest, true, false, false, isDead)
1106         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1107
1108       if (LV) {
1109         // Update live variables
1110         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1111         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1112         if (isKill)
1113           LV->replaceKillInstruction(Src, MI, InsMI);
1114         if (isDead)
1115           LV->replaceKillInstruction(Dest, MI, ExtMI);
1116       }
1117       return ExtMI;
1118     } else {
1119       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1120         .addReg(Dest, true, false, false, isDead)
1121         .addReg(0).addImm(1 << ShAmt)
1122         .addReg(Src, false, false, isKill).addImm(0);
1123     }
1124     break;
1125   }
1126   default: {
1127     // The following opcodes also sets the condition code register(s). Only
1128     // convert them to equivalent lea if the condition code register def's
1129     // are dead!
1130     if (hasLiveCondCodeDef(MI))
1131       return 0;
1132
1133     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1134     switch (MIOpc) {
1135     default: return 0;
1136     case X86::INC64r:
1137     case X86::INC32r:
1138     case X86::INC64_32r: {
1139       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1140       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1141         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1142       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1143                            .addReg(Dest, true, false, false, isDead),
1144                            Src, isKill, 1);
1145       break;
1146     }
1147     case X86::INC16r:
1148     case X86::INC64_16r:
1149       if (DisableLEA16) return 0;
1150       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1151       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1152                            .addReg(Dest, true, false, false, isDead),
1153                            Src, isKill, 1);
1154       break;
1155     case X86::DEC64r:
1156     case X86::DEC32r:
1157     case X86::DEC64_32r: {
1158       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1159       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1160         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1161       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1162                            .addReg(Dest, true, false, false, isDead),
1163                            Src, isKill, -1);
1164       break;
1165     }
1166     case X86::DEC16r:
1167     case X86::DEC64_16r:
1168       if (DisableLEA16) return 0;
1169       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1170       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1171                            .addReg(Dest, true, false, false, isDead),
1172                            Src, isKill, -1);
1173       break;
1174     case X86::ADD64rr:
1175     case X86::ADD32rr: {
1176       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1177       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1178         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1179       unsigned Src2 = MI->getOperand(2).getReg();
1180       bool isKill2 = MI->getOperand(2).isKill();
1181       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1182                         .addReg(Dest, true, false, false, isDead),
1183                         Src, isKill, Src2, isKill2);
1184       if (LV && isKill2)
1185         LV->replaceKillInstruction(Src2, MI, NewMI);
1186       break;
1187     }
1188     case X86::ADD16rr: {
1189       if (DisableLEA16) return 0;
1190       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1191       unsigned Src2 = MI->getOperand(2).getReg();
1192       bool isKill2 = MI->getOperand(2).isKill();
1193       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1194                         .addReg(Dest, true, false, false, isDead),
1195                         Src, isKill, Src2, isKill2);
1196       if (LV && isKill2)
1197         LV->replaceKillInstruction(Src2, MI, NewMI);
1198       break;
1199     }
1200     case X86::ADD64ri32:
1201     case X86::ADD64ri8:
1202       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1203       if (MI->getOperand(2).isImm())
1204         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1205                              .addReg(Dest, true, false, false, isDead),
1206                              Src, isKill, MI->getOperand(2).getImm());
1207       break;
1208     case X86::ADD32ri:
1209     case X86::ADD32ri8:
1210       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1211       if (MI->getOperand(2).isImm()) {
1212         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1213         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1214                              .addReg(Dest, true, false, false, isDead),
1215                              Src, isKill, MI->getOperand(2).getImm());
1216       }
1217       break;
1218     case X86::ADD16ri:
1219     case X86::ADD16ri8:
1220       if (DisableLEA16) return 0;
1221       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1222       if (MI->getOperand(2).isImm())
1223         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1224                              .addReg(Dest, true, false, false, isDead),
1225                              Src, isKill, MI->getOperand(2).getImm());
1226       break;
1227     case X86::SHL16ri:
1228       if (DisableLEA16) return 0;
1229     case X86::SHL32ri:
1230     case X86::SHL64ri: {
1231       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1232              "Unknown shl instruction!");
1233       unsigned ShAmt = MI->getOperand(2).getImm();
1234       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1235         X86AddressMode AM;
1236         AM.Scale = 1 << ShAmt;
1237         AM.IndexReg = Src;
1238         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1239           : (MIOpc == X86::SHL32ri
1240              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1241         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1242                                .addReg(Dest, true, false, false, isDead), AM);
1243         if (isKill)
1244           NewMI->getOperand(3).setIsKill(true);
1245       }
1246       break;
1247     }
1248     }
1249   }
1250   }
1251
1252   if (!NewMI) return 0;
1253
1254   if (LV) {  // Update live variables
1255     if (isKill)
1256       LV->replaceKillInstruction(Src, MI, NewMI);
1257     if (isDead)
1258       LV->replaceKillInstruction(Dest, MI, NewMI);
1259   }
1260
1261   MFI->insert(MBBI, NewMI);          // Insert the new inst
1262   return NewMI;
1263 }
1264
1265 /// commuteInstruction - We have a few instructions that must be hacked on to
1266 /// commute them.
1267 ///
1268 MachineInstr *
1269 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1270   switch (MI->getOpcode()) {
1271   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1272   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1273   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1274   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1275   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1276   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1277     unsigned Opc;
1278     unsigned Size;
1279     switch (MI->getOpcode()) {
1280     default: assert(0 && "Unreachable!");
1281     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1282     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1283     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1284     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1285     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1286     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1287     }
1288     unsigned Amt = MI->getOperand(3).getImm();
1289     if (NewMI) {
1290       MachineFunction &MF = *MI->getParent()->getParent();
1291       MI = MF.CloneMachineInstr(MI);
1292       NewMI = false;
1293     }
1294     MI->setDesc(get(Opc));
1295     MI->getOperand(3).setImm(Size-Amt);
1296     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1297   }
1298   case X86::CMOVB16rr:
1299   case X86::CMOVB32rr:
1300   case X86::CMOVB64rr:
1301   case X86::CMOVAE16rr:
1302   case X86::CMOVAE32rr:
1303   case X86::CMOVAE64rr:
1304   case X86::CMOVE16rr:
1305   case X86::CMOVE32rr:
1306   case X86::CMOVE64rr:
1307   case X86::CMOVNE16rr:
1308   case X86::CMOVNE32rr:
1309   case X86::CMOVNE64rr:
1310   case X86::CMOVBE16rr:
1311   case X86::CMOVBE32rr:
1312   case X86::CMOVBE64rr:
1313   case X86::CMOVA16rr:
1314   case X86::CMOVA32rr:
1315   case X86::CMOVA64rr:
1316   case X86::CMOVL16rr:
1317   case X86::CMOVL32rr:
1318   case X86::CMOVL64rr:
1319   case X86::CMOVGE16rr:
1320   case X86::CMOVGE32rr:
1321   case X86::CMOVGE64rr:
1322   case X86::CMOVLE16rr:
1323   case X86::CMOVLE32rr:
1324   case X86::CMOVLE64rr:
1325   case X86::CMOVG16rr:
1326   case X86::CMOVG32rr:
1327   case X86::CMOVG64rr:
1328   case X86::CMOVS16rr:
1329   case X86::CMOVS32rr:
1330   case X86::CMOVS64rr:
1331   case X86::CMOVNS16rr:
1332   case X86::CMOVNS32rr:
1333   case X86::CMOVNS64rr:
1334   case X86::CMOVP16rr:
1335   case X86::CMOVP32rr:
1336   case X86::CMOVP64rr:
1337   case X86::CMOVNP16rr:
1338   case X86::CMOVNP32rr:
1339   case X86::CMOVNP64rr:
1340   case X86::CMOVO16rr:
1341   case X86::CMOVO32rr:
1342   case X86::CMOVO64rr:
1343   case X86::CMOVNO16rr:
1344   case X86::CMOVNO32rr:
1345   case X86::CMOVNO64rr: {
1346     unsigned Opc = 0;
1347     switch (MI->getOpcode()) {
1348     default: break;
1349     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1350     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1351     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1352     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1353     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1354     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1355     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1356     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1357     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1358     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1359     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1360     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1361     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1362     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1363     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1364     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1365     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1366     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1367     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1368     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1369     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1370     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1371     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1372     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1373     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1374     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1375     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1376     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1377     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1378     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1379     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1380     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1381     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1382     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1383     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1384     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1385     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1386     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1387     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1388     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1389     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1390     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1391     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1392     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1393     case X86::CMOVO64rr:  Opc = X86::CMOVNO32rr; break;
1394     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1395     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1396     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1397     }
1398     if (NewMI) {
1399       MachineFunction &MF = *MI->getParent()->getParent();
1400       MI = MF.CloneMachineInstr(MI);
1401       NewMI = false;
1402     }
1403     MI->setDesc(get(Opc));
1404     // Fallthrough intended.
1405   }
1406   default:
1407     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1408   }
1409 }
1410
1411 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1412   switch (BrOpc) {
1413   default: return X86::COND_INVALID;
1414   case X86::JE:  return X86::COND_E;
1415   case X86::JNE: return X86::COND_NE;
1416   case X86::JL:  return X86::COND_L;
1417   case X86::JLE: return X86::COND_LE;
1418   case X86::JG:  return X86::COND_G;
1419   case X86::JGE: return X86::COND_GE;
1420   case X86::JB:  return X86::COND_B;
1421   case X86::JBE: return X86::COND_BE;
1422   case X86::JA:  return X86::COND_A;
1423   case X86::JAE: return X86::COND_AE;
1424   case X86::JS:  return X86::COND_S;
1425   case X86::JNS: return X86::COND_NS;
1426   case X86::JP:  return X86::COND_P;
1427   case X86::JNP: return X86::COND_NP;
1428   case X86::JO:  return X86::COND_O;
1429   case X86::JNO: return X86::COND_NO;
1430   }
1431 }
1432
1433 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1434   switch (CC) {
1435   default: assert(0 && "Illegal condition code!");
1436   case X86::COND_E:  return X86::JE;
1437   case X86::COND_NE: return X86::JNE;
1438   case X86::COND_L:  return X86::JL;
1439   case X86::COND_LE: return X86::JLE;
1440   case X86::COND_G:  return X86::JG;
1441   case X86::COND_GE: return X86::JGE;
1442   case X86::COND_B:  return X86::JB;
1443   case X86::COND_BE: return X86::JBE;
1444   case X86::COND_A:  return X86::JA;
1445   case X86::COND_AE: return X86::JAE;
1446   case X86::COND_S:  return X86::JS;
1447   case X86::COND_NS: return X86::JNS;
1448   case X86::COND_P:  return X86::JP;
1449   case X86::COND_NP: return X86::JNP;
1450   case X86::COND_O:  return X86::JO;
1451   case X86::COND_NO: return X86::JNO;
1452   }
1453 }
1454
1455 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1456 /// e.g. turning COND_E to COND_NE.
1457 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1458   switch (CC) {
1459   default: assert(0 && "Illegal condition code!");
1460   case X86::COND_E:  return X86::COND_NE;
1461   case X86::COND_NE: return X86::COND_E;
1462   case X86::COND_L:  return X86::COND_GE;
1463   case X86::COND_LE: return X86::COND_G;
1464   case X86::COND_G:  return X86::COND_LE;
1465   case X86::COND_GE: return X86::COND_L;
1466   case X86::COND_B:  return X86::COND_AE;
1467   case X86::COND_BE: return X86::COND_A;
1468   case X86::COND_A:  return X86::COND_BE;
1469   case X86::COND_AE: return X86::COND_B;
1470   case X86::COND_S:  return X86::COND_NS;
1471   case X86::COND_NS: return X86::COND_S;
1472   case X86::COND_P:  return X86::COND_NP;
1473   case X86::COND_NP: return X86::COND_P;
1474   case X86::COND_O:  return X86::COND_NO;
1475   case X86::COND_NO: return X86::COND_O;
1476   }
1477 }
1478
1479 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1480   const TargetInstrDesc &TID = MI->getDesc();
1481   if (!TID.isTerminator()) return false;
1482
1483   // Conditional branch is a special case.
1484   if (TID.isBranch() && !TID.isBarrier())
1485     return true;
1486   if (!TID.isPredicable())
1487     return true;
1488   return !isPredicated(MI);
1489 }
1490
1491 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1492 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1493                                                const X86InstrInfo &TII) {
1494   if (MI->getOpcode() == X86::FP_REG_KILL)
1495     return false;
1496   return TII.isUnpredicatedTerminator(MI);
1497 }
1498
1499 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1500                                  MachineBasicBlock *&TBB,
1501                                  MachineBasicBlock *&FBB,
1502                                  SmallVectorImpl<MachineOperand> &Cond,
1503                                  bool AllowModify) const {
1504   // Start from the bottom of the block and work up, examining the
1505   // terminator instructions.
1506   MachineBasicBlock::iterator I = MBB.end();
1507   while (I != MBB.begin()) {
1508     --I;
1509     // Working from the bottom, when we see a non-terminator
1510     // instruction, we're done.
1511     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1512       break;
1513     // A terminator that isn't a branch can't easily be handled
1514     // by this analysis.
1515     if (!I->getDesc().isBranch())
1516       return true;
1517     // Handle unconditional branches.
1518     if (I->getOpcode() == X86::JMP) {
1519       if (!AllowModify) {
1520         TBB = I->getOperand(0).getMBB();
1521         return false;
1522       }
1523
1524       // If the block has any instructions after a JMP, delete them.
1525       while (next(I) != MBB.end())
1526         next(I)->eraseFromParent();
1527       Cond.clear();
1528       FBB = 0;
1529       // Delete the JMP if it's equivalent to a fall-through.
1530       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1531         TBB = 0;
1532         I->eraseFromParent();
1533         I = MBB.end();
1534         continue;
1535       }
1536       // TBB is used to indicate the unconditinal destination.
1537       TBB = I->getOperand(0).getMBB();
1538       continue;
1539     }
1540     // Handle conditional branches.
1541     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1542     if (BranchCode == X86::COND_INVALID)
1543       return true;  // Can't handle indirect branch.
1544     // Working from the bottom, handle the first conditional branch.
1545     if (Cond.empty()) {
1546       FBB = TBB;
1547       TBB = I->getOperand(0).getMBB();
1548       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1549       continue;
1550     }
1551     // Handle subsequent conditional branches. Only handle the case
1552     // where all conditional branches branch to the same destination
1553     // and their condition opcodes fit one of the special
1554     // multi-branch idioms.
1555     assert(Cond.size() == 1);
1556     assert(TBB);
1557     // Only handle the case where all conditional branches branch to
1558     // the same destination.
1559     if (TBB != I->getOperand(0).getMBB())
1560       return true;
1561     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1562     // If the conditions are the same, we can leave them alone.
1563     if (OldBranchCode == BranchCode)
1564       continue;
1565     // If they differ, see if they fit one of the known patterns.
1566     // Theoretically we could handle more patterns here, but
1567     // we shouldn't expect to see them if instruction selection
1568     // has done a reasonable job.
1569     if ((OldBranchCode == X86::COND_NP &&
1570          BranchCode == X86::COND_E) ||
1571         (OldBranchCode == X86::COND_E &&
1572          BranchCode == X86::COND_NP))
1573       BranchCode = X86::COND_NP_OR_E;
1574     else if ((OldBranchCode == X86::COND_P &&
1575               BranchCode == X86::COND_NE) ||
1576              (OldBranchCode == X86::COND_NE &&
1577               BranchCode == X86::COND_P))
1578       BranchCode = X86::COND_NE_OR_P;
1579     else
1580       return true;
1581     // Update the MachineOperand.
1582     Cond[0].setImm(BranchCode);
1583   }
1584
1585   return false;
1586 }
1587
1588 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1589   MachineBasicBlock::iterator I = MBB.end();
1590   unsigned Count = 0;
1591
1592   while (I != MBB.begin()) {
1593     --I;
1594     if (I->getOpcode() != X86::JMP &&
1595         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1596       break;
1597     // Remove the branch.
1598     I->eraseFromParent();
1599     I = MBB.end();
1600     ++Count;
1601   }
1602
1603   return Count;
1604 }
1605
1606 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1607                                                      const MachineOperand &MO) {
1608   if (MO.isReg())
1609     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1610                      MO.isKill(), MO.isDead(), MO.getSubReg());
1611   else if (MO.isImm())
1612     MIB = MIB.addImm(MO.getImm());
1613   else if (MO.isFI())
1614     MIB = MIB.addFrameIndex(MO.getIndex());
1615   else if (MO.isGlobal())
1616     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1617   else if (MO.isCPI())
1618     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1619   else if (MO.isJTI())
1620     MIB = MIB.addJumpTableIndex(MO.getIndex());
1621   else if (MO.isSymbol())
1622     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1623   else
1624     assert(0 && "Unknown operand for X86InstrAddOperand!");
1625
1626   return MIB;
1627 }
1628
1629 unsigned
1630 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1631                            MachineBasicBlock *FBB,
1632                            const SmallVectorImpl<MachineOperand> &Cond) const {
1633   // Shouldn't be a fall through.
1634   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1635   assert((Cond.size() == 1 || Cond.size() == 0) &&
1636          "X86 branch conditions have one component!");
1637
1638   if (Cond.empty()) {
1639     // Unconditional branch?
1640     assert(!FBB && "Unconditional branch with multiple successors!");
1641     BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1642     return 1;
1643   }
1644
1645   // Conditional branch.
1646   unsigned Count = 0;
1647   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1648   switch (CC) {
1649   case X86::COND_NP_OR_E:
1650     // Synthesize NP_OR_E with two branches.
1651     BuildMI(&MBB, get(X86::JNP)).addMBB(TBB);
1652     ++Count;
1653     BuildMI(&MBB, get(X86::JE)).addMBB(TBB);
1654     ++Count;
1655     break;
1656   case X86::COND_NE_OR_P:
1657     // Synthesize NE_OR_P with two branches.
1658     BuildMI(&MBB, get(X86::JNE)).addMBB(TBB);
1659     ++Count;
1660     BuildMI(&MBB, get(X86::JP)).addMBB(TBB);
1661     ++Count;
1662     break;
1663   default: {
1664     unsigned Opc = GetCondBranchFromCond(CC);
1665     BuildMI(&MBB, get(Opc)).addMBB(TBB);
1666     ++Count;
1667   }
1668   }
1669   if (FBB) {
1670     // Two-way Conditional branch. Insert the second branch.
1671     BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1672     ++Count;
1673   }
1674   return Count;
1675 }
1676
1677 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1678                                 MachineBasicBlock::iterator MI,
1679                                 unsigned DestReg, unsigned SrcReg,
1680                                 const TargetRegisterClass *DestRC,
1681                                 const TargetRegisterClass *SrcRC) const {
1682   DebugLoc DL = DebugLoc::getUnknownLoc();
1683   if (MI != MBB.end()) DL = MI->getDebugLoc();
1684
1685   if (DestRC == SrcRC) {
1686     unsigned Opc;
1687     if (DestRC == &X86::GR64RegClass) {
1688       Opc = X86::MOV64rr;
1689     } else if (DestRC == &X86::GR32RegClass) {
1690       Opc = X86::MOV32rr;
1691     } else if (DestRC == &X86::GR16RegClass) {
1692       Opc = X86::MOV16rr;
1693     } else if (DestRC == &X86::GR8RegClass) {
1694       Opc = X86::MOV8rr;
1695     } else if (DestRC == &X86::GR32_RegClass) {
1696       Opc = X86::MOV32_rr;
1697     } else if (DestRC == &X86::GR16_RegClass) {
1698       Opc = X86::MOV16_rr;
1699     } else if (DestRC == &X86::RFP32RegClass) {
1700       Opc = X86::MOV_Fp3232;
1701     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1702       Opc = X86::MOV_Fp6464;
1703     } else if (DestRC == &X86::RFP80RegClass) {
1704       Opc = X86::MOV_Fp8080;
1705     } else if (DestRC == &X86::FR32RegClass) {
1706       Opc = X86::FsMOVAPSrr;
1707     } else if (DestRC == &X86::FR64RegClass) {
1708       Opc = X86::FsMOVAPDrr;
1709     } else if (DestRC == &X86::VR128RegClass) {
1710       Opc = X86::MOVAPSrr;
1711     } else if (DestRC == &X86::VR64RegClass) {
1712       Opc = X86::MMX_MOVQ64rr;
1713     } else {
1714       return false;
1715     }
1716     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1717     return true;
1718   }
1719
1720   // Moving EFLAGS to / from another register requires a push and a pop.
1721   if (SrcRC == &X86::CCRRegClass) {
1722     if (SrcReg != X86::EFLAGS)
1723       return false;
1724     if (DestRC == &X86::GR64RegClass) {
1725       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1726       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1727       return true;
1728     } else if (DestRC == &X86::GR32RegClass) {
1729       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1730       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1731       return true;
1732     }
1733   } else if (DestRC == &X86::CCRRegClass) {
1734     if (DestReg != X86::EFLAGS)
1735       return false;
1736     if (SrcRC == &X86::GR64RegClass) {
1737       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1738       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1739       return true;
1740     } else if (SrcRC == &X86::GR32RegClass) {
1741       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1742       BuildMI(MBB, MI, DL, get(X86::POPFD));
1743       return true;
1744     }
1745   }
1746
1747   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1748   if (SrcRC == &X86::RSTRegClass) {
1749     // Copying from ST(0)/ST(1).
1750     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1751       // Can only copy from ST(0)/ST(1) right now
1752       return false;
1753     bool isST0 = SrcReg == X86::ST0;
1754     unsigned Opc;
1755     if (DestRC == &X86::RFP32RegClass)
1756       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1757     else if (DestRC == &X86::RFP64RegClass)
1758       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1759     else {
1760       if (DestRC != &X86::RFP80RegClass)
1761         return false;
1762       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1763     }
1764     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1765     return true;
1766   }
1767
1768   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1769   if (DestRC == &X86::RSTRegClass) {
1770     // Copying to ST(0) / ST(1).
1771     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1772       // Can only copy to TOS right now
1773       return false;
1774     bool isST0 = DestReg == X86::ST0;
1775     unsigned Opc;
1776     if (SrcRC == &X86::RFP32RegClass)
1777       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1778     else if (SrcRC == &X86::RFP64RegClass)
1779       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1780     else {
1781       if (SrcRC != &X86::RFP80RegClass)
1782         return false;
1783       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1784     }
1785     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1786     return true;
1787   }
1788
1789   // Not yet supported!
1790   return false;
1791 }
1792
1793 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1794                                   bool isStackAligned) {
1795   unsigned Opc = 0;
1796   if (RC == &X86::GR64RegClass) {
1797     Opc = X86::MOV64mr;
1798   } else if (RC == &X86::GR32RegClass) {
1799     Opc = X86::MOV32mr;
1800   } else if (RC == &X86::GR16RegClass) {
1801     Opc = X86::MOV16mr;
1802   } else if (RC == &X86::GR8RegClass) {
1803     Opc = X86::MOV8mr;
1804   } else if (RC == &X86::GR32_RegClass) {
1805     Opc = X86::MOV32_mr;
1806   } else if (RC == &X86::GR16_RegClass) {
1807     Opc = X86::MOV16_mr;
1808   } else if (RC == &X86::RFP80RegClass) {
1809     Opc = X86::ST_FpP80m;   // pops
1810   } else if (RC == &X86::RFP64RegClass) {
1811     Opc = X86::ST_Fp64m;
1812   } else if (RC == &X86::RFP32RegClass) {
1813     Opc = X86::ST_Fp32m;
1814   } else if (RC == &X86::FR32RegClass) {
1815     Opc = X86::MOVSSmr;
1816   } else if (RC == &X86::FR64RegClass) {
1817     Opc = X86::MOVSDmr;
1818   } else if (RC == &X86::VR128RegClass) {
1819     // If stack is realigned we can use aligned stores.
1820     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1821   } else if (RC == &X86::VR64RegClass) {
1822     Opc = X86::MMX_MOVQ64mr;
1823   } else {
1824     assert(0 && "Unknown regclass");
1825     abort();
1826   }
1827
1828   return Opc;
1829 }
1830
1831 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1832                                        MachineBasicBlock::iterator MI,
1833                                        unsigned SrcReg, bool isKill, int FrameIdx,
1834                                        const TargetRegisterClass *RC) const {
1835   const MachineFunction &MF = *MBB.getParent();
1836   bool isAligned = (RI.getStackAlignment() >= 16) ||
1837     RI.needsStackRealignment(MF);
1838   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1839   DebugLoc DL = DebugLoc::getUnknownLoc();
1840   if (MI != MBB.end()) DL = MI->getDebugLoc();
1841   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1842                       .addReg(SrcReg, false, false, isKill);
1843 }
1844
1845 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1846                                   bool isKill,
1847                                   SmallVectorImpl<MachineOperand> &Addr,
1848                                   const TargetRegisterClass *RC,
1849                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1850   bool isAligned = (RI.getStackAlignment() >= 16) ||
1851     RI.needsStackRealignment(MF);
1852   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1853   DebugLoc DL = DebugLoc::getUnknownLoc();
1854   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1855   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1856     MIB = X86InstrAddOperand(MIB, Addr[i]);
1857   MIB.addReg(SrcReg, false, false, isKill);
1858   NewMIs.push_back(MIB);
1859 }
1860
1861 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1862                                  bool isStackAligned) {
1863   unsigned Opc = 0;
1864   if (RC == &X86::GR64RegClass) {
1865     Opc = X86::MOV64rm;
1866   } else if (RC == &X86::GR32RegClass) {
1867     Opc = X86::MOV32rm;
1868   } else if (RC == &X86::GR16RegClass) {
1869     Opc = X86::MOV16rm;
1870   } else if (RC == &X86::GR8RegClass) {
1871     Opc = X86::MOV8rm;
1872   } else if (RC == &X86::GR32_RegClass) {
1873     Opc = X86::MOV32_rm;
1874   } else if (RC == &X86::GR16_RegClass) {
1875     Opc = X86::MOV16_rm;
1876   } else if (RC == &X86::RFP80RegClass) {
1877     Opc = X86::LD_Fp80m;
1878   } else if (RC == &X86::RFP64RegClass) {
1879     Opc = X86::LD_Fp64m;
1880   } else if (RC == &X86::RFP32RegClass) {
1881     Opc = X86::LD_Fp32m;
1882   } else if (RC == &X86::FR32RegClass) {
1883     Opc = X86::MOVSSrm;
1884   } else if (RC == &X86::FR64RegClass) {
1885     Opc = X86::MOVSDrm;
1886   } else if (RC == &X86::VR128RegClass) {
1887     // If stack is realigned we can use aligned loads.
1888     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1889   } else if (RC == &X86::VR64RegClass) {
1890     Opc = X86::MMX_MOVQ64rm;
1891   } else {
1892     assert(0 && "Unknown regclass");
1893     abort();
1894   }
1895
1896   return Opc;
1897 }
1898
1899 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1900                                         MachineBasicBlock::iterator MI,
1901                                         unsigned DestReg, int FrameIdx,
1902                                         const TargetRegisterClass *RC) const{
1903   const MachineFunction &MF = *MBB.getParent();
1904   bool isAligned = (RI.getStackAlignment() >= 16) ||
1905     RI.needsStackRealignment(MF);
1906   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1907   DebugLoc DL = DebugLoc::getUnknownLoc();
1908   if (MI != MBB.end()) DL = MI->getDebugLoc();
1909   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1910 }
1911
1912 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1913                                  SmallVectorImpl<MachineOperand> &Addr,
1914                                  const TargetRegisterClass *RC,
1915                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1916   bool isAligned = (RI.getStackAlignment() >= 16) ||
1917     RI.needsStackRealignment(MF);
1918   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1919   DebugLoc DL = DebugLoc::getUnknownLoc();
1920   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1921   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1922     MIB = X86InstrAddOperand(MIB, Addr[i]);
1923   NewMIs.push_back(MIB);
1924 }
1925
1926 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1927                                              MachineBasicBlock::iterator MI,
1928                                 const std::vector<CalleeSavedInfo> &CSI) const {
1929   if (CSI.empty())
1930     return false;
1931
1932   DebugLoc DL = DebugLoc::getUnknownLoc();
1933   if (MI != MBB.end()) DL = MI->getDebugLoc();
1934
1935   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1936   unsigned SlotSize = is64Bit ? 8 : 4;
1937
1938   MachineFunction &MF = *MBB.getParent();
1939   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1940   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1941
1942   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1943   for (unsigned i = CSI.size(); i != 0; --i) {
1944     unsigned Reg = CSI[i-1].getReg();
1945     // Add the callee-saved register as live-in. It's killed at the spill.
1946     MBB.addLiveIn(Reg);
1947     BuildMI(MBB, MI, get(Opc))
1948       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1949   }
1950   return true;
1951 }
1952
1953 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1954                                                MachineBasicBlock::iterator MI,
1955                                 const std::vector<CalleeSavedInfo> &CSI) const {
1956   if (CSI.empty())
1957     return false;
1958
1959   DebugLoc DL = DebugLoc::getUnknownLoc();
1960   if (MI != MBB.end()) DL = MI->getDebugLoc();
1961
1962   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1963
1964   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1965   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1966     unsigned Reg = CSI[i].getReg();
1967     BuildMI(MBB, MI, DL, get(Opc), Reg);
1968   }
1969   return true;
1970 }
1971
1972 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1973                                      const SmallVectorImpl<MachineOperand> &MOs,
1974                                      MachineInstr *MI,
1975                                      const TargetInstrInfo &TII) {
1976   // Create the base instruction with the memory operand as the first part.
1977   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
1978                                               MI->getDebugLoc(), true);
1979   MachineInstrBuilder MIB(NewMI);
1980   unsigned NumAddrOps = MOs.size();
1981   for (unsigned i = 0; i != NumAddrOps; ++i)
1982     MIB = X86InstrAddOperand(MIB, MOs[i]);
1983   if (NumAddrOps < 4)  // FrameIndex only
1984     MIB.addImm(1).addReg(0).addImm(0);
1985
1986   // Loop over the rest of the ri operands, converting them over.
1987   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1988   for (unsigned i = 0; i != NumOps; ++i) {
1989     MachineOperand &MO = MI->getOperand(i+2);
1990     MIB = X86InstrAddOperand(MIB, MO);
1991   }
1992   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1993     MachineOperand &MO = MI->getOperand(i);
1994     MIB = X86InstrAddOperand(MIB, MO);
1995   }
1996   return MIB;
1997 }
1998
1999 static MachineInstr *FuseInst(MachineFunction &MF,
2000                               unsigned Opcode, unsigned OpNo,
2001                               const SmallVectorImpl<MachineOperand> &MOs,
2002                               MachineInstr *MI, const TargetInstrInfo &TII) {
2003   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2004                                               MI->getDebugLoc(), true);
2005   MachineInstrBuilder MIB(NewMI);
2006
2007   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2008     MachineOperand &MO = MI->getOperand(i);
2009     if (i == OpNo) {
2010       assert(MO.isReg() && "Expected to fold into reg operand!");
2011       unsigned NumAddrOps = MOs.size();
2012       for (unsigned i = 0; i != NumAddrOps; ++i)
2013         MIB = X86InstrAddOperand(MIB, MOs[i]);
2014       if (NumAddrOps < 4)  // FrameIndex only
2015         MIB.addImm(1).addReg(0).addImm(0);
2016     } else {
2017       MIB = X86InstrAddOperand(MIB, MO);
2018     }
2019   }
2020   return MIB;
2021 }
2022
2023 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2024                                 const SmallVectorImpl<MachineOperand> &MOs,
2025                                 MachineInstr *MI) {
2026   MachineFunction &MF = *MI->getParent()->getParent();
2027   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2028
2029   unsigned NumAddrOps = MOs.size();
2030   for (unsigned i = 0; i != NumAddrOps; ++i)
2031     MIB = X86InstrAddOperand(MIB, MOs[i]);
2032   if (NumAddrOps < 4)  // FrameIndex only
2033     MIB.addImm(1).addReg(0).addImm(0);
2034   return MIB.addImm(0);
2035 }
2036
2037 MachineInstr*
2038 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2039                                     MachineInstr *MI, unsigned i,
2040                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2041   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2042   bool isTwoAddrFold = false;
2043   unsigned NumOps = MI->getDesc().getNumOperands();
2044   bool isTwoAddr = NumOps > 1 &&
2045     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2046
2047   MachineInstr *NewMI = NULL;
2048   // Folding a memory location into the two-address part of a two-address
2049   // instruction is different than folding it other places.  It requires
2050   // replacing the *two* registers with the memory location.
2051   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2052       MI->getOperand(0).isReg() &&
2053       MI->getOperand(1).isReg() &&
2054       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2055     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2056     isTwoAddrFold = true;
2057   } else if (i == 0) { // If operand 0
2058     if (MI->getOpcode() == X86::MOV16r0)
2059       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2060     else if (MI->getOpcode() == X86::MOV32r0)
2061       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2062     else if (MI->getOpcode() == X86::MOV64r0)
2063       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2064     else if (MI->getOpcode() == X86::MOV8r0)
2065       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2066     if (NewMI)
2067       return NewMI;
2068
2069     OpcodeTablePtr = &RegOp2MemOpTable0;
2070   } else if (i == 1) {
2071     OpcodeTablePtr = &RegOp2MemOpTable1;
2072   } else if (i == 2) {
2073     OpcodeTablePtr = &RegOp2MemOpTable2;
2074   }
2075
2076   // If table selected...
2077   if (OpcodeTablePtr) {
2078     // Find the Opcode to fuse
2079     DenseMap<unsigned*, unsigned>::iterator I =
2080       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2081     if (I != OpcodeTablePtr->end()) {
2082       if (isTwoAddrFold)
2083         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2084       else
2085         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2086       return NewMI;
2087     }
2088   }
2089
2090   // No fusion
2091   if (PrintFailedFusing)
2092     cerr << "We failed to fuse operand " << i << " in " << *MI;
2093   return NULL;
2094 }
2095
2096
2097 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2098                                                   MachineInstr *MI,
2099                                                   const SmallVectorImpl<unsigned> &Ops,
2100                                                   int FrameIndex) const {
2101   // Check switch flag
2102   if (NoFusing) return NULL;
2103
2104   const MachineFrameInfo *MFI = MF.getFrameInfo();
2105   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2106   // FIXME: Move alignment requirement into tables?
2107   if (Alignment < 16) {
2108     switch (MI->getOpcode()) {
2109     default: break;
2110     // Not always safe to fold movsd into these instructions since their load
2111     // folding variants expects the address to be 16 byte aligned.
2112     case X86::FsANDNPDrr:
2113     case X86::FsANDNPSrr:
2114     case X86::FsANDPDrr:
2115     case X86::FsANDPSrr:
2116     case X86::FsORPDrr:
2117     case X86::FsORPSrr:
2118     case X86::FsXORPDrr:
2119     case X86::FsXORPSrr:
2120       return NULL;
2121     }
2122   }
2123
2124   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2125     unsigned NewOpc = 0;
2126     switch (MI->getOpcode()) {
2127     default: return NULL;
2128     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2129     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2130     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2131     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2132     }
2133     // Change to CMPXXri r, 0 first.
2134     MI->setDesc(get(NewOpc));
2135     MI->getOperand(1).ChangeToImmediate(0);
2136   } else if (Ops.size() != 1)
2137     return NULL;
2138
2139   SmallVector<MachineOperand,4> MOs;
2140   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2141   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2142 }
2143
2144 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2145                                                   MachineInstr *MI,
2146                                             const SmallVectorImpl<unsigned> &Ops,
2147                                                   MachineInstr *LoadMI) const {
2148   // Check switch flag
2149   if (NoFusing) return NULL;
2150
2151   // Determine the alignment of the load.
2152   unsigned Alignment = 0;
2153   if (LoadMI->hasOneMemOperand())
2154     Alignment = LoadMI->memoperands_begin()->getAlignment();
2155
2156   // FIXME: Move alignment requirement into tables?
2157   if (Alignment < 16) {
2158     switch (MI->getOpcode()) {
2159     default: break;
2160     // Not always safe to fold movsd into these instructions since their load
2161     // folding variants expects the address to be 16 byte aligned.
2162     case X86::FsANDNPDrr:
2163     case X86::FsANDNPSrr:
2164     case X86::FsANDPDrr:
2165     case X86::FsANDPSrr:
2166     case X86::FsORPDrr:
2167     case X86::FsORPSrr:
2168     case X86::FsXORPDrr:
2169     case X86::FsXORPSrr:
2170       return NULL;
2171     }
2172   }
2173
2174   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2175     unsigned NewOpc = 0;
2176     switch (MI->getOpcode()) {
2177     default: return NULL;
2178     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2179     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2180     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2181     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2182     }
2183     // Change to CMPXXri r, 0 first.
2184     MI->setDesc(get(NewOpc));
2185     MI->getOperand(1).ChangeToImmediate(0);
2186   } else if (Ops.size() != 1)
2187     return NULL;
2188
2189   SmallVector<MachineOperand,4> MOs;
2190   if (LoadMI->getOpcode() == X86::V_SET0 ||
2191       LoadMI->getOpcode() == X86::V_SETALLONES) {
2192     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2193     // Create a constant-pool entry and operands to load from it.
2194
2195     // x86-32 PIC requires a PIC base register for constant pools.
2196     unsigned PICBase = 0;
2197     if (TM.getRelocationModel() == Reloc::PIC_ &&
2198         !TM.getSubtarget<X86Subtarget>().is64Bit())
2199       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2200       // This doesn't work for several reasons.
2201       // 1. GlobalBaseReg may have been spilled.
2202       // 2. It may not be live at MI.
2203       return false;
2204
2205     // Create a v4i32 constant-pool entry.
2206     MachineConstantPool &MCP = *MF.getConstantPool();
2207     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2208     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2209                     ConstantVector::getNullValue(Ty) :
2210                     ConstantVector::getAllOnesValue(Ty);
2211     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2212
2213     // Create operands to load from the constant pool entry.
2214     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2215     MOs.push_back(MachineOperand::CreateImm(1));
2216     MOs.push_back(MachineOperand::CreateReg(0, false));
2217     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2218   } else {
2219     // Folding a normal load. Just copy the load's address operands.
2220     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2221     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2222       MOs.push_back(LoadMI->getOperand(i));
2223   }
2224   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2225 }
2226
2227
2228 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2229                                   const SmallVectorImpl<unsigned> &Ops) const {
2230   // Check switch flag
2231   if (NoFusing) return 0;
2232
2233   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2234     switch (MI->getOpcode()) {
2235     default: return false;
2236     case X86::TEST8rr:
2237     case X86::TEST16rr:
2238     case X86::TEST32rr:
2239     case X86::TEST64rr:
2240       return true;
2241     }
2242   }
2243
2244   if (Ops.size() != 1)
2245     return false;
2246
2247   unsigned OpNum = Ops[0];
2248   unsigned Opc = MI->getOpcode();
2249   unsigned NumOps = MI->getDesc().getNumOperands();
2250   bool isTwoAddr = NumOps > 1 &&
2251     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2252
2253   // Folding a memory location into the two-address part of a two-address
2254   // instruction is different than folding it other places.  It requires
2255   // replacing the *two* registers with the memory location.
2256   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2257   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2258     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2259   } else if (OpNum == 0) { // If operand 0
2260     switch (Opc) {
2261     case X86::MOV16r0:
2262     case X86::MOV32r0:
2263     case X86::MOV64r0:
2264     case X86::MOV8r0:
2265       return true;
2266     default: break;
2267     }
2268     OpcodeTablePtr = &RegOp2MemOpTable0;
2269   } else if (OpNum == 1) {
2270     OpcodeTablePtr = &RegOp2MemOpTable1;
2271   } else if (OpNum == 2) {
2272     OpcodeTablePtr = &RegOp2MemOpTable2;
2273   }
2274
2275   if (OpcodeTablePtr) {
2276     // Find the Opcode to fuse
2277     DenseMap<unsigned*, unsigned>::iterator I =
2278       OpcodeTablePtr->find((unsigned*)Opc);
2279     if (I != OpcodeTablePtr->end())
2280       return true;
2281   }
2282   return false;
2283 }
2284
2285 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2286                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2287                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2288   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2289     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2290   if (I == MemOp2RegOpTable.end())
2291     return false;
2292   DebugLoc dl = MI->getDebugLoc();
2293   unsigned Opc = I->second.first;
2294   unsigned Index = I->second.second & 0xf;
2295   bool FoldedLoad = I->second.second & (1 << 4);
2296   bool FoldedStore = I->second.second & (1 << 5);
2297   if (UnfoldLoad && !FoldedLoad)
2298     return false;
2299   UnfoldLoad &= FoldedLoad;
2300   if (UnfoldStore && !FoldedStore)
2301     return false;
2302   UnfoldStore &= FoldedStore;
2303
2304   const TargetInstrDesc &TID = get(Opc);
2305   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2306   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2307     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2308   SmallVector<MachineOperand,4> AddrOps;
2309   SmallVector<MachineOperand,2> BeforeOps;
2310   SmallVector<MachineOperand,2> AfterOps;
2311   SmallVector<MachineOperand,4> ImpOps;
2312   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2313     MachineOperand &Op = MI->getOperand(i);
2314     if (i >= Index && i < Index+4)
2315       AddrOps.push_back(Op);
2316     else if (Op.isReg() && Op.isImplicit())
2317       ImpOps.push_back(Op);
2318     else if (i < Index)
2319       BeforeOps.push_back(Op);
2320     else if (i > Index)
2321       AfterOps.push_back(Op);
2322   }
2323
2324   // Emit the load instruction.
2325   if (UnfoldLoad) {
2326     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2327     if (UnfoldStore) {
2328       // Address operands cannot be marked isKill.
2329       for (unsigned i = 1; i != 5; ++i) {
2330         MachineOperand &MO = NewMIs[0]->getOperand(i);
2331         if (MO.isReg())
2332           MO.setIsKill(false);
2333       }
2334     }
2335   }
2336
2337   // Emit the data processing instruction.
2338   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2339   MachineInstrBuilder MIB(DataMI);
2340
2341   if (FoldedStore)
2342     MIB.addReg(Reg, true);
2343   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2344     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2345   if (FoldedLoad)
2346     MIB.addReg(Reg);
2347   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2348     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2349   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2350     MachineOperand &MO = ImpOps[i];
2351     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2352   }
2353   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2354   unsigned NewOpc = 0;
2355   switch (DataMI->getOpcode()) {
2356   default: break;
2357   case X86::CMP64ri32:
2358   case X86::CMP32ri:
2359   case X86::CMP16ri:
2360   case X86::CMP8ri: {
2361     MachineOperand &MO0 = DataMI->getOperand(0);
2362     MachineOperand &MO1 = DataMI->getOperand(1);
2363     if (MO1.getImm() == 0) {
2364       switch (DataMI->getOpcode()) {
2365       default: break;
2366       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2367       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2368       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2369       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2370       }
2371       DataMI->setDesc(get(NewOpc));
2372       MO1.ChangeToRegister(MO0.getReg(), false);
2373     }
2374   }
2375   }
2376   NewMIs.push_back(DataMI);
2377
2378   // Emit the store instruction.
2379   if (UnfoldStore) {
2380     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2381     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2382       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2383     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2384   }
2385
2386   return true;
2387 }
2388
2389 bool
2390 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2391                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2392   if (!N->isMachineOpcode())
2393     return false;
2394
2395   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2396     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2397   if (I == MemOp2RegOpTable.end())
2398     return false;
2399   unsigned Opc = I->second.first;
2400   unsigned Index = I->second.second & 0xf;
2401   bool FoldedLoad = I->second.second & (1 << 4);
2402   bool FoldedStore = I->second.second & (1 << 5);
2403   const TargetInstrDesc &TID = get(Opc);
2404   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2405   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2406     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2407   std::vector<SDValue> AddrOps;
2408   std::vector<SDValue> BeforeOps;
2409   std::vector<SDValue> AfterOps;
2410   DebugLoc dl = N->getDebugLoc();
2411   unsigned NumOps = N->getNumOperands();
2412   for (unsigned i = 0; i != NumOps-1; ++i) {
2413     SDValue Op = N->getOperand(i);
2414     if (i >= Index && i < Index+4)
2415       AddrOps.push_back(Op);
2416     else if (i < Index)
2417       BeforeOps.push_back(Op);
2418     else if (i > Index)
2419       AfterOps.push_back(Op);
2420   }
2421   SDValue Chain = N->getOperand(NumOps-1);
2422   AddrOps.push_back(Chain);
2423
2424   // Emit the load instruction.
2425   SDNode *Load = 0;
2426   const MachineFunction &MF = DAG.getMachineFunction();
2427   if (FoldedLoad) {
2428     MVT VT = *RC->vt_begin();
2429     bool isAligned = (RI.getStackAlignment() >= 16) ||
2430       RI.needsStackRealignment(MF);
2431     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned), dl,
2432                              VT, MVT::Other,
2433                              &AddrOps[0], AddrOps.size());
2434     NewNodes.push_back(Load);
2435   }
2436
2437   // Emit the data processing instruction.
2438   std::vector<MVT> VTs;
2439   const TargetRegisterClass *DstRC = 0;
2440   if (TID.getNumDefs() > 0) {
2441     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2442     DstRC = DstTOI.isLookupPtrRegClass()
2443       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2444     VTs.push_back(*DstRC->vt_begin());
2445   }
2446   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2447     MVT VT = N->getValueType(i);
2448     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2449       VTs.push_back(VT);
2450   }
2451   if (Load)
2452     BeforeOps.push_back(SDValue(Load, 0));
2453   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2454   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2455                                      BeforeOps.size());
2456   NewNodes.push_back(NewNode);
2457
2458   // Emit the store instruction.
2459   if (FoldedStore) {
2460     AddrOps.pop_back();
2461     AddrOps.push_back(SDValue(NewNode, 0));
2462     AddrOps.push_back(Chain);
2463     bool isAligned = (RI.getStackAlignment() >= 16) ||
2464       RI.needsStackRealignment(MF);
2465     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned), dl,
2466                                       MVT::Other, &AddrOps[0], AddrOps.size());
2467     NewNodes.push_back(Store);
2468   }
2469
2470   return true;
2471 }
2472
2473 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2474                                       bool UnfoldLoad, bool UnfoldStore) const {
2475   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2476     MemOp2RegOpTable.find((unsigned*)Opc);
2477   if (I == MemOp2RegOpTable.end())
2478     return 0;
2479   bool FoldedLoad = I->second.second & (1 << 4);
2480   bool FoldedStore = I->second.second & (1 << 5);
2481   if (UnfoldLoad && !FoldedLoad)
2482     return 0;
2483   if (UnfoldStore && !FoldedStore)
2484     return 0;
2485   return I->second.first;
2486 }
2487
2488 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2489   if (MBB.empty()) return false;
2490
2491   switch (MBB.back().getOpcode()) {
2492   case X86::TCRETURNri:
2493   case X86::TCRETURNdi:
2494   case X86::RET:     // Return.
2495   case X86::RETI:
2496   case X86::TAILJMPd:
2497   case X86::TAILJMPr:
2498   case X86::TAILJMPm:
2499   case X86::JMP:     // Uncond branch.
2500   case X86::JMP32r:  // Indirect branch.
2501   case X86::JMP64r:  // Indirect branch (64-bit).
2502   case X86::JMP32m:  // Indirect branch through mem.
2503   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2504     return true;
2505   default: return false;
2506   }
2507 }
2508
2509 bool X86InstrInfo::
2510 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2511   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2512   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2513   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2514     return true;
2515   Cond[0].setImm(GetOppositeBranchCondition(CC));
2516   return false;
2517 }
2518
2519 bool X86InstrInfo::
2520 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2521   // FIXME: Return false for x87 stack register classes for now. We can't
2522   // allow any loads of these registers before FpGet_ST0_80.
2523   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2524            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2525 }
2526
2527 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2528   switch (Desc->TSFlags & X86II::ImmMask) {
2529   case X86II::Imm8:   return 1;
2530   case X86II::Imm16:  return 2;
2531   case X86II::Imm32:  return 4;
2532   case X86II::Imm64:  return 8;
2533   default: assert(0 && "Immediate size not set!");
2534     return 0;
2535   }
2536 }
2537
2538 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2539 /// e.g. r8, xmm8, etc.
2540 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2541   if (!MO.isReg()) return false;
2542   switch (MO.getReg()) {
2543   default: break;
2544   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2545   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2546   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2547   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2548   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2549   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2550   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2551   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2552   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2553   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2554     return true;
2555   }
2556   return false;
2557 }
2558
2559
2560 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2561 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2562 /// size, and 3) use of X86-64 extended registers.
2563 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2564   unsigned REX = 0;
2565   const TargetInstrDesc &Desc = MI.getDesc();
2566
2567   // Pseudo instructions do not need REX prefix byte.
2568   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2569     return 0;
2570   if (Desc.TSFlags & X86II::REX_W)
2571     REX |= 1 << 3;
2572
2573   unsigned NumOps = Desc.getNumOperands();
2574   if (NumOps) {
2575     bool isTwoAddr = NumOps > 1 &&
2576       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2577
2578     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2579     unsigned i = isTwoAddr ? 1 : 0;
2580     for (unsigned e = NumOps; i != e; ++i) {
2581       const MachineOperand& MO = MI.getOperand(i);
2582       if (MO.isReg()) {
2583         unsigned Reg = MO.getReg();
2584         if (isX86_64NonExtLowByteReg(Reg))
2585           REX |= 0x40;
2586       }
2587     }
2588
2589     switch (Desc.TSFlags & X86II::FormMask) {
2590     case X86II::MRMInitReg:
2591       if (isX86_64ExtendedReg(MI.getOperand(0)))
2592         REX |= (1 << 0) | (1 << 2);
2593       break;
2594     case X86II::MRMSrcReg: {
2595       if (isX86_64ExtendedReg(MI.getOperand(0)))
2596         REX |= 1 << 2;
2597       i = isTwoAddr ? 2 : 1;
2598       for (unsigned e = NumOps; i != e; ++i) {
2599         const MachineOperand& MO = MI.getOperand(i);
2600         if (isX86_64ExtendedReg(MO))
2601           REX |= 1 << 0;
2602       }
2603       break;
2604     }
2605     case X86II::MRMSrcMem: {
2606       if (isX86_64ExtendedReg(MI.getOperand(0)))
2607         REX |= 1 << 2;
2608       unsigned Bit = 0;
2609       i = isTwoAddr ? 2 : 1;
2610       for (; i != NumOps; ++i) {
2611         const MachineOperand& MO = MI.getOperand(i);
2612         if (MO.isReg()) {
2613           if (isX86_64ExtendedReg(MO))
2614             REX |= 1 << Bit;
2615           Bit++;
2616         }
2617       }
2618       break;
2619     }
2620     case X86II::MRM0m: case X86II::MRM1m:
2621     case X86II::MRM2m: case X86II::MRM3m:
2622     case X86II::MRM4m: case X86II::MRM5m:
2623     case X86II::MRM6m: case X86II::MRM7m:
2624     case X86II::MRMDestMem: {
2625       unsigned e = isTwoAddr ? 5 : 4;
2626       i = isTwoAddr ? 1 : 0;
2627       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2628         REX |= 1 << 2;
2629       unsigned Bit = 0;
2630       for (; i != e; ++i) {
2631         const MachineOperand& MO = MI.getOperand(i);
2632         if (MO.isReg()) {
2633           if (isX86_64ExtendedReg(MO))
2634             REX |= 1 << Bit;
2635           Bit++;
2636         }
2637       }
2638       break;
2639     }
2640     default: {
2641       if (isX86_64ExtendedReg(MI.getOperand(0)))
2642         REX |= 1 << 0;
2643       i = isTwoAddr ? 2 : 1;
2644       for (unsigned e = NumOps; i != e; ++i) {
2645         const MachineOperand& MO = MI.getOperand(i);
2646         if (isX86_64ExtendedReg(MO))
2647           REX |= 1 << 2;
2648       }
2649       break;
2650     }
2651     }
2652   }
2653   return REX;
2654 }
2655
2656 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2657 /// relative block address instruction
2658 ///
2659 static unsigned sizePCRelativeBlockAddress() {
2660   return 4;
2661 }
2662
2663 /// sizeGlobalAddress - Give the size of the emission of this global address
2664 ///
2665 static unsigned sizeGlobalAddress(bool dword) {
2666   return dword ? 8 : 4;
2667 }
2668
2669 /// sizeConstPoolAddress - Give the size of the emission of this constant
2670 /// pool address
2671 ///
2672 static unsigned sizeConstPoolAddress(bool dword) {
2673   return dword ? 8 : 4;
2674 }
2675
2676 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2677 /// symbol
2678 ///
2679 static unsigned sizeExternalSymbolAddress(bool dword) {
2680   return dword ? 8 : 4;
2681 }
2682
2683 /// sizeJumpTableAddress - Give the size of the emission of this jump
2684 /// table address
2685 ///
2686 static unsigned sizeJumpTableAddress(bool dword) {
2687   return dword ? 8 : 4;
2688 }
2689
2690 static unsigned sizeConstant(unsigned Size) {
2691   return Size;
2692 }
2693
2694 static unsigned sizeRegModRMByte(){
2695   return 1;
2696 }
2697
2698 static unsigned sizeSIBByte(){
2699   return 1;
2700 }
2701
2702 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2703   unsigned FinalSize = 0;
2704   // If this is a simple integer displacement that doesn't require a relocation.
2705   if (!RelocOp) {
2706     FinalSize += sizeConstant(4);
2707     return FinalSize;
2708   }
2709
2710   // Otherwise, this is something that requires a relocation.
2711   if (RelocOp->isGlobal()) {
2712     FinalSize += sizeGlobalAddress(false);
2713   } else if (RelocOp->isCPI()) {
2714     FinalSize += sizeConstPoolAddress(false);
2715   } else if (RelocOp->isJTI()) {
2716     FinalSize += sizeJumpTableAddress(false);
2717   } else {
2718     assert(0 && "Unknown value to relocate!");
2719   }
2720   return FinalSize;
2721 }
2722
2723 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2724                                     bool IsPIC, bool Is64BitMode) {
2725   const MachineOperand &Op3 = MI.getOperand(Op+3);
2726   int DispVal = 0;
2727   const MachineOperand *DispForReloc = 0;
2728   unsigned FinalSize = 0;
2729
2730   // Figure out what sort of displacement we have to handle here.
2731   if (Op3.isGlobal()) {
2732     DispForReloc = &Op3;
2733   } else if (Op3.isCPI()) {
2734     if (Is64BitMode || IsPIC) {
2735       DispForReloc = &Op3;
2736     } else {
2737       DispVal = 1;
2738     }
2739   } else if (Op3.isJTI()) {
2740     if (Is64BitMode || IsPIC) {
2741       DispForReloc = &Op3;
2742     } else {
2743       DispVal = 1;
2744     }
2745   } else {
2746     DispVal = 1;
2747   }
2748
2749   const MachineOperand &Base     = MI.getOperand(Op);
2750   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2751
2752   unsigned BaseReg = Base.getReg();
2753
2754   // Is a SIB byte needed?
2755   if (IndexReg.getReg() == 0 &&
2756       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2757     if (BaseReg == 0) {  // Just a displacement?
2758       // Emit special case [disp32] encoding
2759       ++FinalSize;
2760       FinalSize += getDisplacementFieldSize(DispForReloc);
2761     } else {
2762       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2763       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2764         // Emit simple indirect register encoding... [EAX] f.e.
2765         ++FinalSize;
2766       // Be pessimistic and assume it's a disp32, not a disp8
2767       } else {
2768         // Emit the most general non-SIB encoding: [REG+disp32]
2769         ++FinalSize;
2770         FinalSize += getDisplacementFieldSize(DispForReloc);
2771       }
2772     }
2773
2774   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2775     assert(IndexReg.getReg() != X86::ESP &&
2776            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2777
2778     bool ForceDisp32 = false;
2779     if (BaseReg == 0 || DispForReloc) {
2780       // Emit the normal disp32 encoding.
2781       ++FinalSize;
2782       ForceDisp32 = true;
2783     } else {
2784       ++FinalSize;
2785     }
2786
2787     FinalSize += sizeSIBByte();
2788
2789     // Do we need to output a displacement?
2790     if (DispVal != 0 || ForceDisp32) {
2791       FinalSize += getDisplacementFieldSize(DispForReloc);
2792     }
2793   }
2794   return FinalSize;
2795 }
2796
2797
2798 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2799                                     const TargetInstrDesc *Desc,
2800                                     bool IsPIC, bool Is64BitMode) {
2801
2802   unsigned Opcode = Desc->Opcode;
2803   unsigned FinalSize = 0;
2804
2805   // Emit the lock opcode prefix as needed.
2806   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2807
2808   // Emit segment overrid opcode prefix as needed.
2809   switch (Desc->TSFlags & X86II::SegOvrMask) {
2810   case X86II::FS:
2811   case X86II::GS:
2812    ++FinalSize;
2813    break;
2814   default: assert(0 && "Invalid segment!");
2815   case 0: break;  // No segment override!
2816   }
2817
2818   // Emit the repeat opcode prefix as needed.
2819   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2820
2821   // Emit the operand size opcode prefix as needed.
2822   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2823
2824   // Emit the address size opcode prefix as needed.
2825   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2826
2827   bool Need0FPrefix = false;
2828   switch (Desc->TSFlags & X86II::Op0Mask) {
2829   case X86II::TB:  // Two-byte opcode prefix
2830   case X86II::T8:  // 0F 38
2831   case X86II::TA:  // 0F 3A
2832     Need0FPrefix = true;
2833     break;
2834   case X86II::REP: break; // already handled.
2835   case X86II::XS:   // F3 0F
2836     ++FinalSize;
2837     Need0FPrefix = true;
2838     break;
2839   case X86II::XD:   // F2 0F
2840     ++FinalSize;
2841     Need0FPrefix = true;
2842     break;
2843   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2844   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2845     ++FinalSize;
2846     break; // Two-byte opcode prefix
2847   default: assert(0 && "Invalid prefix!");
2848   case 0: break;  // No prefix!
2849   }
2850
2851   if (Is64BitMode) {
2852     // REX prefix
2853     unsigned REX = X86InstrInfo::determineREX(MI);
2854     if (REX)
2855       ++FinalSize;
2856   }
2857
2858   // 0x0F escape code must be emitted just before the opcode.
2859   if (Need0FPrefix)
2860     ++FinalSize;
2861
2862   switch (Desc->TSFlags & X86II::Op0Mask) {
2863   case X86II::T8:  // 0F 38
2864     ++FinalSize;
2865     break;
2866   case X86II::TA:    // 0F 3A
2867     ++FinalSize;
2868     break;
2869   }
2870
2871   // If this is a two-address instruction, skip one of the register operands.
2872   unsigned NumOps = Desc->getNumOperands();
2873   unsigned CurOp = 0;
2874   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2875     CurOp++;
2876
2877   switch (Desc->TSFlags & X86II::FormMask) {
2878   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2879   case X86II::Pseudo:
2880     // Remember the current PC offset, this is the PIC relocation
2881     // base address.
2882     switch (Opcode) {
2883     default:
2884       break;
2885     case TargetInstrInfo::INLINEASM: {
2886       const MachineFunction *MF = MI.getParent()->getParent();
2887       const char *AsmStr = MI.getOperand(0).getSymbolName();
2888       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2889       FinalSize += AI->getInlineAsmLength(AsmStr);
2890       break;
2891     }
2892     case TargetInstrInfo::DBG_LABEL:
2893     case TargetInstrInfo::EH_LABEL:
2894       break;
2895     case TargetInstrInfo::IMPLICIT_DEF:
2896     case TargetInstrInfo::DECLARE:
2897     case X86::DWARF_LOC:
2898     case X86::FP_REG_KILL:
2899       break;
2900     case X86::MOVPC32r: {
2901       // This emits the "call" portion of this pseudo instruction.
2902       ++FinalSize;
2903       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2904       break;
2905     }
2906     case X86::TLS_tp:
2907     case X86::TLS_gs_ri:
2908       FinalSize += 2;
2909       FinalSize += sizeGlobalAddress(false);
2910       break;
2911     }
2912     CurOp = NumOps;
2913     break;
2914   case X86II::RawFrm:
2915     ++FinalSize;
2916
2917     if (CurOp != NumOps) {
2918       const MachineOperand &MO = MI.getOperand(CurOp++);
2919       if (MO.isMBB()) {
2920         FinalSize += sizePCRelativeBlockAddress();
2921       } else if (MO.isGlobal()) {
2922         FinalSize += sizeGlobalAddress(false);
2923       } else if (MO.isSymbol()) {
2924         FinalSize += sizeExternalSymbolAddress(false);
2925       } else if (MO.isImm()) {
2926         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2927       } else {
2928         assert(0 && "Unknown RawFrm operand!");
2929       }
2930     }
2931     break;
2932
2933   case X86II::AddRegFrm:
2934     ++FinalSize;
2935     ++CurOp;
2936
2937     if (CurOp != NumOps) {
2938       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2939       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2940       if (MO1.isImm())
2941         FinalSize += sizeConstant(Size);
2942       else {
2943         bool dword = false;
2944         if (Opcode == X86::MOV64ri)
2945           dword = true;
2946         if (MO1.isGlobal()) {
2947           FinalSize += sizeGlobalAddress(dword);
2948         } else if (MO1.isSymbol())
2949           FinalSize += sizeExternalSymbolAddress(dword);
2950         else if (MO1.isCPI())
2951           FinalSize += sizeConstPoolAddress(dword);
2952         else if (MO1.isJTI())
2953           FinalSize += sizeJumpTableAddress(dword);
2954       }
2955     }
2956     break;
2957
2958   case X86II::MRMDestReg: {
2959     ++FinalSize;
2960     FinalSize += sizeRegModRMByte();
2961     CurOp += 2;
2962     if (CurOp != NumOps) {
2963       ++CurOp;
2964       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2965     }
2966     break;
2967   }
2968   case X86II::MRMDestMem: {
2969     ++FinalSize;
2970     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2971     CurOp += 5;
2972     if (CurOp != NumOps) {
2973       ++CurOp;
2974       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2975     }
2976     break;
2977   }
2978
2979   case X86II::MRMSrcReg:
2980     ++FinalSize;
2981     FinalSize += sizeRegModRMByte();
2982     CurOp += 2;
2983     if (CurOp != NumOps) {
2984       ++CurOp;
2985       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2986     }
2987     break;
2988
2989   case X86II::MRMSrcMem: {
2990
2991     ++FinalSize;
2992     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2993     CurOp += 5;
2994     if (CurOp != NumOps) {
2995       ++CurOp;
2996       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2997     }
2998     break;
2999   }
3000
3001   case X86II::MRM0r: case X86II::MRM1r:
3002   case X86II::MRM2r: case X86II::MRM3r:
3003   case X86II::MRM4r: case X86II::MRM5r:
3004   case X86II::MRM6r: case X86II::MRM7r:
3005     ++FinalSize;
3006     ++CurOp;
3007     FinalSize += sizeRegModRMByte();
3008
3009     if (CurOp != NumOps) {
3010       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3011       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3012       if (MO1.isImm())
3013         FinalSize += sizeConstant(Size);
3014       else {
3015         bool dword = false;
3016         if (Opcode == X86::MOV64ri32)
3017           dword = true;
3018         if (MO1.isGlobal()) {
3019           FinalSize += sizeGlobalAddress(dword);
3020         } else if (MO1.isSymbol())
3021           FinalSize += sizeExternalSymbolAddress(dword);
3022         else if (MO1.isCPI())
3023           FinalSize += sizeConstPoolAddress(dword);
3024         else if (MO1.isJTI())
3025           FinalSize += sizeJumpTableAddress(dword);
3026       }
3027     }
3028     break;
3029
3030   case X86II::MRM0m: case X86II::MRM1m:
3031   case X86II::MRM2m: case X86II::MRM3m:
3032   case X86II::MRM4m: case X86II::MRM5m:
3033   case X86II::MRM6m: case X86II::MRM7m: {
3034
3035     ++FinalSize;
3036     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3037     CurOp += 4;
3038
3039     if (CurOp != NumOps) {
3040       const MachineOperand &MO = MI.getOperand(CurOp++);
3041       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3042       if (MO.isImm())
3043         FinalSize += sizeConstant(Size);
3044       else {
3045         bool dword = false;
3046         if (Opcode == X86::MOV64mi32)
3047           dword = true;
3048         if (MO.isGlobal()) {
3049           FinalSize += sizeGlobalAddress(dword);
3050         } else if (MO.isSymbol())
3051           FinalSize += sizeExternalSymbolAddress(dword);
3052         else if (MO.isCPI())
3053           FinalSize += sizeConstPoolAddress(dword);
3054         else if (MO.isJTI())
3055           FinalSize += sizeJumpTableAddress(dword);
3056       }
3057     }
3058     break;
3059   }
3060
3061   case X86II::MRMInitReg:
3062     ++FinalSize;
3063     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3064     FinalSize += sizeRegModRMByte();
3065     ++CurOp;
3066     break;
3067   }
3068
3069   if (!Desc->isVariadic() && CurOp != NumOps) {
3070     cerr << "Cannot determine size: ";
3071     MI.dump();
3072     cerr << '\n';
3073     abort();
3074   }
3075
3076
3077   return FinalSize;
3078 }
3079
3080
3081 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3082   const TargetInstrDesc &Desc = MI->getDesc();
3083   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3084   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3085   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3086   if (Desc.getOpcode() == X86::MOVPC32r) {
3087     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3088   }
3089   return Size;
3090 }
3091
3092 /// getGlobalBaseReg - Return a virtual register initialized with the
3093 /// the global base register value. Output instructions required to
3094 /// initialize the register in the function entry block, if necessary.
3095 ///
3096 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3097   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3098          "X86-64 PIC uses RIP relative addressing");
3099
3100   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3101   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3102   if (GlobalBaseReg != 0)
3103     return GlobalBaseReg;
3104
3105   // Insert the set of GlobalBaseReg into the first MBB of the function
3106   MachineBasicBlock &FirstMBB = MF->front();
3107   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3108   DebugLoc DL = DebugLoc::getUnknownLoc();
3109   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3110   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3111   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3112
3113   const TargetInstrInfo *TII = TM.getInstrInfo();
3114   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3115   // only used in JIT code emission as displacement to pc.
3116   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC)
3117     .addImm(0);
3118
3119   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3120   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3121   if (TM.getRelocationModel() == Reloc::PIC_ &&
3122       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3123     GlobalBaseReg =
3124       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3125     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3126       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3127   } else {
3128     GlobalBaseReg = PC;
3129   }
3130
3131   X86FI->setGlobalBaseReg(GlobalBaseReg);
3132   return GlobalBaseReg;
3133 }