lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Target/TargetAsmInfo.h"
  29
  30 using namespace llvm;
  31
  32 namespace {
  33   cl::opt<bool>
  34   NoFusing("disable-spill-fusing",
  35            cl::desc("Disable fusing of spill code into instructions"));
  36   cl::opt<bool>
  37   PrintFailedFusing("print-failed-fuse-candidates",
  38                     cl::desc("Print instructions that the allocator wants to"
  39                              " fuse, but the X86 backend currently can't"),
  40                     cl::Hidden);
  41   cl::opt<bool>
  42   ReMatPICStubLoad("remat-pic-stub-load",
  43                    cl::desc("Re-materialize load from stub in PIC mode"),
  44                    cl::init(false), cl::Hidden);
  45 }
  46
  47 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  48   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  49     TM(tm), RI(tm, *this) {
  50   SmallVector<unsigned,16> AmbEntries;
  51   static const unsigned OpTbl2Addr[][2] = {
  52     { X86::ADC32ri,     X86::ADC32mi },
  53     { X86::ADC32ri8,    X86::ADC32mi8 },
  54     { X86::ADC32rr,     X86::ADC32mr },
  55     { X86::ADC64ri32,   X86::ADC64mi32 },
  56     { X86::ADC64ri8,    X86::ADC64mi8 },
  57     { X86::ADC64rr,     X86::ADC64mr },
  58     { X86::ADD16ri,     X86::ADD16mi },
  59     { X86::ADD16ri8,    X86::ADD16mi8 },
  60     { X86::ADD16rr,     X86::ADD16mr },
  61     { X86::ADD32ri,     X86::ADD32mi },
  62     { X86::ADD32ri8,    X86::ADD32mi8 },
  63     { X86::ADD32rr,     X86::ADD32mr },
  64     { X86::ADD64ri32,   X86::ADD64mi32 },
  65     { X86::ADD64ri8,    X86::ADD64mi8 },
  66     { X86::ADD64rr,     X86::ADD64mr },
  67     { X86::ADD8ri,      X86::ADD8mi },
  68     { X86::ADD8rr,      X86::ADD8mr },
  69     { X86::AND16ri,     X86::AND16mi },
  70     { X86::AND16ri8,    X86::AND16mi8 },
  71     { X86::AND16rr,     X86::AND16mr },
  72     { X86::AND32ri,     X86::AND32mi },
  73     { X86::AND32ri8,    X86::AND32mi8 },
  74     { X86::AND32rr,     X86::AND32mr },
  75     { X86::AND64ri32,   X86::AND64mi32 },
  76     { X86::AND64ri8,    X86::AND64mi8 },
  77     { X86::AND64rr,     X86::AND64mr },
  78     { X86::AND8ri,      X86::AND8mi },
  79     { X86::AND8rr,      X86::AND8mr },
  80     { X86::DEC16r,      X86::DEC16m },
  81     { X86::DEC32r,      X86::DEC32m },
  82     { X86::DEC64_16r,   X86::DEC64_16m },
  83     { X86::DEC64_32r,   X86::DEC64_32m },
  84     { X86::DEC64r,      X86::DEC64m },
  85     { X86::DEC8r,       X86::DEC8m },
  86     { X86::INC16r,      X86::INC16m },
  87     { X86::INC32r,      X86::INC32m },
  88     { X86::INC64_16r,   X86::INC64_16m },
  89     { X86::INC64_32r,   X86::INC64_32m },
  90     { X86::INC64r,      X86::INC64m },
  91     { X86::INC8r,       X86::INC8m },
  92     { X86::NEG16r,      X86::NEG16m },
  93     { X86::NEG32r,      X86::NEG32m },
  94     { X86::NEG64r,      X86::NEG64m },
  95     { X86::NEG8r,       X86::NEG8m },
  96     { X86::NOT16r,      X86::NOT16m },
  97     { X86::NOT32r,      X86::NOT32m },
  98     { X86::NOT64r,      X86::NOT64m },
  99     { X86::NOT8r,       X86::NOT8m },
 100     { X86::OR16ri,      X86::OR16mi },
 101     { X86::OR16ri8,     X86::OR16mi8 },
 102     { X86::OR16rr,      X86::OR16mr },
 103     { X86::OR32ri,      X86::OR32mi },
 104     { X86::OR32ri8,     X86::OR32mi8 },
 105     { X86::OR32rr,      X86::OR32mr },
 106     { X86::OR64ri32,    X86::OR64mi32 },
 107     { X86::OR64ri8,     X86::OR64mi8 },
 108     { X86::OR64rr,      X86::OR64mr },
 109     { X86::OR8ri,       X86::OR8mi },
 110     { X86::OR8rr,       X86::OR8mr },
 111     { X86::ROL16r1,     X86::ROL16m1 },
 112     { X86::ROL16rCL,    X86::ROL16mCL },
 113     { X86::ROL16ri,     X86::ROL16mi },
 114     { X86::ROL32r1,     X86::ROL32m1 },
 115     { X86::ROL32rCL,    X86::ROL32mCL },
 116     { X86::ROL32ri,     X86::ROL32mi },
 117     { X86::ROL64r1,     X86::ROL64m1 },
 118     { X86::ROL64rCL,    X86::ROL64mCL },
 119     { X86::ROL64ri,     X86::ROL64mi },
 120     { X86::ROL8r1,      X86::ROL8m1 },
 121     { X86::ROL8rCL,     X86::ROL8mCL },
 122     { X86::ROL8ri,      X86::ROL8mi },
 123     { X86::ROR16r1,     X86::ROR16m1 },
 124     { X86::ROR16rCL,    X86::ROR16mCL },
 125     { X86::ROR16ri,     X86::ROR16mi },
 126     { X86::ROR32r1,     X86::ROR32m1 },
 127     { X86::ROR32rCL,    X86::ROR32mCL },
 128     { X86::ROR32ri,     X86::ROR32mi },
 129     { X86::ROR64r1,     X86::ROR64m1 },
 130     { X86::ROR64rCL,    X86::ROR64mCL },
 131     { X86::ROR64ri,     X86::ROR64mi },
 132     { X86::ROR8r1,      X86::ROR8m1 },
 133     { X86::ROR8rCL,     X86::ROR8mCL },
 134     { X86::ROR8ri,      X86::ROR8mi },
 135     { X86::SAR16r1,     X86::SAR16m1 },
 136     { X86::SAR16rCL,    X86::SAR16mCL },
 137     { X86::SAR16ri,     X86::SAR16mi },
 138     { X86::SAR32r1,     X86::SAR32m1 },
 139     { X86::SAR32rCL,    X86::SAR32mCL },
 140     { X86::SAR32ri,     X86::SAR32mi },
 141     { X86::SAR64r1,     X86::SAR64m1 },
 142     { X86::SAR64rCL,    X86::SAR64mCL },
 143     { X86::SAR64ri,     X86::SAR64mi },
 144     { X86::SAR8r1,      X86::SAR8m1 },
 145     { X86::SAR8rCL,     X86::SAR8mCL },
 146     { X86::SAR8ri,      X86::SAR8mi },
 147     { X86::SBB32ri,     X86::SBB32mi },
 148     { X86::SBB32ri8,    X86::SBB32mi8 },
 149     { X86::SBB32rr,     X86::SBB32mr },
 150     { X86::SBB64ri32,   X86::SBB64mi32 },
 151     { X86::SBB64ri8,    X86::SBB64mi8 },
 152     { X86::SBB64rr,     X86::SBB64mr },
 153     { X86::SHL16rCL,    X86::SHL16mCL },
 154     { X86::SHL16ri,     X86::SHL16mi },
 155     { X86::SHL32rCL,    X86::SHL32mCL },
 156     { X86::SHL32ri,     X86::SHL32mi },
 157     { X86::SHL64rCL,    X86::SHL64mCL },
 158     { X86::SHL64ri,     X86::SHL64mi },
 159     { X86::SHL8rCL,     X86::SHL8mCL },
 160     { X86::SHL8ri,      X86::SHL8mi },
 161     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 162     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 163     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 164     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 165     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 166     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 167     { X86::SHR16r1,     X86::SHR16m1 },
 168     { X86::SHR16rCL,    X86::SHR16mCL },
 169     { X86::SHR16ri,     X86::SHR16mi },
 170     { X86::SHR32r1,     X86::SHR32m1 },
 171     { X86::SHR32rCL,    X86::SHR32mCL },
 172     { X86::SHR32ri,     X86::SHR32mi },
 173     { X86::SHR64r1,     X86::SHR64m1 },
 174     { X86::SHR64rCL,    X86::SHR64mCL },
 175     { X86::SHR64ri,     X86::SHR64mi },
 176     { X86::SHR8r1,      X86::SHR8m1 },
 177     { X86::SHR8rCL,     X86::SHR8mCL },
 178     { X86::SHR8ri,      X86::SHR8mi },
 179     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 180     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 181     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 182     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 183     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 184     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 185     { X86::SUB16ri,     X86::SUB16mi },
 186     { X86::SUB16ri8,    X86::SUB16mi8 },
 187     { X86::SUB16rr,     X86::SUB16mr },
 188     { X86::SUB32ri,     X86::SUB32mi },
 189     { X86::SUB32ri8,    X86::SUB32mi8 },
 190     { X86::SUB32rr,     X86::SUB32mr },
 191     { X86::SUB64ri32,   X86::SUB64mi32 },
 192     { X86::SUB64ri8,    X86::SUB64mi8 },
 193     { X86::SUB64rr,     X86::SUB64mr },
 194     { X86::SUB8ri,      X86::SUB8mi },
 195     { X86::SUB8rr,      X86::SUB8mr },
 196     { X86::XOR16ri,     X86::XOR16mi },
 197     { X86::XOR16ri8,    X86::XOR16mi8 },
 198     { X86::XOR16rr,     X86::XOR16mr },
 199     { X86::XOR32ri,     X86::XOR32mi },
 200     { X86::XOR32ri8,    X86::XOR32mi8 },
 201     { X86::XOR32rr,     X86::XOR32mr },
 202     { X86::XOR64ri32,   X86::XOR64mi32 },
 203     { X86::XOR64ri8,    X86::XOR64mi8 },
 204     { X86::XOR64rr,     X86::XOR64mr },
 205     { X86::XOR8ri,      X86::XOR8mi },
 206     { X86::XOR8rr,      X86::XOR8mr }
 207   };
 208
 209   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 210     unsigned RegOp = OpTbl2Addr[i][0];
 211     unsigned MemOp = OpTbl2Addr[i][1];
 212     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 213       assert(false && "Duplicated entries?");
 214     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 215     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 216                                                 std::make_pair(RegOp, AuxInfo))))
 217       AmbEntries.push_back(MemOp);
 218   }
 219
 220   // If the third value is 1, then it's folding either a load or a store.
 221   static const unsigned OpTbl0[][3] = {
 222     { X86::CALL32r,     X86::CALL32m, 1 },
 223     { X86::CALL64r,     X86::CALL64m, 1 },
 224     { X86::CMP16ri,     X86::CMP16mi, 1 },
 225     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 226     { X86::CMP16rr,     X86::CMP16mr, 1 },
 227     { X86::CMP32ri,     X86::CMP32mi, 1 },
 228     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 229     { X86::CMP32rr,     X86::CMP32mr, 1 },
 230     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 231     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 232     { X86::CMP64rr,     X86::CMP64mr, 1 },
 233     { X86::CMP8ri,      X86::CMP8mi, 1 },
 234     { X86::CMP8rr,      X86::CMP8mr, 1 },
 235     { X86::DIV16r,      X86::DIV16m, 1 },
 236     { X86::DIV32r,      X86::DIV32m, 1 },
 237     { X86::DIV64r,      X86::DIV64m, 1 },
 238     { X86::DIV8r,       X86::DIV8m, 1 },
 239     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 240     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 241     { X86::IDIV16r,     X86::IDIV16m, 1 },
 242     { X86::IDIV32r,     X86::IDIV32m, 1 },
 243     { X86::IDIV64r,     X86::IDIV64m, 1 },
 244     { X86::IDIV8r,      X86::IDIV8m, 1 },
 245     { X86::IMUL16r,     X86::IMUL16m, 1 },
 246     { X86::IMUL32r,     X86::IMUL32m, 1 },
 247     { X86::IMUL64r,     X86::IMUL64m, 1 },
 248     { X86::IMUL8r,      X86::IMUL8m, 1 },
 249     { X86::JMP32r,      X86::JMP32m, 1 },
 250     { X86::JMP64r,      X86::JMP64m, 1 },
 251     { X86::MOV16ri,     X86::MOV16mi, 0 },
 252     { X86::MOV16rr,     X86::MOV16mr, 0 },
 253     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 254     { X86::MOV32ri,     X86::MOV32mi, 0 },
 255     { X86::MOV32rr,     X86::MOV32mr, 0 },
 256     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 257     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 258     { X86::MOV64rr,     X86::MOV64mr, 0 },
 259     { X86::MOV8ri,      X86::MOV8mi, 0 },
 260     { X86::MOV8rr,      X86::MOV8mr, 0 },
 261     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 262     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 263     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 264     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 265     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 266     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 267     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 268     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 269     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 270     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 271     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 272     { X86::MUL16r,      X86::MUL16m, 1 },
 273     { X86::MUL32r,      X86::MUL32m, 1 },
 274     { X86::MUL64r,      X86::MUL64m, 1 },
 275     { X86::MUL8r,       X86::MUL8m, 1 },
 276     { X86::SETAEr,      X86::SETAEm, 0 },
 277     { X86::SETAr,       X86::SETAm, 0 },
 278     { X86::SETBEr,      X86::SETBEm, 0 },
 279     { X86::SETBr,       X86::SETBm, 0 },
 280     { X86::SETEr,       X86::SETEm, 0 },
 281     { X86::SETGEr,      X86::SETGEm, 0 },
 282     { X86::SETGr,       X86::SETGm, 0 },
 283     { X86::SETLEr,      X86::SETLEm, 0 },
 284     { X86::SETLr,       X86::SETLm, 0 },
 285     { X86::SETNEr,      X86::SETNEm, 0 },
 286     { X86::SETNPr,      X86::SETNPm, 0 },
 287     { X86::SETNSr,      X86::SETNSm, 0 },
 288     { X86::SETPr,       X86::SETPm, 0 },
 289     { X86::SETSr,       X86::SETSm, 0 },
 290     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 291     { X86::TEST16ri,    X86::TEST16mi, 1 },
 292     { X86::TEST32ri,    X86::TEST32mi, 1 },
 293     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 294     { X86::TEST8ri,     X86::TEST8mi, 1 }
 295   };
 296
 297   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 298     unsigned RegOp = OpTbl0[i][0];
 299     unsigned MemOp = OpTbl0[i][1];
 300     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 301       assert(false && "Duplicated entries?");
 302     unsigned FoldedLoad = OpTbl0[i][2];
 303     // Index 0, folded load or store.
 304     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 305     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 306       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 307                                                std::make_pair(RegOp, AuxInfo))))
 308         AmbEntries.push_back(MemOp);
 309   }
 310
 311   static const unsigned OpTbl1[][2] = {
 312     { X86::CMP16rr,         X86::CMP16rm },
 313     { X86::CMP32rr,         X86::CMP32rm },
 314     { X86::CMP64rr,         X86::CMP64rm },
 315     { X86::CMP8rr,          X86::CMP8rm },
 316     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 317     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 318     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 319     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 320     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 321     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 322     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 323     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 324     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 325     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 326     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 327     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 328     { X86::IMUL16rri,       X86::IMUL16rmi },
 329     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 330     { X86::IMUL32rri,       X86::IMUL32rmi },
 331     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 332     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 333     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 334     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 335     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 336     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 337     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 338     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 339     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 340     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 341     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 342     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 343     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 344     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 345     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 346     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 347     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 348     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 349     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 350     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 351     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 352     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 353     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 354     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 355     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 356     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 357     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 358     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 359     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 360     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 361     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 362     { X86::MOV16rr,         X86::MOV16rm },
 363     { X86::MOV16to16_,      X86::MOV16_rm },
 364     { X86::MOV32rr,         X86::MOV32rm },
 365     { X86::MOV32to32_,      X86::MOV32_rm },
 366     { X86::MOV64rr,         X86::MOV64rm },
 367     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 368     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 369     { X86::MOV8rr,          X86::MOV8rm },
 370     { X86::MOVAPDrr,        X86::MOVAPDrm },
 371     { X86::MOVAPSrr,        X86::MOVAPSrm },
 372     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 373     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 374     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 375     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 376     { X86::MOVSDrr,         X86::MOVSDrm },
 377     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 378     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 379     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 380     { X86::MOVSSrr,         X86::MOVSSrm },
 381     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 382     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 383     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 384     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 385     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 386     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 387     { X86::MOVUPDrr,        X86::MOVUPDrm },
 388     { X86::MOVUPSrr,        X86::MOVUPSrm },
 389     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 390     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 391     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 392     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 393     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 394     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 395     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 396     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 397     { X86::PSHUFDri,        X86::PSHUFDmi },
 398     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 399     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 400     { X86::RCPPSr,          X86::RCPPSm },
 401     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 402     { X86::RSQRTPSr,        X86::RSQRTPSm },
 403     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 404     { X86::RSQRTSSr,        X86::RSQRTSSm },
 405     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 406     { X86::SQRTPDr,         X86::SQRTPDm },
 407     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 408     { X86::SQRTPSr,         X86::SQRTPSm },
 409     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 410     { X86::SQRTSDr,         X86::SQRTSDm },
 411     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 412     { X86::SQRTSSr,         X86::SQRTSSm },
 413     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 414     { X86::TEST16rr,        X86::TEST16rm },
 415     { X86::TEST32rr,        X86::TEST32rm },
 416     { X86::TEST64rr,        X86::TEST64rm },
 417     { X86::TEST8rr,         X86::TEST8rm },
 418     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 419     { X86::UCOMISDrr,       X86::UCOMISDrm },
 420     { X86::UCOMISSrr,       X86::UCOMISSrm }
 421   };
 422
 423   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 424     unsigned RegOp = OpTbl1[i][0];
 425     unsigned MemOp = OpTbl1[i][1];
 426     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 427       assert(false && "Duplicated entries?");
 428     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 429     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 430       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 431                                                std::make_pair(RegOp, AuxInfo))))
 432         AmbEntries.push_back(MemOp);
 433   }
 434
 435   static const unsigned OpTbl2[][2] = {
 436     { X86::ADC32rr,         X86::ADC32rm },
 437     { X86::ADC64rr,         X86::ADC64rm },
 438     { X86::ADD16rr,         X86::ADD16rm },
 439     { X86::ADD32rr,         X86::ADD32rm },
 440     { X86::ADD64rr,         X86::ADD64rm },
 441     { X86::ADD8rr,          X86::ADD8rm },
 442     { X86::ADDPDrr,         X86::ADDPDrm },
 443     { X86::ADDPSrr,         X86::ADDPSrm },
 444     { X86::ADDSDrr,         X86::ADDSDrm },
 445     { X86::ADDSSrr,         X86::ADDSSrm },
 446     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 447     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 448     { X86::AND16rr,         X86::AND16rm },
 449     { X86::AND32rr,         X86::AND32rm },
 450     { X86::AND64rr,         X86::AND64rm },
 451     { X86::AND8rr,          X86::AND8rm },
 452     { X86::ANDNPDrr,        X86::ANDNPDrm },
 453     { X86::ANDNPSrr,        X86::ANDNPSrm },
 454     { X86::ANDPDrr,         X86::ANDPDrm },
 455     { X86::ANDPSrr,         X86::ANDPSrm },
 456     { X86::CMOVA16rr,       X86::CMOVA16rm },
 457     { X86::CMOVA32rr,       X86::CMOVA32rm },
 458     { X86::CMOVA64rr,       X86::CMOVA64rm },
 459     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 460     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 461     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 462     { X86::CMOVB16rr,       X86::CMOVB16rm },
 463     { X86::CMOVB32rr,       X86::CMOVB32rm },
 464     { X86::CMOVB64rr,       X86::CMOVB64rm },
 465     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 466     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 467     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 468     { X86::CMOVE16rr,       X86::CMOVE16rm },
 469     { X86::CMOVE32rr,       X86::CMOVE32rm },
 470     { X86::CMOVE64rr,       X86::CMOVE64rm },
 471     { X86::CMOVG16rr,       X86::CMOVG16rm },
 472     { X86::CMOVG32rr,       X86::CMOVG32rm },
 473     { X86::CMOVG64rr,       X86::CMOVG64rm },
 474     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 475     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 476     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 477     { X86::CMOVL16rr,       X86::CMOVL16rm },
 478     { X86::CMOVL32rr,       X86::CMOVL32rm },
 479     { X86::CMOVL64rr,       X86::CMOVL64rm },
 480     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 481     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 482     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 483     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 484     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 485     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 486     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 487     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 488     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 489     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 490     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 491     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 492     { X86::CMOVP16rr,       X86::CMOVP16rm },
 493     { X86::CMOVP32rr,       X86::CMOVP32rm },
 494     { X86::CMOVP64rr,       X86::CMOVP64rm },
 495     { X86::CMOVS16rr,       X86::CMOVS16rm },
 496     { X86::CMOVS32rr,       X86::CMOVS32rm },
 497     { X86::CMOVS64rr,       X86::CMOVS64rm },
 498     { X86::CMPPDrri,        X86::CMPPDrmi },
 499     { X86::CMPPSrri,        X86::CMPPSrmi },
 500     { X86::CMPSDrr,         X86::CMPSDrm },
 501     { X86::CMPSSrr,         X86::CMPSSrm },
 502     { X86::DIVPDrr,         X86::DIVPDrm },
 503     { X86::DIVPSrr,         X86::DIVPSrm },
 504     { X86::DIVSDrr,         X86::DIVSDrm },
 505     { X86::DIVSSrr,         X86::DIVSSrm },
 506     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 507     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 508     { X86::FsANDPDrr,       X86::FsANDPDrm },
 509     { X86::FsANDPSrr,       X86::FsANDPSrm },
 510     { X86::FsORPDrr,        X86::FsORPDrm },
 511     { X86::FsORPSrr,        X86::FsORPSrm },
 512     { X86::FsXORPDrr,       X86::FsXORPDrm },
 513     { X86::FsXORPSrr,       X86::FsXORPSrm },
 514     { X86::HADDPDrr,        X86::HADDPDrm },
 515     { X86::HADDPSrr,        X86::HADDPSrm },
 516     { X86::HSUBPDrr,        X86::HSUBPDrm },
 517     { X86::HSUBPSrr,        X86::HSUBPSrm },
 518     { X86::IMUL16rr,        X86::IMUL16rm },
 519     { X86::IMUL32rr,        X86::IMUL32rm },
 520     { X86::IMUL64rr,        X86::IMUL64rm },
 521     { X86::MAXPDrr,         X86::MAXPDrm },
 522     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 523     { X86::MAXPSrr,         X86::MAXPSrm },
 524     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 525     { X86::MAXSDrr,         X86::MAXSDrm },
 526     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 527     { X86::MAXSSrr,         X86::MAXSSrm },
 528     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 529     { X86::MINPDrr,         X86::MINPDrm },
 530     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 531     { X86::MINPSrr,         X86::MINPSrm },
 532     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 533     { X86::MINSDrr,         X86::MINSDrm },
 534     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 535     { X86::MINSSrr,         X86::MINSSrm },
 536     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 537     { X86::MULPDrr,         X86::MULPDrm },
 538     { X86::MULPSrr,         X86::MULPSrm },
 539     { X86::MULSDrr,         X86::MULSDrm },
 540     { X86::MULSSrr,         X86::MULSSrm },
 541     { X86::OR16rr,          X86::OR16rm },
 542     { X86::OR32rr,          X86::OR32rm },
 543     { X86::OR64rr,          X86::OR64rm },
 544     { X86::OR8rr,           X86::OR8rm },
 545     { X86::ORPDrr,          X86::ORPDrm },
 546     { X86::ORPSrr,          X86::ORPSrm },
 547     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 548     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 549     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 550     { X86::PADDBrr,         X86::PADDBrm },
 551     { X86::PADDDrr,         X86::PADDDrm },
 552     { X86::PADDQrr,         X86::PADDQrm },
 553     { X86::PADDSBrr,        X86::PADDSBrm },
 554     { X86::PADDSWrr,        X86::PADDSWrm },
 555     { X86::PADDWrr,         X86::PADDWrm },
 556     { X86::PANDNrr,         X86::PANDNrm },
 557     { X86::PANDrr,          X86::PANDrm },
 558     { X86::PAVGBrr,         X86::PAVGBrm },
 559     { X86::PAVGWrr,         X86::PAVGWrm },
 560     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 561     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 562     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 563     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 564     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 565     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 566     { X86::PINSRWrri,       X86::PINSRWrmi },
 567     { X86::PMADDWDrr,       X86::PMADDWDrm },
 568     { X86::PMAXSWrr,        X86::PMAXSWrm },
 569     { X86::PMAXUBrr,        X86::PMAXUBrm },
 570     { X86::PMINSWrr,        X86::PMINSWrm },
 571     { X86::PMINUBrr,        X86::PMINUBrm },
 572     { X86::PMULDQrr,        X86::PMULDQrm },
 573     { X86::PMULDQrr_int,    X86::PMULDQrm_int },
 574     { X86::PMULHUWrr,       X86::PMULHUWrm },
 575     { X86::PMULHWrr,        X86::PMULHWrm },
 576     { X86::PMULLDrr,        X86::PMULLDrm },
 577     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 578     { X86::PMULLWrr,        X86::PMULLWrm },
 579     { X86::PMULUDQrr,       X86::PMULUDQrm },
 580     { X86::PORrr,           X86::PORrm },
 581     { X86::PSADBWrr,        X86::PSADBWrm },
 582     { X86::PSLLDrr,         X86::PSLLDrm },
 583     { X86::PSLLQrr,         X86::PSLLQrm },
 584     { X86::PSLLWrr,         X86::PSLLWrm },
 585     { X86::PSRADrr,         X86::PSRADrm },
 586     { X86::PSRAWrr,         X86::PSRAWrm },
 587     { X86::PSRLDrr,         X86::PSRLDrm },
 588     { X86::PSRLQrr,         X86::PSRLQrm },
 589     { X86::PSRLWrr,         X86::PSRLWrm },
 590     { X86::PSUBBrr,         X86::PSUBBrm },
 591     { X86::PSUBDrr,         X86::PSUBDrm },
 592     { X86::PSUBSBrr,        X86::PSUBSBrm },
 593     { X86::PSUBSWrr,        X86::PSUBSWrm },
 594     { X86::PSUBWrr,         X86::PSUBWrm },
 595     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 596     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 597     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 598     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 599     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 600     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 601     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 602     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 603     { X86::PXORrr,          X86::PXORrm },
 604     { X86::SBB32rr,         X86::SBB32rm },
 605     { X86::SBB64rr,         X86::SBB64rm },
 606     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 607     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 608     { X86::SUB16rr,         X86::SUB16rm },
 609     { X86::SUB32rr,         X86::SUB32rm },
 610     { X86::SUB64rr,         X86::SUB64rm },
 611     { X86::SUB8rr,          X86::SUB8rm },
 612     { X86::SUBPDrr,         X86::SUBPDrm },
 613     { X86::SUBPSrr,         X86::SUBPSrm },
 614     { X86::SUBSDrr,         X86::SUBSDrm },
 615     { X86::SUBSSrr,         X86::SUBSSrm },
 616     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 617     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 618     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 619     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 620     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 621     { X86::XOR16rr,         X86::XOR16rm },
 622     { X86::XOR32rr,         X86::XOR32rm },
 623     { X86::XOR64rr,         X86::XOR64rm },
 624     { X86::XOR8rr,          X86::XOR8rm },
 625     { X86::XORPDrr,         X86::XORPDrm },
 626     { X86::XORPSrr,         X86::XORPSrm }
 627   };
 628
 629   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 630     unsigned RegOp = OpTbl2[i][0];
 631     unsigned MemOp = OpTbl2[i][1];
 632     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 633       assert(false && "Duplicated entries?");
 634     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 635     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 636                                                std::make_pair(RegOp, AuxInfo))))
 637       AmbEntries.push_back(MemOp);
 638   }
 639
 640   // Remove ambiguous entries.
 641   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 642 }
 643
 644 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 645                                unsigned& sourceReg,
 646                                unsigned& destReg) const {
 647   switch (MI.getOpcode()) {
 648   default:
 649     return false;
 650   case X86::MOV8rr:
 651   case X86::MOV16rr:
 652   case X86::MOV32rr:
 653   case X86::MOV64rr:
 654   case X86::MOV16to16_:
 655   case X86::MOV32to32_:
 656   case X86::MOVSSrr:
 657   case X86::MOVSDrr:
 658
 659   // FP Stack register class copies
 660   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 661   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 662   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 663
 664   case X86::FsMOVAPSrr:
 665   case X86::FsMOVAPDrr:
 666   case X86::MOVAPSrr:
 667   case X86::MOVAPDrr:
 668   case X86::MOVSS2PSrr:
 669   case X86::MOVSD2PDrr:
 670   case X86::MOVPS2SSrr:
 671   case X86::MOVPD2SDrr:
 672   case X86::MMX_MOVD64rr:
 673   case X86::MMX_MOVQ64rr:
 674     assert(MI.getNumOperands() >= 2 &&
 675            MI.getOperand(0).isRegister() &&
 676            MI.getOperand(1).isRegister() &&
 677            "invalid register-register move instruction");
 678     sourceReg = MI.getOperand(1).getReg();
 679     destReg = MI.getOperand(0).getReg();
 680     return true;
 681   }
 682 }
 683
 684 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 685                                            int &FrameIndex) const {
 686   switch (MI->getOpcode()) {
 687   default: break;
 688   case X86::MOV8rm:
 689   case X86::MOV16rm:
 690   case X86::MOV16_rm:
 691   case X86::MOV32rm:
 692   case X86::MOV32_rm:
 693   case X86::MOV64rm:
 694   case X86::LD_Fp64m:
 695   case X86::MOVSSrm:
 696   case X86::MOVSDrm:
 697   case X86::MOVAPSrm:
 698   case X86::MOVAPDrm:
 699   case X86::MMX_MOVD64rm:
 700   case X86::MMX_MOVQ64rm:
 701     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 702         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 703         MI->getOperand(2).getImm() == 1 &&
 704         MI->getOperand(3).getReg() == 0 &&
 705         MI->getOperand(4).getImm() == 0) {
 706       FrameIndex = MI->getOperand(1).getIndex();
 707       return MI->getOperand(0).getReg();
 708     }
 709     break;
 710   }
 711   return 0;
 712 }
 713
 714 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 715                                           int &FrameIndex) const {
 716   switch (MI->getOpcode()) {
 717   default: break;
 718   case X86::MOV8mr:
 719   case X86::MOV16mr:
 720   case X86::MOV16_mr:
 721   case X86::MOV32mr:
 722   case X86::MOV32_mr:
 723   case X86::MOV64mr:
 724   case X86::ST_FpP64m:
 725   case X86::MOVSSmr:
 726   case X86::MOVSDmr:
 727   case X86::MOVAPSmr:
 728   case X86::MOVAPDmr:
 729   case X86::MMX_MOVD64mr:
 730   case X86::MMX_MOVQ64mr:
 731   case X86::MMX_MOVNTQmr:
 732     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 733         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 734         MI->getOperand(1).getImm() == 1 &&
 735         MI->getOperand(2).getReg() == 0 &&
 736         MI->getOperand(3).getImm() == 0) {
 737       FrameIndex = MI->getOperand(0).getIndex();
 738       return MI->getOperand(4).getReg();
 739     }
 740     break;
 741   }
 742   return 0;
 743 }
 744
 745
 746 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 747 /// X86::MOVPC32r.
 748 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 749   bool isPICBase = false;
 750   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 751          E = MRI.def_end(); I != E; ++I) {
 752     MachineInstr *DefMI = I.getOperand().getParent();
 753     if (DefMI->getOpcode() != X86::MOVPC32r)
 754       return false;
 755     assert(!isPICBase && "More than one PIC base?");
 756     isPICBase = true;
 757   }
 758   return isPICBase;
 759 }
 760
 761 /// isGVStub - Return true if the GV requires an extra load to get the
 762 /// real address.
 763 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 764   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 765 }
 766
 767 bool
 768 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 769   switch (MI->getOpcode()) {
 770   default: break;
 771     case X86::MOV8rm:
 772     case X86::MOV16rm:
 773     case X86::MOV16_rm:
 774     case X86::MOV32rm:
 775     case X86::MOV32_rm:
 776     case X86::MOV64rm:
 777     case X86::LD_Fp64m:
 778     case X86::MOVSSrm:
 779     case X86::MOVSDrm:
 780     case X86::MOVAPSrm:
 781     case X86::MOVAPDrm:
 782     case X86::MMX_MOVD64rm:
 783     case X86::MMX_MOVQ64rm: {
 784       // Loads from constant pools are trivially rematerializable.
 785       if (MI->getOperand(1).isReg() &&
 786           MI->getOperand(2).isImm() &&
 787           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 788           (MI->getOperand(4).isCPI() ||
 789            (MI->getOperand(4).isGlobal() &&
 790             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 791         unsigned BaseReg = MI->getOperand(1).getReg();
 792         if (BaseReg == 0)
 793           return true;
 794         // Allow re-materialization of PIC load.
 795         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 796           return false;
 797         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 798         bool isPICBase = false;
 799         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 800                E = MRI.def_end(); I != E; ++I) {
 801           MachineInstr *DefMI = I.getOperand().getParent();
 802           if (DefMI->getOpcode() != X86::MOVPC32r)
 803             return false;
 804           assert(!isPICBase && "More than one PIC base?");
 805           isPICBase = true;
 806         }
 807         return isPICBase;
 808       }
 809       return false;
 810     }
 811
 812      case X86::LEA32r:
 813      case X86::LEA64r: {
 814        if (MI->getOperand(1).isReg() &&
 815            MI->getOperand(2).isImm() &&
 816            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 817            !MI->getOperand(4).isReg()) {
 818          // lea fi#, lea GV, etc. are all rematerializable.
 819          unsigned BaseReg = MI->getOperand(1).getReg();
 820          if (BaseReg == 0)
 821            return true;
 822          // Allow re-materialization of lea PICBase + x.
 823          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 824          return regIsPICBase(BaseReg, MRI);
 825        }
 826        return false;
 827      }
 828   }
 829
 830   // All other instructions marked M_REMATERIALIZABLE are always trivially
 831   // rematerializable.
 832   return true;
 833 }
 834
 835 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 836                                  MachineBasicBlock::iterator I,
 837                                  unsigned DestReg,
 838                                  const MachineInstr *Orig) const {
 839   unsigned SubIdx = Orig->getOperand(0).isReg()
 840     ? Orig->getOperand(0).getSubReg() : 0;
 841   bool ChangeSubIdx = SubIdx != 0;
 842   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 843     DestReg = RI.getSubReg(DestReg, SubIdx);
 844     SubIdx = 0;
 845   }
 846
 847   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 848   // Re-materialize them as movri instructions to avoid side effects.
 849   switch (Orig->getOpcode()) {
 850   case X86::MOV8r0:
 851     BuildMI(MBB, I, get(X86::MOV8ri), DestReg).addImm(0);
 852     break;
 853   case X86::MOV16r0:
 854     BuildMI(MBB, I, get(X86::MOV16ri), DestReg).addImm(0);
 855     break;
 856   case X86::MOV32r0:
 857     BuildMI(MBB, I, get(X86::MOV32ri), DestReg).addImm(0);
 858     break;
 859   case X86::MOV64r0:
 860     BuildMI(MBB, I, get(X86::MOV64ri32), DestReg).addImm(0);
 861     break;
 862   default: {
 863     MachineInstr *MI = Orig->clone();
 864     MI->getOperand(0).setReg(DestReg);
 865     MBB.insert(I, MI);
 866     break;
 867   }
 868   }
 869
 870   if (ChangeSubIdx) {
 871     MachineInstr *NewMI = prior(I);
 872     NewMI->getOperand(0).setSubReg(SubIdx);
 873   }
 874 }
 875
 876 /// isInvariantLoad - Return true if the specified instruction (which is marked
 877 /// mayLoad) is loading from a location whose value is invariant across the
 878 /// function.  For example, loading a value from the constant pool or from
 879 /// from the argument area of a function if it does not change.  This should
 880 /// only return true of *all* loads the instruction does are invariant (if it
 881 /// does multiple loads).
 882 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 883   // This code cares about loads from three cases: constant pool entries,
 884   // invariant argument slots, and global stubs.  In order to handle these cases
 885   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 886   // operand and base our analysis on it.  This is safe because the address of
 887   // none of these three cases is ever used as anything other than a load base
 888   // and X86 doesn't have any instructions that load from multiple places.
 889
 890   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 891     const MachineOperand &MO = MI->getOperand(i);
 892     // Loads from constant pools are trivially invariant.
 893     if (MO.isCPI())
 894       return true;
 895
 896     if (MO.isGlobal())
 897       return isGVStub(MO.getGlobal(), TM);
 898
 899     // If this is a load from an invariant stack slot, the load is a constant.
 900     if (MO.isFI()) {
 901       const MachineFrameInfo &MFI =
 902         *MI->getParent()->getParent()->getFrameInfo();
 903       int Idx = MO.getIndex();
 904       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 905     }
 906   }
 907
 908   // All other instances of these instructions are presumed to have other
 909   // issues.
 910   return false;
 911 }
 912
 913 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 914 /// is not marked dead.
 915 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 916   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 917     MachineOperand &MO = MI->getOperand(i);
 918     if (MO.isRegister() && MO.isDef() &&
 919         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 920       return true;
 921     }
 922   }
 923   return false;
 924 }
 925
 926 /// convertToThreeAddress - This method must be implemented by targets that
 927 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 928 /// may be able to convert a two-address instruction into a true
 929 /// three-address instruction on demand.  This allows the X86 target (for
 930 /// example) to convert ADD and SHL instructions into LEA instructions if they
 931 /// would require register copies due to two-addressness.
 932 ///
 933 /// This method returns a null pointer if the transformation cannot be
 934 /// performed, otherwise it returns the new instruction.
 935 ///
 936 MachineInstr *
 937 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 938                                     MachineBasicBlock::iterator &MBBI,
 939                                     LiveVariables &LV) const {
 940   MachineInstr *MI = MBBI;
 941   // All instructions input are two-addr instructions.  Get the known operands.
 942   unsigned Dest = MI->getOperand(0).getReg();
 943   unsigned Src = MI->getOperand(1).getReg();
 944
 945   MachineInstr *NewMI = NULL;
 946   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 947   // we have better subtarget support, enable the 16-bit LEA generation here.
 948   bool DisableLEA16 = true;
 949
 950   unsigned MIOpc = MI->getOpcode();
 951   switch (MIOpc) {
 952   case X86::SHUFPSrri: {
 953     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 954     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 955
 956     unsigned A = MI->getOperand(0).getReg();
 957     unsigned B = MI->getOperand(1).getReg();
 958     unsigned C = MI->getOperand(2).getReg();
 959     unsigned M = MI->getOperand(3).getImm();
 960     if (B != C) return 0;
 961     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 962     break;
 963   }
 964   case X86::SHL64ri: {
 965     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 966     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 967     // the flags produced by a shift yet, so this is safe.
 968     unsigned Dest = MI->getOperand(0).getReg();
 969     unsigned Src = MI->getOperand(1).getReg();
 970     unsigned ShAmt = MI->getOperand(2).getImm();
 971     if (ShAmt == 0 || ShAmt >= 4) return 0;
 972
 973     NewMI = BuildMI(get(X86::LEA64r), Dest)
 974       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 975     break;
 976   }
 977   case X86::SHL32ri: {
 978     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 979     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 980     // the flags produced by a shift yet, so this is safe.
 981     unsigned Dest = MI->getOperand(0).getReg();
 982     unsigned Src = MI->getOperand(1).getReg();
 983     unsigned ShAmt = MI->getOperand(2).getImm();
 984     if (ShAmt == 0 || ShAmt >= 4) return 0;
 985
 986     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 987       X86::LEA64_32r : X86::LEA32r;
 988     NewMI = BuildMI(get(Opc), Dest)
 989       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 990     break;
 991   }
 992   case X86::SHL16ri: {
 993     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 994     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 995     // the flags produced by a shift yet, so this is safe.
 996     unsigned Dest = MI->getOperand(0).getReg();
 997     unsigned Src = MI->getOperand(1).getReg();
 998     unsigned ShAmt = MI->getOperand(2).getImm();
 999     if (ShAmt == 0 || ShAmt >= 4) return 0;
1000
1001     if (DisableLEA16) {
1002       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1003       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1004       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1005         ? X86::LEA64_32r : X86::LEA32r;
1006       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1007       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1008
1009       // Build and insert into an implicit UNDEF value. This is OK because
1010       // well be shifting and then extracting the lower 16-bits.
1011       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
1012
1013       MachineInstr *Ins =
1014        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
1015                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
1016
1017       NewMI = BuildMI(get(Opc), leaOutReg)
1018         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
1019
1020       MachineInstr *Ext =
1021         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
1022          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
1023       Ext->copyKillDeadInfo(MI);
1024
1025       MFI->insert(MBBI, Undef);
1026       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1027       LV.instructionChanged(MI, NewMI);  // Update live variables
1028       LV.addVirtualRegisterKilled(leaInReg, NewMI);
1029       MFI->insert(MBBI, NewMI);          // Insert the new inst
1030       LV.addVirtualRegisterKilled(leaOutReg, Ext);
1031       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1032       return Ext;
1033     } else {
1034       NewMI = BuildMI(get(X86::LEA16r), Dest)
1035         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1036     }
1037     break;
1038   }
1039   default: {
1040     // The following opcodes also sets the condition code register(s). Only
1041     // convert them to equivalent lea if the condition code register def's
1042     // are dead!
1043     if (hasLiveCondCodeDef(MI))
1044       return 0;
1045
1046     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1047     switch (MIOpc) {
1048     default: return 0;
1049     case X86::INC64r:
1050     case X86::INC32r: {
1051       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1052       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1053         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1054       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1055       break;
1056     }
1057     case X86::INC16r:
1058     case X86::INC64_16r:
1059       if (DisableLEA16) return 0;
1060       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1061       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1062       break;
1063     case X86::DEC64r:
1064     case X86::DEC32r: {
1065       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1066       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1067         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1068       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1069       break;
1070     }
1071     case X86::DEC16r:
1072     case X86::DEC64_16r:
1073       if (DisableLEA16) return 0;
1074       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1075       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1076       break;
1077     case X86::ADD64rr:
1078     case X86::ADD32rr: {
1079       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1080       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1081         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1082       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1083                         MI->getOperand(2).getReg());
1084       break;
1085     }
1086     case X86::ADD16rr:
1087       if (DisableLEA16) return 0;
1088       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1089       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1090                         MI->getOperand(2).getReg());
1091       break;
1092     case X86::ADD64ri32:
1093     case X86::ADD64ri8:
1094       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1095       if (MI->getOperand(2).isImmediate())
1096         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1097                              MI->getOperand(2).getImm());
1098       break;
1099     case X86::ADD32ri:
1100     case X86::ADD32ri8:
1101       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1102       if (MI->getOperand(2).isImmediate()) {
1103         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1104         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1105                              MI->getOperand(2).getImm());
1106       }
1107       break;
1108     case X86::ADD16ri:
1109     case X86::ADD16ri8:
1110       if (DisableLEA16) return 0;
1111       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1112       if (MI->getOperand(2).isImmediate())
1113         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1114                              MI->getOperand(2).getImm());
1115       break;
1116     case X86::SHL16ri:
1117       if (DisableLEA16) return 0;
1118     case X86::SHL32ri:
1119     case X86::SHL64ri: {
1120       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1121              "Unknown shl instruction!");
1122       unsigned ShAmt = MI->getOperand(2).getImm();
1123       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1124         X86AddressMode AM;
1125         AM.Scale = 1 << ShAmt;
1126         AM.IndexReg = Src;
1127         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1128           : (MIOpc == X86::SHL32ri
1129              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1130         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1131       }
1132       break;
1133     }
1134     }
1135   }
1136   }
1137
1138   if (!NewMI) return 0;
1139
1140   NewMI->copyKillDeadInfo(MI);
1141   LV.instructionChanged(MI, NewMI);  // Update live variables
1142   MFI->insert(MBBI, NewMI);          // Insert the new inst
1143   return NewMI;
1144 }
1145
1146 /// commuteInstruction - We have a few instructions that must be hacked on to
1147 /// commute them.
1148 ///
1149 MachineInstr *
1150 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1151   switch (MI->getOpcode()) {
1152   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1153   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1154   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1155   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1156   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1157   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1158     unsigned Opc;
1159     unsigned Size;
1160     switch (MI->getOpcode()) {
1161     default: assert(0 && "Unreachable!");
1162     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1163     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1164     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1165     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1166     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1167     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1168     }
1169     unsigned Amt = MI->getOperand(3).getImm();
1170     unsigned A = MI->getOperand(0).getReg();
1171     unsigned B = MI->getOperand(1).getReg();
1172     unsigned C = MI->getOperand(2).getReg();
1173     bool BisKill = MI->getOperand(1).isKill();
1174     bool CisKill = MI->getOperand(2).isKill();
1175     // If machine instrs are no longer in two-address forms, update
1176     // destination register as well.
1177     if (A == B) {
1178       // Must be two address instruction!
1179       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1180              "Expecting a two-address instruction!");
1181       A = C;
1182       CisKill = false;
1183     }
1184     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1185       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1186   }
1187   case X86::CMOVB16rr:
1188   case X86::CMOVB32rr:
1189   case X86::CMOVB64rr:
1190   case X86::CMOVAE16rr:
1191   case X86::CMOVAE32rr:
1192   case X86::CMOVAE64rr:
1193   case X86::CMOVE16rr:
1194   case X86::CMOVE32rr:
1195   case X86::CMOVE64rr:
1196   case X86::CMOVNE16rr:
1197   case X86::CMOVNE32rr:
1198   case X86::CMOVNE64rr:
1199   case X86::CMOVBE16rr:
1200   case X86::CMOVBE32rr:
1201   case X86::CMOVBE64rr:
1202   case X86::CMOVA16rr:
1203   case X86::CMOVA32rr:
1204   case X86::CMOVA64rr:
1205   case X86::CMOVL16rr:
1206   case X86::CMOVL32rr:
1207   case X86::CMOVL64rr:
1208   case X86::CMOVGE16rr:
1209   case X86::CMOVGE32rr:
1210   case X86::CMOVGE64rr:
1211   case X86::CMOVLE16rr:
1212   case X86::CMOVLE32rr:
1213   case X86::CMOVLE64rr:
1214   case X86::CMOVG16rr:
1215   case X86::CMOVG32rr:
1216   case X86::CMOVG64rr:
1217   case X86::CMOVS16rr:
1218   case X86::CMOVS32rr:
1219   case X86::CMOVS64rr:
1220   case X86::CMOVNS16rr:
1221   case X86::CMOVNS32rr:
1222   case X86::CMOVNS64rr:
1223   case X86::CMOVP16rr:
1224   case X86::CMOVP32rr:
1225   case X86::CMOVP64rr:
1226   case X86::CMOVNP16rr:
1227   case X86::CMOVNP32rr:
1228   case X86::CMOVNP64rr: {
1229     unsigned Opc = 0;
1230     switch (MI->getOpcode()) {
1231     default: break;
1232     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1233     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1234     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1235     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1236     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1237     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1238     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1239     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1240     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1241     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1242     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1243     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1244     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1245     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1246     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1247     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1248     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1249     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1250     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1251     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1252     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1253     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1254     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1255     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1256     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1257     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1258     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1259     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1260     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1261     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1262     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1263     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1264     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1265     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1266     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1267     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1268     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1269     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1270     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1271     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1272     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1273     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1274     }
1275
1276     MI->setDesc(get(Opc));
1277     // Fallthrough intended.
1278   }
1279   default:
1280     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1281   }
1282 }
1283
1284 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1285   switch (BrOpc) {
1286   default: return X86::COND_INVALID;
1287   case X86::JE:  return X86::COND_E;
1288   case X86::JNE: return X86::COND_NE;
1289   case X86::JL:  return X86::COND_L;
1290   case X86::JLE: return X86::COND_LE;
1291   case X86::JG:  return X86::COND_G;
1292   case X86::JGE: return X86::COND_GE;
1293   case X86::JB:  return X86::COND_B;
1294   case X86::JBE: return X86::COND_BE;
1295   case X86::JA:  return X86::COND_A;
1296   case X86::JAE: return X86::COND_AE;
1297   case X86::JS:  return X86::COND_S;
1298   case X86::JNS: return X86::COND_NS;
1299   case X86::JP:  return X86::COND_P;
1300   case X86::JNP: return X86::COND_NP;
1301   case X86::JO:  return X86::COND_O;
1302   case X86::JNO: return X86::COND_NO;
1303   }
1304 }
1305
1306 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1307   switch (CC) {
1308   default: assert(0 && "Illegal condition code!");
1309   case X86::COND_E:  return X86::JE;
1310   case X86::COND_NE: return X86::JNE;
1311   case X86::COND_L:  return X86::JL;
1312   case X86::COND_LE: return X86::JLE;
1313   case X86::COND_G:  return X86::JG;
1314   case X86::COND_GE: return X86::JGE;
1315   case X86::COND_B:  return X86::JB;
1316   case X86::COND_BE: return X86::JBE;
1317   case X86::COND_A:  return X86::JA;
1318   case X86::COND_AE: return X86::JAE;
1319   case X86::COND_S:  return X86::JS;
1320   case X86::COND_NS: return X86::JNS;
1321   case X86::COND_P:  return X86::JP;
1322   case X86::COND_NP: return X86::JNP;
1323   case X86::COND_O:  return X86::JO;
1324   case X86::COND_NO: return X86::JNO;
1325   }
1326 }
1327
1328 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1329 /// e.g. turning COND_E to COND_NE.
1330 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1331   switch (CC) {
1332   default: assert(0 && "Illegal condition code!");
1333   case X86::COND_E:  return X86::COND_NE;
1334   case X86::COND_NE: return X86::COND_E;
1335   case X86::COND_L:  return X86::COND_GE;
1336   case X86::COND_LE: return X86::COND_G;
1337   case X86::COND_G:  return X86::COND_LE;
1338   case X86::COND_GE: return X86::COND_L;
1339   case X86::COND_B:  return X86::COND_AE;
1340   case X86::COND_BE: return X86::COND_A;
1341   case X86::COND_A:  return X86::COND_BE;
1342   case X86::COND_AE: return X86::COND_B;
1343   case X86::COND_S:  return X86::COND_NS;
1344   case X86::COND_NS: return X86::COND_S;
1345   case X86::COND_P:  return X86::COND_NP;
1346   case X86::COND_NP: return X86::COND_P;
1347   case X86::COND_O:  return X86::COND_NO;
1348   case X86::COND_NO: return X86::COND_O;
1349   }
1350 }
1351
1352 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1353   const TargetInstrDesc &TID = MI->getDesc();
1354   if (!TID.isTerminator()) return false;
1355
1356   // Conditional branch is a special case.
1357   if (TID.isBranch() && !TID.isBarrier())
1358     return true;
1359   if (!TID.isPredicable())
1360     return true;
1361   return !isPredicated(MI);
1362 }
1363
1364 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1365 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1366                                                const X86InstrInfo &TII) {
1367   if (MI->getOpcode() == X86::FP_REG_KILL)
1368     return false;
1369   return TII.isUnpredicatedTerminator(MI);
1370 }
1371
1372 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1373                                  MachineBasicBlock *&TBB,
1374                                  MachineBasicBlock *&FBB,
1375                                  std::vector<MachineOperand> &Cond) const {
1376   // If the block has no terminators, it just falls into the block after it.
1377   MachineBasicBlock::iterator I = MBB.end();
1378   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1379     return false;
1380
1381   // Get the last instruction in the block.
1382   MachineInstr *LastInst = I;
1383
1384   // If there is only one terminator instruction, process it.
1385   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1386     if (!LastInst->getDesc().isBranch())
1387       return true;
1388
1389     // If the block ends with a branch there are 3 possibilities:
1390     // it's an unconditional, conditional, or indirect branch.
1391
1392     if (LastInst->getOpcode() == X86::JMP) {
1393       TBB = LastInst->getOperand(0).getMBB();
1394       return false;
1395     }
1396     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1397     if (BranchCode == X86::COND_INVALID)
1398       return true;  // Can't handle indirect branch.
1399
1400     // Otherwise, block ends with fall-through condbranch.
1401     TBB = LastInst->getOperand(0).getMBB();
1402     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1403     return false;
1404   }
1405
1406   // Get the instruction before it if it's a terminator.
1407   MachineInstr *SecondLastInst = I;
1408
1409   // If there are three terminators, we don't know what sort of block this is.
1410   if (SecondLastInst && I != MBB.begin() &&
1411       isBrAnalysisUnpredicatedTerminator(--I, *this))
1412     return true;
1413
1414   // If the block ends with X86::JMP and a conditional branch, handle it.
1415   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1416   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1417     TBB = SecondLastInst->getOperand(0).getMBB();
1418     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1419     FBB = LastInst->getOperand(0).getMBB();
1420     return false;
1421   }
1422
1423   // If the block ends with two X86::JMPs, handle it.  The second one is not
1424   // executed, so remove it.
1425   if (SecondLastInst->getOpcode() == X86::JMP &&
1426       LastInst->getOpcode() == X86::JMP) {
1427     TBB = SecondLastInst->getOperand(0).getMBB();
1428     I = LastInst;
1429     I->eraseFromParent();
1430     return false;
1431   }
1432
1433   // Otherwise, can't handle this.
1434   return true;
1435 }
1436
1437 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1438   MachineBasicBlock::iterator I = MBB.end();
1439   if (I == MBB.begin()) return 0;
1440   --I;
1441   if (I->getOpcode() != X86::JMP &&
1442       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1443     return 0;
1444
1445   // Remove the branch.
1446   I->eraseFromParent();
1447
1448   I = MBB.end();
1449
1450   if (I == MBB.begin()) return 1;
1451   --I;
1452   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1453     return 1;
1454
1455   // Remove the branch.
1456   I->eraseFromParent();
1457   return 2;
1458 }
1459
1460 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1461                                                      MachineOperand &MO) {
1462   if (MO.isRegister())
1463     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1464                      false, false, MO.getSubReg());
1465   else if (MO.isImmediate())
1466     MIB = MIB.addImm(MO.getImm());
1467   else if (MO.isFrameIndex())
1468     MIB = MIB.addFrameIndex(MO.getIndex());
1469   else if (MO.isGlobalAddress())
1470     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1471   else if (MO.isConstantPoolIndex())
1472     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1473   else if (MO.isJumpTableIndex())
1474     MIB = MIB.addJumpTableIndex(MO.getIndex());
1475   else if (MO.isExternalSymbol())
1476     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1477   else
1478     assert(0 && "Unknown operand for X86InstrAddOperand!");
1479
1480   return MIB;
1481 }
1482
1483 unsigned
1484 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1485                            MachineBasicBlock *FBB,
1486                            const std::vector<MachineOperand> &Cond) const {
1487   // Shouldn't be a fall through.
1488   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1489   assert((Cond.size() == 1 || Cond.size() == 0) &&
1490          "X86 branch conditions have one component!");
1491
1492   if (FBB == 0) { // One way branch.
1493     if (Cond.empty()) {
1494       // Unconditional branch?
1495       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1496     } else {
1497       // Conditional branch.
1498       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1499       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1500     }
1501     return 1;
1502   }
1503
1504   // Two-way Conditional branch.
1505   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1506   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1507   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1508   return 2;
1509 }
1510
1511 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1512                                 MachineBasicBlock::iterator MI,
1513                                 unsigned DestReg, unsigned SrcReg,
1514                                 const TargetRegisterClass *DestRC,
1515                                 const TargetRegisterClass *SrcRC) const {
1516   if (DestRC == SrcRC) {
1517     unsigned Opc;
1518     if (DestRC == &X86::GR64RegClass) {
1519       Opc = X86::MOV64rr;
1520     } else if (DestRC == &X86::GR32RegClass) {
1521       Opc = X86::MOV32rr;
1522     } else if (DestRC == &X86::GR16RegClass) {
1523       Opc = X86::MOV16rr;
1524     } else if (DestRC == &X86::GR8RegClass) {
1525       Opc = X86::MOV8rr;
1526     } else if (DestRC == &X86::GR32_RegClass) {
1527       Opc = X86::MOV32_rr;
1528     } else if (DestRC == &X86::GR16_RegClass) {
1529       Opc = X86::MOV16_rr;
1530     } else if (DestRC == &X86::RFP32RegClass) {
1531       Opc = X86::MOV_Fp3232;
1532     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1533       Opc = X86::MOV_Fp6464;
1534     } else if (DestRC == &X86::RFP80RegClass) {
1535       Opc = X86::MOV_Fp8080;
1536     } else if (DestRC == &X86::FR32RegClass) {
1537       Opc = X86::FsMOVAPSrr;
1538     } else if (DestRC == &X86::FR64RegClass) {
1539       Opc = X86::FsMOVAPDrr;
1540     } else if (DestRC == &X86::VR128RegClass) {
1541       Opc = X86::MOVAPSrr;
1542     } else if (DestRC == &X86::VR64RegClass) {
1543       Opc = X86::MMX_MOVQ64rr;
1544     } else {
1545       assert(0 && "Unknown regclass");
1546       abort();
1547     }
1548     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1549     return;
1550   }
1551
1552   // Moving EFLAGS to / from another register requires a push and a pop.
1553   if (SrcRC == &X86::CCRRegClass) {
1554     assert(SrcReg == X86::EFLAGS);
1555     if (DestRC == &X86::GR64RegClass) {
1556       BuildMI(MBB, MI, get(X86::PUSHFQ));
1557       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1558       return;
1559     } else if (DestRC == &X86::GR32RegClass) {
1560       BuildMI(MBB, MI, get(X86::PUSHFD));
1561       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1562       return;
1563     }
1564   } else if (DestRC == &X86::CCRRegClass) {
1565     assert(DestReg == X86::EFLAGS);
1566     if (SrcRC == &X86::GR64RegClass) {
1567       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1568       BuildMI(MBB, MI, get(X86::POPFQ));
1569       return;
1570     } else if (SrcRC == &X86::GR32RegClass) {
1571       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1572       BuildMI(MBB, MI, get(X86::POPFD));
1573       return;
1574     }
1575   }
1576
1577   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1578   if (SrcRC == &X86::RSTRegClass) {
1579     // Copying from ST(0)/ST(1).
1580     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1581            "Can only copy from ST(0)/ST(1) right now");
1582     bool isST0 = SrcReg == X86::ST0;
1583     unsigned Opc;
1584     if (DestRC == &X86::RFP32RegClass)
1585       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1586     else if (DestRC == &X86::RFP64RegClass)
1587       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1588     else {
1589       assert(DestRC == &X86::RFP80RegClass);
1590       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1591     }
1592     BuildMI(MBB, MI, get(Opc), DestReg);
1593     return;
1594   }
1595
1596   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1597   if (DestRC == &X86::RSTRegClass) {
1598     // Copying to ST(0).  FIXME: handle ST(1) also
1599     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1600     unsigned Opc;
1601     if (SrcRC == &X86::RFP32RegClass)
1602       Opc = X86::FpSET_ST0_32;
1603     else if (SrcRC == &X86::RFP64RegClass)
1604       Opc = X86::FpSET_ST0_64;
1605     else {
1606       assert(SrcRC == &X86::RFP80RegClass);
1607       Opc = X86::FpSET_ST0_80;
1608     }
1609     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1610     return;
1611   }
1612
1613   assert(0 && "Not yet supported!");
1614   abort();
1615 }
1616
1617 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1618                                   unsigned StackAlign) {
1619   unsigned Opc = 0;
1620   if (RC == &X86::GR64RegClass) {
1621     Opc = X86::MOV64mr;
1622   } else if (RC == &X86::GR32RegClass) {
1623     Opc = X86::MOV32mr;
1624   } else if (RC == &X86::GR16RegClass) {
1625     Opc = X86::MOV16mr;
1626   } else if (RC == &X86::GR8RegClass) {
1627     Opc = X86::MOV8mr;
1628   } else if (RC == &X86::GR32_RegClass) {
1629     Opc = X86::MOV32_mr;
1630   } else if (RC == &X86::GR16_RegClass) {
1631     Opc = X86::MOV16_mr;
1632   } else if (RC == &X86::RFP80RegClass) {
1633     Opc = X86::ST_FpP80m;   // pops
1634   } else if (RC == &X86::RFP64RegClass) {
1635     Opc = X86::ST_Fp64m;
1636   } else if (RC == &X86::RFP32RegClass) {
1637     Opc = X86::ST_Fp32m;
1638   } else if (RC == &X86::FR32RegClass) {
1639     Opc = X86::MOVSSmr;
1640   } else if (RC == &X86::FR64RegClass) {
1641     Opc = X86::MOVSDmr;
1642   } else if (RC == &X86::VR128RegClass) {
1643     // FIXME: Use movaps once we are capable of selectively
1644     // aligning functions that spill SSE registers on 16-byte boundaries.
1645     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1646   } else if (RC == &X86::VR64RegClass) {
1647     Opc = X86::MMX_MOVQ64mr;
1648   } else {
1649     assert(0 && "Unknown regclass");
1650     abort();
1651   }
1652
1653   return Opc;
1654 }
1655
1656 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1657                                        MachineBasicBlock::iterator MI,
1658                                        unsigned SrcReg, bool isKill, int FrameIdx,
1659                                        const TargetRegisterClass *RC) const {
1660   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1661   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1662     .addReg(SrcReg, false, false, isKill);
1663 }
1664
1665 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1666                                   bool isKill,
1667                                   SmallVectorImpl<MachineOperand> &Addr,
1668                                   const TargetRegisterClass *RC,
1669                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1670   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1671   MachineInstrBuilder MIB = BuildMI(get(Opc));
1672   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1673     MIB = X86InstrAddOperand(MIB, Addr[i]);
1674   MIB.addReg(SrcReg, false, false, isKill);
1675   NewMIs.push_back(MIB);
1676 }
1677
1678 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1679                                  unsigned StackAlign) {
1680   unsigned Opc = 0;
1681   if (RC == &X86::GR64RegClass) {
1682     Opc = X86::MOV64rm;
1683   } else if (RC == &X86::GR32RegClass) {
1684     Opc = X86::MOV32rm;
1685   } else if (RC == &X86::GR16RegClass) {
1686     Opc = X86::MOV16rm;
1687   } else if (RC == &X86::GR8RegClass) {
1688     Opc = X86::MOV8rm;
1689   } else if (RC == &X86::GR32_RegClass) {
1690     Opc = X86::MOV32_rm;
1691   } else if (RC == &X86::GR16_RegClass) {
1692     Opc = X86::MOV16_rm;
1693   } else if (RC == &X86::RFP80RegClass) {
1694     Opc = X86::LD_Fp80m;
1695   } else if (RC == &X86::RFP64RegClass) {
1696     Opc = X86::LD_Fp64m;
1697   } else if (RC == &X86::RFP32RegClass) {
1698     Opc = X86::LD_Fp32m;
1699   } else if (RC == &X86::FR32RegClass) {
1700     Opc = X86::MOVSSrm;
1701   } else if (RC == &X86::FR64RegClass) {
1702     Opc = X86::MOVSDrm;
1703   } else if (RC == &X86::VR128RegClass) {
1704     // FIXME: Use movaps once we are capable of selectively
1705     // aligning functions that spill SSE registers on 16-byte boundaries.
1706     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1707   } else if (RC == &X86::VR64RegClass) {
1708     Opc = X86::MMX_MOVQ64rm;
1709   } else {
1710     assert(0 && "Unknown regclass");
1711     abort();
1712   }
1713
1714   return Opc;
1715 }
1716
1717 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1718                                            MachineBasicBlock::iterator MI,
1719                                            unsigned DestReg, int FrameIdx,
1720                                            const TargetRegisterClass *RC) const{
1721   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1722   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1723 }
1724
1725 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1726                                       SmallVectorImpl<MachineOperand> &Addr,
1727                                       const TargetRegisterClass *RC,
1728                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1729   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1730   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1731   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1732     MIB = X86InstrAddOperand(MIB, Addr[i]);
1733   NewMIs.push_back(MIB);
1734 }
1735
1736 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1737                                                 MachineBasicBlock::iterator MI,
1738                                 const std::vector<CalleeSavedInfo> &CSI) const {
1739   if (CSI.empty())
1740     return false;
1741
1742   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1743   unsigned SlotSize = is64Bit ? 8 : 4;
1744
1745   MachineFunction &MF = *MBB.getParent();
1746   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1747   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1748
1749   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1750   for (unsigned i = CSI.size(); i != 0; --i) {
1751     unsigned Reg = CSI[i-1].getReg();
1752     // Add the callee-saved register as live-in. It's killed at the spill.
1753     MBB.addLiveIn(Reg);
1754     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1755   }
1756   return true;
1757 }
1758
1759 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1760                                                  MachineBasicBlock::iterator MI,
1761                                 const std::vector<CalleeSavedInfo> &CSI) const {
1762   if (CSI.empty())
1763     return false;
1764
1765   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1766
1767   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1768   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1769     unsigned Reg = CSI[i].getReg();
1770     BuildMI(MBB, MI, get(Opc), Reg);
1771   }
1772   return true;
1773 }
1774
1775 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1776                                      SmallVector<MachineOperand,4> &MOs,
1777                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1778   // Create the base instruction with the memory operand as the first part.
1779   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1780   MachineInstrBuilder MIB(NewMI);
1781   unsigned NumAddrOps = MOs.size();
1782   for (unsigned i = 0; i != NumAddrOps; ++i)
1783     MIB = X86InstrAddOperand(MIB, MOs[i]);
1784   if (NumAddrOps < 4)  // FrameIndex only
1785     MIB.addImm(1).addReg(0).addImm(0);
1786
1787   // Loop over the rest of the ri operands, converting them over.
1788   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1789   for (unsigned i = 0; i != NumOps; ++i) {
1790     MachineOperand &MO = MI->getOperand(i+2);
1791     MIB = X86InstrAddOperand(MIB, MO);
1792   }
1793   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1794     MachineOperand &MO = MI->getOperand(i);
1795     MIB = X86InstrAddOperand(MIB, MO);
1796   }
1797   return MIB;
1798 }
1799
1800 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1801                               SmallVector<MachineOperand,4> &MOs,
1802                               MachineInstr *MI, const TargetInstrInfo &TII) {
1803   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1804   MachineInstrBuilder MIB(NewMI);
1805
1806   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1807     MachineOperand &MO = MI->getOperand(i);
1808     if (i == OpNo) {
1809       assert(MO.isRegister() && "Expected to fold into reg operand!");
1810       unsigned NumAddrOps = MOs.size();
1811       for (unsigned i = 0; i != NumAddrOps; ++i)
1812         MIB = X86InstrAddOperand(MIB, MOs[i]);
1813       if (NumAddrOps < 4)  // FrameIndex only
1814         MIB.addImm(1).addReg(0).addImm(0);
1815     } else {
1816       MIB = X86InstrAddOperand(MIB, MO);
1817     }
1818   }
1819   return MIB;
1820 }
1821
1822 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1823                                 SmallVector<MachineOperand,4> &MOs,
1824                                 MachineInstr *MI) {
1825   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1826
1827   unsigned NumAddrOps = MOs.size();
1828   for (unsigned i = 0; i != NumAddrOps; ++i)
1829     MIB = X86InstrAddOperand(MIB, MOs[i]);
1830   if (NumAddrOps < 4)  // FrameIndex only
1831     MIB.addImm(1).addReg(0).addImm(0);
1832   return MIB.addImm(0);
1833 }
1834
1835 MachineInstr*
1836 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1837                                 SmallVector<MachineOperand,4> &MOs) const {
1838   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1839   bool isTwoAddrFold = false;
1840   unsigned NumOps = MI->getDesc().getNumOperands();
1841   bool isTwoAddr = NumOps > 1 &&
1842     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1843
1844   MachineInstr *NewMI = NULL;
1845   // Folding a memory location into the two-address part of a two-address
1846   // instruction is different than folding it other places.  It requires
1847   // replacing the *two* registers with the memory location.
1848   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1849       MI->getOperand(0).isRegister() &&
1850       MI->getOperand(1).isRegister() &&
1851       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1852     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1853     isTwoAddrFold = true;
1854   } else if (i == 0) { // If operand 0
1855     if (MI->getOpcode() == X86::MOV16r0)
1856       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1857     else if (MI->getOpcode() == X86::MOV32r0)
1858       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1859     else if (MI->getOpcode() == X86::MOV64r0)
1860       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1861     else if (MI->getOpcode() == X86::MOV8r0)
1862       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1863     if (NewMI) {
1864       NewMI->copyKillDeadInfo(MI);
1865       return NewMI;
1866     }
1867
1868     OpcodeTablePtr = &RegOp2MemOpTable0;
1869   } else if (i == 1) {
1870     OpcodeTablePtr = &RegOp2MemOpTable1;
1871   } else if (i == 2) {
1872     OpcodeTablePtr = &RegOp2MemOpTable2;
1873   }
1874
1875   // If table selected...
1876   if (OpcodeTablePtr) {
1877     // Find the Opcode to fuse
1878     DenseMap<unsigned*, unsigned>::iterator I =
1879       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1880     if (I != OpcodeTablePtr->end()) {
1881       if (isTwoAddrFold)
1882         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1883       else
1884         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1885       NewMI->copyKillDeadInfo(MI);
1886       return NewMI;
1887     }
1888   }
1889
1890   // No fusion
1891   if (PrintFailedFusing)
1892     cerr << "We failed to fuse operand " << i << *MI;
1893   return NULL;
1894 }
1895
1896
1897 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1898                                               MachineInstr *MI,
1899                                               SmallVectorImpl<unsigned> &Ops,
1900                                               int FrameIndex) const {
1901   // Check switch flag
1902   if (NoFusing) return NULL;
1903
1904   const MachineFrameInfo *MFI = MF.getFrameInfo();
1905   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1906   // FIXME: Move alignment requirement into tables?
1907   if (Alignment < 16) {
1908     switch (MI->getOpcode()) {
1909     default: break;
1910     // Not always safe to fold movsd into these instructions since their load
1911     // folding variants expects the address to be 16 byte aligned.
1912     case X86::FsANDNPDrr:
1913     case X86::FsANDNPSrr:
1914     case X86::FsANDPDrr:
1915     case X86::FsANDPSrr:
1916     case X86::FsORPDrr:
1917     case X86::FsORPSrr:
1918     case X86::FsXORPDrr:
1919     case X86::FsXORPSrr:
1920       return NULL;
1921     }
1922   }
1923
1924   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1925     unsigned NewOpc = 0;
1926     switch (MI->getOpcode()) {
1927     default: return NULL;
1928     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1929     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1930     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1931     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1932     }
1933     // Change to CMPXXri r, 0 first.
1934     MI->setDesc(get(NewOpc));
1935     MI->getOperand(1).ChangeToImmediate(0);
1936   } else if (Ops.size() != 1)
1937     return NULL;
1938
1939   SmallVector<MachineOperand,4> MOs;
1940   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1941   return foldMemoryOperand(MI, Ops[0], MOs);
1942 }
1943
1944 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1945                                               MachineInstr *MI,
1946                                               SmallVectorImpl<unsigned> &Ops,
1947                                               MachineInstr *LoadMI) const {
1948   // Check switch flag
1949   if (NoFusing) return NULL;
1950
1951   unsigned Alignment = 0;
1952   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1953     const MachineMemOperand &MRO = LoadMI->getMemOperand(i);
1954     unsigned Align = MRO.getAlignment();
1955     if (Align > Alignment)
1956       Alignment = Align;
1957   }
1958
1959   // FIXME: Move alignment requirement into tables?
1960   if (Alignment < 16) {
1961     switch (MI->getOpcode()) {
1962     default: break;
1963     // Not always safe to fold movsd into these instructions since their load
1964     // folding variants expects the address to be 16 byte aligned.
1965     case X86::FsANDNPDrr:
1966     case X86::FsANDNPSrr:
1967     case X86::FsANDPDrr:
1968     case X86::FsANDPSrr:
1969     case X86::FsORPDrr:
1970     case X86::FsORPSrr:
1971     case X86::FsXORPDrr:
1972     case X86::FsXORPSrr:
1973       return NULL;
1974     }
1975   }
1976
1977   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1978     unsigned NewOpc = 0;
1979     switch (MI->getOpcode()) {
1980     default: return NULL;
1981     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1982     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1983     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1984     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1985     }
1986     // Change to CMPXXri r, 0 first.
1987     MI->setDesc(get(NewOpc));
1988     MI->getOperand(1).ChangeToImmediate(0);
1989   } else if (Ops.size() != 1)
1990     return NULL;
1991
1992   SmallVector<MachineOperand,4> MOs;
1993   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1994   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1995     MOs.push_back(LoadMI->getOperand(i));
1996   return foldMemoryOperand(MI, Ops[0], MOs);
1997 }
1998
1999
2000 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
2001                                         SmallVectorImpl<unsigned> &Ops) const {
2002   // Check switch flag
2003   if (NoFusing) return 0;
2004
2005   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2006     switch (MI->getOpcode()) {
2007     default: return false;
2008     case X86::TEST8rr:
2009     case X86::TEST16rr:
2010     case X86::TEST32rr:
2011     case X86::TEST64rr:
2012       return true;
2013     }
2014   }
2015
2016   if (Ops.size() != 1)
2017     return false;
2018
2019   unsigned OpNum = Ops[0];
2020   unsigned Opc = MI->getOpcode();
2021   unsigned NumOps = MI->getDesc().getNumOperands();
2022   bool isTwoAddr = NumOps > 1 &&
2023     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2024
2025   // Folding a memory location into the two-address part of a two-address
2026   // instruction is different than folding it other places.  It requires
2027   // replacing the *two* registers with the memory location.
2028   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2029   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2030     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2031   } else if (OpNum == 0) { // If operand 0
2032     switch (Opc) {
2033     case X86::MOV16r0:
2034     case X86::MOV32r0:
2035     case X86::MOV64r0:
2036     case X86::MOV8r0:
2037       return true;
2038     default: break;
2039     }
2040     OpcodeTablePtr = &RegOp2MemOpTable0;
2041   } else if (OpNum == 1) {
2042     OpcodeTablePtr = &RegOp2MemOpTable1;
2043   } else if (OpNum == 2) {
2044     OpcodeTablePtr = &RegOp2MemOpTable2;
2045   }
2046
2047   if (OpcodeTablePtr) {
2048     // Find the Opcode to fuse
2049     DenseMap<unsigned*, unsigned>::iterator I =
2050       OpcodeTablePtr->find((unsigned*)Opc);
2051     if (I != OpcodeTablePtr->end())
2052       return true;
2053   }
2054   return false;
2055 }
2056
2057 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2058                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2059                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2060   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2061     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2062   if (I == MemOp2RegOpTable.end())
2063     return false;
2064   unsigned Opc = I->second.first;
2065   unsigned Index = I->second.second & 0xf;
2066   bool FoldedLoad = I->second.second & (1 << 4);
2067   bool FoldedStore = I->second.second & (1 << 5);
2068   if (UnfoldLoad && !FoldedLoad)
2069     return false;
2070   UnfoldLoad &= FoldedLoad;
2071   if (UnfoldStore && !FoldedStore)
2072     return false;
2073   UnfoldStore &= FoldedStore;
2074
2075   const TargetInstrDesc &TID = get(Opc);
2076   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2077   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2078     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2079   SmallVector<MachineOperand,4> AddrOps;
2080   SmallVector<MachineOperand,2> BeforeOps;
2081   SmallVector<MachineOperand,2> AfterOps;
2082   SmallVector<MachineOperand,4> ImpOps;
2083   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2084     MachineOperand &Op = MI->getOperand(i);
2085     if (i >= Index && i < Index+4)
2086       AddrOps.push_back(Op);
2087     else if (Op.isRegister() && Op.isImplicit())
2088       ImpOps.push_back(Op);
2089     else if (i < Index)
2090       BeforeOps.push_back(Op);
2091     else if (i > Index)
2092       AfterOps.push_back(Op);
2093   }
2094
2095   // Emit the load instruction.
2096   if (UnfoldLoad) {
2097     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2098     if (UnfoldStore) {
2099       // Address operands cannot be marked isKill.
2100       for (unsigned i = 1; i != 5; ++i) {
2101         MachineOperand &MO = NewMIs[0]->getOperand(i);
2102         if (MO.isRegister())
2103           MO.setIsKill(false);
2104       }
2105     }
2106   }
2107
2108   // Emit the data processing instruction.
2109   MachineInstr *DataMI = new MachineInstr(TID, true);
2110   MachineInstrBuilder MIB(DataMI);
2111
2112   if (FoldedStore)
2113     MIB.addReg(Reg, true);
2114   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2115     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2116   if (FoldedLoad)
2117     MIB.addReg(Reg);
2118   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2119     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2120   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2121     MachineOperand &MO = ImpOps[i];
2122     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2123   }
2124   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2125   unsigned NewOpc = 0;
2126   switch (DataMI->getOpcode()) {
2127   default: break;
2128   case X86::CMP64ri32:
2129   case X86::CMP32ri:
2130   case X86::CMP16ri:
2131   case X86::CMP8ri: {
2132     MachineOperand &MO0 = DataMI->getOperand(0);
2133     MachineOperand &MO1 = DataMI->getOperand(1);
2134     if (MO1.getImm() == 0) {
2135       switch (DataMI->getOpcode()) {
2136       default: break;
2137       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2138       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2139       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2140       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2141       }
2142       DataMI->setDesc(get(NewOpc));
2143       MO1.ChangeToRegister(MO0.getReg(), false);
2144     }
2145   }
2146   }
2147   NewMIs.push_back(DataMI);
2148
2149   // Emit the store instruction.
2150   if (UnfoldStore) {
2151     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2152     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2153       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2154     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2155   }
2156
2157   return true;
2158 }
2159
2160 bool
2161 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2162                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2163   if (!N->isTargetOpcode())
2164     return false;
2165
2166   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2167     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2168   if (I == MemOp2RegOpTable.end())
2169     return false;
2170   unsigned Opc = I->second.first;
2171   unsigned Index = I->second.second & 0xf;
2172   bool FoldedLoad = I->second.second & (1 << 4);
2173   bool FoldedStore = I->second.second & (1 << 5);
2174   const TargetInstrDesc &TID = get(Opc);
2175   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2176   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2177     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2178   std::vector<SDOperand> AddrOps;
2179   std::vector<SDOperand> BeforeOps;
2180   std::vector<SDOperand> AfterOps;
2181   unsigned NumOps = N->getNumOperands();
2182   for (unsigned i = 0; i != NumOps-1; ++i) {
2183     SDOperand Op = N->getOperand(i);
2184     if (i >= Index && i < Index+4)
2185       AddrOps.push_back(Op);
2186     else if (i < Index)
2187       BeforeOps.push_back(Op);
2188     else if (i > Index)
2189       AfterOps.push_back(Op);
2190   }
2191   SDOperand Chain = N->getOperand(NumOps-1);
2192   AddrOps.push_back(Chain);
2193
2194   // Emit the load instruction.
2195   SDNode *Load = 0;
2196   if (FoldedLoad) {
2197     MVT VT = *RC->vt_begin();
2198     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2199                              MVT::Other, &AddrOps[0], AddrOps.size());
2200     NewNodes.push_back(Load);
2201   }
2202
2203   // Emit the data processing instruction.
2204   std::vector<MVT> VTs;
2205   const TargetRegisterClass *DstRC = 0;
2206   if (TID.getNumDefs() > 0) {
2207     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2208     DstRC = DstTOI.isLookupPtrRegClass()
2209       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2210     VTs.push_back(*DstRC->vt_begin());
2211   }
2212   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2213     MVT VT = N->getValueType(i);
2214     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2215       VTs.push_back(VT);
2216   }
2217   if (Load)
2218     BeforeOps.push_back(SDOperand(Load, 0));
2219   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2220   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2221   NewNodes.push_back(NewNode);
2222
2223   // Emit the store instruction.
2224   if (FoldedStore) {
2225     AddrOps.pop_back();
2226     AddrOps.push_back(SDOperand(NewNode, 0));
2227     AddrOps.push_back(Chain);
2228     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2229                                       MVT::Other, &AddrOps[0], AddrOps.size());
2230     NewNodes.push_back(Store);
2231   }
2232
2233   return true;
2234 }
2235
2236 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2237                                       bool UnfoldLoad, bool UnfoldStore) const {
2238   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2239     MemOp2RegOpTable.find((unsigned*)Opc);
2240   if (I == MemOp2RegOpTable.end())
2241     return 0;
2242   bool FoldedLoad = I->second.second & (1 << 4);
2243   bool FoldedStore = I->second.second & (1 << 5);
2244   if (UnfoldLoad && !FoldedLoad)
2245     return 0;
2246   if (UnfoldStore && !FoldedStore)
2247     return 0;
2248   return I->second.first;
2249 }
2250
2251 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2252   if (MBB.empty()) return false;
2253
2254   switch (MBB.back().getOpcode()) {
2255   case X86::TCRETURNri:
2256   case X86::TCRETURNdi:
2257   case X86::RET:     // Return.
2258   case X86::RETI:
2259   case X86::TAILJMPd:
2260   case X86::TAILJMPr:
2261   case X86::TAILJMPm:
2262   case X86::JMP:     // Uncond branch.
2263   case X86::JMP32r:  // Indirect branch.
2264   case X86::JMP64r:  // Indirect branch (64-bit).
2265   case X86::JMP32m:  // Indirect branch through mem.
2266   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2267     return true;
2268   default: return false;
2269   }
2270 }
2271
2272 bool X86InstrInfo::
2273 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2274   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2275   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2276   return false;
2277 }
2278
2279 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2280   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2281   if (Subtarget->is64Bit())
2282     return &X86::GR64RegClass;
2283   else
2284     return &X86::GR32RegClass;
2285 }
2286
2287 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2288   switch (Desc->TSFlags & X86II::ImmMask) {
2289   case X86II::Imm8:   return 1;
2290   case X86II::Imm16:  return 2;
2291   case X86II::Imm32:  return 4;
2292   case X86II::Imm64:  return 8;
2293   default: assert(0 && "Immediate size not set!");
2294     return 0;
2295   }
2296 }
2297
2298 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2299 /// e.g. r8, xmm8, etc.
2300 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2301   if (!MO.isRegister()) return false;
2302   switch (MO.getReg()) {
2303   default: break;
2304   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2305   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2306   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2307   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2308   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2309   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2310   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2311   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2312   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2313   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2314     return true;
2315   }
2316   return false;
2317 }
2318
2319
2320 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2321 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2322 /// size, and 3) use of X86-64 extended registers.
2323 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2324   unsigned REX = 0;
2325   const TargetInstrDesc &Desc = MI.getDesc();
2326
2327   // Pseudo instructions do not need REX prefix byte.
2328   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2329     return 0;
2330   if (Desc.TSFlags & X86II::REX_W)
2331     REX |= 1 << 3;
2332
2333   unsigned NumOps = Desc.getNumOperands();
2334   if (NumOps) {
2335     bool isTwoAddr = NumOps > 1 &&
2336       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2337
2338     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2339     unsigned i = isTwoAddr ? 1 : 0;
2340     for (unsigned e = NumOps; i != e; ++i) {
2341       const MachineOperand& MO = MI.getOperand(i);
2342       if (MO.isRegister()) {
2343         unsigned Reg = MO.getReg();
2344         if (isX86_64NonExtLowByteReg(Reg))
2345           REX |= 0x40;
2346       }
2347     }
2348
2349     switch (Desc.TSFlags & X86II::FormMask) {
2350     case X86II::MRMInitReg:
2351       if (isX86_64ExtendedReg(MI.getOperand(0)))
2352         REX |= (1 << 0) | (1 << 2);
2353       break;
2354     case X86II::MRMSrcReg: {
2355       if (isX86_64ExtendedReg(MI.getOperand(0)))
2356         REX |= 1 << 2;
2357       i = isTwoAddr ? 2 : 1;
2358       for (unsigned e = NumOps; i != e; ++i) {
2359         const MachineOperand& MO = MI.getOperand(i);
2360         if (isX86_64ExtendedReg(MO))
2361           REX |= 1 << 0;
2362       }
2363       break;
2364     }
2365     case X86II::MRMSrcMem: {
2366       if (isX86_64ExtendedReg(MI.getOperand(0)))
2367         REX |= 1 << 2;
2368       unsigned Bit = 0;
2369       i = isTwoAddr ? 2 : 1;
2370       for (; i != NumOps; ++i) {
2371         const MachineOperand& MO = MI.getOperand(i);
2372         if (MO.isRegister()) {
2373           if (isX86_64ExtendedReg(MO))
2374             REX |= 1 << Bit;
2375           Bit++;
2376         }
2377       }
2378       break;
2379     }
2380     case X86II::MRM0m: case X86II::MRM1m:
2381     case X86II::MRM2m: case X86II::MRM3m:
2382     case X86II::MRM4m: case X86II::MRM5m:
2383     case X86II::MRM6m: case X86II::MRM7m:
2384     case X86II::MRMDestMem: {
2385       unsigned e = isTwoAddr ? 5 : 4;
2386       i = isTwoAddr ? 1 : 0;
2387       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2388         REX |= 1 << 2;
2389       unsigned Bit = 0;
2390       for (; i != e; ++i) {
2391         const MachineOperand& MO = MI.getOperand(i);
2392         if (MO.isRegister()) {
2393           if (isX86_64ExtendedReg(MO))
2394             REX |= 1 << Bit;
2395           Bit++;
2396         }
2397       }
2398       break;
2399     }
2400     default: {
2401       if (isX86_64ExtendedReg(MI.getOperand(0)))
2402         REX |= 1 << 0;
2403       i = isTwoAddr ? 2 : 1;
2404       for (unsigned e = NumOps; i != e; ++i) {
2405         const MachineOperand& MO = MI.getOperand(i);
2406         if (isX86_64ExtendedReg(MO))
2407           REX |= 1 << 2;
2408       }
2409       break;
2410     }
2411     }
2412   }
2413   return REX;
2414 }
2415
2416 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2417 /// relative block address instruction
2418 ///
2419 static unsigned sizePCRelativeBlockAddress() {
2420   return 4;
2421 }
2422
2423 /// sizeGlobalAddress - Give the size of the emission of this global address
2424 ///
2425 static unsigned sizeGlobalAddress(bool dword) {
2426   return dword ? 8 : 4;
2427 }
2428
2429 /// sizeConstPoolAddress - Give the size of the emission of this constant
2430 /// pool address
2431 ///
2432 static unsigned sizeConstPoolAddress(bool dword) {
2433   return dword ? 8 : 4;
2434 }
2435
2436 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2437 /// symbol
2438 ///
2439 static unsigned sizeExternalSymbolAddress(bool dword) {
2440   return dword ? 8 : 4;
2441 }
2442
2443 /// sizeJumpTableAddress - Give the size of the emission of this jump
2444 /// table address
2445 ///
2446 static unsigned sizeJumpTableAddress(bool dword) {
2447   return dword ? 8 : 4;
2448 }
2449
2450 static unsigned sizeConstant(unsigned Size) {
2451   return Size;
2452 }
2453
2454 static unsigned sizeRegModRMByte(){
2455   return 1;
2456 }
2457
2458 static unsigned sizeSIBByte(){
2459   return 1;
2460 }
2461
2462 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2463   unsigned FinalSize = 0;
2464   // If this is a simple integer displacement that doesn't require a relocation.
2465   if (!RelocOp) {
2466     FinalSize += sizeConstant(4);
2467     return FinalSize;
2468   }
2469
2470   // Otherwise, this is something that requires a relocation.
2471   if (RelocOp->isGlobalAddress()) {
2472     FinalSize += sizeGlobalAddress(false);
2473   } else if (RelocOp->isConstantPoolIndex()) {
2474     FinalSize += sizeConstPoolAddress(false);
2475   } else if (RelocOp->isJumpTableIndex()) {
2476     FinalSize += sizeJumpTableAddress(false);
2477   } else {
2478     assert(0 && "Unknown value to relocate!");
2479   }
2480   return FinalSize;
2481 }
2482
2483 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2484                                     bool IsPIC, bool Is64BitMode) {
2485   const MachineOperand &Op3 = MI.getOperand(Op+3);
2486   int DispVal = 0;
2487   const MachineOperand *DispForReloc = 0;
2488   unsigned FinalSize = 0;
2489
2490   // Figure out what sort of displacement we have to handle here.
2491   if (Op3.isGlobalAddress()) {
2492     DispForReloc = &Op3;
2493   } else if (Op3.isConstantPoolIndex()) {
2494     if (Is64BitMode || IsPIC) {
2495       DispForReloc = &Op3;
2496     } else {
2497       DispVal = 1;
2498     }
2499   } else if (Op3.isJumpTableIndex()) {
2500     if (Is64BitMode || IsPIC) {
2501       DispForReloc = &Op3;
2502     } else {
2503       DispVal = 1;
2504     }
2505   } else {
2506     DispVal = 1;
2507   }
2508
2509   const MachineOperand &Base     = MI.getOperand(Op);
2510   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2511
2512   unsigned BaseReg = Base.getReg();
2513
2514   // Is a SIB byte needed?
2515   if (IndexReg.getReg() == 0 &&
2516       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2517     if (BaseReg == 0) {  // Just a displacement?
2518       // Emit special case [disp32] encoding
2519       ++FinalSize;
2520       FinalSize += getDisplacementFieldSize(DispForReloc);
2521     } else {
2522       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2523       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2524         // Emit simple indirect register encoding... [EAX] f.e.
2525         ++FinalSize;
2526       // Be pessimistic and assume it's a disp32, not a disp8
2527       } else {
2528         // Emit the most general non-SIB encoding: [REG+disp32]
2529         ++FinalSize;
2530         FinalSize += getDisplacementFieldSize(DispForReloc);
2531       }
2532     }
2533
2534   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2535     assert(IndexReg.getReg() != X86::ESP &&
2536            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2537
2538     bool ForceDisp32 = false;
2539     if (BaseReg == 0 || DispForReloc) {
2540       // Emit the normal disp32 encoding.
2541       ++FinalSize;
2542       ForceDisp32 = true;
2543     } else {
2544       ++FinalSize;
2545     }
2546
2547     FinalSize += sizeSIBByte();
2548
2549     // Do we need to output a displacement?
2550     if (DispVal != 0 || ForceDisp32) {
2551       FinalSize += getDisplacementFieldSize(DispForReloc);
2552     }
2553   }
2554   return FinalSize;
2555 }
2556
2557
2558 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2559                                     const TargetInstrDesc *Desc,
2560                                     bool IsPIC, bool Is64BitMode) {
2561
2562   unsigned Opcode = Desc->Opcode;
2563   unsigned FinalSize = 0;
2564
2565   // Emit the lock opcode prefix as needed.
2566   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2567
2568   // Emit the repeat opcode prefix as needed.
2569   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2570
2571   // Emit the operand size opcode prefix as needed.
2572   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2573
2574   // Emit the address size opcode prefix as needed.
2575   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2576
2577   bool Need0FPrefix = false;
2578   switch (Desc->TSFlags & X86II::Op0Mask) {
2579   case X86II::TB:  // Two-byte opcode prefix
2580   case X86II::T8:  // 0F 38
2581   case X86II::TA:  // 0F 3A
2582     Need0FPrefix = true;
2583     break;
2584   case X86II::REP: break; // already handled.
2585   case X86II::XS:   // F3 0F
2586     ++FinalSize;
2587     Need0FPrefix = true;
2588     break;
2589   case X86II::XD:   // F2 0F
2590     ++FinalSize;
2591     Need0FPrefix = true;
2592     break;
2593   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2594   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2595     ++FinalSize;
2596     break; // Two-byte opcode prefix
2597   default: assert(0 && "Invalid prefix!");
2598   case 0: break;  // No prefix!
2599   }
2600
2601   if (Is64BitMode) {
2602     // REX prefix
2603     unsigned REX = X86InstrInfo::determineREX(MI);
2604     if (REX)
2605       ++FinalSize;
2606   }
2607
2608   // 0x0F escape code must be emitted just before the opcode.
2609   if (Need0FPrefix)
2610     ++FinalSize;
2611
2612   switch (Desc->TSFlags & X86II::Op0Mask) {
2613   case X86II::T8:  // 0F 38
2614     ++FinalSize;
2615     break;
2616   case X86II::TA:    // 0F 3A
2617     ++FinalSize;
2618     break;
2619   }
2620
2621   // If this is a two-address instruction, skip one of the register operands.
2622   unsigned NumOps = Desc->getNumOperands();
2623   unsigned CurOp = 0;
2624   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2625     CurOp++;
2626
2627   switch (Desc->TSFlags & X86II::FormMask) {
2628   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2629   case X86II::Pseudo:
2630     // Remember the current PC offset, this is the PIC relocation
2631     // base address.
2632     switch (Opcode) {
2633     default:
2634       break;
2635     case TargetInstrInfo::INLINEASM: {
2636       const MachineFunction *MF = MI.getParent()->getParent();
2637       const char *AsmStr = MI.getOperand(0).getSymbolName();
2638       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2639       FinalSize += AI->getInlineAsmLength(AsmStr);
2640       break;
2641     }
2642     case TargetInstrInfo::LABEL:
2643       break;
2644     case TargetInstrInfo::IMPLICIT_DEF:
2645     case TargetInstrInfo::DECLARE:
2646     case X86::DWARF_LOC:
2647     case X86::FP_REG_KILL:
2648       break;
2649     case X86::MOVPC32r: {
2650       // This emits the "call" portion of this pseudo instruction.
2651       ++FinalSize;
2652       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2653       break;
2654     }
2655     }
2656     CurOp = NumOps;
2657     break;
2658   case X86II::RawFrm:
2659     ++FinalSize;
2660
2661     if (CurOp != NumOps) {
2662       const MachineOperand &MO = MI.getOperand(CurOp++);
2663       if (MO.isMachineBasicBlock()) {
2664         FinalSize += sizePCRelativeBlockAddress();
2665       } else if (MO.isGlobalAddress()) {
2666         FinalSize += sizeGlobalAddress(false);
2667       } else if (MO.isExternalSymbol()) {
2668         FinalSize += sizeExternalSymbolAddress(false);
2669       } else if (MO.isImmediate()) {
2670         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2671       } else {
2672         assert(0 && "Unknown RawFrm operand!");
2673       }
2674     }
2675     break;
2676
2677   case X86II::AddRegFrm:
2678     ++FinalSize;
2679     ++CurOp;
2680
2681     if (CurOp != NumOps) {
2682       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2683       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2684       if (MO1.isImmediate())
2685         FinalSize += sizeConstant(Size);
2686       else {
2687         bool dword = false;
2688         if (Opcode == X86::MOV64ri)
2689           dword = true;
2690         if (MO1.isGlobalAddress()) {
2691           FinalSize += sizeGlobalAddress(dword);
2692         } else if (MO1.isExternalSymbol())
2693           FinalSize += sizeExternalSymbolAddress(dword);
2694         else if (MO1.isConstantPoolIndex())
2695           FinalSize += sizeConstPoolAddress(dword);
2696         else if (MO1.isJumpTableIndex())
2697           FinalSize += sizeJumpTableAddress(dword);
2698       }
2699     }
2700     break;
2701
2702   case X86II::MRMDestReg: {
2703     ++FinalSize;
2704     FinalSize += sizeRegModRMByte();
2705     CurOp += 2;
2706     if (CurOp != NumOps) {
2707       ++CurOp;
2708       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2709     }
2710     break;
2711   }
2712   case X86II::MRMDestMem: {
2713     ++FinalSize;
2714     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2715     CurOp += 5;
2716     if (CurOp != NumOps) {
2717       ++CurOp;
2718       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2719     }
2720     break;
2721   }
2722
2723   case X86II::MRMSrcReg:
2724     ++FinalSize;
2725     FinalSize += sizeRegModRMByte();
2726     CurOp += 2;
2727     if (CurOp != NumOps) {
2728       ++CurOp;
2729       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2730     }
2731     break;
2732
2733   case X86II::MRMSrcMem: {
2734
2735     ++FinalSize;
2736     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2737     CurOp += 5;
2738     if (CurOp != NumOps) {
2739       ++CurOp;
2740       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2741     }
2742     break;
2743   }
2744
2745   case X86II::MRM0r: case X86II::MRM1r:
2746   case X86II::MRM2r: case X86II::MRM3r:
2747   case X86II::MRM4r: case X86II::MRM5r:
2748   case X86II::MRM6r: case X86II::MRM7r:
2749     ++FinalSize;
2750     ++CurOp;
2751     FinalSize += sizeRegModRMByte();
2752
2753     if (CurOp != NumOps) {
2754       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2755       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2756       if (MO1.isImmediate())
2757         FinalSize += sizeConstant(Size);
2758       else {
2759         bool dword = false;
2760         if (Opcode == X86::MOV64ri32)
2761           dword = true;
2762         if (MO1.isGlobalAddress()) {
2763           FinalSize += sizeGlobalAddress(dword);
2764         } else if (MO1.isExternalSymbol())
2765           FinalSize += sizeExternalSymbolAddress(dword);
2766         else if (MO1.isConstantPoolIndex())
2767           FinalSize += sizeConstPoolAddress(dword);
2768         else if (MO1.isJumpTableIndex())
2769           FinalSize += sizeJumpTableAddress(dword);
2770       }
2771     }
2772     break;
2773
2774   case X86II::MRM0m: case X86II::MRM1m:
2775   case X86II::MRM2m: case X86II::MRM3m:
2776   case X86II::MRM4m: case X86II::MRM5m:
2777   case X86II::MRM6m: case X86II::MRM7m: {
2778
2779     ++FinalSize;
2780     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2781     CurOp += 4;
2782
2783     if (CurOp != NumOps) {
2784       const MachineOperand &MO = MI.getOperand(CurOp++);
2785       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2786       if (MO.isImmediate())
2787         FinalSize += sizeConstant(Size);
2788       else {
2789         bool dword = false;
2790         if (Opcode == X86::MOV64mi32)
2791           dword = true;
2792         if (MO.isGlobalAddress()) {
2793           FinalSize += sizeGlobalAddress(dword);
2794         } else if (MO.isExternalSymbol())
2795           FinalSize += sizeExternalSymbolAddress(dword);
2796         else if (MO.isConstantPoolIndex())
2797           FinalSize += sizeConstPoolAddress(dword);
2798         else if (MO.isJumpTableIndex())
2799           FinalSize += sizeJumpTableAddress(dword);
2800       }
2801     }
2802     break;
2803   }
2804
2805   case X86II::MRMInitReg:
2806     ++FinalSize;
2807     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
2808     FinalSize += sizeRegModRMByte();
2809     ++CurOp;
2810     break;
2811   }
2812
2813   if (!Desc->isVariadic() && CurOp != NumOps) {
2814     cerr << "Cannot determine size: ";
2815     MI.dump();
2816     cerr << '\n';
2817     abort();
2818   }
2819
2820
2821   return FinalSize;
2822 }
2823
2824
2825 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
2826   const TargetInstrDesc &Desc = MI->getDesc();
2827   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
2828   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
2829   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
2830   if (Desc.getOpcode() == X86::MOVPC32r) {
2831     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
2832   }
2833   return Size;
2834 }