lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/LLVMContext.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/CodeGen/PseudoSourceValue.h"
  29 #include "llvm/MC/MCInst.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include <limits>
  37
  38 #define GET_INSTRINFO_CTOR
  39 #include "X86GenInstrInfo.inc"
  40
  41 using namespace llvm;
  42
  43 static cl::opt<bool>
  44 NoFusing("disable-spill-fusing",
  45          cl::desc("Disable fusing of spill code into instructions"));
  46 static cl::opt<bool>
  47 PrintFailedFusing("print-failed-fuse-candidates",
  48                   cl::desc("Print instructions that the allocator wants to"
  49                            " fuse, but the X86 backend currently can't"),
  50                   cl::Hidden);
  51 static cl::opt<bool>
  52 ReMatPICStubLoad("remat-pic-stub-load",
  53                  cl::desc("Re-materialize load from stub in PIC mode"),
  54                  cl::init(false), cl::Hidden);
  55
  56 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  57   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  58                      ? X86::ADJCALLSTACKDOWN64
  59                      : X86::ADJCALLSTACKDOWN32),
  60                     (tm.getSubtarget<X86Subtarget>().is64Bit()
  61                      ? X86::ADJCALLSTACKUP64
  62                      : X86::ADJCALLSTACKUP32)),
  63     TM(tm), RI(tm, *this) {
  64   enum {
  65     TB_NOT_REVERSABLE = 1U << 31,
  66     TB_FLAGS = TB_NOT_REVERSABLE
  67   };
  68
  69   static const unsigned OpTbl2Addr[][2] = {
  70     { X86::ADC32ri,     X86::ADC32mi },
  71     { X86::ADC32ri8,    X86::ADC32mi8 },
  72     { X86::ADC32rr,     X86::ADC32mr },
  73     { X86::ADC64ri32,   X86::ADC64mi32 },
  74     { X86::ADC64ri8,    X86::ADC64mi8 },
  75     { X86::ADC64rr,     X86::ADC64mr },
  76     { X86::ADD16ri,     X86::ADD16mi },
  77     { X86::ADD16ri8,    X86::ADD16mi8 },
  78     { X86::ADD16ri_DB,  X86::ADD16mi  | TB_NOT_REVERSABLE },
  79     { X86::ADD16ri8_DB, X86::ADD16mi8 | TB_NOT_REVERSABLE },
  80     { X86::ADD16rr,     X86::ADD16mr },
  81     { X86::ADD16rr_DB,  X86::ADD16mr | TB_NOT_REVERSABLE },
  82     { X86::ADD32ri,     X86::ADD32mi },
  83     { X86::ADD32ri8,    X86::ADD32mi8 },
  84     { X86::ADD32ri_DB,  X86::ADD32mi | TB_NOT_REVERSABLE },
  85     { X86::ADD32ri8_DB, X86::ADD32mi8 | TB_NOT_REVERSABLE },
  86     { X86::ADD32rr,     X86::ADD32mr },
  87     { X86::ADD32rr_DB,  X86::ADD32mr | TB_NOT_REVERSABLE },
  88     { X86::ADD64ri32,   X86::ADD64mi32 },
  89     { X86::ADD64ri8,    X86::ADD64mi8 },
  90     { X86::ADD64ri32_DB,X86::ADD64mi32 | TB_NOT_REVERSABLE },
  91     { X86::ADD64ri8_DB, X86::ADD64mi8 | TB_NOT_REVERSABLE },
  92     { X86::ADD64rr,     X86::ADD64mr },
  93     { X86::ADD64rr_DB,  X86::ADD64mr | TB_NOT_REVERSABLE },
  94     { X86::ADD8ri,      X86::ADD8mi },
  95     { X86::ADD8rr,      X86::ADD8mr },
  96     { X86::AND16ri,     X86::AND16mi },
  97     { X86::AND16ri8,    X86::AND16mi8 },
  98     { X86::AND16rr,     X86::AND16mr },
  99     { X86::AND32ri,     X86::AND32mi },
 100     { X86::AND32ri8,    X86::AND32mi8 },
 101     { X86::AND32rr,     X86::AND32mr },
 102     { X86::AND64ri32,   X86::AND64mi32 },
 103     { X86::AND64ri8,    X86::AND64mi8 },
 104     { X86::AND64rr,     X86::AND64mr },
 105     { X86::AND8ri,      X86::AND8mi },
 106     { X86::AND8rr,      X86::AND8mr },
 107     { X86::DEC16r,      X86::DEC16m },
 108     { X86::DEC32r,      X86::DEC32m },
 109     { X86::DEC64_16r,   X86::DEC64_16m },
 110     { X86::DEC64_32r,   X86::DEC64_32m },
 111     { X86::DEC64r,      X86::DEC64m },
 112     { X86::DEC8r,       X86::DEC8m },
 113     { X86::INC16r,      X86::INC16m },
 114     { X86::INC32r,      X86::INC32m },
 115     { X86::INC64_16r,   X86::INC64_16m },
 116     { X86::INC64_32r,   X86::INC64_32m },
 117     { X86::INC64r,      X86::INC64m },
 118     { X86::INC8r,       X86::INC8m },
 119     { X86::NEG16r,      X86::NEG16m },
 120     { X86::NEG32r,      X86::NEG32m },
 121     { X86::NEG64r,      X86::NEG64m },
 122     { X86::NEG8r,       X86::NEG8m },
 123     { X86::NOT16r,      X86::NOT16m },
 124     { X86::NOT32r,      X86::NOT32m },
 125     { X86::NOT64r,      X86::NOT64m },
 126     { X86::NOT8r,       X86::NOT8m },
 127     { X86::OR16ri,      X86::OR16mi },
 128     { X86::OR16ri8,     X86::OR16mi8 },
 129     { X86::OR16rr,      X86::OR16mr },
 130     { X86::OR32ri,      X86::OR32mi },
 131     { X86::OR32ri8,     X86::OR32mi8 },
 132     { X86::OR32rr,      X86::OR32mr },
 133     { X86::OR64ri32,    X86::OR64mi32 },
 134     { X86::OR64ri8,     X86::OR64mi8 },
 135     { X86::OR64rr,      X86::OR64mr },
 136     { X86::OR8ri,       X86::OR8mi },
 137     { X86::OR8rr,       X86::OR8mr },
 138     { X86::ROL16r1,     X86::ROL16m1 },
 139     { X86::ROL16rCL,    X86::ROL16mCL },
 140     { X86::ROL16ri,     X86::ROL16mi },
 141     { X86::ROL32r1,     X86::ROL32m1 },
 142     { X86::ROL32rCL,    X86::ROL32mCL },
 143     { X86::ROL32ri,     X86::ROL32mi },
 144     { X86::ROL64r1,     X86::ROL64m1 },
 145     { X86::ROL64rCL,    X86::ROL64mCL },
 146     { X86::ROL64ri,     X86::ROL64mi },
 147     { X86::ROL8r1,      X86::ROL8m1 },
 148     { X86::ROL8rCL,     X86::ROL8mCL },
 149     { X86::ROL8ri,      X86::ROL8mi },
 150     { X86::ROR16r1,     X86::ROR16m1 },
 151     { X86::ROR16rCL,    X86::ROR16mCL },
 152     { X86::ROR16ri,     X86::ROR16mi },
 153     { X86::ROR32r1,     X86::ROR32m1 },
 154     { X86::ROR32rCL,    X86::ROR32mCL },
 155     { X86::ROR32ri,     X86::ROR32mi },
 156     { X86::ROR64r1,     X86::ROR64m1 },
 157     { X86::ROR64rCL,    X86::ROR64mCL },
 158     { X86::ROR64ri,     X86::ROR64mi },
 159     { X86::ROR8r1,      X86::ROR8m1 },
 160     { X86::ROR8rCL,     X86::ROR8mCL },
 161     { X86::ROR8ri,      X86::ROR8mi },
 162     { X86::SAR16r1,     X86::SAR16m1 },
 163     { X86::SAR16rCL,    X86::SAR16mCL },
 164     { X86::SAR16ri,     X86::SAR16mi },
 165     { X86::SAR32r1,     X86::SAR32m1 },
 166     { X86::SAR32rCL,    X86::SAR32mCL },
 167     { X86::SAR32ri,     X86::SAR32mi },
 168     { X86::SAR64r1,     X86::SAR64m1 },
 169     { X86::SAR64rCL,    X86::SAR64mCL },
 170     { X86::SAR64ri,     X86::SAR64mi },
 171     { X86::SAR8r1,      X86::SAR8m1 },
 172     { X86::SAR8rCL,     X86::SAR8mCL },
 173     { X86::SAR8ri,      X86::SAR8mi },
 174     { X86::SBB32ri,     X86::SBB32mi },
 175     { X86::SBB32ri8,    X86::SBB32mi8 },
 176     { X86::SBB32rr,     X86::SBB32mr },
 177     { X86::SBB64ri32,   X86::SBB64mi32 },
 178     { X86::SBB64ri8,    X86::SBB64mi8 },
 179     { X86::SBB64rr,     X86::SBB64mr },
 180     { X86::SHL16rCL,    X86::SHL16mCL },
 181     { X86::SHL16ri,     X86::SHL16mi },
 182     { X86::SHL32rCL,    X86::SHL32mCL },
 183     { X86::SHL32ri,     X86::SHL32mi },
 184     { X86::SHL64rCL,    X86::SHL64mCL },
 185     { X86::SHL64ri,     X86::SHL64mi },
 186     { X86::SHL8rCL,     X86::SHL8mCL },
 187     { X86::SHL8ri,      X86::SHL8mi },
 188     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 189     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 190     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 191     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 192     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 193     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 194     { X86::SHR16r1,     X86::SHR16m1 },
 195     { X86::SHR16rCL,    X86::SHR16mCL },
 196     { X86::SHR16ri,     X86::SHR16mi },
 197     { X86::SHR32r1,     X86::SHR32m1 },
 198     { X86::SHR32rCL,    X86::SHR32mCL },
 199     { X86::SHR32ri,     X86::SHR32mi },
 200     { X86::SHR64r1,     X86::SHR64m1 },
 201     { X86::SHR64rCL,    X86::SHR64mCL },
 202     { X86::SHR64ri,     X86::SHR64mi },
 203     { X86::SHR8r1,      X86::SHR8m1 },
 204     { X86::SHR8rCL,     X86::SHR8mCL },
 205     { X86::SHR8ri,      X86::SHR8mi },
 206     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 207     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 208     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 209     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 210     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 211     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 212     { X86::SUB16ri,     X86::SUB16mi },
 213     { X86::SUB16ri8,    X86::SUB16mi8 },
 214     { X86::SUB16rr,     X86::SUB16mr },
 215     { X86::SUB32ri,     X86::SUB32mi },
 216     { X86::SUB32ri8,    X86::SUB32mi8 },
 217     { X86::SUB32rr,     X86::SUB32mr },
 218     { X86::SUB64ri32,   X86::SUB64mi32 },
 219     { X86::SUB64ri8,    X86::SUB64mi8 },
 220     { X86::SUB64rr,     X86::SUB64mr },
 221     { X86::SUB8ri,      X86::SUB8mi },
 222     { X86::SUB8rr,      X86::SUB8mr },
 223     { X86::XOR16ri,     X86::XOR16mi },
 224     { X86::XOR16ri8,    X86::XOR16mi8 },
 225     { X86::XOR16rr,     X86::XOR16mr },
 226     { X86::XOR32ri,     X86::XOR32mi },
 227     { X86::XOR32ri8,    X86::XOR32mi8 },
 228     { X86::XOR32rr,     X86::XOR32mr },
 229     { X86::XOR64ri32,   X86::XOR64mi32 },
 230     { X86::XOR64ri8,    X86::XOR64mi8 },
 231     { X86::XOR64rr,     X86::XOR64mr },
 232     { X86::XOR8ri,      X86::XOR8mi },
 233     { X86::XOR8rr,      X86::XOR8mr }
 234   };
 235
 236   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 237     unsigned RegOp = OpTbl2Addr[i][0];
 238     unsigned MemOp = OpTbl2Addr[i][1] & ~TB_FLAGS;
 239     assert(!RegOp2MemOpTable2Addr.count(RegOp) && "Duplicated entries?");
 240     RegOp2MemOpTable2Addr[RegOp] = std::make_pair(MemOp, 0U);
 241
 242     // If this is not a reversible operation (because there is a many->one)
 243     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 244     if (OpTbl2Addr[i][1] & TB_NOT_REVERSABLE)
 245       continue;
 246
 247     // Index 0, folded load and store, no alignment requirement.
 248     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 249
 250     assert(!MemOp2RegOpTable.count(MemOp) &&
 251             "Duplicated entries in unfolding maps?");
 252     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 253   }
 254
 255   // If the third value is 1, then it's folding either a load or a store.
 256   static const unsigned OpTbl0[][4] = {
 257     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 258     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 259     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 260     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 261     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 262     { X86::WINCALL64r,  X86::WINCALL64m, 1, 0 },
 263     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 264     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 265     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 266     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 267     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 268     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 269     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 270     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 271     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 272     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 273     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 274     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 275     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 276     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 277     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 278     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 279     { X86::FsMOVAPDrr,  X86::MOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 280     { X86::FsMOVAPSrr,  X86::MOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 281     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 282     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 283     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 284     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 285     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 286     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 287     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 288     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 289     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 290     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 291     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 292     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 293     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 294     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 295     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 296     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 297     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 298     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 299     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 300     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 301     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 302     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 303     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr, 0, 32 },
 304     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr, 0, 32 },
 305     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr, 0, 32 },
 306     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 307     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 308     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 309     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 310     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 311     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 312     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr, 0, 0 },
 313     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr, 0, 0 },
 314     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 315     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 316     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 317     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 318     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 319     { X86::SETAr,       X86::SETAm, 0, 0 },
 320     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 321     { X86::SETBr,       X86::SETBm, 0, 0 },
 322     { X86::SETEr,       X86::SETEm, 0, 0 },
 323     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 324     { X86::SETGr,       X86::SETGm, 0, 0 },
 325     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 326     { X86::SETLr,       X86::SETLm, 0, 0 },
 327     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 328     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 329     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 330     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 331     { X86::SETOr,       X86::SETOm, 0, 0 },
 332     { X86::SETPr,       X86::SETPm, 0, 0 },
 333     { X86::SETSr,       X86::SETSm, 0, 0 },
 334     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 335     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 336     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 337     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 338     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 339     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 340   };
 341
 342   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 343     unsigned RegOp      = OpTbl0[i][0];
 344     unsigned MemOp      = OpTbl0[i][1] & ~TB_FLAGS;
 345     unsigned FoldedLoad = OpTbl0[i][2];
 346     unsigned Align      = OpTbl0[i][3];
 347     assert(!RegOp2MemOpTable0.count(RegOp) && "Duplicated entries?");
 348     RegOp2MemOpTable0[RegOp] = std::make_pair(MemOp, Align);
 349
 350     // If this is not a reversible operation (because there is a many->one)
 351     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 352     if (OpTbl0[i][1] & TB_NOT_REVERSABLE)
 353       continue;
 354
 355     // Index 0, folded load or store.
 356     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 357     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicated entries?");
 358     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 359   }
 360
 361   static const unsigned OpTbl1[][3] = {
 362     { X86::CMP16rr,         X86::CMP16rm, 0 },
 363     { X86::CMP32rr,         X86::CMP32rm, 0 },
 364     { X86::CMP64rr,         X86::CMP64rm, 0 },
 365     { X86::CMP8rr,          X86::CMP8rm, 0 },
 366     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 367     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 368     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 369     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 370     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 371     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 372     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 373     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 374     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 375     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 376     { X86::FsMOVAPDrr,      X86::MOVSDrm | TB_NOT_REVERSABLE , 0 },
 377     { X86::FsMOVAPSrr,      X86::MOVSSrm | TB_NOT_REVERSABLE , 0 },
 378     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 379     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 380     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 381     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 382     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 383     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 384     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 385     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 386     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 387     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 388     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 389     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 390     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 391     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 392     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm, 0 },
 393     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm, 0 },
 394     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 395     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 396     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 397     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 398     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 399     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 400     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm, 16 },
 401     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm, 16 },
 402     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 403     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 404     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 405     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 406     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 407     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 408     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm, 0 },
 409     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm, 0 },
 410     { X86::MOV16rr,         X86::MOV16rm, 0 },
 411     { X86::MOV32rr,         X86::MOV32rm, 0 },
 412     { X86::MOV64rr,         X86::MOV64rm, 0 },
 413     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 414     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 415     { X86::MOV8rr,          X86::MOV8rm, 0 },
 416     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 417     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 418     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm, 32 },
 419     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm, 32 },
 420     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 421     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 422     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 423     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 424     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm, 16 },
 425     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 426     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 427     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 428     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 429     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 430     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 431     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 432     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 433     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 434     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 435     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm, 0 },
 436     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm, 0 },
 437     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 438     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 439     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 440     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 441     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 442     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 443     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 444     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 445     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 446     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 447     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 448     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 449     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 450     { X86::RCPPSr,          X86::RCPPSm, 16 },
 451     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 452     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 453     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 454     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 455     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 456     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 457     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 458     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 459     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 460     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 461     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 462     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 463     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 464     { X86::TEST16rr,        X86::TEST16rm, 0 },
 465     { X86::TEST32rr,        X86::TEST32rm, 0 },
 466     { X86::TEST64rr,        X86::TEST64rm, 0 },
 467     { X86::TEST8rr,         X86::TEST8rm, 0 },
 468     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 469     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 470     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 },
 471     { X86::VUCOMISDrr,      X86::VUCOMISDrm, 0 },
 472     { X86::VUCOMISSrr,      X86::VUCOMISSrm, 0 }
 473   };
 474
 475   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 476     unsigned RegOp = OpTbl1[i][0];
 477     unsigned MemOp = OpTbl1[i][1] & ~TB_FLAGS;
 478     unsigned Align = OpTbl1[i][2];
 479     assert(!RegOp2MemOpTable1.count(RegOp) && "Duplicate entries");
 480     RegOp2MemOpTable1[RegOp] = std::make_pair(MemOp, Align);
 481
 482     // If this is not a reversible operation (because there is a many->one)
 483     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 484     if (OpTbl1[i][1] & TB_NOT_REVERSABLE)
 485       continue;
 486
 487     // Index 1, folded load
 488     unsigned AuxInfo = 1 | (1 << 4);
 489     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicate entries");
 490     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 491   }
 492
 493   static const unsigned OpTbl2[][3] = {
 494     { X86::ADC32rr,         X86::ADC32rm, 0 },
 495     { X86::ADC64rr,         X86::ADC64rm, 0 },
 496     { X86::ADD16rr,         X86::ADD16rm, 0 },
 497     { X86::ADD16rr_DB,      X86::ADD16rm | TB_NOT_REVERSABLE, 0 },
 498     { X86::ADD32rr,         X86::ADD32rm, 0 },
 499     { X86::ADD32rr_DB,      X86::ADD32rm | TB_NOT_REVERSABLE, 0 },
 500     { X86::ADD64rr,         X86::ADD64rm, 0 },
 501     { X86::ADD64rr_DB,      X86::ADD64rm | TB_NOT_REVERSABLE, 0 },
 502     { X86::ADD8rr,          X86::ADD8rm, 0 },
 503     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 504     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 505     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 506     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 507     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 508     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 509     { X86::AND16rr,         X86::AND16rm, 0 },
 510     { X86::AND32rr,         X86::AND32rm, 0 },
 511     { X86::AND64rr,         X86::AND64rm, 0 },
 512     { X86::AND8rr,          X86::AND8rm, 0 },
 513     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 514     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 515     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 516     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 517     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 518     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 519     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 520     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 521     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 522     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 523     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 524     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 525     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 526     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 527     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 528     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 529     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 530     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 531     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 532     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 533     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 534     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 535     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 536     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 537     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 538     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 539     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 540     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 541     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 542     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 543     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 544     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 545     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 546     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 547     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 548     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 549     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 550     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 551     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 552     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 553     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 554     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 555     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 556     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 557     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 558     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 559     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 560     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 561     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 562     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 563     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 564     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 565     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 566     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 567     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 568     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 569     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 570     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 571     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 572     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 573     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 574     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 575     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 576     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 577     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 578     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 579     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 580     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 581     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 582     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 583     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 584     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 585     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 586     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 587     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 588     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 589     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 590     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 591     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 592     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 593     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 594     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 595     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 596     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 597     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 598     { X86::MINPDrr,         X86::MINPDrm, 16 },
 599     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 600     { X86::MINPSrr,         X86::MINPSrm, 16 },
 601     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 602     { X86::MINSDrr,         X86::MINSDrm, 0 },
 603     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 604     { X86::MINSSrr,         X86::MINSSrm, 0 },
 605     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 606     { X86::MULPDrr,         X86::MULPDrm, 16 },
 607     { X86::MULPSrr,         X86::MULPSrm, 16 },
 608     { X86::MULSDrr,         X86::MULSDrm, 0 },
 609     { X86::MULSSrr,         X86::MULSSrm, 0 },
 610     { X86::OR16rr,          X86::OR16rm, 0 },
 611     { X86::OR32rr,          X86::OR32rm, 0 },
 612     { X86::OR64rr,          X86::OR64rm, 0 },
 613     { X86::OR8rr,           X86::OR8rm, 0 },
 614     { X86::ORPDrr,          X86::ORPDrm, 16 },
 615     { X86::ORPSrr,          X86::ORPSrm, 16 },
 616     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 617     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 618     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 619     { X86::PADDBrr,         X86::PADDBrm, 16 },
 620     { X86::PADDDrr,         X86::PADDDrm, 16 },
 621     { X86::PADDQrr,         X86::PADDQrm, 16 },
 622     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 623     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 624     { X86::PADDWrr,         X86::PADDWrm, 16 },
 625     { X86::PANDNrr,         X86::PANDNrm, 16 },
 626     { X86::PANDrr,          X86::PANDrm, 16 },
 627     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 628     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 629     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 630     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 631     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 632     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 633     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 634     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 635     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 636     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 637     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 638     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 639     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 640     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 641     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 642     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 643     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 644     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 645     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 646     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 647     { X86::PORrr,           X86::PORrm, 16 },
 648     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 649     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 650     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 651     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 652     { X86::PSRADrr,         X86::PSRADrm, 16 },
 653     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 654     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 655     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 656     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 657     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 658     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 659     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 660     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 661     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 662     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 663     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 664     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 665     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 666     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 667     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 668     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 669     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 670     { X86::PXORrr,          X86::PXORrm, 16 },
 671     { X86::SBB32rr,         X86::SBB32rm, 0 },
 672     { X86::SBB64rr,         X86::SBB64rm, 0 },
 673     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 674     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 675     { X86::SUB16rr,         X86::SUB16rm, 0 },
 676     { X86::SUB32rr,         X86::SUB32rm, 0 },
 677     { X86::SUB64rr,         X86::SUB64rm, 0 },
 678     { X86::SUB8rr,          X86::SUB8rm, 0 },
 679     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 680     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 681     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 682     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 683     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 684     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 685     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 686     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 687     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 688     { X86::XOR16rr,         X86::XOR16rm, 0 },
 689     { X86::XOR32rr,         X86::XOR32rm, 0 },
 690     { X86::XOR64rr,         X86::XOR64rm, 0 },
 691     { X86::XOR8rr,          X86::XOR8rm, 0 },
 692     { X86::XORPDrr,         X86::XORPDrm, 16 },
 693     { X86::XORPSrr,         X86::XORPSrm, 16 }
 694   };
 695
 696   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 697     unsigned RegOp = OpTbl2[i][0];
 698     unsigned MemOp = OpTbl2[i][1] & ~TB_FLAGS;
 699     unsigned Align = OpTbl2[i][2];
 700
 701     assert(!RegOp2MemOpTable2.count(RegOp) && "Duplicate entry!");
 702     RegOp2MemOpTable2[RegOp] = std::make_pair(MemOp, Align);
 703
 704     // If this is not a reversible operation (because there is a many->one)
 705     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 706     if (OpTbl2[i][1] & TB_NOT_REVERSABLE)
 707       continue;
 708
 709     // Index 2, folded load
 710     unsigned AuxInfo = 2 | (1 << 4);
 711     assert(!MemOp2RegOpTable.count(MemOp) &&
 712            "Duplicated entries in unfolding maps?");
 713     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 714   }
 715 }
 716
 717 bool
 718 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 719                                     unsigned &SrcReg, unsigned &DstReg,
 720                                     unsigned &SubIdx) const {
 721   switch (MI.getOpcode()) {
 722   default: break;
 723   case X86::MOVSX16rr8:
 724   case X86::MOVZX16rr8:
 725   case X86::MOVSX32rr8:
 726   case X86::MOVZX32rr8:
 727   case X86::MOVSX64rr8:
 728   case X86::MOVZX64rr8:
 729     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 730       // It's not always legal to reference the low 8-bit of the larger
 731       // register in 32-bit mode.
 732       return false;
 733   case X86::MOVSX32rr16:
 734   case X86::MOVZX32rr16:
 735   case X86::MOVSX64rr16:
 736   case X86::MOVZX64rr16:
 737   case X86::MOVSX64rr32:
 738   case X86::MOVZX64rr32: {
 739     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 740       // Be conservative.
 741       return false;
 742     SrcReg = MI.getOperand(1).getReg();
 743     DstReg = MI.getOperand(0).getReg();
 744     switch (MI.getOpcode()) {
 745     default:
 746       llvm_unreachable(0);
 747       break;
 748     case X86::MOVSX16rr8:
 749     case X86::MOVZX16rr8:
 750     case X86::MOVSX32rr8:
 751     case X86::MOVZX32rr8:
 752     case X86::MOVSX64rr8:
 753     case X86::MOVZX64rr8:
 754       SubIdx = X86::sub_8bit;
 755       break;
 756     case X86::MOVSX32rr16:
 757     case X86::MOVZX32rr16:
 758     case X86::MOVSX64rr16:
 759     case X86::MOVZX64rr16:
 760       SubIdx = X86::sub_16bit;
 761       break;
 762     case X86::MOVSX64rr32:
 763     case X86::MOVZX64rr32:
 764       SubIdx = X86::sub_32bit;
 765       break;
 766     }
 767     return true;
 768   }
 769   }
 770   return false;
 771 }
 772
 773 /// isFrameOperand - Return true and the FrameIndex if the specified
 774 /// operand and follow operands form a reference to the stack frame.
 775 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 776                                   int &FrameIndex) const {
 777   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 778       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 779       MI->getOperand(Op+1).getImm() == 1 &&
 780       MI->getOperand(Op+2).getReg() == 0 &&
 781       MI->getOperand(Op+3).getImm() == 0) {
 782     FrameIndex = MI->getOperand(Op).getIndex();
 783     return true;
 784   }
 785   return false;
 786 }
 787
 788 static bool isFrameLoadOpcode(int Opcode) {
 789   switch (Opcode) {
 790   default: break;
 791   case X86::MOV8rm:
 792   case X86::MOV16rm:
 793   case X86::MOV32rm:
 794   case X86::MOV64rm:
 795   case X86::LD_Fp64m:
 796   case X86::MOVSSrm:
 797   case X86::MOVSDrm:
 798   case X86::MOVAPSrm:
 799   case X86::MOVAPDrm:
 800   case X86::MOVDQArm:
 801   case X86::VMOVAPSYrm:
 802   case X86::VMOVAPDYrm:
 803   case X86::VMOVDQAYrm:
 804   case X86::MMX_MOVD64rm:
 805   case X86::MMX_MOVQ64rm:
 806     return true;
 807     break;
 808   }
 809   return false;
 810 }
 811
 812 static bool isFrameStoreOpcode(int Opcode) {
 813   switch (Opcode) {
 814   default: break;
 815   case X86::MOV8mr:
 816   case X86::MOV16mr:
 817   case X86::MOV32mr:
 818   case X86::MOV64mr:
 819   case X86::ST_FpP64m:
 820   case X86::MOVSSmr:
 821   case X86::MOVSDmr:
 822   case X86::MOVAPSmr:
 823   case X86::MOVAPDmr:
 824   case X86::MOVDQAmr:
 825   case X86::VMOVAPSYmr:
 826   case X86::VMOVAPDYmr:
 827   case X86::VMOVDQAYmr:
 828   case X86::MMX_MOVD64mr:
 829   case X86::MMX_MOVQ64mr:
 830   case X86::MMX_MOVNTQmr:
 831     return true;
 832   }
 833   return false;
 834 }
 835
 836 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 837                                            int &FrameIndex) const {
 838   if (isFrameLoadOpcode(MI->getOpcode()))
 839     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 840       return MI->getOperand(0).getReg();
 841   return 0;
 842 }
 843
 844 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 845                                                  int &FrameIndex) const {
 846   if (isFrameLoadOpcode(MI->getOpcode())) {
 847     unsigned Reg;
 848     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 849       return Reg;
 850     // Check for post-frame index elimination operations
 851     const MachineMemOperand *Dummy;
 852     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 853   }
 854   return 0;
 855 }
 856
 857 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 858                                           int &FrameIndex) const {
 859   if (isFrameStoreOpcode(MI->getOpcode()))
 860     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 861         isFrameOperand(MI, 0, FrameIndex))
 862       return MI->getOperand(X86::AddrNumOperands).getReg();
 863   return 0;
 864 }
 865
 866 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 867                                                 int &FrameIndex) const {
 868   if (isFrameStoreOpcode(MI->getOpcode())) {
 869     unsigned Reg;
 870     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 871       return Reg;
 872     // Check for post-frame index elimination operations
 873     const MachineMemOperand *Dummy;
 874     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 875   }
 876   return 0;
 877 }
 878
 879 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 880 /// X86::MOVPC32r.
 881 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 882   bool isPICBase = false;
 883   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 884          E = MRI.def_end(); I != E; ++I) {
 885     MachineInstr *DefMI = I.getOperand().getParent();
 886     if (DefMI->getOpcode() != X86::MOVPC32r)
 887       return false;
 888     assert(!isPICBase && "More than one PIC base?");
 889     isPICBase = true;
 890   }
 891   return isPICBase;
 892 }
 893
 894 bool
 895 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 896                                                 AliasAnalysis *AA) const {
 897   switch (MI->getOpcode()) {
 898   default: break;
 899     case X86::MOV8rm:
 900     case X86::MOV16rm:
 901     case X86::MOV32rm:
 902     case X86::MOV64rm:
 903     case X86::LD_Fp64m:
 904     case X86::MOVSSrm:
 905     case X86::MOVSDrm:
 906     case X86::MOVAPSrm:
 907     case X86::MOVUPSrm:
 908     case X86::MOVAPDrm:
 909     case X86::MOVDQArm:
 910     case X86::VMOVAPSYrm:
 911     case X86::VMOVUPSYrm:
 912     case X86::VMOVAPDYrm:
 913     case X86::VMOVDQAYrm:
 914     case X86::MMX_MOVD64rm:
 915     case X86::MMX_MOVQ64rm:
 916     case X86::FsMOVAPSrm:
 917     case X86::FsMOVAPDrm: {
 918       // Loads from constant pools are trivially rematerializable.
 919       if (MI->getOperand(1).isReg() &&
 920           MI->getOperand(2).isImm() &&
 921           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 922           MI->isInvariantLoad(AA)) {
 923         unsigned BaseReg = MI->getOperand(1).getReg();
 924         if (BaseReg == 0 || BaseReg == X86::RIP)
 925           return true;
 926         // Allow re-materialization of PIC load.
 927         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 928           return false;
 929         const MachineFunction &MF = *MI->getParent()->getParent();
 930         const MachineRegisterInfo &MRI = MF.getRegInfo();
 931         bool isPICBase = false;
 932         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 933                E = MRI.def_end(); I != E; ++I) {
 934           MachineInstr *DefMI = I.getOperand().getParent();
 935           if (DefMI->getOpcode() != X86::MOVPC32r)
 936             return false;
 937           assert(!isPICBase && "More than one PIC base?");
 938           isPICBase = true;
 939         }
 940         return isPICBase;
 941       }
 942       return false;
 943     }
 944
 945      case X86::LEA32r:
 946      case X86::LEA64r: {
 947        if (MI->getOperand(2).isImm() &&
 948            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 949            !MI->getOperand(4).isReg()) {
 950          // lea fi#, lea GV, etc. are all rematerializable.
 951          if (!MI->getOperand(1).isReg())
 952            return true;
 953          unsigned BaseReg = MI->getOperand(1).getReg();
 954          if (BaseReg == 0)
 955            return true;
 956          // Allow re-materialization of lea PICBase + x.
 957          const MachineFunction &MF = *MI->getParent()->getParent();
 958          const MachineRegisterInfo &MRI = MF.getRegInfo();
 959          return regIsPICBase(BaseReg, MRI);
 960        }
 961        return false;
 962      }
 963   }
 964
 965   // All other instructions marked M_REMATERIALIZABLE are always trivially
 966   // rematerializable.
 967   return true;
 968 }
 969
 970 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 971 /// would clobber the EFLAGS condition register. Note the result may be
 972 /// conservative. If it cannot definitely determine the safety after visiting
 973 /// a few instructions in each direction it assumes it's not safe.
 974 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 975                                   MachineBasicBlock::iterator I) {
 976   MachineBasicBlock::iterator E = MBB.end();
 977
 978   // For compile time consideration, if we are not able to determine the
 979   // safety after visiting 4 instructions in each direction, we will assume
 980   // it's not safe.
 981   MachineBasicBlock::iterator Iter = I;
 982   for (unsigned i = 0; Iter != E && i < 4; ++i) {
 983     bool SeenDef = false;
 984     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 985       MachineOperand &MO = Iter->getOperand(j);
 986       if (!MO.isReg())
 987         continue;
 988       if (MO.getReg() == X86::EFLAGS) {
 989         if (MO.isUse())
 990           return false;
 991         SeenDef = true;
 992       }
 993     }
 994
 995     if (SeenDef)
 996       // This instruction defines EFLAGS, no need to look any further.
 997       return true;
 998     ++Iter;
 999     // Skip over DBG_VALUE.
1000     while (Iter != E && Iter->isDebugValue())
1001       ++Iter;
1002   }
1003
1004   // It is safe to clobber EFLAGS at the end of a block of no successor has it
1005   // live in.
1006   if (Iter == E) {
1007     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
1008            SE = MBB.succ_end(); SI != SE; ++SI)
1009       if ((*SI)->isLiveIn(X86::EFLAGS))
1010         return false;
1011     return true;
1012   }
1013
1014   MachineBasicBlock::iterator B = MBB.begin();
1015   Iter = I;
1016   for (unsigned i = 0; i < 4; ++i) {
1017     // If we make it to the beginning of the block, it's safe to clobber
1018     // EFLAGS iff EFLAGS is not live-in.
1019     if (Iter == B)
1020       return !MBB.isLiveIn(X86::EFLAGS);
1021
1022     --Iter;
1023     // Skip over DBG_VALUE.
1024     while (Iter != B && Iter->isDebugValue())
1025       --Iter;
1026
1027     bool SawKill = false;
1028     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1029       MachineOperand &MO = Iter->getOperand(j);
1030       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1031         if (MO.isDef()) return MO.isDead();
1032         if (MO.isKill()) SawKill = true;
1033       }
1034     }
1035
1036     if (SawKill)
1037       // This instruction kills EFLAGS and doesn't redefine it, so
1038       // there's no need to look further.
1039       return true;
1040   }
1041
1042   // Conservative answer.
1043   return false;
1044 }
1045
1046 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1047                                  MachineBasicBlock::iterator I,
1048                                  unsigned DestReg, unsigned SubIdx,
1049                                  const MachineInstr *Orig,
1050                                  const TargetRegisterInfo &TRI) const {
1051   DebugLoc DL = Orig->getDebugLoc();
1052
1053   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1054   // Re-materialize them as movri instructions to avoid side effects.
1055   bool Clone = true;
1056   unsigned Opc = Orig->getOpcode();
1057   switch (Opc) {
1058   default: break;
1059   case X86::MOV8r0:
1060   case X86::MOV16r0:
1061   case X86::MOV32r0:
1062   case X86::MOV64r0: {
1063     if (!isSafeToClobberEFLAGS(MBB, I)) {
1064       switch (Opc) {
1065       default: break;
1066       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1067       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1068       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1069       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1070       }
1071       Clone = false;
1072     }
1073     break;
1074   }
1075   }
1076
1077   if (Clone) {
1078     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1079     MBB.insert(I, MI);
1080   } else {
1081     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1082   }
1083
1084   MachineInstr *NewMI = prior(I);
1085   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1086 }
1087
1088 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1089 /// is not marked dead.
1090 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1091   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1092     MachineOperand &MO = MI->getOperand(i);
1093     if (MO.isReg() && MO.isDef() &&
1094         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1095       return true;
1096     }
1097   }
1098   return false;
1099 }
1100
1101 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1102 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1103 /// to a 32-bit superregister and then truncating back down to a 16-bit
1104 /// subregister.
1105 MachineInstr *
1106 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1107                                            MachineFunction::iterator &MFI,
1108                                            MachineBasicBlock::iterator &MBBI,
1109                                            LiveVariables *LV) const {
1110   MachineInstr *MI = MBBI;
1111   unsigned Dest = MI->getOperand(0).getReg();
1112   unsigned Src = MI->getOperand(1).getReg();
1113   bool isDead = MI->getOperand(0).isDead();
1114   bool isKill = MI->getOperand(1).isKill();
1115
1116   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1117     ? X86::LEA64_32r : X86::LEA32r;
1118   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1119   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1120   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1121
1122   // Build and insert into an implicit UNDEF value. This is OK because
1123   // well be shifting and then extracting the lower 16-bits.
1124   // This has the potential to cause partial register stall. e.g.
1125   //   movw    (%rbp,%rcx,2), %dx
1126   //   leal    -65(%rdx), %esi
1127   // But testing has shown this *does* help performance in 64-bit mode (at
1128   // least on modern x86 machines).
1129   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1130   MachineInstr *InsMI =
1131     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1132     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1133     .addReg(Src, getKillRegState(isKill));
1134
1135   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1136                                     get(Opc), leaOutReg);
1137   switch (MIOpc) {
1138   default:
1139     llvm_unreachable(0);
1140     break;
1141   case X86::SHL16ri: {
1142     unsigned ShAmt = MI->getOperand(2).getImm();
1143     MIB.addReg(0).addImm(1 << ShAmt)
1144        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1145     break;
1146   }
1147   case X86::INC16r:
1148   case X86::INC64_16r:
1149     addRegOffset(MIB, leaInReg, true, 1);
1150     break;
1151   case X86::DEC16r:
1152   case X86::DEC64_16r:
1153     addRegOffset(MIB, leaInReg, true, -1);
1154     break;
1155   case X86::ADD16ri:
1156   case X86::ADD16ri8:
1157   case X86::ADD16ri_DB:
1158   case X86::ADD16ri8_DB:
1159     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1160     break;
1161   case X86::ADD16rr:
1162   case X86::ADD16rr_DB: {
1163     unsigned Src2 = MI->getOperand(2).getReg();
1164     bool isKill2 = MI->getOperand(2).isKill();
1165     unsigned leaInReg2 = 0;
1166     MachineInstr *InsMI2 = 0;
1167     if (Src == Src2) {
1168       // ADD16rr %reg1028<kill>, %reg1028
1169       // just a single insert_subreg.
1170       addRegReg(MIB, leaInReg, true, leaInReg, false);
1171     } else {
1172       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1173       // Build and insert into an implicit UNDEF value. This is OK because
1174       // well be shifting and then extracting the lower 16-bits.
1175       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1176       InsMI2 =
1177         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1178         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1179         .addReg(Src2, getKillRegState(isKill2));
1180       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1181     }
1182     if (LV && isKill2 && InsMI2)
1183       LV->replaceKillInstruction(Src2, MI, InsMI2);
1184     break;
1185   }
1186   }
1187
1188   MachineInstr *NewMI = MIB;
1189   MachineInstr *ExtMI =
1190     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1191     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1192     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1193
1194   if (LV) {
1195     // Update live variables
1196     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1197     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1198     if (isKill)
1199       LV->replaceKillInstruction(Src, MI, InsMI);
1200     if (isDead)
1201       LV->replaceKillInstruction(Dest, MI, ExtMI);
1202   }
1203
1204   return ExtMI;
1205 }
1206
1207 /// convertToThreeAddress - This method must be implemented by targets that
1208 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1209 /// may be able to convert a two-address instruction into a true
1210 /// three-address instruction on demand.  This allows the X86 target (for
1211 /// example) to convert ADD and SHL instructions into LEA instructions if they
1212 /// would require register copies due to two-addressness.
1213 ///
1214 /// This method returns a null pointer if the transformation cannot be
1215 /// performed, otherwise it returns the new instruction.
1216 ///
1217 MachineInstr *
1218 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1219                                     MachineBasicBlock::iterator &MBBI,
1220                                     LiveVariables *LV) const {
1221   MachineInstr *MI = MBBI;
1222   MachineFunction &MF = *MI->getParent()->getParent();
1223   // All instructions input are two-addr instructions.  Get the known operands.
1224   unsigned Dest = MI->getOperand(0).getReg();
1225   unsigned Src = MI->getOperand(1).getReg();
1226   bool isDead = MI->getOperand(0).isDead();
1227   bool isKill = MI->getOperand(1).isKill();
1228
1229   MachineInstr *NewMI = NULL;
1230   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1231   // we have better subtarget support, enable the 16-bit LEA generation here.
1232   // 16-bit LEA is also slow on Core2.
1233   bool DisableLEA16 = true;
1234   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1235
1236   unsigned MIOpc = MI->getOpcode();
1237   switch (MIOpc) {
1238   case X86::SHUFPSrri: {
1239     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1240     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1241
1242     unsigned B = MI->getOperand(1).getReg();
1243     unsigned C = MI->getOperand(2).getReg();
1244     if (B != C) return 0;
1245     unsigned A = MI->getOperand(0).getReg();
1246     unsigned M = MI->getOperand(3).getImm();
1247     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1248       .addReg(A, RegState::Define | getDeadRegState(isDead))
1249       .addReg(B, getKillRegState(isKill)).addImm(M);
1250     break;
1251   }
1252   case X86::SHL64ri: {
1253     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1254     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1255     // the flags produced by a shift yet, so this is safe.
1256     unsigned ShAmt = MI->getOperand(2).getImm();
1257     if (ShAmt == 0 || ShAmt >= 4) return 0;
1258
1259     // LEA can't handle RSP.
1260     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1261         !MF.getRegInfo().constrainRegClass(Src, &X86::GR64_NOSPRegClass))
1262       return 0;
1263
1264     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1265       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1266       .addReg(0).addImm(1 << ShAmt)
1267       .addReg(Src, getKillRegState(isKill))
1268       .addImm(0).addReg(0);
1269     break;
1270   }
1271   case X86::SHL32ri: {
1272     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1273     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1274     // the flags produced by a shift yet, so this is safe.
1275     unsigned ShAmt = MI->getOperand(2).getImm();
1276     if (ShAmt == 0 || ShAmt >= 4) return 0;
1277
1278     // LEA can't handle ESP.
1279     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1280         !MF.getRegInfo().constrainRegClass(Src, &X86::GR32_NOSPRegClass))
1281       return 0;
1282
1283     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1284     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1285       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1286       .addReg(0).addImm(1 << ShAmt)
1287       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1288     break;
1289   }
1290   case X86::SHL16ri: {
1291     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1292     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1293     // the flags produced by a shift yet, so this is safe.
1294     unsigned ShAmt = MI->getOperand(2).getImm();
1295     if (ShAmt == 0 || ShAmt >= 4) return 0;
1296
1297     if (DisableLEA16)
1298       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1299     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1300       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1301       .addReg(0).addImm(1 << ShAmt)
1302       .addReg(Src, getKillRegState(isKill))
1303       .addImm(0).addReg(0);
1304     break;
1305   }
1306   default: {
1307     // The following opcodes also sets the condition code register(s). Only
1308     // convert them to equivalent lea if the condition code register def's
1309     // are dead!
1310     if (hasLiveCondCodeDef(MI))
1311       return 0;
1312
1313     switch (MIOpc) {
1314     default: return 0;
1315     case X86::INC64r:
1316     case X86::INC32r:
1317     case X86::INC64_32r: {
1318       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1319       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1320         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1321
1322       // LEA can't handle RSP.
1323       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1324           !MF.getRegInfo().constrainRegClass(Src,
1325                             MIOpc == X86::INC64r ? X86::GR64_NOSPRegisterClass :
1326                                                    X86::GR32_NOSPRegisterClass))
1327         return 0;
1328
1329       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1330                               .addReg(Dest, RegState::Define |
1331                                       getDeadRegState(isDead)),
1332                               Src, isKill, 1);
1333       break;
1334     }
1335     case X86::INC16r:
1336     case X86::INC64_16r:
1337       if (DisableLEA16)
1338         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1339       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1340       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1341                            .addReg(Dest, RegState::Define |
1342                                    getDeadRegState(isDead)),
1343                            Src, isKill, 1);
1344       break;
1345     case X86::DEC64r:
1346     case X86::DEC32r:
1347     case X86::DEC64_32r: {
1348       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1349       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1350         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1351       // LEA can't handle RSP.
1352       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1353           !MF.getRegInfo().constrainRegClass(Src,
1354                             MIOpc == X86::DEC64r ? X86::GR64_NOSPRegisterClass :
1355                                                    X86::GR32_NOSPRegisterClass))
1356         return 0;
1357
1358       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1359                               .addReg(Dest, RegState::Define |
1360                                       getDeadRegState(isDead)),
1361                               Src, isKill, -1);
1362       break;
1363     }
1364     case X86::DEC16r:
1365     case X86::DEC64_16r:
1366       if (DisableLEA16)
1367         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1368       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1369       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1370                            .addReg(Dest, RegState::Define |
1371                                    getDeadRegState(isDead)),
1372                            Src, isKill, -1);
1373       break;
1374     case X86::ADD64rr:
1375     case X86::ADD64rr_DB:
1376     case X86::ADD32rr:
1377     case X86::ADD32rr_DB: {
1378       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1379       unsigned Opc;
1380       TargetRegisterClass *RC;
1381       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB) {
1382         Opc = X86::LEA64r;
1383         RC = X86::GR64_NOSPRegisterClass;
1384       } else {
1385         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1386         RC = X86::GR32_NOSPRegisterClass;
1387       }
1388
1389
1390       unsigned Src2 = MI->getOperand(2).getReg();
1391       bool isKill2 = MI->getOperand(2).isKill();
1392
1393       // LEA can't handle RSP.
1394       if (TargetRegisterInfo::isVirtualRegister(Src2) &&
1395           !MF.getRegInfo().constrainRegClass(Src2, RC))
1396         return 0;
1397
1398       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1399                         .addReg(Dest, RegState::Define |
1400                                 getDeadRegState(isDead)),
1401                         Src, isKill, Src2, isKill2);
1402       if (LV && isKill2)
1403         LV->replaceKillInstruction(Src2, MI, NewMI);
1404       break;
1405     }
1406     case X86::ADD16rr:
1407     case X86::ADD16rr_DB: {
1408       if (DisableLEA16)
1409         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1410       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1411       unsigned Src2 = MI->getOperand(2).getReg();
1412       bool isKill2 = MI->getOperand(2).isKill();
1413       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1414                         .addReg(Dest, RegState::Define |
1415                                 getDeadRegState(isDead)),
1416                         Src, isKill, Src2, isKill2);
1417       if (LV && isKill2)
1418         LV->replaceKillInstruction(Src2, MI, NewMI);
1419       break;
1420     }
1421     case X86::ADD64ri32:
1422     case X86::ADD64ri8:
1423     case X86::ADD64ri32_DB:
1424     case X86::ADD64ri8_DB:
1425       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1426       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1427                               .addReg(Dest, RegState::Define |
1428                                       getDeadRegState(isDead)),
1429                               Src, isKill, MI->getOperand(2).getImm());
1430       break;
1431     case X86::ADD32ri:
1432     case X86::ADD32ri8:
1433     case X86::ADD32ri_DB:
1434     case X86::ADD32ri8_DB: {
1435       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1436       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1437       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1438                               .addReg(Dest, RegState::Define |
1439                                       getDeadRegState(isDead)),
1440                                 Src, isKill, MI->getOperand(2).getImm());
1441       break;
1442     }
1443     case X86::ADD16ri:
1444     case X86::ADD16ri8:
1445     case X86::ADD16ri_DB:
1446     case X86::ADD16ri8_DB:
1447       if (DisableLEA16)
1448         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1449       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1450       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1451                               .addReg(Dest, RegState::Define |
1452                                       getDeadRegState(isDead)),
1453                               Src, isKill, MI->getOperand(2).getImm());
1454       break;
1455     }
1456   }
1457   }
1458
1459   if (!NewMI) return 0;
1460
1461   if (LV) {  // Update live variables
1462     if (isKill)
1463       LV->replaceKillInstruction(Src, MI, NewMI);
1464     if (isDead)
1465       LV->replaceKillInstruction(Dest, MI, NewMI);
1466   }
1467
1468   MFI->insert(MBBI, NewMI);          // Insert the new inst
1469   return NewMI;
1470 }
1471
1472 /// commuteInstruction - We have a few instructions that must be hacked on to
1473 /// commute them.
1474 ///
1475 MachineInstr *
1476 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1477   switch (MI->getOpcode()) {
1478   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1479   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1480   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1481   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1482   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1483   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1484     unsigned Opc;
1485     unsigned Size;
1486     switch (MI->getOpcode()) {
1487     default: llvm_unreachable("Unreachable!");
1488     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1489     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1490     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1491     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1492     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1493     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1494     }
1495     unsigned Amt = MI->getOperand(3).getImm();
1496     if (NewMI) {
1497       MachineFunction &MF = *MI->getParent()->getParent();
1498       MI = MF.CloneMachineInstr(MI);
1499       NewMI = false;
1500     }
1501     MI->setDesc(get(Opc));
1502     MI->getOperand(3).setImm(Size-Amt);
1503     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1504   }
1505   case X86::CMOVB16rr:
1506   case X86::CMOVB32rr:
1507   case X86::CMOVB64rr:
1508   case X86::CMOVAE16rr:
1509   case X86::CMOVAE32rr:
1510   case X86::CMOVAE64rr:
1511   case X86::CMOVE16rr:
1512   case X86::CMOVE32rr:
1513   case X86::CMOVE64rr:
1514   case X86::CMOVNE16rr:
1515   case X86::CMOVNE32rr:
1516   case X86::CMOVNE64rr:
1517   case X86::CMOVBE16rr:
1518   case X86::CMOVBE32rr:
1519   case X86::CMOVBE64rr:
1520   case X86::CMOVA16rr:
1521   case X86::CMOVA32rr:
1522   case X86::CMOVA64rr:
1523   case X86::CMOVL16rr:
1524   case X86::CMOVL32rr:
1525   case X86::CMOVL64rr:
1526   case X86::CMOVGE16rr:
1527   case X86::CMOVGE32rr:
1528   case X86::CMOVGE64rr:
1529   case X86::CMOVLE16rr:
1530   case X86::CMOVLE32rr:
1531   case X86::CMOVLE64rr:
1532   case X86::CMOVG16rr:
1533   case X86::CMOVG32rr:
1534   case X86::CMOVG64rr:
1535   case X86::CMOVS16rr:
1536   case X86::CMOVS32rr:
1537   case X86::CMOVS64rr:
1538   case X86::CMOVNS16rr:
1539   case X86::CMOVNS32rr:
1540   case X86::CMOVNS64rr:
1541   case X86::CMOVP16rr:
1542   case X86::CMOVP32rr:
1543   case X86::CMOVP64rr:
1544   case X86::CMOVNP16rr:
1545   case X86::CMOVNP32rr:
1546   case X86::CMOVNP64rr:
1547   case X86::CMOVO16rr:
1548   case X86::CMOVO32rr:
1549   case X86::CMOVO64rr:
1550   case X86::CMOVNO16rr:
1551   case X86::CMOVNO32rr:
1552   case X86::CMOVNO64rr: {
1553     unsigned Opc = 0;
1554     switch (MI->getOpcode()) {
1555     default: break;
1556     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1557     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1558     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1559     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1560     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1561     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1562     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1563     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1564     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1565     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1566     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1567     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1568     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1569     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1570     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1571     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1572     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1573     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1574     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1575     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1576     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1577     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1578     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1579     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1580     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1581     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1582     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1583     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1584     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1585     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1586     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1587     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1588     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1589     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1590     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1591     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1592     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1593     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1594     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1595     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1596     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1597     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1598     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1599     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1600     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1601     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1602     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1603     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1604     }
1605     if (NewMI) {
1606       MachineFunction &MF = *MI->getParent()->getParent();
1607       MI = MF.CloneMachineInstr(MI);
1608       NewMI = false;
1609     }
1610     MI->setDesc(get(Opc));
1611     // Fallthrough intended.
1612   }
1613   default:
1614     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1615   }
1616 }
1617
1618 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1619   switch (BrOpc) {
1620   default: return X86::COND_INVALID;
1621   case X86::JE_4:  return X86::COND_E;
1622   case X86::JNE_4: return X86::COND_NE;
1623   case X86::JL_4:  return X86::COND_L;
1624   case X86::JLE_4: return X86::COND_LE;
1625   case X86::JG_4:  return X86::COND_G;
1626   case X86::JGE_4: return X86::COND_GE;
1627   case X86::JB_4:  return X86::COND_B;
1628   case X86::JBE_4: return X86::COND_BE;
1629   case X86::JA_4:  return X86::COND_A;
1630   case X86::JAE_4: return X86::COND_AE;
1631   case X86::JS_4:  return X86::COND_S;
1632   case X86::JNS_4: return X86::COND_NS;
1633   case X86::JP_4:  return X86::COND_P;
1634   case X86::JNP_4: return X86::COND_NP;
1635   case X86::JO_4:  return X86::COND_O;
1636   case X86::JNO_4: return X86::COND_NO;
1637   }
1638 }
1639
1640 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1641   switch (CC) {
1642   default: llvm_unreachable("Illegal condition code!");
1643   case X86::COND_E:  return X86::JE_4;
1644   case X86::COND_NE: return X86::JNE_4;
1645   case X86::COND_L:  return X86::JL_4;
1646   case X86::COND_LE: return X86::JLE_4;
1647   case X86::COND_G:  return X86::JG_4;
1648   case X86::COND_GE: return X86::JGE_4;
1649   case X86::COND_B:  return X86::JB_4;
1650   case X86::COND_BE: return X86::JBE_4;
1651   case X86::COND_A:  return X86::JA_4;
1652   case X86::COND_AE: return X86::JAE_4;
1653   case X86::COND_S:  return X86::JS_4;
1654   case X86::COND_NS: return X86::JNS_4;
1655   case X86::COND_P:  return X86::JP_4;
1656   case X86::COND_NP: return X86::JNP_4;
1657   case X86::COND_O:  return X86::JO_4;
1658   case X86::COND_NO: return X86::JNO_4;
1659   }
1660 }
1661
1662 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1663 /// e.g. turning COND_E to COND_NE.
1664 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1665   switch (CC) {
1666   default: llvm_unreachable("Illegal condition code!");
1667   case X86::COND_E:  return X86::COND_NE;
1668   case X86::COND_NE: return X86::COND_E;
1669   case X86::COND_L:  return X86::COND_GE;
1670   case X86::COND_LE: return X86::COND_G;
1671   case X86::COND_G:  return X86::COND_LE;
1672   case X86::COND_GE: return X86::COND_L;
1673   case X86::COND_B:  return X86::COND_AE;
1674   case X86::COND_BE: return X86::COND_A;
1675   case X86::COND_A:  return X86::COND_BE;
1676   case X86::COND_AE: return X86::COND_B;
1677   case X86::COND_S:  return X86::COND_NS;
1678   case X86::COND_NS: return X86::COND_S;
1679   case X86::COND_P:  return X86::COND_NP;
1680   case X86::COND_NP: return X86::COND_P;
1681   case X86::COND_O:  return X86::COND_NO;
1682   case X86::COND_NO: return X86::COND_O;
1683   }
1684 }
1685
1686 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1687   const MCInstrDesc &MCID = MI->getDesc();
1688   if (!MCID.isTerminator()) return false;
1689
1690   // Conditional branch is a special case.
1691   if (MCID.isBranch() && !MCID.isBarrier())
1692     return true;
1693   if (!MCID.isPredicable())
1694     return true;
1695   return !isPredicated(MI);
1696 }
1697
1698 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1699                                  MachineBasicBlock *&TBB,
1700                                  MachineBasicBlock *&FBB,
1701                                  SmallVectorImpl<MachineOperand> &Cond,
1702                                  bool AllowModify) const {
1703   // Start from the bottom of the block and work up, examining the
1704   // terminator instructions.
1705   MachineBasicBlock::iterator I = MBB.end();
1706   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1707   while (I != MBB.begin()) {
1708     --I;
1709     if (I->isDebugValue())
1710       continue;
1711
1712     // Working from the bottom, when we see a non-terminator instruction, we're
1713     // done.
1714     if (!isUnpredicatedTerminator(I))
1715       break;
1716
1717     // A terminator that isn't a branch can't easily be handled by this
1718     // analysis.
1719     if (!I->getDesc().isBranch())
1720       return true;
1721
1722     // Handle unconditional branches.
1723     if (I->getOpcode() == X86::JMP_4) {
1724       UnCondBrIter = I;
1725
1726       if (!AllowModify) {
1727         TBB = I->getOperand(0).getMBB();
1728         continue;
1729       }
1730
1731       // If the block has any instructions after a JMP, delete them.
1732       while (llvm::next(I) != MBB.end())
1733         llvm::next(I)->eraseFromParent();
1734
1735       Cond.clear();
1736       FBB = 0;
1737
1738       // Delete the JMP if it's equivalent to a fall-through.
1739       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1740         TBB = 0;
1741         I->eraseFromParent();
1742         I = MBB.end();
1743         UnCondBrIter = MBB.end();
1744         continue;
1745       }
1746
1747       // TBB is used to indicate the unconditional destination.
1748       TBB = I->getOperand(0).getMBB();
1749       continue;
1750     }
1751
1752     // Handle conditional branches.
1753     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1754     if (BranchCode == X86::COND_INVALID)
1755       return true;  // Can't handle indirect branch.
1756
1757     // Working from the bottom, handle the first conditional branch.
1758     if (Cond.empty()) {
1759       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1760       if (AllowModify && UnCondBrIter != MBB.end() &&
1761           MBB.isLayoutSuccessor(TargetBB)) {
1762         // If we can modify the code and it ends in something like:
1763         //
1764         //     jCC L1
1765         //     jmp L2
1766         //   L1:
1767         //     ...
1768         //   L2:
1769         //
1770         // Then we can change this to:
1771         //
1772         //     jnCC L2
1773         //   L1:
1774         //     ...
1775         //   L2:
1776         //
1777         // Which is a bit more efficient.
1778         // We conditionally jump to the fall-through block.
1779         BranchCode = GetOppositeBranchCondition(BranchCode);
1780         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1781         MachineBasicBlock::iterator OldInst = I;
1782
1783         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1784           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1785         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1786           .addMBB(TargetBB);
1787
1788         OldInst->eraseFromParent();
1789         UnCondBrIter->eraseFromParent();
1790
1791         // Restart the analysis.
1792         UnCondBrIter = MBB.end();
1793         I = MBB.end();
1794         continue;
1795       }
1796
1797       FBB = TBB;
1798       TBB = I->getOperand(0).getMBB();
1799       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1800       continue;
1801     }
1802
1803     // Handle subsequent conditional branches. Only handle the case where all
1804     // conditional branches branch to the same destination and their condition
1805     // opcodes fit one of the special multi-branch idioms.
1806     assert(Cond.size() == 1);
1807     assert(TBB);
1808
1809     // Only handle the case where all conditional branches branch to the same
1810     // destination.
1811     if (TBB != I->getOperand(0).getMBB())
1812       return true;
1813
1814     // If the conditions are the same, we can leave them alone.
1815     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1816     if (OldBranchCode == BranchCode)
1817       continue;
1818
1819     // If they differ, see if they fit one of the known patterns. Theoretically,
1820     // we could handle more patterns here, but we shouldn't expect to see them
1821     // if instruction selection has done a reasonable job.
1822     if ((OldBranchCode == X86::COND_NP &&
1823          BranchCode == X86::COND_E) ||
1824         (OldBranchCode == X86::COND_E &&
1825          BranchCode == X86::COND_NP))
1826       BranchCode = X86::COND_NP_OR_E;
1827     else if ((OldBranchCode == X86::COND_P &&
1828               BranchCode == X86::COND_NE) ||
1829              (OldBranchCode == X86::COND_NE &&
1830               BranchCode == X86::COND_P))
1831       BranchCode = X86::COND_NE_OR_P;
1832     else
1833       return true;
1834
1835     // Update the MachineOperand.
1836     Cond[0].setImm(BranchCode);
1837   }
1838
1839   return false;
1840 }
1841
1842 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1843   MachineBasicBlock::iterator I = MBB.end();
1844   unsigned Count = 0;
1845
1846   while (I != MBB.begin()) {
1847     --I;
1848     if (I->isDebugValue())
1849       continue;
1850     if (I->getOpcode() != X86::JMP_4 &&
1851         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1852       break;
1853     // Remove the branch.
1854     I->eraseFromParent();
1855     I = MBB.end();
1856     ++Count;
1857   }
1858
1859   return Count;
1860 }
1861
1862 unsigned
1863 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1864                            MachineBasicBlock *FBB,
1865                            const SmallVectorImpl<MachineOperand> &Cond,
1866                            DebugLoc DL) const {
1867   // Shouldn't be a fall through.
1868   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1869   assert((Cond.size() == 1 || Cond.size() == 0) &&
1870          "X86 branch conditions have one component!");
1871
1872   if (Cond.empty()) {
1873     // Unconditional branch?
1874     assert(!FBB && "Unconditional branch with multiple successors!");
1875     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1876     return 1;
1877   }
1878
1879   // Conditional branch.
1880   unsigned Count = 0;
1881   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1882   switch (CC) {
1883   case X86::COND_NP_OR_E:
1884     // Synthesize NP_OR_E with two branches.
1885     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1886     ++Count;
1887     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1888     ++Count;
1889     break;
1890   case X86::COND_NE_OR_P:
1891     // Synthesize NE_OR_P with two branches.
1892     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1893     ++Count;
1894     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1895     ++Count;
1896     break;
1897   default: {
1898     unsigned Opc = GetCondBranchFromCond(CC);
1899     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1900     ++Count;
1901   }
1902   }
1903   if (FBB) {
1904     // Two-way Conditional branch. Insert the second branch.
1905     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1906     ++Count;
1907   }
1908   return Count;
1909 }
1910
1911 /// isHReg - Test if the given register is a physical h register.
1912 static bool isHReg(unsigned Reg) {
1913   return X86::GR8_ABCD_HRegClass.contains(Reg);
1914 }
1915
1916 // Try and copy between VR128/VR64 and GR64 registers.
1917 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg) {
1918   // SrcReg(VR128) -> DestReg(GR64)
1919   // SrcReg(VR64)  -> DestReg(GR64)
1920   // SrcReg(GR64)  -> DestReg(VR128)
1921   // SrcReg(GR64)  -> DestReg(VR64)
1922
1923   if (X86::GR64RegClass.contains(DestReg)) {
1924     if (X86::VR128RegClass.contains(SrcReg)) {
1925       // Copy from a VR128 register to a GR64 register.
1926       return X86::MOVPQIto64rr;
1927     } else if (X86::VR64RegClass.contains(SrcReg)) {
1928       // Copy from a VR64 register to a GR64 register.
1929       return X86::MOVSDto64rr;
1930     }
1931   } else if (X86::GR64RegClass.contains(SrcReg)) {
1932     // Copy from a GR64 register to a VR128 register.
1933     if (X86::VR128RegClass.contains(DestReg))
1934       return X86::MOV64toPQIrr;
1935     // Copy from a GR64 register to a VR64 register.
1936     else if (X86::VR64RegClass.contains(DestReg))
1937       return X86::MOV64toSDrr;
1938   }
1939
1940   return 0;
1941 }
1942
1943 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1944                                MachineBasicBlock::iterator MI, DebugLoc DL,
1945                                unsigned DestReg, unsigned SrcReg,
1946                                bool KillSrc) const {
1947   // First deal with the normal symmetric copies.
1948   unsigned Opc = 0;
1949   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1950     Opc = X86::MOV64rr;
1951   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1952     Opc = X86::MOV32rr;
1953   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1954     Opc = X86::MOV16rr;
1955   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1956     // Copying to or from a physical H register on x86-64 requires a NOREX
1957     // move.  Otherwise use a normal move.
1958     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1959         TM.getSubtarget<X86Subtarget>().is64Bit())
1960       Opc = X86::MOV8rr_NOREX;
1961     else
1962       Opc = X86::MOV8rr;
1963   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
1964     Opc = TM.getSubtarget<X86Subtarget>().hasAVX() ?
1965           X86::VMOVAPSrr : X86::MOVAPSrr;
1966   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
1967     Opc = X86::VMOVAPSYrr;
1968   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
1969     Opc = X86::MMX_MOVQ64rr;
1970   else
1971     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg);
1972
1973   if (Opc) {
1974     BuildMI(MBB, MI, DL, get(Opc), DestReg)
1975       .addReg(SrcReg, getKillRegState(KillSrc));
1976     return;
1977   }
1978
1979   // Moving EFLAGS to / from another register requires a push and a pop.
1980   if (SrcReg == X86::EFLAGS) {
1981     if (X86::GR64RegClass.contains(DestReg)) {
1982       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1983       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1984       return;
1985     } else if (X86::GR32RegClass.contains(DestReg)) {
1986       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
1987       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1988       return;
1989     }
1990   }
1991   if (DestReg == X86::EFLAGS) {
1992     if (X86::GR64RegClass.contains(SrcReg)) {
1993       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
1994         .addReg(SrcReg, getKillRegState(KillSrc));
1995       BuildMI(MBB, MI, DL, get(X86::POPF64));
1996       return;
1997     } else if (X86::GR32RegClass.contains(SrcReg)) {
1998       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
1999         .addReg(SrcReg, getKillRegState(KillSrc));
2000       BuildMI(MBB, MI, DL, get(X86::POPF32));
2001       return;
2002     }
2003   }
2004
2005   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2006                << " to " << RI.getName(DestReg) << '\n');
2007   llvm_unreachable("Cannot emit physreg copy instruction");
2008 }
2009
2010 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2011                                       const TargetRegisterClass *RC,
2012                                       bool isStackAligned,
2013                                       const TargetMachine &TM,
2014                                       bool load) {
2015   switch (RC->getSize()) {
2016   default:
2017     llvm_unreachable("Unknown spill size");
2018   case 1:
2019     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
2020     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2021       // Copying to or from a physical H register on x86-64 requires a NOREX
2022       // move.  Otherwise use a normal move.
2023       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
2024         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2025     return load ? X86::MOV8rm : X86::MOV8mr;
2026   case 2:
2027     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
2028     return load ? X86::MOV16rm : X86::MOV16mr;
2029   case 4:
2030     if (X86::GR32RegClass.hasSubClassEq(RC))
2031       return load ? X86::MOV32rm : X86::MOV32mr;
2032     if (X86::FR32RegClass.hasSubClassEq(RC))
2033       return load ? X86::MOVSSrm : X86::MOVSSmr;
2034     if (X86::RFP32RegClass.hasSubClassEq(RC))
2035       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2036     llvm_unreachable("Unknown 4-byte regclass");
2037   case 8:
2038     if (X86::GR64RegClass.hasSubClassEq(RC))
2039       return load ? X86::MOV64rm : X86::MOV64mr;
2040     if (X86::FR64RegClass.hasSubClassEq(RC))
2041       return load ? X86::MOVSDrm : X86::MOVSDmr;
2042     if (X86::VR64RegClass.hasSubClassEq(RC))
2043       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2044     if (X86::RFP64RegClass.hasSubClassEq(RC))
2045       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2046     llvm_unreachable("Unknown 8-byte regclass");
2047   case 10:
2048     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
2049     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2050   case 16: {
2051     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
2052     bool HasAVX = TM.getSubtarget<X86Subtarget>().hasAVX();
2053     // If stack is realigned we can use aligned stores.
2054     if (isStackAligned)
2055       return load ?
2056         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
2057         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
2058     else
2059       return load ?
2060         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
2061         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
2062   }
2063   case 32:
2064     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
2065     // If stack is realigned we can use aligned stores.
2066     if (isStackAligned)
2067       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
2068     else
2069       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
2070   }
2071 }
2072
2073 static unsigned getStoreRegOpcode(unsigned SrcReg,
2074                                   const TargetRegisterClass *RC,
2075                                   bool isStackAligned,
2076                                   TargetMachine &TM) {
2077   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2078 }
2079
2080
2081 static unsigned getLoadRegOpcode(unsigned DestReg,
2082                                  const TargetRegisterClass *RC,
2083                                  bool isStackAligned,
2084                                  const TargetMachine &TM) {
2085   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2086 }
2087
2088 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2089                                        MachineBasicBlock::iterator MI,
2090                                        unsigned SrcReg, bool isKill, int FrameIdx,
2091                                        const TargetRegisterClass *RC,
2092                                        const TargetRegisterInfo *TRI) const {
2093   const MachineFunction &MF = *MBB.getParent();
2094   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
2095          "Stack slot too small for store");
2096   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2097     RI.canRealignStack(MF);
2098   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2099   DebugLoc DL = MBB.findDebugLoc(MI);
2100   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2101     .addReg(SrcReg, getKillRegState(isKill));
2102 }
2103
2104 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2105                                   bool isKill,
2106                                   SmallVectorImpl<MachineOperand> &Addr,
2107                                   const TargetRegisterClass *RC,
2108                                   MachineInstr::mmo_iterator MMOBegin,
2109                                   MachineInstr::mmo_iterator MMOEnd,
2110                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2111   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2112   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2113   DebugLoc DL;
2114   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2115   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2116     MIB.addOperand(Addr[i]);
2117   MIB.addReg(SrcReg, getKillRegState(isKill));
2118   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2119   NewMIs.push_back(MIB);
2120 }
2121
2122
2123 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2124                                         MachineBasicBlock::iterator MI,
2125                                         unsigned DestReg, int FrameIdx,
2126                                         const TargetRegisterClass *RC,
2127                                         const TargetRegisterInfo *TRI) const {
2128   const MachineFunction &MF = *MBB.getParent();
2129   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2130     RI.canRealignStack(MF);
2131   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2132   DebugLoc DL = MBB.findDebugLoc(MI);
2133   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2134 }
2135
2136 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2137                                  SmallVectorImpl<MachineOperand> &Addr,
2138                                  const TargetRegisterClass *RC,
2139                                  MachineInstr::mmo_iterator MMOBegin,
2140                                  MachineInstr::mmo_iterator MMOEnd,
2141                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2142   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2143   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2144   DebugLoc DL;
2145   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2146   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2147     MIB.addOperand(Addr[i]);
2148   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2149   NewMIs.push_back(MIB);
2150 }
2151
2152 MachineInstr*
2153 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2154                                        int FrameIx, uint64_t Offset,
2155                                        const MDNode *MDPtr,
2156                                        DebugLoc DL) const {
2157   X86AddressMode AM;
2158   AM.BaseType = X86AddressMode::FrameIndexBase;
2159   AM.Base.FrameIndex = FrameIx;
2160   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2161   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2162   return &*MIB;
2163 }
2164
2165 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2166                                      const SmallVectorImpl<MachineOperand> &MOs,
2167                                      MachineInstr *MI,
2168                                      const TargetInstrInfo &TII) {
2169   // Create the base instruction with the memory operand as the first part.
2170   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2171                                               MI->getDebugLoc(), true);
2172   MachineInstrBuilder MIB(NewMI);
2173   unsigned NumAddrOps = MOs.size();
2174   for (unsigned i = 0; i != NumAddrOps; ++i)
2175     MIB.addOperand(MOs[i]);
2176   if (NumAddrOps < 4)  // FrameIndex only
2177     addOffset(MIB, 0);
2178
2179   // Loop over the rest of the ri operands, converting them over.
2180   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2181   for (unsigned i = 0; i != NumOps; ++i) {
2182     MachineOperand &MO = MI->getOperand(i+2);
2183     MIB.addOperand(MO);
2184   }
2185   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2186     MachineOperand &MO = MI->getOperand(i);
2187     MIB.addOperand(MO);
2188   }
2189   return MIB;
2190 }
2191
2192 static MachineInstr *FuseInst(MachineFunction &MF,
2193                               unsigned Opcode, unsigned OpNo,
2194                               const SmallVectorImpl<MachineOperand> &MOs,
2195                               MachineInstr *MI, const TargetInstrInfo &TII) {
2196   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2197                                               MI->getDebugLoc(), true);
2198   MachineInstrBuilder MIB(NewMI);
2199
2200   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2201     MachineOperand &MO = MI->getOperand(i);
2202     if (i == OpNo) {
2203       assert(MO.isReg() && "Expected to fold into reg operand!");
2204       unsigned NumAddrOps = MOs.size();
2205       for (unsigned i = 0; i != NumAddrOps; ++i)
2206         MIB.addOperand(MOs[i]);
2207       if (NumAddrOps < 4)  // FrameIndex only
2208         addOffset(MIB, 0);
2209     } else {
2210       MIB.addOperand(MO);
2211     }
2212   }
2213   return MIB;
2214 }
2215
2216 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2217                                 const SmallVectorImpl<MachineOperand> &MOs,
2218                                 MachineInstr *MI) {
2219   MachineFunction &MF = *MI->getParent()->getParent();
2220   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2221
2222   unsigned NumAddrOps = MOs.size();
2223   for (unsigned i = 0; i != NumAddrOps; ++i)
2224     MIB.addOperand(MOs[i]);
2225   if (NumAddrOps < 4)  // FrameIndex only
2226     addOffset(MIB, 0);
2227   return MIB.addImm(0);
2228 }
2229
2230 MachineInstr*
2231 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2232                                     MachineInstr *MI, unsigned i,
2233                                     const SmallVectorImpl<MachineOperand> &MOs,
2234                                     unsigned Size, unsigned Align) const {
2235   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2236   bool isTwoAddrFold = false;
2237   unsigned NumOps = MI->getDesc().getNumOperands();
2238   bool isTwoAddr = NumOps > 1 &&
2239     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2240
2241   // FIXME: AsmPrinter doesn't know how to handle
2242   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2243   if (MI->getOpcode() == X86::ADD32ri &&
2244       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2245     return NULL;
2246
2247   MachineInstr *NewMI = NULL;
2248   // Folding a memory location into the two-address part of a two-address
2249   // instruction is different than folding it other places.  It requires
2250   // replacing the *two* registers with the memory location.
2251   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2252       MI->getOperand(0).isReg() &&
2253       MI->getOperand(1).isReg() &&
2254       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2255     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2256     isTwoAddrFold = true;
2257   } else if (i == 0) { // If operand 0
2258     if (MI->getOpcode() == X86::MOV64r0)
2259       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2260     else if (MI->getOpcode() == X86::MOV32r0)
2261       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2262     else if (MI->getOpcode() == X86::MOV16r0)
2263       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2264     else if (MI->getOpcode() == X86::MOV8r0)
2265       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2266     if (NewMI)
2267       return NewMI;
2268
2269     OpcodeTablePtr = &RegOp2MemOpTable0;
2270   } else if (i == 1) {
2271     OpcodeTablePtr = &RegOp2MemOpTable1;
2272   } else if (i == 2) {
2273     OpcodeTablePtr = &RegOp2MemOpTable2;
2274   }
2275
2276   // If table selected...
2277   if (OpcodeTablePtr) {
2278     // Find the Opcode to fuse
2279     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2280       OpcodeTablePtr->find(MI->getOpcode());
2281     if (I != OpcodeTablePtr->end()) {
2282       unsigned Opcode = I->second.first;
2283       unsigned MinAlign = I->second.second;
2284       if (Align < MinAlign)
2285         return NULL;
2286       bool NarrowToMOV32rm = false;
2287       if (Size) {
2288         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI)->getSize();
2289         if (Size < RCSize) {
2290           // Check if it's safe to fold the load. If the size of the object is
2291           // narrower than the load width, then it's not.
2292           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2293             return NULL;
2294           // If this is a 64-bit load, but the spill slot is 32, then we can do
2295           // a 32-bit load which is implicitly zero-extended. This likely is due
2296           // to liveintervalanalysis remat'ing a load from stack slot.
2297           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2298             return NULL;
2299           Opcode = X86::MOV32rm;
2300           NarrowToMOV32rm = true;
2301         }
2302       }
2303
2304       if (isTwoAddrFold)
2305         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2306       else
2307         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2308
2309       if (NarrowToMOV32rm) {
2310         // If this is the special case where we use a MOV32rm to load a 32-bit
2311         // value and zero-extend the top bits. Change the destination register
2312         // to a 32-bit one.
2313         unsigned DstReg = NewMI->getOperand(0).getReg();
2314         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2315           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2316                                                    X86::sub_32bit));
2317         else
2318           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2319       }
2320       return NewMI;
2321     }
2322   }
2323
2324   // No fusion
2325   if (PrintFailedFusing && !MI->isCopy())
2326     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2327   return NULL;
2328 }
2329
2330
2331 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2332                                                   MachineInstr *MI,
2333                                            const SmallVectorImpl<unsigned> &Ops,
2334                                                   int FrameIndex) const {
2335   // Check switch flag
2336   if (NoFusing) return NULL;
2337
2338   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2339     switch (MI->getOpcode()) {
2340     case X86::CVTSD2SSrr:
2341     case X86::Int_CVTSD2SSrr:
2342     case X86::CVTSS2SDrr:
2343     case X86::Int_CVTSS2SDrr:
2344     case X86::RCPSSr:
2345     case X86::RCPSSr_Int:
2346     case X86::ROUNDSDr:
2347     case X86::ROUNDSSr:
2348     case X86::RSQRTSSr:
2349     case X86::RSQRTSSr_Int:
2350     case X86::SQRTSSr:
2351     case X86::SQRTSSr_Int:
2352       return 0;
2353     }
2354
2355   const MachineFrameInfo *MFI = MF.getFrameInfo();
2356   unsigned Size = MFI->getObjectSize(FrameIndex);
2357   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2358   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2359     unsigned NewOpc = 0;
2360     unsigned RCSize = 0;
2361     switch (MI->getOpcode()) {
2362     default: return NULL;
2363     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2364     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2365     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2366     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2367     }
2368     // Check if it's safe to fold the load. If the size of the object is
2369     // narrower than the load width, then it's not.
2370     if (Size < RCSize)
2371       return NULL;
2372     // Change to CMPXXri r, 0 first.
2373     MI->setDesc(get(NewOpc));
2374     MI->getOperand(1).ChangeToImmediate(0);
2375   } else if (Ops.size() != 1)
2376     return NULL;
2377
2378   SmallVector<MachineOperand,4> MOs;
2379   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2380   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2381 }
2382
2383 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2384                                                   MachineInstr *MI,
2385                                            const SmallVectorImpl<unsigned> &Ops,
2386                                                   MachineInstr *LoadMI) const {
2387   // Check switch flag
2388   if (NoFusing) return NULL;
2389
2390   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2391     switch (MI->getOpcode()) {
2392     case X86::CVTSD2SSrr:
2393     case X86::Int_CVTSD2SSrr:
2394     case X86::CVTSS2SDrr:
2395     case X86::Int_CVTSS2SDrr:
2396     case X86::RCPSSr:
2397     case X86::RCPSSr_Int:
2398     case X86::ROUNDSDr:
2399     case X86::ROUNDSSr:
2400     case X86::RSQRTSSr:
2401     case X86::RSQRTSSr_Int:
2402     case X86::SQRTSSr:
2403     case X86::SQRTSSr_Int:
2404       return 0;
2405     }
2406
2407   // Determine the alignment of the load.
2408   unsigned Alignment = 0;
2409   if (LoadMI->hasOneMemOperand())
2410     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2411   else
2412     switch (LoadMI->getOpcode()) {
2413     case X86::AVX_SET0PSY:
2414     case X86::AVX_SET0PDY:
2415       Alignment = 32;
2416       break;
2417     case X86::V_SET0PS:
2418     case X86::V_SET0PD:
2419     case X86::V_SET0PI:
2420     case X86::V_SETALLONES:
2421     case X86::AVX_SET0PS:
2422     case X86::AVX_SET0PD:
2423     case X86::AVX_SET0PI:
2424     case X86::AVX_SETALLONES:
2425       Alignment = 16;
2426       break;
2427     case X86::FsFLD0SD:
2428     case X86::VFsFLD0SD:
2429       Alignment = 8;
2430       break;
2431     case X86::FsFLD0SS:
2432     case X86::VFsFLD0SS:
2433       Alignment = 4;
2434       break;
2435     default:
2436       return 0;
2437     }
2438   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2439     unsigned NewOpc = 0;
2440     switch (MI->getOpcode()) {
2441     default: return NULL;
2442     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2443     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2444     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2445     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2446     }
2447     // Change to CMPXXri r, 0 first.
2448     MI->setDesc(get(NewOpc));
2449     MI->getOperand(1).ChangeToImmediate(0);
2450   } else if (Ops.size() != 1)
2451     return NULL;
2452
2453   // Make sure the subregisters match.
2454   // Otherwise we risk changing the size of the load.
2455   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
2456     return NULL;
2457
2458   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2459   switch (LoadMI->getOpcode()) {
2460   case X86::V_SET0PS:
2461   case X86::V_SET0PD:
2462   case X86::V_SET0PI:
2463   case X86::V_SETALLONES:
2464   case X86::AVX_SET0PS:
2465   case X86::AVX_SET0PD:
2466   case X86::AVX_SET0PI:
2467   case X86::AVX_SET0PSY:
2468   case X86::AVX_SET0PDY:
2469   case X86::AVX_SETALLONES:
2470   case X86::FsFLD0SD:
2471   case X86::FsFLD0SS:
2472   case X86::VFsFLD0SD:
2473   case X86::VFsFLD0SS: {
2474     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2475     // Create a constant-pool entry and operands to load from it.
2476
2477     // Medium and large mode can't fold loads this way.
2478     if (TM.getCodeModel() != CodeModel::Small &&
2479         TM.getCodeModel() != CodeModel::Kernel)
2480       return NULL;
2481
2482     // x86-32 PIC requires a PIC base register for constant pools.
2483     unsigned PICBase = 0;
2484     if (TM.getRelocationModel() == Reloc::PIC_) {
2485       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2486         PICBase = X86::RIP;
2487       else
2488         // FIXME: PICBase = getGlobalBaseReg(&MF);
2489         // This doesn't work for several reasons.
2490         // 1. GlobalBaseReg may have been spilled.
2491         // 2. It may not be live at MI.
2492         return NULL;
2493     }
2494
2495     // Create a constant-pool entry.
2496     MachineConstantPool &MCP = *MF.getConstantPool();
2497     Type *Ty;
2498     unsigned Opc = LoadMI->getOpcode();
2499     if (Opc == X86::FsFLD0SS || Opc == X86::VFsFLD0SS)
2500       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2501     else if (Opc == X86::FsFLD0SD || Opc == X86::VFsFLD0SD)
2502       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2503     else if (Opc == X86::AVX_SET0PSY || Opc == X86::AVX_SET0PDY)
2504       Ty = VectorType::get(Type::getFloatTy(MF.getFunction()->getContext()), 8);
2505     else
2506       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2507
2508     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX_SETALLONES);
2509     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
2510                                     Constant::getNullValue(Ty);
2511     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2512
2513     // Create operands to load from the constant pool entry.
2514     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2515     MOs.push_back(MachineOperand::CreateImm(1));
2516     MOs.push_back(MachineOperand::CreateReg(0, false));
2517     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2518     MOs.push_back(MachineOperand::CreateReg(0, false));
2519     break;
2520   }
2521   default: {
2522     // Folding a normal load. Just copy the load's address operands.
2523     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2524     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2525       MOs.push_back(LoadMI->getOperand(i));
2526     break;
2527   }
2528   }
2529   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2530 }
2531
2532
2533 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2534                                   const SmallVectorImpl<unsigned> &Ops) const {
2535   // Check switch flag
2536   if (NoFusing) return 0;
2537
2538   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2539     switch (MI->getOpcode()) {
2540     default: return false;
2541     case X86::TEST8rr:
2542     case X86::TEST16rr:
2543     case X86::TEST32rr:
2544     case X86::TEST64rr:
2545       return true;
2546     case X86::ADD32ri:
2547       // FIXME: AsmPrinter doesn't know how to handle
2548       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2549       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2550         return false;
2551       break;
2552     }
2553   }
2554
2555   if (Ops.size() != 1)
2556     return false;
2557
2558   unsigned OpNum = Ops[0];
2559   unsigned Opc = MI->getOpcode();
2560   unsigned NumOps = MI->getDesc().getNumOperands();
2561   bool isTwoAddr = NumOps > 1 &&
2562     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2563
2564   // Folding a memory location into the two-address part of a two-address
2565   // instruction is different than folding it other places.  It requires
2566   // replacing the *two* registers with the memory location.
2567   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2568   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2569     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2570   } else if (OpNum == 0) { // If operand 0
2571     switch (Opc) {
2572     case X86::MOV8r0:
2573     case X86::MOV16r0:
2574     case X86::MOV32r0:
2575     case X86::MOV64r0: return true;
2576     default: break;
2577     }
2578     OpcodeTablePtr = &RegOp2MemOpTable0;
2579   } else if (OpNum == 1) {
2580     OpcodeTablePtr = &RegOp2MemOpTable1;
2581   } else if (OpNum == 2) {
2582     OpcodeTablePtr = &RegOp2MemOpTable2;
2583   }
2584
2585   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
2586     return true;
2587   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2588 }
2589
2590 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2591                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2592                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2593   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2594     MemOp2RegOpTable.find(MI->getOpcode());
2595   if (I == MemOp2RegOpTable.end())
2596     return false;
2597   unsigned Opc = I->second.first;
2598   unsigned Index = I->second.second & 0xf;
2599   bool FoldedLoad = I->second.second & (1 << 4);
2600   bool FoldedStore = I->second.second & (1 << 5);
2601   if (UnfoldLoad && !FoldedLoad)
2602     return false;
2603   UnfoldLoad &= FoldedLoad;
2604   if (UnfoldStore && !FoldedStore)
2605     return false;
2606   UnfoldStore &= FoldedStore;
2607
2608   const MCInstrDesc &MCID = get(Opc);
2609   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2610   if (!MI->hasOneMemOperand() &&
2611       RC == &X86::VR128RegClass &&
2612       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2613     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2614     // conservatively assume the address is unaligned. That's bad for
2615     // performance.
2616     return false;
2617   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2618   SmallVector<MachineOperand,2> BeforeOps;
2619   SmallVector<MachineOperand,2> AfterOps;
2620   SmallVector<MachineOperand,4> ImpOps;
2621   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2622     MachineOperand &Op = MI->getOperand(i);
2623     if (i >= Index && i < Index + X86::AddrNumOperands)
2624       AddrOps.push_back(Op);
2625     else if (Op.isReg() && Op.isImplicit())
2626       ImpOps.push_back(Op);
2627     else if (i < Index)
2628       BeforeOps.push_back(Op);
2629     else if (i > Index)
2630       AfterOps.push_back(Op);
2631   }
2632
2633   // Emit the load instruction.
2634   if (UnfoldLoad) {
2635     std::pair<MachineInstr::mmo_iterator,
2636               MachineInstr::mmo_iterator> MMOs =
2637       MF.extractLoadMemRefs(MI->memoperands_begin(),
2638                             MI->memoperands_end());
2639     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2640     if (UnfoldStore) {
2641       // Address operands cannot be marked isKill.
2642       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2643         MachineOperand &MO = NewMIs[0]->getOperand(i);
2644         if (MO.isReg())
2645           MO.setIsKill(false);
2646       }
2647     }
2648   }
2649
2650   // Emit the data processing instruction.
2651   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
2652   MachineInstrBuilder MIB(DataMI);
2653
2654   if (FoldedStore)
2655     MIB.addReg(Reg, RegState::Define);
2656   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2657     MIB.addOperand(BeforeOps[i]);
2658   if (FoldedLoad)
2659     MIB.addReg(Reg);
2660   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2661     MIB.addOperand(AfterOps[i]);
2662   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2663     MachineOperand &MO = ImpOps[i];
2664     MIB.addReg(MO.getReg(),
2665                getDefRegState(MO.isDef()) |
2666                RegState::Implicit |
2667                getKillRegState(MO.isKill()) |
2668                getDeadRegState(MO.isDead()) |
2669                getUndefRegState(MO.isUndef()));
2670   }
2671   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2672   unsigned NewOpc = 0;
2673   switch (DataMI->getOpcode()) {
2674   default: break;
2675   case X86::CMP64ri32:
2676   case X86::CMP64ri8:
2677   case X86::CMP32ri:
2678   case X86::CMP32ri8:
2679   case X86::CMP16ri:
2680   case X86::CMP16ri8:
2681   case X86::CMP8ri: {
2682     MachineOperand &MO0 = DataMI->getOperand(0);
2683     MachineOperand &MO1 = DataMI->getOperand(1);
2684     if (MO1.getImm() == 0) {
2685       switch (DataMI->getOpcode()) {
2686       default: break;
2687       case X86::CMP64ri8:
2688       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2689       case X86::CMP32ri8:
2690       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2691       case X86::CMP16ri8:
2692       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2693       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2694       }
2695       DataMI->setDesc(get(NewOpc));
2696       MO1.ChangeToRegister(MO0.getReg(), false);
2697     }
2698   }
2699   }
2700   NewMIs.push_back(DataMI);
2701
2702   // Emit the store instruction.
2703   if (UnfoldStore) {
2704     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI);
2705     std::pair<MachineInstr::mmo_iterator,
2706               MachineInstr::mmo_iterator> MMOs =
2707       MF.extractStoreMemRefs(MI->memoperands_begin(),
2708                              MI->memoperands_end());
2709     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2710   }
2711
2712   return true;
2713 }
2714
2715 bool
2716 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2717                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2718   if (!N->isMachineOpcode())
2719     return false;
2720
2721   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2722     MemOp2RegOpTable.find(N->getMachineOpcode());
2723   if (I == MemOp2RegOpTable.end())
2724     return false;
2725   unsigned Opc = I->second.first;
2726   unsigned Index = I->second.second & 0xf;
2727   bool FoldedLoad = I->second.second & (1 << 4);
2728   bool FoldedStore = I->second.second & (1 << 5);
2729   const MCInstrDesc &MCID = get(Opc);
2730   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2731   unsigned NumDefs = MCID.NumDefs;
2732   std::vector<SDValue> AddrOps;
2733   std::vector<SDValue> BeforeOps;
2734   std::vector<SDValue> AfterOps;
2735   DebugLoc dl = N->getDebugLoc();
2736   unsigned NumOps = N->getNumOperands();
2737   for (unsigned i = 0; i != NumOps-1; ++i) {
2738     SDValue Op = N->getOperand(i);
2739     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2740       AddrOps.push_back(Op);
2741     else if (i < Index-NumDefs)
2742       BeforeOps.push_back(Op);
2743     else if (i > Index-NumDefs)
2744       AfterOps.push_back(Op);
2745   }
2746   SDValue Chain = N->getOperand(NumOps-1);
2747   AddrOps.push_back(Chain);
2748
2749   // Emit the load instruction.
2750   SDNode *Load = 0;
2751   MachineFunction &MF = DAG.getMachineFunction();
2752   if (FoldedLoad) {
2753     EVT VT = *RC->vt_begin();
2754     std::pair<MachineInstr::mmo_iterator,
2755               MachineInstr::mmo_iterator> MMOs =
2756       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2757                             cast<MachineSDNode>(N)->memoperands_end());
2758     if (!(*MMOs.first) &&
2759         RC == &X86::VR128RegClass &&
2760         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2761       // Do not introduce a slow unaligned load.
2762       return false;
2763     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2764     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2765                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2766     NewNodes.push_back(Load);
2767
2768     // Preserve memory reference information.
2769     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2770   }
2771
2772   // Emit the data processing instruction.
2773   std::vector<EVT> VTs;
2774   const TargetRegisterClass *DstRC = 0;
2775   if (MCID.getNumDefs() > 0) {
2776     DstRC = getRegClass(MCID, 0, &RI);
2777     VTs.push_back(*DstRC->vt_begin());
2778   }
2779   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2780     EVT VT = N->getValueType(i);
2781     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
2782       VTs.push_back(VT);
2783   }
2784   if (Load)
2785     BeforeOps.push_back(SDValue(Load, 0));
2786   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2787   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2788                                       BeforeOps.size());
2789   NewNodes.push_back(NewNode);
2790
2791   // Emit the store instruction.
2792   if (FoldedStore) {
2793     AddrOps.pop_back();
2794     AddrOps.push_back(SDValue(NewNode, 0));
2795     AddrOps.push_back(Chain);
2796     std::pair<MachineInstr::mmo_iterator,
2797               MachineInstr::mmo_iterator> MMOs =
2798       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2799                              cast<MachineSDNode>(N)->memoperands_end());
2800     if (!(*MMOs.first) &&
2801         RC == &X86::VR128RegClass &&
2802         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2803       // Do not introduce a slow unaligned store.
2804       return false;
2805     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2806     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2807                                                          isAligned, TM),
2808                                        dl, MVT::Other,
2809                                        &AddrOps[0], AddrOps.size());
2810     NewNodes.push_back(Store);
2811
2812     // Preserve memory reference information.
2813     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2814   }
2815
2816   return true;
2817 }
2818
2819 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2820                                       bool UnfoldLoad, bool UnfoldStore,
2821                                       unsigned *LoadRegIndex) const {
2822   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2823     MemOp2RegOpTable.find(Opc);
2824   if (I == MemOp2RegOpTable.end())
2825     return 0;
2826   bool FoldedLoad = I->second.second & (1 << 4);
2827   bool FoldedStore = I->second.second & (1 << 5);
2828   if (UnfoldLoad && !FoldedLoad)
2829     return 0;
2830   if (UnfoldStore && !FoldedStore)
2831     return 0;
2832   if (LoadRegIndex)
2833     *LoadRegIndex = I->second.second & 0xf;
2834   return I->second.first;
2835 }
2836
2837 bool
2838 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2839                                      int64_t &Offset1, int64_t &Offset2) const {
2840   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2841     return false;
2842   unsigned Opc1 = Load1->getMachineOpcode();
2843   unsigned Opc2 = Load2->getMachineOpcode();
2844   switch (Opc1) {
2845   default: return false;
2846   case X86::MOV8rm:
2847   case X86::MOV16rm:
2848   case X86::MOV32rm:
2849   case X86::MOV64rm:
2850   case X86::LD_Fp32m:
2851   case X86::LD_Fp64m:
2852   case X86::LD_Fp80m:
2853   case X86::MOVSSrm:
2854   case X86::MOVSDrm:
2855   case X86::MMX_MOVD64rm:
2856   case X86::MMX_MOVQ64rm:
2857   case X86::FsMOVAPSrm:
2858   case X86::FsMOVAPDrm:
2859   case X86::MOVAPSrm:
2860   case X86::MOVUPSrm:
2861   case X86::MOVAPDrm:
2862   case X86::MOVDQArm:
2863   case X86::MOVDQUrm:
2864   case X86::VMOVAPSYrm:
2865   case X86::VMOVUPSYrm:
2866   case X86::VMOVAPDYrm:
2867   case X86::VMOVDQAYrm:
2868   case X86::VMOVDQUYrm:
2869     break;
2870   }
2871   switch (Opc2) {
2872   default: return false;
2873   case X86::MOV8rm:
2874   case X86::MOV16rm:
2875   case X86::MOV32rm:
2876   case X86::MOV64rm:
2877   case X86::LD_Fp32m:
2878   case X86::LD_Fp64m:
2879   case X86::LD_Fp80m:
2880   case X86::MOVSSrm:
2881   case X86::MOVSDrm:
2882   case X86::MMX_MOVD64rm:
2883   case X86::MMX_MOVQ64rm:
2884   case X86::FsMOVAPSrm:
2885   case X86::FsMOVAPDrm:
2886   case X86::MOVAPSrm:
2887   case X86::MOVUPSrm:
2888   case X86::MOVAPDrm:
2889   case X86::MOVDQArm:
2890   case X86::MOVDQUrm:
2891   case X86::VMOVAPSYrm:
2892   case X86::VMOVUPSYrm:
2893   case X86::VMOVAPDYrm:
2894   case X86::VMOVDQAYrm:
2895   case X86::VMOVDQUYrm:
2896     break;
2897   }
2898
2899   // Check if chain operands and base addresses match.
2900   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2901       Load1->getOperand(5) != Load2->getOperand(5))
2902     return false;
2903   // Segment operands should match as well.
2904   if (Load1->getOperand(4) != Load2->getOperand(4))
2905     return false;
2906   // Scale should be 1, Index should be Reg0.
2907   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2908       Load1->getOperand(2) == Load2->getOperand(2)) {
2909     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2910       return false;
2911
2912     // Now let's examine the displacements.
2913     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2914         isa<ConstantSDNode>(Load2->getOperand(3))) {
2915       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2916       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2917       return true;
2918     }
2919   }
2920   return false;
2921 }
2922
2923 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2924                                            int64_t Offset1, int64_t Offset2,
2925                                            unsigned NumLoads) const {
2926   assert(Offset2 > Offset1);
2927   if ((Offset2 - Offset1) / 8 > 64)
2928     return false;
2929
2930   unsigned Opc1 = Load1->getMachineOpcode();
2931   unsigned Opc2 = Load2->getMachineOpcode();
2932   if (Opc1 != Opc2)
2933     return false;  // FIXME: overly conservative?
2934
2935   switch (Opc1) {
2936   default: break;
2937   case X86::LD_Fp32m:
2938   case X86::LD_Fp64m:
2939   case X86::LD_Fp80m:
2940   case X86::MMX_MOVD64rm:
2941   case X86::MMX_MOVQ64rm:
2942     return false;
2943   }
2944
2945   EVT VT = Load1->getValueType(0);
2946   switch (VT.getSimpleVT().SimpleTy) {
2947   default:
2948     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2949     // have 16 of them to play with.
2950     if (TM.getSubtargetImpl()->is64Bit()) {
2951       if (NumLoads >= 3)
2952         return false;
2953     } else if (NumLoads) {
2954       return false;
2955     }
2956     break;
2957   case MVT::i8:
2958   case MVT::i16:
2959   case MVT::i32:
2960   case MVT::i64:
2961   case MVT::f32:
2962   case MVT::f64:
2963     if (NumLoads)
2964       return false;
2965     break;
2966   }
2967
2968   return true;
2969 }
2970
2971
2972 bool X86InstrInfo::
2973 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2974   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2975   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2976   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2977     return true;
2978   Cond[0].setImm(GetOppositeBranchCondition(CC));
2979   return false;
2980 }
2981
2982 bool X86InstrInfo::
2983 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2984   // FIXME: Return false for x87 stack register classes for now. We can't
2985   // allow any loads of these registers before FpGet_ST0_80.
2986   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2987            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2988 }
2989
2990 /// getGlobalBaseReg - Return a virtual register initialized with the
2991 /// the global base register value. Output instructions required to
2992 /// initialize the register in the function entry block, if necessary.
2993 ///
2994 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
2995 ///
2996 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
2997   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
2998          "X86-64 PIC uses RIP relative addressing");
2999
3000   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3001   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3002   if (GlobalBaseReg != 0)
3003     return GlobalBaseReg;
3004
3005   // Create the register. The code to initialize it is inserted
3006   // later, by the CGBR pass (below).
3007   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3008   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3009   X86FI->setGlobalBaseReg(GlobalBaseReg);
3010   return GlobalBaseReg;
3011 }
3012
3013 // These are the replaceable SSE instructions. Some of these have Int variants
3014 // that we don't include here. We don't want to replace instructions selected
3015 // by intrinsics.
3016 static const unsigned ReplaceableInstrs[][3] = {
3017   //PackedSingle     PackedDouble    PackedInt
3018   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3019   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3020   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3021   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3022   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3023   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3024   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3025   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3026   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3027   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3028   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3029   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3030   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3031   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3032   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3033   // AVX 128-bit support
3034   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
3035   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
3036   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
3037   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
3038   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
3039   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
3040   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
3041   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
3042   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
3043   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
3044   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
3045   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
3046   { X86::AVX_SET0PS, X86::AVX_SET0PD, X86::AVX_SET0PI },
3047   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
3048   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
3049   // AVX 256-bit support
3050   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
3051   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
3052   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
3053   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
3054   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
3055   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr },
3056 };
3057
3058 // FIXME: Some shuffle and unpack instructions have equivalents in different
3059 // domains, but they require a bit more work than just switching opcodes.
3060
3061 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3062   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3063     if (ReplaceableInstrs[i][domain-1] == opcode)
3064       return ReplaceableInstrs[i];
3065   return 0;
3066 }
3067
3068 std::pair<uint16_t, uint16_t>
3069 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3070   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3071   return std::make_pair(domain,
3072                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3073 }
3074
3075 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3076   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3077   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3078   assert(dom && "Not an SSE instruction");
3079   const unsigned *table = lookup(MI->getOpcode(), dom);
3080   assert(table && "Cannot change domain");
3081   MI->setDesc(get(table[Domain-1]));
3082 }
3083
3084 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3085 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3086   NopInst.setOpcode(X86::NOOP);
3087 }
3088
3089 bool X86InstrInfo::isHighLatencyDef(int opc) const {
3090   switch (opc) {
3091   default: return false;
3092   case X86::DIVSDrm:
3093   case X86::DIVSDrm_Int:
3094   case X86::DIVSDrr:
3095   case X86::DIVSDrr_Int:
3096   case X86::DIVSSrm:
3097   case X86::DIVSSrm_Int:
3098   case X86::DIVSSrr:
3099   case X86::DIVSSrr_Int:
3100   case X86::SQRTPDm:
3101   case X86::SQRTPDm_Int:
3102   case X86::SQRTPDr:
3103   case X86::SQRTPDr_Int:
3104   case X86::SQRTPSm:
3105   case X86::SQRTPSm_Int:
3106   case X86::SQRTPSr:
3107   case X86::SQRTPSr_Int:
3108   case X86::SQRTSDm:
3109   case X86::SQRTSDm_Int:
3110   case X86::SQRTSDr:
3111   case X86::SQRTSDr_Int:
3112   case X86::SQRTSSm:
3113   case X86::SQRTSSm_Int:
3114   case X86::SQRTSSr:
3115   case X86::SQRTSSr_Int:
3116     return true;
3117   }
3118 }
3119
3120 bool X86InstrInfo::
3121 hasHighOperandLatency(const InstrItineraryData *ItinData,
3122                       const MachineRegisterInfo *MRI,
3123                       const MachineInstr *DefMI, unsigned DefIdx,
3124                       const MachineInstr *UseMI, unsigned UseIdx) const {
3125   return isHighLatencyDef(DefMI->getOpcode());
3126 }
3127
3128 namespace {
3129   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3130   /// global base register for x86-32.
3131   struct CGBR : public MachineFunctionPass {
3132     static char ID;
3133     CGBR() : MachineFunctionPass(ID) {}
3134
3135     virtual bool runOnMachineFunction(MachineFunction &MF) {
3136       const X86TargetMachine *TM =
3137         static_cast<const X86TargetMachine *>(&MF.getTarget());
3138
3139       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3140              "X86-64 PIC uses RIP relative addressing");
3141
3142       // Only emit a global base reg in PIC mode.
3143       if (TM->getRelocationModel() != Reloc::PIC_)
3144         return false;
3145
3146       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
3147       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3148
3149       // If we didn't need a GlobalBaseReg, don't insert code.
3150       if (GlobalBaseReg == 0)
3151         return false;
3152
3153       // Insert the set of GlobalBaseReg into the first MBB of the function
3154       MachineBasicBlock &FirstMBB = MF.front();
3155       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3156       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3157       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3158       const X86InstrInfo *TII = TM->getInstrInfo();
3159
3160       unsigned PC;
3161       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3162         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3163       else
3164         PC = GlobalBaseReg;
3165
3166       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3167       // only used in JIT code emission as displacement to pc.
3168       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3169
3170       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3171       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3172       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3173         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3174         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3175           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3176                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3177       }
3178
3179       return true;
3180     }
3181
3182     virtual const char *getPassName() const {
3183       return "X86 PIC Global Base Reg Initialization";
3184     }
3185
3186     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3187       AU.setPreservesCFG();
3188       MachineFunctionPass::getAnalysisUsage(AU);
3189     }
3190   };
3191 }
3192
3193 char CGBR::ID = 0;
3194 FunctionPass*
3195 llvm::createGlobalBaseRegPass() { return new CGBR(); }