lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/CodeGen/MachineInstrBuilder.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 using namespace llvm;
  23
  24 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  25   : TargetInstrInfo(X86Insts, sizeof(X86Insts)/sizeof(X86Insts[0])),
  26     TM(tm), RI(tm, *this) {
  27 }
  28
  29 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
  30                                unsigned& sourceReg,
  31                                unsigned& destReg) const {
  32   MachineOpCode oc = MI.getOpcode();
  33   if (oc == X86::MOV8rr || oc == X86::MOV16rr ||
  34       oc == X86::MOV32rr || oc == X86::MOV64rr ||
  35       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
  36       oc == X86::FpMOV  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
  37       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
  38       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
  39       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
  40       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
  41       oc == X86::MMX_MOVD64rr || oc == X86::MMX_MOVQ64rr ||
  42       oc == X86::MMX_MOVDQ2Qrr || oc == X86::MMX_MOVQ2DQrr) {
  43       assert(MI.getNumOperands() == 2 &&
  44              MI.getOperand(0).isRegister() &&
  45              MI.getOperand(1).isRegister() &&
  46              "invalid register-register move instruction");
  47       sourceReg = MI.getOperand(1).getReg();
  48       destReg = MI.getOperand(0).getReg();
  49       return true;
  50   }
  51   return false;
  52 }
  53
  54 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
  55                                            int &FrameIndex) const {
  56   switch (MI->getOpcode()) {
  57   default: break;
  58   case X86::MOV8rm:
  59   case X86::MOV16rm:
  60   case X86::MOV16_rm:
  61   case X86::MOV32rm:
  62   case X86::MOV32_rm:
  63   case X86::MOV64rm:
  64   case X86::FpLD64m:
  65   case X86::MOVSSrm:
  66   case X86::MOVSDrm:
  67   case X86::MOVAPSrm:
  68   case X86::MOVAPDrm:
  69   case X86::MMX_MOVD64rm:
  70   case X86::MMX_MOVQ64rm:
  71     if (MI->getOperand(1).isFrameIndex() && MI->getOperand(2).isImmediate() &&
  72         MI->getOperand(3).isRegister() && MI->getOperand(4).isImmediate() &&
  73         MI->getOperand(2).getImmedValue() == 1 &&
  74         MI->getOperand(3).getReg() == 0 &&
  75         MI->getOperand(4).getImmedValue() == 0) {
  76       FrameIndex = MI->getOperand(1).getFrameIndex();
  77       return MI->getOperand(0).getReg();
  78     }
  79     break;
  80   }
  81   return 0;
  82 }
  83
  84 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
  85                                           int &FrameIndex) const {
  86   switch (MI->getOpcode()) {
  87   default: break;
  88   case X86::MOV8mr:
  89   case X86::MOV16mr:
  90   case X86::MOV16_mr:
  91   case X86::MOV32mr:
  92   case X86::MOV32_mr:
  93   case X86::MOV64mr:
  94   case X86::FpSTP64m:
  95   case X86::MOVSSmr:
  96   case X86::MOVSDmr:
  97   case X86::MOVAPSmr:
  98   case X86::MOVAPDmr:
  99   case X86::MMX_MOVD64mr:
 100   case X86::MMX_MOVQ64mr:
 101   case X86::MMX_MOVNTQmr:
 102     if (MI->getOperand(0).isFrameIndex() && MI->getOperand(1).isImmediate() &&
 103         MI->getOperand(2).isRegister() && MI->getOperand(3).isImmediate() &&
 104         MI->getOperand(1).getImmedValue() == 1 &&
 105         MI->getOperand(2).getReg() == 0 &&
 106         MI->getOperand(3).getImmedValue() == 0) {
 107       FrameIndex = MI->getOperand(0).getFrameIndex();
 108       return MI->getOperand(4).getReg();
 109     }
 110     break;
 111   }
 112   return 0;
 113 }
 114
 115
 116 /// convertToThreeAddress - This method must be implemented by targets that
 117 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 118 /// may be able to convert a two-address instruction into a true
 119 /// three-address instruction on demand.  This allows the X86 target (for
 120 /// example) to convert ADD and SHL instructions into LEA instructions if they
 121 /// would require register copies due to two-addressness.
 122 ///
 123 /// This method returns a null pointer if the transformation cannot be
 124 /// performed, otherwise it returns the new instruction.
 125 ///
 126 MachineInstr *
 127 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 128                                     MachineBasicBlock::iterator &MBBI,
 129                                     LiveVariables &LV) const {
 130   MachineInstr *MI = MBBI;
 131   // All instructions input are two-addr instructions.  Get the known operands.
 132   unsigned Dest = MI->getOperand(0).getReg();
 133   unsigned Src = MI->getOperand(1).getReg();
 134
 135   MachineInstr *NewMI = NULL;
 136   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 137   // we have better subtarget support, enable the 16-bit LEA generation here.
 138   bool DisableLEA16 = true;
 139
 140   switch (MI->getOpcode()) {
 141   default: return 0;
 142   case X86::SHUFPSrri: {
 143     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 144     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 145
 146     unsigned A = MI->getOperand(0).getReg();
 147     unsigned B = MI->getOperand(1).getReg();
 148     unsigned C = MI->getOperand(2).getReg();
 149     unsigned M = MI->getOperand(3).getImm();
 150     if (B != C) return 0;
 151     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 152     break;
 153   }
 154   case X86::SHL64ri: {
 155     assert(MI->getNumOperands() == 3 && "Unknown shift instruction!");
 156     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 157     // the flags produced by a shift yet, so this is safe.
 158     unsigned Dest = MI->getOperand(0).getReg();
 159     unsigned Src = MI->getOperand(1).getReg();
 160     unsigned ShAmt = MI->getOperand(2).getImm();
 161     if (ShAmt == 0 || ShAmt >= 4) return 0;
 162
 163     NewMI = BuildMI(get(X86::LEA64r), Dest)
 164       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 165     break;
 166   }
 167   case X86::SHL32ri: {
 168     assert(MI->getNumOperands() == 3 && "Unknown shift instruction!");
 169     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 170     // the flags produced by a shift yet, so this is safe.
 171     unsigned Dest = MI->getOperand(0).getReg();
 172     unsigned Src = MI->getOperand(1).getReg();
 173     unsigned ShAmt = MI->getOperand(2).getImm();
 174     if (ShAmt == 0 || ShAmt >= 4) return 0;
 175
 176     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 177       X86::LEA64_32r : X86::LEA32r;
 178     NewMI = BuildMI(get(Opc), Dest)
 179       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 180     break;
 181   }
 182   case X86::SHL16ri: {
 183     assert(MI->getNumOperands() == 3 && "Unknown shift instruction!");
 184     if (DisableLEA16) return 0;
 185
 186     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 187     // the flags produced by a shift yet, so this is safe.
 188     unsigned Dest = MI->getOperand(0).getReg();
 189     unsigned Src = MI->getOperand(1).getReg();
 190     unsigned ShAmt = MI->getOperand(2).getImm();
 191     if (ShAmt == 0 || ShAmt >= 4) return 0;
 192
 193     NewMI = BuildMI(get(X86::LEA16r), Dest)
 194       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 195     break;
 196   }
 197   }
 198
 199   // FIXME: None of these instructions are promotable to LEAs without
 200   // additional information.  In particular, LEA doesn't set the flags that
 201   // add and inc do.  :(
 202   if (0)
 203   switch (MI->getOpcode()) {
 204   case X86::INC32r:
 205   case X86::INC64_32r:
 206     assert(MI->getNumOperands() == 2 && "Unknown inc instruction!");
 207     NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src, 1);
 208     break;
 209   case X86::INC16r:
 210   case X86::INC64_16r:
 211     if (DisableLEA16) return 0;
 212     assert(MI->getNumOperands() == 2 && "Unknown inc instruction!");
 213     NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 214     break;
 215   case X86::DEC32r:
 216   case X86::DEC64_32r:
 217     assert(MI->getNumOperands() == 2 && "Unknown dec instruction!");
 218     NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src, -1);
 219     break;
 220   case X86::DEC16r:
 221   case X86::DEC64_16r:
 222     if (DisableLEA16) return 0;
 223     assert(MI->getNumOperands() == 2 && "Unknown dec instruction!");
 224     NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 225     break;
 226   case X86::ADD32rr:
 227     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 228     NewMI = addRegReg(BuildMI(get(X86::LEA32r), Dest), Src,
 229                      MI->getOperand(2).getReg());
 230     break;
 231   case X86::ADD16rr:
 232     if (DisableLEA16) return 0;
 233     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 234     NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
 235                      MI->getOperand(2).getReg());
 236     break;
 237   case X86::ADD32ri:
 238   case X86::ADD32ri8:
 239     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 240     if (MI->getOperand(2).isImmediate())
 241       NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src,
 242                           MI->getOperand(2).getImmedValue());
 243     break;
 244   case X86::ADD16ri:
 245   case X86::ADD16ri8:
 246     if (DisableLEA16) return 0;
 247     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 248     if (MI->getOperand(2).isImmediate())
 249       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
 250                           MI->getOperand(2).getImmedValue());
 251     break;
 252   case X86::SHL16ri:
 253     if (DisableLEA16) return 0;
 254   case X86::SHL32ri:
 255     assert(MI->getNumOperands() == 3 && MI->getOperand(2).isImmediate() &&
 256            "Unknown shl instruction!");
 257     unsigned ShAmt = MI->getOperand(2).getImmedValue();
 258     if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
 259       X86AddressMode AM;
 260       AM.Scale = 1 << ShAmt;
 261       AM.IndexReg = Src;
 262       unsigned Opc = MI->getOpcode() == X86::SHL32ri ? X86::LEA32r :X86::LEA16r;
 263       NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
 264     }
 265     break;
 266   }
 267
 268   if (NewMI) {
 269     NewMI->copyKillDeadInfo(MI);
 270     LV.instructionChanged(MI, NewMI);  // Update live variables
 271     MFI->insert(MBBI, NewMI);          // Insert the new inst
 272   }
 273   return NewMI;
 274 }
 275
 276 /// commuteInstruction - We have a few instructions that must be hacked on to
 277 /// commute them.
 278 ///
 279 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
 280   // FIXME: Can commute cmoves by changing the condition!
 281   switch (MI->getOpcode()) {
 282   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
 283   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
 284   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
 285   case X86::SHLD32rri8:{// A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
 286     unsigned Opc;
 287     unsigned Size;
 288     switch (MI->getOpcode()) {
 289     default: assert(0 && "Unreachable!");
 290     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
 291     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
 292     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
 293     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
 294     }
 295     unsigned Amt = MI->getOperand(3).getImmedValue();
 296     unsigned A = MI->getOperand(0).getReg();
 297     unsigned B = MI->getOperand(1).getReg();
 298     unsigned C = MI->getOperand(2).getReg();
 299     bool BisKill = MI->getOperand(1).isKill();
 300     bool CisKill = MI->getOperand(2).isKill();
 301     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
 302       .addReg(B, false, false, BisKill).addImm(Size-Amt);
 303   }
 304   default:
 305     return TargetInstrInfo::commuteInstruction(MI);
 306   }
 307 }
 308
 309 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
 310   switch (BrOpc) {
 311   default: return X86::COND_INVALID;
 312   case X86::JE:  return X86::COND_E;
 313   case X86::JNE: return X86::COND_NE;
 314   case X86::JL:  return X86::COND_L;
 315   case X86::JLE: return X86::COND_LE;
 316   case X86::JG:  return X86::COND_G;
 317   case X86::JGE: return X86::COND_GE;
 318   case X86::JB:  return X86::COND_B;
 319   case X86::JBE: return X86::COND_BE;
 320   case X86::JA:  return X86::COND_A;
 321   case X86::JAE: return X86::COND_AE;
 322   case X86::JS:  return X86::COND_S;
 323   case X86::JNS: return X86::COND_NS;
 324   case X86::JP:  return X86::COND_P;
 325   case X86::JNP: return X86::COND_NP;
 326   case X86::JO:  return X86::COND_O;
 327   case X86::JNO: return X86::COND_NO;
 328   }
 329 }
 330
 331 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
 332   switch (CC) {
 333   default: assert(0 && "Illegal condition code!");
 334   case X86::COND_E:  return X86::JE;
 335   case X86::COND_NE: return X86::JNE;
 336   case X86::COND_L:  return X86::JL;
 337   case X86::COND_LE: return X86::JLE;
 338   case X86::COND_G:  return X86::JG;
 339   case X86::COND_GE: return X86::JGE;
 340   case X86::COND_B:  return X86::JB;
 341   case X86::COND_BE: return X86::JBE;
 342   case X86::COND_A:  return X86::JA;
 343   case X86::COND_AE: return X86::JAE;
 344   case X86::COND_S:  return X86::JS;
 345   case X86::COND_NS: return X86::JNS;
 346   case X86::COND_P:  return X86::JP;
 347   case X86::COND_NP: return X86::JNP;
 348   case X86::COND_O:  return X86::JO;
 349   case X86::COND_NO: return X86::JNO;
 350   }
 351 }
 352
 353 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
 354 /// e.g. turning COND_E to COND_NE.
 355 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
 356   switch (CC) {
 357   default: assert(0 && "Illegal condition code!");
 358   case X86::COND_E:  return X86::COND_NE;
 359   case X86::COND_NE: return X86::COND_E;
 360   case X86::COND_L:  return X86::COND_GE;
 361   case X86::COND_LE: return X86::COND_G;
 362   case X86::COND_G:  return X86::COND_LE;
 363   case X86::COND_GE: return X86::COND_L;
 364   case X86::COND_B:  return X86::COND_AE;
 365   case X86::COND_BE: return X86::COND_A;
 366   case X86::COND_A:  return X86::COND_BE;
 367   case X86::COND_AE: return X86::COND_B;
 368   case X86::COND_S:  return X86::COND_NS;
 369   case X86::COND_NS: return X86::COND_S;
 370   case X86::COND_P:  return X86::COND_NP;
 371   case X86::COND_NP: return X86::COND_P;
 372   case X86::COND_O:  return X86::COND_NO;
 373   case X86::COND_NO: return X86::COND_O;
 374   }
 375 }
 376
 377
 378 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 379                                  MachineBasicBlock *&TBB,
 380                                  MachineBasicBlock *&FBB,
 381                                  std::vector<MachineOperand> &Cond) const {
 382   // TODO: If FP_REG_KILL is around, ignore it.
 383
 384   // If the block has no terminators, it just falls into the block after it.
 385   MachineBasicBlock::iterator I = MBB.end();
 386   if (I == MBB.begin() || !isTerminatorInstr((--I)->getOpcode()))
 387     return false;
 388
 389   // Get the last instruction in the block.
 390   MachineInstr *LastInst = I;
 391
 392   // If there is only one terminator instruction, process it.
 393   if (I == MBB.begin() || !isTerminatorInstr((--I)->getOpcode())) {
 394     if (!isBranch(LastInst->getOpcode()))
 395       return true;
 396
 397     // If the block ends with a branch there are 3 possibilities:
 398     // it's an unconditional, conditional, or indirect branch.
 399
 400     if (LastInst->getOpcode() == X86::JMP) {
 401       TBB = LastInst->getOperand(0).getMachineBasicBlock();
 402       return false;
 403     }
 404     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
 405     if (BranchCode == X86::COND_INVALID)
 406       return true;  // Can't handle indirect branch.
 407
 408     // Otherwise, block ends with fall-through condbranch.
 409     TBB = LastInst->getOperand(0).getMachineBasicBlock();
 410     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 411     return false;
 412   }
 413
 414   // Get the instruction before it if it's a terminator.
 415   MachineInstr *SecondLastInst = I;
 416
 417   // If there are three terminators, we don't know what sort of block this is.
 418   if (SecondLastInst && I != MBB.begin() &&
 419       isTerminatorInstr((--I)->getOpcode()))
 420     return true;
 421
 422   // If the block ends with X86::JMP and a conditional branch, handle it.
 423   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
 424   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
 425     TBB = SecondLastInst->getOperand(0).getMachineBasicBlock();
 426     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 427     FBB = LastInst->getOperand(0).getMachineBasicBlock();
 428     return false;
 429   }
 430
 431   // Otherwise, can't handle this.
 432   return true;
 433 }
 434
 435 void X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 436   MachineBasicBlock::iterator I = MBB.end();
 437   if (I == MBB.begin()) return;
 438   --I;
 439   if (I->getOpcode() != X86::JMP &&
 440       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
 441     return;
 442
 443   // Remove the branch.
 444   I->eraseFromParent();
 445
 446   I = MBB.end();
 447
 448   if (I == MBB.begin()) return;
 449   --I;
 450   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
 451     return;
 452
 453   // Remove the branch.
 454   I->eraseFromParent();
 455 }
 456
 457 void X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 458                                 MachineBasicBlock *FBB,
 459                                 const std::vector<MachineOperand> &Cond) const {
 460   // Shouldn't be a fall through.
 461   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 462   assert((Cond.size() == 1 || Cond.size() == 0) &&
 463          "X86 branch conditions have one component!");
 464
 465   if (FBB == 0) { // One way branch.
 466     if (Cond.empty()) {
 467       // Unconditional branch?
 468       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
 469     } else {
 470       // Conditional branch.
 471       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
 472       BuildMI(&MBB, get(Opc)).addMBB(TBB);
 473     }
 474     return;
 475   }
 476
 477   // Two-way Conditional branch.
 478   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
 479   BuildMI(&MBB, get(Opc)).addMBB(TBB);
 480   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
 481 }
 482
 483 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
 484   if (MBB.empty()) return false;
 485
 486   switch (MBB.back().getOpcode()) {
 487   case X86::JMP:     // Uncond branch.
 488   case X86::JMP32r:  // Indirect branch.
 489   case X86::JMP32m:  // Indirect branch through mem.
 490     return true;
 491   default: return false;
 492   }
 493 }
 494
 495 bool X86InstrInfo::
 496 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
 497   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
 498   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
 499   return false;
 500 }
 501
 502 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
 503   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 504   if (Subtarget->is64Bit())
 505     return &X86::GR64RegClass;
 506   else
 507     return &X86::GR32RegClass;
 508 }