lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/LLVMContext.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/LiveVariables.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/Target/TargetAsmInfo.h"
  35 using namespace llvm;
  36
  37 namespace {
  38   cl::opt<bool>
  39   NoFusing("disable-spill-fusing",
  40            cl::desc("Disable fusing of spill code into instructions"));
  41   cl::opt<bool>
  42   PrintFailedFusing("print-failed-fuse-candidates",
  43                     cl::desc("Print instructions that the allocator wants to"
  44                              " fuse, but the X86 backend currently can't"),
  45                     cl::Hidden);
  46   cl::opt<bool>
  47   ReMatPICStubLoad("remat-pic-stub-load",
  48                    cl::desc("Re-materialize load from stub in PIC mode"),
  49                    cl::init(false), cl::Hidden);
  50 }
  51
  52 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  53   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  54     TM(tm), RI(tm, *this) {
  55   SmallVector<unsigned,16> AmbEntries;
  56   static const unsigned OpTbl2Addr[][2] = {
  57     { X86::ADC32ri,     X86::ADC32mi },
  58     { X86::ADC32ri8,    X86::ADC32mi8 },
  59     { X86::ADC32rr,     X86::ADC32mr },
  60     { X86::ADC64ri32,   X86::ADC64mi32 },
  61     { X86::ADC64ri8,    X86::ADC64mi8 },
  62     { X86::ADC64rr,     X86::ADC64mr },
  63     { X86::ADD16ri,     X86::ADD16mi },
  64     { X86::ADD16ri8,    X86::ADD16mi8 },
  65     { X86::ADD16rr,     X86::ADD16mr },
  66     { X86::ADD32ri,     X86::ADD32mi },
  67     { X86::ADD32ri8,    X86::ADD32mi8 },
  68     { X86::ADD32rr,     X86::ADD32mr },
  69     { X86::ADD64ri32,   X86::ADD64mi32 },
  70     { X86::ADD64ri8,    X86::ADD64mi8 },
  71     { X86::ADD64rr,     X86::ADD64mr },
  72     { X86::ADD8ri,      X86::ADD8mi },
  73     { X86::ADD8rr,      X86::ADD8mr },
  74     { X86::AND16ri,     X86::AND16mi },
  75     { X86::AND16ri8,    X86::AND16mi8 },
  76     { X86::AND16rr,     X86::AND16mr },
  77     { X86::AND32ri,     X86::AND32mi },
  78     { X86::AND32ri8,    X86::AND32mi8 },
  79     { X86::AND32rr,     X86::AND32mr },
  80     { X86::AND64ri32,   X86::AND64mi32 },
  81     { X86::AND64ri8,    X86::AND64mi8 },
  82     { X86::AND64rr,     X86::AND64mr },
  83     { X86::AND8ri,      X86::AND8mi },
  84     { X86::AND8rr,      X86::AND8mr },
  85     { X86::DEC16r,      X86::DEC16m },
  86     { X86::DEC32r,      X86::DEC32m },
  87     { X86::DEC64_16r,   X86::DEC64_16m },
  88     { X86::DEC64_32r,   X86::DEC64_32m },
  89     { X86::DEC64r,      X86::DEC64m },
  90     { X86::DEC8r,       X86::DEC8m },
  91     { X86::INC16r,      X86::INC16m },
  92     { X86::INC32r,      X86::INC32m },
  93     { X86::INC64_16r,   X86::INC64_16m },
  94     { X86::INC64_32r,   X86::INC64_32m },
  95     { X86::INC64r,      X86::INC64m },
  96     { X86::INC8r,       X86::INC8m },
  97     { X86::NEG16r,      X86::NEG16m },
  98     { X86::NEG32r,      X86::NEG32m },
  99     { X86::NEG64r,      X86::NEG64m },
 100     { X86::NEG8r,       X86::NEG8m },
 101     { X86::NOT16r,      X86::NOT16m },
 102     { X86::NOT32r,      X86::NOT32m },
 103     { X86::NOT64r,      X86::NOT64m },
 104     { X86::NOT8r,       X86::NOT8m },
 105     { X86::OR16ri,      X86::OR16mi },
 106     { X86::OR16ri8,     X86::OR16mi8 },
 107     { X86::OR16rr,      X86::OR16mr },
 108     { X86::OR32ri,      X86::OR32mi },
 109     { X86::OR32ri8,     X86::OR32mi8 },
 110     { X86::OR32rr,      X86::OR32mr },
 111     { X86::OR64ri32,    X86::OR64mi32 },
 112     { X86::OR64ri8,     X86::OR64mi8 },
 113     { X86::OR64rr,      X86::OR64mr },
 114     { X86::OR8ri,       X86::OR8mi },
 115     { X86::OR8rr,       X86::OR8mr },
 116     { X86::ROL16r1,     X86::ROL16m1 },
 117     { X86::ROL16rCL,    X86::ROL16mCL },
 118     { X86::ROL16ri,     X86::ROL16mi },
 119     { X86::ROL32r1,     X86::ROL32m1 },
 120     { X86::ROL32rCL,    X86::ROL32mCL },
 121     { X86::ROL32ri,     X86::ROL32mi },
 122     { X86::ROL64r1,     X86::ROL64m1 },
 123     { X86::ROL64rCL,    X86::ROL64mCL },
 124     { X86::ROL64ri,     X86::ROL64mi },
 125     { X86::ROL8r1,      X86::ROL8m1 },
 126     { X86::ROL8rCL,     X86::ROL8mCL },
 127     { X86::ROL8ri,      X86::ROL8mi },
 128     { X86::ROR16r1,     X86::ROR16m1 },
 129     { X86::ROR16rCL,    X86::ROR16mCL },
 130     { X86::ROR16ri,     X86::ROR16mi },
 131     { X86::ROR32r1,     X86::ROR32m1 },
 132     { X86::ROR32rCL,    X86::ROR32mCL },
 133     { X86::ROR32ri,     X86::ROR32mi },
 134     { X86::ROR64r1,     X86::ROR64m1 },
 135     { X86::ROR64rCL,    X86::ROR64mCL },
 136     { X86::ROR64ri,     X86::ROR64mi },
 137     { X86::ROR8r1,      X86::ROR8m1 },
 138     { X86::ROR8rCL,     X86::ROR8mCL },
 139     { X86::ROR8ri,      X86::ROR8mi },
 140     { X86::SAR16r1,     X86::SAR16m1 },
 141     { X86::SAR16rCL,    X86::SAR16mCL },
 142     { X86::SAR16ri,     X86::SAR16mi },
 143     { X86::SAR32r1,     X86::SAR32m1 },
 144     { X86::SAR32rCL,    X86::SAR32mCL },
 145     { X86::SAR32ri,     X86::SAR32mi },
 146     { X86::SAR64r1,     X86::SAR64m1 },
 147     { X86::SAR64rCL,    X86::SAR64mCL },
 148     { X86::SAR64ri,     X86::SAR64mi },
 149     { X86::SAR8r1,      X86::SAR8m1 },
 150     { X86::SAR8rCL,     X86::SAR8mCL },
 151     { X86::SAR8ri,      X86::SAR8mi },
 152     { X86::SBB32ri,     X86::SBB32mi },
 153     { X86::SBB32ri8,    X86::SBB32mi8 },
 154     { X86::SBB32rr,     X86::SBB32mr },
 155     { X86::SBB64ri32,   X86::SBB64mi32 },
 156     { X86::SBB64ri8,    X86::SBB64mi8 },
 157     { X86::SBB64rr,     X86::SBB64mr },
 158     { X86::SHL16rCL,    X86::SHL16mCL },
 159     { X86::SHL16ri,     X86::SHL16mi },
 160     { X86::SHL32rCL,    X86::SHL32mCL },
 161     { X86::SHL32ri,     X86::SHL32mi },
 162     { X86::SHL64rCL,    X86::SHL64mCL },
 163     { X86::SHL64ri,     X86::SHL64mi },
 164     { X86::SHL8rCL,     X86::SHL8mCL },
 165     { X86::SHL8ri,      X86::SHL8mi },
 166     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 167     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 168     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 169     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 170     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 171     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 172     { X86::SHR16r1,     X86::SHR16m1 },
 173     { X86::SHR16rCL,    X86::SHR16mCL },
 174     { X86::SHR16ri,     X86::SHR16mi },
 175     { X86::SHR32r1,     X86::SHR32m1 },
 176     { X86::SHR32rCL,    X86::SHR32mCL },
 177     { X86::SHR32ri,     X86::SHR32mi },
 178     { X86::SHR64r1,     X86::SHR64m1 },
 179     { X86::SHR64rCL,    X86::SHR64mCL },
 180     { X86::SHR64ri,     X86::SHR64mi },
 181     { X86::SHR8r1,      X86::SHR8m1 },
 182     { X86::SHR8rCL,     X86::SHR8mCL },
 183     { X86::SHR8ri,      X86::SHR8mi },
 184     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 185     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 186     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 187     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 188     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 189     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 190     { X86::SUB16ri,     X86::SUB16mi },
 191     { X86::SUB16ri8,    X86::SUB16mi8 },
 192     { X86::SUB16rr,     X86::SUB16mr },
 193     { X86::SUB32ri,     X86::SUB32mi },
 194     { X86::SUB32ri8,    X86::SUB32mi8 },
 195     { X86::SUB32rr,     X86::SUB32mr },
 196     { X86::SUB64ri32,   X86::SUB64mi32 },
 197     { X86::SUB64ri8,    X86::SUB64mi8 },
 198     { X86::SUB64rr,     X86::SUB64mr },
 199     { X86::SUB8ri,      X86::SUB8mi },
 200     { X86::SUB8rr,      X86::SUB8mr },
 201     { X86::XOR16ri,     X86::XOR16mi },
 202     { X86::XOR16ri8,    X86::XOR16mi8 },
 203     { X86::XOR16rr,     X86::XOR16mr },
 204     { X86::XOR32ri,     X86::XOR32mi },
 205     { X86::XOR32ri8,    X86::XOR32mi8 },
 206     { X86::XOR32rr,     X86::XOR32mr },
 207     { X86::XOR64ri32,   X86::XOR64mi32 },
 208     { X86::XOR64ri8,    X86::XOR64mi8 },
 209     { X86::XOR64rr,     X86::XOR64mr },
 210     { X86::XOR8ri,      X86::XOR8mi },
 211     { X86::XOR8rr,      X86::XOR8mr }
 212   };
 213
 214   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 215     unsigned RegOp = OpTbl2Addr[i][0];
 216     unsigned MemOp = OpTbl2Addr[i][1];
 217     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 218                                                      MemOp)).second)
 219       assert(false && "Duplicated entries?");
 220     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 221     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 222                                                 std::make_pair(RegOp,
 223                                                               AuxInfo))).second)
 224       AmbEntries.push_back(MemOp);
 225   }
 226
 227   // If the third value is 1, then it's folding either a load or a store.
 228   static const unsigned OpTbl0[][3] = {
 229     { X86::BT16ri8,     X86::BT16mi8, 1 },
 230     { X86::BT32ri8,     X86::BT32mi8, 1 },
 231     { X86::BT64ri8,     X86::BT64mi8, 1 },
 232     { X86::CALL32r,     X86::CALL32m, 1 },
 233     { X86::CALL64r,     X86::CALL64m, 1 },
 234     { X86::CMP16ri,     X86::CMP16mi, 1 },
 235     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 236     { X86::CMP16rr,     X86::CMP16mr, 1 },
 237     { X86::CMP32ri,     X86::CMP32mi, 1 },
 238     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 239     { X86::CMP32rr,     X86::CMP32mr, 1 },
 240     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 241     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 242     { X86::CMP64rr,     X86::CMP64mr, 1 },
 243     { X86::CMP8ri,      X86::CMP8mi, 1 },
 244     { X86::CMP8rr,      X86::CMP8mr, 1 },
 245     { X86::DIV16r,      X86::DIV16m, 1 },
 246     { X86::DIV32r,      X86::DIV32m, 1 },
 247     { X86::DIV64r,      X86::DIV64m, 1 },
 248     { X86::DIV8r,       X86::DIV8m, 1 },
 249     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 250     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 251     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 252     { X86::IDIV16r,     X86::IDIV16m, 1 },
 253     { X86::IDIV32r,     X86::IDIV32m, 1 },
 254     { X86::IDIV64r,     X86::IDIV64m, 1 },
 255     { X86::IDIV8r,      X86::IDIV8m, 1 },
 256     { X86::IMUL16r,     X86::IMUL16m, 1 },
 257     { X86::IMUL32r,     X86::IMUL32m, 1 },
 258     { X86::IMUL64r,     X86::IMUL64m, 1 },
 259     { X86::IMUL8r,      X86::IMUL8m, 1 },
 260     { X86::JMP32r,      X86::JMP32m, 1 },
 261     { X86::JMP64r,      X86::JMP64m, 1 },
 262     { X86::MOV16ri,     X86::MOV16mi, 0 },
 263     { X86::MOV16rr,     X86::MOV16mr, 0 },
 264     { X86::MOV32ri,     X86::MOV32mi, 0 },
 265     { X86::MOV32rr,     X86::MOV32mr, 0 },
 266     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 267     { X86::MOV64rr,     X86::MOV64mr, 0 },
 268     { X86::MOV8ri,      X86::MOV8mi, 0 },
 269     { X86::MOV8rr,      X86::MOV8mr, 0 },
 270     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0 },
 271     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 272     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 273     { X86::MOVDQArr,    X86::MOVDQAmr, 0 },
 274     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 275     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 276     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 277     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 278     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 279     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 280     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 281     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 282     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 283     { X86::MUL16r,      X86::MUL16m, 1 },
 284     { X86::MUL32r,      X86::MUL32m, 1 },
 285     { X86::MUL64r,      X86::MUL64m, 1 },
 286     { X86::MUL8r,       X86::MUL8m, 1 },
 287     { X86::SETAEr,      X86::SETAEm, 0 },
 288     { X86::SETAr,       X86::SETAm, 0 },
 289     { X86::SETBEr,      X86::SETBEm, 0 },
 290     { X86::SETBr,       X86::SETBm, 0 },
 291     { X86::SETEr,       X86::SETEm, 0 },
 292     { X86::SETGEr,      X86::SETGEm, 0 },
 293     { X86::SETGr,       X86::SETGm, 0 },
 294     { X86::SETLEr,      X86::SETLEm, 0 },
 295     { X86::SETLr,       X86::SETLm, 0 },
 296     { X86::SETNEr,      X86::SETNEm, 0 },
 297     { X86::SETNOr,      X86::SETNOm, 0 },
 298     { X86::SETNPr,      X86::SETNPm, 0 },
 299     { X86::SETNSr,      X86::SETNSm, 0 },
 300     { X86::SETOr,       X86::SETOm, 0 },
 301     { X86::SETPr,       X86::SETPm, 0 },
 302     { X86::SETSr,       X86::SETSm, 0 },
 303     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 304     { X86::TEST16ri,    X86::TEST16mi, 1 },
 305     { X86::TEST32ri,    X86::TEST32mi, 1 },
 306     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 307     { X86::TEST8ri,     X86::TEST8mi, 1 }
 308   };
 309
 310   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 311     unsigned RegOp = OpTbl0[i][0];
 312     unsigned MemOp = OpTbl0[i][1];
 313     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 314                                                  MemOp)).second)
 315       assert(false && "Duplicated entries?");
 316     unsigned FoldedLoad = OpTbl0[i][2];
 317     // Index 0, folded load or store.
 318     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 319     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 320       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 321                                      std::make_pair(RegOp, AuxInfo))).second)
 322         AmbEntries.push_back(MemOp);
 323   }
 324
 325   static const unsigned OpTbl1[][2] = {
 326     { X86::CMP16rr,         X86::CMP16rm },
 327     { X86::CMP32rr,         X86::CMP32rm },
 328     { X86::CMP64rr,         X86::CMP64rm },
 329     { X86::CMP8rr,          X86::CMP8rm },
 330     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 331     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 332     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 333     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 334     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 335     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 336     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 337     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 338     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 339     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 340     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 341     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 342     { X86::IMUL16rri,       X86::IMUL16rmi },
 343     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 344     { X86::IMUL32rri,       X86::IMUL32rmi },
 345     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 346     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 347     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 348     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 349     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 350     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 351     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 352     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 353     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 354     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 355     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 356     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 357     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 358     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 359     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 360     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 361     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 362     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 363     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 364     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 365     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 366     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 367     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 368     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 369     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 370     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 371     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 372     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 373     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 374     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 375     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 376     { X86::MOV16rr,         X86::MOV16rm },
 377     { X86::MOV32rr,         X86::MOV32rm },
 378     { X86::MOV64rr,         X86::MOV64rm },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 381     { X86::MOV8rr,          X86::MOV8rm },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 387     { X86::MOVDQArr,        X86::MOVDQArm },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 389     { X86::MOVSDrr,         X86::MOVSDrm },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 393     { X86::MOVSSrr,         X86::MOVSSrm },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 407     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8 },
 408     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 409     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 410     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 411     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 412     { X86::PSHUFDri,        X86::PSHUFDmi },
 413     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 414     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 415     { X86::RCPPSr,          X86::RCPPSm },
 416     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 417     { X86::RSQRTPSr,        X86::RSQRTPSm },
 418     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 419     { X86::RSQRTSSr,        X86::RSQRTSSm },
 420     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 421     { X86::SQRTPDr,         X86::SQRTPDm },
 422     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 423     { X86::SQRTPSr,         X86::SQRTPSm },
 424     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 425     { X86::SQRTSDr,         X86::SQRTSDm },
 426     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 427     { X86::SQRTSSr,         X86::SQRTSSm },
 428     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 429     { X86::TEST16rr,        X86::TEST16rm },
 430     { X86::TEST32rr,        X86::TEST32rm },
 431     { X86::TEST64rr,        X86::TEST64rm },
 432     { X86::TEST8rr,         X86::TEST8rm },
 433     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 434     { X86::UCOMISDrr,       X86::UCOMISDrm },
 435     { X86::UCOMISSrr,       X86::UCOMISSrm }
 436   };
 437
 438   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 439     unsigned RegOp = OpTbl1[i][0];
 440     unsigned MemOp = OpTbl1[i][1];
 441     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 442                                                  MemOp)).second)
 443       assert(false && "Duplicated entries?");
 444     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 445     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 446       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 447                                      std::make_pair(RegOp, AuxInfo))).second)
 448         AmbEntries.push_back(MemOp);
 449   }
 450
 451   static const unsigned OpTbl2[][2] = {
 452     { X86::ADC32rr,         X86::ADC32rm },
 453     { X86::ADC64rr,         X86::ADC64rm },
 454     { X86::ADD16rr,         X86::ADD16rm },
 455     { X86::ADD32rr,         X86::ADD32rm },
 456     { X86::ADD64rr,         X86::ADD64rm },
 457     { X86::ADD8rr,          X86::ADD8rm },
 458     { X86::ADDPDrr,         X86::ADDPDrm },
 459     { X86::ADDPSrr,         X86::ADDPSrm },
 460     { X86::ADDSDrr,         X86::ADDSDrm },
 461     { X86::ADDSSrr,         X86::ADDSSrm },
 462     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 463     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 464     { X86::AND16rr,         X86::AND16rm },
 465     { X86::AND32rr,         X86::AND32rm },
 466     { X86::AND64rr,         X86::AND64rm },
 467     { X86::AND8rr,          X86::AND8rm },
 468     { X86::ANDNPDrr,        X86::ANDNPDrm },
 469     { X86::ANDNPSrr,        X86::ANDNPSrm },
 470     { X86::ANDPDrr,         X86::ANDPDrm },
 471     { X86::ANDPSrr,         X86::ANDPSrm },
 472     { X86::CMOVA16rr,       X86::CMOVA16rm },
 473     { X86::CMOVA32rr,       X86::CMOVA32rm },
 474     { X86::CMOVA64rr,       X86::CMOVA64rm },
 475     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 476     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 477     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 478     { X86::CMOVB16rr,       X86::CMOVB16rm },
 479     { X86::CMOVB32rr,       X86::CMOVB32rm },
 480     { X86::CMOVB64rr,       X86::CMOVB64rm },
 481     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 482     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 483     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 484     { X86::CMOVE16rr,       X86::CMOVE16rm },
 485     { X86::CMOVE32rr,       X86::CMOVE32rm },
 486     { X86::CMOVE64rr,       X86::CMOVE64rm },
 487     { X86::CMOVG16rr,       X86::CMOVG16rm },
 488     { X86::CMOVG32rr,       X86::CMOVG32rm },
 489     { X86::CMOVG64rr,       X86::CMOVG64rm },
 490     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 491     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 492     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 493     { X86::CMOVL16rr,       X86::CMOVL16rm },
 494     { X86::CMOVL32rr,       X86::CMOVL32rm },
 495     { X86::CMOVL64rr,       X86::CMOVL64rm },
 496     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 497     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 498     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 499     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 500     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 501     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 502     { X86::CMOVNO16rr,      X86::CMOVNO16rm },
 503     { X86::CMOVNO32rr,      X86::CMOVNO32rm },
 504     { X86::CMOVNO64rr,      X86::CMOVNO64rm },
 505     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 506     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 507     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 508     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 509     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 510     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 511     { X86::CMOVO16rr,       X86::CMOVO16rm },
 512     { X86::CMOVO32rr,       X86::CMOVO32rm },
 513     { X86::CMOVO64rr,       X86::CMOVO64rm },
 514     { X86::CMOVP16rr,       X86::CMOVP16rm },
 515     { X86::CMOVP32rr,       X86::CMOVP32rm },
 516     { X86::CMOVP64rr,       X86::CMOVP64rm },
 517     { X86::CMOVS16rr,       X86::CMOVS16rm },
 518     { X86::CMOVS32rr,       X86::CMOVS32rm },
 519     { X86::CMOVS64rr,       X86::CMOVS64rm },
 520     { X86::CMPPDrri,        X86::CMPPDrmi },
 521     { X86::CMPPSrri,        X86::CMPPSrmi },
 522     { X86::CMPSDrr,         X86::CMPSDrm },
 523     { X86::CMPSSrr,         X86::CMPSSrm },
 524     { X86::DIVPDrr,         X86::DIVPDrm },
 525     { X86::DIVPSrr,         X86::DIVPSrm },
 526     { X86::DIVSDrr,         X86::DIVSDrm },
 527     { X86::DIVSSrr,         X86::DIVSSrm },
 528     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 529     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 530     { X86::FsANDPDrr,       X86::FsANDPDrm },
 531     { X86::FsANDPSrr,       X86::FsANDPSrm },
 532     { X86::FsORPDrr,        X86::FsORPDrm },
 533     { X86::FsORPSrr,        X86::FsORPSrm },
 534     { X86::FsXORPDrr,       X86::FsXORPDrm },
 535     { X86::FsXORPSrr,       X86::FsXORPSrm },
 536     { X86::HADDPDrr,        X86::HADDPDrm },
 537     { X86::HADDPSrr,        X86::HADDPSrm },
 538     { X86::HSUBPDrr,        X86::HSUBPDrm },
 539     { X86::HSUBPSrr,        X86::HSUBPSrm },
 540     { X86::IMUL16rr,        X86::IMUL16rm },
 541     { X86::IMUL32rr,        X86::IMUL32rm },
 542     { X86::IMUL64rr,        X86::IMUL64rm },
 543     { X86::MAXPDrr,         X86::MAXPDrm },
 544     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 545     { X86::MAXPSrr,         X86::MAXPSrm },
 546     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 547     { X86::MAXSDrr,         X86::MAXSDrm },
 548     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 549     { X86::MAXSSrr,         X86::MAXSSrm },
 550     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 551     { X86::MINPDrr,         X86::MINPDrm },
 552     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 553     { X86::MINPSrr,         X86::MINPSrm },
 554     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 555     { X86::MINSDrr,         X86::MINSDrm },
 556     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 557     { X86::MINSSrr,         X86::MINSSrm },
 558     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 559     { X86::MULPDrr,         X86::MULPDrm },
 560     { X86::MULPSrr,         X86::MULPSrm },
 561     { X86::MULSDrr,         X86::MULSDrm },
 562     { X86::MULSSrr,         X86::MULSSrm },
 563     { X86::OR16rr,          X86::OR16rm },
 564     { X86::OR32rr,          X86::OR32rm },
 565     { X86::OR64rr,          X86::OR64rm },
 566     { X86::OR8rr,           X86::OR8rm },
 567     { X86::ORPDrr,          X86::ORPDrm },
 568     { X86::ORPSrr,          X86::ORPSrm },
 569     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 570     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 571     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 572     { X86::PADDBrr,         X86::PADDBrm },
 573     { X86::PADDDrr,         X86::PADDDrm },
 574     { X86::PADDQrr,         X86::PADDQrm },
 575     { X86::PADDSBrr,        X86::PADDSBrm },
 576     { X86::PADDSWrr,        X86::PADDSWrm },
 577     { X86::PADDWrr,         X86::PADDWrm },
 578     { X86::PANDNrr,         X86::PANDNrm },
 579     { X86::PANDrr,          X86::PANDrm },
 580     { X86::PAVGBrr,         X86::PAVGBrm },
 581     { X86::PAVGWrr,         X86::PAVGWrm },
 582     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 583     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 584     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 585     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 586     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 587     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 588     { X86::PINSRWrri,       X86::PINSRWrmi },
 589     { X86::PMADDWDrr,       X86::PMADDWDrm },
 590     { X86::PMAXSWrr,        X86::PMAXSWrm },
 591     { X86::PMAXUBrr,        X86::PMAXUBrm },
 592     { X86::PMINSWrr,        X86::PMINSWrm },
 593     { X86::PMINUBrr,        X86::PMINUBrm },
 594     { X86::PMULDQrr,        X86::PMULDQrm },
 595     { X86::PMULHUWrr,       X86::PMULHUWrm },
 596     { X86::PMULHWrr,        X86::PMULHWrm },
 597     { X86::PMULLDrr,        X86::PMULLDrm },
 598     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 599     { X86::PMULLWrr,        X86::PMULLWrm },
 600     { X86::PMULUDQrr,       X86::PMULUDQrm },
 601     { X86::PORrr,           X86::PORrm },
 602     { X86::PSADBWrr,        X86::PSADBWrm },
 603     { X86::PSLLDrr,         X86::PSLLDrm },
 604     { X86::PSLLQrr,         X86::PSLLQrm },
 605     { X86::PSLLWrr,         X86::PSLLWrm },
 606     { X86::PSRADrr,         X86::PSRADrm },
 607     { X86::PSRAWrr,         X86::PSRAWrm },
 608     { X86::PSRLDrr,         X86::PSRLDrm },
 609     { X86::PSRLQrr,         X86::PSRLQrm },
 610     { X86::PSRLWrr,         X86::PSRLWrm },
 611     { X86::PSUBBrr,         X86::PSUBBrm },
 612     { X86::PSUBDrr,         X86::PSUBDrm },
 613     { X86::PSUBSBrr,        X86::PSUBSBrm },
 614     { X86::PSUBSWrr,        X86::PSUBSWrm },
 615     { X86::PSUBWrr,         X86::PSUBWrm },
 616     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 617     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 618     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 619     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 620     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 621     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 622     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 623     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 624     { X86::PXORrr,          X86::PXORrm },
 625     { X86::SBB32rr,         X86::SBB32rm },
 626     { X86::SBB64rr,         X86::SBB64rm },
 627     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 628     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 629     { X86::SUB16rr,         X86::SUB16rm },
 630     { X86::SUB32rr,         X86::SUB32rm },
 631     { X86::SUB64rr,         X86::SUB64rm },
 632     { X86::SUB8rr,          X86::SUB8rm },
 633     { X86::SUBPDrr,         X86::SUBPDrm },
 634     { X86::SUBPSrr,         X86::SUBPSrm },
 635     { X86::SUBSDrr,         X86::SUBSDrm },
 636     { X86::SUBSSrr,         X86::SUBSSrm },
 637     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 638     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 639     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 640     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 641     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 642     { X86::XOR16rr,         X86::XOR16rm },
 643     { X86::XOR32rr,         X86::XOR32rm },
 644     { X86::XOR64rr,         X86::XOR64rm },
 645     { X86::XOR8rr,          X86::XOR8rm },
 646     { X86::XORPDrr,         X86::XORPDrm },
 647     { X86::XORPSrr,         X86::XORPSrm }
 648   };
 649
 650   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 651     unsigned RegOp = OpTbl2[i][0];
 652     unsigned MemOp = OpTbl2[i][1];
 653     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 654                                                  MemOp)).second)
 655       assert(false && "Duplicated entries?");
 656     unsigned AuxInfo = 2 | (1 << 4); // Index 2, folded load
 657     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 658                                    std::make_pair(RegOp, AuxInfo))).second)
 659       AmbEntries.push_back(MemOp);
 660   }
 661
 662   // Remove ambiguous entries.
 663   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 664 }
 665
 666 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 667                                unsigned &SrcReg, unsigned &DstReg,
 668                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 669   switch (MI.getOpcode()) {
 670   default:
 671     return false;
 672   case X86::MOV8rr:
 673   case X86::MOV8rr_NOREX:
 674   case X86::MOV16rr:
 675   case X86::MOV32rr:
 676   case X86::MOV64rr:
 677   case X86::MOVSSrr:
 678   case X86::MOVSDrr:
 679
 680   // FP Stack register class copies
 681   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 682   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 683   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 684
 685   case X86::FsMOVAPSrr:
 686   case X86::FsMOVAPDrr:
 687   case X86::MOVAPSrr:
 688   case X86::MOVAPDrr:
 689   case X86::MOVDQArr:
 690   case X86::MOVSS2PSrr:
 691   case X86::MOVSD2PDrr:
 692   case X86::MOVPS2SSrr:
 693   case X86::MOVPD2SDrr:
 694   case X86::MMX_MOVQ64rr:
 695     assert(MI.getNumOperands() >= 2 &&
 696            MI.getOperand(0).isReg() &&
 697            MI.getOperand(1).isReg() &&
 698            "invalid register-register move instruction");
 699     SrcReg = MI.getOperand(1).getReg();
 700     DstReg = MI.getOperand(0).getReg();
 701     SrcSubIdx = MI.getOperand(1).getSubReg();
 702     DstSubIdx = MI.getOperand(0).getSubReg();
 703     return true;
 704   }
 705 }
 706
 707 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 708                                            int &FrameIndex) const {
 709   switch (MI->getOpcode()) {
 710   default: break;
 711   case X86::MOV8rm:
 712   case X86::MOV16rm:
 713   case X86::MOV32rm:
 714   case X86::MOV64rm:
 715   case X86::LD_Fp64m:
 716   case X86::MOVSSrm:
 717   case X86::MOVSDrm:
 718   case X86::MOVAPSrm:
 719   case X86::MOVAPDrm:
 720   case X86::MOVDQArm:
 721   case X86::MMX_MOVD64rm:
 722   case X86::MMX_MOVQ64rm:
 723     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 724         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 725         MI->getOperand(2).getImm() == 1 &&
 726         MI->getOperand(3).getReg() == 0 &&
 727         MI->getOperand(4).getImm() == 0) {
 728       FrameIndex = MI->getOperand(1).getIndex();
 729       return MI->getOperand(0).getReg();
 730     }
 731     break;
 732   }
 733   return 0;
 734 }
 735
 736 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 737                                           int &FrameIndex) const {
 738   switch (MI->getOpcode()) {
 739   default: break;
 740   case X86::MOV8mr:
 741   case X86::MOV16mr:
 742   case X86::MOV32mr:
 743   case X86::MOV64mr:
 744   case X86::ST_FpP64m:
 745   case X86::MOVSSmr:
 746   case X86::MOVSDmr:
 747   case X86::MOVAPSmr:
 748   case X86::MOVAPDmr:
 749   case X86::MOVDQAmr:
 750   case X86::MMX_MOVD64mr:
 751   case X86::MMX_MOVQ64mr:
 752   case X86::MMX_MOVNTQmr:
 753     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 754         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 755         MI->getOperand(1).getImm() == 1 &&
 756         MI->getOperand(2).getReg() == 0 &&
 757         MI->getOperand(3).getImm() == 0) {
 758       FrameIndex = MI->getOperand(0).getIndex();
 759       return MI->getOperand(X86AddrNumOperands).getReg();
 760     }
 761     break;
 762   }
 763   return 0;
 764 }
 765
 766 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 767 /// X86::MOVPC32r.
 768 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 769   bool isPICBase = false;
 770   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 771          E = MRI.def_end(); I != E; ++I) {
 772     MachineInstr *DefMI = I.getOperand().getParent();
 773     if (DefMI->getOpcode() != X86::MOVPC32r)
 774       return false;
 775     assert(!isPICBase && "More than one PIC base?");
 776     isPICBase = true;
 777   }
 778   return isPICBase;
 779 }
 780
 781 /// CanRematLoadWithDispOperand - Return true if a load with the specified
 782 /// operand is a candidate for remat: for this to be true we need to know that
 783 /// the load will always return the same value, even if moved.
 784 static bool CanRematLoadWithDispOperand(const MachineOperand &MO,
 785                                         X86TargetMachine &TM) {
 786   // Loads from constant pool entries can be remat'd.
 787   if (MO.isCPI()) return true;
 788
 789   // We can remat globals in some cases.
 790   if (MO.isGlobal()) {
 791     // If this is a load of a stub, not of the global, we can remat it.  This
 792     // access will always return the address of the global.
 793     if (isGlobalStubReference(MO.getTargetFlags()))
 794       return true;
 795
 796     // If the global itself is constant, we can remat the load.
 797     if (GlobalVariable *GV = dyn_cast<GlobalVariable>(MO.getGlobal()))
 798       if (GV->isConstant())
 799         return true;
 800   }
 801   return false;
 802 }
 803
 804 bool
 805 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 806   switch (MI->getOpcode()) {
 807   default: break;
 808     case X86::MOV8rm:
 809     case X86::MOV16rm:
 810     case X86::MOV32rm:
 811     case X86::MOV64rm:
 812     case X86::LD_Fp64m:
 813     case X86::MOVSSrm:
 814     case X86::MOVSDrm:
 815     case X86::MOVAPSrm:
 816     case X86::MOVAPDrm:
 817     case X86::MOVDQArm:
 818     case X86::MMX_MOVD64rm:
 819     case X86::MMX_MOVQ64rm: {
 820       // Loads from constant pools are trivially rematerializable.
 821       if (MI->getOperand(1).isReg() &&
 822           MI->getOperand(2).isImm() &&
 823           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 824           CanRematLoadWithDispOperand(MI->getOperand(4), TM)) {
 825         unsigned BaseReg = MI->getOperand(1).getReg();
 826         if (BaseReg == 0 || BaseReg == X86::RIP)
 827           return true;
 828         // Allow re-materialization of PIC load.
 829         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 830           return false;
 831         const MachineFunction &MF = *MI->getParent()->getParent();
 832         const MachineRegisterInfo &MRI = MF.getRegInfo();
 833         bool isPICBase = false;
 834         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 835                E = MRI.def_end(); I != E; ++I) {
 836           MachineInstr *DefMI = I.getOperand().getParent();
 837           if (DefMI->getOpcode() != X86::MOVPC32r)
 838             return false;
 839           assert(!isPICBase && "More than one PIC base?");
 840           isPICBase = true;
 841         }
 842         return isPICBase;
 843       }
 844       return false;
 845     }
 846
 847      case X86::LEA32r:
 848      case X86::LEA64r: {
 849        if (MI->getOperand(2).isImm() &&
 850            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 851            !MI->getOperand(4).isReg()) {
 852          // lea fi#, lea GV, etc. are all rematerializable.
 853          if (!MI->getOperand(1).isReg())
 854            return true;
 855          unsigned BaseReg = MI->getOperand(1).getReg();
 856          if (BaseReg == 0)
 857            return true;
 858          // Allow re-materialization of lea PICBase + x.
 859          const MachineFunction &MF = *MI->getParent()->getParent();
 860          const MachineRegisterInfo &MRI = MF.getRegInfo();
 861          return regIsPICBase(BaseReg, MRI);
 862        }
 863        return false;
 864      }
 865   }
 866
 867   // All other instructions marked M_REMATERIALIZABLE are always trivially
 868   // rematerializable.
 869   return true;
 870 }
 871
 872 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 873 /// would clobber the EFLAGS condition register. Note the result may be
 874 /// conservative. If it cannot definitely determine the safety after visiting
 875 /// two instructions it assumes it's not safe.
 876 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 877                                   MachineBasicBlock::iterator I) {
 878   // It's always safe to clobber EFLAGS at the end of a block.
 879   if (I == MBB.end())
 880     return true;
 881
 882   // For compile time consideration, if we are not able to determine the
 883   // safety after visiting 2 instructions, we will assume it's not safe.
 884   for (unsigned i = 0; i < 2; ++i) {
 885     bool SeenDef = false;
 886     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 887       MachineOperand &MO = I->getOperand(j);
 888       if (!MO.isReg())
 889         continue;
 890       if (MO.getReg() == X86::EFLAGS) {
 891         if (MO.isUse())
 892           return false;
 893         SeenDef = true;
 894       }
 895     }
 896
 897     if (SeenDef)
 898       // This instruction defines EFLAGS, no need to look any further.
 899       return true;
 900     ++I;
 901
 902     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 903     if (I == MBB.end())
 904       return true;
 905   }
 906
 907   // Conservative answer.
 908   return false;
 909 }
 910
 911 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 912                                  MachineBasicBlock::iterator I,
 913                                  unsigned DestReg,
 914                                  const MachineInstr *Orig) const {
 915   DebugLoc DL = DebugLoc::getUnknownLoc();
 916   if (I != MBB.end()) DL = I->getDebugLoc();
 917
 918   unsigned SubIdx = Orig->getOperand(0).isReg()
 919     ? Orig->getOperand(0).getSubReg() : 0;
 920   bool ChangeSubIdx = SubIdx != 0;
 921   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 922     DestReg = RI.getSubReg(DestReg, SubIdx);
 923     SubIdx = 0;
 924   }
 925
 926   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 927   // Re-materialize them as movri instructions to avoid side effects.
 928   bool Emitted = false;
 929   switch (Orig->getOpcode()) {
 930   default: break;
 931   case X86::MOV8r0:
 932   case X86::MOV16r0:
 933   case X86::MOV32r0: {
 934     if (!isSafeToClobberEFLAGS(MBB, I)) {
 935       unsigned Opc = 0;
 936       switch (Orig->getOpcode()) {
 937       default: break;
 938       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 939       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 940       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 941       }
 942       BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 943       Emitted = true;
 944     }
 945     break;
 946   }
 947   }
 948
 949   if (!Emitted) {
 950     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 951     MI->getOperand(0).setReg(DestReg);
 952     MBB.insert(I, MI);
 953   }
 954
 955   if (ChangeSubIdx) {
 956     MachineInstr *NewMI = prior(I);
 957     NewMI->getOperand(0).setSubReg(SubIdx);
 958   }
 959 }
 960
 961 /// isInvariantLoad - Return true if the specified instruction (which is marked
 962 /// mayLoad) is loading from a location whose value is invariant across the
 963 /// function.  For example, loading a value from the constant pool or from
 964 /// from the argument area of a function if it does not change.  This should
 965 /// only return true of *all* loads the instruction does are invariant (if it
 966 /// does multiple loads).
 967 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 968   // This code cares about loads from three cases: constant pool entries,
 969   // invariant argument slots, and global stubs.  In order to handle these cases
 970   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 971   // operand and base our analysis on it.  This is safe because the address of
 972   // none of these three cases is ever used as anything other than a load base
 973   // and X86 doesn't have any instructions that load from multiple places.
 974
 975   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 976     const MachineOperand &MO = MI->getOperand(i);
 977     // Loads from constant pools are trivially invariant.
 978     if (MO.isCPI())
 979       return true;
 980
 981     if (MO.isGlobal())
 982       return isGlobalStubReference(MO.getTargetFlags());
 983
 984     // If this is a load from an invariant stack slot, the load is a constant.
 985     if (MO.isFI()) {
 986       const MachineFrameInfo &MFI =
 987         *MI->getParent()->getParent()->getFrameInfo();
 988       int Idx = MO.getIndex();
 989       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 990     }
 991   }
 992
 993   // All other instances of these instructions are presumed to have other
 994   // issues.
 995   return false;
 996 }
 997
 998 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 999 /// is not marked dead.
1000 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1001   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1002     MachineOperand &MO = MI->getOperand(i);
1003     if (MO.isReg() && MO.isDef() &&
1004         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1005       return true;
1006     }
1007   }
1008   return false;
1009 }
1010
1011 /// convertToThreeAddress - This method must be implemented by targets that
1012 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1013 /// may be able to convert a two-address instruction into a true
1014 /// three-address instruction on demand.  This allows the X86 target (for
1015 /// example) to convert ADD and SHL instructions into LEA instructions if they
1016 /// would require register copies due to two-addressness.
1017 ///
1018 /// This method returns a null pointer if the transformation cannot be
1019 /// performed, otherwise it returns the new instruction.
1020 ///
1021 MachineInstr *
1022 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1023                                     MachineBasicBlock::iterator &MBBI,
1024                                     LiveVariables *LV) const {
1025   MachineInstr *MI = MBBI;
1026   MachineFunction &MF = *MI->getParent()->getParent();
1027   // All instructions input are two-addr instructions.  Get the known operands.
1028   unsigned Dest = MI->getOperand(0).getReg();
1029   unsigned Src = MI->getOperand(1).getReg();
1030   bool isDead = MI->getOperand(0).isDead();
1031   bool isKill = MI->getOperand(1).isKill();
1032
1033   MachineInstr *NewMI = NULL;
1034   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1035   // we have better subtarget support, enable the 16-bit LEA generation here.
1036   bool DisableLEA16 = true;
1037
1038   unsigned MIOpc = MI->getOpcode();
1039   switch (MIOpc) {
1040   case X86::SHUFPSrri: {
1041     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1042     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1043
1044     unsigned B = MI->getOperand(1).getReg();
1045     unsigned C = MI->getOperand(2).getReg();
1046     if (B != C) return 0;
1047     unsigned A = MI->getOperand(0).getReg();
1048     unsigned M = MI->getOperand(3).getImm();
1049     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1050       .addReg(A, RegState::Define | getDeadRegState(isDead))
1051       .addReg(B, getKillRegState(isKill)).addImm(M);
1052     break;
1053   }
1054   case X86::SHL64ri: {
1055     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1056     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1057     // the flags produced by a shift yet, so this is safe.
1058     unsigned ShAmt = MI->getOperand(2).getImm();
1059     if (ShAmt == 0 || ShAmt >= 4) return 0;
1060
1061     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1062       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1063       .addReg(0).addImm(1 << ShAmt)
1064       .addReg(Src, getKillRegState(isKill))
1065       .addImm(0);
1066     break;
1067   }
1068   case X86::SHL32ri: {
1069     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1070     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1071     // the flags produced by a shift yet, so this is safe.
1072     unsigned ShAmt = MI->getOperand(2).getImm();
1073     if (ShAmt == 0 || ShAmt >= 4) return 0;
1074
1075     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1076       X86::LEA64_32r : X86::LEA32r;
1077     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1078       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1079       .addReg(0).addImm(1 << ShAmt)
1080       .addReg(Src, getKillRegState(isKill)).addImm(0);
1081     break;
1082   }
1083   case X86::SHL16ri: {
1084     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1085     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1086     // the flags produced by a shift yet, so this is safe.
1087     unsigned ShAmt = MI->getOperand(2).getImm();
1088     if (ShAmt == 0 || ShAmt >= 4) return 0;
1089
1090     if (DisableLEA16) {
1091       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1092       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1093       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1094         ? X86::LEA64_32r : X86::LEA32r;
1095       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1096       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1097
1098       // Build and insert into an implicit UNDEF value. This is OK because
1099       // well be shifting and then extracting the lower 16-bits.
1100       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1101       MachineInstr *InsMI =
1102         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1103         .addReg(leaInReg)
1104         .addReg(Src, getKillRegState(isKill))
1105         .addImm(X86::SUBREG_16BIT);
1106
1107       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1108         .addReg(0).addImm(1 << ShAmt)
1109         .addReg(leaInReg, RegState::Kill)
1110         .addImm(0);
1111
1112       MachineInstr *ExtMI =
1113         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1114         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1115         .addReg(leaOutReg, RegState::Kill)
1116         .addImm(X86::SUBREG_16BIT);
1117
1118       if (LV) {
1119         // Update live variables
1120         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1121         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1122         if (isKill)
1123           LV->replaceKillInstruction(Src, MI, InsMI);
1124         if (isDead)
1125           LV->replaceKillInstruction(Dest, MI, ExtMI);
1126       }
1127       return ExtMI;
1128     } else {
1129       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1130         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1131         .addReg(0).addImm(1 << ShAmt)
1132         .addReg(Src, getKillRegState(isKill))
1133         .addImm(0);
1134     }
1135     break;
1136   }
1137   default: {
1138     // The following opcodes also sets the condition code register(s). Only
1139     // convert them to equivalent lea if the condition code register def's
1140     // are dead!
1141     if (hasLiveCondCodeDef(MI))
1142       return 0;
1143
1144     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1145     switch (MIOpc) {
1146     default: return 0;
1147     case X86::INC64r:
1148     case X86::INC32r:
1149     case X86::INC64_32r: {
1150       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1151       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1152         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1153       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1154                               .addReg(Dest, RegState::Define |
1155                                       getDeadRegState(isDead)),
1156                               Src, isKill, 1);
1157       break;
1158     }
1159     case X86::INC16r:
1160     case X86::INC64_16r:
1161       if (DisableLEA16) return 0;
1162       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1163       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1164                            .addReg(Dest, RegState::Define |
1165                                    getDeadRegState(isDead)),
1166                            Src, isKill, 1);
1167       break;
1168     case X86::DEC64r:
1169     case X86::DEC32r:
1170     case X86::DEC64_32r: {
1171       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1172       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1173         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1174       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1175                               .addReg(Dest, RegState::Define |
1176                                       getDeadRegState(isDead)),
1177                               Src, isKill, -1);
1178       break;
1179     }
1180     case X86::DEC16r:
1181     case X86::DEC64_16r:
1182       if (DisableLEA16) return 0;
1183       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1184       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1185                            .addReg(Dest, RegState::Define |
1186                                    getDeadRegState(isDead)),
1187                            Src, isKill, -1);
1188       break;
1189     case X86::ADD64rr:
1190     case X86::ADD32rr: {
1191       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1192       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1193         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1194       unsigned Src2 = MI->getOperand(2).getReg();
1195       bool isKill2 = MI->getOperand(2).isKill();
1196       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1197                         .addReg(Dest, RegState::Define |
1198                                 getDeadRegState(isDead)),
1199                         Src, isKill, Src2, isKill2);
1200       if (LV && isKill2)
1201         LV->replaceKillInstruction(Src2, MI, NewMI);
1202       break;
1203     }
1204     case X86::ADD16rr: {
1205       if (DisableLEA16) return 0;
1206       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1207       unsigned Src2 = MI->getOperand(2).getReg();
1208       bool isKill2 = MI->getOperand(2).isKill();
1209       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1210                         .addReg(Dest, RegState::Define |
1211                                 getDeadRegState(isDead)),
1212                         Src, isKill, Src2, isKill2);
1213       if (LV && isKill2)
1214         LV->replaceKillInstruction(Src2, MI, NewMI);
1215       break;
1216     }
1217     case X86::ADD64ri32:
1218     case X86::ADD64ri8:
1219       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1220       if (MI->getOperand(2).isImm())
1221         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1222                                 .addReg(Dest, RegState::Define |
1223                                         getDeadRegState(isDead)),
1224                                 Src, isKill, MI->getOperand(2).getImm());
1225       break;
1226     case X86::ADD32ri:
1227     case X86::ADD32ri8:
1228       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1229       if (MI->getOperand(2).isImm()) {
1230         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1231         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1232                                 .addReg(Dest, RegState::Define |
1233                                         getDeadRegState(isDead)),
1234                                 Src, isKill, MI->getOperand(2).getImm());
1235       }
1236       break;
1237     case X86::ADD16ri:
1238     case X86::ADD16ri8:
1239       if (DisableLEA16) return 0;
1240       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1241       if (MI->getOperand(2).isImm())
1242         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1243                              .addReg(Dest, RegState::Define |
1244                                      getDeadRegState(isDead)),
1245                              Src, isKill, MI->getOperand(2).getImm());
1246       break;
1247     case X86::SHL16ri:
1248       if (DisableLEA16) return 0;
1249     case X86::SHL32ri:
1250     case X86::SHL64ri: {
1251       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1252              "Unknown shl instruction!");
1253       unsigned ShAmt = MI->getOperand(2).getImm();
1254       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1255         X86AddressMode AM;
1256         AM.Scale = 1 << ShAmt;
1257         AM.IndexReg = Src;
1258         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1259           : (MIOpc == X86::SHL32ri
1260              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1261         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1262                                .addReg(Dest, RegState::Define |
1263                                        getDeadRegState(isDead)), AM);
1264         if (isKill)
1265           NewMI->getOperand(3).setIsKill(true);
1266       }
1267       break;
1268     }
1269     }
1270   }
1271   }
1272
1273   if (!NewMI) return 0;
1274
1275   if (LV) {  // Update live variables
1276     if (isKill)
1277       LV->replaceKillInstruction(Src, MI, NewMI);
1278     if (isDead)
1279       LV->replaceKillInstruction(Dest, MI, NewMI);
1280   }
1281
1282   MFI->insert(MBBI, NewMI);          // Insert the new inst
1283   return NewMI;
1284 }
1285
1286 /// commuteInstruction - We have a few instructions that must be hacked on to
1287 /// commute them.
1288 ///
1289 MachineInstr *
1290 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1291   switch (MI->getOpcode()) {
1292   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1293   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1294   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1295   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1296   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1297   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1298     unsigned Opc;
1299     unsigned Size;
1300     switch (MI->getOpcode()) {
1301     default: llvm_unreachable("Unreachable!");
1302     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1303     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1304     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1305     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1306     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1307     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1308     }
1309     unsigned Amt = MI->getOperand(3).getImm();
1310     if (NewMI) {
1311       MachineFunction &MF = *MI->getParent()->getParent();
1312       MI = MF.CloneMachineInstr(MI);
1313       NewMI = false;
1314     }
1315     MI->setDesc(get(Opc));
1316     MI->getOperand(3).setImm(Size-Amt);
1317     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1318   }
1319   case X86::CMOVB16rr:
1320   case X86::CMOVB32rr:
1321   case X86::CMOVB64rr:
1322   case X86::CMOVAE16rr:
1323   case X86::CMOVAE32rr:
1324   case X86::CMOVAE64rr:
1325   case X86::CMOVE16rr:
1326   case X86::CMOVE32rr:
1327   case X86::CMOVE64rr:
1328   case X86::CMOVNE16rr:
1329   case X86::CMOVNE32rr:
1330   case X86::CMOVNE64rr:
1331   case X86::CMOVBE16rr:
1332   case X86::CMOVBE32rr:
1333   case X86::CMOVBE64rr:
1334   case X86::CMOVA16rr:
1335   case X86::CMOVA32rr:
1336   case X86::CMOVA64rr:
1337   case X86::CMOVL16rr:
1338   case X86::CMOVL32rr:
1339   case X86::CMOVL64rr:
1340   case X86::CMOVGE16rr:
1341   case X86::CMOVGE32rr:
1342   case X86::CMOVGE64rr:
1343   case X86::CMOVLE16rr:
1344   case X86::CMOVLE32rr:
1345   case X86::CMOVLE64rr:
1346   case X86::CMOVG16rr:
1347   case X86::CMOVG32rr:
1348   case X86::CMOVG64rr:
1349   case X86::CMOVS16rr:
1350   case X86::CMOVS32rr:
1351   case X86::CMOVS64rr:
1352   case X86::CMOVNS16rr:
1353   case X86::CMOVNS32rr:
1354   case X86::CMOVNS64rr:
1355   case X86::CMOVP16rr:
1356   case X86::CMOVP32rr:
1357   case X86::CMOVP64rr:
1358   case X86::CMOVNP16rr:
1359   case X86::CMOVNP32rr:
1360   case X86::CMOVNP64rr:
1361   case X86::CMOVO16rr:
1362   case X86::CMOVO32rr:
1363   case X86::CMOVO64rr:
1364   case X86::CMOVNO16rr:
1365   case X86::CMOVNO32rr:
1366   case X86::CMOVNO64rr: {
1367     unsigned Opc = 0;
1368     switch (MI->getOpcode()) {
1369     default: break;
1370     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1371     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1372     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1373     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1374     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1375     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1376     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1377     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1378     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1379     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1380     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1381     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1382     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1383     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1384     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1385     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1386     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1387     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1388     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1389     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1390     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1391     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1392     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1393     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1394     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1395     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1396     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1397     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1398     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1399     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1400     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1401     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1402     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1403     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1404     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1405     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1406     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1407     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1408     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1409     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1410     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1411     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1412     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1413     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1414     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1415     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1416     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1417     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1418     }
1419     if (NewMI) {
1420       MachineFunction &MF = *MI->getParent()->getParent();
1421       MI = MF.CloneMachineInstr(MI);
1422       NewMI = false;
1423     }
1424     MI->setDesc(get(Opc));
1425     // Fallthrough intended.
1426   }
1427   default:
1428     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1429   }
1430 }
1431
1432 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1433   switch (BrOpc) {
1434   default: return X86::COND_INVALID;
1435   case X86::JE:  return X86::COND_E;
1436   case X86::JNE: return X86::COND_NE;
1437   case X86::JL:  return X86::COND_L;
1438   case X86::JLE: return X86::COND_LE;
1439   case X86::JG:  return X86::COND_G;
1440   case X86::JGE: return X86::COND_GE;
1441   case X86::JB:  return X86::COND_B;
1442   case X86::JBE: return X86::COND_BE;
1443   case X86::JA:  return X86::COND_A;
1444   case X86::JAE: return X86::COND_AE;
1445   case X86::JS:  return X86::COND_S;
1446   case X86::JNS: return X86::COND_NS;
1447   case X86::JP:  return X86::COND_P;
1448   case X86::JNP: return X86::COND_NP;
1449   case X86::JO:  return X86::COND_O;
1450   case X86::JNO: return X86::COND_NO;
1451   }
1452 }
1453
1454 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1455   switch (CC) {
1456   default: llvm_unreachable("Illegal condition code!");
1457   case X86::COND_E:  return X86::JE;
1458   case X86::COND_NE: return X86::JNE;
1459   case X86::COND_L:  return X86::JL;
1460   case X86::COND_LE: return X86::JLE;
1461   case X86::COND_G:  return X86::JG;
1462   case X86::COND_GE: return X86::JGE;
1463   case X86::COND_B:  return X86::JB;
1464   case X86::COND_BE: return X86::JBE;
1465   case X86::COND_A:  return X86::JA;
1466   case X86::COND_AE: return X86::JAE;
1467   case X86::COND_S:  return X86::JS;
1468   case X86::COND_NS: return X86::JNS;
1469   case X86::COND_P:  return X86::JP;
1470   case X86::COND_NP: return X86::JNP;
1471   case X86::COND_O:  return X86::JO;
1472   case X86::COND_NO: return X86::JNO;
1473   }
1474 }
1475
1476 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1477 /// e.g. turning COND_E to COND_NE.
1478 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1479   switch (CC) {
1480   default: llvm_unreachable("Illegal condition code!");
1481   case X86::COND_E:  return X86::COND_NE;
1482   case X86::COND_NE: return X86::COND_E;
1483   case X86::COND_L:  return X86::COND_GE;
1484   case X86::COND_LE: return X86::COND_G;
1485   case X86::COND_G:  return X86::COND_LE;
1486   case X86::COND_GE: return X86::COND_L;
1487   case X86::COND_B:  return X86::COND_AE;
1488   case X86::COND_BE: return X86::COND_A;
1489   case X86::COND_A:  return X86::COND_BE;
1490   case X86::COND_AE: return X86::COND_B;
1491   case X86::COND_S:  return X86::COND_NS;
1492   case X86::COND_NS: return X86::COND_S;
1493   case X86::COND_P:  return X86::COND_NP;
1494   case X86::COND_NP: return X86::COND_P;
1495   case X86::COND_O:  return X86::COND_NO;
1496   case X86::COND_NO: return X86::COND_O;
1497   }
1498 }
1499
1500 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1501   const TargetInstrDesc &TID = MI->getDesc();
1502   if (!TID.isTerminator()) return false;
1503
1504   // Conditional branch is a special case.
1505   if (TID.isBranch() && !TID.isBarrier())
1506     return true;
1507   if (!TID.isPredicable())
1508     return true;
1509   return !isPredicated(MI);
1510 }
1511
1512 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1513 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1514                                                const X86InstrInfo &TII) {
1515   if (MI->getOpcode() == X86::FP_REG_KILL)
1516     return false;
1517   return TII.isUnpredicatedTerminator(MI);
1518 }
1519
1520 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1521                                  MachineBasicBlock *&TBB,
1522                                  MachineBasicBlock *&FBB,
1523                                  SmallVectorImpl<MachineOperand> &Cond,
1524                                  bool AllowModify) const {
1525   // Start from the bottom of the block and work up, examining the
1526   // terminator instructions.
1527   MachineBasicBlock::iterator I = MBB.end();
1528   while (I != MBB.begin()) {
1529     --I;
1530     // Working from the bottom, when we see a non-terminator
1531     // instruction, we're done.
1532     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1533       break;
1534     // A terminator that isn't a branch can't easily be handled
1535     // by this analysis.
1536     if (!I->getDesc().isBranch())
1537       return true;
1538     // Handle unconditional branches.
1539     if (I->getOpcode() == X86::JMP) {
1540       if (!AllowModify) {
1541         TBB = I->getOperand(0).getMBB();
1542         continue;
1543       }
1544
1545       // If the block has any instructions after a JMP, delete them.
1546       while (next(I) != MBB.end())
1547         next(I)->eraseFromParent();
1548       Cond.clear();
1549       FBB = 0;
1550       // Delete the JMP if it's equivalent to a fall-through.
1551       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1552         TBB = 0;
1553         I->eraseFromParent();
1554         I = MBB.end();
1555         continue;
1556       }
1557       // TBB is used to indicate the unconditinal destination.
1558       TBB = I->getOperand(0).getMBB();
1559       continue;
1560     }
1561     // Handle conditional branches.
1562     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1563     if (BranchCode == X86::COND_INVALID)
1564       return true;  // Can't handle indirect branch.
1565     // Working from the bottom, handle the first conditional branch.
1566     if (Cond.empty()) {
1567       FBB = TBB;
1568       TBB = I->getOperand(0).getMBB();
1569       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1570       continue;
1571     }
1572     // Handle subsequent conditional branches. Only handle the case
1573     // where all conditional branches branch to the same destination
1574     // and their condition opcodes fit one of the special
1575     // multi-branch idioms.
1576     assert(Cond.size() == 1);
1577     assert(TBB);
1578     // Only handle the case where all conditional branches branch to
1579     // the same destination.
1580     if (TBB != I->getOperand(0).getMBB())
1581       return true;
1582     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1583     // If the conditions are the same, we can leave them alone.
1584     if (OldBranchCode == BranchCode)
1585       continue;
1586     // If they differ, see if they fit one of the known patterns.
1587     // Theoretically we could handle more patterns here, but
1588     // we shouldn't expect to see them if instruction selection
1589     // has done a reasonable job.
1590     if ((OldBranchCode == X86::COND_NP &&
1591          BranchCode == X86::COND_E) ||
1592         (OldBranchCode == X86::COND_E &&
1593          BranchCode == X86::COND_NP))
1594       BranchCode = X86::COND_NP_OR_E;
1595     else if ((OldBranchCode == X86::COND_P &&
1596               BranchCode == X86::COND_NE) ||
1597              (OldBranchCode == X86::COND_NE &&
1598               BranchCode == X86::COND_P))
1599       BranchCode = X86::COND_NE_OR_P;
1600     else
1601       return true;
1602     // Update the MachineOperand.
1603     Cond[0].setImm(BranchCode);
1604   }
1605
1606   return false;
1607 }
1608
1609 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1610   MachineBasicBlock::iterator I = MBB.end();
1611   unsigned Count = 0;
1612
1613   while (I != MBB.begin()) {
1614     --I;
1615     if (I->getOpcode() != X86::JMP &&
1616         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1617       break;
1618     // Remove the branch.
1619     I->eraseFromParent();
1620     I = MBB.end();
1621     ++Count;
1622   }
1623
1624   return Count;
1625 }
1626
1627 unsigned
1628 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1629                            MachineBasicBlock *FBB,
1630                            const SmallVectorImpl<MachineOperand> &Cond) const {
1631   // FIXME this should probably have a DebugLoc operand
1632   DebugLoc dl = DebugLoc::getUnknownLoc();
1633   // Shouldn't be a fall through.
1634   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1635   assert((Cond.size() == 1 || Cond.size() == 0) &&
1636          "X86 branch conditions have one component!");
1637
1638   if (Cond.empty()) {
1639     // Unconditional branch?
1640     assert(!FBB && "Unconditional branch with multiple successors!");
1641     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1642     return 1;
1643   }
1644
1645   // Conditional branch.
1646   unsigned Count = 0;
1647   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1648   switch (CC) {
1649   case X86::COND_NP_OR_E:
1650     // Synthesize NP_OR_E with two branches.
1651     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1652     ++Count;
1653     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1654     ++Count;
1655     break;
1656   case X86::COND_NE_OR_P:
1657     // Synthesize NE_OR_P with two branches.
1658     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1659     ++Count;
1660     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1661     ++Count;
1662     break;
1663   default: {
1664     unsigned Opc = GetCondBranchFromCond(CC);
1665     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1666     ++Count;
1667   }
1668   }
1669   if (FBB) {
1670     // Two-way Conditional branch. Insert the second branch.
1671     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1672     ++Count;
1673   }
1674   return Count;
1675 }
1676
1677 /// isHReg - Test if the given register is a physical h register.
1678 static bool isHReg(unsigned Reg) {
1679   return X86::GR8_ABCD_HRegClass.contains(Reg);
1680 }
1681
1682 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1683                                 MachineBasicBlock::iterator MI,
1684                                 unsigned DestReg, unsigned SrcReg,
1685                                 const TargetRegisterClass *DestRC,
1686                                 const TargetRegisterClass *SrcRC) const {
1687   DebugLoc DL = DebugLoc::getUnknownLoc();
1688   if (MI != MBB.end()) DL = MI->getDebugLoc();
1689
1690   // Determine if DstRC and SrcRC have a common superclass in common.
1691   const TargetRegisterClass *CommonRC = DestRC;
1692   if (DestRC == SrcRC)
1693     /* Source and destination have the same register class. */;
1694   else if (CommonRC->hasSuperClass(SrcRC))
1695     CommonRC = SrcRC;
1696   else if (!DestRC->hasSubClass(SrcRC))
1697     CommonRC = 0;
1698
1699   if (CommonRC) {
1700     unsigned Opc;
1701     if (CommonRC == &X86::GR64RegClass) {
1702       Opc = X86::MOV64rr;
1703     } else if (CommonRC == &X86::GR32RegClass) {
1704       Opc = X86::MOV32rr;
1705     } else if (CommonRC == &X86::GR16RegClass) {
1706       Opc = X86::MOV16rr;
1707     } else if (CommonRC == &X86::GR8RegClass) {
1708       // Copying to or from a physical H register on x86-64 requires a NOREX
1709       // move.  Otherwise use a normal move.
1710       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1711           TM.getSubtarget<X86Subtarget>().is64Bit())
1712         Opc = X86::MOV8rr_NOREX;
1713       else
1714         Opc = X86::MOV8rr;
1715     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1716       Opc = X86::MOV64rr;
1717     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1718       Opc = X86::MOV32rr;
1719     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1720       Opc = X86::MOV16rr;
1721     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1722       Opc = X86::MOV8rr;
1723     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1724       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1725         Opc = X86::MOV8rr_NOREX;
1726       else
1727         Opc = X86::MOV8rr;
1728     } else if (CommonRC == &X86::GR64_NOREXRegClass) {
1729       Opc = X86::MOV64rr;
1730     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1731       Opc = X86::MOV32rr;
1732     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1733       Opc = X86::MOV16rr;
1734     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1735       Opc = X86::MOV8rr;
1736     } else if (CommonRC == &X86::RFP32RegClass) {
1737       Opc = X86::MOV_Fp3232;
1738     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1739       Opc = X86::MOV_Fp6464;
1740     } else if (CommonRC == &X86::RFP80RegClass) {
1741       Opc = X86::MOV_Fp8080;
1742     } else if (CommonRC == &X86::FR32RegClass) {
1743       Opc = X86::FsMOVAPSrr;
1744     } else if (CommonRC == &X86::FR64RegClass) {
1745       Opc = X86::FsMOVAPDrr;
1746     } else if (CommonRC == &X86::VR128RegClass) {
1747       Opc = X86::MOVAPSrr;
1748     } else if (CommonRC == &X86::VR64RegClass) {
1749       Opc = X86::MMX_MOVQ64rr;
1750     } else {
1751       return false;
1752     }
1753     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1754     return true;
1755   }
1756
1757   // Moving EFLAGS to / from another register requires a push and a pop.
1758   if (SrcRC == &X86::CCRRegClass) {
1759     if (SrcReg != X86::EFLAGS)
1760       return false;
1761     if (DestRC == &X86::GR64RegClass) {
1762       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1763       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1764       return true;
1765     } else if (DestRC == &X86::GR32RegClass) {
1766       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1767       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1768       return true;
1769     }
1770   } else if (DestRC == &X86::CCRRegClass) {
1771     if (DestReg != X86::EFLAGS)
1772       return false;
1773     if (SrcRC == &X86::GR64RegClass) {
1774       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1775       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1776       return true;
1777     } else if (SrcRC == &X86::GR32RegClass) {
1778       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1779       BuildMI(MBB, MI, DL, get(X86::POPFD));
1780       return true;
1781     }
1782   }
1783
1784   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1785   if (SrcRC == &X86::RSTRegClass) {
1786     // Copying from ST(0)/ST(1).
1787     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1788       // Can only copy from ST(0)/ST(1) right now
1789       return false;
1790     bool isST0 = SrcReg == X86::ST0;
1791     unsigned Opc;
1792     if (DestRC == &X86::RFP32RegClass)
1793       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1794     else if (DestRC == &X86::RFP64RegClass)
1795       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1796     else {
1797       if (DestRC != &X86::RFP80RegClass)
1798         return false;
1799       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1800     }
1801     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1802     return true;
1803   }
1804
1805   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1806   if (DestRC == &X86::RSTRegClass) {
1807     // Copying to ST(0) / ST(1).
1808     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1809       // Can only copy to TOS right now
1810       return false;
1811     bool isST0 = DestReg == X86::ST0;
1812     unsigned Opc;
1813     if (SrcRC == &X86::RFP32RegClass)
1814       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1815     else if (SrcRC == &X86::RFP64RegClass)
1816       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1817     else {
1818       if (SrcRC != &X86::RFP80RegClass)
1819         return false;
1820       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1821     }
1822     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1823     return true;
1824   }
1825
1826   // Not yet supported!
1827   return false;
1828 }
1829
1830 static unsigned getStoreRegOpcode(unsigned SrcReg,
1831                                   const TargetRegisterClass *RC,
1832                                   bool isStackAligned,
1833                                   TargetMachine &TM) {
1834   unsigned Opc = 0;
1835   if (RC == &X86::GR64RegClass) {
1836     Opc = X86::MOV64mr;
1837   } else if (RC == &X86::GR32RegClass) {
1838     Opc = X86::MOV32mr;
1839   } else if (RC == &X86::GR16RegClass) {
1840     Opc = X86::MOV16mr;
1841   } else if (RC == &X86::GR8RegClass) {
1842     // Copying to or from a physical H register on x86-64 requires a NOREX
1843     // move.  Otherwise use a normal move.
1844     if (isHReg(SrcReg) &&
1845         TM.getSubtarget<X86Subtarget>().is64Bit())
1846       Opc = X86::MOV8mr_NOREX;
1847     else
1848       Opc = X86::MOV8mr;
1849   } else if (RC == &X86::GR64_ABCDRegClass) {
1850     Opc = X86::MOV64mr;
1851   } else if (RC == &X86::GR32_ABCDRegClass) {
1852     Opc = X86::MOV32mr;
1853   } else if (RC == &X86::GR16_ABCDRegClass) {
1854     Opc = X86::MOV16mr;
1855   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1856     Opc = X86::MOV8mr;
1857   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1858     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1859       Opc = X86::MOV8mr_NOREX;
1860     else
1861       Opc = X86::MOV8mr;
1862   } else if (RC == &X86::GR64_NOREXRegClass) {
1863     Opc = X86::MOV64mr;
1864   } else if (RC == &X86::GR32_NOREXRegClass) {
1865     Opc = X86::MOV32mr;
1866   } else if (RC == &X86::GR16_NOREXRegClass) {
1867     Opc = X86::MOV16mr;
1868   } else if (RC == &X86::GR8_NOREXRegClass) {
1869     Opc = X86::MOV8mr;
1870   } else if (RC == &X86::RFP80RegClass) {
1871     Opc = X86::ST_FpP80m;   // pops
1872   } else if (RC == &X86::RFP64RegClass) {
1873     Opc = X86::ST_Fp64m;
1874   } else if (RC == &X86::RFP32RegClass) {
1875     Opc = X86::ST_Fp32m;
1876   } else if (RC == &X86::FR32RegClass) {
1877     Opc = X86::MOVSSmr;
1878   } else if (RC == &X86::FR64RegClass) {
1879     Opc = X86::MOVSDmr;
1880   } else if (RC == &X86::VR128RegClass) {
1881     // If stack is realigned we can use aligned stores.
1882     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1883   } else if (RC == &X86::VR64RegClass) {
1884     Opc = X86::MMX_MOVQ64mr;
1885   } else {
1886     llvm_unreachable("Unknown regclass");
1887   }
1888
1889   return Opc;
1890 }
1891
1892 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1893                                        MachineBasicBlock::iterator MI,
1894                                        unsigned SrcReg, bool isKill, int FrameIdx,
1895                                        const TargetRegisterClass *RC) const {
1896   const MachineFunction &MF = *MBB.getParent();
1897   bool isAligned = (RI.getStackAlignment() >= 16) ||
1898     RI.needsStackRealignment(MF);
1899   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1900   DebugLoc DL = DebugLoc::getUnknownLoc();
1901   if (MI != MBB.end()) DL = MI->getDebugLoc();
1902   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1903     .addReg(SrcReg, getKillRegState(isKill));
1904 }
1905
1906 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1907                                   bool isKill,
1908                                   SmallVectorImpl<MachineOperand> &Addr,
1909                                   const TargetRegisterClass *RC,
1910                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1911   bool isAligned = (RI.getStackAlignment() >= 16) ||
1912     RI.needsStackRealignment(MF);
1913   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1914   DebugLoc DL = DebugLoc::getUnknownLoc();
1915   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1916   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1917     MIB.addOperand(Addr[i]);
1918   MIB.addReg(SrcReg, getKillRegState(isKill));
1919   NewMIs.push_back(MIB);
1920 }
1921
1922 static unsigned getLoadRegOpcode(unsigned DestReg,
1923                                  const TargetRegisterClass *RC,
1924                                  bool isStackAligned,
1925                                  const TargetMachine &TM) {
1926   unsigned Opc = 0;
1927   if (RC == &X86::GR64RegClass) {
1928     Opc = X86::MOV64rm;
1929   } else if (RC == &X86::GR32RegClass) {
1930     Opc = X86::MOV32rm;
1931   } else if (RC == &X86::GR16RegClass) {
1932     Opc = X86::MOV16rm;
1933   } else if (RC == &X86::GR8RegClass) {
1934     // Copying to or from a physical H register on x86-64 requires a NOREX
1935     // move.  Otherwise use a normal move.
1936     if (isHReg(DestReg) &&
1937         TM.getSubtarget<X86Subtarget>().is64Bit())
1938       Opc = X86::MOV8rm_NOREX;
1939     else
1940       Opc = X86::MOV8rm;
1941   } else if (RC == &X86::GR64_ABCDRegClass) {
1942     Opc = X86::MOV64rm;
1943   } else if (RC == &X86::GR32_ABCDRegClass) {
1944     Opc = X86::MOV32rm;
1945   } else if (RC == &X86::GR16_ABCDRegClass) {
1946     Opc = X86::MOV16rm;
1947   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1948     Opc = X86::MOV8rm;
1949   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1950     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1951       Opc = X86::MOV8rm_NOREX;
1952     else
1953       Opc = X86::MOV8rm;
1954   } else if (RC == &X86::GR64_NOREXRegClass) {
1955     Opc = X86::MOV64rm;
1956   } else if (RC == &X86::GR32_NOREXRegClass) {
1957     Opc = X86::MOV32rm;
1958   } else if (RC == &X86::GR16_NOREXRegClass) {
1959     Opc = X86::MOV16rm;
1960   } else if (RC == &X86::GR8_NOREXRegClass) {
1961     Opc = X86::MOV8rm;
1962   } else if (RC == &X86::RFP80RegClass) {
1963     Opc = X86::LD_Fp80m;
1964   } else if (RC == &X86::RFP64RegClass) {
1965     Opc = X86::LD_Fp64m;
1966   } else if (RC == &X86::RFP32RegClass) {
1967     Opc = X86::LD_Fp32m;
1968   } else if (RC == &X86::FR32RegClass) {
1969     Opc = X86::MOVSSrm;
1970   } else if (RC == &X86::FR64RegClass) {
1971     Opc = X86::MOVSDrm;
1972   } else if (RC == &X86::VR128RegClass) {
1973     // If stack is realigned we can use aligned loads.
1974     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1975   } else if (RC == &X86::VR64RegClass) {
1976     Opc = X86::MMX_MOVQ64rm;
1977   } else {
1978     llvm_unreachable("Unknown regclass");
1979   }
1980
1981   return Opc;
1982 }
1983
1984 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1985                                         MachineBasicBlock::iterator MI,
1986                                         unsigned DestReg, int FrameIdx,
1987                                         const TargetRegisterClass *RC) const{
1988   const MachineFunction &MF = *MBB.getParent();
1989   bool isAligned = (RI.getStackAlignment() >= 16) ||
1990     RI.needsStackRealignment(MF);
1991   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
1992   DebugLoc DL = DebugLoc::getUnknownLoc();
1993   if (MI != MBB.end()) DL = MI->getDebugLoc();
1994   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1995 }
1996
1997 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1998                                  SmallVectorImpl<MachineOperand> &Addr,
1999                                  const TargetRegisterClass *RC,
2000                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2001   bool isAligned = (RI.getStackAlignment() >= 16) ||
2002     RI.needsStackRealignment(MF);
2003   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2004   DebugLoc DL = DebugLoc::getUnknownLoc();
2005   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2006   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2007     MIB.addOperand(Addr[i]);
2008   NewMIs.push_back(MIB);
2009 }
2010
2011 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2012                                              MachineBasicBlock::iterator MI,
2013                                 const std::vector<CalleeSavedInfo> &CSI) const {
2014   if (CSI.empty())
2015     return false;
2016
2017   DebugLoc DL = DebugLoc::getUnknownLoc();
2018   if (MI != MBB.end()) DL = MI->getDebugLoc();
2019
2020   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2021   unsigned SlotSize = is64Bit ? 8 : 4;
2022
2023   MachineFunction &MF = *MBB.getParent();
2024   unsigned FPReg = RI.getFrameRegister(MF);
2025   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2026   unsigned CalleeFrameSize = 0;
2027
2028   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2029   for (unsigned i = CSI.size(); i != 0; --i) {
2030     unsigned Reg = CSI[i-1].getReg();
2031     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2032     // Add the callee-saved register as live-in. It's killed at the spill.
2033     MBB.addLiveIn(Reg);
2034     if (Reg == FPReg)
2035       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2036       continue;
2037     if (RegClass != &X86::VR128RegClass) {
2038       CalleeFrameSize += SlotSize;
2039       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2040     } else {
2041       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2042     }
2043   }
2044
2045   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2046   return true;
2047 }
2048
2049 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2050                                                MachineBasicBlock::iterator MI,
2051                                 const std::vector<CalleeSavedInfo> &CSI) const {
2052   if (CSI.empty())
2053     return false;
2054
2055   DebugLoc DL = DebugLoc::getUnknownLoc();
2056   if (MI != MBB.end()) DL = MI->getDebugLoc();
2057
2058   MachineFunction &MF = *MBB.getParent();
2059   unsigned FPReg = RI.getFrameRegister(MF);
2060   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2061   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2062   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2063     unsigned Reg = CSI[i].getReg();
2064     if (Reg == FPReg)
2065       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2066       continue;
2067     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2068     if (RegClass != &X86::VR128RegClass) {
2069       BuildMI(MBB, MI, DL, get(Opc), Reg);
2070     } else {
2071       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2072     }
2073   }
2074   return true;
2075 }
2076
2077 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2078                                      const SmallVectorImpl<MachineOperand> &MOs,
2079                                      MachineInstr *MI,
2080                                      const TargetInstrInfo &TII) {
2081   // Create the base instruction with the memory operand as the first part.
2082   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2083                                               MI->getDebugLoc(), true);
2084   MachineInstrBuilder MIB(NewMI);
2085   unsigned NumAddrOps = MOs.size();
2086   for (unsigned i = 0; i != NumAddrOps; ++i)
2087     MIB.addOperand(MOs[i]);
2088   if (NumAddrOps < 4)  // FrameIndex only
2089     addOffset(MIB, 0);
2090
2091   // Loop over the rest of the ri operands, converting them over.
2092   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2093   for (unsigned i = 0; i != NumOps; ++i) {
2094     MachineOperand &MO = MI->getOperand(i+2);
2095     MIB.addOperand(MO);
2096   }
2097   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2098     MachineOperand &MO = MI->getOperand(i);
2099     MIB.addOperand(MO);
2100   }
2101   return MIB;
2102 }
2103
2104 static MachineInstr *FuseInst(MachineFunction &MF,
2105                               unsigned Opcode, unsigned OpNo,
2106                               const SmallVectorImpl<MachineOperand> &MOs,
2107                               MachineInstr *MI, const TargetInstrInfo &TII) {
2108   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2109                                               MI->getDebugLoc(), true);
2110   MachineInstrBuilder MIB(NewMI);
2111
2112   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2113     MachineOperand &MO = MI->getOperand(i);
2114     if (i == OpNo) {
2115       assert(MO.isReg() && "Expected to fold into reg operand!");
2116       unsigned NumAddrOps = MOs.size();
2117       for (unsigned i = 0; i != NumAddrOps; ++i)
2118         MIB.addOperand(MOs[i]);
2119       if (NumAddrOps < 4)  // FrameIndex only
2120         addOffset(MIB, 0);
2121     } else {
2122       MIB.addOperand(MO);
2123     }
2124   }
2125   return MIB;
2126 }
2127
2128 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2129                                 const SmallVectorImpl<MachineOperand> &MOs,
2130                                 MachineInstr *MI) {
2131   MachineFunction &MF = *MI->getParent()->getParent();
2132   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2133
2134   unsigned NumAddrOps = MOs.size();
2135   for (unsigned i = 0; i != NumAddrOps; ++i)
2136     MIB.addOperand(MOs[i]);
2137   if (NumAddrOps < 4)  // FrameIndex only
2138     addOffset(MIB, 0);
2139   return MIB.addImm(0);
2140 }
2141
2142 MachineInstr*
2143 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2144                                     MachineInstr *MI, unsigned i,
2145                                     const SmallVectorImpl<MachineOperand> &MOs) const{
2146   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2147   bool isTwoAddrFold = false;
2148   unsigned NumOps = MI->getDesc().getNumOperands();
2149   bool isTwoAddr = NumOps > 1 &&
2150     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2151
2152   MachineInstr *NewMI = NULL;
2153   // Folding a memory location into the two-address part of a two-address
2154   // instruction is different than folding it other places.  It requires
2155   // replacing the *two* registers with the memory location.
2156   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2157       MI->getOperand(0).isReg() &&
2158       MI->getOperand(1).isReg() &&
2159       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2160     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2161     isTwoAddrFold = true;
2162   } else if (i == 0) { // If operand 0
2163     if (MI->getOpcode() == X86::MOV16r0)
2164       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2165     else if (MI->getOpcode() == X86::MOV32r0)
2166       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2167     else if (MI->getOpcode() == X86::MOV8r0)
2168       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2169     if (NewMI)
2170       return NewMI;
2171
2172     OpcodeTablePtr = &RegOp2MemOpTable0;
2173   } else if (i == 1) {
2174     OpcodeTablePtr = &RegOp2MemOpTable1;
2175   } else if (i == 2) {
2176     OpcodeTablePtr = &RegOp2MemOpTable2;
2177   }
2178
2179   // If table selected...
2180   if (OpcodeTablePtr) {
2181     // Find the Opcode to fuse
2182     DenseMap<unsigned*, unsigned>::iterator I =
2183       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2184     if (I != OpcodeTablePtr->end()) {
2185       if (isTwoAddrFold)
2186         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2187       else
2188         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2189       return NewMI;
2190     }
2191   }
2192
2193   // No fusion
2194   if (PrintFailedFusing)
2195     cerr << "We failed to fuse operand " << i << " in " << *MI;
2196   return NULL;
2197 }
2198
2199
2200 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2201                                                   MachineInstr *MI,
2202                                                   const SmallVectorImpl<unsigned> &Ops,
2203                                                   int FrameIndex) const {
2204   // Check switch flag
2205   if (NoFusing) return NULL;
2206
2207   const MachineFrameInfo *MFI = MF.getFrameInfo();
2208   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2209   // FIXME: Move alignment requirement into tables?
2210   if (Alignment < 16) {
2211     switch (MI->getOpcode()) {
2212     default: break;
2213     // Not always safe to fold movsd into these instructions since their load
2214     // folding variants expects the address to be 16 byte aligned.
2215     case X86::FsANDNPDrr:
2216     case X86::FsANDNPSrr:
2217     case X86::FsANDPDrr:
2218     case X86::FsANDPSrr:
2219     case X86::FsORPDrr:
2220     case X86::FsORPSrr:
2221     case X86::FsXORPDrr:
2222     case X86::FsXORPSrr:
2223       return NULL;
2224     }
2225   }
2226
2227   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2228     unsigned NewOpc = 0;
2229     switch (MI->getOpcode()) {
2230     default: return NULL;
2231     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2232     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2233     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2234     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2235     }
2236     // Change to CMPXXri r, 0 first.
2237     MI->setDesc(get(NewOpc));
2238     MI->getOperand(1).ChangeToImmediate(0);
2239   } else if (Ops.size() != 1)
2240     return NULL;
2241
2242   SmallVector<MachineOperand,4> MOs;
2243   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2244   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2245 }
2246
2247 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2248                                                   MachineInstr *MI,
2249                                             const SmallVectorImpl<unsigned> &Ops,
2250                                                   MachineInstr *LoadMI) const {
2251   // Check switch flag
2252   if (NoFusing) return NULL;
2253
2254   // Determine the alignment of the load.
2255   unsigned Alignment = 0;
2256   if (LoadMI->hasOneMemOperand())
2257     Alignment = LoadMI->memoperands_begin()->getAlignment();
2258
2259   // FIXME: Move alignment requirement into tables?
2260   if (Alignment < 16) {
2261     switch (MI->getOpcode()) {
2262     default: break;
2263     // Not always safe to fold movsd into these instructions since their load
2264     // folding variants expects the address to be 16 byte aligned.
2265     case X86::FsANDNPDrr:
2266     case X86::FsANDNPSrr:
2267     case X86::FsANDPDrr:
2268     case X86::FsANDPSrr:
2269     case X86::FsORPDrr:
2270     case X86::FsORPSrr:
2271     case X86::FsXORPDrr:
2272     case X86::FsXORPSrr:
2273       return NULL;
2274     }
2275   }
2276
2277   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2278     unsigned NewOpc = 0;
2279     switch (MI->getOpcode()) {
2280     default: return NULL;
2281     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2282     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2283     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2284     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2285     }
2286     // Change to CMPXXri r, 0 first.
2287     MI->setDesc(get(NewOpc));
2288     MI->getOperand(1).ChangeToImmediate(0);
2289   } else if (Ops.size() != 1)
2290     return NULL;
2291
2292   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2293   if (LoadMI->getOpcode() == X86::V_SET0 ||
2294       LoadMI->getOpcode() == X86::V_SETALLONES) {
2295     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2296     // Create a constant-pool entry and operands to load from it.
2297
2298     // x86-32 PIC requires a PIC base register for constant pools.
2299     unsigned PICBase = 0;
2300     if (TM.getRelocationModel() == Reloc::PIC_ &&
2301         !TM.getSubtarget<X86Subtarget>().is64Bit())
2302       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2303       // This doesn't work for several reasons.
2304       // 1. GlobalBaseReg may have been spilled.
2305       // 2. It may not be live at MI.
2306       return false;
2307
2308     // Create a v4i32 constant-pool entry.
2309     MachineConstantPool &MCP = *MF.getConstantPool();
2310     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2311     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2312                     MF.getFunction()->getContext()->getNullValue(Ty) :
2313                     MF.getFunction()->getContext()->getAllOnesValue(Ty);
2314     unsigned CPI = MCP.getConstantPoolIndex(C, 16);
2315
2316     // Create operands to load from the constant pool entry.
2317     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2318     MOs.push_back(MachineOperand::CreateImm(1));
2319     MOs.push_back(MachineOperand::CreateReg(0, false));
2320     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2321     MOs.push_back(MachineOperand::CreateReg(0, false));
2322   } else {
2323     // Folding a normal load. Just copy the load's address operands.
2324     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2325     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2326       MOs.push_back(LoadMI->getOperand(i));
2327   }
2328   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2329 }
2330
2331
2332 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2333                                   const SmallVectorImpl<unsigned> &Ops) const {
2334   // Check switch flag
2335   if (NoFusing) return 0;
2336
2337   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2338     switch (MI->getOpcode()) {
2339     default: return false;
2340     case X86::TEST8rr:
2341     case X86::TEST16rr:
2342     case X86::TEST32rr:
2343     case X86::TEST64rr:
2344       return true;
2345     }
2346   }
2347
2348   if (Ops.size() != 1)
2349     return false;
2350
2351   unsigned OpNum = Ops[0];
2352   unsigned Opc = MI->getOpcode();
2353   unsigned NumOps = MI->getDesc().getNumOperands();
2354   bool isTwoAddr = NumOps > 1 &&
2355     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2356
2357   // Folding a memory location into the two-address part of a two-address
2358   // instruction is different than folding it other places.  It requires
2359   // replacing the *two* registers with the memory location.
2360   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2361   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2362     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2363   } else if (OpNum == 0) { // If operand 0
2364     switch (Opc) {
2365     case X86::MOV8r0:
2366     case X86::MOV16r0:
2367     case X86::MOV32r0:
2368       return true;
2369     default: break;
2370     }
2371     OpcodeTablePtr = &RegOp2MemOpTable0;
2372   } else if (OpNum == 1) {
2373     OpcodeTablePtr = &RegOp2MemOpTable1;
2374   } else if (OpNum == 2) {
2375     OpcodeTablePtr = &RegOp2MemOpTable2;
2376   }
2377
2378   if (OpcodeTablePtr) {
2379     // Find the Opcode to fuse
2380     DenseMap<unsigned*, unsigned>::iterator I =
2381       OpcodeTablePtr->find((unsigned*)Opc);
2382     if (I != OpcodeTablePtr->end())
2383       return true;
2384   }
2385   return false;
2386 }
2387
2388 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2389                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2390                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2391   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2392     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2393   if (I == MemOp2RegOpTable.end())
2394     return false;
2395   DebugLoc dl = MI->getDebugLoc();
2396   unsigned Opc = I->second.first;
2397   unsigned Index = I->second.second & 0xf;
2398   bool FoldedLoad = I->second.second & (1 << 4);
2399   bool FoldedStore = I->second.second & (1 << 5);
2400   if (UnfoldLoad && !FoldedLoad)
2401     return false;
2402   UnfoldLoad &= FoldedLoad;
2403   if (UnfoldStore && !FoldedStore)
2404     return false;
2405   UnfoldStore &= FoldedStore;
2406
2407   const TargetInstrDesc &TID = get(Opc);
2408   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2409   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2410     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2411   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2412   SmallVector<MachineOperand,2> BeforeOps;
2413   SmallVector<MachineOperand,2> AfterOps;
2414   SmallVector<MachineOperand,4> ImpOps;
2415   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2416     MachineOperand &Op = MI->getOperand(i);
2417     if (i >= Index && i < Index + X86AddrNumOperands)
2418       AddrOps.push_back(Op);
2419     else if (Op.isReg() && Op.isImplicit())
2420       ImpOps.push_back(Op);
2421     else if (i < Index)
2422       BeforeOps.push_back(Op);
2423     else if (i > Index)
2424       AfterOps.push_back(Op);
2425   }
2426
2427   // Emit the load instruction.
2428   if (UnfoldLoad) {
2429     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2430     if (UnfoldStore) {
2431       // Address operands cannot be marked isKill.
2432       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2433         MachineOperand &MO = NewMIs[0]->getOperand(i);
2434         if (MO.isReg())
2435           MO.setIsKill(false);
2436       }
2437     }
2438   }
2439
2440   // Emit the data processing instruction.
2441   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2442   MachineInstrBuilder MIB(DataMI);
2443
2444   if (FoldedStore)
2445     MIB.addReg(Reg, RegState::Define);
2446   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2447     MIB.addOperand(BeforeOps[i]);
2448   if (FoldedLoad)
2449     MIB.addReg(Reg);
2450   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2451     MIB.addOperand(AfterOps[i]);
2452   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2453     MachineOperand &MO = ImpOps[i];
2454     MIB.addReg(MO.getReg(),
2455                getDefRegState(MO.isDef()) |
2456                RegState::Implicit |
2457                getKillRegState(MO.isKill()) |
2458                getDeadRegState(MO.isDead()) |
2459                getUndefRegState(MO.isUndef()));
2460   }
2461   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2462   unsigned NewOpc = 0;
2463   switch (DataMI->getOpcode()) {
2464   default: break;
2465   case X86::CMP64ri32:
2466   case X86::CMP32ri:
2467   case X86::CMP16ri:
2468   case X86::CMP8ri: {
2469     MachineOperand &MO0 = DataMI->getOperand(0);
2470     MachineOperand &MO1 = DataMI->getOperand(1);
2471     if (MO1.getImm() == 0) {
2472       switch (DataMI->getOpcode()) {
2473       default: break;
2474       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2475       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2476       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2477       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2478       }
2479       DataMI->setDesc(get(NewOpc));
2480       MO1.ChangeToRegister(MO0.getReg(), false);
2481     }
2482   }
2483   }
2484   NewMIs.push_back(DataMI);
2485
2486   // Emit the store instruction.
2487   if (UnfoldStore) {
2488     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2489     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2490       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2491     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2492   }
2493
2494   return true;
2495 }
2496
2497 bool
2498 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2499                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2500   if (!N->isMachineOpcode())
2501     return false;
2502
2503   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2504     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2505   if (I == MemOp2RegOpTable.end())
2506     return false;
2507   unsigned Opc = I->second.first;
2508   unsigned Index = I->second.second & 0xf;
2509   bool FoldedLoad = I->second.second & (1 << 4);
2510   bool FoldedStore = I->second.second & (1 << 5);
2511   const TargetInstrDesc &TID = get(Opc);
2512   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2513   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2514     ? RI.getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2515   unsigned NumDefs = TID.NumDefs;
2516   std::vector<SDValue> AddrOps;
2517   std::vector<SDValue> BeforeOps;
2518   std::vector<SDValue> AfterOps;
2519   DebugLoc dl = N->getDebugLoc();
2520   unsigned NumOps = N->getNumOperands();
2521   for (unsigned i = 0; i != NumOps-1; ++i) {
2522     SDValue Op = N->getOperand(i);
2523     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2524       AddrOps.push_back(Op);
2525     else if (i < Index-NumDefs)
2526       BeforeOps.push_back(Op);
2527     else if (i > Index-NumDefs)
2528       AfterOps.push_back(Op);
2529   }
2530   SDValue Chain = N->getOperand(NumOps-1);
2531   AddrOps.push_back(Chain);
2532
2533   // Emit the load instruction.
2534   SDNode *Load = 0;
2535   const MachineFunction &MF = DAG.getMachineFunction();
2536   if (FoldedLoad) {
2537     MVT VT = *RC->vt_begin();
2538     bool isAligned = (RI.getStackAlignment() >= 16) ||
2539       RI.needsStackRealignment(MF);
2540     Load = DAG.getTargetNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2541                              VT, MVT::Other, &AddrOps[0], AddrOps.size());
2542     NewNodes.push_back(Load);
2543   }
2544
2545   // Emit the data processing instruction.
2546   std::vector<MVT> VTs;
2547   const TargetRegisterClass *DstRC = 0;
2548   if (TID.getNumDefs() > 0) {
2549     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2550     DstRC = DstTOI.isLookupPtrRegClass()
2551       ? RI.getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2552     VTs.push_back(*DstRC->vt_begin());
2553   }
2554   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2555     MVT VT = N->getValueType(i);
2556     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2557       VTs.push_back(VT);
2558   }
2559   if (Load)
2560     BeforeOps.push_back(SDValue(Load, 0));
2561   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2562   SDNode *NewNode= DAG.getTargetNode(Opc, dl, VTs, &BeforeOps[0],
2563                                      BeforeOps.size());
2564   NewNodes.push_back(NewNode);
2565
2566   // Emit the store instruction.
2567   if (FoldedStore) {
2568     AddrOps.pop_back();
2569     AddrOps.push_back(SDValue(NewNode, 0));
2570     AddrOps.push_back(Chain);
2571     bool isAligned = (RI.getStackAlignment() >= 16) ||
2572       RI.needsStackRealignment(MF);
2573     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(0, DstRC,
2574                                                         isAligned, TM),
2575                                       dl, MVT::Other,
2576                                       &AddrOps[0], AddrOps.size());
2577     NewNodes.push_back(Store);
2578   }
2579
2580   return true;
2581 }
2582
2583 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2584                                       bool UnfoldLoad, bool UnfoldStore) const {
2585   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2586     MemOp2RegOpTable.find((unsigned*)Opc);
2587   if (I == MemOp2RegOpTable.end())
2588     return 0;
2589   bool FoldedLoad = I->second.second & (1 << 4);
2590   bool FoldedStore = I->second.second & (1 << 5);
2591   if (UnfoldLoad && !FoldedLoad)
2592     return 0;
2593   if (UnfoldStore && !FoldedStore)
2594     return 0;
2595   return I->second.first;
2596 }
2597
2598 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2599   if (MBB.empty()) return false;
2600
2601   switch (MBB.back().getOpcode()) {
2602   case X86::TCRETURNri:
2603   case X86::TCRETURNdi:
2604   case X86::RET:     // Return.
2605   case X86::RETI:
2606   case X86::TAILJMPd:
2607   case X86::TAILJMPr:
2608   case X86::TAILJMPm:
2609   case X86::JMP:     // Uncond branch.
2610   case X86::JMP32r:  // Indirect branch.
2611   case X86::JMP64r:  // Indirect branch (64-bit).
2612   case X86::JMP32m:  // Indirect branch through mem.
2613   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2614     return true;
2615   default: return false;
2616   }
2617 }
2618
2619 bool X86InstrInfo::
2620 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2621   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2622   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2623   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2624     return true;
2625   Cond[0].setImm(GetOppositeBranchCondition(CC));
2626   return false;
2627 }
2628
2629 bool X86InstrInfo::
2630 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2631   // FIXME: Return false for x87 stack register classes for now. We can't
2632   // allow any loads of these registers before FpGet_ST0_80.
2633   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2634            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2635 }
2636
2637 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2638   switch (Desc->TSFlags & X86II::ImmMask) {
2639   case X86II::Imm8:   return 1;
2640   case X86II::Imm16:  return 2;
2641   case X86II::Imm32:  return 4;
2642   case X86II::Imm64:  return 8;
2643   default: llvm_unreachable("Immediate size not set!");
2644     return 0;
2645   }
2646 }
2647
2648 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2649 /// e.g. r8, xmm8, etc.
2650 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2651   if (!MO.isReg()) return false;
2652   switch (MO.getReg()) {
2653   default: break;
2654   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2655   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2656   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2657   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2658   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2659   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2660   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2661   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2662   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2663   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2664     return true;
2665   }
2666   return false;
2667 }
2668
2669
2670 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2671 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2672 /// size, and 3) use of X86-64 extended registers.
2673 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2674   unsigned REX = 0;
2675   const TargetInstrDesc &Desc = MI.getDesc();
2676
2677   // Pseudo instructions do not need REX prefix byte.
2678   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2679     return 0;
2680   if (Desc.TSFlags & X86II::REX_W)
2681     REX |= 1 << 3;
2682
2683   unsigned NumOps = Desc.getNumOperands();
2684   if (NumOps) {
2685     bool isTwoAddr = NumOps > 1 &&
2686       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2687
2688     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2689     unsigned i = isTwoAddr ? 1 : 0;
2690     for (unsigned e = NumOps; i != e; ++i) {
2691       const MachineOperand& MO = MI.getOperand(i);
2692       if (MO.isReg()) {
2693         unsigned Reg = MO.getReg();
2694         if (isX86_64NonExtLowByteReg(Reg))
2695           REX |= 0x40;
2696       }
2697     }
2698
2699     switch (Desc.TSFlags & X86II::FormMask) {
2700     case X86II::MRMInitReg:
2701       if (isX86_64ExtendedReg(MI.getOperand(0)))
2702         REX |= (1 << 0) | (1 << 2);
2703       break;
2704     case X86II::MRMSrcReg: {
2705       if (isX86_64ExtendedReg(MI.getOperand(0)))
2706         REX |= 1 << 2;
2707       i = isTwoAddr ? 2 : 1;
2708       for (unsigned e = NumOps; i != e; ++i) {
2709         const MachineOperand& MO = MI.getOperand(i);
2710         if (isX86_64ExtendedReg(MO))
2711           REX |= 1 << 0;
2712       }
2713       break;
2714     }
2715     case X86II::MRMSrcMem: {
2716       if (isX86_64ExtendedReg(MI.getOperand(0)))
2717         REX |= 1 << 2;
2718       unsigned Bit = 0;
2719       i = isTwoAddr ? 2 : 1;
2720       for (; i != NumOps; ++i) {
2721         const MachineOperand& MO = MI.getOperand(i);
2722         if (MO.isReg()) {
2723           if (isX86_64ExtendedReg(MO))
2724             REX |= 1 << Bit;
2725           Bit++;
2726         }
2727       }
2728       break;
2729     }
2730     case X86II::MRM0m: case X86II::MRM1m:
2731     case X86II::MRM2m: case X86II::MRM3m:
2732     case X86II::MRM4m: case X86II::MRM5m:
2733     case X86II::MRM6m: case X86II::MRM7m:
2734     case X86II::MRMDestMem: {
2735       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2736       i = isTwoAddr ? 1 : 0;
2737       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2738         REX |= 1 << 2;
2739       unsigned Bit = 0;
2740       for (; i != e; ++i) {
2741         const MachineOperand& MO = MI.getOperand(i);
2742         if (MO.isReg()) {
2743           if (isX86_64ExtendedReg(MO))
2744             REX |= 1 << Bit;
2745           Bit++;
2746         }
2747       }
2748       break;
2749     }
2750     default: {
2751       if (isX86_64ExtendedReg(MI.getOperand(0)))
2752         REX |= 1 << 0;
2753       i = isTwoAddr ? 2 : 1;
2754       for (unsigned e = NumOps; i != e; ++i) {
2755         const MachineOperand& MO = MI.getOperand(i);
2756         if (isX86_64ExtendedReg(MO))
2757           REX |= 1 << 2;
2758       }
2759       break;
2760     }
2761     }
2762   }
2763   return REX;
2764 }
2765
2766 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2767 /// relative block address instruction
2768 ///
2769 static unsigned sizePCRelativeBlockAddress() {
2770   return 4;
2771 }
2772
2773 /// sizeGlobalAddress - Give the size of the emission of this global address
2774 ///
2775 static unsigned sizeGlobalAddress(bool dword) {
2776   return dword ? 8 : 4;
2777 }
2778
2779 /// sizeConstPoolAddress - Give the size of the emission of this constant
2780 /// pool address
2781 ///
2782 static unsigned sizeConstPoolAddress(bool dword) {
2783   return dword ? 8 : 4;
2784 }
2785
2786 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2787 /// symbol
2788 ///
2789 static unsigned sizeExternalSymbolAddress(bool dword) {
2790   return dword ? 8 : 4;
2791 }
2792
2793 /// sizeJumpTableAddress - Give the size of the emission of this jump
2794 /// table address
2795 ///
2796 static unsigned sizeJumpTableAddress(bool dword) {
2797   return dword ? 8 : 4;
2798 }
2799
2800 static unsigned sizeConstant(unsigned Size) {
2801   return Size;
2802 }
2803
2804 static unsigned sizeRegModRMByte(){
2805   return 1;
2806 }
2807
2808 static unsigned sizeSIBByte(){
2809   return 1;
2810 }
2811
2812 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2813   unsigned FinalSize = 0;
2814   // If this is a simple integer displacement that doesn't require a relocation.
2815   if (!RelocOp) {
2816     FinalSize += sizeConstant(4);
2817     return FinalSize;
2818   }
2819
2820   // Otherwise, this is something that requires a relocation.
2821   if (RelocOp->isGlobal()) {
2822     FinalSize += sizeGlobalAddress(false);
2823   } else if (RelocOp->isCPI()) {
2824     FinalSize += sizeConstPoolAddress(false);
2825   } else if (RelocOp->isJTI()) {
2826     FinalSize += sizeJumpTableAddress(false);
2827   } else {
2828     llvm_unreachable("Unknown value to relocate!");
2829   }
2830   return FinalSize;
2831 }
2832
2833 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2834                                     bool IsPIC, bool Is64BitMode) {
2835   const MachineOperand &Op3 = MI.getOperand(Op+3);
2836   int DispVal = 0;
2837   const MachineOperand *DispForReloc = 0;
2838   unsigned FinalSize = 0;
2839
2840   // Figure out what sort of displacement we have to handle here.
2841   if (Op3.isGlobal()) {
2842     DispForReloc = &Op3;
2843   } else if (Op3.isCPI()) {
2844     if (Is64BitMode || IsPIC) {
2845       DispForReloc = &Op3;
2846     } else {
2847       DispVal = 1;
2848     }
2849   } else if (Op3.isJTI()) {
2850     if (Is64BitMode || IsPIC) {
2851       DispForReloc = &Op3;
2852     } else {
2853       DispVal = 1;
2854     }
2855   } else {
2856     DispVal = 1;
2857   }
2858
2859   const MachineOperand &Base     = MI.getOperand(Op);
2860   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2861
2862   unsigned BaseReg = Base.getReg();
2863
2864   // Is a SIB byte needed?
2865   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
2866       IndexReg.getReg() == 0 &&
2867       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2868     if (BaseReg == 0) {  // Just a displacement?
2869       // Emit special case [disp32] encoding
2870       ++FinalSize;
2871       FinalSize += getDisplacementFieldSize(DispForReloc);
2872     } else {
2873       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2874       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2875         // Emit simple indirect register encoding... [EAX] f.e.
2876         ++FinalSize;
2877       // Be pessimistic and assume it's a disp32, not a disp8
2878       } else {
2879         // Emit the most general non-SIB encoding: [REG+disp32]
2880         ++FinalSize;
2881         FinalSize += getDisplacementFieldSize(DispForReloc);
2882       }
2883     }
2884
2885   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2886     assert(IndexReg.getReg() != X86::ESP &&
2887            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2888
2889     bool ForceDisp32 = false;
2890     if (BaseReg == 0 || DispForReloc) {
2891       // Emit the normal disp32 encoding.
2892       ++FinalSize;
2893       ForceDisp32 = true;
2894     } else {
2895       ++FinalSize;
2896     }
2897
2898     FinalSize += sizeSIBByte();
2899
2900     // Do we need to output a displacement?
2901     if (DispVal != 0 || ForceDisp32) {
2902       FinalSize += getDisplacementFieldSize(DispForReloc);
2903     }
2904   }
2905   return FinalSize;
2906 }
2907
2908
2909 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2910                                     const TargetInstrDesc *Desc,
2911                                     bool IsPIC, bool Is64BitMode) {
2912
2913   unsigned Opcode = Desc->Opcode;
2914   unsigned FinalSize = 0;
2915
2916   // Emit the lock opcode prefix as needed.
2917   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2918
2919   // Emit segment override opcode prefix as needed.
2920   switch (Desc->TSFlags & X86II::SegOvrMask) {
2921   case X86II::FS:
2922   case X86II::GS:
2923    ++FinalSize;
2924    break;
2925   default: llvm_unreachable("Invalid segment!");
2926   case 0: break;  // No segment override!
2927   }
2928
2929   // Emit the repeat opcode prefix as needed.
2930   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2931
2932   // Emit the operand size opcode prefix as needed.
2933   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2934
2935   // Emit the address size opcode prefix as needed.
2936   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2937
2938   bool Need0FPrefix = false;
2939   switch (Desc->TSFlags & X86II::Op0Mask) {
2940   case X86II::TB:  // Two-byte opcode prefix
2941   case X86II::T8:  // 0F 38
2942   case X86II::TA:  // 0F 3A
2943     Need0FPrefix = true;
2944     break;
2945   case X86II::REP: break; // already handled.
2946   case X86II::XS:   // F3 0F
2947     ++FinalSize;
2948     Need0FPrefix = true;
2949     break;
2950   case X86II::XD:   // F2 0F
2951     ++FinalSize;
2952     Need0FPrefix = true;
2953     break;
2954   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2955   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2956     ++FinalSize;
2957     break; // Two-byte opcode prefix
2958   default: llvm_unreachable("Invalid prefix!");
2959   case 0: break;  // No prefix!
2960   }
2961
2962   if (Is64BitMode) {
2963     // REX prefix
2964     unsigned REX = X86InstrInfo::determineREX(MI);
2965     if (REX)
2966       ++FinalSize;
2967   }
2968
2969   // 0x0F escape code must be emitted just before the opcode.
2970   if (Need0FPrefix)
2971     ++FinalSize;
2972
2973   switch (Desc->TSFlags & X86II::Op0Mask) {
2974   case X86II::T8:  // 0F 38
2975     ++FinalSize;
2976     break;
2977   case X86II::TA:  // 0F 3A
2978     ++FinalSize;
2979     break;
2980   }
2981
2982   // If this is a two-address instruction, skip one of the register operands.
2983   unsigned NumOps = Desc->getNumOperands();
2984   unsigned CurOp = 0;
2985   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2986     CurOp++;
2987   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
2988     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
2989     --NumOps;
2990
2991   switch (Desc->TSFlags & X86II::FormMask) {
2992   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
2993   case X86II::Pseudo:
2994     // Remember the current PC offset, this is the PIC relocation
2995     // base address.
2996     switch (Opcode) {
2997     default:
2998       break;
2999     case TargetInstrInfo::INLINEASM: {
3000       const MachineFunction *MF = MI.getParent()->getParent();
3001       const char *AsmStr = MI.getOperand(0).getSymbolName();
3002       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
3003       FinalSize += AI->getInlineAsmLength(AsmStr);
3004       break;
3005     }
3006     case TargetInstrInfo::DBG_LABEL:
3007     case TargetInstrInfo::EH_LABEL:
3008       break;
3009     case TargetInstrInfo::IMPLICIT_DEF:
3010     case TargetInstrInfo::DECLARE:
3011     case X86::DWARF_LOC:
3012     case X86::FP_REG_KILL:
3013       break;
3014     case X86::MOVPC32r: {
3015       // This emits the "call" portion of this pseudo instruction.
3016       ++FinalSize;
3017       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3018       break;
3019     }
3020     }
3021     CurOp = NumOps;
3022     break;
3023   case X86II::RawFrm:
3024     ++FinalSize;
3025
3026     if (CurOp != NumOps) {
3027       const MachineOperand &MO = MI.getOperand(CurOp++);
3028       if (MO.isMBB()) {
3029         FinalSize += sizePCRelativeBlockAddress();
3030       } else if (MO.isGlobal()) {
3031         FinalSize += sizeGlobalAddress(false);
3032       } else if (MO.isSymbol()) {
3033         FinalSize += sizeExternalSymbolAddress(false);
3034       } else if (MO.isImm()) {
3035         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3036       } else {
3037         llvm_unreachable("Unknown RawFrm operand!");
3038       }
3039     }
3040     break;
3041
3042   case X86II::AddRegFrm:
3043     ++FinalSize;
3044     ++CurOp;
3045
3046     if (CurOp != NumOps) {
3047       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3048       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3049       if (MO1.isImm())
3050         FinalSize += sizeConstant(Size);
3051       else {
3052         bool dword = false;
3053         if (Opcode == X86::MOV64ri)
3054           dword = true;
3055         if (MO1.isGlobal()) {
3056           FinalSize += sizeGlobalAddress(dword);
3057         } else if (MO1.isSymbol())
3058           FinalSize += sizeExternalSymbolAddress(dword);
3059         else if (MO1.isCPI())
3060           FinalSize += sizeConstPoolAddress(dword);
3061         else if (MO1.isJTI())
3062           FinalSize += sizeJumpTableAddress(dword);
3063       }
3064     }
3065     break;
3066
3067   case X86II::MRMDestReg: {
3068     ++FinalSize;
3069     FinalSize += sizeRegModRMByte();
3070     CurOp += 2;
3071     if (CurOp != NumOps) {
3072       ++CurOp;
3073       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3074     }
3075     break;
3076   }
3077   case X86II::MRMDestMem: {
3078     ++FinalSize;
3079     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3080     CurOp +=  X86AddrNumOperands + 1;
3081     if (CurOp != NumOps) {
3082       ++CurOp;
3083       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3084     }
3085     break;
3086   }
3087
3088   case X86II::MRMSrcReg:
3089     ++FinalSize;
3090     FinalSize += sizeRegModRMByte();
3091     CurOp += 2;
3092     if (CurOp != NumOps) {
3093       ++CurOp;
3094       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3095     }
3096     break;
3097
3098   case X86II::MRMSrcMem: {
3099     int AddrOperands;
3100     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3101         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3102       AddrOperands = X86AddrNumOperands - 1; // No segment register
3103     else
3104       AddrOperands = X86AddrNumOperands;
3105
3106     ++FinalSize;
3107     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3108     CurOp += AddrOperands + 1;
3109     if (CurOp != NumOps) {
3110       ++CurOp;
3111       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3112     }
3113     break;
3114   }
3115
3116   case X86II::MRM0r: case X86II::MRM1r:
3117   case X86II::MRM2r: case X86II::MRM3r:
3118   case X86II::MRM4r: case X86II::MRM5r:
3119   case X86II::MRM6r: case X86II::MRM7r:
3120     ++FinalSize;
3121     if (Desc->getOpcode() == X86::LFENCE ||
3122         Desc->getOpcode() == X86::MFENCE) {
3123       // Special handling of lfence and mfence;
3124       FinalSize += sizeRegModRMByte();
3125     } else if (Desc->getOpcode() == X86::MONITOR ||
3126                Desc->getOpcode() == X86::MWAIT) {
3127       // Special handling of monitor and mwait.
3128       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3129     } else {
3130       ++CurOp;
3131       FinalSize += sizeRegModRMByte();
3132     }
3133
3134     if (CurOp != NumOps) {
3135       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3136       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3137       if (MO1.isImm())
3138         FinalSize += sizeConstant(Size);
3139       else {
3140         bool dword = false;
3141         if (Opcode == X86::MOV64ri32)
3142           dword = true;
3143         if (MO1.isGlobal()) {
3144           FinalSize += sizeGlobalAddress(dword);
3145         } else if (MO1.isSymbol())
3146           FinalSize += sizeExternalSymbolAddress(dword);
3147         else if (MO1.isCPI())
3148           FinalSize += sizeConstPoolAddress(dword);
3149         else if (MO1.isJTI())
3150           FinalSize += sizeJumpTableAddress(dword);
3151       }
3152     }
3153     break;
3154
3155   case X86II::MRM0m: case X86II::MRM1m:
3156   case X86II::MRM2m: case X86II::MRM3m:
3157   case X86II::MRM4m: case X86II::MRM5m:
3158   case X86II::MRM6m: case X86II::MRM7m: {
3159
3160     ++FinalSize;
3161     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3162     CurOp += X86AddrNumOperands;
3163
3164     if (CurOp != NumOps) {
3165       const MachineOperand &MO = MI.getOperand(CurOp++);
3166       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3167       if (MO.isImm())
3168         FinalSize += sizeConstant(Size);
3169       else {
3170         bool dword = false;
3171         if (Opcode == X86::MOV64mi32)
3172           dword = true;
3173         if (MO.isGlobal()) {
3174           FinalSize += sizeGlobalAddress(dword);
3175         } else if (MO.isSymbol())
3176           FinalSize += sizeExternalSymbolAddress(dword);
3177         else if (MO.isCPI())
3178           FinalSize += sizeConstPoolAddress(dword);
3179         else if (MO.isJTI())
3180           FinalSize += sizeJumpTableAddress(dword);
3181       }
3182     }
3183     break;
3184   }
3185
3186   case X86II::MRMInitReg:
3187     ++FinalSize;
3188     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3189     FinalSize += sizeRegModRMByte();
3190     ++CurOp;
3191     break;
3192   }
3193
3194   if (!Desc->isVariadic() && CurOp != NumOps) {
3195     std::string msg;
3196     raw_string_ostream Msg(msg);
3197     Msg << "Cannot determine size: " << MI;
3198     llvm_report_error(Msg.str());
3199   }
3200
3201
3202   return FinalSize;
3203 }
3204
3205
3206 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3207   const TargetInstrDesc &Desc = MI->getDesc();
3208   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3209   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3210   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3211   if (Desc.getOpcode() == X86::MOVPC32r)
3212     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3213   return Size;
3214 }
3215
3216 /// getGlobalBaseReg - Return a virtual register initialized with the
3217 /// the global base register value. Output instructions required to
3218 /// initialize the register in the function entry block, if necessary.
3219 ///
3220 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3221   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3222          "X86-64 PIC uses RIP relative addressing");
3223
3224   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3225   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3226   if (GlobalBaseReg != 0)
3227     return GlobalBaseReg;
3228
3229   // Insert the set of GlobalBaseReg into the first MBB of the function
3230   MachineBasicBlock &FirstMBB = MF->front();
3231   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3232   DebugLoc DL = DebugLoc::getUnknownLoc();
3233   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3234   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3235   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3236
3237   const TargetInstrInfo *TII = TM.getInstrInfo();
3238   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3239   // only used in JIT code emission as displacement to pc.
3240   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3241
3242   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3243   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3244   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3245     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3246     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3247     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3248       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_", 0,
3249                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3250   } else {
3251     GlobalBaseReg = PC;
3252   }
3253
3254   X86FI->setGlobalBaseReg(GlobalBaseReg);
3255   return GlobalBaseReg;
3256 }