lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40 }
  41
  42 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  43   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  44     TM(tm), RI(tm, *this) {
  45   SmallVector<unsigned,16> AmbEntries;
  46   static const unsigned OpTbl2Addr[][2] = {
  47     { X86::ADC32ri,     X86::ADC32mi },
  48     { X86::ADC32ri8,    X86::ADC32mi8 },
  49     { X86::ADC32rr,     X86::ADC32mr },
  50     { X86::ADC64ri32,   X86::ADC64mi32 },
  51     { X86::ADC64ri8,    X86::ADC64mi8 },
  52     { X86::ADC64rr,     X86::ADC64mr },
  53     { X86::ADD16ri,     X86::ADD16mi },
  54     { X86::ADD16ri8,    X86::ADD16mi8 },
  55     { X86::ADD16rr,     X86::ADD16mr },
  56     { X86::ADD32ri,     X86::ADD32mi },
  57     { X86::ADD32ri8,    X86::ADD32mi8 },
  58     { X86::ADD32rr,     X86::ADD32mr },
  59     { X86::ADD64ri32,   X86::ADD64mi32 },
  60     { X86::ADD64ri8,    X86::ADD64mi8 },
  61     { X86::ADD64rr,     X86::ADD64mr },
  62     { X86::ADD8ri,      X86::ADD8mi },
  63     { X86::ADD8rr,      X86::ADD8mr },
  64     { X86::AND16ri,     X86::AND16mi },
  65     { X86::AND16ri8,    X86::AND16mi8 },
  66     { X86::AND16rr,     X86::AND16mr },
  67     { X86::AND32ri,     X86::AND32mi },
  68     { X86::AND32ri8,    X86::AND32mi8 },
  69     { X86::AND32rr,     X86::AND32mr },
  70     { X86::AND64ri32,   X86::AND64mi32 },
  71     { X86::AND64ri8,    X86::AND64mi8 },
  72     { X86::AND64rr,     X86::AND64mr },
  73     { X86::AND8ri,      X86::AND8mi },
  74     { X86::AND8rr,      X86::AND8mr },
  75     { X86::DEC16r,      X86::DEC16m },
  76     { X86::DEC32r,      X86::DEC32m },
  77     { X86::DEC64_16r,   X86::DEC64_16m },
  78     { X86::DEC64_32r,   X86::DEC64_32m },
  79     { X86::DEC64r,      X86::DEC64m },
  80     { X86::DEC8r,       X86::DEC8m },
  81     { X86::INC16r,      X86::INC16m },
  82     { X86::INC32r,      X86::INC32m },
  83     { X86::INC64_16r,   X86::INC64_16m },
  84     { X86::INC64_32r,   X86::INC64_32m },
  85     { X86::INC64r,      X86::INC64m },
  86     { X86::INC8r,       X86::INC8m },
  87     { X86::NEG16r,      X86::NEG16m },
  88     { X86::NEG32r,      X86::NEG32m },
  89     { X86::NEG64r,      X86::NEG64m },
  90     { X86::NEG8r,       X86::NEG8m },
  91     { X86::NOT16r,      X86::NOT16m },
  92     { X86::NOT32r,      X86::NOT32m },
  93     { X86::NOT64r,      X86::NOT64m },
  94     { X86::NOT8r,       X86::NOT8m },
  95     { X86::OR16ri,      X86::OR16mi },
  96     { X86::OR16ri8,     X86::OR16mi8 },
  97     { X86::OR16rr,      X86::OR16mr },
  98     { X86::OR32ri,      X86::OR32mi },
  99     { X86::OR32ri8,     X86::OR32mi8 },
 100     { X86::OR32rr,      X86::OR32mr },
 101     { X86::OR64ri32,    X86::OR64mi32 },
 102     { X86::OR64ri8,     X86::OR64mi8 },
 103     { X86::OR64rr,      X86::OR64mr },
 104     { X86::OR8ri,       X86::OR8mi },
 105     { X86::OR8rr,       X86::OR8mr },
 106     { X86::ROL16r1,     X86::ROL16m1 },
 107     { X86::ROL16rCL,    X86::ROL16mCL },
 108     { X86::ROL16ri,     X86::ROL16mi },
 109     { X86::ROL32r1,     X86::ROL32m1 },
 110     { X86::ROL32rCL,    X86::ROL32mCL },
 111     { X86::ROL32ri,     X86::ROL32mi },
 112     { X86::ROL64r1,     X86::ROL64m1 },
 113     { X86::ROL64rCL,    X86::ROL64mCL },
 114     { X86::ROL64ri,     X86::ROL64mi },
 115     { X86::ROL8r1,      X86::ROL8m1 },
 116     { X86::ROL8rCL,     X86::ROL8mCL },
 117     { X86::ROL8ri,      X86::ROL8mi },
 118     { X86::ROR16r1,     X86::ROR16m1 },
 119     { X86::ROR16rCL,    X86::ROR16mCL },
 120     { X86::ROR16ri,     X86::ROR16mi },
 121     { X86::ROR32r1,     X86::ROR32m1 },
 122     { X86::ROR32rCL,    X86::ROR32mCL },
 123     { X86::ROR32ri,     X86::ROR32mi },
 124     { X86::ROR64r1,     X86::ROR64m1 },
 125     { X86::ROR64rCL,    X86::ROR64mCL },
 126     { X86::ROR64ri,     X86::ROR64mi },
 127     { X86::ROR8r1,      X86::ROR8m1 },
 128     { X86::ROR8rCL,     X86::ROR8mCL },
 129     { X86::ROR8ri,      X86::ROR8mi },
 130     { X86::SAR16r1,     X86::SAR16m1 },
 131     { X86::SAR16rCL,    X86::SAR16mCL },
 132     { X86::SAR16ri,     X86::SAR16mi },
 133     { X86::SAR32r1,     X86::SAR32m1 },
 134     { X86::SAR32rCL,    X86::SAR32mCL },
 135     { X86::SAR32ri,     X86::SAR32mi },
 136     { X86::SAR64r1,     X86::SAR64m1 },
 137     { X86::SAR64rCL,    X86::SAR64mCL },
 138     { X86::SAR64ri,     X86::SAR64mi },
 139     { X86::SAR8r1,      X86::SAR8m1 },
 140     { X86::SAR8rCL,     X86::SAR8mCL },
 141     { X86::SAR8ri,      X86::SAR8mi },
 142     { X86::SBB32ri,     X86::SBB32mi },
 143     { X86::SBB32ri8,    X86::SBB32mi8 },
 144     { X86::SBB32rr,     X86::SBB32mr },
 145     { X86::SBB64ri32,   X86::SBB64mi32 },
 146     { X86::SBB64ri8,    X86::SBB64mi8 },
 147     { X86::SBB64rr,     X86::SBB64mr },
 148     { X86::SHL16rCL,    X86::SHL16mCL },
 149     { X86::SHL16ri,     X86::SHL16mi },
 150     { X86::SHL32rCL,    X86::SHL32mCL },
 151     { X86::SHL32ri,     X86::SHL32mi },
 152     { X86::SHL64rCL,    X86::SHL64mCL },
 153     { X86::SHL64ri,     X86::SHL64mi },
 154     { X86::SHL8rCL,     X86::SHL8mCL },
 155     { X86::SHL8ri,      X86::SHL8mi },
 156     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 157     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 158     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 159     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 160     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 161     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 162     { X86::SHR16r1,     X86::SHR16m1 },
 163     { X86::SHR16rCL,    X86::SHR16mCL },
 164     { X86::SHR16ri,     X86::SHR16mi },
 165     { X86::SHR32r1,     X86::SHR32m1 },
 166     { X86::SHR32rCL,    X86::SHR32mCL },
 167     { X86::SHR32ri,     X86::SHR32mi },
 168     { X86::SHR64r1,     X86::SHR64m1 },
 169     { X86::SHR64rCL,    X86::SHR64mCL },
 170     { X86::SHR64ri,     X86::SHR64mi },
 171     { X86::SHR8r1,      X86::SHR8m1 },
 172     { X86::SHR8rCL,     X86::SHR8mCL },
 173     { X86::SHR8ri,      X86::SHR8mi },
 174     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 175     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 176     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 177     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 178     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 179     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 180     { X86::SUB16ri,     X86::SUB16mi },
 181     { X86::SUB16ri8,    X86::SUB16mi8 },
 182     { X86::SUB16rr,     X86::SUB16mr },
 183     { X86::SUB32ri,     X86::SUB32mi },
 184     { X86::SUB32ri8,    X86::SUB32mi8 },
 185     { X86::SUB32rr,     X86::SUB32mr },
 186     { X86::SUB64ri32,   X86::SUB64mi32 },
 187     { X86::SUB64ri8,    X86::SUB64mi8 },
 188     { X86::SUB64rr,     X86::SUB64mr },
 189     { X86::SUB8ri,      X86::SUB8mi },
 190     { X86::SUB8rr,      X86::SUB8mr },
 191     { X86::XOR16ri,     X86::XOR16mi },
 192     { X86::XOR16ri8,    X86::XOR16mi8 },
 193     { X86::XOR16rr,     X86::XOR16mr },
 194     { X86::XOR32ri,     X86::XOR32mi },
 195     { X86::XOR32ri8,    X86::XOR32mi8 },
 196     { X86::XOR32rr,     X86::XOR32mr },
 197     { X86::XOR64ri32,   X86::XOR64mi32 },
 198     { X86::XOR64ri8,    X86::XOR64mi8 },
 199     { X86::XOR64rr,     X86::XOR64mr },
 200     { X86::XOR8ri,      X86::XOR8mi },
 201     { X86::XOR8rr,      X86::XOR8mr }
 202   };
 203
 204   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 205     unsigned RegOp = OpTbl2Addr[i][0];
 206     unsigned MemOp = OpTbl2Addr[i][1];
 207     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 208       assert(false && "Duplicated entries?");
 209     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 210     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 211                                                 std::make_pair(RegOp, AuxInfo))))
 212       AmbEntries.push_back(MemOp);
 213   }
 214
 215   // If the third value is 1, then it's folding either a load or a store.
 216   static const unsigned OpTbl0[][3] = {
 217     { X86::CALL32r,     X86::CALL32m, 1 },
 218     { X86::CALL64r,     X86::CALL64m, 1 },
 219     { X86::CMP16ri,     X86::CMP16mi, 1 },
 220     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 221     { X86::CMP32ri,     X86::CMP32mi, 1 },
 222     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 223     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 224     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 225     { X86::CMP8ri,      X86::CMP8mi, 1 },
 226     { X86::DIV16r,      X86::DIV16m, 1 },
 227     { X86::DIV32r,      X86::DIV32m, 1 },
 228     { X86::DIV64r,      X86::DIV64m, 1 },
 229     { X86::DIV8r,       X86::DIV8m, 1 },
 230     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 231     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 232     { X86::IDIV16r,     X86::IDIV16m, 1 },
 233     { X86::IDIV32r,     X86::IDIV32m, 1 },
 234     { X86::IDIV64r,     X86::IDIV64m, 1 },
 235     { X86::IDIV8r,      X86::IDIV8m, 1 },
 236     { X86::IMUL16r,     X86::IMUL16m, 1 },
 237     { X86::IMUL32r,     X86::IMUL32m, 1 },
 238     { X86::IMUL64r,     X86::IMUL64m, 1 },
 239     { X86::IMUL8r,      X86::IMUL8m, 1 },
 240     { X86::JMP32r,      X86::JMP32m, 1 },
 241     { X86::JMP64r,      X86::JMP64m, 1 },
 242     { X86::MOV16ri,     X86::MOV16mi, 0 },
 243     { X86::MOV16rr,     X86::MOV16mr, 0 },
 244     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 245     { X86::MOV32ri,     X86::MOV32mi, 0 },
 246     { X86::MOV32rr,     X86::MOV32mr, 0 },
 247     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 248     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 249     { X86::MOV64rr,     X86::MOV64mr, 0 },
 250     { X86::MOV8ri,      X86::MOV8mi, 0 },
 251     { X86::MOV8rr,      X86::MOV8mr, 0 },
 252     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 253     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 254     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 255     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 256     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 257     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 258     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 259     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 260     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 261     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 262     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 263     { X86::MUL16r,      X86::MUL16m, 1 },
 264     { X86::MUL32r,      X86::MUL32m, 1 },
 265     { X86::MUL64r,      X86::MUL64m, 1 },
 266     { X86::MUL8r,       X86::MUL8m, 1 },
 267     { X86::SETAEr,      X86::SETAEm, 0 },
 268     { X86::SETAr,       X86::SETAm, 0 },
 269     { X86::SETBEr,      X86::SETBEm, 0 },
 270     { X86::SETBr,       X86::SETBm, 0 },
 271     { X86::SETEr,       X86::SETEm, 0 },
 272     { X86::SETGEr,      X86::SETGEm, 0 },
 273     { X86::SETGr,       X86::SETGm, 0 },
 274     { X86::SETLEr,      X86::SETLEm, 0 },
 275     { X86::SETLr,       X86::SETLm, 0 },
 276     { X86::SETNEr,      X86::SETNEm, 0 },
 277     { X86::SETNPr,      X86::SETNPm, 0 },
 278     { X86::SETNSr,      X86::SETNSm, 0 },
 279     { X86::SETPr,       X86::SETPm, 0 },
 280     { X86::SETSr,       X86::SETSm, 0 },
 281     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 282     { X86::TEST16ri,    X86::TEST16mi, 1 },
 283     { X86::TEST32ri,    X86::TEST32mi, 1 },
 284     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 285     { X86::TEST8ri,     X86::TEST8mi, 1 }
 286   };
 287
 288   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 289     unsigned RegOp = OpTbl0[i][0];
 290     unsigned MemOp = OpTbl0[i][1];
 291     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 292       assert(false && "Duplicated entries?");
 293     unsigned FoldedLoad = OpTbl0[i][2];
 294     // Index 0, folded load or store.
 295     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 296     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 297       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 298                                                std::make_pair(RegOp, AuxInfo))))
 299         AmbEntries.push_back(MemOp);
 300   }
 301
 302   static const unsigned OpTbl1[][2] = {
 303     { X86::CMP16rr,         X86::CMP16rm },
 304     { X86::CMP32rr,         X86::CMP32rm },
 305     { X86::CMP64rr,         X86::CMP64rm },
 306     { X86::CMP8rr,          X86::CMP8rm },
 307     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 308     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 309     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 310     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 311     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 312     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 313     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 314     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 315     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 316     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 317     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 318     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 319     { X86::IMUL16rri,       X86::IMUL16rmi },
 320     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 321     { X86::IMUL32rri,       X86::IMUL32rmi },
 322     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 323     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 324     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 325     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 326     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 327     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 328     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 329     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 330     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 331     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 332     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 333     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 334     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 335     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 336     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 337     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 338     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 339     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 340     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 341     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 342     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 343     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 344     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 345     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 346     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 347     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 348     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 349     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 350     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 351     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 352     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 353     { X86::MOV16rr,         X86::MOV16rm },
 354     { X86::MOV16to16_,      X86::MOV16_rm },
 355     { X86::MOV32rr,         X86::MOV32rm },
 356     { X86::MOV32to32_,      X86::MOV32_rm },
 357     { X86::MOV64rr,         X86::MOV64rm },
 358     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 359     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 360     { X86::MOV8rr,          X86::MOV8rm },
 361     { X86::MOVAPDrr,        X86::MOVAPDrm },
 362     { X86::MOVAPSrr,        X86::MOVAPSrm },
 363     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 364     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 365     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 366     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 367     { X86::MOVSDrr,         X86::MOVSDrm },
 368     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 369     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 370     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 371     { X86::MOVSSrr,         X86::MOVSSrm },
 372     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 373     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 374     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 375     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 376     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 377     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 378     { X86::MOVUPDrr,        X86::MOVUPDrm },
 379     { X86::MOVUPSrr,        X86::MOVUPSrm },
 380     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 381     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 382     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 383     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 384     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 385     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 386     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 387     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 388     { X86::PSHUFDri,        X86::PSHUFDmi },
 389     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 390     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 391     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 392     { X86::RCPPSr,          X86::RCPPSm },
 393     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 394     { X86::RSQRTPSr,        X86::RSQRTPSm },
 395     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 396     { X86::RSQRTSSr,        X86::RSQRTSSm },
 397     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 398     { X86::SQRTPDr,         X86::SQRTPDm },
 399     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 400     { X86::SQRTPSr,         X86::SQRTPSm },
 401     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 402     { X86::SQRTSDr,         X86::SQRTSDm },
 403     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 404     { X86::SQRTSSr,         X86::SQRTSSm },
 405     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 406     { X86::TEST16rr,        X86::TEST16rm },
 407     { X86::TEST32rr,        X86::TEST32rm },
 408     { X86::TEST64rr,        X86::TEST64rm },
 409     { X86::TEST8rr,         X86::TEST8rm },
 410     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 411     { X86::UCOMISDrr,       X86::UCOMISDrm },
 412     { X86::UCOMISSrr,       X86::UCOMISSrm }
 413   };
 414
 415   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 416     unsigned RegOp = OpTbl1[i][0];
 417     unsigned MemOp = OpTbl1[i][1];
 418     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 419       assert(false && "Duplicated entries?");
 420     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 421     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 422       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 423                                                std::make_pair(RegOp, AuxInfo))))
 424         AmbEntries.push_back(MemOp);
 425   }
 426
 427   static const unsigned OpTbl2[][2] = {
 428     { X86::ADC32rr,         X86::ADC32rm },
 429     { X86::ADC64rr,         X86::ADC64rm },
 430     { X86::ADD16rr,         X86::ADD16rm },
 431     { X86::ADD32rr,         X86::ADD32rm },
 432     { X86::ADD64rr,         X86::ADD64rm },
 433     { X86::ADD8rr,          X86::ADD8rm },
 434     { X86::ADDPDrr,         X86::ADDPDrm },
 435     { X86::ADDPSrr,         X86::ADDPSrm },
 436     { X86::ADDSDrr,         X86::ADDSDrm },
 437     { X86::ADDSSrr,         X86::ADDSSrm },
 438     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 439     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 440     { X86::AND16rr,         X86::AND16rm },
 441     { X86::AND32rr,         X86::AND32rm },
 442     { X86::AND64rr,         X86::AND64rm },
 443     { X86::AND8rr,          X86::AND8rm },
 444     { X86::ANDNPDrr,        X86::ANDNPDrm },
 445     { X86::ANDNPSrr,        X86::ANDNPSrm },
 446     { X86::ANDPDrr,         X86::ANDPDrm },
 447     { X86::ANDPSrr,         X86::ANDPSrm },
 448     { X86::CMOVA16rr,       X86::CMOVA16rm },
 449     { X86::CMOVA32rr,       X86::CMOVA32rm },
 450     { X86::CMOVA64rr,       X86::CMOVA64rm },
 451     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 452     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 453     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 454     { X86::CMOVB16rr,       X86::CMOVB16rm },
 455     { X86::CMOVB32rr,       X86::CMOVB32rm },
 456     { X86::CMOVB64rr,       X86::CMOVB64rm },
 457     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 458     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 459     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 460     { X86::CMOVE16rr,       X86::CMOVE16rm },
 461     { X86::CMOVE32rr,       X86::CMOVE32rm },
 462     { X86::CMOVE64rr,       X86::CMOVE64rm },
 463     { X86::CMOVG16rr,       X86::CMOVG16rm },
 464     { X86::CMOVG32rr,       X86::CMOVG32rm },
 465     { X86::CMOVG64rr,       X86::CMOVG64rm },
 466     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 467     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 468     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 469     { X86::CMOVL16rr,       X86::CMOVL16rm },
 470     { X86::CMOVL32rr,       X86::CMOVL32rm },
 471     { X86::CMOVL64rr,       X86::CMOVL64rm },
 472     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 473     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 474     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 475     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 476     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 477     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 478     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 479     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 480     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 481     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 482     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 483     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 484     { X86::CMOVP16rr,       X86::CMOVP16rm },
 485     { X86::CMOVP32rr,       X86::CMOVP32rm },
 486     { X86::CMOVP64rr,       X86::CMOVP64rm },
 487     { X86::CMOVS16rr,       X86::CMOVS16rm },
 488     { X86::CMOVS32rr,       X86::CMOVS32rm },
 489     { X86::CMOVS64rr,       X86::CMOVS64rm },
 490     { X86::CMPPDrri,        X86::CMPPDrmi },
 491     { X86::CMPPSrri,        X86::CMPPSrmi },
 492     { X86::CMPSDrr,         X86::CMPSDrm },
 493     { X86::CMPSSrr,         X86::CMPSSrm },
 494     { X86::DIVPDrr,         X86::DIVPDrm },
 495     { X86::DIVPSrr,         X86::DIVPSrm },
 496     { X86::DIVSDrr,         X86::DIVSDrm },
 497     { X86::DIVSSrr,         X86::DIVSSrm },
 498     { X86::HADDPDrr,        X86::HADDPDrm },
 499     { X86::HADDPSrr,        X86::HADDPSrm },
 500     { X86::HSUBPDrr,        X86::HSUBPDrm },
 501     { X86::HSUBPSrr,        X86::HSUBPSrm },
 502     { X86::IMUL16rr,        X86::IMUL16rm },
 503     { X86::IMUL32rr,        X86::IMUL32rm },
 504     { X86::IMUL64rr,        X86::IMUL64rm },
 505     { X86::MAXPDrr,         X86::MAXPDrm },
 506     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 507     { X86::MAXPSrr,         X86::MAXPSrm },
 508     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 509     { X86::MAXSDrr,         X86::MAXSDrm },
 510     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 511     { X86::MAXSSrr,         X86::MAXSSrm },
 512     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 513     { X86::MINPDrr,         X86::MINPDrm },
 514     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 515     { X86::MINPSrr,         X86::MINPSrm },
 516     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 517     { X86::MINSDrr,         X86::MINSDrm },
 518     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 519     { X86::MINSSrr,         X86::MINSSrm },
 520     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 521     { X86::MULPDrr,         X86::MULPDrm },
 522     { X86::MULPSrr,         X86::MULPSrm },
 523     { X86::MULSDrr,         X86::MULSDrm },
 524     { X86::MULSSrr,         X86::MULSSrm },
 525     { X86::OR16rr,          X86::OR16rm },
 526     { X86::OR32rr,          X86::OR32rm },
 527     { X86::OR64rr,          X86::OR64rm },
 528     { X86::OR8rr,           X86::OR8rm },
 529     { X86::ORPDrr,          X86::ORPDrm },
 530     { X86::ORPSrr,          X86::ORPSrm },
 531     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 532     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 533     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 534     { X86::PADDBrr,         X86::PADDBrm },
 535     { X86::PADDDrr,         X86::PADDDrm },
 536     { X86::PADDQrr,         X86::PADDQrm },
 537     { X86::PADDSBrr,        X86::PADDSBrm },
 538     { X86::PADDSWrr,        X86::PADDSWrm },
 539     { X86::PADDWrr,         X86::PADDWrm },
 540     { X86::PANDNrr,         X86::PANDNrm },
 541     { X86::PANDrr,          X86::PANDrm },
 542     { X86::PAVGBrr,         X86::PAVGBrm },
 543     { X86::PAVGWrr,         X86::PAVGWrm },
 544     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 545     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 546     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 547     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 548     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 549     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 550     { X86::PINSRWrri,       X86::PINSRWrmi },
 551     { X86::PMADDWDrr,       X86::PMADDWDrm },
 552     { X86::PMAXSWrr,        X86::PMAXSWrm },
 553     { X86::PMAXUBrr,        X86::PMAXUBrm },
 554     { X86::PMINSWrr,        X86::PMINSWrm },
 555     { X86::PMINUBrr,        X86::PMINUBrm },
 556     { X86::PMULHUWrr,       X86::PMULHUWrm },
 557     { X86::PMULHWrr,        X86::PMULHWrm },
 558     { X86::PMULLWrr,        X86::PMULLWrm },
 559     { X86::PMULUDQrr,       X86::PMULUDQrm },
 560     { X86::PORrr,           X86::PORrm },
 561     { X86::PSADBWrr,        X86::PSADBWrm },
 562     { X86::PSLLDrr,         X86::PSLLDrm },
 563     { X86::PSLLQrr,         X86::PSLLQrm },
 564     { X86::PSLLWrr,         X86::PSLLWrm },
 565     { X86::PSRADrr,         X86::PSRADrm },
 566     { X86::PSRAWrr,         X86::PSRAWrm },
 567     { X86::PSRLDrr,         X86::PSRLDrm },
 568     { X86::PSRLQrr,         X86::PSRLQrm },
 569     { X86::PSRLWrr,         X86::PSRLWrm },
 570     { X86::PSUBBrr,         X86::PSUBBrm },
 571     { X86::PSUBDrr,         X86::PSUBDrm },
 572     { X86::PSUBSBrr,        X86::PSUBSBrm },
 573     { X86::PSUBSWrr,        X86::PSUBSWrm },
 574     { X86::PSUBWrr,         X86::PSUBWrm },
 575     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 576     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 577     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 578     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 579     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 580     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 581     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 582     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 583     { X86::PXORrr,          X86::PXORrm },
 584     { X86::SBB32rr,         X86::SBB32rm },
 585     { X86::SBB64rr,         X86::SBB64rm },
 586     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 587     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 588     { X86::SUB16rr,         X86::SUB16rm },
 589     { X86::SUB32rr,         X86::SUB32rm },
 590     { X86::SUB64rr,         X86::SUB64rm },
 591     { X86::SUB8rr,          X86::SUB8rm },
 592     { X86::SUBPDrr,         X86::SUBPDrm },
 593     { X86::SUBPSrr,         X86::SUBPSrm },
 594     { X86::SUBSDrr,         X86::SUBSDrm },
 595     { X86::SUBSSrr,         X86::SUBSSrm },
 596     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 597     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 598     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 599     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 600     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 601     { X86::XOR16rr,         X86::XOR16rm },
 602     { X86::XOR32rr,         X86::XOR32rm },
 603     { X86::XOR64rr,         X86::XOR64rm },
 604     { X86::XOR8rr,          X86::XOR8rm },
 605     { X86::XORPDrr,         X86::XORPDrm },
 606     { X86::XORPSrr,         X86::XORPSrm }
 607   };
 608
 609   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 610     unsigned RegOp = OpTbl2[i][0];
 611     unsigned MemOp = OpTbl2[i][1];
 612     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 613       assert(false && "Duplicated entries?");
 614     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 615     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 616                                                std::make_pair(RegOp, AuxInfo))))
 617       AmbEntries.push_back(MemOp);
 618   }
 619
 620   // Remove ambiguous entries.
 621   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 622 }
 623
 624 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 625                                unsigned& sourceReg,
 626                                unsigned& destReg) const {
 627   unsigned oc = MI.getOpcode();
 628   if (oc == X86::MOV8rr || oc == X86::MOV16rr ||
 629       oc == X86::MOV32rr || oc == X86::MOV64rr ||
 630       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
 631       oc == X86::MOV_Fp3232  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
 632       oc == X86::MOV_Fp3264 || oc == X86::MOV_Fp6432 || oc == X86::MOV_Fp6464 ||
 633       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
 634       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
 635       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
 636       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
 637       oc == X86::MMX_MOVD64rr || oc == X86::MMX_MOVQ64rr) {
 638       assert(MI.getNumOperands() >= 2 &&
 639              MI.getOperand(0).isRegister() &&
 640              MI.getOperand(1).isRegister() &&
 641              "invalid register-register move instruction");
 642       sourceReg = MI.getOperand(1).getReg();
 643       destReg = MI.getOperand(0).getReg();
 644       return true;
 645   }
 646   return false;
 647 }
 648
 649 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 650                                            int &FrameIndex) const {
 651   switch (MI->getOpcode()) {
 652   default: break;
 653   case X86::MOV8rm:
 654   case X86::MOV16rm:
 655   case X86::MOV16_rm:
 656   case X86::MOV32rm:
 657   case X86::MOV32_rm:
 658   case X86::MOV64rm:
 659   case X86::LD_Fp64m:
 660   case X86::MOVSSrm:
 661   case X86::MOVSDrm:
 662   case X86::MOVAPSrm:
 663   case X86::MOVAPDrm:
 664   case X86::MMX_MOVD64rm:
 665   case X86::MMX_MOVQ64rm:
 666     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 667         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 668         MI->getOperand(2).getImm() == 1 &&
 669         MI->getOperand(3).getReg() == 0 &&
 670         MI->getOperand(4).getImm() == 0) {
 671       FrameIndex = MI->getOperand(1).getIndex();
 672       return MI->getOperand(0).getReg();
 673     }
 674     break;
 675   }
 676   return 0;
 677 }
 678
 679 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 680                                           int &FrameIndex) const {
 681   switch (MI->getOpcode()) {
 682   default: break;
 683   case X86::MOV8mr:
 684   case X86::MOV16mr:
 685   case X86::MOV16_mr:
 686   case X86::MOV32mr:
 687   case X86::MOV32_mr:
 688   case X86::MOV64mr:
 689   case X86::ST_FpP64m:
 690   case X86::MOVSSmr:
 691   case X86::MOVSDmr:
 692   case X86::MOVAPSmr:
 693   case X86::MOVAPDmr:
 694   case X86::MMX_MOVD64mr:
 695   case X86::MMX_MOVQ64mr:
 696   case X86::MMX_MOVNTQmr:
 697     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 698         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 699         MI->getOperand(1).getImm() == 1 &&
 700         MI->getOperand(2).getReg() == 0 &&
 701         MI->getOperand(3).getImm() == 0) {
 702       FrameIndex = MI->getOperand(0).getIndex();
 703       return MI->getOperand(4).getReg();
 704     }
 705     break;
 706   }
 707   return 0;
 708 }
 709
 710
 711 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 712   switch (MI->getOpcode()) {
 713   default: break;
 714   case X86::MOV8rm:
 715   case X86::MOV16rm:
 716   case X86::MOV16_rm:
 717   case X86::MOV32rm:
 718   case X86::MOV32_rm:
 719   case X86::MOV64rm:
 720   case X86::LD_Fp64m:
 721   case X86::MOVSSrm:
 722   case X86::MOVSDrm:
 723   case X86::MOVAPSrm:
 724   case X86::MOVAPDrm:
 725   case X86::MMX_MOVD64rm:
 726   case X86::MMX_MOVQ64rm:
 727     // Loads from constant pools are trivially rematerializable.
 728     if (MI->getOperand(1).isReg() && MI->getOperand(2).isImm() &&
 729         MI->getOperand(3).isReg() && MI->getOperand(4).isCPI() &&
 730         MI->getOperand(1).getReg() == 0 &&
 731         MI->getOperand(2).getImm() == 1 &&
 732         MI->getOperand(3).getReg() == 0)
 733       return true;
 734
 735     // If this is a load from a fixed argument slot, we know the value is
 736     // invariant across the whole function, because we don't redefine argument
 737     // values.
 738 #if 0
 739     // FIXME: This is disabled due to a remat bug. rdar://5671644
 740     if (MI->getOperand(1).isFI()) {
 741       const MachineFrameInfo &MFI=*MI->getParent()->getParent()->getFrameInfo();
 742       int Idx = MI->getOperand(1).getIndex();
 743       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 744     }
 745 #endif
 746
 747     return false;
 748   }
 749   // All other instructions marked M_REMATERIALIZABLE are always trivially
 750   // rematerializable.
 751   return true;
 752 }
 753
 754 /// isInvariantLoad - Return true if the specified instruction (which is marked
 755 /// mayLoad) is loading from a location whose value is invariant across the
 756 /// function.  For example, loading a value from the constant pool or from
 757 /// from the argument area of a function if it does not change.  This should
 758 /// only return true of *all* loads the instruction does are invariant (if it
 759 /// does multiple loads).
 760 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 761   // This code cares about loads from three cases: constant pool entries,
 762   // invariant argument slots, and global stubs.  In order to handle these cases
 763   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 764   // operand and base our analysis on it.  This is safe because the address of
 765   // none of these three cases is ever used as anything other than a load base
 766   // and X86 doesn't have any instructions that load from multiple places.
 767
 768   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 769     const MachineOperand &MO = MI->getOperand(i);
 770     // Loads from constant pools are trivially invariant.
 771     if (MO.isCPI())
 772       return true;
 773
 774     if (MO.isGlobal()) {
 775       if (TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(MO.getGlobal(),
 776                                                               TM, false))
 777         return true;
 778       return false;
 779     }
 780
 781     // If this is a load from an invariant stack slot, the load is a constant.
 782     if (MO.isFI()) {
 783       const MachineFrameInfo &MFI =
 784         *MI->getParent()->getParent()->getFrameInfo();
 785       int Idx = MO.getIndex();
 786       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 787     }
 788   }
 789
 790   // All other instances of these instructions are presumed to have other
 791   // issues.
 792   return false;
 793 }
 794
 795 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 796 /// is not marked dead.
 797 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 798   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 799     MachineOperand &MO = MI->getOperand(i);
 800     if (MO.isRegister() && MO.isDef() &&
 801         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 802       return true;
 803     }
 804   }
 805   return false;
 806 }
 807
 808 /// convertToThreeAddress - This method must be implemented by targets that
 809 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 810 /// may be able to convert a two-address instruction into a true
 811 /// three-address instruction on demand.  This allows the X86 target (for
 812 /// example) to convert ADD and SHL instructions into LEA instructions if they
 813 /// would require register copies due to two-addressness.
 814 ///
 815 /// This method returns a null pointer if the transformation cannot be
 816 /// performed, otherwise it returns the new instruction.
 817 ///
 818 MachineInstr *
 819 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 820                                     MachineBasicBlock::iterator &MBBI,
 821                                     LiveVariables &LV) const {
 822   MachineInstr *MI = MBBI;
 823   // All instructions input are two-addr instructions.  Get the known operands.
 824   unsigned Dest = MI->getOperand(0).getReg();
 825   unsigned Src = MI->getOperand(1).getReg();
 826
 827   MachineInstr *NewMI = NULL;
 828   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 829   // we have better subtarget support, enable the 16-bit LEA generation here.
 830   bool DisableLEA16 = true;
 831
 832   unsigned MIOpc = MI->getOpcode();
 833   switch (MIOpc) {
 834   case X86::SHUFPSrri: {
 835     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 836     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 837
 838     unsigned A = MI->getOperand(0).getReg();
 839     unsigned B = MI->getOperand(1).getReg();
 840     unsigned C = MI->getOperand(2).getReg();
 841     unsigned M = MI->getOperand(3).getImm();
 842     if (B != C) return 0;
 843     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 844     break;
 845   }
 846   case X86::SHL64ri: {
 847     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 848     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 849     // the flags produced by a shift yet, so this is safe.
 850     unsigned Dest = MI->getOperand(0).getReg();
 851     unsigned Src = MI->getOperand(1).getReg();
 852     unsigned ShAmt = MI->getOperand(2).getImm();
 853     if (ShAmt == 0 || ShAmt >= 4) return 0;
 854
 855     NewMI = BuildMI(get(X86::LEA64r), Dest)
 856       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 857     break;
 858   }
 859   case X86::SHL32ri: {
 860     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 861     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 862     // the flags produced by a shift yet, so this is safe.
 863     unsigned Dest = MI->getOperand(0).getReg();
 864     unsigned Src = MI->getOperand(1).getReg();
 865     unsigned ShAmt = MI->getOperand(2).getImm();
 866     if (ShAmt == 0 || ShAmt >= 4) return 0;
 867
 868     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 869       X86::LEA64_32r : X86::LEA32r;
 870     NewMI = BuildMI(get(Opc), Dest)
 871       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 872     break;
 873   }
 874   case X86::SHL16ri: {
 875     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 876     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 877     // the flags produced by a shift yet, so this is safe.
 878     unsigned Dest = MI->getOperand(0).getReg();
 879     unsigned Src = MI->getOperand(1).getReg();
 880     unsigned ShAmt = MI->getOperand(2).getImm();
 881     if (ShAmt == 0 || ShAmt >= 4) return 0;
 882
 883     if (DisableLEA16) {
 884       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 885       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 886       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 887         ? X86::LEA64_32r : X86::LEA32r;
 888       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 889       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 890
 891       MachineInstr *Ins =
 892         BuildMI(get(X86::INSERT_SUBREG), leaInReg).addReg(Src).addImm(2);
 893       Ins->copyKillDeadInfo(MI);
 894
 895       NewMI = BuildMI(get(Opc), leaOutReg)
 896         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 897
 898       MachineInstr *Ext =
 899         BuildMI(get(X86::EXTRACT_SUBREG), Dest).addReg(leaOutReg).addImm(2);
 900       Ext->copyKillDeadInfo(MI);
 901
 902       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
 903       LV.instructionChanged(MI, NewMI);  // Update live variables
 904       LV.addVirtualRegisterKilled(leaInReg, NewMI);
 905       MFI->insert(MBBI, NewMI);          // Insert the new inst
 906       LV.addVirtualRegisterKilled(leaOutReg, Ext);
 907       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
 908       return Ext;
 909     } else {
 910       NewMI = BuildMI(get(X86::LEA16r), Dest)
 911         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 912     }
 913     break;
 914   }
 915   default: {
 916     // The following opcodes also sets the condition code register(s). Only
 917     // convert them to equivalent lea if the condition code register def's
 918     // are dead!
 919     if (hasLiveCondCodeDef(MI))
 920       return 0;
 921
 922     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
 923     switch (MIOpc) {
 924     default: return 0;
 925     case X86::INC64r:
 926     case X86::INC32r: {
 927       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 928       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
 929         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 930       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
 931       break;
 932     }
 933     case X86::INC16r:
 934     case X86::INC64_16r:
 935       if (DisableLEA16) return 0;
 936       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 937       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 938       break;
 939     case X86::DEC64r:
 940     case X86::DEC32r: {
 941       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 942       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
 943         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 944       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
 945       break;
 946     }
 947     case X86::DEC16r:
 948     case X86::DEC64_16r:
 949       if (DisableLEA16) return 0;
 950       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 951       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 952       break;
 953     case X86::ADD64rr:
 954     case X86::ADD32rr: {
 955       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 956       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
 957         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 958       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
 959                         MI->getOperand(2).getReg());
 960       break;
 961     }
 962     case X86::ADD16rr:
 963       if (DisableLEA16) return 0;
 964       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 965       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
 966                         MI->getOperand(2).getReg());
 967       break;
 968     case X86::ADD64ri32:
 969     case X86::ADD64ri8:
 970       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 971       if (MI->getOperand(2).isImmediate())
 972         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
 973                              MI->getOperand(2).getImm());
 974       break;
 975     case X86::ADD32ri:
 976     case X86::ADD32ri8:
 977       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 978       if (MI->getOperand(2).isImmediate()) {
 979         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
 980         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
 981                              MI->getOperand(2).getImm());
 982       }
 983       break;
 984     case X86::ADD16ri:
 985     case X86::ADD16ri8:
 986       if (DisableLEA16) return 0;
 987       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 988       if (MI->getOperand(2).isImmediate())
 989         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
 990                              MI->getOperand(2).getImm());
 991       break;
 992     case X86::SHL16ri:
 993       if (DisableLEA16) return 0;
 994     case X86::SHL32ri:
 995     case X86::SHL64ri: {
 996       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
 997              "Unknown shl instruction!");
 998       unsigned ShAmt = MI->getOperand(2).getImm();
 999       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1000         X86AddressMode AM;
1001         AM.Scale = 1 << ShAmt;
1002         AM.IndexReg = Src;
1003         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1004           : (MIOpc == X86::SHL32ri
1005              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1006         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1007       }
1008       break;
1009     }
1010     }
1011   }
1012   }
1013
1014   if (!NewMI) return 0;
1015
1016   NewMI->copyKillDeadInfo(MI);
1017   LV.instructionChanged(MI, NewMI);  // Update live variables
1018   MFI->insert(MBBI, NewMI);          // Insert the new inst
1019   return NewMI;
1020 }
1021
1022 /// commuteInstruction - We have a few instructions that must be hacked on to
1023 /// commute them.
1024 ///
1025 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1026   switch (MI->getOpcode()) {
1027   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1028   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1029   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1030   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1031   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1032   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1033     unsigned Opc;
1034     unsigned Size;
1035     switch (MI->getOpcode()) {
1036     default: assert(0 && "Unreachable!");
1037     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1038     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1039     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1040     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1041     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1042     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1043     }
1044     unsigned Amt = MI->getOperand(3).getImm();
1045     unsigned A = MI->getOperand(0).getReg();
1046     unsigned B = MI->getOperand(1).getReg();
1047     unsigned C = MI->getOperand(2).getReg();
1048     bool BisKill = MI->getOperand(1).isKill();
1049     bool CisKill = MI->getOperand(2).isKill();
1050     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1051       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1052   }
1053   case X86::CMOVB16rr:
1054   case X86::CMOVB32rr:
1055   case X86::CMOVB64rr:
1056   case X86::CMOVAE16rr:
1057   case X86::CMOVAE32rr:
1058   case X86::CMOVAE64rr:
1059   case X86::CMOVE16rr:
1060   case X86::CMOVE32rr:
1061   case X86::CMOVE64rr:
1062   case X86::CMOVNE16rr:
1063   case X86::CMOVNE32rr:
1064   case X86::CMOVNE64rr:
1065   case X86::CMOVBE16rr:
1066   case X86::CMOVBE32rr:
1067   case X86::CMOVBE64rr:
1068   case X86::CMOVA16rr:
1069   case X86::CMOVA32rr:
1070   case X86::CMOVA64rr:
1071   case X86::CMOVL16rr:
1072   case X86::CMOVL32rr:
1073   case X86::CMOVL64rr:
1074   case X86::CMOVGE16rr:
1075   case X86::CMOVGE32rr:
1076   case X86::CMOVGE64rr:
1077   case X86::CMOVLE16rr:
1078   case X86::CMOVLE32rr:
1079   case X86::CMOVLE64rr:
1080   case X86::CMOVG16rr:
1081   case X86::CMOVG32rr:
1082   case X86::CMOVG64rr:
1083   case X86::CMOVS16rr:
1084   case X86::CMOVS32rr:
1085   case X86::CMOVS64rr:
1086   case X86::CMOVNS16rr:
1087   case X86::CMOVNS32rr:
1088   case X86::CMOVNS64rr:
1089   case X86::CMOVP16rr:
1090   case X86::CMOVP32rr:
1091   case X86::CMOVP64rr:
1092   case X86::CMOVNP16rr:
1093   case X86::CMOVNP32rr:
1094   case X86::CMOVNP64rr: {
1095     unsigned Opc = 0;
1096     switch (MI->getOpcode()) {
1097     default: break;
1098     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1099     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1100     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1101     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1102     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1103     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1104     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1105     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1106     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1107     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1108     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1109     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1110     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1111     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1112     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1113     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1114     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1115     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1116     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1117     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1118     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1119     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1120     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1121     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1122     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1123     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1124     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1125     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1126     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1127     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1128     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1129     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1130     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1131     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1132     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1133     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1134     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1135     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1136     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1137     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1138     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1139     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1140     }
1141
1142     MI->setDesc(get(Opc));
1143     // Fallthrough intended.
1144   }
1145   default:
1146     return TargetInstrInfoImpl::commuteInstruction(MI);
1147   }
1148 }
1149
1150 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1151   switch (BrOpc) {
1152   default: return X86::COND_INVALID;
1153   case X86::JE:  return X86::COND_E;
1154   case X86::JNE: return X86::COND_NE;
1155   case X86::JL:  return X86::COND_L;
1156   case X86::JLE: return X86::COND_LE;
1157   case X86::JG:  return X86::COND_G;
1158   case X86::JGE: return X86::COND_GE;
1159   case X86::JB:  return X86::COND_B;
1160   case X86::JBE: return X86::COND_BE;
1161   case X86::JA:  return X86::COND_A;
1162   case X86::JAE: return X86::COND_AE;
1163   case X86::JS:  return X86::COND_S;
1164   case X86::JNS: return X86::COND_NS;
1165   case X86::JP:  return X86::COND_P;
1166   case X86::JNP: return X86::COND_NP;
1167   case X86::JO:  return X86::COND_O;
1168   case X86::JNO: return X86::COND_NO;
1169   }
1170 }
1171
1172 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1173   switch (CC) {
1174   default: assert(0 && "Illegal condition code!");
1175   case X86::COND_E:  return X86::JE;
1176   case X86::COND_NE: return X86::JNE;
1177   case X86::COND_L:  return X86::JL;
1178   case X86::COND_LE: return X86::JLE;
1179   case X86::COND_G:  return X86::JG;
1180   case X86::COND_GE: return X86::JGE;
1181   case X86::COND_B:  return X86::JB;
1182   case X86::COND_BE: return X86::JBE;
1183   case X86::COND_A:  return X86::JA;
1184   case X86::COND_AE: return X86::JAE;
1185   case X86::COND_S:  return X86::JS;
1186   case X86::COND_NS: return X86::JNS;
1187   case X86::COND_P:  return X86::JP;
1188   case X86::COND_NP: return X86::JNP;
1189   case X86::COND_O:  return X86::JO;
1190   case X86::COND_NO: return X86::JNO;
1191   }
1192 }
1193
1194 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1195 /// e.g. turning COND_E to COND_NE.
1196 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1197   switch (CC) {
1198   default: assert(0 && "Illegal condition code!");
1199   case X86::COND_E:  return X86::COND_NE;
1200   case X86::COND_NE: return X86::COND_E;
1201   case X86::COND_L:  return X86::COND_GE;
1202   case X86::COND_LE: return X86::COND_G;
1203   case X86::COND_G:  return X86::COND_LE;
1204   case X86::COND_GE: return X86::COND_L;
1205   case X86::COND_B:  return X86::COND_AE;
1206   case X86::COND_BE: return X86::COND_A;
1207   case X86::COND_A:  return X86::COND_BE;
1208   case X86::COND_AE: return X86::COND_B;
1209   case X86::COND_S:  return X86::COND_NS;
1210   case X86::COND_NS: return X86::COND_S;
1211   case X86::COND_P:  return X86::COND_NP;
1212   case X86::COND_NP: return X86::COND_P;
1213   case X86::COND_O:  return X86::COND_NO;
1214   case X86::COND_NO: return X86::COND_O;
1215   }
1216 }
1217
1218 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1219   const TargetInstrDesc &TID = MI->getDesc();
1220   if (!TID.isTerminator()) return false;
1221
1222   // Conditional branch is a special case.
1223   if (TID.isBranch() && !TID.isBarrier())
1224     return true;
1225   if (!TID.isPredicable())
1226     return true;
1227   return !isPredicated(MI);
1228 }
1229
1230 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1231 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1232                                                const X86InstrInfo &TII) {
1233   if (MI->getOpcode() == X86::FP_REG_KILL)
1234     return false;
1235   return TII.isUnpredicatedTerminator(MI);
1236 }
1237
1238 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1239                                  MachineBasicBlock *&TBB,
1240                                  MachineBasicBlock *&FBB,
1241                                  std::vector<MachineOperand> &Cond) const {
1242   // If the block has no terminators, it just falls into the block after it.
1243   MachineBasicBlock::iterator I = MBB.end();
1244   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1245     return false;
1246
1247   // Get the last instruction in the block.
1248   MachineInstr *LastInst = I;
1249
1250   // If there is only one terminator instruction, process it.
1251   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1252     if (!LastInst->getDesc().isBranch())
1253       return true;
1254
1255     // If the block ends with a branch there are 3 possibilities:
1256     // it's an unconditional, conditional, or indirect branch.
1257
1258     if (LastInst->getOpcode() == X86::JMP) {
1259       TBB = LastInst->getOperand(0).getMBB();
1260       return false;
1261     }
1262     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1263     if (BranchCode == X86::COND_INVALID)
1264       return true;  // Can't handle indirect branch.
1265
1266     // Otherwise, block ends with fall-through condbranch.
1267     TBB = LastInst->getOperand(0).getMBB();
1268     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1269     return false;
1270   }
1271
1272   // Get the instruction before it if it's a terminator.
1273   MachineInstr *SecondLastInst = I;
1274
1275   // If there are three terminators, we don't know what sort of block this is.
1276   if (SecondLastInst && I != MBB.begin() &&
1277       isBrAnalysisUnpredicatedTerminator(--I, *this))
1278     return true;
1279
1280   // If the block ends with X86::JMP and a conditional branch, handle it.
1281   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1282   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1283     TBB = SecondLastInst->getOperand(0).getMBB();
1284     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1285     FBB = LastInst->getOperand(0).getMBB();
1286     return false;
1287   }
1288
1289   // If the block ends with two X86::JMPs, handle it.  The second one is not
1290   // executed, so remove it.
1291   if (SecondLastInst->getOpcode() == X86::JMP &&
1292       LastInst->getOpcode() == X86::JMP) {
1293     TBB = SecondLastInst->getOperand(0).getMBB();
1294     I = LastInst;
1295     I->eraseFromParent();
1296     return false;
1297   }
1298
1299   // Otherwise, can't handle this.
1300   return true;
1301 }
1302
1303 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1304   MachineBasicBlock::iterator I = MBB.end();
1305   if (I == MBB.begin()) return 0;
1306   --I;
1307   if (I->getOpcode() != X86::JMP &&
1308       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1309     return 0;
1310
1311   // Remove the branch.
1312   I->eraseFromParent();
1313
1314   I = MBB.end();
1315
1316   if (I == MBB.begin()) return 1;
1317   --I;
1318   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1319     return 1;
1320
1321   // Remove the branch.
1322   I->eraseFromParent();
1323   return 2;
1324 }
1325
1326 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1327                                                      MachineOperand &MO) {
1328   if (MO.isRegister())
1329     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1330                      false, false, MO.getSubReg());
1331   else if (MO.isImmediate())
1332     MIB = MIB.addImm(MO.getImm());
1333   else if (MO.isFrameIndex())
1334     MIB = MIB.addFrameIndex(MO.getIndex());
1335   else if (MO.isGlobalAddress())
1336     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1337   else if (MO.isConstantPoolIndex())
1338     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1339   else if (MO.isJumpTableIndex())
1340     MIB = MIB.addJumpTableIndex(MO.getIndex());
1341   else if (MO.isExternalSymbol())
1342     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1343   else
1344     assert(0 && "Unknown operand for X86InstrAddOperand!");
1345
1346   return MIB;
1347 }
1348
1349 unsigned
1350 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1351                            MachineBasicBlock *FBB,
1352                            const std::vector<MachineOperand> &Cond) const {
1353   // Shouldn't be a fall through.
1354   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1355   assert((Cond.size() == 1 || Cond.size() == 0) &&
1356          "X86 branch conditions have one component!");
1357
1358   if (FBB == 0) { // One way branch.
1359     if (Cond.empty()) {
1360       // Unconditional branch?
1361       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1362     } else {
1363       // Conditional branch.
1364       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1365       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1366     }
1367     return 1;
1368   }
1369
1370   // Two-way Conditional branch.
1371   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1372   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1373   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1374   return 2;
1375 }
1376
1377 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1378                                    MachineBasicBlock::iterator MI,
1379                                    unsigned DestReg, unsigned SrcReg,
1380                                    const TargetRegisterClass *DestRC,
1381                                    const TargetRegisterClass *SrcRC) const {
1382   if (DestRC != SrcRC) {
1383     // Moving EFLAGS to / from another register requires a push and a pop.
1384     if (SrcRC == &X86::CCRRegClass) {
1385       assert(SrcReg == X86::EFLAGS);
1386       if (DestRC == &X86::GR64RegClass) {
1387         BuildMI(MBB, MI, get(X86::PUSHFQ));
1388         BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1389         return;
1390       } else if (DestRC == &X86::GR32RegClass) {
1391         BuildMI(MBB, MI, get(X86::PUSHFD));
1392         BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1393         return;
1394       }
1395     } else if (DestRC == &X86::CCRRegClass) {
1396       assert(DestReg == X86::EFLAGS);
1397       if (SrcRC == &X86::GR64RegClass) {
1398         BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1399         BuildMI(MBB, MI, get(X86::POPFQ));
1400         return;
1401       } else if (SrcRC == &X86::GR32RegClass) {
1402         BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1403         BuildMI(MBB, MI, get(X86::POPFD));
1404         return;
1405       }
1406     }
1407     cerr << "Not yet supported!";
1408     abort();
1409   }
1410
1411   unsigned Opc;
1412   if (DestRC == &X86::GR64RegClass) {
1413     Opc = X86::MOV64rr;
1414   } else if (DestRC == &X86::GR32RegClass) {
1415     Opc = X86::MOV32rr;
1416   } else if (DestRC == &X86::GR16RegClass) {
1417     Opc = X86::MOV16rr;
1418   } else if (DestRC == &X86::GR8RegClass) {
1419     Opc = X86::MOV8rr;
1420   } else if (DestRC == &X86::GR32_RegClass) {
1421     Opc = X86::MOV32_rr;
1422   } else if (DestRC == &X86::GR16_RegClass) {
1423     Opc = X86::MOV16_rr;
1424   } else if (DestRC == &X86::RFP32RegClass) {
1425     Opc = X86::MOV_Fp3232;
1426   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1427     Opc = X86::MOV_Fp6464;
1428   } else if (DestRC == &X86::RFP80RegClass) {
1429     Opc = X86::MOV_Fp8080;
1430   } else if (DestRC == &X86::FR32RegClass) {
1431     Opc = X86::FsMOVAPSrr;
1432   } else if (DestRC == &X86::FR64RegClass) {
1433     Opc = X86::FsMOVAPDrr;
1434   } else if (DestRC == &X86::VR128RegClass) {
1435     Opc = X86::MOVAPSrr;
1436   } else if (DestRC == &X86::VR64RegClass) {
1437     Opc = X86::MMX_MOVQ64rr;
1438   } else {
1439     assert(0 && "Unknown regclass");
1440     abort();
1441   }
1442   BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1443 }
1444
1445 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1446                                   unsigned StackAlign) {
1447   unsigned Opc = 0;
1448   if (RC == &X86::GR64RegClass) {
1449     Opc = X86::MOV64mr;
1450   } else if (RC == &X86::GR32RegClass) {
1451     Opc = X86::MOV32mr;
1452   } else if (RC == &X86::GR16RegClass) {
1453     Opc = X86::MOV16mr;
1454   } else if (RC == &X86::GR8RegClass) {
1455     Opc = X86::MOV8mr;
1456   } else if (RC == &X86::GR32_RegClass) {
1457     Opc = X86::MOV32_mr;
1458   } else if (RC == &X86::GR16_RegClass) {
1459     Opc = X86::MOV16_mr;
1460   } else if (RC == &X86::RFP80RegClass) {
1461     Opc = X86::ST_FpP80m;   // pops
1462   } else if (RC == &X86::RFP64RegClass) {
1463     Opc = X86::ST_Fp64m;
1464   } else if (RC == &X86::RFP32RegClass) {
1465     Opc = X86::ST_Fp32m;
1466   } else if (RC == &X86::FR32RegClass) {
1467     Opc = X86::MOVSSmr;
1468   } else if (RC == &X86::FR64RegClass) {
1469     Opc = X86::MOVSDmr;
1470   } else if (RC == &X86::VR128RegClass) {
1471     // FIXME: Use movaps once we are capable of selectively
1472     // aligning functions that spill SSE registers on 16-byte boundaries.
1473     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1474   } else if (RC == &X86::VR64RegClass) {
1475     Opc = X86::MMX_MOVQ64mr;
1476   } else {
1477     assert(0 && "Unknown regclass");
1478     abort();
1479   }
1480
1481   return Opc;
1482 }
1483
1484 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1485                                        MachineBasicBlock::iterator MI,
1486                                        unsigned SrcReg, bool isKill, int FrameIdx,
1487                                        const TargetRegisterClass *RC) const {
1488   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1489   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1490     .addReg(SrcReg, false, false, isKill);
1491 }
1492
1493 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1494                                   bool isKill,
1495                                   SmallVectorImpl<MachineOperand> &Addr,
1496                                   const TargetRegisterClass *RC,
1497                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1498   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1499   MachineInstrBuilder MIB = BuildMI(get(Opc));
1500   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1501     MIB = X86InstrAddOperand(MIB, Addr[i]);
1502   MIB.addReg(SrcReg, false, false, isKill);
1503   NewMIs.push_back(MIB);
1504 }
1505
1506 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1507                                  unsigned StackAlign) {
1508   unsigned Opc = 0;
1509   if (RC == &X86::GR64RegClass) {
1510     Opc = X86::MOV64rm;
1511   } else if (RC == &X86::GR32RegClass) {
1512     Opc = X86::MOV32rm;
1513   } else if (RC == &X86::GR16RegClass) {
1514     Opc = X86::MOV16rm;
1515   } else if (RC == &X86::GR8RegClass) {
1516     Opc = X86::MOV8rm;
1517   } else if (RC == &X86::GR32_RegClass) {
1518     Opc = X86::MOV32_rm;
1519   } else if (RC == &X86::GR16_RegClass) {
1520     Opc = X86::MOV16_rm;
1521   } else if (RC == &X86::RFP80RegClass) {
1522     Opc = X86::LD_Fp80m;
1523   } else if (RC == &X86::RFP64RegClass) {
1524     Opc = X86::LD_Fp64m;
1525   } else if (RC == &X86::RFP32RegClass) {
1526     Opc = X86::LD_Fp32m;
1527   } else if (RC == &X86::FR32RegClass) {
1528     Opc = X86::MOVSSrm;
1529   } else if (RC == &X86::FR64RegClass) {
1530     Opc = X86::MOVSDrm;
1531   } else if (RC == &X86::VR128RegClass) {
1532     // FIXME: Use movaps once we are capable of selectively
1533     // aligning functions that spill SSE registers on 16-byte boundaries.
1534     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1535   } else if (RC == &X86::VR64RegClass) {
1536     Opc = X86::MMX_MOVQ64rm;
1537   } else {
1538     assert(0 && "Unknown regclass");
1539     abort();
1540   }
1541
1542   return Opc;
1543 }
1544
1545 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1546                                            MachineBasicBlock::iterator MI,
1547                                            unsigned DestReg, int FrameIdx,
1548                                            const TargetRegisterClass *RC) const{
1549   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1550   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1551 }
1552
1553 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1554                                       SmallVectorImpl<MachineOperand> &Addr,
1555                                       const TargetRegisterClass *RC,
1556                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1557   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1558   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1559   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1560     MIB = X86InstrAddOperand(MIB, Addr[i]);
1561   NewMIs.push_back(MIB);
1562 }
1563
1564 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1565                                                 MachineBasicBlock::iterator MI,
1566                                 const std::vector<CalleeSavedInfo> &CSI) const {
1567   if (CSI.empty())
1568     return false;
1569
1570   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1571   unsigned SlotSize = is64Bit ? 8 : 4;
1572
1573   MachineFunction &MF = *MBB.getParent();
1574   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1575   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1576
1577   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1578   for (unsigned i = CSI.size(); i != 0; --i) {
1579     unsigned Reg = CSI[i-1].getReg();
1580     // Add the callee-saved register as live-in. It's killed at the spill.
1581     MBB.addLiveIn(Reg);
1582     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1583   }
1584   return true;
1585 }
1586
1587 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1588                                                  MachineBasicBlock::iterator MI,
1589                                 const std::vector<CalleeSavedInfo> &CSI) const {
1590   if (CSI.empty())
1591     return false;
1592
1593   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1594
1595   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1596   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1597     unsigned Reg = CSI[i].getReg();
1598     BuildMI(MBB, MI, get(Opc), Reg);
1599   }
1600   return true;
1601 }
1602
1603 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1604                                      SmallVector<MachineOperand,4> &MOs,
1605                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1606   // Create the base instruction with the memory operand as the first part.
1607   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1608   MachineInstrBuilder MIB(NewMI);
1609   unsigned NumAddrOps = MOs.size();
1610   for (unsigned i = 0; i != NumAddrOps; ++i)
1611     MIB = X86InstrAddOperand(MIB, MOs[i]);
1612   if (NumAddrOps < 4)  // FrameIndex only
1613     MIB.addImm(1).addReg(0).addImm(0);
1614
1615   // Loop over the rest of the ri operands, converting them over.
1616   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1617   for (unsigned i = 0; i != NumOps; ++i) {
1618     MachineOperand &MO = MI->getOperand(i+2);
1619     MIB = X86InstrAddOperand(MIB, MO);
1620   }
1621   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1622     MachineOperand &MO = MI->getOperand(i);
1623     MIB = X86InstrAddOperand(MIB, MO);
1624   }
1625   return MIB;
1626 }
1627
1628 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1629                               SmallVector<MachineOperand,4> &MOs,
1630                               MachineInstr *MI, const TargetInstrInfo &TII) {
1631   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1632   MachineInstrBuilder MIB(NewMI);
1633
1634   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1635     MachineOperand &MO = MI->getOperand(i);
1636     if (i == OpNo) {
1637       assert(MO.isRegister() && "Expected to fold into reg operand!");
1638       unsigned NumAddrOps = MOs.size();
1639       for (unsigned i = 0; i != NumAddrOps; ++i)
1640         MIB = X86InstrAddOperand(MIB, MOs[i]);
1641       if (NumAddrOps < 4)  // FrameIndex only
1642         MIB.addImm(1).addReg(0).addImm(0);
1643     } else {
1644       MIB = X86InstrAddOperand(MIB, MO);
1645     }
1646   }
1647   return MIB;
1648 }
1649
1650 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1651                                 SmallVector<MachineOperand,4> &MOs,
1652                                 MachineInstr *MI) {
1653   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1654
1655   unsigned NumAddrOps = MOs.size();
1656   for (unsigned i = 0; i != NumAddrOps; ++i)
1657     MIB = X86InstrAddOperand(MIB, MOs[i]);
1658   if (NumAddrOps < 4)  // FrameIndex only
1659     MIB.addImm(1).addReg(0).addImm(0);
1660   return MIB.addImm(0);
1661 }
1662
1663 MachineInstr*
1664 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1665                                    SmallVector<MachineOperand,4> &MOs) const {
1666   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1667   bool isTwoAddrFold = false;
1668   unsigned NumOps = MI->getDesc().getNumOperands();
1669   bool isTwoAddr = NumOps > 1 &&
1670     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1671
1672   MachineInstr *NewMI = NULL;
1673   // Folding a memory location into the two-address part of a two-address
1674   // instruction is different than folding it other places.  It requires
1675   // replacing the *two* registers with the memory location.
1676   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1677       MI->getOperand(0).isRegister() &&
1678       MI->getOperand(1).isRegister() &&
1679       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1680     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1681     isTwoAddrFold = true;
1682   } else if (i == 0) { // If operand 0
1683     if (MI->getOpcode() == X86::MOV16r0)
1684       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1685     else if (MI->getOpcode() == X86::MOV32r0)
1686       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1687     else if (MI->getOpcode() == X86::MOV64r0)
1688       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1689     else if (MI->getOpcode() == X86::MOV8r0)
1690       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1691     if (NewMI) {
1692       NewMI->copyKillDeadInfo(MI);
1693       return NewMI;
1694     }
1695
1696     OpcodeTablePtr = &RegOp2MemOpTable0;
1697   } else if (i == 1) {
1698     OpcodeTablePtr = &RegOp2MemOpTable1;
1699   } else if (i == 2) {
1700     OpcodeTablePtr = &RegOp2MemOpTable2;
1701   }
1702
1703   // If table selected...
1704   if (OpcodeTablePtr) {
1705     // Find the Opcode to fuse
1706     DenseMap<unsigned*, unsigned>::iterator I =
1707       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1708     if (I != OpcodeTablePtr->end()) {
1709       if (isTwoAddrFold)
1710         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1711       else
1712         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1713       NewMI->copyKillDeadInfo(MI);
1714       return NewMI;
1715     }
1716   }
1717
1718   // No fusion
1719   if (PrintFailedFusing)
1720     cerr << "We failed to fuse operand " << i << *MI;
1721   return NULL;
1722 }
1723
1724
1725 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineInstr *MI,
1726                                               SmallVectorImpl<unsigned> &Ops,
1727                                               int FrameIndex) const {
1728   // Check switch flag
1729   if (NoFusing) return NULL;
1730
1731   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1732     unsigned NewOpc = 0;
1733     switch (MI->getOpcode()) {
1734     default: return NULL;
1735     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1736     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1737     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1738     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1739     }
1740     // Change to CMPXXri r, 0 first.
1741     MI->setDesc(get(NewOpc));
1742     MI->getOperand(1).ChangeToImmediate(0);
1743   } else if (Ops.size() != 1)
1744     return NULL;
1745
1746   SmallVector<MachineOperand,4> MOs;
1747   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1748   return foldMemoryOperand(MI, Ops[0], MOs);
1749 }
1750
1751 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineInstr *MI,
1752                                               SmallVectorImpl<unsigned> &Ops,
1753                                               MachineInstr *LoadMI) const {
1754   // Check switch flag
1755   if (NoFusing) return NULL;
1756
1757   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1758     unsigned NewOpc = 0;
1759     switch (MI->getOpcode()) {
1760     default: return NULL;
1761     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1762     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1763     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1764     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1765     }
1766     // Change to CMPXXri r, 0 first.
1767     MI->setDesc(get(NewOpc));
1768     MI->getOperand(1).ChangeToImmediate(0);
1769   } else if (Ops.size() != 1)
1770     return NULL;
1771
1772   SmallVector<MachineOperand,4> MOs;
1773   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1774   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1775     MOs.push_back(LoadMI->getOperand(i));
1776   return foldMemoryOperand(MI, Ops[0], MOs);
1777 }
1778
1779
1780 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1781                                         SmallVectorImpl<unsigned> &Ops) const {
1782   // Check switch flag
1783   if (NoFusing) return 0;
1784
1785   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1786     switch (MI->getOpcode()) {
1787     default: return false;
1788     case X86::TEST8rr:
1789     case X86::TEST16rr:
1790     case X86::TEST32rr:
1791     case X86::TEST64rr:
1792       return true;
1793     }
1794   }
1795
1796   if (Ops.size() != 1)
1797     return false;
1798
1799   unsigned OpNum = Ops[0];
1800   unsigned Opc = MI->getOpcode();
1801   unsigned NumOps = MI->getDesc().getNumOperands();
1802   bool isTwoAddr = NumOps > 1 &&
1803     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1804
1805   // Folding a memory location into the two-address part of a two-address
1806   // instruction is different than folding it other places.  It requires
1807   // replacing the *two* registers with the memory location.
1808   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1809   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1810     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1811   } else if (OpNum == 0) { // If operand 0
1812     switch (Opc) {
1813     case X86::MOV16r0:
1814     case X86::MOV32r0:
1815     case X86::MOV64r0:
1816     case X86::MOV8r0:
1817       return true;
1818     default: break;
1819     }
1820     OpcodeTablePtr = &RegOp2MemOpTable0;
1821   } else if (OpNum == 1) {
1822     OpcodeTablePtr = &RegOp2MemOpTable1;
1823   } else if (OpNum == 2) {
1824     OpcodeTablePtr = &RegOp2MemOpTable2;
1825   }
1826
1827   if (OpcodeTablePtr) {
1828     // Find the Opcode to fuse
1829     DenseMap<unsigned*, unsigned>::iterator I =
1830       OpcodeTablePtr->find((unsigned*)Opc);
1831     if (I != OpcodeTablePtr->end())
1832       return true;
1833   }
1834   return false;
1835 }
1836
1837 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1838                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1839                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1840   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1841     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1842   if (I == MemOp2RegOpTable.end())
1843     return false;
1844   unsigned Opc = I->second.first;
1845   unsigned Index = I->second.second & 0xf;
1846   bool FoldedLoad = I->second.second & (1 << 4);
1847   bool FoldedStore = I->second.second & (1 << 5);
1848   if (UnfoldLoad && !FoldedLoad)
1849     return false;
1850   UnfoldLoad &= FoldedLoad;
1851   if (UnfoldStore && !FoldedStore)
1852     return false;
1853   UnfoldStore &= FoldedStore;
1854
1855   const TargetInstrDesc &TID = get(Opc);
1856   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1857   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
1858     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
1859   SmallVector<MachineOperand,4> AddrOps;
1860   SmallVector<MachineOperand,2> BeforeOps;
1861   SmallVector<MachineOperand,2> AfterOps;
1862   SmallVector<MachineOperand,4> ImpOps;
1863   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1864     MachineOperand &Op = MI->getOperand(i);
1865     if (i >= Index && i < Index+4)
1866       AddrOps.push_back(Op);
1867     else if (Op.isRegister() && Op.isImplicit())
1868       ImpOps.push_back(Op);
1869     else if (i < Index)
1870       BeforeOps.push_back(Op);
1871     else if (i > Index)
1872       AfterOps.push_back(Op);
1873   }
1874
1875   // Emit the load instruction.
1876   if (UnfoldLoad) {
1877     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1878     if (UnfoldStore) {
1879       // Address operands cannot be marked isKill.
1880       for (unsigned i = 1; i != 5; ++i) {
1881         MachineOperand &MO = NewMIs[0]->getOperand(i);
1882         if (MO.isRegister())
1883           MO.setIsKill(false);
1884       }
1885     }
1886   }
1887
1888   // Emit the data processing instruction.
1889   MachineInstr *DataMI = new MachineInstr(TID, true);
1890   MachineInstrBuilder MIB(DataMI);
1891
1892   if (FoldedStore)
1893     MIB.addReg(Reg, true);
1894   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1895     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1896   if (FoldedLoad)
1897     MIB.addReg(Reg);
1898   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1899     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1900   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1901     MachineOperand &MO = ImpOps[i];
1902     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1903   }
1904   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
1905   unsigned NewOpc = 0;
1906   switch (DataMI->getOpcode()) {
1907   default: break;
1908   case X86::CMP64ri32:
1909   case X86::CMP32ri:
1910   case X86::CMP16ri:
1911   case X86::CMP8ri: {
1912     MachineOperand &MO0 = DataMI->getOperand(0);
1913     MachineOperand &MO1 = DataMI->getOperand(1);
1914     if (MO1.getImm() == 0) {
1915       switch (DataMI->getOpcode()) {
1916       default: break;
1917       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
1918       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
1919       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
1920       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
1921       }
1922       DataMI->setDesc(get(NewOpc));
1923       MO1.ChangeToRegister(MO0.getReg(), false);
1924     }
1925   }
1926   }
1927   NewMIs.push_back(DataMI);
1928
1929   // Emit the store instruction.
1930   if (UnfoldStore) {
1931     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1932     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
1933       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
1934     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
1935   }
1936
1937   return true;
1938 }
1939
1940 bool
1941 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1942                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1943   if (!N->isTargetOpcode())
1944     return false;
1945
1946   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1947     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1948   if (I == MemOp2RegOpTable.end())
1949     return false;
1950   unsigned Opc = I->second.first;
1951   unsigned Index = I->second.second & 0xf;
1952   bool FoldedLoad = I->second.second & (1 << 4);
1953   bool FoldedStore = I->second.second & (1 << 5);
1954   const TargetInstrDesc &TID = get(Opc);
1955   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1956   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
1957     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
1958   std::vector<SDOperand> AddrOps;
1959   std::vector<SDOperand> BeforeOps;
1960   std::vector<SDOperand> AfterOps;
1961   unsigned NumOps = N->getNumOperands();
1962   for (unsigned i = 0; i != NumOps-1; ++i) {
1963     SDOperand Op = N->getOperand(i);
1964     if (i >= Index && i < Index+4)
1965       AddrOps.push_back(Op);
1966     else if (i < Index)
1967       BeforeOps.push_back(Op);
1968     else if (i > Index)
1969       AfterOps.push_back(Op);
1970   }
1971   SDOperand Chain = N->getOperand(NumOps-1);
1972   AddrOps.push_back(Chain);
1973
1974   // Emit the load instruction.
1975   SDNode *Load = 0;
1976   if (FoldedLoad) {
1977     MVT::ValueType VT = *RC->vt_begin();
1978     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
1979                              MVT::Other, &AddrOps[0], AddrOps.size());
1980     NewNodes.push_back(Load);
1981   }
1982
1983   // Emit the data processing instruction.
1984   std::vector<MVT::ValueType> VTs;
1985   const TargetRegisterClass *DstRC = 0;
1986   if (TID.getNumDefs() > 0) {
1987     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1988     DstRC = DstTOI.isLookupPtrRegClass()
1989       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
1990     VTs.push_back(*DstRC->vt_begin());
1991   }
1992   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
1993     MVT::ValueType VT = N->getValueType(i);
1994     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
1995       VTs.push_back(VT);
1996   }
1997   if (Load)
1998     BeforeOps.push_back(SDOperand(Load, 0));
1999   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2000   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2001   NewNodes.push_back(NewNode);
2002
2003   // Emit the store instruction.
2004   if (FoldedStore) {
2005     AddrOps.pop_back();
2006     AddrOps.push_back(SDOperand(NewNode, 0));
2007     AddrOps.push_back(Chain);
2008     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2009                                       MVT::Other, &AddrOps[0], AddrOps.size());
2010     NewNodes.push_back(Store);
2011   }
2012
2013   return true;
2014 }
2015
2016 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2017                                       bool UnfoldLoad, bool UnfoldStore) const {
2018   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2019     MemOp2RegOpTable.find((unsigned*)Opc);
2020   if (I == MemOp2RegOpTable.end())
2021     return 0;
2022   bool FoldedLoad = I->second.second & (1 << 4);
2023   bool FoldedStore = I->second.second & (1 << 5);
2024   if (UnfoldLoad && !FoldedLoad)
2025     return 0;
2026   if (UnfoldStore && !FoldedStore)
2027     return 0;
2028   return I->second.first;
2029 }
2030
2031 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2032   if (MBB.empty()) return false;
2033
2034   switch (MBB.back().getOpcode()) {
2035   case X86::TCRETURNri:
2036   case X86::TCRETURNdi:
2037   case X86::RET:     // Return.
2038   case X86::RETI:
2039   case X86::TAILJMPd:
2040   case X86::TAILJMPr:
2041   case X86::TAILJMPm:
2042   case X86::JMP:     // Uncond branch.
2043   case X86::JMP32r:  // Indirect branch.
2044   case X86::JMP64r:  // Indirect branch (64-bit).
2045   case X86::JMP32m:  // Indirect branch through mem.
2046   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2047     return true;
2048   default: return false;
2049   }
2050 }
2051
2052 bool X86InstrInfo::
2053 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2054   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2055   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2056   return false;
2057 }
2058
2059 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2060   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2061   if (Subtarget->is64Bit())
2062     return &X86::GR64RegClass;
2063   else
2064     return &X86::GR32RegClass;
2065 }