lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40   cl::opt<bool>
  41   ReMatPICLoad("remat-pic-load",
  42                cl::desc("Allow rematerializing pic load"),
  43                cl::init(true), cl::Hidden);
  44 }
  45
  46 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  47   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  48     TM(tm), RI(tm, *this) {
  49   SmallVector<unsigned,16> AmbEntries;
  50   static const unsigned OpTbl2Addr[][2] = {
  51     { X86::ADC32ri,     X86::ADC32mi },
  52     { X86::ADC32ri8,    X86::ADC32mi8 },
  53     { X86::ADC32rr,     X86::ADC32mr },
  54     { X86::ADC64ri32,   X86::ADC64mi32 },
  55     { X86::ADC64ri8,    X86::ADC64mi8 },
  56     { X86::ADC64rr,     X86::ADC64mr },
  57     { X86::ADD16ri,     X86::ADD16mi },
  58     { X86::ADD16ri8,    X86::ADD16mi8 },
  59     { X86::ADD16rr,     X86::ADD16mr },
  60     { X86::ADD32ri,     X86::ADD32mi },
  61     { X86::ADD32ri8,    X86::ADD32mi8 },
  62     { X86::ADD32rr,     X86::ADD32mr },
  63     { X86::ADD64ri32,   X86::ADD64mi32 },
  64     { X86::ADD64ri8,    X86::ADD64mi8 },
  65     { X86::ADD64rr,     X86::ADD64mr },
  66     { X86::ADD8ri,      X86::ADD8mi },
  67     { X86::ADD8rr,      X86::ADD8mr },
  68     { X86::AND16ri,     X86::AND16mi },
  69     { X86::AND16ri8,    X86::AND16mi8 },
  70     { X86::AND16rr,     X86::AND16mr },
  71     { X86::AND32ri,     X86::AND32mi },
  72     { X86::AND32ri8,    X86::AND32mi8 },
  73     { X86::AND32rr,     X86::AND32mr },
  74     { X86::AND64ri32,   X86::AND64mi32 },
  75     { X86::AND64ri8,    X86::AND64mi8 },
  76     { X86::AND64rr,     X86::AND64mr },
  77     { X86::AND8ri,      X86::AND8mi },
  78     { X86::AND8rr,      X86::AND8mr },
  79     { X86::DEC16r,      X86::DEC16m },
  80     { X86::DEC32r,      X86::DEC32m },
  81     { X86::DEC64_16r,   X86::DEC64_16m },
  82     { X86::DEC64_32r,   X86::DEC64_32m },
  83     { X86::DEC64r,      X86::DEC64m },
  84     { X86::DEC8r,       X86::DEC8m },
  85     { X86::INC16r,      X86::INC16m },
  86     { X86::INC32r,      X86::INC32m },
  87     { X86::INC64_16r,   X86::INC64_16m },
  88     { X86::INC64_32r,   X86::INC64_32m },
  89     { X86::INC64r,      X86::INC64m },
  90     { X86::INC8r,       X86::INC8m },
  91     { X86::NEG16r,      X86::NEG16m },
  92     { X86::NEG32r,      X86::NEG32m },
  93     { X86::NEG64r,      X86::NEG64m },
  94     { X86::NEG8r,       X86::NEG8m },
  95     { X86::NOT16r,      X86::NOT16m },
  96     { X86::NOT32r,      X86::NOT32m },
  97     { X86::NOT64r,      X86::NOT64m },
  98     { X86::NOT8r,       X86::NOT8m },
  99     { X86::OR16ri,      X86::OR16mi },
 100     { X86::OR16ri8,     X86::OR16mi8 },
 101     { X86::OR16rr,      X86::OR16mr },
 102     { X86::OR32ri,      X86::OR32mi },
 103     { X86::OR32ri8,     X86::OR32mi8 },
 104     { X86::OR32rr,      X86::OR32mr },
 105     { X86::OR64ri32,    X86::OR64mi32 },
 106     { X86::OR64ri8,     X86::OR64mi8 },
 107     { X86::OR64rr,      X86::OR64mr },
 108     { X86::OR8ri,       X86::OR8mi },
 109     { X86::OR8rr,       X86::OR8mr },
 110     { X86::ROL16r1,     X86::ROL16m1 },
 111     { X86::ROL16rCL,    X86::ROL16mCL },
 112     { X86::ROL16ri,     X86::ROL16mi },
 113     { X86::ROL32r1,     X86::ROL32m1 },
 114     { X86::ROL32rCL,    X86::ROL32mCL },
 115     { X86::ROL32ri,     X86::ROL32mi },
 116     { X86::ROL64r1,     X86::ROL64m1 },
 117     { X86::ROL64rCL,    X86::ROL64mCL },
 118     { X86::ROL64ri,     X86::ROL64mi },
 119     { X86::ROL8r1,      X86::ROL8m1 },
 120     { X86::ROL8rCL,     X86::ROL8mCL },
 121     { X86::ROL8ri,      X86::ROL8mi },
 122     { X86::ROR16r1,     X86::ROR16m1 },
 123     { X86::ROR16rCL,    X86::ROR16mCL },
 124     { X86::ROR16ri,     X86::ROR16mi },
 125     { X86::ROR32r1,     X86::ROR32m1 },
 126     { X86::ROR32rCL,    X86::ROR32mCL },
 127     { X86::ROR32ri,     X86::ROR32mi },
 128     { X86::ROR64r1,     X86::ROR64m1 },
 129     { X86::ROR64rCL,    X86::ROR64mCL },
 130     { X86::ROR64ri,     X86::ROR64mi },
 131     { X86::ROR8r1,      X86::ROR8m1 },
 132     { X86::ROR8rCL,     X86::ROR8mCL },
 133     { X86::ROR8ri,      X86::ROR8mi },
 134     { X86::SAR16r1,     X86::SAR16m1 },
 135     { X86::SAR16rCL,    X86::SAR16mCL },
 136     { X86::SAR16ri,     X86::SAR16mi },
 137     { X86::SAR32r1,     X86::SAR32m1 },
 138     { X86::SAR32rCL,    X86::SAR32mCL },
 139     { X86::SAR32ri,     X86::SAR32mi },
 140     { X86::SAR64r1,     X86::SAR64m1 },
 141     { X86::SAR64rCL,    X86::SAR64mCL },
 142     { X86::SAR64ri,     X86::SAR64mi },
 143     { X86::SAR8r1,      X86::SAR8m1 },
 144     { X86::SAR8rCL,     X86::SAR8mCL },
 145     { X86::SAR8ri,      X86::SAR8mi },
 146     { X86::SBB32ri,     X86::SBB32mi },
 147     { X86::SBB32ri8,    X86::SBB32mi8 },
 148     { X86::SBB32rr,     X86::SBB32mr },
 149     { X86::SBB64ri32,   X86::SBB64mi32 },
 150     { X86::SBB64ri8,    X86::SBB64mi8 },
 151     { X86::SBB64rr,     X86::SBB64mr },
 152     { X86::SHL16rCL,    X86::SHL16mCL },
 153     { X86::SHL16ri,     X86::SHL16mi },
 154     { X86::SHL32rCL,    X86::SHL32mCL },
 155     { X86::SHL32ri,     X86::SHL32mi },
 156     { X86::SHL64rCL,    X86::SHL64mCL },
 157     { X86::SHL64ri,     X86::SHL64mi },
 158     { X86::SHL8rCL,     X86::SHL8mCL },
 159     { X86::SHL8ri,      X86::SHL8mi },
 160     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 161     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 162     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 163     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 164     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 165     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 166     { X86::SHR16r1,     X86::SHR16m1 },
 167     { X86::SHR16rCL,    X86::SHR16mCL },
 168     { X86::SHR16ri,     X86::SHR16mi },
 169     { X86::SHR32r1,     X86::SHR32m1 },
 170     { X86::SHR32rCL,    X86::SHR32mCL },
 171     { X86::SHR32ri,     X86::SHR32mi },
 172     { X86::SHR64r1,     X86::SHR64m1 },
 173     { X86::SHR64rCL,    X86::SHR64mCL },
 174     { X86::SHR64ri,     X86::SHR64mi },
 175     { X86::SHR8r1,      X86::SHR8m1 },
 176     { X86::SHR8rCL,     X86::SHR8mCL },
 177     { X86::SHR8ri,      X86::SHR8mi },
 178     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 179     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 180     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 181     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 182     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 183     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 184     { X86::SUB16ri,     X86::SUB16mi },
 185     { X86::SUB16ri8,    X86::SUB16mi8 },
 186     { X86::SUB16rr,     X86::SUB16mr },
 187     { X86::SUB32ri,     X86::SUB32mi },
 188     { X86::SUB32ri8,    X86::SUB32mi8 },
 189     { X86::SUB32rr,     X86::SUB32mr },
 190     { X86::SUB64ri32,   X86::SUB64mi32 },
 191     { X86::SUB64ri8,    X86::SUB64mi8 },
 192     { X86::SUB64rr,     X86::SUB64mr },
 193     { X86::SUB8ri,      X86::SUB8mi },
 194     { X86::SUB8rr,      X86::SUB8mr },
 195     { X86::XOR16ri,     X86::XOR16mi },
 196     { X86::XOR16ri8,    X86::XOR16mi8 },
 197     { X86::XOR16rr,     X86::XOR16mr },
 198     { X86::XOR32ri,     X86::XOR32mi },
 199     { X86::XOR32ri8,    X86::XOR32mi8 },
 200     { X86::XOR32rr,     X86::XOR32mr },
 201     { X86::XOR64ri32,   X86::XOR64mi32 },
 202     { X86::XOR64ri8,    X86::XOR64mi8 },
 203     { X86::XOR64rr,     X86::XOR64mr },
 204     { X86::XOR8ri,      X86::XOR8mi },
 205     { X86::XOR8rr,      X86::XOR8mr }
 206   };
 207
 208   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 209     unsigned RegOp = OpTbl2Addr[i][0];
 210     unsigned MemOp = OpTbl2Addr[i][1];
 211     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 212       assert(false && "Duplicated entries?");
 213     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 214     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 215                                                 std::make_pair(RegOp, AuxInfo))))
 216       AmbEntries.push_back(MemOp);
 217   }
 218
 219   // If the third value is 1, then it's folding either a load or a store.
 220   static const unsigned OpTbl0[][3] = {
 221     { X86::CALL32r,     X86::CALL32m, 1 },
 222     { X86::CALL64r,     X86::CALL64m, 1 },
 223     { X86::CMP16ri,     X86::CMP16mi, 1 },
 224     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 225     { X86::CMP16rr,     X86::CMP16mr, 1 },
 226     { X86::CMP32ri,     X86::CMP32mi, 1 },
 227     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 228     { X86::CMP32rr,     X86::CMP32mr, 1 },
 229     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 230     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 231     { X86::CMP64rr,     X86::CMP64mr, 1 },
 232     { X86::CMP8ri,      X86::CMP8mi, 1 },
 233     { X86::CMP8rr,      X86::CMP8mr, 1 },
 234     { X86::DIV16r,      X86::DIV16m, 1 },
 235     { X86::DIV32r,      X86::DIV32m, 1 },
 236     { X86::DIV64r,      X86::DIV64m, 1 },
 237     { X86::DIV8r,       X86::DIV8m, 1 },
 238     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 239     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 240     { X86::IDIV16r,     X86::IDIV16m, 1 },
 241     { X86::IDIV32r,     X86::IDIV32m, 1 },
 242     { X86::IDIV64r,     X86::IDIV64m, 1 },
 243     { X86::IDIV8r,      X86::IDIV8m, 1 },
 244     { X86::IMUL16r,     X86::IMUL16m, 1 },
 245     { X86::IMUL32r,     X86::IMUL32m, 1 },
 246     { X86::IMUL64r,     X86::IMUL64m, 1 },
 247     { X86::IMUL8r,      X86::IMUL8m, 1 },
 248     { X86::JMP32r,      X86::JMP32m, 1 },
 249     { X86::JMP64r,      X86::JMP64m, 1 },
 250     { X86::MOV16ri,     X86::MOV16mi, 0 },
 251     { X86::MOV16rr,     X86::MOV16mr, 0 },
 252     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 253     { X86::MOV32ri,     X86::MOV32mi, 0 },
 254     { X86::MOV32rr,     X86::MOV32mr, 0 },
 255     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 256     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 257     { X86::MOV64rr,     X86::MOV64mr, 0 },
 258     { X86::MOV8ri,      X86::MOV8mi, 0 },
 259     { X86::MOV8rr,      X86::MOV8mr, 0 },
 260     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 261     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 262     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 263     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 264     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 265     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 266     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 267     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 268     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 269     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 270     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 271     { X86::MUL16r,      X86::MUL16m, 1 },
 272     { X86::MUL32r,      X86::MUL32m, 1 },
 273     { X86::MUL64r,      X86::MUL64m, 1 },
 274     { X86::MUL8r,       X86::MUL8m, 1 },
 275     { X86::SETAEr,      X86::SETAEm, 0 },
 276     { X86::SETAr,       X86::SETAm, 0 },
 277     { X86::SETBEr,      X86::SETBEm, 0 },
 278     { X86::SETBr,       X86::SETBm, 0 },
 279     { X86::SETEr,       X86::SETEm, 0 },
 280     { X86::SETGEr,      X86::SETGEm, 0 },
 281     { X86::SETGr,       X86::SETGm, 0 },
 282     { X86::SETLEr,      X86::SETLEm, 0 },
 283     { X86::SETLr,       X86::SETLm, 0 },
 284     { X86::SETNEr,      X86::SETNEm, 0 },
 285     { X86::SETNPr,      X86::SETNPm, 0 },
 286     { X86::SETNSr,      X86::SETNSm, 0 },
 287     { X86::SETPr,       X86::SETPm, 0 },
 288     { X86::SETSr,       X86::SETSm, 0 },
 289     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 290     { X86::TEST16ri,    X86::TEST16mi, 1 },
 291     { X86::TEST32ri,    X86::TEST32mi, 1 },
 292     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 293     { X86::TEST8ri,     X86::TEST8mi, 1 }
 294   };
 295
 296   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 297     unsigned RegOp = OpTbl0[i][0];
 298     unsigned MemOp = OpTbl0[i][1];
 299     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 300       assert(false && "Duplicated entries?");
 301     unsigned FoldedLoad = OpTbl0[i][2];
 302     // Index 0, folded load or store.
 303     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 304     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 305       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 306                                                std::make_pair(RegOp, AuxInfo))))
 307         AmbEntries.push_back(MemOp);
 308   }
 309
 310   static const unsigned OpTbl1[][2] = {
 311     { X86::CMP16rr,         X86::CMP16rm },
 312     { X86::CMP32rr,         X86::CMP32rm },
 313     { X86::CMP64rr,         X86::CMP64rm },
 314     { X86::CMP8rr,          X86::CMP8rm },
 315     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 316     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 317     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 318     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 319     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 320     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 321     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 322     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 323     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 324     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 325     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 326     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 327     { X86::IMUL16rri,       X86::IMUL16rmi },
 328     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 329     { X86::IMUL32rri,       X86::IMUL32rmi },
 330     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 331     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 332     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 333     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 334     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 335     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 336     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 337     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 338     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 339     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 340     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 341     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 342     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 343     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 344     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 345     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 346     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 347     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 348     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 349     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 350     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 351     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 352     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 353     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 354     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 355     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 356     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 357     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 358     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 359     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 360     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 361     { X86::MOV16rr,         X86::MOV16rm },
 362     { X86::MOV16to16_,      X86::MOV16_rm },
 363     { X86::MOV32rr,         X86::MOV32rm },
 364     { X86::MOV32to32_,      X86::MOV32_rm },
 365     { X86::MOV64rr,         X86::MOV64rm },
 366     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 367     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 368     { X86::MOV8rr,          X86::MOV8rm },
 369     { X86::MOVAPDrr,        X86::MOVAPDrm },
 370     { X86::MOVAPSrr,        X86::MOVAPSrm },
 371     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 372     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 373     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 374     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 375     { X86::MOVSDrr,         X86::MOVSDrm },
 376     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 377     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 378     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 379     { X86::MOVSSrr,         X86::MOVSSrm },
 380     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 381     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 382     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 383     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 384     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 385     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 386     { X86::MOVUPDrr,        X86::MOVUPDrm },
 387     { X86::MOVUPSrr,        X86::MOVUPSrm },
 388     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 389     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 390     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 391     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 392     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 393     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 394     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 395     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 396     { X86::PSHUFDri,        X86::PSHUFDmi },
 397     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 398     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 399     { X86::RCPPSr,          X86::RCPPSm },
 400     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 401     { X86::RSQRTPSr,        X86::RSQRTPSm },
 402     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 403     { X86::RSQRTSSr,        X86::RSQRTSSm },
 404     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 405     { X86::SQRTPDr,         X86::SQRTPDm },
 406     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 407     { X86::SQRTPSr,         X86::SQRTPSm },
 408     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 409     { X86::SQRTSDr,         X86::SQRTSDm },
 410     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 411     { X86::SQRTSSr,         X86::SQRTSSm },
 412     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 413     { X86::TEST16rr,        X86::TEST16rm },
 414     { X86::TEST32rr,        X86::TEST32rm },
 415     { X86::TEST64rr,        X86::TEST64rm },
 416     { X86::TEST8rr,         X86::TEST8rm },
 417     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 418     { X86::UCOMISDrr,       X86::UCOMISDrm },
 419     { X86::UCOMISSrr,       X86::UCOMISSrm }
 420   };
 421
 422   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 423     unsigned RegOp = OpTbl1[i][0];
 424     unsigned MemOp = OpTbl1[i][1];
 425     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 426       assert(false && "Duplicated entries?");
 427     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 428     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 429       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 430                                                std::make_pair(RegOp, AuxInfo))))
 431         AmbEntries.push_back(MemOp);
 432   }
 433
 434   static const unsigned OpTbl2[][2] = {
 435     { X86::ADC32rr,         X86::ADC32rm },
 436     { X86::ADC64rr,         X86::ADC64rm },
 437     { X86::ADD16rr,         X86::ADD16rm },
 438     { X86::ADD32rr,         X86::ADD32rm },
 439     { X86::ADD64rr,         X86::ADD64rm },
 440     { X86::ADD8rr,          X86::ADD8rm },
 441     { X86::ADDPDrr,         X86::ADDPDrm },
 442     { X86::ADDPSrr,         X86::ADDPSrm },
 443     { X86::ADDSDrr,         X86::ADDSDrm },
 444     { X86::ADDSSrr,         X86::ADDSSrm },
 445     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 446     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 447     { X86::AND16rr,         X86::AND16rm },
 448     { X86::AND32rr,         X86::AND32rm },
 449     { X86::AND64rr,         X86::AND64rm },
 450     { X86::AND8rr,          X86::AND8rm },
 451     { X86::ANDNPDrr,        X86::ANDNPDrm },
 452     { X86::ANDNPSrr,        X86::ANDNPSrm },
 453     { X86::ANDPDrr,         X86::ANDPDrm },
 454     { X86::ANDPSrr,         X86::ANDPSrm },
 455     { X86::CMOVA16rr,       X86::CMOVA16rm },
 456     { X86::CMOVA32rr,       X86::CMOVA32rm },
 457     { X86::CMOVA64rr,       X86::CMOVA64rm },
 458     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 459     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 460     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 461     { X86::CMOVB16rr,       X86::CMOVB16rm },
 462     { X86::CMOVB32rr,       X86::CMOVB32rm },
 463     { X86::CMOVB64rr,       X86::CMOVB64rm },
 464     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 465     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 466     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 467     { X86::CMOVE16rr,       X86::CMOVE16rm },
 468     { X86::CMOVE32rr,       X86::CMOVE32rm },
 469     { X86::CMOVE64rr,       X86::CMOVE64rm },
 470     { X86::CMOVG16rr,       X86::CMOVG16rm },
 471     { X86::CMOVG32rr,       X86::CMOVG32rm },
 472     { X86::CMOVG64rr,       X86::CMOVG64rm },
 473     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 474     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 475     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 476     { X86::CMOVL16rr,       X86::CMOVL16rm },
 477     { X86::CMOVL32rr,       X86::CMOVL32rm },
 478     { X86::CMOVL64rr,       X86::CMOVL64rm },
 479     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 480     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 481     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 482     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 483     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 484     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 485     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 486     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 487     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 488     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 489     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 490     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 491     { X86::CMOVP16rr,       X86::CMOVP16rm },
 492     { X86::CMOVP32rr,       X86::CMOVP32rm },
 493     { X86::CMOVP64rr,       X86::CMOVP64rm },
 494     { X86::CMOVS16rr,       X86::CMOVS16rm },
 495     { X86::CMOVS32rr,       X86::CMOVS32rm },
 496     { X86::CMOVS64rr,       X86::CMOVS64rm },
 497     { X86::CMPPDrri,        X86::CMPPDrmi },
 498     { X86::CMPPSrri,        X86::CMPPSrmi },
 499     { X86::CMPSDrr,         X86::CMPSDrm },
 500     { X86::CMPSSrr,         X86::CMPSSrm },
 501     { X86::DIVPDrr,         X86::DIVPDrm },
 502     { X86::DIVPSrr,         X86::DIVPSrm },
 503     { X86::DIVSDrr,         X86::DIVSDrm },
 504     { X86::DIVSSrr,         X86::DIVSSrm },
 505     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 506     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 507     { X86::FsANDPDrr,       X86::FsANDPDrm },
 508     { X86::FsANDPSrr,       X86::FsANDPSrm },
 509     { X86::FsORPDrr,        X86::FsORPDrm },
 510     { X86::FsORPSrr,        X86::FsORPSrm },
 511     { X86::FsXORPDrr,       X86::FsXORPDrm },
 512     { X86::FsXORPSrr,       X86::FsXORPSrm },
 513     { X86::HADDPDrr,        X86::HADDPDrm },
 514     { X86::HADDPSrr,        X86::HADDPSrm },
 515     { X86::HSUBPDrr,        X86::HSUBPDrm },
 516     { X86::HSUBPSrr,        X86::HSUBPSrm },
 517     { X86::IMUL16rr,        X86::IMUL16rm },
 518     { X86::IMUL32rr,        X86::IMUL32rm },
 519     { X86::IMUL64rr,        X86::IMUL64rm },
 520     { X86::MAXPDrr,         X86::MAXPDrm },
 521     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 522     { X86::MAXPSrr,         X86::MAXPSrm },
 523     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 524     { X86::MAXSDrr,         X86::MAXSDrm },
 525     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 526     { X86::MAXSSrr,         X86::MAXSSrm },
 527     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 528     { X86::MINPDrr,         X86::MINPDrm },
 529     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 530     { X86::MINPSrr,         X86::MINPSrm },
 531     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 532     { X86::MINSDrr,         X86::MINSDrm },
 533     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 534     { X86::MINSSrr,         X86::MINSSrm },
 535     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 536     { X86::MULPDrr,         X86::MULPDrm },
 537     { X86::MULPSrr,         X86::MULPSrm },
 538     { X86::MULSDrr,         X86::MULSDrm },
 539     { X86::MULSSrr,         X86::MULSSrm },
 540     { X86::OR16rr,          X86::OR16rm },
 541     { X86::OR32rr,          X86::OR32rm },
 542     { X86::OR64rr,          X86::OR64rm },
 543     { X86::OR8rr,           X86::OR8rm },
 544     { X86::ORPDrr,          X86::ORPDrm },
 545     { X86::ORPSrr,          X86::ORPSrm },
 546     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 547     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 548     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 549     { X86::PADDBrr,         X86::PADDBrm },
 550     { X86::PADDDrr,         X86::PADDDrm },
 551     { X86::PADDQrr,         X86::PADDQrm },
 552     { X86::PADDSBrr,        X86::PADDSBrm },
 553     { X86::PADDSWrr,        X86::PADDSWrm },
 554     { X86::PADDWrr,         X86::PADDWrm },
 555     { X86::PANDNrr,         X86::PANDNrm },
 556     { X86::PANDrr,          X86::PANDrm },
 557     { X86::PAVGBrr,         X86::PAVGBrm },
 558     { X86::PAVGWrr,         X86::PAVGWrm },
 559     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 560     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 561     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 562     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 563     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 564     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 565     { X86::PINSRWrri,       X86::PINSRWrmi },
 566     { X86::PMADDWDrr,       X86::PMADDWDrm },
 567     { X86::PMAXSWrr,        X86::PMAXSWrm },
 568     { X86::PMAXUBrr,        X86::PMAXUBrm },
 569     { X86::PMINSWrr,        X86::PMINSWrm },
 570     { X86::PMINUBrr,        X86::PMINUBrm },
 571     { X86::PMULHUWrr,       X86::PMULHUWrm },
 572     { X86::PMULHWrr,        X86::PMULHWrm },
 573     { X86::PMULLWrr,        X86::PMULLWrm },
 574     { X86::PMULUDQrr,       X86::PMULUDQrm },
 575     { X86::PORrr,           X86::PORrm },
 576     { X86::PSADBWrr,        X86::PSADBWrm },
 577     { X86::PSLLDrr,         X86::PSLLDrm },
 578     { X86::PSLLQrr,         X86::PSLLQrm },
 579     { X86::PSLLWrr,         X86::PSLLWrm },
 580     { X86::PSRADrr,         X86::PSRADrm },
 581     { X86::PSRAWrr,         X86::PSRAWrm },
 582     { X86::PSRLDrr,         X86::PSRLDrm },
 583     { X86::PSRLQrr,         X86::PSRLQrm },
 584     { X86::PSRLWrr,         X86::PSRLWrm },
 585     { X86::PSUBBrr,         X86::PSUBBrm },
 586     { X86::PSUBDrr,         X86::PSUBDrm },
 587     { X86::PSUBSBrr,        X86::PSUBSBrm },
 588     { X86::PSUBSWrr,        X86::PSUBSWrm },
 589     { X86::PSUBWrr,         X86::PSUBWrm },
 590     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 591     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 592     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 593     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 594     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 595     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 596     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 597     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 598     { X86::PXORrr,          X86::PXORrm },
 599     { X86::SBB32rr,         X86::SBB32rm },
 600     { X86::SBB64rr,         X86::SBB64rm },
 601     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 602     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 603     { X86::SUB16rr,         X86::SUB16rm },
 604     { X86::SUB32rr,         X86::SUB32rm },
 605     { X86::SUB64rr,         X86::SUB64rm },
 606     { X86::SUB8rr,          X86::SUB8rm },
 607     { X86::SUBPDrr,         X86::SUBPDrm },
 608     { X86::SUBPSrr,         X86::SUBPSrm },
 609     { X86::SUBSDrr,         X86::SUBSDrm },
 610     { X86::SUBSSrr,         X86::SUBSSrm },
 611     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 612     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 613     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 614     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 615     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 616     { X86::XOR16rr,         X86::XOR16rm },
 617     { X86::XOR32rr,         X86::XOR32rm },
 618     { X86::XOR64rr,         X86::XOR64rm },
 619     { X86::XOR8rr,          X86::XOR8rm },
 620     { X86::XORPDrr,         X86::XORPDrm },
 621     { X86::XORPSrr,         X86::XORPSrm }
 622   };
 623
 624   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 625     unsigned RegOp = OpTbl2[i][0];
 626     unsigned MemOp = OpTbl2[i][1];
 627     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 628       assert(false && "Duplicated entries?");
 629     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 630     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 631                                                std::make_pair(RegOp, AuxInfo))))
 632       AmbEntries.push_back(MemOp);
 633   }
 634
 635   // Remove ambiguous entries.
 636   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 637 }
 638
 639 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 640                                unsigned& sourceReg,
 641                                unsigned& destReg) const {
 642   switch (MI.getOpcode()) {
 643   default:
 644     return false;
 645   case X86::MOV8rr:
 646   case X86::MOV16rr:
 647   case X86::MOV32rr:
 648   case X86::MOV64rr:
 649   case X86::MOV16to16_:
 650   case X86::MOV32to32_:
 651   case X86::MOVSSrr:
 652   case X86::MOVSDrr:
 653
 654   // FP Stack register class copies
 655   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 656   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 657   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 658
 659   case X86::FsMOVAPSrr:
 660   case X86::FsMOVAPDrr:
 661   case X86::MOVAPSrr:
 662   case X86::MOVAPDrr:
 663   case X86::MOVSS2PSrr:
 664   case X86::MOVSD2PDrr:
 665   case X86::MOVPS2SSrr:
 666   case X86::MOVPD2SDrr:
 667   case X86::MMX_MOVD64rr:
 668   case X86::MMX_MOVQ64rr:
 669     assert(MI.getNumOperands() >= 2 &&
 670            MI.getOperand(0).isRegister() &&
 671            MI.getOperand(1).isRegister() &&
 672            "invalid register-register move instruction");
 673     sourceReg = MI.getOperand(1).getReg();
 674     destReg = MI.getOperand(0).getReg();
 675     return true;
 676   }
 677 }
 678
 679 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 680                                            int &FrameIndex) const {
 681   switch (MI->getOpcode()) {
 682   default: break;
 683   case X86::MOV8rm:
 684   case X86::MOV16rm:
 685   case X86::MOV16_rm:
 686   case X86::MOV32rm:
 687   case X86::MOV32_rm:
 688   case X86::MOV64rm:
 689   case X86::LD_Fp64m:
 690   case X86::MOVSSrm:
 691   case X86::MOVSDrm:
 692   case X86::MOVAPSrm:
 693   case X86::MOVAPDrm:
 694   case X86::MMX_MOVD64rm:
 695   case X86::MMX_MOVQ64rm:
 696     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 697         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 698         MI->getOperand(2).getImm() == 1 &&
 699         MI->getOperand(3).getReg() == 0 &&
 700         MI->getOperand(4).getImm() == 0) {
 701       FrameIndex = MI->getOperand(1).getIndex();
 702       return MI->getOperand(0).getReg();
 703     }
 704     break;
 705   }
 706   return 0;
 707 }
 708
 709 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 710                                           int &FrameIndex) const {
 711   switch (MI->getOpcode()) {
 712   default: break;
 713   case X86::MOV8mr:
 714   case X86::MOV16mr:
 715   case X86::MOV16_mr:
 716   case X86::MOV32mr:
 717   case X86::MOV32_mr:
 718   case X86::MOV64mr:
 719   case X86::ST_FpP64m:
 720   case X86::MOVSSmr:
 721   case X86::MOVSDmr:
 722   case X86::MOVAPSmr:
 723   case X86::MOVAPDmr:
 724   case X86::MMX_MOVD64mr:
 725   case X86::MMX_MOVQ64mr:
 726   case X86::MMX_MOVNTQmr:
 727     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 728         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 729         MI->getOperand(1).getImm() == 1 &&
 730         MI->getOperand(2).getReg() == 0 &&
 731         MI->getOperand(3).getImm() == 0) {
 732       FrameIndex = MI->getOperand(0).getIndex();
 733       return MI->getOperand(4).getReg();
 734     }
 735     break;
 736   }
 737   return 0;
 738 }
 739
 740
 741 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 742   switch (MI->getOpcode()) {
 743   default: break;
 744   case X86::MOV8rm:
 745   case X86::MOV16rm:
 746   case X86::MOV16_rm:
 747   case X86::MOV32rm:
 748   case X86::MOV32_rm:
 749   case X86::MOV64rm:
 750   case X86::LD_Fp64m:
 751   case X86::MOVSSrm:
 752   case X86::MOVSDrm:
 753   case X86::MOVAPSrm:
 754   case X86::MOVAPDrm:
 755   case X86::MMX_MOVD64rm:
 756   case X86::MMX_MOVQ64rm:
 757     // Loads from constant pools are trivially rematerializable.
 758     if (MI->getOperand(1).isReg() && MI->getOperand(2).isImm() &&
 759         MI->getOperand(3).isReg() && MI->getOperand(4).isCPI() &&
 760         MI->getOperand(2).getImm() == 1 &&
 761         MI->getOperand(3).getReg() == 0) {
 762       unsigned BaseReg = MI->getOperand(1).getReg();
 763       if (BaseReg == 0)
 764         return true;
 765       if (!ReMatPICLoad)
 766         return false;
 767       // Allow re-materialization of PIC load.
 768       MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 769       bool isPICBase = false;
 770       for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 771              E = MRI.def_end(); I != E; ++I) {
 772         MachineInstr *DefMI = I.getOperand().getParent();
 773         if (DefMI->getOpcode() != X86::MOVPC32r)
 774           return false;
 775         assert(!isPICBase && "More than one PIC base?");
 776         isPICBase = true;
 777       }
 778       return isPICBase;
 779     }
 780
 781     return false;
 782   }
 783   // All other instructions marked M_REMATERIALIZABLE are always trivially
 784   // rematerializable.
 785   return true;
 786 }
 787
 788 /// isInvariantLoad - Return true if the specified instruction (which is marked
 789 /// mayLoad) is loading from a location whose value is invariant across the
 790 /// function.  For example, loading a value from the constant pool or from
 791 /// from the argument area of a function if it does not change.  This should
 792 /// only return true of *all* loads the instruction does are invariant (if it
 793 /// does multiple loads).
 794 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 795   // This code cares about loads from three cases: constant pool entries,
 796   // invariant argument slots, and global stubs.  In order to handle these cases
 797   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 798   // operand and base our analysis on it.  This is safe because the address of
 799   // none of these three cases is ever used as anything other than a load base
 800   // and X86 doesn't have any instructions that load from multiple places.
 801
 802   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 803     const MachineOperand &MO = MI->getOperand(i);
 804     // Loads from constant pools are trivially invariant.
 805     if (MO.isCPI())
 806       return true;
 807
 808     if (MO.isGlobal()) {
 809       if (TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(MO.getGlobal(),
 810                                                               TM, false))
 811         return true;
 812       return false;
 813     }
 814
 815     // If this is a load from an invariant stack slot, the load is a constant.
 816     if (MO.isFI()) {
 817       const MachineFrameInfo &MFI =
 818         *MI->getParent()->getParent()->getFrameInfo();
 819       int Idx = MO.getIndex();
 820       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 821     }
 822   }
 823
 824   // All other instances of these instructions are presumed to have other
 825   // issues.
 826   return false;
 827 }
 828
 829 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 830 /// is not marked dead.
 831 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 832   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 833     MachineOperand &MO = MI->getOperand(i);
 834     if (MO.isRegister() && MO.isDef() &&
 835         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 836       return true;
 837     }
 838   }
 839   return false;
 840 }
 841
 842 /// convertToThreeAddress - This method must be implemented by targets that
 843 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 844 /// may be able to convert a two-address instruction into a true
 845 /// three-address instruction on demand.  This allows the X86 target (for
 846 /// example) to convert ADD and SHL instructions into LEA instructions if they
 847 /// would require register copies due to two-addressness.
 848 ///
 849 /// This method returns a null pointer if the transformation cannot be
 850 /// performed, otherwise it returns the new instruction.
 851 ///
 852 MachineInstr *
 853 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 854                                     MachineBasicBlock::iterator &MBBI,
 855                                     LiveVariables &LV) const {
 856   MachineInstr *MI = MBBI;
 857   // All instructions input are two-addr instructions.  Get the known operands.
 858   unsigned Dest = MI->getOperand(0).getReg();
 859   unsigned Src = MI->getOperand(1).getReg();
 860
 861   MachineInstr *NewMI = NULL;
 862   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 863   // we have better subtarget support, enable the 16-bit LEA generation here.
 864   bool DisableLEA16 = true;
 865
 866   unsigned MIOpc = MI->getOpcode();
 867   switch (MIOpc) {
 868   case X86::SHUFPSrri: {
 869     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 870     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 871
 872     unsigned A = MI->getOperand(0).getReg();
 873     unsigned B = MI->getOperand(1).getReg();
 874     unsigned C = MI->getOperand(2).getReg();
 875     unsigned M = MI->getOperand(3).getImm();
 876     if (B != C) return 0;
 877     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 878     break;
 879   }
 880   case X86::SHL64ri: {
 881     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 882     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 883     // the flags produced by a shift yet, so this is safe.
 884     unsigned Dest = MI->getOperand(0).getReg();
 885     unsigned Src = MI->getOperand(1).getReg();
 886     unsigned ShAmt = MI->getOperand(2).getImm();
 887     if (ShAmt == 0 || ShAmt >= 4) return 0;
 888
 889     NewMI = BuildMI(get(X86::LEA64r), Dest)
 890       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 891     break;
 892   }
 893   case X86::SHL32ri: {
 894     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 895     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 896     // the flags produced by a shift yet, so this is safe.
 897     unsigned Dest = MI->getOperand(0).getReg();
 898     unsigned Src = MI->getOperand(1).getReg();
 899     unsigned ShAmt = MI->getOperand(2).getImm();
 900     if (ShAmt == 0 || ShAmt >= 4) return 0;
 901
 902     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 903       X86::LEA64_32r : X86::LEA32r;
 904     NewMI = BuildMI(get(Opc), Dest)
 905       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 906     break;
 907   }
 908   case X86::SHL16ri: {
 909     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 910     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 911     // the flags produced by a shift yet, so this is safe.
 912     unsigned Dest = MI->getOperand(0).getReg();
 913     unsigned Src = MI->getOperand(1).getReg();
 914     unsigned ShAmt = MI->getOperand(2).getImm();
 915     if (ShAmt == 0 || ShAmt >= 4) return 0;
 916
 917     if (DisableLEA16) {
 918       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 919       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 920       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 921         ? X86::LEA64_32r : X86::LEA32r;
 922       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 923       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 924
 925       // Build and insert into an implicit UNDEF value. This is OK because
 926       // well be shifting and then extracting the lower 16-bits.
 927       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
 928
 929       MachineInstr *Ins =
 930        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
 931                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
 932
 933       NewMI = BuildMI(get(Opc), leaOutReg)
 934         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 935
 936       MachineInstr *Ext =
 937         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
 938          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
 939       Ext->copyKillDeadInfo(MI);
 940
 941       MFI->insert(MBBI, Undef);
 942       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
 943       LV.instructionChanged(MI, NewMI);  // Update live variables
 944       LV.addVirtualRegisterKilled(leaInReg, NewMI);
 945       MFI->insert(MBBI, NewMI);          // Insert the new inst
 946       LV.addVirtualRegisterKilled(leaOutReg, Ext);
 947       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
 948       return Ext;
 949     } else {
 950       NewMI = BuildMI(get(X86::LEA16r), Dest)
 951         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 952     }
 953     break;
 954   }
 955   default: {
 956     // The following opcodes also sets the condition code register(s). Only
 957     // convert them to equivalent lea if the condition code register def's
 958     // are dead!
 959     if (hasLiveCondCodeDef(MI))
 960       return 0;
 961
 962     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
 963     switch (MIOpc) {
 964     default: return 0;
 965     case X86::INC64r:
 966     case X86::INC32r: {
 967       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 968       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
 969         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 970       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
 971       break;
 972     }
 973     case X86::INC16r:
 974     case X86::INC64_16r:
 975       if (DisableLEA16) return 0;
 976       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 977       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 978       break;
 979     case X86::DEC64r:
 980     case X86::DEC32r: {
 981       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 982       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
 983         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 984       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
 985       break;
 986     }
 987     case X86::DEC16r:
 988     case X86::DEC64_16r:
 989       if (DisableLEA16) return 0;
 990       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 991       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 992       break;
 993     case X86::ADD64rr:
 994     case X86::ADD32rr: {
 995       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 996       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
 997         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 998       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
 999                         MI->getOperand(2).getReg());
1000       break;
1001     }
1002     case X86::ADD16rr:
1003       if (DisableLEA16) return 0;
1004       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1005       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1006                         MI->getOperand(2).getReg());
1007       break;
1008     case X86::ADD64ri32:
1009     case X86::ADD64ri8:
1010       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1011       if (MI->getOperand(2).isImmediate())
1012         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1013                              MI->getOperand(2).getImm());
1014       break;
1015     case X86::ADD32ri:
1016     case X86::ADD32ri8:
1017       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1018       if (MI->getOperand(2).isImmediate()) {
1019         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1020         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1021                              MI->getOperand(2).getImm());
1022       }
1023       break;
1024     case X86::ADD16ri:
1025     case X86::ADD16ri8:
1026       if (DisableLEA16) return 0;
1027       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1028       if (MI->getOperand(2).isImmediate())
1029         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1030                              MI->getOperand(2).getImm());
1031       break;
1032     case X86::SHL16ri:
1033       if (DisableLEA16) return 0;
1034     case X86::SHL32ri:
1035     case X86::SHL64ri: {
1036       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1037              "Unknown shl instruction!");
1038       unsigned ShAmt = MI->getOperand(2).getImm();
1039       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1040         X86AddressMode AM;
1041         AM.Scale = 1 << ShAmt;
1042         AM.IndexReg = Src;
1043         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1044           : (MIOpc == X86::SHL32ri
1045              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1046         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1047       }
1048       break;
1049     }
1050     }
1051   }
1052   }
1053
1054   if (!NewMI) return 0;
1055
1056   NewMI->copyKillDeadInfo(MI);
1057   LV.instructionChanged(MI, NewMI);  // Update live variables
1058   MFI->insert(MBBI, NewMI);          // Insert the new inst
1059   return NewMI;
1060 }
1061
1062 /// commuteInstruction - We have a few instructions that must be hacked on to
1063 /// commute them.
1064 ///
1065 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1066   switch (MI->getOpcode()) {
1067   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1068   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1069   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1070   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1071   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1072   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1073     unsigned Opc;
1074     unsigned Size;
1075     switch (MI->getOpcode()) {
1076     default: assert(0 && "Unreachable!");
1077     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1078     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1079     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1080     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1081     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1082     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1083     }
1084     unsigned Amt = MI->getOperand(3).getImm();
1085     unsigned A = MI->getOperand(0).getReg();
1086     unsigned B = MI->getOperand(1).getReg();
1087     unsigned C = MI->getOperand(2).getReg();
1088     bool BisKill = MI->getOperand(1).isKill();
1089     bool CisKill = MI->getOperand(2).isKill();
1090     // If machine instrs are no longer in two-address forms, update
1091     // destination register as well.
1092     if (A == B) {
1093       // Must be two address instruction!
1094       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1095              "Expecting a two-address instruction!");
1096       A = C;
1097       CisKill = false;
1098     }
1099     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1100       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1101   }
1102   case X86::CMOVB16rr:
1103   case X86::CMOVB32rr:
1104   case X86::CMOVB64rr:
1105   case X86::CMOVAE16rr:
1106   case X86::CMOVAE32rr:
1107   case X86::CMOVAE64rr:
1108   case X86::CMOVE16rr:
1109   case X86::CMOVE32rr:
1110   case X86::CMOVE64rr:
1111   case X86::CMOVNE16rr:
1112   case X86::CMOVNE32rr:
1113   case X86::CMOVNE64rr:
1114   case X86::CMOVBE16rr:
1115   case X86::CMOVBE32rr:
1116   case X86::CMOVBE64rr:
1117   case X86::CMOVA16rr:
1118   case X86::CMOVA32rr:
1119   case X86::CMOVA64rr:
1120   case X86::CMOVL16rr:
1121   case X86::CMOVL32rr:
1122   case X86::CMOVL64rr:
1123   case X86::CMOVGE16rr:
1124   case X86::CMOVGE32rr:
1125   case X86::CMOVGE64rr:
1126   case X86::CMOVLE16rr:
1127   case X86::CMOVLE32rr:
1128   case X86::CMOVLE64rr:
1129   case X86::CMOVG16rr:
1130   case X86::CMOVG32rr:
1131   case X86::CMOVG64rr:
1132   case X86::CMOVS16rr:
1133   case X86::CMOVS32rr:
1134   case X86::CMOVS64rr:
1135   case X86::CMOVNS16rr:
1136   case X86::CMOVNS32rr:
1137   case X86::CMOVNS64rr:
1138   case X86::CMOVP16rr:
1139   case X86::CMOVP32rr:
1140   case X86::CMOVP64rr:
1141   case X86::CMOVNP16rr:
1142   case X86::CMOVNP32rr:
1143   case X86::CMOVNP64rr: {
1144     unsigned Opc = 0;
1145     switch (MI->getOpcode()) {
1146     default: break;
1147     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1148     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1149     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1150     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1151     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1152     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1153     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1154     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1155     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1156     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1157     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1158     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1159     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1160     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1161     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1162     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1163     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1164     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1165     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1166     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1167     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1168     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1169     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1170     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1171     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1172     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1173     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1174     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1175     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1176     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1177     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1178     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1179     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1180     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1181     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1182     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1183     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1184     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1185     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1186     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1187     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1188     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1189     }
1190
1191     MI->setDesc(get(Opc));
1192     // Fallthrough intended.
1193   }
1194   default:
1195     return TargetInstrInfoImpl::commuteInstruction(MI);
1196   }
1197 }
1198
1199 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1200   switch (BrOpc) {
1201   default: return X86::COND_INVALID;
1202   case X86::JE:  return X86::COND_E;
1203   case X86::JNE: return X86::COND_NE;
1204   case X86::JL:  return X86::COND_L;
1205   case X86::JLE: return X86::COND_LE;
1206   case X86::JG:  return X86::COND_G;
1207   case X86::JGE: return X86::COND_GE;
1208   case X86::JB:  return X86::COND_B;
1209   case X86::JBE: return X86::COND_BE;
1210   case X86::JA:  return X86::COND_A;
1211   case X86::JAE: return X86::COND_AE;
1212   case X86::JS:  return X86::COND_S;
1213   case X86::JNS: return X86::COND_NS;
1214   case X86::JP:  return X86::COND_P;
1215   case X86::JNP: return X86::COND_NP;
1216   case X86::JO:  return X86::COND_O;
1217   case X86::JNO: return X86::COND_NO;
1218   }
1219 }
1220
1221 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1222   switch (CC) {
1223   default: assert(0 && "Illegal condition code!");
1224   case X86::COND_E:  return X86::JE;
1225   case X86::COND_NE: return X86::JNE;
1226   case X86::COND_L:  return X86::JL;
1227   case X86::COND_LE: return X86::JLE;
1228   case X86::COND_G:  return X86::JG;
1229   case X86::COND_GE: return X86::JGE;
1230   case X86::COND_B:  return X86::JB;
1231   case X86::COND_BE: return X86::JBE;
1232   case X86::COND_A:  return X86::JA;
1233   case X86::COND_AE: return X86::JAE;
1234   case X86::COND_S:  return X86::JS;
1235   case X86::COND_NS: return X86::JNS;
1236   case X86::COND_P:  return X86::JP;
1237   case X86::COND_NP: return X86::JNP;
1238   case X86::COND_O:  return X86::JO;
1239   case X86::COND_NO: return X86::JNO;
1240   }
1241 }
1242
1243 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1244 /// e.g. turning COND_E to COND_NE.
1245 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1246   switch (CC) {
1247   default: assert(0 && "Illegal condition code!");
1248   case X86::COND_E:  return X86::COND_NE;
1249   case X86::COND_NE: return X86::COND_E;
1250   case X86::COND_L:  return X86::COND_GE;
1251   case X86::COND_LE: return X86::COND_G;
1252   case X86::COND_G:  return X86::COND_LE;
1253   case X86::COND_GE: return X86::COND_L;
1254   case X86::COND_B:  return X86::COND_AE;
1255   case X86::COND_BE: return X86::COND_A;
1256   case X86::COND_A:  return X86::COND_BE;
1257   case X86::COND_AE: return X86::COND_B;
1258   case X86::COND_S:  return X86::COND_NS;
1259   case X86::COND_NS: return X86::COND_S;
1260   case X86::COND_P:  return X86::COND_NP;
1261   case X86::COND_NP: return X86::COND_P;
1262   case X86::COND_O:  return X86::COND_NO;
1263   case X86::COND_NO: return X86::COND_O;
1264   }
1265 }
1266
1267 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1268   const TargetInstrDesc &TID = MI->getDesc();
1269   if (!TID.isTerminator()) return false;
1270
1271   // Conditional branch is a special case.
1272   if (TID.isBranch() && !TID.isBarrier())
1273     return true;
1274   if (!TID.isPredicable())
1275     return true;
1276   return !isPredicated(MI);
1277 }
1278
1279 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1280 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1281                                                const X86InstrInfo &TII) {
1282   if (MI->getOpcode() == X86::FP_REG_KILL)
1283     return false;
1284   return TII.isUnpredicatedTerminator(MI);
1285 }
1286
1287 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1288                                  MachineBasicBlock *&TBB,
1289                                  MachineBasicBlock *&FBB,
1290                                  std::vector<MachineOperand> &Cond) const {
1291   // If the block has no terminators, it just falls into the block after it.
1292   MachineBasicBlock::iterator I = MBB.end();
1293   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1294     return false;
1295
1296   // Get the last instruction in the block.
1297   MachineInstr *LastInst = I;
1298
1299   // If there is only one terminator instruction, process it.
1300   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1301     if (!LastInst->getDesc().isBranch())
1302       return true;
1303
1304     // If the block ends with a branch there are 3 possibilities:
1305     // it's an unconditional, conditional, or indirect branch.
1306
1307     if (LastInst->getOpcode() == X86::JMP) {
1308       TBB = LastInst->getOperand(0).getMBB();
1309       return false;
1310     }
1311     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1312     if (BranchCode == X86::COND_INVALID)
1313       return true;  // Can't handle indirect branch.
1314
1315     // Otherwise, block ends with fall-through condbranch.
1316     TBB = LastInst->getOperand(0).getMBB();
1317     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1318     return false;
1319   }
1320
1321   // Get the instruction before it if it's a terminator.
1322   MachineInstr *SecondLastInst = I;
1323
1324   // If there are three terminators, we don't know what sort of block this is.
1325   if (SecondLastInst && I != MBB.begin() &&
1326       isBrAnalysisUnpredicatedTerminator(--I, *this))
1327     return true;
1328
1329   // If the block ends with X86::JMP and a conditional branch, handle it.
1330   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1331   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1332     TBB = SecondLastInst->getOperand(0).getMBB();
1333     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1334     FBB = LastInst->getOperand(0).getMBB();
1335     return false;
1336   }
1337
1338   // If the block ends with two X86::JMPs, handle it.  The second one is not
1339   // executed, so remove it.
1340   if (SecondLastInst->getOpcode() == X86::JMP &&
1341       LastInst->getOpcode() == X86::JMP) {
1342     TBB = SecondLastInst->getOperand(0).getMBB();
1343     I = LastInst;
1344     I->eraseFromParent();
1345     return false;
1346   }
1347
1348   // Otherwise, can't handle this.
1349   return true;
1350 }
1351
1352 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1353   MachineBasicBlock::iterator I = MBB.end();
1354   if (I == MBB.begin()) return 0;
1355   --I;
1356   if (I->getOpcode() != X86::JMP &&
1357       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1358     return 0;
1359
1360   // Remove the branch.
1361   I->eraseFromParent();
1362
1363   I = MBB.end();
1364
1365   if (I == MBB.begin()) return 1;
1366   --I;
1367   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1368     return 1;
1369
1370   // Remove the branch.
1371   I->eraseFromParent();
1372   return 2;
1373 }
1374
1375 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1376                                                      MachineOperand &MO) {
1377   if (MO.isRegister())
1378     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1379                      false, false, MO.getSubReg());
1380   else if (MO.isImmediate())
1381     MIB = MIB.addImm(MO.getImm());
1382   else if (MO.isFrameIndex())
1383     MIB = MIB.addFrameIndex(MO.getIndex());
1384   else if (MO.isGlobalAddress())
1385     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1386   else if (MO.isConstantPoolIndex())
1387     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1388   else if (MO.isJumpTableIndex())
1389     MIB = MIB.addJumpTableIndex(MO.getIndex());
1390   else if (MO.isExternalSymbol())
1391     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1392   else
1393     assert(0 && "Unknown operand for X86InstrAddOperand!");
1394
1395   return MIB;
1396 }
1397
1398 unsigned
1399 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1400                            MachineBasicBlock *FBB,
1401                            const std::vector<MachineOperand> &Cond) const {
1402   // Shouldn't be a fall through.
1403   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1404   assert((Cond.size() == 1 || Cond.size() == 0) &&
1405          "X86 branch conditions have one component!");
1406
1407   if (FBB == 0) { // One way branch.
1408     if (Cond.empty()) {
1409       // Unconditional branch?
1410       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1411     } else {
1412       // Conditional branch.
1413       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1414       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1415     }
1416     return 1;
1417   }
1418
1419   // Two-way Conditional branch.
1420   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1421   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1422   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1423   return 2;
1424 }
1425
1426 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1427                                 MachineBasicBlock::iterator MI,
1428                                 unsigned DestReg, unsigned SrcReg,
1429                                 const TargetRegisterClass *DestRC,
1430                                 const TargetRegisterClass *SrcRC) const {
1431   if (DestRC == SrcRC) {
1432     unsigned Opc;
1433     if (DestRC == &X86::GR64RegClass) {
1434       Opc = X86::MOV64rr;
1435     } else if (DestRC == &X86::GR32RegClass) {
1436       Opc = X86::MOV32rr;
1437     } else if (DestRC == &X86::GR16RegClass) {
1438       Opc = X86::MOV16rr;
1439     } else if (DestRC == &X86::GR8RegClass) {
1440       Opc = X86::MOV8rr;
1441     } else if (DestRC == &X86::GR32_RegClass) {
1442       Opc = X86::MOV32_rr;
1443     } else if (DestRC == &X86::GR16_RegClass) {
1444       Opc = X86::MOV16_rr;
1445     } else if (DestRC == &X86::RFP32RegClass) {
1446       Opc = X86::MOV_Fp3232;
1447     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1448       Opc = X86::MOV_Fp6464;
1449     } else if (DestRC == &X86::RFP80RegClass) {
1450       Opc = X86::MOV_Fp8080;
1451     } else if (DestRC == &X86::FR32RegClass) {
1452       Opc = X86::FsMOVAPSrr;
1453     } else if (DestRC == &X86::FR64RegClass) {
1454       Opc = X86::FsMOVAPDrr;
1455     } else if (DestRC == &X86::VR128RegClass) {
1456       Opc = X86::MOVAPSrr;
1457     } else if (DestRC == &X86::VR64RegClass) {
1458       Opc = X86::MMX_MOVQ64rr;
1459     } else {
1460       assert(0 && "Unknown regclass");
1461       abort();
1462     }
1463     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1464     return;
1465   }
1466
1467   // Moving EFLAGS to / from another register requires a push and a pop.
1468   if (SrcRC == &X86::CCRRegClass) {
1469     assert(SrcReg == X86::EFLAGS);
1470     if (DestRC == &X86::GR64RegClass) {
1471       BuildMI(MBB, MI, get(X86::PUSHFQ));
1472       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1473       return;
1474     } else if (DestRC == &X86::GR32RegClass) {
1475       BuildMI(MBB, MI, get(X86::PUSHFD));
1476       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1477       return;
1478     }
1479   } else if (DestRC == &X86::CCRRegClass) {
1480     assert(DestReg == X86::EFLAGS);
1481     if (SrcRC == &X86::GR64RegClass) {
1482       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1483       BuildMI(MBB, MI, get(X86::POPFQ));
1484       return;
1485     } else if (SrcRC == &X86::GR32RegClass) {
1486       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1487       BuildMI(MBB, MI, get(X86::POPFD));
1488       return;
1489     }
1490   }
1491
1492   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1493   if (SrcRC == &X86::RSTRegClass) {
1494     // Copying from ST(0)/ST(1).
1495     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1496            "Can only copy from ST(0)/ST(1) right now");
1497     bool isST0 = SrcReg == X86::ST0;
1498     unsigned Opc;
1499     if (DestRC == &X86::RFP32RegClass)
1500       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1501     else if (DestRC == &X86::RFP64RegClass)
1502       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1503     else {
1504       assert(DestRC == &X86::RFP80RegClass);
1505       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1506     }
1507     BuildMI(MBB, MI, get(Opc), DestReg);
1508     return;
1509   }
1510
1511   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1512   if (DestRC == &X86::RSTRegClass) {
1513     // Copying to ST(0).  FIXME: handle ST(1) also
1514     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1515     unsigned Opc;
1516     if (SrcRC == &X86::RFP32RegClass)
1517       Opc = X86::FpSET_ST0_32;
1518     else if (SrcRC == &X86::RFP64RegClass)
1519       Opc = X86::FpSET_ST0_64;
1520     else {
1521       assert(SrcRC == &X86::RFP80RegClass);
1522       Opc = X86::FpSET_ST0_80;
1523     }
1524     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1525     return;
1526   }
1527
1528   assert(0 && "Not yet supported!");
1529   abort();
1530 }
1531
1532 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1533                                   unsigned StackAlign) {
1534   unsigned Opc = 0;
1535   if (RC == &X86::GR64RegClass) {
1536     Opc = X86::MOV64mr;
1537   } else if (RC == &X86::GR32RegClass) {
1538     Opc = X86::MOV32mr;
1539   } else if (RC == &X86::GR16RegClass) {
1540     Opc = X86::MOV16mr;
1541   } else if (RC == &X86::GR8RegClass) {
1542     Opc = X86::MOV8mr;
1543   } else if (RC == &X86::GR32_RegClass) {
1544     Opc = X86::MOV32_mr;
1545   } else if (RC == &X86::GR16_RegClass) {
1546     Opc = X86::MOV16_mr;
1547   } else if (RC == &X86::RFP80RegClass) {
1548     Opc = X86::ST_FpP80m;   // pops
1549   } else if (RC == &X86::RFP64RegClass) {
1550     Opc = X86::ST_Fp64m;
1551   } else if (RC == &X86::RFP32RegClass) {
1552     Opc = X86::ST_Fp32m;
1553   } else if (RC == &X86::FR32RegClass) {
1554     Opc = X86::MOVSSmr;
1555   } else if (RC == &X86::FR64RegClass) {
1556     Opc = X86::MOVSDmr;
1557   } else if (RC == &X86::VR128RegClass) {
1558     // FIXME: Use movaps once we are capable of selectively
1559     // aligning functions that spill SSE registers on 16-byte boundaries.
1560     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1561   } else if (RC == &X86::VR64RegClass) {
1562     Opc = X86::MMX_MOVQ64mr;
1563   } else {
1564     assert(0 && "Unknown regclass");
1565     abort();
1566   }
1567
1568   return Opc;
1569 }
1570
1571 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1572                                        MachineBasicBlock::iterator MI,
1573                                        unsigned SrcReg, bool isKill, int FrameIdx,
1574                                        const TargetRegisterClass *RC) const {
1575   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1576   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1577     .addReg(SrcReg, false, false, isKill);
1578 }
1579
1580 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1581                                   bool isKill,
1582                                   SmallVectorImpl<MachineOperand> &Addr,
1583                                   const TargetRegisterClass *RC,
1584                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1585   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1586   MachineInstrBuilder MIB = BuildMI(get(Opc));
1587   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1588     MIB = X86InstrAddOperand(MIB, Addr[i]);
1589   MIB.addReg(SrcReg, false, false, isKill);
1590   NewMIs.push_back(MIB);
1591 }
1592
1593 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1594                                  unsigned StackAlign) {
1595   unsigned Opc = 0;
1596   if (RC == &X86::GR64RegClass) {
1597     Opc = X86::MOV64rm;
1598   } else if (RC == &X86::GR32RegClass) {
1599     Opc = X86::MOV32rm;
1600   } else if (RC == &X86::GR16RegClass) {
1601     Opc = X86::MOV16rm;
1602   } else if (RC == &X86::GR8RegClass) {
1603     Opc = X86::MOV8rm;
1604   } else if (RC == &X86::GR32_RegClass) {
1605     Opc = X86::MOV32_rm;
1606   } else if (RC == &X86::GR16_RegClass) {
1607     Opc = X86::MOV16_rm;
1608   } else if (RC == &X86::RFP80RegClass) {
1609     Opc = X86::LD_Fp80m;
1610   } else if (RC == &X86::RFP64RegClass) {
1611     Opc = X86::LD_Fp64m;
1612   } else if (RC == &X86::RFP32RegClass) {
1613     Opc = X86::LD_Fp32m;
1614   } else if (RC == &X86::FR32RegClass) {
1615     Opc = X86::MOVSSrm;
1616   } else if (RC == &X86::FR64RegClass) {
1617     Opc = X86::MOVSDrm;
1618   } else if (RC == &X86::VR128RegClass) {
1619     // FIXME: Use movaps once we are capable of selectively
1620     // aligning functions that spill SSE registers on 16-byte boundaries.
1621     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1622   } else if (RC == &X86::VR64RegClass) {
1623     Opc = X86::MMX_MOVQ64rm;
1624   } else {
1625     assert(0 && "Unknown regclass");
1626     abort();
1627   }
1628
1629   return Opc;
1630 }
1631
1632 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1633                                            MachineBasicBlock::iterator MI,
1634                                            unsigned DestReg, int FrameIdx,
1635                                            const TargetRegisterClass *RC) const{
1636   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1637   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1638 }
1639
1640 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1641                                       SmallVectorImpl<MachineOperand> &Addr,
1642                                       const TargetRegisterClass *RC,
1643                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1644   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1645   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1646   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1647     MIB = X86InstrAddOperand(MIB, Addr[i]);
1648   NewMIs.push_back(MIB);
1649 }
1650
1651 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1652                                                 MachineBasicBlock::iterator MI,
1653                                 const std::vector<CalleeSavedInfo> &CSI) const {
1654   if (CSI.empty())
1655     return false;
1656
1657   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1658   unsigned SlotSize = is64Bit ? 8 : 4;
1659
1660   MachineFunction &MF = *MBB.getParent();
1661   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1662   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1663
1664   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1665   for (unsigned i = CSI.size(); i != 0; --i) {
1666     unsigned Reg = CSI[i-1].getReg();
1667     // Add the callee-saved register as live-in. It's killed at the spill.
1668     MBB.addLiveIn(Reg);
1669     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1670   }
1671   return true;
1672 }
1673
1674 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1675                                                  MachineBasicBlock::iterator MI,
1676                                 const std::vector<CalleeSavedInfo> &CSI) const {
1677   if (CSI.empty())
1678     return false;
1679
1680   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1681
1682   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1683   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1684     unsigned Reg = CSI[i].getReg();
1685     BuildMI(MBB, MI, get(Opc), Reg);
1686   }
1687   return true;
1688 }
1689
1690 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1691                                      SmallVector<MachineOperand,4> &MOs,
1692                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1693   // Create the base instruction with the memory operand as the first part.
1694   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1695   MachineInstrBuilder MIB(NewMI);
1696   unsigned NumAddrOps = MOs.size();
1697   for (unsigned i = 0; i != NumAddrOps; ++i)
1698     MIB = X86InstrAddOperand(MIB, MOs[i]);
1699   if (NumAddrOps < 4)  // FrameIndex only
1700     MIB.addImm(1).addReg(0).addImm(0);
1701
1702   // Loop over the rest of the ri operands, converting them over.
1703   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1704   for (unsigned i = 0; i != NumOps; ++i) {
1705     MachineOperand &MO = MI->getOperand(i+2);
1706     MIB = X86InstrAddOperand(MIB, MO);
1707   }
1708   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1709     MachineOperand &MO = MI->getOperand(i);
1710     MIB = X86InstrAddOperand(MIB, MO);
1711   }
1712   return MIB;
1713 }
1714
1715 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1716                               SmallVector<MachineOperand,4> &MOs,
1717                               MachineInstr *MI, const TargetInstrInfo &TII) {
1718   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1719   MachineInstrBuilder MIB(NewMI);
1720
1721   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1722     MachineOperand &MO = MI->getOperand(i);
1723     if (i == OpNo) {
1724       assert(MO.isRegister() && "Expected to fold into reg operand!");
1725       unsigned NumAddrOps = MOs.size();
1726       for (unsigned i = 0; i != NumAddrOps; ++i)
1727         MIB = X86InstrAddOperand(MIB, MOs[i]);
1728       if (NumAddrOps < 4)  // FrameIndex only
1729         MIB.addImm(1).addReg(0).addImm(0);
1730     } else {
1731       MIB = X86InstrAddOperand(MIB, MO);
1732     }
1733   }
1734   return MIB;
1735 }
1736
1737 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1738                                 SmallVector<MachineOperand,4> &MOs,
1739                                 MachineInstr *MI) {
1740   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1741
1742   unsigned NumAddrOps = MOs.size();
1743   for (unsigned i = 0; i != NumAddrOps; ++i)
1744     MIB = X86InstrAddOperand(MIB, MOs[i]);
1745   if (NumAddrOps < 4)  // FrameIndex only
1746     MIB.addImm(1).addReg(0).addImm(0);
1747   return MIB.addImm(0);
1748 }
1749
1750 MachineInstr*
1751 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1752                                 SmallVector<MachineOperand,4> &MOs) const {
1753   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1754   bool isTwoAddrFold = false;
1755   unsigned NumOps = MI->getDesc().getNumOperands();
1756   bool isTwoAddr = NumOps > 1 &&
1757     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1758
1759   MachineInstr *NewMI = NULL;
1760   // Folding a memory location into the two-address part of a two-address
1761   // instruction is different than folding it other places.  It requires
1762   // replacing the *two* registers with the memory location.
1763   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1764       MI->getOperand(0).isRegister() &&
1765       MI->getOperand(1).isRegister() &&
1766       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1767     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1768     isTwoAddrFold = true;
1769   } else if (i == 0) { // If operand 0
1770     if (MI->getOpcode() == X86::MOV16r0)
1771       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1772     else if (MI->getOpcode() == X86::MOV32r0)
1773       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1774     else if (MI->getOpcode() == X86::MOV64r0)
1775       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1776     else if (MI->getOpcode() == X86::MOV8r0)
1777       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1778     if (NewMI) {
1779       NewMI->copyKillDeadInfo(MI);
1780       return NewMI;
1781     }
1782
1783     OpcodeTablePtr = &RegOp2MemOpTable0;
1784   } else if (i == 1) {
1785     OpcodeTablePtr = &RegOp2MemOpTable1;
1786   } else if (i == 2) {
1787     OpcodeTablePtr = &RegOp2MemOpTable2;
1788   }
1789
1790   // If table selected...
1791   if (OpcodeTablePtr) {
1792     // Find the Opcode to fuse
1793     DenseMap<unsigned*, unsigned>::iterator I =
1794       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1795     if (I != OpcodeTablePtr->end()) {
1796       if (isTwoAddrFold)
1797         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1798       else
1799         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1800       NewMI->copyKillDeadInfo(MI);
1801       return NewMI;
1802     }
1803   }
1804
1805   // No fusion
1806   if (PrintFailedFusing)
1807     cerr << "We failed to fuse operand " << i << *MI;
1808   return NULL;
1809 }
1810
1811
1812 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1813                                               MachineInstr *MI,
1814                                               SmallVectorImpl<unsigned> &Ops,
1815                                               int FrameIndex) const {
1816   // Check switch flag
1817   if (NoFusing) return NULL;
1818
1819   const MachineFrameInfo *MFI = MF.getFrameInfo();
1820   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1821   // FIXME: Move alignment requirement into tables?
1822   if (Alignment < 16) {
1823     switch (MI->getOpcode()) {
1824     default: break;
1825     // Not always safe to fold movsd into these instructions since their load
1826     // folding variants expects the address to be 16 byte aligned.
1827     case X86::FsANDNPDrr:
1828     case X86::FsANDNPSrr:
1829     case X86::FsANDPDrr:
1830     case X86::FsANDPSrr:
1831     case X86::FsORPDrr:
1832     case X86::FsORPSrr:
1833     case X86::FsXORPDrr:
1834     case X86::FsXORPSrr:
1835       return NULL;
1836     }
1837   }
1838
1839   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1840     unsigned NewOpc = 0;
1841     switch (MI->getOpcode()) {
1842     default: return NULL;
1843     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1844     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1845     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1846     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1847     }
1848     // Change to CMPXXri r, 0 first.
1849     MI->setDesc(get(NewOpc));
1850     MI->getOperand(1).ChangeToImmediate(0);
1851   } else if (Ops.size() != 1)
1852     return NULL;
1853
1854   SmallVector<MachineOperand,4> MOs;
1855   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1856   return foldMemoryOperand(MI, Ops[0], MOs);
1857 }
1858
1859 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1860                                               MachineInstr *MI,
1861                                               SmallVectorImpl<unsigned> &Ops,
1862                                               MachineInstr *LoadMI) const {
1863   // Check switch flag
1864   if (NoFusing) return NULL;
1865
1866   unsigned Alignment = 0;
1867   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1868     const MemOperand &MRO = LoadMI->getMemOperand(i);
1869     unsigned Align = MRO.getAlignment();
1870     if (Align > Alignment)
1871       Alignment = Align;
1872   }
1873
1874   // FIXME: Move alignment requirement into tables?
1875   if (Alignment < 16) {
1876     switch (MI->getOpcode()) {
1877     default: break;
1878     // Not always safe to fold movsd into these instructions since their load
1879     // folding variants expects the address to be 16 byte aligned.
1880     case X86::FsANDNPDrr:
1881     case X86::FsANDNPSrr:
1882     case X86::FsANDPDrr:
1883     case X86::FsANDPSrr:
1884     case X86::FsORPDrr:
1885     case X86::FsORPSrr:
1886     case X86::FsXORPDrr:
1887     case X86::FsXORPSrr:
1888       return NULL;
1889     }
1890   }
1891
1892   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1893     unsigned NewOpc = 0;
1894     switch (MI->getOpcode()) {
1895     default: return NULL;
1896     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1897     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1898     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1899     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1900     }
1901     // Change to CMPXXri r, 0 first.
1902     MI->setDesc(get(NewOpc));
1903     MI->getOperand(1).ChangeToImmediate(0);
1904   } else if (Ops.size() != 1)
1905     return NULL;
1906
1907   SmallVector<MachineOperand,4> MOs;
1908   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1909   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1910     MOs.push_back(LoadMI->getOperand(i));
1911   return foldMemoryOperand(MI, Ops[0], MOs);
1912 }
1913
1914
1915 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1916                                         SmallVectorImpl<unsigned> &Ops) const {
1917   // Check switch flag
1918   if (NoFusing) return 0;
1919
1920   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1921     switch (MI->getOpcode()) {
1922     default: return false;
1923     case X86::TEST8rr:
1924     case X86::TEST16rr:
1925     case X86::TEST32rr:
1926     case X86::TEST64rr:
1927       return true;
1928     }
1929   }
1930
1931   if (Ops.size() != 1)
1932     return false;
1933
1934   unsigned OpNum = Ops[0];
1935   unsigned Opc = MI->getOpcode();
1936   unsigned NumOps = MI->getDesc().getNumOperands();
1937   bool isTwoAddr = NumOps > 1 &&
1938     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1939
1940   // Folding a memory location into the two-address part of a two-address
1941   // instruction is different than folding it other places.  It requires
1942   // replacing the *two* registers with the memory location.
1943   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1944   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1945     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1946   } else if (OpNum == 0) { // If operand 0
1947     switch (Opc) {
1948     case X86::MOV16r0:
1949     case X86::MOV32r0:
1950     case X86::MOV64r0:
1951     case X86::MOV8r0:
1952       return true;
1953     default: break;
1954     }
1955     OpcodeTablePtr = &RegOp2MemOpTable0;
1956   } else if (OpNum == 1) {
1957     OpcodeTablePtr = &RegOp2MemOpTable1;
1958   } else if (OpNum == 2) {
1959     OpcodeTablePtr = &RegOp2MemOpTable2;
1960   }
1961
1962   if (OpcodeTablePtr) {
1963     // Find the Opcode to fuse
1964     DenseMap<unsigned*, unsigned>::iterator I =
1965       OpcodeTablePtr->find((unsigned*)Opc);
1966     if (I != OpcodeTablePtr->end())
1967       return true;
1968   }
1969   return false;
1970 }
1971
1972 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1973                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1974                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1975   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1976     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1977   if (I == MemOp2RegOpTable.end())
1978     return false;
1979   unsigned Opc = I->second.first;
1980   unsigned Index = I->second.second & 0xf;
1981   bool FoldedLoad = I->second.second & (1 << 4);
1982   bool FoldedStore = I->second.second & (1 << 5);
1983   if (UnfoldLoad && !FoldedLoad)
1984     return false;
1985   UnfoldLoad &= FoldedLoad;
1986   if (UnfoldStore && !FoldedStore)
1987     return false;
1988   UnfoldStore &= FoldedStore;
1989
1990   const TargetInstrDesc &TID = get(Opc);
1991   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1992   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
1993     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
1994   SmallVector<MachineOperand,4> AddrOps;
1995   SmallVector<MachineOperand,2> BeforeOps;
1996   SmallVector<MachineOperand,2> AfterOps;
1997   SmallVector<MachineOperand,4> ImpOps;
1998   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1999     MachineOperand &Op = MI->getOperand(i);
2000     if (i >= Index && i < Index+4)
2001       AddrOps.push_back(Op);
2002     else if (Op.isRegister() && Op.isImplicit())
2003       ImpOps.push_back(Op);
2004     else if (i < Index)
2005       BeforeOps.push_back(Op);
2006     else if (i > Index)
2007       AfterOps.push_back(Op);
2008   }
2009
2010   // Emit the load instruction.
2011   if (UnfoldLoad) {
2012     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2013     if (UnfoldStore) {
2014       // Address operands cannot be marked isKill.
2015       for (unsigned i = 1; i != 5; ++i) {
2016         MachineOperand &MO = NewMIs[0]->getOperand(i);
2017         if (MO.isRegister())
2018           MO.setIsKill(false);
2019       }
2020     }
2021   }
2022
2023   // Emit the data processing instruction.
2024   MachineInstr *DataMI = new MachineInstr(TID, true);
2025   MachineInstrBuilder MIB(DataMI);
2026
2027   if (FoldedStore)
2028     MIB.addReg(Reg, true);
2029   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2030     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2031   if (FoldedLoad)
2032     MIB.addReg(Reg);
2033   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2034     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2035   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2036     MachineOperand &MO = ImpOps[i];
2037     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2038   }
2039   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2040   unsigned NewOpc = 0;
2041   switch (DataMI->getOpcode()) {
2042   default: break;
2043   case X86::CMP64ri32:
2044   case X86::CMP32ri:
2045   case X86::CMP16ri:
2046   case X86::CMP8ri: {
2047     MachineOperand &MO0 = DataMI->getOperand(0);
2048     MachineOperand &MO1 = DataMI->getOperand(1);
2049     if (MO1.getImm() == 0) {
2050       switch (DataMI->getOpcode()) {
2051       default: break;
2052       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2053       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2054       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2055       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2056       }
2057       DataMI->setDesc(get(NewOpc));
2058       MO1.ChangeToRegister(MO0.getReg(), false);
2059     }
2060   }
2061   }
2062   NewMIs.push_back(DataMI);
2063
2064   // Emit the store instruction.
2065   if (UnfoldStore) {
2066     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2067     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2068       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2069     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2070   }
2071
2072   return true;
2073 }
2074
2075 bool
2076 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2077                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2078   if (!N->isTargetOpcode())
2079     return false;
2080
2081   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2082     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2083   if (I == MemOp2RegOpTable.end())
2084     return false;
2085   unsigned Opc = I->second.first;
2086   unsigned Index = I->second.second & 0xf;
2087   bool FoldedLoad = I->second.second & (1 << 4);
2088   bool FoldedStore = I->second.second & (1 << 5);
2089   const TargetInstrDesc &TID = get(Opc);
2090   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2091   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2092     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2093   std::vector<SDOperand> AddrOps;
2094   std::vector<SDOperand> BeforeOps;
2095   std::vector<SDOperand> AfterOps;
2096   unsigned NumOps = N->getNumOperands();
2097   for (unsigned i = 0; i != NumOps-1; ++i) {
2098     SDOperand Op = N->getOperand(i);
2099     if (i >= Index && i < Index+4)
2100       AddrOps.push_back(Op);
2101     else if (i < Index)
2102       BeforeOps.push_back(Op);
2103     else if (i > Index)
2104       AfterOps.push_back(Op);
2105   }
2106   SDOperand Chain = N->getOperand(NumOps-1);
2107   AddrOps.push_back(Chain);
2108
2109   // Emit the load instruction.
2110   SDNode *Load = 0;
2111   if (FoldedLoad) {
2112     MVT::ValueType VT = *RC->vt_begin();
2113     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2114                              MVT::Other, &AddrOps[0], AddrOps.size());
2115     NewNodes.push_back(Load);
2116   }
2117
2118   // Emit the data processing instruction.
2119   std::vector<MVT::ValueType> VTs;
2120   const TargetRegisterClass *DstRC = 0;
2121   if (TID.getNumDefs() > 0) {
2122     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2123     DstRC = DstTOI.isLookupPtrRegClass()
2124       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2125     VTs.push_back(*DstRC->vt_begin());
2126   }
2127   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2128     MVT::ValueType VT = N->getValueType(i);
2129     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2130       VTs.push_back(VT);
2131   }
2132   if (Load)
2133     BeforeOps.push_back(SDOperand(Load, 0));
2134   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2135   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2136   NewNodes.push_back(NewNode);
2137
2138   // Emit the store instruction.
2139   if (FoldedStore) {
2140     AddrOps.pop_back();
2141     AddrOps.push_back(SDOperand(NewNode, 0));
2142     AddrOps.push_back(Chain);
2143     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2144                                       MVT::Other, &AddrOps[0], AddrOps.size());
2145     NewNodes.push_back(Store);
2146   }
2147
2148   return true;
2149 }
2150
2151 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2152                                       bool UnfoldLoad, bool UnfoldStore) const {
2153   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2154     MemOp2RegOpTable.find((unsigned*)Opc);
2155   if (I == MemOp2RegOpTable.end())
2156     return 0;
2157   bool FoldedLoad = I->second.second & (1 << 4);
2158   bool FoldedStore = I->second.second & (1 << 5);
2159   if (UnfoldLoad && !FoldedLoad)
2160     return 0;
2161   if (UnfoldStore && !FoldedStore)
2162     return 0;
2163   return I->second.first;
2164 }
2165
2166 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2167   if (MBB.empty()) return false;
2168
2169   switch (MBB.back().getOpcode()) {
2170   case X86::TCRETURNri:
2171   case X86::TCRETURNdi:
2172   case X86::RET:     // Return.
2173   case X86::RETI:
2174   case X86::TAILJMPd:
2175   case X86::TAILJMPr:
2176   case X86::TAILJMPm:
2177   case X86::JMP:     // Uncond branch.
2178   case X86::JMP32r:  // Indirect branch.
2179   case X86::JMP64r:  // Indirect branch (64-bit).
2180   case X86::JMP32m:  // Indirect branch through mem.
2181   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2182     return true;
2183   default: return false;
2184   }
2185 }
2186
2187 bool X86InstrInfo::
2188 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2189   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2190   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2191   return false;
2192 }
2193
2194 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2195   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2196   if (Subtarget->is64Bit())
2197     return &X86::GR64RegClass;
2198   else
2199     return &X86::GR32RegClass;
2200 }