lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35
  36 #include <limits>
  37 #include <cstring>
  38
  39 using namespace llvm;
  40
  41 static cl::opt<bool>
  42 NoFusing("disable-spill-fusing",
  43          cl::desc("Disable fusing of spill code into instructions"));
  44 static cl::opt<bool>
  45 PrintFailedFusing("print-failed-fuse-candidates",
  46                   cl::desc("Print instructions that the allocator wants to"
  47                            " fuse, but the X86 backend currently can't"),
  48                   cl::Hidden);
  49 static cl::opt<bool>
  50 ReMatPICStubLoad("remat-pic-stub-load",
  51                  cl::desc("Re-materialize load from stub in PIC mode"),
  52                  cl::init(false), cl::Hidden);
  53
  54 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  55   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  56     TM(tm), RI(tm, *this) {
  57   SmallVector<unsigned,16> AmbEntries;
  58   static const unsigned OpTbl2Addr[][2] = {
  59     { X86::ADC32ri,     X86::ADC32mi },
  60     { X86::ADC32ri8,    X86::ADC32mi8 },
  61     { X86::ADC32rr,     X86::ADC32mr },
  62     { X86::ADC64ri32,   X86::ADC64mi32 },
  63     { X86::ADC64ri8,    X86::ADC64mi8 },
  64     { X86::ADC64rr,     X86::ADC64mr },
  65     { X86::ADD16ri,     X86::ADD16mi },
  66     { X86::ADD16ri8,    X86::ADD16mi8 },
  67     { X86::ADD16rr,     X86::ADD16mr },
  68     { X86::ADD32ri,     X86::ADD32mi },
  69     { X86::ADD32ri8,    X86::ADD32mi8 },
  70     { X86::ADD32rr,     X86::ADD32mr },
  71     { X86::ADD64ri32,   X86::ADD64mi32 },
  72     { X86::ADD64ri8,    X86::ADD64mi8 },
  73     { X86::ADD64rr,     X86::ADD64mr },
  74     { X86::ADD8ri,      X86::ADD8mi },
  75     { X86::ADD8rr,      X86::ADD8mr },
  76     { X86::AND16ri,     X86::AND16mi },
  77     { X86::AND16ri8,    X86::AND16mi8 },
  78     { X86::AND16rr,     X86::AND16mr },
  79     { X86::AND32ri,     X86::AND32mi },
  80     { X86::AND32ri8,    X86::AND32mi8 },
  81     { X86::AND32rr,     X86::AND32mr },
  82     { X86::AND64ri32,   X86::AND64mi32 },
  83     { X86::AND64ri8,    X86::AND64mi8 },
  84     { X86::AND64rr,     X86::AND64mr },
  85     { X86::AND8ri,      X86::AND8mi },
  86     { X86::AND8rr,      X86::AND8mr },
  87     { X86::DEC16r,      X86::DEC16m },
  88     { X86::DEC32r,      X86::DEC32m },
  89     { X86::DEC64_16r,   X86::DEC64_16m },
  90     { X86::DEC64_32r,   X86::DEC64_32m },
  91     { X86::DEC64r,      X86::DEC64m },
  92     { X86::DEC8r,       X86::DEC8m },
  93     { X86::INC16r,      X86::INC16m },
  94     { X86::INC32r,      X86::INC32m },
  95     { X86::INC64_16r,   X86::INC64_16m },
  96     { X86::INC64_32r,   X86::INC64_32m },
  97     { X86::INC64r,      X86::INC64m },
  98     { X86::INC8r,       X86::INC8m },
  99     { X86::NEG16r,      X86::NEG16m },
 100     { X86::NEG32r,      X86::NEG32m },
 101     { X86::NEG64r,      X86::NEG64m },
 102     { X86::NEG8r,       X86::NEG8m },
 103     { X86::NOT16r,      X86::NOT16m },
 104     { X86::NOT32r,      X86::NOT32m },
 105     { X86::NOT64r,      X86::NOT64m },
 106     { X86::NOT8r,       X86::NOT8m },
 107     { X86::OR16ri,      X86::OR16mi },
 108     { X86::OR16ri8,     X86::OR16mi8 },
 109     { X86::OR16rr,      X86::OR16mr },
 110     { X86::OR32ri,      X86::OR32mi },
 111     { X86::OR32ri8,     X86::OR32mi8 },
 112     { X86::OR32rr,      X86::OR32mr },
 113     { X86::OR64ri32,    X86::OR64mi32 },
 114     { X86::OR64ri8,     X86::OR64mi8 },
 115     { X86::OR64rr,      X86::OR64mr },
 116     { X86::OR8ri,       X86::OR8mi },
 117     { X86::OR8rr,       X86::OR8mr },
 118     { X86::ROL16r1,     X86::ROL16m1 },
 119     { X86::ROL16rCL,    X86::ROL16mCL },
 120     { X86::ROL16ri,     X86::ROL16mi },
 121     { X86::ROL32r1,     X86::ROL32m1 },
 122     { X86::ROL32rCL,    X86::ROL32mCL },
 123     { X86::ROL32ri,     X86::ROL32mi },
 124     { X86::ROL64r1,     X86::ROL64m1 },
 125     { X86::ROL64rCL,    X86::ROL64mCL },
 126     { X86::ROL64ri,     X86::ROL64mi },
 127     { X86::ROL8r1,      X86::ROL8m1 },
 128     { X86::ROL8rCL,     X86::ROL8mCL },
 129     { X86::ROL8ri,      X86::ROL8mi },
 130     { X86::ROR16r1,     X86::ROR16m1 },
 131     { X86::ROR16rCL,    X86::ROR16mCL },
 132     { X86::ROR16ri,     X86::ROR16mi },
 133     { X86::ROR32r1,     X86::ROR32m1 },
 134     { X86::ROR32rCL,    X86::ROR32mCL },
 135     { X86::ROR32ri,     X86::ROR32mi },
 136     { X86::ROR64r1,     X86::ROR64m1 },
 137     { X86::ROR64rCL,    X86::ROR64mCL },
 138     { X86::ROR64ri,     X86::ROR64mi },
 139     { X86::ROR8r1,      X86::ROR8m1 },
 140     { X86::ROR8rCL,     X86::ROR8mCL },
 141     { X86::ROR8ri,      X86::ROR8mi },
 142     { X86::SAR16r1,     X86::SAR16m1 },
 143     { X86::SAR16rCL,    X86::SAR16mCL },
 144     { X86::SAR16ri,     X86::SAR16mi },
 145     { X86::SAR32r1,     X86::SAR32m1 },
 146     { X86::SAR32rCL,    X86::SAR32mCL },
 147     { X86::SAR32ri,     X86::SAR32mi },
 148     { X86::SAR64r1,     X86::SAR64m1 },
 149     { X86::SAR64rCL,    X86::SAR64mCL },
 150     { X86::SAR64ri,     X86::SAR64mi },
 151     { X86::SAR8r1,      X86::SAR8m1 },
 152     { X86::SAR8rCL,     X86::SAR8mCL },
 153     { X86::SAR8ri,      X86::SAR8mi },
 154     { X86::SBB32ri,     X86::SBB32mi },
 155     { X86::SBB32ri8,    X86::SBB32mi8 },
 156     { X86::SBB32rr,     X86::SBB32mr },
 157     { X86::SBB64ri32,   X86::SBB64mi32 },
 158     { X86::SBB64ri8,    X86::SBB64mi8 },
 159     { X86::SBB64rr,     X86::SBB64mr },
 160     { X86::SHL16rCL,    X86::SHL16mCL },
 161     { X86::SHL16ri,     X86::SHL16mi },
 162     { X86::SHL32rCL,    X86::SHL32mCL },
 163     { X86::SHL32ri,     X86::SHL32mi },
 164     { X86::SHL64rCL,    X86::SHL64mCL },
 165     { X86::SHL64ri,     X86::SHL64mi },
 166     { X86::SHL8rCL,     X86::SHL8mCL },
 167     { X86::SHL8ri,      X86::SHL8mi },
 168     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 169     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 170     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 171     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 172     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 173     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 174     { X86::SHR16r1,     X86::SHR16m1 },
 175     { X86::SHR16rCL,    X86::SHR16mCL },
 176     { X86::SHR16ri,     X86::SHR16mi },
 177     { X86::SHR32r1,     X86::SHR32m1 },
 178     { X86::SHR32rCL,    X86::SHR32mCL },
 179     { X86::SHR32ri,     X86::SHR32mi },
 180     { X86::SHR64r1,     X86::SHR64m1 },
 181     { X86::SHR64rCL,    X86::SHR64mCL },
 182     { X86::SHR64ri,     X86::SHR64mi },
 183     { X86::SHR8r1,      X86::SHR8m1 },
 184     { X86::SHR8rCL,     X86::SHR8mCL },
 185     { X86::SHR8ri,      X86::SHR8mi },
 186     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 187     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 188     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 189     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 190     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 191     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 192     { X86::SUB16ri,     X86::SUB16mi },
 193     { X86::SUB16ri8,    X86::SUB16mi8 },
 194     { X86::SUB16rr,     X86::SUB16mr },
 195     { X86::SUB32ri,     X86::SUB32mi },
 196     { X86::SUB32ri8,    X86::SUB32mi8 },
 197     { X86::SUB32rr,     X86::SUB32mr },
 198     { X86::SUB64ri32,   X86::SUB64mi32 },
 199     { X86::SUB64ri8,    X86::SUB64mi8 },
 200     { X86::SUB64rr,     X86::SUB64mr },
 201     { X86::SUB8ri,      X86::SUB8mi },
 202     { X86::SUB8rr,      X86::SUB8mr },
 203     { X86::XOR16ri,     X86::XOR16mi },
 204     { X86::XOR16ri8,    X86::XOR16mi8 },
 205     { X86::XOR16rr,     X86::XOR16mr },
 206     { X86::XOR32ri,     X86::XOR32mi },
 207     { X86::XOR32ri8,    X86::XOR32mi8 },
 208     { X86::XOR32rr,     X86::XOR32mr },
 209     { X86::XOR64ri32,   X86::XOR64mi32 },
 210     { X86::XOR64ri8,    X86::XOR64mi8 },
 211     { X86::XOR64rr,     X86::XOR64mr },
 212     { X86::XOR8ri,      X86::XOR8mi },
 213     { X86::XOR8rr,      X86::XOR8mr }
 214   };
 215
 216   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 217     unsigned RegOp = OpTbl2Addr[i][0];
 218     unsigned MemOp = OpTbl2Addr[i][1];
 219     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 220                                                std::make_pair(MemOp,0))).second)
 221       assert(false && "Duplicated entries?");
 222     // Index 0, folded load and store, no alignment requirement.
 223     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 224     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 225                                                 std::make_pair(RegOp,
 226                                                               AuxInfo))).second)
 227       AmbEntries.push_back(MemOp);
 228   }
 229
 230   // If the third value is 1, then it's folding either a load or a store.
 231   static const unsigned OpTbl0[][4] = {
 232     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 233     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 234     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 235     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 236     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 237     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 238     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 239     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 240     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 241     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 242     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 243     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 244     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 245     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 246     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 247     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 248     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 249     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 250     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 251     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 252     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 253     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 254     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 255     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 256     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 257     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 258     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 259     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 260     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 261     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 262     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 263     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 264     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 265     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 266     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 267     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 268     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 269     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 270     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 271     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 272     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 273     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 274     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 275     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 276     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 277     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 278     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 279     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0, 0 },
 280     { X86::MOVSDrr,     X86::MOVSDmr, 0, 0 },
 281     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 282     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 283     { X86::MOVSSrr,     X86::MOVSSmr, 0, 0 },
 284     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 285     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 286     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 287     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 288     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 289     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 290     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 291     { X86::SETAr,       X86::SETAm, 0, 0 },
 292     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 293     { X86::SETBr,       X86::SETBm, 0, 0 },
 294     { X86::SETEr,       X86::SETEm, 0, 0 },
 295     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 296     { X86::SETGr,       X86::SETGm, 0, 0 },
 297     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 298     { X86::SETLr,       X86::SETLm, 0, 0 },
 299     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 300     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 301     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 302     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 303     { X86::SETOr,       X86::SETOm, 0, 0 },
 304     { X86::SETPr,       X86::SETPm, 0, 0 },
 305     { X86::SETSr,       X86::SETSm, 0, 0 },
 306     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 307     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 308     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 309     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 310     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 311   };
 312
 313   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 314     unsigned RegOp = OpTbl0[i][0];
 315     unsigned MemOp = OpTbl0[i][1];
 316     unsigned Align = OpTbl0[i][3];
 317     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 318                                            std::make_pair(MemOp,Align))).second)
 319       assert(false && "Duplicated entries?");
 320     unsigned FoldedLoad = OpTbl0[i][2];
 321     // Index 0, folded load or store.
 322     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 323     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 324       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 325                                      std::make_pair(RegOp, AuxInfo))).second)
 326         AmbEntries.push_back(MemOp);
 327   }
 328
 329   static const unsigned OpTbl1[][3] = {
 330     { X86::CMP16rr,         X86::CMP16rm, 0 },
 331     { X86::CMP32rr,         X86::CMP32rm, 0 },
 332     { X86::CMP64rr,         X86::CMP64rm, 0 },
 333     { X86::CMP8rr,          X86::CMP8rm, 0 },
 334     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 335     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 336     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 337     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 338     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 339     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 340     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 341     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 342     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 343     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 344     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 345     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 346     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 347     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 348     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 349     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 350     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 351     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 352     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 353     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 354     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 355     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 356     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 357     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 358     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 359     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 360     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 361     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 362     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 363     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 364     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 365     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 366     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 367     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 368     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 369     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 370     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 371     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 372     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 373     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 374     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 375     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 376     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 377     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 378     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 379     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 380     { X86::MOV16rr,         X86::MOV16rm, 0 },
 381     { X86::MOV32rr,         X86::MOV32rm, 0 },
 382     { X86::MOV64rr,         X86::MOV64rm, 0 },
 383     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 384     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 385     { X86::MOV8rr,          X86::MOV8rm, 0 },
 386     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 387     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 388     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 389     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 390     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 391     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 392     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm, 0 },
 393     { X86::MOVSDrr,         X86::MOVSDrm, 0 },
 394     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 395     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 396     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm, 0 },
 397     { X86::MOVSSrr,         X86::MOVSSrm, 0 },
 398     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 399     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 400     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 401     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 402     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 403     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 404     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 405     { X86::MOVUPSrr,        X86::MOVUPSrm, 16 },
 406     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 407     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 408     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 409     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 410     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 411     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 412     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 413     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 414     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 415     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 416     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 417     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 418     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 419     { X86::RCPPSr,          X86::RCPPSm, 16 },
 420     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 421     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 422     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 423     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 424     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 425     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 426     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 427     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 428     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 429     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 430     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 431     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 432     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 433     { X86::TEST16rr,        X86::TEST16rm, 0 },
 434     { X86::TEST32rr,        X86::TEST32rm, 0 },
 435     { X86::TEST64rr,        X86::TEST64rm, 0 },
 436     { X86::TEST8rr,         X86::TEST8rm, 0 },
 437     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 438     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 439     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 440   };
 441
 442   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 443     unsigned RegOp = OpTbl1[i][0];
 444     unsigned MemOp = OpTbl1[i][1];
 445     unsigned Align = OpTbl1[i][2];
 446     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 447                                            std::make_pair(MemOp,Align))).second)
 448       assert(false && "Duplicated entries?");
 449     // Index 1, folded load
 450     unsigned AuxInfo = 1 | (1 << 4);
 451     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 452       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 453                                      std::make_pair(RegOp, AuxInfo))).second)
 454         AmbEntries.push_back(MemOp);
 455   }
 456
 457   static const unsigned OpTbl2[][3] = {
 458     { X86::ADC32rr,         X86::ADC32rm, 0 },
 459     { X86::ADC64rr,         X86::ADC64rm, 0 },
 460     { X86::ADD16rr,         X86::ADD16rm, 0 },
 461     { X86::ADD32rr,         X86::ADD32rm, 0 },
 462     { X86::ADD64rr,         X86::ADD64rm, 0 },
 463     { X86::ADD8rr,          X86::ADD8rm, 0 },
 464     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 465     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 466     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 467     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 468     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 469     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 470     { X86::AND16rr,         X86::AND16rm, 0 },
 471     { X86::AND32rr,         X86::AND32rm, 0 },
 472     { X86::AND64rr,         X86::AND64rm, 0 },
 473     { X86::AND8rr,          X86::AND8rm, 0 },
 474     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 475     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 476     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 477     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 478     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 479     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 480     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 481     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 482     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 483     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 484     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 485     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 486     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 487     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 488     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 489     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 490     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 491     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 492     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 493     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 494     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 495     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 496     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 497     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 498     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 499     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 500     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 501     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 502     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 503     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 504     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 505     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 506     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 507     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 508     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 509     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 510     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 511     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 512     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 513     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 514     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 515     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 516     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 517     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 518     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 519     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 520     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 521     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 522     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 523     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 524     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 525     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 526     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 527     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 528     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 529     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 530     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 531     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 532     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 533     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 534     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 535     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 536     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 537     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 538     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 539     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 540     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 541     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 542     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 543     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 544     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 545     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 546     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 547     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 548     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 549     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 550     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 551     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 552     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 553     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 554     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 555     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 556     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 557     { X86::MINPDrr,         X86::MINPDrm, 16 },
 558     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 559     { X86::MINPSrr,         X86::MINPSrm, 16 },
 560     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 561     { X86::MINSDrr,         X86::MINSDrm, 0 },
 562     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 563     { X86::MINSSrr,         X86::MINSSrm, 0 },
 564     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 565     { X86::MULPDrr,         X86::MULPDrm, 16 },
 566     { X86::MULPSrr,         X86::MULPSrm, 16 },
 567     { X86::MULSDrr,         X86::MULSDrm, 0 },
 568     { X86::MULSSrr,         X86::MULSSrm, 0 },
 569     { X86::OR16rr,          X86::OR16rm, 0 },
 570     { X86::OR32rr,          X86::OR32rm, 0 },
 571     { X86::OR64rr,          X86::OR64rm, 0 },
 572     { X86::OR8rr,           X86::OR8rm, 0 },
 573     { X86::ORPDrr,          X86::ORPDrm, 16 },
 574     { X86::ORPSrr,          X86::ORPSrm, 16 },
 575     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 576     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 577     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 578     { X86::PADDBrr,         X86::PADDBrm, 16 },
 579     { X86::PADDDrr,         X86::PADDDrm, 16 },
 580     { X86::PADDQrr,         X86::PADDQrm, 16 },
 581     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 582     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 583     { X86::PADDWrr,         X86::PADDWrm, 16 },
 584     { X86::PANDNrr,         X86::PANDNrm, 16 },
 585     { X86::PANDrr,          X86::PANDrm, 16 },
 586     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 587     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 588     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 589     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 590     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 591     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 592     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 593     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 594     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 595     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 596     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 597     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 598     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 599     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 600     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 601     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 602     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 603     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 604     { X86::PMULLDrr_int,    X86::PMULLDrm_int, 16 },
 605     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 606     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 607     { X86::PORrr,           X86::PORrm, 16 },
 608     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 609     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 610     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 611     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 612     { X86::PSRADrr,         X86::PSRADrm, 16 },
 613     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 614     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 615     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 616     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 617     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 618     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 619     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 620     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 621     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 622     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 623     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 624     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 625     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 626     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 627     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 628     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 629     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 630     { X86::PXORrr,          X86::PXORrm, 16 },
 631     { X86::SBB32rr,         X86::SBB32rm, 0 },
 632     { X86::SBB64rr,         X86::SBB64rm, 0 },
 633     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 634     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 635     { X86::SUB16rr,         X86::SUB16rm, 0 },
 636     { X86::SUB32rr,         X86::SUB32rm, 0 },
 637     { X86::SUB64rr,         X86::SUB64rm, 0 },
 638     { X86::SUB8rr,          X86::SUB8rm, 0 },
 639     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 640     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 641     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 642     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 643     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 644     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 645     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 646     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 647     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 648     { X86::XOR16rr,         X86::XOR16rm, 0 },
 649     { X86::XOR32rr,         X86::XOR32rm, 0 },
 650     { X86::XOR64rr,         X86::XOR64rm, 0 },
 651     { X86::XOR8rr,          X86::XOR8rm, 0 },
 652     { X86::XORPDrr,         X86::XORPDrm, 16 },
 653     { X86::XORPSrr,         X86::XORPSrm, 16 }
 654   };
 655
 656   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 657     unsigned RegOp = OpTbl2[i][0];
 658     unsigned MemOp = OpTbl2[i][1];
 659     unsigned Align = OpTbl2[i][2];
 660     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 661                                            std::make_pair(MemOp,Align))).second)
 662       assert(false && "Duplicated entries?");
 663     // Index 2, folded load
 664     unsigned AuxInfo = 2 | (1 << 4);
 665     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 666                                    std::make_pair(RegOp, AuxInfo))).second)
 667       AmbEntries.push_back(MemOp);
 668   }
 669
 670   // Remove ambiguous entries.
 671   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 672 }
 673
 674 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 675                                unsigned &SrcReg, unsigned &DstReg,
 676                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 677   switch (MI.getOpcode()) {
 678   default:
 679     return false;
 680   case X86::MOV8rr:
 681   case X86::MOV8rr_NOREX:
 682   case X86::MOV16rr:
 683   case X86::MOV32rr:
 684   case X86::MOV64rr:
 685   case X86::MOVSSrr:
 686   case X86::MOVSDrr:
 687
 688   // FP Stack register class copies
 689   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 690   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 691   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 692
 693   case X86::FsMOVAPSrr:
 694   case X86::FsMOVAPDrr:
 695   case X86::MOVAPSrr:
 696   case X86::MOVAPDrr:
 697   case X86::MOVDQArr:
 698   case X86::MOVSS2PSrr:
 699   case X86::MOVSD2PDrr:
 700   case X86::MOVPS2SSrr:
 701   case X86::MOVPD2SDrr:
 702   case X86::MMX_MOVQ64rr:
 703     assert(MI.getNumOperands() >= 2 &&
 704            MI.getOperand(0).isReg() &&
 705            MI.getOperand(1).isReg() &&
 706            "invalid register-register move instruction");
 707     SrcReg = MI.getOperand(1).getReg();
 708     DstReg = MI.getOperand(0).getReg();
 709     SrcSubIdx = MI.getOperand(1).getSubReg();
 710     DstSubIdx = MI.getOperand(0).getSubReg();
 711     return true;
 712   }
 713 }
 714
 715 /// isFrameOperand - Return true and the FrameIndex if the specified
 716 /// operand and follow operands form a reference to the stack frame.
 717 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 718                                   int &FrameIndex) const {
 719   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 720       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 721       MI->getOperand(Op+1).getImm() == 1 &&
 722       MI->getOperand(Op+2).getReg() == 0 &&
 723       MI->getOperand(Op+3).getImm() == 0) {
 724     FrameIndex = MI->getOperand(Op).getIndex();
 725     return true;
 726   }
 727   return false;
 728 }
 729
 730 static bool isFrameLoadOpcode(int Opcode) {
 731   switch (Opcode) {
 732   default: break;
 733   case X86::MOV8rm:
 734   case X86::MOV16rm:
 735   case X86::MOV32rm:
 736   case X86::MOV64rm:
 737   case X86::LD_Fp64m:
 738   case X86::MOVSSrm:
 739   case X86::MOVSDrm:
 740   case X86::MOVAPSrm:
 741   case X86::MOVAPDrm:
 742   case X86::MOVDQArm:
 743   case X86::MMX_MOVD64rm:
 744   case X86::MMX_MOVQ64rm:
 745     return true;
 746     break;
 747   }
 748   return false;
 749 }
 750
 751 static bool isFrameStoreOpcode(int Opcode) {
 752   switch (Opcode) {
 753   default: break;
 754   case X86::MOV8mr:
 755   case X86::MOV16mr:
 756   case X86::MOV32mr:
 757   case X86::MOV64mr:
 758   case X86::ST_FpP64m:
 759   case X86::MOVSSmr:
 760   case X86::MOVSDmr:
 761   case X86::MOVAPSmr:
 762   case X86::MOVAPDmr:
 763   case X86::MOVDQAmr:
 764   case X86::MMX_MOVD64mr:
 765   case X86::MMX_MOVQ64mr:
 766   case X86::MMX_MOVNTQmr:
 767     return true;
 768   }
 769   return false;
 770 }
 771
 772 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 773                                            int &FrameIndex) const {
 774   if (isFrameLoadOpcode(MI->getOpcode()))
 775     if (isFrameOperand(MI, 1, FrameIndex))
 776       return MI->getOperand(0).getReg();
 777   return 0;
 778 }
 779
 780 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 781                                                  int &FrameIndex) const {
 782   if (isFrameLoadOpcode(MI->getOpcode())) {
 783     unsigned Reg;
 784     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 785       return Reg;
 786     // Check for post-frame index elimination operations
 787     const MachineMemOperand *Dummy;
 788     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 789   }
 790   return 0;
 791 }
 792
 793 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 794                                         const MachineMemOperand *&MMO,
 795                                         int &FrameIndex) const {
 796   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 797          oe = MI->memoperands_end();
 798        o != oe;
 799        ++o) {
 800     if ((*o)->isLoad() && (*o)->getValue())
 801       if (const FixedStackPseudoSourceValue *Value =
 802           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 803         FrameIndex = Value->getFrameIndex();
 804         MMO = *o;
 805         return true;
 806       }
 807   }
 808   return false;
 809 }
 810
 811 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 812                                           int &FrameIndex) const {
 813   if (isFrameStoreOpcode(MI->getOpcode()))
 814     if (isFrameOperand(MI, 0, FrameIndex))
 815       return MI->getOperand(X86AddrNumOperands).getReg();
 816   return 0;
 817 }
 818
 819 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 820                                                 int &FrameIndex) const {
 821   if (isFrameStoreOpcode(MI->getOpcode())) {
 822     unsigned Reg;
 823     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 824       return Reg;
 825     // Check for post-frame index elimination operations
 826     const MachineMemOperand *Dummy;
 827     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 828   }
 829   return 0;
 830 }
 831
 832 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 833                                        const MachineMemOperand *&MMO,
 834                                        int &FrameIndex) const {
 835   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 836          oe = MI->memoperands_end();
 837        o != oe;
 838        ++o) {
 839     if ((*o)->isStore() && (*o)->getValue())
 840       if (const FixedStackPseudoSourceValue *Value =
 841           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 842         FrameIndex = Value->getFrameIndex();
 843         MMO = *o;
 844         return true;
 845       }
 846   }
 847   return false;
 848 }
 849
 850 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 851 /// X86::MOVPC32r.
 852 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 853   bool isPICBase = false;
 854   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 855          E = MRI.def_end(); I != E; ++I) {
 856     MachineInstr *DefMI = I.getOperand().getParent();
 857     if (DefMI->getOpcode() != X86::MOVPC32r)
 858       return false;
 859     assert(!isPICBase && "More than one PIC base?");
 860     isPICBase = true;
 861   }
 862   return isPICBase;
 863 }
 864
 865 bool
 866 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 867                                                 AliasAnalysis *AA) const {
 868   switch (MI->getOpcode()) {
 869   default: break;
 870     case X86::MOV8rm:
 871     case X86::MOV16rm:
 872     case X86::MOV32rm:
 873     case X86::MOV64rm:
 874     case X86::LD_Fp64m:
 875     case X86::MOVSSrm:
 876     case X86::MOVSDrm:
 877     case X86::MOVAPSrm:
 878     case X86::MOVUPSrm:
 879     case X86::MOVUPSrm_Int:
 880     case X86::MOVAPDrm:
 881     case X86::MOVDQArm:
 882     case X86::MMX_MOVD64rm:
 883     case X86::MMX_MOVQ64rm:
 884     case X86::FsMOVAPSrm:
 885     case X86::FsMOVAPDrm: {
 886       // Loads from constant pools are trivially rematerializable.
 887       if (MI->getOperand(1).isReg() &&
 888           MI->getOperand(2).isImm() &&
 889           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 890           MI->isInvariantLoad(AA)) {
 891         unsigned BaseReg = MI->getOperand(1).getReg();
 892         if (BaseReg == 0 || BaseReg == X86::RIP)
 893           return true;
 894         // Allow re-materialization of PIC load.
 895         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 896           return false;
 897         const MachineFunction &MF = *MI->getParent()->getParent();
 898         const MachineRegisterInfo &MRI = MF.getRegInfo();
 899         bool isPICBase = false;
 900         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 901                E = MRI.def_end(); I != E; ++I) {
 902           MachineInstr *DefMI = I.getOperand().getParent();
 903           if (DefMI->getOpcode() != X86::MOVPC32r)
 904             return false;
 905           assert(!isPICBase && "More than one PIC base?");
 906           isPICBase = true;
 907         }
 908         return isPICBase;
 909       }
 910       return false;
 911     }
 912
 913      case X86::LEA32r:
 914      case X86::LEA64r: {
 915        if (MI->getOperand(2).isImm() &&
 916            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 917            !MI->getOperand(4).isReg()) {
 918          // lea fi#, lea GV, etc. are all rematerializable.
 919          if (!MI->getOperand(1).isReg())
 920            return true;
 921          unsigned BaseReg = MI->getOperand(1).getReg();
 922          if (BaseReg == 0)
 923            return true;
 924          // Allow re-materialization of lea PICBase + x.
 925          const MachineFunction &MF = *MI->getParent()->getParent();
 926          const MachineRegisterInfo &MRI = MF.getRegInfo();
 927          return regIsPICBase(BaseReg, MRI);
 928        }
 929        return false;
 930      }
 931   }
 932
 933   // All other instructions marked M_REMATERIALIZABLE are always trivially
 934   // rematerializable.
 935   return true;
 936 }
 937
 938 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 939 /// would clobber the EFLAGS condition register. Note the result may be
 940 /// conservative. If it cannot definitely determine the safety after visiting
 941 /// a few instructions in each direction it assumes it's not safe.
 942 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 943                                   MachineBasicBlock::iterator I) {
 944   // It's always safe to clobber EFLAGS at the end of a block.
 945   if (I == MBB.end())
 946     return true;
 947
 948   // For compile time consideration, if we are not able to determine the
 949   // safety after visiting 4 instructions in each direction, we will assume
 950   // it's not safe.
 951   MachineBasicBlock::iterator Iter = I;
 952   for (unsigned i = 0; i < 4; ++i) {
 953     bool SeenDef = false;
 954     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 955       MachineOperand &MO = Iter->getOperand(j);
 956       if (!MO.isReg())
 957         continue;
 958       if (MO.getReg() == X86::EFLAGS) {
 959         if (MO.isUse())
 960           return false;
 961         SeenDef = true;
 962       }
 963     }
 964
 965     if (SeenDef)
 966       // This instruction defines EFLAGS, no need to look any further.
 967       return true;
 968     ++Iter;
 969
 970     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 971     if (Iter == MBB.end())
 972       return true;
 973   }
 974
 975   Iter = I;
 976   for (unsigned i = 0; i < 4; ++i) {
 977     // If we make it to the beginning of the block, it's safe to clobber
 978     // EFLAGS iff EFLAGS is not live-in.
 979     if (Iter == MBB.begin())
 980       return !MBB.isLiveIn(X86::EFLAGS);
 981
 982     --Iter;
 983     bool SawKill = false;
 984     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 985       MachineOperand &MO = Iter->getOperand(j);
 986       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
 987         if (MO.isDef()) return MO.isDead();
 988         if (MO.isKill()) SawKill = true;
 989       }
 990     }
 991
 992     if (SawKill)
 993       // This instruction kills EFLAGS and doesn't redefine it, so
 994       // there's no need to look further.
 995       return true;
 996   }
 997
 998   // Conservative answer.
 999   return false;
1000 }
1001
1002 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1003                                  MachineBasicBlock::iterator I,
1004                                  unsigned DestReg, unsigned SubIdx,
1005                                  const MachineInstr *Orig,
1006                                  const TargetRegisterInfo *TRI) const {
1007   DebugLoc DL = DebugLoc::getUnknownLoc();
1008   if (I != MBB.end()) DL = I->getDebugLoc();
1009
1010   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1011     DestReg = TRI->getSubReg(DestReg, SubIdx);
1012     SubIdx = 0;
1013   }
1014
1015   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1016   // Re-materialize them as movri instructions to avoid side effects.
1017   bool Clone = true;
1018   unsigned Opc = Orig->getOpcode();
1019   switch (Opc) {
1020   default: break;
1021   case X86::MOV8r0:
1022   case X86::MOV16r0:
1023   case X86::MOV32r0: {
1024     if (!isSafeToClobberEFLAGS(MBB, I)) {
1025       switch (Opc) {
1026       default: break;
1027       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1028       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1029       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1030       }
1031       Clone = false;
1032     }
1033     break;
1034   }
1035   }
1036
1037   if (Clone) {
1038     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1039     MI->getOperand(0).setReg(DestReg);
1040     MBB.insert(I, MI);
1041   } else {
1042     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
1043   }
1044
1045   MachineInstr *NewMI = prior(I);
1046   NewMI->getOperand(0).setSubReg(SubIdx);
1047 }
1048
1049 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1050 /// is not marked dead.
1051 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1052   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1053     MachineOperand &MO = MI->getOperand(i);
1054     if (MO.isReg() && MO.isDef() &&
1055         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1056       return true;
1057     }
1058   }
1059   return false;
1060 }
1061
1062 /// convertToThreeAddress - This method must be implemented by targets that
1063 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1064 /// may be able to convert a two-address instruction into a true
1065 /// three-address instruction on demand.  This allows the X86 target (for
1066 /// example) to convert ADD and SHL instructions into LEA instructions if they
1067 /// would require register copies due to two-addressness.
1068 ///
1069 /// This method returns a null pointer if the transformation cannot be
1070 /// performed, otherwise it returns the new instruction.
1071 ///
1072 MachineInstr *
1073 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1074                                     MachineBasicBlock::iterator &MBBI,
1075                                     LiveVariables *LV) const {
1076   MachineInstr *MI = MBBI;
1077   MachineFunction &MF = *MI->getParent()->getParent();
1078   // All instructions input are two-addr instructions.  Get the known operands.
1079   unsigned Dest = MI->getOperand(0).getReg();
1080   unsigned Src = MI->getOperand(1).getReg();
1081   bool isDead = MI->getOperand(0).isDead();
1082   bool isKill = MI->getOperand(1).isKill();
1083
1084   MachineInstr *NewMI = NULL;
1085   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1086   // we have better subtarget support, enable the 16-bit LEA generation here.
1087   bool DisableLEA16 = true;
1088
1089   unsigned MIOpc = MI->getOpcode();
1090   switch (MIOpc) {
1091   case X86::SHUFPSrri: {
1092     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1093     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1094
1095     unsigned B = MI->getOperand(1).getReg();
1096     unsigned C = MI->getOperand(2).getReg();
1097     if (B != C) return 0;
1098     unsigned A = MI->getOperand(0).getReg();
1099     unsigned M = MI->getOperand(3).getImm();
1100     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1101       .addReg(A, RegState::Define | getDeadRegState(isDead))
1102       .addReg(B, getKillRegState(isKill)).addImm(M);
1103     break;
1104   }
1105   case X86::SHL64ri: {
1106     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1107     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1108     // the flags produced by a shift yet, so this is safe.
1109     unsigned ShAmt = MI->getOperand(2).getImm();
1110     if (ShAmt == 0 || ShAmt >= 4) return 0;
1111
1112     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1113       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1114       .addReg(0).addImm(1 << ShAmt)
1115       .addReg(Src, getKillRegState(isKill))
1116       .addImm(0);
1117     break;
1118   }
1119   case X86::SHL32ri: {
1120     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1121     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1122     // the flags produced by a shift yet, so this is safe.
1123     unsigned ShAmt = MI->getOperand(2).getImm();
1124     if (ShAmt == 0 || ShAmt >= 4) return 0;
1125
1126     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1127       X86::LEA64_32r : X86::LEA32r;
1128     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1129       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1130       .addReg(0).addImm(1 << ShAmt)
1131       .addReg(Src, getKillRegState(isKill)).addImm(0);
1132     break;
1133   }
1134   case X86::SHL16ri: {
1135     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1136     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1137     // the flags produced by a shift yet, so this is safe.
1138     unsigned ShAmt = MI->getOperand(2).getImm();
1139     if (ShAmt == 0 || ShAmt >= 4) return 0;
1140
1141     if (DisableLEA16) {
1142       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1143       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1144       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1145         ? X86::LEA64_32r : X86::LEA32r;
1146       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1147       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1148
1149       // Build and insert into an implicit UNDEF value. This is OK because
1150       // well be shifting and then extracting the lower 16-bits.
1151       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1152       MachineInstr *InsMI =
1153         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1154         .addReg(leaInReg)
1155         .addReg(Src, getKillRegState(isKill))
1156         .addImm(X86::SUBREG_16BIT);
1157
1158       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1159         .addReg(0).addImm(1 << ShAmt)
1160         .addReg(leaInReg, RegState::Kill)
1161         .addImm(0);
1162
1163       MachineInstr *ExtMI =
1164         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1165         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1166         .addReg(leaOutReg, RegState::Kill)
1167         .addImm(X86::SUBREG_16BIT);
1168
1169       if (LV) {
1170         // Update live variables
1171         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1172         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1173         if (isKill)
1174           LV->replaceKillInstruction(Src, MI, InsMI);
1175         if (isDead)
1176           LV->replaceKillInstruction(Dest, MI, ExtMI);
1177       }
1178       return ExtMI;
1179     } else {
1180       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1181         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1182         .addReg(0).addImm(1 << ShAmt)
1183         .addReg(Src, getKillRegState(isKill))
1184         .addImm(0);
1185     }
1186     break;
1187   }
1188   default: {
1189     // The following opcodes also sets the condition code register(s). Only
1190     // convert them to equivalent lea if the condition code register def's
1191     // are dead!
1192     if (hasLiveCondCodeDef(MI))
1193       return 0;
1194
1195     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1196     switch (MIOpc) {
1197     default: return 0;
1198     case X86::INC64r:
1199     case X86::INC32r:
1200     case X86::INC64_32r: {
1201       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1202       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1203         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1204       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1205                               .addReg(Dest, RegState::Define |
1206                                       getDeadRegState(isDead)),
1207                               Src, isKill, 1);
1208       break;
1209     }
1210     case X86::INC16r:
1211     case X86::INC64_16r:
1212       if (DisableLEA16) return 0;
1213       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1214       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1215                            .addReg(Dest, RegState::Define |
1216                                    getDeadRegState(isDead)),
1217                            Src, isKill, 1);
1218       break;
1219     case X86::DEC64r:
1220     case X86::DEC32r:
1221     case X86::DEC64_32r: {
1222       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1223       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1224         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1225       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1226                               .addReg(Dest, RegState::Define |
1227                                       getDeadRegState(isDead)),
1228                               Src, isKill, -1);
1229       break;
1230     }
1231     case X86::DEC16r:
1232     case X86::DEC64_16r:
1233       if (DisableLEA16) return 0;
1234       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1235       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1236                            .addReg(Dest, RegState::Define |
1237                                    getDeadRegState(isDead)),
1238                            Src, isKill, -1);
1239       break;
1240     case X86::ADD64rr:
1241     case X86::ADD32rr: {
1242       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1243       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1244         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1245       unsigned Src2 = MI->getOperand(2).getReg();
1246       bool isKill2 = MI->getOperand(2).isKill();
1247       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1248                         .addReg(Dest, RegState::Define |
1249                                 getDeadRegState(isDead)),
1250                         Src, isKill, Src2, isKill2);
1251       if (LV && isKill2)
1252         LV->replaceKillInstruction(Src2, MI, NewMI);
1253       break;
1254     }
1255     case X86::ADD16rr: {
1256       if (DisableLEA16) return 0;
1257       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1258       unsigned Src2 = MI->getOperand(2).getReg();
1259       bool isKill2 = MI->getOperand(2).isKill();
1260       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1261                         .addReg(Dest, RegState::Define |
1262                                 getDeadRegState(isDead)),
1263                         Src, isKill, Src2, isKill2);
1264       if (LV && isKill2)
1265         LV->replaceKillInstruction(Src2, MI, NewMI);
1266       break;
1267     }
1268     case X86::ADD64ri32:
1269     case X86::ADD64ri8:
1270       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1271       if (MI->getOperand(2).isImm())
1272         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1273                                 .addReg(Dest, RegState::Define |
1274                                         getDeadRegState(isDead)),
1275                                 Src, isKill, MI->getOperand(2).getImm());
1276       break;
1277     case X86::ADD32ri:
1278     case X86::ADD32ri8:
1279       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1280       if (MI->getOperand(2).isImm()) {
1281         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1282         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1283                                 .addReg(Dest, RegState::Define |
1284                                         getDeadRegState(isDead)),
1285                                 Src, isKill, MI->getOperand(2).getImm());
1286       }
1287       break;
1288     case X86::ADD16ri:
1289     case X86::ADD16ri8:
1290       if (DisableLEA16) return 0;
1291       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1292       if (MI->getOperand(2).isImm())
1293         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1294                              .addReg(Dest, RegState::Define |
1295                                      getDeadRegState(isDead)),
1296                              Src, isKill, MI->getOperand(2).getImm());
1297       break;
1298     case X86::SHL16ri:
1299       if (DisableLEA16) return 0;
1300     case X86::SHL32ri:
1301     case X86::SHL64ri: {
1302       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1303              "Unknown shl instruction!");
1304       unsigned ShAmt = MI->getOperand(2).getImm();
1305       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1306         X86AddressMode AM;
1307         AM.Scale = 1 << ShAmt;
1308         AM.IndexReg = Src;
1309         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1310           : (MIOpc == X86::SHL32ri
1311              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1312         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1313                                .addReg(Dest, RegState::Define |
1314                                        getDeadRegState(isDead)), AM);
1315         if (isKill)
1316           NewMI->getOperand(3).setIsKill(true);
1317       }
1318       break;
1319     }
1320     }
1321   }
1322   }
1323
1324   if (!NewMI) return 0;
1325
1326   if (LV) {  // Update live variables
1327     if (isKill)
1328       LV->replaceKillInstruction(Src, MI, NewMI);
1329     if (isDead)
1330       LV->replaceKillInstruction(Dest, MI, NewMI);
1331   }
1332
1333   MFI->insert(MBBI, NewMI);          // Insert the new inst
1334   return NewMI;
1335 }
1336
1337 /// commuteInstruction - We have a few instructions that must be hacked on to
1338 /// commute them.
1339 ///
1340 MachineInstr *
1341 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1342   switch (MI->getOpcode()) {
1343   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1344   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1345   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1346   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1347   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1348   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1349     unsigned Opc;
1350     unsigned Size;
1351     switch (MI->getOpcode()) {
1352     default: llvm_unreachable("Unreachable!");
1353     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1354     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1355     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1356     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1357     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1358     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1359     }
1360     unsigned Amt = MI->getOperand(3).getImm();
1361     if (NewMI) {
1362       MachineFunction &MF = *MI->getParent()->getParent();
1363       MI = MF.CloneMachineInstr(MI);
1364       NewMI = false;
1365     }
1366     MI->setDesc(get(Opc));
1367     MI->getOperand(3).setImm(Size-Amt);
1368     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1369   }
1370   case X86::CMOVB16rr:
1371   case X86::CMOVB32rr:
1372   case X86::CMOVB64rr:
1373   case X86::CMOVAE16rr:
1374   case X86::CMOVAE32rr:
1375   case X86::CMOVAE64rr:
1376   case X86::CMOVE16rr:
1377   case X86::CMOVE32rr:
1378   case X86::CMOVE64rr:
1379   case X86::CMOVNE16rr:
1380   case X86::CMOVNE32rr:
1381   case X86::CMOVNE64rr:
1382   case X86::CMOVBE16rr:
1383   case X86::CMOVBE32rr:
1384   case X86::CMOVBE64rr:
1385   case X86::CMOVA16rr:
1386   case X86::CMOVA32rr:
1387   case X86::CMOVA64rr:
1388   case X86::CMOVL16rr:
1389   case X86::CMOVL32rr:
1390   case X86::CMOVL64rr:
1391   case X86::CMOVGE16rr:
1392   case X86::CMOVGE32rr:
1393   case X86::CMOVGE64rr:
1394   case X86::CMOVLE16rr:
1395   case X86::CMOVLE32rr:
1396   case X86::CMOVLE64rr:
1397   case X86::CMOVG16rr:
1398   case X86::CMOVG32rr:
1399   case X86::CMOVG64rr:
1400   case X86::CMOVS16rr:
1401   case X86::CMOVS32rr:
1402   case X86::CMOVS64rr:
1403   case X86::CMOVNS16rr:
1404   case X86::CMOVNS32rr:
1405   case X86::CMOVNS64rr:
1406   case X86::CMOVP16rr:
1407   case X86::CMOVP32rr:
1408   case X86::CMOVP64rr:
1409   case X86::CMOVNP16rr:
1410   case X86::CMOVNP32rr:
1411   case X86::CMOVNP64rr:
1412   case X86::CMOVO16rr:
1413   case X86::CMOVO32rr:
1414   case X86::CMOVO64rr:
1415   case X86::CMOVNO16rr:
1416   case X86::CMOVNO32rr:
1417   case X86::CMOVNO64rr: {
1418     unsigned Opc = 0;
1419     switch (MI->getOpcode()) {
1420     default: break;
1421     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1422     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1423     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1424     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1425     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1426     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1427     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1428     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1429     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1430     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1431     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1432     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1433     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1434     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1435     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1436     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1437     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1438     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1439     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1440     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1441     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1442     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1443     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1444     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1445     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1446     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1447     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1448     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1449     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1450     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1451     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1452     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1453     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1454     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1455     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1456     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1457     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1458     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1459     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1460     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1461     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1462     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1463     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1464     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1465     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1466     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1467     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1468     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1469     }
1470     if (NewMI) {
1471       MachineFunction &MF = *MI->getParent()->getParent();
1472       MI = MF.CloneMachineInstr(MI);
1473       NewMI = false;
1474     }
1475     MI->setDesc(get(Opc));
1476     // Fallthrough intended.
1477   }
1478   default:
1479     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1480   }
1481 }
1482
1483 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1484   switch (BrOpc) {
1485   default: return X86::COND_INVALID;
1486   case X86::JE:  return X86::COND_E;
1487   case X86::JNE: return X86::COND_NE;
1488   case X86::JL:  return X86::COND_L;
1489   case X86::JLE: return X86::COND_LE;
1490   case X86::JG:  return X86::COND_G;
1491   case X86::JGE: return X86::COND_GE;
1492   case X86::JB:  return X86::COND_B;
1493   case X86::JBE: return X86::COND_BE;
1494   case X86::JA:  return X86::COND_A;
1495   case X86::JAE: return X86::COND_AE;
1496   case X86::JS:  return X86::COND_S;
1497   case X86::JNS: return X86::COND_NS;
1498   case X86::JP:  return X86::COND_P;
1499   case X86::JNP: return X86::COND_NP;
1500   case X86::JO:  return X86::COND_O;
1501   case X86::JNO: return X86::COND_NO;
1502   }
1503 }
1504
1505 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1506   switch (CC) {
1507   default: llvm_unreachable("Illegal condition code!");
1508   case X86::COND_E:  return X86::JE;
1509   case X86::COND_NE: return X86::JNE;
1510   case X86::COND_L:  return X86::JL;
1511   case X86::COND_LE: return X86::JLE;
1512   case X86::COND_G:  return X86::JG;
1513   case X86::COND_GE: return X86::JGE;
1514   case X86::COND_B:  return X86::JB;
1515   case X86::COND_BE: return X86::JBE;
1516   case X86::COND_A:  return X86::JA;
1517   case X86::COND_AE: return X86::JAE;
1518   case X86::COND_S:  return X86::JS;
1519   case X86::COND_NS: return X86::JNS;
1520   case X86::COND_P:  return X86::JP;
1521   case X86::COND_NP: return X86::JNP;
1522   case X86::COND_O:  return X86::JO;
1523   case X86::COND_NO: return X86::JNO;
1524   }
1525 }
1526
1527 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1528 /// e.g. turning COND_E to COND_NE.
1529 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1530   switch (CC) {
1531   default: llvm_unreachable("Illegal condition code!");
1532   case X86::COND_E:  return X86::COND_NE;
1533   case X86::COND_NE: return X86::COND_E;
1534   case X86::COND_L:  return X86::COND_GE;
1535   case X86::COND_LE: return X86::COND_G;
1536   case X86::COND_G:  return X86::COND_LE;
1537   case X86::COND_GE: return X86::COND_L;
1538   case X86::COND_B:  return X86::COND_AE;
1539   case X86::COND_BE: return X86::COND_A;
1540   case X86::COND_A:  return X86::COND_BE;
1541   case X86::COND_AE: return X86::COND_B;
1542   case X86::COND_S:  return X86::COND_NS;
1543   case X86::COND_NS: return X86::COND_S;
1544   case X86::COND_P:  return X86::COND_NP;
1545   case X86::COND_NP: return X86::COND_P;
1546   case X86::COND_O:  return X86::COND_NO;
1547   case X86::COND_NO: return X86::COND_O;
1548   }
1549 }
1550
1551 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1552   const TargetInstrDesc &TID = MI->getDesc();
1553   if (!TID.isTerminator()) return false;
1554
1555   // Conditional branch is a special case.
1556   if (TID.isBranch() && !TID.isBarrier())
1557     return true;
1558   if (!TID.isPredicable())
1559     return true;
1560   return !isPredicated(MI);
1561 }
1562
1563 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1564 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1565                                                const X86InstrInfo &TII) {
1566   if (MI->getOpcode() == X86::FP_REG_KILL)
1567     return false;
1568   return TII.isUnpredicatedTerminator(MI);
1569 }
1570
1571 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1572                                  MachineBasicBlock *&TBB,
1573                                  MachineBasicBlock *&FBB,
1574                                  SmallVectorImpl<MachineOperand> &Cond,
1575                                  bool AllowModify) const {
1576   // Start from the bottom of the block and work up, examining the
1577   // terminator instructions.
1578   MachineBasicBlock::iterator I = MBB.end();
1579   while (I != MBB.begin()) {
1580     --I;
1581     // Working from the bottom, when we see a non-terminator
1582     // instruction, we're done.
1583     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1584       break;
1585     // A terminator that isn't a branch can't easily be handled
1586     // by this analysis.
1587     if (!I->getDesc().isBranch())
1588       return true;
1589     // Handle unconditional branches.
1590     if (I->getOpcode() == X86::JMP) {
1591       if (!AllowModify) {
1592         TBB = I->getOperand(0).getMBB();
1593         continue;
1594       }
1595
1596       // If the block has any instructions after a JMP, delete them.
1597       while (llvm::next(I) != MBB.end())
1598         llvm::next(I)->eraseFromParent();
1599       Cond.clear();
1600       FBB = 0;
1601       // Delete the JMP if it's equivalent to a fall-through.
1602       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1603         TBB = 0;
1604         I->eraseFromParent();
1605         I = MBB.end();
1606         continue;
1607       }
1608       // TBB is used to indicate the unconditinal destination.
1609       TBB = I->getOperand(0).getMBB();
1610       continue;
1611     }
1612     // Handle conditional branches.
1613     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1614     if (BranchCode == X86::COND_INVALID)
1615       return true;  // Can't handle indirect branch.
1616     // Working from the bottom, handle the first conditional branch.
1617     if (Cond.empty()) {
1618       FBB = TBB;
1619       TBB = I->getOperand(0).getMBB();
1620       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1621       continue;
1622     }
1623     // Handle subsequent conditional branches. Only handle the case
1624     // where all conditional branches branch to the same destination
1625     // and their condition opcodes fit one of the special
1626     // multi-branch idioms.
1627     assert(Cond.size() == 1);
1628     assert(TBB);
1629     // Only handle the case where all conditional branches branch to
1630     // the same destination.
1631     if (TBB != I->getOperand(0).getMBB())
1632       return true;
1633     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1634     // If the conditions are the same, we can leave them alone.
1635     if (OldBranchCode == BranchCode)
1636       continue;
1637     // If they differ, see if they fit one of the known patterns.
1638     // Theoretically we could handle more patterns here, but
1639     // we shouldn't expect to see them if instruction selection
1640     // has done a reasonable job.
1641     if ((OldBranchCode == X86::COND_NP &&
1642          BranchCode == X86::COND_E) ||
1643         (OldBranchCode == X86::COND_E &&
1644          BranchCode == X86::COND_NP))
1645       BranchCode = X86::COND_NP_OR_E;
1646     else if ((OldBranchCode == X86::COND_P &&
1647               BranchCode == X86::COND_NE) ||
1648              (OldBranchCode == X86::COND_NE &&
1649               BranchCode == X86::COND_P))
1650       BranchCode = X86::COND_NE_OR_P;
1651     else
1652       return true;
1653     // Update the MachineOperand.
1654     Cond[0].setImm(BranchCode);
1655   }
1656
1657   return false;
1658 }
1659
1660 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1661   MachineBasicBlock::iterator I = MBB.end();
1662   unsigned Count = 0;
1663
1664   while (I != MBB.begin()) {
1665     --I;
1666     if (I->getOpcode() != X86::JMP &&
1667         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1668       break;
1669     // Remove the branch.
1670     I->eraseFromParent();
1671     I = MBB.end();
1672     ++Count;
1673   }
1674
1675   return Count;
1676 }
1677
1678 unsigned
1679 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1680                            MachineBasicBlock *FBB,
1681                            const SmallVectorImpl<MachineOperand> &Cond) const {
1682   // FIXME this should probably have a DebugLoc operand
1683   DebugLoc dl = DebugLoc::getUnknownLoc();
1684   // Shouldn't be a fall through.
1685   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1686   assert((Cond.size() == 1 || Cond.size() == 0) &&
1687          "X86 branch conditions have one component!");
1688
1689   if (Cond.empty()) {
1690     // Unconditional branch?
1691     assert(!FBB && "Unconditional branch with multiple successors!");
1692     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1693     return 1;
1694   }
1695
1696   // Conditional branch.
1697   unsigned Count = 0;
1698   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1699   switch (CC) {
1700   case X86::COND_NP_OR_E:
1701     // Synthesize NP_OR_E with two branches.
1702     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1703     ++Count;
1704     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1705     ++Count;
1706     break;
1707   case X86::COND_NE_OR_P:
1708     // Synthesize NE_OR_P with two branches.
1709     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1710     ++Count;
1711     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1712     ++Count;
1713     break;
1714   default: {
1715     unsigned Opc = GetCondBranchFromCond(CC);
1716     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1717     ++Count;
1718   }
1719   }
1720   if (FBB) {
1721     // Two-way Conditional branch. Insert the second branch.
1722     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1723     ++Count;
1724   }
1725   return Count;
1726 }
1727
1728 /// isHReg - Test if the given register is a physical h register.
1729 static bool isHReg(unsigned Reg) {
1730   return X86::GR8_ABCD_HRegClass.contains(Reg);
1731 }
1732
1733 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1734                                 MachineBasicBlock::iterator MI,
1735                                 unsigned DestReg, unsigned SrcReg,
1736                                 const TargetRegisterClass *DestRC,
1737                                 const TargetRegisterClass *SrcRC) const {
1738   DebugLoc DL = DebugLoc::getUnknownLoc();
1739   if (MI != MBB.end()) DL = MI->getDebugLoc();
1740
1741   // Determine if DstRC and SrcRC have a common superclass in common.
1742   const TargetRegisterClass *CommonRC = DestRC;
1743   if (DestRC == SrcRC)
1744     /* Source and destination have the same register class. */;
1745   else if (CommonRC->hasSuperClass(SrcRC))
1746     CommonRC = SrcRC;
1747   else if (!DestRC->hasSubClass(SrcRC)) {
1748     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1749     // but we want to copy then as GR64. Similarly, for GR32_NOREX and
1750     // GR32_NOSP, copy as GR32.
1751     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1752         DestRC->hasSuperClass(&X86::GR64RegClass))
1753       CommonRC = &X86::GR64RegClass;
1754     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1755              DestRC->hasSuperClass(&X86::GR32RegClass))
1756       CommonRC = &X86::GR32RegClass;
1757     else
1758       CommonRC = 0;
1759   }
1760
1761   if (CommonRC) {
1762     unsigned Opc;
1763     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1764       Opc = X86::MOV64rr;
1765     } else if (CommonRC == &X86::GR32RegClass ||
1766                CommonRC == &X86::GR32_NOSPRegClass) {
1767       Opc = X86::MOV32rr;
1768     } else if (CommonRC == &X86::GR16RegClass) {
1769       Opc = X86::MOV16rr;
1770     } else if (CommonRC == &X86::GR8RegClass) {
1771       // Copying to or from a physical H register on x86-64 requires a NOREX
1772       // move.  Otherwise use a normal move.
1773       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1774           TM.getSubtarget<X86Subtarget>().is64Bit())
1775         Opc = X86::MOV8rr_NOREX;
1776       else
1777         Opc = X86::MOV8rr;
1778     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1779       Opc = X86::MOV64rr;
1780     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1781       Opc = X86::MOV32rr;
1782     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1783       Opc = X86::MOV16rr;
1784     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1785       Opc = X86::MOV8rr;
1786     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1787       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1788         Opc = X86::MOV8rr_NOREX;
1789       else
1790         Opc = X86::MOV8rr;
1791     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1792                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1793       Opc = X86::MOV64rr;
1794     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1795       Opc = X86::MOV32rr;
1796     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1797       Opc = X86::MOV16rr;
1798     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1799       Opc = X86::MOV8rr;
1800     } else if (CommonRC == &X86::RFP32RegClass) {
1801       Opc = X86::MOV_Fp3232;
1802     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1803       Opc = X86::MOV_Fp6464;
1804     } else if (CommonRC == &X86::RFP80RegClass) {
1805       Opc = X86::MOV_Fp8080;
1806     } else if (CommonRC == &X86::FR32RegClass) {
1807       Opc = X86::FsMOVAPSrr;
1808     } else if (CommonRC == &X86::FR64RegClass) {
1809       Opc = X86::FsMOVAPDrr;
1810     } else if (CommonRC == &X86::VR128RegClass) {
1811       Opc = X86::MOVAPSrr;
1812     } else if (CommonRC == &X86::VR64RegClass) {
1813       Opc = X86::MMX_MOVQ64rr;
1814     } else {
1815       return false;
1816     }
1817     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1818     return true;
1819   }
1820
1821   // Moving EFLAGS to / from another register requires a push and a pop.
1822   if (SrcRC == &X86::CCRRegClass) {
1823     if (SrcReg != X86::EFLAGS)
1824       return false;
1825     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1826       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1827       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1828       return true;
1829     } else if (DestRC == &X86::GR32RegClass ||
1830                DestRC == &X86::GR32_NOSPRegClass) {
1831       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1832       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1833       return true;
1834     }
1835   } else if (DestRC == &X86::CCRRegClass) {
1836     if (DestReg != X86::EFLAGS)
1837       return false;
1838     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1839       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1840       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1841       return true;
1842     } else if (SrcRC == &X86::GR32RegClass ||
1843                DestRC == &X86::GR32_NOSPRegClass) {
1844       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1845       BuildMI(MBB, MI, DL, get(X86::POPFD));
1846       return true;
1847     }
1848   }
1849
1850   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1851   if (SrcRC == &X86::RSTRegClass) {
1852     // Copying from ST(0)/ST(1).
1853     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1854       // Can only copy from ST(0)/ST(1) right now
1855       return false;
1856     bool isST0 = SrcReg == X86::ST0;
1857     unsigned Opc;
1858     if (DestRC == &X86::RFP32RegClass)
1859       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1860     else if (DestRC == &X86::RFP64RegClass)
1861       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1862     else {
1863       if (DestRC != &X86::RFP80RegClass)
1864         return false;
1865       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1866     }
1867     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1868     return true;
1869   }
1870
1871   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1872   if (DestRC == &X86::RSTRegClass) {
1873     // Copying to ST(0) / ST(1).
1874     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1875       // Can only copy to TOS right now
1876       return false;
1877     bool isST0 = DestReg == X86::ST0;
1878     unsigned Opc;
1879     if (SrcRC == &X86::RFP32RegClass)
1880       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1881     else if (SrcRC == &X86::RFP64RegClass)
1882       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1883     else {
1884       if (SrcRC != &X86::RFP80RegClass)
1885         return false;
1886       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1887     }
1888     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1889     return true;
1890   }
1891
1892   // Not yet supported!
1893   return false;
1894 }
1895
1896 static unsigned getStoreRegOpcode(unsigned SrcReg,
1897                                   const TargetRegisterClass *RC,
1898                                   bool isStackAligned,
1899                                   TargetMachine &TM) {
1900   unsigned Opc = 0;
1901   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1902     Opc = X86::MOV64mr;
1903   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1904     Opc = X86::MOV32mr;
1905   } else if (RC == &X86::GR16RegClass) {
1906     Opc = X86::MOV16mr;
1907   } else if (RC == &X86::GR8RegClass) {
1908     // Copying to or from a physical H register on x86-64 requires a NOREX
1909     // move.  Otherwise use a normal move.
1910     if (isHReg(SrcReg) &&
1911         TM.getSubtarget<X86Subtarget>().is64Bit())
1912       Opc = X86::MOV8mr_NOREX;
1913     else
1914       Opc = X86::MOV8mr;
1915   } else if (RC == &X86::GR64_ABCDRegClass) {
1916     Opc = X86::MOV64mr;
1917   } else if (RC == &X86::GR32_ABCDRegClass) {
1918     Opc = X86::MOV32mr;
1919   } else if (RC == &X86::GR16_ABCDRegClass) {
1920     Opc = X86::MOV16mr;
1921   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1922     Opc = X86::MOV8mr;
1923   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1924     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1925       Opc = X86::MOV8mr_NOREX;
1926     else
1927       Opc = X86::MOV8mr;
1928   } else if (RC == &X86::GR64_NOREXRegClass ||
1929              RC == &X86::GR64_NOREX_NOSPRegClass) {
1930     Opc = X86::MOV64mr;
1931   } else if (RC == &X86::GR32_NOREXRegClass) {
1932     Opc = X86::MOV32mr;
1933   } else if (RC == &X86::GR16_NOREXRegClass) {
1934     Opc = X86::MOV16mr;
1935   } else if (RC == &X86::GR8_NOREXRegClass) {
1936     Opc = X86::MOV8mr;
1937   } else if (RC == &X86::RFP80RegClass) {
1938     Opc = X86::ST_FpP80m;   // pops
1939   } else if (RC == &X86::RFP64RegClass) {
1940     Opc = X86::ST_Fp64m;
1941   } else if (RC == &X86::RFP32RegClass) {
1942     Opc = X86::ST_Fp32m;
1943   } else if (RC == &X86::FR32RegClass) {
1944     Opc = X86::MOVSSmr;
1945   } else if (RC == &X86::FR64RegClass) {
1946     Opc = X86::MOVSDmr;
1947   } else if (RC == &X86::VR128RegClass) {
1948     // If stack is realigned we can use aligned stores.
1949     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1950   } else if (RC == &X86::VR64RegClass) {
1951     Opc = X86::MMX_MOVQ64mr;
1952   } else {
1953     llvm_unreachable("Unknown regclass");
1954   }
1955
1956   return Opc;
1957 }
1958
1959 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1960                                        MachineBasicBlock::iterator MI,
1961                                        unsigned SrcReg, bool isKill, int FrameIdx,
1962                                        const TargetRegisterClass *RC) const {
1963   const MachineFunction &MF = *MBB.getParent();
1964   bool isAligned = (RI.getStackAlignment() >= 16) ||
1965     RI.needsStackRealignment(MF);
1966   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1967   DebugLoc DL = DebugLoc::getUnknownLoc();
1968   if (MI != MBB.end()) DL = MI->getDebugLoc();
1969   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1970     .addReg(SrcReg, getKillRegState(isKill));
1971 }
1972
1973 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1974                                   bool isKill,
1975                                   SmallVectorImpl<MachineOperand> &Addr,
1976                                   const TargetRegisterClass *RC,
1977                                   MachineInstr::mmo_iterator MMOBegin,
1978                                   MachineInstr::mmo_iterator MMOEnd,
1979                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1980   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
1981   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1982   DebugLoc DL = DebugLoc::getUnknownLoc();
1983   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1984   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1985     MIB.addOperand(Addr[i]);
1986   MIB.addReg(SrcReg, getKillRegState(isKill));
1987   (*MIB).setMemRefs(MMOBegin, MMOEnd);
1988   NewMIs.push_back(MIB);
1989 }
1990
1991 static unsigned getLoadRegOpcode(unsigned DestReg,
1992                                  const TargetRegisterClass *RC,
1993                                  bool isStackAligned,
1994                                  const TargetMachine &TM) {
1995   unsigned Opc = 0;
1996   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1997     Opc = X86::MOV64rm;
1998   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1999     Opc = X86::MOV32rm;
2000   } else if (RC == &X86::GR16RegClass) {
2001     Opc = X86::MOV16rm;
2002   } else if (RC == &X86::GR8RegClass) {
2003     // Copying to or from a physical H register on x86-64 requires a NOREX
2004     // move.  Otherwise use a normal move.
2005     if (isHReg(DestReg) &&
2006         TM.getSubtarget<X86Subtarget>().is64Bit())
2007       Opc = X86::MOV8rm_NOREX;
2008     else
2009       Opc = X86::MOV8rm;
2010   } else if (RC == &X86::GR64_ABCDRegClass) {
2011     Opc = X86::MOV64rm;
2012   } else if (RC == &X86::GR32_ABCDRegClass) {
2013     Opc = X86::MOV32rm;
2014   } else if (RC == &X86::GR16_ABCDRegClass) {
2015     Opc = X86::MOV16rm;
2016   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2017     Opc = X86::MOV8rm;
2018   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2019     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2020       Opc = X86::MOV8rm_NOREX;
2021     else
2022       Opc = X86::MOV8rm;
2023   } else if (RC == &X86::GR64_NOREXRegClass ||
2024              RC == &X86::GR64_NOREX_NOSPRegClass) {
2025     Opc = X86::MOV64rm;
2026   } else if (RC == &X86::GR32_NOREXRegClass) {
2027     Opc = X86::MOV32rm;
2028   } else if (RC == &X86::GR16_NOREXRegClass) {
2029     Opc = X86::MOV16rm;
2030   } else if (RC == &X86::GR8_NOREXRegClass) {
2031     Opc = X86::MOV8rm;
2032   } else if (RC == &X86::RFP80RegClass) {
2033     Opc = X86::LD_Fp80m;
2034   } else if (RC == &X86::RFP64RegClass) {
2035     Opc = X86::LD_Fp64m;
2036   } else if (RC == &X86::RFP32RegClass) {
2037     Opc = X86::LD_Fp32m;
2038   } else if (RC == &X86::FR32RegClass) {
2039     Opc = X86::MOVSSrm;
2040   } else if (RC == &X86::FR64RegClass) {
2041     Opc = X86::MOVSDrm;
2042   } else if (RC == &X86::VR128RegClass) {
2043     // If stack is realigned we can use aligned loads.
2044     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
2045   } else if (RC == &X86::VR64RegClass) {
2046     Opc = X86::MMX_MOVQ64rm;
2047   } else {
2048     llvm_unreachable("Unknown regclass");
2049   }
2050
2051   return Opc;
2052 }
2053
2054 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2055                                         MachineBasicBlock::iterator MI,
2056                                         unsigned DestReg, int FrameIdx,
2057                                         const TargetRegisterClass *RC) const{
2058   const MachineFunction &MF = *MBB.getParent();
2059   bool isAligned = (RI.getStackAlignment() >= 16) ||
2060     RI.needsStackRealignment(MF);
2061   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2062   DebugLoc DL = DebugLoc::getUnknownLoc();
2063   if (MI != MBB.end()) DL = MI->getDebugLoc();
2064   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2065 }
2066
2067 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2068                                  SmallVectorImpl<MachineOperand> &Addr,
2069                                  const TargetRegisterClass *RC,
2070                                  MachineInstr::mmo_iterator MMOBegin,
2071                                  MachineInstr::mmo_iterator MMOEnd,
2072                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2073   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2074   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2075   DebugLoc DL = DebugLoc::getUnknownLoc();
2076   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2077   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2078     MIB.addOperand(Addr[i]);
2079   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2080   NewMIs.push_back(MIB);
2081 }
2082
2083 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2084                                              MachineBasicBlock::iterator MI,
2085                                 const std::vector<CalleeSavedInfo> &CSI) const {
2086   if (CSI.empty())
2087     return false;
2088
2089   DebugLoc DL = DebugLoc::getUnknownLoc();
2090   if (MI != MBB.end()) DL = MI->getDebugLoc();
2091
2092   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2093   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2094   unsigned SlotSize = is64Bit ? 8 : 4;
2095
2096   MachineFunction &MF = *MBB.getParent();
2097   unsigned FPReg = RI.getFrameRegister(MF);
2098   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2099   unsigned CalleeFrameSize = 0;
2100
2101   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2102   for (unsigned i = CSI.size(); i != 0; --i) {
2103     unsigned Reg = CSI[i-1].getReg();
2104     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2105     // Add the callee-saved register as live-in. It's killed at the spill.
2106     MBB.addLiveIn(Reg);
2107     if (Reg == FPReg)
2108       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2109       continue;
2110     if (RegClass != &X86::VR128RegClass && !isWin64) {
2111       CalleeFrameSize += SlotSize;
2112       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2113     } else {
2114       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2115     }
2116   }
2117
2118   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2119   return true;
2120 }
2121
2122 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2123                                                MachineBasicBlock::iterator MI,
2124                                 const std::vector<CalleeSavedInfo> &CSI) const {
2125   if (CSI.empty())
2126     return false;
2127
2128   DebugLoc DL = DebugLoc::getUnknownLoc();
2129   if (MI != MBB.end()) DL = MI->getDebugLoc();
2130
2131   MachineFunction &MF = *MBB.getParent();
2132   unsigned FPReg = RI.getFrameRegister(MF);
2133   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2134   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2135   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2136   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2137     unsigned Reg = CSI[i].getReg();
2138     if (Reg == FPReg)
2139       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2140       continue;
2141     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2142     if (RegClass != &X86::VR128RegClass && !isWin64) {
2143       BuildMI(MBB, MI, DL, get(Opc), Reg);
2144     } else {
2145       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2146     }
2147   }
2148   return true;
2149 }
2150
2151 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2152                                      const SmallVectorImpl<MachineOperand> &MOs,
2153                                      MachineInstr *MI,
2154                                      const TargetInstrInfo &TII) {
2155   // Create the base instruction with the memory operand as the first part.
2156   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2157                                               MI->getDebugLoc(), true);
2158   MachineInstrBuilder MIB(NewMI);
2159   unsigned NumAddrOps = MOs.size();
2160   for (unsigned i = 0; i != NumAddrOps; ++i)
2161     MIB.addOperand(MOs[i]);
2162   if (NumAddrOps < 4)  // FrameIndex only
2163     addOffset(MIB, 0);
2164
2165   // Loop over the rest of the ri operands, converting them over.
2166   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2167   for (unsigned i = 0; i != NumOps; ++i) {
2168     MachineOperand &MO = MI->getOperand(i+2);
2169     MIB.addOperand(MO);
2170   }
2171   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2172     MachineOperand &MO = MI->getOperand(i);
2173     MIB.addOperand(MO);
2174   }
2175   return MIB;
2176 }
2177
2178 static MachineInstr *FuseInst(MachineFunction &MF,
2179                               unsigned Opcode, unsigned OpNo,
2180                               const SmallVectorImpl<MachineOperand> &MOs,
2181                               MachineInstr *MI, const TargetInstrInfo &TII) {
2182   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2183                                               MI->getDebugLoc(), true);
2184   MachineInstrBuilder MIB(NewMI);
2185
2186   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2187     MachineOperand &MO = MI->getOperand(i);
2188     if (i == OpNo) {
2189       assert(MO.isReg() && "Expected to fold into reg operand!");
2190       unsigned NumAddrOps = MOs.size();
2191       for (unsigned i = 0; i != NumAddrOps; ++i)
2192         MIB.addOperand(MOs[i]);
2193       if (NumAddrOps < 4)  // FrameIndex only
2194         addOffset(MIB, 0);
2195     } else {
2196       MIB.addOperand(MO);
2197     }
2198   }
2199   return MIB;
2200 }
2201
2202 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2203                                 const SmallVectorImpl<MachineOperand> &MOs,
2204                                 MachineInstr *MI) {
2205   MachineFunction &MF = *MI->getParent()->getParent();
2206   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2207
2208   unsigned NumAddrOps = MOs.size();
2209   for (unsigned i = 0; i != NumAddrOps; ++i)
2210     MIB.addOperand(MOs[i]);
2211   if (NumAddrOps < 4)  // FrameIndex only
2212     addOffset(MIB, 0);
2213   return MIB.addImm(0);
2214 }
2215
2216 MachineInstr*
2217 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2218                                     MachineInstr *MI, unsigned i,
2219                                     const SmallVectorImpl<MachineOperand> &MOs,
2220                                     unsigned Size, unsigned Align) const {
2221   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2222   bool isTwoAddrFold = false;
2223   unsigned NumOps = MI->getDesc().getNumOperands();
2224   bool isTwoAddr = NumOps > 1 &&
2225     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2226
2227   MachineInstr *NewMI = NULL;
2228   // Folding a memory location into the two-address part of a two-address
2229   // instruction is different than folding it other places.  It requires
2230   // replacing the *two* registers with the memory location.
2231   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2232       MI->getOperand(0).isReg() &&
2233       MI->getOperand(1).isReg() &&
2234       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2235     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2236     isTwoAddrFold = true;
2237   } else if (i == 0) { // If operand 0
2238     if (MI->getOpcode() == X86::MOV16r0)
2239       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2240     else if (MI->getOpcode() == X86::MOV32r0)
2241       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2242     else if (MI->getOpcode() == X86::MOV8r0)
2243       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2244     if (NewMI)
2245       return NewMI;
2246
2247     OpcodeTablePtr = &RegOp2MemOpTable0;
2248   } else if (i == 1) {
2249     OpcodeTablePtr = &RegOp2MemOpTable1;
2250   } else if (i == 2) {
2251     OpcodeTablePtr = &RegOp2MemOpTable2;
2252   }
2253
2254   // If table selected...
2255   if (OpcodeTablePtr) {
2256     // Find the Opcode to fuse
2257     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2258       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2259     if (I != OpcodeTablePtr->end()) {
2260       unsigned Opcode = I->second.first;
2261       unsigned MinAlign = I->second.second;
2262       if (Align < MinAlign)
2263         return NULL;
2264       bool NarrowToMOV32rm = false;
2265       if (Size) {
2266         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2267         if (Size < RCSize) {
2268           // Check if it's safe to fold the load. If the size of the object is
2269           // narrower than the load width, then it's not.
2270           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2271             return NULL;
2272           // If this is a 64-bit load, but the spill slot is 32, then we can do
2273           // a 32-bit load which is implicitly zero-extended. This likely is due
2274           // to liveintervalanalysis remat'ing a load from stack slot.
2275           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2276             return NULL;
2277           Opcode = X86::MOV32rm;
2278           NarrowToMOV32rm = true;
2279         }
2280       }
2281
2282       if (isTwoAddrFold)
2283         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2284       else
2285         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2286
2287       if (NarrowToMOV32rm) {
2288         // If this is the special case where we use a MOV32rm to load a 32-bit
2289         // value and zero-extend the top bits. Change the destination register
2290         // to a 32-bit one.
2291         unsigned DstReg = NewMI->getOperand(0).getReg();
2292         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2293           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2294                                                    4/*x86_subreg_32bit*/));
2295         else
2296           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2297       }
2298       return NewMI;
2299     }
2300   }
2301
2302   // No fusion
2303   if (PrintFailedFusing)
2304     errs() << "We failed to fuse operand " << i << " in " << *MI;
2305   return NULL;
2306 }
2307
2308
2309 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2310                                                   MachineInstr *MI,
2311                                            const SmallVectorImpl<unsigned> &Ops,
2312                                                   int FrameIndex) const {
2313   // Check switch flag
2314   if (NoFusing) return NULL;
2315
2316   const MachineFrameInfo *MFI = MF.getFrameInfo();
2317   unsigned Size = MFI->getObjectSize(FrameIndex);
2318   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2319   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2320     unsigned NewOpc = 0;
2321     unsigned RCSize = 0;
2322     switch (MI->getOpcode()) {
2323     default: return NULL;
2324     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2325     case X86::TEST16rr: NewOpc = X86::CMP16ri; RCSize = 2; break;
2326     case X86::TEST32rr: NewOpc = X86::CMP32ri; RCSize = 4; break;
2327     case X86::TEST64rr: NewOpc = X86::CMP64ri32; RCSize = 8; break;
2328     }
2329     // Check if it's safe to fold the load. If the size of the object is
2330     // narrower than the load width, then it's not.
2331     if (Size < RCSize)
2332       return NULL;
2333     // Change to CMPXXri r, 0 first.
2334     MI->setDesc(get(NewOpc));
2335     MI->getOperand(1).ChangeToImmediate(0);
2336   } else if (Ops.size() != 1)
2337     return NULL;
2338
2339   SmallVector<MachineOperand,4> MOs;
2340   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2341   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2342 }
2343
2344 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2345                                                   MachineInstr *MI,
2346                                            const SmallVectorImpl<unsigned> &Ops,
2347                                                   MachineInstr *LoadMI) const {
2348   // Check switch flag
2349   if (NoFusing) return NULL;
2350
2351   // Determine the alignment of the load.
2352   unsigned Alignment = 0;
2353   if (LoadMI->hasOneMemOperand())
2354     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2355   else
2356     switch (LoadMI->getOpcode()) {
2357     case X86::V_SET0:
2358     case X86::V_SETALLONES:
2359       Alignment = 16;
2360       break;
2361     case X86::FsFLD0SD:
2362       Alignment = 8;
2363       break;
2364     case X86::FsFLD0SS:
2365       Alignment = 4;
2366       break;
2367     default:
2368       llvm_unreachable("Don't know how to fold this instruction!");
2369     }
2370   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2371     unsigned NewOpc = 0;
2372     switch (MI->getOpcode()) {
2373     default: return NULL;
2374     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2375     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2376     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2377     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2378     }
2379     // Change to CMPXXri r, 0 first.
2380     MI->setDesc(get(NewOpc));
2381     MI->getOperand(1).ChangeToImmediate(0);
2382   } else if (Ops.size() != 1)
2383     return NULL;
2384
2385   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2386   switch (LoadMI->getOpcode()) {
2387   case X86::V_SET0:
2388   case X86::V_SETALLONES:
2389   case X86::FsFLD0SD:
2390   case X86::FsFLD0SS: {
2391     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2392     // Create a constant-pool entry and operands to load from it.
2393
2394     // x86-32 PIC requires a PIC base register for constant pools.
2395     unsigned PICBase = 0;
2396     if (TM.getRelocationModel() == Reloc::PIC_) {
2397       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2398         PICBase = X86::RIP;
2399       else
2400         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2401         // This doesn't work for several reasons.
2402         // 1. GlobalBaseReg may have been spilled.
2403         // 2. It may not be live at MI.
2404         return NULL;
2405     }
2406
2407     // Create a constant-pool entry.
2408     MachineConstantPool &MCP = *MF.getConstantPool();
2409     const Type *Ty;
2410     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2411       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2412     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2413       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2414     else
2415       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2416     Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2417                     Constant::getAllOnesValue(Ty) :
2418                     Constant::getNullValue(Ty);
2419     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2420
2421     // Create operands to load from the constant pool entry.
2422     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2423     MOs.push_back(MachineOperand::CreateImm(1));
2424     MOs.push_back(MachineOperand::CreateReg(0, false));
2425     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2426     MOs.push_back(MachineOperand::CreateReg(0, false));
2427     break;
2428   }
2429   default: {
2430     // Folding a normal load. Just copy the load's address operands.
2431     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2432     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2433       MOs.push_back(LoadMI->getOperand(i));
2434     break;
2435   }
2436   }
2437   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2438 }
2439
2440
2441 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2442                                   const SmallVectorImpl<unsigned> &Ops) const {
2443   // Check switch flag
2444   if (NoFusing) return 0;
2445
2446   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2447     switch (MI->getOpcode()) {
2448     default: return false;
2449     case X86::TEST8rr:
2450     case X86::TEST16rr:
2451     case X86::TEST32rr:
2452     case X86::TEST64rr:
2453       return true;
2454     }
2455   }
2456
2457   if (Ops.size() != 1)
2458     return false;
2459
2460   unsigned OpNum = Ops[0];
2461   unsigned Opc = MI->getOpcode();
2462   unsigned NumOps = MI->getDesc().getNumOperands();
2463   bool isTwoAddr = NumOps > 1 &&
2464     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2465
2466   // Folding a memory location into the two-address part of a two-address
2467   // instruction is different than folding it other places.  It requires
2468   // replacing the *two* registers with the memory location.
2469   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2470   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2471     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2472   } else if (OpNum == 0) { // If operand 0
2473     switch (Opc) {
2474     case X86::MOV8r0:
2475     case X86::MOV16r0:
2476     case X86::MOV32r0:
2477       return true;
2478     default: break;
2479     }
2480     OpcodeTablePtr = &RegOp2MemOpTable0;
2481   } else if (OpNum == 1) {
2482     OpcodeTablePtr = &RegOp2MemOpTable1;
2483   } else if (OpNum == 2) {
2484     OpcodeTablePtr = &RegOp2MemOpTable2;
2485   }
2486
2487   if (OpcodeTablePtr) {
2488     // Find the Opcode to fuse
2489     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2490       OpcodeTablePtr->find((unsigned*)Opc);
2491     if (I != OpcodeTablePtr->end())
2492       return true;
2493   }
2494   return false;
2495 }
2496
2497 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2498                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2499                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2500   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2501     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2502   if (I == MemOp2RegOpTable.end())
2503     return false;
2504   DebugLoc dl = MI->getDebugLoc();
2505   unsigned Opc = I->second.first;
2506   unsigned Index = I->second.second & 0xf;
2507   bool FoldedLoad = I->second.second & (1 << 4);
2508   bool FoldedStore = I->second.second & (1 << 5);
2509   if (UnfoldLoad && !FoldedLoad)
2510     return false;
2511   UnfoldLoad &= FoldedLoad;
2512   if (UnfoldStore && !FoldedStore)
2513     return false;
2514   UnfoldStore &= FoldedStore;
2515
2516   const TargetInstrDesc &TID = get(Opc);
2517   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2518   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2519   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2520   SmallVector<MachineOperand,2> BeforeOps;
2521   SmallVector<MachineOperand,2> AfterOps;
2522   SmallVector<MachineOperand,4> ImpOps;
2523   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2524     MachineOperand &Op = MI->getOperand(i);
2525     if (i >= Index && i < Index + X86AddrNumOperands)
2526       AddrOps.push_back(Op);
2527     else if (Op.isReg() && Op.isImplicit())
2528       ImpOps.push_back(Op);
2529     else if (i < Index)
2530       BeforeOps.push_back(Op);
2531     else if (i > Index)
2532       AfterOps.push_back(Op);
2533   }
2534
2535   // Emit the load instruction.
2536   if (UnfoldLoad) {
2537     std::pair<MachineInstr::mmo_iterator,
2538               MachineInstr::mmo_iterator> MMOs =
2539       MF.extractLoadMemRefs(MI->memoperands_begin(),
2540                             MI->memoperands_end());
2541     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2542     if (UnfoldStore) {
2543       // Address operands cannot be marked isKill.
2544       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2545         MachineOperand &MO = NewMIs[0]->getOperand(i);
2546         if (MO.isReg())
2547           MO.setIsKill(false);
2548       }
2549     }
2550   }
2551
2552   // Emit the data processing instruction.
2553   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2554   MachineInstrBuilder MIB(DataMI);
2555
2556   if (FoldedStore)
2557     MIB.addReg(Reg, RegState::Define);
2558   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2559     MIB.addOperand(BeforeOps[i]);
2560   if (FoldedLoad)
2561     MIB.addReg(Reg);
2562   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2563     MIB.addOperand(AfterOps[i]);
2564   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2565     MachineOperand &MO = ImpOps[i];
2566     MIB.addReg(MO.getReg(),
2567                getDefRegState(MO.isDef()) |
2568                RegState::Implicit |
2569                getKillRegState(MO.isKill()) |
2570                getDeadRegState(MO.isDead()) |
2571                getUndefRegState(MO.isUndef()));
2572   }
2573   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2574   unsigned NewOpc = 0;
2575   switch (DataMI->getOpcode()) {
2576   default: break;
2577   case X86::CMP64ri32:
2578   case X86::CMP32ri:
2579   case X86::CMP16ri:
2580   case X86::CMP8ri: {
2581     MachineOperand &MO0 = DataMI->getOperand(0);
2582     MachineOperand &MO1 = DataMI->getOperand(1);
2583     if (MO1.getImm() == 0) {
2584       switch (DataMI->getOpcode()) {
2585       default: break;
2586       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2587       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2588       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2589       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2590       }
2591       DataMI->setDesc(get(NewOpc));
2592       MO1.ChangeToRegister(MO0.getReg(), false);
2593     }
2594   }
2595   }
2596   NewMIs.push_back(DataMI);
2597
2598   // Emit the store instruction.
2599   if (UnfoldStore) {
2600     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2601     std::pair<MachineInstr::mmo_iterator,
2602               MachineInstr::mmo_iterator> MMOs =
2603       MF.extractStoreMemRefs(MI->memoperands_begin(),
2604                              MI->memoperands_end());
2605     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2606   }
2607
2608   return true;
2609 }
2610
2611 bool
2612 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2613                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2614   if (!N->isMachineOpcode())
2615     return false;
2616
2617   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2618     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2619   if (I == MemOp2RegOpTable.end())
2620     return false;
2621   unsigned Opc = I->second.first;
2622   unsigned Index = I->second.second & 0xf;
2623   bool FoldedLoad = I->second.second & (1 << 4);
2624   bool FoldedStore = I->second.second & (1 << 5);
2625   const TargetInstrDesc &TID = get(Opc);
2626   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2627   unsigned NumDefs = TID.NumDefs;
2628   std::vector<SDValue> AddrOps;
2629   std::vector<SDValue> BeforeOps;
2630   std::vector<SDValue> AfterOps;
2631   DebugLoc dl = N->getDebugLoc();
2632   unsigned NumOps = N->getNumOperands();
2633   for (unsigned i = 0; i != NumOps-1; ++i) {
2634     SDValue Op = N->getOperand(i);
2635     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2636       AddrOps.push_back(Op);
2637     else if (i < Index-NumDefs)
2638       BeforeOps.push_back(Op);
2639     else if (i > Index-NumDefs)
2640       AfterOps.push_back(Op);
2641   }
2642   SDValue Chain = N->getOperand(NumOps-1);
2643   AddrOps.push_back(Chain);
2644
2645   // Emit the load instruction.
2646   SDNode *Load = 0;
2647   MachineFunction &MF = DAG.getMachineFunction();
2648   if (FoldedLoad) {
2649     EVT VT = *RC->vt_begin();
2650     std::pair<MachineInstr::mmo_iterator,
2651               MachineInstr::mmo_iterator> MMOs =
2652       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2653                             cast<MachineSDNode>(N)->memoperands_end());
2654     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2655     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2656                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2657     NewNodes.push_back(Load);
2658
2659     // Preserve memory reference information.
2660     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2661   }
2662
2663   // Emit the data processing instruction.
2664   std::vector<EVT> VTs;
2665   const TargetRegisterClass *DstRC = 0;
2666   if (TID.getNumDefs() > 0) {
2667     DstRC = TID.OpInfo[0].getRegClass(&RI);
2668     VTs.push_back(*DstRC->vt_begin());
2669   }
2670   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2671     EVT VT = N->getValueType(i);
2672     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2673       VTs.push_back(VT);
2674   }
2675   if (Load)
2676     BeforeOps.push_back(SDValue(Load, 0));
2677   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2678   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2679                                       BeforeOps.size());
2680   NewNodes.push_back(NewNode);
2681
2682   // Emit the store instruction.
2683   if (FoldedStore) {
2684     AddrOps.pop_back();
2685     AddrOps.push_back(SDValue(NewNode, 0));
2686     AddrOps.push_back(Chain);
2687     std::pair<MachineInstr::mmo_iterator,
2688               MachineInstr::mmo_iterator> MMOs =
2689       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2690                              cast<MachineSDNode>(N)->memoperands_end());
2691     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2692     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2693                                                          isAligned, TM),
2694                                        dl, MVT::Other,
2695                                        &AddrOps[0], AddrOps.size());
2696     NewNodes.push_back(Store);
2697
2698     // Preserve memory reference information.
2699     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2700   }
2701
2702   return true;
2703 }
2704
2705 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2706                                       bool UnfoldLoad, bool UnfoldStore,
2707                                       unsigned *LoadRegIndex) const {
2708   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2709     MemOp2RegOpTable.find((unsigned*)Opc);
2710   if (I == MemOp2RegOpTable.end())
2711     return 0;
2712   bool FoldedLoad = I->second.second & (1 << 4);
2713   bool FoldedStore = I->second.second & (1 << 5);
2714   if (UnfoldLoad && !FoldedLoad)
2715     return 0;
2716   if (UnfoldStore && !FoldedStore)
2717     return 0;
2718   if (LoadRegIndex)
2719     *LoadRegIndex = I->second.second & 0xf;
2720   return I->second.first;
2721 }
2722
2723 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2724   if (MBB.empty()) return false;
2725
2726   switch (MBB.back().getOpcode()) {
2727   case X86::TCRETURNri:
2728   case X86::TCRETURNdi:
2729   case X86::RET:     // Return.
2730   case X86::RETI:
2731   case X86::TAILJMPd:
2732   case X86::TAILJMPr:
2733   case X86::TAILJMPm:
2734   case X86::JMP:     // Uncond branch.
2735   case X86::JMP32r:  // Indirect branch.
2736   case X86::JMP64r:  // Indirect branch (64-bit).
2737   case X86::JMP32m:  // Indirect branch through mem.
2738   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2739     return true;
2740   default: return false;
2741   }
2742 }
2743
2744 bool X86InstrInfo::
2745 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2746   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2747   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2748   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2749     return true;
2750   Cond[0].setImm(GetOppositeBranchCondition(CC));
2751   return false;
2752 }
2753
2754 bool X86InstrInfo::
2755 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2756   // FIXME: Return false for x87 stack register classes for now. We can't
2757   // allow any loads of these registers before FpGet_ST0_80.
2758   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2759            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2760 }
2761
2762 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2763   switch (Desc->TSFlags & X86II::ImmMask) {
2764   case X86II::Imm8:   return 1;
2765   case X86II::Imm16:  return 2;
2766   case X86II::Imm32:  return 4;
2767   case X86II::Imm64:  return 8;
2768   default: llvm_unreachable("Immediate size not set!");
2769     return 0;
2770   }
2771 }
2772
2773 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2774 /// e.g. r8, xmm8, etc.
2775 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2776   if (!MO.isReg()) return false;
2777   switch (MO.getReg()) {
2778   default: break;
2779   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2780   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2781   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2782   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2783   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2784   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2785   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2786   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2787   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2788   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2789     return true;
2790   }
2791   return false;
2792 }
2793
2794
2795 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2796 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2797 /// size, and 3) use of X86-64 extended registers.
2798 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2799   unsigned REX = 0;
2800   const TargetInstrDesc &Desc = MI.getDesc();
2801
2802   // Pseudo instructions do not need REX prefix byte.
2803   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2804     return 0;
2805   if (Desc.TSFlags & X86II::REX_W)
2806     REX |= 1 << 3;
2807
2808   unsigned NumOps = Desc.getNumOperands();
2809   if (NumOps) {
2810     bool isTwoAddr = NumOps > 1 &&
2811       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2812
2813     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2814     unsigned i = isTwoAddr ? 1 : 0;
2815     for (unsigned e = NumOps; i != e; ++i) {
2816       const MachineOperand& MO = MI.getOperand(i);
2817       if (MO.isReg()) {
2818         unsigned Reg = MO.getReg();
2819         if (isX86_64NonExtLowByteReg(Reg))
2820           REX |= 0x40;
2821       }
2822     }
2823
2824     switch (Desc.TSFlags & X86II::FormMask) {
2825     case X86II::MRMInitReg:
2826       if (isX86_64ExtendedReg(MI.getOperand(0)))
2827         REX |= (1 << 0) | (1 << 2);
2828       break;
2829     case X86II::MRMSrcReg: {
2830       if (isX86_64ExtendedReg(MI.getOperand(0)))
2831         REX |= 1 << 2;
2832       i = isTwoAddr ? 2 : 1;
2833       for (unsigned e = NumOps; i != e; ++i) {
2834         const MachineOperand& MO = MI.getOperand(i);
2835         if (isX86_64ExtendedReg(MO))
2836           REX |= 1 << 0;
2837       }
2838       break;
2839     }
2840     case X86II::MRMSrcMem: {
2841       if (isX86_64ExtendedReg(MI.getOperand(0)))
2842         REX |= 1 << 2;
2843       unsigned Bit = 0;
2844       i = isTwoAddr ? 2 : 1;
2845       for (; i != NumOps; ++i) {
2846         const MachineOperand& MO = MI.getOperand(i);
2847         if (MO.isReg()) {
2848           if (isX86_64ExtendedReg(MO))
2849             REX |= 1 << Bit;
2850           Bit++;
2851         }
2852       }
2853       break;
2854     }
2855     case X86II::MRM0m: case X86II::MRM1m:
2856     case X86II::MRM2m: case X86II::MRM3m:
2857     case X86II::MRM4m: case X86II::MRM5m:
2858     case X86II::MRM6m: case X86II::MRM7m:
2859     case X86II::MRMDestMem: {
2860       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2861       i = isTwoAddr ? 1 : 0;
2862       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2863         REX |= 1 << 2;
2864       unsigned Bit = 0;
2865       for (; i != e; ++i) {
2866         const MachineOperand& MO = MI.getOperand(i);
2867         if (MO.isReg()) {
2868           if (isX86_64ExtendedReg(MO))
2869             REX |= 1 << Bit;
2870           Bit++;
2871         }
2872       }
2873       break;
2874     }
2875     default: {
2876       if (isX86_64ExtendedReg(MI.getOperand(0)))
2877         REX |= 1 << 0;
2878       i = isTwoAddr ? 2 : 1;
2879       for (unsigned e = NumOps; i != e; ++i) {
2880         const MachineOperand& MO = MI.getOperand(i);
2881         if (isX86_64ExtendedReg(MO))
2882           REX |= 1 << 2;
2883       }
2884       break;
2885     }
2886     }
2887   }
2888   return REX;
2889 }
2890
2891 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2892 /// relative block address instruction
2893 ///
2894 static unsigned sizePCRelativeBlockAddress() {
2895   return 4;
2896 }
2897
2898 /// sizeGlobalAddress - Give the size of the emission of this global address
2899 ///
2900 static unsigned sizeGlobalAddress(bool dword) {
2901   return dword ? 8 : 4;
2902 }
2903
2904 /// sizeConstPoolAddress - Give the size of the emission of this constant
2905 /// pool address
2906 ///
2907 static unsigned sizeConstPoolAddress(bool dword) {
2908   return dword ? 8 : 4;
2909 }
2910
2911 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2912 /// symbol
2913 ///
2914 static unsigned sizeExternalSymbolAddress(bool dword) {
2915   return dword ? 8 : 4;
2916 }
2917
2918 /// sizeJumpTableAddress - Give the size of the emission of this jump
2919 /// table address
2920 ///
2921 static unsigned sizeJumpTableAddress(bool dword) {
2922   return dword ? 8 : 4;
2923 }
2924
2925 static unsigned sizeConstant(unsigned Size) {
2926   return Size;
2927 }
2928
2929 static unsigned sizeRegModRMByte(){
2930   return 1;
2931 }
2932
2933 static unsigned sizeSIBByte(){
2934   return 1;
2935 }
2936
2937 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2938   unsigned FinalSize = 0;
2939   // If this is a simple integer displacement that doesn't require a relocation.
2940   if (!RelocOp) {
2941     FinalSize += sizeConstant(4);
2942     return FinalSize;
2943   }
2944
2945   // Otherwise, this is something that requires a relocation.
2946   if (RelocOp->isGlobal()) {
2947     FinalSize += sizeGlobalAddress(false);
2948   } else if (RelocOp->isCPI()) {
2949     FinalSize += sizeConstPoolAddress(false);
2950   } else if (RelocOp->isJTI()) {
2951     FinalSize += sizeJumpTableAddress(false);
2952   } else {
2953     llvm_unreachable("Unknown value to relocate!");
2954   }
2955   return FinalSize;
2956 }
2957
2958 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2959                                     bool IsPIC, bool Is64BitMode) {
2960   const MachineOperand &Op3 = MI.getOperand(Op+3);
2961   int DispVal = 0;
2962   const MachineOperand *DispForReloc = 0;
2963   unsigned FinalSize = 0;
2964
2965   // Figure out what sort of displacement we have to handle here.
2966   if (Op3.isGlobal()) {
2967     DispForReloc = &Op3;
2968   } else if (Op3.isCPI()) {
2969     if (Is64BitMode || IsPIC) {
2970       DispForReloc = &Op3;
2971     } else {
2972       DispVal = 1;
2973     }
2974   } else if (Op3.isJTI()) {
2975     if (Is64BitMode || IsPIC) {
2976       DispForReloc = &Op3;
2977     } else {
2978       DispVal = 1;
2979     }
2980   } else {
2981     DispVal = 1;
2982   }
2983
2984   const MachineOperand &Base     = MI.getOperand(Op);
2985   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2986
2987   unsigned BaseReg = Base.getReg();
2988
2989   // Is a SIB byte needed?
2990   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
2991       IndexReg.getReg() == 0 &&
2992       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2993     if (BaseReg == 0) {  // Just a displacement?
2994       // Emit special case [disp32] encoding
2995       ++FinalSize;
2996       FinalSize += getDisplacementFieldSize(DispForReloc);
2997     } else {
2998       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2999       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
3000         // Emit simple indirect register encoding... [EAX] f.e.
3001         ++FinalSize;
3002       // Be pessimistic and assume it's a disp32, not a disp8
3003       } else {
3004         // Emit the most general non-SIB encoding: [REG+disp32]
3005         ++FinalSize;
3006         FinalSize += getDisplacementFieldSize(DispForReloc);
3007       }
3008     }
3009
3010   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3011     assert(IndexReg.getReg() != X86::ESP &&
3012            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3013
3014     bool ForceDisp32 = false;
3015     if (BaseReg == 0 || DispForReloc) {
3016       // Emit the normal disp32 encoding.
3017       ++FinalSize;
3018       ForceDisp32 = true;
3019     } else {
3020       ++FinalSize;
3021     }
3022
3023     FinalSize += sizeSIBByte();
3024
3025     // Do we need to output a displacement?
3026     if (DispVal != 0 || ForceDisp32) {
3027       FinalSize += getDisplacementFieldSize(DispForReloc);
3028     }
3029   }
3030   return FinalSize;
3031 }
3032
3033
3034 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3035                                     const TargetInstrDesc *Desc,
3036                                     bool IsPIC, bool Is64BitMode) {
3037
3038   unsigned Opcode = Desc->Opcode;
3039   unsigned FinalSize = 0;
3040
3041   // Emit the lock opcode prefix as needed.
3042   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3043
3044   // Emit segment override opcode prefix as needed.
3045   switch (Desc->TSFlags & X86II::SegOvrMask) {
3046   case X86II::FS:
3047   case X86II::GS:
3048    ++FinalSize;
3049    break;
3050   default: llvm_unreachable("Invalid segment!");
3051   case 0: break;  // No segment override!
3052   }
3053
3054   // Emit the repeat opcode prefix as needed.
3055   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3056
3057   // Emit the operand size opcode prefix as needed.
3058   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3059
3060   // Emit the address size opcode prefix as needed.
3061   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3062
3063   bool Need0FPrefix = false;
3064   switch (Desc->TSFlags & X86II::Op0Mask) {
3065   case X86II::TB:  // Two-byte opcode prefix
3066   case X86II::T8:  // 0F 38
3067   case X86II::TA:  // 0F 3A
3068     Need0FPrefix = true;
3069     break;
3070   case X86II::TF: // F2 0F 38
3071     ++FinalSize;
3072     Need0FPrefix = true;
3073     break;
3074   case X86II::REP: break; // already handled.
3075   case X86II::XS:   // F3 0F
3076     ++FinalSize;
3077     Need0FPrefix = true;
3078     break;
3079   case X86II::XD:   // F2 0F
3080     ++FinalSize;
3081     Need0FPrefix = true;
3082     break;
3083   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3084   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3085     ++FinalSize;
3086     break; // Two-byte opcode prefix
3087   default: llvm_unreachable("Invalid prefix!");
3088   case 0: break;  // No prefix!
3089   }
3090
3091   if (Is64BitMode) {
3092     // REX prefix
3093     unsigned REX = X86InstrInfo::determineREX(MI);
3094     if (REX)
3095       ++FinalSize;
3096   }
3097
3098   // 0x0F escape code must be emitted just before the opcode.
3099   if (Need0FPrefix)
3100     ++FinalSize;
3101
3102   switch (Desc->TSFlags & X86II::Op0Mask) {
3103   case X86II::T8:  // 0F 38
3104     ++FinalSize;
3105     break;
3106   case X86II::TA:  // 0F 3A
3107     ++FinalSize;
3108     break;
3109   case X86II::TF: // F2 0F 38
3110     ++FinalSize;
3111     break;
3112   }
3113
3114   // If this is a two-address instruction, skip one of the register operands.
3115   unsigned NumOps = Desc->getNumOperands();
3116   unsigned CurOp = 0;
3117   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3118     CurOp++;
3119   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3120     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3121     --NumOps;
3122
3123   switch (Desc->TSFlags & X86II::FormMask) {
3124   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3125   case X86II::Pseudo:
3126     // Remember the current PC offset, this is the PIC relocation
3127     // base address.
3128     switch (Opcode) {
3129     default:
3130       break;
3131     case TargetInstrInfo::INLINEASM: {
3132       const MachineFunction *MF = MI.getParent()->getParent();
3133       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3134       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3135                                           *MF->getTarget().getMCAsmInfo());
3136       break;
3137     }
3138     case TargetInstrInfo::DBG_LABEL:
3139     case TargetInstrInfo::EH_LABEL:
3140       break;
3141     case TargetInstrInfo::IMPLICIT_DEF:
3142     case TargetInstrInfo::KILL:
3143     case X86::FP_REG_KILL:
3144       break;
3145     case X86::MOVPC32r: {
3146       // This emits the "call" portion of this pseudo instruction.
3147       ++FinalSize;
3148       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3149       break;
3150     }
3151     }
3152     CurOp = NumOps;
3153     break;
3154   case X86II::RawFrm:
3155     ++FinalSize;
3156
3157     if (CurOp != NumOps) {
3158       const MachineOperand &MO = MI.getOperand(CurOp++);
3159       if (MO.isMBB()) {
3160         FinalSize += sizePCRelativeBlockAddress();
3161       } else if (MO.isGlobal()) {
3162         FinalSize += sizeGlobalAddress(false);
3163       } else if (MO.isSymbol()) {
3164         FinalSize += sizeExternalSymbolAddress(false);
3165       } else if (MO.isImm()) {
3166         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3167       } else {
3168         llvm_unreachable("Unknown RawFrm operand!");
3169       }
3170     }
3171     break;
3172
3173   case X86II::AddRegFrm:
3174     ++FinalSize;
3175     ++CurOp;
3176
3177     if (CurOp != NumOps) {
3178       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3179       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3180       if (MO1.isImm())
3181         FinalSize += sizeConstant(Size);
3182       else {
3183         bool dword = false;
3184         if (Opcode == X86::MOV64ri)
3185           dword = true;
3186         if (MO1.isGlobal()) {
3187           FinalSize += sizeGlobalAddress(dword);
3188         } else if (MO1.isSymbol())
3189           FinalSize += sizeExternalSymbolAddress(dword);
3190         else if (MO1.isCPI())
3191           FinalSize += sizeConstPoolAddress(dword);
3192         else if (MO1.isJTI())
3193           FinalSize += sizeJumpTableAddress(dword);
3194       }
3195     }
3196     break;
3197
3198   case X86II::MRMDestReg: {
3199     ++FinalSize;
3200     FinalSize += sizeRegModRMByte();
3201     CurOp += 2;
3202     if (CurOp != NumOps) {
3203       ++CurOp;
3204       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3205     }
3206     break;
3207   }
3208   case X86II::MRMDestMem: {
3209     ++FinalSize;
3210     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3211     CurOp +=  X86AddrNumOperands + 1;
3212     if (CurOp != NumOps) {
3213       ++CurOp;
3214       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3215     }
3216     break;
3217   }
3218
3219   case X86II::MRMSrcReg:
3220     ++FinalSize;
3221     FinalSize += sizeRegModRMByte();
3222     CurOp += 2;
3223     if (CurOp != NumOps) {
3224       ++CurOp;
3225       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3226     }
3227     break;
3228
3229   case X86II::MRMSrcMem: {
3230     int AddrOperands;
3231     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3232         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3233       AddrOperands = X86AddrNumOperands - 1; // No segment register
3234     else
3235       AddrOperands = X86AddrNumOperands;
3236
3237     ++FinalSize;
3238     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3239     CurOp += AddrOperands + 1;
3240     if (CurOp != NumOps) {
3241       ++CurOp;
3242       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3243     }
3244     break;
3245   }
3246
3247   case X86II::MRM0r: case X86II::MRM1r:
3248   case X86II::MRM2r: case X86II::MRM3r:
3249   case X86II::MRM4r: case X86II::MRM5r:
3250   case X86II::MRM6r: case X86II::MRM7r:
3251     ++FinalSize;
3252     if (Desc->getOpcode() == X86::LFENCE ||
3253         Desc->getOpcode() == X86::MFENCE) {
3254       // Special handling of lfence and mfence;
3255       FinalSize += sizeRegModRMByte();
3256     } else if (Desc->getOpcode() == X86::MONITOR ||
3257                Desc->getOpcode() == X86::MWAIT) {
3258       // Special handling of monitor and mwait.
3259       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3260     } else {
3261       ++CurOp;
3262       FinalSize += sizeRegModRMByte();
3263     }
3264
3265     if (CurOp != NumOps) {
3266       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3267       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3268       if (MO1.isImm())
3269         FinalSize += sizeConstant(Size);
3270       else {
3271         bool dword = false;
3272         if (Opcode == X86::MOV64ri32)
3273           dword = true;
3274         if (MO1.isGlobal()) {
3275           FinalSize += sizeGlobalAddress(dword);
3276         } else if (MO1.isSymbol())
3277           FinalSize += sizeExternalSymbolAddress(dword);
3278         else if (MO1.isCPI())
3279           FinalSize += sizeConstPoolAddress(dword);
3280         else if (MO1.isJTI())
3281           FinalSize += sizeJumpTableAddress(dword);
3282       }
3283     }
3284     break;
3285
3286   case X86II::MRM0m: case X86II::MRM1m:
3287   case X86II::MRM2m: case X86II::MRM3m:
3288   case X86II::MRM4m: case X86II::MRM5m:
3289   case X86II::MRM6m: case X86II::MRM7m: {
3290
3291     ++FinalSize;
3292     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3293     CurOp += X86AddrNumOperands;
3294
3295     if (CurOp != NumOps) {
3296       const MachineOperand &MO = MI.getOperand(CurOp++);
3297       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3298       if (MO.isImm())
3299         FinalSize += sizeConstant(Size);
3300       else {
3301         bool dword = false;
3302         if (Opcode == X86::MOV64mi32)
3303           dword = true;
3304         if (MO.isGlobal()) {
3305           FinalSize += sizeGlobalAddress(dword);
3306         } else if (MO.isSymbol())
3307           FinalSize += sizeExternalSymbolAddress(dword);
3308         else if (MO.isCPI())
3309           FinalSize += sizeConstPoolAddress(dword);
3310         else if (MO.isJTI())
3311           FinalSize += sizeJumpTableAddress(dword);
3312       }
3313     }
3314     break;
3315   }
3316
3317   case X86II::MRMInitReg:
3318     ++FinalSize;
3319     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3320     FinalSize += sizeRegModRMByte();
3321     ++CurOp;
3322     break;
3323   }
3324
3325   if (!Desc->isVariadic() && CurOp != NumOps) {
3326     std::string msg;
3327     raw_string_ostream Msg(msg);
3328     Msg << "Cannot determine size: " << MI;
3329     llvm_report_error(Msg.str());
3330   }
3331
3332
3333   return FinalSize;
3334 }
3335
3336
3337 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3338   const TargetInstrDesc &Desc = MI->getDesc();
3339   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3340   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3341   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3342   if (Desc.getOpcode() == X86::MOVPC32r)
3343     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3344   return Size;
3345 }
3346
3347 /// getGlobalBaseReg - Return a virtual register initialized with the
3348 /// the global base register value. Output instructions required to
3349 /// initialize the register in the function entry block, if necessary.
3350 ///
3351 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3352   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3353          "X86-64 PIC uses RIP relative addressing");
3354
3355   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3356   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3357   if (GlobalBaseReg != 0)
3358     return GlobalBaseReg;
3359
3360   // Insert the set of GlobalBaseReg into the first MBB of the function
3361   MachineBasicBlock &FirstMBB = MF->front();
3362   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3363   DebugLoc DL = DebugLoc::getUnknownLoc();
3364   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3365   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3366   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3367
3368   const TargetInstrInfo *TII = TM.getInstrInfo();
3369   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3370   // only used in JIT code emission as displacement to pc.
3371   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3372
3373   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3374   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3375   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3376     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3377     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3378     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3379       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3380                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3381   } else {
3382     GlobalBaseReg = PC;
3383   }
3384
3385   X86FI->setGlobalBaseReg(GlobalBaseReg);
3386   return GlobalBaseReg;
3387 }