lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40   cl::opt<bool>
  41   ReMatPICStubLoad("remat-pic-stub-load",
  42                    cl::desc("Re-materialize load from stub in PIC mode"),
  43                    cl::init(false), cl::Hidden);
  44 }
  45
  46 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  47   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  48     TM(tm), RI(tm, *this) {
  49   SmallVector<unsigned,16> AmbEntries;
  50   static const unsigned OpTbl2Addr[][2] = {
  51     { X86::ADC32ri,     X86::ADC32mi },
  52     { X86::ADC32ri8,    X86::ADC32mi8 },
  53     { X86::ADC32rr,     X86::ADC32mr },
  54     { X86::ADC64ri32,   X86::ADC64mi32 },
  55     { X86::ADC64ri8,    X86::ADC64mi8 },
  56     { X86::ADC64rr,     X86::ADC64mr },
  57     { X86::ADD16ri,     X86::ADD16mi },
  58     { X86::ADD16ri8,    X86::ADD16mi8 },
  59     { X86::ADD16rr,     X86::ADD16mr },
  60     { X86::ADD32ri,     X86::ADD32mi },
  61     { X86::ADD32ri8,    X86::ADD32mi8 },
  62     { X86::ADD32rr,     X86::ADD32mr },
  63     { X86::ADD64ri32,   X86::ADD64mi32 },
  64     { X86::ADD64ri8,    X86::ADD64mi8 },
  65     { X86::ADD64rr,     X86::ADD64mr },
  66     { X86::ADD8ri,      X86::ADD8mi },
  67     { X86::ADD8rr,      X86::ADD8mr },
  68     { X86::AND16ri,     X86::AND16mi },
  69     { X86::AND16ri8,    X86::AND16mi8 },
  70     { X86::AND16rr,     X86::AND16mr },
  71     { X86::AND32ri,     X86::AND32mi },
  72     { X86::AND32ri8,    X86::AND32mi8 },
  73     { X86::AND32rr,     X86::AND32mr },
  74     { X86::AND64ri32,   X86::AND64mi32 },
  75     { X86::AND64ri8,    X86::AND64mi8 },
  76     { X86::AND64rr,     X86::AND64mr },
  77     { X86::AND8ri,      X86::AND8mi },
  78     { X86::AND8rr,      X86::AND8mr },
  79     { X86::DEC16r,      X86::DEC16m },
  80     { X86::DEC32r,      X86::DEC32m },
  81     { X86::DEC64_16r,   X86::DEC64_16m },
  82     { X86::DEC64_32r,   X86::DEC64_32m },
  83     { X86::DEC64r,      X86::DEC64m },
  84     { X86::DEC8r,       X86::DEC8m },
  85     { X86::INC16r,      X86::INC16m },
  86     { X86::INC32r,      X86::INC32m },
  87     { X86::INC64_16r,   X86::INC64_16m },
  88     { X86::INC64_32r,   X86::INC64_32m },
  89     { X86::INC64r,      X86::INC64m },
  90     { X86::INC8r,       X86::INC8m },
  91     { X86::NEG16r,      X86::NEG16m },
  92     { X86::NEG32r,      X86::NEG32m },
  93     { X86::NEG64r,      X86::NEG64m },
  94     { X86::NEG8r,       X86::NEG8m },
  95     { X86::NOT16r,      X86::NOT16m },
  96     { X86::NOT32r,      X86::NOT32m },
  97     { X86::NOT64r,      X86::NOT64m },
  98     { X86::NOT8r,       X86::NOT8m },
  99     { X86::OR16ri,      X86::OR16mi },
 100     { X86::OR16ri8,     X86::OR16mi8 },
 101     { X86::OR16rr,      X86::OR16mr },
 102     { X86::OR32ri,      X86::OR32mi },
 103     { X86::OR32ri8,     X86::OR32mi8 },
 104     { X86::OR32rr,      X86::OR32mr },
 105     { X86::OR64ri32,    X86::OR64mi32 },
 106     { X86::OR64ri8,     X86::OR64mi8 },
 107     { X86::OR64rr,      X86::OR64mr },
 108     { X86::OR8ri,       X86::OR8mi },
 109     { X86::OR8rr,       X86::OR8mr },
 110     { X86::ROL16r1,     X86::ROL16m1 },
 111     { X86::ROL16rCL,    X86::ROL16mCL },
 112     { X86::ROL16ri,     X86::ROL16mi },
 113     { X86::ROL32r1,     X86::ROL32m1 },
 114     { X86::ROL32rCL,    X86::ROL32mCL },
 115     { X86::ROL32ri,     X86::ROL32mi },
 116     { X86::ROL64r1,     X86::ROL64m1 },
 117     { X86::ROL64rCL,    X86::ROL64mCL },
 118     { X86::ROL64ri,     X86::ROL64mi },
 119     { X86::ROL8r1,      X86::ROL8m1 },
 120     { X86::ROL8rCL,     X86::ROL8mCL },
 121     { X86::ROL8ri,      X86::ROL8mi },
 122     { X86::ROR16r1,     X86::ROR16m1 },
 123     { X86::ROR16rCL,    X86::ROR16mCL },
 124     { X86::ROR16ri,     X86::ROR16mi },
 125     { X86::ROR32r1,     X86::ROR32m1 },
 126     { X86::ROR32rCL,    X86::ROR32mCL },
 127     { X86::ROR32ri,     X86::ROR32mi },
 128     { X86::ROR64r1,     X86::ROR64m1 },
 129     { X86::ROR64rCL,    X86::ROR64mCL },
 130     { X86::ROR64ri,     X86::ROR64mi },
 131     { X86::ROR8r1,      X86::ROR8m1 },
 132     { X86::ROR8rCL,     X86::ROR8mCL },
 133     { X86::ROR8ri,      X86::ROR8mi },
 134     { X86::SAR16r1,     X86::SAR16m1 },
 135     { X86::SAR16rCL,    X86::SAR16mCL },
 136     { X86::SAR16ri,     X86::SAR16mi },
 137     { X86::SAR32r1,     X86::SAR32m1 },
 138     { X86::SAR32rCL,    X86::SAR32mCL },
 139     { X86::SAR32ri,     X86::SAR32mi },
 140     { X86::SAR64r1,     X86::SAR64m1 },
 141     { X86::SAR64rCL,    X86::SAR64mCL },
 142     { X86::SAR64ri,     X86::SAR64mi },
 143     { X86::SAR8r1,      X86::SAR8m1 },
 144     { X86::SAR8rCL,     X86::SAR8mCL },
 145     { X86::SAR8ri,      X86::SAR8mi },
 146     { X86::SBB32ri,     X86::SBB32mi },
 147     { X86::SBB32ri8,    X86::SBB32mi8 },
 148     { X86::SBB32rr,     X86::SBB32mr },
 149     { X86::SBB64ri32,   X86::SBB64mi32 },
 150     { X86::SBB64ri8,    X86::SBB64mi8 },
 151     { X86::SBB64rr,     X86::SBB64mr },
 152     { X86::SHL16rCL,    X86::SHL16mCL },
 153     { X86::SHL16ri,     X86::SHL16mi },
 154     { X86::SHL32rCL,    X86::SHL32mCL },
 155     { X86::SHL32ri,     X86::SHL32mi },
 156     { X86::SHL64rCL,    X86::SHL64mCL },
 157     { X86::SHL64ri,     X86::SHL64mi },
 158     { X86::SHL8rCL,     X86::SHL8mCL },
 159     { X86::SHL8ri,      X86::SHL8mi },
 160     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 161     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 162     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 163     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 164     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 165     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 166     { X86::SHR16r1,     X86::SHR16m1 },
 167     { X86::SHR16rCL,    X86::SHR16mCL },
 168     { X86::SHR16ri,     X86::SHR16mi },
 169     { X86::SHR32r1,     X86::SHR32m1 },
 170     { X86::SHR32rCL,    X86::SHR32mCL },
 171     { X86::SHR32ri,     X86::SHR32mi },
 172     { X86::SHR64r1,     X86::SHR64m1 },
 173     { X86::SHR64rCL,    X86::SHR64mCL },
 174     { X86::SHR64ri,     X86::SHR64mi },
 175     { X86::SHR8r1,      X86::SHR8m1 },
 176     { X86::SHR8rCL,     X86::SHR8mCL },
 177     { X86::SHR8ri,      X86::SHR8mi },
 178     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 179     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 180     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 181     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 182     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 183     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 184     { X86::SUB16ri,     X86::SUB16mi },
 185     { X86::SUB16ri8,    X86::SUB16mi8 },
 186     { X86::SUB16rr,     X86::SUB16mr },
 187     { X86::SUB32ri,     X86::SUB32mi },
 188     { X86::SUB32ri8,    X86::SUB32mi8 },
 189     { X86::SUB32rr,     X86::SUB32mr },
 190     { X86::SUB64ri32,   X86::SUB64mi32 },
 191     { X86::SUB64ri8,    X86::SUB64mi8 },
 192     { X86::SUB64rr,     X86::SUB64mr },
 193     { X86::SUB8ri,      X86::SUB8mi },
 194     { X86::SUB8rr,      X86::SUB8mr },
 195     { X86::XOR16ri,     X86::XOR16mi },
 196     { X86::XOR16ri8,    X86::XOR16mi8 },
 197     { X86::XOR16rr,     X86::XOR16mr },
 198     { X86::XOR32ri,     X86::XOR32mi },
 199     { X86::XOR32ri8,    X86::XOR32mi8 },
 200     { X86::XOR32rr,     X86::XOR32mr },
 201     { X86::XOR64ri32,   X86::XOR64mi32 },
 202     { X86::XOR64ri8,    X86::XOR64mi8 },
 203     { X86::XOR64rr,     X86::XOR64mr },
 204     { X86::XOR8ri,      X86::XOR8mi },
 205     { X86::XOR8rr,      X86::XOR8mr }
 206   };
 207
 208   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 209     unsigned RegOp = OpTbl2Addr[i][0];
 210     unsigned MemOp = OpTbl2Addr[i][1];
 211     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 212       assert(false && "Duplicated entries?");
 213     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 214     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 215                                                 std::make_pair(RegOp, AuxInfo))))
 216       AmbEntries.push_back(MemOp);
 217   }
 218
 219   // If the third value is 1, then it's folding either a load or a store.
 220   static const unsigned OpTbl0[][3] = {
 221     { X86::CALL32r,     X86::CALL32m, 1 },
 222     { X86::CALL64r,     X86::CALL64m, 1 },
 223     { X86::CMP16ri,     X86::CMP16mi, 1 },
 224     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 225     { X86::CMP16rr,     X86::CMP16mr, 1 },
 226     { X86::CMP32ri,     X86::CMP32mi, 1 },
 227     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 228     { X86::CMP32rr,     X86::CMP32mr, 1 },
 229     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 230     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 231     { X86::CMP64rr,     X86::CMP64mr, 1 },
 232     { X86::CMP8ri,      X86::CMP8mi, 1 },
 233     { X86::CMP8rr,      X86::CMP8mr, 1 },
 234     { X86::DIV16r,      X86::DIV16m, 1 },
 235     { X86::DIV32r,      X86::DIV32m, 1 },
 236     { X86::DIV64r,      X86::DIV64m, 1 },
 237     { X86::DIV8r,       X86::DIV8m, 1 },
 238     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 239     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 240     { X86::IDIV16r,     X86::IDIV16m, 1 },
 241     { X86::IDIV32r,     X86::IDIV32m, 1 },
 242     { X86::IDIV64r,     X86::IDIV64m, 1 },
 243     { X86::IDIV8r,      X86::IDIV8m, 1 },
 244     { X86::IMUL16r,     X86::IMUL16m, 1 },
 245     { X86::IMUL32r,     X86::IMUL32m, 1 },
 246     { X86::IMUL64r,     X86::IMUL64m, 1 },
 247     { X86::IMUL8r,      X86::IMUL8m, 1 },
 248     { X86::JMP32r,      X86::JMP32m, 1 },
 249     { X86::JMP64r,      X86::JMP64m, 1 },
 250     { X86::MOV16ri,     X86::MOV16mi, 0 },
 251     { X86::MOV16rr,     X86::MOV16mr, 0 },
 252     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 253     { X86::MOV32ri,     X86::MOV32mi, 0 },
 254     { X86::MOV32rr,     X86::MOV32mr, 0 },
 255     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 256     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 257     { X86::MOV64rr,     X86::MOV64mr, 0 },
 258     { X86::MOV8ri,      X86::MOV8mi, 0 },
 259     { X86::MOV8rr,      X86::MOV8mr, 0 },
 260     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 261     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 262     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 263     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 264     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 265     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 266     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 267     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 268     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 269     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 270     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 271     { X86::MUL16r,      X86::MUL16m, 1 },
 272     { X86::MUL32r,      X86::MUL32m, 1 },
 273     { X86::MUL64r,      X86::MUL64m, 1 },
 274     { X86::MUL8r,       X86::MUL8m, 1 },
 275     { X86::SETAEr,      X86::SETAEm, 0 },
 276     { X86::SETAr,       X86::SETAm, 0 },
 277     { X86::SETBEr,      X86::SETBEm, 0 },
 278     { X86::SETBr,       X86::SETBm, 0 },
 279     { X86::SETEr,       X86::SETEm, 0 },
 280     { X86::SETGEr,      X86::SETGEm, 0 },
 281     { X86::SETGr,       X86::SETGm, 0 },
 282     { X86::SETLEr,      X86::SETLEm, 0 },
 283     { X86::SETLr,       X86::SETLm, 0 },
 284     { X86::SETNEr,      X86::SETNEm, 0 },
 285     { X86::SETNPr,      X86::SETNPm, 0 },
 286     { X86::SETNSr,      X86::SETNSm, 0 },
 287     { X86::SETPr,       X86::SETPm, 0 },
 288     { X86::SETSr,       X86::SETSm, 0 },
 289     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 290     { X86::TEST16ri,    X86::TEST16mi, 1 },
 291     { X86::TEST32ri,    X86::TEST32mi, 1 },
 292     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 293     { X86::TEST8ri,     X86::TEST8mi, 1 }
 294   };
 295
 296   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 297     unsigned RegOp = OpTbl0[i][0];
 298     unsigned MemOp = OpTbl0[i][1];
 299     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 300       assert(false && "Duplicated entries?");
 301     unsigned FoldedLoad = OpTbl0[i][2];
 302     // Index 0, folded load or store.
 303     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 304     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 305       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 306                                                std::make_pair(RegOp, AuxInfo))))
 307         AmbEntries.push_back(MemOp);
 308   }
 309
 310   static const unsigned OpTbl1[][2] = {
 311     { X86::CMP16rr,         X86::CMP16rm },
 312     { X86::CMP32rr,         X86::CMP32rm },
 313     { X86::CMP64rr,         X86::CMP64rm },
 314     { X86::CMP8rr,          X86::CMP8rm },
 315     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 316     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 317     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 318     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 319     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 320     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 321     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 322     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 323     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 324     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 325     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 326     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 327     { X86::IMUL16rri,       X86::IMUL16rmi },
 328     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 329     { X86::IMUL32rri,       X86::IMUL32rmi },
 330     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 331     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 332     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 333     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 334     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 335     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 336     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 337     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 338     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 339     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 340     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 341     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 342     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 343     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 344     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 345     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 346     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 347     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 348     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 349     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 350     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 351     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 352     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 353     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 354     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 355     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 356     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 357     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 358     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 359     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 360     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 361     { X86::MOV16rr,         X86::MOV16rm },
 362     { X86::MOV16to16_,      X86::MOV16_rm },
 363     { X86::MOV32rr,         X86::MOV32rm },
 364     { X86::MOV32to32_,      X86::MOV32_rm },
 365     { X86::MOV64rr,         X86::MOV64rm },
 366     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 367     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 368     { X86::MOV8rr,          X86::MOV8rm },
 369     { X86::MOVAPDrr,        X86::MOVAPDrm },
 370     { X86::MOVAPSrr,        X86::MOVAPSrm },
 371     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 372     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 373     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 374     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 375     { X86::MOVSDrr,         X86::MOVSDrm },
 376     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 377     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 378     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 379     { X86::MOVSSrr,         X86::MOVSSrm },
 380     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 381     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 382     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 383     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 384     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 385     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 386     { X86::MOVUPDrr,        X86::MOVUPDrm },
 387     { X86::MOVUPSrr,        X86::MOVUPSrm },
 388     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 389     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 390     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 391     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 392     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 393     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 394     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 395     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 396     { X86::PSHUFDri,        X86::PSHUFDmi },
 397     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 398     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 399     { X86::RCPPSr,          X86::RCPPSm },
 400     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 401     { X86::RSQRTPSr,        X86::RSQRTPSm },
 402     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 403     { X86::RSQRTSSr,        X86::RSQRTSSm },
 404     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 405     { X86::SQRTPDr,         X86::SQRTPDm },
 406     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 407     { X86::SQRTPSr,         X86::SQRTPSm },
 408     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 409     { X86::SQRTSDr,         X86::SQRTSDm },
 410     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 411     { X86::SQRTSSr,         X86::SQRTSSm },
 412     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 413     { X86::TEST16rr,        X86::TEST16rm },
 414     { X86::TEST32rr,        X86::TEST32rm },
 415     { X86::TEST64rr,        X86::TEST64rm },
 416     { X86::TEST8rr,         X86::TEST8rm },
 417     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 418     { X86::UCOMISDrr,       X86::UCOMISDrm },
 419     { X86::UCOMISSrr,       X86::UCOMISSrm }
 420   };
 421
 422   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 423     unsigned RegOp = OpTbl1[i][0];
 424     unsigned MemOp = OpTbl1[i][1];
 425     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 426       assert(false && "Duplicated entries?");
 427     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 428     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 429       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 430                                                std::make_pair(RegOp, AuxInfo))))
 431         AmbEntries.push_back(MemOp);
 432   }
 433
 434   static const unsigned OpTbl2[][2] = {
 435     { X86::ADC32rr,         X86::ADC32rm },
 436     { X86::ADC64rr,         X86::ADC64rm },
 437     { X86::ADD16rr,         X86::ADD16rm },
 438     { X86::ADD32rr,         X86::ADD32rm },
 439     { X86::ADD64rr,         X86::ADD64rm },
 440     { X86::ADD8rr,          X86::ADD8rm },
 441     { X86::ADDPDrr,         X86::ADDPDrm },
 442     { X86::ADDPSrr,         X86::ADDPSrm },
 443     { X86::ADDSDrr,         X86::ADDSDrm },
 444     { X86::ADDSSrr,         X86::ADDSSrm },
 445     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 446     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 447     { X86::AND16rr,         X86::AND16rm },
 448     { X86::AND32rr,         X86::AND32rm },
 449     { X86::AND64rr,         X86::AND64rm },
 450     { X86::AND8rr,          X86::AND8rm },
 451     { X86::ANDNPDrr,        X86::ANDNPDrm },
 452     { X86::ANDNPSrr,        X86::ANDNPSrm },
 453     { X86::ANDPDrr,         X86::ANDPDrm },
 454     { X86::ANDPSrr,         X86::ANDPSrm },
 455     { X86::CMOVA16rr,       X86::CMOVA16rm },
 456     { X86::CMOVA32rr,       X86::CMOVA32rm },
 457     { X86::CMOVA64rr,       X86::CMOVA64rm },
 458     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 459     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 460     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 461     { X86::CMOVB16rr,       X86::CMOVB16rm },
 462     { X86::CMOVB32rr,       X86::CMOVB32rm },
 463     { X86::CMOVB64rr,       X86::CMOVB64rm },
 464     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 465     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 466     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 467     { X86::CMOVE16rr,       X86::CMOVE16rm },
 468     { X86::CMOVE32rr,       X86::CMOVE32rm },
 469     { X86::CMOVE64rr,       X86::CMOVE64rm },
 470     { X86::CMOVG16rr,       X86::CMOVG16rm },
 471     { X86::CMOVG32rr,       X86::CMOVG32rm },
 472     { X86::CMOVG64rr,       X86::CMOVG64rm },
 473     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 474     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 475     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 476     { X86::CMOVL16rr,       X86::CMOVL16rm },
 477     { X86::CMOVL32rr,       X86::CMOVL32rm },
 478     { X86::CMOVL64rr,       X86::CMOVL64rm },
 479     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 480     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 481     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 482     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 483     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 484     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 485     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 486     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 487     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 488     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 489     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 490     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 491     { X86::CMOVP16rr,       X86::CMOVP16rm },
 492     { X86::CMOVP32rr,       X86::CMOVP32rm },
 493     { X86::CMOVP64rr,       X86::CMOVP64rm },
 494     { X86::CMOVS16rr,       X86::CMOVS16rm },
 495     { X86::CMOVS32rr,       X86::CMOVS32rm },
 496     { X86::CMOVS64rr,       X86::CMOVS64rm },
 497     { X86::CMPPDrri,        X86::CMPPDrmi },
 498     { X86::CMPPSrri,        X86::CMPPSrmi },
 499     { X86::CMPSDrr,         X86::CMPSDrm },
 500     { X86::CMPSSrr,         X86::CMPSSrm },
 501     { X86::DIVPDrr,         X86::DIVPDrm },
 502     { X86::DIVPSrr,         X86::DIVPSrm },
 503     { X86::DIVSDrr,         X86::DIVSDrm },
 504     { X86::DIVSSrr,         X86::DIVSSrm },
 505     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 506     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 507     { X86::FsANDPDrr,       X86::FsANDPDrm },
 508     { X86::FsANDPSrr,       X86::FsANDPSrm },
 509     { X86::FsORPDrr,        X86::FsORPDrm },
 510     { X86::FsORPSrr,        X86::FsORPSrm },
 511     { X86::FsXORPDrr,       X86::FsXORPDrm },
 512     { X86::FsXORPSrr,       X86::FsXORPSrm },
 513     { X86::HADDPDrr,        X86::HADDPDrm },
 514     { X86::HADDPSrr,        X86::HADDPSrm },
 515     { X86::HSUBPDrr,        X86::HSUBPDrm },
 516     { X86::HSUBPSrr,        X86::HSUBPSrm },
 517     { X86::IMUL16rr,        X86::IMUL16rm },
 518     { X86::IMUL32rr,        X86::IMUL32rm },
 519     { X86::IMUL64rr,        X86::IMUL64rm },
 520     { X86::MAXPDrr,         X86::MAXPDrm },
 521     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 522     { X86::MAXPSrr,         X86::MAXPSrm },
 523     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 524     { X86::MAXSDrr,         X86::MAXSDrm },
 525     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 526     { X86::MAXSSrr,         X86::MAXSSrm },
 527     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 528     { X86::MINPDrr,         X86::MINPDrm },
 529     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 530     { X86::MINPSrr,         X86::MINPSrm },
 531     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 532     { X86::MINSDrr,         X86::MINSDrm },
 533     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 534     { X86::MINSSrr,         X86::MINSSrm },
 535     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 536     { X86::MULPDrr,         X86::MULPDrm },
 537     { X86::MULPSrr,         X86::MULPSrm },
 538     { X86::MULSDrr,         X86::MULSDrm },
 539     { X86::MULSSrr,         X86::MULSSrm },
 540     { X86::OR16rr,          X86::OR16rm },
 541     { X86::OR32rr,          X86::OR32rm },
 542     { X86::OR64rr,          X86::OR64rm },
 543     { X86::OR8rr,           X86::OR8rm },
 544     { X86::ORPDrr,          X86::ORPDrm },
 545     { X86::ORPSrr,          X86::ORPSrm },
 546     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 547     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 548     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 549     { X86::PADDBrr,         X86::PADDBrm },
 550     { X86::PADDDrr,         X86::PADDDrm },
 551     { X86::PADDQrr,         X86::PADDQrm },
 552     { X86::PADDSBrr,        X86::PADDSBrm },
 553     { X86::PADDSWrr,        X86::PADDSWrm },
 554     { X86::PADDWrr,         X86::PADDWrm },
 555     { X86::PANDNrr,         X86::PANDNrm },
 556     { X86::PANDrr,          X86::PANDrm },
 557     { X86::PAVGBrr,         X86::PAVGBrm },
 558     { X86::PAVGWrr,         X86::PAVGWrm },
 559     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 560     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 561     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 562     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 563     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 564     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 565     { X86::PINSRWrri,       X86::PINSRWrmi },
 566     { X86::PMADDWDrr,       X86::PMADDWDrm },
 567     { X86::PMAXSWrr,        X86::PMAXSWrm },
 568     { X86::PMAXUBrr,        X86::PMAXUBrm },
 569     { X86::PMINSWrr,        X86::PMINSWrm },
 570     { X86::PMINUBrr,        X86::PMINUBrm },
 571     { X86::PMULHUWrr,       X86::PMULHUWrm },
 572     { X86::PMULHWrr,        X86::PMULHWrm },
 573     { X86::PMULLWrr,        X86::PMULLWrm },
 574     { X86::PMULUDQrr,       X86::PMULUDQrm },
 575     { X86::PORrr,           X86::PORrm },
 576     { X86::PSADBWrr,        X86::PSADBWrm },
 577     { X86::PSLLDrr,         X86::PSLLDrm },
 578     { X86::PSLLQrr,         X86::PSLLQrm },
 579     { X86::PSLLWrr,         X86::PSLLWrm },
 580     { X86::PSRADrr,         X86::PSRADrm },
 581     { X86::PSRAWrr,         X86::PSRAWrm },
 582     { X86::PSRLDrr,         X86::PSRLDrm },
 583     { X86::PSRLQrr,         X86::PSRLQrm },
 584     { X86::PSRLWrr,         X86::PSRLWrm },
 585     { X86::PSUBBrr,         X86::PSUBBrm },
 586     { X86::PSUBDrr,         X86::PSUBDrm },
 587     { X86::PSUBSBrr,        X86::PSUBSBrm },
 588     { X86::PSUBSWrr,        X86::PSUBSWrm },
 589     { X86::PSUBWrr,         X86::PSUBWrm },
 590     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 591     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 592     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 593     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 594     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 595     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 596     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 597     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 598     { X86::PXORrr,          X86::PXORrm },
 599     { X86::SBB32rr,         X86::SBB32rm },
 600     { X86::SBB64rr,         X86::SBB64rm },
 601     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 602     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 603     { X86::SUB16rr,         X86::SUB16rm },
 604     { X86::SUB32rr,         X86::SUB32rm },
 605     { X86::SUB64rr,         X86::SUB64rm },
 606     { X86::SUB8rr,          X86::SUB8rm },
 607     { X86::SUBPDrr,         X86::SUBPDrm },
 608     { X86::SUBPSrr,         X86::SUBPSrm },
 609     { X86::SUBSDrr,         X86::SUBSDrm },
 610     { X86::SUBSSrr,         X86::SUBSSrm },
 611     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 612     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 613     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 614     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 615     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 616     { X86::XOR16rr,         X86::XOR16rm },
 617     { X86::XOR32rr,         X86::XOR32rm },
 618     { X86::XOR64rr,         X86::XOR64rm },
 619     { X86::XOR8rr,          X86::XOR8rm },
 620     { X86::XORPDrr,         X86::XORPDrm },
 621     { X86::XORPSrr,         X86::XORPSrm }
 622   };
 623
 624   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 625     unsigned RegOp = OpTbl2[i][0];
 626     unsigned MemOp = OpTbl2[i][1];
 627     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 628       assert(false && "Duplicated entries?");
 629     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 630     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 631                                                std::make_pair(RegOp, AuxInfo))))
 632       AmbEntries.push_back(MemOp);
 633   }
 634
 635   // Remove ambiguous entries.
 636   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 637 }
 638
 639 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 640                                unsigned& sourceReg,
 641                                unsigned& destReg) const {
 642   switch (MI.getOpcode()) {
 643   default:
 644     return false;
 645   case X86::MOV8rr:
 646   case X86::MOV16rr:
 647   case X86::MOV32rr:
 648   case X86::MOV64rr:
 649   case X86::MOV16to16_:
 650   case X86::MOV32to32_:
 651   case X86::MOVSSrr:
 652   case X86::MOVSDrr:
 653
 654   // FP Stack register class copies
 655   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 656   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 657   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 658
 659   case X86::FsMOVAPSrr:
 660   case X86::FsMOVAPDrr:
 661   case X86::MOVAPSrr:
 662   case X86::MOVAPDrr:
 663   case X86::MOVSS2PSrr:
 664   case X86::MOVSD2PDrr:
 665   case X86::MOVPS2SSrr:
 666   case X86::MOVPD2SDrr:
 667   case X86::MMX_MOVD64rr:
 668   case X86::MMX_MOVQ64rr:
 669     assert(MI.getNumOperands() >= 2 &&
 670            MI.getOperand(0).isRegister() &&
 671            MI.getOperand(1).isRegister() &&
 672            "invalid register-register move instruction");
 673     sourceReg = MI.getOperand(1).getReg();
 674     destReg = MI.getOperand(0).getReg();
 675     return true;
 676   }
 677 }
 678
 679 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 680                                            int &FrameIndex) const {
 681   switch (MI->getOpcode()) {
 682   default: break;
 683   case X86::MOV8rm:
 684   case X86::MOV16rm:
 685   case X86::MOV16_rm:
 686   case X86::MOV32rm:
 687   case X86::MOV32_rm:
 688   case X86::MOV64rm:
 689   case X86::LD_Fp64m:
 690   case X86::MOVSSrm:
 691   case X86::MOVSDrm:
 692   case X86::MOVAPSrm:
 693   case X86::MOVAPDrm:
 694   case X86::MMX_MOVD64rm:
 695   case X86::MMX_MOVQ64rm:
 696     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 697         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 698         MI->getOperand(2).getImm() == 1 &&
 699         MI->getOperand(3).getReg() == 0 &&
 700         MI->getOperand(4).getImm() == 0) {
 701       FrameIndex = MI->getOperand(1).getIndex();
 702       return MI->getOperand(0).getReg();
 703     }
 704     break;
 705   }
 706   return 0;
 707 }
 708
 709 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 710                                           int &FrameIndex) const {
 711   switch (MI->getOpcode()) {
 712   default: break;
 713   case X86::MOV8mr:
 714   case X86::MOV16mr:
 715   case X86::MOV16_mr:
 716   case X86::MOV32mr:
 717   case X86::MOV32_mr:
 718   case X86::MOV64mr:
 719   case X86::ST_FpP64m:
 720   case X86::MOVSSmr:
 721   case X86::MOVSDmr:
 722   case X86::MOVAPSmr:
 723   case X86::MOVAPDmr:
 724   case X86::MMX_MOVD64mr:
 725   case X86::MMX_MOVQ64mr:
 726   case X86::MMX_MOVNTQmr:
 727     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 728         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 729         MI->getOperand(1).getImm() == 1 &&
 730         MI->getOperand(2).getReg() == 0 &&
 731         MI->getOperand(3).getImm() == 0) {
 732       FrameIndex = MI->getOperand(0).getIndex();
 733       return MI->getOperand(4).getReg();
 734     }
 735     break;
 736   }
 737   return 0;
 738 }
 739
 740
 741 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 742 /// X86::MOVPC32r.
 743 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 744   bool isPICBase = false;
 745   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 746          E = MRI.def_end(); I != E; ++I) {
 747     MachineInstr *DefMI = I.getOperand().getParent();
 748     if (DefMI->getOpcode() != X86::MOVPC32r)
 749       return false;
 750     assert(!isPICBase && "More than one PIC base?");
 751     isPICBase = true;
 752   }
 753   return isPICBase;
 754 }
 755
 756 /// isGVStub - Return true if the GV requires an extra load to get the
 757 /// real address.
 758 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 759   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 760 }
 761
 762 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 763   switch (MI->getOpcode()) {
 764   default: break;
 765     case X86::MOV8rm:
 766     case X86::MOV16rm:
 767     case X86::MOV16_rm:
 768     case X86::MOV32rm:
 769     case X86::MOV32_rm:
 770     case X86::MOV64rm:
 771     case X86::LD_Fp64m:
 772     case X86::MOVSSrm:
 773     case X86::MOVSDrm:
 774     case X86::MOVAPSrm:
 775     case X86::MOVAPDrm:
 776     case X86::MMX_MOVD64rm:
 777     case X86::MMX_MOVQ64rm: {
 778       // Loads from constant pools are trivially rematerializable.
 779       if (MI->getOperand(1).isReg() &&
 780           MI->getOperand(2).isImm() &&
 781           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 782           (MI->getOperand(4).isCPI() ||
 783            (MI->getOperand(4).isGlobal() &&
 784             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 785         unsigned BaseReg = MI->getOperand(1).getReg();
 786         if (BaseReg == 0)
 787           return true;
 788         // Allow re-materialization of PIC load.
 789         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 790           return false;
 791         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 792         bool isPICBase = false;
 793         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 794                E = MRI.def_end(); I != E; ++I) {
 795           MachineInstr *DefMI = I.getOperand().getParent();
 796           if (DefMI->getOpcode() != X86::MOVPC32r)
 797             return false;
 798           assert(!isPICBase && "More than one PIC base?");
 799           isPICBase = true;
 800         }
 801         return isPICBase;
 802       }
 803       return false;
 804     }
 805
 806      case X86::LEA32r:
 807      case X86::LEA64r: {
 808        if (MI->getOperand(1).isReg() &&
 809            MI->getOperand(2).isImm() &&
 810            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 811            !MI->getOperand(4).isReg()) {
 812          // lea fi#, lea GV, etc. are all rematerializable.
 813          unsigned BaseReg = MI->getOperand(1).getReg();
 814          if (BaseReg == 0)
 815            return true;
 816          // Allow re-materialization of lea PICBase + x.
 817          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 818          return regIsPICBase(BaseReg, MRI);
 819        }
 820        return false;
 821      }
 822   }
 823
 824   // All other instructions marked M_REMATERIALIZABLE are always trivially
 825   // rematerializable.
 826   return true;
 827 }
 828
 829 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 830                                  MachineBasicBlock::iterator I,
 831                                  unsigned DestReg,
 832                                  const MachineInstr *Orig) const {
 833   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 834   // Re-materialize them as movri instructions to avoid side effects.
 835   switch (Orig->getOpcode()) {
 836   case X86::MOV8r0:
 837     BuildMI(MBB, I, get(X86::MOV8ri), DestReg).addImm(0);
 838     break;
 839   case X86::MOV16r0:
 840     BuildMI(MBB, I, get(X86::MOV16ri), DestReg).addImm(0);
 841     break;
 842   case X86::MOV32r0:
 843     BuildMI(MBB, I, get(X86::MOV32ri), DestReg).addImm(0);
 844     break;
 845   case X86::MOV64r0:
 846     BuildMI(MBB, I, get(X86::MOV64ri32), DestReg).addImm(0);
 847     break;
 848   default: {
 849     MachineInstr *MI = Orig->clone();
 850     MI->getOperand(0).setReg(DestReg);
 851     MBB.insert(I, MI);
 852     break;
 853   }
 854   }
 855 }
 856
 857 /// isInvariantLoad - Return true if the specified instruction (which is marked
 858 /// mayLoad) is loading from a location whose value is invariant across the
 859 /// function.  For example, loading a value from the constant pool or from
 860 /// from the argument area of a function if it does not change.  This should
 861 /// only return true of *all* loads the instruction does are invariant (if it
 862 /// does multiple loads).
 863 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 864   // This code cares about loads from three cases: constant pool entries,
 865   // invariant argument slots, and global stubs.  In order to handle these cases
 866   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 867   // operand and base our analysis on it.  This is safe because the address of
 868   // none of these three cases is ever used as anything other than a load base
 869   // and X86 doesn't have any instructions that load from multiple places.
 870
 871   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 872     const MachineOperand &MO = MI->getOperand(i);
 873     // Loads from constant pools are trivially invariant.
 874     if (MO.isCPI())
 875       return true;
 876
 877     if (MO.isGlobal())
 878       return isGVStub(MO.getGlobal(), TM);
 879
 880     // If this is a load from an invariant stack slot, the load is a constant.
 881     if (MO.isFI()) {
 882       const MachineFrameInfo &MFI =
 883         *MI->getParent()->getParent()->getFrameInfo();
 884       int Idx = MO.getIndex();
 885       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 886     }
 887   }
 888
 889   // All other instances of these instructions are presumed to have other
 890   // issues.
 891   return false;
 892 }
 893
 894 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 895 /// is not marked dead.
 896 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 897   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 898     MachineOperand &MO = MI->getOperand(i);
 899     if (MO.isRegister() && MO.isDef() &&
 900         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 901       return true;
 902     }
 903   }
 904   return false;
 905 }
 906
 907 /// convertToThreeAddress - This method must be implemented by targets that
 908 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 909 /// may be able to convert a two-address instruction into a true
 910 /// three-address instruction on demand.  This allows the X86 target (for
 911 /// example) to convert ADD and SHL instructions into LEA instructions if they
 912 /// would require register copies due to two-addressness.
 913 ///
 914 /// This method returns a null pointer if the transformation cannot be
 915 /// performed, otherwise it returns the new instruction.
 916 ///
 917 MachineInstr *
 918 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 919                                     MachineBasicBlock::iterator &MBBI,
 920                                     LiveVariables &LV) const {
 921   MachineInstr *MI = MBBI;
 922   // All instructions input are two-addr instructions.  Get the known operands.
 923   unsigned Dest = MI->getOperand(0).getReg();
 924   unsigned Src = MI->getOperand(1).getReg();
 925
 926   MachineInstr *NewMI = NULL;
 927   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 928   // we have better subtarget support, enable the 16-bit LEA generation here.
 929   bool DisableLEA16 = true;
 930
 931   unsigned MIOpc = MI->getOpcode();
 932   switch (MIOpc) {
 933   case X86::SHUFPSrri: {
 934     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 935     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 936
 937     unsigned A = MI->getOperand(0).getReg();
 938     unsigned B = MI->getOperand(1).getReg();
 939     unsigned C = MI->getOperand(2).getReg();
 940     unsigned M = MI->getOperand(3).getImm();
 941     if (B != C) return 0;
 942     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 943     break;
 944   }
 945   case X86::SHL64ri: {
 946     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 947     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 948     // the flags produced by a shift yet, so this is safe.
 949     unsigned Dest = MI->getOperand(0).getReg();
 950     unsigned Src = MI->getOperand(1).getReg();
 951     unsigned ShAmt = MI->getOperand(2).getImm();
 952     if (ShAmt == 0 || ShAmt >= 4) return 0;
 953
 954     NewMI = BuildMI(get(X86::LEA64r), Dest)
 955       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 956     break;
 957   }
 958   case X86::SHL32ri: {
 959     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 960     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 961     // the flags produced by a shift yet, so this is safe.
 962     unsigned Dest = MI->getOperand(0).getReg();
 963     unsigned Src = MI->getOperand(1).getReg();
 964     unsigned ShAmt = MI->getOperand(2).getImm();
 965     if (ShAmt == 0 || ShAmt >= 4) return 0;
 966
 967     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 968       X86::LEA64_32r : X86::LEA32r;
 969     NewMI = BuildMI(get(Opc), Dest)
 970       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 971     break;
 972   }
 973   case X86::SHL16ri: {
 974     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 975     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 976     // the flags produced by a shift yet, so this is safe.
 977     unsigned Dest = MI->getOperand(0).getReg();
 978     unsigned Src = MI->getOperand(1).getReg();
 979     unsigned ShAmt = MI->getOperand(2).getImm();
 980     if (ShAmt == 0 || ShAmt >= 4) return 0;
 981
 982     if (DisableLEA16) {
 983       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 984       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 985       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 986         ? X86::LEA64_32r : X86::LEA32r;
 987       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 988       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 989
 990       // Build and insert into an implicit UNDEF value. This is OK because
 991       // well be shifting and then extracting the lower 16-bits.
 992       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
 993
 994       MachineInstr *Ins =
 995        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
 996                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
 997
 998       NewMI = BuildMI(get(Opc), leaOutReg)
 999         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
1000
1001       MachineInstr *Ext =
1002         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
1003          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
1004       Ext->copyKillDeadInfo(MI);
1005
1006       MFI->insert(MBBI, Undef);
1007       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1008       LV.instructionChanged(MI, NewMI);  // Update live variables
1009       LV.addVirtualRegisterKilled(leaInReg, NewMI);
1010       MFI->insert(MBBI, NewMI);          // Insert the new inst
1011       LV.addVirtualRegisterKilled(leaOutReg, Ext);
1012       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1013       return Ext;
1014     } else {
1015       NewMI = BuildMI(get(X86::LEA16r), Dest)
1016         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1017     }
1018     break;
1019   }
1020   default: {
1021     // The following opcodes also sets the condition code register(s). Only
1022     // convert them to equivalent lea if the condition code register def's
1023     // are dead!
1024     if (hasLiveCondCodeDef(MI))
1025       return 0;
1026
1027     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1028     switch (MIOpc) {
1029     default: return 0;
1030     case X86::INC64r:
1031     case X86::INC32r: {
1032       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1033       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1034         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1035       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1036       break;
1037     }
1038     case X86::INC16r:
1039     case X86::INC64_16r:
1040       if (DisableLEA16) return 0;
1041       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1042       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1043       break;
1044     case X86::DEC64r:
1045     case X86::DEC32r: {
1046       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1047       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1048         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1049       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1050       break;
1051     }
1052     case X86::DEC16r:
1053     case X86::DEC64_16r:
1054       if (DisableLEA16) return 0;
1055       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1056       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1057       break;
1058     case X86::ADD64rr:
1059     case X86::ADD32rr: {
1060       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1061       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1062         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1063       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1064                         MI->getOperand(2).getReg());
1065       break;
1066     }
1067     case X86::ADD16rr:
1068       if (DisableLEA16) return 0;
1069       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1070       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1071                         MI->getOperand(2).getReg());
1072       break;
1073     case X86::ADD64ri32:
1074     case X86::ADD64ri8:
1075       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1076       if (MI->getOperand(2).isImmediate())
1077         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1078                              MI->getOperand(2).getImm());
1079       break;
1080     case X86::ADD32ri:
1081     case X86::ADD32ri8:
1082       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1083       if (MI->getOperand(2).isImmediate()) {
1084         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1085         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1086                              MI->getOperand(2).getImm());
1087       }
1088       break;
1089     case X86::ADD16ri:
1090     case X86::ADD16ri8:
1091       if (DisableLEA16) return 0;
1092       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1093       if (MI->getOperand(2).isImmediate())
1094         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1095                              MI->getOperand(2).getImm());
1096       break;
1097     case X86::SHL16ri:
1098       if (DisableLEA16) return 0;
1099     case X86::SHL32ri:
1100     case X86::SHL64ri: {
1101       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1102              "Unknown shl instruction!");
1103       unsigned ShAmt = MI->getOperand(2).getImm();
1104       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1105         X86AddressMode AM;
1106         AM.Scale = 1 << ShAmt;
1107         AM.IndexReg = Src;
1108         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1109           : (MIOpc == X86::SHL32ri
1110              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1111         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1112       }
1113       break;
1114     }
1115     }
1116   }
1117   }
1118
1119   if (!NewMI) return 0;
1120
1121   NewMI->copyKillDeadInfo(MI);
1122   LV.instructionChanged(MI, NewMI);  // Update live variables
1123   MFI->insert(MBBI, NewMI);          // Insert the new inst
1124   return NewMI;
1125 }
1126
1127 /// commuteInstruction - We have a few instructions that must be hacked on to
1128 /// commute them.
1129 ///
1130 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1131   switch (MI->getOpcode()) {
1132   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1133   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1134   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1135   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1136   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1137   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1138     unsigned Opc;
1139     unsigned Size;
1140     switch (MI->getOpcode()) {
1141     default: assert(0 && "Unreachable!");
1142     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1143     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1144     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1145     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1146     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1147     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1148     }
1149     unsigned Amt = MI->getOperand(3).getImm();
1150     unsigned A = MI->getOperand(0).getReg();
1151     unsigned B = MI->getOperand(1).getReg();
1152     unsigned C = MI->getOperand(2).getReg();
1153     bool BisKill = MI->getOperand(1).isKill();
1154     bool CisKill = MI->getOperand(2).isKill();
1155     // If machine instrs are no longer in two-address forms, update
1156     // destination register as well.
1157     if (A == B) {
1158       // Must be two address instruction!
1159       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1160              "Expecting a two-address instruction!");
1161       A = C;
1162       CisKill = false;
1163     }
1164     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1165       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1166   }
1167   case X86::CMOVB16rr:
1168   case X86::CMOVB32rr:
1169   case X86::CMOVB64rr:
1170   case X86::CMOVAE16rr:
1171   case X86::CMOVAE32rr:
1172   case X86::CMOVAE64rr:
1173   case X86::CMOVE16rr:
1174   case X86::CMOVE32rr:
1175   case X86::CMOVE64rr:
1176   case X86::CMOVNE16rr:
1177   case X86::CMOVNE32rr:
1178   case X86::CMOVNE64rr:
1179   case X86::CMOVBE16rr:
1180   case X86::CMOVBE32rr:
1181   case X86::CMOVBE64rr:
1182   case X86::CMOVA16rr:
1183   case X86::CMOVA32rr:
1184   case X86::CMOVA64rr:
1185   case X86::CMOVL16rr:
1186   case X86::CMOVL32rr:
1187   case X86::CMOVL64rr:
1188   case X86::CMOVGE16rr:
1189   case X86::CMOVGE32rr:
1190   case X86::CMOVGE64rr:
1191   case X86::CMOVLE16rr:
1192   case X86::CMOVLE32rr:
1193   case X86::CMOVLE64rr:
1194   case X86::CMOVG16rr:
1195   case X86::CMOVG32rr:
1196   case X86::CMOVG64rr:
1197   case X86::CMOVS16rr:
1198   case X86::CMOVS32rr:
1199   case X86::CMOVS64rr:
1200   case X86::CMOVNS16rr:
1201   case X86::CMOVNS32rr:
1202   case X86::CMOVNS64rr:
1203   case X86::CMOVP16rr:
1204   case X86::CMOVP32rr:
1205   case X86::CMOVP64rr:
1206   case X86::CMOVNP16rr:
1207   case X86::CMOVNP32rr:
1208   case X86::CMOVNP64rr: {
1209     unsigned Opc = 0;
1210     switch (MI->getOpcode()) {
1211     default: break;
1212     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1213     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1214     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1215     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1216     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1217     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1218     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1219     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1220     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1221     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1222     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1223     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1224     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1225     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1226     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1227     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1228     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1229     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1230     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1231     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1232     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1233     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1234     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1235     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1236     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1237     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1238     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1239     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1240     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1241     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1242     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1243     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1244     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1245     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1246     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1247     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1248     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1249     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1250     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1251     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1252     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1253     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1254     }
1255
1256     MI->setDesc(get(Opc));
1257     // Fallthrough intended.
1258   }
1259   default:
1260     return TargetInstrInfoImpl::commuteInstruction(MI);
1261   }
1262 }
1263
1264 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1265   switch (BrOpc) {
1266   default: return X86::COND_INVALID;
1267   case X86::JE:  return X86::COND_E;
1268   case X86::JNE: return X86::COND_NE;
1269   case X86::JL:  return X86::COND_L;
1270   case X86::JLE: return X86::COND_LE;
1271   case X86::JG:  return X86::COND_G;
1272   case X86::JGE: return X86::COND_GE;
1273   case X86::JB:  return X86::COND_B;
1274   case X86::JBE: return X86::COND_BE;
1275   case X86::JA:  return X86::COND_A;
1276   case X86::JAE: return X86::COND_AE;
1277   case X86::JS:  return X86::COND_S;
1278   case X86::JNS: return X86::COND_NS;
1279   case X86::JP:  return X86::COND_P;
1280   case X86::JNP: return X86::COND_NP;
1281   case X86::JO:  return X86::COND_O;
1282   case X86::JNO: return X86::COND_NO;
1283   }
1284 }
1285
1286 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1287   switch (CC) {
1288   default: assert(0 && "Illegal condition code!");
1289   case X86::COND_E:  return X86::JE;
1290   case X86::COND_NE: return X86::JNE;
1291   case X86::COND_L:  return X86::JL;
1292   case X86::COND_LE: return X86::JLE;
1293   case X86::COND_G:  return X86::JG;
1294   case X86::COND_GE: return X86::JGE;
1295   case X86::COND_B:  return X86::JB;
1296   case X86::COND_BE: return X86::JBE;
1297   case X86::COND_A:  return X86::JA;
1298   case X86::COND_AE: return X86::JAE;
1299   case X86::COND_S:  return X86::JS;
1300   case X86::COND_NS: return X86::JNS;
1301   case X86::COND_P:  return X86::JP;
1302   case X86::COND_NP: return X86::JNP;
1303   case X86::COND_O:  return X86::JO;
1304   case X86::COND_NO: return X86::JNO;
1305   }
1306 }
1307
1308 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1309 /// e.g. turning COND_E to COND_NE.
1310 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1311   switch (CC) {
1312   default: assert(0 && "Illegal condition code!");
1313   case X86::COND_E:  return X86::COND_NE;
1314   case X86::COND_NE: return X86::COND_E;
1315   case X86::COND_L:  return X86::COND_GE;
1316   case X86::COND_LE: return X86::COND_G;
1317   case X86::COND_G:  return X86::COND_LE;
1318   case X86::COND_GE: return X86::COND_L;
1319   case X86::COND_B:  return X86::COND_AE;
1320   case X86::COND_BE: return X86::COND_A;
1321   case X86::COND_A:  return X86::COND_BE;
1322   case X86::COND_AE: return X86::COND_B;
1323   case X86::COND_S:  return X86::COND_NS;
1324   case X86::COND_NS: return X86::COND_S;
1325   case X86::COND_P:  return X86::COND_NP;
1326   case X86::COND_NP: return X86::COND_P;
1327   case X86::COND_O:  return X86::COND_NO;
1328   case X86::COND_NO: return X86::COND_O;
1329   }
1330 }
1331
1332 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1333   const TargetInstrDesc &TID = MI->getDesc();
1334   if (!TID.isTerminator()) return false;
1335
1336   // Conditional branch is a special case.
1337   if (TID.isBranch() && !TID.isBarrier())
1338     return true;
1339   if (!TID.isPredicable())
1340     return true;
1341   return !isPredicated(MI);
1342 }
1343
1344 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1345 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1346                                                const X86InstrInfo &TII) {
1347   if (MI->getOpcode() == X86::FP_REG_KILL)
1348     return false;
1349   return TII.isUnpredicatedTerminator(MI);
1350 }
1351
1352 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1353                                  MachineBasicBlock *&TBB,
1354                                  MachineBasicBlock *&FBB,
1355                                  std::vector<MachineOperand> &Cond) const {
1356   // If the block has no terminators, it just falls into the block after it.
1357   MachineBasicBlock::iterator I = MBB.end();
1358   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1359     return false;
1360
1361   // Get the last instruction in the block.
1362   MachineInstr *LastInst = I;
1363
1364   // If there is only one terminator instruction, process it.
1365   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1366     if (!LastInst->getDesc().isBranch())
1367       return true;
1368
1369     // If the block ends with a branch there are 3 possibilities:
1370     // it's an unconditional, conditional, or indirect branch.
1371
1372     if (LastInst->getOpcode() == X86::JMP) {
1373       TBB = LastInst->getOperand(0).getMBB();
1374       return false;
1375     }
1376     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1377     if (BranchCode == X86::COND_INVALID)
1378       return true;  // Can't handle indirect branch.
1379
1380     // Otherwise, block ends with fall-through condbranch.
1381     TBB = LastInst->getOperand(0).getMBB();
1382     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1383     return false;
1384   }
1385
1386   // Get the instruction before it if it's a terminator.
1387   MachineInstr *SecondLastInst = I;
1388
1389   // If there are three terminators, we don't know what sort of block this is.
1390   if (SecondLastInst && I != MBB.begin() &&
1391       isBrAnalysisUnpredicatedTerminator(--I, *this))
1392     return true;
1393
1394   // If the block ends with X86::JMP and a conditional branch, handle it.
1395   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1396   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1397     TBB = SecondLastInst->getOperand(0).getMBB();
1398     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1399     FBB = LastInst->getOperand(0).getMBB();
1400     return false;
1401   }
1402
1403   // If the block ends with two X86::JMPs, handle it.  The second one is not
1404   // executed, so remove it.
1405   if (SecondLastInst->getOpcode() == X86::JMP &&
1406       LastInst->getOpcode() == X86::JMP) {
1407     TBB = SecondLastInst->getOperand(0).getMBB();
1408     I = LastInst;
1409     I->eraseFromParent();
1410     return false;
1411   }
1412
1413   // Otherwise, can't handle this.
1414   return true;
1415 }
1416
1417 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1418   MachineBasicBlock::iterator I = MBB.end();
1419   if (I == MBB.begin()) return 0;
1420   --I;
1421   if (I->getOpcode() != X86::JMP &&
1422       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1423     return 0;
1424
1425   // Remove the branch.
1426   I->eraseFromParent();
1427
1428   I = MBB.end();
1429
1430   if (I == MBB.begin()) return 1;
1431   --I;
1432   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1433     return 1;
1434
1435   // Remove the branch.
1436   I->eraseFromParent();
1437   return 2;
1438 }
1439
1440 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1441                                                      MachineOperand &MO) {
1442   if (MO.isRegister())
1443     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1444                      false, false, MO.getSubReg());
1445   else if (MO.isImmediate())
1446     MIB = MIB.addImm(MO.getImm());
1447   else if (MO.isFrameIndex())
1448     MIB = MIB.addFrameIndex(MO.getIndex());
1449   else if (MO.isGlobalAddress())
1450     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1451   else if (MO.isConstantPoolIndex())
1452     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1453   else if (MO.isJumpTableIndex())
1454     MIB = MIB.addJumpTableIndex(MO.getIndex());
1455   else if (MO.isExternalSymbol())
1456     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1457   else
1458     assert(0 && "Unknown operand for X86InstrAddOperand!");
1459
1460   return MIB;
1461 }
1462
1463 unsigned
1464 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1465                            MachineBasicBlock *FBB,
1466                            const std::vector<MachineOperand> &Cond) const {
1467   // Shouldn't be a fall through.
1468   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1469   assert((Cond.size() == 1 || Cond.size() == 0) &&
1470          "X86 branch conditions have one component!");
1471
1472   if (FBB == 0) { // One way branch.
1473     if (Cond.empty()) {
1474       // Unconditional branch?
1475       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1476     } else {
1477       // Conditional branch.
1478       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1479       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1480     }
1481     return 1;
1482   }
1483
1484   // Two-way Conditional branch.
1485   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1486   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1487   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1488   return 2;
1489 }
1490
1491 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1492                                 MachineBasicBlock::iterator MI,
1493                                 unsigned DestReg, unsigned SrcReg,
1494                                 const TargetRegisterClass *DestRC,
1495                                 const TargetRegisterClass *SrcRC) const {
1496   if (DestRC == SrcRC) {
1497     unsigned Opc;
1498     if (DestRC == &X86::GR64RegClass) {
1499       Opc = X86::MOV64rr;
1500     } else if (DestRC == &X86::GR32RegClass) {
1501       Opc = X86::MOV32rr;
1502     } else if (DestRC == &X86::GR16RegClass) {
1503       Opc = X86::MOV16rr;
1504     } else if (DestRC == &X86::GR8RegClass) {
1505       Opc = X86::MOV8rr;
1506     } else if (DestRC == &X86::GR32_RegClass) {
1507       Opc = X86::MOV32_rr;
1508     } else if (DestRC == &X86::GR16_RegClass) {
1509       Opc = X86::MOV16_rr;
1510     } else if (DestRC == &X86::RFP32RegClass) {
1511       Opc = X86::MOV_Fp3232;
1512     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1513       Opc = X86::MOV_Fp6464;
1514     } else if (DestRC == &X86::RFP80RegClass) {
1515       Opc = X86::MOV_Fp8080;
1516     } else if (DestRC == &X86::FR32RegClass) {
1517       Opc = X86::FsMOVAPSrr;
1518     } else if (DestRC == &X86::FR64RegClass) {
1519       Opc = X86::FsMOVAPDrr;
1520     } else if (DestRC == &X86::VR128RegClass) {
1521       Opc = X86::MOVAPSrr;
1522     } else if (DestRC == &X86::VR64RegClass) {
1523       Opc = X86::MMX_MOVQ64rr;
1524     } else {
1525       assert(0 && "Unknown regclass");
1526       abort();
1527     }
1528     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1529     return;
1530   }
1531
1532   // Moving EFLAGS to / from another register requires a push and a pop.
1533   if (SrcRC == &X86::CCRRegClass) {
1534     assert(SrcReg == X86::EFLAGS);
1535     if (DestRC == &X86::GR64RegClass) {
1536       BuildMI(MBB, MI, get(X86::PUSHFQ));
1537       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1538       return;
1539     } else if (DestRC == &X86::GR32RegClass) {
1540       BuildMI(MBB, MI, get(X86::PUSHFD));
1541       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1542       return;
1543     }
1544   } else if (DestRC == &X86::CCRRegClass) {
1545     assert(DestReg == X86::EFLAGS);
1546     if (SrcRC == &X86::GR64RegClass) {
1547       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1548       BuildMI(MBB, MI, get(X86::POPFQ));
1549       return;
1550     } else if (SrcRC == &X86::GR32RegClass) {
1551       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1552       BuildMI(MBB, MI, get(X86::POPFD));
1553       return;
1554     }
1555   }
1556
1557   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1558   if (SrcRC == &X86::RSTRegClass) {
1559     // Copying from ST(0)/ST(1).
1560     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1561            "Can only copy from ST(0)/ST(1) right now");
1562     bool isST0 = SrcReg == X86::ST0;
1563     unsigned Opc;
1564     if (DestRC == &X86::RFP32RegClass)
1565       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1566     else if (DestRC == &X86::RFP64RegClass)
1567       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1568     else {
1569       assert(DestRC == &X86::RFP80RegClass);
1570       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1571     }
1572     BuildMI(MBB, MI, get(Opc), DestReg);
1573     return;
1574   }
1575
1576   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1577   if (DestRC == &X86::RSTRegClass) {
1578     // Copying to ST(0).  FIXME: handle ST(1) also
1579     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1580     unsigned Opc;
1581     if (SrcRC == &X86::RFP32RegClass)
1582       Opc = X86::FpSET_ST0_32;
1583     else if (SrcRC == &X86::RFP64RegClass)
1584       Opc = X86::FpSET_ST0_64;
1585     else {
1586       assert(SrcRC == &X86::RFP80RegClass);
1587       Opc = X86::FpSET_ST0_80;
1588     }
1589     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1590     return;
1591   }
1592
1593   assert(0 && "Not yet supported!");
1594   abort();
1595 }
1596
1597 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1598                                   unsigned StackAlign) {
1599   unsigned Opc = 0;
1600   if (RC == &X86::GR64RegClass) {
1601     Opc = X86::MOV64mr;
1602   } else if (RC == &X86::GR32RegClass) {
1603     Opc = X86::MOV32mr;
1604   } else if (RC == &X86::GR16RegClass) {
1605     Opc = X86::MOV16mr;
1606   } else if (RC == &X86::GR8RegClass) {
1607     Opc = X86::MOV8mr;
1608   } else if (RC == &X86::GR32_RegClass) {
1609     Opc = X86::MOV32_mr;
1610   } else if (RC == &X86::GR16_RegClass) {
1611     Opc = X86::MOV16_mr;
1612   } else if (RC == &X86::RFP80RegClass) {
1613     Opc = X86::ST_FpP80m;   // pops
1614   } else if (RC == &X86::RFP64RegClass) {
1615     Opc = X86::ST_Fp64m;
1616   } else if (RC == &X86::RFP32RegClass) {
1617     Opc = X86::ST_Fp32m;
1618   } else if (RC == &X86::FR32RegClass) {
1619     Opc = X86::MOVSSmr;
1620   } else if (RC == &X86::FR64RegClass) {
1621     Opc = X86::MOVSDmr;
1622   } else if (RC == &X86::VR128RegClass) {
1623     // FIXME: Use movaps once we are capable of selectively
1624     // aligning functions that spill SSE registers on 16-byte boundaries.
1625     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1626   } else if (RC == &X86::VR64RegClass) {
1627     Opc = X86::MMX_MOVQ64mr;
1628   } else {
1629     assert(0 && "Unknown regclass");
1630     abort();
1631   }
1632
1633   return Opc;
1634 }
1635
1636 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1637                                        MachineBasicBlock::iterator MI,
1638                                        unsigned SrcReg, bool isKill, int FrameIdx,
1639                                        const TargetRegisterClass *RC) const {
1640   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1641   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1642     .addReg(SrcReg, false, false, isKill);
1643 }
1644
1645 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1646                                   bool isKill,
1647                                   SmallVectorImpl<MachineOperand> &Addr,
1648                                   const TargetRegisterClass *RC,
1649                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1650   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1651   MachineInstrBuilder MIB = BuildMI(get(Opc));
1652   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1653     MIB = X86InstrAddOperand(MIB, Addr[i]);
1654   MIB.addReg(SrcReg, false, false, isKill);
1655   NewMIs.push_back(MIB);
1656 }
1657
1658 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1659                                  unsigned StackAlign) {
1660   unsigned Opc = 0;
1661   if (RC == &X86::GR64RegClass) {
1662     Opc = X86::MOV64rm;
1663   } else if (RC == &X86::GR32RegClass) {
1664     Opc = X86::MOV32rm;
1665   } else if (RC == &X86::GR16RegClass) {
1666     Opc = X86::MOV16rm;
1667   } else if (RC == &X86::GR8RegClass) {
1668     Opc = X86::MOV8rm;
1669   } else if (RC == &X86::GR32_RegClass) {
1670     Opc = X86::MOV32_rm;
1671   } else if (RC == &X86::GR16_RegClass) {
1672     Opc = X86::MOV16_rm;
1673   } else if (RC == &X86::RFP80RegClass) {
1674     Opc = X86::LD_Fp80m;
1675   } else if (RC == &X86::RFP64RegClass) {
1676     Opc = X86::LD_Fp64m;
1677   } else if (RC == &X86::RFP32RegClass) {
1678     Opc = X86::LD_Fp32m;
1679   } else if (RC == &X86::FR32RegClass) {
1680     Opc = X86::MOVSSrm;
1681   } else if (RC == &X86::FR64RegClass) {
1682     Opc = X86::MOVSDrm;
1683   } else if (RC == &X86::VR128RegClass) {
1684     // FIXME: Use movaps once we are capable of selectively
1685     // aligning functions that spill SSE registers on 16-byte boundaries.
1686     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1687   } else if (RC == &X86::VR64RegClass) {
1688     Opc = X86::MMX_MOVQ64rm;
1689   } else {
1690     assert(0 && "Unknown regclass");
1691     abort();
1692   }
1693
1694   return Opc;
1695 }
1696
1697 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1698                                            MachineBasicBlock::iterator MI,
1699                                            unsigned DestReg, int FrameIdx,
1700                                            const TargetRegisterClass *RC) const{
1701   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1702   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1703 }
1704
1705 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1706                                       SmallVectorImpl<MachineOperand> &Addr,
1707                                       const TargetRegisterClass *RC,
1708                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1709   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1710   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1711   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1712     MIB = X86InstrAddOperand(MIB, Addr[i]);
1713   NewMIs.push_back(MIB);
1714 }
1715
1716 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1717                                                 MachineBasicBlock::iterator MI,
1718                                 const std::vector<CalleeSavedInfo> &CSI) const {
1719   if (CSI.empty())
1720     return false;
1721
1722   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1723   unsigned SlotSize = is64Bit ? 8 : 4;
1724
1725   MachineFunction &MF = *MBB.getParent();
1726   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1727   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1728
1729   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1730   for (unsigned i = CSI.size(); i != 0; --i) {
1731     unsigned Reg = CSI[i-1].getReg();
1732     // Add the callee-saved register as live-in. It's killed at the spill.
1733     MBB.addLiveIn(Reg);
1734     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1735   }
1736   return true;
1737 }
1738
1739 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1740                                                  MachineBasicBlock::iterator MI,
1741                                 const std::vector<CalleeSavedInfo> &CSI) const {
1742   if (CSI.empty())
1743     return false;
1744
1745   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1746
1747   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1748   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1749     unsigned Reg = CSI[i].getReg();
1750     BuildMI(MBB, MI, get(Opc), Reg);
1751   }
1752   return true;
1753 }
1754
1755 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1756                                      SmallVector<MachineOperand,4> &MOs,
1757                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1758   // Create the base instruction with the memory operand as the first part.
1759   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1760   MachineInstrBuilder MIB(NewMI);
1761   unsigned NumAddrOps = MOs.size();
1762   for (unsigned i = 0; i != NumAddrOps; ++i)
1763     MIB = X86InstrAddOperand(MIB, MOs[i]);
1764   if (NumAddrOps < 4)  // FrameIndex only
1765     MIB.addImm(1).addReg(0).addImm(0);
1766
1767   // Loop over the rest of the ri operands, converting them over.
1768   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1769   for (unsigned i = 0; i != NumOps; ++i) {
1770     MachineOperand &MO = MI->getOperand(i+2);
1771     MIB = X86InstrAddOperand(MIB, MO);
1772   }
1773   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1774     MachineOperand &MO = MI->getOperand(i);
1775     MIB = X86InstrAddOperand(MIB, MO);
1776   }
1777   return MIB;
1778 }
1779
1780 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1781                               SmallVector<MachineOperand,4> &MOs,
1782                               MachineInstr *MI, const TargetInstrInfo &TII) {
1783   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1784   MachineInstrBuilder MIB(NewMI);
1785
1786   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1787     MachineOperand &MO = MI->getOperand(i);
1788     if (i == OpNo) {
1789       assert(MO.isRegister() && "Expected to fold into reg operand!");
1790       unsigned NumAddrOps = MOs.size();
1791       for (unsigned i = 0; i != NumAddrOps; ++i)
1792         MIB = X86InstrAddOperand(MIB, MOs[i]);
1793       if (NumAddrOps < 4)  // FrameIndex only
1794         MIB.addImm(1).addReg(0).addImm(0);
1795     } else {
1796       MIB = X86InstrAddOperand(MIB, MO);
1797     }
1798   }
1799   return MIB;
1800 }
1801
1802 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1803                                 SmallVector<MachineOperand,4> &MOs,
1804                                 MachineInstr *MI) {
1805   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1806
1807   unsigned NumAddrOps = MOs.size();
1808   for (unsigned i = 0; i != NumAddrOps; ++i)
1809     MIB = X86InstrAddOperand(MIB, MOs[i]);
1810   if (NumAddrOps < 4)  // FrameIndex only
1811     MIB.addImm(1).addReg(0).addImm(0);
1812   return MIB.addImm(0);
1813 }
1814
1815 MachineInstr*
1816 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1817                                 SmallVector<MachineOperand,4> &MOs) const {
1818   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1819   bool isTwoAddrFold = false;
1820   unsigned NumOps = MI->getDesc().getNumOperands();
1821   bool isTwoAddr = NumOps > 1 &&
1822     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1823
1824   MachineInstr *NewMI = NULL;
1825   // Folding a memory location into the two-address part of a two-address
1826   // instruction is different than folding it other places.  It requires
1827   // replacing the *two* registers with the memory location.
1828   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1829       MI->getOperand(0).isRegister() &&
1830       MI->getOperand(1).isRegister() &&
1831       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1832     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1833     isTwoAddrFold = true;
1834   } else if (i == 0) { // If operand 0
1835     if (MI->getOpcode() == X86::MOV16r0)
1836       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1837     else if (MI->getOpcode() == X86::MOV32r0)
1838       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1839     else if (MI->getOpcode() == X86::MOV64r0)
1840       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1841     else if (MI->getOpcode() == X86::MOV8r0)
1842       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1843     if (NewMI) {
1844       NewMI->copyKillDeadInfo(MI);
1845       return NewMI;
1846     }
1847
1848     OpcodeTablePtr = &RegOp2MemOpTable0;
1849   } else if (i == 1) {
1850     OpcodeTablePtr = &RegOp2MemOpTable1;
1851   } else if (i == 2) {
1852     OpcodeTablePtr = &RegOp2MemOpTable2;
1853   }
1854
1855   // If table selected...
1856   if (OpcodeTablePtr) {
1857     // Find the Opcode to fuse
1858     DenseMap<unsigned*, unsigned>::iterator I =
1859       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1860     if (I != OpcodeTablePtr->end()) {
1861       if (isTwoAddrFold)
1862         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1863       else
1864         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1865       NewMI->copyKillDeadInfo(MI);
1866       return NewMI;
1867     }
1868   }
1869
1870   // No fusion
1871   if (PrintFailedFusing)
1872     cerr << "We failed to fuse operand " << i << *MI;
1873   return NULL;
1874 }
1875
1876
1877 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1878                                               MachineInstr *MI,
1879                                               SmallVectorImpl<unsigned> &Ops,
1880                                               int FrameIndex) const {
1881   // Check switch flag
1882   if (NoFusing) return NULL;
1883
1884   const MachineFrameInfo *MFI = MF.getFrameInfo();
1885   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1886   // FIXME: Move alignment requirement into tables?
1887   if (Alignment < 16) {
1888     switch (MI->getOpcode()) {
1889     default: break;
1890     // Not always safe to fold movsd into these instructions since their load
1891     // folding variants expects the address to be 16 byte aligned.
1892     case X86::FsANDNPDrr:
1893     case X86::FsANDNPSrr:
1894     case X86::FsANDPDrr:
1895     case X86::FsANDPSrr:
1896     case X86::FsORPDrr:
1897     case X86::FsORPSrr:
1898     case X86::FsXORPDrr:
1899     case X86::FsXORPSrr:
1900       return NULL;
1901     }
1902   }
1903
1904   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1905     unsigned NewOpc = 0;
1906     switch (MI->getOpcode()) {
1907     default: return NULL;
1908     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1909     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1910     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1911     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1912     }
1913     // Change to CMPXXri r, 0 first.
1914     MI->setDesc(get(NewOpc));
1915     MI->getOperand(1).ChangeToImmediate(0);
1916   } else if (Ops.size() != 1)
1917     return NULL;
1918
1919   SmallVector<MachineOperand,4> MOs;
1920   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1921   return foldMemoryOperand(MI, Ops[0], MOs);
1922 }
1923
1924 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1925                                               MachineInstr *MI,
1926                                               SmallVectorImpl<unsigned> &Ops,
1927                                               MachineInstr *LoadMI) const {
1928   // Check switch flag
1929   if (NoFusing) return NULL;
1930
1931   unsigned Alignment = 0;
1932   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1933     const MachineMemOperand &MRO = LoadMI->getMemOperand(i);
1934     unsigned Align = MRO.getAlignment();
1935     if (Align > Alignment)
1936       Alignment = Align;
1937   }
1938
1939   // FIXME: Move alignment requirement into tables?
1940   if (Alignment < 16) {
1941     switch (MI->getOpcode()) {
1942     default: break;
1943     // Not always safe to fold movsd into these instructions since their load
1944     // folding variants expects the address to be 16 byte aligned.
1945     case X86::FsANDNPDrr:
1946     case X86::FsANDNPSrr:
1947     case X86::FsANDPDrr:
1948     case X86::FsANDPSrr:
1949     case X86::FsORPDrr:
1950     case X86::FsORPSrr:
1951     case X86::FsXORPDrr:
1952     case X86::FsXORPSrr:
1953       return NULL;
1954     }
1955   }
1956
1957   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1958     unsigned NewOpc = 0;
1959     switch (MI->getOpcode()) {
1960     default: return NULL;
1961     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1962     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1963     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1964     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1965     }
1966     // Change to CMPXXri r, 0 first.
1967     MI->setDesc(get(NewOpc));
1968     MI->getOperand(1).ChangeToImmediate(0);
1969   } else if (Ops.size() != 1)
1970     return NULL;
1971
1972   SmallVector<MachineOperand,4> MOs;
1973   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1974   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1975     MOs.push_back(LoadMI->getOperand(i));
1976   return foldMemoryOperand(MI, Ops[0], MOs);
1977 }
1978
1979
1980 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1981                                         SmallVectorImpl<unsigned> &Ops) const {
1982   // Check switch flag
1983   if (NoFusing) return 0;
1984
1985   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1986     switch (MI->getOpcode()) {
1987     default: return false;
1988     case X86::TEST8rr:
1989     case X86::TEST16rr:
1990     case X86::TEST32rr:
1991     case X86::TEST64rr:
1992       return true;
1993     }
1994   }
1995
1996   if (Ops.size() != 1)
1997     return false;
1998
1999   unsigned OpNum = Ops[0];
2000   unsigned Opc = MI->getOpcode();
2001   unsigned NumOps = MI->getDesc().getNumOperands();
2002   bool isTwoAddr = NumOps > 1 &&
2003     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2004
2005   // Folding a memory location into the two-address part of a two-address
2006   // instruction is different than folding it other places.  It requires
2007   // replacing the *two* registers with the memory location.
2008   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2009   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2010     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2011   } else if (OpNum == 0) { // If operand 0
2012     switch (Opc) {
2013     case X86::MOV16r0:
2014     case X86::MOV32r0:
2015     case X86::MOV64r0:
2016     case X86::MOV8r0:
2017       return true;
2018     default: break;
2019     }
2020     OpcodeTablePtr = &RegOp2MemOpTable0;
2021   } else if (OpNum == 1) {
2022     OpcodeTablePtr = &RegOp2MemOpTable1;
2023   } else if (OpNum == 2) {
2024     OpcodeTablePtr = &RegOp2MemOpTable2;
2025   }
2026
2027   if (OpcodeTablePtr) {
2028     // Find the Opcode to fuse
2029     DenseMap<unsigned*, unsigned>::iterator I =
2030       OpcodeTablePtr->find((unsigned*)Opc);
2031     if (I != OpcodeTablePtr->end())
2032       return true;
2033   }
2034   return false;
2035 }
2036
2037 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2038                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2039                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2040   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2041     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2042   if (I == MemOp2RegOpTable.end())
2043     return false;
2044   unsigned Opc = I->second.first;
2045   unsigned Index = I->second.second & 0xf;
2046   bool FoldedLoad = I->second.second & (1 << 4);
2047   bool FoldedStore = I->second.second & (1 << 5);
2048   if (UnfoldLoad && !FoldedLoad)
2049     return false;
2050   UnfoldLoad &= FoldedLoad;
2051   if (UnfoldStore && !FoldedStore)
2052     return false;
2053   UnfoldStore &= FoldedStore;
2054
2055   const TargetInstrDesc &TID = get(Opc);
2056   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2057   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2058     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2059   SmallVector<MachineOperand,4> AddrOps;
2060   SmallVector<MachineOperand,2> BeforeOps;
2061   SmallVector<MachineOperand,2> AfterOps;
2062   SmallVector<MachineOperand,4> ImpOps;
2063   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2064     MachineOperand &Op = MI->getOperand(i);
2065     if (i >= Index && i < Index+4)
2066       AddrOps.push_back(Op);
2067     else if (Op.isRegister() && Op.isImplicit())
2068       ImpOps.push_back(Op);
2069     else if (i < Index)
2070       BeforeOps.push_back(Op);
2071     else if (i > Index)
2072       AfterOps.push_back(Op);
2073   }
2074
2075   // Emit the load instruction.
2076   if (UnfoldLoad) {
2077     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2078     if (UnfoldStore) {
2079       // Address operands cannot be marked isKill.
2080       for (unsigned i = 1; i != 5; ++i) {
2081         MachineOperand &MO = NewMIs[0]->getOperand(i);
2082         if (MO.isRegister())
2083           MO.setIsKill(false);
2084       }
2085     }
2086   }
2087
2088   // Emit the data processing instruction.
2089   MachineInstr *DataMI = new MachineInstr(TID, true);
2090   MachineInstrBuilder MIB(DataMI);
2091
2092   if (FoldedStore)
2093     MIB.addReg(Reg, true);
2094   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2095     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2096   if (FoldedLoad)
2097     MIB.addReg(Reg);
2098   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2099     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2100   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2101     MachineOperand &MO = ImpOps[i];
2102     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2103   }
2104   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2105   unsigned NewOpc = 0;
2106   switch (DataMI->getOpcode()) {
2107   default: break;
2108   case X86::CMP64ri32:
2109   case X86::CMP32ri:
2110   case X86::CMP16ri:
2111   case X86::CMP8ri: {
2112     MachineOperand &MO0 = DataMI->getOperand(0);
2113     MachineOperand &MO1 = DataMI->getOperand(1);
2114     if (MO1.getImm() == 0) {
2115       switch (DataMI->getOpcode()) {
2116       default: break;
2117       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2118       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2119       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2120       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2121       }
2122       DataMI->setDesc(get(NewOpc));
2123       MO1.ChangeToRegister(MO0.getReg(), false);
2124     }
2125   }
2126   }
2127   NewMIs.push_back(DataMI);
2128
2129   // Emit the store instruction.
2130   if (UnfoldStore) {
2131     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2132     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2133       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2134     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2135   }
2136
2137   return true;
2138 }
2139
2140 bool
2141 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2142                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2143   if (!N->isTargetOpcode())
2144     return false;
2145
2146   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2147     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2148   if (I == MemOp2RegOpTable.end())
2149     return false;
2150   unsigned Opc = I->second.first;
2151   unsigned Index = I->second.second & 0xf;
2152   bool FoldedLoad = I->second.second & (1 << 4);
2153   bool FoldedStore = I->second.second & (1 << 5);
2154   const TargetInstrDesc &TID = get(Opc);
2155   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2156   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2157     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2158   std::vector<SDOperand> AddrOps;
2159   std::vector<SDOperand> BeforeOps;
2160   std::vector<SDOperand> AfterOps;
2161   unsigned NumOps = N->getNumOperands();
2162   for (unsigned i = 0; i != NumOps-1; ++i) {
2163     SDOperand Op = N->getOperand(i);
2164     if (i >= Index && i < Index+4)
2165       AddrOps.push_back(Op);
2166     else if (i < Index)
2167       BeforeOps.push_back(Op);
2168     else if (i > Index)
2169       AfterOps.push_back(Op);
2170   }
2171   SDOperand Chain = N->getOperand(NumOps-1);
2172   AddrOps.push_back(Chain);
2173
2174   // Emit the load instruction.
2175   SDNode *Load = 0;
2176   if (FoldedLoad) {
2177     MVT::ValueType VT = *RC->vt_begin();
2178     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2179                              MVT::Other, &AddrOps[0], AddrOps.size());
2180     NewNodes.push_back(Load);
2181   }
2182
2183   // Emit the data processing instruction.
2184   std::vector<MVT::ValueType> VTs;
2185   const TargetRegisterClass *DstRC = 0;
2186   if (TID.getNumDefs() > 0) {
2187     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2188     DstRC = DstTOI.isLookupPtrRegClass()
2189       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2190     VTs.push_back(*DstRC->vt_begin());
2191   }
2192   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2193     MVT::ValueType VT = N->getValueType(i);
2194     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2195       VTs.push_back(VT);
2196   }
2197   if (Load)
2198     BeforeOps.push_back(SDOperand(Load, 0));
2199   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2200   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2201   NewNodes.push_back(NewNode);
2202
2203   // Emit the store instruction.
2204   if (FoldedStore) {
2205     AddrOps.pop_back();
2206     AddrOps.push_back(SDOperand(NewNode, 0));
2207     AddrOps.push_back(Chain);
2208     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2209                                       MVT::Other, &AddrOps[0], AddrOps.size());
2210     NewNodes.push_back(Store);
2211   }
2212
2213   return true;
2214 }
2215
2216 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2217                                       bool UnfoldLoad, bool UnfoldStore) const {
2218   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2219     MemOp2RegOpTable.find((unsigned*)Opc);
2220   if (I == MemOp2RegOpTable.end())
2221     return 0;
2222   bool FoldedLoad = I->second.second & (1 << 4);
2223   bool FoldedStore = I->second.second & (1 << 5);
2224   if (UnfoldLoad && !FoldedLoad)
2225     return 0;
2226   if (UnfoldStore && !FoldedStore)
2227     return 0;
2228   return I->second.first;
2229 }
2230
2231 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2232   if (MBB.empty()) return false;
2233
2234   switch (MBB.back().getOpcode()) {
2235   case X86::TCRETURNri:
2236   case X86::TCRETURNdi:
2237   case X86::RET:     // Return.
2238   case X86::RETI:
2239   case X86::TAILJMPd:
2240   case X86::TAILJMPr:
2241   case X86::TAILJMPm:
2242   case X86::JMP:     // Uncond branch.
2243   case X86::JMP32r:  // Indirect branch.
2244   case X86::JMP64r:  // Indirect branch (64-bit).
2245   case X86::JMP32m:  // Indirect branch through mem.
2246   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2247     return true;
2248   default: return false;
2249   }
2250 }
2251
2252 bool X86InstrInfo::
2253 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2254   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2255   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2256   return false;
2257 }
2258
2259 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2260   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2261   if (Subtarget->is64Bit())
2262     return &X86::GR64RegClass;
2263   else
2264     return &X86::GR32RegClass;
2265 }