lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/GlobalVariable.h"
  22 #include "llvm/DerivedTypes.h"
  23 #include "llvm/LLVMContext.h"
  24 #include "llvm/ADT/STLExtras.h"
  25 #include "llvm/CodeGen/MachineConstantPool.h"
  26 #include "llvm/CodeGen/MachineFrameInfo.h"
  27 #include "llvm/CodeGen/MachineInstrBuilder.h"
  28 #include "llvm/CodeGen/MachineRegisterInfo.h"
  29 #include "llvm/CodeGen/LiveVariables.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35 using namespace llvm;
  36
  37 static cl::opt<bool>
  38 NoFusing("disable-spill-fusing",
  39          cl::desc("Disable fusing of spill code into instructions"));
  40 static cl::opt<bool>
  41 PrintFailedFusing("print-failed-fuse-candidates",
  42                   cl::desc("Print instructions that the allocator wants to"
  43                            " fuse, but the X86 backend currently can't"),
  44                   cl::Hidden);
  45 static cl::opt<bool>
  46 ReMatPICStubLoad("remat-pic-stub-load",
  47                  cl::desc("Re-materialize load from stub in PIC mode"),
  48                  cl::init(false), cl::Hidden);
  49
  50 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  51   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  52     TM(tm), RI(tm, *this) {
  53   SmallVector<unsigned,16> AmbEntries;
  54   static const unsigned OpTbl2Addr[][2] = {
  55     { X86::ADC32ri,     X86::ADC32mi },
  56     { X86::ADC32ri8,    X86::ADC32mi8 },
  57     { X86::ADC32rr,     X86::ADC32mr },
  58     { X86::ADC64ri32,   X86::ADC64mi32 },
  59     { X86::ADC64ri8,    X86::ADC64mi8 },
  60     { X86::ADC64rr,     X86::ADC64mr },
  61     { X86::ADD16ri,     X86::ADD16mi },
  62     { X86::ADD16ri8,    X86::ADD16mi8 },
  63     { X86::ADD16rr,     X86::ADD16mr },
  64     { X86::ADD32ri,     X86::ADD32mi },
  65     { X86::ADD32ri8,    X86::ADD32mi8 },
  66     { X86::ADD32rr,     X86::ADD32mr },
  67     { X86::ADD64ri32,   X86::ADD64mi32 },
  68     { X86::ADD64ri8,    X86::ADD64mi8 },
  69     { X86::ADD64rr,     X86::ADD64mr },
  70     { X86::ADD8ri,      X86::ADD8mi },
  71     { X86::ADD8rr,      X86::ADD8mr },
  72     { X86::AND16ri,     X86::AND16mi },
  73     { X86::AND16ri8,    X86::AND16mi8 },
  74     { X86::AND16rr,     X86::AND16mr },
  75     { X86::AND32ri,     X86::AND32mi },
  76     { X86::AND32ri8,    X86::AND32mi8 },
  77     { X86::AND32rr,     X86::AND32mr },
  78     { X86::AND64ri32,   X86::AND64mi32 },
  79     { X86::AND64ri8,    X86::AND64mi8 },
  80     { X86::AND64rr,     X86::AND64mr },
  81     { X86::AND8ri,      X86::AND8mi },
  82     { X86::AND8rr,      X86::AND8mr },
  83     { X86::DEC16r,      X86::DEC16m },
  84     { X86::DEC32r,      X86::DEC32m },
  85     { X86::DEC64_16r,   X86::DEC64_16m },
  86     { X86::DEC64_32r,   X86::DEC64_32m },
  87     { X86::DEC64r,      X86::DEC64m },
  88     { X86::DEC8r,       X86::DEC8m },
  89     { X86::INC16r,      X86::INC16m },
  90     { X86::INC32r,      X86::INC32m },
  91     { X86::INC64_16r,   X86::INC64_16m },
  92     { X86::INC64_32r,   X86::INC64_32m },
  93     { X86::INC64r,      X86::INC64m },
  94     { X86::INC8r,       X86::INC8m },
  95     { X86::NEG16r,      X86::NEG16m },
  96     { X86::NEG32r,      X86::NEG32m },
  97     { X86::NEG64r,      X86::NEG64m },
  98     { X86::NEG8r,       X86::NEG8m },
  99     { X86::NOT16r,      X86::NOT16m },
 100     { X86::NOT32r,      X86::NOT32m },
 101     { X86::NOT64r,      X86::NOT64m },
 102     { X86::NOT8r,       X86::NOT8m },
 103     { X86::OR16ri,      X86::OR16mi },
 104     { X86::OR16ri8,     X86::OR16mi8 },
 105     { X86::OR16rr,      X86::OR16mr },
 106     { X86::OR32ri,      X86::OR32mi },
 107     { X86::OR32ri8,     X86::OR32mi8 },
 108     { X86::OR32rr,      X86::OR32mr },
 109     { X86::OR64ri32,    X86::OR64mi32 },
 110     { X86::OR64ri8,     X86::OR64mi8 },
 111     { X86::OR64rr,      X86::OR64mr },
 112     { X86::OR8ri,       X86::OR8mi },
 113     { X86::OR8rr,       X86::OR8mr },
 114     { X86::ROL16r1,     X86::ROL16m1 },
 115     { X86::ROL16rCL,    X86::ROL16mCL },
 116     { X86::ROL16ri,     X86::ROL16mi },
 117     { X86::ROL32r1,     X86::ROL32m1 },
 118     { X86::ROL32rCL,    X86::ROL32mCL },
 119     { X86::ROL32ri,     X86::ROL32mi },
 120     { X86::ROL64r1,     X86::ROL64m1 },
 121     { X86::ROL64rCL,    X86::ROL64mCL },
 122     { X86::ROL64ri,     X86::ROL64mi },
 123     { X86::ROL8r1,      X86::ROL8m1 },
 124     { X86::ROL8rCL,     X86::ROL8mCL },
 125     { X86::ROL8ri,      X86::ROL8mi },
 126     { X86::ROR16r1,     X86::ROR16m1 },
 127     { X86::ROR16rCL,    X86::ROR16mCL },
 128     { X86::ROR16ri,     X86::ROR16mi },
 129     { X86::ROR32r1,     X86::ROR32m1 },
 130     { X86::ROR32rCL,    X86::ROR32mCL },
 131     { X86::ROR32ri,     X86::ROR32mi },
 132     { X86::ROR64r1,     X86::ROR64m1 },
 133     { X86::ROR64rCL,    X86::ROR64mCL },
 134     { X86::ROR64ri,     X86::ROR64mi },
 135     { X86::ROR8r1,      X86::ROR8m1 },
 136     { X86::ROR8rCL,     X86::ROR8mCL },
 137     { X86::ROR8ri,      X86::ROR8mi },
 138     { X86::SAR16r1,     X86::SAR16m1 },
 139     { X86::SAR16rCL,    X86::SAR16mCL },
 140     { X86::SAR16ri,     X86::SAR16mi },
 141     { X86::SAR32r1,     X86::SAR32m1 },
 142     { X86::SAR32rCL,    X86::SAR32mCL },
 143     { X86::SAR32ri,     X86::SAR32mi },
 144     { X86::SAR64r1,     X86::SAR64m1 },
 145     { X86::SAR64rCL,    X86::SAR64mCL },
 146     { X86::SAR64ri,     X86::SAR64mi },
 147     { X86::SAR8r1,      X86::SAR8m1 },
 148     { X86::SAR8rCL,     X86::SAR8mCL },
 149     { X86::SAR8ri,      X86::SAR8mi },
 150     { X86::SBB32ri,     X86::SBB32mi },
 151     { X86::SBB32ri8,    X86::SBB32mi8 },
 152     { X86::SBB32rr,     X86::SBB32mr },
 153     { X86::SBB64ri32,   X86::SBB64mi32 },
 154     { X86::SBB64ri8,    X86::SBB64mi8 },
 155     { X86::SBB64rr,     X86::SBB64mr },
 156     { X86::SHL16rCL,    X86::SHL16mCL },
 157     { X86::SHL16ri,     X86::SHL16mi },
 158     { X86::SHL32rCL,    X86::SHL32mCL },
 159     { X86::SHL32ri,     X86::SHL32mi },
 160     { X86::SHL64rCL,    X86::SHL64mCL },
 161     { X86::SHL64ri,     X86::SHL64mi },
 162     { X86::SHL8rCL,     X86::SHL8mCL },
 163     { X86::SHL8ri,      X86::SHL8mi },
 164     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 165     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 166     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 167     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 168     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 169     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 170     { X86::SHR16r1,     X86::SHR16m1 },
 171     { X86::SHR16rCL,    X86::SHR16mCL },
 172     { X86::SHR16ri,     X86::SHR16mi },
 173     { X86::SHR32r1,     X86::SHR32m1 },
 174     { X86::SHR32rCL,    X86::SHR32mCL },
 175     { X86::SHR32ri,     X86::SHR32mi },
 176     { X86::SHR64r1,     X86::SHR64m1 },
 177     { X86::SHR64rCL,    X86::SHR64mCL },
 178     { X86::SHR64ri,     X86::SHR64mi },
 179     { X86::SHR8r1,      X86::SHR8m1 },
 180     { X86::SHR8rCL,     X86::SHR8mCL },
 181     { X86::SHR8ri,      X86::SHR8mi },
 182     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 183     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 184     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 185     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 186     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 187     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 188     { X86::SUB16ri,     X86::SUB16mi },
 189     { X86::SUB16ri8,    X86::SUB16mi8 },
 190     { X86::SUB16rr,     X86::SUB16mr },
 191     { X86::SUB32ri,     X86::SUB32mi },
 192     { X86::SUB32ri8,    X86::SUB32mi8 },
 193     { X86::SUB32rr,     X86::SUB32mr },
 194     { X86::SUB64ri32,   X86::SUB64mi32 },
 195     { X86::SUB64ri8,    X86::SUB64mi8 },
 196     { X86::SUB64rr,     X86::SUB64mr },
 197     { X86::SUB8ri,      X86::SUB8mi },
 198     { X86::SUB8rr,      X86::SUB8mr },
 199     { X86::XOR16ri,     X86::XOR16mi },
 200     { X86::XOR16ri8,    X86::XOR16mi8 },
 201     { X86::XOR16rr,     X86::XOR16mr },
 202     { X86::XOR32ri,     X86::XOR32mi },
 203     { X86::XOR32ri8,    X86::XOR32mi8 },
 204     { X86::XOR32rr,     X86::XOR32mr },
 205     { X86::XOR64ri32,   X86::XOR64mi32 },
 206     { X86::XOR64ri8,    X86::XOR64mi8 },
 207     { X86::XOR64rr,     X86::XOR64mr },
 208     { X86::XOR8ri,      X86::XOR8mi },
 209     { X86::XOR8rr,      X86::XOR8mr }
 210   };
 211
 212   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 213     unsigned RegOp = OpTbl2Addr[i][0];
 214     unsigned MemOp = OpTbl2Addr[i][1];
 215     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 216                                                std::make_pair(MemOp,0))).second)
 217       assert(false && "Duplicated entries?");
 218     // Index 0, folded load and store, no alignment requirement.
 219     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 220     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 221                                                 std::make_pair(RegOp,
 222                                                               AuxInfo))).second)
 223       AmbEntries.push_back(MemOp);
 224   }
 225
 226   // If the third value is 1, then it's folding either a load or a store.
 227   static const unsigned OpTbl0[][4] = {
 228     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 229     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 230     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 231     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 232     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 233     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 234     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 235     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 236     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 237     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 238     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 239     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 240     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 241     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 242     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 243     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 244     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 245     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 246     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 247     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 248     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 249     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 250     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 251     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 252     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 253     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 254     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 255     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 256     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 257     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 258     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 259     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 260     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 261     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 262     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 263     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 264     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 265     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 266     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 267     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 268     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 269     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 270     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 271     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 272     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 273     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 274     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 275     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0, 0 },
 276     { X86::MOVSDrr,     X86::MOVSDmr, 0, 0 },
 277     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 278     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 279     { X86::MOVSSrr,     X86::MOVSSmr, 0, 0 },
 280     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 281     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 282     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 283     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 284     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 285     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 286     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 287     { X86::SETAr,       X86::SETAm, 0, 0 },
 288     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 289     { X86::SETBr,       X86::SETBm, 0, 0 },
 290     { X86::SETEr,       X86::SETEm, 0, 0 },
 291     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 292     { X86::SETGr,       X86::SETGm, 0, 0 },
 293     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 294     { X86::SETLr,       X86::SETLm, 0, 0 },
 295     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 296     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 297     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 298     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 299     { X86::SETOr,       X86::SETOm, 0, 0 },
 300     { X86::SETPr,       X86::SETPm, 0, 0 },
 301     { X86::SETSr,       X86::SETSm, 0, 0 },
 302     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 303     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 304     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 305     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 306     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 307   };
 308
 309   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 310     unsigned RegOp = OpTbl0[i][0];
 311     unsigned MemOp = OpTbl0[i][1];
 312     unsigned Align = OpTbl0[i][3];
 313     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 314                                            std::make_pair(MemOp,Align))).second)
 315       assert(false && "Duplicated entries?");
 316     unsigned FoldedLoad = OpTbl0[i][2];
 317     // Index 0, folded load or store.
 318     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 319     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 320       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 321                                      std::make_pair(RegOp, AuxInfo))).second)
 322         AmbEntries.push_back(MemOp);
 323   }
 324
 325   static const unsigned OpTbl1[][3] = {
 326     { X86::CMP16rr,         X86::CMP16rm, 0 },
 327     { X86::CMP32rr,         X86::CMP32rm, 0 },
 328     { X86::CMP64rr,         X86::CMP64rm, 0 },
 329     { X86::CMP8rr,          X86::CMP8rm, 0 },
 330     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 331     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 332     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 333     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 334     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 335     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 336     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 337     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 338     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 339     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 340     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 341     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 342     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 343     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 344     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 345     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 346     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 347     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 348     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 349     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 350     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 351     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 352     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 353     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 354     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 355     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 356     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 357     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 358     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 359     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 360     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 361     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 362     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 363     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 364     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 365     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 366     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 367     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 368     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 369     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 370     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 371     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 372     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 373     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 374     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 375     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 376     { X86::MOV16rr,         X86::MOV16rm, 0 },
 377     { X86::MOV32rr,         X86::MOV32rm, 0 },
 378     { X86::MOV64rr,         X86::MOV64rm, 0 },
 379     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 380     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 381     { X86::MOV8rr,          X86::MOV8rm, 0 },
 382     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 383     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 384     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 385     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 386     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 387     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 388     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm, 0 },
 389     { X86::MOVSDrr,         X86::MOVSDrm, 0 },
 390     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 391     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 392     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm, 0 },
 393     { X86::MOVSSrr,         X86::MOVSSrm, 0 },
 394     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 395     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 396     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 397     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 398     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 399     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 400     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 401     { X86::MOVUPSrr,        X86::MOVUPSrm, 16 },
 402     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 403     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 404     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 405     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 406     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 407     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 408     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 409     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 410     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 411     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 412     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 413     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 414     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 415     { X86::RCPPSr,          X86::RCPPSm, 16 },
 416     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 417     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 418     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 419     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 420     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 421     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 422     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 423     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 424     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 425     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 426     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 427     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 428     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 429     { X86::TEST16rr,        X86::TEST16rm, 0 },
 430     { X86::TEST32rr,        X86::TEST32rm, 0 },
 431     { X86::TEST64rr,        X86::TEST64rm, 0 },
 432     { X86::TEST8rr,         X86::TEST8rm, 0 },
 433     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 434     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 435     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 436   };
 437
 438   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 439     unsigned RegOp = OpTbl1[i][0];
 440     unsigned MemOp = OpTbl1[i][1];
 441     unsigned Align = OpTbl1[i][2];
 442     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 443                                            std::make_pair(MemOp,Align))).second)
 444       assert(false && "Duplicated entries?");
 445     // Index 1, folded load
 446     unsigned AuxInfo = 1 | (1 << 4);
 447     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 448       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 449                                      std::make_pair(RegOp, AuxInfo))).second)
 450         AmbEntries.push_back(MemOp);
 451   }
 452
 453   static const unsigned OpTbl2[][3] = {
 454     { X86::ADC32rr,         X86::ADC32rm, 0 },
 455     { X86::ADC64rr,         X86::ADC64rm, 0 },
 456     { X86::ADD16rr,         X86::ADD16rm, 0 },
 457     { X86::ADD32rr,         X86::ADD32rm, 0 },
 458     { X86::ADD64rr,         X86::ADD64rm, 0 },
 459     { X86::ADD8rr,          X86::ADD8rm, 0 },
 460     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 461     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 462     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 463     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 464     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 465     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 466     { X86::AND16rr,         X86::AND16rm, 0 },
 467     { X86::AND32rr,         X86::AND32rm, 0 },
 468     { X86::AND64rr,         X86::AND64rm, 0 },
 469     { X86::AND8rr,          X86::AND8rm, 0 },
 470     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 471     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 472     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 473     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 474     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 475     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 476     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 477     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 478     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 479     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 480     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 481     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 482     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 483     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 484     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 485     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 486     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 487     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 488     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 489     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 490     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 491     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 492     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 493     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 494     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 495     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 496     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 497     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 498     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 499     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 500     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 501     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 502     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 503     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 504     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 505     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 506     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 507     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 508     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 509     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 510     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 511     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 512     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 513     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 514     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 515     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 516     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 517     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 518     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 519     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 520     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 521     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 522     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 523     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 524     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 525     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 526     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 527     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 528     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 529     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 530     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 531     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 532     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 533     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 534     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 535     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 536     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 537     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 538     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 539     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 540     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 541     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 542     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 543     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 544     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 545     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 546     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 547     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 548     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 549     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 550     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 551     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 552     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 553     { X86::MINPDrr,         X86::MINPDrm, 16 },
 554     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 555     { X86::MINPSrr,         X86::MINPSrm, 16 },
 556     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 557     { X86::MINSDrr,         X86::MINSDrm, 0 },
 558     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 559     { X86::MINSSrr,         X86::MINSSrm, 0 },
 560     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 561     { X86::MULPDrr,         X86::MULPDrm, 16 },
 562     { X86::MULPSrr,         X86::MULPSrm, 16 },
 563     { X86::MULSDrr,         X86::MULSDrm, 0 },
 564     { X86::MULSSrr,         X86::MULSSrm, 0 },
 565     { X86::OR16rr,          X86::OR16rm, 0 },
 566     { X86::OR32rr,          X86::OR32rm, 0 },
 567     { X86::OR64rr,          X86::OR64rm, 0 },
 568     { X86::OR8rr,           X86::OR8rm, 0 },
 569     { X86::ORPDrr,          X86::ORPDrm, 16 },
 570     { X86::ORPSrr,          X86::ORPSrm, 16 },
 571     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 572     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 573     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 574     { X86::PADDBrr,         X86::PADDBrm, 16 },
 575     { X86::PADDDrr,         X86::PADDDrm, 16 },
 576     { X86::PADDQrr,         X86::PADDQrm, 16 },
 577     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 578     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 579     { X86::PADDWrr,         X86::PADDWrm, 16 },
 580     { X86::PANDNrr,         X86::PANDNrm, 16 },
 581     { X86::PANDrr,          X86::PANDrm, 16 },
 582     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 583     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 584     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 585     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 586     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 587     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 588     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 589     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 590     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 591     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 592     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 593     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 594     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 595     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 596     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 597     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 598     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 599     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 600     { X86::PMULLDrr_int,    X86::PMULLDrm_int, 16 },
 601     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 602     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 603     { X86::PORrr,           X86::PORrm, 16 },
 604     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 605     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 606     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 607     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 608     { X86::PSRADrr,         X86::PSRADrm, 16 },
 609     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 610     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 611     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 612     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 613     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 614     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 615     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 616     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 617     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 618     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 619     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 620     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 621     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 622     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 623     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 624     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 625     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 626     { X86::PXORrr,          X86::PXORrm, 16 },
 627     { X86::SBB32rr,         X86::SBB32rm, 0 },
 628     { X86::SBB64rr,         X86::SBB64rm, 0 },
 629     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 630     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 631     { X86::SUB16rr,         X86::SUB16rm, 0 },
 632     { X86::SUB32rr,         X86::SUB32rm, 0 },
 633     { X86::SUB64rr,         X86::SUB64rm, 0 },
 634     { X86::SUB8rr,          X86::SUB8rm, 0 },
 635     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 636     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 637     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 638     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 639     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 640     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 641     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 642     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 643     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 644     { X86::XOR16rr,         X86::XOR16rm, 0 },
 645     { X86::XOR32rr,         X86::XOR32rm, 0 },
 646     { X86::XOR64rr,         X86::XOR64rm, 0 },
 647     { X86::XOR8rr,          X86::XOR8rm, 0 },
 648     { X86::XORPDrr,         X86::XORPDrm, 16 },
 649     { X86::XORPSrr,         X86::XORPSrm, 16 }
 650   };
 651
 652   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 653     unsigned RegOp = OpTbl2[i][0];
 654     unsigned MemOp = OpTbl2[i][1];
 655     unsigned Align = OpTbl2[i][2];
 656     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 657                                            std::make_pair(MemOp,Align))).second)
 658       assert(false && "Duplicated entries?");
 659     // Index 2, folded load
 660     unsigned AuxInfo = 2 | (1 << 4);
 661     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 662                                    std::make_pair(RegOp, AuxInfo))).second)
 663       AmbEntries.push_back(MemOp);
 664   }
 665
 666   // Remove ambiguous entries.
 667   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 668 }
 669
 670 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 671                                unsigned &SrcReg, unsigned &DstReg,
 672                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 673   switch (MI.getOpcode()) {
 674   default:
 675     return false;
 676   case X86::MOV8rr:
 677   case X86::MOV8rr_NOREX:
 678   case X86::MOV16rr:
 679   case X86::MOV32rr:
 680   case X86::MOV64rr:
 681   case X86::MOVSSrr:
 682   case X86::MOVSDrr:
 683
 684   // FP Stack register class copies
 685   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 686   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 687   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 688
 689   case X86::FsMOVAPSrr:
 690   case X86::FsMOVAPDrr:
 691   case X86::MOVAPSrr:
 692   case X86::MOVAPDrr:
 693   case X86::MOVDQArr:
 694   case X86::MOVSS2PSrr:
 695   case X86::MOVSD2PDrr:
 696   case X86::MOVPS2SSrr:
 697   case X86::MOVPD2SDrr:
 698   case X86::MMX_MOVQ64rr:
 699     assert(MI.getNumOperands() >= 2 &&
 700            MI.getOperand(0).isReg() &&
 701            MI.getOperand(1).isReg() &&
 702            "invalid register-register move instruction");
 703     SrcReg = MI.getOperand(1).getReg();
 704     DstReg = MI.getOperand(0).getReg();
 705     SrcSubIdx = MI.getOperand(1).getSubReg();
 706     DstSubIdx = MI.getOperand(0).getSubReg();
 707     return true;
 708   }
 709 }
 710
 711 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 712                                            int &FrameIndex) const {
 713   switch (MI->getOpcode()) {
 714   default: break;
 715   case X86::MOV8rm:
 716   case X86::MOV16rm:
 717   case X86::MOV32rm:
 718   case X86::MOV64rm:
 719   case X86::LD_Fp64m:
 720   case X86::MOVSSrm:
 721   case X86::MOVSDrm:
 722   case X86::MOVAPSrm:
 723   case X86::MOVAPDrm:
 724   case X86::MOVDQArm:
 725   case X86::MMX_MOVD64rm:
 726   case X86::MMX_MOVQ64rm:
 727     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 728         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 729         MI->getOperand(2).getImm() == 1 &&
 730         MI->getOperand(3).getReg() == 0 &&
 731         MI->getOperand(4).getImm() == 0) {
 732       FrameIndex = MI->getOperand(1).getIndex();
 733       return MI->getOperand(0).getReg();
 734     }
 735     break;
 736   }
 737   return 0;
 738 }
 739
 740 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 741                                           int &FrameIndex) const {
 742   switch (MI->getOpcode()) {
 743   default: break;
 744   case X86::MOV8mr:
 745   case X86::MOV16mr:
 746   case X86::MOV32mr:
 747   case X86::MOV64mr:
 748   case X86::ST_FpP64m:
 749   case X86::MOVSSmr:
 750   case X86::MOVSDmr:
 751   case X86::MOVAPSmr:
 752   case X86::MOVAPDmr:
 753   case X86::MOVDQAmr:
 754   case X86::MMX_MOVD64mr:
 755   case X86::MMX_MOVQ64mr:
 756   case X86::MMX_MOVNTQmr:
 757     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 758         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 759         MI->getOperand(1).getImm() == 1 &&
 760         MI->getOperand(2).getReg() == 0 &&
 761         MI->getOperand(3).getImm() == 0) {
 762       FrameIndex = MI->getOperand(0).getIndex();
 763       return MI->getOperand(X86AddrNumOperands).getReg();
 764     }
 765     break;
 766   }
 767   return 0;
 768 }
 769
 770 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 771 /// X86::MOVPC32r.
 772 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 773   bool isPICBase = false;
 774   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 775          E = MRI.def_end(); I != E; ++I) {
 776     MachineInstr *DefMI = I.getOperand().getParent();
 777     if (DefMI->getOpcode() != X86::MOVPC32r)
 778       return false;
 779     assert(!isPICBase && "More than one PIC base?");
 780     isPICBase = true;
 781   }
 782   return isPICBase;
 783 }
 784
 785 bool
 786 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 787                                                 AliasAnalysis *AA) const {
 788   switch (MI->getOpcode()) {
 789   default: break;
 790     case X86::MOV8rm:
 791     case X86::MOV16rm:
 792     case X86::MOV32rm:
 793     case X86::MOV64rm:
 794     case X86::LD_Fp64m:
 795     case X86::MOVSSrm:
 796     case X86::MOVSDrm:
 797     case X86::MOVAPSrm:
 798     case X86::MOVAPDrm:
 799     case X86::MOVDQArm:
 800     case X86::MMX_MOVD64rm:
 801     case X86::MMX_MOVQ64rm: {
 802       // Loads from constant pools are trivially rematerializable.
 803       if (MI->getOperand(1).isReg() &&
 804           MI->getOperand(2).isImm() &&
 805           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 806           MI->isInvariantLoad(AA)) {
 807         unsigned BaseReg = MI->getOperand(1).getReg();
 808         if (BaseReg == 0 || BaseReg == X86::RIP)
 809           return true;
 810         // Allow re-materialization of PIC load.
 811         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 812           return false;
 813         const MachineFunction &MF = *MI->getParent()->getParent();
 814         const MachineRegisterInfo &MRI = MF.getRegInfo();
 815         bool isPICBase = false;
 816         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 817                E = MRI.def_end(); I != E; ++I) {
 818           MachineInstr *DefMI = I.getOperand().getParent();
 819           if (DefMI->getOpcode() != X86::MOVPC32r)
 820             return false;
 821           assert(!isPICBase && "More than one PIC base?");
 822           isPICBase = true;
 823         }
 824         return isPICBase;
 825       }
 826       return false;
 827     }
 828
 829      case X86::LEA32r:
 830      case X86::LEA64r: {
 831        if (MI->getOperand(2).isImm() &&
 832            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 833            !MI->getOperand(4).isReg()) {
 834          // lea fi#, lea GV, etc. are all rematerializable.
 835          if (!MI->getOperand(1).isReg())
 836            return true;
 837          unsigned BaseReg = MI->getOperand(1).getReg();
 838          if (BaseReg == 0)
 839            return true;
 840          // Allow re-materialization of lea PICBase + x.
 841          const MachineFunction &MF = *MI->getParent()->getParent();
 842          const MachineRegisterInfo &MRI = MF.getRegInfo();
 843          return regIsPICBase(BaseReg, MRI);
 844        }
 845        return false;
 846      }
 847   }
 848
 849   // All other instructions marked M_REMATERIALIZABLE are always trivially
 850   // rematerializable.
 851   return true;
 852 }
 853
 854 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 855 /// would clobber the EFLAGS condition register. Note the result may be
 856 /// conservative. If it cannot definitely determine the safety after visiting
 857 /// two instructions it assumes it's not safe.
 858 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 859                                   MachineBasicBlock::iterator I) {
 860   // It's always safe to clobber EFLAGS at the end of a block.
 861   if (I == MBB.end())
 862     return true;
 863
 864   // For compile time consideration, if we are not able to determine the
 865   // safety after visiting 2 instructions, we will assume it's not safe.
 866   for (unsigned i = 0; i < 2; ++i) {
 867     bool SeenDef = false;
 868     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 869       MachineOperand &MO = I->getOperand(j);
 870       if (!MO.isReg())
 871         continue;
 872       if (MO.getReg() == X86::EFLAGS) {
 873         if (MO.isUse())
 874           return false;
 875         SeenDef = true;
 876       }
 877     }
 878
 879     if (SeenDef)
 880       // This instruction defines EFLAGS, no need to look any further.
 881       return true;
 882     ++I;
 883
 884     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 885     if (I == MBB.end())
 886       return true;
 887   }
 888
 889   // Conservative answer.
 890   return false;
 891 }
 892
 893 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 894                                  MachineBasicBlock::iterator I,
 895                                  unsigned DestReg, unsigned SubIdx,
 896                                  const MachineInstr *Orig) const {
 897   DebugLoc DL = DebugLoc::getUnknownLoc();
 898   if (I != MBB.end()) DL = I->getDebugLoc();
 899
 900   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 901     DestReg = RI.getSubReg(DestReg, SubIdx);
 902     SubIdx = 0;
 903   }
 904
 905   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 906   // Re-materialize them as movri instructions to avoid side effects.
 907   bool Clone = true;
 908   unsigned Opc = Orig->getOpcode();
 909   switch (Opc) {
 910   default: break;
 911   case X86::MOV8r0:
 912   case X86::MOV16r0:
 913   case X86::MOV32r0: {
 914     if (!isSafeToClobberEFLAGS(MBB, I)) {
 915       switch (Opc) {
 916       default: break;
 917       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 918       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 919       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 920       }
 921       Clone = false;
 922     }
 923     break;
 924   }
 925   }
 926
 927   if (Clone) {
 928     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 929     MI->getOperand(0).setReg(DestReg);
 930     MBB.insert(I, MI);
 931   } else {
 932     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
 933   }
 934
 935   MachineInstr *NewMI = prior(I);
 936   NewMI->getOperand(0).setSubReg(SubIdx);
 937 }
 938
 939 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 940 /// is not marked dead.
 941 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 942   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 943     MachineOperand &MO = MI->getOperand(i);
 944     if (MO.isReg() && MO.isDef() &&
 945         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 946       return true;
 947     }
 948   }
 949   return false;
 950 }
 951
 952 /// convertToThreeAddress - This method must be implemented by targets that
 953 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 954 /// may be able to convert a two-address instruction into a true
 955 /// three-address instruction on demand.  This allows the X86 target (for
 956 /// example) to convert ADD and SHL instructions into LEA instructions if they
 957 /// would require register copies due to two-addressness.
 958 ///
 959 /// This method returns a null pointer if the transformation cannot be
 960 /// performed, otherwise it returns the new instruction.
 961 ///
 962 MachineInstr *
 963 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 964                                     MachineBasicBlock::iterator &MBBI,
 965                                     LiveVariables *LV) const {
 966   MachineInstr *MI = MBBI;
 967   MachineFunction &MF = *MI->getParent()->getParent();
 968   // All instructions input are two-addr instructions.  Get the known operands.
 969   unsigned Dest = MI->getOperand(0).getReg();
 970   unsigned Src = MI->getOperand(1).getReg();
 971   bool isDead = MI->getOperand(0).isDead();
 972   bool isKill = MI->getOperand(1).isKill();
 973
 974   MachineInstr *NewMI = NULL;
 975   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 976   // we have better subtarget support, enable the 16-bit LEA generation here.
 977   bool DisableLEA16 = true;
 978
 979   unsigned MIOpc = MI->getOpcode();
 980   switch (MIOpc) {
 981   case X86::SHUFPSrri: {
 982     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 983     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 984
 985     unsigned B = MI->getOperand(1).getReg();
 986     unsigned C = MI->getOperand(2).getReg();
 987     if (B != C) return 0;
 988     unsigned A = MI->getOperand(0).getReg();
 989     unsigned M = MI->getOperand(3).getImm();
 990     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
 991       .addReg(A, RegState::Define | getDeadRegState(isDead))
 992       .addReg(B, getKillRegState(isKill)).addImm(M);
 993     break;
 994   }
 995   case X86::SHL64ri: {
 996     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 997     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 998     // the flags produced by a shift yet, so this is safe.
 999     unsigned ShAmt = MI->getOperand(2).getImm();
1000     if (ShAmt == 0 || ShAmt >= 4) return 0;
1001
1002     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1003       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1004       .addReg(0).addImm(1 << ShAmt)
1005       .addReg(Src, getKillRegState(isKill))
1006       .addImm(0);
1007     break;
1008   }
1009   case X86::SHL32ri: {
1010     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1011     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1012     // the flags produced by a shift yet, so this is safe.
1013     unsigned ShAmt = MI->getOperand(2).getImm();
1014     if (ShAmt == 0 || ShAmt >= 4) return 0;
1015
1016     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1017       X86::LEA64_32r : X86::LEA32r;
1018     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1019       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1020       .addReg(0).addImm(1 << ShAmt)
1021       .addReg(Src, getKillRegState(isKill)).addImm(0);
1022     break;
1023   }
1024   case X86::SHL16ri: {
1025     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1026     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1027     // the flags produced by a shift yet, so this is safe.
1028     unsigned ShAmt = MI->getOperand(2).getImm();
1029     if (ShAmt == 0 || ShAmt >= 4) return 0;
1030
1031     if (DisableLEA16) {
1032       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1033       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1034       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1035         ? X86::LEA64_32r : X86::LEA32r;
1036       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1037       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1038
1039       // Build and insert into an implicit UNDEF value. This is OK because
1040       // well be shifting and then extracting the lower 16-bits.
1041       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1042       MachineInstr *InsMI =
1043         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1044         .addReg(leaInReg)
1045         .addReg(Src, getKillRegState(isKill))
1046         .addImm(X86::SUBREG_16BIT);
1047
1048       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1049         .addReg(0).addImm(1 << ShAmt)
1050         .addReg(leaInReg, RegState::Kill)
1051         .addImm(0);
1052
1053       MachineInstr *ExtMI =
1054         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1055         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1056         .addReg(leaOutReg, RegState::Kill)
1057         .addImm(X86::SUBREG_16BIT);
1058
1059       if (LV) {
1060         // Update live variables
1061         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1062         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1063         if (isKill)
1064           LV->replaceKillInstruction(Src, MI, InsMI);
1065         if (isDead)
1066           LV->replaceKillInstruction(Dest, MI, ExtMI);
1067       }
1068       return ExtMI;
1069     } else {
1070       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1071         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1072         .addReg(0).addImm(1 << ShAmt)
1073         .addReg(Src, getKillRegState(isKill))
1074         .addImm(0);
1075     }
1076     break;
1077   }
1078   default: {
1079     // The following opcodes also sets the condition code register(s). Only
1080     // convert them to equivalent lea if the condition code register def's
1081     // are dead!
1082     if (hasLiveCondCodeDef(MI))
1083       return 0;
1084
1085     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1086     switch (MIOpc) {
1087     default: return 0;
1088     case X86::INC64r:
1089     case X86::INC32r:
1090     case X86::INC64_32r: {
1091       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1092       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1093         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1094       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1095                               .addReg(Dest, RegState::Define |
1096                                       getDeadRegState(isDead)),
1097                               Src, isKill, 1);
1098       break;
1099     }
1100     case X86::INC16r:
1101     case X86::INC64_16r:
1102       if (DisableLEA16) return 0;
1103       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1104       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1105                            .addReg(Dest, RegState::Define |
1106                                    getDeadRegState(isDead)),
1107                            Src, isKill, 1);
1108       break;
1109     case X86::DEC64r:
1110     case X86::DEC32r:
1111     case X86::DEC64_32r: {
1112       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1113       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1114         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1115       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1116                               .addReg(Dest, RegState::Define |
1117                                       getDeadRegState(isDead)),
1118                               Src, isKill, -1);
1119       break;
1120     }
1121     case X86::DEC16r:
1122     case X86::DEC64_16r:
1123       if (DisableLEA16) return 0;
1124       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1125       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1126                            .addReg(Dest, RegState::Define |
1127                                    getDeadRegState(isDead)),
1128                            Src, isKill, -1);
1129       break;
1130     case X86::ADD64rr:
1131     case X86::ADD32rr: {
1132       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1133       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1134         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1135       unsigned Src2 = MI->getOperand(2).getReg();
1136       bool isKill2 = MI->getOperand(2).isKill();
1137       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1138                         .addReg(Dest, RegState::Define |
1139                                 getDeadRegState(isDead)),
1140                         Src, isKill, Src2, isKill2);
1141       if (LV && isKill2)
1142         LV->replaceKillInstruction(Src2, MI, NewMI);
1143       break;
1144     }
1145     case X86::ADD16rr: {
1146       if (DisableLEA16) return 0;
1147       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1148       unsigned Src2 = MI->getOperand(2).getReg();
1149       bool isKill2 = MI->getOperand(2).isKill();
1150       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1151                         .addReg(Dest, RegState::Define |
1152                                 getDeadRegState(isDead)),
1153                         Src, isKill, Src2, isKill2);
1154       if (LV && isKill2)
1155         LV->replaceKillInstruction(Src2, MI, NewMI);
1156       break;
1157     }
1158     case X86::ADD64ri32:
1159     case X86::ADD64ri8:
1160       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1161       if (MI->getOperand(2).isImm())
1162         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1163                                 .addReg(Dest, RegState::Define |
1164                                         getDeadRegState(isDead)),
1165                                 Src, isKill, MI->getOperand(2).getImm());
1166       break;
1167     case X86::ADD32ri:
1168     case X86::ADD32ri8:
1169       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1170       if (MI->getOperand(2).isImm()) {
1171         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1172         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1173                                 .addReg(Dest, RegState::Define |
1174                                         getDeadRegState(isDead)),
1175                                 Src, isKill, MI->getOperand(2).getImm());
1176       }
1177       break;
1178     case X86::ADD16ri:
1179     case X86::ADD16ri8:
1180       if (DisableLEA16) return 0;
1181       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1182       if (MI->getOperand(2).isImm())
1183         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1184                              .addReg(Dest, RegState::Define |
1185                                      getDeadRegState(isDead)),
1186                              Src, isKill, MI->getOperand(2).getImm());
1187       break;
1188     case X86::SHL16ri:
1189       if (DisableLEA16) return 0;
1190     case X86::SHL32ri:
1191     case X86::SHL64ri: {
1192       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1193              "Unknown shl instruction!");
1194       unsigned ShAmt = MI->getOperand(2).getImm();
1195       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1196         X86AddressMode AM;
1197         AM.Scale = 1 << ShAmt;
1198         AM.IndexReg = Src;
1199         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1200           : (MIOpc == X86::SHL32ri
1201              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1202         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1203                                .addReg(Dest, RegState::Define |
1204                                        getDeadRegState(isDead)), AM);
1205         if (isKill)
1206           NewMI->getOperand(3).setIsKill(true);
1207       }
1208       break;
1209     }
1210     }
1211   }
1212   }
1213
1214   if (!NewMI) return 0;
1215
1216   if (LV) {  // Update live variables
1217     if (isKill)
1218       LV->replaceKillInstruction(Src, MI, NewMI);
1219     if (isDead)
1220       LV->replaceKillInstruction(Dest, MI, NewMI);
1221   }
1222
1223   MFI->insert(MBBI, NewMI);          // Insert the new inst
1224   return NewMI;
1225 }
1226
1227 /// commuteInstruction - We have a few instructions that must be hacked on to
1228 /// commute them.
1229 ///
1230 MachineInstr *
1231 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1232   switch (MI->getOpcode()) {
1233   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1234   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1235   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1236   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1237   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1238   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1239     unsigned Opc;
1240     unsigned Size;
1241     switch (MI->getOpcode()) {
1242     default: llvm_unreachable("Unreachable!");
1243     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1244     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1245     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1246     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1247     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1248     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1249     }
1250     unsigned Amt = MI->getOperand(3).getImm();
1251     if (NewMI) {
1252       MachineFunction &MF = *MI->getParent()->getParent();
1253       MI = MF.CloneMachineInstr(MI);
1254       NewMI = false;
1255     }
1256     MI->setDesc(get(Opc));
1257     MI->getOperand(3).setImm(Size-Amt);
1258     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1259   }
1260   case X86::CMOVB16rr:
1261   case X86::CMOVB32rr:
1262   case X86::CMOVB64rr:
1263   case X86::CMOVAE16rr:
1264   case X86::CMOVAE32rr:
1265   case X86::CMOVAE64rr:
1266   case X86::CMOVE16rr:
1267   case X86::CMOVE32rr:
1268   case X86::CMOVE64rr:
1269   case X86::CMOVNE16rr:
1270   case X86::CMOVNE32rr:
1271   case X86::CMOVNE64rr:
1272   case X86::CMOVBE16rr:
1273   case X86::CMOVBE32rr:
1274   case X86::CMOVBE64rr:
1275   case X86::CMOVA16rr:
1276   case X86::CMOVA32rr:
1277   case X86::CMOVA64rr:
1278   case X86::CMOVL16rr:
1279   case X86::CMOVL32rr:
1280   case X86::CMOVL64rr:
1281   case X86::CMOVGE16rr:
1282   case X86::CMOVGE32rr:
1283   case X86::CMOVGE64rr:
1284   case X86::CMOVLE16rr:
1285   case X86::CMOVLE32rr:
1286   case X86::CMOVLE64rr:
1287   case X86::CMOVG16rr:
1288   case X86::CMOVG32rr:
1289   case X86::CMOVG64rr:
1290   case X86::CMOVS16rr:
1291   case X86::CMOVS32rr:
1292   case X86::CMOVS64rr:
1293   case X86::CMOVNS16rr:
1294   case X86::CMOVNS32rr:
1295   case X86::CMOVNS64rr:
1296   case X86::CMOVP16rr:
1297   case X86::CMOVP32rr:
1298   case X86::CMOVP64rr:
1299   case X86::CMOVNP16rr:
1300   case X86::CMOVNP32rr:
1301   case X86::CMOVNP64rr:
1302   case X86::CMOVO16rr:
1303   case X86::CMOVO32rr:
1304   case X86::CMOVO64rr:
1305   case X86::CMOVNO16rr:
1306   case X86::CMOVNO32rr:
1307   case X86::CMOVNO64rr: {
1308     unsigned Opc = 0;
1309     switch (MI->getOpcode()) {
1310     default: break;
1311     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1312     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1313     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1314     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1315     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1316     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1317     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1318     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1319     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1320     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1321     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1322     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1323     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1324     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1325     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1326     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1327     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1328     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1329     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1330     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1331     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1332     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1333     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1334     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1335     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1336     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1337     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1338     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1339     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1340     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1341     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1342     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1343     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1344     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1345     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1346     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1347     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1348     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1349     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1350     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1351     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1352     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1353     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1354     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1355     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1356     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1357     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1358     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1359     }
1360     if (NewMI) {
1361       MachineFunction &MF = *MI->getParent()->getParent();
1362       MI = MF.CloneMachineInstr(MI);
1363       NewMI = false;
1364     }
1365     MI->setDesc(get(Opc));
1366     // Fallthrough intended.
1367   }
1368   default:
1369     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1370   }
1371 }
1372
1373 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1374   switch (BrOpc) {
1375   default: return X86::COND_INVALID;
1376   case X86::JE:  return X86::COND_E;
1377   case X86::JNE: return X86::COND_NE;
1378   case X86::JL:  return X86::COND_L;
1379   case X86::JLE: return X86::COND_LE;
1380   case X86::JG:  return X86::COND_G;
1381   case X86::JGE: return X86::COND_GE;
1382   case X86::JB:  return X86::COND_B;
1383   case X86::JBE: return X86::COND_BE;
1384   case X86::JA:  return X86::COND_A;
1385   case X86::JAE: return X86::COND_AE;
1386   case X86::JS:  return X86::COND_S;
1387   case X86::JNS: return X86::COND_NS;
1388   case X86::JP:  return X86::COND_P;
1389   case X86::JNP: return X86::COND_NP;
1390   case X86::JO:  return X86::COND_O;
1391   case X86::JNO: return X86::COND_NO;
1392   }
1393 }
1394
1395 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1396   switch (CC) {
1397   default: llvm_unreachable("Illegal condition code!");
1398   case X86::COND_E:  return X86::JE;
1399   case X86::COND_NE: return X86::JNE;
1400   case X86::COND_L:  return X86::JL;
1401   case X86::COND_LE: return X86::JLE;
1402   case X86::COND_G:  return X86::JG;
1403   case X86::COND_GE: return X86::JGE;
1404   case X86::COND_B:  return X86::JB;
1405   case X86::COND_BE: return X86::JBE;
1406   case X86::COND_A:  return X86::JA;
1407   case X86::COND_AE: return X86::JAE;
1408   case X86::COND_S:  return X86::JS;
1409   case X86::COND_NS: return X86::JNS;
1410   case X86::COND_P:  return X86::JP;
1411   case X86::COND_NP: return X86::JNP;
1412   case X86::COND_O:  return X86::JO;
1413   case X86::COND_NO: return X86::JNO;
1414   }
1415 }
1416
1417 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1418 /// e.g. turning COND_E to COND_NE.
1419 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1420   switch (CC) {
1421   default: llvm_unreachable("Illegal condition code!");
1422   case X86::COND_E:  return X86::COND_NE;
1423   case X86::COND_NE: return X86::COND_E;
1424   case X86::COND_L:  return X86::COND_GE;
1425   case X86::COND_LE: return X86::COND_G;
1426   case X86::COND_G:  return X86::COND_LE;
1427   case X86::COND_GE: return X86::COND_L;
1428   case X86::COND_B:  return X86::COND_AE;
1429   case X86::COND_BE: return X86::COND_A;
1430   case X86::COND_A:  return X86::COND_BE;
1431   case X86::COND_AE: return X86::COND_B;
1432   case X86::COND_S:  return X86::COND_NS;
1433   case X86::COND_NS: return X86::COND_S;
1434   case X86::COND_P:  return X86::COND_NP;
1435   case X86::COND_NP: return X86::COND_P;
1436   case X86::COND_O:  return X86::COND_NO;
1437   case X86::COND_NO: return X86::COND_O;
1438   }
1439 }
1440
1441 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1442   const TargetInstrDesc &TID = MI->getDesc();
1443   if (!TID.isTerminator()) return false;
1444
1445   // Conditional branch is a special case.
1446   if (TID.isBranch() && !TID.isBarrier())
1447     return true;
1448   if (!TID.isPredicable())
1449     return true;
1450   return !isPredicated(MI);
1451 }
1452
1453 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1454 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1455                                                const X86InstrInfo &TII) {
1456   if (MI->getOpcode() == X86::FP_REG_KILL)
1457     return false;
1458   return TII.isUnpredicatedTerminator(MI);
1459 }
1460
1461 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1462                                  MachineBasicBlock *&TBB,
1463                                  MachineBasicBlock *&FBB,
1464                                  SmallVectorImpl<MachineOperand> &Cond,
1465                                  bool AllowModify) const {
1466   // Start from the bottom of the block and work up, examining the
1467   // terminator instructions.
1468   MachineBasicBlock::iterator I = MBB.end();
1469   while (I != MBB.begin()) {
1470     --I;
1471     // Working from the bottom, when we see a non-terminator
1472     // instruction, we're done.
1473     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1474       break;
1475     // A terminator that isn't a branch can't easily be handled
1476     // by this analysis.
1477     if (!I->getDesc().isBranch())
1478       return true;
1479     // Handle unconditional branches.
1480     if (I->getOpcode() == X86::JMP) {
1481       if (!AllowModify) {
1482         TBB = I->getOperand(0).getMBB();
1483         continue;
1484       }
1485
1486       // If the block has any instructions after a JMP, delete them.
1487       while (next(I) != MBB.end())
1488         next(I)->eraseFromParent();
1489       Cond.clear();
1490       FBB = 0;
1491       // Delete the JMP if it's equivalent to a fall-through.
1492       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1493         TBB = 0;
1494         I->eraseFromParent();
1495         I = MBB.end();
1496         continue;
1497       }
1498       // TBB is used to indicate the unconditinal destination.
1499       TBB = I->getOperand(0).getMBB();
1500       continue;
1501     }
1502     // Handle conditional branches.
1503     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1504     if (BranchCode == X86::COND_INVALID)
1505       return true;  // Can't handle indirect branch.
1506     // Working from the bottom, handle the first conditional branch.
1507     if (Cond.empty()) {
1508       FBB = TBB;
1509       TBB = I->getOperand(0).getMBB();
1510       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1511       continue;
1512     }
1513     // Handle subsequent conditional branches. Only handle the case
1514     // where all conditional branches branch to the same destination
1515     // and their condition opcodes fit one of the special
1516     // multi-branch idioms.
1517     assert(Cond.size() == 1);
1518     assert(TBB);
1519     // Only handle the case where all conditional branches branch to
1520     // the same destination.
1521     if (TBB != I->getOperand(0).getMBB())
1522       return true;
1523     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1524     // If the conditions are the same, we can leave them alone.
1525     if (OldBranchCode == BranchCode)
1526       continue;
1527     // If they differ, see if they fit one of the known patterns.
1528     // Theoretically we could handle more patterns here, but
1529     // we shouldn't expect to see them if instruction selection
1530     // has done a reasonable job.
1531     if ((OldBranchCode == X86::COND_NP &&
1532          BranchCode == X86::COND_E) ||
1533         (OldBranchCode == X86::COND_E &&
1534          BranchCode == X86::COND_NP))
1535       BranchCode = X86::COND_NP_OR_E;
1536     else if ((OldBranchCode == X86::COND_P &&
1537               BranchCode == X86::COND_NE) ||
1538              (OldBranchCode == X86::COND_NE &&
1539               BranchCode == X86::COND_P))
1540       BranchCode = X86::COND_NE_OR_P;
1541     else
1542       return true;
1543     // Update the MachineOperand.
1544     Cond[0].setImm(BranchCode);
1545   }
1546
1547   return false;
1548 }
1549
1550 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1551   MachineBasicBlock::iterator I = MBB.end();
1552   unsigned Count = 0;
1553
1554   while (I != MBB.begin()) {
1555     --I;
1556     if (I->getOpcode() != X86::JMP &&
1557         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1558       break;
1559     // Remove the branch.
1560     I->eraseFromParent();
1561     I = MBB.end();
1562     ++Count;
1563   }
1564
1565   return Count;
1566 }
1567
1568 unsigned
1569 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1570                            MachineBasicBlock *FBB,
1571                            const SmallVectorImpl<MachineOperand> &Cond) const {
1572   // FIXME this should probably have a DebugLoc operand
1573   DebugLoc dl = DebugLoc::getUnknownLoc();
1574   // Shouldn't be a fall through.
1575   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1576   assert((Cond.size() == 1 || Cond.size() == 0) &&
1577          "X86 branch conditions have one component!");
1578
1579   if (Cond.empty()) {
1580     // Unconditional branch?
1581     assert(!FBB && "Unconditional branch with multiple successors!");
1582     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1583     return 1;
1584   }
1585
1586   // Conditional branch.
1587   unsigned Count = 0;
1588   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1589   switch (CC) {
1590   case X86::COND_NP_OR_E:
1591     // Synthesize NP_OR_E with two branches.
1592     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1593     ++Count;
1594     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1595     ++Count;
1596     break;
1597   case X86::COND_NE_OR_P:
1598     // Synthesize NE_OR_P with two branches.
1599     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1600     ++Count;
1601     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1602     ++Count;
1603     break;
1604   default: {
1605     unsigned Opc = GetCondBranchFromCond(CC);
1606     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1607     ++Count;
1608   }
1609   }
1610   if (FBB) {
1611     // Two-way Conditional branch. Insert the second branch.
1612     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1613     ++Count;
1614   }
1615   return Count;
1616 }
1617
1618 /// isHReg - Test if the given register is a physical h register.
1619 static bool isHReg(unsigned Reg) {
1620   return X86::GR8_ABCD_HRegClass.contains(Reg);
1621 }
1622
1623 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1624                                 MachineBasicBlock::iterator MI,
1625                                 unsigned DestReg, unsigned SrcReg,
1626                                 const TargetRegisterClass *DestRC,
1627                                 const TargetRegisterClass *SrcRC) const {
1628   DebugLoc DL = DebugLoc::getUnknownLoc();
1629   if (MI != MBB.end()) DL = MI->getDebugLoc();
1630
1631   // Determine if DstRC and SrcRC have a common superclass in common.
1632   const TargetRegisterClass *CommonRC = DestRC;
1633   if (DestRC == SrcRC)
1634     /* Source and destination have the same register class. */;
1635   else if (CommonRC->hasSuperClass(SrcRC))
1636     CommonRC = SrcRC;
1637   else if (!DestRC->hasSubClass(SrcRC)) {
1638     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1639     // but we want to copy then as GR64. Similarly, for GR32_NOREX and
1640     // GR32_NOSP, copy as GR32.
1641     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1642         DestRC->hasSuperClass(&X86::GR64RegClass))
1643       CommonRC = &X86::GR64RegClass;
1644     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1645              DestRC->hasSuperClass(&X86::GR32RegClass))
1646       CommonRC = &X86::GR32RegClass;
1647     else
1648       CommonRC = 0;
1649   }
1650
1651   if (CommonRC) {
1652     unsigned Opc;
1653     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1654       Opc = X86::MOV64rr;
1655     } else if (CommonRC == &X86::GR32RegClass ||
1656                CommonRC == &X86::GR32_NOSPRegClass) {
1657       Opc = X86::MOV32rr;
1658     } else if (CommonRC == &X86::GR16RegClass) {
1659       Opc = X86::MOV16rr;
1660     } else if (CommonRC == &X86::GR8RegClass) {
1661       // Copying to or from a physical H register on x86-64 requires a NOREX
1662       // move.  Otherwise use a normal move.
1663       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1664           TM.getSubtarget<X86Subtarget>().is64Bit())
1665         Opc = X86::MOV8rr_NOREX;
1666       else
1667         Opc = X86::MOV8rr;
1668     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1669       Opc = X86::MOV64rr;
1670     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1671       Opc = X86::MOV32rr;
1672     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1673       Opc = X86::MOV16rr;
1674     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1675       Opc = X86::MOV8rr;
1676     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1677       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1678         Opc = X86::MOV8rr_NOREX;
1679       else
1680         Opc = X86::MOV8rr;
1681     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1682                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1683       Opc = X86::MOV64rr;
1684     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1685       Opc = X86::MOV32rr;
1686     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1687       Opc = X86::MOV16rr;
1688     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1689       Opc = X86::MOV8rr;
1690     } else if (CommonRC == &X86::RFP32RegClass) {
1691       Opc = X86::MOV_Fp3232;
1692     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1693       Opc = X86::MOV_Fp6464;
1694     } else if (CommonRC == &X86::RFP80RegClass) {
1695       Opc = X86::MOV_Fp8080;
1696     } else if (CommonRC == &X86::FR32RegClass) {
1697       Opc = X86::FsMOVAPSrr;
1698     } else if (CommonRC == &X86::FR64RegClass) {
1699       Opc = X86::FsMOVAPDrr;
1700     } else if (CommonRC == &X86::VR128RegClass) {
1701       Opc = X86::MOVAPSrr;
1702     } else if (CommonRC == &X86::VR64RegClass) {
1703       Opc = X86::MMX_MOVQ64rr;
1704     } else {
1705       return false;
1706     }
1707     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1708     return true;
1709   }
1710
1711   // Moving EFLAGS to / from another register requires a push and a pop.
1712   if (SrcRC == &X86::CCRRegClass) {
1713     if (SrcReg != X86::EFLAGS)
1714       return false;
1715     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1716       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1717       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1718       return true;
1719     } else if (DestRC == &X86::GR32RegClass ||
1720                DestRC == &X86::GR32_NOSPRegClass) {
1721       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1722       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1723       return true;
1724     }
1725   } else if (DestRC == &X86::CCRRegClass) {
1726     if (DestReg != X86::EFLAGS)
1727       return false;
1728     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1729       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1730       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1731       return true;
1732     } else if (SrcRC == &X86::GR32RegClass ||
1733                DestRC == &X86::GR32_NOSPRegClass) {
1734       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1735       BuildMI(MBB, MI, DL, get(X86::POPFD));
1736       return true;
1737     }
1738   }
1739
1740   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1741   if (SrcRC == &X86::RSTRegClass) {
1742     // Copying from ST(0)/ST(1).
1743     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1744       // Can only copy from ST(0)/ST(1) right now
1745       return false;
1746     bool isST0 = SrcReg == X86::ST0;
1747     unsigned Opc;
1748     if (DestRC == &X86::RFP32RegClass)
1749       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1750     else if (DestRC == &X86::RFP64RegClass)
1751       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1752     else {
1753       if (DestRC != &X86::RFP80RegClass)
1754         return false;
1755       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1756     }
1757     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1758     return true;
1759   }
1760
1761   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1762   if (DestRC == &X86::RSTRegClass) {
1763     // Copying to ST(0) / ST(1).
1764     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1765       // Can only copy to TOS right now
1766       return false;
1767     bool isST0 = DestReg == X86::ST0;
1768     unsigned Opc;
1769     if (SrcRC == &X86::RFP32RegClass)
1770       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1771     else if (SrcRC == &X86::RFP64RegClass)
1772       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1773     else {
1774       if (SrcRC != &X86::RFP80RegClass)
1775         return false;
1776       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1777     }
1778     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1779     return true;
1780   }
1781
1782   // Not yet supported!
1783   return false;
1784 }
1785
1786 static unsigned getStoreRegOpcode(unsigned SrcReg,
1787                                   const TargetRegisterClass *RC,
1788                                   bool isStackAligned,
1789                                   TargetMachine &TM) {
1790   unsigned Opc = 0;
1791   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1792     Opc = X86::MOV64mr;
1793   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1794     Opc = X86::MOV32mr;
1795   } else if (RC == &X86::GR16RegClass) {
1796     Opc = X86::MOV16mr;
1797   } else if (RC == &X86::GR8RegClass) {
1798     // Copying to or from a physical H register on x86-64 requires a NOREX
1799     // move.  Otherwise use a normal move.
1800     if (isHReg(SrcReg) &&
1801         TM.getSubtarget<X86Subtarget>().is64Bit())
1802       Opc = X86::MOV8mr_NOREX;
1803     else
1804       Opc = X86::MOV8mr;
1805   } else if (RC == &X86::GR64_ABCDRegClass) {
1806     Opc = X86::MOV64mr;
1807   } else if (RC == &X86::GR32_ABCDRegClass) {
1808     Opc = X86::MOV32mr;
1809   } else if (RC == &X86::GR16_ABCDRegClass) {
1810     Opc = X86::MOV16mr;
1811   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1812     Opc = X86::MOV8mr;
1813   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1814     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1815       Opc = X86::MOV8mr_NOREX;
1816     else
1817       Opc = X86::MOV8mr;
1818   } else if (RC == &X86::GR64_NOREXRegClass ||
1819              RC == &X86::GR64_NOREX_NOSPRegClass) {
1820     Opc = X86::MOV64mr;
1821   } else if (RC == &X86::GR32_NOREXRegClass) {
1822     Opc = X86::MOV32mr;
1823   } else if (RC == &X86::GR16_NOREXRegClass) {
1824     Opc = X86::MOV16mr;
1825   } else if (RC == &X86::GR8_NOREXRegClass) {
1826     Opc = X86::MOV8mr;
1827   } else if (RC == &X86::RFP80RegClass) {
1828     Opc = X86::ST_FpP80m;   // pops
1829   } else if (RC == &X86::RFP64RegClass) {
1830     Opc = X86::ST_Fp64m;
1831   } else if (RC == &X86::RFP32RegClass) {
1832     Opc = X86::ST_Fp32m;
1833   } else if (RC == &X86::FR32RegClass) {
1834     Opc = X86::MOVSSmr;
1835   } else if (RC == &X86::FR64RegClass) {
1836     Opc = X86::MOVSDmr;
1837   } else if (RC == &X86::VR128RegClass) {
1838     // If stack is realigned we can use aligned stores.
1839     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1840   } else if (RC == &X86::VR64RegClass) {
1841     Opc = X86::MMX_MOVQ64mr;
1842   } else {
1843     llvm_unreachable("Unknown regclass");
1844   }
1845
1846   return Opc;
1847 }
1848
1849 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1850                                        MachineBasicBlock::iterator MI,
1851                                        unsigned SrcReg, bool isKill, int FrameIdx,
1852                                        const TargetRegisterClass *RC) const {
1853   const MachineFunction &MF = *MBB.getParent();
1854   bool isAligned = (RI.getStackAlignment() >= 16) ||
1855     RI.needsStackRealignment(MF);
1856   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1857   DebugLoc DL = DebugLoc::getUnknownLoc();
1858   if (MI != MBB.end()) DL = MI->getDebugLoc();
1859   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1860     .addReg(SrcReg, getKillRegState(isKill));
1861 }
1862
1863 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1864                                   bool isKill,
1865                                   SmallVectorImpl<MachineOperand> &Addr,
1866                                   const TargetRegisterClass *RC,
1867                                   MachineInstr::mmo_iterator MMOBegin,
1868                                   MachineInstr::mmo_iterator MMOEnd,
1869                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1870   bool isAligned = (RI.getStackAlignment() >= 16) ||
1871     RI.needsStackRealignment(MF);
1872   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1873   DebugLoc DL = DebugLoc::getUnknownLoc();
1874   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1875   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1876     MIB.addOperand(Addr[i]);
1877   MIB.addReg(SrcReg, getKillRegState(isKill));
1878   (*MIB).setMemRefs(MMOBegin, MMOEnd);
1879   NewMIs.push_back(MIB);
1880 }
1881
1882 static unsigned getLoadRegOpcode(unsigned DestReg,
1883                                  const TargetRegisterClass *RC,
1884                                  bool isStackAligned,
1885                                  const TargetMachine &TM) {
1886   unsigned Opc = 0;
1887   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1888     Opc = X86::MOV64rm;
1889   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1890     Opc = X86::MOV32rm;
1891   } else if (RC == &X86::GR16RegClass) {
1892     Opc = X86::MOV16rm;
1893   } else if (RC == &X86::GR8RegClass) {
1894     // Copying to or from a physical H register on x86-64 requires a NOREX
1895     // move.  Otherwise use a normal move.
1896     if (isHReg(DestReg) &&
1897         TM.getSubtarget<X86Subtarget>().is64Bit())
1898       Opc = X86::MOV8rm_NOREX;
1899     else
1900       Opc = X86::MOV8rm;
1901   } else if (RC == &X86::GR64_ABCDRegClass) {
1902     Opc = X86::MOV64rm;
1903   } else if (RC == &X86::GR32_ABCDRegClass) {
1904     Opc = X86::MOV32rm;
1905   } else if (RC == &X86::GR16_ABCDRegClass) {
1906     Opc = X86::MOV16rm;
1907   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1908     Opc = X86::MOV8rm;
1909   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1910     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1911       Opc = X86::MOV8rm_NOREX;
1912     else
1913       Opc = X86::MOV8rm;
1914   } else if (RC == &X86::GR64_NOREXRegClass ||
1915              RC == &X86::GR64_NOREX_NOSPRegClass) {
1916     Opc = X86::MOV64rm;
1917   } else if (RC == &X86::GR32_NOREXRegClass) {
1918     Opc = X86::MOV32rm;
1919   } else if (RC == &X86::GR16_NOREXRegClass) {
1920     Opc = X86::MOV16rm;
1921   } else if (RC == &X86::GR8_NOREXRegClass) {
1922     Opc = X86::MOV8rm;
1923   } else if (RC == &X86::RFP80RegClass) {
1924     Opc = X86::LD_Fp80m;
1925   } else if (RC == &X86::RFP64RegClass) {
1926     Opc = X86::LD_Fp64m;
1927   } else if (RC == &X86::RFP32RegClass) {
1928     Opc = X86::LD_Fp32m;
1929   } else if (RC == &X86::FR32RegClass) {
1930     Opc = X86::MOVSSrm;
1931   } else if (RC == &X86::FR64RegClass) {
1932     Opc = X86::MOVSDrm;
1933   } else if (RC == &X86::VR128RegClass) {
1934     // If stack is realigned we can use aligned loads.
1935     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1936   } else if (RC == &X86::VR64RegClass) {
1937     Opc = X86::MMX_MOVQ64rm;
1938   } else {
1939     llvm_unreachable("Unknown regclass");
1940   }
1941
1942   return Opc;
1943 }
1944
1945 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1946                                         MachineBasicBlock::iterator MI,
1947                                         unsigned DestReg, int FrameIdx,
1948                                         const TargetRegisterClass *RC) const{
1949   const MachineFunction &MF = *MBB.getParent();
1950   bool isAligned = (RI.getStackAlignment() >= 16) ||
1951     RI.needsStackRealignment(MF);
1952   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
1953   DebugLoc DL = DebugLoc::getUnknownLoc();
1954   if (MI != MBB.end()) DL = MI->getDebugLoc();
1955   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
1956 }
1957
1958 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1959                                  SmallVectorImpl<MachineOperand> &Addr,
1960                                  const TargetRegisterClass *RC,
1961                                  MachineInstr::mmo_iterator MMOBegin,
1962                                  MachineInstr::mmo_iterator MMOEnd,
1963                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1964   bool isAligned = (RI.getStackAlignment() >= 16) ||
1965     RI.needsStackRealignment(MF);
1966   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
1967   DebugLoc DL = DebugLoc::getUnknownLoc();
1968   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
1969   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1970     MIB.addOperand(Addr[i]);
1971   (*MIB).setMemRefs(MMOBegin, MMOEnd);
1972   NewMIs.push_back(MIB);
1973 }
1974
1975 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1976                                              MachineBasicBlock::iterator MI,
1977                                 const std::vector<CalleeSavedInfo> &CSI) const {
1978   if (CSI.empty())
1979     return false;
1980
1981   DebugLoc DL = DebugLoc::getUnknownLoc();
1982   if (MI != MBB.end()) DL = MI->getDebugLoc();
1983
1984   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1985   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
1986   unsigned SlotSize = is64Bit ? 8 : 4;
1987
1988   MachineFunction &MF = *MBB.getParent();
1989   unsigned FPReg = RI.getFrameRegister(MF);
1990   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1991   unsigned CalleeFrameSize = 0;
1992
1993   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1994   for (unsigned i = CSI.size(); i != 0; --i) {
1995     unsigned Reg = CSI[i-1].getReg();
1996     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
1997     // Add the callee-saved register as live-in. It's killed at the spill.
1998     MBB.addLiveIn(Reg);
1999     if (Reg == FPReg)
2000       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2001       continue;
2002     if (RegClass != &X86::VR128RegClass && !isWin64) {
2003       CalleeFrameSize += SlotSize;
2004       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2005     } else {
2006       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2007     }
2008   }
2009
2010   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2011   return true;
2012 }
2013
2014 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2015                                                MachineBasicBlock::iterator MI,
2016                                 const std::vector<CalleeSavedInfo> &CSI) const {
2017   if (CSI.empty())
2018     return false;
2019
2020   DebugLoc DL = DebugLoc::getUnknownLoc();
2021   if (MI != MBB.end()) DL = MI->getDebugLoc();
2022
2023   MachineFunction &MF = *MBB.getParent();
2024   unsigned FPReg = RI.getFrameRegister(MF);
2025   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2026   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2027   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2028   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2029     unsigned Reg = CSI[i].getReg();
2030     if (Reg == FPReg)
2031       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2032       continue;
2033     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2034     if (RegClass != &X86::VR128RegClass && !isWin64) {
2035       BuildMI(MBB, MI, DL, get(Opc), Reg);
2036     } else {
2037       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2038     }
2039   }
2040   return true;
2041 }
2042
2043 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2044                                      const SmallVectorImpl<MachineOperand> &MOs,
2045                                      MachineInstr *MI,
2046                                      const TargetInstrInfo &TII) {
2047   // Create the base instruction with the memory operand as the first part.
2048   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2049                                               MI->getDebugLoc(), true);
2050   MachineInstrBuilder MIB(NewMI);
2051   unsigned NumAddrOps = MOs.size();
2052   for (unsigned i = 0; i != NumAddrOps; ++i)
2053     MIB.addOperand(MOs[i]);
2054   if (NumAddrOps < 4)  // FrameIndex only
2055     addOffset(MIB, 0);
2056
2057   // Loop over the rest of the ri operands, converting them over.
2058   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2059   for (unsigned i = 0; i != NumOps; ++i) {
2060     MachineOperand &MO = MI->getOperand(i+2);
2061     MIB.addOperand(MO);
2062   }
2063   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2064     MachineOperand &MO = MI->getOperand(i);
2065     MIB.addOperand(MO);
2066   }
2067   return MIB;
2068 }
2069
2070 static MachineInstr *FuseInst(MachineFunction &MF,
2071                               unsigned Opcode, unsigned OpNo,
2072                               const SmallVectorImpl<MachineOperand> &MOs,
2073                               MachineInstr *MI, const TargetInstrInfo &TII) {
2074   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2075                                               MI->getDebugLoc(), true);
2076   MachineInstrBuilder MIB(NewMI);
2077
2078   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2079     MachineOperand &MO = MI->getOperand(i);
2080     if (i == OpNo) {
2081       assert(MO.isReg() && "Expected to fold into reg operand!");
2082       unsigned NumAddrOps = MOs.size();
2083       for (unsigned i = 0; i != NumAddrOps; ++i)
2084         MIB.addOperand(MOs[i]);
2085       if (NumAddrOps < 4)  // FrameIndex only
2086         addOffset(MIB, 0);
2087     } else {
2088       MIB.addOperand(MO);
2089     }
2090   }
2091   return MIB;
2092 }
2093
2094 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2095                                 const SmallVectorImpl<MachineOperand> &MOs,
2096                                 MachineInstr *MI) {
2097   MachineFunction &MF = *MI->getParent()->getParent();
2098   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2099
2100   unsigned NumAddrOps = MOs.size();
2101   for (unsigned i = 0; i != NumAddrOps; ++i)
2102     MIB.addOperand(MOs[i]);
2103   if (NumAddrOps < 4)  // FrameIndex only
2104     addOffset(MIB, 0);
2105   return MIB.addImm(0);
2106 }
2107
2108 MachineInstr*
2109 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2110                                     MachineInstr *MI, unsigned i,
2111                                     const SmallVectorImpl<MachineOperand> &MOs,
2112                                     unsigned Size, unsigned Align) const {
2113   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2114   bool isTwoAddrFold = false;
2115   unsigned NumOps = MI->getDesc().getNumOperands();
2116   bool isTwoAddr = NumOps > 1 &&
2117     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2118
2119   MachineInstr *NewMI = NULL;
2120   // Folding a memory location into the two-address part of a two-address
2121   // instruction is different than folding it other places.  It requires
2122   // replacing the *two* registers with the memory location.
2123   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2124       MI->getOperand(0).isReg() &&
2125       MI->getOperand(1).isReg() &&
2126       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2127     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2128     isTwoAddrFold = true;
2129   } else if (i == 0) { // If operand 0
2130     if (MI->getOpcode() == X86::MOV16r0)
2131       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2132     else if (MI->getOpcode() == X86::MOV32r0)
2133       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2134     else if (MI->getOpcode() == X86::MOV8r0)
2135       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2136     if (NewMI)
2137       return NewMI;
2138
2139     OpcodeTablePtr = &RegOp2MemOpTable0;
2140   } else if (i == 1) {
2141     OpcodeTablePtr = &RegOp2MemOpTable1;
2142   } else if (i == 2) {
2143     OpcodeTablePtr = &RegOp2MemOpTable2;
2144   }
2145
2146   // If table selected...
2147   if (OpcodeTablePtr) {
2148     // Find the Opcode to fuse
2149     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2150       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2151     if (I != OpcodeTablePtr->end()) {
2152       unsigned Opcode = I->second.first;
2153       unsigned MinAlign = I->second.second;
2154       if (Align < MinAlign)
2155         return NULL;
2156       bool NarrowToMOV32rm = false;
2157       if (Size) {
2158         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2159         if (Size < RCSize) {
2160           // Check if it's safe to fold the load. If the size of the object is
2161           // narrower than the load width, then it's not.
2162           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2163             return NULL;
2164           // If this is a 64-bit load, but the spill slot is 32, then we can do
2165           // a 32-bit load which is implicitly zero-extended. This likely is due
2166           // to liveintervalanalysis remat'ing a load from stack slot.
2167           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2168             return NULL;
2169           Opcode = X86::MOV32rm;
2170           NarrowToMOV32rm = true;
2171         }
2172       }
2173
2174       if (isTwoAddrFold)
2175         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2176       else
2177         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2178
2179       if (NarrowToMOV32rm) {
2180         // If this is the special case where we use a MOV32rm to load a 32-bit
2181         // value and zero-extend the top bits. Change the destination register
2182         // to a 32-bit one.
2183         unsigned DstReg = NewMI->getOperand(0).getReg();
2184         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2185           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2186                                                    4/*x86_subreg_32bit*/));
2187         else
2188           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2189       }
2190       return NewMI;
2191     }
2192   }
2193
2194   // No fusion
2195   if (PrintFailedFusing)
2196     errs() << "We failed to fuse operand " << i << " in " << *MI;
2197   return NULL;
2198 }
2199
2200
2201 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2202                                                   MachineInstr *MI,
2203                                            const SmallVectorImpl<unsigned> &Ops,
2204                                                   int FrameIndex) const {
2205   // Check switch flag
2206   if (NoFusing) return NULL;
2207
2208   const MachineFrameInfo *MFI = MF.getFrameInfo();
2209   unsigned Size = MFI->getObjectSize(FrameIndex);
2210   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2211   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2212     unsigned NewOpc = 0;
2213     unsigned RCSize = 0;
2214     switch (MI->getOpcode()) {
2215     default: return NULL;
2216     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2217     case X86::TEST16rr: NewOpc = X86::CMP16ri; RCSize = 2; break;
2218     case X86::TEST32rr: NewOpc = X86::CMP32ri; RCSize = 4; break;
2219     case X86::TEST64rr: NewOpc = X86::CMP64ri32; RCSize = 8; break;
2220     }
2221     // Check if it's safe to fold the load. If the size of the object is
2222     // narrower than the load width, then it's not.
2223     if (Size < RCSize)
2224       return NULL;
2225     // Change to CMPXXri r, 0 first.
2226     MI->setDesc(get(NewOpc));
2227     MI->getOperand(1).ChangeToImmediate(0);
2228   } else if (Ops.size() != 1)
2229     return NULL;
2230
2231   SmallVector<MachineOperand,4> MOs;
2232   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2233   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2234 }
2235
2236 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2237                                                   MachineInstr *MI,
2238                                            const SmallVectorImpl<unsigned> &Ops,
2239                                                   MachineInstr *LoadMI) const {
2240   // Check switch flag
2241   if (NoFusing) return NULL;
2242
2243   // Determine the alignment of the load.
2244   unsigned Alignment = 0;
2245   if (LoadMI->hasOneMemOperand())
2246     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2247   else
2248     switch (LoadMI->getOpcode()) {
2249     case X86::V_SET0:
2250     case X86::V_SETALLONES:
2251       Alignment = 16;
2252       break;
2253     case X86::FsFLD0SD:
2254       Alignment = 8;
2255       break;
2256     case X86::FsFLD0SS:
2257       Alignment = 4;
2258       break;
2259     default:
2260       llvm_unreachable("Don't know how to fold this instruction!");
2261     }
2262   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2263     unsigned NewOpc = 0;
2264     switch (MI->getOpcode()) {
2265     default: return NULL;
2266     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2267     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2268     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2269     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2270     }
2271     // Change to CMPXXri r, 0 first.
2272     MI->setDesc(get(NewOpc));
2273     MI->getOperand(1).ChangeToImmediate(0);
2274   } else if (Ops.size() != 1)
2275     return NULL;
2276
2277   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2278   switch (LoadMI->getOpcode()) {
2279   case X86::V_SET0:
2280   case X86::V_SETALLONES:
2281   case X86::FsFLD0SD:
2282   case X86::FsFLD0SS: {
2283     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2284     // Create a constant-pool entry and operands to load from it.
2285
2286     // x86-32 PIC requires a PIC base register for constant pools.
2287     unsigned PICBase = 0;
2288     if (TM.getRelocationModel() == Reloc::PIC_) {
2289       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2290         PICBase = X86::RIP;
2291       else
2292         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2293         // This doesn't work for several reasons.
2294         // 1. GlobalBaseReg may have been spilled.
2295         // 2. It may not be live at MI.
2296         return NULL;
2297     }
2298
2299     // Create a constant-pool entry.
2300     MachineConstantPool &MCP = *MF.getConstantPool();
2301     const Type *Ty;
2302     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2303       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2304     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2305       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2306     else
2307       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2308     Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2309                     Constant::getAllOnesValue(Ty) :
2310                     Constant::getNullValue(Ty);
2311     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2312
2313     // Create operands to load from the constant pool entry.
2314     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2315     MOs.push_back(MachineOperand::CreateImm(1));
2316     MOs.push_back(MachineOperand::CreateReg(0, false));
2317     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2318     MOs.push_back(MachineOperand::CreateReg(0, false));
2319     break;
2320   }
2321   default: {
2322     // Folding a normal load. Just copy the load's address operands.
2323     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2324     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2325       MOs.push_back(LoadMI->getOperand(i));
2326     break;
2327   }
2328   }
2329   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2330 }
2331
2332
2333 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2334                                   const SmallVectorImpl<unsigned> &Ops) const {
2335   // Check switch flag
2336   if (NoFusing) return 0;
2337
2338   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2339     switch (MI->getOpcode()) {
2340     default: return false;
2341     case X86::TEST8rr:
2342     case X86::TEST16rr:
2343     case X86::TEST32rr:
2344     case X86::TEST64rr:
2345       return true;
2346     }
2347   }
2348
2349   if (Ops.size() != 1)
2350     return false;
2351
2352   unsigned OpNum = Ops[0];
2353   unsigned Opc = MI->getOpcode();
2354   unsigned NumOps = MI->getDesc().getNumOperands();
2355   bool isTwoAddr = NumOps > 1 &&
2356     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2357
2358   // Folding a memory location into the two-address part of a two-address
2359   // instruction is different than folding it other places.  It requires
2360   // replacing the *two* registers with the memory location.
2361   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2362   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2363     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2364   } else if (OpNum == 0) { // If operand 0
2365     switch (Opc) {
2366     case X86::MOV8r0:
2367     case X86::MOV16r0:
2368     case X86::MOV32r0:
2369       return true;
2370     default: break;
2371     }
2372     OpcodeTablePtr = &RegOp2MemOpTable0;
2373   } else if (OpNum == 1) {
2374     OpcodeTablePtr = &RegOp2MemOpTable1;
2375   } else if (OpNum == 2) {
2376     OpcodeTablePtr = &RegOp2MemOpTable2;
2377   }
2378
2379   if (OpcodeTablePtr) {
2380     // Find the Opcode to fuse
2381     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2382       OpcodeTablePtr->find((unsigned*)Opc);
2383     if (I != OpcodeTablePtr->end())
2384       return true;
2385   }
2386   return false;
2387 }
2388
2389 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2390                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2391                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2392   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2393     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2394   if (I == MemOp2RegOpTable.end())
2395     return false;
2396   DebugLoc dl = MI->getDebugLoc();
2397   unsigned Opc = I->second.first;
2398   unsigned Index = I->second.second & 0xf;
2399   bool FoldedLoad = I->second.second & (1 << 4);
2400   bool FoldedStore = I->second.second & (1 << 5);
2401   if (UnfoldLoad && !FoldedLoad)
2402     return false;
2403   UnfoldLoad &= FoldedLoad;
2404   if (UnfoldStore && !FoldedStore)
2405     return false;
2406   UnfoldStore &= FoldedStore;
2407
2408   const TargetInstrDesc &TID = get(Opc);
2409   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2410   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2411   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2412   SmallVector<MachineOperand,2> BeforeOps;
2413   SmallVector<MachineOperand,2> AfterOps;
2414   SmallVector<MachineOperand,4> ImpOps;
2415   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2416     MachineOperand &Op = MI->getOperand(i);
2417     if (i >= Index && i < Index + X86AddrNumOperands)
2418       AddrOps.push_back(Op);
2419     else if (Op.isReg() && Op.isImplicit())
2420       ImpOps.push_back(Op);
2421     else if (i < Index)
2422       BeforeOps.push_back(Op);
2423     else if (i > Index)
2424       AfterOps.push_back(Op);
2425   }
2426
2427   // Emit the load instruction.
2428   if (UnfoldLoad) {
2429     std::pair<MachineInstr::mmo_iterator,
2430               MachineInstr::mmo_iterator> MMOs =
2431       MF.extractLoadMemRefs(MI->memoperands_begin(),
2432                             MI->memoperands_end());
2433     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2434     if (UnfoldStore) {
2435       // Address operands cannot be marked isKill.
2436       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2437         MachineOperand &MO = NewMIs[0]->getOperand(i);
2438         if (MO.isReg())
2439           MO.setIsKill(false);
2440       }
2441     }
2442   }
2443
2444   // Emit the data processing instruction.
2445   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2446   MachineInstrBuilder MIB(DataMI);
2447
2448   if (FoldedStore)
2449     MIB.addReg(Reg, RegState::Define);
2450   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2451     MIB.addOperand(BeforeOps[i]);
2452   if (FoldedLoad)
2453     MIB.addReg(Reg);
2454   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2455     MIB.addOperand(AfterOps[i]);
2456   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2457     MachineOperand &MO = ImpOps[i];
2458     MIB.addReg(MO.getReg(),
2459                getDefRegState(MO.isDef()) |
2460                RegState::Implicit |
2461                getKillRegState(MO.isKill()) |
2462                getDeadRegState(MO.isDead()) |
2463                getUndefRegState(MO.isUndef()));
2464   }
2465   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2466   unsigned NewOpc = 0;
2467   switch (DataMI->getOpcode()) {
2468   default: break;
2469   case X86::CMP64ri32:
2470   case X86::CMP32ri:
2471   case X86::CMP16ri:
2472   case X86::CMP8ri: {
2473     MachineOperand &MO0 = DataMI->getOperand(0);
2474     MachineOperand &MO1 = DataMI->getOperand(1);
2475     if (MO1.getImm() == 0) {
2476       switch (DataMI->getOpcode()) {
2477       default: break;
2478       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2479       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2480       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2481       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2482       }
2483       DataMI->setDesc(get(NewOpc));
2484       MO1.ChangeToRegister(MO0.getReg(), false);
2485     }
2486   }
2487   }
2488   NewMIs.push_back(DataMI);
2489
2490   // Emit the store instruction.
2491   if (UnfoldStore) {
2492     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2493     std::pair<MachineInstr::mmo_iterator,
2494               MachineInstr::mmo_iterator> MMOs =
2495       MF.extractStoreMemRefs(MI->memoperands_begin(),
2496                              MI->memoperands_end());
2497     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2498   }
2499
2500   return true;
2501 }
2502
2503 bool
2504 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2505                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2506   if (!N->isMachineOpcode())
2507     return false;
2508
2509   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2510     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2511   if (I == MemOp2RegOpTable.end())
2512     return false;
2513   unsigned Opc = I->second.first;
2514   unsigned Index = I->second.second & 0xf;
2515   bool FoldedLoad = I->second.second & (1 << 4);
2516   bool FoldedStore = I->second.second & (1 << 5);
2517   const TargetInstrDesc &TID = get(Opc);
2518   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2519   unsigned NumDefs = TID.NumDefs;
2520   std::vector<SDValue> AddrOps;
2521   std::vector<SDValue> BeforeOps;
2522   std::vector<SDValue> AfterOps;
2523   DebugLoc dl = N->getDebugLoc();
2524   unsigned NumOps = N->getNumOperands();
2525   for (unsigned i = 0; i != NumOps-1; ++i) {
2526     SDValue Op = N->getOperand(i);
2527     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2528       AddrOps.push_back(Op);
2529     else if (i < Index-NumDefs)
2530       BeforeOps.push_back(Op);
2531     else if (i > Index-NumDefs)
2532       AfterOps.push_back(Op);
2533   }
2534   SDValue Chain = N->getOperand(NumOps-1);
2535   AddrOps.push_back(Chain);
2536
2537   // Emit the load instruction.
2538   SDNode *Load = 0;
2539   MachineFunction &MF = DAG.getMachineFunction();
2540   if (FoldedLoad) {
2541     EVT VT = *RC->vt_begin();
2542     bool isAligned = (RI.getStackAlignment() >= 16) ||
2543       RI.needsStackRealignment(MF);
2544     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2545                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2546     NewNodes.push_back(Load);
2547
2548     // Preserve memory reference information.
2549     std::pair<MachineInstr::mmo_iterator,
2550               MachineInstr::mmo_iterator> MMOs =
2551       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2552                             cast<MachineSDNode>(N)->memoperands_end());
2553     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2554   }
2555
2556   // Emit the data processing instruction.
2557   std::vector<EVT> VTs;
2558   const TargetRegisterClass *DstRC = 0;
2559   if (TID.getNumDefs() > 0) {
2560     DstRC = TID.OpInfo[0].getRegClass(&RI);
2561     VTs.push_back(*DstRC->vt_begin());
2562   }
2563   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2564     EVT VT = N->getValueType(i);
2565     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2566       VTs.push_back(VT);
2567   }
2568   if (Load)
2569     BeforeOps.push_back(SDValue(Load, 0));
2570   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2571   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2572                                       BeforeOps.size());
2573   NewNodes.push_back(NewNode);
2574
2575   // Emit the store instruction.
2576   if (FoldedStore) {
2577     AddrOps.pop_back();
2578     AddrOps.push_back(SDValue(NewNode, 0));
2579     AddrOps.push_back(Chain);
2580     bool isAligned = (RI.getStackAlignment() >= 16) ||
2581       RI.needsStackRealignment(MF);
2582     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2583                                                          isAligned, TM),
2584                                        dl, MVT::Other,
2585                                        &AddrOps[0], AddrOps.size());
2586     NewNodes.push_back(Store);
2587
2588     // Preserve memory reference information.
2589     std::pair<MachineInstr::mmo_iterator,
2590               MachineInstr::mmo_iterator> MMOs =
2591       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2592                              cast<MachineSDNode>(N)->memoperands_end());
2593     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2594   }
2595
2596   return true;
2597 }
2598
2599 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2600                                       bool UnfoldLoad, bool UnfoldStore) const {
2601   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2602     MemOp2RegOpTable.find((unsigned*)Opc);
2603   if (I == MemOp2RegOpTable.end())
2604     return 0;
2605   bool FoldedLoad = I->second.second & (1 << 4);
2606   bool FoldedStore = I->second.second & (1 << 5);
2607   if (UnfoldLoad && !FoldedLoad)
2608     return 0;
2609   if (UnfoldStore && !FoldedStore)
2610     return 0;
2611   return I->second.first;
2612 }
2613
2614 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2615   if (MBB.empty()) return false;
2616
2617   switch (MBB.back().getOpcode()) {
2618   case X86::TCRETURNri:
2619   case X86::TCRETURNdi:
2620   case X86::RET:     // Return.
2621   case X86::RETI:
2622   case X86::TAILJMPd:
2623   case X86::TAILJMPr:
2624   case X86::TAILJMPm:
2625   case X86::JMP:     // Uncond branch.
2626   case X86::JMP32r:  // Indirect branch.
2627   case X86::JMP64r:  // Indirect branch (64-bit).
2628   case X86::JMP32m:  // Indirect branch through mem.
2629   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2630     return true;
2631   default: return false;
2632   }
2633 }
2634
2635 bool X86InstrInfo::
2636 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2637   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2638   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2639   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2640     return true;
2641   Cond[0].setImm(GetOppositeBranchCondition(CC));
2642   return false;
2643 }
2644
2645 bool X86InstrInfo::
2646 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2647   // FIXME: Return false for x87 stack register classes for now. We can't
2648   // allow any loads of these registers before FpGet_ST0_80.
2649   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2650            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2651 }
2652
2653 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2654   switch (Desc->TSFlags & X86II::ImmMask) {
2655   case X86II::Imm8:   return 1;
2656   case X86II::Imm16:  return 2;
2657   case X86II::Imm32:  return 4;
2658   case X86II::Imm64:  return 8;
2659   default: llvm_unreachable("Immediate size not set!");
2660     return 0;
2661   }
2662 }
2663
2664 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2665 /// e.g. r8, xmm8, etc.
2666 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2667   if (!MO.isReg()) return false;
2668   switch (MO.getReg()) {
2669   default: break;
2670   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2671   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2672   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2673   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2674   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2675   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2676   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2677   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2678   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2679   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2680     return true;
2681   }
2682   return false;
2683 }
2684
2685
2686 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2687 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2688 /// size, and 3) use of X86-64 extended registers.
2689 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2690   unsigned REX = 0;
2691   const TargetInstrDesc &Desc = MI.getDesc();
2692
2693   // Pseudo instructions do not need REX prefix byte.
2694   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2695     return 0;
2696   if (Desc.TSFlags & X86II::REX_W)
2697     REX |= 1 << 3;
2698
2699   unsigned NumOps = Desc.getNumOperands();
2700   if (NumOps) {
2701     bool isTwoAddr = NumOps > 1 &&
2702       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2703
2704     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2705     unsigned i = isTwoAddr ? 1 : 0;
2706     for (unsigned e = NumOps; i != e; ++i) {
2707       const MachineOperand& MO = MI.getOperand(i);
2708       if (MO.isReg()) {
2709         unsigned Reg = MO.getReg();
2710         if (isX86_64NonExtLowByteReg(Reg))
2711           REX |= 0x40;
2712       }
2713     }
2714
2715     switch (Desc.TSFlags & X86II::FormMask) {
2716     case X86II::MRMInitReg:
2717       if (isX86_64ExtendedReg(MI.getOperand(0)))
2718         REX |= (1 << 0) | (1 << 2);
2719       break;
2720     case X86II::MRMSrcReg: {
2721       if (isX86_64ExtendedReg(MI.getOperand(0)))
2722         REX |= 1 << 2;
2723       i = isTwoAddr ? 2 : 1;
2724       for (unsigned e = NumOps; i != e; ++i) {
2725         const MachineOperand& MO = MI.getOperand(i);
2726         if (isX86_64ExtendedReg(MO))
2727           REX |= 1 << 0;
2728       }
2729       break;
2730     }
2731     case X86II::MRMSrcMem: {
2732       if (isX86_64ExtendedReg(MI.getOperand(0)))
2733         REX |= 1 << 2;
2734       unsigned Bit = 0;
2735       i = isTwoAddr ? 2 : 1;
2736       for (; i != NumOps; ++i) {
2737         const MachineOperand& MO = MI.getOperand(i);
2738         if (MO.isReg()) {
2739           if (isX86_64ExtendedReg(MO))
2740             REX |= 1 << Bit;
2741           Bit++;
2742         }
2743       }
2744       break;
2745     }
2746     case X86II::MRM0m: case X86II::MRM1m:
2747     case X86II::MRM2m: case X86II::MRM3m:
2748     case X86II::MRM4m: case X86II::MRM5m:
2749     case X86II::MRM6m: case X86II::MRM7m:
2750     case X86II::MRMDestMem: {
2751       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2752       i = isTwoAddr ? 1 : 0;
2753       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2754         REX |= 1 << 2;
2755       unsigned Bit = 0;
2756       for (; i != e; ++i) {
2757         const MachineOperand& MO = MI.getOperand(i);
2758         if (MO.isReg()) {
2759           if (isX86_64ExtendedReg(MO))
2760             REX |= 1 << Bit;
2761           Bit++;
2762         }
2763       }
2764       break;
2765     }
2766     default: {
2767       if (isX86_64ExtendedReg(MI.getOperand(0)))
2768         REX |= 1 << 0;
2769       i = isTwoAddr ? 2 : 1;
2770       for (unsigned e = NumOps; i != e; ++i) {
2771         const MachineOperand& MO = MI.getOperand(i);
2772         if (isX86_64ExtendedReg(MO))
2773           REX |= 1 << 2;
2774       }
2775       break;
2776     }
2777     }
2778   }
2779   return REX;
2780 }
2781
2782 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2783 /// relative block address instruction
2784 ///
2785 static unsigned sizePCRelativeBlockAddress() {
2786   return 4;
2787 }
2788
2789 /// sizeGlobalAddress - Give the size of the emission of this global address
2790 ///
2791 static unsigned sizeGlobalAddress(bool dword) {
2792   return dword ? 8 : 4;
2793 }
2794
2795 /// sizeConstPoolAddress - Give the size of the emission of this constant
2796 /// pool address
2797 ///
2798 static unsigned sizeConstPoolAddress(bool dword) {
2799   return dword ? 8 : 4;
2800 }
2801
2802 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2803 /// symbol
2804 ///
2805 static unsigned sizeExternalSymbolAddress(bool dword) {
2806   return dword ? 8 : 4;
2807 }
2808
2809 /// sizeJumpTableAddress - Give the size of the emission of this jump
2810 /// table address
2811 ///
2812 static unsigned sizeJumpTableAddress(bool dword) {
2813   return dword ? 8 : 4;
2814 }
2815
2816 static unsigned sizeConstant(unsigned Size) {
2817   return Size;
2818 }
2819
2820 static unsigned sizeRegModRMByte(){
2821   return 1;
2822 }
2823
2824 static unsigned sizeSIBByte(){
2825   return 1;
2826 }
2827
2828 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2829   unsigned FinalSize = 0;
2830   // If this is a simple integer displacement that doesn't require a relocation.
2831   if (!RelocOp) {
2832     FinalSize += sizeConstant(4);
2833     return FinalSize;
2834   }
2835
2836   // Otherwise, this is something that requires a relocation.
2837   if (RelocOp->isGlobal()) {
2838     FinalSize += sizeGlobalAddress(false);
2839   } else if (RelocOp->isCPI()) {
2840     FinalSize += sizeConstPoolAddress(false);
2841   } else if (RelocOp->isJTI()) {
2842     FinalSize += sizeJumpTableAddress(false);
2843   } else {
2844     llvm_unreachable("Unknown value to relocate!");
2845   }
2846   return FinalSize;
2847 }
2848
2849 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2850                                     bool IsPIC, bool Is64BitMode) {
2851   const MachineOperand &Op3 = MI.getOperand(Op+3);
2852   int DispVal = 0;
2853   const MachineOperand *DispForReloc = 0;
2854   unsigned FinalSize = 0;
2855
2856   // Figure out what sort of displacement we have to handle here.
2857   if (Op3.isGlobal()) {
2858     DispForReloc = &Op3;
2859   } else if (Op3.isCPI()) {
2860     if (Is64BitMode || IsPIC) {
2861       DispForReloc = &Op3;
2862     } else {
2863       DispVal = 1;
2864     }
2865   } else if (Op3.isJTI()) {
2866     if (Is64BitMode || IsPIC) {
2867       DispForReloc = &Op3;
2868     } else {
2869       DispVal = 1;
2870     }
2871   } else {
2872     DispVal = 1;
2873   }
2874
2875   const MachineOperand &Base     = MI.getOperand(Op);
2876   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2877
2878   unsigned BaseReg = Base.getReg();
2879
2880   // Is a SIB byte needed?
2881   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
2882       IndexReg.getReg() == 0 &&
2883       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2884     if (BaseReg == 0) {  // Just a displacement?
2885       // Emit special case [disp32] encoding
2886       ++FinalSize;
2887       FinalSize += getDisplacementFieldSize(DispForReloc);
2888     } else {
2889       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2890       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2891         // Emit simple indirect register encoding... [EAX] f.e.
2892         ++FinalSize;
2893       // Be pessimistic and assume it's a disp32, not a disp8
2894       } else {
2895         // Emit the most general non-SIB encoding: [REG+disp32]
2896         ++FinalSize;
2897         FinalSize += getDisplacementFieldSize(DispForReloc);
2898       }
2899     }
2900
2901   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2902     assert(IndexReg.getReg() != X86::ESP &&
2903            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2904
2905     bool ForceDisp32 = false;
2906     if (BaseReg == 0 || DispForReloc) {
2907       // Emit the normal disp32 encoding.
2908       ++FinalSize;
2909       ForceDisp32 = true;
2910     } else {
2911       ++FinalSize;
2912     }
2913
2914     FinalSize += sizeSIBByte();
2915
2916     // Do we need to output a displacement?
2917     if (DispVal != 0 || ForceDisp32) {
2918       FinalSize += getDisplacementFieldSize(DispForReloc);
2919     }
2920   }
2921   return FinalSize;
2922 }
2923
2924
2925 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2926                                     const TargetInstrDesc *Desc,
2927                                     bool IsPIC, bool Is64BitMode) {
2928
2929   unsigned Opcode = Desc->Opcode;
2930   unsigned FinalSize = 0;
2931
2932   // Emit the lock opcode prefix as needed.
2933   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2934
2935   // Emit segment override opcode prefix as needed.
2936   switch (Desc->TSFlags & X86II::SegOvrMask) {
2937   case X86II::FS:
2938   case X86II::GS:
2939    ++FinalSize;
2940    break;
2941   default: llvm_unreachable("Invalid segment!");
2942   case 0: break;  // No segment override!
2943   }
2944
2945   // Emit the repeat opcode prefix as needed.
2946   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2947
2948   // Emit the operand size opcode prefix as needed.
2949   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2950
2951   // Emit the address size opcode prefix as needed.
2952   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2953
2954   bool Need0FPrefix = false;
2955   switch (Desc->TSFlags & X86II::Op0Mask) {
2956   case X86II::TB:  // Two-byte opcode prefix
2957   case X86II::T8:  // 0F 38
2958   case X86II::TA:  // 0F 3A
2959     Need0FPrefix = true;
2960     break;
2961   case X86II::TF: // F2 0F 38
2962     ++FinalSize;
2963     Need0FPrefix = true;
2964     break;
2965   case X86II::REP: break; // already handled.
2966   case X86II::XS:   // F3 0F
2967     ++FinalSize;
2968     Need0FPrefix = true;
2969     break;
2970   case X86II::XD:   // F2 0F
2971     ++FinalSize;
2972     Need0FPrefix = true;
2973     break;
2974   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2975   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2976     ++FinalSize;
2977     break; // Two-byte opcode prefix
2978   default: llvm_unreachable("Invalid prefix!");
2979   case 0: break;  // No prefix!
2980   }
2981
2982   if (Is64BitMode) {
2983     // REX prefix
2984     unsigned REX = X86InstrInfo::determineREX(MI);
2985     if (REX)
2986       ++FinalSize;
2987   }
2988
2989   // 0x0F escape code must be emitted just before the opcode.
2990   if (Need0FPrefix)
2991     ++FinalSize;
2992
2993   switch (Desc->TSFlags & X86II::Op0Mask) {
2994   case X86II::T8:  // 0F 38
2995     ++FinalSize;
2996     break;
2997   case X86II::TA:  // 0F 3A
2998     ++FinalSize;
2999     break;
3000   case X86II::TF: // F2 0F 38
3001     ++FinalSize;
3002     break;
3003   }
3004
3005   // If this is a two-address instruction, skip one of the register operands.
3006   unsigned NumOps = Desc->getNumOperands();
3007   unsigned CurOp = 0;
3008   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3009     CurOp++;
3010   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3011     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3012     --NumOps;
3013
3014   switch (Desc->TSFlags & X86II::FormMask) {
3015   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3016   case X86II::Pseudo:
3017     // Remember the current PC offset, this is the PIC relocation
3018     // base address.
3019     switch (Opcode) {
3020     default:
3021       break;
3022     case TargetInstrInfo::INLINEASM: {
3023       const MachineFunction *MF = MI.getParent()->getParent();
3024       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3025       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3026                                           *MF->getTarget().getMCAsmInfo());
3027       break;
3028     }
3029     case TargetInstrInfo::DBG_LABEL:
3030     case TargetInstrInfo::EH_LABEL:
3031       break;
3032     case TargetInstrInfo::IMPLICIT_DEF:
3033     case TargetInstrInfo::KILL:
3034     case X86::DWARF_LOC:
3035     case X86::FP_REG_KILL:
3036       break;
3037     case X86::MOVPC32r: {
3038       // This emits the "call" portion of this pseudo instruction.
3039       ++FinalSize;
3040       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3041       break;
3042     }
3043     }
3044     CurOp = NumOps;
3045     break;
3046   case X86II::RawFrm:
3047     ++FinalSize;
3048
3049     if (CurOp != NumOps) {
3050       const MachineOperand &MO = MI.getOperand(CurOp++);
3051       if (MO.isMBB()) {
3052         FinalSize += sizePCRelativeBlockAddress();
3053       } else if (MO.isGlobal()) {
3054         FinalSize += sizeGlobalAddress(false);
3055       } else if (MO.isSymbol()) {
3056         FinalSize += sizeExternalSymbolAddress(false);
3057       } else if (MO.isImm()) {
3058         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3059       } else {
3060         llvm_unreachable("Unknown RawFrm operand!");
3061       }
3062     }
3063     break;
3064
3065   case X86II::AddRegFrm:
3066     ++FinalSize;
3067     ++CurOp;
3068
3069     if (CurOp != NumOps) {
3070       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3071       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3072       if (MO1.isImm())
3073         FinalSize += sizeConstant(Size);
3074       else {
3075         bool dword = false;
3076         if (Opcode == X86::MOV64ri)
3077           dword = true;
3078         if (MO1.isGlobal()) {
3079           FinalSize += sizeGlobalAddress(dword);
3080         } else if (MO1.isSymbol())
3081           FinalSize += sizeExternalSymbolAddress(dword);
3082         else if (MO1.isCPI())
3083           FinalSize += sizeConstPoolAddress(dword);
3084         else if (MO1.isJTI())
3085           FinalSize += sizeJumpTableAddress(dword);
3086       }
3087     }
3088     break;
3089
3090   case X86II::MRMDestReg: {
3091     ++FinalSize;
3092     FinalSize += sizeRegModRMByte();
3093     CurOp += 2;
3094     if (CurOp != NumOps) {
3095       ++CurOp;
3096       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3097     }
3098     break;
3099   }
3100   case X86II::MRMDestMem: {
3101     ++FinalSize;
3102     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3103     CurOp +=  X86AddrNumOperands + 1;
3104     if (CurOp != NumOps) {
3105       ++CurOp;
3106       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3107     }
3108     break;
3109   }
3110
3111   case X86II::MRMSrcReg:
3112     ++FinalSize;
3113     FinalSize += sizeRegModRMByte();
3114     CurOp += 2;
3115     if (CurOp != NumOps) {
3116       ++CurOp;
3117       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3118     }
3119     break;
3120
3121   case X86II::MRMSrcMem: {
3122     int AddrOperands;
3123     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3124         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3125       AddrOperands = X86AddrNumOperands - 1; // No segment register
3126     else
3127       AddrOperands = X86AddrNumOperands;
3128
3129     ++FinalSize;
3130     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3131     CurOp += AddrOperands + 1;
3132     if (CurOp != NumOps) {
3133       ++CurOp;
3134       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3135     }
3136     break;
3137   }
3138
3139   case X86II::MRM0r: case X86II::MRM1r:
3140   case X86II::MRM2r: case X86II::MRM3r:
3141   case X86II::MRM4r: case X86II::MRM5r:
3142   case X86II::MRM6r: case X86II::MRM7r:
3143     ++FinalSize;
3144     if (Desc->getOpcode() == X86::LFENCE ||
3145         Desc->getOpcode() == X86::MFENCE) {
3146       // Special handling of lfence and mfence;
3147       FinalSize += sizeRegModRMByte();
3148     } else if (Desc->getOpcode() == X86::MONITOR ||
3149                Desc->getOpcode() == X86::MWAIT) {
3150       // Special handling of monitor and mwait.
3151       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3152     } else {
3153       ++CurOp;
3154       FinalSize += sizeRegModRMByte();
3155     }
3156
3157     if (CurOp != NumOps) {
3158       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3159       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3160       if (MO1.isImm())
3161         FinalSize += sizeConstant(Size);
3162       else {
3163         bool dword = false;
3164         if (Opcode == X86::MOV64ri32)
3165           dword = true;
3166         if (MO1.isGlobal()) {
3167           FinalSize += sizeGlobalAddress(dword);
3168         } else if (MO1.isSymbol())
3169           FinalSize += sizeExternalSymbolAddress(dword);
3170         else if (MO1.isCPI())
3171           FinalSize += sizeConstPoolAddress(dword);
3172         else if (MO1.isJTI())
3173           FinalSize += sizeJumpTableAddress(dword);
3174       }
3175     }
3176     break;
3177
3178   case X86II::MRM0m: case X86II::MRM1m:
3179   case X86II::MRM2m: case X86II::MRM3m:
3180   case X86II::MRM4m: case X86II::MRM5m:
3181   case X86II::MRM6m: case X86II::MRM7m: {
3182
3183     ++FinalSize;
3184     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3185     CurOp += X86AddrNumOperands;
3186
3187     if (CurOp != NumOps) {
3188       const MachineOperand &MO = MI.getOperand(CurOp++);
3189       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3190       if (MO.isImm())
3191         FinalSize += sizeConstant(Size);
3192       else {
3193         bool dword = false;
3194         if (Opcode == X86::MOV64mi32)
3195           dword = true;
3196         if (MO.isGlobal()) {
3197           FinalSize += sizeGlobalAddress(dword);
3198         } else if (MO.isSymbol())
3199           FinalSize += sizeExternalSymbolAddress(dword);
3200         else if (MO.isCPI())
3201           FinalSize += sizeConstPoolAddress(dword);
3202         else if (MO.isJTI())
3203           FinalSize += sizeJumpTableAddress(dword);
3204       }
3205     }
3206     break;
3207   }
3208
3209   case X86II::MRMInitReg:
3210     ++FinalSize;
3211     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3212     FinalSize += sizeRegModRMByte();
3213     ++CurOp;
3214     break;
3215   }
3216
3217   if (!Desc->isVariadic() && CurOp != NumOps) {
3218     std::string msg;
3219     raw_string_ostream Msg(msg);
3220     Msg << "Cannot determine size: " << MI;
3221     llvm_report_error(Msg.str());
3222   }
3223
3224
3225   return FinalSize;
3226 }
3227
3228
3229 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3230   const TargetInstrDesc &Desc = MI->getDesc();
3231   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3232   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3233   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3234   if (Desc.getOpcode() == X86::MOVPC32r)
3235     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3236   return Size;
3237 }
3238
3239 /// getGlobalBaseReg - Return a virtual register initialized with the
3240 /// the global base register value. Output instructions required to
3241 /// initialize the register in the function entry block, if necessary.
3242 ///
3243 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3244   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3245          "X86-64 PIC uses RIP relative addressing");
3246
3247   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3248   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3249   if (GlobalBaseReg != 0)
3250     return GlobalBaseReg;
3251
3252   // Insert the set of GlobalBaseReg into the first MBB of the function
3253   MachineBasicBlock &FirstMBB = MF->front();
3254   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3255   DebugLoc DL = DebugLoc::getUnknownLoc();
3256   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3257   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3258   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3259
3260   const TargetInstrInfo *TII = TM.getInstrInfo();
3261   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3262   // only used in JIT code emission as displacement to pc.
3263   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3264
3265   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3266   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3267   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3268     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3269     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3270     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3271       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3272                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3273   } else {
3274     GlobalBaseReg = PC;
3275   }
3276
3277   X86FI->setGlobalBaseReg(GlobalBaseReg);
3278   return GlobalBaseReg;
3279 }