lib/Target/X86/X86InstrInfo.cpp

   1 //===-- X86InstrInfo.cpp - X86 Instruction Information --------------------===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/LiveVariables.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineDominators.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/StackMaps.h"
  28 #include "llvm/IR/DerivedTypes.h"
  29 #include "llvm/IR/Function.h"
  30 #include "llvm/IR/LLVMContext.h"
  31 #include "llvm/MC/MCAsmInfo.h"
  32 #include "llvm/MC/MCExpr.h"
  33 #include "llvm/MC/MCInst.h"
  34 #include "llvm/Support/CommandLine.h"
  35 #include "llvm/Support/Debug.h"
  36 #include "llvm/Support/ErrorHandling.h"
  37 #include "llvm/Support/raw_ostream.h"
  38 #include "llvm/Target/TargetOptions.h"
  39 #include <limits>
  40
  41 using namespace llvm;
  42
  43 #define DEBUG_TYPE "x86-instr-info"
  44
  45 #define GET_INSTRINFO_CTOR_DTOR
  46 #include "X86GenInstrInfo.inc"
  47
  48 static cl::opt<bool>
  49 NoFusing("disable-spill-fusing",
  50          cl::desc("Disable fusing of spill code into instructions"));
  51 static cl::opt<bool>
  52 PrintFailedFusing("print-failed-fuse-candidates",
  53                   cl::desc("Print instructions that the allocator wants to"
  54                            " fuse, but the X86 backend currently can't"),
  55                   cl::Hidden);
  56 static cl::opt<bool>
  57 ReMatPICStubLoad("remat-pic-stub-load",
  58                  cl::desc("Re-materialize load from stub in PIC mode"),
  59                  cl::init(false), cl::Hidden);
  60
  61 enum {
  62   // Select which memory operand is being unfolded.
  63   // (stored in bits 0 - 3)
  64   TB_INDEX_0    = 0,
  65   TB_INDEX_1    = 1,
  66   TB_INDEX_2    = 2,
  67   TB_INDEX_3    = 3,
  68   TB_INDEX_4    = 4,
  69   TB_INDEX_MASK = 0xf,
  70
  71   // Do not insert the reverse map (MemOp -> RegOp) into the table.
  72   // This may be needed because there is a many -> one mapping.
  73   TB_NO_REVERSE   = 1 << 4,
  74
  75   // Do not insert the forward map (RegOp -> MemOp) into the table.
  76   // This is needed for Native Client, which prohibits branch
  77   // instructions from using a memory operand.
  78   TB_NO_FORWARD   = 1 << 5,
  79
  80   TB_FOLDED_LOAD  = 1 << 6,
  81   TB_FOLDED_STORE = 1 << 7,
  82
  83   // Minimum alignment required for load/store.
  84   // Used for RegOp->MemOp conversion.
  85   // (stored in bits 8 - 15)
  86   TB_ALIGN_SHIFT = 8,
  87   TB_ALIGN_NONE  =    0 << TB_ALIGN_SHIFT,
  88   TB_ALIGN_16    =   16 << TB_ALIGN_SHIFT,
  89   TB_ALIGN_32    =   32 << TB_ALIGN_SHIFT,
  90   TB_ALIGN_64    =   64 << TB_ALIGN_SHIFT,
  91   TB_ALIGN_MASK  = 0xff << TB_ALIGN_SHIFT
  92 };
  93
  94 struct X86OpTblEntry {
  95   uint16_t RegOp;
  96   uint16_t MemOp;
  97   uint16_t Flags;
  98 };
  99
 100 // Pin the vtable to this file.
 101 void X86InstrInfo::anchor() {}
 102
 103 X86InstrInfo::X86InstrInfo(X86Subtarget &STI)
 104     : X86GenInstrInfo(
 105           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKDOWN64 : X86::ADJCALLSTACKDOWN32),
 106           (STI.isTarget64BitLP64() ? X86::ADJCALLSTACKUP64 : X86::ADJCALLSTACKUP32)),
 107       Subtarget(STI), RI(STI) {
 108
 109   static const X86OpTblEntry OpTbl2Addr[] = {
 110     { X86::ADC32ri,     X86::ADC32mi,    0 },
 111     { X86::ADC32ri8,    X86::ADC32mi8,   0 },
 112     { X86::ADC32rr,     X86::ADC32mr,    0 },
 113     { X86::ADC64ri32,   X86::ADC64mi32,  0 },
 114     { X86::ADC64ri8,    X86::ADC64mi8,   0 },
 115     { X86::ADC64rr,     X86::ADC64mr,    0 },
 116     { X86::ADD16ri,     X86::ADD16mi,    0 },
 117     { X86::ADD16ri8,    X86::ADD16mi8,   0 },
 118     { X86::ADD16ri_DB,  X86::ADD16mi,    TB_NO_REVERSE },
 119     { X86::ADD16ri8_DB, X86::ADD16mi8,   TB_NO_REVERSE },
 120     { X86::ADD16rr,     X86::ADD16mr,    0 },
 121     { X86::ADD16rr_DB,  X86::ADD16mr,    TB_NO_REVERSE },
 122     { X86::ADD32ri,     X86::ADD32mi,    0 },
 123     { X86::ADD32ri8,    X86::ADD32mi8,   0 },
 124     { X86::ADD32ri_DB,  X86::ADD32mi,    TB_NO_REVERSE },
 125     { X86::ADD32ri8_DB, X86::ADD32mi8,   TB_NO_REVERSE },
 126     { X86::ADD32rr,     X86::ADD32mr,    0 },
 127     { X86::ADD32rr_DB,  X86::ADD32mr,    TB_NO_REVERSE },
 128     { X86::ADD64ri32,   X86::ADD64mi32,  0 },
 129     { X86::ADD64ri8,    X86::ADD64mi8,   0 },
 130     { X86::ADD64ri32_DB,X86::ADD64mi32,  TB_NO_REVERSE },
 131     { X86::ADD64ri8_DB, X86::ADD64mi8,   TB_NO_REVERSE },
 132     { X86::ADD64rr,     X86::ADD64mr,    0 },
 133     { X86::ADD64rr_DB,  X86::ADD64mr,    TB_NO_REVERSE },
 134     { X86::ADD8ri,      X86::ADD8mi,     0 },
 135     { X86::ADD8rr,      X86::ADD8mr,     0 },
 136     { X86::AND16ri,     X86::AND16mi,    0 },
 137     { X86::AND16ri8,    X86::AND16mi8,   0 },
 138     { X86::AND16rr,     X86::AND16mr,    0 },
 139     { X86::AND32ri,     X86::AND32mi,    0 },
 140     { X86::AND32ri8,    X86::AND32mi8,   0 },
 141     { X86::AND32rr,     X86::AND32mr,    0 },
 142     { X86::AND64ri32,   X86::AND64mi32,  0 },
 143     { X86::AND64ri8,    X86::AND64mi8,   0 },
 144     { X86::AND64rr,     X86::AND64mr,    0 },
 145     { X86::AND8ri,      X86::AND8mi,     0 },
 146     { X86::AND8rr,      X86::AND8mr,     0 },
 147     { X86::DEC16r,      X86::DEC16m,     0 },
 148     { X86::DEC32r,      X86::DEC32m,     0 },
 149     { X86::DEC64r,      X86::DEC64m,     0 },
 150     { X86::DEC8r,       X86::DEC8m,      0 },
 151     { X86::INC16r,      X86::INC16m,     0 },
 152     { X86::INC32r,      X86::INC32m,     0 },
 153     { X86::INC64r,      X86::INC64m,     0 },
 154     { X86::INC8r,       X86::INC8m,      0 },
 155     { X86::NEG16r,      X86::NEG16m,     0 },
 156     { X86::NEG32r,      X86::NEG32m,     0 },
 157     { X86::NEG64r,      X86::NEG64m,     0 },
 158     { X86::NEG8r,       X86::NEG8m,      0 },
 159     { X86::NOT16r,      X86::NOT16m,     0 },
 160     { X86::NOT32r,      X86::NOT32m,     0 },
 161     { X86::NOT64r,      X86::NOT64m,     0 },
 162     { X86::NOT8r,       X86::NOT8m,      0 },
 163     { X86::OR16ri,      X86::OR16mi,     0 },
 164     { X86::OR16ri8,     X86::OR16mi8,    0 },
 165     { X86::OR16rr,      X86::OR16mr,     0 },
 166     { X86::OR32ri,      X86::OR32mi,     0 },
 167     { X86::OR32ri8,     X86::OR32mi8,    0 },
 168     { X86::OR32rr,      X86::OR32mr,     0 },
 169     { X86::OR64ri32,    X86::OR64mi32,   0 },
 170     { X86::OR64ri8,     X86::OR64mi8,    0 },
 171     { X86::OR64rr,      X86::OR64mr,     0 },
 172     { X86::OR8ri,       X86::OR8mi,      0 },
 173     { X86::OR8rr,       X86::OR8mr,      0 },
 174     { X86::ROL16r1,     X86::ROL16m1,    0 },
 175     { X86::ROL16rCL,    X86::ROL16mCL,   0 },
 176     { X86::ROL16ri,     X86::ROL16mi,    0 },
 177     { X86::ROL32r1,     X86::ROL32m1,    0 },
 178     { X86::ROL32rCL,    X86::ROL32mCL,   0 },
 179     { X86::ROL32ri,     X86::ROL32mi,    0 },
 180     { X86::ROL64r1,     X86::ROL64m1,    0 },
 181     { X86::ROL64rCL,    X86::ROL64mCL,   0 },
 182     { X86::ROL64ri,     X86::ROL64mi,    0 },
 183     { X86::ROL8r1,      X86::ROL8m1,     0 },
 184     { X86::ROL8rCL,     X86::ROL8mCL,    0 },
 185     { X86::ROL8ri,      X86::ROL8mi,     0 },
 186     { X86::ROR16r1,     X86::ROR16m1,    0 },
 187     { X86::ROR16rCL,    X86::ROR16mCL,   0 },
 188     { X86::ROR16ri,     X86::ROR16mi,    0 },
 189     { X86::ROR32r1,     X86::ROR32m1,    0 },
 190     { X86::ROR32rCL,    X86::ROR32mCL,   0 },
 191     { X86::ROR32ri,     X86::ROR32mi,    0 },
 192     { X86::ROR64r1,     X86::ROR64m1,    0 },
 193     { X86::ROR64rCL,    X86::ROR64mCL,   0 },
 194     { X86::ROR64ri,     X86::ROR64mi,    0 },
 195     { X86::ROR8r1,      X86::ROR8m1,     0 },
 196     { X86::ROR8rCL,     X86::ROR8mCL,    0 },
 197     { X86::ROR8ri,      X86::ROR8mi,     0 },
 198     { X86::SAR16r1,     X86::SAR16m1,    0 },
 199     { X86::SAR16rCL,    X86::SAR16mCL,   0 },
 200     { X86::SAR16ri,     X86::SAR16mi,    0 },
 201     { X86::SAR32r1,     X86::SAR32m1,    0 },
 202     { X86::SAR32rCL,    X86::SAR32mCL,   0 },
 203     { X86::SAR32ri,     X86::SAR32mi,    0 },
 204     { X86::SAR64r1,     X86::SAR64m1,    0 },
 205     { X86::SAR64rCL,    X86::SAR64mCL,   0 },
 206     { X86::SAR64ri,     X86::SAR64mi,    0 },
 207     { X86::SAR8r1,      X86::SAR8m1,     0 },
 208     { X86::SAR8rCL,     X86::SAR8mCL,    0 },
 209     { X86::SAR8ri,      X86::SAR8mi,     0 },
 210     { X86::SBB32ri,     X86::SBB32mi,    0 },
 211     { X86::SBB32ri8,    X86::SBB32mi8,   0 },
 212     { X86::SBB32rr,     X86::SBB32mr,    0 },
 213     { X86::SBB64ri32,   X86::SBB64mi32,  0 },
 214     { X86::SBB64ri8,    X86::SBB64mi8,   0 },
 215     { X86::SBB64rr,     X86::SBB64mr,    0 },
 216     { X86::SHL16rCL,    X86::SHL16mCL,   0 },
 217     { X86::SHL16ri,     X86::SHL16mi,    0 },
 218     { X86::SHL32rCL,    X86::SHL32mCL,   0 },
 219     { X86::SHL32ri,     X86::SHL32mi,    0 },
 220     { X86::SHL64rCL,    X86::SHL64mCL,   0 },
 221     { X86::SHL64ri,     X86::SHL64mi,    0 },
 222     { X86::SHL8rCL,     X86::SHL8mCL,    0 },
 223     { X86::SHL8ri,      X86::SHL8mi,     0 },
 224     { X86::SHLD16rrCL,  X86::SHLD16mrCL, 0 },
 225     { X86::SHLD16rri8,  X86::SHLD16mri8, 0 },
 226     { X86::SHLD32rrCL,  X86::SHLD32mrCL, 0 },
 227     { X86::SHLD32rri8,  X86::SHLD32mri8, 0 },
 228     { X86::SHLD64rrCL,  X86::SHLD64mrCL, 0 },
 229     { X86::SHLD64rri8,  X86::SHLD64mri8, 0 },
 230     { X86::SHR16r1,     X86::SHR16m1,    0 },
 231     { X86::SHR16rCL,    X86::SHR16mCL,   0 },
 232     { X86::SHR16ri,     X86::SHR16mi,    0 },
 233     { X86::SHR32r1,     X86::SHR32m1,    0 },
 234     { X86::SHR32rCL,    X86::SHR32mCL,   0 },
 235     { X86::SHR32ri,     X86::SHR32mi,    0 },
 236     { X86::SHR64r1,     X86::SHR64m1,    0 },
 237     { X86::SHR64rCL,    X86::SHR64mCL,   0 },
 238     { X86::SHR64ri,     X86::SHR64mi,    0 },
 239     { X86::SHR8r1,      X86::SHR8m1,     0 },
 240     { X86::SHR8rCL,     X86::SHR8mCL,    0 },
 241     { X86::SHR8ri,      X86::SHR8mi,     0 },
 242     { X86::SHRD16rrCL,  X86::SHRD16mrCL, 0 },
 243     { X86::SHRD16rri8,  X86::SHRD16mri8, 0 },
 244     { X86::SHRD32rrCL,  X86::SHRD32mrCL, 0 },
 245     { X86::SHRD32rri8,  X86::SHRD32mri8, 0 },
 246     { X86::SHRD64rrCL,  X86::SHRD64mrCL, 0 },
 247     { X86::SHRD64rri8,  X86::SHRD64mri8, 0 },
 248     { X86::SUB16ri,     X86::SUB16mi,    0 },
 249     { X86::SUB16ri8,    X86::SUB16mi8,   0 },
 250     { X86::SUB16rr,     X86::SUB16mr,    0 },
 251     { X86::SUB32ri,     X86::SUB32mi,    0 },
 252     { X86::SUB32ri8,    X86::SUB32mi8,   0 },
 253     { X86::SUB32rr,     X86::SUB32mr,    0 },
 254     { X86::SUB64ri32,   X86::SUB64mi32,  0 },
 255     { X86::SUB64ri8,    X86::SUB64mi8,   0 },
 256     { X86::SUB64rr,     X86::SUB64mr,    0 },
 257     { X86::SUB8ri,      X86::SUB8mi,     0 },
 258     { X86::SUB8rr,      X86::SUB8mr,     0 },
 259     { X86::XOR16ri,     X86::XOR16mi,    0 },
 260     { X86::XOR16ri8,    X86::XOR16mi8,   0 },
 261     { X86::XOR16rr,     X86::XOR16mr,    0 },
 262     { X86::XOR32ri,     X86::XOR32mi,    0 },
 263     { X86::XOR32ri8,    X86::XOR32mi8,   0 },
 264     { X86::XOR32rr,     X86::XOR32mr,    0 },
 265     { X86::XOR64ri32,   X86::XOR64mi32,  0 },
 266     { X86::XOR64ri8,    X86::XOR64mi8,   0 },
 267     { X86::XOR64rr,     X86::XOR64mr,    0 },
 268     { X86::XOR8ri,      X86::XOR8mi,     0 },
 269     { X86::XOR8rr,      X86::XOR8mr,     0 }
 270   };
 271
 272   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 273     unsigned RegOp = OpTbl2Addr[i].RegOp;
 274     unsigned MemOp = OpTbl2Addr[i].MemOp;
 275     unsigned Flags = OpTbl2Addr[i].Flags;
 276     AddTableEntry(RegOp2MemOpTable2Addr, MemOp2RegOpTable,
 277                   RegOp, MemOp,
 278                   // Index 0, folded load and store, no alignment requirement.
 279                   Flags | TB_INDEX_0 | TB_FOLDED_LOAD | TB_FOLDED_STORE);
 280   }
 281
 282   static const X86OpTblEntry OpTbl0[] = {
 283     { X86::BT16ri8,     X86::BT16mi8,       TB_FOLDED_LOAD },
 284     { X86::BT32ri8,     X86::BT32mi8,       TB_FOLDED_LOAD },
 285     { X86::BT64ri8,     X86::BT64mi8,       TB_FOLDED_LOAD },
 286     { X86::CALL32r,     X86::CALL32m,       TB_FOLDED_LOAD },
 287     { X86::CALL64r,     X86::CALL64m,       TB_FOLDED_LOAD },
 288     { X86::CMP16ri,     X86::CMP16mi,       TB_FOLDED_LOAD },
 289     { X86::CMP16ri8,    X86::CMP16mi8,      TB_FOLDED_LOAD },
 290     { X86::CMP16rr,     X86::CMP16mr,       TB_FOLDED_LOAD },
 291     { X86::CMP32ri,     X86::CMP32mi,       TB_FOLDED_LOAD },
 292     { X86::CMP32ri8,    X86::CMP32mi8,      TB_FOLDED_LOAD },
 293     { X86::CMP32rr,     X86::CMP32mr,       TB_FOLDED_LOAD },
 294     { X86::CMP64ri32,   X86::CMP64mi32,     TB_FOLDED_LOAD },
 295     { X86::CMP64ri8,    X86::CMP64mi8,      TB_FOLDED_LOAD },
 296     { X86::CMP64rr,     X86::CMP64mr,       TB_FOLDED_LOAD },
 297     { X86::CMP8ri,      X86::CMP8mi,        TB_FOLDED_LOAD },
 298     { X86::CMP8rr,      X86::CMP8mr,        TB_FOLDED_LOAD },
 299     { X86::DIV16r,      X86::DIV16m,        TB_FOLDED_LOAD },
 300     { X86::DIV32r,      X86::DIV32m,        TB_FOLDED_LOAD },
 301     { X86::DIV64r,      X86::DIV64m,        TB_FOLDED_LOAD },
 302     { X86::DIV8r,       X86::DIV8m,         TB_FOLDED_LOAD },
 303     { X86::EXTRACTPSrr, X86::EXTRACTPSmr,   TB_FOLDED_STORE },
 304     { X86::IDIV16r,     X86::IDIV16m,       TB_FOLDED_LOAD },
 305     { X86::IDIV32r,     X86::IDIV32m,       TB_FOLDED_LOAD },
 306     { X86::IDIV64r,     X86::IDIV64m,       TB_FOLDED_LOAD },
 307     { X86::IDIV8r,      X86::IDIV8m,        TB_FOLDED_LOAD },
 308     { X86::IMUL16r,     X86::IMUL16m,       TB_FOLDED_LOAD },
 309     { X86::IMUL32r,     X86::IMUL32m,       TB_FOLDED_LOAD },
 310     { X86::IMUL64r,     X86::IMUL64m,       TB_FOLDED_LOAD },
 311     { X86::IMUL8r,      X86::IMUL8m,        TB_FOLDED_LOAD },
 312     { X86::JMP32r,      X86::JMP32m,        TB_FOLDED_LOAD },
 313     { X86::JMP64r,      X86::JMP64m,        TB_FOLDED_LOAD },
 314     { X86::MOV16ri,     X86::MOV16mi,       TB_FOLDED_STORE },
 315     { X86::MOV16rr,     X86::MOV16mr,       TB_FOLDED_STORE },
 316     { X86::MOV32ri,     X86::MOV32mi,       TB_FOLDED_STORE },
 317     { X86::MOV32rr,     X86::MOV32mr,       TB_FOLDED_STORE },
 318     { X86::MOV64ri32,   X86::MOV64mi32,     TB_FOLDED_STORE },
 319     { X86::MOV64rr,     X86::MOV64mr,       TB_FOLDED_STORE },
 320     { X86::MOV8ri,      X86::MOV8mi,        TB_FOLDED_STORE },
 321     { X86::MOV8rr,      X86::MOV8mr,        TB_FOLDED_STORE },
 322     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, TB_FOLDED_STORE },
 323     { X86::MOVAPDrr,    X86::MOVAPDmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 324     { X86::MOVAPSrr,    X86::MOVAPSmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 325     { X86::MOVDQArr,    X86::MOVDQAmr,      TB_FOLDED_STORE | TB_ALIGN_16 },
 326     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr,   TB_FOLDED_STORE },
 327     { X86::MOVPQIto64rr,X86::MOVPQI2QImr,   TB_FOLDED_STORE },
 328     { X86::MOVSDto64rr, X86::MOVSDto64mr,   TB_FOLDED_STORE },
 329     { X86::MOVSS2DIrr,  X86::MOVSS2DImr,    TB_FOLDED_STORE },
 330     { X86::MOVUPDrr,    X86::MOVUPDmr,      TB_FOLDED_STORE },
 331     { X86::MOVUPSrr,    X86::MOVUPSmr,      TB_FOLDED_STORE },
 332     { X86::MUL16r,      X86::MUL16m,        TB_FOLDED_LOAD },
 333     { X86::MUL32r,      X86::MUL32m,        TB_FOLDED_LOAD },
 334     { X86::MUL64r,      X86::MUL64m,        TB_FOLDED_LOAD },
 335     { X86::MUL8r,       X86::MUL8m,         TB_FOLDED_LOAD },
 336     { X86::PEXTRDrr,    X86::PEXTRDmr,      TB_FOLDED_STORE },
 337     { X86::PEXTRQrr,    X86::PEXTRQmr,      TB_FOLDED_STORE },
 338     { X86::SETAEr,      X86::SETAEm,        TB_FOLDED_STORE },
 339     { X86::SETAr,       X86::SETAm,         TB_FOLDED_STORE },
 340     { X86::SETBEr,      X86::SETBEm,        TB_FOLDED_STORE },
 341     { X86::SETBr,       X86::SETBm,         TB_FOLDED_STORE },
 342     { X86::SETEr,       X86::SETEm,         TB_FOLDED_STORE },
 343     { X86::SETGEr,      X86::SETGEm,        TB_FOLDED_STORE },
 344     { X86::SETGr,       X86::SETGm,         TB_FOLDED_STORE },
 345     { X86::SETLEr,      X86::SETLEm,        TB_FOLDED_STORE },
 346     { X86::SETLr,       X86::SETLm,         TB_FOLDED_STORE },
 347     { X86::SETNEr,      X86::SETNEm,        TB_FOLDED_STORE },
 348     { X86::SETNOr,      X86::SETNOm,        TB_FOLDED_STORE },
 349     { X86::SETNPr,      X86::SETNPm,        TB_FOLDED_STORE },
 350     { X86::SETNSr,      X86::SETNSm,        TB_FOLDED_STORE },
 351     { X86::SETOr,       X86::SETOm,         TB_FOLDED_STORE },
 352     { X86::SETPr,       X86::SETPm,         TB_FOLDED_STORE },
 353     { X86::SETSr,       X86::SETSm,         TB_FOLDED_STORE },
 354     { X86::TAILJMPr,    X86::TAILJMPm,      TB_FOLDED_LOAD },
 355     { X86::TAILJMPr64,  X86::TAILJMPm64,    TB_FOLDED_LOAD },
 356     { X86::TEST16ri,    X86::TEST16mi,      TB_FOLDED_LOAD },
 357     { X86::TEST32ri,    X86::TEST32mi,      TB_FOLDED_LOAD },
 358     { X86::TEST64ri32,  X86::TEST64mi32,    TB_FOLDED_LOAD },
 359     { X86::TEST8ri,     X86::TEST8mi,       TB_FOLDED_LOAD },
 360     // AVX 128-bit versions of foldable instructions
 361     { X86::VEXTRACTPSrr,X86::VEXTRACTPSmr,  TB_FOLDED_STORE  },
 362     { X86::VEXTRACTF128rr, X86::VEXTRACTF128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 363     { X86::VMOVAPDrr,   X86::VMOVAPDmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 364     { X86::VMOVAPSrr,   X86::VMOVAPSmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 365     { X86::VMOVDQArr,   X86::VMOVDQAmr,     TB_FOLDED_STORE | TB_ALIGN_16 },
 366     { X86::VMOVPDI2DIrr,X86::VMOVPDI2DImr,  TB_FOLDED_STORE },
 367     { X86::VMOVPQIto64rr, X86::VMOVPQI2QImr,TB_FOLDED_STORE },
 368     { X86::VMOVSDto64rr,X86::VMOVSDto64mr,  TB_FOLDED_STORE },
 369     { X86::VMOVSS2DIrr, X86::VMOVSS2DImr,   TB_FOLDED_STORE },
 370     { X86::VMOVUPDrr,   X86::VMOVUPDmr,     TB_FOLDED_STORE },
 371     { X86::VMOVUPSrr,   X86::VMOVUPSmr,     TB_FOLDED_STORE },
 372     { X86::VPEXTRDrr,   X86::VPEXTRDmr,     TB_FOLDED_STORE },
 373     { X86::VPEXTRQrr,   X86::VPEXTRQmr,     TB_FOLDED_STORE },
 374     // AVX 256-bit foldable instructions
 375     { X86::VEXTRACTI128rr, X86::VEXTRACTI128mr, TB_FOLDED_STORE | TB_ALIGN_16 },
 376     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 377     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 378     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 379     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr,    TB_FOLDED_STORE },
 380     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr,    TB_FOLDED_STORE },
 381     // AVX-512 foldable instructions
 382     { X86::VMOVPDI2DIZrr,   X86::VMOVPDI2DIZmr, TB_FOLDED_STORE },
 383     { X86::VMOVAPDZrr,      X86::VMOVAPDZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 384     { X86::VMOVAPSZrr,      X86::VMOVAPSZmr,    TB_FOLDED_STORE | TB_ALIGN_64 },
 385     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 386     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zmr,  TB_FOLDED_STORE | TB_ALIGN_64 },
 387     { X86::VMOVUPDZrr,      X86::VMOVUPDZmr,    TB_FOLDED_STORE },
 388     { X86::VMOVUPSZrr,      X86::VMOVUPSZmr,    TB_FOLDED_STORE },
 389     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zmr,   TB_FOLDED_STORE },
 390     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zmr,  TB_FOLDED_STORE },
 391     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zmr,  TB_FOLDED_STORE },
 392     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zmr,  TB_FOLDED_STORE },
 393     // AVX-512 foldable instructions (256-bit versions)
 394     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 395     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256mr,    TB_FOLDED_STORE | TB_ALIGN_32 },
 396     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 397     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256mr,  TB_FOLDED_STORE | TB_ALIGN_32 },
 398     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256mr,    TB_FOLDED_STORE },
 399     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256mr,    TB_FOLDED_STORE },
 400     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256mr,   TB_FOLDED_STORE },
 401     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256mr,  TB_FOLDED_STORE },
 402     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256mr,  TB_FOLDED_STORE },
 403     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256mr,  TB_FOLDED_STORE },
 404     // AVX-512 foldable instructions (128-bit versions)
 405     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 406     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128mr,    TB_FOLDED_STORE | TB_ALIGN_16 },
 407     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 408     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128mr,  TB_FOLDED_STORE | TB_ALIGN_16 },
 409     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128mr,    TB_FOLDED_STORE },
 410     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128mr,    TB_FOLDED_STORE },
 411     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128mr,   TB_FOLDED_STORE },
 412     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128mr,  TB_FOLDED_STORE },
 413     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128mr,  TB_FOLDED_STORE },
 414     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128mr,  TB_FOLDED_STORE },
 415     // F16C foldable instructions
 416     { X86::VCVTPS2PHrr,        X86::VCVTPS2PHmr,      TB_FOLDED_STORE },
 417     { X86::VCVTPS2PHYrr,       X86::VCVTPS2PHYmr,     TB_FOLDED_STORE }
 418   };
 419
 420   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 421     unsigned RegOp      = OpTbl0[i].RegOp;
 422     unsigned MemOp      = OpTbl0[i].MemOp;
 423     unsigned Flags      = OpTbl0[i].Flags;
 424     AddTableEntry(RegOp2MemOpTable0, MemOp2RegOpTable,
 425                   RegOp, MemOp, TB_INDEX_0 | Flags);
 426   }
 427
 428   static const X86OpTblEntry OpTbl1[] = {
 429     { X86::CMP16rr,         X86::CMP16rm,             0 },
 430     { X86::CMP32rr,         X86::CMP32rm,             0 },
 431     { X86::CMP64rr,         X86::CMP64rm,             0 },
 432     { X86::CMP8rr,          X86::CMP8rm,              0 },
 433     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm,          0 },
 434     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm,        0 },
 435     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm,          0 },
 436     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm,        0 },
 437     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm,          0 },
 438     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm,          0 },
 439     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm,       0 },
 440     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm,         0 },
 441     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm,       0 },
 442     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm,         0 },
 443     { X86::IMUL16rri,       X86::IMUL16rmi,           0 },
 444     { X86::IMUL16rri8,      X86::IMUL16rmi8,          0 },
 445     { X86::IMUL32rri,       X86::IMUL32rmi,           0 },
 446     { X86::IMUL32rri8,      X86::IMUL32rmi8,          0 },
 447     { X86::IMUL64rri32,     X86::IMUL64rmi32,         0 },
 448     { X86::IMUL64rri8,      X86::IMUL64rmi8,          0 },
 449     { X86::Int_COMISDrr,    X86::Int_COMISDrm,        0 },
 450     { X86::Int_COMISSrr,    X86::Int_COMISSrm,        0 },
 451     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm,        0 },
 452     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm,          0 },
 453     { X86::CVTSS2SI64rr,    X86::CVTSS2SI64rm,        0 },
 454     { X86::CVTSS2SIrr,      X86::CVTSS2SIrm,          0 },
 455     { X86::CVTDQ2PDrr,      X86::CVTDQ2PDrm,          TB_ALIGN_16 },
 456     { X86::CVTDQ2PSrr,      X86::CVTDQ2PSrm,          TB_ALIGN_16 },
 457     { X86::CVTPD2DQrr,      X86::CVTPD2DQrm,          TB_ALIGN_16 },
 458     { X86::CVTPD2PSrr,      X86::CVTPD2PSrm,          TB_ALIGN_16 },
 459     { X86::CVTPS2DQrr,      X86::CVTPS2DQrm,          TB_ALIGN_16 },
 460     { X86::CVTPS2PDrr,      X86::CVTPS2PDrm,          TB_ALIGN_16 },
 461     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm,         TB_ALIGN_16 },
 462     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm,         TB_ALIGN_16 },
 463     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm,  0 },
 464     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm,     0 },
 465     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm,  0 },
 466     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm,     0 },
 467     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm,       0 },
 468     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm,       0 },
 469     { X86::MOV16rr,         X86::MOV16rm,             0 },
 470     { X86::MOV32rr,         X86::MOV32rm,             0 },
 471     { X86::MOV64rr,         X86::MOV64rm,             0 },
 472     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm,         0 },
 473     { X86::MOV64toSDrr,     X86::MOV64toSDrm,         0 },
 474     { X86::MOV8rr,          X86::MOV8rm,              0 },
 475     { X86::MOVAPDrr,        X86::MOVAPDrm,            TB_ALIGN_16 },
 476     { X86::MOVAPSrr,        X86::MOVAPSrm,            TB_ALIGN_16 },
 477     { X86::MOVDDUPrr,       X86::MOVDDUPrm,           0 },
 478     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm,         0 },
 479     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm,          0 },
 480     { X86::MOVDQArr,        X86::MOVDQArm,            TB_ALIGN_16 },
 481     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm,          TB_ALIGN_16 },
 482     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm,          TB_ALIGN_16 },
 483     { X86::MOVSX16rr8,      X86::MOVSX16rm8,          0 },
 484     { X86::MOVSX32rr16,     X86::MOVSX32rm16,         0 },
 485     { X86::MOVSX32rr8,      X86::MOVSX32rm8,          0 },
 486     { X86::MOVSX64rr16,     X86::MOVSX64rm16,         0 },
 487     { X86::MOVSX64rr32,     X86::MOVSX64rm32,         0 },
 488     { X86::MOVSX64rr8,      X86::MOVSX64rm8,          0 },
 489     { X86::MOVUPDrr,        X86::MOVUPDrm,            TB_ALIGN_16 },
 490     { X86::MOVUPSrr,        X86::MOVUPSrm,            0 },
 491     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm,        0 },
 492     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm,     TB_ALIGN_16 },
 493     { X86::MOVZX16rr8,      X86::MOVZX16rm8,          0 },
 494     { X86::MOVZX32rr16,     X86::MOVZX32rm16,         0 },
 495     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8,   0 },
 496     { X86::MOVZX32rr8,      X86::MOVZX32rm8,          0 },
 497     { X86::PABSBrr128,      X86::PABSBrm128,          TB_ALIGN_16 },
 498     { X86::PABSDrr128,      X86::PABSDrm128,          TB_ALIGN_16 },
 499     { X86::PABSWrr128,      X86::PABSWrm128,          TB_ALIGN_16 },
 500     { X86::PCMPESTRIrr,     X86::PCMPESTRIrm,         TB_ALIGN_16 },
 501     { X86::PCMPESTRM128rr,  X86::PCMPESTRM128rm,      TB_ALIGN_16 },
 502     { X86::PCMPISTRIrr,     X86::PCMPISTRIrm,         TB_ALIGN_16 },
 503     { X86::PCMPISTRM128rr,  X86::PCMPISTRM128rm,      TB_ALIGN_16 },
 504     { X86::PHMINPOSUWrr128, X86::PHMINPOSUWrm128,     TB_ALIGN_16 },
 505     { X86::PMOVSXBDrr,      X86::PMOVSXBDrm,          TB_ALIGN_16 },
 506     { X86::PMOVSXBQrr,      X86::PMOVSXBQrm,          TB_ALIGN_16 },
 507     { X86::PMOVSXBWrr,      X86::PMOVSXBWrm,          TB_ALIGN_16 },
 508     { X86::PMOVSXDQrr,      X86::PMOVSXDQrm,          TB_ALIGN_16 },
 509     { X86::PMOVSXWDrr,      X86::PMOVSXWDrm,          TB_ALIGN_16 },
 510     { X86::PMOVSXWQrr,      X86::PMOVSXWQrm,          TB_ALIGN_16 },
 511     { X86::PMOVZXBDrr,      X86::PMOVZXBDrm,          TB_ALIGN_16 },
 512     { X86::PMOVZXBQrr,      X86::PMOVZXBQrm,          TB_ALIGN_16 },
 513     { X86::PMOVZXBWrr,      X86::PMOVZXBWrm,          TB_ALIGN_16 },
 514     { X86::PMOVZXDQrr,      X86::PMOVZXDQrm,          TB_ALIGN_16 },
 515     { X86::PMOVZXWDrr,      X86::PMOVZXWDrm,          TB_ALIGN_16 },
 516     { X86::PMOVZXWQrr,      X86::PMOVZXWQrm,          TB_ALIGN_16 },
 517     { X86::PSHUFDri,        X86::PSHUFDmi,            TB_ALIGN_16 },
 518     { X86::PSHUFHWri,       X86::PSHUFHWmi,           TB_ALIGN_16 },
 519     { X86::PSHUFLWri,       X86::PSHUFLWmi,           TB_ALIGN_16 },
 520     { X86::PTESTrr,         X86::PTESTrm,             TB_ALIGN_16 },
 521     { X86::RCPPSr,          X86::RCPPSm,              TB_ALIGN_16 },
 522     { X86::RCPPSr_Int,      X86::RCPPSm_Int,          TB_ALIGN_16 },
 523     { X86::ROUNDPDr,        X86::ROUNDPDm,            TB_ALIGN_16 },
 524     { X86::ROUNDPSr,        X86::ROUNDPSm,            TB_ALIGN_16 },
 525     { X86::RSQRTPSr,        X86::RSQRTPSm,            TB_ALIGN_16 },
 526     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int,        TB_ALIGN_16 },
 527     { X86::RSQRTSSr,        X86::RSQRTSSm,            0 },
 528     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int,        0 },
 529     { X86::SQRTPDr,         X86::SQRTPDm,             TB_ALIGN_16 },
 530     { X86::SQRTPSr,         X86::SQRTPSm,             TB_ALIGN_16 },
 531     { X86::SQRTSDr,         X86::SQRTSDm,             0 },
 532     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int,         0 },
 533     { X86::SQRTSSr,         X86::SQRTSSm,             0 },
 534     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int,         0 },
 535     { X86::TEST16rr,        X86::TEST16rm,            0 },
 536     { X86::TEST32rr,        X86::TEST32rm,            0 },
 537     { X86::TEST64rr,        X86::TEST64rm,            0 },
 538     { X86::TEST8rr,         X86::TEST8rm,             0 },
 539     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 540     { X86::UCOMISDrr,       X86::UCOMISDrm,           0 },
 541     { X86::UCOMISSrr,       X86::UCOMISSrm,           0 },
 542     // AVX 128-bit versions of foldable instructions
 543     { X86::Int_VCOMISDrr,   X86::Int_VCOMISDrm,       0 },
 544     { X86::Int_VCOMISSrr,   X86::Int_VCOMISSrm,       0 },
 545     { X86::Int_VUCOMISDrr,  X86::Int_VUCOMISDrm,      0 },
 546     { X86::Int_VUCOMISSrr,  X86::Int_VUCOMISSrm,      0 },
 547     { X86::VCVTTSD2SI64rr,  X86::VCVTTSD2SI64rm,      0 },
 548     { X86::Int_VCVTTSD2SI64rr,X86::Int_VCVTTSD2SI64rm,0 },
 549     { X86::VCVTTSD2SIrr,    X86::VCVTTSD2SIrm,        0 },
 550     { X86::Int_VCVTTSD2SIrr,X86::Int_VCVTTSD2SIrm,    0 },
 551     { X86::VCVTTSS2SI64rr,  X86::VCVTTSS2SI64rm,      0 },
 552     { X86::Int_VCVTTSS2SI64rr,X86::Int_VCVTTSS2SI64rm,0 },
 553     { X86::VCVTTSS2SIrr,    X86::VCVTTSS2SIrm,        0 },
 554     { X86::Int_VCVTTSS2SIrr,X86::Int_VCVTTSS2SIrm,    0 },
 555     { X86::VCVTSD2SI64rr,   X86::VCVTSD2SI64rm,       0 },
 556     { X86::VCVTSD2SIrr,     X86::VCVTSD2SIrm,         0 },
 557     { X86::VCVTSS2SI64rr,   X86::VCVTSS2SI64rm,       0 },
 558     { X86::VCVTSS2SIrr,     X86::VCVTSS2SIrm,         0 },
 559     { X86::VCVTDQ2PDrr,     X86::VCVTDQ2PDrm,         0 },
 560     { X86::VCVTDQ2PSrr,     X86::VCVTDQ2PSrm,         0 },
 561     { X86::VCVTPD2DQrr,     X86::VCVTPD2DQXrm,        0 },
 562     { X86::VCVTPD2PSrr,     X86::VCVTPD2PSXrm,        0 },
 563     { X86::VCVTPS2DQrr,     X86::VCVTPS2DQrm,         0 },
 564     { X86::VCVTPS2PDrr,     X86::VCVTPS2PDrm,         0 },
 565     { X86::VCVTTPD2DQrr,    X86::VCVTTPD2DQXrm,       0 },
 566     { X86::VCVTTPS2DQrr,    X86::VCVTTPS2DQrm,        0 },
 567     { X86::VMOV64toPQIrr,   X86::VMOVQI2PQIrm,        0 },
 568     { X86::VMOV64toSDrr,    X86::VMOV64toSDrm,        0 },
 569     { X86::VMOVAPDrr,       X86::VMOVAPDrm,           TB_ALIGN_16 },
 570     { X86::VMOVAPSrr,       X86::VMOVAPSrm,           TB_ALIGN_16 },
 571     { X86::VMOVDDUPrr,      X86::VMOVDDUPrm,          0 },
 572     { X86::VMOVDI2PDIrr,    X86::VMOVDI2PDIrm,        0 },
 573     { X86::VMOVDI2SSrr,     X86::VMOVDI2SSrm,         0 },
 574     { X86::VMOVDQArr,       X86::VMOVDQArm,           TB_ALIGN_16 },
 575     { X86::VMOVSLDUPrr,     X86::VMOVSLDUPrm,         0 },
 576     { X86::VMOVSHDUPrr,     X86::VMOVSHDUPrm,         0 },
 577     { X86::VMOVUPDrr,       X86::VMOVUPDrm,           0 },
 578     { X86::VMOVUPSrr,       X86::VMOVUPSrm,           0 },
 579     { X86::VMOVZQI2PQIrr,   X86::VMOVZQI2PQIrm,       0 },
 580     { X86::VMOVZPQILo2PQIrr,X86::VMOVZPQILo2PQIrm,    TB_ALIGN_16 },
 581     { X86::VPABSBrr128,     X86::VPABSBrm128,         0 },
 582     { X86::VPABSDrr128,     X86::VPABSDrm128,         0 },
 583     { X86::VPABSWrr128,     X86::VPABSWrm128,         0 },
 584     { X86::VPCMPESTRIrr,    X86::VPCMPESTRIrm,        0 },
 585     { X86::VPCMPESTRM128rr, X86::VPCMPESTRM128rm,     0 },
 586     { X86::VPCMPISTRIrr,    X86::VPCMPISTRIrm,        0 },
 587     { X86::VPCMPISTRM128rr, X86::VPCMPISTRM128rm,     0 },
 588     { X86::VPHMINPOSUWrr128, X86::VPHMINPOSUWrm128,   0 },
 589     { X86::VPERMILPDri,     X86::VPERMILPDmi,         0 },
 590     { X86::VPERMILPSri,     X86::VPERMILPSmi,         0 },
 591     { X86::VPMOVSXBDrr,     X86::VPMOVSXBDrm,         0 },
 592     { X86::VPMOVSXBQrr,     X86::VPMOVSXBQrm,         0 },
 593     { X86::VPMOVSXBWrr,     X86::VPMOVSXBWrm,         0 },
 594     { X86::VPMOVSXDQrr,     X86::VPMOVSXDQrm,         0 },
 595     { X86::VPMOVSXWDrr,     X86::VPMOVSXWDrm,         0 },
 596     { X86::VPMOVSXWQrr,     X86::VPMOVSXWQrm,         0 },
 597     { X86::VPMOVZXBDrr,     X86::VPMOVZXBDrm,         0 },
 598     { X86::VPMOVZXBQrr,     X86::VPMOVZXBQrm,         0 },
 599     { X86::VPMOVZXBWrr,     X86::VPMOVZXBWrm,         0 },
 600     { X86::VPMOVZXDQrr,     X86::VPMOVZXDQrm,         0 },
 601     { X86::VPMOVZXWDrr,     X86::VPMOVZXWDrm,         0 },
 602     { X86::VPMOVZXWQrr,     X86::VPMOVZXWQrm,         0 },
 603     { X86::VPSHUFDri,       X86::VPSHUFDmi,           0 },
 604     { X86::VPSHUFHWri,      X86::VPSHUFHWmi,          0 },
 605     { X86::VPSHUFLWri,      X86::VPSHUFLWmi,          0 },
 606     { X86::VPTESTrr,        X86::VPTESTrm,            0 },
 607     { X86::VRCPPSr,         X86::VRCPPSm,             0 },
 608     { X86::VRCPPSr_Int,     X86::VRCPPSm_Int,         0 },
 609     { X86::VROUNDPDr,       X86::VROUNDPDm,           0 },
 610     { X86::VROUNDPSr,       X86::VROUNDPSm,           0 },
 611     { X86::VRSQRTPSr,       X86::VRSQRTPSm,           0 },
 612     { X86::VRSQRTPSr_Int,   X86::VRSQRTPSm_Int,       0 },
 613     { X86::VSQRTPDr,        X86::VSQRTPDm,            0 },
 614     { X86::VSQRTPSr,        X86::VSQRTPSm,            0 },
 615     { X86::VTESTPDrr,       X86::VTESTPDrm,           0 },
 616     { X86::VTESTPSrr,       X86::VTESTPSrm,           0 },
 617     { X86::VUCOMISDrr,      X86::VUCOMISDrm,          0 },
 618     { X86::VUCOMISSrr,      X86::VUCOMISSrm,          0 },
 619     { X86::VBROADCASTSSrr,  X86::VBROADCASTSSrm,      TB_NO_REVERSE },
 620
 621     // AVX 256-bit foldable instructions
 622     { X86::VCVTDQ2PDYrr,    X86::VCVTDQ2PDYrm,        0 },
 623     { X86::VCVTDQ2PSYrr,    X86::VCVTDQ2PSYrm,        0 },
 624     { X86::VCVTPD2DQYrr,    X86::VCVTPD2DQYrm,        0 },
 625     { X86::VCVTPD2PSYrr,    X86::VCVTPD2PSYrm,        0 },
 626     { X86::VCVTPS2DQYrr,    X86::VCVTPS2DQYrm,        0 },
 627     { X86::VCVTPS2PDYrr,    X86::VCVTPS2PDYrm,        0 },
 628     { X86::VCVTTPD2DQYrr,   X86::VCVTTPD2DQYrm,       0 },
 629     { X86::VCVTTPS2DQYrr,   X86::VCVTTPS2DQYrm,       0 },
 630     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm,          TB_ALIGN_32 },
 631     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm,          TB_ALIGN_32 },
 632     { X86::VMOVDDUPYrr,     X86::VMOVDDUPYrm,         0 },
 633     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm,          TB_ALIGN_32 },
 634     { X86::VMOVSLDUPYrr,    X86::VMOVSLDUPYrm,        0 },
 635     { X86::VMOVSHDUPYrr,    X86::VMOVSHDUPYrm,        0 },
 636     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm,          0 },
 637     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm,          0 },
 638     { X86::VPERMILPDYri,    X86::VPERMILPDYmi,        0 },
 639     { X86::VPERMILPSYri,    X86::VPERMILPSYmi,        0 },
 640     { X86::VRCPPSYr,        X86::VRCPPSYm,            0 },
 641     { X86::VRCPPSYr_Int,    X86::VRCPPSYm_Int,        0 },
 642     { X86::VROUNDYPDr,      X86::VROUNDYPDm,          0 },
 643     { X86::VROUNDYPSr,      X86::VROUNDYPSm,          0 },
 644     { X86::VRSQRTPSYr,      X86::VRSQRTPSYm,          0 },
 645     { X86::VRSQRTPSYr_Int,  X86::VRSQRTPSYm_Int,      0 },
 646     { X86::VSQRTPDYr,       X86::VSQRTPDYm,           0 },
 647     { X86::VSQRTPSYr,       X86::VSQRTPSYm,           0 },
 648     { X86::VTESTPDYrr,      X86::VTESTPDYrm,          0 },
 649     { X86::VTESTPSYrr,      X86::VTESTPSYrm,          0 },
 650     { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrm,     TB_NO_REVERSE },
 651     { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrm,     TB_NO_REVERSE },
 652
 653     // AVX2 foldable instructions
 654     { X86::VPABSBrr256,     X86::VPABSBrm256,         0 },
 655     { X86::VPABSDrr256,     X86::VPABSDrm256,         0 },
 656     { X86::VPABSWrr256,     X86::VPABSWrm256,         0 },
 657     { X86::VPSHUFDYri,      X86::VPSHUFDYmi,          0 },
 658     { X86::VPSHUFHWYri,     X86::VPSHUFHWYmi,         0 },
 659     { X86::VPSHUFLWYri,     X86::VPSHUFLWYmi,         0 },
 660
 661     // BMI/BMI2/LZCNT/POPCNT/TBM foldable instructions
 662     { X86::BEXTR32rr,       X86::BEXTR32rm,           0 },
 663     { X86::BEXTR64rr,       X86::BEXTR64rm,           0 },
 664     { X86::BEXTRI32ri,      X86::BEXTRI32mi,          0 },
 665     { X86::BEXTRI64ri,      X86::BEXTRI64mi,          0 },
 666     { X86::BLCFILL32rr,     X86::BLCFILL32rm,         0 },
 667     { X86::BLCFILL64rr,     X86::BLCFILL64rm,         0 },
 668     { X86::BLCI32rr,        X86::BLCI32rm,            0 },
 669     { X86::BLCI64rr,        X86::BLCI64rm,            0 },
 670     { X86::BLCIC32rr,       X86::BLCIC32rm,           0 },
 671     { X86::BLCIC64rr,       X86::BLCIC64rm,           0 },
 672     { X86::BLCMSK32rr,      X86::BLCMSK32rm,          0 },
 673     { X86::BLCMSK64rr,      X86::BLCMSK64rm,          0 },
 674     { X86::BLCS32rr,        X86::BLCS32rm,            0 },
 675     { X86::BLCS64rr,        X86::BLCS64rm,            0 },
 676     { X86::BLSFILL32rr,     X86::BLSFILL32rm,         0 },
 677     { X86::BLSFILL64rr,     X86::BLSFILL64rm,         0 },
 678     { X86::BLSI32rr,        X86::BLSI32rm,            0 },
 679     { X86::BLSI64rr,        X86::BLSI64rm,            0 },
 680     { X86::BLSIC32rr,       X86::BLSIC32rm,           0 },
 681     { X86::BLSIC64rr,       X86::BLSIC64rm,           0 },
 682     { X86::BLSMSK32rr,      X86::BLSMSK32rm,          0 },
 683     { X86::BLSMSK64rr,      X86::BLSMSK64rm,          0 },
 684     { X86::BLSR32rr,        X86::BLSR32rm,            0 },
 685     { X86::BLSR64rr,        X86::BLSR64rm,            0 },
 686     { X86::BZHI32rr,        X86::BZHI32rm,            0 },
 687     { X86::BZHI64rr,        X86::BZHI64rm,            0 },
 688     { X86::LZCNT16rr,       X86::LZCNT16rm,           0 },
 689     { X86::LZCNT32rr,       X86::LZCNT32rm,           0 },
 690     { X86::LZCNT64rr,       X86::LZCNT64rm,           0 },
 691     { X86::POPCNT16rr,      X86::POPCNT16rm,          0 },
 692     { X86::POPCNT32rr,      X86::POPCNT32rm,          0 },
 693     { X86::POPCNT64rr,      X86::POPCNT64rm,          0 },
 694     { X86::RORX32ri,        X86::RORX32mi,            0 },
 695     { X86::RORX64ri,        X86::RORX64mi,            0 },
 696     { X86::SARX32rr,        X86::SARX32rm,            0 },
 697     { X86::SARX64rr,        X86::SARX64rm,            0 },
 698     { X86::SHRX32rr,        X86::SHRX32rm,            0 },
 699     { X86::SHRX64rr,        X86::SHRX64rm,            0 },
 700     { X86::SHLX32rr,        X86::SHLX32rm,            0 },
 701     { X86::SHLX64rr,        X86::SHLX64rm,            0 },
 702     { X86::T1MSKC32rr,      X86::T1MSKC32rm,          0 },
 703     { X86::T1MSKC64rr,      X86::T1MSKC64rm,          0 },
 704     { X86::TZCNT16rr,       X86::TZCNT16rm,           0 },
 705     { X86::TZCNT32rr,       X86::TZCNT32rm,           0 },
 706     { X86::TZCNT64rr,       X86::TZCNT64rm,           0 },
 707     { X86::TZMSK32rr,       X86::TZMSK32rm,           0 },
 708     { X86::TZMSK64rr,       X86::TZMSK64rm,           0 },
 709
 710     // AVX-512 foldable instructions
 711     { X86::VMOV64toPQIZrr,  X86::VMOVQI2PQIZrm,       0 },
 712     { X86::VMOVDI2SSZrr,    X86::VMOVDI2SSZrm,        0 },
 713     { X86::VMOVAPDZrr,      X86::VMOVAPDZrm,          TB_ALIGN_64 },
 714     { X86::VMOVAPSZrr,      X86::VMOVAPSZrm,          TB_ALIGN_64 },
 715     { X86::VMOVDQA32Zrr,    X86::VMOVDQA32Zrm,        TB_ALIGN_64 },
 716     { X86::VMOVDQA64Zrr,    X86::VMOVDQA64Zrm,        TB_ALIGN_64 },
 717     { X86::VMOVDQU8Zrr,     X86::VMOVDQU8Zrm,         0 },
 718     { X86::VMOVDQU16Zrr,    X86::VMOVDQU16Zrm,        0 },
 719     { X86::VMOVDQU32Zrr,    X86::VMOVDQU32Zrm,        0 },
 720     { X86::VMOVDQU64Zrr,    X86::VMOVDQU64Zrm,        0 },
 721     { X86::VMOVUPDZrr,      X86::VMOVUPDZrm,          0 },
 722     { X86::VMOVUPSZrr,      X86::VMOVUPSZrm,          0 },
 723     { X86::VPABSDZrr,       X86::VPABSDZrm,           0 },
 724     { X86::VPABSQZrr,       X86::VPABSQZrm,           0 },
 725     { X86::VBROADCASTSSZr,  X86::VBROADCASTSSZm,      TB_NO_REVERSE },
 726     { X86::VBROADCASTSDZr,  X86::VBROADCASTSDZm,      TB_NO_REVERSE },
 727     // AVX-512 foldable instructions (256-bit versions)
 728     { X86::VMOVAPDZ256rr,      X86::VMOVAPDZ256rm,          TB_ALIGN_32 },
 729     { X86::VMOVAPSZ256rr,      X86::VMOVAPSZ256rm,          TB_ALIGN_32 },
 730     { X86::VMOVDQA32Z256rr,    X86::VMOVDQA32Z256rm,        TB_ALIGN_32 },
 731     { X86::VMOVDQA64Z256rr,    X86::VMOVDQA64Z256rm,        TB_ALIGN_32 },
 732     { X86::VMOVDQU8Z256rr,     X86::VMOVDQU8Z256rm,         0 },
 733     { X86::VMOVDQU16Z256rr,    X86::VMOVDQU16Z256rm,        0 },
 734     { X86::VMOVDQU32Z256rr,    X86::VMOVDQU32Z256rm,        0 },
 735     { X86::VMOVDQU64Z256rr,    X86::VMOVDQU64Z256rm,        0 },
 736     { X86::VMOVUPDZ256rr,      X86::VMOVUPDZ256rm,          0 },
 737     { X86::VMOVUPSZ256rr,      X86::VMOVUPSZ256rm,          0 },
 738     { X86::VBROADCASTSSZ256r,  X86::VBROADCASTSSZ256m,      TB_NO_REVERSE },
 739     { X86::VBROADCASTSDZ256r,  X86::VBROADCASTSDZ256m,      TB_NO_REVERSE },
 740     // AVX-512 foldable instructions (256-bit versions)
 741     { X86::VMOVAPDZ128rr,      X86::VMOVAPDZ128rm,          TB_ALIGN_16 },
 742     { X86::VMOVAPSZ128rr,      X86::VMOVAPSZ128rm,          TB_ALIGN_16 },
 743     { X86::VMOVDQA32Z128rr,    X86::VMOVDQA32Z128rm,        TB_ALIGN_16 },
 744     { X86::VMOVDQA64Z128rr,    X86::VMOVDQA64Z128rm,        TB_ALIGN_16 },
 745     { X86::VMOVDQU8Z128rr,     X86::VMOVDQU8Z128rm,         0 },
 746     { X86::VMOVDQU16Z128rr,    X86::VMOVDQU16Z128rm,        0 },
 747     { X86::VMOVDQU32Z128rr,    X86::VMOVDQU32Z128rm,        0 },
 748     { X86::VMOVDQU64Z128rr,    X86::VMOVDQU64Z128rm,        0 },
 749     { X86::VMOVUPDZ128rr,      X86::VMOVUPDZ128rm,          0 },
 750     { X86::VMOVUPSZ128rr,      X86::VMOVUPSZ128rm,          0 },
 751     { X86::VBROADCASTSSZ128r,  X86::VBROADCASTSSZ128m,      TB_NO_REVERSE },
 752     // F16C foldable instructions
 753     { X86::VCVTPH2PSrr,        X86::VCVTPH2PSrm,            0 },
 754     { X86::VCVTPH2PSYrr,       X86::VCVTPH2PSYrm,           0 },
 755     // AES foldable instructions
 756     { X86::AESIMCrr,              X86::AESIMCrm,              TB_ALIGN_16 },
 757     { X86::AESKEYGENASSIST128rr,  X86::AESKEYGENASSIST128rm,  TB_ALIGN_16 },
 758     { X86::VAESIMCrr,             X86::VAESIMCrm,             TB_ALIGN_16 },
 759     { X86::VAESKEYGENASSIST128rr, X86::VAESKEYGENASSIST128rm, TB_ALIGN_16 }
 760   };
 761
 762   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 763     unsigned RegOp = OpTbl1[i].RegOp;
 764     unsigned MemOp = OpTbl1[i].MemOp;
 765     unsigned Flags = OpTbl1[i].Flags;
 766     AddTableEntry(RegOp2MemOpTable1, MemOp2RegOpTable,
 767                   RegOp, MemOp,
 768                   // Index 1, folded load
 769                   Flags | TB_INDEX_1 | TB_FOLDED_LOAD);
 770   }
 771
 772   static const X86OpTblEntry OpTbl2[] = {
 773     { X86::ADC32rr,         X86::ADC32rm,       0 },
 774     { X86::ADC64rr,         X86::ADC64rm,       0 },
 775     { X86::ADD16rr,         X86::ADD16rm,       0 },
 776     { X86::ADD16rr_DB,      X86::ADD16rm,       TB_NO_REVERSE },
 777     { X86::ADD32rr,         X86::ADD32rm,       0 },
 778     { X86::ADD32rr_DB,      X86::ADD32rm,       TB_NO_REVERSE },
 779     { X86::ADD64rr,         X86::ADD64rm,       0 },
 780     { X86::ADD64rr_DB,      X86::ADD64rm,       TB_NO_REVERSE },
 781     { X86::ADD8rr,          X86::ADD8rm,        0 },
 782     { X86::ADDPDrr,         X86::ADDPDrm,       TB_ALIGN_16 },
 783     { X86::ADDPSrr,         X86::ADDPSrm,       TB_ALIGN_16 },
 784     { X86::ADDSDrr,         X86::ADDSDrm,       0 },
 785     { X86::ADDSDrr_Int,     X86::ADDSDrm_Int,   0 },
 786     { X86::ADDSSrr,         X86::ADDSSrm,       0 },
 787     { X86::ADDSSrr_Int,     X86::ADDSSrm_Int,   0 },
 788     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm,    TB_ALIGN_16 },
 789     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm,    TB_ALIGN_16 },
 790     { X86::AND16rr,         X86::AND16rm,       0 },
 791     { X86::AND32rr,         X86::AND32rm,       0 },
 792     { X86::AND64rr,         X86::AND64rm,       0 },
 793     { X86::AND8rr,          X86::AND8rm,        0 },
 794     { X86::ANDNPDrr,        X86::ANDNPDrm,      TB_ALIGN_16 },
 795     { X86::ANDNPSrr,        X86::ANDNPSrm,      TB_ALIGN_16 },
 796     { X86::ANDPDrr,         X86::ANDPDrm,       TB_ALIGN_16 },
 797     { X86::ANDPSrr,         X86::ANDPSrm,       TB_ALIGN_16 },
 798     { X86::BLENDPDrri,      X86::BLENDPDrmi,    TB_ALIGN_16 },
 799     { X86::BLENDPSrri,      X86::BLENDPSrmi,    TB_ALIGN_16 },
 800     { X86::BLENDVPDrr0,     X86::BLENDVPDrm0,   TB_ALIGN_16 },
 801     { X86::BLENDVPSrr0,     X86::BLENDVPSrm0,   TB_ALIGN_16 },
 802     { X86::CMOVA16rr,       X86::CMOVA16rm,     0 },
 803     { X86::CMOVA32rr,       X86::CMOVA32rm,     0 },
 804     { X86::CMOVA64rr,       X86::CMOVA64rm,     0 },
 805     { X86::CMOVAE16rr,      X86::CMOVAE16rm,    0 },
 806     { X86::CMOVAE32rr,      X86::CMOVAE32rm,    0 },
 807     { X86::CMOVAE64rr,      X86::CMOVAE64rm,    0 },
 808     { X86::CMOVB16rr,       X86::CMOVB16rm,     0 },
 809     { X86::CMOVB32rr,       X86::CMOVB32rm,     0 },
 810     { X86::CMOVB64rr,       X86::CMOVB64rm,     0 },
 811     { X86::CMOVBE16rr,      X86::CMOVBE16rm,    0 },
 812     { X86::CMOVBE32rr,      X86::CMOVBE32rm,    0 },
 813     { X86::CMOVBE64rr,      X86::CMOVBE64rm,    0 },
 814     { X86::CMOVE16rr,       X86::CMOVE16rm,     0 },
 815     { X86::CMOVE32rr,       X86::CMOVE32rm,     0 },
 816     { X86::CMOVE64rr,       X86::CMOVE64rm,     0 },
 817     { X86::CMOVG16rr,       X86::CMOVG16rm,     0 },
 818     { X86::CMOVG32rr,       X86::CMOVG32rm,     0 },
 819     { X86::CMOVG64rr,       X86::CMOVG64rm,     0 },
 820     { X86::CMOVGE16rr,      X86::CMOVGE16rm,    0 },
 821     { X86::CMOVGE32rr,      X86::CMOVGE32rm,    0 },
 822     { X86::CMOVGE64rr,      X86::CMOVGE64rm,    0 },
 823     { X86::CMOVL16rr,       X86::CMOVL16rm,     0 },
 824     { X86::CMOVL32rr,       X86::CMOVL32rm,     0 },
 825     { X86::CMOVL64rr,       X86::CMOVL64rm,     0 },
 826     { X86::CMOVLE16rr,      X86::CMOVLE16rm,    0 },
 827     { X86::CMOVLE32rr,      X86::CMOVLE32rm,    0 },
 828     { X86::CMOVLE64rr,      X86::CMOVLE64rm,    0 },
 829     { X86::CMOVNE16rr,      X86::CMOVNE16rm,    0 },
 830     { X86::CMOVNE32rr,      X86::CMOVNE32rm,    0 },
 831     { X86::CMOVNE64rr,      X86::CMOVNE64rm,    0 },
 832     { X86::CMOVNO16rr,      X86::CMOVNO16rm,    0 },
 833     { X86::CMOVNO32rr,      X86::CMOVNO32rm,    0 },
 834     { X86::CMOVNO64rr,      X86::CMOVNO64rm,    0 },
 835     { X86::CMOVNP16rr,      X86::CMOVNP16rm,    0 },
 836     { X86::CMOVNP32rr,      X86::CMOVNP32rm,    0 },
 837     { X86::CMOVNP64rr,      X86::CMOVNP64rm,    0 },
 838     { X86::CMOVNS16rr,      X86::CMOVNS16rm,    0 },
 839     { X86::CMOVNS32rr,      X86::CMOVNS32rm,    0 },
 840     { X86::CMOVNS64rr,      X86::CMOVNS64rm,    0 },
 841     { X86::CMOVO16rr,       X86::CMOVO16rm,     0 },
 842     { X86::CMOVO32rr,       X86::CMOVO32rm,     0 },
 843     { X86::CMOVO64rr,       X86::CMOVO64rm,     0 },
 844     { X86::CMOVP16rr,       X86::CMOVP16rm,     0 },
 845     { X86::CMOVP32rr,       X86::CMOVP32rm,     0 },
 846     { X86::CMOVP64rr,       X86::CMOVP64rm,     0 },
 847     { X86::CMOVS16rr,       X86::CMOVS16rm,     0 },
 848     { X86::CMOVS32rr,       X86::CMOVS32rm,     0 },
 849     { X86::CMOVS64rr,       X86::CMOVS64rm,     0 },
 850     { X86::CMPPDrri,        X86::CMPPDrmi,      TB_ALIGN_16 },
 851     { X86::CMPPSrri,        X86::CMPPSrmi,      TB_ALIGN_16 },
 852     { X86::CMPSDrr,         X86::CMPSDrm,       0 },
 853     { X86::CMPSSrr,         X86::CMPSSrm,       0 },
 854     { X86::DIVPDrr,         X86::DIVPDrm,       TB_ALIGN_16 },
 855     { X86::DIVPSrr,         X86::DIVPSrm,       TB_ALIGN_16 },
 856     { X86::DIVSDrr,         X86::DIVSDrm,       0 },
 857     { X86::DIVSDrr_Int,     X86::DIVSDrm_Int,   0 },
 858     { X86::DIVSSrr,         X86::DIVSSrm,       0 },
 859     { X86::DIVSSrr_Int,     X86::DIVSSrm_Int,   0 },
 860     { X86::DPPDrri,         X86::DPPDrmi,       TB_ALIGN_16 },
 861     { X86::DPPSrri,         X86::DPPSrmi,       TB_ALIGN_16 },
 862     { X86::FsANDNPDrr,      X86::FsANDNPDrm,    TB_ALIGN_16 },
 863     { X86::FsANDNPSrr,      X86::FsANDNPSrm,    TB_ALIGN_16 },
 864     { X86::FsANDPDrr,       X86::FsANDPDrm,     TB_ALIGN_16 },
 865     { X86::FsANDPSrr,       X86::FsANDPSrm,     TB_ALIGN_16 },
 866     { X86::FsORPDrr,        X86::FsORPDrm,      TB_ALIGN_16 },
 867     { X86::FsORPSrr,        X86::FsORPSrm,      TB_ALIGN_16 },
 868     { X86::FsXORPDrr,       X86::FsXORPDrm,     TB_ALIGN_16 },
 869     { X86::FsXORPSrr,       X86::FsXORPSrm,     TB_ALIGN_16 },
 870     { X86::HADDPDrr,        X86::HADDPDrm,      TB_ALIGN_16 },
 871     { X86::HADDPSrr,        X86::HADDPSrm,      TB_ALIGN_16 },
 872     { X86::HSUBPDrr,        X86::HSUBPDrm,      TB_ALIGN_16 },
 873     { X86::HSUBPSrr,        X86::HSUBPSrm,      TB_ALIGN_16 },
 874     { X86::IMUL16rr,        X86::IMUL16rm,      0 },
 875     { X86::IMUL32rr,        X86::IMUL32rm,      0 },
 876     { X86::IMUL64rr,        X86::IMUL64rm,      0 },
 877     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm,   0 },
 878     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm,   0 },
 879     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm,      0 },
 880     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm,    0 },
 881     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm,      0 },
 882     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm,    0 },
 883     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm,      0 },
 884     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm,      0 },
 885     { X86::MAXPDrr,         X86::MAXPDrm,       TB_ALIGN_16 },
 886     { X86::MAXPSrr,         X86::MAXPSrm,       TB_ALIGN_16 },
 887     { X86::MAXSDrr,         X86::MAXSDrm,       0 },
 888     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int,   0 },
 889     { X86::MAXSSrr,         X86::MAXSSrm,       0 },
 890     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int,   0 },
 891     { X86::MINPDrr,         X86::MINPDrm,       TB_ALIGN_16 },
 892     { X86::MINPSrr,         X86::MINPSrm,       TB_ALIGN_16 },
 893     { X86::MINSDrr,         X86::MINSDrm,       0 },
 894     { X86::MINSDrr_Int,     X86::MINSDrm_Int,   0 },
 895     { X86::MINSSrr,         X86::MINSSrm,       0 },
 896     { X86::MINSSrr_Int,     X86::MINSSrm_Int,   0 },
 897     { X86::MPSADBWrri,      X86::MPSADBWrmi,    TB_ALIGN_16 },
 898     { X86::MULPDrr,         X86::MULPDrm,       TB_ALIGN_16 },
 899     { X86::MULPSrr,         X86::MULPSrm,       TB_ALIGN_16 },
 900     { X86::MULSDrr,         X86::MULSDrm,       0 },
 901     { X86::MULSDrr_Int,     X86::MULSDrm_Int,   0 },
 902     { X86::MULSSrr,         X86::MULSSrm,       0 },
 903     { X86::MULSSrr_Int,     X86::MULSSrm_Int,   0 },
 904     { X86::OR16rr,          X86::OR16rm,        0 },
 905     { X86::OR32rr,          X86::OR32rm,        0 },
 906     { X86::OR64rr,          X86::OR64rm,        0 },
 907     { X86::OR8rr,           X86::OR8rm,         0 },
 908     { X86::ORPDrr,          X86::ORPDrm,        TB_ALIGN_16 },
 909     { X86::ORPSrr,          X86::ORPSrm,        TB_ALIGN_16 },
 910     { X86::PACKSSDWrr,      X86::PACKSSDWrm,    TB_ALIGN_16 },
 911     { X86::PACKSSWBrr,      X86::PACKSSWBrm,    TB_ALIGN_16 },
 912     { X86::PACKUSDWrr,      X86::PACKUSDWrm,    TB_ALIGN_16 },
 913     { X86::PACKUSWBrr,      X86::PACKUSWBrm,    TB_ALIGN_16 },
 914     { X86::PADDBrr,         X86::PADDBrm,       TB_ALIGN_16 },
 915     { X86::PADDDrr,         X86::PADDDrm,       TB_ALIGN_16 },
 916     { X86::PADDQrr,         X86::PADDQrm,       TB_ALIGN_16 },
 917     { X86::PADDSBrr,        X86::PADDSBrm,      TB_ALIGN_16 },
 918     { X86::PADDSWrr,        X86::PADDSWrm,      TB_ALIGN_16 },
 919     { X86::PADDUSBrr,       X86::PADDUSBrm,     TB_ALIGN_16 },
 920     { X86::PADDUSWrr,       X86::PADDUSWrm,     TB_ALIGN_16 },
 921     { X86::PADDWrr,         X86::PADDWrm,       TB_ALIGN_16 },
 922     { X86::PALIGNR128rr,    X86::PALIGNR128rm,  TB_ALIGN_16 },
 923     { X86::PANDNrr,         X86::PANDNrm,       TB_ALIGN_16 },
 924     { X86::PANDrr,          X86::PANDrm,        TB_ALIGN_16 },
 925     { X86::PAVGBrr,         X86::PAVGBrm,       TB_ALIGN_16 },
 926     { X86::PAVGWrr,         X86::PAVGWrm,       TB_ALIGN_16 },
 927     { X86::PBLENDVBrr0,     X86::PBLENDVBrm0,   TB_ALIGN_16 },
 928     { X86::PBLENDWrri,      X86::PBLENDWrmi,    TB_ALIGN_16 },
 929     { X86::PCLMULQDQrr,     X86::PCLMULQDQrm,   TB_ALIGN_16 },
 930     { X86::PCMPEQBrr,       X86::PCMPEQBrm,     TB_ALIGN_16 },
 931     { X86::PCMPEQDrr,       X86::PCMPEQDrm,     TB_ALIGN_16 },
 932     { X86::PCMPEQQrr,       X86::PCMPEQQrm,     TB_ALIGN_16 },
 933     { X86::PCMPEQWrr,       X86::PCMPEQWrm,     TB_ALIGN_16 },
 934     { X86::PCMPGTBrr,       X86::PCMPGTBrm,     TB_ALIGN_16 },
 935     { X86::PCMPGTDrr,       X86::PCMPGTDrm,     TB_ALIGN_16 },
 936     { X86::PCMPGTQrr,       X86::PCMPGTQrm,     TB_ALIGN_16 },
 937     { X86::PCMPGTWrr,       X86::PCMPGTWrm,     TB_ALIGN_16 },
 938     { X86::PHADDDrr,        X86::PHADDDrm,      TB_ALIGN_16 },
 939     { X86::PHADDWrr,        X86::PHADDWrm,      TB_ALIGN_16 },
 940     { X86::PHADDSWrr128,    X86::PHADDSWrm128,  TB_ALIGN_16 },
 941     { X86::PHSUBDrr,        X86::PHSUBDrm,      TB_ALIGN_16 },
 942     { X86::PHSUBSWrr128,    X86::PHSUBSWrm128,  TB_ALIGN_16 },
 943     { X86::PHSUBWrr,        X86::PHSUBWrm,      TB_ALIGN_16 },
 944     { X86::PINSRBrr,        X86::PINSRBrm,      0 },
 945     { X86::PINSRDrr,        X86::PINSRDrm,      0 },
 946     { X86::PINSRQrr,        X86::PINSRQrm,      0 },
 947     { X86::PINSRWrri,       X86::PINSRWrmi,     0 },
 948     { X86::PMADDUBSWrr128,  X86::PMADDUBSWrm128, TB_ALIGN_16 },
 949     { X86::PMADDWDrr,       X86::PMADDWDrm,     TB_ALIGN_16 },
 950     { X86::PMAXSWrr,        X86::PMAXSWrm,      TB_ALIGN_16 },
 951     { X86::PMAXUBrr,        X86::PMAXUBrm,      TB_ALIGN_16 },
 952     { X86::PMINSWrr,        X86::PMINSWrm,      TB_ALIGN_16 },
 953     { X86::PMINUBrr,        X86::PMINUBrm,      TB_ALIGN_16 },
 954     { X86::PMINSBrr,        X86::PMINSBrm,      TB_ALIGN_16 },
 955     { X86::PMINSDrr,        X86::PMINSDrm,      TB_ALIGN_16 },
 956     { X86::PMINUDrr,        X86::PMINUDrm,      TB_ALIGN_16 },
 957     { X86::PMINUWrr,        X86::PMINUWrm,      TB_ALIGN_16 },
 958     { X86::PMAXSBrr,        X86::PMAXSBrm,      TB_ALIGN_16 },
 959     { X86::PMAXSDrr,        X86::PMAXSDrm,      TB_ALIGN_16 },
 960     { X86::PMAXUDrr,        X86::PMAXUDrm,      TB_ALIGN_16 },
 961     { X86::PMAXUWrr,        X86::PMAXUWrm,      TB_ALIGN_16 },
 962     { X86::PMULDQrr,        X86::PMULDQrm,      TB_ALIGN_16 },
 963     { X86::PMULHRSWrr128,   X86::PMULHRSWrm128, TB_ALIGN_16 },
 964     { X86::PMULHUWrr,       X86::PMULHUWrm,     TB_ALIGN_16 },
 965     { X86::PMULHWrr,        X86::PMULHWrm,      TB_ALIGN_16 },
 966     { X86::PMULLDrr,        X86::PMULLDrm,      TB_ALIGN_16 },
 967     { X86::PMULLWrr,        X86::PMULLWrm,      TB_ALIGN_16 },
 968     { X86::PMULUDQrr,       X86::PMULUDQrm,     TB_ALIGN_16 },
 969     { X86::PORrr,           X86::PORrm,         TB_ALIGN_16 },
 970     { X86::PSADBWrr,        X86::PSADBWrm,      TB_ALIGN_16 },
 971     { X86::PSHUFBrr,        X86::PSHUFBrm,      TB_ALIGN_16 },
 972     { X86::PSIGNBrr,        X86::PSIGNBrm,      TB_ALIGN_16 },
 973     { X86::PSIGNWrr,        X86::PSIGNWrm,      TB_ALIGN_16 },
 974     { X86::PSIGNDrr,        X86::PSIGNDrm,      TB_ALIGN_16 },
 975     { X86::PSLLDrr,         X86::PSLLDrm,       TB_ALIGN_16 },
 976     { X86::PSLLQrr,         X86::PSLLQrm,       TB_ALIGN_16 },
 977     { X86::PSLLWrr,         X86::PSLLWrm,       TB_ALIGN_16 },
 978     { X86::PSRADrr,         X86::PSRADrm,       TB_ALIGN_16 },
 979     { X86::PSRAWrr,         X86::PSRAWrm,       TB_ALIGN_16 },
 980     { X86::PSRLDrr,         X86::PSRLDrm,       TB_ALIGN_16 },
 981     { X86::PSRLQrr,         X86::PSRLQrm,       TB_ALIGN_16 },
 982     { X86::PSRLWrr,         X86::PSRLWrm,       TB_ALIGN_16 },
 983     { X86::PSUBBrr,         X86::PSUBBrm,       TB_ALIGN_16 },
 984     { X86::PSUBDrr,         X86::PSUBDrm,       TB_ALIGN_16 },
 985     { X86::PSUBQrr,         X86::PSUBQrm,       TB_ALIGN_16 },
 986     { X86::PSUBSBrr,        X86::PSUBSBrm,      TB_ALIGN_16 },
 987     { X86::PSUBSWrr,        X86::PSUBSWrm,      TB_ALIGN_16 },
 988     { X86::PSUBUSBrr,       X86::PSUBUSBrm,     TB_ALIGN_16 },
 989     { X86::PSUBUSWrr,       X86::PSUBUSWrm,     TB_ALIGN_16 },
 990     { X86::PSUBWrr,         X86::PSUBWrm,       TB_ALIGN_16 },
 991     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm,   TB_ALIGN_16 },
 992     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm,   TB_ALIGN_16 },
 993     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm,  TB_ALIGN_16 },
 994     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm,   TB_ALIGN_16 },
 995     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm,   TB_ALIGN_16 },
 996     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm,   TB_ALIGN_16 },
 997     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm,  TB_ALIGN_16 },
 998     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm,   TB_ALIGN_16 },
 999     { X86::PXORrr,          X86::PXORrm,        TB_ALIGN_16 },
1000     { X86::SBB32rr,         X86::SBB32rm,       0 },
1001     { X86::SBB64rr,         X86::SBB64rm,       0 },
1002     { X86::SHUFPDrri,       X86::SHUFPDrmi,     TB_ALIGN_16 },
1003     { X86::SHUFPSrri,       X86::SHUFPSrmi,     TB_ALIGN_16 },
1004     { X86::SUB16rr,         X86::SUB16rm,       0 },
1005     { X86::SUB32rr,         X86::SUB32rm,       0 },
1006     { X86::SUB64rr,         X86::SUB64rm,       0 },
1007     { X86::SUB8rr,          X86::SUB8rm,        0 },
1008     { X86::SUBPDrr,         X86::SUBPDrm,       TB_ALIGN_16 },
1009     { X86::SUBPSrr,         X86::SUBPSrm,       TB_ALIGN_16 },
1010     { X86::SUBSDrr,         X86::SUBSDrm,       0 },
1011     { X86::SUBSDrr_Int,     X86::SUBSDrm_Int,   0 },
1012     { X86::SUBSSrr,         X86::SUBSSrm,       0 },
1013     { X86::SUBSSrr_Int,     X86::SUBSSrm_Int,   0 },
1014     // FIXME: TEST*rr -> swapped operand of TEST*mr.
1015     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm,    TB_ALIGN_16 },
1016     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm,    TB_ALIGN_16 },
1017     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm,    TB_ALIGN_16 },
1018     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm,    TB_ALIGN_16 },
1019     { X86::XOR16rr,         X86::XOR16rm,       0 },
1020     { X86::XOR32rr,         X86::XOR32rm,       0 },
1021     { X86::XOR64rr,         X86::XOR64rm,       0 },
1022     { X86::XOR8rr,          X86::XOR8rm,        0 },
1023     { X86::XORPDrr,         X86::XORPDrm,       TB_ALIGN_16 },
1024     { X86::XORPSrr,         X86::XORPSrm,       TB_ALIGN_16 },
1025     // AVX 128-bit versions of foldable instructions
1026     { X86::VCVTSD2SSrr,       X86::VCVTSD2SSrm,        0 },
1027     { X86::Int_VCVTSD2SSrr,   X86::Int_VCVTSD2SSrm,    0 },
1028     { X86::VCVTSI2SD64rr,     X86::VCVTSI2SD64rm,      0 },
1029     { X86::Int_VCVTSI2SD64rr, X86::Int_VCVTSI2SD64rm,  0 },
1030     { X86::VCVTSI2SDrr,       X86::VCVTSI2SDrm,        0 },
1031     { X86::Int_VCVTSI2SDrr,   X86::Int_VCVTSI2SDrm,    0 },
1032     { X86::VCVTSI2SS64rr,     X86::VCVTSI2SS64rm,      0 },
1033     { X86::Int_VCVTSI2SS64rr, X86::Int_VCVTSI2SS64rm,  0 },
1034     { X86::VCVTSI2SSrr,       X86::VCVTSI2SSrm,        0 },
1035     { X86::Int_VCVTSI2SSrr,   X86::Int_VCVTSI2SSrm,    0 },
1036     { X86::VCVTSS2SDrr,       X86::VCVTSS2SDrm,        0 },
1037     { X86::Int_VCVTSS2SDrr,   X86::Int_VCVTSS2SDrm,    0 },
1038     { X86::VRCPSSr,           X86::VRCPSSm,            0 },
1039     { X86::VRSQRTSSr,         X86::VRSQRTSSm,          0 },
1040     { X86::VSQRTSDr,          X86::VSQRTSDm,           0 },
1041     { X86::VSQRTSSr,          X86::VSQRTSSm,           0 },
1042     { X86::VADDPDrr,          X86::VADDPDrm,           0 },
1043     { X86::VADDPSrr,          X86::VADDPSrm,           0 },
1044     { X86::VADDSDrr,          X86::VADDSDrm,           0 },
1045     { X86::VADDSDrr_Int,      X86::VADDSDrm_Int,       0 },
1046     { X86::VADDSSrr,          X86::VADDSSrm,           0 },
1047     { X86::VADDSSrr_Int,      X86::VADDSSrm_Int,       0 },
1048     { X86::VADDSUBPDrr,       X86::VADDSUBPDrm,        0 },
1049     { X86::VADDSUBPSrr,       X86::VADDSUBPSrm,        0 },
1050     { X86::VANDNPDrr,         X86::VANDNPDrm,          0 },
1051     { X86::VANDNPSrr,         X86::VANDNPSrm,          0 },
1052     { X86::VANDPDrr,          X86::VANDPDrm,           0 },
1053     { X86::VANDPSrr,          X86::VANDPSrm,           0 },
1054     { X86::VBLENDPDrri,       X86::VBLENDPDrmi,        0 },
1055     { X86::VBLENDPSrri,       X86::VBLENDPSrmi,        0 },
1056     { X86::VBLENDVPDrr,       X86::VBLENDVPDrm,        0 },
1057     { X86::VBLENDVPSrr,       X86::VBLENDVPSrm,        0 },
1058     { X86::VCMPPDrri,         X86::VCMPPDrmi,          0 },
1059     { X86::VCMPPSrri,         X86::VCMPPSrmi,          0 },
1060     { X86::VCMPSDrr,          X86::VCMPSDrm,           0 },
1061     { X86::VCMPSSrr,          X86::VCMPSSrm,           0 },
1062     { X86::VDIVPDrr,          X86::VDIVPDrm,           0 },
1063     { X86::VDIVPSrr,          X86::VDIVPSrm,           0 },
1064     { X86::VDIVSDrr,          X86::VDIVSDrm,           0 },
1065     { X86::VDIVSDrr_Int,      X86::VDIVSDrm_Int,       0 },
1066     { X86::VDIVSSrr,          X86::VDIVSSrm,           0 },
1067     { X86::VDIVSSrr_Int,      X86::VDIVSSrm_Int,       0 },
1068     { X86::VDPPDrri,          X86::VDPPDrmi,           0 },
1069     { X86::VDPPSrri,          X86::VDPPSrmi,           0 },
1070     { X86::VFsANDNPDrr,       X86::VFsANDNPDrm,        TB_ALIGN_16 },
1071     { X86::VFsANDNPSrr,       X86::VFsANDNPSrm,        TB_ALIGN_16 },
1072     { X86::VFsANDPDrr,        X86::VFsANDPDrm,         TB_ALIGN_16 },
1073     { X86::VFsANDPSrr,        X86::VFsANDPSrm,         TB_ALIGN_16 },
1074     { X86::VFsORPDrr,         X86::VFsORPDrm,          TB_ALIGN_16 },
1075     { X86::VFsORPSrr,         X86::VFsORPSrm,          TB_ALIGN_16 },
1076     { X86::VFsXORPDrr,        X86::VFsXORPDrm,         TB_ALIGN_16 },
1077     { X86::VFsXORPSrr,        X86::VFsXORPSrm,         TB_ALIGN_16 },
1078     { X86::VHADDPDrr,         X86::VHADDPDrm,          0 },
1079     { X86::VHADDPSrr,         X86::VHADDPSrm,          0 },
1080     { X86::VHSUBPDrr,         X86::VHSUBPDrm,          0 },
1081     { X86::VHSUBPSrr,         X86::VHSUBPSrm,          0 },
1082     { X86::Int_VCMPSDrr,      X86::Int_VCMPSDrm,       0 },
1083     { X86::Int_VCMPSSrr,      X86::Int_VCMPSSrm,       0 },
1084     { X86::VMAXPDrr,          X86::VMAXPDrm,           0 },
1085     { X86::VMAXPSrr,          X86::VMAXPSrm,           0 },
1086     { X86::VMAXSDrr,          X86::VMAXSDrm,           0 },
1087     { X86::VMAXSDrr_Int,      X86::VMAXSDrm_Int,       0 },
1088     { X86::VMAXSSrr,          X86::VMAXSSrm,           0 },
1089     { X86::VMAXSSrr_Int,      X86::VMAXSSrm_Int,       0 },
1090     { X86::VMINPDrr,          X86::VMINPDrm,           0 },
1091     { X86::VMINPSrr,          X86::VMINPSrm,           0 },
1092     { X86::VMINSDrr,          X86::VMINSDrm,           0 },
1093     { X86::VMINSDrr_Int,      X86::VMINSDrm_Int,       0 },
1094     { X86::VMINSSrr,          X86::VMINSSrm,           0 },
1095     { X86::VMINSSrr_Int,      X86::VMINSSrm_Int,       0 },
1096     { X86::VMPSADBWrri,       X86::VMPSADBWrmi,        0 },
1097     { X86::VMULPDrr,          X86::VMULPDrm,           0 },
1098     { X86::VMULPSrr,          X86::VMULPSrm,           0 },
1099     { X86::VMULSDrr,          X86::VMULSDrm,           0 },
1100     { X86::VMULSDrr_Int,      X86::VMULSDrm_Int,       0 },
1101     { X86::VMULSSrr,          X86::VMULSSrm,           0 },
1102     { X86::VMULSSrr_Int,      X86::VMULSSrm_Int,       0 },
1103     { X86::VORPDrr,           X86::VORPDrm,            0 },
1104     { X86::VORPSrr,           X86::VORPSrm,            0 },
1105     { X86::VPACKSSDWrr,       X86::VPACKSSDWrm,        0 },
1106     { X86::VPACKSSWBrr,       X86::VPACKSSWBrm,        0 },
1107     { X86::VPACKUSDWrr,       X86::VPACKUSDWrm,        0 },
1108     { X86::VPACKUSWBrr,       X86::VPACKUSWBrm,        0 },
1109     { X86::VPADDBrr,          X86::VPADDBrm,           0 },
1110     { X86::VPADDDrr,          X86::VPADDDrm,           0 },
1111     { X86::VPADDQrr,          X86::VPADDQrm,           0 },
1112     { X86::VPADDSBrr,         X86::VPADDSBrm,          0 },
1113     { X86::VPADDSWrr,         X86::VPADDSWrm,          0 },
1114     { X86::VPADDUSBrr,        X86::VPADDUSBrm,         0 },
1115     { X86::VPADDUSWrr,        X86::VPADDUSWrm,         0 },
1116     { X86::VPADDWrr,          X86::VPADDWrm,           0 },
1117     { X86::VPALIGNR128rr,     X86::VPALIGNR128rm,      0 },
1118     { X86::VPANDNrr,          X86::VPANDNrm,           0 },
1119     { X86::VPANDrr,           X86::VPANDrm,            0 },
1120     { X86::VPAVGBrr,          X86::VPAVGBrm,           0 },
1121     { X86::VPAVGWrr,          X86::VPAVGWrm,           0 },
1122     { X86::VPBLENDVBrr,       X86::VPBLENDVBrm,        0 },
1123     { X86::VPBLENDWrri,       X86::VPBLENDWrmi,        0 },
1124     { X86::VPCLMULQDQrr,      X86::VPCLMULQDQrm,       0 },
1125     { X86::VPCMPEQBrr,        X86::VPCMPEQBrm,         0 },
1126     { X86::VPCMPEQDrr,        X86::VPCMPEQDrm,         0 },
1127     { X86::VPCMPEQQrr,        X86::VPCMPEQQrm,         0 },
1128     { X86::VPCMPEQWrr,        X86::VPCMPEQWrm,         0 },
1129     { X86::VPCMPGTBrr,        X86::VPCMPGTBrm,         0 },
1130     { X86::VPCMPGTDrr,        X86::VPCMPGTDrm,         0 },
1131     { X86::VPCMPGTQrr,        X86::VPCMPGTQrm,         0 },
1132     { X86::VPCMPGTWrr,        X86::VPCMPGTWrm,         0 },
1133     { X86::VPHADDDrr,         X86::VPHADDDrm,          0 },
1134     { X86::VPHADDSWrr128,     X86::VPHADDSWrm128,      0 },
1135     { X86::VPHADDWrr,         X86::VPHADDWrm,          0 },
1136     { X86::VPHSUBDrr,         X86::VPHSUBDrm,          0 },
1137     { X86::VPHSUBSWrr128,     X86::VPHSUBSWrm128,      0 },
1138     { X86::VPHSUBWrr,         X86::VPHSUBWrm,          0 },
1139     { X86::VPERMILPDrr,       X86::VPERMILPDrm,        0 },
1140     { X86::VPERMILPSrr,       X86::VPERMILPSrm,        0 },
1141     { X86::VPINSRBrr,         X86::VPINSRBrm,          0 },
1142     { X86::VPINSRDrr,         X86::VPINSRDrm,          0 },
1143     { X86::VPINSRQrr,         X86::VPINSRQrm,          0 },
1144     { X86::VPINSRWrri,        X86::VPINSRWrmi,         0 },
1145     { X86::VPMADDUBSWrr128,   X86::VPMADDUBSWrm128,    0 },
1146     { X86::VPMADDWDrr,        X86::VPMADDWDrm,         0 },
1147     { X86::VPMAXSWrr,         X86::VPMAXSWrm,          0 },
1148     { X86::VPMAXUBrr,         X86::VPMAXUBrm,          0 },
1149     { X86::VPMINSWrr,         X86::VPMINSWrm,          0 },
1150     { X86::VPMINUBrr,         X86::VPMINUBrm,          0 },
1151     { X86::VPMINSBrr,         X86::VPMINSBrm,          0 },
1152     { X86::VPMINSDrr,         X86::VPMINSDrm,          0 },
1153     { X86::VPMINUDrr,         X86::VPMINUDrm,          0 },
1154     { X86::VPMINUWrr,         X86::VPMINUWrm,          0 },
1155     { X86::VPMAXSBrr,         X86::VPMAXSBrm,          0 },
1156     { X86::VPMAXSDrr,         X86::VPMAXSDrm,          0 },
1157     { X86::VPMAXUDrr,         X86::VPMAXUDrm,          0 },
1158     { X86::VPMAXUWrr,         X86::VPMAXUWrm,          0 },
1159     { X86::VPMULDQrr,         X86::VPMULDQrm,          0 },
1160     { X86::VPMULHRSWrr128,    X86::VPMULHRSWrm128,     0 },
1161     { X86::VPMULHUWrr,        X86::VPMULHUWrm,         0 },
1162     { X86::VPMULHWrr,         X86::VPMULHWrm,          0 },
1163     { X86::VPMULLDrr,         X86::VPMULLDrm,          0 },
1164     { X86::VPMULLWrr,         X86::VPMULLWrm,          0 },
1165     { X86::VPMULUDQrr,        X86::VPMULUDQrm,         0 },
1166     { X86::VPORrr,            X86::VPORrm,             0 },
1167     { X86::VPSADBWrr,         X86::VPSADBWrm,          0 },
1168     { X86::VPSHUFBrr,         X86::VPSHUFBrm,          0 },
1169     { X86::VPSIGNBrr,         X86::VPSIGNBrm,          0 },
1170     { X86::VPSIGNWrr,         X86::VPSIGNWrm,          0 },
1171     { X86::VPSIGNDrr,         X86::VPSIGNDrm,          0 },
1172     { X86::VPSLLDrr,          X86::VPSLLDrm,           0 },
1173     { X86::VPSLLQrr,          X86::VPSLLQrm,           0 },
1174     { X86::VPSLLWrr,          X86::VPSLLWrm,           0 },
1175     { X86::VPSRADrr,          X86::VPSRADrm,           0 },
1176     { X86::VPSRAWrr,          X86::VPSRAWrm,           0 },
1177     { X86::VPSRLDrr,          X86::VPSRLDrm,           0 },
1178     { X86::VPSRLQrr,          X86::VPSRLQrm,           0 },
1179     { X86::VPSRLWrr,          X86::VPSRLWrm,           0 },
1180     { X86::VPSUBBrr,          X86::VPSUBBrm,           0 },
1181     { X86::VPSUBDrr,          X86::VPSUBDrm,           0 },
1182     { X86::VPSUBQrr,          X86::VPSUBQrm,           0 },
1183     { X86::VPSUBSBrr,         X86::VPSUBSBrm,          0 },
1184     { X86::VPSUBSWrr,         X86::VPSUBSWrm,          0 },
1185     { X86::VPSUBUSBrr,        X86::VPSUBUSBrm,         0 },
1186     { X86::VPSUBUSWrr,        X86::VPSUBUSWrm,         0 },
1187     { X86::VPSUBWrr,          X86::VPSUBWrm,           0 },
1188     { X86::VPUNPCKHBWrr,      X86::VPUNPCKHBWrm,       0 },
1189     { X86::VPUNPCKHDQrr,      X86::VPUNPCKHDQrm,       0 },
1190     { X86::VPUNPCKHQDQrr,     X86::VPUNPCKHQDQrm,      0 },
1191     { X86::VPUNPCKHWDrr,      X86::VPUNPCKHWDrm,       0 },
1192     { X86::VPUNPCKLBWrr,      X86::VPUNPCKLBWrm,       0 },
1193     { X86::VPUNPCKLDQrr,      X86::VPUNPCKLDQrm,       0 },
1194     { X86::VPUNPCKLQDQrr,     X86::VPUNPCKLQDQrm,      0 },
1195     { X86::VPUNPCKLWDrr,      X86::VPUNPCKLWDrm,       0 },
1196     { X86::VPXORrr,           X86::VPXORrm,            0 },
1197     { X86::VSHUFPDrri,        X86::VSHUFPDrmi,         0 },
1198     { X86::VSHUFPSrri,        X86::VSHUFPSrmi,         0 },
1199     { X86::VSUBPDrr,          X86::VSUBPDrm,           0 },
1200     { X86::VSUBPSrr,          X86::VSUBPSrm,           0 },
1201     { X86::VSUBSDrr,          X86::VSUBSDrm,           0 },
1202     { X86::VSUBSDrr_Int,      X86::VSUBSDrm_Int,       0 },
1203     { X86::VSUBSSrr,          X86::VSUBSSrm,           0 },
1204     { X86::VSUBSSrr_Int,      X86::VSUBSSrm_Int,       0 },
1205     { X86::VUNPCKHPDrr,       X86::VUNPCKHPDrm,        0 },
1206     { X86::VUNPCKHPSrr,       X86::VUNPCKHPSrm,        0 },
1207     { X86::VUNPCKLPDrr,       X86::VUNPCKLPDrm,        0 },
1208     { X86::VUNPCKLPSrr,       X86::VUNPCKLPSrm,        0 },
1209     { X86::VXORPDrr,          X86::VXORPDrm,           0 },
1210     { X86::VXORPSrr,          X86::VXORPSrm,           0 },
1211     // AVX 256-bit foldable instructions
1212     { X86::VADDPDYrr,         X86::VADDPDYrm,          0 },
1213     { X86::VADDPSYrr,         X86::VADDPSYrm,          0 },
1214     { X86::VADDSUBPDYrr,      X86::VADDSUBPDYrm,       0 },
1215     { X86::VADDSUBPSYrr,      X86::VADDSUBPSYrm,       0 },
1216     { X86::VANDNPDYrr,        X86::VANDNPDYrm,         0 },
1217     { X86::VANDNPSYrr,        X86::VANDNPSYrm,         0 },
1218     { X86::VANDPDYrr,         X86::VANDPDYrm,          0 },
1219     { X86::VANDPSYrr,         X86::VANDPSYrm,          0 },
1220     { X86::VBLENDPDYrri,      X86::VBLENDPDYrmi,       0 },
1221     { X86::VBLENDPSYrri,      X86::VBLENDPSYrmi,       0 },
1222     { X86::VBLENDVPDYrr,      X86::VBLENDVPDYrm,       0 },
1223     { X86::VBLENDVPSYrr,      X86::VBLENDVPSYrm,       0 },
1224     { X86::VCMPPDYrri,        X86::VCMPPDYrmi,         0 },
1225     { X86::VCMPPSYrri,        X86::VCMPPSYrmi,         0 },
1226     { X86::VDIVPDYrr,         X86::VDIVPDYrm,          0 },
1227     { X86::VDIVPSYrr,         X86::VDIVPSYrm,          0 },
1228     { X86::VDPPSYrri,         X86::VDPPSYrmi,          0 },
1229     { X86::VHADDPDYrr,        X86::VHADDPDYrm,         0 },
1230     { X86::VHADDPSYrr,        X86::VHADDPSYrm,         0 },
1231     { X86::VHSUBPDYrr,        X86::VHSUBPDYrm,         0 },
1232     { X86::VHSUBPSYrr,        X86::VHSUBPSYrm,         0 },
1233     { X86::VINSERTF128rr,     X86::VINSERTF128rm,      0 },
1234     { X86::VMAXPDYrr,         X86::VMAXPDYrm,          0 },
1235     { X86::VMAXPSYrr,         X86::VMAXPSYrm,          0 },
1236     { X86::VMINPDYrr,         X86::VMINPDYrm,          0 },
1237     { X86::VMINPSYrr,         X86::VMINPSYrm,          0 },
1238     { X86::VMULPDYrr,         X86::VMULPDYrm,          0 },
1239     { X86::VMULPSYrr,         X86::VMULPSYrm,          0 },
1240     { X86::VORPDYrr,          X86::VORPDYrm,           0 },
1241     { X86::VORPSYrr,          X86::VORPSYrm,           0 },
1242     { X86::VPERM2F128rr,      X86::VPERM2F128rm,       0 },
1243     { X86::VPERMILPDYrr,      X86::VPERMILPDYrm,       0 },
1244     { X86::VPERMILPSYrr,      X86::VPERMILPSYrm,       0 },
1245     { X86::VSHUFPDYrri,       X86::VSHUFPDYrmi,        0 },
1246     { X86::VSHUFPSYrri,       X86::VSHUFPSYrmi,        0 },
1247     { X86::VSUBPDYrr,         X86::VSUBPDYrm,          0 },
1248     { X86::VSUBPSYrr,         X86::VSUBPSYrm,          0 },
1249     { X86::VUNPCKHPDYrr,      X86::VUNPCKHPDYrm,       0 },
1250     { X86::VUNPCKHPSYrr,      X86::VUNPCKHPSYrm,       0 },
1251     { X86::VUNPCKLPDYrr,      X86::VUNPCKLPDYrm,       0 },
1252     { X86::VUNPCKLPSYrr,      X86::VUNPCKLPSYrm,       0 },
1253     { X86::VXORPDYrr,         X86::VXORPDYrm,          0 },
1254     { X86::VXORPSYrr,         X86::VXORPSYrm,          0 },
1255     // AVX2 foldable instructions
1256     { X86::VINSERTI128rr,     X86::VINSERTI128rm,      0 },
1257     { X86::VPACKSSDWYrr,      X86::VPACKSSDWYrm,       0 },
1258     { X86::VPACKSSWBYrr,      X86::VPACKSSWBYrm,       0 },
1259     { X86::VPACKUSDWYrr,      X86::VPACKUSDWYrm,       0 },
1260     { X86::VPACKUSWBYrr,      X86::VPACKUSWBYrm,       0 },
1261     { X86::VPADDBYrr,         X86::VPADDBYrm,          0 },
1262     { X86::VPADDDYrr,         X86::VPADDDYrm,          0 },
1263     { X86::VPADDQYrr,         X86::VPADDQYrm,          0 },
1264     { X86::VPADDSBYrr,        X86::VPADDSBYrm,         0 },
1265     { X86::VPADDSWYrr,        X86::VPADDSWYrm,         0 },
1266     { X86::VPADDUSBYrr,       X86::VPADDUSBYrm,        0 },
1267     { X86::VPADDUSWYrr,       X86::VPADDUSWYrm,        0 },
1268     { X86::VPADDWYrr,         X86::VPADDWYrm,          0 },
1269     { X86::VPALIGNR256rr,     X86::VPALIGNR256rm,      0 },
1270     { X86::VPANDNYrr,         X86::VPANDNYrm,          0 },
1271     { X86::VPANDYrr,          X86::VPANDYrm,           0 },
1272     { X86::VPAVGBYrr,         X86::VPAVGBYrm,          0 },
1273     { X86::VPAVGWYrr,         X86::VPAVGWYrm,          0 },
1274     { X86::VPBLENDDrri,       X86::VPBLENDDrmi,        0 },
1275     { X86::VPBLENDDYrri,      X86::VPBLENDDYrmi,       0 },
1276     { X86::VPBLENDWYrri,      X86::VPBLENDWYrmi,       0 },
1277     { X86::VPCMPEQBYrr,       X86::VPCMPEQBYrm,        0 },
1278     { X86::VPCMPEQDYrr,       X86::VPCMPEQDYrm,        0 },
1279     { X86::VPCMPEQQYrr,       X86::VPCMPEQQYrm,        0 },
1280     { X86::VPCMPEQWYrr,       X86::VPCMPEQWYrm,        0 },
1281     { X86::VPCMPGTBYrr,       X86::VPCMPGTBYrm,        0 },
1282     { X86::VPCMPGTDYrr,       X86::VPCMPGTDYrm,        0 },
1283     { X86::VPCMPGTQYrr,       X86::VPCMPGTQYrm,        0 },
1284     { X86::VPCMPGTWYrr,       X86::VPCMPGTWYrm,        0 },
1285     { X86::VPERM2I128rr,      X86::VPERM2I128rm,       0 },
1286     { X86::VPERMDYrr,         X86::VPERMDYrm,          0 },
1287     { X86::VPERMPDYri,        X86::VPERMPDYmi,         0 },
1288     { X86::VPERMPSYrr,        X86::VPERMPSYrm,         0 },
1289     { X86::VPERMQYri,         X86::VPERMQYmi,          0 },
1290     { X86::VPHADDDYrr,        X86::VPHADDDYrm,         0 },
1291     { X86::VPHADDSWrr256,     X86::VPHADDSWrm256,      0 },
1292     { X86::VPHADDWYrr,        X86::VPHADDWYrm,         0 },
1293     { X86::VPHSUBDYrr,        X86::VPHSUBDYrm,         0 },
1294     { X86::VPHSUBSWrr256,     X86::VPHSUBSWrm256,      0 },
1295     { X86::VPHSUBWYrr,        X86::VPHSUBWYrm,         0 },
1296     { X86::VPMADDUBSWrr256,   X86::VPMADDUBSWrm256,    0 },
1297     { X86::VPMADDWDYrr,       X86::VPMADDWDYrm,        0 },
1298     { X86::VPMAXSWYrr,        X86::VPMAXSWYrm,         0 },
1299     { X86::VPMAXUBYrr,        X86::VPMAXUBYrm,         0 },
1300     { X86::VPMINSWYrr,        X86::VPMINSWYrm,         0 },
1301     { X86::VPMINUBYrr,        X86::VPMINUBYrm,         0 },
1302     { X86::VPMINSBYrr,        X86::VPMINSBYrm,         0 },
1303     { X86::VPMINSDYrr,        X86::VPMINSDYrm,         0 },
1304     { X86::VPMINUDYrr,        X86::VPMINUDYrm,         0 },
1305     { X86::VPMINUWYrr,        X86::VPMINUWYrm,         0 },
1306     { X86::VPMAXSBYrr,        X86::VPMAXSBYrm,         0 },
1307     { X86::VPMAXSDYrr,        X86::VPMAXSDYrm,         0 },
1308     { X86::VPMAXUDYrr,        X86::VPMAXUDYrm,         0 },
1309     { X86::VPMAXUWYrr,        X86::VPMAXUWYrm,         0 },
1310     { X86::VMPSADBWYrri,      X86::VMPSADBWYrmi,       0 },
1311     { X86::VPMULDQYrr,        X86::VPMULDQYrm,         0 },
1312     { X86::VPMULHRSWrr256,    X86::VPMULHRSWrm256,     0 },
1313     { X86::VPMULHUWYrr,       X86::VPMULHUWYrm,        0 },
1314     { X86::VPMULHWYrr,        X86::VPMULHWYrm,         0 },
1315     { X86::VPMULLDYrr,        X86::VPMULLDYrm,         0 },
1316     { X86::VPMULLWYrr,        X86::VPMULLWYrm,         0 },
1317     { X86::VPMULUDQYrr,       X86::VPMULUDQYrm,        0 },
1318     { X86::VPORYrr,           X86::VPORYrm,            0 },
1319     { X86::VPSADBWYrr,        X86::VPSADBWYrm,         0 },
1320     { X86::VPSHUFBYrr,        X86::VPSHUFBYrm,         0 },
1321     { X86::VPSIGNBYrr,        X86::VPSIGNBYrm,         0 },
1322     { X86::VPSIGNWYrr,        X86::VPSIGNWYrm,         0 },
1323     { X86::VPSIGNDYrr,        X86::VPSIGNDYrm,         0 },
1324     { X86::VPSLLDYrr,         X86::VPSLLDYrm,          0 },
1325     { X86::VPSLLQYrr,         X86::VPSLLQYrm,          0 },
1326     { X86::VPSLLWYrr,         X86::VPSLLWYrm,          0 },
1327     { X86::VPSLLVDrr,         X86::VPSLLVDrm,          0 },
1328     { X86::VPSLLVDYrr,        X86::VPSLLVDYrm,         0 },
1329     { X86::VPSLLVQrr,         X86::VPSLLVQrm,          0 },
1330     { X86::VPSLLVQYrr,        X86::VPSLLVQYrm,         0 },
1331     { X86::VPSRADYrr,         X86::VPSRADYrm,          0 },
1332     { X86::VPSRAWYrr,         X86::VPSRAWYrm,          0 },
1333     { X86::VPSRAVDrr,         X86::VPSRAVDrm,          0 },
1334     { X86::VPSRAVDYrr,        X86::VPSRAVDYrm,         0 },
1335     { X86::VPSRLDYrr,         X86::VPSRLDYrm,          0 },
1336     { X86::VPSRLQYrr,         X86::VPSRLQYrm,          0 },
1337     { X86::VPSRLWYrr,         X86::VPSRLWYrm,          0 },
1338     { X86::VPSRLVDrr,         X86::VPSRLVDrm,          0 },
1339     { X86::VPSRLVDYrr,        X86::VPSRLVDYrm,         0 },
1340     { X86::VPSRLVQrr,         X86::VPSRLVQrm,          0 },
1341     { X86::VPSRLVQYrr,        X86::VPSRLVQYrm,         0 },
1342     { X86::VPSUBBYrr,         X86::VPSUBBYrm,          0 },
1343     { X86::VPSUBDYrr,         X86::VPSUBDYrm,          0 },
1344     { X86::VPSUBSBYrr,        X86::VPSUBSBYrm,         0 },
1345     { X86::VPSUBSWYrr,        X86::VPSUBSWYrm,         0 },
1346     { X86::VPSUBWYrr,         X86::VPSUBWYrm,          0 },
1347     { X86::VPUNPCKHBWYrr,     X86::VPUNPCKHBWYrm,      0 },
1348     { X86::VPUNPCKHDQYrr,     X86::VPUNPCKHDQYrm,      0 },
1349     { X86::VPUNPCKHQDQYrr,    X86::VPUNPCKHQDQYrm,     0 },
1350     { X86::VPUNPCKHWDYrr,     X86::VPUNPCKHWDYrm,      0 },
1351     { X86::VPUNPCKLBWYrr,     X86::VPUNPCKLBWYrm,      0 },
1352     { X86::VPUNPCKLDQYrr,     X86::VPUNPCKLDQYrm,      0 },
1353     { X86::VPUNPCKLQDQYrr,    X86::VPUNPCKLQDQYrm,     0 },
1354     { X86::VPUNPCKLWDYrr,     X86::VPUNPCKLWDYrm,      0 },
1355     { X86::VPXORYrr,          X86::VPXORYrm,           0 },
1356     // FIXME: add AVX 256-bit foldable instructions
1357
1358     // FMA4 foldable patterns
1359     { X86::VFMADDSS4rr,       X86::VFMADDSS4mr,        0           },
1360     { X86::VFMADDSD4rr,       X86::VFMADDSD4mr,        0           },
1361     { X86::VFMADDPS4rr,       X86::VFMADDPS4mr,        TB_ALIGN_16 },
1362     { X86::VFMADDPD4rr,       X86::VFMADDPD4mr,        TB_ALIGN_16 },
1363     { X86::VFMADDPS4rrY,      X86::VFMADDPS4mrY,       TB_ALIGN_32 },
1364     { X86::VFMADDPD4rrY,      X86::VFMADDPD4mrY,       TB_ALIGN_32 },
1365     { X86::VFNMADDSS4rr,      X86::VFNMADDSS4mr,       0           },
1366     { X86::VFNMADDSD4rr,      X86::VFNMADDSD4mr,       0           },
1367     { X86::VFNMADDPS4rr,      X86::VFNMADDPS4mr,       TB_ALIGN_16 },
1368     { X86::VFNMADDPD4rr,      X86::VFNMADDPD4mr,       TB_ALIGN_16 },
1369     { X86::VFNMADDPS4rrY,     X86::VFNMADDPS4mrY,      TB_ALIGN_32 },
1370     { X86::VFNMADDPD4rrY,     X86::VFNMADDPD4mrY,      TB_ALIGN_32 },
1371     { X86::VFMSUBSS4rr,       X86::VFMSUBSS4mr,        0           },
1372     { X86::VFMSUBSD4rr,       X86::VFMSUBSD4mr,        0           },
1373     { X86::VFMSUBPS4rr,       X86::VFMSUBPS4mr,        TB_ALIGN_16 },
1374     { X86::VFMSUBPD4rr,       X86::VFMSUBPD4mr,        TB_ALIGN_16 },
1375     { X86::VFMSUBPS4rrY,      X86::VFMSUBPS4mrY,       TB_ALIGN_32 },
1376     { X86::VFMSUBPD4rrY,      X86::VFMSUBPD4mrY,       TB_ALIGN_32 },
1377     { X86::VFNMSUBSS4rr,      X86::VFNMSUBSS4mr,       0           },
1378     { X86::VFNMSUBSD4rr,      X86::VFNMSUBSD4mr,       0           },
1379     { X86::VFNMSUBPS4rr,      X86::VFNMSUBPS4mr,       TB_ALIGN_16 },
1380     { X86::VFNMSUBPD4rr,      X86::VFNMSUBPD4mr,       TB_ALIGN_16 },
1381     { X86::VFNMSUBPS4rrY,     X86::VFNMSUBPS4mrY,      TB_ALIGN_32 },
1382     { X86::VFNMSUBPD4rrY,     X86::VFNMSUBPD4mrY,      TB_ALIGN_32 },
1383     { X86::VFMADDSUBPS4rr,    X86::VFMADDSUBPS4mr,     TB_ALIGN_16 },
1384     { X86::VFMADDSUBPD4rr,    X86::VFMADDSUBPD4mr,     TB_ALIGN_16 },
1385     { X86::VFMADDSUBPS4rrY,   X86::VFMADDSUBPS4mrY,    TB_ALIGN_32 },
1386     { X86::VFMADDSUBPD4rrY,   X86::VFMADDSUBPD4mrY,    TB_ALIGN_32 },
1387     { X86::VFMSUBADDPS4rr,    X86::VFMSUBADDPS4mr,     TB_ALIGN_16 },
1388     { X86::VFMSUBADDPD4rr,    X86::VFMSUBADDPD4mr,     TB_ALIGN_16 },
1389     { X86::VFMSUBADDPS4rrY,   X86::VFMSUBADDPS4mrY,    TB_ALIGN_32 },
1390     { X86::VFMSUBADDPD4rrY,   X86::VFMSUBADDPD4mrY,    TB_ALIGN_32 },
1391
1392     // BMI/BMI2 foldable instructions
1393     { X86::ANDN32rr,          X86::ANDN32rm,            0 },
1394     { X86::ANDN64rr,          X86::ANDN64rm,            0 },
1395     { X86::MULX32rr,          X86::MULX32rm,            0 },
1396     { X86::MULX64rr,          X86::MULX64rm,            0 },
1397     { X86::PDEP32rr,          X86::PDEP32rm,            0 },
1398     { X86::PDEP64rr,          X86::PDEP64rm,            0 },
1399     { X86::PEXT32rr,          X86::PEXT32rm,            0 },
1400     { X86::PEXT64rr,          X86::PEXT64rm,            0 },
1401
1402     // AVX-512 foldable instructions
1403     { X86::VADDPSZrr,         X86::VADDPSZrm,           0 },
1404     { X86::VADDPDZrr,         X86::VADDPDZrm,           0 },
1405     { X86::VSUBPSZrr,         X86::VSUBPSZrm,           0 },
1406     { X86::VSUBPDZrr,         X86::VSUBPDZrm,           0 },
1407     { X86::VMULPSZrr,         X86::VMULPSZrm,           0 },
1408     { X86::VMULPDZrr,         X86::VMULPDZrm,           0 },
1409     { X86::VDIVPSZrr,         X86::VDIVPSZrm,           0 },
1410     { X86::VDIVPDZrr,         X86::VDIVPDZrm,           0 },
1411     { X86::VMINPSZrr,         X86::VMINPSZrm,           0 },
1412     { X86::VMINPDZrr,         X86::VMINPDZrm,           0 },
1413     { X86::VMAXPSZrr,         X86::VMAXPSZrm,           0 },
1414     { X86::VMAXPDZrr,         X86::VMAXPDZrm,           0 },
1415     { X86::VPADDDZrr,         X86::VPADDDZrm,           0 },
1416     { X86::VPADDQZrr,         X86::VPADDQZrm,           0 },
1417     { X86::VPERMPDZri,        X86::VPERMPDZmi,          0 },
1418     { X86::VPERMPSZrr,        X86::VPERMPSZrm,          0 },
1419     { X86::VPMAXSDZrr,        X86::VPMAXSDZrm,          0 },
1420     { X86::VPMAXSQZrr,        X86::VPMAXSQZrm,          0 },
1421     { X86::VPMAXUDZrr,        X86::VPMAXUDZrm,          0 },
1422     { X86::VPMAXUQZrr,        X86::VPMAXUQZrm,          0 },
1423     { X86::VPMINSDZrr,        X86::VPMINSDZrm,          0 },
1424     { X86::VPMINSQZrr,        X86::VPMINSQZrm,          0 },
1425     { X86::VPMINUDZrr,        X86::VPMINUDZrm,          0 },
1426     { X86::VPMINUQZrr,        X86::VPMINUQZrm,          0 },
1427     { X86::VPMULDQZrr,        X86::VPMULDQZrm,          0 },
1428     { X86::VPSLLVDZrr,        X86::VPSLLVDZrm,          0 },
1429     { X86::VPSLLVQZrr,        X86::VPSLLVQZrm,          0 },
1430     { X86::VPSRAVDZrr,        X86::VPSRAVDZrm,          0 },
1431     { X86::VPSRLVDZrr,        X86::VPSRLVDZrm,          0 },
1432     { X86::VPSRLVQZrr,        X86::VPSRLVQZrm,          0 },
1433     { X86::VPSUBDZrr,         X86::VPSUBDZrm,           0 },
1434     { X86::VPSUBQZrr,         X86::VPSUBQZrm,           0 },
1435     { X86::VSHUFPDZrri,       X86::VSHUFPDZrmi,         0 },
1436     { X86::VSHUFPSZrri,       X86::VSHUFPSZrmi,         0 },
1437     { X86::VALIGNQrri,        X86::VALIGNQrmi,          0 },
1438     { X86::VALIGNDrri,        X86::VALIGNDrmi,          0 },
1439     { X86::VPMULUDQZrr,       X86::VPMULUDQZrm,         0 },
1440     { X86::VBROADCASTSSZrkz,  X86::VBROADCASTSSZmkz,    TB_NO_REVERSE },
1441     { X86::VBROADCASTSDZrkz,  X86::VBROADCASTSDZmkz,    TB_NO_REVERSE },
1442
1443     // AVX-512{F,VL} foldable instructions
1444     { X86::VBROADCASTSSZ256rkz,  X86::VBROADCASTSSZ256mkz,      TB_NO_REVERSE },
1445     { X86::VBROADCASTSDZ256rkz,  X86::VBROADCASTSDZ256mkz,      TB_NO_REVERSE },
1446     { X86::VBROADCASTSSZ128rkz,  X86::VBROADCASTSSZ128mkz,      TB_NO_REVERSE },
1447
1448     // AVX-512{F,VL} foldable instructions
1449     { X86::VADDPDZ128rr,      X86::VADDPDZ128rm,        0 },
1450     { X86::VADDPDZ256rr,      X86::VADDPDZ256rm,        0 },
1451     { X86::VADDPSZ128rr,      X86::VADDPSZ128rm,        0 },
1452     { X86::VADDPSZ256rr,      X86::VADDPSZ256rm,        0 },
1453
1454     // AES foldable instructions
1455     { X86::AESDECLASTrr,      X86::AESDECLASTrm,        TB_ALIGN_16 },
1456     { X86::AESDECrr,          X86::AESDECrm,            TB_ALIGN_16 },
1457     { X86::AESENCLASTrr,      X86::AESENCLASTrm,        TB_ALIGN_16 },
1458     { X86::AESENCrr,          X86::AESENCrm,            TB_ALIGN_16 },
1459     { X86::VAESDECLASTrr,     X86::VAESDECLASTrm,       TB_ALIGN_16 },
1460     { X86::VAESDECrr,         X86::VAESDECrm,           TB_ALIGN_16 },
1461     { X86::VAESENCLASTrr,     X86::VAESENCLASTrm,       TB_ALIGN_16 },
1462     { X86::VAESENCrr,         X86::VAESENCrm,           TB_ALIGN_16 },
1463
1464     // SHA foldable instructions
1465     { X86::SHA1MSG1rr,        X86::SHA1MSG1rm,          TB_ALIGN_16 },
1466     { X86::SHA1MSG2rr,        X86::SHA1MSG2rm,          TB_ALIGN_16 },
1467     { X86::SHA1NEXTErr,       X86::SHA1NEXTErm,         TB_ALIGN_16 },
1468     { X86::SHA1RNDS4rri,      X86::SHA1RNDS4rmi,        TB_ALIGN_16 },
1469     { X86::SHA256MSG1rr,      X86::SHA256MSG1rm,        TB_ALIGN_16 },
1470     { X86::SHA256MSG2rr,      X86::SHA256MSG2rm,        TB_ALIGN_16 },
1471     { X86::SHA256RNDS2rr,     X86::SHA256RNDS2rm,       TB_ALIGN_16 },
1472   };
1473
1474   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
1475     unsigned RegOp = OpTbl2[i].RegOp;
1476     unsigned MemOp = OpTbl2[i].MemOp;
1477     unsigned Flags = OpTbl2[i].Flags;
1478     AddTableEntry(RegOp2MemOpTable2, MemOp2RegOpTable,
1479                   RegOp, MemOp,
1480                   // Index 2, folded load
1481                   Flags | TB_INDEX_2 | TB_FOLDED_LOAD);
1482   }
1483
1484   static const X86OpTblEntry OpTbl3[] = {
1485     // FMA foldable instructions
1486     { X86::VFMADDSSr231r,         X86::VFMADDSSr231m,         TB_ALIGN_NONE },
1487     { X86::VFMADDSDr231r,         X86::VFMADDSDr231m,         TB_ALIGN_NONE },
1488     { X86::VFMADDSSr132r,         X86::VFMADDSSr132m,         TB_ALIGN_NONE },
1489     { X86::VFMADDSDr132r,         X86::VFMADDSDr132m,         TB_ALIGN_NONE },
1490     { X86::VFMADDSSr213r,         X86::VFMADDSSr213m,         TB_ALIGN_NONE },
1491     { X86::VFMADDSDr213r,         X86::VFMADDSDr213m,         TB_ALIGN_NONE },
1492
1493     { X86::VFMADDPSr231r,         X86::VFMADDPSr231m,         TB_ALIGN_NONE },
1494     { X86::VFMADDPDr231r,         X86::VFMADDPDr231m,         TB_ALIGN_NONE },
1495     { X86::VFMADDPSr132r,         X86::VFMADDPSr132m,         TB_ALIGN_NONE },
1496     { X86::VFMADDPDr132r,         X86::VFMADDPDr132m,         TB_ALIGN_NONE },
1497     { X86::VFMADDPSr213r,         X86::VFMADDPSr213m,         TB_ALIGN_NONE },
1498     { X86::VFMADDPDr213r,         X86::VFMADDPDr213m,         TB_ALIGN_NONE },
1499     { X86::VFMADDPSr231rY,        X86::VFMADDPSr231mY,        TB_ALIGN_NONE },
1500     { X86::VFMADDPDr231rY,        X86::VFMADDPDr231mY,        TB_ALIGN_NONE },
1501     { X86::VFMADDPSr132rY,        X86::VFMADDPSr132mY,        TB_ALIGN_NONE },
1502     { X86::VFMADDPDr132rY,        X86::VFMADDPDr132mY,        TB_ALIGN_NONE },
1503     { X86::VFMADDPSr213rY,        X86::VFMADDPSr213mY,        TB_ALIGN_NONE },
1504     { X86::VFMADDPDr213rY,        X86::VFMADDPDr213mY,        TB_ALIGN_NONE },
1505
1506     { X86::VFNMADDSSr231r,        X86::VFNMADDSSr231m,        TB_ALIGN_NONE },
1507     { X86::VFNMADDSDr231r,        X86::VFNMADDSDr231m,        TB_ALIGN_NONE },
1508     { X86::VFNMADDSSr132r,        X86::VFNMADDSSr132m,        TB_ALIGN_NONE },
1509     { X86::VFNMADDSDr132r,        X86::VFNMADDSDr132m,        TB_ALIGN_NONE },
1510     { X86::VFNMADDSSr213r,        X86::VFNMADDSSr213m,        TB_ALIGN_NONE },
1511     { X86::VFNMADDSDr213r,        X86::VFNMADDSDr213m,        TB_ALIGN_NONE },
1512
1513     { X86::VFNMADDPSr231r,        X86::VFNMADDPSr231m,        TB_ALIGN_NONE },
1514     { X86::VFNMADDPDr231r,        X86::VFNMADDPDr231m,        TB_ALIGN_NONE },
1515     { X86::VFNMADDPSr132r,        X86::VFNMADDPSr132m,        TB_ALIGN_NONE },
1516     { X86::VFNMADDPDr132r,        X86::VFNMADDPDr132m,        TB_ALIGN_NONE },
1517     { X86::VFNMADDPSr213r,        X86::VFNMADDPSr213m,        TB_ALIGN_NONE },
1518     { X86::VFNMADDPDr213r,        X86::VFNMADDPDr213m,        TB_ALIGN_NONE },
1519     { X86::VFNMADDPSr231rY,       X86::VFNMADDPSr231mY,       TB_ALIGN_NONE },
1520     { X86::VFNMADDPDr231rY,       X86::VFNMADDPDr231mY,       TB_ALIGN_NONE },
1521     { X86::VFNMADDPSr132rY,       X86::VFNMADDPSr132mY,       TB_ALIGN_NONE },
1522     { X86::VFNMADDPDr132rY,       X86::VFNMADDPDr132mY,       TB_ALIGN_NONE },
1523     { X86::VFNMADDPSr213rY,       X86::VFNMADDPSr213mY,       TB_ALIGN_NONE },
1524     { X86::VFNMADDPDr213rY,       X86::VFNMADDPDr213mY,       TB_ALIGN_NONE },
1525
1526     { X86::VFMSUBSSr231r,         X86::VFMSUBSSr231m,         TB_ALIGN_NONE },
1527     { X86::VFMSUBSDr231r,         X86::VFMSUBSDr231m,         TB_ALIGN_NONE },
1528     { X86::VFMSUBSSr132r,         X86::VFMSUBSSr132m,         TB_ALIGN_NONE },
1529     { X86::VFMSUBSDr132r,         X86::VFMSUBSDr132m,         TB_ALIGN_NONE },
1530     { X86::VFMSUBSSr213r,         X86::VFMSUBSSr213m,         TB_ALIGN_NONE },
1531     { X86::VFMSUBSDr213r,         X86::VFMSUBSDr213m,         TB_ALIGN_NONE },
1532
1533     { X86::VFMSUBPSr231r,         X86::VFMSUBPSr231m,         TB_ALIGN_NONE },
1534     { X86::VFMSUBPDr231r,         X86::VFMSUBPDr231m,         TB_ALIGN_NONE },
1535     { X86::VFMSUBPSr132r,         X86::VFMSUBPSr132m,         TB_ALIGN_NONE },
1536     { X86::VFMSUBPDr132r,         X86::VFMSUBPDr132m,         TB_ALIGN_NONE },
1537     { X86::VFMSUBPSr213r,         X86::VFMSUBPSr213m,         TB_ALIGN_NONE },
1538     { X86::VFMSUBPDr213r,         X86::VFMSUBPDr213m,         TB_ALIGN_NONE },
1539     { X86::VFMSUBPSr231rY,        X86::VFMSUBPSr231mY,        TB_ALIGN_NONE },
1540     { X86::VFMSUBPDr231rY,        X86::VFMSUBPDr231mY,        TB_ALIGN_NONE },
1541     { X86::VFMSUBPSr132rY,        X86::VFMSUBPSr132mY,        TB_ALIGN_NONE },
1542     { X86::VFMSUBPDr132rY,        X86::VFMSUBPDr132mY,        TB_ALIGN_NONE },
1543     { X86::VFMSUBPSr213rY,        X86::VFMSUBPSr213mY,        TB_ALIGN_NONE },
1544     { X86::VFMSUBPDr213rY,        X86::VFMSUBPDr213mY,        TB_ALIGN_NONE },
1545
1546     { X86::VFNMSUBSSr231r,        X86::VFNMSUBSSr231m,        TB_ALIGN_NONE },
1547     { X86::VFNMSUBSDr231r,        X86::VFNMSUBSDr231m,        TB_ALIGN_NONE },
1548     { X86::VFNMSUBSSr132r,        X86::VFNMSUBSSr132m,        TB_ALIGN_NONE },
1549     { X86::VFNMSUBSDr132r,        X86::VFNMSUBSDr132m,        TB_ALIGN_NONE },
1550     { X86::VFNMSUBSSr213r,        X86::VFNMSUBSSr213m,        TB_ALIGN_NONE },
1551     { X86::VFNMSUBSDr213r,        X86::VFNMSUBSDr213m,        TB_ALIGN_NONE },
1552
1553     { X86::VFNMSUBPSr231r,        X86::VFNMSUBPSr231m,        TB_ALIGN_NONE },
1554     { X86::VFNMSUBPDr231r,        X86::VFNMSUBPDr231m,        TB_ALIGN_NONE },
1555     { X86::VFNMSUBPSr132r,        X86::VFNMSUBPSr132m,        TB_ALIGN_NONE },
1556     { X86::VFNMSUBPDr132r,        X86::VFNMSUBPDr132m,        TB_ALIGN_NONE },
1557     { X86::VFNMSUBPSr213r,        X86::VFNMSUBPSr213m,        TB_ALIGN_NONE },
1558     { X86::VFNMSUBPDr213r,        X86::VFNMSUBPDr213m,        TB_ALIGN_NONE },
1559     { X86::VFNMSUBPSr231rY,       X86::VFNMSUBPSr231mY,       TB_ALIGN_NONE },
1560     { X86::VFNMSUBPDr231rY,       X86::VFNMSUBPDr231mY,       TB_ALIGN_NONE },
1561     { X86::VFNMSUBPSr132rY,       X86::VFNMSUBPSr132mY,       TB_ALIGN_NONE },
1562     { X86::VFNMSUBPDr132rY,       X86::VFNMSUBPDr132mY,       TB_ALIGN_NONE },
1563     { X86::VFNMSUBPSr213rY,       X86::VFNMSUBPSr213mY,       TB_ALIGN_NONE },
1564     { X86::VFNMSUBPDr213rY,       X86::VFNMSUBPDr213mY,       TB_ALIGN_NONE },
1565
1566     { X86::VFMADDSUBPSr231r,      X86::VFMADDSUBPSr231m,      TB_ALIGN_NONE },
1567     { X86::VFMADDSUBPDr231r,      X86::VFMADDSUBPDr231m,      TB_ALIGN_NONE },
1568     { X86::VFMADDSUBPSr132r,      X86::VFMADDSUBPSr132m,      TB_ALIGN_NONE },
1569     { X86::VFMADDSUBPDr132r,      X86::VFMADDSUBPDr132m,      TB_ALIGN_NONE },
1570     { X86::VFMADDSUBPSr213r,      X86::VFMADDSUBPSr213m,      TB_ALIGN_NONE },
1571     { X86::VFMADDSUBPDr213r,      X86::VFMADDSUBPDr213m,      TB_ALIGN_NONE },
1572     { X86::VFMADDSUBPSr231rY,     X86::VFMADDSUBPSr231mY,     TB_ALIGN_NONE },
1573     { X86::VFMADDSUBPDr231rY,     X86::VFMADDSUBPDr231mY,     TB_ALIGN_NONE },
1574     { X86::VFMADDSUBPSr132rY,     X86::VFMADDSUBPSr132mY,     TB_ALIGN_NONE },
1575     { X86::VFMADDSUBPDr132rY,     X86::VFMADDSUBPDr132mY,     TB_ALIGN_NONE },
1576     { X86::VFMADDSUBPSr213rY,     X86::VFMADDSUBPSr213mY,     TB_ALIGN_NONE },
1577     { X86::VFMADDSUBPDr213rY,     X86::VFMADDSUBPDr213mY,     TB_ALIGN_NONE },
1578
1579     { X86::VFMSUBADDPSr231r,      X86::VFMSUBADDPSr231m,      TB_ALIGN_NONE },
1580     { X86::VFMSUBADDPDr231r,      X86::VFMSUBADDPDr231m,      TB_ALIGN_NONE },
1581     { X86::VFMSUBADDPSr132r,      X86::VFMSUBADDPSr132m,      TB_ALIGN_NONE },
1582     { X86::VFMSUBADDPDr132r,      X86::VFMSUBADDPDr132m,      TB_ALIGN_NONE },
1583     { X86::VFMSUBADDPSr213r,      X86::VFMSUBADDPSr213m,      TB_ALIGN_NONE },
1584     { X86::VFMSUBADDPDr213r,      X86::VFMSUBADDPDr213m,      TB_ALIGN_NONE },
1585     { X86::VFMSUBADDPSr231rY,     X86::VFMSUBADDPSr231mY,     TB_ALIGN_NONE },
1586     { X86::VFMSUBADDPDr231rY,     X86::VFMSUBADDPDr231mY,     TB_ALIGN_NONE },
1587     { X86::VFMSUBADDPSr132rY,     X86::VFMSUBADDPSr132mY,     TB_ALIGN_NONE },
1588     { X86::VFMSUBADDPDr132rY,     X86::VFMSUBADDPDr132mY,     TB_ALIGN_NONE },
1589     { X86::VFMSUBADDPSr213rY,     X86::VFMSUBADDPSr213mY,     TB_ALIGN_NONE },
1590     { X86::VFMSUBADDPDr213rY,     X86::VFMSUBADDPDr213mY,     TB_ALIGN_NONE },
1591
1592     // FMA4 foldable patterns
1593     { X86::VFMADDSS4rr,           X86::VFMADDSS4rm,           0           },
1594     { X86::VFMADDSD4rr,           X86::VFMADDSD4rm,           0           },
1595     { X86::VFMADDPS4rr,           X86::VFMADDPS4rm,           TB_ALIGN_16 },
1596     { X86::VFMADDPD4rr,           X86::VFMADDPD4rm,           TB_ALIGN_16 },
1597     { X86::VFMADDPS4rrY,          X86::VFMADDPS4rmY,          TB_ALIGN_32 },
1598     { X86::VFMADDPD4rrY,          X86::VFMADDPD4rmY,          TB_ALIGN_32 },
1599     { X86::VFNMADDSS4rr,          X86::VFNMADDSS4rm,          0           },
1600     { X86::VFNMADDSD4rr,          X86::VFNMADDSD4rm,          0           },
1601     { X86::VFNMADDPS4rr,          X86::VFNMADDPS4rm,          TB_ALIGN_16 },
1602     { X86::VFNMADDPD4rr,          X86::VFNMADDPD4rm,          TB_ALIGN_16 },
1603     { X86::VFNMADDPS4rrY,         X86::VFNMADDPS4rmY,         TB_ALIGN_32 },
1604     { X86::VFNMADDPD4rrY,         X86::VFNMADDPD4rmY,         TB_ALIGN_32 },
1605     { X86::VFMSUBSS4rr,           X86::VFMSUBSS4rm,           0           },
1606     { X86::VFMSUBSD4rr,           X86::VFMSUBSD4rm,           0           },
1607     { X86::VFMSUBPS4rr,           X86::VFMSUBPS4rm,           TB_ALIGN_16 },
1608     { X86::VFMSUBPD4rr,           X86::VFMSUBPD4rm,           TB_ALIGN_16 },
1609     { X86::VFMSUBPS4rrY,          X86::VFMSUBPS4rmY,          TB_ALIGN_32 },
1610     { X86::VFMSUBPD4rrY,          X86::VFMSUBPD4rmY,          TB_ALIGN_32 },
1611     { X86::VFNMSUBSS4rr,          X86::VFNMSUBSS4rm,          0           },
1612     { X86::VFNMSUBSD4rr,          X86::VFNMSUBSD4rm,          0           },
1613     { X86::VFNMSUBPS4rr,          X86::VFNMSUBPS4rm,          TB_ALIGN_16 },
1614     { X86::VFNMSUBPD4rr,          X86::VFNMSUBPD4rm,          TB_ALIGN_16 },
1615     { X86::VFNMSUBPS4rrY,         X86::VFNMSUBPS4rmY,         TB_ALIGN_32 },
1616     { X86::VFNMSUBPD4rrY,         X86::VFNMSUBPD4rmY,         TB_ALIGN_32 },
1617     { X86::VFMADDSUBPS4rr,        X86::VFMADDSUBPS4rm,        TB_ALIGN_16 },
1618     { X86::VFMADDSUBPD4rr,        X86::VFMADDSUBPD4rm,        TB_ALIGN_16 },
1619     { X86::VFMADDSUBPS4rrY,       X86::VFMADDSUBPS4rmY,       TB_ALIGN_32 },
1620     { X86::VFMADDSUBPD4rrY,       X86::VFMADDSUBPD4rmY,       TB_ALIGN_32 },
1621     { X86::VFMSUBADDPS4rr,        X86::VFMSUBADDPS4rm,        TB_ALIGN_16 },
1622     { X86::VFMSUBADDPD4rr,        X86::VFMSUBADDPD4rm,        TB_ALIGN_16 },
1623     { X86::VFMSUBADDPS4rrY,       X86::VFMSUBADDPS4rmY,       TB_ALIGN_32 },
1624     { X86::VFMSUBADDPD4rrY,       X86::VFMSUBADDPD4rmY,       TB_ALIGN_32 },
1625     // AVX-512 VPERMI instructions with 3 source operands.
1626     { X86::VPERMI2Drr,            X86::VPERMI2Drm,            0 },
1627     { X86::VPERMI2Qrr,            X86::VPERMI2Qrm,            0 },
1628     { X86::VPERMI2PSrr,           X86::VPERMI2PSrm,           0 },
1629     { X86::VPERMI2PDrr,           X86::VPERMI2PDrm,           0 },
1630     { X86::VBLENDMPDZrr,          X86::VBLENDMPDZrm,          0 },
1631     { X86::VBLENDMPSZrr,          X86::VBLENDMPSZrm,          0 },
1632     { X86::VPBLENDMDZrr,          X86::VPBLENDMDZrm,          0 },
1633     { X86::VPBLENDMQZrr,          X86::VPBLENDMQZrm,          0 },
1634     { X86::VBROADCASTSSZrk,       X86::VBROADCASTSSZmk,       TB_NO_REVERSE },
1635     { X86::VBROADCASTSDZrk,       X86::VBROADCASTSDZmk,       TB_NO_REVERSE },
1636     { X86::VBROADCASTSSZ256rk,    X86::VBROADCASTSSZ256mk,    TB_NO_REVERSE },
1637     { X86::VBROADCASTSDZ256rk,    X86::VBROADCASTSDZ256mk,    TB_NO_REVERSE },
1638     { X86::VBROADCASTSSZ128rk,    X86::VBROADCASTSSZ128mk,    TB_NO_REVERSE },
1639      // AVX-512 arithmetic instructions
1640     { X86::VADDPSZrrkz,           X86::VADDPSZrmkz,           0 },
1641     { X86::VADDPDZrrkz,           X86::VADDPDZrmkz,           0 },
1642     { X86::VSUBPSZrrkz,           X86::VSUBPSZrmkz,           0 },
1643     { X86::VSUBPDZrrkz,           X86::VSUBPDZrmkz,           0 },
1644     { X86::VMULPSZrrkz,           X86::VMULPSZrmkz,           0 },
1645     { X86::VMULPDZrrkz,           X86::VMULPDZrmkz,           0 },
1646     { X86::VDIVPSZrrkz,           X86::VDIVPSZrmkz,           0 },
1647     { X86::VDIVPDZrrkz,           X86::VDIVPDZrmkz,           0 },
1648     { X86::VMINPSZrrkz,           X86::VMINPSZrmkz,           0 },
1649     { X86::VMINPDZrrkz,           X86::VMINPDZrmkz,           0 },
1650     { X86::VMAXPSZrrkz,           X86::VMAXPSZrmkz,           0 },
1651     { X86::VMAXPDZrrkz,           X86::VMAXPDZrmkz,           0 },
1652     // AVX-512{F,VL} arithmetic instructions 256-bit
1653     { X86::VADDPSZ256rrkz,        X86::VADDPSZ256rmkz,        0 },
1654     { X86::VADDPDZ256rrkz,        X86::VADDPDZ256rmkz,        0 },
1655     { X86::VSUBPSZ256rrkz,        X86::VSUBPSZ256rmkz,        0 },
1656     { X86::VSUBPDZ256rrkz,        X86::VSUBPDZ256rmkz,        0 },
1657     { X86::VMULPSZ256rrkz,        X86::VMULPSZ256rmkz,        0 },
1658     { X86::VMULPDZ256rrkz,        X86::VMULPDZ256rmkz,        0 },
1659     { X86::VDIVPSZ256rrkz,        X86::VDIVPSZ256rmkz,        0 },
1660     { X86::VDIVPDZ256rrkz,        X86::VDIVPDZ256rmkz,        0 },
1661     { X86::VMINPSZ256rrkz,        X86::VMINPSZ256rmkz,        0 },
1662     { X86::VMINPDZ256rrkz,        X86::VMINPDZ256rmkz,        0 },
1663     { X86::VMAXPSZ256rrkz,        X86::VMAXPSZ256rmkz,        0 },
1664     { X86::VMAXPDZ256rrkz,        X86::VMAXPDZ256rmkz,        0 },
1665     // AVX-512{F,VL} arithmetic instructions 128-bit
1666     { X86::VADDPSZ128rrkz,        X86::VADDPSZ128rmkz,        0 },
1667     { X86::VADDPDZ128rrkz,        X86::VADDPDZ128rmkz,        0 },
1668     { X86::VSUBPSZ128rrkz,        X86::VSUBPSZ128rmkz,        0 },
1669     { X86::VSUBPDZ128rrkz,        X86::VSUBPDZ128rmkz,        0 },
1670     { X86::VMULPSZ128rrkz,        X86::VMULPSZ128rmkz,        0 },
1671     { X86::VMULPDZ128rrkz,        X86::VMULPDZ128rmkz,        0 },
1672     { X86::VDIVPSZ128rrkz,        X86::VDIVPSZ128rmkz,        0 },
1673     { X86::VDIVPDZ128rrkz,        X86::VDIVPDZ128rmkz,        0 },
1674     { X86::VMINPSZ128rrkz,        X86::VMINPSZ128rmkz,        0 },
1675     { X86::VMINPDZ128rrkz,        X86::VMINPDZ128rmkz,        0 },
1676     { X86::VMAXPSZ128rrkz,        X86::VMAXPSZ128rmkz,        0 },
1677     { X86::VMAXPDZ128rrkz,        X86::VMAXPDZ128rmkz,        0 }
1678   };
1679
1680   for (unsigned i = 0, e = array_lengthof(OpTbl3); i != e; ++i) {
1681     unsigned RegOp = OpTbl3[i].RegOp;
1682     unsigned MemOp = OpTbl3[i].MemOp;
1683     unsigned Flags = OpTbl3[i].Flags;
1684     AddTableEntry(RegOp2MemOpTable3, MemOp2RegOpTable,
1685                   RegOp, MemOp,
1686                   // Index 3, folded load
1687                   Flags | TB_INDEX_3 | TB_FOLDED_LOAD);
1688   }
1689
1690   static const X86OpTblEntry OpTbl4[] = {
1691      // AVX-512 foldable instructions
1692     { X86::VADDPSZrrk,         X86::VADDPSZrmk,           0 },
1693     { X86::VADDPDZrrk,         X86::VADDPDZrmk,           0 },
1694     { X86::VSUBPSZrrk,         X86::VSUBPSZrmk,           0 },
1695     { X86::VSUBPDZrrk,         X86::VSUBPDZrmk,           0 },
1696     { X86::VMULPSZrrk,         X86::VMULPSZrmk,           0 },
1697     { X86::VMULPDZrrk,         X86::VMULPDZrmk,           0 },
1698     { X86::VDIVPSZrrk,         X86::VDIVPSZrmk,           0 },
1699     { X86::VDIVPDZrrk,         X86::VDIVPDZrmk,           0 },
1700     { X86::VMINPSZrrk,         X86::VMINPSZrmk,           0 },
1701     { X86::VMINPDZrrk,         X86::VMINPDZrmk,           0 },
1702     { X86::VMAXPSZrrk,         X86::VMAXPSZrmk,           0 },
1703     { X86::VMAXPDZrrk,         X86::VMAXPDZrmk,           0 },
1704     // AVX-512{F,VL} foldable instructions 256-bit
1705     { X86::VADDPSZ256rrk,      X86::VADDPSZ256rmk,        0 },
1706     { X86::VADDPDZ256rrk,      X86::VADDPDZ256rmk,        0 },
1707     { X86::VSUBPSZ256rrk,      X86::VSUBPSZ256rmk,        0 },
1708     { X86::VSUBPDZ256rrk,      X86::VSUBPDZ256rmk,        0 },
1709     { X86::VMULPSZ256rrk,      X86::VMULPSZ256rmk,        0 },
1710     { X86::VMULPDZ256rrk,      X86::VMULPDZ256rmk,        0 },
1711     { X86::VDIVPSZ256rrk,      X86::VDIVPSZ256rmk,        0 },
1712     { X86::VDIVPDZ256rrk,      X86::VDIVPDZ256rmk,        0 },
1713     { X86::VMINPSZ256rrk,      X86::VMINPSZ256rmk,        0 },
1714     { X86::VMINPDZ256rrk,      X86::VMINPDZ256rmk,        0 },
1715     { X86::VMAXPSZ256rrk,      X86::VMAXPSZ256rmk,        0 },
1716     { X86::VMAXPDZ256rrk,      X86::VMAXPDZ256rmk,        0 },
1717     // AVX-512{F,VL} foldable instructions 128-bit
1718     { X86::VADDPSZ128rrk,      X86::VADDPSZ128rmk,        0 },
1719     { X86::VADDPDZ128rrk,      X86::VADDPDZ128rmk,        0 },
1720     { X86::VSUBPSZ128rrk,      X86::VSUBPSZ128rmk,        0 },
1721     { X86::VSUBPDZ128rrk,      X86::VSUBPDZ128rmk,        0 },
1722     { X86::VMULPSZ128rrk,      X86::VMULPSZ128rmk,        0 },
1723     { X86::VMULPDZ128rrk,      X86::VMULPDZ128rmk,        0 },
1724     { X86::VDIVPSZ128rrk,      X86::VDIVPSZ128rmk,        0 },
1725     { X86::VDIVPDZ128rrk,      X86::VDIVPDZ128rmk,        0 },
1726     { X86::VMINPSZ128rrk,      X86::VMINPSZ128rmk,        0 },
1727     { X86::VMINPDZ128rrk,      X86::VMINPDZ128rmk,        0 },
1728     { X86::VMAXPSZ128rrk,      X86::VMAXPSZ128rmk,        0 },
1729     { X86::VMAXPDZ128rrk,      X86::VMAXPDZ128rmk,        0 }
1730   };
1731
1732   for (unsigned i = 0, e = array_lengthof(OpTbl4); i != e; ++i) {
1733     unsigned RegOp = OpTbl4[i].RegOp;
1734     unsigned MemOp = OpTbl4[i].MemOp;
1735     unsigned Flags = OpTbl4[i].Flags;
1736     AddTableEntry(RegOp2MemOpTable4, MemOp2RegOpTable,
1737                   RegOp, MemOp,
1738                   // Index 4, folded load
1739                   Flags | TB_INDEX_4 | TB_FOLDED_LOAD);
1740   }
1741 }
1742
1743 void
1744 X86InstrInfo::AddTableEntry(RegOp2MemOpTableType &R2MTable,
1745                             MemOp2RegOpTableType &M2RTable,
1746                             unsigned RegOp, unsigned MemOp, unsigned Flags) {
1747     if ((Flags & TB_NO_FORWARD) == 0) {
1748       assert(!R2MTable.count(RegOp) && "Duplicate entry!");
1749       R2MTable[RegOp] = std::make_pair(MemOp, Flags);
1750     }
1751     if ((Flags & TB_NO_REVERSE) == 0) {
1752       assert(!M2RTable.count(MemOp) &&
1753            "Duplicated entries in unfolding maps?");
1754       M2RTable[MemOp] = std::make_pair(RegOp, Flags);
1755     }
1756 }
1757
1758 bool
1759 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
1760                                     unsigned &SrcReg, unsigned &DstReg,
1761                                     unsigned &SubIdx) const {
1762   switch (MI.getOpcode()) {
1763   default: break;
1764   case X86::MOVSX16rr8:
1765   case X86::MOVZX16rr8:
1766   case X86::MOVSX32rr8:
1767   case X86::MOVZX32rr8:
1768   case X86::MOVSX64rr8:
1769     if (!Subtarget.is64Bit())
1770       // It's not always legal to reference the low 8-bit of the larger
1771       // register in 32-bit mode.
1772       return false;
1773   case X86::MOVSX32rr16:
1774   case X86::MOVZX32rr16:
1775   case X86::MOVSX64rr16:
1776   case X86::MOVSX64rr32: {
1777     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
1778       // Be conservative.
1779       return false;
1780     SrcReg = MI.getOperand(1).getReg();
1781     DstReg = MI.getOperand(0).getReg();
1782     switch (MI.getOpcode()) {
1783     default: llvm_unreachable("Unreachable!");
1784     case X86::MOVSX16rr8:
1785     case X86::MOVZX16rr8:
1786     case X86::MOVSX32rr8:
1787     case X86::MOVZX32rr8:
1788     case X86::MOVSX64rr8:
1789       SubIdx = X86::sub_8bit;
1790       break;
1791     case X86::MOVSX32rr16:
1792     case X86::MOVZX32rr16:
1793     case X86::MOVSX64rr16:
1794       SubIdx = X86::sub_16bit;
1795       break;
1796     case X86::MOVSX64rr32:
1797       SubIdx = X86::sub_32bit;
1798       break;
1799     }
1800     return true;
1801   }
1802   }
1803   return false;
1804 }
1805
1806 /// isFrameOperand - Return true and the FrameIndex if the specified
1807 /// operand and follow operands form a reference to the stack frame.
1808 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
1809                                   int &FrameIndex) const {
1810   if (MI->getOperand(Op+X86::AddrBaseReg).isFI() &&
1811       MI->getOperand(Op+X86::AddrScaleAmt).isImm() &&
1812       MI->getOperand(Op+X86::AddrIndexReg).isReg() &&
1813       MI->getOperand(Op+X86::AddrDisp).isImm() &&
1814       MI->getOperand(Op+X86::AddrScaleAmt).getImm() == 1 &&
1815       MI->getOperand(Op+X86::AddrIndexReg).getReg() == 0 &&
1816       MI->getOperand(Op+X86::AddrDisp).getImm() == 0) {
1817     FrameIndex = MI->getOperand(Op+X86::AddrBaseReg).getIndex();
1818     return true;
1819   }
1820   return false;
1821 }
1822
1823 static bool isFrameLoadOpcode(int Opcode) {
1824   switch (Opcode) {
1825   default:
1826     return false;
1827   case X86::MOV8rm:
1828   case X86::MOV16rm:
1829   case X86::MOV32rm:
1830   case X86::MOV64rm:
1831   case X86::LD_Fp64m:
1832   case X86::MOVSSrm:
1833   case X86::MOVSDrm:
1834   case X86::MOVAPSrm:
1835   case X86::MOVAPDrm:
1836   case X86::MOVDQArm:
1837   case X86::VMOVSSrm:
1838   case X86::VMOVSDrm:
1839   case X86::VMOVAPSrm:
1840   case X86::VMOVAPDrm:
1841   case X86::VMOVDQArm:
1842   case X86::VMOVUPSYrm:
1843   case X86::VMOVAPSYrm:
1844   case X86::VMOVUPDYrm:
1845   case X86::VMOVAPDYrm:
1846   case X86::VMOVDQUYrm:
1847   case X86::VMOVDQAYrm:
1848   case X86::MMX_MOVD64rm:
1849   case X86::MMX_MOVQ64rm:
1850   case X86::VMOVAPSZrm:
1851   case X86::VMOVUPSZrm:
1852     return true;
1853   }
1854 }
1855
1856 static bool isFrameStoreOpcode(int Opcode) {
1857   switch (Opcode) {
1858   default: break;
1859   case X86::MOV8mr:
1860   case X86::MOV16mr:
1861   case X86::MOV32mr:
1862   case X86::MOV64mr:
1863   case X86::ST_FpP64m:
1864   case X86::MOVSSmr:
1865   case X86::MOVSDmr:
1866   case X86::MOVAPSmr:
1867   case X86::MOVAPDmr:
1868   case X86::MOVDQAmr:
1869   case X86::VMOVSSmr:
1870   case X86::VMOVSDmr:
1871   case X86::VMOVAPSmr:
1872   case X86::VMOVAPDmr:
1873   case X86::VMOVDQAmr:
1874   case X86::VMOVUPSYmr:
1875   case X86::VMOVAPSYmr:
1876   case X86::VMOVUPDYmr:
1877   case X86::VMOVAPDYmr:
1878   case X86::VMOVDQUYmr:
1879   case X86::VMOVDQAYmr:
1880   case X86::VMOVUPSZmr:
1881   case X86::VMOVAPSZmr:
1882   case X86::MMX_MOVD64mr:
1883   case X86::MMX_MOVQ64mr:
1884   case X86::MMX_MOVNTQmr:
1885     return true;
1886   }
1887   return false;
1888 }
1889
1890 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
1891                                            int &FrameIndex) const {
1892   if (isFrameLoadOpcode(MI->getOpcode()))
1893     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
1894       return MI->getOperand(0).getReg();
1895   return 0;
1896 }
1897
1898 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
1899                                                  int &FrameIndex) const {
1900   if (isFrameLoadOpcode(MI->getOpcode())) {
1901     unsigned Reg;
1902     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
1903       return Reg;
1904     // Check for post-frame index elimination operations
1905     const MachineMemOperand *Dummy;
1906     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
1907   }
1908   return 0;
1909 }
1910
1911 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
1912                                           int &FrameIndex) const {
1913   if (isFrameStoreOpcode(MI->getOpcode()))
1914     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
1915         isFrameOperand(MI, 0, FrameIndex))
1916       return MI->getOperand(X86::AddrNumOperands).getReg();
1917   return 0;
1918 }
1919
1920 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
1921                                                 int &FrameIndex) const {
1922   if (isFrameStoreOpcode(MI->getOpcode())) {
1923     unsigned Reg;
1924     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
1925       return Reg;
1926     // Check for post-frame index elimination operations
1927     const MachineMemOperand *Dummy;
1928     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
1929   }
1930   return 0;
1931 }
1932
1933 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
1934 /// X86::MOVPC32r.
1935 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
1936   // Don't waste compile time scanning use-def chains of physregs.
1937   if (!TargetRegisterInfo::isVirtualRegister(BaseReg))
1938     return false;
1939   bool isPICBase = false;
1940   for (MachineRegisterInfo::def_instr_iterator I = MRI.def_instr_begin(BaseReg),
1941          E = MRI.def_instr_end(); I != E; ++I) {
1942     MachineInstr *DefMI = &*I;
1943     if (DefMI->getOpcode() != X86::MOVPC32r)
1944       return false;
1945     assert(!isPICBase && "More than one PIC base?");
1946     isPICBase = true;
1947   }
1948   return isPICBase;
1949 }
1950
1951 bool
1952 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
1953                                                 AliasAnalysis *AA) const {
1954   switch (MI->getOpcode()) {
1955   default: break;
1956   case X86::MOV8rm:
1957   case X86::MOV16rm:
1958   case X86::MOV32rm:
1959   case X86::MOV64rm:
1960   case X86::LD_Fp64m:
1961   case X86::MOVSSrm:
1962   case X86::MOVSDrm:
1963   case X86::MOVAPSrm:
1964   case X86::MOVUPSrm:
1965   case X86::MOVAPDrm:
1966   case X86::MOVDQArm:
1967   case X86::MOVDQUrm:
1968   case X86::VMOVSSrm:
1969   case X86::VMOVSDrm:
1970   case X86::VMOVAPSrm:
1971   case X86::VMOVUPSrm:
1972   case X86::VMOVAPDrm:
1973   case X86::VMOVDQArm:
1974   case X86::VMOVDQUrm:
1975   case X86::VMOVAPSYrm:
1976   case X86::VMOVUPSYrm:
1977   case X86::VMOVAPDYrm:
1978   case X86::VMOVDQAYrm:
1979   case X86::VMOVDQUYrm:
1980   case X86::MMX_MOVD64rm:
1981   case X86::MMX_MOVQ64rm:
1982   case X86::FsVMOVAPSrm:
1983   case X86::FsVMOVAPDrm:
1984   case X86::FsMOVAPSrm:
1985   case X86::FsMOVAPDrm: {
1986     // Loads from constant pools are trivially rematerializable.
1987     if (MI->getOperand(1+X86::AddrBaseReg).isReg() &&
1988         MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
1989         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
1990         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
1991         MI->isInvariantLoad(AA)) {
1992       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
1993       if (BaseReg == 0 || BaseReg == X86::RIP)
1994         return true;
1995       // Allow re-materialization of PIC load.
1996       if (!ReMatPICStubLoad && MI->getOperand(1+X86::AddrDisp).isGlobal())
1997         return false;
1998       const MachineFunction &MF = *MI->getParent()->getParent();
1999       const MachineRegisterInfo &MRI = MF.getRegInfo();
2000       return regIsPICBase(BaseReg, MRI);
2001     }
2002     return false;
2003   }
2004
2005   case X86::LEA32r:
2006   case X86::LEA64r: {
2007     if (MI->getOperand(1+X86::AddrScaleAmt).isImm() &&
2008         MI->getOperand(1+X86::AddrIndexReg).isReg() &&
2009         MI->getOperand(1+X86::AddrIndexReg).getReg() == 0 &&
2010         !MI->getOperand(1+X86::AddrDisp).isReg()) {
2011       // lea fi#, lea GV, etc. are all rematerializable.
2012       if (!MI->getOperand(1+X86::AddrBaseReg).isReg())
2013         return true;
2014       unsigned BaseReg = MI->getOperand(1+X86::AddrBaseReg).getReg();
2015       if (BaseReg == 0)
2016         return true;
2017       // Allow re-materialization of lea PICBase + x.
2018       const MachineFunction &MF = *MI->getParent()->getParent();
2019       const MachineRegisterInfo &MRI = MF.getRegInfo();
2020       return regIsPICBase(BaseReg, MRI);
2021     }
2022     return false;
2023   }
2024   }
2025
2026   // All other instructions marked M_REMATERIALIZABLE are always trivially
2027   // rematerializable.
2028   return true;
2029 }
2030
2031 bool X86InstrInfo::isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
2032                                          MachineBasicBlock::iterator I) const {
2033   MachineBasicBlock::iterator E = MBB.end();
2034
2035   // For compile time consideration, if we are not able to determine the
2036   // safety after visiting 4 instructions in each direction, we will assume
2037   // it's not safe.
2038   MachineBasicBlock::iterator Iter = I;
2039   for (unsigned i = 0; Iter != E && i < 4; ++i) {
2040     bool SeenDef = false;
2041     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2042       MachineOperand &MO = Iter->getOperand(j);
2043       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2044         SeenDef = true;
2045       if (!MO.isReg())
2046         continue;
2047       if (MO.getReg() == X86::EFLAGS) {
2048         if (MO.isUse())
2049           return false;
2050         SeenDef = true;
2051       }
2052     }
2053
2054     if (SeenDef)
2055       // This instruction defines EFLAGS, no need to look any further.
2056       return true;
2057     ++Iter;
2058     // Skip over DBG_VALUE.
2059     while (Iter != E && Iter->isDebugValue())
2060       ++Iter;
2061   }
2062
2063   // It is safe to clobber EFLAGS at the end of a block of no successor has it
2064   // live in.
2065   if (Iter == E) {
2066     for (MachineBasicBlock::succ_iterator SI = MBB.succ_begin(),
2067            SE = MBB.succ_end(); SI != SE; ++SI)
2068       if ((*SI)->isLiveIn(X86::EFLAGS))
2069         return false;
2070     return true;
2071   }
2072
2073   MachineBasicBlock::iterator B = MBB.begin();
2074   Iter = I;
2075   for (unsigned i = 0; i < 4; ++i) {
2076     // If we make it to the beginning of the block, it's safe to clobber
2077     // EFLAGS iff EFLAGS is not live-in.
2078     if (Iter == B)
2079       return !MBB.isLiveIn(X86::EFLAGS);
2080
2081     --Iter;
2082     // Skip over DBG_VALUE.
2083     while (Iter != B && Iter->isDebugValue())
2084       --Iter;
2085
2086     bool SawKill = false;
2087     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
2088       MachineOperand &MO = Iter->getOperand(j);
2089       // A register mask may clobber EFLAGS, but we should still look for a
2090       // live EFLAGS def.
2091       if (MO.isRegMask() && MO.clobbersPhysReg(X86::EFLAGS))
2092         SawKill = true;
2093       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
2094         if (MO.isDef()) return MO.isDead();
2095         if (MO.isKill()) SawKill = true;
2096       }
2097     }
2098
2099     if (SawKill)
2100       // This instruction kills EFLAGS and doesn't redefine it, so
2101       // there's no need to look further.
2102       return true;
2103   }
2104
2105   // Conservative answer.
2106   return false;
2107 }
2108
2109 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
2110                                  MachineBasicBlock::iterator I,
2111                                  unsigned DestReg, unsigned SubIdx,
2112                                  const MachineInstr *Orig,
2113                                  const TargetRegisterInfo &TRI) const {
2114   // MOV32r0 is implemented with a xor which clobbers condition code.
2115   // Re-materialize it as movri instructions to avoid side effects.
2116   unsigned Opc = Orig->getOpcode();
2117   if (Opc == X86::MOV32r0 && !isSafeToClobberEFLAGS(MBB, I)) {
2118     DebugLoc DL = Orig->getDebugLoc();
2119     BuildMI(MBB, I, DL, get(X86::MOV32ri)).addOperand(Orig->getOperand(0))
2120       .addImm(0);
2121   } else {
2122     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
2123     MBB.insert(I, MI);
2124   }
2125
2126   MachineInstr *NewMI = std::prev(I);
2127   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
2128 }
2129
2130 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
2131 /// is not marked dead.
2132 static bool hasLiveCondCodeDef(MachineInstr *MI) {
2133   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2134     MachineOperand &MO = MI->getOperand(i);
2135     if (MO.isReg() && MO.isDef() &&
2136         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
2137       return true;
2138     }
2139   }
2140   return false;
2141 }
2142
2143 /// getTruncatedShiftCount - check whether the shift count for a machine operand
2144 /// is non-zero.
2145 inline static unsigned getTruncatedShiftCount(MachineInstr *MI,
2146                                               unsigned ShiftAmtOperandIdx) {
2147   // The shift count is six bits with the REX.W prefix and five bits without.
2148   unsigned ShiftCountMask = (MI->getDesc().TSFlags & X86II::REX_W) ? 63 : 31;
2149   unsigned Imm = MI->getOperand(ShiftAmtOperandIdx).getImm();
2150   return Imm & ShiftCountMask;
2151 }
2152
2153 /// isTruncatedShiftCountForLEA - check whether the given shift count is appropriate
2154 /// can be represented by a LEA instruction.
2155 inline static bool isTruncatedShiftCountForLEA(unsigned ShAmt) {
2156   // Left shift instructions can be transformed into load-effective-address
2157   // instructions if we can encode them appropriately.
2158   // A LEA instruction utilizes a SIB byte to encode it's scale factor.
2159   // The SIB.scale field is two bits wide which means that we can encode any
2160   // shift amount less than 4.
2161   return ShAmt < 4 && ShAmt > 0;
2162 }
2163
2164 bool X86InstrInfo::classifyLEAReg(MachineInstr *MI, const MachineOperand &Src,
2165                                   unsigned Opc, bool AllowSP,
2166                                   unsigned &NewSrc, bool &isKill, bool &isUndef,
2167                                   MachineOperand &ImplicitOp) const {
2168   MachineFunction &MF = *MI->getParent()->getParent();
2169   const TargetRegisterClass *RC;
2170   if (AllowSP) {
2171     RC = Opc != X86::LEA32r ? &X86::GR64RegClass : &X86::GR32RegClass;
2172   } else {
2173     RC = Opc != X86::LEA32r ?
2174       &X86::GR64_NOSPRegClass : &X86::GR32_NOSPRegClass;
2175   }
2176   unsigned SrcReg = Src.getReg();
2177
2178   // For both LEA64 and LEA32 the register already has essentially the right
2179   // type (32-bit or 64-bit) we may just need to forbid SP.
2180   if (Opc != X86::LEA64_32r) {
2181     NewSrc = SrcReg;
2182     isKill = Src.isKill();
2183     isUndef = Src.isUndef();
2184
2185     if (TargetRegisterInfo::isVirtualRegister(NewSrc) &&
2186         !MF.getRegInfo().constrainRegClass(NewSrc, RC))
2187       return false;
2188
2189     return true;
2190   }
2191
2192   // This is for an LEA64_32r and incoming registers are 32-bit. One way or
2193   // another we need to add 64-bit registers to the final MI.
2194   if (TargetRegisterInfo::isPhysicalRegister(SrcReg)) {
2195     ImplicitOp = Src;
2196     ImplicitOp.setImplicit();
2197
2198     NewSrc = getX86SubSuperRegister(Src.getReg(), MVT::i64);
2199     MachineBasicBlock::LivenessQueryResult LQR =
2200       MI->getParent()->computeRegisterLiveness(&getRegisterInfo(), NewSrc, MI);
2201
2202     switch (LQR) {
2203     case MachineBasicBlock::LQR_Unknown:
2204       // We can't give sane liveness flags to the instruction, abandon LEA
2205       // formation.
2206       return false;
2207     case MachineBasicBlock::LQR_Live:
2208       isKill = MI->killsRegister(SrcReg);
2209       isUndef = false;
2210       break;
2211     default:
2212       // The physreg itself is dead, so we have to use it as an <undef>.
2213       isKill = false;
2214       isUndef = true;
2215       break;
2216     }
2217   } else {
2218     // Virtual register of the wrong class, we have to create a temporary 64-bit
2219     // vreg to feed into the LEA.
2220     NewSrc = MF.getRegInfo().createVirtualRegister(RC);
2221     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(),
2222             get(TargetOpcode::COPY))
2223       .addReg(NewSrc, RegState::Define | RegState::Undef, X86::sub_32bit)
2224         .addOperand(Src);
2225
2226     // Which is obviously going to be dead after we're done with it.
2227     isKill = true;
2228     isUndef = false;
2229   }
2230
2231   // We've set all the parameters without issue.
2232   return true;
2233 }
2234
2235 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
2236 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
2237 /// to a 32-bit superregister and then truncating back down to a 16-bit
2238 /// subregister.
2239 MachineInstr *
2240 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
2241                                            MachineFunction::iterator &MFI,
2242                                            MachineBasicBlock::iterator &MBBI,
2243                                            LiveVariables *LV) const {
2244   MachineInstr *MI = MBBI;
2245   unsigned Dest = MI->getOperand(0).getReg();
2246   unsigned Src = MI->getOperand(1).getReg();
2247   bool isDead = MI->getOperand(0).isDead();
2248   bool isKill = MI->getOperand(1).isKill();
2249
2250   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
2251   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
2252   unsigned Opc, leaInReg;
2253   if (Subtarget.is64Bit()) {
2254     Opc = X86::LEA64_32r;
2255     leaInReg = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2256   } else {
2257     Opc = X86::LEA32r;
2258     leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2259   }
2260
2261   // Build and insert into an implicit UNDEF value. This is OK because
2262   // well be shifting and then extracting the lower 16-bits.
2263   // This has the potential to cause partial register stall. e.g.
2264   //   movw    (%rbp,%rcx,2), %dx
2265   //   leal    -65(%rdx), %esi
2266   // But testing has shown this *does* help performance in 64-bit mode (at
2267   // least on modern x86 machines).
2268   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
2269   MachineInstr *InsMI =
2270     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2271     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
2272     .addReg(Src, getKillRegState(isKill));
2273
2274   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
2275                                     get(Opc), leaOutReg);
2276   switch (MIOpc) {
2277   default: llvm_unreachable("Unreachable!");
2278   case X86::SHL16ri: {
2279     unsigned ShAmt = MI->getOperand(2).getImm();
2280     MIB.addReg(0).addImm(1 << ShAmt)
2281        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
2282     break;
2283   }
2284   case X86::INC16r:
2285     addRegOffset(MIB, leaInReg, true, 1);
2286     break;
2287   case X86::DEC16r:
2288     addRegOffset(MIB, leaInReg, true, -1);
2289     break;
2290   case X86::ADD16ri:
2291   case X86::ADD16ri8:
2292   case X86::ADD16ri_DB:
2293   case X86::ADD16ri8_DB:
2294     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
2295     break;
2296   case X86::ADD16rr:
2297   case X86::ADD16rr_DB: {
2298     unsigned Src2 = MI->getOperand(2).getReg();
2299     bool isKill2 = MI->getOperand(2).isKill();
2300     unsigned leaInReg2 = 0;
2301     MachineInstr *InsMI2 = nullptr;
2302     if (Src == Src2) {
2303       // ADD16rr %reg1028<kill>, %reg1028
2304       // just a single insert_subreg.
2305       addRegReg(MIB, leaInReg, true, leaInReg, false);
2306     } else {
2307       if (Subtarget.is64Bit())
2308         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR64_NOSPRegClass);
2309       else
2310         leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
2311       // Build and insert into an implicit UNDEF value. This is OK because
2312       // well be shifting and then extracting the lower 16-bits.
2313       BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF),leaInReg2);
2314       InsMI2 =
2315         BuildMI(*MFI, &*MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
2316         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
2317         .addReg(Src2, getKillRegState(isKill2));
2318       addRegReg(MIB, leaInReg, true, leaInReg2, true);
2319     }
2320     if (LV && isKill2 && InsMI2)
2321       LV->replaceKillInstruction(Src2, MI, InsMI2);
2322     break;
2323   }
2324   }
2325
2326   MachineInstr *NewMI = MIB;
2327   MachineInstr *ExtMI =
2328     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
2329     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
2330     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
2331
2332   if (LV) {
2333     // Update live variables
2334     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
2335     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
2336     if (isKill)
2337       LV->replaceKillInstruction(Src, MI, InsMI);
2338     if (isDead)
2339       LV->replaceKillInstruction(Dest, MI, ExtMI);
2340   }
2341
2342   return ExtMI;
2343 }
2344
2345 /// convertToThreeAddress - This method must be implemented by targets that
2346 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
2347 /// may be able to convert a two-address instruction into a true
2348 /// three-address instruction on demand.  This allows the X86 target (for
2349 /// example) to convert ADD and SHL instructions into LEA instructions if they
2350 /// would require register copies due to two-addressness.
2351 ///
2352 /// This method returns a null pointer if the transformation cannot be
2353 /// performed, otherwise it returns the new instruction.
2354 ///
2355 MachineInstr *
2356 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
2357                                     MachineBasicBlock::iterator &MBBI,
2358                                     LiveVariables *LV) const {
2359   MachineInstr *MI = MBBI;
2360
2361   // The following opcodes also sets the condition code register(s). Only
2362   // convert them to equivalent lea if the condition code register def's
2363   // are dead!
2364   if (hasLiveCondCodeDef(MI))
2365     return nullptr;
2366
2367   MachineFunction &MF = *MI->getParent()->getParent();
2368   // All instructions input are two-addr instructions.  Get the known operands.
2369   const MachineOperand &Dest = MI->getOperand(0);
2370   const MachineOperand &Src = MI->getOperand(1);
2371
2372   MachineInstr *NewMI = nullptr;
2373   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
2374   // we have better subtarget support, enable the 16-bit LEA generation here.
2375   // 16-bit LEA is also slow on Core2.
2376   bool DisableLEA16 = true;
2377   bool is64Bit = Subtarget.is64Bit();
2378
2379   unsigned MIOpc = MI->getOpcode();
2380   switch (MIOpc) {
2381   default: return nullptr;
2382   case X86::SHL64ri: {
2383     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2384     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2385     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2386
2387     // LEA can't handle RSP.
2388     if (TargetRegisterInfo::isVirtualRegister(Src.getReg()) &&
2389         !MF.getRegInfo().constrainRegClass(Src.getReg(),
2390                                            &X86::GR64_NOSPRegClass))
2391       return nullptr;
2392
2393     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2394       .addOperand(Dest)
2395       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2396     break;
2397   }
2398   case X86::SHL32ri: {
2399     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2400     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2401     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2402
2403     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2404
2405     // LEA can't handle ESP.
2406     bool isKill, isUndef;
2407     unsigned SrcReg;
2408     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2409     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2410                         SrcReg, isKill, isUndef, ImplicitOp))
2411       return nullptr;
2412
2413     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2414       .addOperand(Dest)
2415       .addReg(0).addImm(1 << ShAmt)
2416       .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef))
2417       .addImm(0).addReg(0);
2418     if (ImplicitOp.getReg() != 0)
2419       MIB.addOperand(ImplicitOp);
2420     NewMI = MIB;
2421
2422     break;
2423   }
2424   case X86::SHL16ri: {
2425     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
2426     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
2427     if (!isTruncatedShiftCountForLEA(ShAmt)) return nullptr;
2428
2429     if (DisableLEA16)
2430       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : nullptr;
2431     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2432       .addOperand(Dest)
2433       .addReg(0).addImm(1 << ShAmt).addOperand(Src).addImm(0).addReg(0);
2434     break;
2435   }
2436   case X86::INC64r:
2437   case X86::INC32r: {
2438     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2439     unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
2440       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2441     bool isKill, isUndef;
2442     unsigned SrcReg;
2443     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2444     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2445                         SrcReg, isKill, isUndef, ImplicitOp))
2446       return nullptr;
2447
2448     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2449         .addOperand(Dest)
2450         .addReg(SrcReg, getKillRegState(isKill) | getUndefRegState(isUndef));
2451     if (ImplicitOp.getReg() != 0)
2452       MIB.addOperand(ImplicitOp);
2453
2454     NewMI = addOffset(MIB, 1);
2455     break;
2456   }
2457   case X86::INC16r:
2458     if (DisableLEA16)
2459       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2460                      : nullptr;
2461     assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
2462     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2463                       .addOperand(Dest).addOperand(Src), 1);
2464     break;
2465   case X86::DEC64r:
2466   case X86::DEC32r: {
2467     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2468     unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
2469       : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
2470
2471     bool isKill, isUndef;
2472     unsigned SrcReg;
2473     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2474     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ false,
2475                         SrcReg, isKill, isUndef, ImplicitOp))
2476       return nullptr;
2477
2478     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2479         .addOperand(Dest)
2480         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2481     if (ImplicitOp.getReg() != 0)
2482       MIB.addOperand(ImplicitOp);
2483
2484     NewMI = addOffset(MIB, -1);
2485
2486     break;
2487   }
2488   case X86::DEC16r:
2489     if (DisableLEA16)
2490       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2491                      : nullptr;
2492     assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
2493     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2494                       .addOperand(Dest).addOperand(Src), -1);
2495     break;
2496   case X86::ADD64rr:
2497   case X86::ADD64rr_DB:
2498   case X86::ADD32rr:
2499   case X86::ADD32rr_DB: {
2500     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2501     unsigned Opc;
2502     if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB)
2503       Opc = X86::LEA64r;
2504     else
2505       Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2506
2507     bool isKill, isUndef;
2508     unsigned SrcReg;
2509     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2510     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2511                         SrcReg, isKill, isUndef, ImplicitOp))
2512       return nullptr;
2513
2514     const MachineOperand &Src2 = MI->getOperand(2);
2515     bool isKill2, isUndef2;
2516     unsigned SrcReg2;
2517     MachineOperand ImplicitOp2 = MachineOperand::CreateReg(0, false);
2518     if (!classifyLEAReg(MI, Src2, Opc, /*AllowSP=*/ false,
2519                         SrcReg2, isKill2, isUndef2, ImplicitOp2))
2520       return nullptr;
2521
2522     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2523       .addOperand(Dest);
2524     if (ImplicitOp.getReg() != 0)
2525       MIB.addOperand(ImplicitOp);
2526     if (ImplicitOp2.getReg() != 0)
2527       MIB.addOperand(ImplicitOp2);
2528
2529     NewMI = addRegReg(MIB, SrcReg, isKill, SrcReg2, isKill2);
2530
2531     // Preserve undefness of the operands.
2532     NewMI->getOperand(1).setIsUndef(isUndef);
2533     NewMI->getOperand(3).setIsUndef(isUndef2);
2534
2535     if (LV && Src2.isKill())
2536       LV->replaceKillInstruction(SrcReg2, MI, NewMI);
2537     break;
2538   }
2539   case X86::ADD16rr:
2540   case X86::ADD16rr_DB: {
2541     if (DisableLEA16)
2542       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2543                      : nullptr;
2544     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2545     unsigned Src2 = MI->getOperand(2).getReg();
2546     bool isKill2 = MI->getOperand(2).isKill();
2547     NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2548                       .addOperand(Dest),
2549                       Src.getReg(), Src.isKill(), Src2, isKill2);
2550
2551     // Preserve undefness of the operands.
2552     bool isUndef = MI->getOperand(1).isUndef();
2553     bool isUndef2 = MI->getOperand(2).isUndef();
2554     NewMI->getOperand(1).setIsUndef(isUndef);
2555     NewMI->getOperand(3).setIsUndef(isUndef2);
2556
2557     if (LV && isKill2)
2558       LV->replaceKillInstruction(Src2, MI, NewMI);
2559     break;
2560   }
2561   case X86::ADD64ri32:
2562   case X86::ADD64ri8:
2563   case X86::ADD64ri32_DB:
2564   case X86::ADD64ri8_DB:
2565     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2566     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
2567                       .addOperand(Dest).addOperand(Src),
2568                       MI->getOperand(2).getImm());
2569     break;
2570   case X86::ADD32ri:
2571   case X86::ADD32ri8:
2572   case X86::ADD32ri_DB:
2573   case X86::ADD32ri8_DB: {
2574     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2575     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
2576
2577     bool isKill, isUndef;
2578     unsigned SrcReg;
2579     MachineOperand ImplicitOp = MachineOperand::CreateReg(0, false);
2580     if (!classifyLEAReg(MI, Src, Opc, /*AllowSP=*/ true,
2581                         SrcReg, isKill, isUndef, ImplicitOp))
2582       return nullptr;
2583
2584     MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), get(Opc))
2585         .addOperand(Dest)
2586         .addReg(SrcReg, getUndefRegState(isUndef) | getKillRegState(isKill));
2587     if (ImplicitOp.getReg() != 0)
2588       MIB.addOperand(ImplicitOp);
2589
2590     NewMI = addOffset(MIB, MI->getOperand(2).getImm());
2591     break;
2592   }
2593   case X86::ADD16ri:
2594   case X86::ADD16ri8:
2595   case X86::ADD16ri_DB:
2596   case X86::ADD16ri8_DB:
2597     if (DisableLEA16)
2598       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV)
2599                      : nullptr;
2600     assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
2601     NewMI = addOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
2602                       .addOperand(Dest).addOperand(Src),
2603                       MI->getOperand(2).getImm());
2604     break;
2605   }
2606
2607   if (!NewMI) return nullptr;
2608
2609   if (LV) {  // Update live variables
2610     if (Src.isKill())
2611       LV->replaceKillInstruction(Src.getReg(), MI, NewMI);
2612     if (Dest.isDead())
2613       LV->replaceKillInstruction(Dest.getReg(), MI, NewMI);
2614   }
2615
2616   MFI->insert(MBBI, NewMI);          // Insert the new inst
2617   return NewMI;
2618 }
2619
2620 /// commuteInstruction - We have a few instructions that must be hacked on to
2621 /// commute them.
2622 ///
2623 MachineInstr *
2624 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
2625   switch (MI->getOpcode()) {
2626   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
2627   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
2628   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
2629   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
2630   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
2631   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
2632     unsigned Opc;
2633     unsigned Size;
2634     switch (MI->getOpcode()) {
2635     default: llvm_unreachable("Unreachable!");
2636     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
2637     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
2638     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
2639     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
2640     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
2641     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
2642     }
2643     unsigned Amt = MI->getOperand(3).getImm();
2644     if (NewMI) {
2645       MachineFunction &MF = *MI->getParent()->getParent();
2646       MI = MF.CloneMachineInstr(MI);
2647       NewMI = false;
2648     }
2649     MI->setDesc(get(Opc));
2650     MI->getOperand(3).setImm(Size-Amt);
2651     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2652   }
2653   case X86::BLENDPDrri:
2654   case X86::BLENDPSrri:
2655   case X86::PBLENDWrri:
2656   case X86::VBLENDPDrri:
2657   case X86::VBLENDPSrri:
2658   case X86::VBLENDPDYrri:
2659   case X86::VBLENDPSYrri:
2660   case X86::VPBLENDDrri:
2661   case X86::VPBLENDWrri:
2662   case X86::VPBLENDDYrri:
2663   case X86::VPBLENDWYrri:{
2664     unsigned Mask;
2665     switch (MI->getOpcode()) {
2666     default: llvm_unreachable("Unreachable!");
2667     case X86::BLENDPDrri:    Mask = 0x03; break;
2668     case X86::BLENDPSrri:    Mask = 0x0F; break;
2669     case X86::PBLENDWrri:    Mask = 0xFF; break;
2670     case X86::VBLENDPDrri:   Mask = 0x03; break;
2671     case X86::VBLENDPSrri:   Mask = 0x0F; break;
2672     case X86::VBLENDPDYrri:  Mask = 0x0F; break;
2673     case X86::VBLENDPSYrri:  Mask = 0xFF; break;
2674     case X86::VPBLENDDrri:   Mask = 0x0F; break;
2675     case X86::VPBLENDWrri:   Mask = 0xFF; break;
2676     case X86::VPBLENDDYrri:  Mask = 0xFF; break;
2677     case X86::VPBLENDWYrri:  Mask = 0xFF; break;
2678     }
2679     // Only the least significant bits of Imm are used.
2680     unsigned Imm = MI->getOperand(3).getImm() & Mask;
2681     if (NewMI) {
2682       MachineFunction &MF = *MI->getParent()->getParent();
2683       MI = MF.CloneMachineInstr(MI);
2684       NewMI = false;
2685     }
2686     MI->getOperand(3).setImm(Mask ^ Imm);
2687     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2688   }
2689   case X86::PCLMULQDQrr:
2690   case X86::VPCLMULQDQrr:{
2691     // SRC1 64bits = Imm[0] ? SRC1[127:64] : SRC1[63:0]
2692     // SRC2 64bits = Imm[4] ? SRC2[127:64] : SRC2[63:0]
2693     unsigned Imm = MI->getOperand(3).getImm();
2694     unsigned Src1Hi = Imm & 0x01;
2695     unsigned Src2Hi = Imm & 0x10;
2696     if (NewMI) {
2697       MachineFunction &MF = *MI->getParent()->getParent();
2698       MI = MF.CloneMachineInstr(MI);
2699       NewMI = false;
2700     }
2701     MI->getOperand(3).setImm((Src1Hi << 4) | (Src2Hi >> 4));
2702     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2703   }
2704   case X86::CMOVB16rr:  case X86::CMOVB32rr:  case X86::CMOVB64rr:
2705   case X86::CMOVAE16rr: case X86::CMOVAE32rr: case X86::CMOVAE64rr:
2706   case X86::CMOVE16rr:  case X86::CMOVE32rr:  case X86::CMOVE64rr:
2707   case X86::CMOVNE16rr: case X86::CMOVNE32rr: case X86::CMOVNE64rr:
2708   case X86::CMOVBE16rr: case X86::CMOVBE32rr: case X86::CMOVBE64rr:
2709   case X86::CMOVA16rr:  case X86::CMOVA32rr:  case X86::CMOVA64rr:
2710   case X86::CMOVL16rr:  case X86::CMOVL32rr:  case X86::CMOVL64rr:
2711   case X86::CMOVGE16rr: case X86::CMOVGE32rr: case X86::CMOVGE64rr:
2712   case X86::CMOVLE16rr: case X86::CMOVLE32rr: case X86::CMOVLE64rr:
2713   case X86::CMOVG16rr:  case X86::CMOVG32rr:  case X86::CMOVG64rr:
2714   case X86::CMOVS16rr:  case X86::CMOVS32rr:  case X86::CMOVS64rr:
2715   case X86::CMOVNS16rr: case X86::CMOVNS32rr: case X86::CMOVNS64rr:
2716   case X86::CMOVP16rr:  case X86::CMOVP32rr:  case X86::CMOVP64rr:
2717   case X86::CMOVNP16rr: case X86::CMOVNP32rr: case X86::CMOVNP64rr:
2718   case X86::CMOVO16rr:  case X86::CMOVO32rr:  case X86::CMOVO64rr:
2719   case X86::CMOVNO16rr: case X86::CMOVNO32rr: case X86::CMOVNO64rr: {
2720     unsigned Opc;
2721     switch (MI->getOpcode()) {
2722     default: llvm_unreachable("Unreachable!");
2723     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
2724     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
2725     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
2726     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
2727     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
2728     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
2729     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
2730     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
2731     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
2732     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
2733     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
2734     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
2735     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
2736     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
2737     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
2738     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
2739     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
2740     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
2741     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
2742     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
2743     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
2744     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
2745     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
2746     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
2747     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
2748     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
2749     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
2750     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
2751     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
2752     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
2753     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
2754     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
2755     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
2756     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
2757     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
2758     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
2759     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
2760     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
2761     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
2762     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
2763     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
2764     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
2765     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
2766     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
2767     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
2768     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
2769     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
2770     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
2771     }
2772     if (NewMI) {
2773       MachineFunction &MF = *MI->getParent()->getParent();
2774       MI = MF.CloneMachineInstr(MI);
2775       NewMI = false;
2776     }
2777     MI->setDesc(get(Opc));
2778     // Fallthrough intended.
2779   }
2780   default:
2781     return TargetInstrInfo::commuteInstruction(MI, NewMI);
2782   }
2783 }
2784
2785 bool X86InstrInfo::findCommutedOpIndices(MachineInstr *MI, unsigned &SrcOpIdx1,
2786                                          unsigned &SrcOpIdx2) const {
2787   switch (MI->getOpcode()) {
2788     case X86::BLENDPDrri:
2789     case X86::BLENDPSrri:
2790     case X86::PBLENDWrri:
2791     case X86::VBLENDPDrri:
2792     case X86::VBLENDPSrri:
2793     case X86::VBLENDPDYrri:
2794     case X86::VBLENDPSYrri:
2795     case X86::VPBLENDDrri:
2796     case X86::VPBLENDDYrri:
2797     case X86::VPBLENDWrri:
2798     case X86::VPBLENDWYrri:
2799       SrcOpIdx1 = 1;
2800       SrcOpIdx2 = 2;
2801       return true;
2802     case X86::VFMADDPDr231r:
2803     case X86::VFMADDPSr231r:
2804     case X86::VFMADDSDr231r:
2805     case X86::VFMADDSSr231r:
2806     case X86::VFMSUBPDr231r:
2807     case X86::VFMSUBPSr231r:
2808     case X86::VFMSUBSDr231r:
2809     case X86::VFMSUBSSr231r:
2810     case X86::VFNMADDPDr231r:
2811     case X86::VFNMADDPSr231r:
2812     case X86::VFNMADDSDr231r:
2813     case X86::VFNMADDSSr231r:
2814     case X86::VFNMSUBPDr231r:
2815     case X86::VFNMSUBPSr231r:
2816     case X86::VFNMSUBSDr231r:
2817     case X86::VFNMSUBSSr231r:
2818     case X86::VFMADDPDr231rY:
2819     case X86::VFMADDPSr231rY:
2820     case X86::VFMSUBPDr231rY:
2821     case X86::VFMSUBPSr231rY:
2822     case X86::VFNMADDPDr231rY:
2823     case X86::VFNMADDPSr231rY:
2824     case X86::VFNMSUBPDr231rY:
2825     case X86::VFNMSUBPSr231rY:
2826       SrcOpIdx1 = 2;
2827       SrcOpIdx2 = 3;
2828       return true;
2829     default:
2830       return TargetInstrInfo::findCommutedOpIndices(MI, SrcOpIdx1, SrcOpIdx2);
2831   }
2832 }
2833
2834 static X86::CondCode getCondFromBranchOpc(unsigned BrOpc) {
2835   switch (BrOpc) {
2836   default: return X86::COND_INVALID;
2837   case X86::JE_1:  return X86::COND_E;
2838   case X86::JNE_1: return X86::COND_NE;
2839   case X86::JL_1:  return X86::COND_L;
2840   case X86::JLE_1: return X86::COND_LE;
2841   case X86::JG_1:  return X86::COND_G;
2842   case X86::JGE_1: return X86::COND_GE;
2843   case X86::JB_1:  return X86::COND_B;
2844   case X86::JBE_1: return X86::COND_BE;
2845   case X86::JA_1:  return X86::COND_A;
2846   case X86::JAE_1: return X86::COND_AE;
2847   case X86::JS_1:  return X86::COND_S;
2848   case X86::JNS_1: return X86::COND_NS;
2849   case X86::JP_1:  return X86::COND_P;
2850   case X86::JNP_1: return X86::COND_NP;
2851   case X86::JO_1:  return X86::COND_O;
2852   case X86::JNO_1: return X86::COND_NO;
2853   }
2854 }
2855
2856 /// getCondFromSETOpc - return condition code of a SET opcode.
2857 static X86::CondCode getCondFromSETOpc(unsigned Opc) {
2858   switch (Opc) {
2859   default: return X86::COND_INVALID;
2860   case X86::SETAr:  case X86::SETAm:  return X86::COND_A;
2861   case X86::SETAEr: case X86::SETAEm: return X86::COND_AE;
2862   case X86::SETBr:  case X86::SETBm:  return X86::COND_B;
2863   case X86::SETBEr: case X86::SETBEm: return X86::COND_BE;
2864   case X86::SETEr:  case X86::SETEm:  return X86::COND_E;
2865   case X86::SETGr:  case X86::SETGm:  return X86::COND_G;
2866   case X86::SETGEr: case X86::SETGEm: return X86::COND_GE;
2867   case X86::SETLr:  case X86::SETLm:  return X86::COND_L;
2868   case X86::SETLEr: case X86::SETLEm: return X86::COND_LE;
2869   case X86::SETNEr: case X86::SETNEm: return X86::COND_NE;
2870   case X86::SETNOr: case X86::SETNOm: return X86::COND_NO;
2871   case X86::SETNPr: case X86::SETNPm: return X86::COND_NP;
2872   case X86::SETNSr: case X86::SETNSm: return X86::COND_NS;
2873   case X86::SETOr:  case X86::SETOm:  return X86::COND_O;
2874   case X86::SETPr:  case X86::SETPm:  return X86::COND_P;
2875   case X86::SETSr:  case X86::SETSm:  return X86::COND_S;
2876   }
2877 }
2878
2879 /// getCondFromCmovOpc - return condition code of a CMov opcode.
2880 X86::CondCode X86::getCondFromCMovOpc(unsigned Opc) {
2881   switch (Opc) {
2882   default: return X86::COND_INVALID;
2883   case X86::CMOVA16rm:  case X86::CMOVA16rr:  case X86::CMOVA32rm:
2884   case X86::CMOVA32rr:  case X86::CMOVA64rm:  case X86::CMOVA64rr:
2885     return X86::COND_A;
2886   case X86::CMOVAE16rm: case X86::CMOVAE16rr: case X86::CMOVAE32rm:
2887   case X86::CMOVAE32rr: case X86::CMOVAE64rm: case X86::CMOVAE64rr:
2888     return X86::COND_AE;
2889   case X86::CMOVB16rm:  case X86::CMOVB16rr:  case X86::CMOVB32rm:
2890   case X86::CMOVB32rr:  case X86::CMOVB64rm:  case X86::CMOVB64rr:
2891     return X86::COND_B;
2892   case X86::CMOVBE16rm: case X86::CMOVBE16rr: case X86::CMOVBE32rm:
2893   case X86::CMOVBE32rr: case X86::CMOVBE64rm: case X86::CMOVBE64rr:
2894     return X86::COND_BE;
2895   case X86::CMOVE16rm:  case X86::CMOVE16rr:  case X86::CMOVE32rm:
2896   case X86::CMOVE32rr:  case X86::CMOVE64rm:  case X86::CMOVE64rr:
2897     return X86::COND_E;
2898   case X86::CMOVG16rm:  case X86::CMOVG16rr:  case X86::CMOVG32rm:
2899   case X86::CMOVG32rr:  case X86::CMOVG64rm:  case X86::CMOVG64rr:
2900     return X86::COND_G;
2901   case X86::CMOVGE16rm: case X86::CMOVGE16rr: case X86::CMOVGE32rm:
2902   case X86::CMOVGE32rr: case X86::CMOVGE64rm: case X86::CMOVGE64rr:
2903     return X86::COND_GE;
2904   case X86::CMOVL16rm:  case X86::CMOVL16rr:  case X86::CMOVL32rm:
2905   case X86::CMOVL32rr:  case X86::CMOVL64rm:  case X86::CMOVL64rr:
2906     return X86::COND_L;
2907   case X86::CMOVLE16rm: case X86::CMOVLE16rr: case X86::CMOVLE32rm:
2908   case X86::CMOVLE32rr: case X86::CMOVLE64rm: case X86::CMOVLE64rr:
2909     return X86::COND_LE;
2910   case X86::CMOVNE16rm: case X86::CMOVNE16rr: case X86::CMOVNE32rm:
2911   case X86::CMOVNE32rr: case X86::CMOVNE64rm: case X86::CMOVNE64rr:
2912     return X86::COND_NE;
2913   case X86::CMOVNO16rm: case X86::CMOVNO16rr: case X86::CMOVNO32rm:
2914   case X86::CMOVNO32rr: case X86::CMOVNO64rm: case X86::CMOVNO64rr:
2915     return X86::COND_NO;
2916   case X86::CMOVNP16rm: case X86::CMOVNP16rr: case X86::CMOVNP32rm:
2917   case X86::CMOVNP32rr: case X86::CMOVNP64rm: case X86::CMOVNP64rr:
2918     return X86::COND_NP;
2919   case X86::CMOVNS16rm: case X86::CMOVNS16rr: case X86::CMOVNS32rm:
2920   case X86::CMOVNS32rr: case X86::CMOVNS64rm: case X86::CMOVNS64rr:
2921     return X86::COND_NS;
2922   case X86::CMOVO16rm:  case X86::CMOVO16rr:  case X86::CMOVO32rm:
2923   case X86::CMOVO32rr:  case X86::CMOVO64rm:  case X86::CMOVO64rr:
2924     return X86::COND_O;
2925   case X86::CMOVP16rm:  case X86::CMOVP16rr:  case X86::CMOVP32rm:
2926   case X86::CMOVP32rr:  case X86::CMOVP64rm:  case X86::CMOVP64rr:
2927     return X86::COND_P;
2928   case X86::CMOVS16rm:  case X86::CMOVS16rr:  case X86::CMOVS32rm:
2929   case X86::CMOVS32rr:  case X86::CMOVS64rm:  case X86::CMOVS64rr:
2930     return X86::COND_S;
2931   }
2932 }
2933
2934 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
2935   switch (CC) {
2936   default: llvm_unreachable("Illegal condition code!");
2937   case X86::COND_E:  return X86::JE_1;
2938   case X86::COND_NE: return X86::JNE_1;
2939   case X86::COND_L:  return X86::JL_1;
2940   case X86::COND_LE: return X86::JLE_1;
2941   case X86::COND_G:  return X86::JG_1;
2942   case X86::COND_GE: return X86::JGE_1;
2943   case X86::COND_B:  return X86::JB_1;
2944   case X86::COND_BE: return X86::JBE_1;
2945   case X86::COND_A:  return X86::JA_1;
2946   case X86::COND_AE: return X86::JAE_1;
2947   case X86::COND_S:  return X86::JS_1;
2948   case X86::COND_NS: return X86::JNS_1;
2949   case X86::COND_P:  return X86::JP_1;
2950   case X86::COND_NP: return X86::JNP_1;
2951   case X86::COND_O:  return X86::JO_1;
2952   case X86::COND_NO: return X86::JNO_1;
2953   }
2954 }
2955
2956 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
2957 /// e.g. turning COND_E to COND_NE.
2958 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
2959   switch (CC) {
2960   default: llvm_unreachable("Illegal condition code!");
2961   case X86::COND_E:  return X86::COND_NE;
2962   case X86::COND_NE: return X86::COND_E;
2963   case X86::COND_L:  return X86::COND_GE;
2964   case X86::COND_LE: return X86::COND_G;
2965   case X86::COND_G:  return X86::COND_LE;
2966   case X86::COND_GE: return X86::COND_L;
2967   case X86::COND_B:  return X86::COND_AE;
2968   case X86::COND_BE: return X86::COND_A;
2969   case X86::COND_A:  return X86::COND_BE;
2970   case X86::COND_AE: return X86::COND_B;
2971   case X86::COND_S:  return X86::COND_NS;
2972   case X86::COND_NS: return X86::COND_S;
2973   case X86::COND_P:  return X86::COND_NP;
2974   case X86::COND_NP: return X86::COND_P;
2975   case X86::COND_O:  return X86::COND_NO;
2976   case X86::COND_NO: return X86::COND_O;
2977   }
2978 }
2979
2980 /// getSwappedCondition - assume the flags are set by MI(a,b), return
2981 /// the condition code if we modify the instructions such that flags are
2982 /// set by MI(b,a).
2983 static X86::CondCode getSwappedCondition(X86::CondCode CC) {
2984   switch (CC) {
2985   default: return X86::COND_INVALID;
2986   case X86::COND_E:  return X86::COND_E;
2987   case X86::COND_NE: return X86::COND_NE;
2988   case X86::COND_L:  return X86::COND_G;
2989   case X86::COND_LE: return X86::COND_GE;
2990   case X86::COND_G:  return X86::COND_L;
2991   case X86::COND_GE: return X86::COND_LE;
2992   case X86::COND_B:  return X86::COND_A;
2993   case X86::COND_BE: return X86::COND_AE;
2994   case X86::COND_A:  return X86::COND_B;
2995   case X86::COND_AE: return X86::COND_BE;
2996   }
2997 }
2998
2999 /// getSETFromCond - Return a set opcode for the given condition and
3000 /// whether it has memory operand.
3001 unsigned X86::getSETFromCond(CondCode CC, bool HasMemoryOperand) {
3002   static const uint16_t Opc[16][2] = {
3003     { X86::SETAr,  X86::SETAm  },
3004     { X86::SETAEr, X86::SETAEm },
3005     { X86::SETBr,  X86::SETBm  },
3006     { X86::SETBEr, X86::SETBEm },
3007     { X86::SETEr,  X86::SETEm  },
3008     { X86::SETGr,  X86::SETGm  },
3009     { X86::SETGEr, X86::SETGEm },
3010     { X86::SETLr,  X86::SETLm  },
3011     { X86::SETLEr, X86::SETLEm },
3012     { X86::SETNEr, X86::SETNEm },
3013     { X86::SETNOr, X86::SETNOm },
3014     { X86::SETNPr, X86::SETNPm },
3015     { X86::SETNSr, X86::SETNSm },
3016     { X86::SETOr,  X86::SETOm  },
3017     { X86::SETPr,  X86::SETPm  },
3018     { X86::SETSr,  X86::SETSm  }
3019   };
3020
3021   assert(CC <= LAST_VALID_COND && "Can only handle standard cond codes");
3022   return Opc[CC][HasMemoryOperand ? 1 : 0];
3023 }
3024
3025 /// getCMovFromCond - Return a cmov opcode for the given condition,
3026 /// register size in bytes, and operand type.
3027 unsigned X86::getCMovFromCond(CondCode CC, unsigned RegBytes,
3028                               bool HasMemoryOperand) {
3029   static const uint16_t Opc[32][3] = {
3030     { X86::CMOVA16rr,  X86::CMOVA32rr,  X86::CMOVA64rr  },
3031     { X86::CMOVAE16rr, X86::CMOVAE32rr, X86::CMOVAE64rr },
3032     { X86::CMOVB16rr,  X86::CMOVB32rr,  X86::CMOVB64rr  },
3033     { X86::CMOVBE16rr, X86::CMOVBE32rr, X86::CMOVBE64rr },
3034     { X86::CMOVE16rr,  X86::CMOVE32rr,  X86::CMOVE64rr  },
3035     { X86::CMOVG16rr,  X86::CMOVG32rr,  X86::CMOVG64rr  },
3036     { X86::CMOVGE16rr, X86::CMOVGE32rr, X86::CMOVGE64rr },
3037     { X86::CMOVL16rr,  X86::CMOVL32rr,  X86::CMOVL64rr  },
3038     { X86::CMOVLE16rr, X86::CMOVLE32rr, X86::CMOVLE64rr },
3039     { X86::CMOVNE16rr, X86::CMOVNE32rr, X86::CMOVNE64rr },
3040     { X86::CMOVNO16rr, X86::CMOVNO32rr, X86::CMOVNO64rr },
3041     { X86::CMOVNP16rr, X86::CMOVNP32rr, X86::CMOVNP64rr },
3042     { X86::CMOVNS16rr, X86::CMOVNS32rr, X86::CMOVNS64rr },
3043     { X86::CMOVO16rr,  X86::CMOVO32rr,  X86::CMOVO64rr  },
3044     { X86::CMOVP16rr,  X86::CMOVP32rr,  X86::CMOVP64rr  },
3045     { X86::CMOVS16rr,  X86::CMOVS32rr,  X86::CMOVS64rr  },
3046     { X86::CMOVA16rm,  X86::CMOVA32rm,  X86::CMOVA64rm  },
3047     { X86::CMOVAE16rm, X86::CMOVAE32rm, X86::CMOVAE64rm },
3048     { X86::CMOVB16rm,  X86::CMOVB32rm,  X86::CMOVB64rm  },
3049     { X86::CMOVBE16rm, X86::CMOVBE32rm, X86::CMOVBE64rm },
3050     { X86::CMOVE16rm,  X86::CMOVE32rm,  X86::CMOVE64rm  },
3051     { X86::CMOVG16rm,  X86::CMOVG32rm,  X86::CMOVG64rm  },
3052     { X86::CMOVGE16rm, X86::CMOVGE32rm, X86::CMOVGE64rm },
3053     { X86::CMOVL16rm,  X86::CMOVL32rm,  X86::CMOVL64rm  },
3054     { X86::CMOVLE16rm, X86::CMOVLE32rm, X86::CMOVLE64rm },
3055     { X86::CMOVNE16rm, X86::CMOVNE32rm, X86::CMOVNE64rm },
3056     { X86::CMOVNO16rm, X86::CMOVNO32rm, X86::CMOVNO64rm },
3057     { X86::CMOVNP16rm, X86::CMOVNP32rm, X86::CMOVNP64rm },
3058     { X86::CMOVNS16rm, X86::CMOVNS32rm, X86::CMOVNS64rm },
3059     { X86::CMOVO16rm,  X86::CMOVO32rm,  X86::CMOVO64rm  },
3060     { X86::CMOVP16rm,  X86::CMOVP32rm,  X86::CMOVP64rm  },
3061     { X86::CMOVS16rm,  X86::CMOVS32rm,  X86::CMOVS64rm  }
3062   };
3063
3064   assert(CC < 16 && "Can only handle standard cond codes");
3065   unsigned Idx = HasMemoryOperand ? 16+CC : CC;
3066   switch(RegBytes) {
3067   default: llvm_unreachable("Illegal register size!");
3068   case 2: return Opc[Idx][0];
3069   case 4: return Opc[Idx][1];
3070   case 8: return Opc[Idx][2];
3071   }
3072 }
3073
3074 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
3075   if (!MI->isTerminator()) return false;
3076
3077   // Conditional branch is a special case.
3078   if (MI->isBranch() && !MI->isBarrier())
3079     return true;
3080   if (!MI->isPredicable())
3081     return true;
3082   return !isPredicated(MI);
3083 }
3084
3085 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
3086                                  MachineBasicBlock *&TBB,
3087                                  MachineBasicBlock *&FBB,
3088                                  SmallVectorImpl<MachineOperand> &Cond,
3089                                  bool AllowModify) const {
3090   // Start from the bottom of the block and work up, examining the
3091   // terminator instructions.
3092   MachineBasicBlock::iterator I = MBB.end();
3093   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
3094   while (I != MBB.begin()) {
3095     --I;
3096     if (I->isDebugValue())
3097       continue;
3098
3099     // Working from the bottom, when we see a non-terminator instruction, we're
3100     // done.
3101     if (!isUnpredicatedTerminator(I))
3102       break;
3103
3104     // A terminator that isn't a branch can't easily be handled by this
3105     // analysis.
3106     if (!I->isBranch())
3107       return true;
3108
3109     // Handle unconditional branches.
3110     if (I->getOpcode() == X86::JMP_1) {
3111       UnCondBrIter = I;
3112
3113       if (!AllowModify) {
3114         TBB = I->getOperand(0).getMBB();
3115         continue;
3116       }
3117
3118       // If the block has any instructions after a JMP, delete them.
3119       while (std::next(I) != MBB.end())
3120         std::next(I)->eraseFromParent();
3121
3122       Cond.clear();
3123       FBB = nullptr;
3124
3125       // Delete the JMP if it's equivalent to a fall-through.
3126       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
3127         TBB = nullptr;
3128         I->eraseFromParent();
3129         I = MBB.end();
3130         UnCondBrIter = MBB.end();
3131         continue;
3132       }
3133
3134       // TBB is used to indicate the unconditional destination.
3135       TBB = I->getOperand(0).getMBB();
3136       continue;
3137     }
3138
3139     // Handle conditional branches.
3140     X86::CondCode BranchCode = getCondFromBranchOpc(I->getOpcode());
3141     if (BranchCode == X86::COND_INVALID)
3142       return true;  // Can't handle indirect branch.
3143
3144     // Working from the bottom, handle the first conditional branch.
3145     if (Cond.empty()) {
3146       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
3147       if (AllowModify && UnCondBrIter != MBB.end() &&
3148           MBB.isLayoutSuccessor(TargetBB)) {
3149         // If we can modify the code and it ends in something like:
3150         //
3151         //     jCC L1
3152         //     jmp L2
3153         //   L1:
3154         //     ...
3155         //   L2:
3156         //
3157         // Then we can change this to:
3158         //
3159         //     jnCC L2
3160         //   L1:
3161         //     ...
3162         //   L2:
3163         //
3164         // Which is a bit more efficient.
3165         // We conditionally jump to the fall-through block.
3166         BranchCode = GetOppositeBranchCondition(BranchCode);
3167         unsigned JNCC = GetCondBranchFromCond(BranchCode);
3168         MachineBasicBlock::iterator OldInst = I;
3169
3170         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
3171           .addMBB(UnCondBrIter->getOperand(0).getMBB());
3172         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_1))
3173           .addMBB(TargetBB);
3174
3175         OldInst->eraseFromParent();
3176         UnCondBrIter->eraseFromParent();
3177
3178         // Restart the analysis.
3179         UnCondBrIter = MBB.end();
3180         I = MBB.end();
3181         continue;
3182       }
3183
3184       FBB = TBB;
3185       TBB = I->getOperand(0).getMBB();
3186       Cond.push_back(MachineOperand::CreateImm(BranchCode));
3187       continue;
3188     }
3189
3190     // Handle subsequent conditional branches. Only handle the case where all
3191     // conditional branches branch to the same destination and their condition
3192     // opcodes fit one of the special multi-branch idioms.
3193     assert(Cond.size() == 1);
3194     assert(TBB);
3195
3196     // Only handle the case where all conditional branches branch to the same
3197     // destination.
3198     if (TBB != I->getOperand(0).getMBB())
3199       return true;
3200
3201     // If the conditions are the same, we can leave them alone.
3202     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
3203     if (OldBranchCode == BranchCode)
3204       continue;
3205
3206     // If they differ, see if they fit one of the known patterns. Theoretically,
3207     // we could handle more patterns here, but we shouldn't expect to see them
3208     // if instruction selection has done a reasonable job.
3209     if ((OldBranchCode == X86::COND_NP &&
3210          BranchCode == X86::COND_E) ||
3211         (OldBranchCode == X86::COND_E &&
3212          BranchCode == X86::COND_NP))
3213       BranchCode = X86::COND_NP_OR_E;
3214     else if ((OldBranchCode == X86::COND_P &&
3215               BranchCode == X86::COND_NE) ||
3216              (OldBranchCode == X86::COND_NE &&
3217               BranchCode == X86::COND_P))
3218       BranchCode = X86::COND_NE_OR_P;
3219     else
3220       return true;
3221
3222     // Update the MachineOperand.
3223     Cond[0].setImm(BranchCode);
3224   }
3225
3226   return false;
3227 }
3228
3229 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
3230   MachineBasicBlock::iterator I = MBB.end();
3231   unsigned Count = 0;
3232
3233   while (I != MBB.begin()) {
3234     --I;
3235     if (I->isDebugValue())
3236       continue;
3237     if (I->getOpcode() != X86::JMP_1 &&
3238         getCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
3239       break;
3240     // Remove the branch.
3241     I->eraseFromParent();
3242     I = MBB.end();
3243     ++Count;
3244   }
3245
3246   return Count;
3247 }
3248
3249 unsigned
3250 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
3251                            MachineBasicBlock *FBB,
3252                            const SmallVectorImpl<MachineOperand> &Cond,
3253                            DebugLoc DL) const {
3254   // Shouldn't be a fall through.
3255   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
3256   assert((Cond.size() == 1 || Cond.size() == 0) &&
3257          "X86 branch conditions have one component!");
3258
3259   if (Cond.empty()) {
3260     // Unconditional branch?
3261     assert(!FBB && "Unconditional branch with multiple successors!");
3262     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(TBB);
3263     return 1;
3264   }
3265
3266   // Conditional branch.
3267   unsigned Count = 0;
3268   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
3269   switch (CC) {
3270   case X86::COND_NP_OR_E:
3271     // Synthesize NP_OR_E with two branches.
3272     BuildMI(&MBB, DL, get(X86::JNP_1)).addMBB(TBB);
3273     ++Count;
3274     BuildMI(&MBB, DL, get(X86::JE_1)).addMBB(TBB);
3275     ++Count;
3276     break;
3277   case X86::COND_NE_OR_P:
3278     // Synthesize NE_OR_P with two branches.
3279     BuildMI(&MBB, DL, get(X86::JNE_1)).addMBB(TBB);
3280     ++Count;
3281     BuildMI(&MBB, DL, get(X86::JP_1)).addMBB(TBB);
3282     ++Count;
3283     break;
3284   default: {
3285     unsigned Opc = GetCondBranchFromCond(CC);
3286     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
3287     ++Count;
3288   }
3289   }
3290   if (FBB) {
3291     // Two-way Conditional branch. Insert the second branch.
3292     BuildMI(&MBB, DL, get(X86::JMP_1)).addMBB(FBB);
3293     ++Count;
3294   }
3295   return Count;
3296 }
3297
3298 bool X86InstrInfo::
3299 canInsertSelect(const MachineBasicBlock &MBB,
3300                 const SmallVectorImpl<MachineOperand> &Cond,
3301                 unsigned TrueReg, unsigned FalseReg,
3302                 int &CondCycles, int &TrueCycles, int &FalseCycles) const {
3303   // Not all subtargets have cmov instructions.
3304   if (!Subtarget.hasCMov())
3305     return false;
3306   if (Cond.size() != 1)
3307     return false;
3308   // We cannot do the composite conditions, at least not in SSA form.
3309   if ((X86::CondCode)Cond[0].getImm() > X86::COND_S)
3310     return false;
3311
3312   // Check register classes.
3313   const MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3314   const TargetRegisterClass *RC =
3315     RI.getCommonSubClass(MRI.getRegClass(TrueReg), MRI.getRegClass(FalseReg));
3316   if (!RC)
3317     return false;
3318
3319   // We have cmov instructions for 16, 32, and 64 bit general purpose registers.
3320   if (X86::GR16RegClass.hasSubClassEq(RC) ||
3321       X86::GR32RegClass.hasSubClassEq(RC) ||
3322       X86::GR64RegClass.hasSubClassEq(RC)) {
3323     // This latency applies to Pentium M, Merom, Wolfdale, Nehalem, and Sandy
3324     // Bridge. Probably Ivy Bridge as well.
3325     CondCycles = 2;
3326     TrueCycles = 2;
3327     FalseCycles = 2;
3328     return true;
3329   }
3330
3331   // Can't do vectors.
3332   return false;
3333 }
3334
3335 void X86InstrInfo::insertSelect(MachineBasicBlock &MBB,
3336                                 MachineBasicBlock::iterator I, DebugLoc DL,
3337                                 unsigned DstReg,
3338                                 const SmallVectorImpl<MachineOperand> &Cond,
3339                                 unsigned TrueReg, unsigned FalseReg) const {
3340    MachineRegisterInfo &MRI = MBB.getParent()->getRegInfo();
3341    assert(Cond.size() == 1 && "Invalid Cond array");
3342    unsigned Opc = getCMovFromCond((X86::CondCode)Cond[0].getImm(),
3343                                   MRI.getRegClass(DstReg)->getSize(),
3344                                   false/*HasMemoryOperand*/);
3345    BuildMI(MBB, I, DL, get(Opc), DstReg).addReg(FalseReg).addReg(TrueReg);
3346 }
3347
3348 /// isHReg - Test if the given register is a physical h register.
3349 static bool isHReg(unsigned Reg) {
3350   return X86::GR8_ABCD_HRegClass.contains(Reg);
3351 }
3352
3353 // Try and copy between VR128/VR64 and GR64 registers.
3354 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg,
3355                                         const X86Subtarget &Subtarget) {
3356
3357   // SrcReg(VR128) -> DestReg(GR64)
3358   // SrcReg(VR64)  -> DestReg(GR64)
3359   // SrcReg(GR64)  -> DestReg(VR128)
3360   // SrcReg(GR64)  -> DestReg(VR64)
3361
3362   bool HasAVX = Subtarget.hasAVX();
3363   bool HasAVX512 = Subtarget.hasAVX512();
3364   if (X86::GR64RegClass.contains(DestReg)) {
3365     if (X86::VR128XRegClass.contains(SrcReg))
3366       // Copy from a VR128 register to a GR64 register.
3367       return HasAVX512 ? X86::VMOVPQIto64Zrr: (HasAVX ? X86::VMOVPQIto64rr :
3368                                                X86::MOVPQIto64rr);
3369     if (X86::VR64RegClass.contains(SrcReg))
3370       // Copy from a VR64 register to a GR64 register.
3371       return X86::MOVSDto64rr;
3372   } else if (X86::GR64RegClass.contains(SrcReg)) {
3373     // Copy from a GR64 register to a VR128 register.
3374     if (X86::VR128XRegClass.contains(DestReg))
3375       return HasAVX512 ? X86::VMOV64toPQIZrr: (HasAVX ? X86::VMOV64toPQIrr :
3376                                                X86::MOV64toPQIrr);
3377     // Copy from a GR64 register to a VR64 register.
3378     if (X86::VR64RegClass.contains(DestReg))
3379       return X86::MOV64toSDrr;
3380   }
3381
3382   // SrcReg(FR32) -> DestReg(GR32)
3383   // SrcReg(GR32) -> DestReg(FR32)
3384
3385   if (X86::GR32RegClass.contains(DestReg) && X86::FR32XRegClass.contains(SrcReg))
3386     // Copy from a FR32 register to a GR32 register.
3387     return HasAVX512 ? X86::VMOVSS2DIZrr : (HasAVX ? X86::VMOVSS2DIrr : X86::MOVSS2DIrr);
3388
3389   if (X86::FR32XRegClass.contains(DestReg) && X86::GR32RegClass.contains(SrcReg))
3390     // Copy from a GR32 register to a FR32 register.
3391     return HasAVX512 ? X86::VMOVDI2SSZrr : (HasAVX ? X86::VMOVDI2SSrr : X86::MOVDI2SSrr);
3392   return 0;
3393 }
3394
3395 inline static bool MaskRegClassContains(unsigned Reg) {
3396   return X86::VK8RegClass.contains(Reg) ||
3397          X86::VK16RegClass.contains(Reg) ||
3398          X86::VK32RegClass.contains(Reg) ||
3399          X86::VK64RegClass.contains(Reg) ||
3400          X86::VK1RegClass.contains(Reg);
3401 }
3402 static
3403 unsigned copyPhysRegOpcode_AVX512(unsigned& DestReg, unsigned& SrcReg) {
3404   if (X86::VR128XRegClass.contains(DestReg, SrcReg) ||
3405       X86::VR256XRegClass.contains(DestReg, SrcReg) ||
3406       X86::VR512RegClass.contains(DestReg, SrcReg)) {
3407      DestReg = get512BitSuperRegister(DestReg);
3408      SrcReg = get512BitSuperRegister(SrcReg);
3409      return X86::VMOVAPSZrr;
3410   }
3411   if (MaskRegClassContains(DestReg) &&
3412       MaskRegClassContains(SrcReg))
3413     return X86::KMOVWkk;
3414   if (MaskRegClassContains(DestReg) &&
3415       (X86::GR32RegClass.contains(SrcReg) ||
3416        X86::GR16RegClass.contains(SrcReg) ||
3417        X86::GR8RegClass.contains(SrcReg))) {
3418     SrcReg = getX86SubSuperRegister(SrcReg, MVT::i32);
3419     return X86::KMOVWkr;
3420   }
3421   if ((X86::GR32RegClass.contains(DestReg) ||
3422        X86::GR16RegClass.contains(DestReg) ||
3423        X86::GR8RegClass.contains(DestReg)) &&
3424        MaskRegClassContains(SrcReg)) {
3425     DestReg = getX86SubSuperRegister(DestReg, MVT::i32);
3426     return X86::KMOVWrk;
3427   }
3428   return 0;
3429 }
3430
3431 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
3432                                MachineBasicBlock::iterator MI, DebugLoc DL,
3433                                unsigned DestReg, unsigned SrcReg,
3434                                bool KillSrc) const {
3435   // First deal with the normal symmetric copies.
3436   bool HasAVX = Subtarget.hasAVX();
3437   bool HasAVX512 = Subtarget.hasAVX512();
3438   unsigned Opc = 0;
3439   if (X86::GR64RegClass.contains(DestReg, SrcReg))
3440     Opc = X86::MOV64rr;
3441   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
3442     Opc = X86::MOV32rr;
3443   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
3444     Opc = X86::MOV16rr;
3445   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
3446     // Copying to or from a physical H register on x86-64 requires a NOREX
3447     // move.  Otherwise use a normal move.
3448     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
3449         Subtarget.is64Bit()) {
3450       Opc = X86::MOV8rr_NOREX;
3451       // Both operands must be encodable without an REX prefix.
3452       assert(X86::GR8_NOREXRegClass.contains(SrcReg, DestReg) &&
3453              "8-bit H register can not be copied outside GR8_NOREX");
3454     } else
3455       Opc = X86::MOV8rr;
3456   }
3457   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
3458     Opc = X86::MMX_MOVQ64rr;
3459   else if (HasAVX512)
3460     Opc = copyPhysRegOpcode_AVX512(DestReg, SrcReg);
3461   else if (X86::VR128RegClass.contains(DestReg, SrcReg))
3462     Opc = HasAVX ? X86::VMOVAPSrr : X86::MOVAPSrr;
3463   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
3464     Opc = X86::VMOVAPSYrr;
3465   if (!Opc)
3466     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg, Subtarget);
3467
3468   if (Opc) {
3469     BuildMI(MBB, MI, DL, get(Opc), DestReg)
3470       .addReg(SrcReg, getKillRegState(KillSrc));
3471     return;
3472   }
3473
3474   // Moving EFLAGS to / from another register requires a push and a pop.
3475   // Notice that we have to adjust the stack if we don't want to clobber the
3476   // first frame index. See X86FrameLowering.cpp - clobbersTheStack.
3477   if (SrcReg == X86::EFLAGS) {
3478     if (X86::GR64RegClass.contains(DestReg)) {
3479       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
3480       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
3481       return;
3482     }
3483     if (X86::GR32RegClass.contains(DestReg)) {
3484       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
3485       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
3486       return;
3487     }
3488   }
3489   if (DestReg == X86::EFLAGS) {
3490     if (X86::GR64RegClass.contains(SrcReg)) {
3491       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
3492         .addReg(SrcReg, getKillRegState(KillSrc));
3493       BuildMI(MBB, MI, DL, get(X86::POPF64));
3494       return;
3495     }
3496     if (X86::GR32RegClass.contains(SrcReg)) {
3497       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
3498         .addReg(SrcReg, getKillRegState(KillSrc));
3499       BuildMI(MBB, MI, DL, get(X86::POPF32));
3500       return;
3501     }
3502   }
3503
3504   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
3505                << " to " << RI.getName(DestReg) << '\n');
3506   llvm_unreachable("Cannot emit physreg copy instruction");
3507 }
3508
3509 static unsigned getLoadStoreRegOpcode(unsigned Reg,
3510                                       const TargetRegisterClass *RC,
3511                                       bool isStackAligned,
3512                                       const X86Subtarget &STI,
3513                                       bool load) {
3514   if (STI.hasAVX512()) {
3515     if (X86::VK8RegClass.hasSubClassEq(RC)  ||
3516       X86::VK16RegClass.hasSubClassEq(RC))
3517       return load ? X86::KMOVWkm : X86::KMOVWmk;
3518     if (RC->getSize() == 4 && X86::FR32XRegClass.hasSubClassEq(RC))
3519       return load ? X86::VMOVSSZrm : X86::VMOVSSZmr;
3520     if (RC->getSize() == 8 && X86::FR64XRegClass.hasSubClassEq(RC))
3521       return load ? X86::VMOVSDZrm : X86::VMOVSDZmr;
3522     if (X86::VR512RegClass.hasSubClassEq(RC))
3523       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3524   }
3525
3526   bool HasAVX = STI.hasAVX();
3527   switch (RC->getSize()) {
3528   default:
3529     llvm_unreachable("Unknown spill size");
3530   case 1:
3531     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
3532     if (STI.is64Bit())
3533       // Copying to or from a physical H register on x86-64 requires a NOREX
3534       // move.  Otherwise use a normal move.
3535       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
3536         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
3537     return load ? X86::MOV8rm : X86::MOV8mr;
3538   case 2:
3539     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
3540     return load ? X86::MOV16rm : X86::MOV16mr;
3541   case 4:
3542     if (X86::GR32RegClass.hasSubClassEq(RC))
3543       return load ? X86::MOV32rm : X86::MOV32mr;
3544     if (X86::FR32RegClass.hasSubClassEq(RC))
3545       return load ?
3546         (HasAVX ? X86::VMOVSSrm : X86::MOVSSrm) :
3547         (HasAVX ? X86::VMOVSSmr : X86::MOVSSmr);
3548     if (X86::RFP32RegClass.hasSubClassEq(RC))
3549       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
3550     llvm_unreachable("Unknown 4-byte regclass");
3551   case 8:
3552     if (X86::GR64RegClass.hasSubClassEq(RC))
3553       return load ? X86::MOV64rm : X86::MOV64mr;
3554     if (X86::FR64RegClass.hasSubClassEq(RC))
3555       return load ?
3556         (HasAVX ? X86::VMOVSDrm : X86::MOVSDrm) :
3557         (HasAVX ? X86::VMOVSDmr : X86::MOVSDmr);
3558     if (X86::VR64RegClass.hasSubClassEq(RC))
3559       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
3560     if (X86::RFP64RegClass.hasSubClassEq(RC))
3561       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
3562     llvm_unreachable("Unknown 8-byte regclass");
3563   case 10:
3564     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
3565     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
3566   case 16: {
3567     assert((X86::VR128RegClass.hasSubClassEq(RC) ||
3568             X86::VR128XRegClass.hasSubClassEq(RC))&& "Unknown 16-byte regclass");
3569     // If stack is realigned we can use aligned stores.
3570     if (isStackAligned)
3571       return load ?
3572         (HasAVX ? X86::VMOVAPSrm : X86::MOVAPSrm) :
3573         (HasAVX ? X86::VMOVAPSmr : X86::MOVAPSmr);
3574     else
3575       return load ?
3576         (HasAVX ? X86::VMOVUPSrm : X86::MOVUPSrm) :
3577         (HasAVX ? X86::VMOVUPSmr : X86::MOVUPSmr);
3578   }
3579   case 32:
3580     assert((X86::VR256RegClass.hasSubClassEq(RC) ||
3581             X86::VR256XRegClass.hasSubClassEq(RC)) && "Unknown 32-byte regclass");
3582     // If stack is realigned we can use aligned stores.
3583     if (isStackAligned)
3584       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
3585     else
3586       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
3587   case 64:
3588     assert(X86::VR512RegClass.hasSubClassEq(RC) && "Unknown 64-byte regclass");
3589     if (isStackAligned)
3590       return load ? X86::VMOVAPSZrm : X86::VMOVAPSZmr;
3591     else
3592       return load ? X86::VMOVUPSZrm : X86::VMOVUPSZmr;
3593   }
3594 }
3595
3596 static unsigned getStoreRegOpcode(unsigned SrcReg,
3597                                   const TargetRegisterClass *RC,
3598                                   bool isStackAligned,
3599                                   const X86Subtarget &STI) {
3600   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, STI, false);
3601 }
3602
3603
3604 static unsigned getLoadRegOpcode(unsigned DestReg,
3605                                  const TargetRegisterClass *RC,
3606                                  bool isStackAligned,
3607                                  const X86Subtarget &STI) {
3608   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, STI, true);
3609 }
3610
3611 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
3612                                        MachineBasicBlock::iterator MI,
3613                                        unsigned SrcReg, bool isKill, int FrameIdx,
3614                                        const TargetRegisterClass *RC,
3615                                        const TargetRegisterInfo *TRI) const {
3616   const MachineFunction &MF = *MBB.getParent();
3617   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
3618          "Stack slot too small for store");
3619   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3620   bool isAligned = (MF.getTarget()
3621                         .getSubtargetImpl()
3622                         ->getFrameLowering()
3623                         ->getStackAlignment() >= Alignment) ||
3624                    RI.canRealignStack(MF);
3625   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3626   DebugLoc DL = MBB.findDebugLoc(MI);
3627   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
3628     .addReg(SrcReg, getKillRegState(isKill));
3629 }
3630
3631 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
3632                                   bool isKill,
3633                                   SmallVectorImpl<MachineOperand> &Addr,
3634                                   const TargetRegisterClass *RC,
3635                                   MachineInstr::mmo_iterator MMOBegin,
3636                                   MachineInstr::mmo_iterator MMOEnd,
3637                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
3638   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3639   bool isAligned = MMOBegin != MMOEnd &&
3640                    (*MMOBegin)->getAlignment() >= Alignment;
3641   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, Subtarget);
3642   DebugLoc DL;
3643   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
3644   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3645     MIB.addOperand(Addr[i]);
3646   MIB.addReg(SrcReg, getKillRegState(isKill));
3647   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3648   NewMIs.push_back(MIB);
3649 }
3650
3651
3652 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
3653                                         MachineBasicBlock::iterator MI,
3654                                         unsigned DestReg, int FrameIdx,
3655                                         const TargetRegisterClass *RC,
3656                                         const TargetRegisterInfo *TRI) const {
3657   const MachineFunction &MF = *MBB.getParent();
3658   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3659   bool isAligned = (MF.getTarget()
3660                         .getSubtargetImpl()
3661                         ->getFrameLowering()
3662                         ->getStackAlignment() >= Alignment) ||
3663                    RI.canRealignStack(MF);
3664   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3665   DebugLoc DL = MBB.findDebugLoc(MI);
3666   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
3667 }
3668
3669 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
3670                                  SmallVectorImpl<MachineOperand> &Addr,
3671                                  const TargetRegisterClass *RC,
3672                                  MachineInstr::mmo_iterator MMOBegin,
3673                                  MachineInstr::mmo_iterator MMOEnd,
3674                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
3675   unsigned Alignment = std::max<uint32_t>(RC->getSize(), 16);
3676   bool isAligned = MMOBegin != MMOEnd &&
3677                    (*MMOBegin)->getAlignment() >= Alignment;
3678   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, Subtarget);
3679   DebugLoc DL;
3680   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
3681   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
3682     MIB.addOperand(Addr[i]);
3683   (*MIB).setMemRefs(MMOBegin, MMOEnd);
3684   NewMIs.push_back(MIB);
3685 }
3686
3687 bool X86InstrInfo::
3688 analyzeCompare(const MachineInstr *MI, unsigned &SrcReg, unsigned &SrcReg2,
3689                int &CmpMask, int &CmpValue) const {
3690   switch (MI->getOpcode()) {
3691   default: break;
3692   case X86::CMP64ri32:
3693   case X86::CMP64ri8:
3694   case X86::CMP32ri:
3695   case X86::CMP32ri8:
3696   case X86::CMP16ri:
3697   case X86::CMP16ri8:
3698   case X86::CMP8ri:
3699     SrcReg = MI->getOperand(0).getReg();
3700     SrcReg2 = 0;
3701     CmpMask = ~0;
3702     CmpValue = MI->getOperand(1).getImm();
3703     return true;
3704   // A SUB can be used to perform comparison.
3705   case X86::SUB64rm:
3706   case X86::SUB32rm:
3707   case X86::SUB16rm:
3708   case X86::SUB8rm:
3709     SrcReg = MI->getOperand(1).getReg();
3710     SrcReg2 = 0;
3711     CmpMask = ~0;
3712     CmpValue = 0;
3713     return true;
3714   case X86::SUB64rr:
3715   case X86::SUB32rr:
3716   case X86::SUB16rr:
3717   case X86::SUB8rr:
3718     SrcReg = MI->getOperand(1).getReg();
3719     SrcReg2 = MI->getOperand(2).getReg();
3720     CmpMask = ~0;
3721     CmpValue = 0;
3722     return true;
3723   case X86::SUB64ri32:
3724   case X86::SUB64ri8:
3725   case X86::SUB32ri:
3726   case X86::SUB32ri8:
3727   case X86::SUB16ri:
3728   case X86::SUB16ri8:
3729   case X86::SUB8ri:
3730     SrcReg = MI->getOperand(1).getReg();
3731     SrcReg2 = 0;
3732     CmpMask = ~0;
3733     CmpValue = MI->getOperand(2).getImm();
3734     return true;
3735   case X86::CMP64rr:
3736   case X86::CMP32rr:
3737   case X86::CMP16rr:
3738   case X86::CMP8rr:
3739     SrcReg = MI->getOperand(0).getReg();
3740     SrcReg2 = MI->getOperand(1).getReg();
3741     CmpMask = ~0;
3742     CmpValue = 0;
3743     return true;
3744   case X86::TEST8rr:
3745   case X86::TEST16rr:
3746   case X86::TEST32rr:
3747   case X86::TEST64rr:
3748     SrcReg = MI->getOperand(0).getReg();
3749     if (MI->getOperand(1).getReg() != SrcReg) return false;
3750     // Compare against zero.
3751     SrcReg2 = 0;
3752     CmpMask = ~0;
3753     CmpValue = 0;
3754     return true;
3755   }
3756   return false;
3757 }
3758
3759 /// isRedundantFlagInstr - check whether the first instruction, whose only
3760 /// purpose is to update flags, can be made redundant.
3761 /// CMPrr can be made redundant by SUBrr if the operands are the same.
3762 /// This function can be extended later on.
3763 /// SrcReg, SrcRegs: register operands for FlagI.
3764 /// ImmValue: immediate for FlagI if it takes an immediate.
3765 inline static bool isRedundantFlagInstr(MachineInstr *FlagI, unsigned SrcReg,
3766                                         unsigned SrcReg2, int ImmValue,
3767                                         MachineInstr *OI) {
3768   if (((FlagI->getOpcode() == X86::CMP64rr &&
3769         OI->getOpcode() == X86::SUB64rr) ||
3770        (FlagI->getOpcode() == X86::CMP32rr &&
3771         OI->getOpcode() == X86::SUB32rr)||
3772        (FlagI->getOpcode() == X86::CMP16rr &&
3773         OI->getOpcode() == X86::SUB16rr)||
3774        (FlagI->getOpcode() == X86::CMP8rr &&
3775         OI->getOpcode() == X86::SUB8rr)) &&
3776       ((OI->getOperand(1).getReg() == SrcReg &&
3777         OI->getOperand(2).getReg() == SrcReg2) ||
3778        (OI->getOperand(1).getReg() == SrcReg2 &&
3779         OI->getOperand(2).getReg() == SrcReg)))
3780     return true;
3781
3782   if (((FlagI->getOpcode() == X86::CMP64ri32 &&
3783         OI->getOpcode() == X86::SUB64ri32) ||
3784        (FlagI->getOpcode() == X86::CMP64ri8 &&
3785         OI->getOpcode() == X86::SUB64ri8) ||
3786        (FlagI->getOpcode() == X86::CMP32ri &&
3787         OI->getOpcode() == X86::SUB32ri) ||
3788        (FlagI->getOpcode() == X86::CMP32ri8 &&
3789         OI->getOpcode() == X86::SUB32ri8) ||
3790        (FlagI->getOpcode() == X86::CMP16ri &&
3791         OI->getOpcode() == X86::SUB16ri) ||
3792        (FlagI->getOpcode() == X86::CMP16ri8 &&
3793         OI->getOpcode() == X86::SUB16ri8) ||
3794        (FlagI->getOpcode() == X86::CMP8ri &&
3795         OI->getOpcode() == X86::SUB8ri)) &&
3796       OI->getOperand(1).getReg() == SrcReg &&
3797       OI->getOperand(2).getImm() == ImmValue)
3798     return true;
3799   return false;
3800 }
3801
3802 /// isDefConvertible - check whether the definition can be converted
3803 /// to remove a comparison against zero.
3804 inline static bool isDefConvertible(MachineInstr *MI) {
3805   switch (MI->getOpcode()) {
3806   default: return false;
3807
3808   // The shift instructions only modify ZF if their shift count is non-zero.
3809   // N.B.: The processor truncates the shift count depending on the encoding.
3810   case X86::SAR8ri:    case X86::SAR16ri:  case X86::SAR32ri:case X86::SAR64ri:
3811   case X86::SHR8ri:    case X86::SHR16ri:  case X86::SHR32ri:case X86::SHR64ri:
3812      return getTruncatedShiftCount(MI, 2) != 0;
3813
3814   // Some left shift instructions can be turned into LEA instructions but only
3815   // if their flags aren't used. Avoid transforming such instructions.
3816   case X86::SHL8ri:    case X86::SHL16ri:  case X86::SHL32ri:case X86::SHL64ri:{
3817     unsigned ShAmt = getTruncatedShiftCount(MI, 2);
3818     if (isTruncatedShiftCountForLEA(ShAmt)) return false;
3819     return ShAmt != 0;
3820   }
3821
3822   case X86::SHRD16rri8:case X86::SHRD32rri8:case X86::SHRD64rri8:
3823   case X86::SHLD16rri8:case X86::SHLD32rri8:case X86::SHLD64rri8:
3824      return getTruncatedShiftCount(MI, 3) != 0;
3825
3826   case X86::SUB64ri32: case X86::SUB64ri8: case X86::SUB32ri:
3827   case X86::SUB32ri8:  case X86::SUB16ri:  case X86::SUB16ri8:
3828   case X86::SUB8ri:    case X86::SUB64rr:  case X86::SUB32rr:
3829   case X86::SUB16rr:   case X86::SUB8rr:   case X86::SUB64rm:
3830   case X86::SUB32rm:   case X86::SUB16rm:  case X86::SUB8rm:
3831   case X86::DEC64r:    case X86::DEC32r:   case X86::DEC16r: case X86::DEC8r:
3832   case X86::ADD64ri32: case X86::ADD64ri8: case X86::ADD32ri:
3833   case X86::ADD32ri8:  case X86::ADD16ri:  case X86::ADD16ri8:
3834   case X86::ADD8ri:    case X86::ADD64rr:  case X86::ADD32rr:
3835   case X86::ADD16rr:   case X86::ADD8rr:   case X86::ADD64rm:
3836   case X86::ADD32rm:   case X86::ADD16rm:  case X86::ADD8rm:
3837   case X86::INC64r:    case X86::INC32r:   case X86::INC16r: case X86::INC8r:
3838   case X86::AND64ri32: case X86::AND64ri8: case X86::AND32ri:
3839   case X86::AND32ri8:  case X86::AND16ri:  case X86::AND16ri8:
3840   case X86::AND8ri:    case X86::AND64rr:  case X86::AND32rr:
3841   case X86::AND16rr:   case X86::AND8rr:   case X86::AND64rm:
3842   case X86::AND32rm:   case X86::AND16rm:  case X86::AND8rm:
3843   case X86::XOR64ri32: case X86::XOR64ri8: case X86::XOR32ri:
3844   case X86::XOR32ri8:  case X86::XOR16ri:  case X86::XOR16ri8:
3845   case X86::XOR8ri:    case X86::XOR64rr:  case X86::XOR32rr:
3846   case X86::XOR16rr:   case X86::XOR8rr:   case X86::XOR64rm:
3847   case X86::XOR32rm:   case X86::XOR16rm:  case X86::XOR8rm:
3848   case X86::OR64ri32:  case X86::OR64ri8:  case X86::OR32ri:
3849   case X86::OR32ri8:   case X86::OR16ri:   case X86::OR16ri8:
3850   case X86::OR8ri:     case X86::OR64rr:   case X86::OR32rr:
3851   case X86::OR16rr:    case X86::OR8rr:    case X86::OR64rm:
3852   case X86::OR32rm:    case X86::OR16rm:   case X86::OR8rm:
3853   case X86::NEG8r:     case X86::NEG16r:   case X86::NEG32r: case X86::NEG64r:
3854   case X86::SAR8r1:    case X86::SAR16r1:  case X86::SAR32r1:case X86::SAR64r1:
3855   case X86::SHR8r1:    case X86::SHR16r1:  case X86::SHR32r1:case X86::SHR64r1:
3856   case X86::SHL8r1:    case X86::SHL16r1:  case X86::SHL32r1:case X86::SHL64r1:
3857   case X86::ADC32ri:   case X86::ADC32ri8:
3858   case X86::ADC32rr:   case X86::ADC64ri32:
3859   case X86::ADC64ri8:  case X86::ADC64rr:
3860   case X86::SBB32ri:   case X86::SBB32ri8:
3861   case X86::SBB32rr:   case X86::SBB64ri32:
3862   case X86::SBB64ri8:  case X86::SBB64rr:
3863   case X86::ANDN32rr:  case X86::ANDN32rm:
3864   case X86::ANDN64rr:  case X86::ANDN64rm:
3865   case X86::BEXTR32rr: case X86::BEXTR64rr:
3866   case X86::BEXTR32rm: case X86::BEXTR64rm:
3867   case X86::BLSI32rr:  case X86::BLSI32rm:
3868   case X86::BLSI64rr:  case X86::BLSI64rm:
3869   case X86::BLSMSK32rr:case X86::BLSMSK32rm:
3870   case X86::BLSMSK64rr:case X86::BLSMSK64rm:
3871   case X86::BLSR32rr:  case X86::BLSR32rm:
3872   case X86::BLSR64rr:  case X86::BLSR64rm:
3873   case X86::BZHI32rr:  case X86::BZHI32rm:
3874   case X86::BZHI64rr:  case X86::BZHI64rm:
3875   case X86::LZCNT16rr: case X86::LZCNT16rm:
3876   case X86::LZCNT32rr: case X86::LZCNT32rm:
3877   case X86::LZCNT64rr: case X86::LZCNT64rm:
3878   case X86::POPCNT16rr:case X86::POPCNT16rm:
3879   case X86::POPCNT32rr:case X86::POPCNT32rm:
3880   case X86::POPCNT64rr:case X86::POPCNT64rm:
3881   case X86::TZCNT16rr: case X86::TZCNT16rm:
3882   case X86::TZCNT32rr: case X86::TZCNT32rm:
3883   case X86::TZCNT64rr: case X86::TZCNT64rm:
3884     return true;
3885   }
3886 }
3887
3888 /// isUseDefConvertible - check whether the use can be converted
3889 /// to remove a comparison against zero.
3890 static X86::CondCode isUseDefConvertible(MachineInstr *MI) {
3891   switch (MI->getOpcode()) {
3892   default: return X86::COND_INVALID;
3893   case X86::LZCNT16rr: case X86::LZCNT16rm:
3894   case X86::LZCNT32rr: case X86::LZCNT32rm:
3895   case X86::LZCNT64rr: case X86::LZCNT64rm:
3896     return X86::COND_B;
3897   case X86::POPCNT16rr:case X86::POPCNT16rm:
3898   case X86::POPCNT32rr:case X86::POPCNT32rm:
3899   case X86::POPCNT64rr:case X86::POPCNT64rm:
3900     return X86::COND_E;
3901   case X86::TZCNT16rr: case X86::TZCNT16rm:
3902   case X86::TZCNT32rr: case X86::TZCNT32rm:
3903   case X86::TZCNT64rr: case X86::TZCNT64rm:
3904     return X86::COND_B;
3905   }
3906 }
3907
3908 /// optimizeCompareInstr - Check if there exists an earlier instruction that
3909 /// operates on the same source operands and sets flags in the same way as
3910 /// Compare; remove Compare if possible.
3911 bool X86InstrInfo::
3912 optimizeCompareInstr(MachineInstr *CmpInstr, unsigned SrcReg, unsigned SrcReg2,
3913                      int CmpMask, int CmpValue,
3914                      const MachineRegisterInfo *MRI) const {
3915   // Check whether we can replace SUB with CMP.
3916   unsigned NewOpcode = 0;
3917   switch (CmpInstr->getOpcode()) {
3918   default: break;
3919   case X86::SUB64ri32:
3920   case X86::SUB64ri8:
3921   case X86::SUB32ri:
3922   case X86::SUB32ri8:
3923   case X86::SUB16ri:
3924   case X86::SUB16ri8:
3925   case X86::SUB8ri:
3926   case X86::SUB64rm:
3927   case X86::SUB32rm:
3928   case X86::SUB16rm:
3929   case X86::SUB8rm:
3930   case X86::SUB64rr:
3931   case X86::SUB32rr:
3932   case X86::SUB16rr:
3933   case X86::SUB8rr: {
3934     if (!MRI->use_nodbg_empty(CmpInstr->getOperand(0).getReg()))
3935       return false;
3936     // There is no use of the destination register, we can replace SUB with CMP.
3937     switch (CmpInstr->getOpcode()) {
3938     default: llvm_unreachable("Unreachable!");
3939     case X86::SUB64rm:   NewOpcode = X86::CMP64rm;   break;
3940     case X86::SUB32rm:   NewOpcode = X86::CMP32rm;   break;
3941     case X86::SUB16rm:   NewOpcode = X86::CMP16rm;   break;
3942     case X86::SUB8rm:    NewOpcode = X86::CMP8rm;    break;
3943     case X86::SUB64rr:   NewOpcode = X86::CMP64rr;   break;
3944     case X86::SUB32rr:   NewOpcode = X86::CMP32rr;   break;
3945     case X86::SUB16rr:   NewOpcode = X86::CMP16rr;   break;
3946     case X86::SUB8rr:    NewOpcode = X86::CMP8rr;    break;
3947     case X86::SUB64ri32: NewOpcode = X86::CMP64ri32; break;
3948     case X86::SUB64ri8:  NewOpcode = X86::CMP64ri8;  break;
3949     case X86::SUB32ri:   NewOpcode = X86::CMP32ri;   break;
3950     case X86::SUB32ri8:  NewOpcode = X86::CMP32ri8;  break;
3951     case X86::SUB16ri:   NewOpcode = X86::CMP16ri;   break;
3952     case X86::SUB16ri8:  NewOpcode = X86::CMP16ri8;  break;
3953     case X86::SUB8ri:    NewOpcode = X86::CMP8ri;    break;
3954     }
3955     CmpInstr->setDesc(get(NewOpcode));
3956     CmpInstr->RemoveOperand(0);
3957     // Fall through to optimize Cmp if Cmp is CMPrr or CMPri.
3958     if (NewOpcode == X86::CMP64rm || NewOpcode == X86::CMP32rm ||
3959         NewOpcode == X86::CMP16rm || NewOpcode == X86::CMP8rm)
3960       return false;
3961   }
3962   }
3963
3964   // Get the unique definition of SrcReg.
3965   MachineInstr *MI = MRI->getUniqueVRegDef(SrcReg);
3966   if (!MI) return false;
3967
3968   // CmpInstr is the first instruction of the BB.
3969   MachineBasicBlock::iterator I = CmpInstr, Def = MI;
3970
3971   // If we are comparing against zero, check whether we can use MI to update
3972   // EFLAGS. If MI is not in the same BB as CmpInstr, do not optimize.
3973   bool IsCmpZero = (SrcReg2 == 0 && CmpValue == 0);
3974   if (IsCmpZero && MI->getParent() != CmpInstr->getParent())
3975     return false;
3976
3977   // If we have a use of the source register between the def and our compare
3978   // instruction we can eliminate the compare iff the use sets EFLAGS in the
3979   // right way.
3980   bool ShouldUpdateCC = false;
3981   X86::CondCode NewCC = X86::COND_INVALID;
3982   if (IsCmpZero && !isDefConvertible(MI)) {
3983     // Scan forward from the use until we hit the use we're looking for or the
3984     // compare instruction.
3985     for (MachineBasicBlock::iterator J = MI;; ++J) {
3986       // Do we have a convertible instruction?
3987       NewCC = isUseDefConvertible(J);
3988       if (NewCC != X86::COND_INVALID && J->getOperand(1).isReg() &&
3989           J->getOperand(1).getReg() == SrcReg) {
3990         assert(J->definesRegister(X86::EFLAGS) && "Must be an EFLAGS def!");
3991         ShouldUpdateCC = true; // Update CC later on.
3992         // This is not a def of SrcReg, but still a def of EFLAGS. Keep going
3993         // with the new def.
3994         MI = Def = J;
3995         break;
3996       }
3997
3998       if (J == I)
3999         return false;
4000     }
4001   }
4002
4003   // We are searching for an earlier instruction that can make CmpInstr
4004   // redundant and that instruction will be saved in Sub.
4005   MachineInstr *Sub = nullptr;
4006   const TargetRegisterInfo *TRI = &getRegisterInfo();
4007
4008   // We iterate backward, starting from the instruction before CmpInstr and
4009   // stop when reaching the definition of a source register or done with the BB.
4010   // RI points to the instruction before CmpInstr.
4011   // If the definition is in this basic block, RE points to the definition;
4012   // otherwise, RE is the rend of the basic block.
4013   MachineBasicBlock::reverse_iterator
4014       RI = MachineBasicBlock::reverse_iterator(I),
4015       RE = CmpInstr->getParent() == MI->getParent() ?
4016            MachineBasicBlock::reverse_iterator(++Def) /* points to MI */ :
4017            CmpInstr->getParent()->rend();
4018   MachineInstr *Movr0Inst = nullptr;
4019   for (; RI != RE; ++RI) {
4020     MachineInstr *Instr = &*RI;
4021     // Check whether CmpInstr can be made redundant by the current instruction.
4022     if (!IsCmpZero &&
4023         isRedundantFlagInstr(CmpInstr, SrcReg, SrcReg2, CmpValue, Instr)) {
4024       Sub = Instr;
4025       break;
4026     }
4027
4028     if (Instr->modifiesRegister(X86::EFLAGS, TRI) ||
4029         Instr->readsRegister(X86::EFLAGS, TRI)) {
4030       // This instruction modifies or uses EFLAGS.
4031
4032       // MOV32r0 etc. are implemented with xor which clobbers condition code.
4033       // They are safe to move up, if the definition to EFLAGS is dead and
4034       // earlier instructions do not read or write EFLAGS.
4035       if (!Movr0Inst && Instr->getOpcode() == X86::MOV32r0 &&
4036           Instr->registerDefIsDead(X86::EFLAGS, TRI)) {
4037         Movr0Inst = Instr;
4038         continue;
4039       }
4040
4041       // We can't remove CmpInstr.
4042       return false;
4043     }
4044   }
4045
4046   // Return false if no candidates exist.
4047   if (!IsCmpZero && !Sub)
4048     return false;
4049
4050   bool IsSwapped = (SrcReg2 != 0 && Sub->getOperand(1).getReg() == SrcReg2 &&
4051                     Sub->getOperand(2).getReg() == SrcReg);
4052
4053   // Scan forward from the instruction after CmpInstr for uses of EFLAGS.
4054   // It is safe to remove CmpInstr if EFLAGS is redefined or killed.
4055   // If we are done with the basic block, we need to check whether EFLAGS is
4056   // live-out.
4057   bool IsSafe = false;
4058   SmallVector<std::pair<MachineInstr*, unsigned /*NewOpc*/>, 4> OpsToUpdate;
4059   MachineBasicBlock::iterator E = CmpInstr->getParent()->end();
4060   for (++I; I != E; ++I) {
4061     const MachineInstr &Instr = *I;
4062     bool ModifyEFLAGS = Instr.modifiesRegister(X86::EFLAGS, TRI);
4063     bool UseEFLAGS = Instr.readsRegister(X86::EFLAGS, TRI);
4064     // We should check the usage if this instruction uses and updates EFLAGS.
4065     if (!UseEFLAGS && ModifyEFLAGS) {
4066       // It is safe to remove CmpInstr if EFLAGS is updated again.
4067       IsSafe = true;
4068       break;
4069     }
4070     if (!UseEFLAGS && !ModifyEFLAGS)
4071       continue;
4072
4073     // EFLAGS is used by this instruction.
4074     X86::CondCode OldCC = X86::COND_INVALID;
4075     bool OpcIsSET = false;
4076     if (IsCmpZero || IsSwapped) {
4077       // We decode the condition code from opcode.
4078       if (Instr.isBranch())
4079         OldCC = getCondFromBranchOpc(Instr.getOpcode());
4080       else {
4081         OldCC = getCondFromSETOpc(Instr.getOpcode());
4082         if (OldCC != X86::COND_INVALID)
4083           OpcIsSET = true;
4084         else
4085           OldCC = X86::getCondFromCMovOpc(Instr.getOpcode());
4086       }
4087       if (OldCC == X86::COND_INVALID) return false;
4088     }
4089     if (IsCmpZero) {
4090       switch (OldCC) {
4091       default: break;
4092       case X86::COND_A: case X86::COND_AE:
4093       case X86::COND_B: case X86::COND_BE:
4094       case X86::COND_G: case X86::COND_GE:
4095       case X86::COND_L: case X86::COND_LE:
4096       case X86::COND_O: case X86::COND_NO:
4097         // CF and OF are used, we can't perform this optimization.
4098         return false;
4099       }
4100
4101       // If we're updating the condition code check if we have to reverse the
4102       // condition.
4103       if (ShouldUpdateCC)
4104         switch (OldCC) {
4105         default:
4106           return false;
4107         case X86::COND_E:
4108           break;
4109         case X86::COND_NE:
4110           NewCC = GetOppositeBranchCondition(NewCC);
4111           break;
4112         }
4113     } else if (IsSwapped) {
4114       // If we have SUB(r1, r2) and CMP(r2, r1), the condition code needs
4115       // to be changed from r2 > r1 to r1 < r2, from r2 < r1 to r1 > r2, etc.
4116       // We swap the condition code and synthesize the new opcode.
4117       NewCC = getSwappedCondition(OldCC);
4118       if (NewCC == X86::COND_INVALID) return false;
4119     }
4120
4121     if ((ShouldUpdateCC || IsSwapped) && NewCC != OldCC) {
4122       // Synthesize the new opcode.
4123       bool HasMemoryOperand = Instr.hasOneMemOperand();
4124       unsigned NewOpc;
4125       if (Instr.isBranch())
4126         NewOpc = GetCondBranchFromCond(NewCC);
4127       else if(OpcIsSET)
4128         NewOpc = getSETFromCond(NewCC, HasMemoryOperand);
4129       else {
4130         unsigned DstReg = Instr.getOperand(0).getReg();
4131         NewOpc = getCMovFromCond(NewCC, MRI->getRegClass(DstReg)->getSize(),
4132                                  HasMemoryOperand);
4133       }
4134
4135       // Push the MachineInstr to OpsToUpdate.
4136       // If it is safe to remove CmpInstr, the condition code of these
4137       // instructions will be modified.
4138       OpsToUpdate.push_back(std::make_pair(&*I, NewOpc));
4139     }
4140     if (ModifyEFLAGS || Instr.killsRegister(X86::EFLAGS, TRI)) {
4141       // It is safe to remove CmpInstr if EFLAGS is updated again or killed.
4142       IsSafe = true;
4143       break;
4144     }
4145   }
4146
4147   // If EFLAGS is not killed nor re-defined, we should check whether it is
4148   // live-out. If it is live-out, do not optimize.
4149   if ((IsCmpZero || IsSwapped) && !IsSafe) {
4150     MachineBasicBlock *MBB = CmpInstr->getParent();
4151     for (MachineBasicBlock::succ_iterator SI = MBB->succ_begin(),
4152              SE = MBB->succ_end(); SI != SE; ++SI)
4153       if ((*SI)->isLiveIn(X86::EFLAGS))
4154         return false;
4155   }
4156
4157   // The instruction to be updated is either Sub or MI.
4158   Sub = IsCmpZero ? MI : Sub;
4159   // Move Movr0Inst to the appropriate place before Sub.
4160   if (Movr0Inst) {
4161     // Look backwards until we find a def that doesn't use the current EFLAGS.
4162     Def = Sub;
4163     MachineBasicBlock::reverse_iterator
4164       InsertI = MachineBasicBlock::reverse_iterator(++Def),
4165                 InsertE = Sub->getParent()->rend();
4166     for (; InsertI != InsertE; ++InsertI) {
4167       MachineInstr *Instr = &*InsertI;
4168       if (!Instr->readsRegister(X86::EFLAGS, TRI) &&
4169           Instr->modifiesRegister(X86::EFLAGS, TRI)) {
4170         Sub->getParent()->remove(Movr0Inst);
4171         Instr->getParent()->insert(MachineBasicBlock::iterator(Instr),
4172                                    Movr0Inst);
4173         break;
4174       }
4175     }
4176     if (InsertI == InsertE)
4177       return false;
4178   }
4179
4180   // Make sure Sub instruction defines EFLAGS and mark the def live.
4181   unsigned i = 0, e = Sub->getNumOperands();
4182   for (; i != e; ++i) {
4183     MachineOperand &MO = Sub->getOperand(i);
4184     if (MO.isReg() && MO.isDef() && MO.getReg() == X86::EFLAGS) {
4185       MO.setIsDead(false);
4186       break;
4187     }
4188   }
4189   assert(i != e && "Unable to locate a def EFLAGS operand");
4190
4191   CmpInstr->eraseFromParent();
4192
4193   // Modify the condition code of instructions in OpsToUpdate.
4194   for (unsigned i = 0, e = OpsToUpdate.size(); i < e; i++)
4195     OpsToUpdate[i].first->setDesc(get(OpsToUpdate[i].second));
4196   return true;
4197 }
4198
4199 /// optimizeLoadInstr - Try to remove the load by folding it to a register
4200 /// operand at the use. We fold the load instructions if load defines a virtual
4201 /// register, the virtual register is used once in the same BB, and the
4202 /// instructions in-between do not load or store, and have no side effects.
4203 MachineInstr *X86InstrInfo::optimizeLoadInstr(MachineInstr *MI,
4204                                               const MachineRegisterInfo *MRI,
4205                                               unsigned &FoldAsLoadDefReg,
4206                                               MachineInstr *&DefMI) const {
4207   if (FoldAsLoadDefReg == 0)
4208     return nullptr;
4209   // To be conservative, if there exists another load, clear the load candidate.
4210   if (MI->mayLoad()) {
4211     FoldAsLoadDefReg = 0;
4212     return nullptr;
4213   }
4214
4215   // Check whether we can move DefMI here.
4216   DefMI = MRI->getVRegDef(FoldAsLoadDefReg);
4217   assert(DefMI);
4218   bool SawStore = false;
4219   if (!DefMI->isSafeToMove(this, nullptr, SawStore))
4220     return nullptr;
4221
4222   // Collect information about virtual register operands of MI.
4223   unsigned SrcOperandId = 0;
4224   bool FoundSrcOperand = false;
4225   for (unsigned i = 0, e = MI->getDesc().getNumOperands(); i != e; ++i) {
4226     MachineOperand &MO = MI->getOperand(i);
4227     if (!MO.isReg())
4228       continue;
4229     unsigned Reg = MO.getReg();
4230     if (Reg != FoldAsLoadDefReg)
4231       continue;
4232     // Do not fold if we have a subreg use or a def or multiple uses.
4233     if (MO.getSubReg() || MO.isDef() || FoundSrcOperand)
4234       return nullptr;
4235
4236     SrcOperandId = i;
4237     FoundSrcOperand = true;
4238   }
4239   if (!FoundSrcOperand)
4240     return nullptr;
4241
4242   // Check whether we can fold the def into SrcOperandId.
4243   SmallVector<unsigned, 8> Ops;
4244   Ops.push_back(SrcOperandId);
4245   MachineInstr *FoldMI = foldMemoryOperand(MI, Ops, DefMI);
4246   if (FoldMI) {
4247     FoldAsLoadDefReg = 0;
4248     return FoldMI;
4249   }
4250
4251   return nullptr;
4252 }
4253
4254 /// Expand2AddrUndef - Expand a single-def pseudo instruction to a two-addr
4255 /// instruction with two undef reads of the register being defined.  This is
4256 /// used for mapping:
4257 ///   %xmm4 = V_SET0
4258 /// to:
4259 ///   %xmm4 = PXORrr %xmm4<undef>, %xmm4<undef>
4260 ///
4261 static bool Expand2AddrUndef(MachineInstrBuilder &MIB,
4262                              const MCInstrDesc &Desc) {
4263   assert(Desc.getNumOperands() == 3 && "Expected two-addr instruction.");
4264   unsigned Reg = MIB->getOperand(0).getReg();
4265   MIB->setDesc(Desc);
4266
4267   // MachineInstr::addOperand() will insert explicit operands before any
4268   // implicit operands.
4269   MIB.addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4270   // But we don't trust that.
4271   assert(MIB->getOperand(1).getReg() == Reg &&
4272          MIB->getOperand(2).getReg() == Reg && "Misplaced operand");
4273   return true;
4274 }
4275
4276 // LoadStackGuard has so far only been implemented for 64-bit MachO. Different
4277 // code sequence is needed for other targets.
4278 static void expandLoadStackGuard(MachineInstrBuilder &MIB,
4279                                  const TargetInstrInfo &TII) {
4280   MachineBasicBlock &MBB = *MIB->getParent();
4281   DebugLoc DL = MIB->getDebugLoc();
4282   unsigned Reg = MIB->getOperand(0).getReg();
4283   const GlobalValue *GV =
4284       cast<GlobalValue>((*MIB->memoperands_begin())->getValue());
4285   unsigned Flag = MachineMemOperand::MOLoad | MachineMemOperand::MOInvariant;
4286   MachineMemOperand *MMO = MBB.getParent()->
4287       getMachineMemOperand(MachinePointerInfo::getGOT(), Flag, 8, 8);
4288   MachineBasicBlock::iterator I = MIB.getInstr();
4289
4290   BuildMI(MBB, I, DL, TII.get(X86::MOV64rm), Reg).addReg(X86::RIP).addImm(1)
4291       .addReg(0).addGlobalAddress(GV, 0, X86II::MO_GOTPCREL).addReg(0)
4292       .addMemOperand(MMO);
4293   MIB->setDebugLoc(DL);
4294   MIB->setDesc(TII.get(X86::MOV64rm));
4295   MIB.addReg(Reg, RegState::Kill).addImm(1).addReg(0).addImm(0).addReg(0);
4296 }
4297
4298 bool X86InstrInfo::expandPostRAPseudo(MachineBasicBlock::iterator MI) const {
4299   bool HasAVX = Subtarget.hasAVX();
4300   MachineInstrBuilder MIB(*MI->getParent()->getParent(), MI);
4301   switch (MI->getOpcode()) {
4302   case X86::MOV32r0:
4303     return Expand2AddrUndef(MIB, get(X86::XOR32rr));
4304   case X86::SETB_C8r:
4305     return Expand2AddrUndef(MIB, get(X86::SBB8rr));
4306   case X86::SETB_C16r:
4307     return Expand2AddrUndef(MIB, get(X86::SBB16rr));
4308   case X86::SETB_C32r:
4309     return Expand2AddrUndef(MIB, get(X86::SBB32rr));
4310   case X86::SETB_C64r:
4311     return Expand2AddrUndef(MIB, get(X86::SBB64rr));
4312   case X86::V_SET0:
4313   case X86::FsFLD0SS:
4314   case X86::FsFLD0SD:
4315     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VXORPSrr : X86::XORPSrr));
4316   case X86::AVX_SET0:
4317     assert(HasAVX && "AVX not supported");
4318     return Expand2AddrUndef(MIB, get(X86::VXORPSYrr));
4319   case X86::AVX512_512_SET0:
4320     return Expand2AddrUndef(MIB, get(X86::VPXORDZrr));
4321   case X86::V_SETALLONES:
4322     return Expand2AddrUndef(MIB, get(HasAVX ? X86::VPCMPEQDrr : X86::PCMPEQDrr));
4323   case X86::AVX2_SETALLONES:
4324     return Expand2AddrUndef(MIB, get(X86::VPCMPEQDYrr));
4325   case X86::TEST8ri_NOREX:
4326     MI->setDesc(get(X86::TEST8ri));
4327     return true;
4328   case X86::KSET0B:
4329   case X86::KSET0W: return Expand2AddrUndef(MIB, get(X86::KXORWrr));
4330   case X86::KSET1B:
4331   case X86::KSET1W: return Expand2AddrUndef(MIB, get(X86::KXNORWrr));
4332   case TargetOpcode::LOAD_STACK_GUARD:
4333     expandLoadStackGuard(MIB, *this);
4334     return true;
4335   }
4336   return false;
4337 }
4338
4339 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
4340                                      const SmallVectorImpl<MachineOperand> &MOs,
4341                                      MachineInstr *MI,
4342                                      const TargetInstrInfo &TII) {
4343   // Create the base instruction with the memory operand as the first part.
4344   // Omit the implicit operands, something BuildMI can't do.
4345   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4346                                               MI->getDebugLoc(), true);
4347   MachineInstrBuilder MIB(MF, NewMI);
4348   unsigned NumAddrOps = MOs.size();
4349   for (unsigned i = 0; i != NumAddrOps; ++i)
4350     MIB.addOperand(MOs[i]);
4351   if (NumAddrOps < 4)  // FrameIndex only
4352     addOffset(MIB, 0);
4353
4354   // Loop over the rest of the ri operands, converting them over.
4355   unsigned NumOps = MI->getDesc().getNumOperands()-2;
4356   for (unsigned i = 0; i != NumOps; ++i) {
4357     MachineOperand &MO = MI->getOperand(i+2);
4358     MIB.addOperand(MO);
4359   }
4360   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
4361     MachineOperand &MO = MI->getOperand(i);
4362     MIB.addOperand(MO);
4363   }
4364   return MIB;
4365 }
4366
4367 static MachineInstr *FuseInst(MachineFunction &MF,
4368                               unsigned Opcode, unsigned OpNo,
4369                               const SmallVectorImpl<MachineOperand> &MOs,
4370                               MachineInstr *MI, const TargetInstrInfo &TII) {
4371   // Omit the implicit operands, something BuildMI can't do.
4372   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
4373                                               MI->getDebugLoc(), true);
4374   MachineInstrBuilder MIB(MF, NewMI);
4375
4376   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
4377     MachineOperand &MO = MI->getOperand(i);
4378     if (i == OpNo) {
4379       assert(MO.isReg() && "Expected to fold into reg operand!");
4380       unsigned NumAddrOps = MOs.size();
4381       for (unsigned i = 0; i != NumAddrOps; ++i)
4382         MIB.addOperand(MOs[i]);
4383       if (NumAddrOps < 4)  // FrameIndex only
4384         addOffset(MIB, 0);
4385     } else {
4386       MIB.addOperand(MO);
4387     }
4388   }
4389   return MIB;
4390 }
4391
4392 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
4393                                 const SmallVectorImpl<MachineOperand> &MOs,
4394                                 MachineInstr *MI) {
4395   MachineFunction &MF = *MI->getParent()->getParent();
4396   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
4397
4398   unsigned NumAddrOps = MOs.size();
4399   for (unsigned i = 0; i != NumAddrOps; ++i)
4400     MIB.addOperand(MOs[i]);
4401   if (NumAddrOps < 4)  // FrameIndex only
4402     addOffset(MIB, 0);
4403   return MIB.addImm(0);
4404 }
4405
4406 MachineInstr*
4407 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4408                                     MachineInstr *MI, unsigned i,
4409                                     const SmallVectorImpl<MachineOperand> &MOs,
4410                                     unsigned Size, unsigned Align,
4411                                     bool AllowCommute) const {
4412   const DenseMap<unsigned,
4413                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
4414   bool isCallRegIndirect = Subtarget.callRegIndirect();
4415   bool isTwoAddrFold = false;
4416
4417   // Atom favors register form of call. So, we do not fold loads into calls
4418   // when X86Subtarget is Atom.
4419   if (isCallRegIndirect &&
4420     (MI->getOpcode() == X86::CALL32r || MI->getOpcode() == X86::CALL64r)) {
4421     return nullptr;
4422   }
4423
4424   unsigned NumOps = MI->getDesc().getNumOperands();
4425   bool isTwoAddr = NumOps > 1 &&
4426     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
4427
4428   // FIXME: AsmPrinter doesn't know how to handle
4429   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4430   if (MI->getOpcode() == X86::ADD32ri &&
4431       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4432     return nullptr;
4433
4434   MachineInstr *NewMI = nullptr;
4435   // Folding a memory location into the two-address part of a two-address
4436   // instruction is different than folding it other places.  It requires
4437   // replacing the *two* registers with the memory location.
4438   if (isTwoAddr && NumOps >= 2 && i < 2 &&
4439       MI->getOperand(0).isReg() &&
4440       MI->getOperand(1).isReg() &&
4441       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
4442     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
4443     isTwoAddrFold = true;
4444   } else if (i == 0) { // If operand 0
4445     if (MI->getOpcode() == X86::MOV32r0) {
4446       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
4447       if (NewMI)
4448         return NewMI;
4449     }
4450
4451     OpcodeTablePtr = &RegOp2MemOpTable0;
4452   } else if (i == 1) {
4453     OpcodeTablePtr = &RegOp2MemOpTable1;
4454   } else if (i == 2) {
4455     OpcodeTablePtr = &RegOp2MemOpTable2;
4456   } else if (i == 3) {
4457     OpcodeTablePtr = &RegOp2MemOpTable3;
4458   } else if (i == 4) {
4459     OpcodeTablePtr = &RegOp2MemOpTable4;
4460   }
4461
4462   // If table selected...
4463   if (OpcodeTablePtr) {
4464     // Find the Opcode to fuse
4465     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
4466       OpcodeTablePtr->find(MI->getOpcode());
4467     if (I != OpcodeTablePtr->end()) {
4468       unsigned Opcode = I->second.first;
4469       unsigned MinAlign = (I->second.second & TB_ALIGN_MASK) >> TB_ALIGN_SHIFT;
4470       if (Align < MinAlign)
4471         return nullptr;
4472       bool NarrowToMOV32rm = false;
4473       if (Size) {
4474         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI, MF)->getSize();
4475         if (Size < RCSize) {
4476           // Check if it's safe to fold the load. If the size of the object is
4477           // narrower than the load width, then it's not.
4478           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
4479             return nullptr;
4480           // If this is a 64-bit load, but the spill slot is 32, then we can do
4481           // a 32-bit load which is implicitly zero-extended. This likely is
4482           // due to live interval analysis remat'ing a load from stack slot.
4483           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
4484             return nullptr;
4485           Opcode = X86::MOV32rm;
4486           NarrowToMOV32rm = true;
4487         }
4488       }
4489
4490       if (isTwoAddrFold)
4491         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
4492       else
4493         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
4494
4495       if (NarrowToMOV32rm) {
4496         // If this is the special case where we use a MOV32rm to load a 32-bit
4497         // value and zero-extend the top bits. Change the destination register
4498         // to a 32-bit one.
4499         unsigned DstReg = NewMI->getOperand(0).getReg();
4500         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
4501           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg, X86::sub_32bit));
4502         else
4503           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
4504       }
4505       return NewMI;
4506     }
4507   }
4508
4509   // If the instruction and target operand are commutable, commute the
4510   // instruction and try again.
4511   if (AllowCommute) {
4512     unsigned OriginalOpIdx = i, CommuteOpIdx1, CommuteOpIdx2;
4513     if (findCommutedOpIndices(MI, CommuteOpIdx1, CommuteOpIdx2)) {
4514       bool HasDef = MI->getDesc().getNumDefs();
4515       unsigned Reg0 = HasDef ? MI->getOperand(0).getReg() : 0;
4516       unsigned Reg1 = MI->getOperand(CommuteOpIdx1).getReg();
4517       unsigned Reg2 = MI->getOperand(CommuteOpIdx2).getReg();
4518       bool Tied0 =
4519           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx1, MCOI::TIED_TO);
4520       bool Tied1 =
4521           0 == MI->getDesc().getOperandConstraint(CommuteOpIdx2, MCOI::TIED_TO);
4522
4523       // If either of the commutable operands are tied to the destination
4524       // then we can not commute + fold.
4525       if ((HasDef && Reg0 == Reg1 && Tied0) ||
4526           (HasDef && Reg0 == Reg2 && Tied1))
4527         return nullptr;
4528
4529       if ((CommuteOpIdx1 == OriginalOpIdx) ||
4530           (CommuteOpIdx2 == OriginalOpIdx)) {
4531         MachineInstr *CommutedMI = commuteInstruction(MI, false);
4532         if (!CommutedMI) {
4533           // Unable to commute.
4534           return nullptr;
4535         }
4536         if (CommutedMI != MI) {
4537           // New instruction. We can't fold from this.
4538           CommutedMI->eraseFromParent();
4539           return nullptr;
4540         }
4541
4542         // Attempt to fold with the commuted version of the instruction.
4543         unsigned CommuteOp =
4544             (CommuteOpIdx1 == OriginalOpIdx ? CommuteOpIdx2 : CommuteOpIdx1);
4545         NewMI = foldMemoryOperandImpl(MF, MI, CommuteOp, MOs, Size, Align,
4546                                       /*AllowCommute=*/false);
4547         if (NewMI)
4548           return NewMI;
4549
4550         // Folding failed again - undo the commute before returning.
4551         MachineInstr *UncommutedMI = commuteInstruction(MI, false);
4552         if (!UncommutedMI) {
4553           // Unable to commute.
4554           return nullptr;
4555         }
4556         if (UncommutedMI != MI) {
4557           // New instruction. It doesn't need to be kept.
4558           UncommutedMI->eraseFromParent();
4559           return nullptr;
4560         }
4561
4562         // Return here to prevent duplicate fuse failure report.
4563         return nullptr;
4564       }
4565     }
4566   }
4567
4568   // No fusion
4569   if (PrintFailedFusing && !MI->isCopy())
4570     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
4571   return nullptr;
4572 }
4573
4574 /// hasPartialRegUpdate - Return true for all instructions that only update
4575 /// the first 32 or 64-bits of the destination register and leave the rest
4576 /// unmodified. This can be used to avoid folding loads if the instructions
4577 /// only update part of the destination register, and the non-updated part is
4578 /// not needed. e.g. cvtss2sd, sqrtss. Unfolding the load from these
4579 /// instructions breaks the partial register dependency and it can improve
4580 /// performance. e.g.:
4581 ///
4582 ///   movss (%rdi), %xmm0
4583 ///   cvtss2sd %xmm0, %xmm0
4584 ///
4585 /// Instead of
4586 ///   cvtss2sd (%rdi), %xmm0
4587 ///
4588 /// FIXME: This should be turned into a TSFlags.
4589 ///
4590 static bool hasPartialRegUpdate(unsigned Opcode) {
4591   switch (Opcode) {
4592   case X86::CVTSI2SSrr:
4593   case X86::CVTSI2SSrm:
4594   case X86::CVTSI2SS64rr:
4595   case X86::CVTSI2SS64rm:
4596   case X86::CVTSI2SDrr:
4597   case X86::CVTSI2SDrm:
4598   case X86::CVTSI2SD64rr:
4599   case X86::CVTSI2SD64rm:
4600   case X86::CVTSD2SSrr:
4601   case X86::CVTSD2SSrm:
4602   case X86::Int_CVTSD2SSrr:
4603   case X86::Int_CVTSD2SSrm:
4604   case X86::CVTSS2SDrr:
4605   case X86::CVTSS2SDrm:
4606   case X86::Int_CVTSS2SDrr:
4607   case X86::Int_CVTSS2SDrm:
4608   case X86::RCPSSr:
4609   case X86::RCPSSm:
4610   case X86::RCPSSr_Int:
4611   case X86::RCPSSm_Int:
4612   case X86::ROUNDSDr:
4613   case X86::ROUNDSDm:
4614   case X86::ROUNDSDr_Int:
4615   case X86::ROUNDSSr:
4616   case X86::ROUNDSSm:
4617   case X86::ROUNDSSr_Int:
4618   case X86::RSQRTSSr:
4619   case X86::RSQRTSSm:
4620   case X86::RSQRTSSr_Int:
4621   case X86::RSQRTSSm_Int:
4622   case X86::SQRTSSr:
4623   case X86::SQRTSSm:
4624   case X86::SQRTSSr_Int:
4625   case X86::SQRTSSm_Int:
4626   case X86::SQRTSDr:
4627   case X86::SQRTSDm:
4628   case X86::SQRTSDr_Int:
4629   case X86::SQRTSDm_Int:
4630     return true;
4631   }
4632
4633   return false;
4634 }
4635
4636 /// getPartialRegUpdateClearance - Inform the ExeDepsFix pass how many idle
4637 /// instructions we would like before a partial register update.
4638 unsigned X86InstrInfo::
4639 getPartialRegUpdateClearance(const MachineInstr *MI, unsigned OpNum,
4640                              const TargetRegisterInfo *TRI) const {
4641   if (OpNum != 0 || !hasPartialRegUpdate(MI->getOpcode()))
4642     return 0;
4643
4644   // If MI is marked as reading Reg, the partial register update is wanted.
4645   const MachineOperand &MO = MI->getOperand(0);
4646   unsigned Reg = MO.getReg();
4647   if (TargetRegisterInfo::isVirtualRegister(Reg)) {
4648     if (MO.readsReg() || MI->readsVirtualRegister(Reg))
4649       return 0;
4650   } else {
4651     if (MI->readsRegister(Reg, TRI))
4652       return 0;
4653   }
4654
4655   // If any of the preceding 16 instructions are reading Reg, insert a
4656   // dependency breaking instruction.  The magic number is based on a few
4657   // Nehalem experiments.
4658   return 16;
4659 }
4660
4661 // Return true for any instruction the copies the high bits of the first source
4662 // operand into the unused high bits of the destination operand.
4663 static bool hasUndefRegUpdate(unsigned Opcode) {
4664   switch (Opcode) {
4665   case X86::VCVTSI2SSrr:
4666   case X86::VCVTSI2SSrm:
4667   case X86::Int_VCVTSI2SSrr:
4668   case X86::Int_VCVTSI2SSrm:
4669   case X86::VCVTSI2SS64rr:
4670   case X86::VCVTSI2SS64rm:
4671   case X86::Int_VCVTSI2SS64rr:
4672   case X86::Int_VCVTSI2SS64rm:
4673   case X86::VCVTSI2SDrr:
4674   case X86::VCVTSI2SDrm:
4675   case X86::Int_VCVTSI2SDrr:
4676   case X86::Int_VCVTSI2SDrm:
4677   case X86::VCVTSI2SD64rr:
4678   case X86::VCVTSI2SD64rm:
4679   case X86::Int_VCVTSI2SD64rr:
4680   case X86::Int_VCVTSI2SD64rm:
4681   case X86::VCVTSD2SSrr:
4682   case X86::VCVTSD2SSrm:
4683   case X86::Int_VCVTSD2SSrr:
4684   case X86::Int_VCVTSD2SSrm:
4685   case X86::VCVTSS2SDrr:
4686   case X86::VCVTSS2SDrm:
4687   case X86::Int_VCVTSS2SDrr:
4688   case X86::Int_VCVTSS2SDrm:
4689   case X86::VRCPSSr:
4690   case X86::VRCPSSm:
4691   case X86::VRCPSSm_Int:
4692   case X86::VROUNDSDr:
4693   case X86::VROUNDSDm:
4694   case X86::VROUNDSDr_Int:
4695   case X86::VROUNDSSr:
4696   case X86::VROUNDSSm:
4697   case X86::VROUNDSSr_Int:
4698   case X86::VRSQRTSSr:
4699   case X86::VRSQRTSSm:
4700   case X86::VRSQRTSSm_Int:
4701   case X86::VSQRTSSr:
4702   case X86::VSQRTSSm:
4703   case X86::VSQRTSSm_Int:
4704   case X86::VSQRTSDr:
4705   case X86::VSQRTSDm:
4706   case X86::VSQRTSDm_Int:
4707     // AVX-512
4708   case X86::VCVTSD2SSZrr:
4709   case X86::VCVTSD2SSZrm:
4710   case X86::VCVTSS2SDZrr:
4711   case X86::VCVTSS2SDZrm:
4712     return true;
4713   }
4714
4715   return false;
4716 }
4717
4718 /// Inform the ExeDepsFix pass how many idle instructions we would like before
4719 /// certain undef register reads.
4720 ///
4721 /// This catches the VCVTSI2SD family of instructions:
4722 ///
4723 /// vcvtsi2sdq %rax, %xmm0<undef>, %xmm14
4724 ///
4725 /// We should to be careful *not* to catch VXOR idioms which are presumably
4726 /// handled specially in the pipeline:
4727 ///
4728 /// vxorps %xmm1<undef>, %xmm1<undef>, %xmm1
4729 ///
4730 /// Like getPartialRegUpdateClearance, this makes a strong assumption that the
4731 /// high bits that are passed-through are not live.
4732 unsigned X86InstrInfo::
4733 getUndefRegClearance(const MachineInstr *MI, unsigned &OpNum,
4734                      const TargetRegisterInfo *TRI) const {
4735   if (!hasUndefRegUpdate(MI->getOpcode()))
4736     return 0;
4737
4738   // Set the OpNum parameter to the first source operand.
4739   OpNum = 1;
4740
4741   const MachineOperand &MO = MI->getOperand(OpNum);
4742   if (MO.isUndef() && TargetRegisterInfo::isPhysicalRegister(MO.getReg())) {
4743     // Use the same magic number as getPartialRegUpdateClearance.
4744     return 16;
4745   }
4746   return 0;
4747 }
4748
4749 void X86InstrInfo::
4750 breakPartialRegDependency(MachineBasicBlock::iterator MI, unsigned OpNum,
4751                           const TargetRegisterInfo *TRI) const {
4752   unsigned Reg = MI->getOperand(OpNum).getReg();
4753   // If MI kills this register, the false dependence is already broken.
4754   if (MI->killsRegister(Reg, TRI))
4755     return;
4756   if (X86::VR128RegClass.contains(Reg)) {
4757     // These instructions are all floating point domain, so xorps is the best
4758     // choice.
4759     bool HasAVX = Subtarget.hasAVX();
4760     unsigned Opc = HasAVX ? X86::VXORPSrr : X86::XORPSrr;
4761     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(Opc), Reg)
4762       .addReg(Reg, RegState::Undef).addReg(Reg, RegState::Undef);
4763   } else if (X86::VR256RegClass.contains(Reg)) {
4764     // Use vxorps to clear the full ymm register.
4765     // It wants to read and write the xmm sub-register.
4766     unsigned XReg = TRI->getSubReg(Reg, X86::sub_xmm);
4767     BuildMI(*MI->getParent(), MI, MI->getDebugLoc(), get(X86::VXORPSrr), XReg)
4768       .addReg(XReg, RegState::Undef).addReg(XReg, RegState::Undef)
4769       .addReg(Reg, RegState::ImplicitDefine);
4770   } else
4771     return;
4772   MI->addRegisterKilled(Reg, TRI, true);
4773 }
4774
4775 MachineInstr*
4776 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF, MachineInstr *MI,
4777                                     const SmallVectorImpl<unsigned> &Ops,
4778                                     int FrameIndex) const {
4779   // Check switch flag
4780   if (NoFusing) return nullptr;
4781
4782   // Unless optimizing for size, don't fold to avoid partial
4783   // register update stalls
4784   if (!MF.getFunction()->getAttributes().
4785         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4786       hasPartialRegUpdate(MI->getOpcode()))
4787     return nullptr;
4788
4789   const MachineFrameInfo *MFI = MF.getFrameInfo();
4790   unsigned Size = MFI->getObjectSize(FrameIndex);
4791   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
4792   // If the function stack isn't realigned we don't want to fold instructions
4793   // that need increased alignment.
4794   if (!RI.needsStackRealignment(MF))
4795     Alignment = std::min(Alignment, MF.getTarget()
4796                                         .getSubtargetImpl()
4797                                         ->getFrameLowering()
4798                                         ->getStackAlignment());
4799   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4800     unsigned NewOpc = 0;
4801     unsigned RCSize = 0;
4802     switch (MI->getOpcode()) {
4803     default: return nullptr;
4804     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
4805     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
4806     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
4807     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
4808     }
4809     // Check if it's safe to fold the load. If the size of the object is
4810     // narrower than the load width, then it's not.
4811     if (Size < RCSize)
4812       return nullptr;
4813     // Change to CMPXXri r, 0 first.
4814     MI->setDesc(get(NewOpc));
4815     MI->getOperand(1).ChangeToImmediate(0);
4816   } else if (Ops.size() != 1)
4817     return nullptr;
4818
4819   SmallVector<MachineOperand,4> MOs;
4820   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
4821   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4822                                Size, Alignment, /*AllowCommute=*/true);
4823 }
4824
4825 static bool isPartialRegisterLoad(const MachineInstr &LoadMI,
4826                                   const MachineFunction &MF) {
4827   unsigned Opc = LoadMI.getOpcode();
4828   unsigned RegSize =
4829       MF.getRegInfo().getRegClass(LoadMI.getOperand(0).getReg())->getSize();
4830
4831   if ((Opc == X86::MOVSSrm || Opc == X86::VMOVSSrm) && RegSize > 4)
4832     // These instructions only load 32 bits, we can't fold them if the
4833     // destination register is wider than 32 bits (4 bytes).
4834     return true;
4835
4836   if ((Opc == X86::MOVSDrm || Opc == X86::VMOVSDrm) && RegSize > 8)
4837     // These instructions only load 64 bits, we can't fold them if the
4838     // destination register is wider than 64 bits (8 bytes).
4839     return true;
4840
4841   return false;
4842 }
4843
4844 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
4845                                                   MachineInstr *MI,
4846                                            const SmallVectorImpl<unsigned> &Ops,
4847                                                   MachineInstr *LoadMI) const {
4848   // If loading from a FrameIndex, fold directly from the FrameIndex.
4849   unsigned NumOps = LoadMI->getDesc().getNumOperands();
4850   int FrameIndex;
4851   if (isLoadFromStackSlot(LoadMI, FrameIndex)) {
4852     if (isPartialRegisterLoad(*LoadMI, MF))
4853       return nullptr;
4854     return foldMemoryOperandImpl(MF, MI, Ops, FrameIndex);
4855   }
4856
4857   // Check switch flag
4858   if (NoFusing) return nullptr;
4859
4860   // Unless optimizing for size, don't fold to avoid partial
4861   // register update stalls
4862   if (!MF.getFunction()->getAttributes().
4863         hasAttribute(AttributeSet::FunctionIndex, Attribute::OptimizeForSize) &&
4864       hasPartialRegUpdate(MI->getOpcode()))
4865     return nullptr;
4866
4867   // Determine the alignment of the load.
4868   unsigned Alignment = 0;
4869   if (LoadMI->hasOneMemOperand())
4870     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
4871   else
4872     switch (LoadMI->getOpcode()) {
4873     case X86::AVX2_SETALLONES:
4874     case X86::AVX_SET0:
4875       Alignment = 32;
4876       break;
4877     case X86::V_SET0:
4878     case X86::V_SETALLONES:
4879       Alignment = 16;
4880       break;
4881     case X86::FsFLD0SD:
4882       Alignment = 8;
4883       break;
4884     case X86::FsFLD0SS:
4885       Alignment = 4;
4886       break;
4887     default:
4888       return nullptr;
4889     }
4890   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4891     unsigned NewOpc = 0;
4892     switch (MI->getOpcode()) {
4893     default: return nullptr;
4894     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
4895     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
4896     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
4897     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
4898     }
4899     // Change to CMPXXri r, 0 first.
4900     MI->setDesc(get(NewOpc));
4901     MI->getOperand(1).ChangeToImmediate(0);
4902   } else if (Ops.size() != 1)
4903     return nullptr;
4904
4905   // Make sure the subregisters match.
4906   // Otherwise we risk changing the size of the load.
4907   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
4908     return nullptr;
4909
4910   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
4911   switch (LoadMI->getOpcode()) {
4912   case X86::V_SET0:
4913   case X86::V_SETALLONES:
4914   case X86::AVX2_SETALLONES:
4915   case X86::AVX_SET0:
4916   case X86::FsFLD0SD:
4917   case X86::FsFLD0SS: {
4918     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
4919     // Create a constant-pool entry and operands to load from it.
4920
4921     // Medium and large mode can't fold loads this way.
4922     if (MF.getTarget().getCodeModel() != CodeModel::Small &&
4923         MF.getTarget().getCodeModel() != CodeModel::Kernel)
4924       return nullptr;
4925
4926     // x86-32 PIC requires a PIC base register for constant pools.
4927     unsigned PICBase = 0;
4928     if (MF.getTarget().getRelocationModel() == Reloc::PIC_) {
4929       if (Subtarget.is64Bit())
4930         PICBase = X86::RIP;
4931       else
4932         // FIXME: PICBase = getGlobalBaseReg(&MF);
4933         // This doesn't work for several reasons.
4934         // 1. GlobalBaseReg may have been spilled.
4935         // 2. It may not be live at MI.
4936         return nullptr;
4937     }
4938
4939     // Create a constant-pool entry.
4940     MachineConstantPool &MCP = *MF.getConstantPool();
4941     Type *Ty;
4942     unsigned Opc = LoadMI->getOpcode();
4943     if (Opc == X86::FsFLD0SS)
4944       Ty = Type::getFloatTy(MF.getFunction()->getContext());
4945     else if (Opc == X86::FsFLD0SD)
4946       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
4947     else if (Opc == X86::AVX2_SETALLONES || Opc == X86::AVX_SET0)
4948       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 8);
4949     else
4950       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
4951
4952     bool IsAllOnes = (Opc == X86::V_SETALLONES || Opc == X86::AVX2_SETALLONES);
4953     const Constant *C = IsAllOnes ? Constant::getAllOnesValue(Ty) :
4954                                     Constant::getNullValue(Ty);
4955     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
4956
4957     // Create operands to load from the constant pool entry.
4958     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
4959     MOs.push_back(MachineOperand::CreateImm(1));
4960     MOs.push_back(MachineOperand::CreateReg(0, false));
4961     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
4962     MOs.push_back(MachineOperand::CreateReg(0, false));
4963     break;
4964   }
4965   default: {
4966     if (isPartialRegisterLoad(*LoadMI, MF))
4967       return nullptr;
4968
4969     // Folding a normal load. Just copy the load's address operands.
4970     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
4971       MOs.push_back(LoadMI->getOperand(i));
4972     break;
4973   }
4974   }
4975   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs,
4976                                /*Size=*/0, Alignment, /*AllowCommute=*/true);
4977 }
4978
4979
4980 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
4981                                   const SmallVectorImpl<unsigned> &Ops) const {
4982   // Check switch flag
4983   if (NoFusing) return 0;
4984
4985   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
4986     switch (MI->getOpcode()) {
4987     default: return false;
4988     case X86::TEST8rr:
4989     case X86::TEST16rr:
4990     case X86::TEST32rr:
4991     case X86::TEST64rr:
4992       return true;
4993     case X86::ADD32ri:
4994       // FIXME: AsmPrinter doesn't know how to handle
4995       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
4996       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
4997         return false;
4998       break;
4999     }
5000   }
5001
5002   if (Ops.size() != 1)
5003     return false;
5004
5005   unsigned OpNum = Ops[0];
5006   unsigned Opc = MI->getOpcode();
5007   unsigned NumOps = MI->getDesc().getNumOperands();
5008   bool isTwoAddr = NumOps > 1 &&
5009     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
5010
5011   // Folding a memory location into the two-address part of a two-address
5012   // instruction is different than folding it other places.  It requires
5013   // replacing the *two* registers with the memory location.
5014   const DenseMap<unsigned,
5015                  std::pair<unsigned,unsigned> > *OpcodeTablePtr = nullptr;
5016   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
5017     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
5018   } else if (OpNum == 0) { // If operand 0
5019     if (Opc == X86::MOV32r0)
5020       return true;
5021
5022     OpcodeTablePtr = &RegOp2MemOpTable0;
5023   } else if (OpNum == 1) {
5024     OpcodeTablePtr = &RegOp2MemOpTable1;
5025   } else if (OpNum == 2) {
5026     OpcodeTablePtr = &RegOp2MemOpTable2;
5027   } else if (OpNum == 3) {
5028     OpcodeTablePtr = &RegOp2MemOpTable3;
5029   }
5030
5031   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
5032     return true;
5033   return TargetInstrInfo::canFoldMemoryOperand(MI, Ops);
5034 }
5035
5036 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
5037                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
5038                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
5039   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5040     MemOp2RegOpTable.find(MI->getOpcode());
5041   if (I == MemOp2RegOpTable.end())
5042     return false;
5043   unsigned Opc = I->second.first;
5044   unsigned Index = I->second.second & TB_INDEX_MASK;
5045   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5046   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5047   if (UnfoldLoad && !FoldedLoad)
5048     return false;
5049   UnfoldLoad &= FoldedLoad;
5050   if (UnfoldStore && !FoldedStore)
5051     return false;
5052   UnfoldStore &= FoldedStore;
5053
5054   const MCInstrDesc &MCID = get(Opc);
5055   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5056   if (!MI->hasOneMemOperand() &&
5057       RC == &X86::VR128RegClass &&
5058       !Subtarget.isUnalignedMemAccessFast())
5059     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
5060     // conservatively assume the address is unaligned. That's bad for
5061     // performance.
5062     return false;
5063   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
5064   SmallVector<MachineOperand,2> BeforeOps;
5065   SmallVector<MachineOperand,2> AfterOps;
5066   SmallVector<MachineOperand,4> ImpOps;
5067   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
5068     MachineOperand &Op = MI->getOperand(i);
5069     if (i >= Index && i < Index + X86::AddrNumOperands)
5070       AddrOps.push_back(Op);
5071     else if (Op.isReg() && Op.isImplicit())
5072       ImpOps.push_back(Op);
5073     else if (i < Index)
5074       BeforeOps.push_back(Op);
5075     else if (i > Index)
5076       AfterOps.push_back(Op);
5077   }
5078
5079   // Emit the load instruction.
5080   if (UnfoldLoad) {
5081     std::pair<MachineInstr::mmo_iterator,
5082               MachineInstr::mmo_iterator> MMOs =
5083       MF.extractLoadMemRefs(MI->memoperands_begin(),
5084                             MI->memoperands_end());
5085     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
5086     if (UnfoldStore) {
5087       // Address operands cannot be marked isKill.
5088       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
5089         MachineOperand &MO = NewMIs[0]->getOperand(i);
5090         if (MO.isReg())
5091           MO.setIsKill(false);
5092       }
5093     }
5094   }
5095
5096   // Emit the data processing instruction.
5097   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
5098   MachineInstrBuilder MIB(MF, DataMI);
5099
5100   if (FoldedStore)
5101     MIB.addReg(Reg, RegState::Define);
5102   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
5103     MIB.addOperand(BeforeOps[i]);
5104   if (FoldedLoad)
5105     MIB.addReg(Reg);
5106   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
5107     MIB.addOperand(AfterOps[i]);
5108   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
5109     MachineOperand &MO = ImpOps[i];
5110     MIB.addReg(MO.getReg(),
5111                getDefRegState(MO.isDef()) |
5112                RegState::Implicit |
5113                getKillRegState(MO.isKill()) |
5114                getDeadRegState(MO.isDead()) |
5115                getUndefRegState(MO.isUndef()));
5116   }
5117   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
5118   switch (DataMI->getOpcode()) {
5119   default: break;
5120   case X86::CMP64ri32:
5121   case X86::CMP64ri8:
5122   case X86::CMP32ri:
5123   case X86::CMP32ri8:
5124   case X86::CMP16ri:
5125   case X86::CMP16ri8:
5126   case X86::CMP8ri: {
5127     MachineOperand &MO0 = DataMI->getOperand(0);
5128     MachineOperand &MO1 = DataMI->getOperand(1);
5129     if (MO1.getImm() == 0) {
5130       unsigned NewOpc;
5131       switch (DataMI->getOpcode()) {
5132       default: llvm_unreachable("Unreachable!");
5133       case X86::CMP64ri8:
5134       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
5135       case X86::CMP32ri8:
5136       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
5137       case X86::CMP16ri8:
5138       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
5139       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
5140       }
5141       DataMI->setDesc(get(NewOpc));
5142       MO1.ChangeToRegister(MO0.getReg(), false);
5143     }
5144   }
5145   }
5146   NewMIs.push_back(DataMI);
5147
5148   // Emit the store instruction.
5149   if (UnfoldStore) {
5150     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI, MF);
5151     std::pair<MachineInstr::mmo_iterator,
5152               MachineInstr::mmo_iterator> MMOs =
5153       MF.extractStoreMemRefs(MI->memoperands_begin(),
5154                              MI->memoperands_end());
5155     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
5156   }
5157
5158   return true;
5159 }
5160
5161 bool
5162 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
5163                                   SmallVectorImpl<SDNode*> &NewNodes) const {
5164   if (!N->isMachineOpcode())
5165     return false;
5166
5167   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5168     MemOp2RegOpTable.find(N->getMachineOpcode());
5169   if (I == MemOp2RegOpTable.end())
5170     return false;
5171   unsigned Opc = I->second.first;
5172   unsigned Index = I->second.second & TB_INDEX_MASK;
5173   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5174   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5175   const MCInstrDesc &MCID = get(Opc);
5176   MachineFunction &MF = DAG.getMachineFunction();
5177   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI, MF);
5178   unsigned NumDefs = MCID.NumDefs;
5179   std::vector<SDValue> AddrOps;
5180   std::vector<SDValue> BeforeOps;
5181   std::vector<SDValue> AfterOps;
5182   SDLoc dl(N);
5183   unsigned NumOps = N->getNumOperands();
5184   for (unsigned i = 0; i != NumOps-1; ++i) {
5185     SDValue Op = N->getOperand(i);
5186     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
5187       AddrOps.push_back(Op);
5188     else if (i < Index-NumDefs)
5189       BeforeOps.push_back(Op);
5190     else if (i > Index-NumDefs)
5191       AfterOps.push_back(Op);
5192   }
5193   SDValue Chain = N->getOperand(NumOps-1);
5194   AddrOps.push_back(Chain);
5195
5196   // Emit the load instruction.
5197   SDNode *Load = nullptr;
5198   if (FoldedLoad) {
5199     EVT VT = *RC->vt_begin();
5200     std::pair<MachineInstr::mmo_iterator,
5201               MachineInstr::mmo_iterator> MMOs =
5202       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5203                             cast<MachineSDNode>(N)->memoperands_end());
5204     if (!(*MMOs.first) &&
5205         RC == &X86::VR128RegClass &&
5206         !Subtarget.isUnalignedMemAccessFast())
5207       // Do not introduce a slow unaligned load.
5208       return false;
5209     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5210     bool isAligned = (*MMOs.first) &&
5211                      (*MMOs.first)->getAlignment() >= Alignment;
5212     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, Subtarget), dl,
5213                               VT, MVT::Other, AddrOps);
5214     NewNodes.push_back(Load);
5215
5216     // Preserve memory reference information.
5217     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5218   }
5219
5220   // Emit the data processing instruction.
5221   std::vector<EVT> VTs;
5222   const TargetRegisterClass *DstRC = nullptr;
5223   if (MCID.getNumDefs() > 0) {
5224     DstRC = getRegClass(MCID, 0, &RI, MF);
5225     VTs.push_back(*DstRC->vt_begin());
5226   }
5227   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
5228     EVT VT = N->getValueType(i);
5229     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
5230       VTs.push_back(VT);
5231   }
5232   if (Load)
5233     BeforeOps.push_back(SDValue(Load, 0));
5234   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
5235   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, BeforeOps);
5236   NewNodes.push_back(NewNode);
5237
5238   // Emit the store instruction.
5239   if (FoldedStore) {
5240     AddrOps.pop_back();
5241     AddrOps.push_back(SDValue(NewNode, 0));
5242     AddrOps.push_back(Chain);
5243     std::pair<MachineInstr::mmo_iterator,
5244               MachineInstr::mmo_iterator> MMOs =
5245       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
5246                              cast<MachineSDNode>(N)->memoperands_end());
5247     if (!(*MMOs.first) &&
5248         RC == &X86::VR128RegClass &&
5249         !Subtarget.isUnalignedMemAccessFast())
5250       // Do not introduce a slow unaligned store.
5251       return false;
5252     unsigned Alignment = RC->getSize() == 32 ? 32 : 16;
5253     bool isAligned = (*MMOs.first) &&
5254                      (*MMOs.first)->getAlignment() >= Alignment;
5255     SDNode *Store =
5256         DAG.getMachineNode(getStoreRegOpcode(0, DstRC, isAligned, Subtarget),
5257                            dl, MVT::Other, AddrOps);
5258     NewNodes.push_back(Store);
5259
5260     // Preserve memory reference information.
5261     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
5262   }
5263
5264   return true;
5265 }
5266
5267 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
5268                                       bool UnfoldLoad, bool UnfoldStore,
5269                                       unsigned *LoadRegIndex) const {
5270   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
5271     MemOp2RegOpTable.find(Opc);
5272   if (I == MemOp2RegOpTable.end())
5273     return 0;
5274   bool FoldedLoad = I->second.second & TB_FOLDED_LOAD;
5275   bool FoldedStore = I->second.second & TB_FOLDED_STORE;
5276   if (UnfoldLoad && !FoldedLoad)
5277     return 0;
5278   if (UnfoldStore && !FoldedStore)
5279     return 0;
5280   if (LoadRegIndex)
5281     *LoadRegIndex = I->second.second & TB_INDEX_MASK;
5282   return I->second.first;
5283 }
5284
5285 bool
5286 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
5287                                      int64_t &Offset1, int64_t &Offset2) const {
5288   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
5289     return false;
5290   unsigned Opc1 = Load1->getMachineOpcode();
5291   unsigned Opc2 = Load2->getMachineOpcode();
5292   switch (Opc1) {
5293   default: return false;
5294   case X86::MOV8rm:
5295   case X86::MOV16rm:
5296   case X86::MOV32rm:
5297   case X86::MOV64rm:
5298   case X86::LD_Fp32m:
5299   case X86::LD_Fp64m:
5300   case X86::LD_Fp80m:
5301   case X86::MOVSSrm:
5302   case X86::MOVSDrm:
5303   case X86::MMX_MOVD64rm:
5304   case X86::MMX_MOVQ64rm:
5305   case X86::FsMOVAPSrm:
5306   case X86::FsMOVAPDrm:
5307   case X86::MOVAPSrm:
5308   case X86::MOVUPSrm:
5309   case X86::MOVAPDrm:
5310   case X86::MOVDQArm:
5311   case X86::MOVDQUrm:
5312   // AVX load instructions
5313   case X86::VMOVSSrm:
5314   case X86::VMOVSDrm:
5315   case X86::FsVMOVAPSrm:
5316   case X86::FsVMOVAPDrm:
5317   case X86::VMOVAPSrm:
5318   case X86::VMOVUPSrm:
5319   case X86::VMOVAPDrm:
5320   case X86::VMOVDQArm:
5321   case X86::VMOVDQUrm:
5322   case X86::VMOVAPSYrm:
5323   case X86::VMOVUPSYrm:
5324   case X86::VMOVAPDYrm:
5325   case X86::VMOVDQAYrm:
5326   case X86::VMOVDQUYrm:
5327     break;
5328   }
5329   switch (Opc2) {
5330   default: return false;
5331   case X86::MOV8rm:
5332   case X86::MOV16rm:
5333   case X86::MOV32rm:
5334   case X86::MOV64rm:
5335   case X86::LD_Fp32m:
5336   case X86::LD_Fp64m:
5337   case X86::LD_Fp80m:
5338   case X86::MOVSSrm:
5339   case X86::MOVSDrm:
5340   case X86::MMX_MOVD64rm:
5341   case X86::MMX_MOVQ64rm:
5342   case X86::FsMOVAPSrm:
5343   case X86::FsMOVAPDrm:
5344   case X86::MOVAPSrm:
5345   case X86::MOVUPSrm:
5346   case X86::MOVAPDrm:
5347   case X86::MOVDQArm:
5348   case X86::MOVDQUrm:
5349   // AVX load instructions
5350   case X86::VMOVSSrm:
5351   case X86::VMOVSDrm:
5352   case X86::FsVMOVAPSrm:
5353   case X86::FsVMOVAPDrm:
5354   case X86::VMOVAPSrm:
5355   case X86::VMOVUPSrm:
5356   case X86::VMOVAPDrm:
5357   case X86::VMOVDQArm:
5358   case X86::VMOVDQUrm:
5359   case X86::VMOVAPSYrm:
5360   case X86::VMOVUPSYrm:
5361   case X86::VMOVAPDYrm:
5362   case X86::VMOVDQAYrm:
5363   case X86::VMOVDQUYrm:
5364     break;
5365   }
5366
5367   // Check if chain operands and base addresses match.
5368   if (Load1->getOperand(0) != Load2->getOperand(0) ||
5369       Load1->getOperand(5) != Load2->getOperand(5))
5370     return false;
5371   // Segment operands should match as well.
5372   if (Load1->getOperand(4) != Load2->getOperand(4))
5373     return false;
5374   // Scale should be 1, Index should be Reg0.
5375   if (Load1->getOperand(1) == Load2->getOperand(1) &&
5376       Load1->getOperand(2) == Load2->getOperand(2)) {
5377     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
5378       return false;
5379
5380     // Now let's examine the displacements.
5381     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
5382         isa<ConstantSDNode>(Load2->getOperand(3))) {
5383       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
5384       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
5385       return true;
5386     }
5387   }
5388   return false;
5389 }
5390
5391 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
5392                                            int64_t Offset1, int64_t Offset2,
5393                                            unsigned NumLoads) const {
5394   assert(Offset2 > Offset1);
5395   if ((Offset2 - Offset1) / 8 > 64)
5396     return false;
5397
5398   unsigned Opc1 = Load1->getMachineOpcode();
5399   unsigned Opc2 = Load2->getMachineOpcode();
5400   if (Opc1 != Opc2)
5401     return false;  // FIXME: overly conservative?
5402
5403   switch (Opc1) {
5404   default: break;
5405   case X86::LD_Fp32m:
5406   case X86::LD_Fp64m:
5407   case X86::LD_Fp80m:
5408   case X86::MMX_MOVD64rm:
5409   case X86::MMX_MOVQ64rm:
5410     return false;
5411   }
5412
5413   EVT VT = Load1->getValueType(0);
5414   switch (VT.getSimpleVT().SimpleTy) {
5415   default:
5416     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
5417     // have 16 of them to play with.
5418     if (Subtarget.is64Bit()) {
5419       if (NumLoads >= 3)
5420         return false;
5421     } else if (NumLoads) {
5422       return false;
5423     }
5424     break;
5425   case MVT::i8:
5426   case MVT::i16:
5427   case MVT::i32:
5428   case MVT::i64:
5429   case MVT::f32:
5430   case MVT::f64:
5431     if (NumLoads)
5432       return false;
5433     break;
5434   }
5435
5436   return true;
5437 }
5438
5439 bool X86InstrInfo::shouldScheduleAdjacent(MachineInstr* First,
5440                                           MachineInstr *Second) const {
5441   // Check if this processor supports macro-fusion. Since this is a minor
5442   // heuristic, we haven't specifically reserved a feature. hasAVX is a decent
5443   // proxy for SandyBridge+.
5444   if (!Subtarget.hasAVX())
5445     return false;
5446
5447   enum {
5448     FuseTest,
5449     FuseCmp,
5450     FuseInc
5451   } FuseKind;
5452
5453   switch(Second->getOpcode()) {
5454   default:
5455     return false;
5456   case X86::JE_1:
5457   case X86::JNE_1:
5458   case X86::JL_1:
5459   case X86::JLE_1:
5460   case X86::JG_1:
5461   case X86::JGE_1:
5462     FuseKind = FuseInc;
5463     break;
5464   case X86::JB_1:
5465   case X86::JBE_1:
5466   case X86::JA_1:
5467   case X86::JAE_1:
5468     FuseKind = FuseCmp;
5469     break;
5470   case X86::JS_1:
5471   case X86::JNS_1:
5472   case X86::JP_1:
5473   case X86::JNP_1:
5474   case X86::JO_1:
5475   case X86::JNO_1:
5476     FuseKind = FuseTest;
5477     break;
5478   }
5479   switch (First->getOpcode()) {
5480   default:
5481     return false;
5482   case X86::TEST8rr:
5483   case X86::TEST16rr:
5484   case X86::TEST32rr:
5485   case X86::TEST64rr:
5486   case X86::TEST8ri:
5487   case X86::TEST16ri:
5488   case X86::TEST32ri:
5489   case X86::TEST32i32:
5490   case X86::TEST64i32:
5491   case X86::TEST64ri32:
5492   case X86::TEST8rm:
5493   case X86::TEST16rm:
5494   case X86::TEST32rm:
5495   case X86::TEST64rm:
5496   case X86::TEST8ri_NOREX:
5497   case X86::AND16i16:
5498   case X86::AND16ri:
5499   case X86::AND16ri8:
5500   case X86::AND16rm:
5501   case X86::AND16rr:
5502   case X86::AND32i32:
5503   case X86::AND32ri:
5504   case X86::AND32ri8:
5505   case X86::AND32rm:
5506   case X86::AND32rr:
5507   case X86::AND64i32:
5508   case X86::AND64ri32:
5509   case X86::AND64ri8:
5510   case X86::AND64rm:
5511   case X86::AND64rr:
5512   case X86::AND8i8:
5513   case X86::AND8ri:
5514   case X86::AND8rm:
5515   case X86::AND8rr:
5516     return true;
5517   case X86::CMP16i16:
5518   case X86::CMP16ri:
5519   case X86::CMP16ri8:
5520   case X86::CMP16rm:
5521   case X86::CMP16rr:
5522   case X86::CMP32i32:
5523   case X86::CMP32ri:
5524   case X86::CMP32ri8:
5525   case X86::CMP32rm:
5526   case X86::CMP32rr:
5527   case X86::CMP64i32:
5528   case X86::CMP64ri32:
5529   case X86::CMP64ri8:
5530   case X86::CMP64rm:
5531   case X86::CMP64rr:
5532   case X86::CMP8i8:
5533   case X86::CMP8ri:
5534   case X86::CMP8rm:
5535   case X86::CMP8rr:
5536   case X86::ADD16i16:
5537   case X86::ADD16ri:
5538   case X86::ADD16ri8:
5539   case X86::ADD16ri8_DB:
5540   case X86::ADD16ri_DB:
5541   case X86::ADD16rm:
5542   case X86::ADD16rr:
5543   case X86::ADD16rr_DB:
5544   case X86::ADD32i32:
5545   case X86::ADD32ri:
5546   case X86::ADD32ri8:
5547   case X86::ADD32ri8_DB:
5548   case X86::ADD32ri_DB:
5549   case X86::ADD32rm:
5550   case X86::ADD32rr:
5551   case X86::ADD32rr_DB:
5552   case X86::ADD64i32:
5553   case X86::ADD64ri32:
5554   case X86::ADD64ri32_DB:
5555   case X86::ADD64ri8:
5556   case X86::ADD64ri8_DB:
5557   case X86::ADD64rm:
5558   case X86::ADD64rr:
5559   case X86::ADD64rr_DB:
5560   case X86::ADD8i8:
5561   case X86::ADD8mi:
5562   case X86::ADD8mr:
5563   case X86::ADD8ri:
5564   case X86::ADD8rm:
5565   case X86::ADD8rr:
5566   case X86::SUB16i16:
5567   case X86::SUB16ri:
5568   case X86::SUB16ri8:
5569   case X86::SUB16rm:
5570   case X86::SUB16rr:
5571   case X86::SUB32i32:
5572   case X86::SUB32ri:
5573   case X86::SUB32ri8:
5574   case X86::SUB32rm:
5575   case X86::SUB32rr:
5576   case X86::SUB64i32:
5577   case X86::SUB64ri32:
5578   case X86::SUB64ri8:
5579   case X86::SUB64rm:
5580   case X86::SUB64rr:
5581   case X86::SUB8i8:
5582   case X86::SUB8ri:
5583   case X86::SUB8rm:
5584   case X86::SUB8rr:
5585     return FuseKind == FuseCmp || FuseKind == FuseInc;
5586   case X86::INC16r:
5587   case X86::INC32r:
5588   case X86::INC64r:
5589   case X86::INC8r:
5590   case X86::DEC16r:
5591   case X86::DEC32r:
5592   case X86::DEC64r:
5593   case X86::DEC8r:
5594     return FuseKind == FuseInc;
5595   }
5596 }
5597
5598 bool X86InstrInfo::
5599 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
5600   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
5601   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
5602   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
5603     return true;
5604   Cond[0].setImm(GetOppositeBranchCondition(CC));
5605   return false;
5606 }
5607
5608 bool X86InstrInfo::
5609 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
5610   // FIXME: Return false for x87 stack register classes for now. We can't
5611   // allow any loads of these registers before FpGet_ST0_80.
5612   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
5613            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
5614 }
5615
5616 /// getGlobalBaseReg - Return a virtual register initialized with the
5617 /// the global base register value. Output instructions required to
5618 /// initialize the register in the function entry block, if necessary.
5619 ///
5620 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
5621 ///
5622 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
5623   assert(!Subtarget.is64Bit() &&
5624          "X86-64 PIC uses RIP relative addressing");
5625
5626   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
5627   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5628   if (GlobalBaseReg != 0)
5629     return GlobalBaseReg;
5630
5631   // Create the register. The code to initialize it is inserted
5632   // later, by the CGBR pass (below).
5633   MachineRegisterInfo &RegInfo = MF->getRegInfo();
5634   GlobalBaseReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
5635   X86FI->setGlobalBaseReg(GlobalBaseReg);
5636   return GlobalBaseReg;
5637 }
5638
5639 // These are the replaceable SSE instructions. Some of these have Int variants
5640 // that we don't include here. We don't want to replace instructions selected
5641 // by intrinsics.
5642 static const uint16_t ReplaceableInstrs[][3] = {
5643   //PackedSingle     PackedDouble    PackedInt
5644   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
5645   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
5646   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
5647   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
5648   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
5649   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
5650   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
5651   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
5652   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
5653   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
5654   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
5655   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
5656   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
5657   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
5658   // AVX 128-bit support
5659   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
5660   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
5661   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
5662   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
5663   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
5664   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
5665   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
5666   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
5667   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
5668   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
5669   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
5670   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
5671   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
5672   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
5673   // AVX 256-bit support
5674   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
5675   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
5676   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
5677   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
5678   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
5679   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr }
5680 };
5681
5682 static const uint16_t ReplaceableInstrsAVX2[][3] = {
5683   //PackedSingle       PackedDouble       PackedInt
5684   { X86::VANDNPSYrm,   X86::VANDNPDYrm,   X86::VPANDNYrm   },
5685   { X86::VANDNPSYrr,   X86::VANDNPDYrr,   X86::VPANDNYrr   },
5686   { X86::VANDPSYrm,    X86::VANDPDYrm,    X86::VPANDYrm    },
5687   { X86::VANDPSYrr,    X86::VANDPDYrr,    X86::VPANDYrr    },
5688   { X86::VORPSYrm,     X86::VORPDYrm,     X86::VPORYrm     },
5689   { X86::VORPSYrr,     X86::VORPDYrr,     X86::VPORYrr     },
5690   { X86::VXORPSYrm,    X86::VXORPDYrm,    X86::VPXORYrm    },
5691   { X86::VXORPSYrr,    X86::VXORPDYrr,    X86::VPXORYrr    },
5692   { X86::VEXTRACTF128mr, X86::VEXTRACTF128mr, X86::VEXTRACTI128mr },
5693   { X86::VEXTRACTF128rr, X86::VEXTRACTF128rr, X86::VEXTRACTI128rr },
5694   { X86::VINSERTF128rm,  X86::VINSERTF128rm,  X86::VINSERTI128rm },
5695   { X86::VINSERTF128rr,  X86::VINSERTF128rr,  X86::VINSERTI128rr },
5696   { X86::VPERM2F128rm,   X86::VPERM2F128rm,   X86::VPERM2I128rm },
5697   { X86::VPERM2F128rr,   X86::VPERM2F128rr,   X86::VPERM2I128rr },
5698   { X86::VBROADCASTSSrm, X86::VBROADCASTSSrm, X86::VPBROADCASTDrm},
5699   { X86::VBROADCASTSSrr, X86::VBROADCASTSSrr, X86::VPBROADCASTDrr},
5700   { X86::VBROADCASTSSYrr, X86::VBROADCASTSSYrr, X86::VPBROADCASTDYrr},
5701   { X86::VBROADCASTSSYrm, X86::VBROADCASTSSYrm, X86::VPBROADCASTDYrm},
5702   { X86::VBROADCASTSDYrr, X86::VBROADCASTSDYrr, X86::VPBROADCASTQYrr},
5703   { X86::VBROADCASTSDYrm, X86::VBROADCASTSDYrm, X86::VPBROADCASTQYrm}
5704 };
5705
5706 // FIXME: Some shuffle and unpack instructions have equivalents in different
5707 // domains, but they require a bit more work than just switching opcodes.
5708
5709 static const uint16_t *lookup(unsigned opcode, unsigned domain) {
5710   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
5711     if (ReplaceableInstrs[i][domain-1] == opcode)
5712       return ReplaceableInstrs[i];
5713   return nullptr;
5714 }
5715
5716 static const uint16_t *lookupAVX2(unsigned opcode, unsigned domain) {
5717   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrsAVX2); i != e; ++i)
5718     if (ReplaceableInstrsAVX2[i][domain-1] == opcode)
5719       return ReplaceableInstrsAVX2[i];
5720   return nullptr;
5721 }
5722
5723 std::pair<uint16_t, uint16_t>
5724 X86InstrInfo::getExecutionDomain(const MachineInstr *MI) const {
5725   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5726   bool hasAVX2 = Subtarget.hasAVX2();
5727   uint16_t validDomains = 0;
5728   if (domain && lookup(MI->getOpcode(), domain))
5729     validDomains = 0xe;
5730   else if (domain && lookupAVX2(MI->getOpcode(), domain))
5731     validDomains = hasAVX2 ? 0xe : 0x6;
5732   return std::make_pair(domain, validDomains);
5733 }
5734
5735 void X86InstrInfo::setExecutionDomain(MachineInstr *MI, unsigned Domain) const {
5736   assert(Domain>0 && Domain<4 && "Invalid execution domain");
5737   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
5738   assert(dom && "Not an SSE instruction");
5739   const uint16_t *table = lookup(MI->getOpcode(), dom);
5740   if (!table) { // try the other table
5741     assert((Subtarget.hasAVX2() || Domain < 3) &&
5742            "256-bit vector operations only available in AVX2");
5743     table = lookupAVX2(MI->getOpcode(), dom);
5744   }
5745   assert(table && "Cannot change domain");
5746   MI->setDesc(get(table[Domain-1]));
5747 }
5748
5749 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
5750 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
5751   NopInst.setOpcode(X86::NOOP);
5752 }
5753
5754 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5755 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5756 // on the encoding lengths of the instructions generated by
5757 // getUnconditionalBranch and getTrap.
5758 void X86InstrInfo::getUnconditionalBranch(
5759     MCInst &Branch, const MCSymbolRefExpr *BranchTarget) const {
5760   Branch.setOpcode(X86::JMP_1);
5761   Branch.addOperand(MCOperand::CreateExpr(BranchTarget));
5762 }
5763
5764 // This code must remain in sync with getJumpInstrTableEntryBound in this class!
5765 // In particular, getJumpInstrTableEntryBound must always return an upper bound
5766 // on the encoding lengths of the instructions generated by
5767 // getUnconditionalBranch and getTrap.
5768 void X86InstrInfo::getTrap(MCInst &MI) const {
5769   MI.setOpcode(X86::TRAP);
5770 }
5771
5772 // See getTrap and getUnconditionalBranch for conditions on the value returned
5773 // by this function.
5774 unsigned X86InstrInfo::getJumpInstrTableEntryBound() const {
5775   // 5 bytes suffice: JMP_4 Symbol@PLT is uses 1 byte (E9) for the JMP_4 and 4
5776   // bytes for the symbol offset. And TRAP is ud2, which is two bytes (0F 0B).
5777   return 5;
5778 }
5779
5780 bool X86InstrInfo::isHighLatencyDef(int opc) const {
5781   switch (opc) {
5782   default: return false;
5783   case X86::DIVSDrm:
5784   case X86::DIVSDrm_Int:
5785   case X86::DIVSDrr:
5786   case X86::DIVSDrr_Int:
5787   case X86::DIVSSrm:
5788   case X86::DIVSSrm_Int:
5789   case X86::DIVSSrr:
5790   case X86::DIVSSrr_Int:
5791   case X86::SQRTPDm:
5792   case X86::SQRTPDr:
5793   case X86::SQRTPSm:
5794   case X86::SQRTPSr:
5795   case X86::SQRTSDm:
5796   case X86::SQRTSDm_Int:
5797   case X86::SQRTSDr:
5798   case X86::SQRTSDr_Int:
5799   case X86::SQRTSSm:
5800   case X86::SQRTSSm_Int:
5801   case X86::SQRTSSr:
5802   case X86::SQRTSSr_Int:
5803   // AVX instructions with high latency
5804   case X86::VDIVSDrm:
5805   case X86::VDIVSDrm_Int:
5806   case X86::VDIVSDrr:
5807   case X86::VDIVSDrr_Int:
5808   case X86::VDIVSSrm:
5809   case X86::VDIVSSrm_Int:
5810   case X86::VDIVSSrr:
5811   case X86::VDIVSSrr_Int:
5812   case X86::VSQRTPDm:
5813   case X86::VSQRTPDr:
5814   case X86::VSQRTPSm:
5815   case X86::VSQRTPSr:
5816   case X86::VSQRTSDm:
5817   case X86::VSQRTSDm_Int:
5818   case X86::VSQRTSDr:
5819   case X86::VSQRTSSm:
5820   case X86::VSQRTSSm_Int:
5821   case X86::VSQRTSSr:
5822   case X86::VSQRTPDZm:
5823   case X86::VSQRTPDZr:
5824   case X86::VSQRTPSZm:
5825   case X86::VSQRTPSZr:
5826   case X86::VSQRTSDZm:
5827   case X86::VSQRTSDZm_Int:
5828   case X86::VSQRTSDZr:
5829   case X86::VSQRTSSZm_Int:
5830   case X86::VSQRTSSZr:
5831   case X86::VSQRTSSZm:
5832   case X86::VDIVSDZrm:
5833   case X86::VDIVSDZrr:
5834   case X86::VDIVSSZrm:
5835   case X86::VDIVSSZrr:
5836
5837   case X86::VGATHERQPSZrm:
5838   case X86::VGATHERQPDZrm:
5839   case X86::VGATHERDPDZrm:
5840   case X86::VGATHERDPSZrm:
5841   case X86::VPGATHERQDZrm:
5842   case X86::VPGATHERQQZrm:
5843   case X86::VPGATHERDDZrm:
5844   case X86::VPGATHERDQZrm:
5845   case X86::VSCATTERQPDZmr:
5846   case X86::VSCATTERQPSZmr:
5847   case X86::VSCATTERDPDZmr:
5848   case X86::VSCATTERDPSZmr:
5849   case X86::VPSCATTERQDZmr:
5850   case X86::VPSCATTERQQZmr:
5851   case X86::VPSCATTERDDZmr:
5852   case X86::VPSCATTERDQZmr:
5853     return true;
5854   }
5855 }
5856
5857 bool X86InstrInfo::
5858 hasHighOperandLatency(const InstrItineraryData *ItinData,
5859                       const MachineRegisterInfo *MRI,
5860                       const MachineInstr *DefMI, unsigned DefIdx,
5861                       const MachineInstr *UseMI, unsigned UseIdx) const {
5862   return isHighLatencyDef(DefMI->getOpcode());
5863 }
5864
5865 namespace {
5866   /// CGBR - Create Global Base Reg pass. This initializes the PIC
5867   /// global base register for x86-32.
5868   struct CGBR : public MachineFunctionPass {
5869     static char ID;
5870     CGBR() : MachineFunctionPass(ID) {}
5871
5872     bool runOnMachineFunction(MachineFunction &MF) override {
5873       const X86TargetMachine *TM =
5874         static_cast<const X86TargetMachine *>(&MF.getTarget());
5875
5876       // Don't do anything if this is 64-bit as 64-bit PIC
5877       // uses RIP relative addressing.
5878       if (TM->getSubtarget<X86Subtarget>().is64Bit())
5879         return false;
5880
5881       // Only emit a global base reg in PIC mode.
5882       if (TM->getRelocationModel() != Reloc::PIC_)
5883         return false;
5884
5885       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
5886       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
5887
5888       // If we didn't need a GlobalBaseReg, don't insert code.
5889       if (GlobalBaseReg == 0)
5890         return false;
5891
5892       // Insert the set of GlobalBaseReg into the first MBB of the function
5893       MachineBasicBlock &FirstMBB = MF.front();
5894       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
5895       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
5896       MachineRegisterInfo &RegInfo = MF.getRegInfo();
5897       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5898
5899       unsigned PC;
5900       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
5901         PC = RegInfo.createVirtualRegister(&X86::GR32RegClass);
5902       else
5903         PC = GlobalBaseReg;
5904
5905       // Operand of MovePCtoStack is completely ignored by asm printer. It's
5906       // only used in JIT code emission as displacement to pc.
5907       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
5908
5909       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
5910       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
5911       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
5912         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
5913         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
5914           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
5915                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
5916       }
5917
5918       return true;
5919     }
5920
5921     const char *getPassName() const override {
5922       return "X86 PIC Global Base Reg Initialization";
5923     }
5924
5925     void getAnalysisUsage(AnalysisUsage &AU) const override {
5926       AU.setPreservesCFG();
5927       MachineFunctionPass::getAnalysisUsage(AU);
5928     }
5929   };
5930 }
5931
5932 char CGBR::ID = 0;
5933 FunctionPass*
5934 llvm::createX86GlobalBaseRegPass() { return new CGBR(); }
5935
5936 namespace {
5937   struct LDTLSCleanup : public MachineFunctionPass {
5938     static char ID;
5939     LDTLSCleanup() : MachineFunctionPass(ID) {}
5940
5941     bool runOnMachineFunction(MachineFunction &MF) override {
5942       X86MachineFunctionInfo* MFI = MF.getInfo<X86MachineFunctionInfo>();
5943       if (MFI->getNumLocalDynamicTLSAccesses() < 2) {
5944         // No point folding accesses if there isn't at least two.
5945         return false;
5946       }
5947
5948       MachineDominatorTree *DT = &getAnalysis<MachineDominatorTree>();
5949       return VisitNode(DT->getRootNode(), 0);
5950     }
5951
5952     // Visit the dominator subtree rooted at Node in pre-order.
5953     // If TLSBaseAddrReg is non-null, then use that to replace any
5954     // TLS_base_addr instructions. Otherwise, create the register
5955     // when the first such instruction is seen, and then use it
5956     // as we encounter more instructions.
5957     bool VisitNode(MachineDomTreeNode *Node, unsigned TLSBaseAddrReg) {
5958       MachineBasicBlock *BB = Node->getBlock();
5959       bool Changed = false;
5960
5961       // Traverse the current block.
5962       for (MachineBasicBlock::iterator I = BB->begin(), E = BB->end(); I != E;
5963            ++I) {
5964         switch (I->getOpcode()) {
5965           case X86::TLS_base_addr32:
5966           case X86::TLS_base_addr64:
5967             if (TLSBaseAddrReg)
5968               I = ReplaceTLSBaseAddrCall(I, TLSBaseAddrReg);
5969             else
5970               I = SetRegister(I, &TLSBaseAddrReg);
5971             Changed = true;
5972             break;
5973           default:
5974             break;
5975         }
5976       }
5977
5978       // Visit the children of this block in the dominator tree.
5979       for (MachineDomTreeNode::iterator I = Node->begin(), E = Node->end();
5980            I != E; ++I) {
5981         Changed |= VisitNode(*I, TLSBaseAddrReg);
5982       }
5983
5984       return Changed;
5985     }
5986
5987     // Replace the TLS_base_addr instruction I with a copy from
5988     // TLSBaseAddrReg, returning the new instruction.
5989     MachineInstr *ReplaceTLSBaseAddrCall(MachineInstr *I,
5990                                          unsigned TLSBaseAddrReg) {
5991       MachineFunction *MF = I->getParent()->getParent();
5992       const X86TargetMachine *TM =
5993           static_cast<const X86TargetMachine *>(&MF->getTarget());
5994       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
5995       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
5996
5997       // Insert a Copy from TLSBaseAddrReg to RAX/EAX.
5998       MachineInstr *Copy = BuildMI(*I->getParent(), I, I->getDebugLoc(),
5999                                    TII->get(TargetOpcode::COPY),
6000                                    is64Bit ? X86::RAX : X86::EAX)
6001                                    .addReg(TLSBaseAddrReg);
6002
6003       // Erase the TLS_base_addr instruction.
6004       I->eraseFromParent();
6005
6006       return Copy;
6007     }
6008
6009     // Create a virtal register in *TLSBaseAddrReg, and populate it by
6010     // inserting a copy instruction after I. Returns the new instruction.
6011     MachineInstr *SetRegister(MachineInstr *I, unsigned *TLSBaseAddrReg) {
6012       MachineFunction *MF = I->getParent()->getParent();
6013       const X86TargetMachine *TM =
6014           static_cast<const X86TargetMachine *>(&MF->getTarget());
6015       const bool is64Bit = TM->getSubtarget<X86Subtarget>().is64Bit();
6016       const X86InstrInfo *TII = TM->getSubtargetImpl()->getInstrInfo();
6017
6018       // Create a virtual register for the TLS base address.
6019       MachineRegisterInfo &RegInfo = MF->getRegInfo();
6020       *TLSBaseAddrReg = RegInfo.createVirtualRegister(is64Bit
6021                                                       ? &X86::GR64RegClass
6022                                                       : &X86::GR32RegClass);
6023
6024       // Insert a copy from RAX/EAX to TLSBaseAddrReg.
6025       MachineInstr *Next = I->getNextNode();
6026       MachineInstr *Copy = BuildMI(*I->getParent(), Next, I->getDebugLoc(),
6027                                    TII->get(TargetOpcode::COPY),
6028                                    *TLSBaseAddrReg)
6029                                    .addReg(is64Bit ? X86::RAX : X86::EAX);
6030
6031       return Copy;
6032     }
6033
6034     const char *getPassName() const override {
6035       return "Local Dynamic TLS Access Clean-up";
6036     }
6037
6038     void getAnalysisUsage(AnalysisUsage &AU) const override {
6039       AU.setPreservesCFG();
6040       AU.addRequired<MachineDominatorTree>();
6041       MachineFunctionPass::getAnalysisUsage(AU);
6042     }
6043   };
6044 }
6045
6046 char LDTLSCleanup::ID = 0;
6047 FunctionPass*
6048 llvm::createCleanupLocalDynamicTLSPass() { return new LDTLSCleanup(); }