Remove the X86::FP_REG_KILL pseudo-instruction and the X86FloatingPointRegKill
[oota-llvm.git] / lib / Target / X86 / X86InstrInfo.cpp
1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
2 //
3 //                     The LLVM Compiler Infrastructure
4 //
5 // This file is distributed under the University of Illinois Open Source
6 // License. See LICENSE.TXT for details.
7 //
8 //===----------------------------------------------------------------------===//
9 //
10 // This file contains the X86 implementation of the TargetInstrInfo class.
11 //
12 //===----------------------------------------------------------------------===//
13
14 #include "X86InstrInfo.h"
15 #include "X86.h"
16 #include "X86GenInstrInfo.inc"
17 #include "X86InstrBuilder.h"
18 #include "X86MachineFunctionInfo.h"
19 #include "X86Subtarget.h"
20 #include "X86TargetMachine.h"
21 #include "llvm/DerivedTypes.h"
22 #include "llvm/LLVMContext.h"
23 #include "llvm/ADT/STLExtras.h"
24 #include "llvm/CodeGen/MachineConstantPool.h"
25 #include "llvm/CodeGen/MachineFrameInfo.h"
26 #include "llvm/CodeGen/MachineInstrBuilder.h"
27 #include "llvm/CodeGen/MachineRegisterInfo.h"
28 #include "llvm/CodeGen/LiveVariables.h"
29 #include "llvm/CodeGen/PseudoSourceValue.h"
30 #include "llvm/MC/MCInst.h"
31 #include "llvm/Support/CommandLine.h"
32 #include "llvm/Support/Debug.h"
33 #include "llvm/Support/ErrorHandling.h"
34 #include "llvm/Support/raw_ostream.h"
35 #include "llvm/Target/TargetOptions.h"
36 #include "llvm/MC/MCAsmInfo.h"
37
38 #include <limits>
39
40 using namespace llvm;
41
42 static cl::opt<bool>
43 NoFusing("disable-spill-fusing",
44          cl::desc("Disable fusing of spill code into instructions"));
45 static cl::opt<bool>
46 PrintFailedFusing("print-failed-fuse-candidates",
47                   cl::desc("Print instructions that the allocator wants to"
48                            " fuse, but the X86 backend currently can't"),
49                   cl::Hidden);
50 static cl::opt<bool>
51 ReMatPICStubLoad("remat-pic-stub-load",
52                  cl::desc("Re-materialize load from stub in PIC mode"),
53                  cl::init(false), cl::Hidden);
54
55 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
56   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
57     TM(tm), RI(tm, *this) {
58   SmallVector<unsigned,16> AmbEntries;
59   static const unsigned OpTbl2Addr[][2] = {
60     { X86::ADC32ri,     X86::ADC32mi },
61     { X86::ADC32ri8,    X86::ADC32mi8 },
62     { X86::ADC32rr,     X86::ADC32mr },
63     { X86::ADC64ri32,   X86::ADC64mi32 },
64     { X86::ADC64ri8,    X86::ADC64mi8 },
65     { X86::ADC64rr,     X86::ADC64mr },
66     { X86::ADD16ri,     X86::ADD16mi },
67     { X86::ADD16ri8,    X86::ADD16mi8 },
68     { X86::ADD16rr,     X86::ADD16mr },
69     { X86::ADD32ri,     X86::ADD32mi },
70     { X86::ADD32ri8,    X86::ADD32mi8 },
71     { X86::ADD32rr,     X86::ADD32mr },
72     { X86::ADD64ri32,   X86::ADD64mi32 },
73     { X86::ADD64ri8,    X86::ADD64mi8 },
74     { X86::ADD64rr,     X86::ADD64mr },
75     { X86::ADD8ri,      X86::ADD8mi },
76     { X86::ADD8rr,      X86::ADD8mr },
77     { X86::AND16ri,     X86::AND16mi },
78     { X86::AND16ri8,    X86::AND16mi8 },
79     { X86::AND16rr,     X86::AND16mr },
80     { X86::AND32ri,     X86::AND32mi },
81     { X86::AND32ri8,    X86::AND32mi8 },
82     { X86::AND32rr,     X86::AND32mr },
83     { X86::AND64ri32,   X86::AND64mi32 },
84     { X86::AND64ri8,    X86::AND64mi8 },
85     { X86::AND64rr,     X86::AND64mr },
86     { X86::AND8ri,      X86::AND8mi },
87     { X86::AND8rr,      X86::AND8mr },
88     { X86::DEC16r,      X86::DEC16m },
89     { X86::DEC32r,      X86::DEC32m },
90     { X86::DEC64_16r,   X86::DEC64_16m },
91     { X86::DEC64_32r,   X86::DEC64_32m },
92     { X86::DEC64r,      X86::DEC64m },
93     { X86::DEC8r,       X86::DEC8m },
94     { X86::INC16r,      X86::INC16m },
95     { X86::INC32r,      X86::INC32m },
96     { X86::INC64_16r,   X86::INC64_16m },
97     { X86::INC64_32r,   X86::INC64_32m },
98     { X86::INC64r,      X86::INC64m },
99     { X86::INC8r,       X86::INC8m },
100     { X86::NEG16r,      X86::NEG16m },
101     { X86::NEG32r,      X86::NEG32m },
102     { X86::NEG64r,      X86::NEG64m },
103     { X86::NEG8r,       X86::NEG8m },
104     { X86::NOT16r,      X86::NOT16m },
105     { X86::NOT32r,      X86::NOT32m },
106     { X86::NOT64r,      X86::NOT64m },
107     { X86::NOT8r,       X86::NOT8m },
108     { X86::OR16ri,      X86::OR16mi },
109     { X86::OR16ri8,     X86::OR16mi8 },
110     { X86::OR16rr,      X86::OR16mr },
111     { X86::OR32ri,      X86::OR32mi },
112     { X86::OR32ri8,     X86::OR32mi8 },
113     { X86::OR32rr,      X86::OR32mr },
114     { X86::OR64ri32,    X86::OR64mi32 },
115     { X86::OR64ri8,     X86::OR64mi8 },
116     { X86::OR64rr,      X86::OR64mr },
117     { X86::OR8ri,       X86::OR8mi },
118     { X86::OR8rr,       X86::OR8mr },
119     { X86::ROL16r1,     X86::ROL16m1 },
120     { X86::ROL16rCL,    X86::ROL16mCL },
121     { X86::ROL16ri,     X86::ROL16mi },
122     { X86::ROL32r1,     X86::ROL32m1 },
123     { X86::ROL32rCL,    X86::ROL32mCL },
124     { X86::ROL32ri,     X86::ROL32mi },
125     { X86::ROL64r1,     X86::ROL64m1 },
126     { X86::ROL64rCL,    X86::ROL64mCL },
127     { X86::ROL64ri,     X86::ROL64mi },
128     { X86::ROL8r1,      X86::ROL8m1 },
129     { X86::ROL8rCL,     X86::ROL8mCL },
130     { X86::ROL8ri,      X86::ROL8mi },
131     { X86::ROR16r1,     X86::ROR16m1 },
132     { X86::ROR16rCL,    X86::ROR16mCL },
133     { X86::ROR16ri,     X86::ROR16mi },
134     { X86::ROR32r1,     X86::ROR32m1 },
135     { X86::ROR32rCL,    X86::ROR32mCL },
136     { X86::ROR32ri,     X86::ROR32mi },
137     { X86::ROR64r1,     X86::ROR64m1 },
138     { X86::ROR64rCL,    X86::ROR64mCL },
139     { X86::ROR64ri,     X86::ROR64mi },
140     { X86::ROR8r1,      X86::ROR8m1 },
141     { X86::ROR8rCL,     X86::ROR8mCL },
142     { X86::ROR8ri,      X86::ROR8mi },
143     { X86::SAR16r1,     X86::SAR16m1 },
144     { X86::SAR16rCL,    X86::SAR16mCL },
145     { X86::SAR16ri,     X86::SAR16mi },
146     { X86::SAR32r1,     X86::SAR32m1 },
147     { X86::SAR32rCL,    X86::SAR32mCL },
148     { X86::SAR32ri,     X86::SAR32mi },
149     { X86::SAR64r1,     X86::SAR64m1 },
150     { X86::SAR64rCL,    X86::SAR64mCL },
151     { X86::SAR64ri,     X86::SAR64mi },
152     { X86::SAR8r1,      X86::SAR8m1 },
153     { X86::SAR8rCL,     X86::SAR8mCL },
154     { X86::SAR8ri,      X86::SAR8mi },
155     { X86::SBB32ri,     X86::SBB32mi },
156     { X86::SBB32ri8,    X86::SBB32mi8 },
157     { X86::SBB32rr,     X86::SBB32mr },
158     { X86::SBB64ri32,   X86::SBB64mi32 },
159     { X86::SBB64ri8,    X86::SBB64mi8 },
160     { X86::SBB64rr,     X86::SBB64mr },
161     { X86::SHL16rCL,    X86::SHL16mCL },
162     { X86::SHL16ri,     X86::SHL16mi },
163     { X86::SHL32rCL,    X86::SHL32mCL },
164     { X86::SHL32ri,     X86::SHL32mi },
165     { X86::SHL64rCL,    X86::SHL64mCL },
166     { X86::SHL64ri,     X86::SHL64mi },
167     { X86::SHL8rCL,     X86::SHL8mCL },
168     { X86::SHL8ri,      X86::SHL8mi },
169     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
170     { X86::SHLD16rri8,  X86::SHLD16mri8 },
171     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
172     { X86::SHLD32rri8,  X86::SHLD32mri8 },
173     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
174     { X86::SHLD64rri8,  X86::SHLD64mri8 },
175     { X86::SHR16r1,     X86::SHR16m1 },
176     { X86::SHR16rCL,    X86::SHR16mCL },
177     { X86::SHR16ri,     X86::SHR16mi },
178     { X86::SHR32r1,     X86::SHR32m1 },
179     { X86::SHR32rCL,    X86::SHR32mCL },
180     { X86::SHR32ri,     X86::SHR32mi },
181     { X86::SHR64r1,     X86::SHR64m1 },
182     { X86::SHR64rCL,    X86::SHR64mCL },
183     { X86::SHR64ri,     X86::SHR64mi },
184     { X86::SHR8r1,      X86::SHR8m1 },
185     { X86::SHR8rCL,     X86::SHR8mCL },
186     { X86::SHR8ri,      X86::SHR8mi },
187     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
188     { X86::SHRD16rri8,  X86::SHRD16mri8 },
189     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
190     { X86::SHRD32rri8,  X86::SHRD32mri8 },
191     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
192     { X86::SHRD64rri8,  X86::SHRD64mri8 },
193     { X86::SUB16ri,     X86::SUB16mi },
194     { X86::SUB16ri8,    X86::SUB16mi8 },
195     { X86::SUB16rr,     X86::SUB16mr },
196     { X86::SUB32ri,     X86::SUB32mi },
197     { X86::SUB32ri8,    X86::SUB32mi8 },
198     { X86::SUB32rr,     X86::SUB32mr },
199     { X86::SUB64ri32,   X86::SUB64mi32 },
200     { X86::SUB64ri8,    X86::SUB64mi8 },
201     { X86::SUB64rr,     X86::SUB64mr },
202     { X86::SUB8ri,      X86::SUB8mi },
203     { X86::SUB8rr,      X86::SUB8mr },
204     { X86::XOR16ri,     X86::XOR16mi },
205     { X86::XOR16ri8,    X86::XOR16mi8 },
206     { X86::XOR16rr,     X86::XOR16mr },
207     { X86::XOR32ri,     X86::XOR32mi },
208     { X86::XOR32ri8,    X86::XOR32mi8 },
209     { X86::XOR32rr,     X86::XOR32mr },
210     { X86::XOR64ri32,   X86::XOR64mi32 },
211     { X86::XOR64ri8,    X86::XOR64mi8 },
212     { X86::XOR64rr,     X86::XOR64mr },
213     { X86::XOR8ri,      X86::XOR8mi },
214     { X86::XOR8rr,      X86::XOR8mr }
215   };
216
217   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
218     unsigned RegOp = OpTbl2Addr[i][0];
219     unsigned MemOp = OpTbl2Addr[i][1];
220     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
221                                                std::make_pair(MemOp,0))).second)
222       assert(false && "Duplicated entries?");
223     // Index 0, folded load and store, no alignment requirement.
224     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
225     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
226                                                 std::make_pair(RegOp,
227                                                               AuxInfo))).second)
228       AmbEntries.push_back(MemOp);
229   }
230
231   // If the third value is 1, then it's folding either a load or a store.
232   static const unsigned OpTbl0[][4] = {
233     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
234     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
235     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
236     { X86::CALL32r,     X86::CALL32m, 1, 0 },
237     { X86::CALL64r,     X86::CALL64m, 1, 0 },
238     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
239     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
240     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
241     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
242     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
243     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
244     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
245     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
246     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
247     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
248     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
249     { X86::DIV16r,      X86::DIV16m, 1, 0 },
250     { X86::DIV32r,      X86::DIV32m, 1, 0 },
251     { X86::DIV64r,      X86::DIV64m, 1, 0 },
252     { X86::DIV8r,       X86::DIV8m, 1, 0 },
253     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
254     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
255     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
256     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
257     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
258     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
259     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
260     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
261     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
262     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
263     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
264     { X86::JMP32r,      X86::JMP32m, 1, 0 },
265     { X86::JMP64r,      X86::JMP64m, 1, 0 },
266     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
267     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
268     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
269     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
270     { X86::MOV32rr_TC,  X86::MOV32mr_TC, 0, 0 },
271     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
272     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
273     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
274     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
275     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
276     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
277     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
278     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
279     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
280     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
281     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
282     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
283     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
284     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
285     { X86::MUL16r,      X86::MUL16m, 1, 0 },
286     { X86::MUL32r,      X86::MUL32m, 1, 0 },
287     { X86::MUL64r,      X86::MUL64m, 1, 0 },
288     { X86::MUL8r,       X86::MUL8m, 1, 0 },
289     { X86::SETAEr,      X86::SETAEm, 0, 0 },
290     { X86::SETAr,       X86::SETAm, 0, 0 },
291     { X86::SETBEr,      X86::SETBEm, 0, 0 },
292     { X86::SETBr,       X86::SETBm, 0, 0 },
293     { X86::SETEr,       X86::SETEm, 0, 0 },
294     { X86::SETGEr,      X86::SETGEm, 0, 0 },
295     { X86::SETGr,       X86::SETGm, 0, 0 },
296     { X86::SETLEr,      X86::SETLEm, 0, 0 },
297     { X86::SETLr,       X86::SETLm, 0, 0 },
298     { X86::SETNEr,      X86::SETNEm, 0, 0 },
299     { X86::SETNOr,      X86::SETNOm, 0, 0 },
300     { X86::SETNPr,      X86::SETNPm, 0, 0 },
301     { X86::SETNSr,      X86::SETNSm, 0, 0 },
302     { X86::SETOr,       X86::SETOm, 0, 0 },
303     { X86::SETPr,       X86::SETPm, 0, 0 },
304     { X86::SETSr,       X86::SETSm, 0, 0 },
305     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
306     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
307     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
308     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
309     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
310     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
311   };
312
313   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
314     unsigned RegOp = OpTbl0[i][0];
315     unsigned MemOp = OpTbl0[i][1];
316     unsigned Align = OpTbl0[i][3];
317     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
318                                            std::make_pair(MemOp,Align))).second)
319       assert(false && "Duplicated entries?");
320     unsigned FoldedLoad = OpTbl0[i][2];
321     // Index 0, folded load or store.
322     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
323     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
324       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
325                                      std::make_pair(RegOp, AuxInfo))).second)
326         AmbEntries.push_back(MemOp);
327   }
328
329   static const unsigned OpTbl1[][3] = {
330     { X86::CMP16rr,         X86::CMP16rm, 0 },
331     { X86::CMP32rr,         X86::CMP32rm, 0 },
332     { X86::CMP64rr,         X86::CMP64rm, 0 },
333     { X86::CMP8rr,          X86::CMP8rm, 0 },
334     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
335     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
336     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
337     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
338     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
339     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
340     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
341     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
342     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
343     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
344     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
345     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
346     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
347     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
348     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
349     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
350     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
351     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
352     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
353     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
354     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
355     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
356     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
357     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
358     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
359     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
360     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
361     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
362     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
363     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
364     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
365     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
366     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
367     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
368     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
369     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
370     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
371     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
372     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
373     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
374     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
375     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
376     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
377     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
378     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
379     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
380     { X86::MOV16rr,         X86::MOV16rm, 0 },
381     { X86::MOV32rr,         X86::MOV32rm, 0 },
382     { X86::MOV32rr_TC,      X86::MOV32rm_TC, 0 },
383     { X86::MOV64rr,         X86::MOV64rm, 0 },
384     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
385     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
386     { X86::MOV8rr,          X86::MOV8rm, 0 },
387     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
388     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
389     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
390     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
391     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
392     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
393     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
394     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
395     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
396     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
397     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
398     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
399     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
400     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
401     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
402     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
403     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
404     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
405     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
406     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
407     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
408     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
409     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
410     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
411     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
412     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
413     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
414     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
415     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
416     { X86::RCPPSr,          X86::RCPPSm, 16 },
417     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
418     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
419     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
420     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
421     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
422     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
423     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
424     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
425     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
426     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
427     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
428     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
429     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
430     { X86::TEST16rr,        X86::TEST16rm, 0 },
431     { X86::TEST32rr,        X86::TEST32rm, 0 },
432     { X86::TEST64rr,        X86::TEST64rm, 0 },
433     { X86::TEST8rr,         X86::TEST8rm, 0 },
434     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
435     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
436     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
437   };
438
439   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
440     unsigned RegOp = OpTbl1[i][0];
441     unsigned MemOp = OpTbl1[i][1];
442     unsigned Align = OpTbl1[i][2];
443     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
444                                            std::make_pair(MemOp,Align))).second)
445       assert(false && "Duplicated entries?");
446     // Index 1, folded load
447     unsigned AuxInfo = 1 | (1 << 4);
448     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
449       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
450                                      std::make_pair(RegOp, AuxInfo))).second)
451         AmbEntries.push_back(MemOp);
452   }
453
454   static const unsigned OpTbl2[][3] = {
455     { X86::ADC32rr,         X86::ADC32rm, 0 },
456     { X86::ADC64rr,         X86::ADC64rm, 0 },
457     { X86::ADD16rr,         X86::ADD16rm, 0 },
458     { X86::ADD32rr,         X86::ADD32rm, 0 },
459     { X86::ADD64rr,         X86::ADD64rm, 0 },
460     { X86::ADD8rr,          X86::ADD8rm, 0 },
461     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
462     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
463     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
464     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
465     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
466     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
467     { X86::AND16rr,         X86::AND16rm, 0 },
468     { X86::AND32rr,         X86::AND32rm, 0 },
469     { X86::AND64rr,         X86::AND64rm, 0 },
470     { X86::AND8rr,          X86::AND8rm, 0 },
471     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
472     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
473     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
474     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
475     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
476     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
477     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
478     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
479     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
480     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
481     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
482     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
483     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
484     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
485     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
486     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
487     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
488     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
489     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
490     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
491     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
492     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
493     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
494     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
495     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
496     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
497     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
498     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
499     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
500     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
501     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
502     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
503     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
504     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
505     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
506     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
507     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
508     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
509     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
510     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
511     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
512     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
513     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
514     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
515     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
516     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
517     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
518     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
519     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
520     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
521     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
522     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
523     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
524     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
525     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
526     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
527     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
528     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
529     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
530     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
531     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
532     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
533     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
534     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
535     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
536     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
537     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
538     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
539     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
540     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
541     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
542     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
543     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
544     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
545     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
546     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
547     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
548     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
549     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
550     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
551     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
552     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
553     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
554     { X86::MINPDrr,         X86::MINPDrm, 16 },
555     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
556     { X86::MINPSrr,         X86::MINPSrm, 16 },
557     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
558     { X86::MINSDrr,         X86::MINSDrm, 0 },
559     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
560     { X86::MINSSrr,         X86::MINSSrm, 0 },
561     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
562     { X86::MULPDrr,         X86::MULPDrm, 16 },
563     { X86::MULPSrr,         X86::MULPSrm, 16 },
564     { X86::MULSDrr,         X86::MULSDrm, 0 },
565     { X86::MULSSrr,         X86::MULSSrm, 0 },
566     { X86::OR16rr,          X86::OR16rm, 0 },
567     { X86::OR32rr,          X86::OR32rm, 0 },
568     { X86::OR64rr,          X86::OR64rm, 0 },
569     { X86::OR8rr,           X86::OR8rm, 0 },
570     { X86::ORPDrr,          X86::ORPDrm, 16 },
571     { X86::ORPSrr,          X86::ORPSrm, 16 },
572     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
573     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
574     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
575     { X86::PADDBrr,         X86::PADDBrm, 16 },
576     { X86::PADDDrr,         X86::PADDDrm, 16 },
577     { X86::PADDQrr,         X86::PADDQrm, 16 },
578     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
579     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
580     { X86::PADDWrr,         X86::PADDWrm, 16 },
581     { X86::PANDNrr,         X86::PANDNrm, 16 },
582     { X86::PANDrr,          X86::PANDrm, 16 },
583     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
584     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
585     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
586     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
587     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
588     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
589     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
590     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
591     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
592     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
593     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
594     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
595     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
596     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
597     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
598     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
599     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
600     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
601     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
602     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
603     { X86::PORrr,           X86::PORrm, 16 },
604     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
605     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
606     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
607     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
608     { X86::PSRADrr,         X86::PSRADrm, 16 },
609     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
610     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
611     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
612     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
613     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
614     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
615     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
616     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
617     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
618     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
619     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
620     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
621     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
622     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
623     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
624     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
625     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
626     { X86::PXORrr,          X86::PXORrm, 16 },
627     { X86::SBB32rr,         X86::SBB32rm, 0 },
628     { X86::SBB64rr,         X86::SBB64rm, 0 },
629     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
630     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
631     { X86::SUB16rr,         X86::SUB16rm, 0 },
632     { X86::SUB32rr,         X86::SUB32rm, 0 },
633     { X86::SUB64rr,         X86::SUB64rm, 0 },
634     { X86::SUB8rr,          X86::SUB8rm, 0 },
635     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
636     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
637     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
638     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
639     // FIXME: TEST*rr -> swapped operand of TEST*mr.
640     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
641     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
642     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
643     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
644     { X86::XOR16rr,         X86::XOR16rm, 0 },
645     { X86::XOR32rr,         X86::XOR32rm, 0 },
646     { X86::XOR64rr,         X86::XOR64rm, 0 },
647     { X86::XOR8rr,          X86::XOR8rm, 0 },
648     { X86::XORPDrr,         X86::XORPDrm, 16 },
649     { X86::XORPSrr,         X86::XORPSrm, 16 }
650   };
651
652   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
653     unsigned RegOp = OpTbl2[i][0];
654     unsigned MemOp = OpTbl2[i][1];
655     unsigned Align = OpTbl2[i][2];
656     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
657                                            std::make_pair(MemOp,Align))).second)
658       assert(false && "Duplicated entries?");
659     // Index 2, folded load
660     unsigned AuxInfo = 2 | (1 << 4);
661     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
662                                    std::make_pair(RegOp, AuxInfo))).second)
663       AmbEntries.push_back(MemOp);
664   }
665
666   // Remove ambiguous entries.
667   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
668 }
669
670 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
671                                unsigned &SrcReg, unsigned &DstReg,
672                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
673   switch (MI.getOpcode()) {
674   default:
675     return false;
676   case X86::MOV8rr:
677   case X86::MOV8rr_NOREX:
678   case X86::MOV16rr:
679   case X86::MOV32rr: 
680   case X86::MOV64rr:
681   case X86::MOV32rr_TC: 
682   case X86::MOV64rr_TC:
683
684   // FP Stack register class copies
685   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
686   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
687   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
688
689   // Note that MOVSSrr and MOVSDrr are not considered copies. FR32 and FR64
690   // copies are done with FsMOVAPSrr and FsMOVAPDrr.
691
692   case X86::FsMOVAPSrr:
693   case X86::FsMOVAPDrr:
694   case X86::MOVAPSrr:
695   case X86::MOVAPDrr:
696   case X86::MOVDQArr:
697   case X86::MMX_MOVQ64rr:
698     assert(MI.getNumOperands() >= 2 &&
699            MI.getOperand(0).isReg() &&
700            MI.getOperand(1).isReg() &&
701            "invalid register-register move instruction");
702     SrcReg = MI.getOperand(1).getReg();
703     DstReg = MI.getOperand(0).getReg();
704     SrcSubIdx = MI.getOperand(1).getSubReg();
705     DstSubIdx = MI.getOperand(0).getSubReg();
706     return true;
707   }
708 }
709
710 bool
711 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
712                                     unsigned &SrcReg, unsigned &DstReg,
713                                     unsigned &SubIdx) const {
714   switch (MI.getOpcode()) {
715   default: break;
716   case X86::MOVSX16rr8:
717   case X86::MOVZX16rr8:
718   case X86::MOVSX32rr8:
719   case X86::MOVZX32rr8:
720   case X86::MOVSX64rr8:
721   case X86::MOVZX64rr8:
722     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
723       // It's not always legal to reference the low 8-bit of the larger
724       // register in 32-bit mode.
725       return false;
726   case X86::MOVSX32rr16:
727   case X86::MOVZX32rr16:
728   case X86::MOVSX64rr16:
729   case X86::MOVZX64rr16:
730   case X86::MOVSX64rr32:
731   case X86::MOVZX64rr32: {
732     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
733       // Be conservative.
734       return false;
735     SrcReg = MI.getOperand(1).getReg();
736     DstReg = MI.getOperand(0).getReg();
737     switch (MI.getOpcode()) {
738     default:
739       llvm_unreachable(0);
740       break;
741     case X86::MOVSX16rr8:
742     case X86::MOVZX16rr8:
743     case X86::MOVSX32rr8:
744     case X86::MOVZX32rr8:
745     case X86::MOVSX64rr8:
746     case X86::MOVZX64rr8:
747       SubIdx = X86::sub_8bit;
748       break;
749     case X86::MOVSX32rr16:
750     case X86::MOVZX32rr16:
751     case X86::MOVSX64rr16:
752     case X86::MOVZX64rr16:
753       SubIdx = X86::sub_16bit;
754       break;
755     case X86::MOVSX64rr32:
756     case X86::MOVZX64rr32:
757       SubIdx = X86::sub_32bit;
758       break;
759     }
760     return true;
761   }
762   }
763   return false;
764 }
765
766 /// isFrameOperand - Return true and the FrameIndex if the specified
767 /// operand and follow operands form a reference to the stack frame.
768 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
769                                   int &FrameIndex) const {
770   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
771       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
772       MI->getOperand(Op+1).getImm() == 1 &&
773       MI->getOperand(Op+2).getReg() == 0 &&
774       MI->getOperand(Op+3).getImm() == 0) {
775     FrameIndex = MI->getOperand(Op).getIndex();
776     return true;
777   }
778   return false;
779 }
780
781 static bool isFrameLoadOpcode(int Opcode) {
782   switch (Opcode) {
783   default: break;
784   case X86::MOV8rm:
785   case X86::MOV16rm:
786   case X86::MOV32rm:
787   case X86::MOV32rm_TC:
788   case X86::MOV64rm:
789   case X86::MOV64rm_TC:
790   case X86::LD_Fp64m:
791   case X86::MOVSSrm:
792   case X86::MOVSDrm:
793   case X86::MOVAPSrm:
794   case X86::MOVAPDrm:
795   case X86::MOVDQArm:
796   case X86::MMX_MOVD64rm:
797   case X86::MMX_MOVQ64rm:
798     return true;
799     break;
800   }
801   return false;
802 }
803
804 static bool isFrameStoreOpcode(int Opcode) {
805   switch (Opcode) {
806   default: break;
807   case X86::MOV8mr:
808   case X86::MOV16mr:
809   case X86::MOV32mr:
810   case X86::MOV32mr_TC:
811   case X86::MOV64mr:
812   case X86::MOV64mr_TC:
813   case X86::ST_FpP64m:
814   case X86::MOVSSmr:
815   case X86::MOVSDmr:
816   case X86::MOVAPSmr:
817   case X86::MOVAPDmr:
818   case X86::MOVDQAmr:
819   case X86::MMX_MOVD64mr:
820   case X86::MMX_MOVQ64mr:
821   case X86::MMX_MOVNTQmr:
822     return true;
823   }
824   return false;
825 }
826
827 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI, 
828                                            int &FrameIndex) const {
829   if (isFrameLoadOpcode(MI->getOpcode()))
830     if (isFrameOperand(MI, 1, FrameIndex))
831       return MI->getOperand(0).getReg();
832   return 0;
833 }
834
835 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI, 
836                                                  int &FrameIndex) const {
837   if (isFrameLoadOpcode(MI->getOpcode())) {
838     unsigned Reg;
839     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
840       return Reg;
841     // Check for post-frame index elimination operations
842     const MachineMemOperand *Dummy;
843     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
844   }
845   return 0;
846 }
847
848 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
849                                         const MachineMemOperand *&MMO,
850                                         int &FrameIndex) const {
851   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
852          oe = MI->memoperands_end();
853        o != oe;
854        ++o) {
855     if ((*o)->isLoad() && (*o)->getValue())
856       if (const FixedStackPseudoSourceValue *Value =
857           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
858         FrameIndex = Value->getFrameIndex();
859         MMO = *o;
860         return true;
861       }
862   }
863   return false;
864 }
865
866 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
867                                           int &FrameIndex) const {
868   if (isFrameStoreOpcode(MI->getOpcode()))
869     if (isFrameOperand(MI, 0, FrameIndex))
870       return MI->getOperand(X86::AddrNumOperands).getReg();
871   return 0;
872 }
873
874 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
875                                                 int &FrameIndex) const {
876   if (isFrameStoreOpcode(MI->getOpcode())) {
877     unsigned Reg;
878     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
879       return Reg;
880     // Check for post-frame index elimination operations
881     const MachineMemOperand *Dummy;
882     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
883   }
884   return 0;
885 }
886
887 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
888                                        const MachineMemOperand *&MMO,
889                                        int &FrameIndex) const {
890   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
891          oe = MI->memoperands_end();
892        o != oe;
893        ++o) {
894     if ((*o)->isStore() && (*o)->getValue())
895       if (const FixedStackPseudoSourceValue *Value =
896           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
897         FrameIndex = Value->getFrameIndex();
898         MMO = *o;
899         return true;
900       }
901   }
902   return false;
903 }
904
905 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
906 /// X86::MOVPC32r.
907 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
908   bool isPICBase = false;
909   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
910          E = MRI.def_end(); I != E; ++I) {
911     MachineInstr *DefMI = I.getOperand().getParent();
912     if (DefMI->getOpcode() != X86::MOVPC32r)
913       return false;
914     assert(!isPICBase && "More than one PIC base?");
915     isPICBase = true;
916   }
917   return isPICBase;
918 }
919
920 bool
921 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
922                                                 AliasAnalysis *AA) const {
923   switch (MI->getOpcode()) {
924   default: break;
925     case X86::MOV8rm:
926     case X86::MOV16rm:
927     case X86::MOV32rm:
928     case X86::MOV64rm:
929     case X86::LD_Fp64m:
930     case X86::MOVSSrm:
931     case X86::MOVSDrm:
932     case X86::MOVAPSrm:
933     case X86::MOVUPSrm:
934     case X86::MOVUPSrm_Int:
935     case X86::MOVAPDrm:
936     case X86::MOVDQArm:
937     case X86::MMX_MOVD64rm:
938     case X86::MMX_MOVQ64rm:
939     case X86::FsMOVAPSrm:
940     case X86::FsMOVAPDrm: {
941       // Loads from constant pools are trivially rematerializable.
942       if (MI->getOperand(1).isReg() &&
943           MI->getOperand(2).isImm() &&
944           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
945           MI->isInvariantLoad(AA)) {
946         unsigned BaseReg = MI->getOperand(1).getReg();
947         if (BaseReg == 0 || BaseReg == X86::RIP)
948           return true;
949         // Allow re-materialization of PIC load.
950         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
951           return false;
952         const MachineFunction &MF = *MI->getParent()->getParent();
953         const MachineRegisterInfo &MRI = MF.getRegInfo();
954         bool isPICBase = false;
955         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
956                E = MRI.def_end(); I != E; ++I) {
957           MachineInstr *DefMI = I.getOperand().getParent();
958           if (DefMI->getOpcode() != X86::MOVPC32r)
959             return false;
960           assert(!isPICBase && "More than one PIC base?");
961           isPICBase = true;
962         }
963         return isPICBase;
964       } 
965       return false;
966     }
967  
968      case X86::LEA32r:
969      case X86::LEA64r: {
970        if (MI->getOperand(2).isImm() &&
971            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
972            !MI->getOperand(4).isReg()) {
973          // lea fi#, lea GV, etc. are all rematerializable.
974          if (!MI->getOperand(1).isReg())
975            return true;
976          unsigned BaseReg = MI->getOperand(1).getReg();
977          if (BaseReg == 0)
978            return true;
979          // Allow re-materialization of lea PICBase + x.
980          const MachineFunction &MF = *MI->getParent()->getParent();
981          const MachineRegisterInfo &MRI = MF.getRegInfo();
982          return regIsPICBase(BaseReg, MRI);
983        }
984        return false;
985      }
986   }
987
988   // All other instructions marked M_REMATERIALIZABLE are always trivially
989   // rematerializable.
990   return true;
991 }
992
993 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
994 /// would clobber the EFLAGS condition register. Note the result may be
995 /// conservative. If it cannot definitely determine the safety after visiting
996 /// a few instructions in each direction it assumes it's not safe.
997 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
998                                   MachineBasicBlock::iterator I) {
999   MachineBasicBlock::iterator E = MBB.end();
1000
1001   // It's always safe to clobber EFLAGS at the end of a block.
1002   if (I == E)
1003     return true;
1004
1005   // For compile time consideration, if we are not able to determine the
1006   // safety after visiting 4 instructions in each direction, we will assume
1007   // it's not safe.
1008   MachineBasicBlock::iterator Iter = I;
1009   for (unsigned i = 0; i < 4; ++i) {
1010     bool SeenDef = false;
1011     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1012       MachineOperand &MO = Iter->getOperand(j);
1013       if (!MO.isReg())
1014         continue;
1015       if (MO.getReg() == X86::EFLAGS) {
1016         if (MO.isUse())
1017           return false;
1018         SeenDef = true;
1019       }
1020     }
1021
1022     if (SeenDef)
1023       // This instruction defines EFLAGS, no need to look any further.
1024       return true;
1025     ++Iter;
1026     // Skip over DBG_VALUE.
1027     while (Iter != E && Iter->isDebugValue())
1028       ++Iter;
1029
1030     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1031     if (Iter == E)
1032       return true;
1033   }
1034
1035   MachineBasicBlock::iterator B = MBB.begin();
1036   Iter = I;
1037   for (unsigned i = 0; i < 4; ++i) {
1038     // If we make it to the beginning of the block, it's safe to clobber
1039     // EFLAGS iff EFLAGS is not live-in.
1040     if (Iter == B)
1041       return !MBB.isLiveIn(X86::EFLAGS);
1042
1043     --Iter;
1044     // Skip over DBG_VALUE.
1045     while (Iter != B && Iter->isDebugValue())
1046       --Iter;
1047
1048     bool SawKill = false;
1049     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1050       MachineOperand &MO = Iter->getOperand(j);
1051       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1052         if (MO.isDef()) return MO.isDead();
1053         if (MO.isKill()) SawKill = true;
1054       }
1055     }
1056
1057     if (SawKill)
1058       // This instruction kills EFLAGS and doesn't redefine it, so
1059       // there's no need to look further.
1060       return true;
1061   }
1062
1063   // Conservative answer.
1064   return false;
1065 }
1066
1067 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1068                                  MachineBasicBlock::iterator I,
1069                                  unsigned DestReg, unsigned SubIdx,
1070                                  const MachineInstr *Orig,
1071                                  const TargetRegisterInfo &TRI) const {
1072   DebugLoc DL = Orig->getDebugLoc();
1073
1074   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1075   // Re-materialize them as movri instructions to avoid side effects.
1076   bool Clone = true;
1077   unsigned Opc = Orig->getOpcode();
1078   switch (Opc) {
1079   default: break;
1080   case X86::MOV8r0:
1081   case X86::MOV16r0:
1082   case X86::MOV32r0:
1083   case X86::MOV64r0: {
1084     if (!isSafeToClobberEFLAGS(MBB, I)) {
1085       switch (Opc) {
1086       default: break;
1087       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1088       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1089       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1090       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1091       }
1092       Clone = false;
1093     }
1094     break;
1095   }
1096   }
1097
1098   if (Clone) {
1099     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1100     MBB.insert(I, MI);
1101   } else {
1102     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1103   }
1104
1105   MachineInstr *NewMI = prior(I);
1106   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1107 }
1108
1109 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1110 /// is not marked dead.
1111 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1112   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1113     MachineOperand &MO = MI->getOperand(i);
1114     if (MO.isReg() && MO.isDef() &&
1115         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1116       return true;
1117     }
1118   }
1119   return false;
1120 }
1121
1122 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1123 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1124 /// to a 32-bit superregister and then truncating back down to a 16-bit
1125 /// subregister.
1126 MachineInstr *
1127 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1128                                            MachineFunction::iterator &MFI,
1129                                            MachineBasicBlock::iterator &MBBI,
1130                                            LiveVariables *LV) const {
1131   MachineInstr *MI = MBBI;
1132   unsigned Dest = MI->getOperand(0).getReg();
1133   unsigned Src = MI->getOperand(1).getReg();
1134   bool isDead = MI->getOperand(0).isDead();
1135   bool isKill = MI->getOperand(1).isKill();
1136
1137   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1138     ? X86::LEA64_32r : X86::LEA32r;
1139   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1140   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1141   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1142             
1143   // Build and insert into an implicit UNDEF value. This is OK because
1144   // well be shifting and then extracting the lower 16-bits. 
1145   // This has the potential to cause partial register stall. e.g.
1146   //   movw    (%rbp,%rcx,2), %dx
1147   //   leal    -65(%rdx), %esi
1148   // But testing has shown this *does* help performance in 64-bit mode (at
1149   // least on modern x86 machines).
1150   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1151   MachineInstr *InsMI =
1152     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1153     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1154     .addReg(Src, getKillRegState(isKill));
1155
1156   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1157                                     get(Opc), leaOutReg);
1158   switch (MIOpc) {
1159   default:
1160     llvm_unreachable(0);
1161     break;
1162   case X86::SHL16ri: {
1163     unsigned ShAmt = MI->getOperand(2).getImm();
1164     MIB.addReg(0).addImm(1 << ShAmt)
1165        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1166     break;
1167   }
1168   case X86::INC16r:
1169   case X86::INC64_16r:
1170     addRegOffset(MIB, leaInReg, true, 1);
1171     break;
1172   case X86::DEC16r:
1173   case X86::DEC64_16r:
1174     addRegOffset(MIB, leaInReg, true, -1);
1175     break;
1176   case X86::ADD16ri:
1177   case X86::ADD16ri8:
1178     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());    
1179     break;
1180   case X86::ADD16rr: {
1181     unsigned Src2 = MI->getOperand(2).getReg();
1182     bool isKill2 = MI->getOperand(2).isKill();
1183     unsigned leaInReg2 = 0;
1184     MachineInstr *InsMI2 = 0;
1185     if (Src == Src2) {
1186       // ADD16rr %reg1028<kill>, %reg1028
1187       // just a single insert_subreg.
1188       addRegReg(MIB, leaInReg, true, leaInReg, false);
1189     } else {
1190       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1191       // Build and insert into an implicit UNDEF value. This is OK because
1192       // well be shifting and then extracting the lower 16-bits. 
1193       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1194       InsMI2 =
1195         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1196         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1197         .addReg(Src2, getKillRegState(isKill2));
1198       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1199     }
1200     if (LV && isKill2 && InsMI2)
1201       LV->replaceKillInstruction(Src2, MI, InsMI2);
1202     break;
1203   }
1204   }
1205
1206   MachineInstr *NewMI = MIB;
1207   MachineInstr *ExtMI =
1208     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1209     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1210     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1211
1212   if (LV) {
1213     // Update live variables
1214     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1215     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1216     if (isKill)
1217       LV->replaceKillInstruction(Src, MI, InsMI);
1218     if (isDead)
1219       LV->replaceKillInstruction(Dest, MI, ExtMI);
1220   }
1221
1222   return ExtMI;
1223 }
1224
1225 /// convertToThreeAddress - This method must be implemented by targets that
1226 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1227 /// may be able to convert a two-address instruction into a true
1228 /// three-address instruction on demand.  This allows the X86 target (for
1229 /// example) to convert ADD and SHL instructions into LEA instructions if they
1230 /// would require register copies due to two-addressness.
1231 ///
1232 /// This method returns a null pointer if the transformation cannot be
1233 /// performed, otherwise it returns the new instruction.
1234 ///
1235 MachineInstr *
1236 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1237                                     MachineBasicBlock::iterator &MBBI,
1238                                     LiveVariables *LV) const {
1239   MachineInstr *MI = MBBI;
1240   MachineFunction &MF = *MI->getParent()->getParent();
1241   // All instructions input are two-addr instructions.  Get the known operands.
1242   unsigned Dest = MI->getOperand(0).getReg();
1243   unsigned Src = MI->getOperand(1).getReg();
1244   bool isDead = MI->getOperand(0).isDead();
1245   bool isKill = MI->getOperand(1).isKill();
1246
1247   MachineInstr *NewMI = NULL;
1248   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1249   // we have better subtarget support, enable the 16-bit LEA generation here.
1250   // 16-bit LEA is also slow on Core2.
1251   bool DisableLEA16 = true;
1252   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1253
1254   unsigned MIOpc = MI->getOpcode();
1255   switch (MIOpc) {
1256   case X86::SHUFPSrri: {
1257     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1258     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1259     
1260     unsigned B = MI->getOperand(1).getReg();
1261     unsigned C = MI->getOperand(2).getReg();
1262     if (B != C) return 0;
1263     unsigned A = MI->getOperand(0).getReg();
1264     unsigned M = MI->getOperand(3).getImm();
1265     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1266       .addReg(A, RegState::Define | getDeadRegState(isDead))
1267       .addReg(B, getKillRegState(isKill)).addImm(M);
1268     break;
1269   }
1270   case X86::SHL64ri: {
1271     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1272     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1273     // the flags produced by a shift yet, so this is safe.
1274     unsigned ShAmt = MI->getOperand(2).getImm();
1275     if (ShAmt == 0 || ShAmt >= 4) return 0;
1276
1277     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1278       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1279       .addReg(0).addImm(1 << ShAmt)
1280       .addReg(Src, getKillRegState(isKill))
1281       .addImm(0).addReg(0);
1282     break;
1283   }
1284   case X86::SHL32ri: {
1285     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1286     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1287     // the flags produced by a shift yet, so this is safe.
1288     unsigned ShAmt = MI->getOperand(2).getImm();
1289     if (ShAmt == 0 || ShAmt >= 4) return 0;
1290
1291     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1292     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1293       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1294       .addReg(0).addImm(1 << ShAmt)
1295       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1296     break;
1297   }
1298   case X86::SHL16ri: {
1299     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1300     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1301     // the flags produced by a shift yet, so this is safe.
1302     unsigned ShAmt = MI->getOperand(2).getImm();
1303     if (ShAmt == 0 || ShAmt >= 4) return 0;
1304
1305     if (DisableLEA16)
1306       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1307     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1308       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1309       .addReg(0).addImm(1 << ShAmt)
1310       .addReg(Src, getKillRegState(isKill))
1311       .addImm(0).addReg(0);
1312     break;
1313   }
1314   default: {
1315     // The following opcodes also sets the condition code register(s). Only
1316     // convert them to equivalent lea if the condition code register def's
1317     // are dead!
1318     if (hasLiveCondCodeDef(MI))
1319       return 0;
1320
1321     switch (MIOpc) {
1322     default: return 0;
1323     case X86::INC64r:
1324     case X86::INC32r:
1325     case X86::INC64_32r: {
1326       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1327       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1328         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1329       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1330                               .addReg(Dest, RegState::Define |
1331                                       getDeadRegState(isDead)),
1332                               Src, isKill, 1);
1333       break;
1334     }
1335     case X86::INC16r:
1336     case X86::INC64_16r:
1337       if (DisableLEA16)
1338         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1339       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1340       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1341                            .addReg(Dest, RegState::Define |
1342                                    getDeadRegState(isDead)),
1343                            Src, isKill, 1);
1344       break;
1345     case X86::DEC64r:
1346     case X86::DEC32r:
1347     case X86::DEC64_32r: {
1348       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1349       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1350         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1351       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1352                               .addReg(Dest, RegState::Define |
1353                                       getDeadRegState(isDead)),
1354                               Src, isKill, -1);
1355       break;
1356     }
1357     case X86::DEC16r:
1358     case X86::DEC64_16r:
1359       if (DisableLEA16)
1360         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1361       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1362       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1363                            .addReg(Dest, RegState::Define |
1364                                    getDeadRegState(isDead)),
1365                            Src, isKill, -1);
1366       break;
1367     case X86::ADD64rr:
1368     case X86::ADD32rr: {
1369       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1370       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1371         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1372       unsigned Src2 = MI->getOperand(2).getReg();
1373       bool isKill2 = MI->getOperand(2).isKill();
1374       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1375                         .addReg(Dest, RegState::Define |
1376                                 getDeadRegState(isDead)),
1377                         Src, isKill, Src2, isKill2);
1378       if (LV && isKill2)
1379         LV->replaceKillInstruction(Src2, MI, NewMI);
1380       break;
1381     }
1382     case X86::ADD16rr: {
1383       if (DisableLEA16)
1384         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1385       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1386       unsigned Src2 = MI->getOperand(2).getReg();
1387       bool isKill2 = MI->getOperand(2).isKill();
1388       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1389                         .addReg(Dest, RegState::Define |
1390                                 getDeadRegState(isDead)),
1391                         Src, isKill, Src2, isKill2);
1392       if (LV && isKill2)
1393         LV->replaceKillInstruction(Src2, MI, NewMI);
1394       break;
1395     }
1396     case X86::ADD64ri32:
1397     case X86::ADD64ri8:
1398       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1399       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1400                               .addReg(Dest, RegState::Define |
1401                                       getDeadRegState(isDead)),
1402                               Src, isKill, MI->getOperand(2).getImm());
1403       break;
1404     case X86::ADD32ri:
1405     case X86::ADD32ri8: {
1406       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1407       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1408       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1409                               .addReg(Dest, RegState::Define |
1410                                       getDeadRegState(isDead)),
1411                                 Src, isKill, MI->getOperand(2).getImm());
1412       break;
1413     }
1414     case X86::ADD16ri:
1415     case X86::ADD16ri8:
1416       if (DisableLEA16)
1417         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1418       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1419       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1420                               .addReg(Dest, RegState::Define |
1421                                       getDeadRegState(isDead)),
1422                               Src, isKill, MI->getOperand(2).getImm());
1423       break;
1424     }
1425   }
1426   }
1427
1428   if (!NewMI) return 0;
1429
1430   if (LV) {  // Update live variables
1431     if (isKill)
1432       LV->replaceKillInstruction(Src, MI, NewMI);
1433     if (isDead)
1434       LV->replaceKillInstruction(Dest, MI, NewMI);
1435   }
1436
1437   MFI->insert(MBBI, NewMI);          // Insert the new inst    
1438   return NewMI;
1439 }
1440
1441 /// commuteInstruction - We have a few instructions that must be hacked on to
1442 /// commute them.
1443 ///
1444 MachineInstr *
1445 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1446   switch (MI->getOpcode()) {
1447   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1448   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1449   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1450   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1451   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1452   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1453     unsigned Opc;
1454     unsigned Size;
1455     switch (MI->getOpcode()) {
1456     default: llvm_unreachable("Unreachable!");
1457     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1458     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1459     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1460     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1461     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1462     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1463     }
1464     unsigned Amt = MI->getOperand(3).getImm();
1465     if (NewMI) {
1466       MachineFunction &MF = *MI->getParent()->getParent();
1467       MI = MF.CloneMachineInstr(MI);
1468       NewMI = false;
1469     }
1470     MI->setDesc(get(Opc));
1471     MI->getOperand(3).setImm(Size-Amt);
1472     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1473   }
1474   case X86::CMOVB16rr:
1475   case X86::CMOVB32rr:
1476   case X86::CMOVB64rr:
1477   case X86::CMOVAE16rr:
1478   case X86::CMOVAE32rr:
1479   case X86::CMOVAE64rr:
1480   case X86::CMOVE16rr:
1481   case X86::CMOVE32rr:
1482   case X86::CMOVE64rr:
1483   case X86::CMOVNE16rr:
1484   case X86::CMOVNE32rr:
1485   case X86::CMOVNE64rr:
1486   case X86::CMOVBE16rr:
1487   case X86::CMOVBE32rr:
1488   case X86::CMOVBE64rr:
1489   case X86::CMOVA16rr:
1490   case X86::CMOVA32rr:
1491   case X86::CMOVA64rr:
1492   case X86::CMOVL16rr:
1493   case X86::CMOVL32rr:
1494   case X86::CMOVL64rr:
1495   case X86::CMOVGE16rr:
1496   case X86::CMOVGE32rr:
1497   case X86::CMOVGE64rr:
1498   case X86::CMOVLE16rr:
1499   case X86::CMOVLE32rr:
1500   case X86::CMOVLE64rr:
1501   case X86::CMOVG16rr:
1502   case X86::CMOVG32rr:
1503   case X86::CMOVG64rr:
1504   case X86::CMOVS16rr:
1505   case X86::CMOVS32rr:
1506   case X86::CMOVS64rr:
1507   case X86::CMOVNS16rr:
1508   case X86::CMOVNS32rr:
1509   case X86::CMOVNS64rr:
1510   case X86::CMOVP16rr:
1511   case X86::CMOVP32rr:
1512   case X86::CMOVP64rr:
1513   case X86::CMOVNP16rr:
1514   case X86::CMOVNP32rr:
1515   case X86::CMOVNP64rr:
1516   case X86::CMOVO16rr:
1517   case X86::CMOVO32rr:
1518   case X86::CMOVO64rr:
1519   case X86::CMOVNO16rr:
1520   case X86::CMOVNO32rr:
1521   case X86::CMOVNO64rr: {
1522     unsigned Opc = 0;
1523     switch (MI->getOpcode()) {
1524     default: break;
1525     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1526     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1527     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1528     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1529     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1530     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1531     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1532     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1533     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1534     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1535     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1536     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1537     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1538     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1539     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1540     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1541     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1542     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1543     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1544     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1545     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1546     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1547     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1548     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1549     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1550     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1551     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1552     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1553     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1554     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1555     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1556     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1557     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1558     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1559     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1560     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1561     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1562     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1563     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1564     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1565     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1566     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1567     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1568     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1569     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1570     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1571     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1572     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1573     }
1574     if (NewMI) {
1575       MachineFunction &MF = *MI->getParent()->getParent();
1576       MI = MF.CloneMachineInstr(MI);
1577       NewMI = false;
1578     }
1579     MI->setDesc(get(Opc));
1580     // Fallthrough intended.
1581   }
1582   default:
1583     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1584   }
1585 }
1586
1587 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1588   switch (BrOpc) {
1589   default: return X86::COND_INVALID;
1590   case X86::JE_4:  return X86::COND_E;
1591   case X86::JNE_4: return X86::COND_NE;
1592   case X86::JL_4:  return X86::COND_L;
1593   case X86::JLE_4: return X86::COND_LE;
1594   case X86::JG_4:  return X86::COND_G;
1595   case X86::JGE_4: return X86::COND_GE;
1596   case X86::JB_4:  return X86::COND_B;
1597   case X86::JBE_4: return X86::COND_BE;
1598   case X86::JA_4:  return X86::COND_A;
1599   case X86::JAE_4: return X86::COND_AE;
1600   case X86::JS_4:  return X86::COND_S;
1601   case X86::JNS_4: return X86::COND_NS;
1602   case X86::JP_4:  return X86::COND_P;
1603   case X86::JNP_4: return X86::COND_NP;
1604   case X86::JO_4:  return X86::COND_O;
1605   case X86::JNO_4: return X86::COND_NO;
1606   }
1607 }
1608
1609 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1610   switch (CC) {
1611   default: llvm_unreachable("Illegal condition code!");
1612   case X86::COND_E:  return X86::JE_4;
1613   case X86::COND_NE: return X86::JNE_4;
1614   case X86::COND_L:  return X86::JL_4;
1615   case X86::COND_LE: return X86::JLE_4;
1616   case X86::COND_G:  return X86::JG_4;
1617   case X86::COND_GE: return X86::JGE_4;
1618   case X86::COND_B:  return X86::JB_4;
1619   case X86::COND_BE: return X86::JBE_4;
1620   case X86::COND_A:  return X86::JA_4;
1621   case X86::COND_AE: return X86::JAE_4;
1622   case X86::COND_S:  return X86::JS_4;
1623   case X86::COND_NS: return X86::JNS_4;
1624   case X86::COND_P:  return X86::JP_4;
1625   case X86::COND_NP: return X86::JNP_4;
1626   case X86::COND_O:  return X86::JO_4;
1627   case X86::COND_NO: return X86::JNO_4;
1628   }
1629 }
1630
1631 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1632 /// e.g. turning COND_E to COND_NE.
1633 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1634   switch (CC) {
1635   default: llvm_unreachable("Illegal condition code!");
1636   case X86::COND_E:  return X86::COND_NE;
1637   case X86::COND_NE: return X86::COND_E;
1638   case X86::COND_L:  return X86::COND_GE;
1639   case X86::COND_LE: return X86::COND_G;
1640   case X86::COND_G:  return X86::COND_LE;
1641   case X86::COND_GE: return X86::COND_L;
1642   case X86::COND_B:  return X86::COND_AE;
1643   case X86::COND_BE: return X86::COND_A;
1644   case X86::COND_A:  return X86::COND_BE;
1645   case X86::COND_AE: return X86::COND_B;
1646   case X86::COND_S:  return X86::COND_NS;
1647   case X86::COND_NS: return X86::COND_S;
1648   case X86::COND_P:  return X86::COND_NP;
1649   case X86::COND_NP: return X86::COND_P;
1650   case X86::COND_O:  return X86::COND_NO;
1651   case X86::COND_NO: return X86::COND_O;
1652   }
1653 }
1654
1655 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1656   const TargetInstrDesc &TID = MI->getDesc();
1657   if (!TID.isTerminator()) return false;
1658   
1659   // Conditional branch is a special case.
1660   if (TID.isBranch() && !TID.isBarrier())
1661     return true;
1662   if (!TID.isPredicable())
1663     return true;
1664   return !isPredicated(MI);
1665 }
1666
1667 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB, 
1668                                  MachineBasicBlock *&TBB,
1669                                  MachineBasicBlock *&FBB,
1670                                  SmallVectorImpl<MachineOperand> &Cond,
1671                                  bool AllowModify) const {
1672   // Start from the bottom of the block and work up, examining the
1673   // terminator instructions.
1674   MachineBasicBlock::iterator I = MBB.end();
1675   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1676   while (I != MBB.begin()) {
1677     --I;
1678     if (I->isDebugValue())
1679       continue;
1680
1681     // Working from the bottom, when we see a non-terminator instruction, we're
1682     // done.
1683     if (!isUnpredicatedTerminator(I))
1684       break;
1685
1686     // A terminator that isn't a branch can't easily be handled by this
1687     // analysis.
1688     if (!I->getDesc().isBranch())
1689       return true;
1690
1691     // Handle unconditional branches.
1692     if (I->getOpcode() == X86::JMP_4) {
1693       UnCondBrIter = I;
1694
1695       if (!AllowModify) {
1696         TBB = I->getOperand(0).getMBB();
1697         continue;
1698       }
1699
1700       // If the block has any instructions after a JMP, delete them.
1701       while (llvm::next(I) != MBB.end())
1702         llvm::next(I)->eraseFromParent();
1703
1704       Cond.clear();
1705       FBB = 0;
1706
1707       // Delete the JMP if it's equivalent to a fall-through.
1708       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1709         TBB = 0;
1710         I->eraseFromParent();
1711         I = MBB.end();
1712         UnCondBrIter = MBB.end();
1713         continue;
1714       }
1715
1716       // TBB is used to indicate the unconditional destination.
1717       TBB = I->getOperand(0).getMBB();
1718       continue;
1719     }
1720
1721     // Handle conditional branches.
1722     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1723     if (BranchCode == X86::COND_INVALID)
1724       return true;  // Can't handle indirect branch.
1725
1726     // Working from the bottom, handle the first conditional branch.
1727     if (Cond.empty()) {
1728       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1729       if (AllowModify && UnCondBrIter != MBB.end() &&
1730           MBB.isLayoutSuccessor(TargetBB)) {
1731         // If we can modify the code and it ends in something like:
1732         //
1733         //     jCC L1
1734         //     jmp L2
1735         //   L1:
1736         //     ...
1737         //   L2:
1738         //
1739         // Then we can change this to:
1740         //
1741         //     jnCC L2
1742         //   L1:
1743         //     ...
1744         //   L2:
1745         //
1746         // Which is a bit more efficient.
1747         // We conditionally jump to the fall-through block.
1748         BranchCode = GetOppositeBranchCondition(BranchCode);
1749         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1750         MachineBasicBlock::iterator OldInst = I;
1751
1752         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1753           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1754         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1755           .addMBB(TargetBB);
1756         MBB.addSuccessor(TargetBB);
1757
1758         OldInst->eraseFromParent();
1759         UnCondBrIter->eraseFromParent();
1760
1761         // Restart the analysis.
1762         UnCondBrIter = MBB.end();
1763         I = MBB.end();
1764         continue;
1765       }
1766
1767       FBB = TBB;
1768       TBB = I->getOperand(0).getMBB();
1769       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1770       continue;
1771     }
1772
1773     // Handle subsequent conditional branches. Only handle the case where all
1774     // conditional branches branch to the same destination and their condition
1775     // opcodes fit one of the special multi-branch idioms.
1776     assert(Cond.size() == 1);
1777     assert(TBB);
1778
1779     // Only handle the case where all conditional branches branch to the same
1780     // destination.
1781     if (TBB != I->getOperand(0).getMBB())
1782       return true;
1783
1784     // If the conditions are the same, we can leave them alone.
1785     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1786     if (OldBranchCode == BranchCode)
1787       continue;
1788
1789     // If they differ, see if they fit one of the known patterns. Theoretically,
1790     // we could handle more patterns here, but we shouldn't expect to see them
1791     // if instruction selection has done a reasonable job.
1792     if ((OldBranchCode == X86::COND_NP &&
1793          BranchCode == X86::COND_E) ||
1794         (OldBranchCode == X86::COND_E &&
1795          BranchCode == X86::COND_NP))
1796       BranchCode = X86::COND_NP_OR_E;
1797     else if ((OldBranchCode == X86::COND_P &&
1798               BranchCode == X86::COND_NE) ||
1799              (OldBranchCode == X86::COND_NE &&
1800               BranchCode == X86::COND_P))
1801       BranchCode = X86::COND_NE_OR_P;
1802     else
1803       return true;
1804
1805     // Update the MachineOperand.
1806     Cond[0].setImm(BranchCode);
1807   }
1808
1809   return false;
1810 }
1811
1812 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1813   MachineBasicBlock::iterator I = MBB.end();
1814   unsigned Count = 0;
1815
1816   while (I != MBB.begin()) {
1817     --I;
1818     if (I->isDebugValue())
1819       continue;
1820     if (I->getOpcode() != X86::JMP_4 &&
1821         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1822       break;
1823     // Remove the branch.
1824     I->eraseFromParent();
1825     I = MBB.end();
1826     ++Count;
1827   }
1828   
1829   return Count;
1830 }
1831
1832 unsigned
1833 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1834                            MachineBasicBlock *FBB,
1835                            const SmallVectorImpl<MachineOperand> &Cond,
1836                            DebugLoc DL) const {
1837   // Shouldn't be a fall through.
1838   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1839   assert((Cond.size() == 1 || Cond.size() == 0) &&
1840          "X86 branch conditions have one component!");
1841
1842   if (Cond.empty()) {
1843     // Unconditional branch?
1844     assert(!FBB && "Unconditional branch with multiple successors!");
1845     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1846     return 1;
1847   }
1848
1849   // Conditional branch.
1850   unsigned Count = 0;
1851   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1852   switch (CC) {
1853   case X86::COND_NP_OR_E:
1854     // Synthesize NP_OR_E with two branches.
1855     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1856     ++Count;
1857     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1858     ++Count;
1859     break;
1860   case X86::COND_NE_OR_P:
1861     // Synthesize NE_OR_P with two branches.
1862     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1863     ++Count;
1864     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1865     ++Count;
1866     break;
1867   default: {
1868     unsigned Opc = GetCondBranchFromCond(CC);
1869     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1870     ++Count;
1871   }
1872   }
1873   if (FBB) {
1874     // Two-way Conditional branch. Insert the second branch.
1875     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1876     ++Count;
1877   }
1878   return Count;
1879 }
1880
1881 /// isHReg - Test if the given register is a physical h register.
1882 static bool isHReg(unsigned Reg) {
1883   return X86::GR8_ABCD_HRegClass.contains(Reg);
1884 }
1885
1886 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1887                                MachineBasicBlock::iterator MI, DebugLoc DL,
1888                                unsigned DestReg, unsigned SrcReg,
1889                                bool KillSrc) const {
1890   // First deal with the normal symmetric copies.
1891   unsigned Opc = 0;
1892   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1893     Opc = X86::MOV64rr;
1894   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1895     Opc = X86::MOV32rr;
1896   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1897     Opc = X86::MOV16rr;
1898   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1899     // Copying to or from a physical H register on x86-64 requires a NOREX
1900     // move.  Otherwise use a normal move.
1901     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1902         TM.getSubtarget<X86Subtarget>().is64Bit())
1903       Opc = X86::MOV8rr_NOREX;
1904     else
1905       Opc = X86::MOV8rr;
1906   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
1907     Opc = X86::MOVAPSrr;
1908   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
1909     Opc = X86::MMX_MOVQ64rr;
1910
1911   if (Opc) {
1912     BuildMI(MBB, MI, DL, get(Opc), DestReg)
1913       .addReg(SrcReg, getKillRegState(KillSrc));
1914     return;
1915   }
1916
1917   // Moving EFLAGS to / from another register requires a push and a pop.
1918   if (SrcReg == X86::EFLAGS) {
1919     if (X86::GR64RegClass.contains(DestReg)) {
1920       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
1921       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1922       return;
1923     } else if (X86::GR32RegClass.contains(DestReg)) {
1924       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
1925       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1926       return;
1927     }
1928   }
1929   if (DestReg == X86::EFLAGS) {
1930     if (X86::GR64RegClass.contains(SrcReg)) {
1931       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
1932         .addReg(SrcReg, getKillRegState(KillSrc));
1933       BuildMI(MBB, MI, DL, get(X86::POPF64));
1934       return;
1935     } else if (X86::GR32RegClass.contains(SrcReg)) {
1936       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
1937         .addReg(SrcReg, getKillRegState(KillSrc));
1938       BuildMI(MBB, MI, DL, get(X86::POPF32));
1939       return;
1940     }
1941   }
1942
1943   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
1944                << " to " << RI.getName(DestReg) << '\n');
1945   llvm_unreachable("Cannot emit physreg copy instruction");
1946 }
1947
1948 static unsigned getLoadStoreRegOpcode(unsigned Reg,
1949                                       const TargetRegisterClass *RC,
1950                                       bool isStackAligned,
1951                                       const TargetMachine &TM,
1952                                       bool load) {
1953   switch (RC->getID()) {
1954   default:
1955     llvm_unreachable("Unknown regclass");
1956   case X86::GR64RegClassID:
1957   case X86::GR64_NOSPRegClassID:
1958     return load ? X86::MOV64rm : X86::MOV64mr;
1959   case X86::GR32RegClassID:
1960   case X86::GR32_NOSPRegClassID:
1961   case X86::GR32_ADRegClassID:
1962     return load ? X86::MOV32rm : X86::MOV32mr;
1963   case X86::GR16RegClassID:
1964     return load ? X86::MOV16rm : X86::MOV16mr;
1965   case X86::GR8RegClassID:
1966     // Copying to or from a physical H register on x86-64 requires a NOREX
1967     // move.  Otherwise use a normal move.
1968     if (isHReg(Reg) &&
1969         TM.getSubtarget<X86Subtarget>().is64Bit())
1970       return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
1971     else
1972       return load ? X86::MOV8rm : X86::MOV8mr;
1973   case X86::GR64_ABCDRegClassID:
1974     return load ? X86::MOV64rm : X86::MOV64mr;
1975   case X86::GR32_ABCDRegClassID:
1976     return load ? X86::MOV32rm : X86::MOV32mr;
1977   case X86::GR16_ABCDRegClassID:
1978     return load ? X86::MOV16rm : X86::MOV16mr;
1979   case X86::GR8_ABCD_LRegClassID:
1980     return load ? X86::MOV8rm :X86::MOV8mr;
1981   case X86::GR8_ABCD_HRegClassID:
1982     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1983       return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
1984     else
1985       return load ? X86::MOV8rm : X86::MOV8mr;
1986   case X86::GR64_NOREXRegClassID:
1987   case X86::GR64_NOREX_NOSPRegClassID:
1988     return load ? X86::MOV64rm : X86::MOV64mr;
1989   case X86::GR32_NOREXRegClassID:
1990     return load ? X86::MOV32rm : X86::MOV32mr;
1991   case X86::GR16_NOREXRegClassID:
1992     return load ? X86::MOV16rm : X86::MOV16mr;
1993   case X86::GR8_NOREXRegClassID:
1994     return load ? X86::MOV8rm : X86::MOV8mr;
1995   case X86::GR64_TCRegClassID:
1996     return load ? X86::MOV64rm_TC : X86::MOV64mr_TC;
1997   case X86::GR32_TCRegClassID:
1998     return load ? X86::MOV32rm_TC : X86::MOV32mr_TC;
1999   case X86::RFP80RegClassID:
2000     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2001   case X86::RFP64RegClassID:
2002     return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2003   case X86::RFP32RegClassID:
2004     return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2005   case X86::FR32RegClassID:
2006     return load ? X86::MOVSSrm : X86::MOVSSmr;
2007   case X86::FR64RegClassID:
2008     return load ? X86::MOVSDrm : X86::MOVSDmr;
2009   case X86::VR128RegClassID:
2010     // If stack is realigned we can use aligned stores.
2011     if (isStackAligned)
2012       return load ? X86::MOVAPSrm : X86::MOVAPSmr;
2013     else
2014       return load ? X86::MOVUPSrm : X86::MOVUPSmr;
2015   case X86::VR64RegClassID:
2016     return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2017   }
2018 }
2019
2020 static unsigned getStoreRegOpcode(unsigned SrcReg,
2021                                   const TargetRegisterClass *RC,
2022                                   bool isStackAligned,
2023                                   TargetMachine &TM) {
2024   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2025 }
2026
2027
2028 static unsigned getLoadRegOpcode(unsigned DestReg,
2029                                  const TargetRegisterClass *RC,
2030                                  bool isStackAligned,
2031                                  const TargetMachine &TM) {
2032   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2033 }
2034
2035 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2036                                        MachineBasicBlock::iterator MI,
2037                                        unsigned SrcReg, bool isKill, int FrameIdx,
2038                                        const TargetRegisterClass *RC,
2039                                        const TargetRegisterInfo *TRI) const {
2040   const MachineFunction &MF = *MBB.getParent();
2041   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2042   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2043   DebugLoc DL = MBB.findDebugLoc(MI);
2044   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2045     .addReg(SrcReg, getKillRegState(isKill));
2046 }
2047
2048 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2049                                   bool isKill,
2050                                   SmallVectorImpl<MachineOperand> &Addr,
2051                                   const TargetRegisterClass *RC,
2052                                   MachineInstr::mmo_iterator MMOBegin,
2053                                   MachineInstr::mmo_iterator MMOEnd,
2054                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2055   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2056   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2057   DebugLoc DL;
2058   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2059   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2060     MIB.addOperand(Addr[i]);
2061   MIB.addReg(SrcReg, getKillRegState(isKill));
2062   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2063   NewMIs.push_back(MIB);
2064 }
2065
2066
2067 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2068                                         MachineBasicBlock::iterator MI,
2069                                         unsigned DestReg, int FrameIdx,
2070                                         const TargetRegisterClass *RC,
2071                                         const TargetRegisterInfo *TRI) const {
2072   const MachineFunction &MF = *MBB.getParent();
2073   bool isAligned = (RI.getStackAlignment() >= 16) || RI.canRealignStack(MF);
2074   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2075   DebugLoc DL = MBB.findDebugLoc(MI);
2076   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2077 }
2078
2079 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2080                                  SmallVectorImpl<MachineOperand> &Addr,
2081                                  const TargetRegisterClass *RC,
2082                                  MachineInstr::mmo_iterator MMOBegin,
2083                                  MachineInstr::mmo_iterator MMOEnd,
2084                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2085   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2086   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2087   DebugLoc DL;
2088   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2089   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2090     MIB.addOperand(Addr[i]);
2091   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2092   NewMIs.push_back(MIB);
2093 }
2094
2095 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2096                                              MachineBasicBlock::iterator MI,
2097                                         const std::vector<CalleeSavedInfo> &CSI,
2098                                           const TargetRegisterInfo *TRI) const {
2099   if (CSI.empty())
2100     return false;
2101
2102   DebugLoc DL = MBB.findDebugLoc(MI);
2103
2104   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2105   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2106   unsigned SlotSize = is64Bit ? 8 : 4;
2107
2108   MachineFunction &MF = *MBB.getParent();
2109   unsigned FPReg = RI.getFrameRegister(MF);
2110   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2111   unsigned CalleeFrameSize = 0;
2112   
2113   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2114   for (unsigned i = CSI.size(); i != 0; --i) {
2115     unsigned Reg = CSI[i-1].getReg();
2116     // Add the callee-saved register as live-in. It's killed at the spill.
2117     MBB.addLiveIn(Reg);
2118     if (Reg == FPReg)
2119       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2120       continue;
2121     if (!X86::VR128RegClass.contains(Reg) && !isWin64) {
2122       CalleeFrameSize += SlotSize;
2123       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2124     } else {
2125       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(),
2126                           &X86::VR128RegClass, &RI);
2127     }
2128   }
2129
2130   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2131   return true;
2132 }
2133
2134 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2135                                                MachineBasicBlock::iterator MI,
2136                                         const std::vector<CalleeSavedInfo> &CSI,
2137                                           const TargetRegisterInfo *TRI) const {
2138   if (CSI.empty())
2139     return false;
2140
2141   DebugLoc DL = MBB.findDebugLoc(MI);
2142
2143   MachineFunction &MF = *MBB.getParent();
2144   unsigned FPReg = RI.getFrameRegister(MF);
2145   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2146   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2147   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2148   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2149     unsigned Reg = CSI[i].getReg();
2150     if (Reg == FPReg)
2151       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2152       continue;
2153     if (!X86::VR128RegClass.contains(Reg) && !isWin64) {
2154       BuildMI(MBB, MI, DL, get(Opc), Reg);
2155     } else {
2156       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(),
2157                            &X86::VR128RegClass, &RI);
2158     }
2159   }
2160   return true;
2161 }
2162
2163 MachineInstr*
2164 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2165                                        int FrameIx, uint64_t Offset,
2166                                        const MDNode *MDPtr,
2167                                        DebugLoc DL) const {
2168   X86AddressMode AM;
2169   AM.BaseType = X86AddressMode::FrameIndexBase;
2170   AM.Base.FrameIndex = FrameIx;
2171   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2172   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2173   return &*MIB;
2174 }
2175
2176 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2177                                      const SmallVectorImpl<MachineOperand> &MOs,
2178                                      MachineInstr *MI,
2179                                      const TargetInstrInfo &TII) {
2180   // Create the base instruction with the memory operand as the first part.
2181   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2182                                               MI->getDebugLoc(), true);
2183   MachineInstrBuilder MIB(NewMI);
2184   unsigned NumAddrOps = MOs.size();
2185   for (unsigned i = 0; i != NumAddrOps; ++i)
2186     MIB.addOperand(MOs[i]);
2187   if (NumAddrOps < 4)  // FrameIndex only
2188     addOffset(MIB, 0);
2189   
2190   // Loop over the rest of the ri operands, converting them over.
2191   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2192   for (unsigned i = 0; i != NumOps; ++i) {
2193     MachineOperand &MO = MI->getOperand(i+2);
2194     MIB.addOperand(MO);
2195   }
2196   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2197     MachineOperand &MO = MI->getOperand(i);
2198     MIB.addOperand(MO);
2199   }
2200   return MIB;
2201 }
2202
2203 static MachineInstr *FuseInst(MachineFunction &MF,
2204                               unsigned Opcode, unsigned OpNo,
2205                               const SmallVectorImpl<MachineOperand> &MOs,
2206                               MachineInstr *MI, const TargetInstrInfo &TII) {
2207   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2208                                               MI->getDebugLoc(), true);
2209   MachineInstrBuilder MIB(NewMI);
2210   
2211   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2212     MachineOperand &MO = MI->getOperand(i);
2213     if (i == OpNo) {
2214       assert(MO.isReg() && "Expected to fold into reg operand!");
2215       unsigned NumAddrOps = MOs.size();
2216       for (unsigned i = 0; i != NumAddrOps; ++i)
2217         MIB.addOperand(MOs[i]);
2218       if (NumAddrOps < 4)  // FrameIndex only
2219         addOffset(MIB, 0);
2220     } else {
2221       MIB.addOperand(MO);
2222     }
2223   }
2224   return MIB;
2225 }
2226
2227 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2228                                 const SmallVectorImpl<MachineOperand> &MOs,
2229                                 MachineInstr *MI) {
2230   MachineFunction &MF = *MI->getParent()->getParent();
2231   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2232
2233   unsigned NumAddrOps = MOs.size();
2234   for (unsigned i = 0; i != NumAddrOps; ++i)
2235     MIB.addOperand(MOs[i]);
2236   if (NumAddrOps < 4)  // FrameIndex only
2237     addOffset(MIB, 0);
2238   return MIB.addImm(0);
2239 }
2240
2241 MachineInstr*
2242 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2243                                     MachineInstr *MI, unsigned i,
2244                                     const SmallVectorImpl<MachineOperand> &MOs,
2245                                     unsigned Size, unsigned Align) const {
2246   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2247   bool isTwoAddrFold = false;
2248   unsigned NumOps = MI->getDesc().getNumOperands();
2249   bool isTwoAddr = NumOps > 1 &&
2250     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2251
2252   MachineInstr *NewMI = NULL;
2253   // Folding a memory location into the two-address part of a two-address
2254   // instruction is different than folding it other places.  It requires
2255   // replacing the *two* registers with the memory location.
2256   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2257       MI->getOperand(0).isReg() &&
2258       MI->getOperand(1).isReg() &&
2259       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) { 
2260     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2261     isTwoAddrFold = true;
2262   } else if (i == 0) { // If operand 0
2263     if (MI->getOpcode() == X86::MOV64r0)
2264       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2265     else if (MI->getOpcode() == X86::MOV32r0)
2266       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2267     else if (MI->getOpcode() == X86::MOV16r0)
2268       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2269     else if (MI->getOpcode() == X86::MOV8r0)
2270       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2271     if (NewMI)
2272       return NewMI;
2273     
2274     OpcodeTablePtr = &RegOp2MemOpTable0;
2275   } else if (i == 1) {
2276     OpcodeTablePtr = &RegOp2MemOpTable1;
2277   } else if (i == 2) {
2278     OpcodeTablePtr = &RegOp2MemOpTable2;
2279   }
2280   
2281   // If table selected...
2282   if (OpcodeTablePtr) {
2283     // Find the Opcode to fuse
2284     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2285       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2286     if (I != OpcodeTablePtr->end()) {
2287       unsigned Opcode = I->second.first;
2288       unsigned MinAlign = I->second.second;
2289       if (Align < MinAlign)
2290         return NULL;
2291       bool NarrowToMOV32rm = false;
2292       if (Size) {
2293         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2294         if (Size < RCSize) {
2295           // Check if it's safe to fold the load. If the size of the object is
2296           // narrower than the load width, then it's not.
2297           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2298             return NULL;
2299           // If this is a 64-bit load, but the spill slot is 32, then we can do
2300           // a 32-bit load which is implicitly zero-extended. This likely is due
2301           // to liveintervalanalysis remat'ing a load from stack slot.
2302           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2303             return NULL;
2304           Opcode = X86::MOV32rm;
2305           NarrowToMOV32rm = true;
2306         }
2307       }
2308
2309       if (isTwoAddrFold)
2310         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2311       else
2312         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2313
2314       if (NarrowToMOV32rm) {
2315         // If this is the special case where we use a MOV32rm to load a 32-bit
2316         // value and zero-extend the top bits. Change the destination register
2317         // to a 32-bit one.
2318         unsigned DstReg = NewMI->getOperand(0).getReg();
2319         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2320           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2321                                                    X86::sub_32bit));
2322         else
2323           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2324       }
2325       return NewMI;
2326     }
2327   }
2328   
2329   // No fusion 
2330   if (PrintFailedFusing && !MI->isCopy())
2331     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2332   return NULL;
2333 }
2334
2335
2336 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2337                                                   MachineInstr *MI,
2338                                            const SmallVectorImpl<unsigned> &Ops,
2339                                                   int FrameIndex) const {
2340   // Check switch flag 
2341   if (NoFusing) return NULL;
2342
2343   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2344     switch (MI->getOpcode()) {
2345     case X86::CVTSD2SSrr:
2346     case X86::Int_CVTSD2SSrr:
2347     case X86::CVTSS2SDrr:
2348     case X86::Int_CVTSS2SDrr:
2349     case X86::RCPSSr:
2350     case X86::RCPSSr_Int:
2351     case X86::ROUNDSDr_Int:
2352     case X86::ROUNDSSr_Int:
2353     case X86::RSQRTSSr:
2354     case X86::RSQRTSSr_Int:
2355     case X86::SQRTSSr:
2356     case X86::SQRTSSr_Int:
2357       return 0;
2358     }
2359
2360   const MachineFrameInfo *MFI = MF.getFrameInfo();
2361   unsigned Size = MFI->getObjectSize(FrameIndex);
2362   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2363   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2364     unsigned NewOpc = 0;
2365     unsigned RCSize = 0;
2366     switch (MI->getOpcode()) {
2367     default: return NULL;
2368     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2369     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2370     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2371     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2372     }
2373     // Check if it's safe to fold the load. If the size of the object is
2374     // narrower than the load width, then it's not.
2375     if (Size < RCSize)
2376       return NULL;
2377     // Change to CMPXXri r, 0 first.
2378     MI->setDesc(get(NewOpc));
2379     MI->getOperand(1).ChangeToImmediate(0);
2380   } else if (Ops.size() != 1)
2381     return NULL;
2382
2383   SmallVector<MachineOperand,4> MOs;
2384   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2385   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2386 }
2387
2388 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2389                                                   MachineInstr *MI,
2390                                            const SmallVectorImpl<unsigned> &Ops,
2391                                                   MachineInstr *LoadMI) const {
2392   // Check switch flag 
2393   if (NoFusing) return NULL;
2394
2395   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2396     switch (MI->getOpcode()) {
2397     case X86::CVTSD2SSrr:
2398     case X86::Int_CVTSD2SSrr:
2399     case X86::CVTSS2SDrr:
2400     case X86::Int_CVTSS2SDrr:
2401     case X86::RCPSSr:
2402     case X86::RCPSSr_Int:
2403     case X86::ROUNDSDr_Int:
2404     case X86::ROUNDSSr_Int:
2405     case X86::RSQRTSSr:
2406     case X86::RSQRTSSr_Int:
2407     case X86::SQRTSSr:
2408     case X86::SQRTSSr_Int:
2409       return 0;
2410     }
2411
2412   // Determine the alignment of the load.
2413   unsigned Alignment = 0;
2414   if (LoadMI->hasOneMemOperand())
2415     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2416   else
2417     switch (LoadMI->getOpcode()) {
2418     case X86::V_SET0PS:
2419     case X86::V_SET0PD:
2420     case X86::V_SET0PI:
2421     case X86::V_SETALLONES:
2422       Alignment = 16;
2423       break;
2424     case X86::FsFLD0SD:
2425       Alignment = 8;
2426       break;
2427     case X86::FsFLD0SS:
2428       Alignment = 4;
2429       break;
2430     default:
2431       llvm_unreachable("Don't know how to fold this instruction!");
2432     }
2433   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2434     unsigned NewOpc = 0;
2435     switch (MI->getOpcode()) {
2436     default: return NULL;
2437     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2438     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2439     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2440     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2441     }
2442     // Change to CMPXXri r, 0 first.
2443     MI->setDesc(get(NewOpc));
2444     MI->getOperand(1).ChangeToImmediate(0);
2445   } else if (Ops.size() != 1)
2446     return NULL;
2447
2448   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2449   switch (LoadMI->getOpcode()) {
2450   case X86::V_SET0PS:
2451   case X86::V_SET0PD:
2452   case X86::V_SET0PI:
2453   case X86::V_SETALLONES:
2454   case X86::FsFLD0SD:
2455   case X86::FsFLD0SS: {
2456     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2457     // Create a constant-pool entry and operands to load from it.
2458
2459     // Medium and large mode can't fold loads this way.
2460     if (TM.getCodeModel() != CodeModel::Small &&
2461         TM.getCodeModel() != CodeModel::Kernel)
2462       return NULL;
2463
2464     // x86-32 PIC requires a PIC base register for constant pools.
2465     unsigned PICBase = 0;
2466     if (TM.getRelocationModel() == Reloc::PIC_) {
2467       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2468         PICBase = X86::RIP;
2469       else
2470         // FIXME: PICBase = getGlobalBaseReg(&MF);
2471         // This doesn't work for several reasons.
2472         // 1. GlobalBaseReg may have been spilled.
2473         // 2. It may not be live at MI.
2474         return NULL;
2475     }
2476
2477     // Create a constant-pool entry.
2478     MachineConstantPool &MCP = *MF.getConstantPool();
2479     const Type *Ty;
2480     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2481       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2482     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2483       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2484     else
2485       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2486     const Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2487                     Constant::getAllOnesValue(Ty) :
2488                     Constant::getNullValue(Ty);
2489     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2490
2491     // Create operands to load from the constant pool entry.
2492     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2493     MOs.push_back(MachineOperand::CreateImm(1));
2494     MOs.push_back(MachineOperand::CreateReg(0, false));
2495     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2496     MOs.push_back(MachineOperand::CreateReg(0, false));
2497     break;
2498   }
2499   default: {
2500     // Folding a normal load. Just copy the load's address operands.
2501     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2502     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2503       MOs.push_back(LoadMI->getOperand(i));
2504     break;
2505   }
2506   }
2507   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2508 }
2509
2510
2511 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2512                                   const SmallVectorImpl<unsigned> &Ops) const {
2513   // Check switch flag 
2514   if (NoFusing) return 0;
2515
2516   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2517     switch (MI->getOpcode()) {
2518     default: return false;
2519     case X86::TEST8rr: 
2520     case X86::TEST16rr:
2521     case X86::TEST32rr:
2522     case X86::TEST64rr:
2523       return true;
2524     }
2525   }
2526
2527   if (Ops.size() != 1)
2528     return false;
2529
2530   unsigned OpNum = Ops[0];
2531   unsigned Opc = MI->getOpcode();
2532   unsigned NumOps = MI->getDesc().getNumOperands();
2533   bool isTwoAddr = NumOps > 1 &&
2534     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2535
2536   // Folding a memory location into the two-address part of a two-address
2537   // instruction is different than folding it other places.  It requires
2538   // replacing the *two* registers with the memory location.
2539   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2540   if (isTwoAddr && NumOps >= 2 && OpNum < 2) { 
2541     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2542   } else if (OpNum == 0) { // If operand 0
2543     switch (Opc) {
2544     case X86::MOV8r0:
2545     case X86::MOV16r0:
2546     case X86::MOV32r0:
2547     case X86::MOV64r0:
2548       return true;
2549     default: break;
2550     }
2551     OpcodeTablePtr = &RegOp2MemOpTable0;
2552   } else if (OpNum == 1) {
2553     OpcodeTablePtr = &RegOp2MemOpTable1;
2554   } else if (OpNum == 2) {
2555     OpcodeTablePtr = &RegOp2MemOpTable2;
2556   }
2557   
2558   if (OpcodeTablePtr) {
2559     // Find the Opcode to fuse
2560     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2561       OpcodeTablePtr->find((unsigned*)Opc);
2562     if (I != OpcodeTablePtr->end())
2563       return true;
2564   }
2565   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2566 }
2567
2568 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2569                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2570                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2571   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2572     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2573   if (I == MemOp2RegOpTable.end())
2574     return false;
2575   unsigned Opc = I->second.first;
2576   unsigned Index = I->second.second & 0xf;
2577   bool FoldedLoad = I->second.second & (1 << 4);
2578   bool FoldedStore = I->second.second & (1 << 5);
2579   if (UnfoldLoad && !FoldedLoad)
2580     return false;
2581   UnfoldLoad &= FoldedLoad;
2582   if (UnfoldStore && !FoldedStore)
2583     return false;
2584   UnfoldStore &= FoldedStore;
2585
2586   const TargetInstrDesc &TID = get(Opc);
2587   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2588   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2589   if (!MI->hasOneMemOperand() &&
2590       RC == &X86::VR128RegClass &&
2591       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2592     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2593     // conservatively assume the address is unaligned. That's bad for
2594     // performance.
2595     return false;
2596   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2597   SmallVector<MachineOperand,2> BeforeOps;
2598   SmallVector<MachineOperand,2> AfterOps;
2599   SmallVector<MachineOperand,4> ImpOps;
2600   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2601     MachineOperand &Op = MI->getOperand(i);
2602     if (i >= Index && i < Index + X86::AddrNumOperands)
2603       AddrOps.push_back(Op);
2604     else if (Op.isReg() && Op.isImplicit())
2605       ImpOps.push_back(Op);
2606     else if (i < Index)
2607       BeforeOps.push_back(Op);
2608     else if (i > Index)
2609       AfterOps.push_back(Op);
2610   }
2611
2612   // Emit the load instruction.
2613   if (UnfoldLoad) {
2614     std::pair<MachineInstr::mmo_iterator,
2615               MachineInstr::mmo_iterator> MMOs =
2616       MF.extractLoadMemRefs(MI->memoperands_begin(),
2617                             MI->memoperands_end());
2618     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2619     if (UnfoldStore) {
2620       // Address operands cannot be marked isKill.
2621       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2622         MachineOperand &MO = NewMIs[0]->getOperand(i);
2623         if (MO.isReg())
2624           MO.setIsKill(false);
2625       }
2626     }
2627   }
2628
2629   // Emit the data processing instruction.
2630   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2631   MachineInstrBuilder MIB(DataMI);
2632   
2633   if (FoldedStore)
2634     MIB.addReg(Reg, RegState::Define);
2635   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2636     MIB.addOperand(BeforeOps[i]);
2637   if (FoldedLoad)
2638     MIB.addReg(Reg);
2639   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2640     MIB.addOperand(AfterOps[i]);
2641   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2642     MachineOperand &MO = ImpOps[i];
2643     MIB.addReg(MO.getReg(),
2644                getDefRegState(MO.isDef()) |
2645                RegState::Implicit |
2646                getKillRegState(MO.isKill()) |
2647                getDeadRegState(MO.isDead()) |
2648                getUndefRegState(MO.isUndef()));
2649   }
2650   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2651   unsigned NewOpc = 0;
2652   switch (DataMI->getOpcode()) {
2653   default: break;
2654   case X86::CMP64ri32:
2655   case X86::CMP64ri8:
2656   case X86::CMP32ri:
2657   case X86::CMP32ri8:
2658   case X86::CMP16ri:
2659   case X86::CMP16ri8:
2660   case X86::CMP8ri: {
2661     MachineOperand &MO0 = DataMI->getOperand(0);
2662     MachineOperand &MO1 = DataMI->getOperand(1);
2663     if (MO1.getImm() == 0) {
2664       switch (DataMI->getOpcode()) {
2665       default: break;
2666       case X86::CMP64ri8:
2667       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2668       case X86::CMP32ri8:
2669       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2670       case X86::CMP16ri8:
2671       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2672       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2673       }
2674       DataMI->setDesc(get(NewOpc));
2675       MO1.ChangeToRegister(MO0.getReg(), false);
2676     }
2677   }
2678   }
2679   NewMIs.push_back(DataMI);
2680
2681   // Emit the store instruction.
2682   if (UnfoldStore) {
2683     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2684     std::pair<MachineInstr::mmo_iterator,
2685               MachineInstr::mmo_iterator> MMOs =
2686       MF.extractStoreMemRefs(MI->memoperands_begin(),
2687                              MI->memoperands_end());
2688     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2689   }
2690
2691   return true;
2692 }
2693
2694 bool
2695 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2696                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2697   if (!N->isMachineOpcode())
2698     return false;
2699
2700   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2701     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2702   if (I == MemOp2RegOpTable.end())
2703     return false;
2704   unsigned Opc = I->second.first;
2705   unsigned Index = I->second.second & 0xf;
2706   bool FoldedLoad = I->second.second & (1 << 4);
2707   bool FoldedStore = I->second.second & (1 << 5);
2708   const TargetInstrDesc &TID = get(Opc);
2709   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2710   unsigned NumDefs = TID.NumDefs;
2711   std::vector<SDValue> AddrOps;
2712   std::vector<SDValue> BeforeOps;
2713   std::vector<SDValue> AfterOps;
2714   DebugLoc dl = N->getDebugLoc();
2715   unsigned NumOps = N->getNumOperands();
2716   for (unsigned i = 0; i != NumOps-1; ++i) {
2717     SDValue Op = N->getOperand(i);
2718     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2719       AddrOps.push_back(Op);
2720     else if (i < Index-NumDefs)
2721       BeforeOps.push_back(Op);
2722     else if (i > Index-NumDefs)
2723       AfterOps.push_back(Op);
2724   }
2725   SDValue Chain = N->getOperand(NumOps-1);
2726   AddrOps.push_back(Chain);
2727
2728   // Emit the load instruction.
2729   SDNode *Load = 0;
2730   MachineFunction &MF = DAG.getMachineFunction();
2731   if (FoldedLoad) {
2732     EVT VT = *RC->vt_begin();
2733     std::pair<MachineInstr::mmo_iterator,
2734               MachineInstr::mmo_iterator> MMOs =
2735       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2736                             cast<MachineSDNode>(N)->memoperands_end());
2737     if (!(*MMOs.first) &&
2738         RC == &X86::VR128RegClass &&
2739         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2740       // Do not introduce a slow unaligned load.
2741       return false;
2742     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2743     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2744                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2745     NewNodes.push_back(Load);
2746
2747     // Preserve memory reference information.
2748     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2749   }
2750
2751   // Emit the data processing instruction.
2752   std::vector<EVT> VTs;
2753   const TargetRegisterClass *DstRC = 0;
2754   if (TID.getNumDefs() > 0) {
2755     DstRC = TID.OpInfo[0].getRegClass(&RI);
2756     VTs.push_back(*DstRC->vt_begin());
2757   }
2758   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2759     EVT VT = N->getValueType(i);
2760     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2761       VTs.push_back(VT);
2762   }
2763   if (Load)
2764     BeforeOps.push_back(SDValue(Load, 0));
2765   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2766   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2767                                       BeforeOps.size());
2768   NewNodes.push_back(NewNode);
2769
2770   // Emit the store instruction.
2771   if (FoldedStore) {
2772     AddrOps.pop_back();
2773     AddrOps.push_back(SDValue(NewNode, 0));
2774     AddrOps.push_back(Chain);
2775     std::pair<MachineInstr::mmo_iterator,
2776               MachineInstr::mmo_iterator> MMOs =
2777       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2778                              cast<MachineSDNode>(N)->memoperands_end());
2779     if (!(*MMOs.first) &&
2780         RC == &X86::VR128RegClass &&
2781         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2782       // Do not introduce a slow unaligned store.
2783       return false;
2784     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2785     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2786                                                          isAligned, TM),
2787                                        dl, MVT::Other,
2788                                        &AddrOps[0], AddrOps.size());
2789     NewNodes.push_back(Store);
2790
2791     // Preserve memory reference information.
2792     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2793   }
2794
2795   return true;
2796 }
2797
2798 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2799                                       bool UnfoldLoad, bool UnfoldStore,
2800                                       unsigned *LoadRegIndex) const {
2801   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2802     MemOp2RegOpTable.find((unsigned*)Opc);
2803   if (I == MemOp2RegOpTable.end())
2804     return 0;
2805   bool FoldedLoad = I->second.second & (1 << 4);
2806   bool FoldedStore = I->second.second & (1 << 5);
2807   if (UnfoldLoad && !FoldedLoad)
2808     return 0;
2809   if (UnfoldStore && !FoldedStore)
2810     return 0;
2811   if (LoadRegIndex)
2812     *LoadRegIndex = I->second.second & 0xf;
2813   return I->second.first;
2814 }
2815
2816 bool
2817 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2818                                      int64_t &Offset1, int64_t &Offset2) const {
2819   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2820     return false;
2821   unsigned Opc1 = Load1->getMachineOpcode();
2822   unsigned Opc2 = Load2->getMachineOpcode();
2823   switch (Opc1) {
2824   default: return false;
2825   case X86::MOV8rm:
2826   case X86::MOV16rm:
2827   case X86::MOV32rm:
2828   case X86::MOV64rm:
2829   case X86::LD_Fp32m:
2830   case X86::LD_Fp64m:
2831   case X86::LD_Fp80m:
2832   case X86::MOVSSrm:
2833   case X86::MOVSDrm:
2834   case X86::MMX_MOVD64rm:
2835   case X86::MMX_MOVQ64rm:
2836   case X86::FsMOVAPSrm:
2837   case X86::FsMOVAPDrm:
2838   case X86::MOVAPSrm:
2839   case X86::MOVUPSrm:
2840   case X86::MOVUPSrm_Int:
2841   case X86::MOVAPDrm:
2842   case X86::MOVDQArm:
2843   case X86::MOVDQUrm:
2844   case X86::MOVDQUrm_Int:
2845     break;
2846   }
2847   switch (Opc2) {
2848   default: return false;
2849   case X86::MOV8rm:
2850   case X86::MOV16rm:
2851   case X86::MOV32rm:
2852   case X86::MOV64rm:
2853   case X86::LD_Fp32m:
2854   case X86::LD_Fp64m:
2855   case X86::LD_Fp80m:
2856   case X86::MOVSSrm:
2857   case X86::MOVSDrm:
2858   case X86::MMX_MOVD64rm:
2859   case X86::MMX_MOVQ64rm:
2860   case X86::FsMOVAPSrm:
2861   case X86::FsMOVAPDrm:
2862   case X86::MOVAPSrm:
2863   case X86::MOVUPSrm:
2864   case X86::MOVUPSrm_Int:
2865   case X86::MOVAPDrm:
2866   case X86::MOVDQArm:
2867   case X86::MOVDQUrm:
2868   case X86::MOVDQUrm_Int:
2869     break;
2870   }
2871
2872   // Check if chain operands and base addresses match.
2873   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2874       Load1->getOperand(5) != Load2->getOperand(5))
2875     return false;
2876   // Segment operands should match as well.
2877   if (Load1->getOperand(4) != Load2->getOperand(4))
2878     return false;
2879   // Scale should be 1, Index should be Reg0.
2880   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2881       Load1->getOperand(2) == Load2->getOperand(2)) {
2882     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2883       return false;
2884
2885     // Now let's examine the displacements.
2886     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2887         isa<ConstantSDNode>(Load2->getOperand(3))) {
2888       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2889       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2890       return true;
2891     }
2892   }
2893   return false;
2894 }
2895
2896 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2897                                            int64_t Offset1, int64_t Offset2,
2898                                            unsigned NumLoads) const {
2899   assert(Offset2 > Offset1);
2900   if ((Offset2 - Offset1) / 8 > 64)
2901     return false;
2902
2903   unsigned Opc1 = Load1->getMachineOpcode();
2904   unsigned Opc2 = Load2->getMachineOpcode();
2905   if (Opc1 != Opc2)
2906     return false;  // FIXME: overly conservative?
2907
2908   switch (Opc1) {
2909   default: break;
2910   case X86::LD_Fp32m:
2911   case X86::LD_Fp64m:
2912   case X86::LD_Fp80m:
2913   case X86::MMX_MOVD64rm:
2914   case X86::MMX_MOVQ64rm:
2915     return false;
2916   }
2917
2918   EVT VT = Load1->getValueType(0);
2919   switch (VT.getSimpleVT().SimpleTy) {
2920   default:
2921     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2922     // have 16 of them to play with.
2923     if (TM.getSubtargetImpl()->is64Bit()) {
2924       if (NumLoads >= 3)
2925         return false;
2926     } else if (NumLoads) {
2927       return false;
2928     }
2929     break;
2930   case MVT::i8:
2931   case MVT::i16:
2932   case MVT::i32:
2933   case MVT::i64:
2934   case MVT::f32:
2935   case MVT::f64:
2936     if (NumLoads)
2937       return false;
2938     break;
2939   }
2940
2941   return true;
2942 }
2943
2944
2945 bool X86InstrInfo::
2946 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2947   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2948   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2949   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2950     return true;
2951   Cond[0].setImm(GetOppositeBranchCondition(CC));
2952   return false;
2953 }
2954
2955 bool X86InstrInfo::
2956 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2957   // FIXME: Return false for x87 stack register classes for now. We can't
2958   // allow any loads of these registers before FpGet_ST0_80.
2959   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2960            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2961 }
2962
2963
2964 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or higher)
2965 /// register?  e.g. r8, xmm8, xmm13, etc.
2966 bool X86InstrInfo::isX86_64ExtendedReg(unsigned RegNo) {
2967   switch (RegNo) {
2968   default: break;
2969   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2970   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2971   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2972   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2973   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2974   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2975   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2976   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2977   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2978   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2979   case X86::YMM8:  case X86::YMM9:  case X86::YMM10: case X86::YMM11:
2980   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
2981     return true;
2982   }
2983   return false;
2984 }
2985
2986
2987 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2988 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2989 /// size, and 3) use of X86-64 extended registers.
2990 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2991   unsigned REX = 0;
2992   const TargetInstrDesc &Desc = MI.getDesc();
2993
2994   // Pseudo instructions do not need REX prefix byte.
2995   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2996     return 0;
2997   if (Desc.TSFlags & X86II::REX_W)
2998     REX |= 1 << 3;
2999
3000   unsigned NumOps = Desc.getNumOperands();
3001   if (NumOps) {
3002     bool isTwoAddr = NumOps > 1 &&
3003       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
3004
3005     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
3006     unsigned i = isTwoAddr ? 1 : 0;
3007     for (unsigned e = NumOps; i != e; ++i) {
3008       const MachineOperand& MO = MI.getOperand(i);
3009       if (MO.isReg()) {
3010         unsigned Reg = MO.getReg();
3011         if (isX86_64NonExtLowByteReg(Reg))
3012           REX |= 0x40;
3013       }
3014     }
3015
3016     switch (Desc.TSFlags & X86II::FormMask) {
3017     case X86II::MRMInitReg:
3018       if (isX86_64ExtendedReg(MI.getOperand(0)))
3019         REX |= (1 << 0) | (1 << 2);
3020       break;
3021     case X86II::MRMSrcReg: {
3022       if (isX86_64ExtendedReg(MI.getOperand(0)))
3023         REX |= 1 << 2;
3024       i = isTwoAddr ? 2 : 1;
3025       for (unsigned e = NumOps; i != e; ++i) {
3026         const MachineOperand& MO = MI.getOperand(i);
3027         if (isX86_64ExtendedReg(MO))
3028           REX |= 1 << 0;
3029       }
3030       break;
3031     }
3032     case X86II::MRMSrcMem: {
3033       if (isX86_64ExtendedReg(MI.getOperand(0)))
3034         REX |= 1 << 2;
3035       unsigned Bit = 0;
3036       i = isTwoAddr ? 2 : 1;
3037       for (; i != NumOps; ++i) {
3038         const MachineOperand& MO = MI.getOperand(i);
3039         if (MO.isReg()) {
3040           if (isX86_64ExtendedReg(MO))
3041             REX |= 1 << Bit;
3042           Bit++;
3043         }
3044       }
3045       break;
3046     }
3047     case X86II::MRM0m: case X86II::MRM1m:
3048     case X86II::MRM2m: case X86II::MRM3m:
3049     case X86II::MRM4m: case X86II::MRM5m:
3050     case X86II::MRM6m: case X86II::MRM7m:
3051     case X86II::MRMDestMem: {
3052       unsigned e = (isTwoAddr ? X86::AddrNumOperands+1 : X86::AddrNumOperands);
3053       i = isTwoAddr ? 1 : 0;
3054       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
3055         REX |= 1 << 2;
3056       unsigned Bit = 0;
3057       for (; i != e; ++i) {
3058         const MachineOperand& MO = MI.getOperand(i);
3059         if (MO.isReg()) {
3060           if (isX86_64ExtendedReg(MO))
3061             REX |= 1 << Bit;
3062           Bit++;
3063         }
3064       }
3065       break;
3066     }
3067     default: {
3068       if (isX86_64ExtendedReg(MI.getOperand(0)))
3069         REX |= 1 << 0;
3070       i = isTwoAddr ? 2 : 1;
3071       for (unsigned e = NumOps; i != e; ++i) {
3072         const MachineOperand& MO = MI.getOperand(i);
3073         if (isX86_64ExtendedReg(MO))
3074           REX |= 1 << 2;
3075       }
3076       break;
3077     }
3078     }
3079   }
3080   return REX;
3081 }
3082
3083 /// sizePCRelativeBlockAddress - This method returns the size of a PC
3084 /// relative block address instruction
3085 ///
3086 static unsigned sizePCRelativeBlockAddress() {
3087   return 4;
3088 }
3089
3090 /// sizeGlobalAddress - Give the size of the emission of this global address
3091 ///
3092 static unsigned sizeGlobalAddress(bool dword) {
3093   return dword ? 8 : 4;
3094 }
3095
3096 /// sizeConstPoolAddress - Give the size of the emission of this constant
3097 /// pool address
3098 ///
3099 static unsigned sizeConstPoolAddress(bool dword) {
3100   return dword ? 8 : 4;
3101 }
3102
3103 /// sizeExternalSymbolAddress - Give the size of the emission of this external
3104 /// symbol
3105 ///
3106 static unsigned sizeExternalSymbolAddress(bool dword) {
3107   return dword ? 8 : 4;
3108 }
3109
3110 /// sizeJumpTableAddress - Give the size of the emission of this jump
3111 /// table address
3112 ///
3113 static unsigned sizeJumpTableAddress(bool dword) {
3114   return dword ? 8 : 4;
3115 }
3116
3117 static unsigned sizeConstant(unsigned Size) {
3118   return Size;
3119 }
3120
3121 static unsigned sizeRegModRMByte(){
3122   return 1;
3123 }
3124
3125 static unsigned sizeSIBByte(){
3126   return 1;
3127 }
3128
3129 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
3130   unsigned FinalSize = 0;
3131   // If this is a simple integer displacement that doesn't require a relocation.
3132   if (!RelocOp) {
3133     FinalSize += sizeConstant(4);
3134     return FinalSize;
3135   }
3136   
3137   // Otherwise, this is something that requires a relocation.
3138   if (RelocOp->isGlobal()) {
3139     FinalSize += sizeGlobalAddress(false);
3140   } else if (RelocOp->isCPI()) {
3141     FinalSize += sizeConstPoolAddress(false);
3142   } else if (RelocOp->isJTI()) {
3143     FinalSize += sizeJumpTableAddress(false);
3144   } else {
3145     llvm_unreachable("Unknown value to relocate!");
3146   }
3147   return FinalSize;
3148 }
3149
3150 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
3151                                     bool IsPIC, bool Is64BitMode) {
3152   const MachineOperand &Op3 = MI.getOperand(Op+3);
3153   int DispVal = 0;
3154   const MachineOperand *DispForReloc = 0;
3155   unsigned FinalSize = 0;
3156   
3157   // Figure out what sort of displacement we have to handle here.
3158   if (Op3.isGlobal()) {
3159     DispForReloc = &Op3;
3160   } else if (Op3.isCPI()) {
3161     if (Is64BitMode || IsPIC) {
3162       DispForReloc = &Op3;
3163     } else {
3164       DispVal = 1;
3165     }
3166   } else if (Op3.isJTI()) {
3167     if (Is64BitMode || IsPIC) {
3168       DispForReloc = &Op3;
3169     } else {
3170       DispVal = 1; 
3171     }
3172   } else {
3173     DispVal = 1;
3174   }
3175
3176   const MachineOperand &Base     = MI.getOperand(Op);
3177   const MachineOperand &IndexReg = MI.getOperand(Op+2);
3178
3179   unsigned BaseReg = Base.getReg();
3180
3181   // Is a SIB byte needed?
3182   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
3183       IndexReg.getReg() == 0 &&
3184       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {      
3185     if (BaseReg == 0) {  // Just a displacement?
3186       // Emit special case [disp32] encoding
3187       ++FinalSize; 
3188       FinalSize += getDisplacementFieldSize(DispForReloc);
3189     } else {
3190       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
3191       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
3192         // Emit simple indirect register encoding... [EAX] f.e.
3193         ++FinalSize;
3194       // Be pessimistic and assume it's a disp32, not a disp8
3195       } else {
3196         // Emit the most general non-SIB encoding: [REG+disp32]
3197         ++FinalSize;
3198         FinalSize += getDisplacementFieldSize(DispForReloc);
3199       }
3200     }
3201
3202   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3203     assert(IndexReg.getReg() != X86::ESP &&
3204            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3205
3206     bool ForceDisp32 = false;
3207     if (BaseReg == 0 || DispForReloc) {
3208       // Emit the normal disp32 encoding.
3209       ++FinalSize;
3210       ForceDisp32 = true;
3211     } else {
3212       ++FinalSize;
3213     }
3214
3215     FinalSize += sizeSIBByte();
3216
3217     // Do we need to output a displacement?
3218     if (DispVal != 0 || ForceDisp32) {
3219       FinalSize += getDisplacementFieldSize(DispForReloc);
3220     }
3221   }
3222   return FinalSize;
3223 }
3224
3225
3226 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3227                                     const TargetInstrDesc *Desc,
3228                                     bool IsPIC, bool Is64BitMode) {
3229   
3230   unsigned Opcode = Desc->Opcode;
3231   unsigned FinalSize = 0;
3232
3233   // Emit the lock opcode prefix as needed.
3234   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3235
3236   // Emit segment override opcode prefix as needed.
3237   switch (Desc->TSFlags & X86II::SegOvrMask) {
3238   case X86II::FS:
3239   case X86II::GS:
3240    ++FinalSize;
3241    break;
3242   default: llvm_unreachable("Invalid segment!");
3243   case 0: break;  // No segment override!
3244   }
3245
3246   // Emit the repeat opcode prefix as needed.
3247   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3248
3249   // Emit the operand size opcode prefix as needed.
3250   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3251
3252   // Emit the address size opcode prefix as needed.
3253   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3254
3255   bool Need0FPrefix = false;
3256   switch (Desc->TSFlags & X86II::Op0Mask) {
3257   case X86II::TB:  // Two-byte opcode prefix
3258   case X86II::T8:  // 0F 38
3259   case X86II::TA:  // 0F 3A
3260     Need0FPrefix = true;
3261     break;
3262   case X86II::TF: // F2 0F 38
3263     ++FinalSize;
3264     Need0FPrefix = true;
3265     break;
3266   case X86II::REP: break; // already handled.
3267   case X86II::XS:   // F3 0F
3268     ++FinalSize;
3269     Need0FPrefix = true;
3270     break;
3271   case X86II::XD:   // F2 0F
3272     ++FinalSize;
3273     Need0FPrefix = true;
3274     break;
3275   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3276   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3277     ++FinalSize;
3278     break; // Two-byte opcode prefix
3279   default: llvm_unreachable("Invalid prefix!");
3280   case 0: break;  // No prefix!
3281   }
3282
3283   if (Is64BitMode) {
3284     // REX prefix
3285     unsigned REX = X86InstrInfo::determineREX(MI);
3286     if (REX)
3287       ++FinalSize;
3288   }
3289
3290   // 0x0F escape code must be emitted just before the opcode.
3291   if (Need0FPrefix)
3292     ++FinalSize;
3293
3294   switch (Desc->TSFlags & X86II::Op0Mask) {
3295   case X86II::T8:  // 0F 38
3296     ++FinalSize;
3297     break;
3298   case X86II::TA:  // 0F 3A
3299     ++FinalSize;
3300     break;
3301   case X86II::TF: // F2 0F 38
3302     ++FinalSize;
3303     break;
3304   }
3305
3306   // If this is a two-address instruction, skip one of the register operands.
3307   unsigned NumOps = Desc->getNumOperands();
3308   unsigned CurOp = 0;
3309   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3310     CurOp++;
3311   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3312     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3313     --NumOps;
3314
3315   switch (Desc->TSFlags & X86II::FormMask) {
3316   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3317   case X86II::Pseudo:
3318     // Remember the current PC offset, this is the PIC relocation
3319     // base address.
3320     switch (Opcode) {
3321     default: 
3322       break;
3323     case TargetOpcode::INLINEASM: {
3324       const MachineFunction *MF = MI.getParent()->getParent();
3325       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3326       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3327                                           *MF->getTarget().getMCAsmInfo());
3328       break;
3329     }
3330     case TargetOpcode::DBG_LABEL:
3331     case TargetOpcode::EH_LABEL:
3332     case TargetOpcode::DBG_VALUE:
3333       break;
3334     case TargetOpcode::IMPLICIT_DEF:
3335     case TargetOpcode::KILL:
3336       break;
3337     case X86::MOVPC32r: {
3338       // This emits the "call" portion of this pseudo instruction.
3339       ++FinalSize;
3340       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3341       break;
3342     }
3343     }
3344     CurOp = NumOps;
3345     break;
3346   case X86II::RawFrm:
3347     ++FinalSize;
3348
3349     if (CurOp != NumOps) {
3350       const MachineOperand &MO = MI.getOperand(CurOp++);
3351       if (MO.isMBB()) {
3352         FinalSize += sizePCRelativeBlockAddress();
3353       } else if (MO.isGlobal()) {
3354         FinalSize += sizeGlobalAddress(false);
3355       } else if (MO.isSymbol()) {
3356         FinalSize += sizeExternalSymbolAddress(false);
3357       } else if (MO.isImm()) {
3358         FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3359       } else {
3360         llvm_unreachable("Unknown RawFrm operand!");
3361       }
3362     }
3363     break;
3364
3365   case X86II::AddRegFrm:
3366     ++FinalSize;
3367     ++CurOp;
3368     
3369     if (CurOp != NumOps) {
3370       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3371       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3372       if (MO1.isImm())
3373         FinalSize += sizeConstant(Size);
3374       else {
3375         bool dword = false;
3376         if (Opcode == X86::MOV64ri)
3377           dword = true; 
3378         if (MO1.isGlobal()) {
3379           FinalSize += sizeGlobalAddress(dword);
3380         } else if (MO1.isSymbol())
3381           FinalSize += sizeExternalSymbolAddress(dword);
3382         else if (MO1.isCPI())
3383           FinalSize += sizeConstPoolAddress(dword);
3384         else if (MO1.isJTI())
3385           FinalSize += sizeJumpTableAddress(dword);
3386       }
3387     }
3388     break;
3389
3390   case X86II::MRMDestReg: {
3391     ++FinalSize; 
3392     FinalSize += sizeRegModRMByte();
3393     CurOp += 2;
3394     if (CurOp != NumOps) {
3395       ++CurOp;
3396       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3397     }
3398     break;
3399   }
3400   case X86II::MRMDestMem: {
3401     ++FinalSize;
3402     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3403     CurOp +=  X86::AddrNumOperands + 1;
3404     if (CurOp != NumOps) {
3405       ++CurOp;
3406       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3407     }
3408     break;
3409   }
3410
3411   case X86II::MRMSrcReg:
3412     ++FinalSize;
3413     FinalSize += sizeRegModRMByte();
3414     CurOp += 2;
3415     if (CurOp != NumOps) {
3416       ++CurOp;
3417       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3418     }
3419     break;
3420
3421   case X86II::MRMSrcMem: {
3422     ++FinalSize;
3423     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3424     CurOp += X86::AddrNumOperands + 1;
3425     if (CurOp != NumOps) {
3426       ++CurOp;
3427       FinalSize += sizeConstant(X86II::getSizeOfImm(Desc->TSFlags));
3428     }
3429     break;
3430   }
3431
3432   case X86II::MRM0r: case X86II::MRM1r:
3433   case X86II::MRM2r: case X86II::MRM3r:
3434   case X86II::MRM4r: case X86II::MRM5r:
3435   case X86II::MRM6r: case X86II::MRM7r:
3436     ++FinalSize;
3437     if (Desc->getOpcode() == X86::LFENCE ||
3438         Desc->getOpcode() == X86::MFENCE) {
3439       // Special handling of lfence and mfence;
3440       FinalSize += sizeRegModRMByte();
3441     } else if (Desc->getOpcode() == X86::MONITOR ||
3442                Desc->getOpcode() == X86::MWAIT) {
3443       // Special handling of monitor and mwait.
3444       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3445     } else {
3446       ++CurOp;
3447       FinalSize += sizeRegModRMByte();
3448     }
3449
3450     if (CurOp != NumOps) {
3451       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3452       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3453       if (MO1.isImm())
3454         FinalSize += sizeConstant(Size);
3455       else {
3456         bool dword = false;
3457         if (Opcode == X86::MOV64ri32)
3458           dword = true;
3459         if (MO1.isGlobal()) {
3460           FinalSize += sizeGlobalAddress(dword);
3461         } else if (MO1.isSymbol())
3462           FinalSize += sizeExternalSymbolAddress(dword);
3463         else if (MO1.isCPI())
3464           FinalSize += sizeConstPoolAddress(dword);
3465         else if (MO1.isJTI())
3466           FinalSize += sizeJumpTableAddress(dword);
3467       }
3468     }
3469     break;
3470
3471   case X86II::MRM0m: case X86II::MRM1m:
3472   case X86II::MRM2m: case X86II::MRM3m:
3473   case X86II::MRM4m: case X86II::MRM5m:
3474   case X86II::MRM6m: case X86II::MRM7m: {
3475     
3476     ++FinalSize;
3477     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3478     CurOp += X86::AddrNumOperands;
3479
3480     if (CurOp != NumOps) {
3481       const MachineOperand &MO = MI.getOperand(CurOp++);
3482       unsigned Size = X86II::getSizeOfImm(Desc->TSFlags);
3483       if (MO.isImm())
3484         FinalSize += sizeConstant(Size);
3485       else {
3486         bool dword = false;
3487         if (Opcode == X86::MOV64mi32)
3488           dword = true;
3489         if (MO.isGlobal()) {
3490           FinalSize += sizeGlobalAddress(dword);
3491         } else if (MO.isSymbol())
3492           FinalSize += sizeExternalSymbolAddress(dword);
3493         else if (MO.isCPI())
3494           FinalSize += sizeConstPoolAddress(dword);
3495         else if (MO.isJTI())
3496           FinalSize += sizeJumpTableAddress(dword);
3497       }
3498     }
3499     break;
3500     
3501   case X86II::MRM_C1:
3502   case X86II::MRM_C8:
3503   case X86II::MRM_C9:
3504   case X86II::MRM_E8:
3505   case X86II::MRM_F0:
3506     FinalSize += 2;
3507     break;
3508   }
3509
3510   case X86II::MRMInitReg:
3511     ++FinalSize;
3512     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3513     FinalSize += sizeRegModRMByte();
3514     ++CurOp;
3515     break;
3516   }
3517
3518   if (!Desc->isVariadic() && CurOp != NumOps) {
3519     std::string msg;
3520     raw_string_ostream Msg(msg);
3521     Msg << "Cannot determine size: " << MI;
3522     report_fatal_error(Msg.str());
3523   }
3524   
3525
3526   return FinalSize;
3527 }
3528
3529
3530 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3531   const TargetInstrDesc &Desc = MI->getDesc();
3532   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3533   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3534   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3535   if (Desc.getOpcode() == X86::MOVPC32r)
3536     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3537   return Size;
3538 }
3539
3540 /// getGlobalBaseReg - Return a virtual register initialized with the
3541 /// the global base register value. Output instructions required to
3542 /// initialize the register in the function entry block, if necessary.
3543 ///
3544 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
3545 ///
3546 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3547   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3548          "X86-64 PIC uses RIP relative addressing");
3549
3550   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3551   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3552   if (GlobalBaseReg != 0)
3553     return GlobalBaseReg;
3554
3555   // Create the register. The code to initialize it is inserted
3556   // later, by the CGBR pass (below).
3557   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3558   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3559   X86FI->setGlobalBaseReg(GlobalBaseReg);
3560   return GlobalBaseReg;
3561 }
3562
3563 // These are the replaceable SSE instructions. Some of these have Int variants
3564 // that we don't include here. We don't want to replace instructions selected
3565 // by intrinsics.
3566 static const unsigned ReplaceableInstrs[][3] = {
3567   //PackedInt       PackedSingle     PackedDouble
3568   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3569   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3570   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3571   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3572   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3573   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3574   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3575   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3576   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3577   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3578   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3579   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3580   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3581   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3582   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3583 };
3584
3585 // FIXME: Some shuffle and unpack instructions have equivalents in different
3586 // domains, but they require a bit more work than just switching opcodes.
3587
3588 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3589   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3590     if (ReplaceableInstrs[i][domain-1] == opcode)
3591       return ReplaceableInstrs[i];
3592   return 0;
3593 }
3594
3595 std::pair<uint16_t, uint16_t>
3596 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3597   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3598   return std::make_pair(domain,
3599                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3600 }
3601
3602 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3603   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3604   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3605   assert(dom && "Not an SSE instruction");
3606   const unsigned *table = lookup(MI->getOpcode(), dom);
3607   assert(table && "Cannot change domain");
3608   MI->setDesc(get(table[Domain-1]));
3609 }
3610
3611 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3612 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3613   NopInst.setOpcode(X86::NOOP);
3614 }
3615
3616 namespace {
3617   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3618   /// global base register for x86-32.
3619   struct CGBR : public MachineFunctionPass {
3620     static char ID;
3621     CGBR() : MachineFunctionPass(&ID) {}
3622
3623     virtual bool runOnMachineFunction(MachineFunction &MF) {
3624       const X86TargetMachine *TM =
3625         static_cast<const X86TargetMachine *>(&MF.getTarget());
3626
3627       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3628              "X86-64 PIC uses RIP relative addressing");
3629
3630       // Only emit a global base reg in PIC mode.
3631       if (TM->getRelocationModel() != Reloc::PIC_)
3632         return false;
3633
3634       // Insert the set of GlobalBaseReg into the first MBB of the function
3635       MachineBasicBlock &FirstMBB = MF.front();
3636       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3637       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3638       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3639       const X86InstrInfo *TII = TM->getInstrInfo();
3640
3641       unsigned PC;
3642       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3643         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3644       else
3645         PC = TII->getGlobalBaseReg(&MF);
3646   
3647       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3648       // only used in JIT code emission as displacement to pc.
3649       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3650   
3651       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3652       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3653       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3654         unsigned GlobalBaseReg = TII->getGlobalBaseReg(&MF);
3655         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3656         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3657           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3658                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3659       }
3660
3661       return true;
3662     }
3663
3664     virtual const char *getPassName() const {
3665       return "X86 PIC Global Base Reg Initialization";
3666     }
3667
3668     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3669       AU.setPreservesCFG();
3670       MachineFunctionPass::getAnalysisUsage(AU);
3671     }
3672   };
3673 }
3674
3675 char CGBR::ID = 0;
3676 FunctionPass*
3677 llvm::createGlobalBaseRegPass() { return new CGBR(); }