lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40 }
  41
  42 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  43   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  44     TM(tm), RI(tm, *this) {
  45   SmallVector<unsigned,16> AmbEntries;
  46   static const unsigned OpTbl2Addr[][2] = {
  47     { X86::ADC32ri,     X86::ADC32mi },
  48     { X86::ADC32ri8,    X86::ADC32mi8 },
  49     { X86::ADC32rr,     X86::ADC32mr },
  50     { X86::ADC64ri32,   X86::ADC64mi32 },
  51     { X86::ADC64ri8,    X86::ADC64mi8 },
  52     { X86::ADC64rr,     X86::ADC64mr },
  53     { X86::ADD16ri,     X86::ADD16mi },
  54     { X86::ADD16ri8,    X86::ADD16mi8 },
  55     { X86::ADD16rr,     X86::ADD16mr },
  56     { X86::ADD32ri,     X86::ADD32mi },
  57     { X86::ADD32ri8,    X86::ADD32mi8 },
  58     { X86::ADD32rr,     X86::ADD32mr },
  59     { X86::ADD64ri32,   X86::ADD64mi32 },
  60     { X86::ADD64ri8,    X86::ADD64mi8 },
  61     { X86::ADD64rr,     X86::ADD64mr },
  62     { X86::ADD8ri,      X86::ADD8mi },
  63     { X86::ADD8rr,      X86::ADD8mr },
  64     { X86::AND16ri,     X86::AND16mi },
  65     { X86::AND16ri8,    X86::AND16mi8 },
  66     { X86::AND16rr,     X86::AND16mr },
  67     { X86::AND32ri,     X86::AND32mi },
  68     { X86::AND32ri8,    X86::AND32mi8 },
  69     { X86::AND32rr,     X86::AND32mr },
  70     { X86::AND64ri32,   X86::AND64mi32 },
  71     { X86::AND64ri8,    X86::AND64mi8 },
  72     { X86::AND64rr,     X86::AND64mr },
  73     { X86::AND8ri,      X86::AND8mi },
  74     { X86::AND8rr,      X86::AND8mr },
  75     { X86::DEC16r,      X86::DEC16m },
  76     { X86::DEC32r,      X86::DEC32m },
  77     { X86::DEC64_16r,   X86::DEC64_16m },
  78     { X86::DEC64_32r,   X86::DEC64_32m },
  79     { X86::DEC64r,      X86::DEC64m },
  80     { X86::DEC8r,       X86::DEC8m },
  81     { X86::INC16r,      X86::INC16m },
  82     { X86::INC32r,      X86::INC32m },
  83     { X86::INC64_16r,   X86::INC64_16m },
  84     { X86::INC64_32r,   X86::INC64_32m },
  85     { X86::INC64r,      X86::INC64m },
  86     { X86::INC8r,       X86::INC8m },
  87     { X86::NEG16r,      X86::NEG16m },
  88     { X86::NEG32r,      X86::NEG32m },
  89     { X86::NEG64r,      X86::NEG64m },
  90     { X86::NEG8r,       X86::NEG8m },
  91     { X86::NOT16r,      X86::NOT16m },
  92     { X86::NOT32r,      X86::NOT32m },
  93     { X86::NOT64r,      X86::NOT64m },
  94     { X86::NOT8r,       X86::NOT8m },
  95     { X86::OR16ri,      X86::OR16mi },
  96     { X86::OR16ri8,     X86::OR16mi8 },
  97     { X86::OR16rr,      X86::OR16mr },
  98     { X86::OR32ri,      X86::OR32mi },
  99     { X86::OR32ri8,     X86::OR32mi8 },
 100     { X86::OR32rr,      X86::OR32mr },
 101     { X86::OR64ri32,    X86::OR64mi32 },
 102     { X86::OR64ri8,     X86::OR64mi8 },
 103     { X86::OR64rr,      X86::OR64mr },
 104     { X86::OR8ri,       X86::OR8mi },
 105     { X86::OR8rr,       X86::OR8mr },
 106     { X86::ROL16r1,     X86::ROL16m1 },
 107     { X86::ROL16rCL,    X86::ROL16mCL },
 108     { X86::ROL16ri,     X86::ROL16mi },
 109     { X86::ROL32r1,     X86::ROL32m1 },
 110     { X86::ROL32rCL,    X86::ROL32mCL },
 111     { X86::ROL32ri,     X86::ROL32mi },
 112     { X86::ROL64r1,     X86::ROL64m1 },
 113     { X86::ROL64rCL,    X86::ROL64mCL },
 114     { X86::ROL64ri,     X86::ROL64mi },
 115     { X86::ROL8r1,      X86::ROL8m1 },
 116     { X86::ROL8rCL,     X86::ROL8mCL },
 117     { X86::ROL8ri,      X86::ROL8mi },
 118     { X86::ROR16r1,     X86::ROR16m1 },
 119     { X86::ROR16rCL,    X86::ROR16mCL },
 120     { X86::ROR16ri,     X86::ROR16mi },
 121     { X86::ROR32r1,     X86::ROR32m1 },
 122     { X86::ROR32rCL,    X86::ROR32mCL },
 123     { X86::ROR32ri,     X86::ROR32mi },
 124     { X86::ROR64r1,     X86::ROR64m1 },
 125     { X86::ROR64rCL,    X86::ROR64mCL },
 126     { X86::ROR64ri,     X86::ROR64mi },
 127     { X86::ROR8r1,      X86::ROR8m1 },
 128     { X86::ROR8rCL,     X86::ROR8mCL },
 129     { X86::ROR8ri,      X86::ROR8mi },
 130     { X86::SAR16r1,     X86::SAR16m1 },
 131     { X86::SAR16rCL,    X86::SAR16mCL },
 132     { X86::SAR16ri,     X86::SAR16mi },
 133     { X86::SAR32r1,     X86::SAR32m1 },
 134     { X86::SAR32rCL,    X86::SAR32mCL },
 135     { X86::SAR32ri,     X86::SAR32mi },
 136     { X86::SAR64r1,     X86::SAR64m1 },
 137     { X86::SAR64rCL,    X86::SAR64mCL },
 138     { X86::SAR64ri,     X86::SAR64mi },
 139     { X86::SAR8r1,      X86::SAR8m1 },
 140     { X86::SAR8rCL,     X86::SAR8mCL },
 141     { X86::SAR8ri,      X86::SAR8mi },
 142     { X86::SBB32ri,     X86::SBB32mi },
 143     { X86::SBB32ri8,    X86::SBB32mi8 },
 144     { X86::SBB32rr,     X86::SBB32mr },
 145     { X86::SBB64ri32,   X86::SBB64mi32 },
 146     { X86::SBB64ri8,    X86::SBB64mi8 },
 147     { X86::SBB64rr,     X86::SBB64mr },
 148     { X86::SHL16rCL,    X86::SHL16mCL },
 149     { X86::SHL16ri,     X86::SHL16mi },
 150     { X86::SHL32rCL,    X86::SHL32mCL },
 151     { X86::SHL32ri,     X86::SHL32mi },
 152     { X86::SHL64rCL,    X86::SHL64mCL },
 153     { X86::SHL64ri,     X86::SHL64mi },
 154     { X86::SHL8rCL,     X86::SHL8mCL },
 155     { X86::SHL8ri,      X86::SHL8mi },
 156     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 157     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 158     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 159     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 160     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 161     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 162     { X86::SHR16r1,     X86::SHR16m1 },
 163     { X86::SHR16rCL,    X86::SHR16mCL },
 164     { X86::SHR16ri,     X86::SHR16mi },
 165     { X86::SHR32r1,     X86::SHR32m1 },
 166     { X86::SHR32rCL,    X86::SHR32mCL },
 167     { X86::SHR32ri,     X86::SHR32mi },
 168     { X86::SHR64r1,     X86::SHR64m1 },
 169     { X86::SHR64rCL,    X86::SHR64mCL },
 170     { X86::SHR64ri,     X86::SHR64mi },
 171     { X86::SHR8r1,      X86::SHR8m1 },
 172     { X86::SHR8rCL,     X86::SHR8mCL },
 173     { X86::SHR8ri,      X86::SHR8mi },
 174     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 175     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 176     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 177     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 178     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 179     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 180     { X86::SUB16ri,     X86::SUB16mi },
 181     { X86::SUB16ri8,    X86::SUB16mi8 },
 182     { X86::SUB16rr,     X86::SUB16mr },
 183     { X86::SUB32ri,     X86::SUB32mi },
 184     { X86::SUB32ri8,    X86::SUB32mi8 },
 185     { X86::SUB32rr,     X86::SUB32mr },
 186     { X86::SUB64ri32,   X86::SUB64mi32 },
 187     { X86::SUB64ri8,    X86::SUB64mi8 },
 188     { X86::SUB64rr,     X86::SUB64mr },
 189     { X86::SUB8ri,      X86::SUB8mi },
 190     { X86::SUB8rr,      X86::SUB8mr },
 191     { X86::XOR16ri,     X86::XOR16mi },
 192     { X86::XOR16ri8,    X86::XOR16mi8 },
 193     { X86::XOR16rr,     X86::XOR16mr },
 194     { X86::XOR32ri,     X86::XOR32mi },
 195     { X86::XOR32ri8,    X86::XOR32mi8 },
 196     { X86::XOR32rr,     X86::XOR32mr },
 197     { X86::XOR64ri32,   X86::XOR64mi32 },
 198     { X86::XOR64ri8,    X86::XOR64mi8 },
 199     { X86::XOR64rr,     X86::XOR64mr },
 200     { X86::XOR8ri,      X86::XOR8mi },
 201     { X86::XOR8rr,      X86::XOR8mr }
 202   };
 203
 204   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 205     unsigned RegOp = OpTbl2Addr[i][0];
 206     unsigned MemOp = OpTbl2Addr[i][1];
 207     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 208       assert(false && "Duplicated entries?");
 209     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 210     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 211                                                 std::make_pair(RegOp, AuxInfo))))
 212       AmbEntries.push_back(MemOp);
 213   }
 214
 215   // If the third value is 1, then it's folding either a load or a store.
 216   static const unsigned OpTbl0[][3] = {
 217     { X86::CALL32r,     X86::CALL32m, 1 },
 218     { X86::CALL64r,     X86::CALL64m, 1 },
 219     { X86::CMP16ri,     X86::CMP16mi, 1 },
 220     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 221     { X86::CMP32ri,     X86::CMP32mi, 1 },
 222     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 223     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 224     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 225     { X86::CMP8ri,      X86::CMP8mi, 1 },
 226     { X86::DIV16r,      X86::DIV16m, 1 },
 227     { X86::DIV32r,      X86::DIV32m, 1 },
 228     { X86::DIV64r,      X86::DIV64m, 1 },
 229     { X86::DIV8r,       X86::DIV8m, 1 },
 230     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 231     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 232     { X86::IDIV16r,     X86::IDIV16m, 1 },
 233     { X86::IDIV32r,     X86::IDIV32m, 1 },
 234     { X86::IDIV64r,     X86::IDIV64m, 1 },
 235     { X86::IDIV8r,      X86::IDIV8m, 1 },
 236     { X86::IMUL16r,     X86::IMUL16m, 1 },
 237     { X86::IMUL32r,     X86::IMUL32m, 1 },
 238     { X86::IMUL64r,     X86::IMUL64m, 1 },
 239     { X86::IMUL8r,      X86::IMUL8m, 1 },
 240     { X86::JMP32r,      X86::JMP32m, 1 },
 241     { X86::JMP64r,      X86::JMP64m, 1 },
 242     { X86::MOV16ri,     X86::MOV16mi, 0 },
 243     { X86::MOV16rr,     X86::MOV16mr, 0 },
 244     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 245     { X86::MOV32ri,     X86::MOV32mi, 0 },
 246     { X86::MOV32rr,     X86::MOV32mr, 0 },
 247     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 248     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 249     { X86::MOV64rr,     X86::MOV64mr, 0 },
 250     { X86::MOV8ri,      X86::MOV8mi, 0 },
 251     { X86::MOV8rr,      X86::MOV8mr, 0 },
 252     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 253     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 254     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 255     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 256     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 257     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 258     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 259     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 260     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 261     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 262     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 263     { X86::MUL16r,      X86::MUL16m, 1 },
 264     { X86::MUL32r,      X86::MUL32m, 1 },
 265     { X86::MUL64r,      X86::MUL64m, 1 },
 266     { X86::MUL8r,       X86::MUL8m, 1 },
 267     { X86::SETAEr,      X86::SETAEm, 0 },
 268     { X86::SETAr,       X86::SETAm, 0 },
 269     { X86::SETBEr,      X86::SETBEm, 0 },
 270     { X86::SETBr,       X86::SETBm, 0 },
 271     { X86::SETEr,       X86::SETEm, 0 },
 272     { X86::SETGEr,      X86::SETGEm, 0 },
 273     { X86::SETGr,       X86::SETGm, 0 },
 274     { X86::SETLEr,      X86::SETLEm, 0 },
 275     { X86::SETLr,       X86::SETLm, 0 },
 276     { X86::SETNEr,      X86::SETNEm, 0 },
 277     { X86::SETNPr,      X86::SETNPm, 0 },
 278     { X86::SETNSr,      X86::SETNSm, 0 },
 279     { X86::SETPr,       X86::SETPm, 0 },
 280     { X86::SETSr,       X86::SETSm, 0 },
 281     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 282     { X86::TEST16ri,    X86::TEST16mi, 1 },
 283     { X86::TEST32ri,    X86::TEST32mi, 1 },
 284     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 285     { X86::TEST8ri,     X86::TEST8mi, 1 }
 286   };
 287
 288   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 289     unsigned RegOp = OpTbl0[i][0];
 290     unsigned MemOp = OpTbl0[i][1];
 291     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 292       assert(false && "Duplicated entries?");
 293     unsigned FoldedLoad = OpTbl0[i][2];
 294     // Index 0, folded load or store.
 295     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 296     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 297       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 298                                                std::make_pair(RegOp, AuxInfo))))
 299         AmbEntries.push_back(MemOp);
 300   }
 301
 302   static const unsigned OpTbl1[][2] = {
 303     { X86::CMP16rr,         X86::CMP16rm },
 304     { X86::CMP32rr,         X86::CMP32rm },
 305     { X86::CMP64rr,         X86::CMP64rm },
 306     { X86::CMP8rr,          X86::CMP8rm },
 307     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 308     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 309     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 310     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 311     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 312     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 313     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 314     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 315     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 316     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 317     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 318     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 319     { X86::IMUL16rri,       X86::IMUL16rmi },
 320     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 321     { X86::IMUL32rri,       X86::IMUL32rmi },
 322     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 323     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 324     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 325     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 326     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 327     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 328     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 329     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 330     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 331     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 332     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 333     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 334     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 335     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 336     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 337     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 338     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 339     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 340     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 341     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 342     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 343     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 344     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 345     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 346     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 347     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 348     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 349     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 350     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 351     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 352     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 353     { X86::MOV16rr,         X86::MOV16rm },
 354     { X86::MOV16to16_,      X86::MOV16_rm },
 355     { X86::MOV32rr,         X86::MOV32rm },
 356     { X86::MOV32to32_,      X86::MOV32_rm },
 357     { X86::MOV64rr,         X86::MOV64rm },
 358     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 359     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 360     { X86::MOV8rr,          X86::MOV8rm },
 361     { X86::MOVAPDrr,        X86::MOVAPDrm },
 362     { X86::MOVAPSrr,        X86::MOVAPSrm },
 363     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 364     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 365     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 366     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 367     { X86::MOVSDrr,         X86::MOVSDrm },
 368     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 369     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 370     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 371     { X86::MOVSSrr,         X86::MOVSSrm },
 372     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 373     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 374     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 375     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 376     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 377     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 378     { X86::MOVUPDrr,        X86::MOVUPDrm },
 379     { X86::MOVUPSrr,        X86::MOVUPSrm },
 380     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 381     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 382     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 383     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 384     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 385     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 386     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 387     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 388     { X86::PSHUFDri,        X86::PSHUFDmi },
 389     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 390     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 391     { X86::PsMOVZX64rr32,   X86::PsMOVZX64rm32 },
 392     { X86::RCPPSr,          X86::RCPPSm },
 393     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 394     { X86::RSQRTPSr,        X86::RSQRTPSm },
 395     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 396     { X86::RSQRTSSr,        X86::RSQRTSSm },
 397     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 398     { X86::SQRTPDr,         X86::SQRTPDm },
 399     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 400     { X86::SQRTPSr,         X86::SQRTPSm },
 401     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 402     { X86::SQRTSDr,         X86::SQRTSDm },
 403     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 404     { X86::SQRTSSr,         X86::SQRTSSm },
 405     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 406     { X86::TEST16rr,        X86::TEST16rm },
 407     { X86::TEST32rr,        X86::TEST32rm },
 408     { X86::TEST64rr,        X86::TEST64rm },
 409     { X86::TEST8rr,         X86::TEST8rm },
 410     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 411     { X86::UCOMISDrr,       X86::UCOMISDrm },
 412     { X86::UCOMISSrr,       X86::UCOMISSrm }
 413   };
 414
 415   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 416     unsigned RegOp = OpTbl1[i][0];
 417     unsigned MemOp = OpTbl1[i][1];
 418     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 419       assert(false && "Duplicated entries?");
 420     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 421     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 422       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 423                                                std::make_pair(RegOp, AuxInfo))))
 424         AmbEntries.push_back(MemOp);
 425   }
 426
 427   static const unsigned OpTbl2[][2] = {
 428     { X86::ADC32rr,         X86::ADC32rm },
 429     { X86::ADC64rr,         X86::ADC64rm },
 430     { X86::ADD16rr,         X86::ADD16rm },
 431     { X86::ADD32rr,         X86::ADD32rm },
 432     { X86::ADD64rr,         X86::ADD64rm },
 433     { X86::ADD8rr,          X86::ADD8rm },
 434     { X86::ADDPDrr,         X86::ADDPDrm },
 435     { X86::ADDPSrr,         X86::ADDPSrm },
 436     { X86::ADDSDrr,         X86::ADDSDrm },
 437     { X86::ADDSSrr,         X86::ADDSSrm },
 438     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 439     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 440     { X86::AND16rr,         X86::AND16rm },
 441     { X86::AND32rr,         X86::AND32rm },
 442     { X86::AND64rr,         X86::AND64rm },
 443     { X86::AND8rr,          X86::AND8rm },
 444     { X86::ANDNPDrr,        X86::ANDNPDrm },
 445     { X86::ANDNPSrr,        X86::ANDNPSrm },
 446     { X86::ANDPDrr,         X86::ANDPDrm },
 447     { X86::ANDPSrr,         X86::ANDPSrm },
 448     { X86::CMOVA16rr,       X86::CMOVA16rm },
 449     { X86::CMOVA32rr,       X86::CMOVA32rm },
 450     { X86::CMOVA64rr,       X86::CMOVA64rm },
 451     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 452     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 453     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 454     { X86::CMOVB16rr,       X86::CMOVB16rm },
 455     { X86::CMOVB32rr,       X86::CMOVB32rm },
 456     { X86::CMOVB64rr,       X86::CMOVB64rm },
 457     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 458     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 459     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 460     { X86::CMOVE16rr,       X86::CMOVE16rm },
 461     { X86::CMOVE32rr,       X86::CMOVE32rm },
 462     { X86::CMOVE64rr,       X86::CMOVE64rm },
 463     { X86::CMOVG16rr,       X86::CMOVG16rm },
 464     { X86::CMOVG32rr,       X86::CMOVG32rm },
 465     { X86::CMOVG64rr,       X86::CMOVG64rm },
 466     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 467     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 468     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 469     { X86::CMOVL16rr,       X86::CMOVL16rm },
 470     { X86::CMOVL32rr,       X86::CMOVL32rm },
 471     { X86::CMOVL64rr,       X86::CMOVL64rm },
 472     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 473     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 474     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 475     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 476     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 477     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 478     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 479     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 480     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 481     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 482     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 483     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 484     { X86::CMOVP16rr,       X86::CMOVP16rm },
 485     { X86::CMOVP32rr,       X86::CMOVP32rm },
 486     { X86::CMOVP64rr,       X86::CMOVP64rm },
 487     { X86::CMOVS16rr,       X86::CMOVS16rm },
 488     { X86::CMOVS32rr,       X86::CMOVS32rm },
 489     { X86::CMOVS64rr,       X86::CMOVS64rm },
 490     { X86::CMPPDrri,        X86::CMPPDrmi },
 491     { X86::CMPPSrri,        X86::CMPPSrmi },
 492     { X86::CMPSDrr,         X86::CMPSDrm },
 493     { X86::CMPSSrr,         X86::CMPSSrm },
 494     { X86::DIVPDrr,         X86::DIVPDrm },
 495     { X86::DIVPSrr,         X86::DIVPSrm },
 496     { X86::DIVSDrr,         X86::DIVSDrm },
 497     { X86::DIVSSrr,         X86::DIVSSrm },
 498     { X86::HADDPDrr,        X86::HADDPDrm },
 499     { X86::HADDPSrr,        X86::HADDPSrm },
 500     { X86::HSUBPDrr,        X86::HSUBPDrm },
 501     { X86::HSUBPSrr,        X86::HSUBPSrm },
 502     { X86::IMUL16rr,        X86::IMUL16rm },
 503     { X86::IMUL32rr,        X86::IMUL32rm },
 504     { X86::IMUL64rr,        X86::IMUL64rm },
 505     { X86::MAXPDrr,         X86::MAXPDrm },
 506     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 507     { X86::MAXPSrr,         X86::MAXPSrm },
 508     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 509     { X86::MAXSDrr,         X86::MAXSDrm },
 510     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 511     { X86::MAXSSrr,         X86::MAXSSrm },
 512     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 513     { X86::MINPDrr,         X86::MINPDrm },
 514     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 515     { X86::MINPSrr,         X86::MINPSrm },
 516     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 517     { X86::MINSDrr,         X86::MINSDrm },
 518     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 519     { X86::MINSSrr,         X86::MINSSrm },
 520     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 521     { X86::MULPDrr,         X86::MULPDrm },
 522     { X86::MULPSrr,         X86::MULPSrm },
 523     { X86::MULSDrr,         X86::MULSDrm },
 524     { X86::MULSSrr,         X86::MULSSrm },
 525     { X86::OR16rr,          X86::OR16rm },
 526     { X86::OR32rr,          X86::OR32rm },
 527     { X86::OR64rr,          X86::OR64rm },
 528     { X86::OR8rr,           X86::OR8rm },
 529     { X86::ORPDrr,          X86::ORPDrm },
 530     { X86::ORPSrr,          X86::ORPSrm },
 531     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 532     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 533     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 534     { X86::PADDBrr,         X86::PADDBrm },
 535     { X86::PADDDrr,         X86::PADDDrm },
 536     { X86::PADDQrr,         X86::PADDQrm },
 537     { X86::PADDSBrr,        X86::PADDSBrm },
 538     { X86::PADDSWrr,        X86::PADDSWrm },
 539     { X86::PADDWrr,         X86::PADDWrm },
 540     { X86::PANDNrr,         X86::PANDNrm },
 541     { X86::PANDrr,          X86::PANDrm },
 542     { X86::PAVGBrr,         X86::PAVGBrm },
 543     { X86::PAVGWrr,         X86::PAVGWrm },
 544     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 545     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 546     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 547     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 548     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 549     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 550     { X86::PINSRWrri,       X86::PINSRWrmi },
 551     { X86::PMADDWDrr,       X86::PMADDWDrm },
 552     { X86::PMAXSWrr,        X86::PMAXSWrm },
 553     { X86::PMAXUBrr,        X86::PMAXUBrm },
 554     { X86::PMINSWrr,        X86::PMINSWrm },
 555     { X86::PMINUBrr,        X86::PMINUBrm },
 556     { X86::PMULHUWrr,       X86::PMULHUWrm },
 557     { X86::PMULHWrr,        X86::PMULHWrm },
 558     { X86::PMULLWrr,        X86::PMULLWrm },
 559     { X86::PMULUDQrr,       X86::PMULUDQrm },
 560     { X86::PORrr,           X86::PORrm },
 561     { X86::PSADBWrr,        X86::PSADBWrm },
 562     { X86::PSLLDrr,         X86::PSLLDrm },
 563     { X86::PSLLQrr,         X86::PSLLQrm },
 564     { X86::PSLLWrr,         X86::PSLLWrm },
 565     { X86::PSRADrr,         X86::PSRADrm },
 566     { X86::PSRAWrr,         X86::PSRAWrm },
 567     { X86::PSRLDrr,         X86::PSRLDrm },
 568     { X86::PSRLQrr,         X86::PSRLQrm },
 569     { X86::PSRLWrr,         X86::PSRLWrm },
 570     { X86::PSUBBrr,         X86::PSUBBrm },
 571     { X86::PSUBDrr,         X86::PSUBDrm },
 572     { X86::PSUBSBrr,        X86::PSUBSBrm },
 573     { X86::PSUBSWrr,        X86::PSUBSWrm },
 574     { X86::PSUBWrr,         X86::PSUBWrm },
 575     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 576     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 577     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 578     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 579     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 580     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 581     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 582     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 583     { X86::PXORrr,          X86::PXORrm },
 584     { X86::SBB32rr,         X86::SBB32rm },
 585     { X86::SBB64rr,         X86::SBB64rm },
 586     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 587     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 588     { X86::SUB16rr,         X86::SUB16rm },
 589     { X86::SUB32rr,         X86::SUB32rm },
 590     { X86::SUB64rr,         X86::SUB64rm },
 591     { X86::SUB8rr,          X86::SUB8rm },
 592     { X86::SUBPDrr,         X86::SUBPDrm },
 593     { X86::SUBPSrr,         X86::SUBPSrm },
 594     { X86::SUBSDrr,         X86::SUBSDrm },
 595     { X86::SUBSSrr,         X86::SUBSSrm },
 596     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 597     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 598     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 599     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 600     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 601     { X86::XOR16rr,         X86::XOR16rm },
 602     { X86::XOR32rr,         X86::XOR32rm },
 603     { X86::XOR64rr,         X86::XOR64rm },
 604     { X86::XOR8rr,          X86::XOR8rm },
 605     { X86::XORPDrr,         X86::XORPDrm },
 606     { X86::XORPSrr,         X86::XORPSrm }
 607   };
 608
 609   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 610     unsigned RegOp = OpTbl2[i][0];
 611     unsigned MemOp = OpTbl2[i][1];
 612     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 613       assert(false && "Duplicated entries?");
 614     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 615     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 616                                                std::make_pair(RegOp, AuxInfo))))
 617       AmbEntries.push_back(MemOp);
 618   }
 619
 620   // Remove ambiguous entries.
 621   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 622 }
 623
 624 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 625                                unsigned& sourceReg,
 626                                unsigned& destReg) const {
 627   unsigned oc = MI.getOpcode();
 628   if (oc == X86::MOV8rr || oc == X86::MOV16rr ||
 629       oc == X86::MOV32rr || oc == X86::MOV64rr ||
 630       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
 631       oc == X86::MOV_Fp3232  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
 632       oc == X86::MOV_Fp3264 || oc == X86::MOV_Fp6432 || oc == X86::MOV_Fp6464 ||
 633       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
 634       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
 635       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
 636       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
 637       oc == X86::MMX_MOVD64rr || oc == X86::MMX_MOVQ64rr) {
 638       assert(MI.getNumOperands() >= 2 &&
 639              MI.getOperand(0).isRegister() &&
 640              MI.getOperand(1).isRegister() &&
 641              "invalid register-register move instruction");
 642       sourceReg = MI.getOperand(1).getReg();
 643       destReg = MI.getOperand(0).getReg();
 644       return true;
 645   }
 646   return false;
 647 }
 648
 649 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 650                                            int &FrameIndex) const {
 651   switch (MI->getOpcode()) {
 652   default: break;
 653   case X86::MOV8rm:
 654   case X86::MOV16rm:
 655   case X86::MOV16_rm:
 656   case X86::MOV32rm:
 657   case X86::MOV32_rm:
 658   case X86::MOV64rm:
 659   case X86::LD_Fp64m:
 660   case X86::MOVSSrm:
 661   case X86::MOVSDrm:
 662   case X86::MOVAPSrm:
 663   case X86::MOVAPDrm:
 664   case X86::MMX_MOVD64rm:
 665   case X86::MMX_MOVQ64rm:
 666     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 667         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 668         MI->getOperand(2).getImm() == 1 &&
 669         MI->getOperand(3).getReg() == 0 &&
 670         MI->getOperand(4).getImm() == 0) {
 671       FrameIndex = MI->getOperand(1).getIndex();
 672       return MI->getOperand(0).getReg();
 673     }
 674     break;
 675   }
 676   return 0;
 677 }
 678
 679 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 680                                           int &FrameIndex) const {
 681   switch (MI->getOpcode()) {
 682   default: break;
 683   case X86::MOV8mr:
 684   case X86::MOV16mr:
 685   case X86::MOV16_mr:
 686   case X86::MOV32mr:
 687   case X86::MOV32_mr:
 688   case X86::MOV64mr:
 689   case X86::ST_FpP64m:
 690   case X86::MOVSSmr:
 691   case X86::MOVSDmr:
 692   case X86::MOVAPSmr:
 693   case X86::MOVAPDmr:
 694   case X86::MMX_MOVD64mr:
 695   case X86::MMX_MOVQ64mr:
 696   case X86::MMX_MOVNTQmr:
 697     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 698         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 699         MI->getOperand(1).getImm() == 1 &&
 700         MI->getOperand(2).getReg() == 0 &&
 701         MI->getOperand(3).getImm() == 0) {
 702       FrameIndex = MI->getOperand(0).getIndex();
 703       return MI->getOperand(4).getReg();
 704     }
 705     break;
 706   }
 707   return 0;
 708 }
 709
 710
 711 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 712   switch (MI->getOpcode()) {
 713   default: break;
 714   case X86::MOV8rm:
 715   case X86::MOV16rm:
 716   case X86::MOV16_rm:
 717   case X86::MOV32rm:
 718   case X86::MOV32_rm:
 719   case X86::MOV64rm:
 720   case X86::LD_Fp64m:
 721   case X86::MOVSSrm:
 722   case X86::MOVSDrm:
 723   case X86::MOVAPSrm:
 724   case X86::MOVAPDrm:
 725   case X86::MMX_MOVD64rm:
 726   case X86::MMX_MOVQ64rm:
 727     // Loads from constant pools are trivially rematerializable.
 728     if (MI->getOperand(1).isReg() && MI->getOperand(2).isImm() &&
 729         MI->getOperand(3).isReg() && MI->getOperand(4).isCPI() &&
 730         MI->getOperand(1).getReg() == 0 &&
 731         MI->getOperand(2).getImm() == 1 &&
 732         MI->getOperand(3).getReg() == 0)
 733       return true;
 734
 735     // If this is a load from a fixed argument slot, we know the value is
 736     // invariant across the whole function, because we don't redefine argument
 737     // values.
 738 #if 0
 739     // FIXME: This is disabled due to a remat bug. rdar://5671644
 740     if (MI->getOperand(1).isFI()) {
 741       const MachineFrameInfo &MFI=*MI->getParent()->getParent()->getFrameInfo();
 742       int Idx = MI->getOperand(1).getIndex();
 743       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 744     }
 745 #endif
 746
 747     return false;
 748   }
 749   // All other instructions marked M_REMATERIALIZABLE are always trivially
 750   // rematerializable.
 751   return true;
 752 }
 753
 754 /// isInvariantLoad - Return true if the specified instruction (which is marked
 755 /// mayLoad) is loading from a location whose value is invariant across the
 756 /// function.  For example, loading a value from the constant pool or from
 757 /// from the argument area of a function if it does not change.  This should
 758 /// only return true of *all* loads the instruction does are invariant (if it
 759 /// does multiple loads).
 760 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 761   // FIXME: This should work with any X86 instruction that does a load, for
 762   // example, all load+op instructions.
 763   switch (MI->getOpcode()) {
 764   default: break;
 765   case X86::MOV32rm:
 766     // Loads from stubs of global addresses are invariant.
 767     if (MI->getOperand(1).isReg() &&
 768         MI->getOperand(2).isImm() && MI->getOperand(3).isReg() &&
 769         MI->getOperand(4).isGlobal() &&
 770         TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad
 771           (MI->getOperand(4).getGlobal(), TM, false) &&
 772         MI->getOperand(2).getImm() == 1 &&
 773         MI->getOperand(3).getReg() == 0)
 774       return true;
 775     // FALLTHROUGH
 776   case X86::MOV8rm:
 777   case X86::MOV16rm:
 778   case X86::MOV16_rm:
 779   case X86::MOV32_rm:
 780   case X86::MOV64rm:
 781   case X86::LD_Fp64m:
 782   case X86::MOVSSrm:
 783   case X86::MOVSDrm:
 784   case X86::MOVAPSrm:
 785   case X86::MOVAPDrm:
 786   case X86::MMX_MOVD64rm:
 787   case X86::MMX_MOVQ64rm:
 788     // Loads from constant pools are trivially invariant.
 789     if (MI->getOperand(1).isReg() && MI->getOperand(2).isImm() &&
 790         MI->getOperand(3).isReg() && MI->getOperand(4).isCPI() &&
 791         MI->getOperand(1).getReg() == 0 &&
 792         MI->getOperand(2).getImm() == 1 &&
 793         MI->getOperand(3).getReg() == 0)
 794       return true;
 795
 796     // If this is a load from a fixed argument slot, we know the value is
 797     // invariant across the whole function, because we don't redefine argument
 798     // values.
 799     MachineFunction *MF = MI->getParent()->getParent();
 800     if (MI->getOperand(1).isFI()) {
 801       const MachineFrameInfo &MFI = *MF->getFrameInfo();
 802       int Idx = MI->getOperand(1).getIndex();
 803       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 804     }
 805
 806     return false;
 807   }
 808
 809   // All other instances of these instructions are presumed to have other
 810   // issues.
 811   return false;
 812 }
 813
 814 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 815 /// is not marked dead.
 816 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 817   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 818     MachineOperand &MO = MI->getOperand(i);
 819     if (MO.isRegister() && MO.isDef() &&
 820         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 821       return true;
 822     }
 823   }
 824   return false;
 825 }
 826
 827 /// convertToThreeAddress - This method must be implemented by targets that
 828 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 829 /// may be able to convert a two-address instruction into a true
 830 /// three-address instruction on demand.  This allows the X86 target (for
 831 /// example) to convert ADD and SHL instructions into LEA instructions if they
 832 /// would require register copies due to two-addressness.
 833 ///
 834 /// This method returns a null pointer if the transformation cannot be
 835 /// performed, otherwise it returns the new instruction.
 836 ///
 837 MachineInstr *
 838 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 839                                     MachineBasicBlock::iterator &MBBI,
 840                                     LiveVariables &LV) const {
 841   MachineInstr *MI = MBBI;
 842   // All instructions input are two-addr instructions.  Get the known operands.
 843   unsigned Dest = MI->getOperand(0).getReg();
 844   unsigned Src = MI->getOperand(1).getReg();
 845
 846   MachineInstr *NewMI = NULL;
 847   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 848   // we have better subtarget support, enable the 16-bit LEA generation here.
 849   bool DisableLEA16 = true;
 850
 851   unsigned MIOpc = MI->getOpcode();
 852   switch (MIOpc) {
 853   case X86::SHUFPSrri: {
 854     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 855     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 856
 857     unsigned A = MI->getOperand(0).getReg();
 858     unsigned B = MI->getOperand(1).getReg();
 859     unsigned C = MI->getOperand(2).getReg();
 860     unsigned M = MI->getOperand(3).getImm();
 861     if (B != C) return 0;
 862     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 863     break;
 864   }
 865   case X86::SHL64ri: {
 866     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 867     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 868     // the flags produced by a shift yet, so this is safe.
 869     unsigned Dest = MI->getOperand(0).getReg();
 870     unsigned Src = MI->getOperand(1).getReg();
 871     unsigned ShAmt = MI->getOperand(2).getImm();
 872     if (ShAmt == 0 || ShAmt >= 4) return 0;
 873
 874     NewMI = BuildMI(get(X86::LEA64r), Dest)
 875       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 876     break;
 877   }
 878   case X86::SHL32ri: {
 879     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 880     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 881     // the flags produced by a shift yet, so this is safe.
 882     unsigned Dest = MI->getOperand(0).getReg();
 883     unsigned Src = MI->getOperand(1).getReg();
 884     unsigned ShAmt = MI->getOperand(2).getImm();
 885     if (ShAmt == 0 || ShAmt >= 4) return 0;
 886
 887     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 888       X86::LEA64_32r : X86::LEA32r;
 889     NewMI = BuildMI(get(Opc), Dest)
 890       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 891     break;
 892   }
 893   case X86::SHL16ri: {
 894     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 895     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 896     // the flags produced by a shift yet, so this is safe.
 897     unsigned Dest = MI->getOperand(0).getReg();
 898     unsigned Src = MI->getOperand(1).getReg();
 899     unsigned ShAmt = MI->getOperand(2).getImm();
 900     if (ShAmt == 0 || ShAmt >= 4) return 0;
 901
 902     if (DisableLEA16) {
 903       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 904       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 905       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 906         ? X86::LEA64_32r : X86::LEA32r;
 907       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 908       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 909
 910       MachineInstr *Ins =
 911         BuildMI(get(X86::INSERT_SUBREG), leaInReg).addReg(Src).addImm(2);
 912       Ins->copyKillDeadInfo(MI);
 913
 914       NewMI = BuildMI(get(Opc), leaOutReg)
 915         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 916
 917       MachineInstr *Ext =
 918         BuildMI(get(X86::EXTRACT_SUBREG), Dest).addReg(leaOutReg).addImm(2);
 919       Ext->copyKillDeadInfo(MI);
 920
 921       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
 922       LV.instructionChanged(MI, NewMI);  // Update live variables
 923       LV.addVirtualRegisterKilled(leaInReg, NewMI);
 924       MFI->insert(MBBI, NewMI);          // Insert the new inst
 925       LV.addVirtualRegisterKilled(leaOutReg, Ext);
 926       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
 927       return Ext;
 928     } else {
 929       NewMI = BuildMI(get(X86::LEA16r), Dest)
 930         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 931     }
 932     break;
 933   }
 934   default: {
 935     // The following opcodes also sets the condition code register(s). Only
 936     // convert them to equivalent lea if the condition code register def's
 937     // are dead!
 938     if (hasLiveCondCodeDef(MI))
 939       return 0;
 940
 941     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
 942     switch (MIOpc) {
 943     default: return 0;
 944     case X86::INC64r:
 945     case X86::INC32r: {
 946       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 947       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
 948         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 949       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
 950       break;
 951     }
 952     case X86::INC16r:
 953     case X86::INC64_16r:
 954       if (DisableLEA16) return 0;
 955       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 956       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 957       break;
 958     case X86::DEC64r:
 959     case X86::DEC32r: {
 960       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 961       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
 962         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 963       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
 964       break;
 965     }
 966     case X86::DEC16r:
 967     case X86::DEC64_16r:
 968       if (DisableLEA16) return 0;
 969       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 970       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 971       break;
 972     case X86::ADD64rr:
 973     case X86::ADD32rr: {
 974       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 975       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
 976         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
 977       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
 978                         MI->getOperand(2).getReg());
 979       break;
 980     }
 981     case X86::ADD16rr:
 982       if (DisableLEA16) return 0;
 983       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 984       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
 985                         MI->getOperand(2).getReg());
 986       break;
 987     case X86::ADD64ri32:
 988     case X86::ADD64ri8:
 989       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 990       if (MI->getOperand(2).isImmediate())
 991         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
 992                              MI->getOperand(2).getImm());
 993       break;
 994     case X86::ADD32ri:
 995     case X86::ADD32ri8:
 996       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 997       if (MI->getOperand(2).isImmediate()) {
 998         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
 999         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1000                              MI->getOperand(2).getImm());
1001       }
1002       break;
1003     case X86::ADD16ri:
1004     case X86::ADD16ri8:
1005       if (DisableLEA16) return 0;
1006       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1007       if (MI->getOperand(2).isImmediate())
1008         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1009                              MI->getOperand(2).getImm());
1010       break;
1011     case X86::SHL16ri:
1012       if (DisableLEA16) return 0;
1013     case X86::SHL32ri:
1014     case X86::SHL64ri: {
1015       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1016              "Unknown shl instruction!");
1017       unsigned ShAmt = MI->getOperand(2).getImm();
1018       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1019         X86AddressMode AM;
1020         AM.Scale = 1 << ShAmt;
1021         AM.IndexReg = Src;
1022         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1023           : (MIOpc == X86::SHL32ri
1024              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1025         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1026       }
1027       break;
1028     }
1029     }
1030   }
1031   }
1032
1033   NewMI->copyKillDeadInfo(MI);
1034   LV.instructionChanged(MI, NewMI);  // Update live variables
1035   MFI->insert(MBBI, NewMI);          // Insert the new inst
1036   return NewMI;
1037 }
1038
1039 /// commuteInstruction - We have a few instructions that must be hacked on to
1040 /// commute them.
1041 ///
1042 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1043   switch (MI->getOpcode()) {
1044   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1045   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1046   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1047   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1048   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1049   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1050     unsigned Opc;
1051     unsigned Size;
1052     switch (MI->getOpcode()) {
1053     default: assert(0 && "Unreachable!");
1054     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1055     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1056     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1057     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1058     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1059     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1060     }
1061     unsigned Amt = MI->getOperand(3).getImm();
1062     unsigned A = MI->getOperand(0).getReg();
1063     unsigned B = MI->getOperand(1).getReg();
1064     unsigned C = MI->getOperand(2).getReg();
1065     bool BisKill = MI->getOperand(1).isKill();
1066     bool CisKill = MI->getOperand(2).isKill();
1067     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1068       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1069   }
1070   case X86::CMOVB16rr:
1071   case X86::CMOVB32rr:
1072   case X86::CMOVB64rr:
1073   case X86::CMOVAE16rr:
1074   case X86::CMOVAE32rr:
1075   case X86::CMOVAE64rr:
1076   case X86::CMOVE16rr:
1077   case X86::CMOVE32rr:
1078   case X86::CMOVE64rr:
1079   case X86::CMOVNE16rr:
1080   case X86::CMOVNE32rr:
1081   case X86::CMOVNE64rr:
1082   case X86::CMOVBE16rr:
1083   case X86::CMOVBE32rr:
1084   case X86::CMOVBE64rr:
1085   case X86::CMOVA16rr:
1086   case X86::CMOVA32rr:
1087   case X86::CMOVA64rr:
1088   case X86::CMOVL16rr:
1089   case X86::CMOVL32rr:
1090   case X86::CMOVL64rr:
1091   case X86::CMOVGE16rr:
1092   case X86::CMOVGE32rr:
1093   case X86::CMOVGE64rr:
1094   case X86::CMOVLE16rr:
1095   case X86::CMOVLE32rr:
1096   case X86::CMOVLE64rr:
1097   case X86::CMOVG16rr:
1098   case X86::CMOVG32rr:
1099   case X86::CMOVG64rr:
1100   case X86::CMOVS16rr:
1101   case X86::CMOVS32rr:
1102   case X86::CMOVS64rr:
1103   case X86::CMOVNS16rr:
1104   case X86::CMOVNS32rr:
1105   case X86::CMOVNS64rr:
1106   case X86::CMOVP16rr:
1107   case X86::CMOVP32rr:
1108   case X86::CMOVP64rr:
1109   case X86::CMOVNP16rr:
1110   case X86::CMOVNP32rr:
1111   case X86::CMOVNP64rr: {
1112     unsigned Opc = 0;
1113     switch (MI->getOpcode()) {
1114     default: break;
1115     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1116     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1117     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1118     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1119     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1120     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1121     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1122     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1123     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1124     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1125     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1126     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1127     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1128     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1129     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1130     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1131     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1132     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1133     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1134     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1135     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1136     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1137     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1138     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1139     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1140     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1141     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1142     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1143     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1144     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1145     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1146     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1147     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1148     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1149     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1150     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1151     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1152     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1153     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1154     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1155     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1156     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1157     }
1158
1159     MI->setDesc(get(Opc));
1160     // Fallthrough intended.
1161   }
1162   default:
1163     return TargetInstrInfoImpl::commuteInstruction(MI);
1164   }
1165 }
1166
1167 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1168   switch (BrOpc) {
1169   default: return X86::COND_INVALID;
1170   case X86::JE:  return X86::COND_E;
1171   case X86::JNE: return X86::COND_NE;
1172   case X86::JL:  return X86::COND_L;
1173   case X86::JLE: return X86::COND_LE;
1174   case X86::JG:  return X86::COND_G;
1175   case X86::JGE: return X86::COND_GE;
1176   case X86::JB:  return X86::COND_B;
1177   case X86::JBE: return X86::COND_BE;
1178   case X86::JA:  return X86::COND_A;
1179   case X86::JAE: return X86::COND_AE;
1180   case X86::JS:  return X86::COND_S;
1181   case X86::JNS: return X86::COND_NS;
1182   case X86::JP:  return X86::COND_P;
1183   case X86::JNP: return X86::COND_NP;
1184   case X86::JO:  return X86::COND_O;
1185   case X86::JNO: return X86::COND_NO;
1186   }
1187 }
1188
1189 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1190   switch (CC) {
1191   default: assert(0 && "Illegal condition code!");
1192   case X86::COND_E:  return X86::JE;
1193   case X86::COND_NE: return X86::JNE;
1194   case X86::COND_L:  return X86::JL;
1195   case X86::COND_LE: return X86::JLE;
1196   case X86::COND_G:  return X86::JG;
1197   case X86::COND_GE: return X86::JGE;
1198   case X86::COND_B:  return X86::JB;
1199   case X86::COND_BE: return X86::JBE;
1200   case X86::COND_A:  return X86::JA;
1201   case X86::COND_AE: return X86::JAE;
1202   case X86::COND_S:  return X86::JS;
1203   case X86::COND_NS: return X86::JNS;
1204   case X86::COND_P:  return X86::JP;
1205   case X86::COND_NP: return X86::JNP;
1206   case X86::COND_O:  return X86::JO;
1207   case X86::COND_NO: return X86::JNO;
1208   }
1209 }
1210
1211 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1212 /// e.g. turning COND_E to COND_NE.
1213 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1214   switch (CC) {
1215   default: assert(0 && "Illegal condition code!");
1216   case X86::COND_E:  return X86::COND_NE;
1217   case X86::COND_NE: return X86::COND_E;
1218   case X86::COND_L:  return X86::COND_GE;
1219   case X86::COND_LE: return X86::COND_G;
1220   case X86::COND_G:  return X86::COND_LE;
1221   case X86::COND_GE: return X86::COND_L;
1222   case X86::COND_B:  return X86::COND_AE;
1223   case X86::COND_BE: return X86::COND_A;
1224   case X86::COND_A:  return X86::COND_BE;
1225   case X86::COND_AE: return X86::COND_B;
1226   case X86::COND_S:  return X86::COND_NS;
1227   case X86::COND_NS: return X86::COND_S;
1228   case X86::COND_P:  return X86::COND_NP;
1229   case X86::COND_NP: return X86::COND_P;
1230   case X86::COND_O:  return X86::COND_NO;
1231   case X86::COND_NO: return X86::COND_O;
1232   }
1233 }
1234
1235 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1236   const TargetInstrDesc &TID = MI->getDesc();
1237   if (!TID.isTerminator()) return false;
1238
1239   // Conditional branch is a special case.
1240   if (TID.isBranch() && !TID.isBarrier())
1241     return true;
1242   if (!TID.isPredicable())
1243     return true;
1244   return !isPredicated(MI);
1245 }
1246
1247 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1248 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1249                                                const X86InstrInfo &TII) {
1250   if (MI->getOpcode() == X86::FP_REG_KILL)
1251     return false;
1252   return TII.isUnpredicatedTerminator(MI);
1253 }
1254
1255 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1256                                  MachineBasicBlock *&TBB,
1257                                  MachineBasicBlock *&FBB,
1258                                  std::vector<MachineOperand> &Cond) const {
1259   // If the block has no terminators, it just falls into the block after it.
1260   MachineBasicBlock::iterator I = MBB.end();
1261   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1262     return false;
1263
1264   // Get the last instruction in the block.
1265   MachineInstr *LastInst = I;
1266
1267   // If there is only one terminator instruction, process it.
1268   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1269     if (!LastInst->getDesc().isBranch())
1270       return true;
1271
1272     // If the block ends with a branch there are 3 possibilities:
1273     // it's an unconditional, conditional, or indirect branch.
1274
1275     if (LastInst->getOpcode() == X86::JMP) {
1276       TBB = LastInst->getOperand(0).getMBB();
1277       return false;
1278     }
1279     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1280     if (BranchCode == X86::COND_INVALID)
1281       return true;  // Can't handle indirect branch.
1282
1283     // Otherwise, block ends with fall-through condbranch.
1284     TBB = LastInst->getOperand(0).getMBB();
1285     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1286     return false;
1287   }
1288
1289   // Get the instruction before it if it's a terminator.
1290   MachineInstr *SecondLastInst = I;
1291
1292   // If there are three terminators, we don't know what sort of block this is.
1293   if (SecondLastInst && I != MBB.begin() &&
1294       isBrAnalysisUnpredicatedTerminator(--I, *this))
1295     return true;
1296
1297   // If the block ends with X86::JMP and a conditional branch, handle it.
1298   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1299   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1300     TBB = SecondLastInst->getOperand(0).getMBB();
1301     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1302     FBB = LastInst->getOperand(0).getMBB();
1303     return false;
1304   }
1305
1306   // If the block ends with two X86::JMPs, handle it.  The second one is not
1307   // executed, so remove it.
1308   if (SecondLastInst->getOpcode() == X86::JMP &&
1309       LastInst->getOpcode() == X86::JMP) {
1310     TBB = SecondLastInst->getOperand(0).getMBB();
1311     I = LastInst;
1312     I->eraseFromParent();
1313     return false;
1314   }
1315
1316   // Otherwise, can't handle this.
1317   return true;
1318 }
1319
1320 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1321   MachineBasicBlock::iterator I = MBB.end();
1322   if (I == MBB.begin()) return 0;
1323   --I;
1324   if (I->getOpcode() != X86::JMP &&
1325       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1326     return 0;
1327
1328   // Remove the branch.
1329   I->eraseFromParent();
1330
1331   I = MBB.end();
1332
1333   if (I == MBB.begin()) return 1;
1334   --I;
1335   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1336     return 1;
1337
1338   // Remove the branch.
1339   I->eraseFromParent();
1340   return 2;
1341 }
1342
1343 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1344                                                      MachineOperand &MO) {
1345   if (MO.isRegister())
1346     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1347                      false, false, MO.getSubReg());
1348   else if (MO.isImmediate())
1349     MIB = MIB.addImm(MO.getImm());
1350   else if (MO.isFrameIndex())
1351     MIB = MIB.addFrameIndex(MO.getIndex());
1352   else if (MO.isGlobalAddress())
1353     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1354   else if (MO.isConstantPoolIndex())
1355     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1356   else if (MO.isJumpTableIndex())
1357     MIB = MIB.addJumpTableIndex(MO.getIndex());
1358   else if (MO.isExternalSymbol())
1359     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1360   else
1361     assert(0 && "Unknown operand for X86InstrAddOperand!");
1362
1363   return MIB;
1364 }
1365
1366 unsigned
1367 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1368                            MachineBasicBlock *FBB,
1369                            const std::vector<MachineOperand> &Cond) const {
1370   // Shouldn't be a fall through.
1371   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1372   assert((Cond.size() == 1 || Cond.size() == 0) &&
1373          "X86 branch conditions have one component!");
1374
1375   if (FBB == 0) { // One way branch.
1376     if (Cond.empty()) {
1377       // Unconditional branch?
1378       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1379     } else {
1380       // Conditional branch.
1381       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1382       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1383     }
1384     return 1;
1385   }
1386
1387   // Two-way Conditional branch.
1388   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1389   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1390   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1391   return 2;
1392 }
1393
1394 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1395                                    MachineBasicBlock::iterator MI,
1396                                    unsigned DestReg, unsigned SrcReg,
1397                                    const TargetRegisterClass *DestRC,
1398                                    const TargetRegisterClass *SrcRC) const {
1399   if (DestRC != SrcRC) {
1400     // Moving EFLAGS to / from another register requires a push and a pop.
1401     if (SrcRC == &X86::CCRRegClass) {
1402       assert(SrcReg == X86::EFLAGS);
1403       if (DestRC == &X86::GR64RegClass) {
1404         BuildMI(MBB, MI, get(X86::PUSHFQ));
1405         BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1406         return;
1407       } else if (DestRC == &X86::GR32RegClass) {
1408         BuildMI(MBB, MI, get(X86::PUSHFD));
1409         BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1410         return;
1411       }
1412     } else if (DestRC == &X86::CCRRegClass) {
1413       assert(DestReg == X86::EFLAGS);
1414       if (SrcRC == &X86::GR64RegClass) {
1415         BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1416         BuildMI(MBB, MI, get(X86::POPFQ));
1417         return;
1418       } else if (SrcRC == &X86::GR32RegClass) {
1419         BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1420         BuildMI(MBB, MI, get(X86::POPFD));
1421         return;
1422       }
1423     }
1424     cerr << "Not yet supported!";
1425     abort();
1426   }
1427
1428   unsigned Opc;
1429   if (DestRC == &X86::GR64RegClass) {
1430     Opc = X86::MOV64rr;
1431   } else if (DestRC == &X86::GR32RegClass) {
1432     Opc = X86::MOV32rr;
1433   } else if (DestRC == &X86::GR16RegClass) {
1434     Opc = X86::MOV16rr;
1435   } else if (DestRC == &X86::GR8RegClass) {
1436     Opc = X86::MOV8rr;
1437   } else if (DestRC == &X86::GR32_RegClass) {
1438     Opc = X86::MOV32_rr;
1439   } else if (DestRC == &X86::GR16_RegClass) {
1440     Opc = X86::MOV16_rr;
1441   } else if (DestRC == &X86::RFP32RegClass) {
1442     Opc = X86::MOV_Fp3232;
1443   } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1444     Opc = X86::MOV_Fp6464;
1445   } else if (DestRC == &X86::RFP80RegClass) {
1446     Opc = X86::MOV_Fp8080;
1447   } else if (DestRC == &X86::FR32RegClass) {
1448     Opc = X86::FsMOVAPSrr;
1449   } else if (DestRC == &X86::FR64RegClass) {
1450     Opc = X86::FsMOVAPDrr;
1451   } else if (DestRC == &X86::VR128RegClass) {
1452     Opc = X86::MOVAPSrr;
1453   } else if (DestRC == &X86::VR64RegClass) {
1454     Opc = X86::MMX_MOVQ64rr;
1455   } else {
1456     assert(0 && "Unknown regclass");
1457     abort();
1458   }
1459   BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1460 }
1461
1462 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1463                                   unsigned StackAlign) {
1464   unsigned Opc = 0;
1465   if (RC == &X86::GR64RegClass) {
1466     Opc = X86::MOV64mr;
1467   } else if (RC == &X86::GR32RegClass) {
1468     Opc = X86::MOV32mr;
1469   } else if (RC == &X86::GR16RegClass) {
1470     Opc = X86::MOV16mr;
1471   } else if (RC == &X86::GR8RegClass) {
1472     Opc = X86::MOV8mr;
1473   } else if (RC == &X86::GR32_RegClass) {
1474     Opc = X86::MOV32_mr;
1475   } else if (RC == &X86::GR16_RegClass) {
1476     Opc = X86::MOV16_mr;
1477   } else if (RC == &X86::RFP80RegClass) {
1478     Opc = X86::ST_FpP80m;   // pops
1479   } else if (RC == &X86::RFP64RegClass) {
1480     Opc = X86::ST_Fp64m;
1481   } else if (RC == &X86::RFP32RegClass) {
1482     Opc = X86::ST_Fp32m;
1483   } else if (RC == &X86::FR32RegClass) {
1484     Opc = X86::MOVSSmr;
1485   } else if (RC == &X86::FR64RegClass) {
1486     Opc = X86::MOVSDmr;
1487   } else if (RC == &X86::VR128RegClass) {
1488     // FIXME: Use movaps once we are capable of selectively
1489     // aligning functions that spill SSE registers on 16-byte boundaries.
1490     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1491   } else if (RC == &X86::VR64RegClass) {
1492     Opc = X86::MMX_MOVQ64mr;
1493   } else {
1494     assert(0 && "Unknown regclass");
1495     abort();
1496   }
1497
1498   return Opc;
1499 }
1500
1501 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1502                                        MachineBasicBlock::iterator MI,
1503                                        unsigned SrcReg, bool isKill, int FrameIdx,
1504                                        const TargetRegisterClass *RC) const {
1505   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1506   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1507     .addReg(SrcReg, false, false, isKill);
1508 }
1509
1510 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1511                                   bool isKill,
1512                                   SmallVectorImpl<MachineOperand> &Addr,
1513                                   const TargetRegisterClass *RC,
1514                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1515   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1516   MachineInstrBuilder MIB = BuildMI(get(Opc));
1517   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1518     MIB = X86InstrAddOperand(MIB, Addr[i]);
1519   MIB.addReg(SrcReg, false, false, isKill);
1520   NewMIs.push_back(MIB);
1521 }
1522
1523 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1524                                  unsigned StackAlign) {
1525   unsigned Opc = 0;
1526   if (RC == &X86::GR64RegClass) {
1527     Opc = X86::MOV64rm;
1528   } else if (RC == &X86::GR32RegClass) {
1529     Opc = X86::MOV32rm;
1530   } else if (RC == &X86::GR16RegClass) {
1531     Opc = X86::MOV16rm;
1532   } else if (RC == &X86::GR8RegClass) {
1533     Opc = X86::MOV8rm;
1534   } else if (RC == &X86::GR32_RegClass) {
1535     Opc = X86::MOV32_rm;
1536   } else if (RC == &X86::GR16_RegClass) {
1537     Opc = X86::MOV16_rm;
1538   } else if (RC == &X86::RFP80RegClass) {
1539     Opc = X86::LD_Fp80m;
1540   } else if (RC == &X86::RFP64RegClass) {
1541     Opc = X86::LD_Fp64m;
1542   } else if (RC == &X86::RFP32RegClass) {
1543     Opc = X86::LD_Fp32m;
1544   } else if (RC == &X86::FR32RegClass) {
1545     Opc = X86::MOVSSrm;
1546   } else if (RC == &X86::FR64RegClass) {
1547     Opc = X86::MOVSDrm;
1548   } else if (RC == &X86::VR128RegClass) {
1549     // FIXME: Use movaps once we are capable of selectively
1550     // aligning functions that spill SSE registers on 16-byte boundaries.
1551     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1552   } else if (RC == &X86::VR64RegClass) {
1553     Opc = X86::MMX_MOVQ64rm;
1554   } else {
1555     assert(0 && "Unknown regclass");
1556     abort();
1557   }
1558
1559   return Opc;
1560 }
1561
1562 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1563                                            MachineBasicBlock::iterator MI,
1564                                            unsigned DestReg, int FrameIdx,
1565                                            const TargetRegisterClass *RC) const{
1566   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1567   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1568 }
1569
1570 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1571                                       SmallVectorImpl<MachineOperand> &Addr,
1572                                       const TargetRegisterClass *RC,
1573                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1574   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1575   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1576   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1577     MIB = X86InstrAddOperand(MIB, Addr[i]);
1578   NewMIs.push_back(MIB);
1579 }
1580
1581 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1582                                                 MachineBasicBlock::iterator MI,
1583                                 const std::vector<CalleeSavedInfo> &CSI) const {
1584   if (CSI.empty())
1585     return false;
1586
1587   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1588   unsigned SlotSize = is64Bit ? 8 : 4;
1589
1590   MachineFunction &MF = *MBB.getParent();
1591   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1592   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1593
1594   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1595   for (unsigned i = CSI.size(); i != 0; --i) {
1596     unsigned Reg = CSI[i-1].getReg();
1597     // Add the callee-saved register as live-in. It's killed at the spill.
1598     MBB.addLiveIn(Reg);
1599     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1600   }
1601   return true;
1602 }
1603
1604 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1605                                                  MachineBasicBlock::iterator MI,
1606                                 const std::vector<CalleeSavedInfo> &CSI) const {
1607   if (CSI.empty())
1608     return false;
1609
1610   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1611
1612   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1613   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1614     unsigned Reg = CSI[i].getReg();
1615     BuildMI(MBB, MI, get(Opc), Reg);
1616   }
1617   return true;
1618 }
1619
1620 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1621                                      SmallVector<MachineOperand,4> &MOs,
1622                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1623   // Create the base instruction with the memory operand as the first part.
1624   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1625   MachineInstrBuilder MIB(NewMI);
1626   unsigned NumAddrOps = MOs.size();
1627   for (unsigned i = 0; i != NumAddrOps; ++i)
1628     MIB = X86InstrAddOperand(MIB, MOs[i]);
1629   if (NumAddrOps < 4)  // FrameIndex only
1630     MIB.addImm(1).addReg(0).addImm(0);
1631
1632   // Loop over the rest of the ri operands, converting them over.
1633   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1634   for (unsigned i = 0; i != NumOps; ++i) {
1635     MachineOperand &MO = MI->getOperand(i+2);
1636     MIB = X86InstrAddOperand(MIB, MO);
1637   }
1638   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1639     MachineOperand &MO = MI->getOperand(i);
1640     MIB = X86InstrAddOperand(MIB, MO);
1641   }
1642   return MIB;
1643 }
1644
1645 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1646                               SmallVector<MachineOperand,4> &MOs,
1647                               MachineInstr *MI, const TargetInstrInfo &TII) {
1648   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1649   MachineInstrBuilder MIB(NewMI);
1650
1651   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1652     MachineOperand &MO = MI->getOperand(i);
1653     if (i == OpNo) {
1654       assert(MO.isRegister() && "Expected to fold into reg operand!");
1655       unsigned NumAddrOps = MOs.size();
1656       for (unsigned i = 0; i != NumAddrOps; ++i)
1657         MIB = X86InstrAddOperand(MIB, MOs[i]);
1658       if (NumAddrOps < 4)  // FrameIndex only
1659         MIB.addImm(1).addReg(0).addImm(0);
1660     } else {
1661       MIB = X86InstrAddOperand(MIB, MO);
1662     }
1663   }
1664   return MIB;
1665 }
1666
1667 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1668                                 SmallVector<MachineOperand,4> &MOs,
1669                                 MachineInstr *MI) {
1670   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1671
1672   unsigned NumAddrOps = MOs.size();
1673   for (unsigned i = 0; i != NumAddrOps; ++i)
1674     MIB = X86InstrAddOperand(MIB, MOs[i]);
1675   if (NumAddrOps < 4)  // FrameIndex only
1676     MIB.addImm(1).addReg(0).addImm(0);
1677   return MIB.addImm(0);
1678 }
1679
1680 MachineInstr*
1681 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1682                                    SmallVector<MachineOperand,4> &MOs) const {
1683   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1684   bool isTwoAddrFold = false;
1685   unsigned NumOps = MI->getDesc().getNumOperands();
1686   bool isTwoAddr = NumOps > 1 &&
1687     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1688
1689   MachineInstr *NewMI = NULL;
1690   // Folding a memory location into the two-address part of a two-address
1691   // instruction is different than folding it other places.  It requires
1692   // replacing the *two* registers with the memory location.
1693   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1694       MI->getOperand(0).isRegister() &&
1695       MI->getOperand(1).isRegister() &&
1696       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1697     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1698     isTwoAddrFold = true;
1699   } else if (i == 0) { // If operand 0
1700     if (MI->getOpcode() == X86::MOV16r0)
1701       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1702     else if (MI->getOpcode() == X86::MOV32r0)
1703       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1704     else if (MI->getOpcode() == X86::MOV64r0)
1705       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1706     else if (MI->getOpcode() == X86::MOV8r0)
1707       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1708     if (NewMI) {
1709       NewMI->copyKillDeadInfo(MI);
1710       return NewMI;
1711     }
1712
1713     OpcodeTablePtr = &RegOp2MemOpTable0;
1714   } else if (i == 1) {
1715     OpcodeTablePtr = &RegOp2MemOpTable1;
1716   } else if (i == 2) {
1717     OpcodeTablePtr = &RegOp2MemOpTable2;
1718   }
1719
1720   // If table selected...
1721   if (OpcodeTablePtr) {
1722     // Find the Opcode to fuse
1723     DenseMap<unsigned*, unsigned>::iterator I =
1724       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1725     if (I != OpcodeTablePtr->end()) {
1726       if (isTwoAddrFold)
1727         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1728       else
1729         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1730       NewMI->copyKillDeadInfo(MI);
1731       return NewMI;
1732     }
1733   }
1734
1735   // No fusion
1736   if (PrintFailedFusing)
1737     cerr << "We failed to fuse operand " << i << *MI;
1738   return NULL;
1739 }
1740
1741
1742 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineInstr *MI,
1743                                               SmallVectorImpl<unsigned> &Ops,
1744                                               int FrameIndex) const {
1745   // Check switch flag
1746   if (NoFusing) return NULL;
1747
1748   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1749     unsigned NewOpc = 0;
1750     switch (MI->getOpcode()) {
1751     default: return NULL;
1752     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1753     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1754     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1755     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1756     }
1757     // Change to CMPXXri r, 0 first.
1758     MI->setDesc(get(NewOpc));
1759     MI->getOperand(1).ChangeToImmediate(0);
1760   } else if (Ops.size() != 1)
1761     return NULL;
1762
1763   SmallVector<MachineOperand,4> MOs;
1764   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1765   return foldMemoryOperand(MI, Ops[0], MOs);
1766 }
1767
1768 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineInstr *MI,
1769                                               SmallVectorImpl<unsigned> &Ops,
1770                                               MachineInstr *LoadMI) const {
1771   // Check switch flag
1772   if (NoFusing) return NULL;
1773
1774   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1775     unsigned NewOpc = 0;
1776     switch (MI->getOpcode()) {
1777     default: return NULL;
1778     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1779     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1780     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1781     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1782     }
1783     // Change to CMPXXri r, 0 first.
1784     MI->setDesc(get(NewOpc));
1785     MI->getOperand(1).ChangeToImmediate(0);
1786   } else if (Ops.size() != 1)
1787     return NULL;
1788
1789   SmallVector<MachineOperand,4> MOs;
1790   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1791   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1792     MOs.push_back(LoadMI->getOperand(i));
1793   return foldMemoryOperand(MI, Ops[0], MOs);
1794 }
1795
1796
1797 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1798                                         SmallVectorImpl<unsigned> &Ops) const {
1799   // Check switch flag
1800   if (NoFusing) return 0;
1801
1802   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1803     switch (MI->getOpcode()) {
1804     default: return false;
1805     case X86::TEST8rr:
1806     case X86::TEST16rr:
1807     case X86::TEST32rr:
1808     case X86::TEST64rr:
1809       return true;
1810     }
1811   }
1812
1813   if (Ops.size() != 1)
1814     return false;
1815
1816   unsigned OpNum = Ops[0];
1817   unsigned Opc = MI->getOpcode();
1818   unsigned NumOps = MI->getDesc().getNumOperands();
1819   bool isTwoAddr = NumOps > 1 &&
1820     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1821
1822   // Folding a memory location into the two-address part of a two-address
1823   // instruction is different than folding it other places.  It requires
1824   // replacing the *two* registers with the memory location.
1825   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1826   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
1827     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1828   } else if (OpNum == 0) { // If operand 0
1829     switch (Opc) {
1830     case X86::MOV16r0:
1831     case X86::MOV32r0:
1832     case X86::MOV64r0:
1833     case X86::MOV8r0:
1834       return true;
1835     default: break;
1836     }
1837     OpcodeTablePtr = &RegOp2MemOpTable0;
1838   } else if (OpNum == 1) {
1839     OpcodeTablePtr = &RegOp2MemOpTable1;
1840   } else if (OpNum == 2) {
1841     OpcodeTablePtr = &RegOp2MemOpTable2;
1842   }
1843
1844   if (OpcodeTablePtr) {
1845     // Find the Opcode to fuse
1846     DenseMap<unsigned*, unsigned>::iterator I =
1847       OpcodeTablePtr->find((unsigned*)Opc);
1848     if (I != OpcodeTablePtr->end())
1849       return true;
1850   }
1851   return false;
1852 }
1853
1854 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
1855                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
1856                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1857   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1858     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
1859   if (I == MemOp2RegOpTable.end())
1860     return false;
1861   unsigned Opc = I->second.first;
1862   unsigned Index = I->second.second & 0xf;
1863   bool FoldedLoad = I->second.second & (1 << 4);
1864   bool FoldedStore = I->second.second & (1 << 5);
1865   if (UnfoldLoad && !FoldedLoad)
1866     return false;
1867   UnfoldLoad &= FoldedLoad;
1868   if (UnfoldStore && !FoldedStore)
1869     return false;
1870   UnfoldStore &= FoldedStore;
1871
1872   const TargetInstrDesc &TID = get(Opc);
1873   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1874   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
1875     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
1876   SmallVector<MachineOperand,4> AddrOps;
1877   SmallVector<MachineOperand,2> BeforeOps;
1878   SmallVector<MachineOperand,2> AfterOps;
1879   SmallVector<MachineOperand,4> ImpOps;
1880   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1881     MachineOperand &Op = MI->getOperand(i);
1882     if (i >= Index && i < Index+4)
1883       AddrOps.push_back(Op);
1884     else if (Op.isRegister() && Op.isImplicit())
1885       ImpOps.push_back(Op);
1886     else if (i < Index)
1887       BeforeOps.push_back(Op);
1888     else if (i > Index)
1889       AfterOps.push_back(Op);
1890   }
1891
1892   // Emit the load instruction.
1893   if (UnfoldLoad) {
1894     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
1895     if (UnfoldStore) {
1896       // Address operands cannot be marked isKill.
1897       for (unsigned i = 1; i != 5; ++i) {
1898         MachineOperand &MO = NewMIs[0]->getOperand(i);
1899         if (MO.isRegister())
1900           MO.setIsKill(false);
1901       }
1902     }
1903   }
1904
1905   // Emit the data processing instruction.
1906   MachineInstr *DataMI = new MachineInstr(TID, true);
1907   MachineInstrBuilder MIB(DataMI);
1908
1909   if (FoldedStore)
1910     MIB.addReg(Reg, true);
1911   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
1912     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
1913   if (FoldedLoad)
1914     MIB.addReg(Reg);
1915   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
1916     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
1917   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
1918     MachineOperand &MO = ImpOps[i];
1919     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
1920   }
1921   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
1922   unsigned NewOpc = 0;
1923   switch (DataMI->getOpcode()) {
1924   default: break;
1925   case X86::CMP64ri32:
1926   case X86::CMP32ri:
1927   case X86::CMP16ri:
1928   case X86::CMP8ri: {
1929     MachineOperand &MO0 = DataMI->getOperand(0);
1930     MachineOperand &MO1 = DataMI->getOperand(1);
1931     if (MO1.getImm() == 0) {
1932       switch (DataMI->getOpcode()) {
1933       default: break;
1934       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
1935       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
1936       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
1937       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
1938       }
1939       DataMI->setDesc(get(NewOpc));
1940       MO1.ChangeToRegister(MO0.getReg(), false);
1941     }
1942   }
1943   }
1944   NewMIs.push_back(DataMI);
1945
1946   // Emit the store instruction.
1947   if (UnfoldStore) {
1948     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
1949     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
1950       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
1951     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
1952   }
1953
1954   return true;
1955 }
1956
1957 bool
1958 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
1959                                      SmallVectorImpl<SDNode*> &NewNodes) const {
1960   if (!N->isTargetOpcode())
1961     return false;
1962
1963   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
1964     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
1965   if (I == MemOp2RegOpTable.end())
1966     return false;
1967   unsigned Opc = I->second.first;
1968   unsigned Index = I->second.second & 0xf;
1969   bool FoldedLoad = I->second.second & (1 << 4);
1970   bool FoldedStore = I->second.second & (1 << 5);
1971   const TargetInstrDesc &TID = get(Opc);
1972   const TargetOperandInfo &TOI = TID.OpInfo[Index];
1973   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
1974     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
1975   std::vector<SDOperand> AddrOps;
1976   std::vector<SDOperand> BeforeOps;
1977   std::vector<SDOperand> AfterOps;
1978   unsigned NumOps = N->getNumOperands();
1979   for (unsigned i = 0; i != NumOps-1; ++i) {
1980     SDOperand Op = N->getOperand(i);
1981     if (i >= Index && i < Index+4)
1982       AddrOps.push_back(Op);
1983     else if (i < Index)
1984       BeforeOps.push_back(Op);
1985     else if (i > Index)
1986       AfterOps.push_back(Op);
1987   }
1988   SDOperand Chain = N->getOperand(NumOps-1);
1989   AddrOps.push_back(Chain);
1990
1991   // Emit the load instruction.
1992   SDNode *Load = 0;
1993   if (FoldedLoad) {
1994     MVT::ValueType VT = *RC->vt_begin();
1995     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
1996                              MVT::Other, &AddrOps[0], AddrOps.size());
1997     NewNodes.push_back(Load);
1998   }
1999
2000   // Emit the data processing instruction.
2001   std::vector<MVT::ValueType> VTs;
2002   const TargetRegisterClass *DstRC = 0;
2003   if (TID.getNumDefs() > 0) {
2004     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2005     DstRC = DstTOI.isLookupPtrRegClass()
2006       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2007     VTs.push_back(*DstRC->vt_begin());
2008   }
2009   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2010     MVT::ValueType VT = N->getValueType(i);
2011     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2012       VTs.push_back(VT);
2013   }
2014   if (Load)
2015     BeforeOps.push_back(SDOperand(Load, 0));
2016   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2017   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2018   NewNodes.push_back(NewNode);
2019
2020   // Emit the store instruction.
2021   if (FoldedStore) {
2022     AddrOps.pop_back();
2023     AddrOps.push_back(SDOperand(NewNode, 0));
2024     AddrOps.push_back(Chain);
2025     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2026                                       MVT::Other, &AddrOps[0], AddrOps.size());
2027     NewNodes.push_back(Store);
2028   }
2029
2030   return true;
2031 }
2032
2033 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2034                                       bool UnfoldLoad, bool UnfoldStore) const {
2035   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2036     MemOp2RegOpTable.find((unsigned*)Opc);
2037   if (I == MemOp2RegOpTable.end())
2038     return 0;
2039   bool FoldedLoad = I->second.second & (1 << 4);
2040   bool FoldedStore = I->second.second & (1 << 5);
2041   if (UnfoldLoad && !FoldedLoad)
2042     return 0;
2043   if (UnfoldStore && !FoldedStore)
2044     return 0;
2045   return I->second.first;
2046 }
2047
2048 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2049   if (MBB.empty()) return false;
2050
2051   switch (MBB.back().getOpcode()) {
2052   case X86::TCRETURNri:
2053   case X86::TCRETURNdi:
2054   case X86::RET:     // Return.
2055   case X86::RETI:
2056   case X86::TAILJMPd:
2057   case X86::TAILJMPr:
2058   case X86::TAILJMPm:
2059   case X86::JMP:     // Uncond branch.
2060   case X86::JMP32r:  // Indirect branch.
2061   case X86::JMP64r:  // Indirect branch (64-bit).
2062   case X86::JMP32m:  // Indirect branch through mem.
2063   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2064     return true;
2065   default: return false;
2066   }
2067 }
2068
2069 bool X86InstrInfo::
2070 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2071   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2072   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2073   return false;
2074 }
2075
2076 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2077   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2078   if (Subtarget->is64Bit())
2079     return &X86::GR64RegClass;
2080   else
2081     return &X86::GR32RegClass;
2082 }