lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "llvm/CodeGen/MachineInstrBuilder.h"
  18 #include "X86GenInstrInfo.inc"
  19 using namespace llvm;
  20
  21 X86InstrInfo::X86InstrInfo()
  22   : TargetInstrInfo(X86Insts, sizeof(X86Insts)/sizeof(X86Insts[0])) {
  23 }
  24
  25
  26 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
  27                                unsigned& sourceReg,
  28                                unsigned& destReg) const {
  29   MachineOpCode oc = MI.getOpcode();
  30   if (oc == X86::MOV8rr || oc == X86::MOV16rr || oc == X86::MOV32rr ||
  31       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
  32       oc == X86::FpMOV  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
  33       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
  34       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
  35       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
  36       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
  37       oc == X86::MOVDI2PDIrr || oc == X86::MOVQI2PQIrr ||
  38       oc == X86::MOVPDI2DIrr) {
  39       assert(MI.getNumOperands() == 2 &&
  40              MI.getOperand(0).isRegister() &&
  41              MI.getOperand(1).isRegister() &&
  42              "invalid register-register move instruction");
  43       sourceReg = MI.getOperand(1).getReg();
  44       destReg = MI.getOperand(0).getReg();
  45       return true;
  46   }
  47   return false;
  48 }
  49
  50 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
  51                                            int &FrameIndex) const {
  52   switch (MI->getOpcode()) {
  53   default: break;
  54   case X86::MOV8rm:
  55   case X86::MOV16rm:
  56   case X86::MOV16_rm:
  57   case X86::MOV32rm:
  58   case X86::MOV32_rm:
  59   case X86::FpLD64m:
  60   case X86::MOVSSrm:
  61   case X86::MOVSDrm:
  62   case X86::MOVAPSrm:
  63   case X86::MOVAPDrm:
  64     if (MI->getOperand(1).isFrameIndex() && MI->getOperand(2).isImmediate() &&
  65         MI->getOperand(3).isRegister() && MI->getOperand(4).isImmediate() &&
  66         MI->getOperand(2).getImmedValue() == 1 &&
  67         MI->getOperand(3).getReg() == 0 &&
  68         MI->getOperand(4).getImmedValue() == 0) {
  69       FrameIndex = MI->getOperand(1).getFrameIndex();
  70       return MI->getOperand(0).getReg();
  71     }
  72     break;
  73   }
  74   return 0;
  75 }
  76
  77 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
  78                                           int &FrameIndex) const {
  79   switch (MI->getOpcode()) {
  80   default: break;
  81   case X86::MOV8mr:
  82   case X86::MOV16mr:
  83   case X86::MOV16_mr:
  84   case X86::MOV32mr:
  85   case X86::MOV32_mr:
  86   case X86::FpSTP64m:
  87   case X86::MOVSSmr:
  88   case X86::MOVSDmr:
  89   case X86::MOVAPSmr:
  90   case X86::MOVAPDmr:
  91     if (MI->getOperand(0).isFrameIndex() && MI->getOperand(1).isImmediate() &&
  92         MI->getOperand(2).isRegister() && MI->getOperand(3).isImmediate() &&
  93         MI->getOperand(1).getImmedValue() == 1 &&
  94         MI->getOperand(2).getReg() == 0 &&
  95         MI->getOperand(3).getImmedValue() == 0) {
  96       FrameIndex = MI->getOperand(0).getFrameIndex();
  97       return MI->getOperand(4).getReg();
  98     }
  99     break;
 100   }
 101   return 0;
 102 }
 103
 104
 105 /// convertToThreeAddress - This method must be implemented by targets that
 106 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 107 /// may be able to convert a two-address instruction into a true
 108 /// three-address instruction on demand.  This allows the X86 target (for
 109 /// example) to convert ADD and SHL instructions into LEA instructions if they
 110 /// would require register copies due to two-addressness.
 111 ///
 112 /// This method returns a null pointer if the transformation cannot be
 113 /// performed, otherwise it returns the new instruction.
 114 ///
 115 MachineInstr *X86InstrInfo::convertToThreeAddress(MachineInstr *MI) const {
 116   // All instructions input are two-addr instructions.  Get the known operands.
 117   unsigned Dest = MI->getOperand(0).getReg();
 118   unsigned Src = MI->getOperand(1).getReg();
 119
 120   switch (MI->getOpcode()) {
 121   default: break;
 122   case X86::SHUFPSrri: {
 123     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 124     const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 125     if (Subtarget->hasSSE2()) {
 126       unsigned A = MI->getOperand(0).getReg();
 127       unsigned B = MI->getOperand(1).getReg();
 128       unsigned C = MI->getOperand(2).getReg();
 129       unsigned M = MI->getOperand(3).getImmedValue();
 130       return BuildMI(X86::PSHUFDri, 2, A).addReg(B).addImm(M);
 131     }
 132   }
 133   }
 134
 135   // FIXME: None of these instructions are promotable to LEAs without
 136   // additional information.  In particular, LEA doesn't set the flags that
 137   // add and inc do.  :(
 138   return 0;
 139
 140   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 141   // we have subtarget support, enable the 16-bit LEA generation here.
 142   bool DisableLEA16 = true;
 143
 144   switch (MI->getOpcode()) {
 145   case X86::INC32r:
 146     assert(MI->getNumOperands() == 2 && "Unknown inc instruction!");
 147     return addRegOffset(BuildMI(X86::LEA32r, 5, Dest), Src, 1);
 148   case X86::INC16r:
 149     if (DisableLEA16) return 0;
 150     assert(MI->getNumOperands() == 2 && "Unknown inc instruction!");
 151     return addRegOffset(BuildMI(X86::LEA16r, 5, Dest), Src, 1);
 152   case X86::DEC32r:
 153     assert(MI->getNumOperands() == 2 && "Unknown dec instruction!");
 154     return addRegOffset(BuildMI(X86::LEA32r, 5, Dest), Src, -1);
 155   case X86::DEC16r:
 156     if (DisableLEA16) return 0;
 157     assert(MI->getNumOperands() == 2 && "Unknown dec instruction!");
 158     return addRegOffset(BuildMI(X86::LEA16r, 5, Dest), Src, -1);
 159   case X86::ADD32rr:
 160     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 161     return addRegReg(BuildMI(X86::LEA32r, 5, Dest), Src,
 162                      MI->getOperand(2).getReg());
 163   case X86::ADD16rr:
 164     if (DisableLEA16) return 0;
 165     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 166     return addRegReg(BuildMI(X86::LEA16r, 5, Dest), Src,
 167                      MI->getOperand(2).getReg());
 168   case X86::ADD32ri:
 169   case X86::ADD32ri8:
 170     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 171     if (MI->getOperand(2).isImmediate())
 172       return addRegOffset(BuildMI(X86::LEA32r, 5, Dest), Src,
 173                           MI->getOperand(2).getImmedValue());
 174     return 0;
 175   case X86::ADD16ri:
 176   case X86::ADD16ri8:
 177     if (DisableLEA16) return 0;
 178     assert(MI->getNumOperands() == 3 && "Unknown add instruction!");
 179     if (MI->getOperand(2).isImmediate())
 180       return addRegOffset(BuildMI(X86::LEA16r, 5, Dest), Src,
 181                           MI->getOperand(2).getImmedValue());
 182     break;
 183
 184   case X86::SHL16ri:
 185     if (DisableLEA16) return 0;
 186   case X86::SHL32ri:
 187     assert(MI->getNumOperands() == 3 && MI->getOperand(2).isImmediate() &&
 188            "Unknown shl instruction!");
 189     unsigned ShAmt = MI->getOperand(2).getImmedValue();
 190     if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
 191       X86AddressMode AM;
 192       AM.Scale = 1 << ShAmt;
 193       AM.IndexReg = Src;
 194       unsigned Opc = MI->getOpcode() == X86::SHL32ri ? X86::LEA32r :X86::LEA16r;
 195       return addFullAddress(BuildMI(Opc, 5, Dest), AM);
 196     }
 197     break;
 198   }
 199
 200   return 0;
 201 }
 202
 203 /// commuteInstruction - We have a few instructions that must be hacked on to
 204 /// commute them.
 205 ///
 206 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
 207   switch (MI->getOpcode()) {
 208   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
 209   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
 210   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
 211   case X86::SHLD32rri8:{// A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
 212     unsigned Opc;
 213     unsigned Size;
 214     switch (MI->getOpcode()) {
 215     default: assert(0 && "Unreachable!");
 216     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
 217     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
 218     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
 219     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
 220     }
 221     unsigned Amt = MI->getOperand(3).getImmedValue();
 222     unsigned A = MI->getOperand(0).getReg();
 223     unsigned B = MI->getOperand(1).getReg();
 224     unsigned C = MI->getOperand(2).getReg();
 225     return BuildMI(Opc, 3, A).addReg(C).addReg(B).addImm(Size-Amt);
 226   }
 227   default:
 228     return TargetInstrInfo::commuteInstruction(MI);
 229   }
 230 }
 231
 232
 233 void X86InstrInfo::insertGoto(MachineBasicBlock& MBB,
 234                               MachineBasicBlock& TMBB) const {
 235   BuildMI(MBB, MBB.end(), X86::JMP, 1).addMBB(&TMBB);
 236 }
 237
 238 MachineBasicBlock::iterator
 239 X86InstrInfo::reverseBranchCondition(MachineBasicBlock::iterator MI) const {
 240   unsigned Opcode = MI->getOpcode();
 241   assert(isBranch(Opcode) && "MachineInstr must be a branch");
 242   unsigned ROpcode;
 243   switch (Opcode) {
 244   default: assert(0 && "Cannot reverse unconditional branches!");
 245   case X86::JB:  ROpcode = X86::JAE; break;
 246   case X86::JAE: ROpcode = X86::JB;  break;
 247   case X86::JE:  ROpcode = X86::JNE; break;
 248   case X86::JNE: ROpcode = X86::JE;  break;
 249   case X86::JBE: ROpcode = X86::JA;  break;
 250   case X86::JA:  ROpcode = X86::JBE; break;
 251   case X86::JS:  ROpcode = X86::JNS; break;
 252   case X86::JNS: ROpcode = X86::JS;  break;
 253   case X86::JP:  ROpcode = X86::JNP; break;
 254   case X86::JNP: ROpcode = X86::JP;  break;
 255   case X86::JL:  ROpcode = X86::JGE; break;
 256   case X86::JGE: ROpcode = X86::JL;  break;
 257   case X86::JLE: ROpcode = X86::JG;  break;
 258   case X86::JG:  ROpcode = X86::JLE; break;
 259   }
 260   MachineBasicBlock* MBB = MI->getParent();
 261   MachineBasicBlock* TMBB = MI->getOperand(0).getMachineBasicBlock();
 262   return BuildMI(*MBB, MBB->erase(MI), ROpcode, 1).addMBB(TMBB);
 263 }
 264