lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28 #include "llvm/Target/TargetAsmInfo.h"
  29
  30 using namespace llvm;
  31
  32 namespace {
  33   cl::opt<bool>
  34   NoFusing("disable-spill-fusing",
  35            cl::desc("Disable fusing of spill code into instructions"));
  36   cl::opt<bool>
  37   PrintFailedFusing("print-failed-fuse-candidates",
  38                     cl::desc("Print instructions that the allocator wants to"
  39                              " fuse, but the X86 backend currently can't"),
  40                     cl::Hidden);
  41   cl::opt<bool>
  42   ReMatPICStubLoad("remat-pic-stub-load",
  43                    cl::desc("Re-materialize load from stub in PIC mode"),
  44                    cl::init(false), cl::Hidden);
  45 }
  46
  47 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  48   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  49     TM(tm), RI(tm, *this) {
  50   SmallVector<unsigned,16> AmbEntries;
  51   static const unsigned OpTbl2Addr[][2] = {
  52     { X86::ADC32ri,     X86::ADC32mi },
  53     { X86::ADC32ri8,    X86::ADC32mi8 },
  54     { X86::ADC32rr,     X86::ADC32mr },
  55     { X86::ADC64ri32,   X86::ADC64mi32 },
  56     { X86::ADC64ri8,    X86::ADC64mi8 },
  57     { X86::ADC64rr,     X86::ADC64mr },
  58     { X86::ADD16ri,     X86::ADD16mi },
  59     { X86::ADD16ri8,    X86::ADD16mi8 },
  60     { X86::ADD16rr,     X86::ADD16mr },
  61     { X86::ADD32ri,     X86::ADD32mi },
  62     { X86::ADD32ri8,    X86::ADD32mi8 },
  63     { X86::ADD32rr,     X86::ADD32mr },
  64     { X86::ADD64ri32,   X86::ADD64mi32 },
  65     { X86::ADD64ri8,    X86::ADD64mi8 },
  66     { X86::ADD64rr,     X86::ADD64mr },
  67     { X86::ADD8ri,      X86::ADD8mi },
  68     { X86::ADD8rr,      X86::ADD8mr },
  69     { X86::AND16ri,     X86::AND16mi },
  70     { X86::AND16ri8,    X86::AND16mi8 },
  71     { X86::AND16rr,     X86::AND16mr },
  72     { X86::AND32ri,     X86::AND32mi },
  73     { X86::AND32ri8,    X86::AND32mi8 },
  74     { X86::AND32rr,     X86::AND32mr },
  75     { X86::AND64ri32,   X86::AND64mi32 },
  76     { X86::AND64ri8,    X86::AND64mi8 },
  77     { X86::AND64rr,     X86::AND64mr },
  78     { X86::AND8ri,      X86::AND8mi },
  79     { X86::AND8rr,      X86::AND8mr },
  80     { X86::DEC16r,      X86::DEC16m },
  81     { X86::DEC32r,      X86::DEC32m },
  82     { X86::DEC64_16r,   X86::DEC64_16m },
  83     { X86::DEC64_32r,   X86::DEC64_32m },
  84     { X86::DEC64r,      X86::DEC64m },
  85     { X86::DEC8r,       X86::DEC8m },
  86     { X86::INC16r,      X86::INC16m },
  87     { X86::INC32r,      X86::INC32m },
  88     { X86::INC64_16r,   X86::INC64_16m },
  89     { X86::INC64_32r,   X86::INC64_32m },
  90     { X86::INC64r,      X86::INC64m },
  91     { X86::INC8r,       X86::INC8m },
  92     { X86::NEG16r,      X86::NEG16m },
  93     { X86::NEG32r,      X86::NEG32m },
  94     { X86::NEG64r,      X86::NEG64m },
  95     { X86::NEG8r,       X86::NEG8m },
  96     { X86::NOT16r,      X86::NOT16m },
  97     { X86::NOT32r,      X86::NOT32m },
  98     { X86::NOT64r,      X86::NOT64m },
  99     { X86::NOT8r,       X86::NOT8m },
 100     { X86::OR16ri,      X86::OR16mi },
 101     { X86::OR16ri8,     X86::OR16mi8 },
 102     { X86::OR16rr,      X86::OR16mr },
 103     { X86::OR32ri,      X86::OR32mi },
 104     { X86::OR32ri8,     X86::OR32mi8 },
 105     { X86::OR32rr,      X86::OR32mr },
 106     { X86::OR64ri32,    X86::OR64mi32 },
 107     { X86::OR64ri8,     X86::OR64mi8 },
 108     { X86::OR64rr,      X86::OR64mr },
 109     { X86::OR8ri,       X86::OR8mi },
 110     { X86::OR8rr,       X86::OR8mr },
 111     { X86::ROL16r1,     X86::ROL16m1 },
 112     { X86::ROL16rCL,    X86::ROL16mCL },
 113     { X86::ROL16ri,     X86::ROL16mi },
 114     { X86::ROL32r1,     X86::ROL32m1 },
 115     { X86::ROL32rCL,    X86::ROL32mCL },
 116     { X86::ROL32ri,     X86::ROL32mi },
 117     { X86::ROL64r1,     X86::ROL64m1 },
 118     { X86::ROL64rCL,    X86::ROL64mCL },
 119     { X86::ROL64ri,     X86::ROL64mi },
 120     { X86::ROL8r1,      X86::ROL8m1 },
 121     { X86::ROL8rCL,     X86::ROL8mCL },
 122     { X86::ROL8ri,      X86::ROL8mi },
 123     { X86::ROR16r1,     X86::ROR16m1 },
 124     { X86::ROR16rCL,    X86::ROR16mCL },
 125     { X86::ROR16ri,     X86::ROR16mi },
 126     { X86::ROR32r1,     X86::ROR32m1 },
 127     { X86::ROR32rCL,    X86::ROR32mCL },
 128     { X86::ROR32ri,     X86::ROR32mi },
 129     { X86::ROR64r1,     X86::ROR64m1 },
 130     { X86::ROR64rCL,    X86::ROR64mCL },
 131     { X86::ROR64ri,     X86::ROR64mi },
 132     { X86::ROR8r1,      X86::ROR8m1 },
 133     { X86::ROR8rCL,     X86::ROR8mCL },
 134     { X86::ROR8ri,      X86::ROR8mi },
 135     { X86::SAR16r1,     X86::SAR16m1 },
 136     { X86::SAR16rCL,    X86::SAR16mCL },
 137     { X86::SAR16ri,     X86::SAR16mi },
 138     { X86::SAR32r1,     X86::SAR32m1 },
 139     { X86::SAR32rCL,    X86::SAR32mCL },
 140     { X86::SAR32ri,     X86::SAR32mi },
 141     { X86::SAR64r1,     X86::SAR64m1 },
 142     { X86::SAR64rCL,    X86::SAR64mCL },
 143     { X86::SAR64ri,     X86::SAR64mi },
 144     { X86::SAR8r1,      X86::SAR8m1 },
 145     { X86::SAR8rCL,     X86::SAR8mCL },
 146     { X86::SAR8ri,      X86::SAR8mi },
 147     { X86::SBB32ri,     X86::SBB32mi },
 148     { X86::SBB32ri8,    X86::SBB32mi8 },
 149     { X86::SBB32rr,     X86::SBB32mr },
 150     { X86::SBB64ri32,   X86::SBB64mi32 },
 151     { X86::SBB64ri8,    X86::SBB64mi8 },
 152     { X86::SBB64rr,     X86::SBB64mr },
 153     { X86::SHL16rCL,    X86::SHL16mCL },
 154     { X86::SHL16ri,     X86::SHL16mi },
 155     { X86::SHL32rCL,    X86::SHL32mCL },
 156     { X86::SHL32ri,     X86::SHL32mi },
 157     { X86::SHL64rCL,    X86::SHL64mCL },
 158     { X86::SHL64ri,     X86::SHL64mi },
 159     { X86::SHL8rCL,     X86::SHL8mCL },
 160     { X86::SHL8ri,      X86::SHL8mi },
 161     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 162     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 163     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 164     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 165     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 166     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 167     { X86::SHR16r1,     X86::SHR16m1 },
 168     { X86::SHR16rCL,    X86::SHR16mCL },
 169     { X86::SHR16ri,     X86::SHR16mi },
 170     { X86::SHR32r1,     X86::SHR32m1 },
 171     { X86::SHR32rCL,    X86::SHR32mCL },
 172     { X86::SHR32ri,     X86::SHR32mi },
 173     { X86::SHR64r1,     X86::SHR64m1 },
 174     { X86::SHR64rCL,    X86::SHR64mCL },
 175     { X86::SHR64ri,     X86::SHR64mi },
 176     { X86::SHR8r1,      X86::SHR8m1 },
 177     { X86::SHR8rCL,     X86::SHR8mCL },
 178     { X86::SHR8ri,      X86::SHR8mi },
 179     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 180     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 181     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 182     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 183     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 184     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 185     { X86::SUB16ri,     X86::SUB16mi },
 186     { X86::SUB16ri8,    X86::SUB16mi8 },
 187     { X86::SUB16rr,     X86::SUB16mr },
 188     { X86::SUB32ri,     X86::SUB32mi },
 189     { X86::SUB32ri8,    X86::SUB32mi8 },
 190     { X86::SUB32rr,     X86::SUB32mr },
 191     { X86::SUB64ri32,   X86::SUB64mi32 },
 192     { X86::SUB64ri8,    X86::SUB64mi8 },
 193     { X86::SUB64rr,     X86::SUB64mr },
 194     { X86::SUB8ri,      X86::SUB8mi },
 195     { X86::SUB8rr,      X86::SUB8mr },
 196     { X86::XOR16ri,     X86::XOR16mi },
 197     { X86::XOR16ri8,    X86::XOR16mi8 },
 198     { X86::XOR16rr,     X86::XOR16mr },
 199     { X86::XOR32ri,     X86::XOR32mi },
 200     { X86::XOR32ri8,    X86::XOR32mi8 },
 201     { X86::XOR32rr,     X86::XOR32mr },
 202     { X86::XOR64ri32,   X86::XOR64mi32 },
 203     { X86::XOR64ri8,    X86::XOR64mi8 },
 204     { X86::XOR64rr,     X86::XOR64mr },
 205     { X86::XOR8ri,      X86::XOR8mi },
 206     { X86::XOR8rr,      X86::XOR8mr }
 207   };
 208
 209   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 210     unsigned RegOp = OpTbl2Addr[i][0];
 211     unsigned MemOp = OpTbl2Addr[i][1];
 212     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 213       assert(false && "Duplicated entries?");
 214     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 215     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 216                                                 std::make_pair(RegOp, AuxInfo))))
 217       AmbEntries.push_back(MemOp);
 218   }
 219
 220   // If the third value is 1, then it's folding either a load or a store.
 221   static const unsigned OpTbl0[][3] = {
 222     { X86::CALL32r,     X86::CALL32m, 1 },
 223     { X86::CALL64r,     X86::CALL64m, 1 },
 224     { X86::CMP16ri,     X86::CMP16mi, 1 },
 225     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 226     { X86::CMP16rr,     X86::CMP16mr, 1 },
 227     { X86::CMP32ri,     X86::CMP32mi, 1 },
 228     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 229     { X86::CMP32rr,     X86::CMP32mr, 1 },
 230     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 231     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 232     { X86::CMP64rr,     X86::CMP64mr, 1 },
 233     { X86::CMP8ri,      X86::CMP8mi, 1 },
 234     { X86::CMP8rr,      X86::CMP8mr, 1 },
 235     { X86::DIV16r,      X86::DIV16m, 1 },
 236     { X86::DIV32r,      X86::DIV32m, 1 },
 237     { X86::DIV64r,      X86::DIV64m, 1 },
 238     { X86::DIV8r,       X86::DIV8m, 1 },
 239     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 240     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 241     { X86::IDIV16r,     X86::IDIV16m, 1 },
 242     { X86::IDIV32r,     X86::IDIV32m, 1 },
 243     { X86::IDIV64r,     X86::IDIV64m, 1 },
 244     { X86::IDIV8r,      X86::IDIV8m, 1 },
 245     { X86::IMUL16r,     X86::IMUL16m, 1 },
 246     { X86::IMUL32r,     X86::IMUL32m, 1 },
 247     { X86::IMUL64r,     X86::IMUL64m, 1 },
 248     { X86::IMUL8r,      X86::IMUL8m, 1 },
 249     { X86::JMP32r,      X86::JMP32m, 1 },
 250     { X86::JMP64r,      X86::JMP64m, 1 },
 251     { X86::MOV16ri,     X86::MOV16mi, 0 },
 252     { X86::MOV16rr,     X86::MOV16mr, 0 },
 253     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 254     { X86::MOV32ri,     X86::MOV32mi, 0 },
 255     { X86::MOV32rr,     X86::MOV32mr, 0 },
 256     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 257     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 258     { X86::MOV64rr,     X86::MOV64mr, 0 },
 259     { X86::MOV8ri,      X86::MOV8mi, 0 },
 260     { X86::MOV8rr,      X86::MOV8mr, 0 },
 261     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 262     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 263     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 264     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 265     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 266     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 267     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 268     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 269     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 270     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 271     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 272     { X86::MUL16r,      X86::MUL16m, 1 },
 273     { X86::MUL32r,      X86::MUL32m, 1 },
 274     { X86::MUL64r,      X86::MUL64m, 1 },
 275     { X86::MUL8r,       X86::MUL8m, 1 },
 276     { X86::SETAEr,      X86::SETAEm, 0 },
 277     { X86::SETAr,       X86::SETAm, 0 },
 278     { X86::SETBEr,      X86::SETBEm, 0 },
 279     { X86::SETBr,       X86::SETBm, 0 },
 280     { X86::SETEr,       X86::SETEm, 0 },
 281     { X86::SETGEr,      X86::SETGEm, 0 },
 282     { X86::SETGr,       X86::SETGm, 0 },
 283     { X86::SETLEr,      X86::SETLEm, 0 },
 284     { X86::SETLr,       X86::SETLm, 0 },
 285     { X86::SETNEr,      X86::SETNEm, 0 },
 286     { X86::SETNPr,      X86::SETNPm, 0 },
 287     { X86::SETNSr,      X86::SETNSm, 0 },
 288     { X86::SETPr,       X86::SETPm, 0 },
 289     { X86::SETSr,       X86::SETSm, 0 },
 290     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 291     { X86::TEST16ri,    X86::TEST16mi, 1 },
 292     { X86::TEST32ri,    X86::TEST32mi, 1 },
 293     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 294     { X86::TEST8ri,     X86::TEST8mi, 1 }
 295   };
 296
 297   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 298     unsigned RegOp = OpTbl0[i][0];
 299     unsigned MemOp = OpTbl0[i][1];
 300     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 301       assert(false && "Duplicated entries?");
 302     unsigned FoldedLoad = OpTbl0[i][2];
 303     // Index 0, folded load or store.
 304     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 305     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 306       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 307                                                std::make_pair(RegOp, AuxInfo))))
 308         AmbEntries.push_back(MemOp);
 309   }
 310
 311   static const unsigned OpTbl1[][2] = {
 312     { X86::CMP16rr,         X86::CMP16rm },
 313     { X86::CMP32rr,         X86::CMP32rm },
 314     { X86::CMP64rr,         X86::CMP64rm },
 315     { X86::CMP8rr,          X86::CMP8rm },
 316     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 317     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 318     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 319     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 320     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 321     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 322     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 323     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 324     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 325     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 326     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 327     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 328     { X86::IMUL16rri,       X86::IMUL16rmi },
 329     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 330     { X86::IMUL32rri,       X86::IMUL32rmi },
 331     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 332     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 333     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 334     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 335     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 336     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 337     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 338     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 339     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 340     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 341     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 342     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 343     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 344     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 345     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 346     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 347     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 348     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 349     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 350     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 351     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 352     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 353     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 354     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 355     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 356     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 357     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 358     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 359     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 360     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 361     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 362     { X86::MOV16rr,         X86::MOV16rm },
 363     { X86::MOV16to16_,      X86::MOV16_rm },
 364     { X86::MOV32rr,         X86::MOV32rm },
 365     { X86::MOV32to32_,      X86::MOV32_rm },
 366     { X86::MOV64rr,         X86::MOV64rm },
 367     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 368     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 369     { X86::MOV8rr,          X86::MOV8rm },
 370     { X86::MOVAPDrr,        X86::MOVAPDrm },
 371     { X86::MOVAPSrr,        X86::MOVAPSrm },
 372     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 373     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 374     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 375     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 376     { X86::MOVSDrr,         X86::MOVSDrm },
 377     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 378     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 379     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 380     { X86::MOVSSrr,         X86::MOVSSrm },
 381     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 382     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 383     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 384     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 385     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 386     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 387     { X86::MOVUPDrr,        X86::MOVUPDrm },
 388     { X86::MOVUPSrr,        X86::MOVUPSrm },
 389     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 390     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 391     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 392     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 393     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 394     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 395     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 396     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 397     { X86::PSHUFDri,        X86::PSHUFDmi },
 398     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 399     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 400     { X86::RCPPSr,          X86::RCPPSm },
 401     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 402     { X86::RSQRTPSr,        X86::RSQRTPSm },
 403     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 404     { X86::RSQRTSSr,        X86::RSQRTSSm },
 405     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 406     { X86::SQRTPDr,         X86::SQRTPDm },
 407     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 408     { X86::SQRTPSr,         X86::SQRTPSm },
 409     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 410     { X86::SQRTSDr,         X86::SQRTSDm },
 411     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 412     { X86::SQRTSSr,         X86::SQRTSSm },
 413     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 414     { X86::TEST16rr,        X86::TEST16rm },
 415     { X86::TEST32rr,        X86::TEST32rm },
 416     { X86::TEST64rr,        X86::TEST64rm },
 417     { X86::TEST8rr,         X86::TEST8rm },
 418     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 419     { X86::UCOMISDrr,       X86::UCOMISDrm },
 420     { X86::UCOMISSrr,       X86::UCOMISSrm }
 421   };
 422
 423   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 424     unsigned RegOp = OpTbl1[i][0];
 425     unsigned MemOp = OpTbl1[i][1];
 426     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 427       assert(false && "Duplicated entries?");
 428     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 429     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 430       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 431                                                std::make_pair(RegOp, AuxInfo))))
 432         AmbEntries.push_back(MemOp);
 433   }
 434
 435   static const unsigned OpTbl2[][2] = {
 436     { X86::ADC32rr,         X86::ADC32rm },
 437     { X86::ADC64rr,         X86::ADC64rm },
 438     { X86::ADD16rr,         X86::ADD16rm },
 439     { X86::ADD32rr,         X86::ADD32rm },
 440     { X86::ADD64rr,         X86::ADD64rm },
 441     { X86::ADD8rr,          X86::ADD8rm },
 442     { X86::ADDPDrr,         X86::ADDPDrm },
 443     { X86::ADDPSrr,         X86::ADDPSrm },
 444     { X86::ADDSDrr,         X86::ADDSDrm },
 445     { X86::ADDSSrr,         X86::ADDSSrm },
 446     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 447     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 448     { X86::AND16rr,         X86::AND16rm },
 449     { X86::AND32rr,         X86::AND32rm },
 450     { X86::AND64rr,         X86::AND64rm },
 451     { X86::AND8rr,          X86::AND8rm },
 452     { X86::ANDNPDrr,        X86::ANDNPDrm },
 453     { X86::ANDNPSrr,        X86::ANDNPSrm },
 454     { X86::ANDPDrr,         X86::ANDPDrm },
 455     { X86::ANDPSrr,         X86::ANDPSrm },
 456     { X86::CMOVA16rr,       X86::CMOVA16rm },
 457     { X86::CMOVA32rr,       X86::CMOVA32rm },
 458     { X86::CMOVA64rr,       X86::CMOVA64rm },
 459     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 460     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 461     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 462     { X86::CMOVB16rr,       X86::CMOVB16rm },
 463     { X86::CMOVB32rr,       X86::CMOVB32rm },
 464     { X86::CMOVB64rr,       X86::CMOVB64rm },
 465     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 466     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 467     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 468     { X86::CMOVE16rr,       X86::CMOVE16rm },
 469     { X86::CMOVE32rr,       X86::CMOVE32rm },
 470     { X86::CMOVE64rr,       X86::CMOVE64rm },
 471     { X86::CMOVG16rr,       X86::CMOVG16rm },
 472     { X86::CMOVG32rr,       X86::CMOVG32rm },
 473     { X86::CMOVG64rr,       X86::CMOVG64rm },
 474     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 475     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 476     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 477     { X86::CMOVL16rr,       X86::CMOVL16rm },
 478     { X86::CMOVL32rr,       X86::CMOVL32rm },
 479     { X86::CMOVL64rr,       X86::CMOVL64rm },
 480     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 481     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 482     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 483     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 484     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 485     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 486     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 487     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 488     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 489     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 490     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 491     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 492     { X86::CMOVP16rr,       X86::CMOVP16rm },
 493     { X86::CMOVP32rr,       X86::CMOVP32rm },
 494     { X86::CMOVP64rr,       X86::CMOVP64rm },
 495     { X86::CMOVS16rr,       X86::CMOVS16rm },
 496     { X86::CMOVS32rr,       X86::CMOVS32rm },
 497     { X86::CMOVS64rr,       X86::CMOVS64rm },
 498     { X86::CMPPDrri,        X86::CMPPDrmi },
 499     { X86::CMPPSrri,        X86::CMPPSrmi },
 500     { X86::CMPSDrr,         X86::CMPSDrm },
 501     { X86::CMPSSrr,         X86::CMPSSrm },
 502     { X86::DIVPDrr,         X86::DIVPDrm },
 503     { X86::DIVPSrr,         X86::DIVPSrm },
 504     { X86::DIVSDrr,         X86::DIVSDrm },
 505     { X86::DIVSSrr,         X86::DIVSSrm },
 506     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 507     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 508     { X86::FsANDPDrr,       X86::FsANDPDrm },
 509     { X86::FsANDPSrr,       X86::FsANDPSrm },
 510     { X86::FsORPDrr,        X86::FsORPDrm },
 511     { X86::FsORPSrr,        X86::FsORPSrm },
 512     { X86::FsXORPDrr,       X86::FsXORPDrm },
 513     { X86::FsXORPSrr,       X86::FsXORPSrm },
 514     { X86::HADDPDrr,        X86::HADDPDrm },
 515     { X86::HADDPSrr,        X86::HADDPSrm },
 516     { X86::HSUBPDrr,        X86::HSUBPDrm },
 517     { X86::HSUBPSrr,        X86::HSUBPSrm },
 518     { X86::IMUL16rr,        X86::IMUL16rm },
 519     { X86::IMUL32rr,        X86::IMUL32rm },
 520     { X86::IMUL64rr,        X86::IMUL64rm },
 521     { X86::MAXPDrr,         X86::MAXPDrm },
 522     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 523     { X86::MAXPSrr,         X86::MAXPSrm },
 524     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 525     { X86::MAXSDrr,         X86::MAXSDrm },
 526     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 527     { X86::MAXSSrr,         X86::MAXSSrm },
 528     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 529     { X86::MINPDrr,         X86::MINPDrm },
 530     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 531     { X86::MINPSrr,         X86::MINPSrm },
 532     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 533     { X86::MINSDrr,         X86::MINSDrm },
 534     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 535     { X86::MINSSrr,         X86::MINSSrm },
 536     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 537     { X86::MULPDrr,         X86::MULPDrm },
 538     { X86::MULPSrr,         X86::MULPSrm },
 539     { X86::MULSDrr,         X86::MULSDrm },
 540     { X86::MULSSrr,         X86::MULSSrm },
 541     { X86::OR16rr,          X86::OR16rm },
 542     { X86::OR32rr,          X86::OR32rm },
 543     { X86::OR64rr,          X86::OR64rm },
 544     { X86::OR8rr,           X86::OR8rm },
 545     { X86::ORPDrr,          X86::ORPDrm },
 546     { X86::ORPSrr,          X86::ORPSrm },
 547     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 548     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 549     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 550     { X86::PADDBrr,         X86::PADDBrm },
 551     { X86::PADDDrr,         X86::PADDDrm },
 552     { X86::PADDQrr,         X86::PADDQrm },
 553     { X86::PADDSBrr,        X86::PADDSBrm },
 554     { X86::PADDSWrr,        X86::PADDSWrm },
 555     { X86::PADDWrr,         X86::PADDWrm },
 556     { X86::PANDNrr,         X86::PANDNrm },
 557     { X86::PANDrr,          X86::PANDrm },
 558     { X86::PAVGBrr,         X86::PAVGBrm },
 559     { X86::PAVGWrr,         X86::PAVGWrm },
 560     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 561     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 562     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 563     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 564     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 565     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 566     { X86::PINSRWrri,       X86::PINSRWrmi },
 567     { X86::PMADDWDrr,       X86::PMADDWDrm },
 568     { X86::PMAXSWrr,        X86::PMAXSWrm },
 569     { X86::PMAXUBrr,        X86::PMAXUBrm },
 570     { X86::PMINSWrr,        X86::PMINSWrm },
 571     { X86::PMINUBrr,        X86::PMINUBrm },
 572     { X86::PMULHUWrr,       X86::PMULHUWrm },
 573     { X86::PMULHWrr,        X86::PMULHWrm },
 574     { X86::PMULLWrr,        X86::PMULLWrm },
 575     { X86::PMULUDQrr,       X86::PMULUDQrm },
 576     { X86::PORrr,           X86::PORrm },
 577     { X86::PSADBWrr,        X86::PSADBWrm },
 578     { X86::PSLLDrr,         X86::PSLLDrm },
 579     { X86::PSLLQrr,         X86::PSLLQrm },
 580     { X86::PSLLWrr,         X86::PSLLWrm },
 581     { X86::PSRADrr,         X86::PSRADrm },
 582     { X86::PSRAWrr,         X86::PSRAWrm },
 583     { X86::PSRLDrr,         X86::PSRLDrm },
 584     { X86::PSRLQrr,         X86::PSRLQrm },
 585     { X86::PSRLWrr,         X86::PSRLWrm },
 586     { X86::PSUBBrr,         X86::PSUBBrm },
 587     { X86::PSUBDrr,         X86::PSUBDrm },
 588     { X86::PSUBSBrr,        X86::PSUBSBrm },
 589     { X86::PSUBSWrr,        X86::PSUBSWrm },
 590     { X86::PSUBWrr,         X86::PSUBWrm },
 591     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 592     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 593     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 594     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 595     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 596     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 597     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 598     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 599     { X86::PXORrr,          X86::PXORrm },
 600     { X86::SBB32rr,         X86::SBB32rm },
 601     { X86::SBB64rr,         X86::SBB64rm },
 602     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 603     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 604     { X86::SUB16rr,         X86::SUB16rm },
 605     { X86::SUB32rr,         X86::SUB32rm },
 606     { X86::SUB64rr,         X86::SUB64rm },
 607     { X86::SUB8rr,          X86::SUB8rm },
 608     { X86::SUBPDrr,         X86::SUBPDrm },
 609     { X86::SUBPSrr,         X86::SUBPSrm },
 610     { X86::SUBSDrr,         X86::SUBSDrm },
 611     { X86::SUBSSrr,         X86::SUBSSrm },
 612     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 613     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 614     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 615     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 616     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 617     { X86::XOR16rr,         X86::XOR16rm },
 618     { X86::XOR32rr,         X86::XOR32rm },
 619     { X86::XOR64rr,         X86::XOR64rm },
 620     { X86::XOR8rr,          X86::XOR8rm },
 621     { X86::XORPDrr,         X86::XORPDrm },
 622     { X86::XORPSrr,         X86::XORPSrm }
 623   };
 624
 625   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 626     unsigned RegOp = OpTbl2[i][0];
 627     unsigned MemOp = OpTbl2[i][1];
 628     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 629       assert(false && "Duplicated entries?");
 630     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 631     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 632                                                std::make_pair(RegOp, AuxInfo))))
 633       AmbEntries.push_back(MemOp);
 634   }
 635
 636   // Remove ambiguous entries.
 637   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 638 }
 639
 640 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 641                                unsigned& sourceReg,
 642                                unsigned& destReg) const {
 643   switch (MI.getOpcode()) {
 644   default:
 645     return false;
 646   case X86::MOV8rr:
 647   case X86::MOV16rr:
 648   case X86::MOV32rr:
 649   case X86::MOV64rr:
 650   case X86::MOV16to16_:
 651   case X86::MOV32to32_:
 652   case X86::MOVSSrr:
 653   case X86::MOVSDrr:
 654
 655   // FP Stack register class copies
 656   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 657   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 658   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 659
 660   case X86::FsMOVAPSrr:
 661   case X86::FsMOVAPDrr:
 662   case X86::MOVAPSrr:
 663   case X86::MOVAPDrr:
 664   case X86::MOVSS2PSrr:
 665   case X86::MOVSD2PDrr:
 666   case X86::MOVPS2SSrr:
 667   case X86::MOVPD2SDrr:
 668   case X86::MMX_MOVD64rr:
 669   case X86::MMX_MOVQ64rr:
 670     assert(MI.getNumOperands() >= 2 &&
 671            MI.getOperand(0).isRegister() &&
 672            MI.getOperand(1).isRegister() &&
 673            "invalid register-register move instruction");
 674     sourceReg = MI.getOperand(1).getReg();
 675     destReg = MI.getOperand(0).getReg();
 676     return true;
 677   }
 678 }
 679
 680 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 681                                            int &FrameIndex) const {
 682   switch (MI->getOpcode()) {
 683   default: break;
 684   case X86::MOV8rm:
 685   case X86::MOV16rm:
 686   case X86::MOV16_rm:
 687   case X86::MOV32rm:
 688   case X86::MOV32_rm:
 689   case X86::MOV64rm:
 690   case X86::LD_Fp64m:
 691   case X86::MOVSSrm:
 692   case X86::MOVSDrm:
 693   case X86::MOVAPSrm:
 694   case X86::MOVAPDrm:
 695   case X86::MMX_MOVD64rm:
 696   case X86::MMX_MOVQ64rm:
 697     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 698         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 699         MI->getOperand(2).getImm() == 1 &&
 700         MI->getOperand(3).getReg() == 0 &&
 701         MI->getOperand(4).getImm() == 0) {
 702       FrameIndex = MI->getOperand(1).getIndex();
 703       return MI->getOperand(0).getReg();
 704     }
 705     break;
 706   }
 707   return 0;
 708 }
 709
 710 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 711                                           int &FrameIndex) const {
 712   switch (MI->getOpcode()) {
 713   default: break;
 714   case X86::MOV8mr:
 715   case X86::MOV16mr:
 716   case X86::MOV16_mr:
 717   case X86::MOV32mr:
 718   case X86::MOV32_mr:
 719   case X86::MOV64mr:
 720   case X86::ST_FpP64m:
 721   case X86::MOVSSmr:
 722   case X86::MOVSDmr:
 723   case X86::MOVAPSmr:
 724   case X86::MOVAPDmr:
 725   case X86::MMX_MOVD64mr:
 726   case X86::MMX_MOVQ64mr:
 727   case X86::MMX_MOVNTQmr:
 728     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 729         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 730         MI->getOperand(1).getImm() == 1 &&
 731         MI->getOperand(2).getReg() == 0 &&
 732         MI->getOperand(3).getImm() == 0) {
 733       FrameIndex = MI->getOperand(0).getIndex();
 734       return MI->getOperand(4).getReg();
 735     }
 736     break;
 737   }
 738   return 0;
 739 }
 740
 741
 742 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 743 /// X86::MOVPC32r.
 744 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 745   bool isPICBase = false;
 746   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 747          E = MRI.def_end(); I != E; ++I) {
 748     MachineInstr *DefMI = I.getOperand().getParent();
 749     if (DefMI->getOpcode() != X86::MOVPC32r)
 750       return false;
 751     assert(!isPICBase && "More than one PIC base?");
 752     isPICBase = true;
 753   }
 754   return isPICBase;
 755 }
 756
 757 /// isGVStub - Return true if the GV requires an extra load to get the
 758 /// real address.
 759 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 760   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 761 }
 762
 763 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 764   switch (MI->getOpcode()) {
 765   default: break;
 766     case X86::MOV8rm:
 767     case X86::MOV16rm:
 768     case X86::MOV16_rm:
 769     case X86::MOV32rm:
 770     case X86::MOV32_rm:
 771     case X86::MOV64rm:
 772     case X86::LD_Fp64m:
 773     case X86::MOVSSrm:
 774     case X86::MOVSDrm:
 775     case X86::MOVAPSrm:
 776     case X86::MOVAPDrm:
 777     case X86::MMX_MOVD64rm:
 778     case X86::MMX_MOVQ64rm: {
 779       // Loads from constant pools are trivially rematerializable.
 780       if (MI->getOperand(1).isReg() &&
 781           MI->getOperand(2).isImm() &&
 782           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 783           (MI->getOperand(4).isCPI() ||
 784            (MI->getOperand(4).isGlobal() &&
 785             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 786         unsigned BaseReg = MI->getOperand(1).getReg();
 787         if (BaseReg == 0)
 788           return true;
 789         // Allow re-materialization of PIC load.
 790         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 791           return false;
 792         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 793         bool isPICBase = false;
 794         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 795                E = MRI.def_end(); I != E; ++I) {
 796           MachineInstr *DefMI = I.getOperand().getParent();
 797           if (DefMI->getOpcode() != X86::MOVPC32r)
 798             return false;
 799           assert(!isPICBase && "More than one PIC base?");
 800           isPICBase = true;
 801         }
 802         return isPICBase;
 803       }
 804       return false;
 805     }
 806
 807      case X86::LEA32r:
 808      case X86::LEA64r: {
 809        if (MI->getOperand(1).isReg() &&
 810            MI->getOperand(2).isImm() &&
 811            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 812            !MI->getOperand(4).isReg()) {
 813          // lea fi#, lea GV, etc. are all rematerializable.
 814          unsigned BaseReg = MI->getOperand(1).getReg();
 815          if (BaseReg == 0)
 816            return true;
 817          // Allow re-materialization of lea PICBase + x.
 818          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 819          return regIsPICBase(BaseReg, MRI);
 820        }
 821        return false;
 822      }
 823   }
 824
 825   // All other instructions marked M_REMATERIALIZABLE are always trivially
 826   // rematerializable.
 827   return true;
 828 }
 829
 830 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 831                                  MachineBasicBlock::iterator I,
 832                                  unsigned DestReg,
 833                                  const MachineInstr *Orig) const {
 834   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 835   // Re-materialize them as movri instructions to avoid side effects.
 836   switch (Orig->getOpcode()) {
 837   case X86::MOV8r0:
 838     BuildMI(MBB, I, get(X86::MOV8ri), DestReg).addImm(0);
 839     break;
 840   case X86::MOV16r0:
 841     BuildMI(MBB, I, get(X86::MOV16ri), DestReg).addImm(0);
 842     break;
 843   case X86::MOV32r0:
 844     BuildMI(MBB, I, get(X86::MOV32ri), DestReg).addImm(0);
 845     break;
 846   case X86::MOV64r0:
 847     BuildMI(MBB, I, get(X86::MOV64ri32), DestReg).addImm(0);
 848     break;
 849   default: {
 850     MachineInstr *MI = Orig->clone();
 851     MI->getOperand(0).setReg(DestReg);
 852     MBB.insert(I, MI);
 853     break;
 854   }
 855   }
 856 }
 857
 858 /// isInvariantLoad - Return true if the specified instruction (which is marked
 859 /// mayLoad) is loading from a location whose value is invariant across the
 860 /// function.  For example, loading a value from the constant pool or from
 861 /// from the argument area of a function if it does not change.  This should
 862 /// only return true of *all* loads the instruction does are invariant (if it
 863 /// does multiple loads).
 864 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 865   // This code cares about loads from three cases: constant pool entries,
 866   // invariant argument slots, and global stubs.  In order to handle these cases
 867   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 868   // operand and base our analysis on it.  This is safe because the address of
 869   // none of these three cases is ever used as anything other than a load base
 870   // and X86 doesn't have any instructions that load from multiple places.
 871
 872   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 873     const MachineOperand &MO = MI->getOperand(i);
 874     // Loads from constant pools are trivially invariant.
 875     if (MO.isCPI())
 876       return true;
 877
 878     if (MO.isGlobal())
 879       return isGVStub(MO.getGlobal(), TM);
 880
 881     // If this is a load from an invariant stack slot, the load is a constant.
 882     if (MO.isFI()) {
 883       const MachineFrameInfo &MFI =
 884         *MI->getParent()->getParent()->getFrameInfo();
 885       int Idx = MO.getIndex();
 886       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 887     }
 888   }
 889
 890   // All other instances of these instructions are presumed to have other
 891   // issues.
 892   return false;
 893 }
 894
 895 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 896 /// is not marked dead.
 897 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 898   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 899     MachineOperand &MO = MI->getOperand(i);
 900     if (MO.isRegister() && MO.isDef() &&
 901         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 902       return true;
 903     }
 904   }
 905   return false;
 906 }
 907
 908 /// convertToThreeAddress - This method must be implemented by targets that
 909 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 910 /// may be able to convert a two-address instruction into a true
 911 /// three-address instruction on demand.  This allows the X86 target (for
 912 /// example) to convert ADD and SHL instructions into LEA instructions if they
 913 /// would require register copies due to two-addressness.
 914 ///
 915 /// This method returns a null pointer if the transformation cannot be
 916 /// performed, otherwise it returns the new instruction.
 917 ///
 918 MachineInstr *
 919 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 920                                     MachineBasicBlock::iterator &MBBI,
 921                                     LiveVariables &LV) const {
 922   MachineInstr *MI = MBBI;
 923   // All instructions input are two-addr instructions.  Get the known operands.
 924   unsigned Dest = MI->getOperand(0).getReg();
 925   unsigned Src = MI->getOperand(1).getReg();
 926
 927   MachineInstr *NewMI = NULL;
 928   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 929   // we have better subtarget support, enable the 16-bit LEA generation here.
 930   bool DisableLEA16 = true;
 931
 932   unsigned MIOpc = MI->getOpcode();
 933   switch (MIOpc) {
 934   case X86::SHUFPSrri: {
 935     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 936     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 937
 938     unsigned A = MI->getOperand(0).getReg();
 939     unsigned B = MI->getOperand(1).getReg();
 940     unsigned C = MI->getOperand(2).getReg();
 941     unsigned M = MI->getOperand(3).getImm();
 942     if (B != C) return 0;
 943     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 944     break;
 945   }
 946   case X86::SHL64ri: {
 947     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 948     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 949     // the flags produced by a shift yet, so this is safe.
 950     unsigned Dest = MI->getOperand(0).getReg();
 951     unsigned Src = MI->getOperand(1).getReg();
 952     unsigned ShAmt = MI->getOperand(2).getImm();
 953     if (ShAmt == 0 || ShAmt >= 4) return 0;
 954
 955     NewMI = BuildMI(get(X86::LEA64r), Dest)
 956       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 957     break;
 958   }
 959   case X86::SHL32ri: {
 960     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 961     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 962     // the flags produced by a shift yet, so this is safe.
 963     unsigned Dest = MI->getOperand(0).getReg();
 964     unsigned Src = MI->getOperand(1).getReg();
 965     unsigned ShAmt = MI->getOperand(2).getImm();
 966     if (ShAmt == 0 || ShAmt >= 4) return 0;
 967
 968     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 969       X86::LEA64_32r : X86::LEA32r;
 970     NewMI = BuildMI(get(Opc), Dest)
 971       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 972     break;
 973   }
 974   case X86::SHL16ri: {
 975     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 976     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 977     // the flags produced by a shift yet, so this is safe.
 978     unsigned Dest = MI->getOperand(0).getReg();
 979     unsigned Src = MI->getOperand(1).getReg();
 980     unsigned ShAmt = MI->getOperand(2).getImm();
 981     if (ShAmt == 0 || ShAmt >= 4) return 0;
 982
 983     if (DisableLEA16) {
 984       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 985       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 986       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 987         ? X86::LEA64_32r : X86::LEA32r;
 988       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 989       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 990
 991       // Build and insert into an implicit UNDEF value. This is OK because
 992       // well be shifting and then extracting the lower 16-bits.
 993       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
 994
 995       MachineInstr *Ins =
 996        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
 997                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
 998
 999       NewMI = BuildMI(get(Opc), leaOutReg)
1000         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
1001
1002       MachineInstr *Ext =
1003         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
1004          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
1005       Ext->copyKillDeadInfo(MI);
1006
1007       MFI->insert(MBBI, Undef);
1008       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1009       LV.instructionChanged(MI, NewMI);  // Update live variables
1010       LV.addVirtualRegisterKilled(leaInReg, NewMI);
1011       MFI->insert(MBBI, NewMI);          // Insert the new inst
1012       LV.addVirtualRegisterKilled(leaOutReg, Ext);
1013       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1014       return Ext;
1015     } else {
1016       NewMI = BuildMI(get(X86::LEA16r), Dest)
1017         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1018     }
1019     break;
1020   }
1021   default: {
1022     // The following opcodes also sets the condition code register(s). Only
1023     // convert them to equivalent lea if the condition code register def's
1024     // are dead!
1025     if (hasLiveCondCodeDef(MI))
1026       return 0;
1027
1028     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1029     switch (MIOpc) {
1030     default: return 0;
1031     case X86::INC64r:
1032     case X86::INC32r: {
1033       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1034       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1035         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1036       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1037       break;
1038     }
1039     case X86::INC16r:
1040     case X86::INC64_16r:
1041       if (DisableLEA16) return 0;
1042       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1043       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1044       break;
1045     case X86::DEC64r:
1046     case X86::DEC32r: {
1047       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1048       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1049         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1050       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1051       break;
1052     }
1053     case X86::DEC16r:
1054     case X86::DEC64_16r:
1055       if (DisableLEA16) return 0;
1056       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1057       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1058       break;
1059     case X86::ADD64rr:
1060     case X86::ADD32rr: {
1061       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1062       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1063         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1064       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1065                         MI->getOperand(2).getReg());
1066       break;
1067     }
1068     case X86::ADD16rr:
1069       if (DisableLEA16) return 0;
1070       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1071       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1072                         MI->getOperand(2).getReg());
1073       break;
1074     case X86::ADD64ri32:
1075     case X86::ADD64ri8:
1076       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1077       if (MI->getOperand(2).isImmediate())
1078         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1079                              MI->getOperand(2).getImm());
1080       break;
1081     case X86::ADD32ri:
1082     case X86::ADD32ri8:
1083       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1084       if (MI->getOperand(2).isImmediate()) {
1085         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1086         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1087                              MI->getOperand(2).getImm());
1088       }
1089       break;
1090     case X86::ADD16ri:
1091     case X86::ADD16ri8:
1092       if (DisableLEA16) return 0;
1093       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1094       if (MI->getOperand(2).isImmediate())
1095         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1096                              MI->getOperand(2).getImm());
1097       break;
1098     case X86::SHL16ri:
1099       if (DisableLEA16) return 0;
1100     case X86::SHL32ri:
1101     case X86::SHL64ri: {
1102       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1103              "Unknown shl instruction!");
1104       unsigned ShAmt = MI->getOperand(2).getImm();
1105       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1106         X86AddressMode AM;
1107         AM.Scale = 1 << ShAmt;
1108         AM.IndexReg = Src;
1109         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1110           : (MIOpc == X86::SHL32ri
1111              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1112         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1113       }
1114       break;
1115     }
1116     }
1117   }
1118   }
1119
1120   if (!NewMI) return 0;
1121
1122   NewMI->copyKillDeadInfo(MI);
1123   LV.instructionChanged(MI, NewMI);  // Update live variables
1124   MFI->insert(MBBI, NewMI);          // Insert the new inst
1125   return NewMI;
1126 }
1127
1128 /// commuteInstruction - We have a few instructions that must be hacked on to
1129 /// commute them.
1130 ///
1131 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1132   switch (MI->getOpcode()) {
1133   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1134   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1135   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1136   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1137   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1138   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1139     unsigned Opc;
1140     unsigned Size;
1141     switch (MI->getOpcode()) {
1142     default: assert(0 && "Unreachable!");
1143     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1144     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1145     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1146     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1147     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1148     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1149     }
1150     unsigned Amt = MI->getOperand(3).getImm();
1151     unsigned A = MI->getOperand(0).getReg();
1152     unsigned B = MI->getOperand(1).getReg();
1153     unsigned C = MI->getOperand(2).getReg();
1154     bool BisKill = MI->getOperand(1).isKill();
1155     bool CisKill = MI->getOperand(2).isKill();
1156     // If machine instrs are no longer in two-address forms, update
1157     // destination register as well.
1158     if (A == B) {
1159       // Must be two address instruction!
1160       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1161              "Expecting a two-address instruction!");
1162       A = C;
1163       CisKill = false;
1164     }
1165     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1166       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1167   }
1168   case X86::CMOVB16rr:
1169   case X86::CMOVB32rr:
1170   case X86::CMOVB64rr:
1171   case X86::CMOVAE16rr:
1172   case X86::CMOVAE32rr:
1173   case X86::CMOVAE64rr:
1174   case X86::CMOVE16rr:
1175   case X86::CMOVE32rr:
1176   case X86::CMOVE64rr:
1177   case X86::CMOVNE16rr:
1178   case X86::CMOVNE32rr:
1179   case X86::CMOVNE64rr:
1180   case X86::CMOVBE16rr:
1181   case X86::CMOVBE32rr:
1182   case X86::CMOVBE64rr:
1183   case X86::CMOVA16rr:
1184   case X86::CMOVA32rr:
1185   case X86::CMOVA64rr:
1186   case X86::CMOVL16rr:
1187   case X86::CMOVL32rr:
1188   case X86::CMOVL64rr:
1189   case X86::CMOVGE16rr:
1190   case X86::CMOVGE32rr:
1191   case X86::CMOVGE64rr:
1192   case X86::CMOVLE16rr:
1193   case X86::CMOVLE32rr:
1194   case X86::CMOVLE64rr:
1195   case X86::CMOVG16rr:
1196   case X86::CMOVG32rr:
1197   case X86::CMOVG64rr:
1198   case X86::CMOVS16rr:
1199   case X86::CMOVS32rr:
1200   case X86::CMOVS64rr:
1201   case X86::CMOVNS16rr:
1202   case X86::CMOVNS32rr:
1203   case X86::CMOVNS64rr:
1204   case X86::CMOVP16rr:
1205   case X86::CMOVP32rr:
1206   case X86::CMOVP64rr:
1207   case X86::CMOVNP16rr:
1208   case X86::CMOVNP32rr:
1209   case X86::CMOVNP64rr: {
1210     unsigned Opc = 0;
1211     switch (MI->getOpcode()) {
1212     default: break;
1213     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1214     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1215     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1216     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1217     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1218     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1219     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1220     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1221     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1222     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1223     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1224     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1225     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1226     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1227     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1228     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1229     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1230     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1231     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1232     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1233     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1234     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1235     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1236     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1237     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1238     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1239     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1240     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1241     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1242     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1243     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1244     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1245     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1246     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1247     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1248     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1249     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1250     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1251     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1252     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1253     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1254     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1255     }
1256
1257     MI->setDesc(get(Opc));
1258     // Fallthrough intended.
1259   }
1260   default:
1261     return TargetInstrInfoImpl::commuteInstruction(MI);
1262   }
1263 }
1264
1265 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1266   switch (BrOpc) {
1267   default: return X86::COND_INVALID;
1268   case X86::JE:  return X86::COND_E;
1269   case X86::JNE: return X86::COND_NE;
1270   case X86::JL:  return X86::COND_L;
1271   case X86::JLE: return X86::COND_LE;
1272   case X86::JG:  return X86::COND_G;
1273   case X86::JGE: return X86::COND_GE;
1274   case X86::JB:  return X86::COND_B;
1275   case X86::JBE: return X86::COND_BE;
1276   case X86::JA:  return X86::COND_A;
1277   case X86::JAE: return X86::COND_AE;
1278   case X86::JS:  return X86::COND_S;
1279   case X86::JNS: return X86::COND_NS;
1280   case X86::JP:  return X86::COND_P;
1281   case X86::JNP: return X86::COND_NP;
1282   case X86::JO:  return X86::COND_O;
1283   case X86::JNO: return X86::COND_NO;
1284   }
1285 }
1286
1287 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1288   switch (CC) {
1289   default: assert(0 && "Illegal condition code!");
1290   case X86::COND_E:  return X86::JE;
1291   case X86::COND_NE: return X86::JNE;
1292   case X86::COND_L:  return X86::JL;
1293   case X86::COND_LE: return X86::JLE;
1294   case X86::COND_G:  return X86::JG;
1295   case X86::COND_GE: return X86::JGE;
1296   case X86::COND_B:  return X86::JB;
1297   case X86::COND_BE: return X86::JBE;
1298   case X86::COND_A:  return X86::JA;
1299   case X86::COND_AE: return X86::JAE;
1300   case X86::COND_S:  return X86::JS;
1301   case X86::COND_NS: return X86::JNS;
1302   case X86::COND_P:  return X86::JP;
1303   case X86::COND_NP: return X86::JNP;
1304   case X86::COND_O:  return X86::JO;
1305   case X86::COND_NO: return X86::JNO;
1306   }
1307 }
1308
1309 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1310 /// e.g. turning COND_E to COND_NE.
1311 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1312   switch (CC) {
1313   default: assert(0 && "Illegal condition code!");
1314   case X86::COND_E:  return X86::COND_NE;
1315   case X86::COND_NE: return X86::COND_E;
1316   case X86::COND_L:  return X86::COND_GE;
1317   case X86::COND_LE: return X86::COND_G;
1318   case X86::COND_G:  return X86::COND_LE;
1319   case X86::COND_GE: return X86::COND_L;
1320   case X86::COND_B:  return X86::COND_AE;
1321   case X86::COND_BE: return X86::COND_A;
1322   case X86::COND_A:  return X86::COND_BE;
1323   case X86::COND_AE: return X86::COND_B;
1324   case X86::COND_S:  return X86::COND_NS;
1325   case X86::COND_NS: return X86::COND_S;
1326   case X86::COND_P:  return X86::COND_NP;
1327   case X86::COND_NP: return X86::COND_P;
1328   case X86::COND_O:  return X86::COND_NO;
1329   case X86::COND_NO: return X86::COND_O;
1330   }
1331 }
1332
1333 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1334   const TargetInstrDesc &TID = MI->getDesc();
1335   if (!TID.isTerminator()) return false;
1336
1337   // Conditional branch is a special case.
1338   if (TID.isBranch() && !TID.isBarrier())
1339     return true;
1340   if (!TID.isPredicable())
1341     return true;
1342   return !isPredicated(MI);
1343 }
1344
1345 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1346 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1347                                                const X86InstrInfo &TII) {
1348   if (MI->getOpcode() == X86::FP_REG_KILL)
1349     return false;
1350   return TII.isUnpredicatedTerminator(MI);
1351 }
1352
1353 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1354                                  MachineBasicBlock *&TBB,
1355                                  MachineBasicBlock *&FBB,
1356                                  std::vector<MachineOperand> &Cond) const {
1357   // If the block has no terminators, it just falls into the block after it.
1358   MachineBasicBlock::iterator I = MBB.end();
1359   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1360     return false;
1361
1362   // Get the last instruction in the block.
1363   MachineInstr *LastInst = I;
1364
1365   // If there is only one terminator instruction, process it.
1366   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1367     if (!LastInst->getDesc().isBranch())
1368       return true;
1369
1370     // If the block ends with a branch there are 3 possibilities:
1371     // it's an unconditional, conditional, or indirect branch.
1372
1373     if (LastInst->getOpcode() == X86::JMP) {
1374       TBB = LastInst->getOperand(0).getMBB();
1375       return false;
1376     }
1377     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1378     if (BranchCode == X86::COND_INVALID)
1379       return true;  // Can't handle indirect branch.
1380
1381     // Otherwise, block ends with fall-through condbranch.
1382     TBB = LastInst->getOperand(0).getMBB();
1383     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1384     return false;
1385   }
1386
1387   // Get the instruction before it if it's a terminator.
1388   MachineInstr *SecondLastInst = I;
1389
1390   // If there are three terminators, we don't know what sort of block this is.
1391   if (SecondLastInst && I != MBB.begin() &&
1392       isBrAnalysisUnpredicatedTerminator(--I, *this))
1393     return true;
1394
1395   // If the block ends with X86::JMP and a conditional branch, handle it.
1396   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1397   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1398     TBB = SecondLastInst->getOperand(0).getMBB();
1399     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1400     FBB = LastInst->getOperand(0).getMBB();
1401     return false;
1402   }
1403
1404   // If the block ends with two X86::JMPs, handle it.  The second one is not
1405   // executed, so remove it.
1406   if (SecondLastInst->getOpcode() == X86::JMP &&
1407       LastInst->getOpcode() == X86::JMP) {
1408     TBB = SecondLastInst->getOperand(0).getMBB();
1409     I = LastInst;
1410     I->eraseFromParent();
1411     return false;
1412   }
1413
1414   // Otherwise, can't handle this.
1415   return true;
1416 }
1417
1418 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1419   MachineBasicBlock::iterator I = MBB.end();
1420   if (I == MBB.begin()) return 0;
1421   --I;
1422   if (I->getOpcode() != X86::JMP &&
1423       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1424     return 0;
1425
1426   // Remove the branch.
1427   I->eraseFromParent();
1428
1429   I = MBB.end();
1430
1431   if (I == MBB.begin()) return 1;
1432   --I;
1433   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1434     return 1;
1435
1436   // Remove the branch.
1437   I->eraseFromParent();
1438   return 2;
1439 }
1440
1441 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1442                                                      MachineOperand &MO) {
1443   if (MO.isRegister())
1444     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1445                      false, false, MO.getSubReg());
1446   else if (MO.isImmediate())
1447     MIB = MIB.addImm(MO.getImm());
1448   else if (MO.isFrameIndex())
1449     MIB = MIB.addFrameIndex(MO.getIndex());
1450   else if (MO.isGlobalAddress())
1451     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1452   else if (MO.isConstantPoolIndex())
1453     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1454   else if (MO.isJumpTableIndex())
1455     MIB = MIB.addJumpTableIndex(MO.getIndex());
1456   else if (MO.isExternalSymbol())
1457     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1458   else
1459     assert(0 && "Unknown operand for X86InstrAddOperand!");
1460
1461   return MIB;
1462 }
1463
1464 unsigned
1465 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1466                            MachineBasicBlock *FBB,
1467                            const std::vector<MachineOperand> &Cond) const {
1468   // Shouldn't be a fall through.
1469   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1470   assert((Cond.size() == 1 || Cond.size() == 0) &&
1471          "X86 branch conditions have one component!");
1472
1473   if (FBB == 0) { // One way branch.
1474     if (Cond.empty()) {
1475       // Unconditional branch?
1476       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1477     } else {
1478       // Conditional branch.
1479       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1480       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1481     }
1482     return 1;
1483   }
1484
1485   // Two-way Conditional branch.
1486   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1487   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1488   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1489   return 2;
1490 }
1491
1492 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1493                                 MachineBasicBlock::iterator MI,
1494                                 unsigned DestReg, unsigned SrcReg,
1495                                 const TargetRegisterClass *DestRC,
1496                                 const TargetRegisterClass *SrcRC) const {
1497   if (DestRC == SrcRC) {
1498     unsigned Opc;
1499     if (DestRC == &X86::GR64RegClass) {
1500       Opc = X86::MOV64rr;
1501     } else if (DestRC == &X86::GR32RegClass) {
1502       Opc = X86::MOV32rr;
1503     } else if (DestRC == &X86::GR16RegClass) {
1504       Opc = X86::MOV16rr;
1505     } else if (DestRC == &X86::GR8RegClass) {
1506       Opc = X86::MOV8rr;
1507     } else if (DestRC == &X86::GR32_RegClass) {
1508       Opc = X86::MOV32_rr;
1509     } else if (DestRC == &X86::GR16_RegClass) {
1510       Opc = X86::MOV16_rr;
1511     } else if (DestRC == &X86::RFP32RegClass) {
1512       Opc = X86::MOV_Fp3232;
1513     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1514       Opc = X86::MOV_Fp6464;
1515     } else if (DestRC == &X86::RFP80RegClass) {
1516       Opc = X86::MOV_Fp8080;
1517     } else if (DestRC == &X86::FR32RegClass) {
1518       Opc = X86::FsMOVAPSrr;
1519     } else if (DestRC == &X86::FR64RegClass) {
1520       Opc = X86::FsMOVAPDrr;
1521     } else if (DestRC == &X86::VR128RegClass) {
1522       Opc = X86::MOVAPSrr;
1523     } else if (DestRC == &X86::VR64RegClass) {
1524       Opc = X86::MMX_MOVQ64rr;
1525     } else {
1526       assert(0 && "Unknown regclass");
1527       abort();
1528     }
1529     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1530     return;
1531   }
1532
1533   // Moving EFLAGS to / from another register requires a push and a pop.
1534   if (SrcRC == &X86::CCRRegClass) {
1535     assert(SrcReg == X86::EFLAGS);
1536     if (DestRC == &X86::GR64RegClass) {
1537       BuildMI(MBB, MI, get(X86::PUSHFQ));
1538       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1539       return;
1540     } else if (DestRC == &X86::GR32RegClass) {
1541       BuildMI(MBB, MI, get(X86::PUSHFD));
1542       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1543       return;
1544     }
1545   } else if (DestRC == &X86::CCRRegClass) {
1546     assert(DestReg == X86::EFLAGS);
1547     if (SrcRC == &X86::GR64RegClass) {
1548       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1549       BuildMI(MBB, MI, get(X86::POPFQ));
1550       return;
1551     } else if (SrcRC == &X86::GR32RegClass) {
1552       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1553       BuildMI(MBB, MI, get(X86::POPFD));
1554       return;
1555     }
1556   }
1557
1558   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1559   if (SrcRC == &X86::RSTRegClass) {
1560     // Copying from ST(0)/ST(1).
1561     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1562            "Can only copy from ST(0)/ST(1) right now");
1563     bool isST0 = SrcReg == X86::ST0;
1564     unsigned Opc;
1565     if (DestRC == &X86::RFP32RegClass)
1566       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1567     else if (DestRC == &X86::RFP64RegClass)
1568       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1569     else {
1570       assert(DestRC == &X86::RFP80RegClass);
1571       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1572     }
1573     BuildMI(MBB, MI, get(Opc), DestReg);
1574     return;
1575   }
1576
1577   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1578   if (DestRC == &X86::RSTRegClass) {
1579     // Copying to ST(0).  FIXME: handle ST(1) also
1580     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1581     unsigned Opc;
1582     if (SrcRC == &X86::RFP32RegClass)
1583       Opc = X86::FpSET_ST0_32;
1584     else if (SrcRC == &X86::RFP64RegClass)
1585       Opc = X86::FpSET_ST0_64;
1586     else {
1587       assert(SrcRC == &X86::RFP80RegClass);
1588       Opc = X86::FpSET_ST0_80;
1589     }
1590     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1591     return;
1592   }
1593
1594   assert(0 && "Not yet supported!");
1595   abort();
1596 }
1597
1598 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1599                                   unsigned StackAlign) {
1600   unsigned Opc = 0;
1601   if (RC == &X86::GR64RegClass) {
1602     Opc = X86::MOV64mr;
1603   } else if (RC == &X86::GR32RegClass) {
1604     Opc = X86::MOV32mr;
1605   } else if (RC == &X86::GR16RegClass) {
1606     Opc = X86::MOV16mr;
1607   } else if (RC == &X86::GR8RegClass) {
1608     Opc = X86::MOV8mr;
1609   } else if (RC == &X86::GR32_RegClass) {
1610     Opc = X86::MOV32_mr;
1611   } else if (RC == &X86::GR16_RegClass) {
1612     Opc = X86::MOV16_mr;
1613   } else if (RC == &X86::RFP80RegClass) {
1614     Opc = X86::ST_FpP80m;   // pops
1615   } else if (RC == &X86::RFP64RegClass) {
1616     Opc = X86::ST_Fp64m;
1617   } else if (RC == &X86::RFP32RegClass) {
1618     Opc = X86::ST_Fp32m;
1619   } else if (RC == &X86::FR32RegClass) {
1620     Opc = X86::MOVSSmr;
1621   } else if (RC == &X86::FR64RegClass) {
1622     Opc = X86::MOVSDmr;
1623   } else if (RC == &X86::VR128RegClass) {
1624     // FIXME: Use movaps once we are capable of selectively
1625     // aligning functions that spill SSE registers on 16-byte boundaries.
1626     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1627   } else if (RC == &X86::VR64RegClass) {
1628     Opc = X86::MMX_MOVQ64mr;
1629   } else {
1630     assert(0 && "Unknown regclass");
1631     abort();
1632   }
1633
1634   return Opc;
1635 }
1636
1637 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1638                                        MachineBasicBlock::iterator MI,
1639                                        unsigned SrcReg, bool isKill, int FrameIdx,
1640                                        const TargetRegisterClass *RC) const {
1641   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1642   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1643     .addReg(SrcReg, false, false, isKill);
1644 }
1645
1646 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1647                                   bool isKill,
1648                                   SmallVectorImpl<MachineOperand> &Addr,
1649                                   const TargetRegisterClass *RC,
1650                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1651   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1652   MachineInstrBuilder MIB = BuildMI(get(Opc));
1653   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1654     MIB = X86InstrAddOperand(MIB, Addr[i]);
1655   MIB.addReg(SrcReg, false, false, isKill);
1656   NewMIs.push_back(MIB);
1657 }
1658
1659 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1660                                  unsigned StackAlign) {
1661   unsigned Opc = 0;
1662   if (RC == &X86::GR64RegClass) {
1663     Opc = X86::MOV64rm;
1664   } else if (RC == &X86::GR32RegClass) {
1665     Opc = X86::MOV32rm;
1666   } else if (RC == &X86::GR16RegClass) {
1667     Opc = X86::MOV16rm;
1668   } else if (RC == &X86::GR8RegClass) {
1669     Opc = X86::MOV8rm;
1670   } else if (RC == &X86::GR32_RegClass) {
1671     Opc = X86::MOV32_rm;
1672   } else if (RC == &X86::GR16_RegClass) {
1673     Opc = X86::MOV16_rm;
1674   } else if (RC == &X86::RFP80RegClass) {
1675     Opc = X86::LD_Fp80m;
1676   } else if (RC == &X86::RFP64RegClass) {
1677     Opc = X86::LD_Fp64m;
1678   } else if (RC == &X86::RFP32RegClass) {
1679     Opc = X86::LD_Fp32m;
1680   } else if (RC == &X86::FR32RegClass) {
1681     Opc = X86::MOVSSrm;
1682   } else if (RC == &X86::FR64RegClass) {
1683     Opc = X86::MOVSDrm;
1684   } else if (RC == &X86::VR128RegClass) {
1685     // FIXME: Use movaps once we are capable of selectively
1686     // aligning functions that spill SSE registers on 16-byte boundaries.
1687     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1688   } else if (RC == &X86::VR64RegClass) {
1689     Opc = X86::MMX_MOVQ64rm;
1690   } else {
1691     assert(0 && "Unknown regclass");
1692     abort();
1693   }
1694
1695   return Opc;
1696 }
1697
1698 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1699                                            MachineBasicBlock::iterator MI,
1700                                            unsigned DestReg, int FrameIdx,
1701                                            const TargetRegisterClass *RC) const{
1702   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1703   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1704 }
1705
1706 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1707                                       SmallVectorImpl<MachineOperand> &Addr,
1708                                       const TargetRegisterClass *RC,
1709                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1710   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1711   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1712   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1713     MIB = X86InstrAddOperand(MIB, Addr[i]);
1714   NewMIs.push_back(MIB);
1715 }
1716
1717 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1718                                                 MachineBasicBlock::iterator MI,
1719                                 const std::vector<CalleeSavedInfo> &CSI) const {
1720   if (CSI.empty())
1721     return false;
1722
1723   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1724   unsigned SlotSize = is64Bit ? 8 : 4;
1725
1726   MachineFunction &MF = *MBB.getParent();
1727   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1728   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1729
1730   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1731   for (unsigned i = CSI.size(); i != 0; --i) {
1732     unsigned Reg = CSI[i-1].getReg();
1733     // Add the callee-saved register as live-in. It's killed at the spill.
1734     MBB.addLiveIn(Reg);
1735     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1736   }
1737   return true;
1738 }
1739
1740 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1741                                                  MachineBasicBlock::iterator MI,
1742                                 const std::vector<CalleeSavedInfo> &CSI) const {
1743   if (CSI.empty())
1744     return false;
1745
1746   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1747
1748   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1749   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1750     unsigned Reg = CSI[i].getReg();
1751     BuildMI(MBB, MI, get(Opc), Reg);
1752   }
1753   return true;
1754 }
1755
1756 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1757                                      SmallVector<MachineOperand,4> &MOs,
1758                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1759   // Create the base instruction with the memory operand as the first part.
1760   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1761   MachineInstrBuilder MIB(NewMI);
1762   unsigned NumAddrOps = MOs.size();
1763   for (unsigned i = 0; i != NumAddrOps; ++i)
1764     MIB = X86InstrAddOperand(MIB, MOs[i]);
1765   if (NumAddrOps < 4)  // FrameIndex only
1766     MIB.addImm(1).addReg(0).addImm(0);
1767
1768   // Loop over the rest of the ri operands, converting them over.
1769   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1770   for (unsigned i = 0; i != NumOps; ++i) {
1771     MachineOperand &MO = MI->getOperand(i+2);
1772     MIB = X86InstrAddOperand(MIB, MO);
1773   }
1774   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1775     MachineOperand &MO = MI->getOperand(i);
1776     MIB = X86InstrAddOperand(MIB, MO);
1777   }
1778   return MIB;
1779 }
1780
1781 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1782                               SmallVector<MachineOperand,4> &MOs,
1783                               MachineInstr *MI, const TargetInstrInfo &TII) {
1784   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1785   MachineInstrBuilder MIB(NewMI);
1786
1787   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1788     MachineOperand &MO = MI->getOperand(i);
1789     if (i == OpNo) {
1790       assert(MO.isRegister() && "Expected to fold into reg operand!");
1791       unsigned NumAddrOps = MOs.size();
1792       for (unsigned i = 0; i != NumAddrOps; ++i)
1793         MIB = X86InstrAddOperand(MIB, MOs[i]);
1794       if (NumAddrOps < 4)  // FrameIndex only
1795         MIB.addImm(1).addReg(0).addImm(0);
1796     } else {
1797       MIB = X86InstrAddOperand(MIB, MO);
1798     }
1799   }
1800   return MIB;
1801 }
1802
1803 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1804                                 SmallVector<MachineOperand,4> &MOs,
1805                                 MachineInstr *MI) {
1806   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1807
1808   unsigned NumAddrOps = MOs.size();
1809   for (unsigned i = 0; i != NumAddrOps; ++i)
1810     MIB = X86InstrAddOperand(MIB, MOs[i]);
1811   if (NumAddrOps < 4)  // FrameIndex only
1812     MIB.addImm(1).addReg(0).addImm(0);
1813   return MIB.addImm(0);
1814 }
1815
1816 MachineInstr*
1817 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1818                                 SmallVector<MachineOperand,4> &MOs) const {
1819   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1820   bool isTwoAddrFold = false;
1821   unsigned NumOps = MI->getDesc().getNumOperands();
1822   bool isTwoAddr = NumOps > 1 &&
1823     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1824
1825   MachineInstr *NewMI = NULL;
1826   // Folding a memory location into the two-address part of a two-address
1827   // instruction is different than folding it other places.  It requires
1828   // replacing the *two* registers with the memory location.
1829   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1830       MI->getOperand(0).isRegister() &&
1831       MI->getOperand(1).isRegister() &&
1832       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1833     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1834     isTwoAddrFold = true;
1835   } else if (i == 0) { // If operand 0
1836     if (MI->getOpcode() == X86::MOV16r0)
1837       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1838     else if (MI->getOpcode() == X86::MOV32r0)
1839       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1840     else if (MI->getOpcode() == X86::MOV64r0)
1841       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1842     else if (MI->getOpcode() == X86::MOV8r0)
1843       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1844     if (NewMI) {
1845       NewMI->copyKillDeadInfo(MI);
1846       return NewMI;
1847     }
1848
1849     OpcodeTablePtr = &RegOp2MemOpTable0;
1850   } else if (i == 1) {
1851     OpcodeTablePtr = &RegOp2MemOpTable1;
1852   } else if (i == 2) {
1853     OpcodeTablePtr = &RegOp2MemOpTable2;
1854   }
1855
1856   // If table selected...
1857   if (OpcodeTablePtr) {
1858     // Find the Opcode to fuse
1859     DenseMap<unsigned*, unsigned>::iterator I =
1860       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1861     if (I != OpcodeTablePtr->end()) {
1862       if (isTwoAddrFold)
1863         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1864       else
1865         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1866       NewMI->copyKillDeadInfo(MI);
1867       return NewMI;
1868     }
1869   }
1870
1871   // No fusion
1872   if (PrintFailedFusing)
1873     cerr << "We failed to fuse operand " << i << *MI;
1874   return NULL;
1875 }
1876
1877
1878 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1879                                               MachineInstr *MI,
1880                                               SmallVectorImpl<unsigned> &Ops,
1881                                               int FrameIndex) const {
1882   // Check switch flag
1883   if (NoFusing) return NULL;
1884
1885   const MachineFrameInfo *MFI = MF.getFrameInfo();
1886   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1887   // FIXME: Move alignment requirement into tables?
1888   if (Alignment < 16) {
1889     switch (MI->getOpcode()) {
1890     default: break;
1891     // Not always safe to fold movsd into these instructions since their load
1892     // folding variants expects the address to be 16 byte aligned.
1893     case X86::FsANDNPDrr:
1894     case X86::FsANDNPSrr:
1895     case X86::FsANDPDrr:
1896     case X86::FsANDPSrr:
1897     case X86::FsORPDrr:
1898     case X86::FsORPSrr:
1899     case X86::FsXORPDrr:
1900     case X86::FsXORPSrr:
1901       return NULL;
1902     }
1903   }
1904
1905   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1906     unsigned NewOpc = 0;
1907     switch (MI->getOpcode()) {
1908     default: return NULL;
1909     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1910     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1911     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1912     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1913     }
1914     // Change to CMPXXri r, 0 first.
1915     MI->setDesc(get(NewOpc));
1916     MI->getOperand(1).ChangeToImmediate(0);
1917   } else if (Ops.size() != 1)
1918     return NULL;
1919
1920   SmallVector<MachineOperand,4> MOs;
1921   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1922   return foldMemoryOperand(MI, Ops[0], MOs);
1923 }
1924
1925 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1926                                               MachineInstr *MI,
1927                                               SmallVectorImpl<unsigned> &Ops,
1928                                               MachineInstr *LoadMI) const {
1929   // Check switch flag
1930   if (NoFusing) return NULL;
1931
1932   unsigned Alignment = 0;
1933   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1934     const MachineMemOperand &MRO = LoadMI->getMemOperand(i);
1935     unsigned Align = MRO.getAlignment();
1936     if (Align > Alignment)
1937       Alignment = Align;
1938   }
1939
1940   // FIXME: Move alignment requirement into tables?
1941   if (Alignment < 16) {
1942     switch (MI->getOpcode()) {
1943     default: break;
1944     // Not always safe to fold movsd into these instructions since their load
1945     // folding variants expects the address to be 16 byte aligned.
1946     case X86::FsANDNPDrr:
1947     case X86::FsANDNPSrr:
1948     case X86::FsANDPDrr:
1949     case X86::FsANDPSrr:
1950     case X86::FsORPDrr:
1951     case X86::FsORPSrr:
1952     case X86::FsXORPDrr:
1953     case X86::FsXORPSrr:
1954       return NULL;
1955     }
1956   }
1957
1958   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1959     unsigned NewOpc = 0;
1960     switch (MI->getOpcode()) {
1961     default: return NULL;
1962     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1963     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1964     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1965     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1966     }
1967     // Change to CMPXXri r, 0 first.
1968     MI->setDesc(get(NewOpc));
1969     MI->getOperand(1).ChangeToImmediate(0);
1970   } else if (Ops.size() != 1)
1971     return NULL;
1972
1973   SmallVector<MachineOperand,4> MOs;
1974   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1975   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1976     MOs.push_back(LoadMI->getOperand(i));
1977   return foldMemoryOperand(MI, Ops[0], MOs);
1978 }
1979
1980
1981 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1982                                         SmallVectorImpl<unsigned> &Ops) const {
1983   // Check switch flag
1984   if (NoFusing) return 0;
1985
1986   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1987     switch (MI->getOpcode()) {
1988     default: return false;
1989     case X86::TEST8rr:
1990     case X86::TEST16rr:
1991     case X86::TEST32rr:
1992     case X86::TEST64rr:
1993       return true;
1994     }
1995   }
1996
1997   if (Ops.size() != 1)
1998     return false;
1999
2000   unsigned OpNum = Ops[0];
2001   unsigned Opc = MI->getOpcode();
2002   unsigned NumOps = MI->getDesc().getNumOperands();
2003   bool isTwoAddr = NumOps > 1 &&
2004     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2005
2006   // Folding a memory location into the two-address part of a two-address
2007   // instruction is different than folding it other places.  It requires
2008   // replacing the *two* registers with the memory location.
2009   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2010   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2011     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2012   } else if (OpNum == 0) { // If operand 0
2013     switch (Opc) {
2014     case X86::MOV16r0:
2015     case X86::MOV32r0:
2016     case X86::MOV64r0:
2017     case X86::MOV8r0:
2018       return true;
2019     default: break;
2020     }
2021     OpcodeTablePtr = &RegOp2MemOpTable0;
2022   } else if (OpNum == 1) {
2023     OpcodeTablePtr = &RegOp2MemOpTable1;
2024   } else if (OpNum == 2) {
2025     OpcodeTablePtr = &RegOp2MemOpTable2;
2026   }
2027
2028   if (OpcodeTablePtr) {
2029     // Find the Opcode to fuse
2030     DenseMap<unsigned*, unsigned>::iterator I =
2031       OpcodeTablePtr->find((unsigned*)Opc);
2032     if (I != OpcodeTablePtr->end())
2033       return true;
2034   }
2035   return false;
2036 }
2037
2038 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2039                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2040                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2041   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2042     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2043   if (I == MemOp2RegOpTable.end())
2044     return false;
2045   unsigned Opc = I->second.first;
2046   unsigned Index = I->second.second & 0xf;
2047   bool FoldedLoad = I->second.second & (1 << 4);
2048   bool FoldedStore = I->second.second & (1 << 5);
2049   if (UnfoldLoad && !FoldedLoad)
2050     return false;
2051   UnfoldLoad &= FoldedLoad;
2052   if (UnfoldStore && !FoldedStore)
2053     return false;
2054   UnfoldStore &= FoldedStore;
2055
2056   const TargetInstrDesc &TID = get(Opc);
2057   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2058   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2059     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2060   SmallVector<MachineOperand,4> AddrOps;
2061   SmallVector<MachineOperand,2> BeforeOps;
2062   SmallVector<MachineOperand,2> AfterOps;
2063   SmallVector<MachineOperand,4> ImpOps;
2064   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2065     MachineOperand &Op = MI->getOperand(i);
2066     if (i >= Index && i < Index+4)
2067       AddrOps.push_back(Op);
2068     else if (Op.isRegister() && Op.isImplicit())
2069       ImpOps.push_back(Op);
2070     else if (i < Index)
2071       BeforeOps.push_back(Op);
2072     else if (i > Index)
2073       AfterOps.push_back(Op);
2074   }
2075
2076   // Emit the load instruction.
2077   if (UnfoldLoad) {
2078     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2079     if (UnfoldStore) {
2080       // Address operands cannot be marked isKill.
2081       for (unsigned i = 1; i != 5; ++i) {
2082         MachineOperand &MO = NewMIs[0]->getOperand(i);
2083         if (MO.isRegister())
2084           MO.setIsKill(false);
2085       }
2086     }
2087   }
2088
2089   // Emit the data processing instruction.
2090   MachineInstr *DataMI = new MachineInstr(TID, true);
2091   MachineInstrBuilder MIB(DataMI);
2092
2093   if (FoldedStore)
2094     MIB.addReg(Reg, true);
2095   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2096     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2097   if (FoldedLoad)
2098     MIB.addReg(Reg);
2099   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2100     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2101   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2102     MachineOperand &MO = ImpOps[i];
2103     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2104   }
2105   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2106   unsigned NewOpc = 0;
2107   switch (DataMI->getOpcode()) {
2108   default: break;
2109   case X86::CMP64ri32:
2110   case X86::CMP32ri:
2111   case X86::CMP16ri:
2112   case X86::CMP8ri: {
2113     MachineOperand &MO0 = DataMI->getOperand(0);
2114     MachineOperand &MO1 = DataMI->getOperand(1);
2115     if (MO1.getImm() == 0) {
2116       switch (DataMI->getOpcode()) {
2117       default: break;
2118       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2119       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2120       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2121       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2122       }
2123       DataMI->setDesc(get(NewOpc));
2124       MO1.ChangeToRegister(MO0.getReg(), false);
2125     }
2126   }
2127   }
2128   NewMIs.push_back(DataMI);
2129
2130   // Emit the store instruction.
2131   if (UnfoldStore) {
2132     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2133     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2134       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2135     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2136   }
2137
2138   return true;
2139 }
2140
2141 bool
2142 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2143                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2144   if (!N->isTargetOpcode())
2145     return false;
2146
2147   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2148     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2149   if (I == MemOp2RegOpTable.end())
2150     return false;
2151   unsigned Opc = I->second.first;
2152   unsigned Index = I->second.second & 0xf;
2153   bool FoldedLoad = I->second.second & (1 << 4);
2154   bool FoldedStore = I->second.second & (1 << 5);
2155   const TargetInstrDesc &TID = get(Opc);
2156   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2157   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2158     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2159   std::vector<SDOperand> AddrOps;
2160   std::vector<SDOperand> BeforeOps;
2161   std::vector<SDOperand> AfterOps;
2162   unsigned NumOps = N->getNumOperands();
2163   for (unsigned i = 0; i != NumOps-1; ++i) {
2164     SDOperand Op = N->getOperand(i);
2165     if (i >= Index && i < Index+4)
2166       AddrOps.push_back(Op);
2167     else if (i < Index)
2168       BeforeOps.push_back(Op);
2169     else if (i > Index)
2170       AfterOps.push_back(Op);
2171   }
2172   SDOperand Chain = N->getOperand(NumOps-1);
2173   AddrOps.push_back(Chain);
2174
2175   // Emit the load instruction.
2176   SDNode *Load = 0;
2177   if (FoldedLoad) {
2178     MVT::ValueType VT = *RC->vt_begin();
2179     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2180                              MVT::Other, &AddrOps[0], AddrOps.size());
2181     NewNodes.push_back(Load);
2182   }
2183
2184   // Emit the data processing instruction.
2185   std::vector<MVT::ValueType> VTs;
2186   const TargetRegisterClass *DstRC = 0;
2187   if (TID.getNumDefs() > 0) {
2188     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2189     DstRC = DstTOI.isLookupPtrRegClass()
2190       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2191     VTs.push_back(*DstRC->vt_begin());
2192   }
2193   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2194     MVT::ValueType VT = N->getValueType(i);
2195     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2196       VTs.push_back(VT);
2197   }
2198   if (Load)
2199     BeforeOps.push_back(SDOperand(Load, 0));
2200   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2201   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2202   NewNodes.push_back(NewNode);
2203
2204   // Emit the store instruction.
2205   if (FoldedStore) {
2206     AddrOps.pop_back();
2207     AddrOps.push_back(SDOperand(NewNode, 0));
2208     AddrOps.push_back(Chain);
2209     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2210                                       MVT::Other, &AddrOps[0], AddrOps.size());
2211     NewNodes.push_back(Store);
2212   }
2213
2214   return true;
2215 }
2216
2217 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2218                                       bool UnfoldLoad, bool UnfoldStore) const {
2219   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2220     MemOp2RegOpTable.find((unsigned*)Opc);
2221   if (I == MemOp2RegOpTable.end())
2222     return 0;
2223   bool FoldedLoad = I->second.second & (1 << 4);
2224   bool FoldedStore = I->second.second & (1 << 5);
2225   if (UnfoldLoad && !FoldedLoad)
2226     return 0;
2227   if (UnfoldStore && !FoldedStore)
2228     return 0;
2229   return I->second.first;
2230 }
2231
2232 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2233   if (MBB.empty()) return false;
2234
2235   switch (MBB.back().getOpcode()) {
2236   case X86::TCRETURNri:
2237   case X86::TCRETURNdi:
2238   case X86::RET:     // Return.
2239   case X86::RETI:
2240   case X86::TAILJMPd:
2241   case X86::TAILJMPr:
2242   case X86::TAILJMPm:
2243   case X86::JMP:     // Uncond branch.
2244   case X86::JMP32r:  // Indirect branch.
2245   case X86::JMP64r:  // Indirect branch (64-bit).
2246   case X86::JMP32m:  // Indirect branch through mem.
2247   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2248     return true;
2249   default: return false;
2250   }
2251 }
2252
2253 bool X86InstrInfo::
2254 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2255   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2256   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2257   return false;
2258 }
2259
2260 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2261   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2262   if (Subtarget->is64Bit())
2263     return &X86::GR64RegClass;
2264   else
2265     return &X86::GR32RegClass;
2266 }
2267
2268 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2269   switch (Desc->TSFlags & X86II::ImmMask) {
2270   case X86II::Imm8:   return 1;
2271   case X86II::Imm16:  return 2;
2272   case X86II::Imm32:  return 4;
2273   case X86II::Imm64:  return 8;
2274   default: assert(0 && "Immediate size not set!");
2275     return 0;
2276   }
2277 }
2278
2279 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2280 /// e.g. r8, xmm8, etc.
2281 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2282   if (!MO.isRegister()) return false;
2283   switch (MO.getReg()) {
2284   default: break;
2285   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2286   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2287   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2288   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2289   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2290   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2291   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2292   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2293   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2294   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2295     return true;
2296   }
2297   return false;
2298 }
2299
2300
2301 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2302 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2303 /// size, and 3) use of X86-64 extended registers.
2304 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2305   unsigned REX = 0;
2306   const TargetInstrDesc &Desc = MI.getDesc();
2307
2308   // Pseudo instructions do not need REX prefix byte.
2309   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2310     return 0;
2311   if (Desc.TSFlags & X86II::REX_W)
2312     REX |= 1 << 3;
2313
2314   unsigned NumOps = Desc.getNumOperands();
2315   if (NumOps) {
2316     bool isTwoAddr = NumOps > 1 &&
2317       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2318
2319     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2320     unsigned i = isTwoAddr ? 1 : 0;
2321     for (unsigned e = NumOps; i != e; ++i) {
2322       const MachineOperand& MO = MI.getOperand(i);
2323       if (MO.isRegister()) {
2324         unsigned Reg = MO.getReg();
2325         if (isX86_64NonExtLowByteReg(Reg))
2326           REX |= 0x40;
2327       }
2328     }
2329
2330     switch (Desc.TSFlags & X86II::FormMask) {
2331     case X86II::MRMInitReg:
2332       if (isX86_64ExtendedReg(MI.getOperand(0)))
2333         REX |= (1 << 0) | (1 << 2);
2334       break;
2335     case X86II::MRMSrcReg: {
2336       if (isX86_64ExtendedReg(MI.getOperand(0)))
2337         REX |= 1 << 2;
2338       i = isTwoAddr ? 2 : 1;
2339       for (unsigned e = NumOps; i != e; ++i) {
2340         const MachineOperand& MO = MI.getOperand(i);
2341         if (isX86_64ExtendedReg(MO))
2342           REX |= 1 << 0;
2343       }
2344       break;
2345     }
2346     case X86II::MRMSrcMem: {
2347       if (isX86_64ExtendedReg(MI.getOperand(0)))
2348         REX |= 1 << 2;
2349       unsigned Bit = 0;
2350       i = isTwoAddr ? 2 : 1;
2351       for (; i != NumOps; ++i) {
2352         const MachineOperand& MO = MI.getOperand(i);
2353         if (MO.isRegister()) {
2354           if (isX86_64ExtendedReg(MO))
2355             REX |= 1 << Bit;
2356           Bit++;
2357         }
2358       }
2359       break;
2360     }
2361     case X86II::MRM0m: case X86II::MRM1m:
2362     case X86II::MRM2m: case X86II::MRM3m:
2363     case X86II::MRM4m: case X86II::MRM5m:
2364     case X86II::MRM6m: case X86II::MRM7m:
2365     case X86II::MRMDestMem: {
2366       unsigned e = isTwoAddr ? 5 : 4;
2367       i = isTwoAddr ? 1 : 0;
2368       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2369         REX |= 1 << 2;
2370       unsigned Bit = 0;
2371       for (; i != e; ++i) {
2372         const MachineOperand& MO = MI.getOperand(i);
2373         if (MO.isRegister()) {
2374           if (isX86_64ExtendedReg(MO))
2375             REX |= 1 << Bit;
2376           Bit++;
2377         }
2378       }
2379       break;
2380     }
2381     default: {
2382       if (isX86_64ExtendedReg(MI.getOperand(0)))
2383         REX |= 1 << 0;
2384       i = isTwoAddr ? 2 : 1;
2385       for (unsigned e = NumOps; i != e; ++i) {
2386         const MachineOperand& MO = MI.getOperand(i);
2387         if (isX86_64ExtendedReg(MO))
2388           REX |= 1 << 2;
2389       }
2390       break;
2391     }
2392     }
2393   }
2394   return REX;
2395 }
2396
2397 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2398 /// relative block address instruction
2399 ///
2400 static unsigned sizePCRelativeBlockAddress() {
2401   return 4;
2402 }
2403
2404 /// sizeGlobalAddress - Give the size of the emission of this global address
2405 ///
2406 static unsigned sizeGlobalAddress(bool dword) {
2407   return dword ? 8 : 4;
2408 }
2409
2410 /// sizeConstPoolAddress - Give the size of the emission of this constant
2411 /// pool address
2412 ///
2413 static unsigned sizeConstPoolAddress(bool dword) {
2414   return dword ? 8 : 4;
2415 }
2416
2417 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2418 /// symbol
2419 ///
2420 static unsigned sizeExternalSymbolAddress(bool dword) {
2421   return dword ? 8 : 4;
2422 }
2423
2424 /// sizeJumpTableAddress - Give the size of the emission of this jump
2425 /// table address
2426 ///
2427 static unsigned sizeJumpTableAddress(bool dword) {
2428   return dword ? 8 : 4;
2429 }
2430
2431 static unsigned sizeConstant(unsigned Size) {
2432   return Size;
2433 }
2434
2435 static unsigned sizeRegModRMByte(){
2436   return 1;
2437 }
2438
2439 static unsigned sizeSIBByte(){
2440   return 1;
2441 }
2442
2443 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2444   unsigned FinalSize = 0;
2445   // If this is a simple integer displacement that doesn't require a relocation.
2446   if (!RelocOp) {
2447     FinalSize += sizeConstant(4);
2448     return FinalSize;
2449   }
2450
2451   // Otherwise, this is something that requires a relocation.
2452   if (RelocOp->isGlobalAddress()) {
2453     FinalSize += sizeGlobalAddress(false);
2454   } else if (RelocOp->isConstantPoolIndex()) {
2455     FinalSize += sizeConstPoolAddress(false);
2456   } else if (RelocOp->isJumpTableIndex()) {
2457     FinalSize += sizeJumpTableAddress(false);
2458   } else {
2459     assert(0 && "Unknown value to relocate!");
2460   }
2461   return FinalSize;
2462 }
2463
2464 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2465                                     bool IsPIC, bool Is64BitMode) {
2466   const MachineOperand &Op3 = MI.getOperand(Op+3);
2467   int DispVal = 0;
2468   const MachineOperand *DispForReloc = 0;
2469   unsigned FinalSize = 0;
2470
2471   // Figure out what sort of displacement we have to handle here.
2472   if (Op3.isGlobalAddress()) {
2473     DispForReloc = &Op3;
2474   } else if (Op3.isConstantPoolIndex()) {
2475     if (Is64BitMode || IsPIC) {
2476       DispForReloc = &Op3;
2477     } else {
2478       DispVal = 1;
2479     }
2480   } else if (Op3.isJumpTableIndex()) {
2481     if (Is64BitMode || IsPIC) {
2482       DispForReloc = &Op3;
2483     } else {
2484       DispVal = 1;
2485     }
2486   } else {
2487     DispVal = 1;
2488   }
2489
2490   const MachineOperand &Base     = MI.getOperand(Op);
2491   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2492
2493   unsigned BaseReg = Base.getReg();
2494
2495   // Is a SIB byte needed?
2496   if (IndexReg.getReg() == 0 &&
2497       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2498     if (BaseReg == 0) {  // Just a displacement?
2499       // Emit special case [disp32] encoding
2500       ++FinalSize;
2501       FinalSize += getDisplacementFieldSize(DispForReloc);
2502     } else {
2503       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2504       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2505         // Emit simple indirect register encoding... [EAX] f.e.
2506         ++FinalSize;
2507       // Be pessimistic and assume it's a disp32, not a disp8
2508       } else {
2509         // Emit the most general non-SIB encoding: [REG+disp32]
2510         ++FinalSize;
2511         FinalSize += getDisplacementFieldSize(DispForReloc);
2512       }
2513     }
2514
2515   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2516     assert(IndexReg.getReg() != X86::ESP &&
2517            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2518
2519     bool ForceDisp32 = false;
2520     if (BaseReg == 0 || DispForReloc) {
2521       // Emit the normal disp32 encoding.
2522       ++FinalSize;
2523       ForceDisp32 = true;
2524     } else {
2525       ++FinalSize;
2526     }
2527
2528     FinalSize += sizeSIBByte();
2529
2530     // Do we need to output a displacement?
2531     if (DispVal != 0 || ForceDisp32) {
2532       FinalSize += getDisplacementFieldSize(DispForReloc);
2533     }
2534   }
2535   return FinalSize;
2536 }
2537
2538
2539 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2540                                     const TargetInstrDesc *Desc,
2541                                     bool IsPIC, bool Is64BitMode) {
2542
2543   unsigned Opcode = Desc->Opcode;
2544   unsigned FinalSize = 0;
2545
2546   // Emit the lock opcode prefix as needed.
2547   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2548
2549   // Emit the repeat opcode prefix as needed.
2550   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2551
2552   // Emit the operand size opcode prefix as needed.
2553   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2554
2555   // Emit the address size opcode prefix as needed.
2556   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2557
2558   bool Need0FPrefix = false;
2559   switch (Desc->TSFlags & X86II::Op0Mask) {
2560   case X86II::TB:  // Two-byte opcode prefix
2561   case X86II::T8:  // 0F 38
2562   case X86II::TA:  // 0F 3A
2563     Need0FPrefix = true;
2564     break;
2565   case X86II::REP: break; // already handled.
2566   case X86II::XS:   // F3 0F
2567     ++FinalSize;
2568     Need0FPrefix = true;
2569     break;
2570   case X86II::XD:   // F2 0F
2571     ++FinalSize;
2572     Need0FPrefix = true;
2573     break;
2574   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2575   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2576     ++FinalSize;
2577     break; // Two-byte opcode prefix
2578   default: assert(0 && "Invalid prefix!");
2579   case 0: break;  // No prefix!
2580   }
2581
2582   if (Is64BitMode) {
2583     // REX prefix
2584     unsigned REX = X86InstrInfo::determineREX(MI);
2585     if (REX)
2586       ++FinalSize;
2587   }
2588
2589   // 0x0F escape code must be emitted just before the opcode.
2590   if (Need0FPrefix)
2591     ++FinalSize;
2592
2593   switch (Desc->TSFlags & X86II::Op0Mask) {
2594   case X86II::T8:  // 0F 38
2595     ++FinalSize;
2596     break;
2597   case X86II::TA:    // 0F 3A
2598     ++FinalSize;
2599     break;
2600   }
2601
2602   // If this is a two-address instruction, skip one of the register operands.
2603   unsigned NumOps = Desc->getNumOperands();
2604   unsigned CurOp = 0;
2605   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2606     CurOp++;
2607
2608   switch (Desc->TSFlags & X86II::FormMask) {
2609   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2610   case X86II::Pseudo:
2611     // Remember the current PC offset, this is the PIC relocation
2612     // base address.
2613     switch (Opcode) {
2614     default:
2615       break;
2616     case TargetInstrInfo::INLINEASM: {
2617       const MachineFunction *MF = MI.getParent()->getParent();
2618       const char *AsmStr = MI.getOperand(0).getSymbolName();
2619       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2620       FinalSize += AI->getInlineAsmLength(AsmStr);
2621       break;
2622     }
2623     case TargetInstrInfo::LABEL:
2624       break;
2625     case TargetInstrInfo::IMPLICIT_DEF:
2626     case TargetInstrInfo::DECLARE:
2627     case X86::DWARF_LOC:
2628     case X86::FP_REG_KILL:
2629       break;
2630     case X86::MOVPC32r: {
2631       // This emits the "call" portion of this pseudo instruction.
2632       ++FinalSize;
2633       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2634       break;
2635     }
2636     }
2637     CurOp = NumOps;
2638     break;
2639   case X86II::RawFrm:
2640     ++FinalSize;
2641
2642     if (CurOp != NumOps) {
2643       const MachineOperand &MO = MI.getOperand(CurOp++);
2644       if (MO.isMachineBasicBlock()) {
2645         FinalSize += sizePCRelativeBlockAddress();
2646       } else if (MO.isGlobalAddress()) {
2647         FinalSize += sizeGlobalAddress(false);
2648       } else if (MO.isExternalSymbol()) {
2649         FinalSize += sizeExternalSymbolAddress(false);
2650       } else if (MO.isImmediate()) {
2651         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2652       } else {
2653         assert(0 && "Unknown RawFrm operand!");
2654       }
2655     }
2656     break;
2657
2658   case X86II::AddRegFrm:
2659     ++FinalSize;
2660
2661     if (CurOp != NumOps) {
2662       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2663       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2664       if (MO1.isImmediate())
2665         FinalSize += sizeConstant(Size);
2666       else {
2667         bool dword = false;
2668         if (Opcode == X86::MOV64ri)
2669           dword = true;
2670         if (MO1.isGlobalAddress()) {
2671           FinalSize += sizeGlobalAddress(dword);
2672         } else if (MO1.isExternalSymbol())
2673           FinalSize += sizeExternalSymbolAddress(dword);
2674         else if (MO1.isConstantPoolIndex())
2675           FinalSize += sizeConstPoolAddress(dword);
2676         else if (MO1.isJumpTableIndex())
2677           FinalSize += sizeJumpTableAddress(dword);
2678       }
2679     }
2680     break;
2681
2682   case X86II::MRMDestReg: {
2683     ++FinalSize;
2684     FinalSize += sizeRegModRMByte();
2685     CurOp += 2;
2686     if (CurOp != NumOps)
2687       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2688     break;
2689   }
2690   case X86II::MRMDestMem: {
2691     ++FinalSize;
2692     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2693     CurOp += 5;
2694     if (CurOp != NumOps)
2695       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2696     break;
2697   }
2698
2699   case X86II::MRMSrcReg:
2700     ++FinalSize;
2701     FinalSize += sizeRegModRMByte();
2702     CurOp += 2;
2703     if (CurOp != NumOps)
2704       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2705     break;
2706
2707   case X86II::MRMSrcMem: {
2708
2709     ++FinalSize;
2710     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2711     CurOp += 5;
2712     if (CurOp != NumOps)
2713       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2714     break;
2715   }
2716
2717   case X86II::MRM0r: case X86II::MRM1r:
2718   case X86II::MRM2r: case X86II::MRM3r:
2719   case X86II::MRM4r: case X86II::MRM5r:
2720   case X86II::MRM6r: case X86II::MRM7r:
2721     ++FinalSize;
2722     FinalSize += sizeRegModRMByte();
2723
2724     if (CurOp != NumOps) {
2725       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2726       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2727       if (MO1.isImmediate())
2728         FinalSize += sizeConstant(Size);
2729       else {
2730         bool dword = false;
2731         if (Opcode == X86::MOV64ri32)
2732           dword = true;
2733         if (MO1.isGlobalAddress()) {
2734           FinalSize += sizeGlobalAddress(dword);
2735         } else if (MO1.isExternalSymbol())
2736           FinalSize += sizeExternalSymbolAddress(dword);
2737         else if (MO1.isConstantPoolIndex())
2738           FinalSize += sizeConstPoolAddress(dword);
2739         else if (MO1.isJumpTableIndex())
2740           FinalSize += sizeJumpTableAddress(dword);
2741       }
2742     }
2743     break;
2744
2745   case X86II::MRM0m: case X86II::MRM1m:
2746   case X86II::MRM2m: case X86II::MRM3m:
2747   case X86II::MRM4m: case X86II::MRM5m:
2748   case X86II::MRM6m: case X86II::MRM7m: {
2749
2750     ++FinalSize;
2751     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2752     CurOp += 4;
2753
2754     if (CurOp != NumOps) {
2755       const MachineOperand &MO = MI.getOperand(CurOp++);
2756       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2757       if (MO.isImmediate())
2758         FinalSize += sizeConstant(Size);
2759       else {
2760         bool dword = false;
2761         if (Opcode == X86::MOV64mi32)
2762           dword = true;
2763         if (MO.isGlobalAddress()) {
2764           FinalSize += sizeGlobalAddress(dword);
2765         } else if (MO.isExternalSymbol())
2766           FinalSize += sizeExternalSymbolAddress(dword);
2767         else if (MO.isConstantPoolIndex())
2768           FinalSize += sizeConstPoolAddress(dword);
2769         else if (MO.isJumpTableIndex())
2770           FinalSize += sizeJumpTableAddress(dword);
2771       }
2772     }
2773     break;
2774   }
2775
2776   case X86II::MRMInitReg:
2777     ++FinalSize;
2778     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
2779     FinalSize += sizeRegModRMByte();
2780     ++CurOp;
2781     break;
2782   }
2783
2784   if (!Desc->isVariadic() && CurOp != NumOps) {
2785     cerr << "Cannot determine size: ";
2786     MI.dump();
2787     cerr << '\n';
2788     abort();
2789   }
2790
2791
2792   return FinalSize;
2793 }
2794
2795
2796 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
2797   const TargetInstrDesc &Desc = MI->getDesc();
2798   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
2799   bool Is64BitMode = ((X86Subtarget*)TM.getSubtargetImpl())->is64Bit();
2800   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
2801   if (Desc.getOpcode() == X86::MOVPC32r) {
2802     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
2803   }
2804   return Size;
2805 }