lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86InstrBuilder.h"
  17 #include "X86MachineFunctionInfo.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/DerivedTypes.h"
  21 #include "llvm/LLVMContext.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/CodeGen/PseudoSourceValue.h"
  29 #include "llvm/MC/MCInst.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/Debug.h"
  32 #include "llvm/Support/ErrorHandling.h"
  33 #include "llvm/Support/raw_ostream.h"
  34 #include "llvm/Target/TargetOptions.h"
  35 #include "llvm/MC/MCAsmInfo.h"
  36 #include <limits>
  37
  38 #define GET_INSTRINFO_CTOR
  39 #define GET_INSTRINFO_MC_DESC
  40 #include "X86GenInstrInfo.inc"
  41
  42 using namespace llvm;
  43
  44 static cl::opt<bool>
  45 NoFusing("disable-spill-fusing",
  46          cl::desc("Disable fusing of spill code into instructions"));
  47 static cl::opt<bool>
  48 PrintFailedFusing("print-failed-fuse-candidates",
  49                   cl::desc("Print instructions that the allocator wants to"
  50                            " fuse, but the X86 backend currently can't"),
  51                   cl::Hidden);
  52 static cl::opt<bool>
  53 ReMatPICStubLoad("remat-pic-stub-load",
  54                  cl::desc("Re-materialize load from stub in PIC mode"),
  55                  cl::init(false), cl::Hidden);
  56
  57 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  58   : X86GenInstrInfo((tm.getSubtarget<X86Subtarget>().is64Bit()
  59                      ? X86::ADJCALLSTACKDOWN64
  60                      : X86::ADJCALLSTACKDOWN32),
  61                     (tm.getSubtarget<X86Subtarget>().is64Bit()
  62                      ? X86::ADJCALLSTACKUP64
  63                      : X86::ADJCALLSTACKUP32)),
  64     TM(tm), RI(tm, *this) {
  65   enum {
  66     TB_NOT_REVERSABLE = 1U << 31,
  67     TB_FLAGS = TB_NOT_REVERSABLE
  68   };
  69
  70   static const unsigned OpTbl2Addr[][2] = {
  71     { X86::ADC32ri,     X86::ADC32mi },
  72     { X86::ADC32ri8,    X86::ADC32mi8 },
  73     { X86::ADC32rr,     X86::ADC32mr },
  74     { X86::ADC64ri32,   X86::ADC64mi32 },
  75     { X86::ADC64ri8,    X86::ADC64mi8 },
  76     { X86::ADC64rr,     X86::ADC64mr },
  77     { X86::ADD16ri,     X86::ADD16mi },
  78     { X86::ADD16ri8,    X86::ADD16mi8 },
  79     { X86::ADD16ri_DB,  X86::ADD16mi  | TB_NOT_REVERSABLE },
  80     { X86::ADD16ri8_DB, X86::ADD16mi8 | TB_NOT_REVERSABLE },
  81     { X86::ADD16rr,     X86::ADD16mr },
  82     { X86::ADD16rr_DB,  X86::ADD16mr | TB_NOT_REVERSABLE },
  83     { X86::ADD32ri,     X86::ADD32mi },
  84     { X86::ADD32ri8,    X86::ADD32mi8 },
  85     { X86::ADD32ri_DB,  X86::ADD32mi | TB_NOT_REVERSABLE },
  86     { X86::ADD32ri8_DB, X86::ADD32mi8 | TB_NOT_REVERSABLE },
  87     { X86::ADD32rr,     X86::ADD32mr },
  88     { X86::ADD32rr_DB,  X86::ADD32mr | TB_NOT_REVERSABLE },
  89     { X86::ADD64ri32,   X86::ADD64mi32 },
  90     { X86::ADD64ri8,    X86::ADD64mi8 },
  91     { X86::ADD64ri32_DB,X86::ADD64mi32 | TB_NOT_REVERSABLE },
  92     { X86::ADD64ri8_DB, X86::ADD64mi8 | TB_NOT_REVERSABLE },
  93     { X86::ADD64rr,     X86::ADD64mr },
  94     { X86::ADD64rr_DB,  X86::ADD64mr | TB_NOT_REVERSABLE },
  95     { X86::ADD8ri,      X86::ADD8mi },
  96     { X86::ADD8rr,      X86::ADD8mr },
  97     { X86::AND16ri,     X86::AND16mi },
  98     { X86::AND16ri8,    X86::AND16mi8 },
  99     { X86::AND16rr,     X86::AND16mr },
 100     { X86::AND32ri,     X86::AND32mi },
 101     { X86::AND32ri8,    X86::AND32mi8 },
 102     { X86::AND32rr,     X86::AND32mr },
 103     { X86::AND64ri32,   X86::AND64mi32 },
 104     { X86::AND64ri8,    X86::AND64mi8 },
 105     { X86::AND64rr,     X86::AND64mr },
 106     { X86::AND8ri,      X86::AND8mi },
 107     { X86::AND8rr,      X86::AND8mr },
 108     { X86::DEC16r,      X86::DEC16m },
 109     { X86::DEC32r,      X86::DEC32m },
 110     { X86::DEC64_16r,   X86::DEC64_16m },
 111     { X86::DEC64_32r,   X86::DEC64_32m },
 112     { X86::DEC64r,      X86::DEC64m },
 113     { X86::DEC8r,       X86::DEC8m },
 114     { X86::INC16r,      X86::INC16m },
 115     { X86::INC32r,      X86::INC32m },
 116     { X86::INC64_16r,   X86::INC64_16m },
 117     { X86::INC64_32r,   X86::INC64_32m },
 118     { X86::INC64r,      X86::INC64m },
 119     { X86::INC8r,       X86::INC8m },
 120     { X86::NEG16r,      X86::NEG16m },
 121     { X86::NEG32r,      X86::NEG32m },
 122     { X86::NEG64r,      X86::NEG64m },
 123     { X86::NEG8r,       X86::NEG8m },
 124     { X86::NOT16r,      X86::NOT16m },
 125     { X86::NOT32r,      X86::NOT32m },
 126     { X86::NOT64r,      X86::NOT64m },
 127     { X86::NOT8r,       X86::NOT8m },
 128     { X86::OR16ri,      X86::OR16mi },
 129     { X86::OR16ri8,     X86::OR16mi8 },
 130     { X86::OR16rr,      X86::OR16mr },
 131     { X86::OR32ri,      X86::OR32mi },
 132     { X86::OR32ri8,     X86::OR32mi8 },
 133     { X86::OR32rr,      X86::OR32mr },
 134     { X86::OR64ri32,    X86::OR64mi32 },
 135     { X86::OR64ri8,     X86::OR64mi8 },
 136     { X86::OR64rr,      X86::OR64mr },
 137     { X86::OR8ri,       X86::OR8mi },
 138     { X86::OR8rr,       X86::OR8mr },
 139     { X86::ROL16r1,     X86::ROL16m1 },
 140     { X86::ROL16rCL,    X86::ROL16mCL },
 141     { X86::ROL16ri,     X86::ROL16mi },
 142     { X86::ROL32r1,     X86::ROL32m1 },
 143     { X86::ROL32rCL,    X86::ROL32mCL },
 144     { X86::ROL32ri,     X86::ROL32mi },
 145     { X86::ROL64r1,     X86::ROL64m1 },
 146     { X86::ROL64rCL,    X86::ROL64mCL },
 147     { X86::ROL64ri,     X86::ROL64mi },
 148     { X86::ROL8r1,      X86::ROL8m1 },
 149     { X86::ROL8rCL,     X86::ROL8mCL },
 150     { X86::ROL8ri,      X86::ROL8mi },
 151     { X86::ROR16r1,     X86::ROR16m1 },
 152     { X86::ROR16rCL,    X86::ROR16mCL },
 153     { X86::ROR16ri,     X86::ROR16mi },
 154     { X86::ROR32r1,     X86::ROR32m1 },
 155     { X86::ROR32rCL,    X86::ROR32mCL },
 156     { X86::ROR32ri,     X86::ROR32mi },
 157     { X86::ROR64r1,     X86::ROR64m1 },
 158     { X86::ROR64rCL,    X86::ROR64mCL },
 159     { X86::ROR64ri,     X86::ROR64mi },
 160     { X86::ROR8r1,      X86::ROR8m1 },
 161     { X86::ROR8rCL,     X86::ROR8mCL },
 162     { X86::ROR8ri,      X86::ROR8mi },
 163     { X86::SAR16r1,     X86::SAR16m1 },
 164     { X86::SAR16rCL,    X86::SAR16mCL },
 165     { X86::SAR16ri,     X86::SAR16mi },
 166     { X86::SAR32r1,     X86::SAR32m1 },
 167     { X86::SAR32rCL,    X86::SAR32mCL },
 168     { X86::SAR32ri,     X86::SAR32mi },
 169     { X86::SAR64r1,     X86::SAR64m1 },
 170     { X86::SAR64rCL,    X86::SAR64mCL },
 171     { X86::SAR64ri,     X86::SAR64mi },
 172     { X86::SAR8r1,      X86::SAR8m1 },
 173     { X86::SAR8rCL,     X86::SAR8mCL },
 174     { X86::SAR8ri,      X86::SAR8mi },
 175     { X86::SBB32ri,     X86::SBB32mi },
 176     { X86::SBB32ri8,    X86::SBB32mi8 },
 177     { X86::SBB32rr,     X86::SBB32mr },
 178     { X86::SBB64ri32,   X86::SBB64mi32 },
 179     { X86::SBB64ri8,    X86::SBB64mi8 },
 180     { X86::SBB64rr,     X86::SBB64mr },
 181     { X86::SHL16rCL,    X86::SHL16mCL },
 182     { X86::SHL16ri,     X86::SHL16mi },
 183     { X86::SHL32rCL,    X86::SHL32mCL },
 184     { X86::SHL32ri,     X86::SHL32mi },
 185     { X86::SHL64rCL,    X86::SHL64mCL },
 186     { X86::SHL64ri,     X86::SHL64mi },
 187     { X86::SHL8rCL,     X86::SHL8mCL },
 188     { X86::SHL8ri,      X86::SHL8mi },
 189     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 190     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 191     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 192     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 193     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 194     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 195     { X86::SHR16r1,     X86::SHR16m1 },
 196     { X86::SHR16rCL,    X86::SHR16mCL },
 197     { X86::SHR16ri,     X86::SHR16mi },
 198     { X86::SHR32r1,     X86::SHR32m1 },
 199     { X86::SHR32rCL,    X86::SHR32mCL },
 200     { X86::SHR32ri,     X86::SHR32mi },
 201     { X86::SHR64r1,     X86::SHR64m1 },
 202     { X86::SHR64rCL,    X86::SHR64mCL },
 203     { X86::SHR64ri,     X86::SHR64mi },
 204     { X86::SHR8r1,      X86::SHR8m1 },
 205     { X86::SHR8rCL,     X86::SHR8mCL },
 206     { X86::SHR8ri,      X86::SHR8mi },
 207     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 208     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 209     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 210     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 211     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 212     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 213     { X86::SUB16ri,     X86::SUB16mi },
 214     { X86::SUB16ri8,    X86::SUB16mi8 },
 215     { X86::SUB16rr,     X86::SUB16mr },
 216     { X86::SUB32ri,     X86::SUB32mi },
 217     { X86::SUB32ri8,    X86::SUB32mi8 },
 218     { X86::SUB32rr,     X86::SUB32mr },
 219     { X86::SUB64ri32,   X86::SUB64mi32 },
 220     { X86::SUB64ri8,    X86::SUB64mi8 },
 221     { X86::SUB64rr,     X86::SUB64mr },
 222     { X86::SUB8ri,      X86::SUB8mi },
 223     { X86::SUB8rr,      X86::SUB8mr },
 224     { X86::XOR16ri,     X86::XOR16mi },
 225     { X86::XOR16ri8,    X86::XOR16mi8 },
 226     { X86::XOR16rr,     X86::XOR16mr },
 227     { X86::XOR32ri,     X86::XOR32mi },
 228     { X86::XOR32ri8,    X86::XOR32mi8 },
 229     { X86::XOR32rr,     X86::XOR32mr },
 230     { X86::XOR64ri32,   X86::XOR64mi32 },
 231     { X86::XOR64ri8,    X86::XOR64mi8 },
 232     { X86::XOR64rr,     X86::XOR64mr },
 233     { X86::XOR8ri,      X86::XOR8mi },
 234     { X86::XOR8rr,      X86::XOR8mr }
 235   };
 236
 237   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 238     unsigned RegOp = OpTbl2Addr[i][0];
 239     unsigned MemOp = OpTbl2Addr[i][1] & ~TB_FLAGS;
 240     assert(!RegOp2MemOpTable2Addr.count(RegOp) && "Duplicated entries?");
 241     RegOp2MemOpTable2Addr[RegOp] = std::make_pair(MemOp, 0U);
 242
 243     // If this is not a reversible operation (because there is a many->one)
 244     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 245     if (OpTbl2Addr[i][1] & TB_NOT_REVERSABLE)
 246       continue;
 247
 248     // Index 0, folded load and store, no alignment requirement.
 249     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 250
 251     assert(!MemOp2RegOpTable.count(MemOp) &&
 252             "Duplicated entries in unfolding maps?");
 253     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 254   }
 255
 256   // If the third value is 1, then it's folding either a load or a store.
 257   static const unsigned OpTbl0[][4] = {
 258     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 259     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 260     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 261     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 262     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 263     { X86::WINCALL64r,  X86::WINCALL64m, 1, 0 },
 264     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 265     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 266     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 267     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 268     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 269     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 270     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 271     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 272     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 273     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 274     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 275     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 276     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 277     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 278     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 279     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 280     { X86::FsMOVAPDrr,  X86::MOVSDmr | TB_NOT_REVERSABLE , 0, 0 },
 281     { X86::FsMOVAPSrr,  X86::MOVSSmr | TB_NOT_REVERSABLE , 0, 0 },
 282     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 283     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 284     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 285     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 286     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 287     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 288     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 289     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 290     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 291     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 292     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 293     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 294     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 295     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 296     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 297     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 298     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 299     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 300     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 301     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 302     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 303     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 304     { X86::VMOVAPDYrr,  X86::VMOVAPDYmr, 0, 32 },
 305     { X86::VMOVAPSYrr,  X86::VMOVAPSYmr, 0, 32 },
 306     { X86::VMOVDQAYrr,  X86::VMOVDQAYmr, 0, 32 },
 307     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 308     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 309     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 310     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 311     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 312     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 313     { X86::VMOVUPDYrr,  X86::VMOVUPDYmr, 0, 0 },
 314     { X86::VMOVUPSYrr,  X86::VMOVUPSYmr, 0, 0 },
 315     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 316     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 317     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 318     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 319     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 320     { X86::SETAr,       X86::SETAm, 0, 0 },
 321     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 322     { X86::SETBr,       X86::SETBm, 0, 0 },
 323     { X86::SETEr,       X86::SETEm, 0, 0 },
 324     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 325     { X86::SETGr,       X86::SETGm, 0, 0 },
 326     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 327     { X86::SETLr,       X86::SETLm, 0, 0 },
 328     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 329     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 330     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 331     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 332     { X86::SETOr,       X86::SETOm, 0, 0 },
 333     { X86::SETPr,       X86::SETPm, 0, 0 },
 334     { X86::SETSr,       X86::SETSm, 0, 0 },
 335     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 336     { X86::TAILJMPr64,  X86::TAILJMPm64, 1, 0 },
 337     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 338     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 339     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 340     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 341   };
 342
 343   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 344     unsigned RegOp      = OpTbl0[i][0];
 345     unsigned MemOp      = OpTbl0[i][1] & ~TB_FLAGS;
 346     unsigned FoldedLoad = OpTbl0[i][2];
 347     unsigned Align      = OpTbl0[i][3];
 348     assert(!RegOp2MemOpTable0.count(RegOp) && "Duplicated entries?");
 349     RegOp2MemOpTable0[RegOp] = std::make_pair(MemOp, Align);
 350
 351     // If this is not a reversible operation (because there is a many->one)
 352     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 353     if (OpTbl0[i][1] & TB_NOT_REVERSABLE)
 354       continue;
 355
 356     // Index 0, folded load or store.
 357     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 358     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicated entries?");
 359     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 360   }
 361
 362   static const unsigned OpTbl1[][3] = {
 363     { X86::CMP16rr,         X86::CMP16rm, 0 },
 364     { X86::CMP32rr,         X86::CMP32rm, 0 },
 365     { X86::CMP64rr,         X86::CMP64rm, 0 },
 366     { X86::CMP8rr,          X86::CMP8rm, 0 },
 367     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 368     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 369     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 370     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 371     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 372     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 373     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 374     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 375     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 376     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 377     { X86::FsMOVAPDrr,      X86::MOVSDrm | TB_NOT_REVERSABLE , 0 },
 378     { X86::FsMOVAPSrr,      X86::MOVSSrm | TB_NOT_REVERSABLE , 0 },
 379     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 380     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 381     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 382     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 383     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 384     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 385     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 386     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 387     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 388     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 389     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 390     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 391     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 392     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 393     { X86::CVTSD2SI64rr,    X86::CVTSD2SI64rm, 0 },
 394     { X86::CVTSD2SIrr,      X86::CVTSD2SIrm, 0 },
 395     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 396     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 397     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 398     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 399     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 400     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 401     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 402     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 403     { X86::CVTTPD2DQrr,     X86::CVTTPD2DQrm, 16 },
 404     { X86::CVTTPS2DQrr,     X86::CVTTPS2DQrm, 16 },
 405     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 406     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 407     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 408     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 409     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 410     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 411     { X86::MOV16rr,         X86::MOV16rm, 0 },
 412     { X86::MOV32rr,         X86::MOV32rm, 0 },
 413     { X86::MOV64rr,         X86::MOV64rm, 0 },
 414     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 415     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 416     { X86::MOV8rr,          X86::MOV8rm, 0 },
 417     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 418     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 419     { X86::VMOVAPDYrr,      X86::VMOVAPDYrm, 32 },
 420     { X86::VMOVAPSYrr,      X86::VMOVAPSYrm, 32 },
 421     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 422     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 423     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 424     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 425     { X86::VMOVDQAYrr,      X86::VMOVDQAYrm, 16 },
 426     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 427     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 428     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 429     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 430     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 431     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 432     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 433     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 434     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 435     { X86::MOVUPSrr,        X86::MOVUPSrm, 0 },
 436     { X86::VMOVUPDYrr,      X86::VMOVUPDYrm, 0 },
 437     { X86::VMOVUPSYrr,      X86::VMOVUPSYrm, 0 },
 438     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 439     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 440     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 441     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 442     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 443     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 444     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 445     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 446     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 447     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 448     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 449     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 450     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 451     { X86::RCPPSr,          X86::RCPPSm, 16 },
 452     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 453     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 454     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 455     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 456     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 457     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 458     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 459     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 460     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 461     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 462     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 463     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 464     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 465     { X86::TEST16rr,        X86::TEST16rm, 0 },
 466     { X86::TEST32rr,        X86::TEST32rm, 0 },
 467     { X86::TEST64rr,        X86::TEST64rm, 0 },
 468     { X86::TEST8rr,         X86::TEST8rm, 0 },
 469     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 470     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 471     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 472   };
 473
 474   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 475     unsigned RegOp = OpTbl1[i][0];
 476     unsigned MemOp = OpTbl1[i][1] & ~TB_FLAGS;
 477     unsigned Align = OpTbl1[i][2];
 478     assert(!RegOp2MemOpTable1.count(RegOp) && "Duplicate entries");
 479     RegOp2MemOpTable1[RegOp] = std::make_pair(MemOp, Align);
 480
 481     // If this is not a reversible operation (because there is a many->one)
 482     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 483     if (OpTbl1[i][1] & TB_NOT_REVERSABLE)
 484       continue;
 485
 486     // Index 1, folded load
 487     unsigned AuxInfo = 1 | (1 << 4);
 488     assert(!MemOp2RegOpTable.count(MemOp) && "Duplicate entries");
 489     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 490   }
 491
 492   static const unsigned OpTbl2[][3] = {
 493     { X86::ADC32rr,         X86::ADC32rm, 0 },
 494     { X86::ADC64rr,         X86::ADC64rm, 0 },
 495     { X86::ADD16rr,         X86::ADD16rm, 0 },
 496     { X86::ADD16rr_DB,      X86::ADD16rm | TB_NOT_REVERSABLE, 0 },
 497     { X86::ADD32rr,         X86::ADD32rm, 0 },
 498     { X86::ADD32rr_DB,      X86::ADD32rm | TB_NOT_REVERSABLE, 0 },
 499     { X86::ADD64rr,         X86::ADD64rm, 0 },
 500     { X86::ADD64rr_DB,      X86::ADD64rm | TB_NOT_REVERSABLE, 0 },
 501     { X86::ADD8rr,          X86::ADD8rm, 0 },
 502     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 503     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 504     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 505     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 506     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 507     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 508     { X86::AND16rr,         X86::AND16rm, 0 },
 509     { X86::AND32rr,         X86::AND32rm, 0 },
 510     { X86::AND64rr,         X86::AND64rm, 0 },
 511     { X86::AND8rr,          X86::AND8rm, 0 },
 512     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 513     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 514     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 515     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 516     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 517     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 518     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 519     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 520     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 521     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 522     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 523     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 524     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 525     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 526     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 527     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 528     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 529     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 530     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 531     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 532     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 533     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 534     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 535     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 536     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 537     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 538     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 539     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 540     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 541     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 542     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 543     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 544     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 545     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 546     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 547     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 548     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 549     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 550     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 551     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 552     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 553     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 554     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 555     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 556     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 557     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 558     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 559     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 560     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 561     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 562     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 563     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 564     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 565     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 566     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 567     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 568     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 569     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 570     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 571     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 572     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 573     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 574     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 575     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 576     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 577     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 578     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 579     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 580     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 581     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 582     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 583     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 584     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 585     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 586     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 587     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 588     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 589     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 590     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 591     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 592     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 593     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 594     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 595     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 596     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 597     { X86::MINPDrr,         X86::MINPDrm, 16 },
 598     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 599     { X86::MINPSrr,         X86::MINPSrm, 16 },
 600     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 601     { X86::MINSDrr,         X86::MINSDrm, 0 },
 602     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 603     { X86::MINSSrr,         X86::MINSSrm, 0 },
 604     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 605     { X86::MULPDrr,         X86::MULPDrm, 16 },
 606     { X86::MULPSrr,         X86::MULPSrm, 16 },
 607     { X86::MULSDrr,         X86::MULSDrm, 0 },
 608     { X86::MULSSrr,         X86::MULSSrm, 0 },
 609     { X86::OR16rr,          X86::OR16rm, 0 },
 610     { X86::OR32rr,          X86::OR32rm, 0 },
 611     { X86::OR64rr,          X86::OR64rm, 0 },
 612     { X86::OR8rr,           X86::OR8rm, 0 },
 613     { X86::ORPDrr,          X86::ORPDrm, 16 },
 614     { X86::ORPSrr,          X86::ORPSrm, 16 },
 615     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 616     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 617     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 618     { X86::PADDBrr,         X86::PADDBrm, 16 },
 619     { X86::PADDDrr,         X86::PADDDrm, 16 },
 620     { X86::PADDQrr,         X86::PADDQrm, 16 },
 621     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 622     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 623     { X86::PADDWrr,         X86::PADDWrm, 16 },
 624     { X86::PANDNrr,         X86::PANDNrm, 16 },
 625     { X86::PANDrr,          X86::PANDrm, 16 },
 626     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 627     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 628     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 629     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 630     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 631     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 632     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 633     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 634     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 635     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 636     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 637     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 638     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 639     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 640     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 641     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 642     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 643     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 644     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 645     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 646     { X86::PORrr,           X86::PORrm, 16 },
 647     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 648     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 649     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 650     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 651     { X86::PSRADrr,         X86::PSRADrm, 16 },
 652     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 653     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 654     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 655     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 656     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 657     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 658     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 659     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 660     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 661     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 662     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 663     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 664     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 665     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 666     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 667     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 668     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 669     { X86::PXORrr,          X86::PXORrm, 16 },
 670     { X86::SBB32rr,         X86::SBB32rm, 0 },
 671     { X86::SBB64rr,         X86::SBB64rm, 0 },
 672     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 673     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 674     { X86::SUB16rr,         X86::SUB16rm, 0 },
 675     { X86::SUB32rr,         X86::SUB32rm, 0 },
 676     { X86::SUB64rr,         X86::SUB64rm, 0 },
 677     { X86::SUB8rr,          X86::SUB8rm, 0 },
 678     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 679     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 680     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 681     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 682     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 683     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 684     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 685     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 686     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 687     { X86::XOR16rr,         X86::XOR16rm, 0 },
 688     { X86::XOR32rr,         X86::XOR32rm, 0 },
 689     { X86::XOR64rr,         X86::XOR64rm, 0 },
 690     { X86::XOR8rr,          X86::XOR8rm, 0 },
 691     { X86::XORPDrr,         X86::XORPDrm, 16 },
 692     { X86::XORPSrr,         X86::XORPSrm, 16 }
 693   };
 694
 695   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 696     unsigned RegOp = OpTbl2[i][0];
 697     unsigned MemOp = OpTbl2[i][1] & ~TB_FLAGS;
 698     unsigned Align = OpTbl2[i][2];
 699
 700     assert(!RegOp2MemOpTable2.count(RegOp) && "Duplicate entry!");
 701     RegOp2MemOpTable2[RegOp] = std::make_pair(MemOp, Align);
 702
 703     // If this is not a reversible operation (because there is a many->one)
 704     // mapping, don't insert the reverse of the operation into MemOp2RegOpTable.
 705     if (OpTbl2[i][1] & TB_NOT_REVERSABLE)
 706       continue;
 707
 708     // Index 2, folded load
 709     unsigned AuxInfo = 2 | (1 << 4);
 710     assert(!MemOp2RegOpTable.count(MemOp) &&
 711            "Duplicated entries in unfolding maps?");
 712     MemOp2RegOpTable[MemOp] = std::make_pair(RegOp, AuxInfo);
 713   }
 714 }
 715
 716 bool
 717 X86InstrInfo::isCoalescableExtInstr(const MachineInstr &MI,
 718                                     unsigned &SrcReg, unsigned &DstReg,
 719                                     unsigned &SubIdx) const {
 720   switch (MI.getOpcode()) {
 721   default: break;
 722   case X86::MOVSX16rr8:
 723   case X86::MOVZX16rr8:
 724   case X86::MOVSX32rr8:
 725   case X86::MOVZX32rr8:
 726   case X86::MOVSX64rr8:
 727   case X86::MOVZX64rr8:
 728     if (!TM.getSubtarget<X86Subtarget>().is64Bit())
 729       // It's not always legal to reference the low 8-bit of the larger
 730       // register in 32-bit mode.
 731       return false;
 732   case X86::MOVSX32rr16:
 733   case X86::MOVZX32rr16:
 734   case X86::MOVSX64rr16:
 735   case X86::MOVZX64rr16:
 736   case X86::MOVSX64rr32:
 737   case X86::MOVZX64rr32: {
 738     if (MI.getOperand(0).getSubReg() || MI.getOperand(1).getSubReg())
 739       // Be conservative.
 740       return false;
 741     SrcReg = MI.getOperand(1).getReg();
 742     DstReg = MI.getOperand(0).getReg();
 743     switch (MI.getOpcode()) {
 744     default:
 745       llvm_unreachable(0);
 746       break;
 747     case X86::MOVSX16rr8:
 748     case X86::MOVZX16rr8:
 749     case X86::MOVSX32rr8:
 750     case X86::MOVZX32rr8:
 751     case X86::MOVSX64rr8:
 752     case X86::MOVZX64rr8:
 753       SubIdx = X86::sub_8bit;
 754       break;
 755     case X86::MOVSX32rr16:
 756     case X86::MOVZX32rr16:
 757     case X86::MOVSX64rr16:
 758     case X86::MOVZX64rr16:
 759       SubIdx = X86::sub_16bit;
 760       break;
 761     case X86::MOVSX64rr32:
 762     case X86::MOVZX64rr32:
 763       SubIdx = X86::sub_32bit;
 764       break;
 765     }
 766     return true;
 767   }
 768   }
 769   return false;
 770 }
 771
 772 /// isFrameOperand - Return true and the FrameIndex if the specified
 773 /// operand and follow operands form a reference to the stack frame.
 774 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 775                                   int &FrameIndex) const {
 776   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 777       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 778       MI->getOperand(Op+1).getImm() == 1 &&
 779       MI->getOperand(Op+2).getReg() == 0 &&
 780       MI->getOperand(Op+3).getImm() == 0) {
 781     FrameIndex = MI->getOperand(Op).getIndex();
 782     return true;
 783   }
 784   return false;
 785 }
 786
 787 static bool isFrameLoadOpcode(int Opcode) {
 788   switch (Opcode) {
 789   default: break;
 790   case X86::MOV8rm:
 791   case X86::MOV16rm:
 792   case X86::MOV32rm:
 793   case X86::MOV64rm:
 794   case X86::LD_Fp64m:
 795   case X86::MOVSSrm:
 796   case X86::MOVSDrm:
 797   case X86::MOVAPSrm:
 798   case X86::MOVAPDrm:
 799   case X86::MOVDQArm:
 800   case X86::VMOVAPSYrm:
 801   case X86::VMOVAPDYrm:
 802   case X86::VMOVDQAYrm:
 803   case X86::MMX_MOVD64rm:
 804   case X86::MMX_MOVQ64rm:
 805     return true;
 806     break;
 807   }
 808   return false;
 809 }
 810
 811 static bool isFrameStoreOpcode(int Opcode) {
 812   switch (Opcode) {
 813   default: break;
 814   case X86::MOV8mr:
 815   case X86::MOV16mr:
 816   case X86::MOV32mr:
 817   case X86::MOV64mr:
 818   case X86::ST_FpP64m:
 819   case X86::MOVSSmr:
 820   case X86::MOVSDmr:
 821   case X86::MOVAPSmr:
 822   case X86::MOVAPDmr:
 823   case X86::MOVDQAmr:
 824   case X86::VMOVAPSYmr:
 825   case X86::VMOVAPDYmr:
 826   case X86::VMOVDQAYmr:
 827   case X86::MMX_MOVD64mr:
 828   case X86::MMX_MOVQ64mr:
 829   case X86::MMX_MOVNTQmr:
 830     return true;
 831   }
 832   return false;
 833 }
 834
 835 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 836                                            int &FrameIndex) const {
 837   if (isFrameLoadOpcode(MI->getOpcode()))
 838     if (MI->getOperand(0).getSubReg() == 0 && isFrameOperand(MI, 1, FrameIndex))
 839       return MI->getOperand(0).getReg();
 840   return 0;
 841 }
 842
 843 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 844                                                  int &FrameIndex) const {
 845   if (isFrameLoadOpcode(MI->getOpcode())) {
 846     unsigned Reg;
 847     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 848       return Reg;
 849     // Check for post-frame index elimination operations
 850     const MachineMemOperand *Dummy;
 851     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 852   }
 853   return 0;
 854 }
 855
 856 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 857                                         const MachineMemOperand *&MMO,
 858                                         int &FrameIndex) const {
 859   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 860          oe = MI->memoperands_end();
 861        o != oe;
 862        ++o) {
 863     if ((*o)->isLoad() && (*o)->getValue())
 864       if (const FixedStackPseudoSourceValue *Value =
 865           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 866         FrameIndex = Value->getFrameIndex();
 867         MMO = *o;
 868         return true;
 869       }
 870   }
 871   return false;
 872 }
 873
 874 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 875                                           int &FrameIndex) const {
 876   if (isFrameStoreOpcode(MI->getOpcode()))
 877     if (MI->getOperand(X86::AddrNumOperands).getSubReg() == 0 &&
 878         isFrameOperand(MI, 0, FrameIndex))
 879       return MI->getOperand(X86::AddrNumOperands).getReg();
 880   return 0;
 881 }
 882
 883 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 884                                                 int &FrameIndex) const {
 885   if (isFrameStoreOpcode(MI->getOpcode())) {
 886     unsigned Reg;
 887     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 888       return Reg;
 889     // Check for post-frame index elimination operations
 890     const MachineMemOperand *Dummy;
 891     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 892   }
 893   return 0;
 894 }
 895
 896 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 897                                        const MachineMemOperand *&MMO,
 898                                        int &FrameIndex) const {
 899   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 900          oe = MI->memoperands_end();
 901        o != oe;
 902        ++o) {
 903     if ((*o)->isStore() && (*o)->getValue())
 904       if (const FixedStackPseudoSourceValue *Value =
 905           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 906         FrameIndex = Value->getFrameIndex();
 907         MMO = *o;
 908         return true;
 909       }
 910   }
 911   return false;
 912 }
 913
 914 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 915 /// X86::MOVPC32r.
 916 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 917   bool isPICBase = false;
 918   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 919          E = MRI.def_end(); I != E; ++I) {
 920     MachineInstr *DefMI = I.getOperand().getParent();
 921     if (DefMI->getOpcode() != X86::MOVPC32r)
 922       return false;
 923     assert(!isPICBase && "More than one PIC base?");
 924     isPICBase = true;
 925   }
 926   return isPICBase;
 927 }
 928
 929 bool
 930 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 931                                                 AliasAnalysis *AA) const {
 932   switch (MI->getOpcode()) {
 933   default: break;
 934     case X86::MOV8rm:
 935     case X86::MOV16rm:
 936     case X86::MOV32rm:
 937     case X86::MOV64rm:
 938     case X86::LD_Fp64m:
 939     case X86::MOVSSrm:
 940     case X86::MOVSDrm:
 941     case X86::MOVAPSrm:
 942     case X86::MOVUPSrm:
 943     case X86::MOVAPDrm:
 944     case X86::MOVDQArm:
 945     case X86::VMOVAPSYrm:
 946     case X86::VMOVUPSYrm:
 947     case X86::VMOVAPDYrm:
 948     case X86::VMOVDQAYrm:
 949     case X86::MMX_MOVD64rm:
 950     case X86::MMX_MOVQ64rm:
 951     case X86::FsMOVAPSrm:
 952     case X86::FsMOVAPDrm: {
 953       // Loads from constant pools are trivially rematerializable.
 954       if (MI->getOperand(1).isReg() &&
 955           MI->getOperand(2).isImm() &&
 956           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 957           MI->isInvariantLoad(AA)) {
 958         unsigned BaseReg = MI->getOperand(1).getReg();
 959         if (BaseReg == 0 || BaseReg == X86::RIP)
 960           return true;
 961         // Allow re-materialization of PIC load.
 962         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 963           return false;
 964         const MachineFunction &MF = *MI->getParent()->getParent();
 965         const MachineRegisterInfo &MRI = MF.getRegInfo();
 966         bool isPICBase = false;
 967         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 968                E = MRI.def_end(); I != E; ++I) {
 969           MachineInstr *DefMI = I.getOperand().getParent();
 970           if (DefMI->getOpcode() != X86::MOVPC32r)
 971             return false;
 972           assert(!isPICBase && "More than one PIC base?");
 973           isPICBase = true;
 974         }
 975         return isPICBase;
 976       }
 977       return false;
 978     }
 979
 980      case X86::LEA32r:
 981      case X86::LEA64r: {
 982        if (MI->getOperand(2).isImm() &&
 983            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 984            !MI->getOperand(4).isReg()) {
 985          // lea fi#, lea GV, etc. are all rematerializable.
 986          if (!MI->getOperand(1).isReg())
 987            return true;
 988          unsigned BaseReg = MI->getOperand(1).getReg();
 989          if (BaseReg == 0)
 990            return true;
 991          // Allow re-materialization of lea PICBase + x.
 992          const MachineFunction &MF = *MI->getParent()->getParent();
 993          const MachineRegisterInfo &MRI = MF.getRegInfo();
 994          return regIsPICBase(BaseReg, MRI);
 995        }
 996        return false;
 997      }
 998   }
 999
1000   // All other instructions marked M_REMATERIALIZABLE are always trivially
1001   // rematerializable.
1002   return true;
1003 }
1004
1005 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
1006 /// would clobber the EFLAGS condition register. Note the result may be
1007 /// conservative. If it cannot definitely determine the safety after visiting
1008 /// a few instructions in each direction it assumes it's not safe.
1009 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
1010                                   MachineBasicBlock::iterator I) {
1011   MachineBasicBlock::iterator E = MBB.end();
1012
1013   // It's always safe to clobber EFLAGS at the end of a block.
1014   if (I == E)
1015     return true;
1016
1017   // For compile time consideration, if we are not able to determine the
1018   // safety after visiting 4 instructions in each direction, we will assume
1019   // it's not safe.
1020   MachineBasicBlock::iterator Iter = I;
1021   for (unsigned i = 0; i < 4; ++i) {
1022     bool SeenDef = false;
1023     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1024       MachineOperand &MO = Iter->getOperand(j);
1025       if (!MO.isReg())
1026         continue;
1027       if (MO.getReg() == X86::EFLAGS) {
1028         if (MO.isUse())
1029           return false;
1030         SeenDef = true;
1031       }
1032     }
1033
1034     if (SeenDef)
1035       // This instruction defines EFLAGS, no need to look any further.
1036       return true;
1037     ++Iter;
1038     // Skip over DBG_VALUE.
1039     while (Iter != E && Iter->isDebugValue())
1040       ++Iter;
1041
1042     // If we make it to the end of the block, it's safe to clobber EFLAGS.
1043     if (Iter == E)
1044       return true;
1045   }
1046
1047   MachineBasicBlock::iterator B = MBB.begin();
1048   Iter = I;
1049   for (unsigned i = 0; i < 4; ++i) {
1050     // If we make it to the beginning of the block, it's safe to clobber
1051     // EFLAGS iff EFLAGS is not live-in.
1052     if (Iter == B)
1053       return !MBB.isLiveIn(X86::EFLAGS);
1054
1055     --Iter;
1056     // Skip over DBG_VALUE.
1057     while (Iter != B && Iter->isDebugValue())
1058       --Iter;
1059
1060     bool SawKill = false;
1061     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
1062       MachineOperand &MO = Iter->getOperand(j);
1063       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
1064         if (MO.isDef()) return MO.isDead();
1065         if (MO.isKill()) SawKill = true;
1066       }
1067     }
1068
1069     if (SawKill)
1070       // This instruction kills EFLAGS and doesn't redefine it, so
1071       // there's no need to look further.
1072       return true;
1073   }
1074
1075   // Conservative answer.
1076   return false;
1077 }
1078
1079 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1080                                  MachineBasicBlock::iterator I,
1081                                  unsigned DestReg, unsigned SubIdx,
1082                                  const MachineInstr *Orig,
1083                                  const TargetRegisterInfo &TRI) const {
1084   DebugLoc DL = Orig->getDebugLoc();
1085
1086   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1087   // Re-materialize them as movri instructions to avoid side effects.
1088   bool Clone = true;
1089   unsigned Opc = Orig->getOpcode();
1090   switch (Opc) {
1091   default: break;
1092   case X86::MOV8r0:
1093   case X86::MOV16r0:
1094   case X86::MOV32r0:
1095   case X86::MOV64r0: {
1096     if (!isSafeToClobberEFLAGS(MBB, I)) {
1097       switch (Opc) {
1098       default: break;
1099       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1100       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1101       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1102       case X86::MOV64r0: Opc = X86::MOV64ri64i32; break;
1103       }
1104       Clone = false;
1105     }
1106     break;
1107   }
1108   }
1109
1110   if (Clone) {
1111     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1112     MBB.insert(I, MI);
1113   } else {
1114     BuildMI(MBB, I, DL, get(Opc)).addOperand(Orig->getOperand(0)).addImm(0);
1115   }
1116
1117   MachineInstr *NewMI = prior(I);
1118   NewMI->substituteRegister(Orig->getOperand(0).getReg(), DestReg, SubIdx, TRI);
1119 }
1120
1121 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1122 /// is not marked dead.
1123 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1124   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1125     MachineOperand &MO = MI->getOperand(i);
1126     if (MO.isReg() && MO.isDef() &&
1127         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1128       return true;
1129     }
1130   }
1131   return false;
1132 }
1133
1134 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1135 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1136 /// to a 32-bit superregister and then truncating back down to a 16-bit
1137 /// subregister.
1138 MachineInstr *
1139 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1140                                            MachineFunction::iterator &MFI,
1141                                            MachineBasicBlock::iterator &MBBI,
1142                                            LiveVariables *LV) const {
1143   MachineInstr *MI = MBBI;
1144   unsigned Dest = MI->getOperand(0).getReg();
1145   unsigned Src = MI->getOperand(1).getReg();
1146   bool isDead = MI->getOperand(0).isDead();
1147   bool isKill = MI->getOperand(1).isKill();
1148
1149   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1150     ? X86::LEA64_32r : X86::LEA32r;
1151   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1152   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1153   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1154
1155   // Build and insert into an implicit UNDEF value. This is OK because
1156   // well be shifting and then extracting the lower 16-bits.
1157   // This has the potential to cause partial register stall. e.g.
1158   //   movw    (%rbp,%rcx,2), %dx
1159   //   leal    -65(%rdx), %esi
1160   // But testing has shown this *does* help performance in 64-bit mode (at
1161   // least on modern x86 machines).
1162   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1163   MachineInstr *InsMI =
1164     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1165     .addReg(leaInReg, RegState::Define, X86::sub_16bit)
1166     .addReg(Src, getKillRegState(isKill));
1167
1168   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1169                                     get(Opc), leaOutReg);
1170   switch (MIOpc) {
1171   default:
1172     llvm_unreachable(0);
1173     break;
1174   case X86::SHL16ri: {
1175     unsigned ShAmt = MI->getOperand(2).getImm();
1176     MIB.addReg(0).addImm(1 << ShAmt)
1177        .addReg(leaInReg, RegState::Kill).addImm(0).addReg(0);
1178     break;
1179   }
1180   case X86::INC16r:
1181   case X86::INC64_16r:
1182     addRegOffset(MIB, leaInReg, true, 1);
1183     break;
1184   case X86::DEC16r:
1185   case X86::DEC64_16r:
1186     addRegOffset(MIB, leaInReg, true, -1);
1187     break;
1188   case X86::ADD16ri:
1189   case X86::ADD16ri8:
1190   case X86::ADD16ri_DB:
1191   case X86::ADD16ri8_DB:
1192     addRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1193     break;
1194   case X86::ADD16rr:
1195   case X86::ADD16rr_DB: {
1196     unsigned Src2 = MI->getOperand(2).getReg();
1197     bool isKill2 = MI->getOperand(2).isKill();
1198     unsigned leaInReg2 = 0;
1199     MachineInstr *InsMI2 = 0;
1200     if (Src == Src2) {
1201       // ADD16rr %reg1028<kill>, %reg1028
1202       // just a single insert_subreg.
1203       addRegReg(MIB, leaInReg, true, leaInReg, false);
1204     } else {
1205       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32_NOSPRegClass);
1206       // Build and insert into an implicit UNDEF value. This is OK because
1207       // well be shifting and then extracting the lower 16-bits.
1208       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1209       InsMI2 =
1210         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(TargetOpcode::COPY))
1211         .addReg(leaInReg2, RegState::Define, X86::sub_16bit)
1212         .addReg(Src2, getKillRegState(isKill2));
1213       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1214     }
1215     if (LV && isKill2 && InsMI2)
1216       LV->replaceKillInstruction(Src2, MI, InsMI2);
1217     break;
1218   }
1219   }
1220
1221   MachineInstr *NewMI = MIB;
1222   MachineInstr *ExtMI =
1223     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(TargetOpcode::COPY))
1224     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1225     .addReg(leaOutReg, RegState::Kill, X86::sub_16bit);
1226
1227   if (LV) {
1228     // Update live variables
1229     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1230     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1231     if (isKill)
1232       LV->replaceKillInstruction(Src, MI, InsMI);
1233     if (isDead)
1234       LV->replaceKillInstruction(Dest, MI, ExtMI);
1235   }
1236
1237   return ExtMI;
1238 }
1239
1240 /// convertToThreeAddress - This method must be implemented by targets that
1241 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1242 /// may be able to convert a two-address instruction into a true
1243 /// three-address instruction on demand.  This allows the X86 target (for
1244 /// example) to convert ADD and SHL instructions into LEA instructions if they
1245 /// would require register copies due to two-addressness.
1246 ///
1247 /// This method returns a null pointer if the transformation cannot be
1248 /// performed, otherwise it returns the new instruction.
1249 ///
1250 MachineInstr *
1251 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1252                                     MachineBasicBlock::iterator &MBBI,
1253                                     LiveVariables *LV) const {
1254   MachineInstr *MI = MBBI;
1255   MachineFunction &MF = *MI->getParent()->getParent();
1256   // All instructions input are two-addr instructions.  Get the known operands.
1257   unsigned Dest = MI->getOperand(0).getReg();
1258   unsigned Src = MI->getOperand(1).getReg();
1259   bool isDead = MI->getOperand(0).isDead();
1260   bool isKill = MI->getOperand(1).isKill();
1261
1262   MachineInstr *NewMI = NULL;
1263   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1264   // we have better subtarget support, enable the 16-bit LEA generation here.
1265   // 16-bit LEA is also slow on Core2.
1266   bool DisableLEA16 = true;
1267   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1268
1269   unsigned MIOpc = MI->getOpcode();
1270   switch (MIOpc) {
1271   case X86::SHUFPSrri: {
1272     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1273     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1274
1275     unsigned B = MI->getOperand(1).getReg();
1276     unsigned C = MI->getOperand(2).getReg();
1277     if (B != C) return 0;
1278     unsigned A = MI->getOperand(0).getReg();
1279     unsigned M = MI->getOperand(3).getImm();
1280     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1281       .addReg(A, RegState::Define | getDeadRegState(isDead))
1282       .addReg(B, getKillRegState(isKill)).addImm(M);
1283     break;
1284   }
1285   case X86::SHL64ri: {
1286     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1287     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1288     // the flags produced by a shift yet, so this is safe.
1289     unsigned ShAmt = MI->getOperand(2).getImm();
1290     if (ShAmt == 0 || ShAmt >= 4) return 0;
1291
1292     // LEA can't handle RSP.
1293     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1294         !MF.getRegInfo().constrainRegClass(Src, &X86::GR64_NOSPRegClass))
1295       return 0;
1296
1297     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1298       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1299       .addReg(0).addImm(1 << ShAmt)
1300       .addReg(Src, getKillRegState(isKill))
1301       .addImm(0).addReg(0);
1302     break;
1303   }
1304   case X86::SHL32ri: {
1305     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1306     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1307     // the flags produced by a shift yet, so this is safe.
1308     unsigned ShAmt = MI->getOperand(2).getImm();
1309     if (ShAmt == 0 || ShAmt >= 4) return 0;
1310
1311     // LEA can't handle ESP.
1312     if (TargetRegisterInfo::isVirtualRegister(Src) &&
1313         !MF.getRegInfo().constrainRegClass(Src, &X86::GR32_NOSPRegClass))
1314       return 0;
1315
1316     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1317     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1318       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1319       .addReg(0).addImm(1 << ShAmt)
1320       .addReg(Src, getKillRegState(isKill)).addImm(0).addReg(0);
1321     break;
1322   }
1323   case X86::SHL16ri: {
1324     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1325     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1326     // the flags produced by a shift yet, so this is safe.
1327     unsigned ShAmt = MI->getOperand(2).getImm();
1328     if (ShAmt == 0 || ShAmt >= 4) return 0;
1329
1330     if (DisableLEA16)
1331       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1332     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1333       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1334       .addReg(0).addImm(1 << ShAmt)
1335       .addReg(Src, getKillRegState(isKill))
1336       .addImm(0).addReg(0);
1337     break;
1338   }
1339   default: {
1340     // The following opcodes also sets the condition code register(s). Only
1341     // convert them to equivalent lea if the condition code register def's
1342     // are dead!
1343     if (hasLiveCondCodeDef(MI))
1344       return 0;
1345
1346     switch (MIOpc) {
1347     default: return 0;
1348     case X86::INC64r:
1349     case X86::INC32r:
1350     case X86::INC64_32r: {
1351       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1352       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1353         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1354
1355       // LEA can't handle RSP.
1356       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1357           !MF.getRegInfo().constrainRegClass(Src,
1358                             MIOpc == X86::INC64r ? X86::GR64_NOSPRegisterClass :
1359                                                    X86::GR32_NOSPRegisterClass))
1360         return 0;
1361
1362       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1363                               .addReg(Dest, RegState::Define |
1364                                       getDeadRegState(isDead)),
1365                               Src, isKill, 1);
1366       break;
1367     }
1368     case X86::INC16r:
1369     case X86::INC64_16r:
1370       if (DisableLEA16)
1371         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1372       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1373       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1374                            .addReg(Dest, RegState::Define |
1375                                    getDeadRegState(isDead)),
1376                            Src, isKill, 1);
1377       break;
1378     case X86::DEC64r:
1379     case X86::DEC32r:
1380     case X86::DEC64_32r: {
1381       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1382       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1383         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1384       // LEA can't handle RSP.
1385       if (TargetRegisterInfo::isVirtualRegister(Src) &&
1386           !MF.getRegInfo().constrainRegClass(Src,
1387                             MIOpc == X86::DEC64r ? X86::GR64_NOSPRegisterClass :
1388                                                    X86::GR32_NOSPRegisterClass))
1389         return 0;
1390
1391       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1392                               .addReg(Dest, RegState::Define |
1393                                       getDeadRegState(isDead)),
1394                               Src, isKill, -1);
1395       break;
1396     }
1397     case X86::DEC16r:
1398     case X86::DEC64_16r:
1399       if (DisableLEA16)
1400         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1401       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1402       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1403                            .addReg(Dest, RegState::Define |
1404                                    getDeadRegState(isDead)),
1405                            Src, isKill, -1);
1406       break;
1407     case X86::ADD64rr:
1408     case X86::ADD64rr_DB:
1409     case X86::ADD32rr:
1410     case X86::ADD32rr_DB: {
1411       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1412       unsigned Opc;
1413       TargetRegisterClass *RC;
1414       if (MIOpc == X86::ADD64rr || MIOpc == X86::ADD64rr_DB) {
1415         Opc = X86::LEA64r;
1416         RC = X86::GR64_NOSPRegisterClass;
1417       } else {
1418         Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1419         RC = X86::GR32_NOSPRegisterClass;
1420       }
1421
1422
1423       unsigned Src2 = MI->getOperand(2).getReg();
1424       bool isKill2 = MI->getOperand(2).isKill();
1425
1426       // LEA can't handle RSP.
1427       if (TargetRegisterInfo::isVirtualRegister(Src2) &&
1428           !MF.getRegInfo().constrainRegClass(Src2, RC))
1429         return 0;
1430
1431       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1432                         .addReg(Dest, RegState::Define |
1433                                 getDeadRegState(isDead)),
1434                         Src, isKill, Src2, isKill2);
1435       if (LV && isKill2)
1436         LV->replaceKillInstruction(Src2, MI, NewMI);
1437       break;
1438     }
1439     case X86::ADD16rr:
1440     case X86::ADD16rr_DB: {
1441       if (DisableLEA16)
1442         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1443       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1444       unsigned Src2 = MI->getOperand(2).getReg();
1445       bool isKill2 = MI->getOperand(2).isKill();
1446       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1447                         .addReg(Dest, RegState::Define |
1448                                 getDeadRegState(isDead)),
1449                         Src, isKill, Src2, isKill2);
1450       if (LV && isKill2)
1451         LV->replaceKillInstruction(Src2, MI, NewMI);
1452       break;
1453     }
1454     case X86::ADD64ri32:
1455     case X86::ADD64ri8:
1456     case X86::ADD64ri32_DB:
1457     case X86::ADD64ri8_DB:
1458       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1459       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1460                               .addReg(Dest, RegState::Define |
1461                                       getDeadRegState(isDead)),
1462                               Src, isKill, MI->getOperand(2).getImm());
1463       break;
1464     case X86::ADD32ri:
1465     case X86::ADD32ri8:
1466     case X86::ADD32ri_DB:
1467     case X86::ADD32ri8_DB: {
1468       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1469       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1470       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1471                               .addReg(Dest, RegState::Define |
1472                                       getDeadRegState(isDead)),
1473                                 Src, isKill, MI->getOperand(2).getImm());
1474       break;
1475     }
1476     case X86::ADD16ri:
1477     case X86::ADD16ri8:
1478     case X86::ADD16ri_DB:
1479     case X86::ADD16ri8_DB:
1480       if (DisableLEA16)
1481         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1482       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1483       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1484                               .addReg(Dest, RegState::Define |
1485                                       getDeadRegState(isDead)),
1486                               Src, isKill, MI->getOperand(2).getImm());
1487       break;
1488     }
1489   }
1490   }
1491
1492   if (!NewMI) return 0;
1493
1494   if (LV) {  // Update live variables
1495     if (isKill)
1496       LV->replaceKillInstruction(Src, MI, NewMI);
1497     if (isDead)
1498       LV->replaceKillInstruction(Dest, MI, NewMI);
1499   }
1500
1501   MFI->insert(MBBI, NewMI);          // Insert the new inst
1502   return NewMI;
1503 }
1504
1505 /// commuteInstruction - We have a few instructions that must be hacked on to
1506 /// commute them.
1507 ///
1508 MachineInstr *
1509 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1510   switch (MI->getOpcode()) {
1511   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1512   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1513   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1514   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1515   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1516   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1517     unsigned Opc;
1518     unsigned Size;
1519     switch (MI->getOpcode()) {
1520     default: llvm_unreachable("Unreachable!");
1521     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1522     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1523     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1524     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1525     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1526     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1527     }
1528     unsigned Amt = MI->getOperand(3).getImm();
1529     if (NewMI) {
1530       MachineFunction &MF = *MI->getParent()->getParent();
1531       MI = MF.CloneMachineInstr(MI);
1532       NewMI = false;
1533     }
1534     MI->setDesc(get(Opc));
1535     MI->getOperand(3).setImm(Size-Amt);
1536     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1537   }
1538   case X86::CMOVB16rr:
1539   case X86::CMOVB32rr:
1540   case X86::CMOVB64rr:
1541   case X86::CMOVAE16rr:
1542   case X86::CMOVAE32rr:
1543   case X86::CMOVAE64rr:
1544   case X86::CMOVE16rr:
1545   case X86::CMOVE32rr:
1546   case X86::CMOVE64rr:
1547   case X86::CMOVNE16rr:
1548   case X86::CMOVNE32rr:
1549   case X86::CMOVNE64rr:
1550   case X86::CMOVBE16rr:
1551   case X86::CMOVBE32rr:
1552   case X86::CMOVBE64rr:
1553   case X86::CMOVA16rr:
1554   case X86::CMOVA32rr:
1555   case X86::CMOVA64rr:
1556   case X86::CMOVL16rr:
1557   case X86::CMOVL32rr:
1558   case X86::CMOVL64rr:
1559   case X86::CMOVGE16rr:
1560   case X86::CMOVGE32rr:
1561   case X86::CMOVGE64rr:
1562   case X86::CMOVLE16rr:
1563   case X86::CMOVLE32rr:
1564   case X86::CMOVLE64rr:
1565   case X86::CMOVG16rr:
1566   case X86::CMOVG32rr:
1567   case X86::CMOVG64rr:
1568   case X86::CMOVS16rr:
1569   case X86::CMOVS32rr:
1570   case X86::CMOVS64rr:
1571   case X86::CMOVNS16rr:
1572   case X86::CMOVNS32rr:
1573   case X86::CMOVNS64rr:
1574   case X86::CMOVP16rr:
1575   case X86::CMOVP32rr:
1576   case X86::CMOVP64rr:
1577   case X86::CMOVNP16rr:
1578   case X86::CMOVNP32rr:
1579   case X86::CMOVNP64rr:
1580   case X86::CMOVO16rr:
1581   case X86::CMOVO32rr:
1582   case X86::CMOVO64rr:
1583   case X86::CMOVNO16rr:
1584   case X86::CMOVNO32rr:
1585   case X86::CMOVNO64rr: {
1586     unsigned Opc = 0;
1587     switch (MI->getOpcode()) {
1588     default: break;
1589     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1590     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1591     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1592     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1593     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1594     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1595     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1596     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1597     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1598     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1599     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1600     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1601     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1602     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1603     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1604     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1605     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1606     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1607     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1608     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1609     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1610     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1611     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1612     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1613     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1614     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1615     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1616     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1617     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1618     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1619     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1620     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1621     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1622     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1623     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1624     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1625     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1626     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1627     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1628     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1629     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1630     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1631     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1632     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1633     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1634     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1635     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1636     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1637     }
1638     if (NewMI) {
1639       MachineFunction &MF = *MI->getParent()->getParent();
1640       MI = MF.CloneMachineInstr(MI);
1641       NewMI = false;
1642     }
1643     MI->setDesc(get(Opc));
1644     // Fallthrough intended.
1645   }
1646   default:
1647     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1648   }
1649 }
1650
1651 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1652   switch (BrOpc) {
1653   default: return X86::COND_INVALID;
1654   case X86::JE_4:  return X86::COND_E;
1655   case X86::JNE_4: return X86::COND_NE;
1656   case X86::JL_4:  return X86::COND_L;
1657   case X86::JLE_4: return X86::COND_LE;
1658   case X86::JG_4:  return X86::COND_G;
1659   case X86::JGE_4: return X86::COND_GE;
1660   case X86::JB_4:  return X86::COND_B;
1661   case X86::JBE_4: return X86::COND_BE;
1662   case X86::JA_4:  return X86::COND_A;
1663   case X86::JAE_4: return X86::COND_AE;
1664   case X86::JS_4:  return X86::COND_S;
1665   case X86::JNS_4: return X86::COND_NS;
1666   case X86::JP_4:  return X86::COND_P;
1667   case X86::JNP_4: return X86::COND_NP;
1668   case X86::JO_4:  return X86::COND_O;
1669   case X86::JNO_4: return X86::COND_NO;
1670   }
1671 }
1672
1673 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1674   switch (CC) {
1675   default: llvm_unreachable("Illegal condition code!");
1676   case X86::COND_E:  return X86::JE_4;
1677   case X86::COND_NE: return X86::JNE_4;
1678   case X86::COND_L:  return X86::JL_4;
1679   case X86::COND_LE: return X86::JLE_4;
1680   case X86::COND_G:  return X86::JG_4;
1681   case X86::COND_GE: return X86::JGE_4;
1682   case X86::COND_B:  return X86::JB_4;
1683   case X86::COND_BE: return X86::JBE_4;
1684   case X86::COND_A:  return X86::JA_4;
1685   case X86::COND_AE: return X86::JAE_4;
1686   case X86::COND_S:  return X86::JS_4;
1687   case X86::COND_NS: return X86::JNS_4;
1688   case X86::COND_P:  return X86::JP_4;
1689   case X86::COND_NP: return X86::JNP_4;
1690   case X86::COND_O:  return X86::JO_4;
1691   case X86::COND_NO: return X86::JNO_4;
1692   }
1693 }
1694
1695 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1696 /// e.g. turning COND_E to COND_NE.
1697 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1698   switch (CC) {
1699   default: llvm_unreachable("Illegal condition code!");
1700   case X86::COND_E:  return X86::COND_NE;
1701   case X86::COND_NE: return X86::COND_E;
1702   case X86::COND_L:  return X86::COND_GE;
1703   case X86::COND_LE: return X86::COND_G;
1704   case X86::COND_G:  return X86::COND_LE;
1705   case X86::COND_GE: return X86::COND_L;
1706   case X86::COND_B:  return X86::COND_AE;
1707   case X86::COND_BE: return X86::COND_A;
1708   case X86::COND_A:  return X86::COND_BE;
1709   case X86::COND_AE: return X86::COND_B;
1710   case X86::COND_S:  return X86::COND_NS;
1711   case X86::COND_NS: return X86::COND_S;
1712   case X86::COND_P:  return X86::COND_NP;
1713   case X86::COND_NP: return X86::COND_P;
1714   case X86::COND_O:  return X86::COND_NO;
1715   case X86::COND_NO: return X86::COND_O;
1716   }
1717 }
1718
1719 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1720   const MCInstrDesc &MCID = MI->getDesc();
1721   if (!MCID.isTerminator()) return false;
1722
1723   // Conditional branch is a special case.
1724   if (MCID.isBranch() && !MCID.isBarrier())
1725     return true;
1726   if (!MCID.isPredicable())
1727     return true;
1728   return !isPredicated(MI);
1729 }
1730
1731 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1732                                  MachineBasicBlock *&TBB,
1733                                  MachineBasicBlock *&FBB,
1734                                  SmallVectorImpl<MachineOperand> &Cond,
1735                                  bool AllowModify) const {
1736   // Start from the bottom of the block and work up, examining the
1737   // terminator instructions.
1738   MachineBasicBlock::iterator I = MBB.end();
1739   MachineBasicBlock::iterator UnCondBrIter = MBB.end();
1740   while (I != MBB.begin()) {
1741     --I;
1742     if (I->isDebugValue())
1743       continue;
1744
1745     // Working from the bottom, when we see a non-terminator instruction, we're
1746     // done.
1747     if (!isUnpredicatedTerminator(I))
1748       break;
1749
1750     // A terminator that isn't a branch can't easily be handled by this
1751     // analysis.
1752     if (!I->getDesc().isBranch())
1753       return true;
1754
1755     // Handle unconditional branches.
1756     if (I->getOpcode() == X86::JMP_4) {
1757       UnCondBrIter = I;
1758
1759       if (!AllowModify) {
1760         TBB = I->getOperand(0).getMBB();
1761         continue;
1762       }
1763
1764       // If the block has any instructions after a JMP, delete them.
1765       while (llvm::next(I) != MBB.end())
1766         llvm::next(I)->eraseFromParent();
1767
1768       Cond.clear();
1769       FBB = 0;
1770
1771       // Delete the JMP if it's equivalent to a fall-through.
1772       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1773         TBB = 0;
1774         I->eraseFromParent();
1775         I = MBB.end();
1776         UnCondBrIter = MBB.end();
1777         continue;
1778       }
1779
1780       // TBB is used to indicate the unconditional destination.
1781       TBB = I->getOperand(0).getMBB();
1782       continue;
1783     }
1784
1785     // Handle conditional branches.
1786     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1787     if (BranchCode == X86::COND_INVALID)
1788       return true;  // Can't handle indirect branch.
1789
1790     // Working from the bottom, handle the first conditional branch.
1791     if (Cond.empty()) {
1792       MachineBasicBlock *TargetBB = I->getOperand(0).getMBB();
1793       if (AllowModify && UnCondBrIter != MBB.end() &&
1794           MBB.isLayoutSuccessor(TargetBB)) {
1795         // If we can modify the code and it ends in something like:
1796         //
1797         //     jCC L1
1798         //     jmp L2
1799         //   L1:
1800         //     ...
1801         //   L2:
1802         //
1803         // Then we can change this to:
1804         //
1805         //     jnCC L2
1806         //   L1:
1807         //     ...
1808         //   L2:
1809         //
1810         // Which is a bit more efficient.
1811         // We conditionally jump to the fall-through block.
1812         BranchCode = GetOppositeBranchCondition(BranchCode);
1813         unsigned JNCC = GetCondBranchFromCond(BranchCode);
1814         MachineBasicBlock::iterator OldInst = I;
1815
1816         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(JNCC))
1817           .addMBB(UnCondBrIter->getOperand(0).getMBB());
1818         BuildMI(MBB, UnCondBrIter, MBB.findDebugLoc(I), get(X86::JMP_4))
1819           .addMBB(TargetBB);
1820
1821         OldInst->eraseFromParent();
1822         UnCondBrIter->eraseFromParent();
1823
1824         // Restart the analysis.
1825         UnCondBrIter = MBB.end();
1826         I = MBB.end();
1827         continue;
1828       }
1829
1830       FBB = TBB;
1831       TBB = I->getOperand(0).getMBB();
1832       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1833       continue;
1834     }
1835
1836     // Handle subsequent conditional branches. Only handle the case where all
1837     // conditional branches branch to the same destination and their condition
1838     // opcodes fit one of the special multi-branch idioms.
1839     assert(Cond.size() == 1);
1840     assert(TBB);
1841
1842     // Only handle the case where all conditional branches branch to the same
1843     // destination.
1844     if (TBB != I->getOperand(0).getMBB())
1845       return true;
1846
1847     // If the conditions are the same, we can leave them alone.
1848     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1849     if (OldBranchCode == BranchCode)
1850       continue;
1851
1852     // If they differ, see if they fit one of the known patterns. Theoretically,
1853     // we could handle more patterns here, but we shouldn't expect to see them
1854     // if instruction selection has done a reasonable job.
1855     if ((OldBranchCode == X86::COND_NP &&
1856          BranchCode == X86::COND_E) ||
1857         (OldBranchCode == X86::COND_E &&
1858          BranchCode == X86::COND_NP))
1859       BranchCode = X86::COND_NP_OR_E;
1860     else if ((OldBranchCode == X86::COND_P &&
1861               BranchCode == X86::COND_NE) ||
1862              (OldBranchCode == X86::COND_NE &&
1863               BranchCode == X86::COND_P))
1864       BranchCode = X86::COND_NE_OR_P;
1865     else
1866       return true;
1867
1868     // Update the MachineOperand.
1869     Cond[0].setImm(BranchCode);
1870   }
1871
1872   return false;
1873 }
1874
1875 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1876   MachineBasicBlock::iterator I = MBB.end();
1877   unsigned Count = 0;
1878
1879   while (I != MBB.begin()) {
1880     --I;
1881     if (I->isDebugValue())
1882       continue;
1883     if (I->getOpcode() != X86::JMP_4 &&
1884         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1885       break;
1886     // Remove the branch.
1887     I->eraseFromParent();
1888     I = MBB.end();
1889     ++Count;
1890   }
1891
1892   return Count;
1893 }
1894
1895 unsigned
1896 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1897                            MachineBasicBlock *FBB,
1898                            const SmallVectorImpl<MachineOperand> &Cond,
1899                            DebugLoc DL) const {
1900   // Shouldn't be a fall through.
1901   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1902   assert((Cond.size() == 1 || Cond.size() == 0) &&
1903          "X86 branch conditions have one component!");
1904
1905   if (Cond.empty()) {
1906     // Unconditional branch?
1907     assert(!FBB && "Unconditional branch with multiple successors!");
1908     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(TBB);
1909     return 1;
1910   }
1911
1912   // Conditional branch.
1913   unsigned Count = 0;
1914   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1915   switch (CC) {
1916   case X86::COND_NP_OR_E:
1917     // Synthesize NP_OR_E with two branches.
1918     BuildMI(&MBB, DL, get(X86::JNP_4)).addMBB(TBB);
1919     ++Count;
1920     BuildMI(&MBB, DL, get(X86::JE_4)).addMBB(TBB);
1921     ++Count;
1922     break;
1923   case X86::COND_NE_OR_P:
1924     // Synthesize NE_OR_P with two branches.
1925     BuildMI(&MBB, DL, get(X86::JNE_4)).addMBB(TBB);
1926     ++Count;
1927     BuildMI(&MBB, DL, get(X86::JP_4)).addMBB(TBB);
1928     ++Count;
1929     break;
1930   default: {
1931     unsigned Opc = GetCondBranchFromCond(CC);
1932     BuildMI(&MBB, DL, get(Opc)).addMBB(TBB);
1933     ++Count;
1934   }
1935   }
1936   if (FBB) {
1937     // Two-way Conditional branch. Insert the second branch.
1938     BuildMI(&MBB, DL, get(X86::JMP_4)).addMBB(FBB);
1939     ++Count;
1940   }
1941   return Count;
1942 }
1943
1944 /// isHReg - Test if the given register is a physical h register.
1945 static bool isHReg(unsigned Reg) {
1946   return X86::GR8_ABCD_HRegClass.contains(Reg);
1947 }
1948
1949 // Try and copy between VR128/VR64 and GR64 registers.
1950 static unsigned CopyToFromAsymmetricReg(unsigned DestReg, unsigned SrcReg) {
1951   // SrcReg(VR128) -> DestReg(GR64)
1952   // SrcReg(VR64)  -> DestReg(GR64)
1953   // SrcReg(GR64)  -> DestReg(VR128)
1954   // SrcReg(GR64)  -> DestReg(VR64)
1955
1956   if (X86::GR64RegClass.contains(DestReg)) {
1957     if (X86::VR128RegClass.contains(SrcReg)) {
1958       // Copy from a VR128 register to a GR64 register.
1959       return X86::MOVPQIto64rr;
1960     } else if (X86::VR64RegClass.contains(SrcReg)) {
1961       // Copy from a VR64 register to a GR64 register.
1962       return X86::MOVSDto64rr;
1963     }
1964   } else if (X86::GR64RegClass.contains(SrcReg)) {
1965     // Copy from a GR64 register to a VR128 register.
1966     if (X86::VR128RegClass.contains(DestReg))
1967       return X86::MOV64toPQIrr;
1968     // Copy from a GR64 register to a VR64 register.
1969     else if (X86::VR64RegClass.contains(DestReg))
1970       return X86::MOV64toSDrr;
1971   }
1972
1973   return 0;
1974 }
1975
1976 void X86InstrInfo::copyPhysReg(MachineBasicBlock &MBB,
1977                                MachineBasicBlock::iterator MI, DebugLoc DL,
1978                                unsigned DestReg, unsigned SrcReg,
1979                                bool KillSrc) const {
1980   // First deal with the normal symmetric copies.
1981   unsigned Opc = 0;
1982   if (X86::GR64RegClass.contains(DestReg, SrcReg))
1983     Opc = X86::MOV64rr;
1984   else if (X86::GR32RegClass.contains(DestReg, SrcReg))
1985     Opc = X86::MOV32rr;
1986   else if (X86::GR16RegClass.contains(DestReg, SrcReg))
1987     Opc = X86::MOV16rr;
1988   else if (X86::GR8RegClass.contains(DestReg, SrcReg)) {
1989     // Copying to or from a physical H register on x86-64 requires a NOREX
1990     // move.  Otherwise use a normal move.
1991     if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1992         TM.getSubtarget<X86Subtarget>().is64Bit())
1993       Opc = X86::MOV8rr_NOREX;
1994     else
1995       Opc = X86::MOV8rr;
1996   } else if (X86::VR128RegClass.contains(DestReg, SrcReg))
1997     Opc = X86::MOVAPSrr;
1998   else if (X86::VR256RegClass.contains(DestReg, SrcReg))
1999     Opc = X86::VMOVAPSYrr;
2000   else if (X86::VR64RegClass.contains(DestReg, SrcReg))
2001     Opc = X86::MMX_MOVQ64rr;
2002   else
2003     Opc = CopyToFromAsymmetricReg(DestReg, SrcReg);
2004
2005   if (Opc) {
2006     BuildMI(MBB, MI, DL, get(Opc), DestReg)
2007       .addReg(SrcReg, getKillRegState(KillSrc));
2008     return;
2009   }
2010
2011   // Moving EFLAGS to / from another register requires a push and a pop.
2012   if (SrcReg == X86::EFLAGS) {
2013     if (X86::GR64RegClass.contains(DestReg)) {
2014       BuildMI(MBB, MI, DL, get(X86::PUSHF64));
2015       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
2016       return;
2017     } else if (X86::GR32RegClass.contains(DestReg)) {
2018       BuildMI(MBB, MI, DL, get(X86::PUSHF32));
2019       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
2020       return;
2021     }
2022   }
2023   if (DestReg == X86::EFLAGS) {
2024     if (X86::GR64RegClass.contains(SrcReg)) {
2025       BuildMI(MBB, MI, DL, get(X86::PUSH64r))
2026         .addReg(SrcReg, getKillRegState(KillSrc));
2027       BuildMI(MBB, MI, DL, get(X86::POPF64));
2028       return;
2029     } else if (X86::GR32RegClass.contains(SrcReg)) {
2030       BuildMI(MBB, MI, DL, get(X86::PUSH32r))
2031         .addReg(SrcReg, getKillRegState(KillSrc));
2032       BuildMI(MBB, MI, DL, get(X86::POPF32));
2033       return;
2034     }
2035   }
2036
2037   DEBUG(dbgs() << "Cannot copy " << RI.getName(SrcReg)
2038                << " to " << RI.getName(DestReg) << '\n');
2039   llvm_unreachable("Cannot emit physreg copy instruction");
2040 }
2041
2042 static unsigned getLoadStoreRegOpcode(unsigned Reg,
2043                                       const TargetRegisterClass *RC,
2044                                       bool isStackAligned,
2045                                       const TargetMachine &TM,
2046                                       bool load) {
2047   switch (RC->getSize()) {
2048   default:
2049     llvm_unreachable("Unknown spill size");
2050   case 1:
2051     assert(X86::GR8RegClass.hasSubClassEq(RC) && "Unknown 1-byte regclass");
2052     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2053       // Copying to or from a physical H register on x86-64 requires a NOREX
2054       // move.  Otherwise use a normal move.
2055       if (isHReg(Reg) || X86::GR8_ABCD_HRegClass.hasSubClassEq(RC))
2056         return load ? X86::MOV8rm_NOREX : X86::MOV8mr_NOREX;
2057     return load ? X86::MOV8rm : X86::MOV8mr;
2058   case 2:
2059     assert(X86::GR16RegClass.hasSubClassEq(RC) && "Unknown 2-byte regclass");
2060     return load ? X86::MOV16rm : X86::MOV16mr;
2061   case 4:
2062     if (X86::GR32RegClass.hasSubClassEq(RC))
2063       return load ? X86::MOV32rm : X86::MOV32mr;
2064     if (X86::FR32RegClass.hasSubClassEq(RC))
2065       return load ? X86::MOVSSrm : X86::MOVSSmr;
2066     if (X86::RFP32RegClass.hasSubClassEq(RC))
2067       return load ? X86::LD_Fp32m : X86::ST_Fp32m;
2068     llvm_unreachable("Unknown 4-byte regclass");
2069   case 8:
2070     if (X86::GR64RegClass.hasSubClassEq(RC))
2071       return load ? X86::MOV64rm : X86::MOV64mr;
2072     if (X86::FR64RegClass.hasSubClassEq(RC))
2073       return load ? X86::MOVSDrm : X86::MOVSDmr;
2074     if (X86::VR64RegClass.hasSubClassEq(RC))
2075       return load ? X86::MMX_MOVQ64rm : X86::MMX_MOVQ64mr;
2076     if (X86::RFP64RegClass.hasSubClassEq(RC))
2077       return load ? X86::LD_Fp64m : X86::ST_Fp64m;
2078     llvm_unreachable("Unknown 8-byte regclass");
2079   case 10:
2080     assert(X86::RFP80RegClass.hasSubClassEq(RC) && "Unknown 10-byte regclass");
2081     return load ? X86::LD_Fp80m : X86::ST_FpP80m;
2082   case 16:
2083     assert(X86::VR128RegClass.hasSubClassEq(RC) && "Unknown 16-byte regclass");
2084     // If stack is realigned we can use aligned stores.
2085     if (isStackAligned)
2086       return load ? X86::MOVAPSrm : X86::MOVAPSmr;
2087     else
2088       return load ? X86::MOVUPSrm : X86::MOVUPSmr;
2089   case 32:
2090     assert(X86::VR256RegClass.hasSubClassEq(RC) && "Unknown 32-byte regclass");
2091     // If stack is realigned we can use aligned stores.
2092     if (isStackAligned)
2093       return load ? X86::VMOVAPSYrm : X86::VMOVAPSYmr;
2094     else
2095       return load ? X86::VMOVUPSYrm : X86::VMOVUPSYmr;
2096   }
2097 }
2098
2099 static unsigned getStoreRegOpcode(unsigned SrcReg,
2100                                   const TargetRegisterClass *RC,
2101                                   bool isStackAligned,
2102                                   TargetMachine &TM) {
2103   return getLoadStoreRegOpcode(SrcReg, RC, isStackAligned, TM, false);
2104 }
2105
2106
2107 static unsigned getLoadRegOpcode(unsigned DestReg,
2108                                  const TargetRegisterClass *RC,
2109                                  bool isStackAligned,
2110                                  const TargetMachine &TM) {
2111   return getLoadStoreRegOpcode(DestReg, RC, isStackAligned, TM, true);
2112 }
2113
2114 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2115                                        MachineBasicBlock::iterator MI,
2116                                        unsigned SrcReg, bool isKill, int FrameIdx,
2117                                        const TargetRegisterClass *RC,
2118                                        const TargetRegisterInfo *TRI) const {
2119   const MachineFunction &MF = *MBB.getParent();
2120   assert(MF.getFrameInfo()->getObjectSize(FrameIdx) >= RC->getSize() &&
2121          "Stack slot too small for store");
2122   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2123     RI.canRealignStack(MF);
2124   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2125   DebugLoc DL = MBB.findDebugLoc(MI);
2126   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2127     .addReg(SrcReg, getKillRegState(isKill));
2128 }
2129
2130 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2131                                   bool isKill,
2132                                   SmallVectorImpl<MachineOperand> &Addr,
2133                                   const TargetRegisterClass *RC,
2134                                   MachineInstr::mmo_iterator MMOBegin,
2135                                   MachineInstr::mmo_iterator MMOEnd,
2136                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2137   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2138   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2139   DebugLoc DL;
2140   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2141   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2142     MIB.addOperand(Addr[i]);
2143   MIB.addReg(SrcReg, getKillRegState(isKill));
2144   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2145   NewMIs.push_back(MIB);
2146 }
2147
2148
2149 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2150                                         MachineBasicBlock::iterator MI,
2151                                         unsigned DestReg, int FrameIdx,
2152                                         const TargetRegisterClass *RC,
2153                                         const TargetRegisterInfo *TRI) const {
2154   const MachineFunction &MF = *MBB.getParent();
2155   bool isAligned = (TM.getFrameLowering()->getStackAlignment() >= 16) ||
2156     RI.canRealignStack(MF);
2157   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2158   DebugLoc DL = MBB.findDebugLoc(MI);
2159   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2160 }
2161
2162 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2163                                  SmallVectorImpl<MachineOperand> &Addr,
2164                                  const TargetRegisterClass *RC,
2165                                  MachineInstr::mmo_iterator MMOBegin,
2166                                  MachineInstr::mmo_iterator MMOEnd,
2167                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2168   bool isAligned = MMOBegin != MMOEnd && (*MMOBegin)->getAlignment() >= 16;
2169   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2170   DebugLoc DL;
2171   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2172   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2173     MIB.addOperand(Addr[i]);
2174   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2175   NewMIs.push_back(MIB);
2176 }
2177
2178 MachineInstr*
2179 X86InstrInfo::emitFrameIndexDebugValue(MachineFunction &MF,
2180                                        int FrameIx, uint64_t Offset,
2181                                        const MDNode *MDPtr,
2182                                        DebugLoc DL) const {
2183   X86AddressMode AM;
2184   AM.BaseType = X86AddressMode::FrameIndexBase;
2185   AM.Base.FrameIndex = FrameIx;
2186   MachineInstrBuilder MIB = BuildMI(MF, DL, get(X86::DBG_VALUE));
2187   addFullAddress(MIB, AM).addImm(Offset).addMetadata(MDPtr);
2188   return &*MIB;
2189 }
2190
2191 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2192                                      const SmallVectorImpl<MachineOperand> &MOs,
2193                                      MachineInstr *MI,
2194                                      const TargetInstrInfo &TII) {
2195   // Create the base instruction with the memory operand as the first part.
2196   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2197                                               MI->getDebugLoc(), true);
2198   MachineInstrBuilder MIB(NewMI);
2199   unsigned NumAddrOps = MOs.size();
2200   for (unsigned i = 0; i != NumAddrOps; ++i)
2201     MIB.addOperand(MOs[i]);
2202   if (NumAddrOps < 4)  // FrameIndex only
2203     addOffset(MIB, 0);
2204
2205   // Loop over the rest of the ri operands, converting them over.
2206   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2207   for (unsigned i = 0; i != NumOps; ++i) {
2208     MachineOperand &MO = MI->getOperand(i+2);
2209     MIB.addOperand(MO);
2210   }
2211   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2212     MachineOperand &MO = MI->getOperand(i);
2213     MIB.addOperand(MO);
2214   }
2215   return MIB;
2216 }
2217
2218 static MachineInstr *FuseInst(MachineFunction &MF,
2219                               unsigned Opcode, unsigned OpNo,
2220                               const SmallVectorImpl<MachineOperand> &MOs,
2221                               MachineInstr *MI, const TargetInstrInfo &TII) {
2222   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2223                                               MI->getDebugLoc(), true);
2224   MachineInstrBuilder MIB(NewMI);
2225
2226   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2227     MachineOperand &MO = MI->getOperand(i);
2228     if (i == OpNo) {
2229       assert(MO.isReg() && "Expected to fold into reg operand!");
2230       unsigned NumAddrOps = MOs.size();
2231       for (unsigned i = 0; i != NumAddrOps; ++i)
2232         MIB.addOperand(MOs[i]);
2233       if (NumAddrOps < 4)  // FrameIndex only
2234         addOffset(MIB, 0);
2235     } else {
2236       MIB.addOperand(MO);
2237     }
2238   }
2239   return MIB;
2240 }
2241
2242 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2243                                 const SmallVectorImpl<MachineOperand> &MOs,
2244                                 MachineInstr *MI) {
2245   MachineFunction &MF = *MI->getParent()->getParent();
2246   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2247
2248   unsigned NumAddrOps = MOs.size();
2249   for (unsigned i = 0; i != NumAddrOps; ++i)
2250     MIB.addOperand(MOs[i]);
2251   if (NumAddrOps < 4)  // FrameIndex only
2252     addOffset(MIB, 0);
2253   return MIB.addImm(0);
2254 }
2255
2256 MachineInstr*
2257 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2258                                     MachineInstr *MI, unsigned i,
2259                                     const SmallVectorImpl<MachineOperand> &MOs,
2260                                     unsigned Size, unsigned Align) const {
2261   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2262   bool isTwoAddrFold = false;
2263   unsigned NumOps = MI->getDesc().getNumOperands();
2264   bool isTwoAddr = NumOps > 1 &&
2265     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2266
2267   // FIXME: AsmPrinter doesn't know how to handle
2268   // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2269   if (MI->getOpcode() == X86::ADD32ri &&
2270       MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2271     return NULL;
2272
2273   MachineInstr *NewMI = NULL;
2274   // Folding a memory location into the two-address part of a two-address
2275   // instruction is different than folding it other places.  It requires
2276   // replacing the *two* registers with the memory location.
2277   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2278       MI->getOperand(0).isReg() &&
2279       MI->getOperand(1).isReg() &&
2280       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2281     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2282     isTwoAddrFold = true;
2283   } else if (i == 0) { // If operand 0
2284     if (MI->getOpcode() == X86::MOV64r0)
2285       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2286     else if (MI->getOpcode() == X86::MOV32r0)
2287       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2288     else if (MI->getOpcode() == X86::MOV16r0)
2289       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2290     else if (MI->getOpcode() == X86::MOV8r0)
2291       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2292     if (NewMI)
2293       return NewMI;
2294
2295     OpcodeTablePtr = &RegOp2MemOpTable0;
2296   } else if (i == 1) {
2297     OpcodeTablePtr = &RegOp2MemOpTable1;
2298   } else if (i == 2) {
2299     OpcodeTablePtr = &RegOp2MemOpTable2;
2300   }
2301
2302   // If table selected...
2303   if (OpcodeTablePtr) {
2304     // Find the Opcode to fuse
2305     DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2306       OpcodeTablePtr->find(MI->getOpcode());
2307     if (I != OpcodeTablePtr->end()) {
2308       unsigned Opcode = I->second.first;
2309       unsigned MinAlign = I->second.second;
2310       if (Align < MinAlign)
2311         return NULL;
2312       bool NarrowToMOV32rm = false;
2313       if (Size) {
2314         unsigned RCSize = getRegClass(MI->getDesc(), i, &RI)->getSize();
2315         if (Size < RCSize) {
2316           // Check if it's safe to fold the load. If the size of the object is
2317           // narrower than the load width, then it's not.
2318           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2319             return NULL;
2320           // If this is a 64-bit load, but the spill slot is 32, then we can do
2321           // a 32-bit load which is implicitly zero-extended. This likely is due
2322           // to liveintervalanalysis remat'ing a load from stack slot.
2323           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2324             return NULL;
2325           Opcode = X86::MOV32rm;
2326           NarrowToMOV32rm = true;
2327         }
2328       }
2329
2330       if (isTwoAddrFold)
2331         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2332       else
2333         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2334
2335       if (NarrowToMOV32rm) {
2336         // If this is the special case where we use a MOV32rm to load a 32-bit
2337         // value and zero-extend the top bits. Change the destination register
2338         // to a 32-bit one.
2339         unsigned DstReg = NewMI->getOperand(0).getReg();
2340         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2341           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2342                                                    X86::sub_32bit));
2343         else
2344           NewMI->getOperand(0).setSubReg(X86::sub_32bit);
2345       }
2346       return NewMI;
2347     }
2348   }
2349
2350   // No fusion
2351   if (PrintFailedFusing && !MI->isCopy())
2352     dbgs() << "We failed to fuse operand " << i << " in " << *MI;
2353   return NULL;
2354 }
2355
2356
2357 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2358                                                   MachineInstr *MI,
2359                                            const SmallVectorImpl<unsigned> &Ops,
2360                                                   int FrameIndex) const {
2361   // Check switch flag
2362   if (NoFusing) return NULL;
2363
2364   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2365     switch (MI->getOpcode()) {
2366     case X86::CVTSD2SSrr:
2367     case X86::Int_CVTSD2SSrr:
2368     case X86::CVTSS2SDrr:
2369     case X86::Int_CVTSS2SDrr:
2370     case X86::RCPSSr:
2371     case X86::RCPSSr_Int:
2372     case X86::ROUNDSDr:
2373     case X86::ROUNDSSr:
2374     case X86::RSQRTSSr:
2375     case X86::RSQRTSSr_Int:
2376     case X86::SQRTSSr:
2377     case X86::SQRTSSr_Int:
2378       return 0;
2379     }
2380
2381   const MachineFrameInfo *MFI = MF.getFrameInfo();
2382   unsigned Size = MFI->getObjectSize(FrameIndex);
2383   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2384   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2385     unsigned NewOpc = 0;
2386     unsigned RCSize = 0;
2387     switch (MI->getOpcode()) {
2388     default: return NULL;
2389     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2390     case X86::TEST16rr: NewOpc = X86::CMP16ri8; RCSize = 2; break;
2391     case X86::TEST32rr: NewOpc = X86::CMP32ri8; RCSize = 4; break;
2392     case X86::TEST64rr: NewOpc = X86::CMP64ri8; RCSize = 8; break;
2393     }
2394     // Check if it's safe to fold the load. If the size of the object is
2395     // narrower than the load width, then it's not.
2396     if (Size < RCSize)
2397       return NULL;
2398     // Change to CMPXXri r, 0 first.
2399     MI->setDesc(get(NewOpc));
2400     MI->getOperand(1).ChangeToImmediate(0);
2401   } else if (Ops.size() != 1)
2402     return NULL;
2403
2404   SmallVector<MachineOperand,4> MOs;
2405   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2406   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2407 }
2408
2409 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2410                                                   MachineInstr *MI,
2411                                            const SmallVectorImpl<unsigned> &Ops,
2412                                                   MachineInstr *LoadMI) const {
2413   // Check switch flag
2414   if (NoFusing) return NULL;
2415
2416   if (!MF.getFunction()->hasFnAttr(Attribute::OptimizeForSize))
2417     switch (MI->getOpcode()) {
2418     case X86::CVTSD2SSrr:
2419     case X86::Int_CVTSD2SSrr:
2420     case X86::CVTSS2SDrr:
2421     case X86::Int_CVTSS2SDrr:
2422     case X86::RCPSSr:
2423     case X86::RCPSSr_Int:
2424     case X86::ROUNDSDr:
2425     case X86::ROUNDSSr:
2426     case X86::RSQRTSSr:
2427     case X86::RSQRTSSr_Int:
2428     case X86::SQRTSSr:
2429     case X86::SQRTSSr_Int:
2430       return 0;
2431     }
2432
2433   // Determine the alignment of the load.
2434   unsigned Alignment = 0;
2435   if (LoadMI->hasOneMemOperand())
2436     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2437   else
2438     switch (LoadMI->getOpcode()) {
2439     case X86::AVX_SET0PSY:
2440     case X86::AVX_SET0PDY:
2441       Alignment = 32;
2442       break;
2443     case X86::V_SET0PS:
2444     case X86::V_SET0PD:
2445     case X86::V_SET0PI:
2446     case X86::V_SETALLONES:
2447     case X86::AVX_SET0PS:
2448     case X86::AVX_SET0PD:
2449     case X86::AVX_SET0PI:
2450       Alignment = 16;
2451       break;
2452     case X86::FsFLD0SD:
2453     case X86::VFsFLD0SD:
2454       Alignment = 8;
2455       break;
2456     case X86::FsFLD0SS:
2457     case X86::VFsFLD0SS:
2458       Alignment = 4;
2459       break;
2460     default:
2461       return 0;
2462     }
2463   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2464     unsigned NewOpc = 0;
2465     switch (MI->getOpcode()) {
2466     default: return NULL;
2467     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2468     case X86::TEST16rr: NewOpc = X86::CMP16ri8; break;
2469     case X86::TEST32rr: NewOpc = X86::CMP32ri8; break;
2470     case X86::TEST64rr: NewOpc = X86::CMP64ri8; break;
2471     }
2472     // Change to CMPXXri r, 0 first.
2473     MI->setDesc(get(NewOpc));
2474     MI->getOperand(1).ChangeToImmediate(0);
2475   } else if (Ops.size() != 1)
2476     return NULL;
2477
2478   // Make sure the subregisters match.
2479   // Otherwise we risk changing the size of the load.
2480   if (LoadMI->getOperand(0).getSubReg() != MI->getOperand(Ops[0]).getSubReg())
2481     return NULL;
2482
2483   SmallVector<MachineOperand,X86::AddrNumOperands> MOs;
2484   switch (LoadMI->getOpcode()) {
2485   case X86::V_SET0PS:
2486   case X86::V_SET0PD:
2487   case X86::V_SET0PI:
2488   case X86::V_SETALLONES:
2489   case X86::AVX_SET0PS:
2490   case X86::AVX_SET0PD:
2491   case X86::AVX_SET0PI:
2492   case X86::AVX_SET0PSY:
2493   case X86::AVX_SET0PDY:
2494   case X86::FsFLD0SD:
2495   case X86::FsFLD0SS: {
2496     // Folding a V_SET0P? or V_SETALLONES as a load, to ease register pressure.
2497     // Create a constant-pool entry and operands to load from it.
2498
2499     // Medium and large mode can't fold loads this way.
2500     if (TM.getCodeModel() != CodeModel::Small &&
2501         TM.getCodeModel() != CodeModel::Kernel)
2502       return NULL;
2503
2504     // x86-32 PIC requires a PIC base register for constant pools.
2505     unsigned PICBase = 0;
2506     if (TM.getRelocationModel() == Reloc::PIC_) {
2507       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2508         PICBase = X86::RIP;
2509       else
2510         // FIXME: PICBase = getGlobalBaseReg(&MF);
2511         // This doesn't work for several reasons.
2512         // 1. GlobalBaseReg may have been spilled.
2513         // 2. It may not be live at MI.
2514         return NULL;
2515     }
2516
2517     // Create a constant-pool entry.
2518     MachineConstantPool &MCP = *MF.getConstantPool();
2519     const Type *Ty;
2520     unsigned Opc = LoadMI->getOpcode();
2521     if (Opc == X86::FsFLD0SS || Opc == X86::VFsFLD0SS)
2522       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2523     else if (Opc == X86::FsFLD0SD || Opc == X86::VFsFLD0SD)
2524       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2525     else if (Opc == X86::AVX_SET0PSY || Opc == X86::AVX_SET0PDY)
2526       Ty = VectorType::get(Type::getFloatTy(MF.getFunction()->getContext()), 8);
2527     else
2528       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2529     const Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2530                     Constant::getAllOnesValue(Ty) :
2531                     Constant::getNullValue(Ty);
2532     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2533
2534     // Create operands to load from the constant pool entry.
2535     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2536     MOs.push_back(MachineOperand::CreateImm(1));
2537     MOs.push_back(MachineOperand::CreateReg(0, false));
2538     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2539     MOs.push_back(MachineOperand::CreateReg(0, false));
2540     break;
2541   }
2542   default: {
2543     // Folding a normal load. Just copy the load's address operands.
2544     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2545     for (unsigned i = NumOps - X86::AddrNumOperands; i != NumOps; ++i)
2546       MOs.push_back(LoadMI->getOperand(i));
2547     break;
2548   }
2549   }
2550   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2551 }
2552
2553
2554 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2555                                   const SmallVectorImpl<unsigned> &Ops) const {
2556   // Check switch flag
2557   if (NoFusing) return 0;
2558
2559   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2560     switch (MI->getOpcode()) {
2561     default: return false;
2562     case X86::TEST8rr:
2563     case X86::TEST16rr:
2564     case X86::TEST32rr:
2565     case X86::TEST64rr:
2566       return true;
2567     case X86::ADD32ri:
2568       // FIXME: AsmPrinter doesn't know how to handle
2569       // X86II::MO_GOT_ABSOLUTE_ADDRESS after folding.
2570       if (MI->getOperand(2).getTargetFlags() == X86II::MO_GOT_ABSOLUTE_ADDRESS)
2571         return false;
2572       break;
2573     }
2574   }
2575
2576   if (Ops.size() != 1)
2577     return false;
2578
2579   unsigned OpNum = Ops[0];
2580   unsigned Opc = MI->getOpcode();
2581   unsigned NumOps = MI->getDesc().getNumOperands();
2582   bool isTwoAddr = NumOps > 1 &&
2583     MI->getDesc().getOperandConstraint(1, MCOI::TIED_TO) != -1;
2584
2585   // Folding a memory location into the two-address part of a two-address
2586   // instruction is different than folding it other places.  It requires
2587   // replacing the *two* registers with the memory location.
2588   const DenseMap<unsigned, std::pair<unsigned,unsigned> > *OpcodeTablePtr = 0;
2589   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2590     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2591   } else if (OpNum == 0) { // If operand 0
2592     switch (Opc) {
2593     case X86::MOV8r0:
2594     case X86::MOV16r0:
2595     case X86::MOV32r0:
2596     case X86::MOV64r0: return true;
2597     default: break;
2598     }
2599     OpcodeTablePtr = &RegOp2MemOpTable0;
2600   } else if (OpNum == 1) {
2601     OpcodeTablePtr = &RegOp2MemOpTable1;
2602   } else if (OpNum == 2) {
2603     OpcodeTablePtr = &RegOp2MemOpTable2;
2604   }
2605
2606   if (OpcodeTablePtr && OpcodeTablePtr->count(Opc))
2607     return true;
2608   return TargetInstrInfoImpl::canFoldMemoryOperand(MI, Ops);
2609 }
2610
2611 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2612                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2613                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2614   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2615     MemOp2RegOpTable.find(MI->getOpcode());
2616   if (I == MemOp2RegOpTable.end())
2617     return false;
2618   unsigned Opc = I->second.first;
2619   unsigned Index = I->second.second & 0xf;
2620   bool FoldedLoad = I->second.second & (1 << 4);
2621   bool FoldedStore = I->second.second & (1 << 5);
2622   if (UnfoldLoad && !FoldedLoad)
2623     return false;
2624   UnfoldLoad &= FoldedLoad;
2625   if (UnfoldStore && !FoldedStore)
2626     return false;
2627   UnfoldStore &= FoldedStore;
2628
2629   const MCInstrDesc &MCID = get(Opc);
2630   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2631   if (!MI->hasOneMemOperand() &&
2632       RC == &X86::VR128RegClass &&
2633       !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2634     // Without memoperands, loadRegFromAddr and storeRegToStackSlot will
2635     // conservatively assume the address is unaligned. That's bad for
2636     // performance.
2637     return false;
2638   SmallVector<MachineOperand, X86::AddrNumOperands> AddrOps;
2639   SmallVector<MachineOperand,2> BeforeOps;
2640   SmallVector<MachineOperand,2> AfterOps;
2641   SmallVector<MachineOperand,4> ImpOps;
2642   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2643     MachineOperand &Op = MI->getOperand(i);
2644     if (i >= Index && i < Index + X86::AddrNumOperands)
2645       AddrOps.push_back(Op);
2646     else if (Op.isReg() && Op.isImplicit())
2647       ImpOps.push_back(Op);
2648     else if (i < Index)
2649       BeforeOps.push_back(Op);
2650     else if (i > Index)
2651       AfterOps.push_back(Op);
2652   }
2653
2654   // Emit the load instruction.
2655   if (UnfoldLoad) {
2656     std::pair<MachineInstr::mmo_iterator,
2657               MachineInstr::mmo_iterator> MMOs =
2658       MF.extractLoadMemRefs(MI->memoperands_begin(),
2659                             MI->memoperands_end());
2660     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2661     if (UnfoldStore) {
2662       // Address operands cannot be marked isKill.
2663       for (unsigned i = 1; i != 1 + X86::AddrNumOperands; ++i) {
2664         MachineOperand &MO = NewMIs[0]->getOperand(i);
2665         if (MO.isReg())
2666           MO.setIsKill(false);
2667       }
2668     }
2669   }
2670
2671   // Emit the data processing instruction.
2672   MachineInstr *DataMI = MF.CreateMachineInstr(MCID, MI->getDebugLoc(), true);
2673   MachineInstrBuilder MIB(DataMI);
2674
2675   if (FoldedStore)
2676     MIB.addReg(Reg, RegState::Define);
2677   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2678     MIB.addOperand(BeforeOps[i]);
2679   if (FoldedLoad)
2680     MIB.addReg(Reg);
2681   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2682     MIB.addOperand(AfterOps[i]);
2683   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2684     MachineOperand &MO = ImpOps[i];
2685     MIB.addReg(MO.getReg(),
2686                getDefRegState(MO.isDef()) |
2687                RegState::Implicit |
2688                getKillRegState(MO.isKill()) |
2689                getDeadRegState(MO.isDead()) |
2690                getUndefRegState(MO.isUndef()));
2691   }
2692   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2693   unsigned NewOpc = 0;
2694   switch (DataMI->getOpcode()) {
2695   default: break;
2696   case X86::CMP64ri32:
2697   case X86::CMP64ri8:
2698   case X86::CMP32ri:
2699   case X86::CMP32ri8:
2700   case X86::CMP16ri:
2701   case X86::CMP16ri8:
2702   case X86::CMP8ri: {
2703     MachineOperand &MO0 = DataMI->getOperand(0);
2704     MachineOperand &MO1 = DataMI->getOperand(1);
2705     if (MO1.getImm() == 0) {
2706       switch (DataMI->getOpcode()) {
2707       default: break;
2708       case X86::CMP64ri8:
2709       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2710       case X86::CMP32ri8:
2711       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2712       case X86::CMP16ri8:
2713       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2714       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2715       }
2716       DataMI->setDesc(get(NewOpc));
2717       MO1.ChangeToRegister(MO0.getReg(), false);
2718     }
2719   }
2720   }
2721   NewMIs.push_back(DataMI);
2722
2723   // Emit the store instruction.
2724   if (UnfoldStore) {
2725     const TargetRegisterClass *DstRC = getRegClass(MCID, 0, &RI);
2726     std::pair<MachineInstr::mmo_iterator,
2727               MachineInstr::mmo_iterator> MMOs =
2728       MF.extractStoreMemRefs(MI->memoperands_begin(),
2729                              MI->memoperands_end());
2730     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2731   }
2732
2733   return true;
2734 }
2735
2736 bool
2737 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2738                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2739   if (!N->isMachineOpcode())
2740     return false;
2741
2742   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2743     MemOp2RegOpTable.find(N->getMachineOpcode());
2744   if (I == MemOp2RegOpTable.end())
2745     return false;
2746   unsigned Opc = I->second.first;
2747   unsigned Index = I->second.second & 0xf;
2748   bool FoldedLoad = I->second.second & (1 << 4);
2749   bool FoldedStore = I->second.second & (1 << 5);
2750   const MCInstrDesc &MCID = get(Opc);
2751   const TargetRegisterClass *RC = getRegClass(MCID, Index, &RI);
2752   unsigned NumDefs = MCID.NumDefs;
2753   std::vector<SDValue> AddrOps;
2754   std::vector<SDValue> BeforeOps;
2755   std::vector<SDValue> AfterOps;
2756   DebugLoc dl = N->getDebugLoc();
2757   unsigned NumOps = N->getNumOperands();
2758   for (unsigned i = 0; i != NumOps-1; ++i) {
2759     SDValue Op = N->getOperand(i);
2760     if (i >= Index-NumDefs && i < Index-NumDefs + X86::AddrNumOperands)
2761       AddrOps.push_back(Op);
2762     else if (i < Index-NumDefs)
2763       BeforeOps.push_back(Op);
2764     else if (i > Index-NumDefs)
2765       AfterOps.push_back(Op);
2766   }
2767   SDValue Chain = N->getOperand(NumOps-1);
2768   AddrOps.push_back(Chain);
2769
2770   // Emit the load instruction.
2771   SDNode *Load = 0;
2772   MachineFunction &MF = DAG.getMachineFunction();
2773   if (FoldedLoad) {
2774     EVT VT = *RC->vt_begin();
2775     std::pair<MachineInstr::mmo_iterator,
2776               MachineInstr::mmo_iterator> MMOs =
2777       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2778                             cast<MachineSDNode>(N)->memoperands_end());
2779     if (!(*MMOs.first) &&
2780         RC == &X86::VR128RegClass &&
2781         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2782       // Do not introduce a slow unaligned load.
2783       return false;
2784     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2785     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2786                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2787     NewNodes.push_back(Load);
2788
2789     // Preserve memory reference information.
2790     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2791   }
2792
2793   // Emit the data processing instruction.
2794   std::vector<EVT> VTs;
2795   const TargetRegisterClass *DstRC = 0;
2796   if (MCID.getNumDefs() > 0) {
2797     DstRC = getRegClass(MCID, 0, &RI);
2798     VTs.push_back(*DstRC->vt_begin());
2799   }
2800   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2801     EVT VT = N->getValueType(i);
2802     if (VT != MVT::Other && i >= (unsigned)MCID.getNumDefs())
2803       VTs.push_back(VT);
2804   }
2805   if (Load)
2806     BeforeOps.push_back(SDValue(Load, 0));
2807   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2808   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2809                                       BeforeOps.size());
2810   NewNodes.push_back(NewNode);
2811
2812   // Emit the store instruction.
2813   if (FoldedStore) {
2814     AddrOps.pop_back();
2815     AddrOps.push_back(SDValue(NewNode, 0));
2816     AddrOps.push_back(Chain);
2817     std::pair<MachineInstr::mmo_iterator,
2818               MachineInstr::mmo_iterator> MMOs =
2819       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2820                              cast<MachineSDNode>(N)->memoperands_end());
2821     if (!(*MMOs.first) &&
2822         RC == &X86::VR128RegClass &&
2823         !TM.getSubtarget<X86Subtarget>().isUnalignedMemAccessFast())
2824       // Do not introduce a slow unaligned store.
2825       return false;
2826     bool isAligned = (*MMOs.first) && (*MMOs.first)->getAlignment() >= 16;
2827     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2828                                                          isAligned, TM),
2829                                        dl, MVT::Other,
2830                                        &AddrOps[0], AddrOps.size());
2831     NewNodes.push_back(Store);
2832
2833     // Preserve memory reference information.
2834     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2835   }
2836
2837   return true;
2838 }
2839
2840 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2841                                       bool UnfoldLoad, bool UnfoldStore,
2842                                       unsigned *LoadRegIndex) const {
2843   DenseMap<unsigned, std::pair<unsigned,unsigned> >::const_iterator I =
2844     MemOp2RegOpTable.find(Opc);
2845   if (I == MemOp2RegOpTable.end())
2846     return 0;
2847   bool FoldedLoad = I->second.second & (1 << 4);
2848   bool FoldedStore = I->second.second & (1 << 5);
2849   if (UnfoldLoad && !FoldedLoad)
2850     return 0;
2851   if (UnfoldStore && !FoldedStore)
2852     return 0;
2853   if (LoadRegIndex)
2854     *LoadRegIndex = I->second.second & 0xf;
2855   return I->second.first;
2856 }
2857
2858 bool
2859 X86InstrInfo::areLoadsFromSameBasePtr(SDNode *Load1, SDNode *Load2,
2860                                      int64_t &Offset1, int64_t &Offset2) const {
2861   if (!Load1->isMachineOpcode() || !Load2->isMachineOpcode())
2862     return false;
2863   unsigned Opc1 = Load1->getMachineOpcode();
2864   unsigned Opc2 = Load2->getMachineOpcode();
2865   switch (Opc1) {
2866   default: return false;
2867   case X86::MOV8rm:
2868   case X86::MOV16rm:
2869   case X86::MOV32rm:
2870   case X86::MOV64rm:
2871   case X86::LD_Fp32m:
2872   case X86::LD_Fp64m:
2873   case X86::LD_Fp80m:
2874   case X86::MOVSSrm:
2875   case X86::MOVSDrm:
2876   case X86::MMX_MOVD64rm:
2877   case X86::MMX_MOVQ64rm:
2878   case X86::FsMOVAPSrm:
2879   case X86::FsMOVAPDrm:
2880   case X86::MOVAPSrm:
2881   case X86::MOVUPSrm:
2882   case X86::MOVAPDrm:
2883   case X86::MOVDQArm:
2884   case X86::MOVDQUrm:
2885   case X86::VMOVAPSYrm:
2886   case X86::VMOVUPSYrm:
2887   case X86::VMOVAPDYrm:
2888   case X86::VMOVDQAYrm:
2889   case X86::VMOVDQUYrm:
2890     break;
2891   }
2892   switch (Opc2) {
2893   default: return false;
2894   case X86::MOV8rm:
2895   case X86::MOV16rm:
2896   case X86::MOV32rm:
2897   case X86::MOV64rm:
2898   case X86::LD_Fp32m:
2899   case X86::LD_Fp64m:
2900   case X86::LD_Fp80m:
2901   case X86::MOVSSrm:
2902   case X86::MOVSDrm:
2903   case X86::MMX_MOVD64rm:
2904   case X86::MMX_MOVQ64rm:
2905   case X86::FsMOVAPSrm:
2906   case X86::FsMOVAPDrm:
2907   case X86::MOVAPSrm:
2908   case X86::MOVUPSrm:
2909   case X86::MOVAPDrm:
2910   case X86::MOVDQArm:
2911   case X86::MOVDQUrm:
2912   case X86::VMOVAPSYrm:
2913   case X86::VMOVUPSYrm:
2914   case X86::VMOVAPDYrm:
2915   case X86::VMOVDQAYrm:
2916   case X86::VMOVDQUYrm:
2917     break;
2918   }
2919
2920   // Check if chain operands and base addresses match.
2921   if (Load1->getOperand(0) != Load2->getOperand(0) ||
2922       Load1->getOperand(5) != Load2->getOperand(5))
2923     return false;
2924   // Segment operands should match as well.
2925   if (Load1->getOperand(4) != Load2->getOperand(4))
2926     return false;
2927   // Scale should be 1, Index should be Reg0.
2928   if (Load1->getOperand(1) == Load2->getOperand(1) &&
2929       Load1->getOperand(2) == Load2->getOperand(2)) {
2930     if (cast<ConstantSDNode>(Load1->getOperand(1))->getZExtValue() != 1)
2931       return false;
2932
2933     // Now let's examine the displacements.
2934     if (isa<ConstantSDNode>(Load1->getOperand(3)) &&
2935         isa<ConstantSDNode>(Load2->getOperand(3))) {
2936       Offset1 = cast<ConstantSDNode>(Load1->getOperand(3))->getSExtValue();
2937       Offset2 = cast<ConstantSDNode>(Load2->getOperand(3))->getSExtValue();
2938       return true;
2939     }
2940   }
2941   return false;
2942 }
2943
2944 bool X86InstrInfo::shouldScheduleLoadsNear(SDNode *Load1, SDNode *Load2,
2945                                            int64_t Offset1, int64_t Offset2,
2946                                            unsigned NumLoads) const {
2947   assert(Offset2 > Offset1);
2948   if ((Offset2 - Offset1) / 8 > 64)
2949     return false;
2950
2951   unsigned Opc1 = Load1->getMachineOpcode();
2952   unsigned Opc2 = Load2->getMachineOpcode();
2953   if (Opc1 != Opc2)
2954     return false;  // FIXME: overly conservative?
2955
2956   switch (Opc1) {
2957   default: break;
2958   case X86::LD_Fp32m:
2959   case X86::LD_Fp64m:
2960   case X86::LD_Fp80m:
2961   case X86::MMX_MOVD64rm:
2962   case X86::MMX_MOVQ64rm:
2963     return false;
2964   }
2965
2966   EVT VT = Load1->getValueType(0);
2967   switch (VT.getSimpleVT().SimpleTy) {
2968   default:
2969     // XMM registers. In 64-bit mode we can be a bit more aggressive since we
2970     // have 16 of them to play with.
2971     if (TM.getSubtargetImpl()->is64Bit()) {
2972       if (NumLoads >= 3)
2973         return false;
2974     } else if (NumLoads) {
2975       return false;
2976     }
2977     break;
2978   case MVT::i8:
2979   case MVT::i16:
2980   case MVT::i32:
2981   case MVT::i64:
2982   case MVT::f32:
2983   case MVT::f64:
2984     if (NumLoads)
2985       return false;
2986     break;
2987   }
2988
2989   return true;
2990 }
2991
2992
2993 bool X86InstrInfo::
2994 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2995   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2996   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2997   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2998     return true;
2999   Cond[0].setImm(GetOppositeBranchCondition(CC));
3000   return false;
3001 }
3002
3003 bool X86InstrInfo::
3004 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
3005   // FIXME: Return false for x87 stack register classes for now. We can't
3006   // allow any loads of these registers before FpGet_ST0_80.
3007   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
3008            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
3009 }
3010
3011
3012 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended (r8 or higher)
3013 /// register?  e.g. r8, xmm8, xmm13, etc.
3014 bool X86InstrInfo::isX86_64ExtendedReg(unsigned RegNo) {
3015   switch (RegNo) {
3016   default: break;
3017   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
3018   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
3019   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
3020   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
3021   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
3022   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
3023   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
3024   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
3025   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
3026   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
3027   case X86::YMM8:  case X86::YMM9:  case X86::YMM10: case X86::YMM11:
3028   case X86::YMM12: case X86::YMM13: case X86::YMM14: case X86::YMM15:
3029   case X86::CR8:   case X86::CR9:   case X86::CR10:  case X86::CR11:
3030   case X86::CR12:  case X86::CR13:  case X86::CR14:  case X86::CR15:
3031     return true;
3032   }
3033   return false;
3034 }
3035
3036 /// getGlobalBaseReg - Return a virtual register initialized with the
3037 /// the global base register value. Output instructions required to
3038 /// initialize the register in the function entry block, if necessary.
3039 ///
3040 /// TODO: Eliminate this and move the code to X86MachineFunctionInfo.
3041 ///
3042 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3043   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3044          "X86-64 PIC uses RIP relative addressing");
3045
3046   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3047   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3048   if (GlobalBaseReg != 0)
3049     return GlobalBaseReg;
3050
3051   // Create the register. The code to initialize it is inserted
3052   // later, by the CGBR pass (below).
3053   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3054   GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3055   X86FI->setGlobalBaseReg(GlobalBaseReg);
3056   return GlobalBaseReg;
3057 }
3058
3059 // These are the replaceable SSE instructions. Some of these have Int variants
3060 // that we don't include here. We don't want to replace instructions selected
3061 // by intrinsics.
3062 static const unsigned ReplaceableInstrs[][3] = {
3063   //PackedSingle     PackedDouble    PackedInt
3064   { X86::MOVAPSmr,   X86::MOVAPDmr,  X86::MOVDQAmr  },
3065   { X86::MOVAPSrm,   X86::MOVAPDrm,  X86::MOVDQArm  },
3066   { X86::MOVAPSrr,   X86::MOVAPDrr,  X86::MOVDQArr  },
3067   { X86::MOVUPSmr,   X86::MOVUPDmr,  X86::MOVDQUmr  },
3068   { X86::MOVUPSrm,   X86::MOVUPDrm,  X86::MOVDQUrm  },
3069   { X86::MOVNTPSmr,  X86::MOVNTPDmr, X86::MOVNTDQmr },
3070   { X86::ANDNPSrm,   X86::ANDNPDrm,  X86::PANDNrm   },
3071   { X86::ANDNPSrr,   X86::ANDNPDrr,  X86::PANDNrr   },
3072   { X86::ANDPSrm,    X86::ANDPDrm,   X86::PANDrm    },
3073   { X86::ANDPSrr,    X86::ANDPDrr,   X86::PANDrr    },
3074   { X86::ORPSrm,     X86::ORPDrm,    X86::PORrm     },
3075   { X86::ORPSrr,     X86::ORPDrr,    X86::PORrr     },
3076   { X86::V_SET0PS,   X86::V_SET0PD,  X86::V_SET0PI  },
3077   { X86::XORPSrm,    X86::XORPDrm,   X86::PXORrm    },
3078   { X86::XORPSrr,    X86::XORPDrr,   X86::PXORrr    },
3079   // AVX 128-bit support
3080   { X86::VMOVAPSmr,  X86::VMOVAPDmr,  X86::VMOVDQAmr  },
3081   { X86::VMOVAPSrm,  X86::VMOVAPDrm,  X86::VMOVDQArm  },
3082   { X86::VMOVAPSrr,  X86::VMOVAPDrr,  X86::VMOVDQArr  },
3083   { X86::VMOVUPSmr,  X86::VMOVUPDmr,  X86::VMOVDQUmr  },
3084   { X86::VMOVUPSrm,  X86::VMOVUPDrm,  X86::VMOVDQUrm  },
3085   { X86::VMOVNTPSmr, X86::VMOVNTPDmr, X86::VMOVNTDQmr },
3086   { X86::VANDNPSrm,  X86::VANDNPDrm,  X86::VPANDNrm   },
3087   { X86::VANDNPSrr,  X86::VANDNPDrr,  X86::VPANDNrr   },
3088   { X86::VANDPSrm,   X86::VANDPDrm,   X86::VPANDrm    },
3089   { X86::VANDPSrr,   X86::VANDPDrr,   X86::VPANDrr    },
3090   { X86::VORPSrm,    X86::VORPDrm,    X86::VPORrm     },
3091   { X86::VORPSrr,    X86::VORPDrr,    X86::VPORrr     },
3092   { X86::AVX_SET0PS, X86::AVX_SET0PD, X86::AVX_SET0PI },
3093   { X86::VXORPSrm,   X86::VXORPDrm,   X86::VPXORrm    },
3094   { X86::VXORPSrr,   X86::VXORPDrr,   X86::VPXORrr    },
3095   // AVX 256-bit support
3096   { X86::VMOVAPSYmr,   X86::VMOVAPDYmr,   X86::VMOVDQAYmr  },
3097   { X86::VMOVAPSYrm,   X86::VMOVAPDYrm,   X86::VMOVDQAYrm  },
3098   { X86::VMOVAPSYrr,   X86::VMOVAPDYrr,   X86::VMOVDQAYrr  },
3099   { X86::VMOVUPSYmr,   X86::VMOVUPDYmr,   X86::VMOVDQUYmr  },
3100   { X86::VMOVUPSYrm,   X86::VMOVUPDYrm,   X86::VMOVDQUYrm  },
3101   { X86::VMOVNTPSYmr,  X86::VMOVNTPDYmr,  X86::VMOVNTDQYmr },
3102 };
3103
3104 // FIXME: Some shuffle and unpack instructions have equivalents in different
3105 // domains, but they require a bit more work than just switching opcodes.
3106
3107 static const unsigned *lookup(unsigned opcode, unsigned domain) {
3108   for (unsigned i = 0, e = array_lengthof(ReplaceableInstrs); i != e; ++i)
3109     if (ReplaceableInstrs[i][domain-1] == opcode)
3110       return ReplaceableInstrs[i];
3111   return 0;
3112 }
3113
3114 std::pair<uint16_t, uint16_t>
3115 X86InstrInfo::GetSSEDomain(const MachineInstr *MI) const {
3116   uint16_t domain = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3117   return std::make_pair(domain,
3118                         domain && lookup(MI->getOpcode(), domain) ? 0xe : 0);
3119 }
3120
3121 void X86InstrInfo::SetSSEDomain(MachineInstr *MI, unsigned Domain) const {
3122   assert(Domain>0 && Domain<4 && "Invalid execution domain");
3123   uint16_t dom = (MI->getDesc().TSFlags >> X86II::SSEDomainShift) & 3;
3124   assert(dom && "Not an SSE instruction");
3125   const unsigned *table = lookup(MI->getOpcode(), dom);
3126   assert(table && "Cannot change domain");
3127   MI->setDesc(get(table[Domain-1]));
3128 }
3129
3130 /// getNoopForMachoTarget - Return the noop instruction to use for a noop.
3131 void X86InstrInfo::getNoopForMachoTarget(MCInst &NopInst) const {
3132   NopInst.setOpcode(X86::NOOP);
3133 }
3134
3135 bool X86InstrInfo::isHighLatencyDef(int opc) const {
3136   switch (opc) {
3137   default: return false;
3138   case X86::DIVSDrm:
3139   case X86::DIVSDrm_Int:
3140   case X86::DIVSDrr:
3141   case X86::DIVSDrr_Int:
3142   case X86::DIVSSrm:
3143   case X86::DIVSSrm_Int:
3144   case X86::DIVSSrr:
3145   case X86::DIVSSrr_Int:
3146   case X86::SQRTPDm:
3147   case X86::SQRTPDm_Int:
3148   case X86::SQRTPDr:
3149   case X86::SQRTPDr_Int:
3150   case X86::SQRTPSm:
3151   case X86::SQRTPSm_Int:
3152   case X86::SQRTPSr:
3153   case X86::SQRTPSr_Int:
3154   case X86::SQRTSDm:
3155   case X86::SQRTSDm_Int:
3156   case X86::SQRTSDr:
3157   case X86::SQRTSDr_Int:
3158   case X86::SQRTSSm:
3159   case X86::SQRTSSm_Int:
3160   case X86::SQRTSSr:
3161   case X86::SQRTSSr_Int:
3162     return true;
3163   }
3164 }
3165
3166 bool X86InstrInfo::
3167 hasHighOperandLatency(const InstrItineraryData *ItinData,
3168                       const MachineRegisterInfo *MRI,
3169                       const MachineInstr *DefMI, unsigned DefIdx,
3170                       const MachineInstr *UseMI, unsigned UseIdx) const {
3171   return isHighLatencyDef(DefMI->getOpcode());
3172 }
3173
3174 namespace {
3175   /// CGBR - Create Global Base Reg pass. This initializes the PIC
3176   /// global base register for x86-32.
3177   struct CGBR : public MachineFunctionPass {
3178     static char ID;
3179     CGBR() : MachineFunctionPass(ID) {}
3180
3181     virtual bool runOnMachineFunction(MachineFunction &MF) {
3182       const X86TargetMachine *TM =
3183         static_cast<const X86TargetMachine *>(&MF.getTarget());
3184
3185       assert(!TM->getSubtarget<X86Subtarget>().is64Bit() &&
3186              "X86-64 PIC uses RIP relative addressing");
3187
3188       // Only emit a global base reg in PIC mode.
3189       if (TM->getRelocationModel() != Reloc::PIC_)
3190         return false;
3191
3192       X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
3193       unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3194
3195       // If we didn't need a GlobalBaseReg, don't insert code.
3196       if (GlobalBaseReg == 0)
3197         return false;
3198
3199       // Insert the set of GlobalBaseReg into the first MBB of the function
3200       MachineBasicBlock &FirstMBB = MF.front();
3201       MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3202       DebugLoc DL = FirstMBB.findDebugLoc(MBBI);
3203       MachineRegisterInfo &RegInfo = MF.getRegInfo();
3204       const X86InstrInfo *TII = TM->getInstrInfo();
3205
3206       unsigned PC;
3207       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT())
3208         PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3209       else
3210         PC = GlobalBaseReg;
3211
3212       // Operand of MovePCtoStack is completely ignored by asm printer. It's
3213       // only used in JIT code emission as displacement to pc.
3214       BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3215
3216       // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3217       // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3218       if (TM->getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3219         // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3220         BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3221           .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3222                                         X86II::MO_GOT_ABSOLUTE_ADDRESS);
3223       }
3224
3225       return true;
3226     }
3227
3228     virtual const char *getPassName() const {
3229       return "X86 PIC Global Base Reg Initialization";
3230     }
3231
3232     virtual void getAnalysisUsage(AnalysisUsage &AU) const {
3233       AU.setPreservesCFG();
3234       MachineFunctionPass::getAnalysisUsage(AU);
3235     }
3236   };
3237 }
3238
3239 char CGBR::ID = 0;
3240 FunctionPass*
3241 llvm::createGlobalBaseRegPass() { return new CGBR(); }