lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/ADT/STLExtras.h"
  23 #include "llvm/CodeGen/MachineConstantPool.h"
  24 #include "llvm/CodeGen/MachineFrameInfo.h"
  25 #include "llvm/CodeGen/MachineInstrBuilder.h"
  26 #include "llvm/CodeGen/MachineRegisterInfo.h"
  27 #include "llvm/CodeGen/LiveVariables.h"
  28 #include "llvm/Support/CommandLine.h"
  29 #include "llvm/Target/TargetOptions.h"
  30 #include "llvm/Target/TargetAsmInfo.h"
  31
  32 using namespace llvm;
  33
  34 namespace {
  35   cl::opt<bool>
  36   NoFusing("disable-spill-fusing",
  37            cl::desc("Disable fusing of spill code into instructions"));
  38   cl::opt<bool>
  39   PrintFailedFusing("print-failed-fuse-candidates",
  40                     cl::desc("Print instructions that the allocator wants to"
  41                              " fuse, but the X86 backend currently can't"),
  42                     cl::Hidden);
  43   cl::opt<bool>
  44   ReMatPICStubLoad("remat-pic-stub-load",
  45                    cl::desc("Re-materialize load from stub in PIC mode"),
  46                    cl::init(false), cl::Hidden);
  47 }
  48
  49 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  50   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  51     TM(tm), RI(tm, *this) {
  52   SmallVector<unsigned,16> AmbEntries;
  53   static const unsigned OpTbl2Addr[][2] = {
  54     { X86::ADC32ri,     X86::ADC32mi },
  55     { X86::ADC32ri8,    X86::ADC32mi8 },
  56     { X86::ADC32rr,     X86::ADC32mr },
  57     { X86::ADC64ri32,   X86::ADC64mi32 },
  58     { X86::ADC64ri8,    X86::ADC64mi8 },
  59     { X86::ADC64rr,     X86::ADC64mr },
  60     { X86::ADD16ri,     X86::ADD16mi },
  61     { X86::ADD16ri8,    X86::ADD16mi8 },
  62     { X86::ADD16rr,     X86::ADD16mr },
  63     { X86::ADD32ri,     X86::ADD32mi },
  64     { X86::ADD32ri8,    X86::ADD32mi8 },
  65     { X86::ADD32rr,     X86::ADD32mr },
  66     { X86::ADD64ri32,   X86::ADD64mi32 },
  67     { X86::ADD64ri8,    X86::ADD64mi8 },
  68     { X86::ADD64rr,     X86::ADD64mr },
  69     { X86::ADD8ri,      X86::ADD8mi },
  70     { X86::ADD8rr,      X86::ADD8mr },
  71     { X86::AND16ri,     X86::AND16mi },
  72     { X86::AND16ri8,    X86::AND16mi8 },
  73     { X86::AND16rr,     X86::AND16mr },
  74     { X86::AND32ri,     X86::AND32mi },
  75     { X86::AND32ri8,    X86::AND32mi8 },
  76     { X86::AND32rr,     X86::AND32mr },
  77     { X86::AND64ri32,   X86::AND64mi32 },
  78     { X86::AND64ri8,    X86::AND64mi8 },
  79     { X86::AND64rr,     X86::AND64mr },
  80     { X86::AND8ri,      X86::AND8mi },
  81     { X86::AND8rr,      X86::AND8mr },
  82     { X86::DEC16r,      X86::DEC16m },
  83     { X86::DEC32r,      X86::DEC32m },
  84     { X86::DEC64_16r,   X86::DEC64_16m },
  85     { X86::DEC64_32r,   X86::DEC64_32m },
  86     { X86::DEC64r,      X86::DEC64m },
  87     { X86::DEC8r,       X86::DEC8m },
  88     { X86::INC16r,      X86::INC16m },
  89     { X86::INC32r,      X86::INC32m },
  90     { X86::INC64_16r,   X86::INC64_16m },
  91     { X86::INC64_32r,   X86::INC64_32m },
  92     { X86::INC64r,      X86::INC64m },
  93     { X86::INC8r,       X86::INC8m },
  94     { X86::NEG16r,      X86::NEG16m },
  95     { X86::NEG32r,      X86::NEG32m },
  96     { X86::NEG64r,      X86::NEG64m },
  97     { X86::NEG8r,       X86::NEG8m },
  98     { X86::NOT16r,      X86::NOT16m },
  99     { X86::NOT32r,      X86::NOT32m },
 100     { X86::NOT64r,      X86::NOT64m },
 101     { X86::NOT8r,       X86::NOT8m },
 102     { X86::OR16ri,      X86::OR16mi },
 103     { X86::OR16ri8,     X86::OR16mi8 },
 104     { X86::OR16rr,      X86::OR16mr },
 105     { X86::OR32ri,      X86::OR32mi },
 106     { X86::OR32ri8,     X86::OR32mi8 },
 107     { X86::OR32rr,      X86::OR32mr },
 108     { X86::OR64ri32,    X86::OR64mi32 },
 109     { X86::OR64ri8,     X86::OR64mi8 },
 110     { X86::OR64rr,      X86::OR64mr },
 111     { X86::OR8ri,       X86::OR8mi },
 112     { X86::OR8rr,       X86::OR8mr },
 113     { X86::ROL16r1,     X86::ROL16m1 },
 114     { X86::ROL16rCL,    X86::ROL16mCL },
 115     { X86::ROL16ri,     X86::ROL16mi },
 116     { X86::ROL32r1,     X86::ROL32m1 },
 117     { X86::ROL32rCL,    X86::ROL32mCL },
 118     { X86::ROL32ri,     X86::ROL32mi },
 119     { X86::ROL64r1,     X86::ROL64m1 },
 120     { X86::ROL64rCL,    X86::ROL64mCL },
 121     { X86::ROL64ri,     X86::ROL64mi },
 122     { X86::ROL8r1,      X86::ROL8m1 },
 123     { X86::ROL8rCL,     X86::ROL8mCL },
 124     { X86::ROL8ri,      X86::ROL8mi },
 125     { X86::ROR16r1,     X86::ROR16m1 },
 126     { X86::ROR16rCL,    X86::ROR16mCL },
 127     { X86::ROR16ri,     X86::ROR16mi },
 128     { X86::ROR32r1,     X86::ROR32m1 },
 129     { X86::ROR32rCL,    X86::ROR32mCL },
 130     { X86::ROR32ri,     X86::ROR32mi },
 131     { X86::ROR64r1,     X86::ROR64m1 },
 132     { X86::ROR64rCL,    X86::ROR64mCL },
 133     { X86::ROR64ri,     X86::ROR64mi },
 134     { X86::ROR8r1,      X86::ROR8m1 },
 135     { X86::ROR8rCL,     X86::ROR8mCL },
 136     { X86::ROR8ri,      X86::ROR8mi },
 137     { X86::SAR16r1,     X86::SAR16m1 },
 138     { X86::SAR16rCL,    X86::SAR16mCL },
 139     { X86::SAR16ri,     X86::SAR16mi },
 140     { X86::SAR32r1,     X86::SAR32m1 },
 141     { X86::SAR32rCL,    X86::SAR32mCL },
 142     { X86::SAR32ri,     X86::SAR32mi },
 143     { X86::SAR64r1,     X86::SAR64m1 },
 144     { X86::SAR64rCL,    X86::SAR64mCL },
 145     { X86::SAR64ri,     X86::SAR64mi },
 146     { X86::SAR8r1,      X86::SAR8m1 },
 147     { X86::SAR8rCL,     X86::SAR8mCL },
 148     { X86::SAR8ri,      X86::SAR8mi },
 149     { X86::SBB32ri,     X86::SBB32mi },
 150     { X86::SBB32ri8,    X86::SBB32mi8 },
 151     { X86::SBB32rr,     X86::SBB32mr },
 152     { X86::SBB64ri32,   X86::SBB64mi32 },
 153     { X86::SBB64ri8,    X86::SBB64mi8 },
 154     { X86::SBB64rr,     X86::SBB64mr },
 155     { X86::SHL16rCL,    X86::SHL16mCL },
 156     { X86::SHL16ri,     X86::SHL16mi },
 157     { X86::SHL32rCL,    X86::SHL32mCL },
 158     { X86::SHL32ri,     X86::SHL32mi },
 159     { X86::SHL64rCL,    X86::SHL64mCL },
 160     { X86::SHL64ri,     X86::SHL64mi },
 161     { X86::SHL8rCL,     X86::SHL8mCL },
 162     { X86::SHL8ri,      X86::SHL8mi },
 163     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 164     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 165     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 166     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 167     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 168     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 169     { X86::SHR16r1,     X86::SHR16m1 },
 170     { X86::SHR16rCL,    X86::SHR16mCL },
 171     { X86::SHR16ri,     X86::SHR16mi },
 172     { X86::SHR32r1,     X86::SHR32m1 },
 173     { X86::SHR32rCL,    X86::SHR32mCL },
 174     { X86::SHR32ri,     X86::SHR32mi },
 175     { X86::SHR64r1,     X86::SHR64m1 },
 176     { X86::SHR64rCL,    X86::SHR64mCL },
 177     { X86::SHR64ri,     X86::SHR64mi },
 178     { X86::SHR8r1,      X86::SHR8m1 },
 179     { X86::SHR8rCL,     X86::SHR8mCL },
 180     { X86::SHR8ri,      X86::SHR8mi },
 181     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 182     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 183     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 184     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 185     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 186     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 187     { X86::SUB16ri,     X86::SUB16mi },
 188     { X86::SUB16ri8,    X86::SUB16mi8 },
 189     { X86::SUB16rr,     X86::SUB16mr },
 190     { X86::SUB32ri,     X86::SUB32mi },
 191     { X86::SUB32ri8,    X86::SUB32mi8 },
 192     { X86::SUB32rr,     X86::SUB32mr },
 193     { X86::SUB64ri32,   X86::SUB64mi32 },
 194     { X86::SUB64ri8,    X86::SUB64mi8 },
 195     { X86::SUB64rr,     X86::SUB64mr },
 196     { X86::SUB8ri,      X86::SUB8mi },
 197     { X86::SUB8rr,      X86::SUB8mr },
 198     { X86::XOR16ri,     X86::XOR16mi },
 199     { X86::XOR16ri8,    X86::XOR16mi8 },
 200     { X86::XOR16rr,     X86::XOR16mr },
 201     { X86::XOR32ri,     X86::XOR32mi },
 202     { X86::XOR32ri8,    X86::XOR32mi8 },
 203     { X86::XOR32rr,     X86::XOR32mr },
 204     { X86::XOR64ri32,   X86::XOR64mi32 },
 205     { X86::XOR64ri8,    X86::XOR64mi8 },
 206     { X86::XOR64rr,     X86::XOR64mr },
 207     { X86::XOR8ri,      X86::XOR8mi },
 208     { X86::XOR8rr,      X86::XOR8mr }
 209   };
 210
 211   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 212     unsigned RegOp = OpTbl2Addr[i][0];
 213     unsigned MemOp = OpTbl2Addr[i][1];
 214     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 215                                                      MemOp)).second)
 216       assert(false && "Duplicated entries?");
 217     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 218     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 219                                                 std::make_pair(RegOp,
 220                                                               AuxInfo))).second)
 221       AmbEntries.push_back(MemOp);
 222   }
 223
 224   // If the third value is 1, then it's folding either a load or a store.
 225   static const unsigned OpTbl0[][3] = {
 226     { X86::CALL32r,     X86::CALL32m, 1 },
 227     { X86::CALL64r,     X86::CALL64m, 1 },
 228     { X86::CMP16ri,     X86::CMP16mi, 1 },
 229     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 230     { X86::CMP16rr,     X86::CMP16mr, 1 },
 231     { X86::CMP32ri,     X86::CMP32mi, 1 },
 232     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 233     { X86::CMP32rr,     X86::CMP32mr, 1 },
 234     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 235     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 236     { X86::CMP64rr,     X86::CMP64mr, 1 },
 237     { X86::CMP8ri,      X86::CMP8mi, 1 },
 238     { X86::CMP8rr,      X86::CMP8mr, 1 },
 239     { X86::DIV16r,      X86::DIV16m, 1 },
 240     { X86::DIV32r,      X86::DIV32m, 1 },
 241     { X86::DIV64r,      X86::DIV64m, 1 },
 242     { X86::DIV8r,       X86::DIV8m, 1 },
 243     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 244     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 245     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 246     { X86::IDIV16r,     X86::IDIV16m, 1 },
 247     { X86::IDIV32r,     X86::IDIV32m, 1 },
 248     { X86::IDIV64r,     X86::IDIV64m, 1 },
 249     { X86::IDIV8r,      X86::IDIV8m, 1 },
 250     { X86::IMUL16r,     X86::IMUL16m, 1 },
 251     { X86::IMUL32r,     X86::IMUL32m, 1 },
 252     { X86::IMUL64r,     X86::IMUL64m, 1 },
 253     { X86::IMUL8r,      X86::IMUL8m, 1 },
 254     { X86::JMP32r,      X86::JMP32m, 1 },
 255     { X86::JMP64r,      X86::JMP64m, 1 },
 256     { X86::MOV16ri,     X86::MOV16mi, 0 },
 257     { X86::MOV16rr,     X86::MOV16mr, 0 },
 258     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 259     { X86::MOV32ri,     X86::MOV32mi, 0 },
 260     { X86::MOV32rr,     X86::MOV32mr, 0 },
 261     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 262     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 263     { X86::MOV64rr,     X86::MOV64mr, 0 },
 264     { X86::MOV8ri,      X86::MOV8mi, 0 },
 265     { X86::MOV8rr,      X86::MOV8mr, 0 },
 266     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 267     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 268     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 269     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 270     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 271     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 272     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 273     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 274     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 275     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 276     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 277     { X86::MUL16r,      X86::MUL16m, 1 },
 278     { X86::MUL32r,      X86::MUL32m, 1 },
 279     { X86::MUL64r,      X86::MUL64m, 1 },
 280     { X86::MUL8r,       X86::MUL8m, 1 },
 281     { X86::SETAEr,      X86::SETAEm, 0 },
 282     { X86::SETAr,       X86::SETAm, 0 },
 283     { X86::SETBEr,      X86::SETBEm, 0 },
 284     { X86::SETBr,       X86::SETBm, 0 },
 285     { X86::SETEr,       X86::SETEm, 0 },
 286     { X86::SETGEr,      X86::SETGEm, 0 },
 287     { X86::SETGr,       X86::SETGm, 0 },
 288     { X86::SETLEr,      X86::SETLEm, 0 },
 289     { X86::SETLr,       X86::SETLm, 0 },
 290     { X86::SETNEr,      X86::SETNEm, 0 },
 291     { X86::SETNOr,      X86::SETNOm, 0 },
 292     { X86::SETNPr,      X86::SETNPm, 0 },
 293     { X86::SETNSr,      X86::SETNSm, 0 },
 294     { X86::SETOr,       X86::SETOm, 0 },
 295     { X86::SETPr,       X86::SETPm, 0 },
 296     { X86::SETSr,       X86::SETSm, 0 },
 297     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 298     { X86::TEST16ri,    X86::TEST16mi, 1 },
 299     { X86::TEST32ri,    X86::TEST32mi, 1 },
 300     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 301     { X86::TEST8ri,     X86::TEST8mi, 1 }
 302   };
 303
 304   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 305     unsigned RegOp = OpTbl0[i][0];
 306     unsigned MemOp = OpTbl0[i][1];
 307     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 308                                                  MemOp)).second)
 309       assert(false && "Duplicated entries?");
 310     unsigned FoldedLoad = OpTbl0[i][2];
 311     // Index 0, folded load or store.
 312     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 313     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 314       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 315                                      std::make_pair(RegOp, AuxInfo))).second)
 316         AmbEntries.push_back(MemOp);
 317   }
 318
 319   static const unsigned OpTbl1[][2] = {
 320     { X86::CMP16rr,         X86::CMP16rm },
 321     { X86::CMP32rr,         X86::CMP32rm },
 322     { X86::CMP64rr,         X86::CMP64rm },
 323     { X86::CMP8rr,          X86::CMP8rm },
 324     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 325     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 326     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 327     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 328     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 329     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 330     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 331     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 332     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 333     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 334     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 335     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 336     { X86::IMUL16rri,       X86::IMUL16rmi },
 337     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 338     { X86::IMUL32rri,       X86::IMUL32rmi },
 339     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 340     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 341     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 342     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 343     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 344     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 345     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 346     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 347     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 348     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 349     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 350     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 351     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 352     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 353     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 354     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 355     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 356     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 357     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 358     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 359     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 360     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 361     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 362     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 363     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 364     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 365     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 366     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 367     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 368     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 369     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 370     { X86::MOV16rr,         X86::MOV16rm },
 371     { X86::MOV16to16_,      X86::MOV16_rm },
 372     { X86::MOV32rr,         X86::MOV32rm },
 373     { X86::MOV32to32_,      X86::MOV32_rm },
 374     { X86::MOV64rr,         X86::MOV64rm },
 375     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 376     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 377     { X86::MOV8rr,          X86::MOV8rm },
 378     { X86::MOVAPDrr,        X86::MOVAPDrm },
 379     { X86::MOVAPSrr,        X86::MOVAPSrm },
 380     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 381     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 382     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 383     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 384     { X86::MOVSDrr,         X86::MOVSDrm },
 385     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 386     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 387     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 388     { X86::MOVSSrr,         X86::MOVSSrm },
 389     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 390     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 391     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 392     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 393     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 394     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 395     { X86::MOVUPDrr,        X86::MOVUPDrm },
 396     { X86::MOVUPSrr,        X86::MOVUPSrm },
 397     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 398     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 399     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 400     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 401     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 402     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 403     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 404     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 405     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 406     { X86::PSHUFDri,        X86::PSHUFDmi },
 407     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 408     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 409     { X86::RCPPSr,          X86::RCPPSm },
 410     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 411     { X86::RSQRTPSr,        X86::RSQRTPSm },
 412     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 413     { X86::RSQRTSSr,        X86::RSQRTSSm },
 414     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 415     { X86::SQRTPDr,         X86::SQRTPDm },
 416     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 417     { X86::SQRTPSr,         X86::SQRTPSm },
 418     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 419     { X86::SQRTSDr,         X86::SQRTSDm },
 420     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 421     { X86::SQRTSSr,         X86::SQRTSSm },
 422     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 423     { X86::TEST16rr,        X86::TEST16rm },
 424     { X86::TEST32rr,        X86::TEST32rm },
 425     { X86::TEST64rr,        X86::TEST64rm },
 426     { X86::TEST8rr,         X86::TEST8rm },
 427     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 428     { X86::UCOMISDrr,       X86::UCOMISDrm },
 429     { X86::UCOMISSrr,       X86::UCOMISSrm }
 430   };
 431
 432   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 433     unsigned RegOp = OpTbl1[i][0];
 434     unsigned MemOp = OpTbl1[i][1];
 435     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 436                                                  MemOp)).second)
 437       assert(false && "Duplicated entries?");
 438     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 439     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 440       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 441                                      std::make_pair(RegOp, AuxInfo))).second)
 442         AmbEntries.push_back(MemOp);
 443   }
 444
 445   static const unsigned OpTbl2[][2] = {
 446     { X86::ADC32rr,         X86::ADC32rm },
 447     { X86::ADC64rr,         X86::ADC64rm },
 448     { X86::ADD16rr,         X86::ADD16rm },
 449     { X86::ADD32rr,         X86::ADD32rm },
 450     { X86::ADD64rr,         X86::ADD64rm },
 451     { X86::ADD8rr,          X86::ADD8rm },
 452     { X86::ADDPDrr,         X86::ADDPDrm },
 453     { X86::ADDPSrr,         X86::ADDPSrm },
 454     { X86::ADDSDrr,         X86::ADDSDrm },
 455     { X86::ADDSSrr,         X86::ADDSSrm },
 456     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 457     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 458     { X86::AND16rr,         X86::AND16rm },
 459     { X86::AND32rr,         X86::AND32rm },
 460     { X86::AND64rr,         X86::AND64rm },
 461     { X86::AND8rr,          X86::AND8rm },
 462     { X86::ANDNPDrr,        X86::ANDNPDrm },
 463     { X86::ANDNPSrr,        X86::ANDNPSrm },
 464     { X86::ANDPDrr,         X86::ANDPDrm },
 465     { X86::ANDPSrr,         X86::ANDPSrm },
 466     { X86::CMOVA16rr,       X86::CMOVA16rm },
 467     { X86::CMOVA32rr,       X86::CMOVA32rm },
 468     { X86::CMOVA64rr,       X86::CMOVA64rm },
 469     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 470     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 471     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 472     { X86::CMOVB16rr,       X86::CMOVB16rm },
 473     { X86::CMOVB32rr,       X86::CMOVB32rm },
 474     { X86::CMOVB64rr,       X86::CMOVB64rm },
 475     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 476     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 477     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 478     { X86::CMOVE16rr,       X86::CMOVE16rm },
 479     { X86::CMOVE32rr,       X86::CMOVE32rm },
 480     { X86::CMOVE64rr,       X86::CMOVE64rm },
 481     { X86::CMOVG16rr,       X86::CMOVG16rm },
 482     { X86::CMOVG32rr,       X86::CMOVG32rm },
 483     { X86::CMOVG64rr,       X86::CMOVG64rm },
 484     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 485     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 486     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 487     { X86::CMOVL16rr,       X86::CMOVL16rm },
 488     { X86::CMOVL32rr,       X86::CMOVL32rm },
 489     { X86::CMOVL64rr,       X86::CMOVL64rm },
 490     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 491     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 492     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 493     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 494     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 495     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 496     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 497     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 498     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 499     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 500     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 501     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 502     { X86::CMOVP16rr,       X86::CMOVP16rm },
 503     { X86::CMOVP32rr,       X86::CMOVP32rm },
 504     { X86::CMOVP64rr,       X86::CMOVP64rm },
 505     { X86::CMOVS16rr,       X86::CMOVS16rm },
 506     { X86::CMOVS32rr,       X86::CMOVS32rm },
 507     { X86::CMOVS64rr,       X86::CMOVS64rm },
 508     { X86::CMPPDrri,        X86::CMPPDrmi },
 509     { X86::CMPPSrri,        X86::CMPPSrmi },
 510     { X86::CMPSDrr,         X86::CMPSDrm },
 511     { X86::CMPSSrr,         X86::CMPSSrm },
 512     { X86::DIVPDrr,         X86::DIVPDrm },
 513     { X86::DIVPSrr,         X86::DIVPSrm },
 514     { X86::DIVSDrr,         X86::DIVSDrm },
 515     { X86::DIVSSrr,         X86::DIVSSrm },
 516     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 517     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 518     { X86::FsANDPDrr,       X86::FsANDPDrm },
 519     { X86::FsANDPSrr,       X86::FsANDPSrm },
 520     { X86::FsORPDrr,        X86::FsORPDrm },
 521     { X86::FsORPSrr,        X86::FsORPSrm },
 522     { X86::FsXORPDrr,       X86::FsXORPDrm },
 523     { X86::FsXORPSrr,       X86::FsXORPSrm },
 524     { X86::HADDPDrr,        X86::HADDPDrm },
 525     { X86::HADDPSrr,        X86::HADDPSrm },
 526     { X86::HSUBPDrr,        X86::HSUBPDrm },
 527     { X86::HSUBPSrr,        X86::HSUBPSrm },
 528     { X86::IMUL16rr,        X86::IMUL16rm },
 529     { X86::IMUL32rr,        X86::IMUL32rm },
 530     { X86::IMUL64rr,        X86::IMUL64rm },
 531     { X86::MAXPDrr,         X86::MAXPDrm },
 532     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 533     { X86::MAXPSrr,         X86::MAXPSrm },
 534     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 535     { X86::MAXSDrr,         X86::MAXSDrm },
 536     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 537     { X86::MAXSSrr,         X86::MAXSSrm },
 538     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 539     { X86::MINPDrr,         X86::MINPDrm },
 540     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 541     { X86::MINPSrr,         X86::MINPSrm },
 542     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 543     { X86::MINSDrr,         X86::MINSDrm },
 544     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 545     { X86::MINSSrr,         X86::MINSSrm },
 546     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 547     { X86::MULPDrr,         X86::MULPDrm },
 548     { X86::MULPSrr,         X86::MULPSrm },
 549     { X86::MULSDrr,         X86::MULSDrm },
 550     { X86::MULSSrr,         X86::MULSSrm },
 551     { X86::OR16rr,          X86::OR16rm },
 552     { X86::OR32rr,          X86::OR32rm },
 553     { X86::OR64rr,          X86::OR64rm },
 554     { X86::OR8rr,           X86::OR8rm },
 555     { X86::ORPDrr,          X86::ORPDrm },
 556     { X86::ORPSrr,          X86::ORPSrm },
 557     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 558     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 559     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 560     { X86::PADDBrr,         X86::PADDBrm },
 561     { X86::PADDDrr,         X86::PADDDrm },
 562     { X86::PADDQrr,         X86::PADDQrm },
 563     { X86::PADDSBrr,        X86::PADDSBrm },
 564     { X86::PADDSWrr,        X86::PADDSWrm },
 565     { X86::PADDWrr,         X86::PADDWrm },
 566     { X86::PANDNrr,         X86::PANDNrm },
 567     { X86::PANDrr,          X86::PANDrm },
 568     { X86::PAVGBrr,         X86::PAVGBrm },
 569     { X86::PAVGWrr,         X86::PAVGWrm },
 570     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 571     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 572     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 573     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 574     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 575     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 576     { X86::PINSRWrri,       X86::PINSRWrmi },
 577     { X86::PMADDWDrr,       X86::PMADDWDrm },
 578     { X86::PMAXSWrr,        X86::PMAXSWrm },
 579     { X86::PMAXUBrr,        X86::PMAXUBrm },
 580     { X86::PMINSWrr,        X86::PMINSWrm },
 581     { X86::PMINUBrr,        X86::PMINUBrm },
 582     { X86::PMULDQrr,        X86::PMULDQrm },
 583     { X86::PMULHUWrr,       X86::PMULHUWrm },
 584     { X86::PMULHWrr,        X86::PMULHWrm },
 585     { X86::PMULLDrr,        X86::PMULLDrm },
 586     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 587     { X86::PMULLWrr,        X86::PMULLWrm },
 588     { X86::PMULUDQrr,       X86::PMULUDQrm },
 589     { X86::PORrr,           X86::PORrm },
 590     { X86::PSADBWrr,        X86::PSADBWrm },
 591     { X86::PSLLDrr,         X86::PSLLDrm },
 592     { X86::PSLLQrr,         X86::PSLLQrm },
 593     { X86::PSLLWrr,         X86::PSLLWrm },
 594     { X86::PSRADrr,         X86::PSRADrm },
 595     { X86::PSRAWrr,         X86::PSRAWrm },
 596     { X86::PSRLDrr,         X86::PSRLDrm },
 597     { X86::PSRLQrr,         X86::PSRLQrm },
 598     { X86::PSRLWrr,         X86::PSRLWrm },
 599     { X86::PSUBBrr,         X86::PSUBBrm },
 600     { X86::PSUBDrr,         X86::PSUBDrm },
 601     { X86::PSUBSBrr,        X86::PSUBSBrm },
 602     { X86::PSUBSWrr,        X86::PSUBSWrm },
 603     { X86::PSUBWrr,         X86::PSUBWrm },
 604     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 605     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 606     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 607     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 608     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 609     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 610     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 611     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 612     { X86::PXORrr,          X86::PXORrm },
 613     { X86::SBB32rr,         X86::SBB32rm },
 614     { X86::SBB64rr,         X86::SBB64rm },
 615     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 616     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 617     { X86::SUB16rr,         X86::SUB16rm },
 618     { X86::SUB32rr,         X86::SUB32rm },
 619     { X86::SUB64rr,         X86::SUB64rm },
 620     { X86::SUB8rr,          X86::SUB8rm },
 621     { X86::SUBPDrr,         X86::SUBPDrm },
 622     { X86::SUBPSrr,         X86::SUBPSrm },
 623     { X86::SUBSDrr,         X86::SUBSDrm },
 624     { X86::SUBSSrr,         X86::SUBSSrm },
 625     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 626     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 627     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 628     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 629     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 630     { X86::XOR16rr,         X86::XOR16rm },
 631     { X86::XOR32rr,         X86::XOR32rm },
 632     { X86::XOR64rr,         X86::XOR64rm },
 633     { X86::XOR8rr,          X86::XOR8rm },
 634     { X86::XORPDrr,         X86::XORPDrm },
 635     { X86::XORPSrr,         X86::XORPSrm }
 636   };
 637
 638   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 639     unsigned RegOp = OpTbl2[i][0];
 640     unsigned MemOp = OpTbl2[i][1];
 641     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 642                                                  MemOp)).second)
 643       assert(false && "Duplicated entries?");
 644     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 645     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 646                                    std::make_pair(RegOp, AuxInfo))).second)
 647       AmbEntries.push_back(MemOp);
 648   }
 649
 650   // Remove ambiguous entries.
 651   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 652 }
 653
 654 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 655                                unsigned& sourceReg,
 656                                unsigned& destReg) const {
 657   switch (MI.getOpcode()) {
 658   default:
 659     return false;
 660   case X86::MOV8rr:
 661   case X86::MOV16rr:
 662   case X86::MOV32rr:
 663   case X86::MOV64rr:
 664   case X86::MOV16to16_:
 665   case X86::MOV32to32_:
 666   case X86::MOVSSrr:
 667   case X86::MOVSDrr:
 668
 669   // FP Stack register class copies
 670   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 671   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 672   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 673
 674   case X86::FsMOVAPSrr:
 675   case X86::FsMOVAPDrr:
 676   case X86::MOVAPSrr:
 677   case X86::MOVAPDrr:
 678   case X86::MOVSS2PSrr:
 679   case X86::MOVSD2PDrr:
 680   case X86::MOVPS2SSrr:
 681   case X86::MOVPD2SDrr:
 682   case X86::MMX_MOVD64rr:
 683   case X86::MMX_MOVQ64rr:
 684     assert(MI.getNumOperands() >= 2 &&
 685            MI.getOperand(0).isReg() &&
 686            MI.getOperand(1).isReg() &&
 687            "invalid register-register move instruction");
 688     sourceReg = MI.getOperand(1).getReg();
 689     destReg = MI.getOperand(0).getReg();
 690     return true;
 691   }
 692 }
 693
 694 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 695                                            int &FrameIndex) const {
 696   switch (MI->getOpcode()) {
 697   default: break;
 698   case X86::MOV8rm:
 699   case X86::MOV16rm:
 700   case X86::MOV16_rm:
 701   case X86::MOV32rm:
 702   case X86::MOV32_rm:
 703   case X86::MOV64rm:
 704   case X86::LD_Fp64m:
 705   case X86::MOVSSrm:
 706   case X86::MOVSDrm:
 707   case X86::MOVAPSrm:
 708   case X86::MOVAPDrm:
 709   case X86::MMX_MOVD64rm:
 710   case X86::MMX_MOVQ64rm:
 711     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 712         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 713         MI->getOperand(2).getImm() == 1 &&
 714         MI->getOperand(3).getReg() == 0 &&
 715         MI->getOperand(4).getImm() == 0) {
 716       FrameIndex = MI->getOperand(1).getIndex();
 717       return MI->getOperand(0).getReg();
 718     }
 719     break;
 720   }
 721   return 0;
 722 }
 723
 724 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 725                                           int &FrameIndex) const {
 726   switch (MI->getOpcode()) {
 727   default: break;
 728   case X86::MOV8mr:
 729   case X86::MOV16mr:
 730   case X86::MOV16_mr:
 731   case X86::MOV32mr:
 732   case X86::MOV32_mr:
 733   case X86::MOV64mr:
 734   case X86::ST_FpP64m:
 735   case X86::MOVSSmr:
 736   case X86::MOVSDmr:
 737   case X86::MOVAPSmr:
 738   case X86::MOVAPDmr:
 739   case X86::MMX_MOVD64mr:
 740   case X86::MMX_MOVQ64mr:
 741   case X86::MMX_MOVNTQmr:
 742     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 743         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 744         MI->getOperand(1).getImm() == 1 &&
 745         MI->getOperand(2).getReg() == 0 &&
 746         MI->getOperand(3).getImm() == 0) {
 747       FrameIndex = MI->getOperand(0).getIndex();
 748       return MI->getOperand(4).getReg();
 749     }
 750     break;
 751   }
 752   return 0;
 753 }
 754
 755
 756 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 757 /// X86::MOVPC32r.
 758 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 759   bool isPICBase = false;
 760   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 761          E = MRI.def_end(); I != E; ++I) {
 762     MachineInstr *DefMI = I.getOperand().getParent();
 763     if (DefMI->getOpcode() != X86::MOVPC32r)
 764       return false;
 765     assert(!isPICBase && "More than one PIC base?");
 766     isPICBase = true;
 767   }
 768   return isPICBase;
 769 }
 770
 771 /// isGVStub - Return true if the GV requires an extra load to get the
 772 /// real address.
 773 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 774   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 775 }
 776
 777 bool
 778 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 779   switch (MI->getOpcode()) {
 780   default: break;
 781     case X86::MOV8rm:
 782     case X86::MOV16rm:
 783     case X86::MOV16_rm:
 784     case X86::MOV32rm:
 785     case X86::MOV32_rm:
 786     case X86::MOV64rm:
 787     case X86::LD_Fp64m:
 788     case X86::MOVSSrm:
 789     case X86::MOVSDrm:
 790     case X86::MOVAPSrm:
 791     case X86::MOVAPDrm:
 792     case X86::MMX_MOVD64rm:
 793     case X86::MMX_MOVQ64rm: {
 794       // Loads from constant pools are trivially rematerializable.
 795       if (MI->getOperand(1).isReg() &&
 796           MI->getOperand(2).isImm() &&
 797           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 798           (MI->getOperand(4).isCPI() ||
 799            (MI->getOperand(4).isGlobal() &&
 800             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 801         unsigned BaseReg = MI->getOperand(1).getReg();
 802         if (BaseReg == 0)
 803           return true;
 804         // Allow re-materialization of PIC load.
 805         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 806           return false;
 807         const MachineFunction &MF = *MI->getParent()->getParent();
 808         const MachineRegisterInfo &MRI = MF.getRegInfo();
 809         bool isPICBase = false;
 810         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 811                E = MRI.def_end(); I != E; ++I) {
 812           MachineInstr *DefMI = I.getOperand().getParent();
 813           if (DefMI->getOpcode() != X86::MOVPC32r)
 814             return false;
 815           assert(!isPICBase && "More than one PIC base?");
 816           isPICBase = true;
 817         }
 818         return isPICBase;
 819       }
 820       return false;
 821     }
 822
 823      case X86::LEA32r:
 824      case X86::LEA64r: {
 825        if (MI->getOperand(2).isImm() &&
 826            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 827            !MI->getOperand(4).isReg()) {
 828          // lea fi#, lea GV, etc. are all rematerializable.
 829          if (!MI->getOperand(1).isReg())
 830            return true;
 831          unsigned BaseReg = MI->getOperand(1).getReg();
 832          if (BaseReg == 0)
 833            return true;
 834          // Allow re-materialization of lea PICBase + x.
 835          const MachineFunction &MF = *MI->getParent()->getParent();
 836          const MachineRegisterInfo &MRI = MF.getRegInfo();
 837          return regIsPICBase(BaseReg, MRI);
 838        }
 839        return false;
 840      }
 841   }
 842
 843   // All other instructions marked M_REMATERIALIZABLE are always trivially
 844   // rematerializable.
 845   return true;
 846 }
 847
 848 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 849 /// would clobber the EFLAGS condition register. Note the result may be
 850 /// conservative. If it cannot definitely determine the safety after visiting
 851 /// two instructions it assumes it's not safe.
 852 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 853                                   MachineBasicBlock::iterator I) {
 854   // It's always safe to clobber EFLAGS at the end of a block.
 855   if (I == MBB.end())
 856     return true;
 857
 858   // For compile time consideration, if we are not able to determine the
 859   // safety after visiting 2 instructions, we will assume it's not safe.
 860   for (unsigned i = 0; i < 2; ++i) {
 861     bool SeenDef = false;
 862     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 863       MachineOperand &MO = I->getOperand(j);
 864       if (!MO.isReg())
 865         continue;
 866       if (MO.getReg() == X86::EFLAGS) {
 867         if (MO.isUse())
 868           return false;
 869         SeenDef = true;
 870       }
 871     }
 872
 873     if (SeenDef)
 874       // This instruction defines EFLAGS, no need to look any further.
 875       return true;
 876     ++I;
 877
 878     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 879     if (I == MBB.end())
 880       return true;
 881   }
 882
 883   // Conservative answer.
 884   return false;
 885 }
 886
 887 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 888                                  MachineBasicBlock::iterator I,
 889                                  unsigned DestReg,
 890                                  const MachineInstr *Orig) const {
 891   unsigned SubIdx = Orig->getOperand(0).isReg()
 892     ? Orig->getOperand(0).getSubReg() : 0;
 893   bool ChangeSubIdx = SubIdx != 0;
 894   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 895     DestReg = RI.getSubReg(DestReg, SubIdx);
 896     SubIdx = 0;
 897   }
 898
 899   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 900   // Re-materialize them as movri instructions to avoid side effects.
 901   bool Emitted = false;
 902   switch (Orig->getOpcode()) {
 903   default: break;
 904   case X86::MOV8r0:
 905   case X86::MOV16r0:
 906   case X86::MOV32r0:
 907   case X86::MOV64r0: {
 908     if (!isSafeToClobberEFLAGS(MBB, I)) {
 909       unsigned Opc = 0;
 910       switch (Orig->getOpcode()) {
 911       default: break;
 912       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 913       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 914       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 915       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 916       }
 917       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 918       Emitted = true;
 919     }
 920     break;
 921   }
 922   }
 923
 924   if (!Emitted) {
 925     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 926     MI->getOperand(0).setReg(DestReg);
 927     MBB.insert(I, MI);
 928   }
 929
 930   if (ChangeSubIdx) {
 931     MachineInstr *NewMI = prior(I);
 932     NewMI->getOperand(0).setSubReg(SubIdx);
 933   }
 934 }
 935
 936 /// isInvariantLoad - Return true if the specified instruction (which is marked
 937 /// mayLoad) is loading from a location whose value is invariant across the
 938 /// function.  For example, loading a value from the constant pool or from
 939 /// from the argument area of a function if it does not change.  This should
 940 /// only return true of *all* loads the instruction does are invariant (if it
 941 /// does multiple loads).
 942 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 943   // This code cares about loads from three cases: constant pool entries,
 944   // invariant argument slots, and global stubs.  In order to handle these cases
 945   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 946   // operand and base our analysis on it.  This is safe because the address of
 947   // none of these three cases is ever used as anything other than a load base
 948   // and X86 doesn't have any instructions that load from multiple places.
 949
 950   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 951     const MachineOperand &MO = MI->getOperand(i);
 952     // Loads from constant pools are trivially invariant.
 953     if (MO.isCPI())
 954       return true;
 955
 956     if (MO.isGlobal())
 957       return isGVStub(MO.getGlobal(), TM);
 958
 959     // If this is a load from an invariant stack slot, the load is a constant.
 960     if (MO.isFI()) {
 961       const MachineFrameInfo &MFI =
 962         *MI->getParent()->getParent()->getFrameInfo();
 963       int Idx = MO.getIndex();
 964       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 965     }
 966   }
 967
 968   // All other instances of these instructions are presumed to have other
 969   // issues.
 970   return false;
 971 }
 972
 973 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 974 /// is not marked dead.
 975 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 976   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 977     MachineOperand &MO = MI->getOperand(i);
 978     if (MO.isReg() && MO.isDef() &&
 979         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 980       return true;
 981     }
 982   }
 983   return false;
 984 }
 985
 986 /// convertToThreeAddress - This method must be implemented by targets that
 987 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 988 /// may be able to convert a two-address instruction into a true
 989 /// three-address instruction on demand.  This allows the X86 target (for
 990 /// example) to convert ADD and SHL instructions into LEA instructions if they
 991 /// would require register copies due to two-addressness.
 992 ///
 993 /// This method returns a null pointer if the transformation cannot be
 994 /// performed, otherwise it returns the new instruction.
 995 ///
 996 MachineInstr *
 997 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 998                                     MachineBasicBlock::iterator &MBBI,
 999                                     LiveVariables *LV) const {
1000   MachineInstr *MI = MBBI;
1001   MachineFunction &MF = *MI->getParent()->getParent();
1002   // All instructions input are two-addr instructions.  Get the known operands.
1003   unsigned Dest = MI->getOperand(0).getReg();
1004   unsigned Src = MI->getOperand(1).getReg();
1005   bool isDead = MI->getOperand(0).isDead();
1006   bool isKill = MI->getOperand(1).isKill();
1007
1008   MachineInstr *NewMI = NULL;
1009   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1010   // we have better subtarget support, enable the 16-bit LEA generation here.
1011   bool DisableLEA16 = true;
1012
1013   unsigned MIOpc = MI->getOpcode();
1014   switch (MIOpc) {
1015   case X86::SHUFPSrri: {
1016     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1017     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1018
1019     unsigned B = MI->getOperand(1).getReg();
1020     unsigned C = MI->getOperand(2).getReg();
1021     if (B != C) return 0;
1022     unsigned A = MI->getOperand(0).getReg();
1023     unsigned M = MI->getOperand(3).getImm();
1024     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1025       .addReg(B, false, false, isKill).addImm(M);
1026     break;
1027   }
1028   case X86::SHL64ri: {
1029     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1030     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1031     // the flags produced by a shift yet, so this is safe.
1032     unsigned ShAmt = MI->getOperand(2).getImm();
1033     if (ShAmt == 0 || ShAmt >= 4) return 0;
1034
1035     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1036       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1037     break;
1038   }
1039   case X86::SHL32ri: {
1040     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1041     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1042     // the flags produced by a shift yet, so this is safe.
1043     unsigned ShAmt = MI->getOperand(2).getImm();
1044     if (ShAmt == 0 || ShAmt >= 4) return 0;
1045
1046     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1047       X86::LEA64_32r : X86::LEA32r;
1048     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1049       .addReg(0).addImm(1 << ShAmt)
1050       .addReg(Src, false, false, isKill).addImm(0);
1051     break;
1052   }
1053   case X86::SHL16ri: {
1054     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1055     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1056     // the flags produced by a shift yet, so this is safe.
1057     unsigned ShAmt = MI->getOperand(2).getImm();
1058     if (ShAmt == 0 || ShAmt >= 4) return 0;
1059
1060     if (DisableLEA16) {
1061       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1062       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1063       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1064         ? X86::LEA64_32r : X86::LEA32r;
1065       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1066       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1067
1068       // Build and insert into an implicit UNDEF value. This is OK because
1069       // well be shifting and then extracting the lower 16-bits.
1070       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1071       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1072         .addReg(leaInReg).addReg(Src, false, false, isKill)
1073         .addImm(X86::SUBREG_16BIT);
1074
1075       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1076         .addReg(leaInReg, false, false, true).addImm(0);
1077
1078       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1079         .addReg(Dest, true, false, false, isDead)
1080         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1081       if (LV) {
1082         // Update live variables
1083         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1084         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1085         if (isKill)
1086           LV->replaceKillInstruction(Src, MI, InsMI);
1087         if (isDead)
1088           LV->replaceKillInstruction(Dest, MI, ExtMI);
1089       }
1090       return ExtMI;
1091     } else {
1092       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1093         .addReg(0).addImm(1 << ShAmt)
1094         .addReg(Src, false, false, isKill).addImm(0);
1095     }
1096     break;
1097   }
1098   default: {
1099     // The following opcodes also sets the condition code register(s). Only
1100     // convert them to equivalent lea if the condition code register def's
1101     // are dead!
1102     if (hasLiveCondCodeDef(MI))
1103       return 0;
1104
1105     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1106     switch (MIOpc) {
1107     default: return 0;
1108     case X86::INC64r:
1109     case X86::INC32r:
1110     case X86::INC64_32r: {
1111       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1112       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1113         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1114       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1115                            .addReg(Dest, true, false, false, isDead),
1116                            Src, isKill, 1);
1117       break;
1118     }
1119     case X86::INC16r:
1120     case X86::INC64_16r:
1121       if (DisableLEA16) return 0;
1122       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1123       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1124                            .addReg(Dest, true, false, false, isDead),
1125                            Src, isKill, 1);
1126       break;
1127     case X86::DEC64r:
1128     case X86::DEC32r:
1129     case X86::DEC64_32r: {
1130       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1131       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1132         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1133       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1134                            .addReg(Dest, true, false, false, isDead),
1135                            Src, isKill, -1);
1136       break;
1137     }
1138     case X86::DEC16r:
1139     case X86::DEC64_16r:
1140       if (DisableLEA16) return 0;
1141       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1142       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1143                            .addReg(Dest, true, false, false, isDead),
1144                            Src, isKill, -1);
1145       break;
1146     case X86::ADD64rr:
1147     case X86::ADD32rr: {
1148       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1149       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1150         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1151       unsigned Src2 = MI->getOperand(2).getReg();
1152       bool isKill2 = MI->getOperand(2).isKill();
1153       NewMI = addRegReg(BuildMI(MF, get(Opc))
1154                         .addReg(Dest, true, false, false, isDead),
1155                         Src, isKill, Src2, isKill2);
1156       if (LV && isKill2)
1157         LV->replaceKillInstruction(Src2, MI, NewMI);
1158       break;
1159     }
1160     case X86::ADD16rr: {
1161       if (DisableLEA16) return 0;
1162       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1163       unsigned Src2 = MI->getOperand(2).getReg();
1164       bool isKill2 = MI->getOperand(2).isKill();
1165       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1166                         .addReg(Dest, true, false, false, isDead),
1167                         Src, isKill, Src2, isKill2);
1168       if (LV && isKill2)
1169         LV->replaceKillInstruction(Src2, MI, NewMI);
1170       break;
1171     }
1172     case X86::ADD64ri32:
1173     case X86::ADD64ri8:
1174       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1175       if (MI->getOperand(2).isImm())
1176         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1177                              .addReg(Dest, true, false, false, isDead),
1178                              Src, isKill, MI->getOperand(2).getImm());
1179       break;
1180     case X86::ADD32ri:
1181     case X86::ADD32ri8:
1182       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1183       if (MI->getOperand(2).isImm()) {
1184         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1185         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1186                              .addReg(Dest, true, false, false, isDead),
1187                              Src, isKill, MI->getOperand(2).getImm());
1188       }
1189       break;
1190     case X86::ADD16ri:
1191     case X86::ADD16ri8:
1192       if (DisableLEA16) return 0;
1193       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1194       if (MI->getOperand(2).isImm())
1195         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1196                              .addReg(Dest, true, false, false, isDead),
1197                              Src, isKill, MI->getOperand(2).getImm());
1198       break;
1199     case X86::SHL16ri:
1200       if (DisableLEA16) return 0;
1201     case X86::SHL32ri:
1202     case X86::SHL64ri: {
1203       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1204              "Unknown shl instruction!");
1205       unsigned ShAmt = MI->getOperand(2).getImm();
1206       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1207         X86AddressMode AM;
1208         AM.Scale = 1 << ShAmt;
1209         AM.IndexReg = Src;
1210         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1211           : (MIOpc == X86::SHL32ri
1212              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1213         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1214                                .addReg(Dest, true, false, false, isDead), AM);
1215         if (isKill)
1216           NewMI->getOperand(3).setIsKill(true);
1217       }
1218       break;
1219     }
1220     }
1221   }
1222   }
1223
1224   if (!NewMI) return 0;
1225
1226   if (LV) {  // Update live variables
1227     if (isKill)
1228       LV->replaceKillInstruction(Src, MI, NewMI);
1229     if (isDead)
1230       LV->replaceKillInstruction(Dest, MI, NewMI);
1231   }
1232
1233   MFI->insert(MBBI, NewMI);          // Insert the new inst
1234   return NewMI;
1235 }
1236
1237 /// commuteInstruction - We have a few instructions that must be hacked on to
1238 /// commute them.
1239 ///
1240 MachineInstr *
1241 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1242   switch (MI->getOpcode()) {
1243   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1244   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1245   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1246   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1247   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1248   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1249     unsigned Opc;
1250     unsigned Size;
1251     switch (MI->getOpcode()) {
1252     default: assert(0 && "Unreachable!");
1253     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1254     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1255     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1256     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1257     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1258     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1259     }
1260     unsigned Amt = MI->getOperand(3).getImm();
1261     if (NewMI) {
1262       MachineFunction &MF = *MI->getParent()->getParent();
1263       MI = MF.CloneMachineInstr(MI);
1264       NewMI = false;
1265     }
1266     MI->setDesc(get(Opc));
1267     MI->getOperand(3).setImm(Size-Amt);
1268     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1269   }
1270   case X86::CMOVB16rr:
1271   case X86::CMOVB32rr:
1272   case X86::CMOVB64rr:
1273   case X86::CMOVAE16rr:
1274   case X86::CMOVAE32rr:
1275   case X86::CMOVAE64rr:
1276   case X86::CMOVE16rr:
1277   case X86::CMOVE32rr:
1278   case X86::CMOVE64rr:
1279   case X86::CMOVNE16rr:
1280   case X86::CMOVNE32rr:
1281   case X86::CMOVNE64rr:
1282   case X86::CMOVBE16rr:
1283   case X86::CMOVBE32rr:
1284   case X86::CMOVBE64rr:
1285   case X86::CMOVA16rr:
1286   case X86::CMOVA32rr:
1287   case X86::CMOVA64rr:
1288   case X86::CMOVL16rr:
1289   case X86::CMOVL32rr:
1290   case X86::CMOVL64rr:
1291   case X86::CMOVGE16rr:
1292   case X86::CMOVGE32rr:
1293   case X86::CMOVGE64rr:
1294   case X86::CMOVLE16rr:
1295   case X86::CMOVLE32rr:
1296   case X86::CMOVLE64rr:
1297   case X86::CMOVG16rr:
1298   case X86::CMOVG32rr:
1299   case X86::CMOVG64rr:
1300   case X86::CMOVS16rr:
1301   case X86::CMOVS32rr:
1302   case X86::CMOVS64rr:
1303   case X86::CMOVNS16rr:
1304   case X86::CMOVNS32rr:
1305   case X86::CMOVNS64rr:
1306   case X86::CMOVP16rr:
1307   case X86::CMOVP32rr:
1308   case X86::CMOVP64rr:
1309   case X86::CMOVNP16rr:
1310   case X86::CMOVNP32rr:
1311   case X86::CMOVNP64rr: {
1312     unsigned Opc = 0;
1313     switch (MI->getOpcode()) {
1314     default: break;
1315     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1316     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1317     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1318     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1319     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1320     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1321     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1322     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1323     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1324     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1325     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1326     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1327     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1328     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1329     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1330     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1331     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1332     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1333     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1334     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1335     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1336     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1337     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1338     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1339     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1340     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1341     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1342     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1343     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1344     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1345     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1346     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1347     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1348     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1349     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1350     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1351     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1352     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1353     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1354     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1355     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1356     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1357     }
1358     if (NewMI) {
1359       MachineFunction &MF = *MI->getParent()->getParent();
1360       MI = MF.CloneMachineInstr(MI);
1361       NewMI = false;
1362     }
1363     MI->setDesc(get(Opc));
1364     // Fallthrough intended.
1365   }
1366   default:
1367     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1368   }
1369 }
1370
1371 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1372   switch (BrOpc) {
1373   default: return X86::COND_INVALID;
1374   case X86::JE:  return X86::COND_E;
1375   case X86::JNE: return X86::COND_NE;
1376   case X86::JL:  return X86::COND_L;
1377   case X86::JLE: return X86::COND_LE;
1378   case X86::JG:  return X86::COND_G;
1379   case X86::JGE: return X86::COND_GE;
1380   case X86::JB:  return X86::COND_B;
1381   case X86::JBE: return X86::COND_BE;
1382   case X86::JA:  return X86::COND_A;
1383   case X86::JAE: return X86::COND_AE;
1384   case X86::JS:  return X86::COND_S;
1385   case X86::JNS: return X86::COND_NS;
1386   case X86::JP:  return X86::COND_P;
1387   case X86::JNP: return X86::COND_NP;
1388   case X86::JO:  return X86::COND_O;
1389   case X86::JNO: return X86::COND_NO;
1390   }
1391 }
1392
1393 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1394   switch (CC) {
1395   default: assert(0 && "Illegal condition code!");
1396   case X86::COND_E:  return X86::JE;
1397   case X86::COND_NE: return X86::JNE;
1398   case X86::COND_L:  return X86::JL;
1399   case X86::COND_LE: return X86::JLE;
1400   case X86::COND_G:  return X86::JG;
1401   case X86::COND_GE: return X86::JGE;
1402   case X86::COND_B:  return X86::JB;
1403   case X86::COND_BE: return X86::JBE;
1404   case X86::COND_A:  return X86::JA;
1405   case X86::COND_AE: return X86::JAE;
1406   case X86::COND_S:  return X86::JS;
1407   case X86::COND_NS: return X86::JNS;
1408   case X86::COND_P:  return X86::JP;
1409   case X86::COND_NP: return X86::JNP;
1410   case X86::COND_O:  return X86::JO;
1411   case X86::COND_NO: return X86::JNO;
1412   }
1413 }
1414
1415 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1416 /// e.g. turning COND_E to COND_NE.
1417 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1418   switch (CC) {
1419   default: assert(0 && "Illegal condition code!");
1420   case X86::COND_E:  return X86::COND_NE;
1421   case X86::COND_NE: return X86::COND_E;
1422   case X86::COND_L:  return X86::COND_GE;
1423   case X86::COND_LE: return X86::COND_G;
1424   case X86::COND_G:  return X86::COND_LE;
1425   case X86::COND_GE: return X86::COND_L;
1426   case X86::COND_B:  return X86::COND_AE;
1427   case X86::COND_BE: return X86::COND_A;
1428   case X86::COND_A:  return X86::COND_BE;
1429   case X86::COND_AE: return X86::COND_B;
1430   case X86::COND_S:  return X86::COND_NS;
1431   case X86::COND_NS: return X86::COND_S;
1432   case X86::COND_P:  return X86::COND_NP;
1433   case X86::COND_NP: return X86::COND_P;
1434   case X86::COND_O:  return X86::COND_NO;
1435   case X86::COND_NO: return X86::COND_O;
1436   }
1437 }
1438
1439 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1440   const TargetInstrDesc &TID = MI->getDesc();
1441   if (!TID.isTerminator()) return false;
1442
1443   // Conditional branch is a special case.
1444   if (TID.isBranch() && !TID.isBarrier())
1445     return true;
1446   if (!TID.isPredicable())
1447     return true;
1448   return !isPredicated(MI);
1449 }
1450
1451 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1452 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1453                                                const X86InstrInfo &TII) {
1454   if (MI->getOpcode() == X86::FP_REG_KILL)
1455     return false;
1456   return TII.isUnpredicatedTerminator(MI);
1457 }
1458
1459 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1460                                  MachineBasicBlock *&TBB,
1461                                  MachineBasicBlock *&FBB,
1462                                  SmallVectorImpl<MachineOperand> &Cond) const {
1463   // Start from the bottom of the block and work up, examining the
1464   // terminator instructions.
1465   MachineBasicBlock::iterator I = MBB.end();
1466   while (I != MBB.begin()) {
1467     --I;
1468     // Working from the bottom, when we see a non-terminator
1469     // instruction, we're done.
1470     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1471       break;
1472     // A terminator that isn't a branch can't easily be handled
1473     // by this analysis.
1474     if (!I->getDesc().isBranch())
1475       return true;
1476     // Handle unconditional branches.
1477     if (I->getOpcode() == X86::JMP) {
1478       // If the block has any instructions after a JMP, delete them.
1479       while (next(I) != MBB.end())
1480         next(I)->eraseFromParent();
1481       Cond.clear();
1482       FBB = 0;
1483       // Delete the JMP if it's equivalent to a fall-through.
1484       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1485         TBB = 0;
1486         I->eraseFromParent();
1487         I = MBB.end();
1488         continue;
1489       }
1490       // TBB is used to indicate the unconditinal destination.
1491       TBB = I->getOperand(0).getMBB();
1492       continue;
1493     }
1494     // Handle conditional branches.
1495     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1496     if (BranchCode == X86::COND_INVALID)
1497       return true;  // Can't handle indirect branch.
1498     // Working from the bottom, handle the first conditional branch.
1499     if (Cond.empty()) {
1500       FBB = TBB;
1501       TBB = I->getOperand(0).getMBB();
1502       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1503       continue;
1504     }
1505     // Handle subsequent conditional branches. Only handle the case
1506     // where all conditional branches branch to the same destination
1507     // and their condition opcodes fit one of the special
1508     // multi-branch idioms.
1509     assert(Cond.size() == 1);
1510     assert(TBB);
1511     // Only handle the case where all conditional branches branch to
1512     // the same destination.
1513     if (TBB != I->getOperand(0).getMBB())
1514       return true;
1515     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1516     // If the conditions are the same, we can leave them alone.
1517     if (OldBranchCode == BranchCode)
1518       continue;
1519     // If they differ, see if they fit one of the known patterns.
1520     // Theoretically we could handle more patterns here, but
1521     // we shouldn't expect to see them if instruction selection
1522     // has done a reasonable job.
1523     if ((OldBranchCode == X86::COND_NP &&
1524          BranchCode == X86::COND_E) ||
1525         (OldBranchCode == X86::COND_E &&
1526          BranchCode == X86::COND_NP))
1527       BranchCode = X86::COND_NP_OR_E;
1528     else if ((OldBranchCode == X86::COND_P &&
1529               BranchCode == X86::COND_NE) ||
1530              (OldBranchCode == X86::COND_NE &&
1531               BranchCode == X86::COND_P))
1532       BranchCode = X86::COND_NE_OR_P;
1533     else
1534       return true;
1535     // Update the MachineOperand.
1536     Cond[0].setImm(BranchCode);
1537   }
1538
1539   return false;
1540 }
1541
1542 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1543   MachineBasicBlock::iterator I = MBB.end();
1544   unsigned Count = 0;
1545
1546   while (I != MBB.begin()) {
1547     --I;
1548     if (I->getOpcode() != X86::JMP &&
1549         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1550       break;
1551     // Remove the branch.
1552     I->eraseFromParent();
1553     I = MBB.end();
1554     ++Count;
1555   }
1556
1557   return Count;
1558 }
1559
1560 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1561                                                      const MachineOperand &MO) {
1562   if (MO.isReg())
1563     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1564                      MO.isKill(), MO.isDead(), MO.getSubReg());
1565   else if (MO.isImm())
1566     MIB = MIB.addImm(MO.getImm());
1567   else if (MO.isFI())
1568     MIB = MIB.addFrameIndex(MO.getIndex());
1569   else if (MO.isGlobal())
1570     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1571   else if (MO.isCPI())
1572     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1573   else if (MO.isJTI())
1574     MIB = MIB.addJumpTableIndex(MO.getIndex());
1575   else if (MO.isSymbol())
1576     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1577   else
1578     assert(0 && "Unknown operand for X86InstrAddOperand!");
1579
1580   return MIB;
1581 }
1582
1583 unsigned
1584 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1585                            MachineBasicBlock *FBB,
1586                            const SmallVectorImpl<MachineOperand> &Cond) const {
1587   // Shouldn't be a fall through.
1588   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1589   assert((Cond.size() == 1 || Cond.size() == 0) &&
1590          "X86 branch conditions have one component!");
1591
1592   if (Cond.empty()) {
1593     // Unconditional branch?
1594     assert(!FBB && "Unconditional branch with multiple successors!");
1595     BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1596     return 1;
1597   }
1598
1599   // Conditional branch.
1600   unsigned Count = 0;
1601   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1602   switch (CC) {
1603   case X86::COND_NP_OR_E:
1604     // Synthesize NP_OR_E with two branches.
1605     BuildMI(&MBB, get(X86::JNP)).addMBB(TBB);
1606     ++Count;
1607     BuildMI(&MBB, get(X86::JE)).addMBB(TBB);
1608     ++Count;
1609     break;
1610   case X86::COND_NE_OR_P:
1611     // Synthesize NE_OR_P with two branches.
1612     BuildMI(&MBB, get(X86::JNE)).addMBB(TBB);
1613     ++Count;
1614     BuildMI(&MBB, get(X86::JP)).addMBB(TBB);
1615     ++Count;
1616     break;
1617   default: {
1618     unsigned Opc = GetCondBranchFromCond(CC);
1619     BuildMI(&MBB, get(Opc)).addMBB(TBB);
1620     ++Count;
1621   }
1622   }
1623   if (FBB) {
1624     // Two-way Conditional branch. Insert the second branch.
1625     BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1626     ++Count;
1627   }
1628   return Count;
1629 }
1630
1631 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1632                                 MachineBasicBlock::iterator MI,
1633                                 unsigned DestReg, unsigned SrcReg,
1634                                 const TargetRegisterClass *DestRC,
1635                                 const TargetRegisterClass *SrcRC) const {
1636   if (DestRC == SrcRC) {
1637     unsigned Opc;
1638     if (DestRC == &X86::GR64RegClass) {
1639       Opc = X86::MOV64rr;
1640     } else if (DestRC == &X86::GR32RegClass) {
1641       Opc = X86::MOV32rr;
1642     } else if (DestRC == &X86::GR16RegClass) {
1643       Opc = X86::MOV16rr;
1644     } else if (DestRC == &X86::GR8RegClass) {
1645       Opc = X86::MOV8rr;
1646     } else if (DestRC == &X86::GR32_RegClass) {
1647       Opc = X86::MOV32_rr;
1648     } else if (DestRC == &X86::GR16_RegClass) {
1649       Opc = X86::MOV16_rr;
1650     } else if (DestRC == &X86::RFP32RegClass) {
1651       Opc = X86::MOV_Fp3232;
1652     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1653       Opc = X86::MOV_Fp6464;
1654     } else if (DestRC == &X86::RFP80RegClass) {
1655       Opc = X86::MOV_Fp8080;
1656     } else if (DestRC == &X86::FR32RegClass) {
1657       Opc = X86::FsMOVAPSrr;
1658     } else if (DestRC == &X86::FR64RegClass) {
1659       Opc = X86::FsMOVAPDrr;
1660     } else if (DestRC == &X86::VR128RegClass) {
1661       Opc = X86::MOVAPSrr;
1662     } else if (DestRC == &X86::VR64RegClass) {
1663       Opc = X86::MMX_MOVQ64rr;
1664     } else {
1665       return false;
1666     }
1667     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1668     return true;
1669   }
1670
1671   // Moving EFLAGS to / from another register requires a push and a pop.
1672   if (SrcRC == &X86::CCRRegClass) {
1673     if (SrcReg != X86::EFLAGS)
1674       return false;
1675     if (DestRC == &X86::GR64RegClass) {
1676       BuildMI(MBB, MI, get(X86::PUSHFQ));
1677       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1678       return true;
1679     } else if (DestRC == &X86::GR32RegClass) {
1680       BuildMI(MBB, MI, get(X86::PUSHFD));
1681       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1682       return true;
1683     }
1684   } else if (DestRC == &X86::CCRRegClass) {
1685     if (DestReg != X86::EFLAGS)
1686       return false;
1687     if (SrcRC == &X86::GR64RegClass) {
1688       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1689       BuildMI(MBB, MI, get(X86::POPFQ));
1690       return true;
1691     } else if (SrcRC == &X86::GR32RegClass) {
1692       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1693       BuildMI(MBB, MI, get(X86::POPFD));
1694       return true;
1695     }
1696   }
1697
1698   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1699   if (SrcRC == &X86::RSTRegClass) {
1700     // Copying from ST(0)/ST(1).
1701     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1702       // Can only copy from ST(0)/ST(1) right now
1703       return false;
1704     bool isST0 = SrcReg == X86::ST0;
1705     unsigned Opc;
1706     if (DestRC == &X86::RFP32RegClass)
1707       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1708     else if (DestRC == &X86::RFP64RegClass)
1709       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1710     else {
1711       if (DestRC != &X86::RFP80RegClass)
1712         return false;
1713       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1714     }
1715     BuildMI(MBB, MI, get(Opc), DestReg);
1716     return true;
1717   }
1718
1719   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1720   if (DestRC == &X86::RSTRegClass) {
1721     // Copying to ST(0).  FIXME: handle ST(1) also
1722     if (DestReg != X86::ST0)
1723       // Can only copy to TOS right now
1724       return false;
1725     unsigned Opc;
1726     if (SrcRC == &X86::RFP32RegClass)
1727       Opc = X86::FpSET_ST0_32;
1728     else if (SrcRC == &X86::RFP64RegClass)
1729       Opc = X86::FpSET_ST0_64;
1730     else {
1731       if (SrcRC != &X86::RFP80RegClass)
1732         return false;
1733       Opc = X86::FpSET_ST0_80;
1734     }
1735     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1736     return true;
1737   }
1738
1739   // Not yet supported!
1740   return false;
1741 }
1742
1743 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1744                                   bool isStackAligned) {
1745   unsigned Opc = 0;
1746   if (RC == &X86::GR64RegClass) {
1747     Opc = X86::MOV64mr;
1748   } else if (RC == &X86::GR32RegClass) {
1749     Opc = X86::MOV32mr;
1750   } else if (RC == &X86::GR16RegClass) {
1751     Opc = X86::MOV16mr;
1752   } else if (RC == &X86::GR8RegClass) {
1753     Opc = X86::MOV8mr;
1754   } else if (RC == &X86::GR32_RegClass) {
1755     Opc = X86::MOV32_mr;
1756   } else if (RC == &X86::GR16_RegClass) {
1757     Opc = X86::MOV16_mr;
1758   } else if (RC == &X86::RFP80RegClass) {
1759     Opc = X86::ST_FpP80m;   // pops
1760   } else if (RC == &X86::RFP64RegClass) {
1761     Opc = X86::ST_Fp64m;
1762   } else if (RC == &X86::RFP32RegClass) {
1763     Opc = X86::ST_Fp32m;
1764   } else if (RC == &X86::FR32RegClass) {
1765     Opc = X86::MOVSSmr;
1766   } else if (RC == &X86::FR64RegClass) {
1767     Opc = X86::MOVSDmr;
1768   } else if (RC == &X86::VR128RegClass) {
1769     // If stack is realigned we can use aligned stores.
1770     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1771   } else if (RC == &X86::VR64RegClass) {
1772     Opc = X86::MMX_MOVQ64mr;
1773   } else {
1774     assert(0 && "Unknown regclass");
1775     abort();
1776   }
1777
1778   return Opc;
1779 }
1780
1781 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1782                                        MachineBasicBlock::iterator MI,
1783                                        unsigned SrcReg, bool isKill, int FrameIdx,
1784                                        const TargetRegisterClass *RC) const {
1785   const MachineFunction &MF = *MBB.getParent();
1786   bool isAligned = (RI.getStackAlignment() >= 16) ||
1787     RI.needsStackRealignment(MF);
1788   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1789   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1790     .addReg(SrcReg, false, false, isKill);
1791 }
1792
1793 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1794                                   bool isKill,
1795                                   SmallVectorImpl<MachineOperand> &Addr,
1796                                   const TargetRegisterClass *RC,
1797                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1798   bool isAligned = (RI.getStackAlignment() >= 16) ||
1799     RI.needsStackRealignment(MF);
1800   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1801   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1802   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1803     MIB = X86InstrAddOperand(MIB, Addr[i]);
1804   MIB.addReg(SrcReg, false, false, isKill);
1805   NewMIs.push_back(MIB);
1806 }
1807
1808 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1809                                  bool isStackAligned) {
1810   unsigned Opc = 0;
1811   if (RC == &X86::GR64RegClass) {
1812     Opc = X86::MOV64rm;
1813   } else if (RC == &X86::GR32RegClass) {
1814     Opc = X86::MOV32rm;
1815   } else if (RC == &X86::GR16RegClass) {
1816     Opc = X86::MOV16rm;
1817   } else if (RC == &X86::GR8RegClass) {
1818     Opc = X86::MOV8rm;
1819   } else if (RC == &X86::GR32_RegClass) {
1820     Opc = X86::MOV32_rm;
1821   } else if (RC == &X86::GR16_RegClass) {
1822     Opc = X86::MOV16_rm;
1823   } else if (RC == &X86::RFP80RegClass) {
1824     Opc = X86::LD_Fp80m;
1825   } else if (RC == &X86::RFP64RegClass) {
1826     Opc = X86::LD_Fp64m;
1827   } else if (RC == &X86::RFP32RegClass) {
1828     Opc = X86::LD_Fp32m;
1829   } else if (RC == &X86::FR32RegClass) {
1830     Opc = X86::MOVSSrm;
1831   } else if (RC == &X86::FR64RegClass) {
1832     Opc = X86::MOVSDrm;
1833   } else if (RC == &X86::VR128RegClass) {
1834     // If stack is realigned we can use aligned loads.
1835     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1836   } else if (RC == &X86::VR64RegClass) {
1837     Opc = X86::MMX_MOVQ64rm;
1838   } else {
1839     assert(0 && "Unknown regclass");
1840     abort();
1841   }
1842
1843   return Opc;
1844 }
1845
1846 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1847                                         MachineBasicBlock::iterator MI,
1848                                         unsigned DestReg, int FrameIdx,
1849                                         const TargetRegisterClass *RC) const{
1850   const MachineFunction &MF = *MBB.getParent();
1851   bool isAligned = (RI.getStackAlignment() >= 16) ||
1852     RI.needsStackRealignment(MF);
1853   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1854   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1855 }
1856
1857 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1858                                  SmallVectorImpl<MachineOperand> &Addr,
1859                                  const TargetRegisterClass *RC,
1860                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1861   bool isAligned = (RI.getStackAlignment() >= 16) ||
1862     RI.needsStackRealignment(MF);
1863   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1864   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1865   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1866     MIB = X86InstrAddOperand(MIB, Addr[i]);
1867   NewMIs.push_back(MIB);
1868 }
1869
1870 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1871                                                 MachineBasicBlock::iterator MI,
1872                                 const std::vector<CalleeSavedInfo> &CSI) const {
1873   if (CSI.empty())
1874     return false;
1875
1876   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1877   unsigned SlotSize = is64Bit ? 8 : 4;
1878
1879   MachineFunction &MF = *MBB.getParent();
1880   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1881   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1882
1883   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1884   for (unsigned i = CSI.size(); i != 0; --i) {
1885     unsigned Reg = CSI[i-1].getReg();
1886     // Add the callee-saved register as live-in. It's killed at the spill.
1887     MBB.addLiveIn(Reg);
1888     BuildMI(MBB, MI, get(Opc))
1889       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1890   }
1891   return true;
1892 }
1893
1894 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1895                                                  MachineBasicBlock::iterator MI,
1896                                 const std::vector<CalleeSavedInfo> &CSI) const {
1897   if (CSI.empty())
1898     return false;
1899
1900   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1901
1902   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1903   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1904     unsigned Reg = CSI[i].getReg();
1905     BuildMI(MBB, MI, get(Opc), Reg);
1906   }
1907   return true;
1908 }
1909
1910 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1911                                      const SmallVectorImpl<MachineOperand> &MOs,
1912                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1913   // Create the base instruction with the memory operand as the first part.
1914   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1915   MachineInstrBuilder MIB(NewMI);
1916   unsigned NumAddrOps = MOs.size();
1917   for (unsigned i = 0; i != NumAddrOps; ++i)
1918     MIB = X86InstrAddOperand(MIB, MOs[i]);
1919   if (NumAddrOps < 4)  // FrameIndex only
1920     MIB.addImm(1).addReg(0).addImm(0);
1921
1922   // Loop over the rest of the ri operands, converting them over.
1923   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1924   for (unsigned i = 0; i != NumOps; ++i) {
1925     MachineOperand &MO = MI->getOperand(i+2);
1926     MIB = X86InstrAddOperand(MIB, MO);
1927   }
1928   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1929     MachineOperand &MO = MI->getOperand(i);
1930     MIB = X86InstrAddOperand(MIB, MO);
1931   }
1932   return MIB;
1933 }
1934
1935 static MachineInstr *FuseInst(MachineFunction &MF,
1936                               unsigned Opcode, unsigned OpNo,
1937                               const SmallVectorImpl<MachineOperand> &MOs,
1938                               MachineInstr *MI, const TargetInstrInfo &TII) {
1939   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1940   MachineInstrBuilder MIB(NewMI);
1941
1942   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1943     MachineOperand &MO = MI->getOperand(i);
1944     if (i == OpNo) {
1945       assert(MO.isReg() && "Expected to fold into reg operand!");
1946       unsigned NumAddrOps = MOs.size();
1947       for (unsigned i = 0; i != NumAddrOps; ++i)
1948         MIB = X86InstrAddOperand(MIB, MOs[i]);
1949       if (NumAddrOps < 4)  // FrameIndex only
1950         MIB.addImm(1).addReg(0).addImm(0);
1951     } else {
1952       MIB = X86InstrAddOperand(MIB, MO);
1953     }
1954   }
1955   return MIB;
1956 }
1957
1958 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1959                                 const SmallVectorImpl<MachineOperand> &MOs,
1960                                 MachineInstr *MI) {
1961   MachineFunction &MF = *MI->getParent()->getParent();
1962   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
1963
1964   unsigned NumAddrOps = MOs.size();
1965   for (unsigned i = 0; i != NumAddrOps; ++i)
1966     MIB = X86InstrAddOperand(MIB, MOs[i]);
1967   if (NumAddrOps < 4)  // FrameIndex only
1968     MIB.addImm(1).addReg(0).addImm(0);
1969   return MIB.addImm(0);
1970 }
1971
1972 MachineInstr*
1973 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
1974                                     MachineInstr *MI, unsigned i,
1975                                     const SmallVectorImpl<MachineOperand> &MOs) const{
1976   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1977   bool isTwoAddrFold = false;
1978   unsigned NumOps = MI->getDesc().getNumOperands();
1979   bool isTwoAddr = NumOps > 1 &&
1980     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1981
1982   MachineInstr *NewMI = NULL;
1983   // Folding a memory location into the two-address part of a two-address
1984   // instruction is different than folding it other places.  It requires
1985   // replacing the *two* registers with the memory location.
1986   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1987       MI->getOperand(0).isReg() &&
1988       MI->getOperand(1).isReg() &&
1989       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1990     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1991     isTwoAddrFold = true;
1992   } else if (i == 0) { // If operand 0
1993     if (MI->getOpcode() == X86::MOV16r0)
1994       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1995     else if (MI->getOpcode() == X86::MOV32r0)
1996       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1997     else if (MI->getOpcode() == X86::MOV64r0)
1998       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1999     else if (MI->getOpcode() == X86::MOV8r0)
2000       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2001     if (NewMI)
2002       return NewMI;
2003
2004     OpcodeTablePtr = &RegOp2MemOpTable0;
2005   } else if (i == 1) {
2006     OpcodeTablePtr = &RegOp2MemOpTable1;
2007   } else if (i == 2) {
2008     OpcodeTablePtr = &RegOp2MemOpTable2;
2009   }
2010
2011   // If table selected...
2012   if (OpcodeTablePtr) {
2013     // Find the Opcode to fuse
2014     DenseMap<unsigned*, unsigned>::iterator I =
2015       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2016     if (I != OpcodeTablePtr->end()) {
2017       if (isTwoAddrFold)
2018         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2019       else
2020         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2021       return NewMI;
2022     }
2023   }
2024
2025   // No fusion
2026   if (PrintFailedFusing)
2027     cerr << "We failed to fuse operand " << i << " in " << *MI;
2028   return NULL;
2029 }
2030
2031
2032 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2033                                                   MachineInstr *MI,
2034                                                   const SmallVectorImpl<unsigned> &Ops,
2035                                                   int FrameIndex) const {
2036   // Check switch flag
2037   if (NoFusing) return NULL;
2038
2039   const MachineFrameInfo *MFI = MF.getFrameInfo();
2040   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2041   // FIXME: Move alignment requirement into tables?
2042   if (Alignment < 16) {
2043     switch (MI->getOpcode()) {
2044     default: break;
2045     // Not always safe to fold movsd into these instructions since their load
2046     // folding variants expects the address to be 16 byte aligned.
2047     case X86::FsANDNPDrr:
2048     case X86::FsANDNPSrr:
2049     case X86::FsANDPDrr:
2050     case X86::FsANDPSrr:
2051     case X86::FsORPDrr:
2052     case X86::FsORPSrr:
2053     case X86::FsXORPDrr:
2054     case X86::FsXORPSrr:
2055       return NULL;
2056     }
2057   }
2058
2059   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2060     unsigned NewOpc = 0;
2061     switch (MI->getOpcode()) {
2062     default: return NULL;
2063     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2064     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2065     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2066     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2067     }
2068     // Change to CMPXXri r, 0 first.
2069     MI->setDesc(get(NewOpc));
2070     MI->getOperand(1).ChangeToImmediate(0);
2071   } else if (Ops.size() != 1)
2072     return NULL;
2073
2074   SmallVector<MachineOperand,4> MOs;
2075   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2076   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2077 }
2078
2079 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2080                                                   MachineInstr *MI,
2081                                             const SmallVectorImpl<unsigned> &Ops,
2082                                                   MachineInstr *LoadMI) const {
2083   // Check switch flag
2084   if (NoFusing) return NULL;
2085
2086   // Determine the alignment of the load.
2087   unsigned Alignment = 0;
2088   if (LoadMI->hasOneMemOperand())
2089     Alignment = LoadMI->memoperands_begin()->getAlignment();
2090
2091   // FIXME: Move alignment requirement into tables?
2092   if (Alignment < 16) {
2093     switch (MI->getOpcode()) {
2094     default: break;
2095     // Not always safe to fold movsd into these instructions since their load
2096     // folding variants expects the address to be 16 byte aligned.
2097     case X86::FsANDNPDrr:
2098     case X86::FsANDNPSrr:
2099     case X86::FsANDPDrr:
2100     case X86::FsANDPSrr:
2101     case X86::FsORPDrr:
2102     case X86::FsORPSrr:
2103     case X86::FsXORPDrr:
2104     case X86::FsXORPSrr:
2105       return NULL;
2106     }
2107   }
2108
2109   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2110     unsigned NewOpc = 0;
2111     switch (MI->getOpcode()) {
2112     default: return NULL;
2113     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2114     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2115     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2116     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2117     }
2118     // Change to CMPXXri r, 0 first.
2119     MI->setDesc(get(NewOpc));
2120     MI->getOperand(1).ChangeToImmediate(0);
2121   } else if (Ops.size() != 1)
2122     return NULL;
2123
2124   SmallVector<MachineOperand,4> MOs;
2125   if (LoadMI->getOpcode() == X86::V_SET0 ||
2126       LoadMI->getOpcode() == X86::V_SETALLONES) {
2127     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2128     // Create a constant-pool entry and operands to load from it.
2129
2130     // x86-32 PIC requires a PIC base register for constant pools.
2131     unsigned PICBase = 0;
2132     if (TM.getRelocationModel() == Reloc::PIC_ &&
2133         !TM.getSubtarget<X86Subtarget>().is64Bit())
2134       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2135       // This doesn't work for several reasons.
2136       // 1. GlobalBaseReg may have been spilled.
2137       // 2. It may not be live at MI.
2138       return false;
2139
2140     // Create a v4i32 constant-pool entry.
2141     MachineConstantPool &MCP = *MF.getConstantPool();
2142     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2143     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2144                     ConstantVector::getNullValue(Ty) :
2145                     ConstantVector::getAllOnesValue(Ty);
2146     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2147
2148     // Create operands to load from the constant pool entry.
2149     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2150     MOs.push_back(MachineOperand::CreateImm(1));
2151     MOs.push_back(MachineOperand::CreateReg(0, false));
2152     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2153   } else {
2154     // Folding a normal load. Just copy the load's address operands.
2155     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2156     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2157       MOs.push_back(LoadMI->getOperand(i));
2158   }
2159   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2160 }
2161
2162
2163 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2164                                   const SmallVectorImpl<unsigned> &Ops) const {
2165   // Check switch flag
2166   if (NoFusing) return 0;
2167
2168   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2169     switch (MI->getOpcode()) {
2170     default: return false;
2171     case X86::TEST8rr:
2172     case X86::TEST16rr:
2173     case X86::TEST32rr:
2174     case X86::TEST64rr:
2175       return true;
2176     }
2177   }
2178
2179   if (Ops.size() != 1)
2180     return false;
2181
2182   unsigned OpNum = Ops[0];
2183   unsigned Opc = MI->getOpcode();
2184   unsigned NumOps = MI->getDesc().getNumOperands();
2185   bool isTwoAddr = NumOps > 1 &&
2186     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2187
2188   // Folding a memory location into the two-address part of a two-address
2189   // instruction is different than folding it other places.  It requires
2190   // replacing the *two* registers with the memory location.
2191   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2192   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2193     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2194   } else if (OpNum == 0) { // If operand 0
2195     switch (Opc) {
2196     case X86::MOV16r0:
2197     case X86::MOV32r0:
2198     case X86::MOV64r0:
2199     case X86::MOV8r0:
2200       return true;
2201     default: break;
2202     }
2203     OpcodeTablePtr = &RegOp2MemOpTable0;
2204   } else if (OpNum == 1) {
2205     OpcodeTablePtr = &RegOp2MemOpTable1;
2206   } else if (OpNum == 2) {
2207     OpcodeTablePtr = &RegOp2MemOpTable2;
2208   }
2209
2210   if (OpcodeTablePtr) {
2211     // Find the Opcode to fuse
2212     DenseMap<unsigned*, unsigned>::iterator I =
2213       OpcodeTablePtr->find((unsigned*)Opc);
2214     if (I != OpcodeTablePtr->end())
2215       return true;
2216   }
2217   return false;
2218 }
2219
2220 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2221                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2222                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2223   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2224     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2225   if (I == MemOp2RegOpTable.end())
2226     return false;
2227   unsigned Opc = I->second.first;
2228   unsigned Index = I->second.second & 0xf;
2229   bool FoldedLoad = I->second.second & (1 << 4);
2230   bool FoldedStore = I->second.second & (1 << 5);
2231   if (UnfoldLoad && !FoldedLoad)
2232     return false;
2233   UnfoldLoad &= FoldedLoad;
2234   if (UnfoldStore && !FoldedStore)
2235     return false;
2236   UnfoldStore &= FoldedStore;
2237
2238   const TargetInstrDesc &TID = get(Opc);
2239   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2240   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2241     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2242   SmallVector<MachineOperand,4> AddrOps;
2243   SmallVector<MachineOperand,2> BeforeOps;
2244   SmallVector<MachineOperand,2> AfterOps;
2245   SmallVector<MachineOperand,4> ImpOps;
2246   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2247     MachineOperand &Op = MI->getOperand(i);
2248     if (i >= Index && i < Index+4)
2249       AddrOps.push_back(Op);
2250     else if (Op.isReg() && Op.isImplicit())
2251       ImpOps.push_back(Op);
2252     else if (i < Index)
2253       BeforeOps.push_back(Op);
2254     else if (i > Index)
2255       AfterOps.push_back(Op);
2256   }
2257
2258   // Emit the load instruction.
2259   if (UnfoldLoad) {
2260     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2261     if (UnfoldStore) {
2262       // Address operands cannot be marked isKill.
2263       for (unsigned i = 1; i != 5; ++i) {
2264         MachineOperand &MO = NewMIs[0]->getOperand(i);
2265         if (MO.isReg())
2266           MO.setIsKill(false);
2267       }
2268     }
2269   }
2270
2271   // Emit the data processing instruction.
2272   MachineInstr *DataMI = MF.CreateMachineInstr(TID, true);
2273   MachineInstrBuilder MIB(DataMI);
2274
2275   if (FoldedStore)
2276     MIB.addReg(Reg, true);
2277   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2278     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2279   if (FoldedLoad)
2280     MIB.addReg(Reg);
2281   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2282     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2283   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2284     MachineOperand &MO = ImpOps[i];
2285     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2286   }
2287   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2288   unsigned NewOpc = 0;
2289   switch (DataMI->getOpcode()) {
2290   default: break;
2291   case X86::CMP64ri32:
2292   case X86::CMP32ri:
2293   case X86::CMP16ri:
2294   case X86::CMP8ri: {
2295     MachineOperand &MO0 = DataMI->getOperand(0);
2296     MachineOperand &MO1 = DataMI->getOperand(1);
2297     if (MO1.getImm() == 0) {
2298       switch (DataMI->getOpcode()) {
2299       default: break;
2300       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2301       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2302       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2303       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2304       }
2305       DataMI->setDesc(get(NewOpc));
2306       MO1.ChangeToRegister(MO0.getReg(), false);
2307     }
2308   }
2309   }
2310   NewMIs.push_back(DataMI);
2311
2312   // Emit the store instruction.
2313   if (UnfoldStore) {
2314     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2315     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2316       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2317     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2318   }
2319
2320   return true;
2321 }
2322
2323 bool
2324 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2325                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2326   if (!N->isMachineOpcode())
2327     return false;
2328
2329   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2330     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2331   if (I == MemOp2RegOpTable.end())
2332     return false;
2333   unsigned Opc = I->second.first;
2334   unsigned Index = I->second.second & 0xf;
2335   bool FoldedLoad = I->second.second & (1 << 4);
2336   bool FoldedStore = I->second.second & (1 << 5);
2337   const TargetInstrDesc &TID = get(Opc);
2338   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2339   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2340     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2341   std::vector<SDValue> AddrOps;
2342   std::vector<SDValue> BeforeOps;
2343   std::vector<SDValue> AfterOps;
2344   unsigned NumOps = N->getNumOperands();
2345   for (unsigned i = 0; i != NumOps-1; ++i) {
2346     SDValue Op = N->getOperand(i);
2347     if (i >= Index && i < Index+4)
2348       AddrOps.push_back(Op);
2349     else if (i < Index)
2350       BeforeOps.push_back(Op);
2351     else if (i > Index)
2352       AfterOps.push_back(Op);
2353   }
2354   SDValue Chain = N->getOperand(NumOps-1);
2355   AddrOps.push_back(Chain);
2356
2357   // Emit the load instruction.
2358   SDNode *Load = 0;
2359   const MachineFunction &MF = DAG.getMachineFunction();
2360   if (FoldedLoad) {
2361     MVT VT = *RC->vt_begin();
2362     bool isAligned = (RI.getStackAlignment() >= 16) ||
2363       RI.needsStackRealignment(MF);
2364     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned),
2365                              VT, MVT::Other,
2366                              &AddrOps[0], AddrOps.size());
2367     NewNodes.push_back(Load);
2368   }
2369
2370   // Emit the data processing instruction.
2371   std::vector<MVT> VTs;
2372   const TargetRegisterClass *DstRC = 0;
2373   if (TID.getNumDefs() > 0) {
2374     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2375     DstRC = DstTOI.isLookupPtrRegClass()
2376       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2377     VTs.push_back(*DstRC->vt_begin());
2378   }
2379   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2380     MVT VT = N->getValueType(i);
2381     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2382       VTs.push_back(VT);
2383   }
2384   if (Load)
2385     BeforeOps.push_back(SDValue(Load, 0));
2386   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2387   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2388   NewNodes.push_back(NewNode);
2389
2390   // Emit the store instruction.
2391   if (FoldedStore) {
2392     AddrOps.pop_back();
2393     AddrOps.push_back(SDValue(NewNode, 0));
2394     AddrOps.push_back(Chain);
2395     bool isAligned = (RI.getStackAlignment() >= 16) ||
2396       RI.needsStackRealignment(MF);
2397     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned),
2398                                       MVT::Other, &AddrOps[0], AddrOps.size());
2399     NewNodes.push_back(Store);
2400   }
2401
2402   return true;
2403 }
2404
2405 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2406                                       bool UnfoldLoad, bool UnfoldStore) const {
2407   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2408     MemOp2RegOpTable.find((unsigned*)Opc);
2409   if (I == MemOp2RegOpTable.end())
2410     return 0;
2411   bool FoldedLoad = I->second.second & (1 << 4);
2412   bool FoldedStore = I->second.second & (1 << 5);
2413   if (UnfoldLoad && !FoldedLoad)
2414     return 0;
2415   if (UnfoldStore && !FoldedStore)
2416     return 0;
2417   return I->second.first;
2418 }
2419
2420 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2421   if (MBB.empty()) return false;
2422
2423   switch (MBB.back().getOpcode()) {
2424   case X86::TCRETURNri:
2425   case X86::TCRETURNdi:
2426   case X86::RET:     // Return.
2427   case X86::RETI:
2428   case X86::TAILJMPd:
2429   case X86::TAILJMPr:
2430   case X86::TAILJMPm:
2431   case X86::JMP:     // Uncond branch.
2432   case X86::JMP32r:  // Indirect branch.
2433   case X86::JMP64r:  // Indirect branch (64-bit).
2434   case X86::JMP32m:  // Indirect branch through mem.
2435   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2436     return true;
2437   default: return false;
2438   }
2439 }
2440
2441 bool X86InstrInfo::
2442 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2443   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2444   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2445   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2446     return true;
2447   Cond[0].setImm(GetOppositeBranchCondition(CC));
2448   return false;
2449 }
2450
2451 bool X86InstrInfo::
2452 IgnoreRegisterClassBarriers(const TargetRegisterClass *RC) const {
2453   // FIXME: Ignore bariers of x87 stack registers for now. We can't
2454   // allow any loads of these registers before FpGet_ST0_80.
2455   return RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2456     RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass;
2457 }
2458
2459 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2460   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2461   if (Subtarget->is64Bit())
2462     return &X86::GR64RegClass;
2463   else
2464     return &X86::GR32RegClass;
2465 }
2466
2467 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2468   switch (Desc->TSFlags & X86II::ImmMask) {
2469   case X86II::Imm8:   return 1;
2470   case X86II::Imm16:  return 2;
2471   case X86II::Imm32:  return 4;
2472   case X86II::Imm64:  return 8;
2473   default: assert(0 && "Immediate size not set!");
2474     return 0;
2475   }
2476 }
2477
2478 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2479 /// e.g. r8, xmm8, etc.
2480 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2481   if (!MO.isReg()) return false;
2482   switch (MO.getReg()) {
2483   default: break;
2484   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2485   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2486   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2487   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2488   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2489   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2490   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2491   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2492   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2493   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2494     return true;
2495   }
2496   return false;
2497 }
2498
2499
2500 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2501 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2502 /// size, and 3) use of X86-64 extended registers.
2503 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2504   unsigned REX = 0;
2505   const TargetInstrDesc &Desc = MI.getDesc();
2506
2507   // Pseudo instructions do not need REX prefix byte.
2508   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2509     return 0;
2510   if (Desc.TSFlags & X86II::REX_W)
2511     REX |= 1 << 3;
2512
2513   unsigned NumOps = Desc.getNumOperands();
2514   if (NumOps) {
2515     bool isTwoAddr = NumOps > 1 &&
2516       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2517
2518     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2519     unsigned i = isTwoAddr ? 1 : 0;
2520     for (unsigned e = NumOps; i != e; ++i) {
2521       const MachineOperand& MO = MI.getOperand(i);
2522       if (MO.isReg()) {
2523         unsigned Reg = MO.getReg();
2524         if (isX86_64NonExtLowByteReg(Reg))
2525           REX |= 0x40;
2526       }
2527     }
2528
2529     switch (Desc.TSFlags & X86II::FormMask) {
2530     case X86II::MRMInitReg:
2531       if (isX86_64ExtendedReg(MI.getOperand(0)))
2532         REX |= (1 << 0) | (1 << 2);
2533       break;
2534     case X86II::MRMSrcReg: {
2535       if (isX86_64ExtendedReg(MI.getOperand(0)))
2536         REX |= 1 << 2;
2537       i = isTwoAddr ? 2 : 1;
2538       for (unsigned e = NumOps; i != e; ++i) {
2539         const MachineOperand& MO = MI.getOperand(i);
2540         if (isX86_64ExtendedReg(MO))
2541           REX |= 1 << 0;
2542       }
2543       break;
2544     }
2545     case X86II::MRMSrcMem: {
2546       if (isX86_64ExtendedReg(MI.getOperand(0)))
2547         REX |= 1 << 2;
2548       unsigned Bit = 0;
2549       i = isTwoAddr ? 2 : 1;
2550       for (; i != NumOps; ++i) {
2551         const MachineOperand& MO = MI.getOperand(i);
2552         if (MO.isReg()) {
2553           if (isX86_64ExtendedReg(MO))
2554             REX |= 1 << Bit;
2555           Bit++;
2556         }
2557       }
2558       break;
2559     }
2560     case X86II::MRM0m: case X86II::MRM1m:
2561     case X86II::MRM2m: case X86II::MRM3m:
2562     case X86II::MRM4m: case X86II::MRM5m:
2563     case X86II::MRM6m: case X86II::MRM7m:
2564     case X86II::MRMDestMem: {
2565       unsigned e = isTwoAddr ? 5 : 4;
2566       i = isTwoAddr ? 1 : 0;
2567       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2568         REX |= 1 << 2;
2569       unsigned Bit = 0;
2570       for (; i != e; ++i) {
2571         const MachineOperand& MO = MI.getOperand(i);
2572         if (MO.isReg()) {
2573           if (isX86_64ExtendedReg(MO))
2574             REX |= 1 << Bit;
2575           Bit++;
2576         }
2577       }
2578       break;
2579     }
2580     default: {
2581       if (isX86_64ExtendedReg(MI.getOperand(0)))
2582         REX |= 1 << 0;
2583       i = isTwoAddr ? 2 : 1;
2584       for (unsigned e = NumOps; i != e; ++i) {
2585         const MachineOperand& MO = MI.getOperand(i);
2586         if (isX86_64ExtendedReg(MO))
2587           REX |= 1 << 2;
2588       }
2589       break;
2590     }
2591     }
2592   }
2593   return REX;
2594 }
2595
2596 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2597 /// relative block address instruction
2598 ///
2599 static unsigned sizePCRelativeBlockAddress() {
2600   return 4;
2601 }
2602
2603 /// sizeGlobalAddress - Give the size of the emission of this global address
2604 ///
2605 static unsigned sizeGlobalAddress(bool dword) {
2606   return dword ? 8 : 4;
2607 }
2608
2609 /// sizeConstPoolAddress - Give the size of the emission of this constant
2610 /// pool address
2611 ///
2612 static unsigned sizeConstPoolAddress(bool dword) {
2613   return dword ? 8 : 4;
2614 }
2615
2616 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2617 /// symbol
2618 ///
2619 static unsigned sizeExternalSymbolAddress(bool dword) {
2620   return dword ? 8 : 4;
2621 }
2622
2623 /// sizeJumpTableAddress - Give the size of the emission of this jump
2624 /// table address
2625 ///
2626 static unsigned sizeJumpTableAddress(bool dword) {
2627   return dword ? 8 : 4;
2628 }
2629
2630 static unsigned sizeConstant(unsigned Size) {
2631   return Size;
2632 }
2633
2634 static unsigned sizeRegModRMByte(){
2635   return 1;
2636 }
2637
2638 static unsigned sizeSIBByte(){
2639   return 1;
2640 }
2641
2642 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2643   unsigned FinalSize = 0;
2644   // If this is a simple integer displacement that doesn't require a relocation.
2645   if (!RelocOp) {
2646     FinalSize += sizeConstant(4);
2647     return FinalSize;
2648   }
2649
2650   // Otherwise, this is something that requires a relocation.
2651   if (RelocOp->isGlobal()) {
2652     FinalSize += sizeGlobalAddress(false);
2653   } else if (RelocOp->isCPI()) {
2654     FinalSize += sizeConstPoolAddress(false);
2655   } else if (RelocOp->isJTI()) {
2656     FinalSize += sizeJumpTableAddress(false);
2657   } else {
2658     assert(0 && "Unknown value to relocate!");
2659   }
2660   return FinalSize;
2661 }
2662
2663 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2664                                     bool IsPIC, bool Is64BitMode) {
2665   const MachineOperand &Op3 = MI.getOperand(Op+3);
2666   int DispVal = 0;
2667   const MachineOperand *DispForReloc = 0;
2668   unsigned FinalSize = 0;
2669
2670   // Figure out what sort of displacement we have to handle here.
2671   if (Op3.isGlobal()) {
2672     DispForReloc = &Op3;
2673   } else if (Op3.isCPI()) {
2674     if (Is64BitMode || IsPIC) {
2675       DispForReloc = &Op3;
2676     } else {
2677       DispVal = 1;
2678     }
2679   } else if (Op3.isJTI()) {
2680     if (Is64BitMode || IsPIC) {
2681       DispForReloc = &Op3;
2682     } else {
2683       DispVal = 1;
2684     }
2685   } else {
2686     DispVal = 1;
2687   }
2688
2689   const MachineOperand &Base     = MI.getOperand(Op);
2690   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2691
2692   unsigned BaseReg = Base.getReg();
2693
2694   // Is a SIB byte needed?
2695   if (IndexReg.getReg() == 0 &&
2696       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2697     if (BaseReg == 0) {  // Just a displacement?
2698       // Emit special case [disp32] encoding
2699       ++FinalSize;
2700       FinalSize += getDisplacementFieldSize(DispForReloc);
2701     } else {
2702       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2703       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2704         // Emit simple indirect register encoding... [EAX] f.e.
2705         ++FinalSize;
2706       // Be pessimistic and assume it's a disp32, not a disp8
2707       } else {
2708         // Emit the most general non-SIB encoding: [REG+disp32]
2709         ++FinalSize;
2710         FinalSize += getDisplacementFieldSize(DispForReloc);
2711       }
2712     }
2713
2714   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2715     assert(IndexReg.getReg() != X86::ESP &&
2716            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2717
2718     bool ForceDisp32 = false;
2719     if (BaseReg == 0 || DispForReloc) {
2720       // Emit the normal disp32 encoding.
2721       ++FinalSize;
2722       ForceDisp32 = true;
2723     } else {
2724       ++FinalSize;
2725     }
2726
2727     FinalSize += sizeSIBByte();
2728
2729     // Do we need to output a displacement?
2730     if (DispVal != 0 || ForceDisp32) {
2731       FinalSize += getDisplacementFieldSize(DispForReloc);
2732     }
2733   }
2734   return FinalSize;
2735 }
2736
2737
2738 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2739                                     const TargetInstrDesc *Desc,
2740                                     bool IsPIC, bool Is64BitMode) {
2741
2742   unsigned Opcode = Desc->Opcode;
2743   unsigned FinalSize = 0;
2744
2745   // Emit the lock opcode prefix as needed.
2746   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2747
2748   // Emit segment overrid opcode prefix as needed.
2749   switch (Desc->TSFlags & X86II::SegOvrMask) {
2750   case X86II::FS:
2751   case X86II::GS:
2752    ++FinalSize;
2753    break;
2754   default: assert(0 && "Invalid segment!");
2755   case 0: break;  // No segment override!
2756   }
2757
2758   // Emit the repeat opcode prefix as needed.
2759   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2760
2761   // Emit the operand size opcode prefix as needed.
2762   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2763
2764   // Emit the address size opcode prefix as needed.
2765   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2766
2767   bool Need0FPrefix = false;
2768   switch (Desc->TSFlags & X86II::Op0Mask) {
2769   case X86II::TB:  // Two-byte opcode prefix
2770   case X86II::T8:  // 0F 38
2771   case X86II::TA:  // 0F 3A
2772     Need0FPrefix = true;
2773     break;
2774   case X86II::REP: break; // already handled.
2775   case X86II::XS:   // F3 0F
2776     ++FinalSize;
2777     Need0FPrefix = true;
2778     break;
2779   case X86II::XD:   // F2 0F
2780     ++FinalSize;
2781     Need0FPrefix = true;
2782     break;
2783   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2784   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2785     ++FinalSize;
2786     break; // Two-byte opcode prefix
2787   default: assert(0 && "Invalid prefix!");
2788   case 0: break;  // No prefix!
2789   }
2790
2791   if (Is64BitMode) {
2792     // REX prefix
2793     unsigned REX = X86InstrInfo::determineREX(MI);
2794     if (REX)
2795       ++FinalSize;
2796   }
2797
2798   // 0x0F escape code must be emitted just before the opcode.
2799   if (Need0FPrefix)
2800     ++FinalSize;
2801
2802   switch (Desc->TSFlags & X86II::Op0Mask) {
2803   case X86II::T8:  // 0F 38
2804     ++FinalSize;
2805     break;
2806   case X86II::TA:    // 0F 3A
2807     ++FinalSize;
2808     break;
2809   }
2810
2811   // If this is a two-address instruction, skip one of the register operands.
2812   unsigned NumOps = Desc->getNumOperands();
2813   unsigned CurOp = 0;
2814   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2815     CurOp++;
2816
2817   switch (Desc->TSFlags & X86II::FormMask) {
2818   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2819   case X86II::Pseudo:
2820     // Remember the current PC offset, this is the PIC relocation
2821     // base address.
2822     switch (Opcode) {
2823     default:
2824       break;
2825     case TargetInstrInfo::INLINEASM: {
2826       const MachineFunction *MF = MI.getParent()->getParent();
2827       const char *AsmStr = MI.getOperand(0).getSymbolName();
2828       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2829       FinalSize += AI->getInlineAsmLength(AsmStr);
2830       break;
2831     }
2832     case TargetInstrInfo::DBG_LABEL:
2833     case TargetInstrInfo::EH_LABEL:
2834       break;
2835     case TargetInstrInfo::IMPLICIT_DEF:
2836     case TargetInstrInfo::DECLARE:
2837     case X86::DWARF_LOC:
2838     case X86::FP_REG_KILL:
2839       break;
2840     case X86::MOVPC32r: {
2841       // This emits the "call" portion of this pseudo instruction.
2842       ++FinalSize;
2843       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2844       break;
2845     }
2846     case X86::TLS_tp:
2847     case X86::TLS_gs_ri:
2848       FinalSize += 2;
2849       FinalSize += sizeGlobalAddress(false);
2850       break;
2851     }
2852     CurOp = NumOps;
2853     break;
2854   case X86II::RawFrm:
2855     ++FinalSize;
2856
2857     if (CurOp != NumOps) {
2858       const MachineOperand &MO = MI.getOperand(CurOp++);
2859       if (MO.isMBB()) {
2860         FinalSize += sizePCRelativeBlockAddress();
2861       } else if (MO.isGlobal()) {
2862         FinalSize += sizeGlobalAddress(false);
2863       } else if (MO.isSymbol()) {
2864         FinalSize += sizeExternalSymbolAddress(false);
2865       } else if (MO.isImm()) {
2866         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2867       } else {
2868         assert(0 && "Unknown RawFrm operand!");
2869       }
2870     }
2871     break;
2872
2873   case X86II::AddRegFrm:
2874     ++FinalSize;
2875     ++CurOp;
2876
2877     if (CurOp != NumOps) {
2878       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2879       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2880       if (MO1.isImm())
2881         FinalSize += sizeConstant(Size);
2882       else {
2883         bool dword = false;
2884         if (Opcode == X86::MOV64ri)
2885           dword = true;
2886         if (MO1.isGlobal()) {
2887           FinalSize += sizeGlobalAddress(dword);
2888         } else if (MO1.isSymbol())
2889           FinalSize += sizeExternalSymbolAddress(dword);
2890         else if (MO1.isCPI())
2891           FinalSize += sizeConstPoolAddress(dword);
2892         else if (MO1.isJTI())
2893           FinalSize += sizeJumpTableAddress(dword);
2894       }
2895     }
2896     break;
2897
2898   case X86II::MRMDestReg: {
2899     ++FinalSize;
2900     FinalSize += sizeRegModRMByte();
2901     CurOp += 2;
2902     if (CurOp != NumOps) {
2903       ++CurOp;
2904       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2905     }
2906     break;
2907   }
2908   case X86II::MRMDestMem: {
2909     ++FinalSize;
2910     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2911     CurOp += 5;
2912     if (CurOp != NumOps) {
2913       ++CurOp;
2914       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2915     }
2916     break;
2917   }
2918
2919   case X86II::MRMSrcReg:
2920     ++FinalSize;
2921     FinalSize += sizeRegModRMByte();
2922     CurOp += 2;
2923     if (CurOp != NumOps) {
2924       ++CurOp;
2925       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2926     }
2927     break;
2928
2929   case X86II::MRMSrcMem: {
2930
2931     ++FinalSize;
2932     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2933     CurOp += 5;
2934     if (CurOp != NumOps) {
2935       ++CurOp;
2936       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2937     }
2938     break;
2939   }
2940
2941   case X86II::MRM0r: case X86II::MRM1r:
2942   case X86II::MRM2r: case X86II::MRM3r:
2943   case X86II::MRM4r: case X86II::MRM5r:
2944   case X86II::MRM6r: case X86II::MRM7r:
2945     ++FinalSize;
2946     ++CurOp;
2947     FinalSize += sizeRegModRMByte();
2948
2949     if (CurOp != NumOps) {
2950       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2951       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2952       if (MO1.isImm())
2953         FinalSize += sizeConstant(Size);
2954       else {
2955         bool dword = false;
2956         if (Opcode == X86::MOV64ri32)
2957           dword = true;
2958         if (MO1.isGlobal()) {
2959           FinalSize += sizeGlobalAddress(dword);
2960         } else if (MO1.isSymbol())
2961           FinalSize += sizeExternalSymbolAddress(dword);
2962         else if (MO1.isCPI())
2963           FinalSize += sizeConstPoolAddress(dword);
2964         else if (MO1.isJTI())
2965           FinalSize += sizeJumpTableAddress(dword);
2966       }
2967     }
2968     break;
2969
2970   case X86II::MRM0m: case X86II::MRM1m:
2971   case X86II::MRM2m: case X86II::MRM3m:
2972   case X86II::MRM4m: case X86II::MRM5m:
2973   case X86II::MRM6m: case X86II::MRM7m: {
2974
2975     ++FinalSize;
2976     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2977     CurOp += 4;
2978
2979     if (CurOp != NumOps) {
2980       const MachineOperand &MO = MI.getOperand(CurOp++);
2981       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2982       if (MO.isImm())
2983         FinalSize += sizeConstant(Size);
2984       else {
2985         bool dword = false;
2986         if (Opcode == X86::MOV64mi32)
2987           dword = true;
2988         if (MO.isGlobal()) {
2989           FinalSize += sizeGlobalAddress(dword);
2990         } else if (MO.isSymbol())
2991           FinalSize += sizeExternalSymbolAddress(dword);
2992         else if (MO.isCPI())
2993           FinalSize += sizeConstPoolAddress(dword);
2994         else if (MO.isJTI())
2995           FinalSize += sizeJumpTableAddress(dword);
2996       }
2997     }
2998     break;
2999   }
3000
3001   case X86II::MRMInitReg:
3002     ++FinalSize;
3003     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3004     FinalSize += sizeRegModRMByte();
3005     ++CurOp;
3006     break;
3007   }
3008
3009   if (!Desc->isVariadic() && CurOp != NumOps) {
3010     cerr << "Cannot determine size: ";
3011     MI.dump();
3012     cerr << '\n';
3013     abort();
3014   }
3015
3016
3017   return FinalSize;
3018 }
3019
3020
3021 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3022   const TargetInstrDesc &Desc = MI->getDesc();
3023   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3024   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3025   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3026   if (Desc.getOpcode() == X86::MOVPC32r) {
3027     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3028   }
3029   return Size;
3030 }
3031
3032 /// getGlobalBaseReg - Return a virtual register initialized with the
3033 /// the global base register value. Output instructions required to
3034 /// initialize the register in the function entry block, if necessary.
3035 ///
3036 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3037   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3038          "X86-64 PIC uses RIP relative addressing");
3039
3040   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3041   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3042   if (GlobalBaseReg != 0)
3043     return GlobalBaseReg;
3044
3045   // Insert the set of GlobalBaseReg into the first MBB of the function
3046   MachineBasicBlock &FirstMBB = MF->front();
3047   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3048   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3049   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3050
3051   const TargetInstrInfo *TII = TM.getInstrInfo();
3052   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3053   // only used in JIT code emission as displacement to pc.
3054   BuildMI(FirstMBB, MBBI, TII->get(X86::MOVPC32r), PC).addImm(0);
3055
3056   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3057   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3058   if (TM.getRelocationModel() == Reloc::PIC_ &&
3059       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3060     GlobalBaseReg =
3061       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3062     BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg)
3063       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3064   } else {
3065     GlobalBaseReg = PC;
3066   }
3067
3068   X86FI->setGlobalBaseReg(GlobalBaseReg);
3069   return GlobalBaseReg;
3070 }