lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35
  36 #include <limits>
  37
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 NoFusing("disable-spill-fusing",
  42          cl::desc("Disable fusing of spill code into instructions"));
  43 static cl::opt<bool>
  44 PrintFailedFusing("print-failed-fuse-candidates",
  45                   cl::desc("Print instructions that the allocator wants to"
  46                            " fuse, but the X86 backend currently can't"),
  47                   cl::Hidden);
  48 static cl::opt<bool>
  49 ReMatPICStubLoad("remat-pic-stub-load",
  50                  cl::desc("Re-materialize load from stub in PIC mode"),
  51                  cl::init(false), cl::Hidden);
  52
  53 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  54   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  55     TM(tm), RI(tm, *this) {
  56   SmallVector<unsigned,16> AmbEntries;
  57   static const unsigned OpTbl2Addr[][2] = {
  58     { X86::ADC32ri,     X86::ADC32mi },
  59     { X86::ADC32ri8,    X86::ADC32mi8 },
  60     { X86::ADC32rr,     X86::ADC32mr },
  61     { X86::ADC64ri32,   X86::ADC64mi32 },
  62     { X86::ADC64ri8,    X86::ADC64mi8 },
  63     { X86::ADC64rr,     X86::ADC64mr },
  64     { X86::ADD16ri,     X86::ADD16mi },
  65     { X86::ADD16ri8,    X86::ADD16mi8 },
  66     { X86::ADD16rr,     X86::ADD16mr },
  67     { X86::ADD32ri,     X86::ADD32mi },
  68     { X86::ADD32ri8,    X86::ADD32mi8 },
  69     { X86::ADD32rr,     X86::ADD32mr },
  70     { X86::ADD64ri32,   X86::ADD64mi32 },
  71     { X86::ADD64ri8,    X86::ADD64mi8 },
  72     { X86::ADD64rr,     X86::ADD64mr },
  73     { X86::ADD8ri,      X86::ADD8mi },
  74     { X86::ADD8rr,      X86::ADD8mr },
  75     { X86::AND16ri,     X86::AND16mi },
  76     { X86::AND16ri8,    X86::AND16mi8 },
  77     { X86::AND16rr,     X86::AND16mr },
  78     { X86::AND32ri,     X86::AND32mi },
  79     { X86::AND32ri8,    X86::AND32mi8 },
  80     { X86::AND32rr,     X86::AND32mr },
  81     { X86::AND64ri32,   X86::AND64mi32 },
  82     { X86::AND64ri8,    X86::AND64mi8 },
  83     { X86::AND64rr,     X86::AND64mr },
  84     { X86::AND8ri,      X86::AND8mi },
  85     { X86::AND8rr,      X86::AND8mr },
  86     { X86::DEC16r,      X86::DEC16m },
  87     { X86::DEC32r,      X86::DEC32m },
  88     { X86::DEC64_16r,   X86::DEC64_16m },
  89     { X86::DEC64_32r,   X86::DEC64_32m },
  90     { X86::DEC64r,      X86::DEC64m },
  91     { X86::DEC8r,       X86::DEC8m },
  92     { X86::INC16r,      X86::INC16m },
  93     { X86::INC32r,      X86::INC32m },
  94     { X86::INC64_16r,   X86::INC64_16m },
  95     { X86::INC64_32r,   X86::INC64_32m },
  96     { X86::INC64r,      X86::INC64m },
  97     { X86::INC8r,       X86::INC8m },
  98     { X86::NEG16r,      X86::NEG16m },
  99     { X86::NEG32r,      X86::NEG32m },
 100     { X86::NEG64r,      X86::NEG64m },
 101     { X86::NEG8r,       X86::NEG8m },
 102     { X86::NOT16r,      X86::NOT16m },
 103     { X86::NOT32r,      X86::NOT32m },
 104     { X86::NOT64r,      X86::NOT64m },
 105     { X86::NOT8r,       X86::NOT8m },
 106     { X86::OR16ri,      X86::OR16mi },
 107     { X86::OR16ri8,     X86::OR16mi8 },
 108     { X86::OR16rr,      X86::OR16mr },
 109     { X86::OR32ri,      X86::OR32mi },
 110     { X86::OR32ri8,     X86::OR32mi8 },
 111     { X86::OR32rr,      X86::OR32mr },
 112     { X86::OR64ri32,    X86::OR64mi32 },
 113     { X86::OR64ri8,     X86::OR64mi8 },
 114     { X86::OR64rr,      X86::OR64mr },
 115     { X86::OR8ri,       X86::OR8mi },
 116     { X86::OR8rr,       X86::OR8mr },
 117     { X86::ROL16r1,     X86::ROL16m1 },
 118     { X86::ROL16rCL,    X86::ROL16mCL },
 119     { X86::ROL16ri,     X86::ROL16mi },
 120     { X86::ROL32r1,     X86::ROL32m1 },
 121     { X86::ROL32rCL,    X86::ROL32mCL },
 122     { X86::ROL32ri,     X86::ROL32mi },
 123     { X86::ROL64r1,     X86::ROL64m1 },
 124     { X86::ROL64rCL,    X86::ROL64mCL },
 125     { X86::ROL64ri,     X86::ROL64mi },
 126     { X86::ROL8r1,      X86::ROL8m1 },
 127     { X86::ROL8rCL,     X86::ROL8mCL },
 128     { X86::ROL8ri,      X86::ROL8mi },
 129     { X86::ROR16r1,     X86::ROR16m1 },
 130     { X86::ROR16rCL,    X86::ROR16mCL },
 131     { X86::ROR16ri,     X86::ROR16mi },
 132     { X86::ROR32r1,     X86::ROR32m1 },
 133     { X86::ROR32rCL,    X86::ROR32mCL },
 134     { X86::ROR32ri,     X86::ROR32mi },
 135     { X86::ROR64r1,     X86::ROR64m1 },
 136     { X86::ROR64rCL,    X86::ROR64mCL },
 137     { X86::ROR64ri,     X86::ROR64mi },
 138     { X86::ROR8r1,      X86::ROR8m1 },
 139     { X86::ROR8rCL,     X86::ROR8mCL },
 140     { X86::ROR8ri,      X86::ROR8mi },
 141     { X86::SAR16r1,     X86::SAR16m1 },
 142     { X86::SAR16rCL,    X86::SAR16mCL },
 143     { X86::SAR16ri,     X86::SAR16mi },
 144     { X86::SAR32r1,     X86::SAR32m1 },
 145     { X86::SAR32rCL,    X86::SAR32mCL },
 146     { X86::SAR32ri,     X86::SAR32mi },
 147     { X86::SAR64r1,     X86::SAR64m1 },
 148     { X86::SAR64rCL,    X86::SAR64mCL },
 149     { X86::SAR64ri,     X86::SAR64mi },
 150     { X86::SAR8r1,      X86::SAR8m1 },
 151     { X86::SAR8rCL,     X86::SAR8mCL },
 152     { X86::SAR8ri,      X86::SAR8mi },
 153     { X86::SBB32ri,     X86::SBB32mi },
 154     { X86::SBB32ri8,    X86::SBB32mi8 },
 155     { X86::SBB32rr,     X86::SBB32mr },
 156     { X86::SBB64ri32,   X86::SBB64mi32 },
 157     { X86::SBB64ri8,    X86::SBB64mi8 },
 158     { X86::SBB64rr,     X86::SBB64mr },
 159     { X86::SHL16rCL,    X86::SHL16mCL },
 160     { X86::SHL16ri,     X86::SHL16mi },
 161     { X86::SHL32rCL,    X86::SHL32mCL },
 162     { X86::SHL32ri,     X86::SHL32mi },
 163     { X86::SHL64rCL,    X86::SHL64mCL },
 164     { X86::SHL64ri,     X86::SHL64mi },
 165     { X86::SHL8rCL,     X86::SHL8mCL },
 166     { X86::SHL8ri,      X86::SHL8mi },
 167     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 168     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 169     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 170     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 171     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 172     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 173     { X86::SHR16r1,     X86::SHR16m1 },
 174     { X86::SHR16rCL,    X86::SHR16mCL },
 175     { X86::SHR16ri,     X86::SHR16mi },
 176     { X86::SHR32r1,     X86::SHR32m1 },
 177     { X86::SHR32rCL,    X86::SHR32mCL },
 178     { X86::SHR32ri,     X86::SHR32mi },
 179     { X86::SHR64r1,     X86::SHR64m1 },
 180     { X86::SHR64rCL,    X86::SHR64mCL },
 181     { X86::SHR64ri,     X86::SHR64mi },
 182     { X86::SHR8r1,      X86::SHR8m1 },
 183     { X86::SHR8rCL,     X86::SHR8mCL },
 184     { X86::SHR8ri,      X86::SHR8mi },
 185     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 186     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 187     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 188     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 189     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 190     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 191     { X86::SUB16ri,     X86::SUB16mi },
 192     { X86::SUB16ri8,    X86::SUB16mi8 },
 193     { X86::SUB16rr,     X86::SUB16mr },
 194     { X86::SUB32ri,     X86::SUB32mi },
 195     { X86::SUB32ri8,    X86::SUB32mi8 },
 196     { X86::SUB32rr,     X86::SUB32mr },
 197     { X86::SUB64ri32,   X86::SUB64mi32 },
 198     { X86::SUB64ri8,    X86::SUB64mi8 },
 199     { X86::SUB64rr,     X86::SUB64mr },
 200     { X86::SUB8ri,      X86::SUB8mi },
 201     { X86::SUB8rr,      X86::SUB8mr },
 202     { X86::XOR16ri,     X86::XOR16mi },
 203     { X86::XOR16ri8,    X86::XOR16mi8 },
 204     { X86::XOR16rr,     X86::XOR16mr },
 205     { X86::XOR32ri,     X86::XOR32mi },
 206     { X86::XOR32ri8,    X86::XOR32mi8 },
 207     { X86::XOR32rr,     X86::XOR32mr },
 208     { X86::XOR64ri32,   X86::XOR64mi32 },
 209     { X86::XOR64ri8,    X86::XOR64mi8 },
 210     { X86::XOR64rr,     X86::XOR64mr },
 211     { X86::XOR8ri,      X86::XOR8mi },
 212     { X86::XOR8rr,      X86::XOR8mr }
 213   };
 214
 215   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 216     unsigned RegOp = OpTbl2Addr[i][0];
 217     unsigned MemOp = OpTbl2Addr[i][1];
 218     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 219                                                std::make_pair(MemOp,0))).second)
 220       assert(false && "Duplicated entries?");
 221     // Index 0, folded load and store, no alignment requirement.
 222     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 223     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 224                                                 std::make_pair(RegOp,
 225                                                               AuxInfo))).second)
 226       AmbEntries.push_back(MemOp);
 227   }
 228
 229   // If the third value is 1, then it's folding either a load or a store.
 230   static const unsigned OpTbl0[][4] = {
 231     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 232     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 233     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 234     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 235     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 236     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 237     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 238     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 239     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 240     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 241     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 242     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 243     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 244     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 245     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 246     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 247     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 248     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 249     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 250     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 251     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 252     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 253     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 254     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 255     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 256     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 257     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 258     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 259     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 260     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 261     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 262     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 263     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 264     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 265     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 266     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 267     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 268     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 269     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 270     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 271     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 272     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 273     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 274     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 275     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 276     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 277     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 278     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0, 0 },
 279     { X86::MOVSDrr,     X86::MOVSDmr, 0, 0 },
 280     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 281     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 282     { X86::MOVSSrr,     X86::MOVSSmr, 0, 0 },
 283     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 284     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 285     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 286     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 287     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 288     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 289     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 290     { X86::SETAr,       X86::SETAm, 0, 0 },
 291     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 292     { X86::SETBr,       X86::SETBm, 0, 0 },
 293     { X86::SETEr,       X86::SETEm, 0, 0 },
 294     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 295     { X86::SETGr,       X86::SETGm, 0, 0 },
 296     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 297     { X86::SETLr,       X86::SETLm, 0, 0 },
 298     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 299     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 300     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 301     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 302     { X86::SETOr,       X86::SETOm, 0, 0 },
 303     { X86::SETPr,       X86::SETPm, 0, 0 },
 304     { X86::SETSr,       X86::SETSm, 0, 0 },
 305     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 306     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 307     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 308     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 309     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 310   };
 311
 312   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 313     unsigned RegOp = OpTbl0[i][0];
 314     unsigned MemOp = OpTbl0[i][1];
 315     unsigned Align = OpTbl0[i][3];
 316     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 317                                            std::make_pair(MemOp,Align))).second)
 318       assert(false && "Duplicated entries?");
 319     unsigned FoldedLoad = OpTbl0[i][2];
 320     // Index 0, folded load or store.
 321     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 322     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 323       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 324                                      std::make_pair(RegOp, AuxInfo))).second)
 325         AmbEntries.push_back(MemOp);
 326   }
 327
 328   static const unsigned OpTbl1[][3] = {
 329     { X86::CMP16rr,         X86::CMP16rm, 0 },
 330     { X86::CMP32rr,         X86::CMP32rm, 0 },
 331     { X86::CMP64rr,         X86::CMP64rm, 0 },
 332     { X86::CMP8rr,          X86::CMP8rm, 0 },
 333     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 334     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 335     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 336     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 337     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 338     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 339     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 340     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 341     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 342     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 343     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 344     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 345     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 346     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 347     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 348     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 349     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 350     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 351     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 352     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 353     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 354     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 355     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 356     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 357     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 358     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 359     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 360     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 361     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 362     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 363     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 364     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 365     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 366     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 367     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 368     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 369     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 370     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 371     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 372     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 373     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 374     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 375     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 376     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 377     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 378     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 379     { X86::MOV16rr,         X86::MOV16rm, 0 },
 380     { X86::MOV32rr,         X86::MOV32rm, 0 },
 381     { X86::MOV64rr,         X86::MOV64rm, 0 },
 382     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 383     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 384     { X86::MOV8rr,          X86::MOV8rm, 0 },
 385     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 386     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 387     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 388     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 389     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 390     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 391     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm, 0 },
 392     { X86::MOVSDrr,         X86::MOVSDrm, 0 },
 393     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 394     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 395     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm, 0 },
 396     { X86::MOVSSrr,         X86::MOVSSrm, 0 },
 397     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 398     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 399     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 400     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 401     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 402     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 403     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 404     { X86::MOVUPSrr,        X86::MOVUPSrm, 16 },
 405     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 406     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 407     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 408     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 409     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 410     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 411     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 412     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 413     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 414     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 415     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 416     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 417     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 418     { X86::RCPPSr,          X86::RCPPSm, 16 },
 419     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 420     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 421     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 422     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 423     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 424     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 425     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 426     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 427     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 428     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 429     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 430     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 431     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 432     { X86::TEST16rr,        X86::TEST16rm, 0 },
 433     { X86::TEST32rr,        X86::TEST32rm, 0 },
 434     { X86::TEST64rr,        X86::TEST64rm, 0 },
 435     { X86::TEST8rr,         X86::TEST8rm, 0 },
 436     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 437     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 438     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 439   };
 440
 441   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 442     unsigned RegOp = OpTbl1[i][0];
 443     unsigned MemOp = OpTbl1[i][1];
 444     unsigned Align = OpTbl1[i][2];
 445     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 446                                            std::make_pair(MemOp,Align))).second)
 447       assert(false && "Duplicated entries?");
 448     // Index 1, folded load
 449     unsigned AuxInfo = 1 | (1 << 4);
 450     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 451       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 452                                      std::make_pair(RegOp, AuxInfo))).second)
 453         AmbEntries.push_back(MemOp);
 454   }
 455
 456   static const unsigned OpTbl2[][3] = {
 457     { X86::ADC32rr,         X86::ADC32rm, 0 },
 458     { X86::ADC64rr,         X86::ADC64rm, 0 },
 459     { X86::ADD16rr,         X86::ADD16rm, 0 },
 460     { X86::ADD32rr,         X86::ADD32rm, 0 },
 461     { X86::ADD64rr,         X86::ADD64rm, 0 },
 462     { X86::ADD8rr,          X86::ADD8rm, 0 },
 463     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 464     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 465     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 466     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 467     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 468     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 469     { X86::AND16rr,         X86::AND16rm, 0 },
 470     { X86::AND32rr,         X86::AND32rm, 0 },
 471     { X86::AND64rr,         X86::AND64rm, 0 },
 472     { X86::AND8rr,          X86::AND8rm, 0 },
 473     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 474     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 475     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 476     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 477     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 478     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 479     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 480     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 481     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 482     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 483     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 484     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 485     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 486     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 487     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 488     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 489     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 490     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 491     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 492     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 493     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 494     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 495     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 496     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 497     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 498     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 499     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 500     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 501     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 502     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 503     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 504     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 505     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 506     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 507     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 508     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 509     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 510     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 511     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 512     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 513     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 514     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 515     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 516     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 517     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 518     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 519     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 520     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 521     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 522     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 523     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 524     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 525     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 526     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 527     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 528     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 529     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 530     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 531     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 532     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 533     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 534     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 535     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 536     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 537     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 538     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 539     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 540     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 541     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 542     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 543     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 544     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 545     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 546     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 547     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 548     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 549     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 550     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 551     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 552     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 553     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 554     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 555     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 556     { X86::MINPDrr,         X86::MINPDrm, 16 },
 557     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 558     { X86::MINPSrr,         X86::MINPSrm, 16 },
 559     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 560     { X86::MINSDrr,         X86::MINSDrm, 0 },
 561     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 562     { X86::MINSSrr,         X86::MINSSrm, 0 },
 563     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 564     { X86::MULPDrr,         X86::MULPDrm, 16 },
 565     { X86::MULPSrr,         X86::MULPSrm, 16 },
 566     { X86::MULSDrr,         X86::MULSDrm, 0 },
 567     { X86::MULSSrr,         X86::MULSSrm, 0 },
 568     { X86::OR16rr,          X86::OR16rm, 0 },
 569     { X86::OR32rr,          X86::OR32rm, 0 },
 570     { X86::OR64rr,          X86::OR64rm, 0 },
 571     { X86::OR8rr,           X86::OR8rm, 0 },
 572     { X86::ORPDrr,          X86::ORPDrm, 16 },
 573     { X86::ORPSrr,          X86::ORPSrm, 16 },
 574     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 575     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 576     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 577     { X86::PADDBrr,         X86::PADDBrm, 16 },
 578     { X86::PADDDrr,         X86::PADDDrm, 16 },
 579     { X86::PADDQrr,         X86::PADDQrm, 16 },
 580     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 581     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 582     { X86::PADDWrr,         X86::PADDWrm, 16 },
 583     { X86::PANDNrr,         X86::PANDNrm, 16 },
 584     { X86::PANDrr,          X86::PANDrm, 16 },
 585     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 586     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 587     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 588     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 589     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 590     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 591     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 592     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 593     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 594     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 595     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 596     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 597     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 598     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 599     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 600     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 601     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 602     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 603     { X86::PMULLDrr_int,    X86::PMULLDrm_int, 16 },
 604     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 605     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 606     { X86::PORrr,           X86::PORrm, 16 },
 607     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 608     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 609     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 610     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 611     { X86::PSRADrr,         X86::PSRADrm, 16 },
 612     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 613     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 614     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 615     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 616     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 617     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 618     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 619     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 620     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 621     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 622     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 623     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 624     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 625     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 626     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 627     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 628     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 629     { X86::PXORrr,          X86::PXORrm, 16 },
 630     { X86::SBB32rr,         X86::SBB32rm, 0 },
 631     { X86::SBB64rr,         X86::SBB64rm, 0 },
 632     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 633     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 634     { X86::SUB16rr,         X86::SUB16rm, 0 },
 635     { X86::SUB32rr,         X86::SUB32rm, 0 },
 636     { X86::SUB64rr,         X86::SUB64rm, 0 },
 637     { X86::SUB8rr,          X86::SUB8rm, 0 },
 638     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 639     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 640     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 641     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 642     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 643     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 644     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 645     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 646     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 647     { X86::XOR16rr,         X86::XOR16rm, 0 },
 648     { X86::XOR32rr,         X86::XOR32rm, 0 },
 649     { X86::XOR64rr,         X86::XOR64rm, 0 },
 650     { X86::XOR8rr,          X86::XOR8rm, 0 },
 651     { X86::XORPDrr,         X86::XORPDrm, 16 },
 652     { X86::XORPSrr,         X86::XORPSrm, 16 }
 653   };
 654
 655   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 656     unsigned RegOp = OpTbl2[i][0];
 657     unsigned MemOp = OpTbl2[i][1];
 658     unsigned Align = OpTbl2[i][2];
 659     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 660                                            std::make_pair(MemOp,Align))).second)
 661       assert(false && "Duplicated entries?");
 662     // Index 2, folded load
 663     unsigned AuxInfo = 2 | (1 << 4);
 664     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 665                                    std::make_pair(RegOp, AuxInfo))).second)
 666       AmbEntries.push_back(MemOp);
 667   }
 668
 669   // Remove ambiguous entries.
 670   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 671 }
 672
 673 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 674                                unsigned &SrcReg, unsigned &DstReg,
 675                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 676   switch (MI.getOpcode()) {
 677   default:
 678     return false;
 679   case X86::MOV8rr:
 680   case X86::MOV8rr_NOREX:
 681   case X86::MOV16rr:
 682   case X86::MOV32rr:
 683   case X86::MOV64rr:
 684   case X86::MOVSSrr:
 685   case X86::MOVSDrr:
 686
 687   // FP Stack register class copies
 688   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 689   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 690   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 691
 692   case X86::FsMOVAPSrr:
 693   case X86::FsMOVAPDrr:
 694   case X86::MOVAPSrr:
 695   case X86::MOVAPDrr:
 696   case X86::MOVDQArr:
 697   case X86::MOVSS2PSrr:
 698   case X86::MOVSD2PDrr:
 699   case X86::MOVPS2SSrr:
 700   case X86::MOVPD2SDrr:
 701   case X86::MMX_MOVQ64rr:
 702     assert(MI.getNumOperands() >= 2 &&
 703            MI.getOperand(0).isReg() &&
 704            MI.getOperand(1).isReg() &&
 705            "invalid register-register move instruction");
 706     SrcReg = MI.getOperand(1).getReg();
 707     DstReg = MI.getOperand(0).getReg();
 708     SrcSubIdx = MI.getOperand(1).getSubReg();
 709     DstSubIdx = MI.getOperand(0).getSubReg();
 710     return true;
 711   }
 712 }
 713
 714 /// isFrameOperand - Return true and the FrameIndex if the specified
 715 /// operand and follow operands form a reference to the stack frame.
 716 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 717                                   int &FrameIndex) const {
 718   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 719       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 720       MI->getOperand(Op+1).getImm() == 1 &&
 721       MI->getOperand(Op+2).getReg() == 0 &&
 722       MI->getOperand(Op+3).getImm() == 0) {
 723     FrameIndex = MI->getOperand(Op).getIndex();
 724     return true;
 725   }
 726   return false;
 727 }
 728
 729 static bool isFrameLoadOpcode(int Opcode) {
 730   switch (Opcode) {
 731   default: break;
 732   case X86::MOV8rm:
 733   case X86::MOV16rm:
 734   case X86::MOV32rm:
 735   case X86::MOV64rm:
 736   case X86::LD_Fp64m:
 737   case X86::MOVSSrm:
 738   case X86::MOVSDrm:
 739   case X86::MOVAPSrm:
 740   case X86::MOVAPDrm:
 741   case X86::MOVDQArm:
 742   case X86::MMX_MOVD64rm:
 743   case X86::MMX_MOVQ64rm:
 744     return true;
 745     break;
 746   }
 747   return false;
 748 }
 749
 750 static bool isFrameStoreOpcode(int Opcode) {
 751   switch (Opcode) {
 752   default: break;
 753   case X86::MOV8mr:
 754   case X86::MOV16mr:
 755   case X86::MOV32mr:
 756   case X86::MOV64mr:
 757   case X86::ST_FpP64m:
 758   case X86::MOVSSmr:
 759   case X86::MOVSDmr:
 760   case X86::MOVAPSmr:
 761   case X86::MOVAPDmr:
 762   case X86::MOVDQAmr:
 763   case X86::MMX_MOVD64mr:
 764   case X86::MMX_MOVQ64mr:
 765   case X86::MMX_MOVNTQmr:
 766     return true;
 767   }
 768   return false;
 769 }
 770
 771 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 772                                            int &FrameIndex) const {
 773   if (isFrameLoadOpcode(MI->getOpcode()))
 774     if (isFrameOperand(MI, 1, FrameIndex))
 775       return MI->getOperand(0).getReg();
 776   return 0;
 777 }
 778
 779 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 780                                                  int &FrameIndex) const {
 781   if (isFrameLoadOpcode(MI->getOpcode())) {
 782     unsigned Reg;
 783     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 784       return Reg;
 785     // Check for post-frame index elimination operations
 786     return hasLoadFromStackSlot(MI, FrameIndex);
 787   }
 788   return 0;
 789 }
 790
 791 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 792                                         int &FrameIndex) const {
 793   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 794          oe = MI->memoperands_end();
 795        o != oe;
 796        ++o) {
 797     if ((*o)->isLoad() && (*o)->getValue())
 798       if (const FixedStackPseudoSourceValue *Value =
 799           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 800         FrameIndex = Value->getFrameIndex();
 801         return true;
 802       }
 803   }
 804   return false;
 805 }
 806
 807 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 808                                           int &FrameIndex) const {
 809   if (isFrameStoreOpcode(MI->getOpcode()))
 810     if (isFrameOperand(MI, 0, FrameIndex))
 811       return MI->getOperand(X86AddrNumOperands).getReg();
 812   return 0;
 813 }
 814
 815 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 816                                                 int &FrameIndex) const {
 817   if (isFrameStoreOpcode(MI->getOpcode())) {
 818     unsigned Reg;
 819     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 820       return Reg;
 821     // Check for post-frame index elimination operations
 822     return hasStoreToStackSlot(MI, FrameIndex);
 823   }
 824   return 0;
 825 }
 826
 827 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 828                                        int &FrameIndex) const {
 829   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 830          oe = MI->memoperands_end();
 831        o != oe;
 832        ++o) {
 833     if ((*o)->isStore() && (*o)->getValue())
 834       if (const FixedStackPseudoSourceValue *Value =
 835           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 836         FrameIndex = Value->getFrameIndex();
 837         return true;
 838       }
 839   }
 840   return false;
 841 }
 842
 843 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 844 /// X86::MOVPC32r.
 845 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 846   bool isPICBase = false;
 847   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 848          E = MRI.def_end(); I != E; ++I) {
 849     MachineInstr *DefMI = I.getOperand().getParent();
 850     if (DefMI->getOpcode() != X86::MOVPC32r)
 851       return false;
 852     assert(!isPICBase && "More than one PIC base?");
 853     isPICBase = true;
 854   }
 855   return isPICBase;
 856 }
 857
 858 bool
 859 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 860                                                 AliasAnalysis *AA) const {
 861   switch (MI->getOpcode()) {
 862   default: break;
 863     case X86::MOV8rm:
 864     case X86::MOV16rm:
 865     case X86::MOV32rm:
 866     case X86::MOV64rm:
 867     case X86::LD_Fp64m:
 868     case X86::MOVSSrm:
 869     case X86::MOVSDrm:
 870     case X86::MOVAPSrm:
 871     case X86::MOVUPSrm:
 872     case X86::MOVAPDrm:
 873     case X86::MOVDQArm:
 874     case X86::MMX_MOVD64rm:
 875     case X86::MMX_MOVQ64rm: {
 876       // Loads from constant pools are trivially rematerializable.
 877       if (MI->getOperand(1).isReg() &&
 878           MI->getOperand(2).isImm() &&
 879           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 880           MI->isInvariantLoad(AA)) {
 881         unsigned BaseReg = MI->getOperand(1).getReg();
 882         if (BaseReg == 0 || BaseReg == X86::RIP)
 883           return true;
 884         // Allow re-materialization of PIC load.
 885         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 886           return false;
 887         const MachineFunction &MF = *MI->getParent()->getParent();
 888         const MachineRegisterInfo &MRI = MF.getRegInfo();
 889         bool isPICBase = false;
 890         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 891                E = MRI.def_end(); I != E; ++I) {
 892           MachineInstr *DefMI = I.getOperand().getParent();
 893           if (DefMI->getOpcode() != X86::MOVPC32r)
 894             return false;
 895           assert(!isPICBase && "More than one PIC base?");
 896           isPICBase = true;
 897         }
 898         return isPICBase;
 899       }
 900       return false;
 901     }
 902
 903      case X86::LEA32r:
 904      case X86::LEA64r: {
 905        if (MI->getOperand(2).isImm() &&
 906            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 907            !MI->getOperand(4).isReg()) {
 908          // lea fi#, lea GV, etc. are all rematerializable.
 909          if (!MI->getOperand(1).isReg())
 910            return true;
 911          unsigned BaseReg = MI->getOperand(1).getReg();
 912          if (BaseReg == 0)
 913            return true;
 914          // Allow re-materialization of lea PICBase + x.
 915          const MachineFunction &MF = *MI->getParent()->getParent();
 916          const MachineRegisterInfo &MRI = MF.getRegInfo();
 917          return regIsPICBase(BaseReg, MRI);
 918        }
 919        return false;
 920      }
 921   }
 922
 923   // All other instructions marked M_REMATERIALIZABLE are always trivially
 924   // rematerializable.
 925   return true;
 926 }
 927
 928 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 929 /// would clobber the EFLAGS condition register. Note the result may be
 930 /// conservative. If it cannot definitely determine the safety after visiting
 931 /// a few instructions in each direction it assumes it's not safe.
 932 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 933                                   MachineBasicBlock::iterator I) {
 934   // It's always safe to clobber EFLAGS at the end of a block.
 935   if (I == MBB.end())
 936     return true;
 937
 938   // For compile time consideration, if we are not able to determine the
 939   // safety after visiting 4 instructions in each direction, we will assume
 940   // it's not safe.
 941   MachineBasicBlock::iterator Iter = I;
 942   for (unsigned i = 0; i < 4; ++i) {
 943     bool SeenDef = false;
 944     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 945       MachineOperand &MO = Iter->getOperand(j);
 946       if (!MO.isReg())
 947         continue;
 948       if (MO.getReg() == X86::EFLAGS) {
 949         if (MO.isUse())
 950           return false;
 951         SeenDef = true;
 952       }
 953     }
 954
 955     if (SeenDef)
 956       // This instruction defines EFLAGS, no need to look any further.
 957       return true;
 958     ++Iter;
 959
 960     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 961     if (Iter == MBB.end())
 962       return true;
 963   }
 964
 965   Iter = I;
 966   for (unsigned i = 0; i < 4; ++i) {
 967     // If we make it to the beginning of the block, it's safe to clobber
 968     // EFLAGS iff EFLAGS is not live-in.
 969     if (Iter == MBB.begin())
 970       return !MBB.isLiveIn(X86::EFLAGS);
 971
 972     --Iter;
 973     bool SawKill = false;
 974     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 975       MachineOperand &MO = Iter->getOperand(j);
 976       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
 977         if (MO.isDef()) return MO.isDead();
 978         if (MO.isKill()) SawKill = true;
 979       }
 980     }
 981
 982     if (SawKill)
 983       // This instruction kills EFLAGS and doesn't redefine it, so
 984       // there's no need to look further.
 985       return true;
 986   }
 987
 988   // Conservative answer.
 989   return false;
 990 }
 991
 992 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 993                                  MachineBasicBlock::iterator I,
 994                                  unsigned DestReg, unsigned SubIdx,
 995                                  const MachineInstr *Orig,
 996                                  const TargetRegisterInfo *TRI) const {
 997   DebugLoc DL = DebugLoc::getUnknownLoc();
 998   if (I != MBB.end()) DL = I->getDebugLoc();
 999
1000   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1001     DestReg = TRI->getSubReg(DestReg, SubIdx);
1002     SubIdx = 0;
1003   }
1004
1005   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1006   // Re-materialize them as movri instructions to avoid side effects.
1007   bool Clone = true;
1008   unsigned Opc = Orig->getOpcode();
1009   switch (Opc) {
1010   default: break;
1011   case X86::MOV8r0:
1012   case X86::MOV16r0:
1013   case X86::MOV32r0: {
1014     if (!isSafeToClobberEFLAGS(MBB, I)) {
1015       switch (Opc) {
1016       default: break;
1017       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1018       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1019       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1020       }
1021       Clone = false;
1022     }
1023     break;
1024   }
1025   }
1026
1027   if (Clone) {
1028     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1029     MI->getOperand(0).setReg(DestReg);
1030     MBB.insert(I, MI);
1031   } else {
1032     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
1033   }
1034
1035   MachineInstr *NewMI = prior(I);
1036   NewMI->getOperand(0).setSubReg(SubIdx);
1037 }
1038
1039 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1040 /// is not marked dead.
1041 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1042   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1043     MachineOperand &MO = MI->getOperand(i);
1044     if (MO.isReg() && MO.isDef() &&
1045         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1046       return true;
1047     }
1048   }
1049   return false;
1050 }
1051
1052 /// convertToThreeAddress - This method must be implemented by targets that
1053 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1054 /// may be able to convert a two-address instruction into a true
1055 /// three-address instruction on demand.  This allows the X86 target (for
1056 /// example) to convert ADD and SHL instructions into LEA instructions if they
1057 /// would require register copies due to two-addressness.
1058 ///
1059 /// This method returns a null pointer if the transformation cannot be
1060 /// performed, otherwise it returns the new instruction.
1061 ///
1062 MachineInstr *
1063 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1064                                     MachineBasicBlock::iterator &MBBI,
1065                                     LiveVariables *LV) const {
1066   MachineInstr *MI = MBBI;
1067   MachineFunction &MF = *MI->getParent()->getParent();
1068   // All instructions input are two-addr instructions.  Get the known operands.
1069   unsigned Dest = MI->getOperand(0).getReg();
1070   unsigned Src = MI->getOperand(1).getReg();
1071   bool isDead = MI->getOperand(0).isDead();
1072   bool isKill = MI->getOperand(1).isKill();
1073
1074   MachineInstr *NewMI = NULL;
1075   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1076   // we have better subtarget support, enable the 16-bit LEA generation here.
1077   bool DisableLEA16 = true;
1078
1079   unsigned MIOpc = MI->getOpcode();
1080   switch (MIOpc) {
1081   case X86::SHUFPSrri: {
1082     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1083     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1084
1085     unsigned B = MI->getOperand(1).getReg();
1086     unsigned C = MI->getOperand(2).getReg();
1087     if (B != C) return 0;
1088     unsigned A = MI->getOperand(0).getReg();
1089     unsigned M = MI->getOperand(3).getImm();
1090     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1091       .addReg(A, RegState::Define | getDeadRegState(isDead))
1092       .addReg(B, getKillRegState(isKill)).addImm(M);
1093     break;
1094   }
1095   case X86::SHL64ri: {
1096     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1097     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1098     // the flags produced by a shift yet, so this is safe.
1099     unsigned ShAmt = MI->getOperand(2).getImm();
1100     if (ShAmt == 0 || ShAmt >= 4) return 0;
1101
1102     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1103       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1104       .addReg(0).addImm(1 << ShAmt)
1105       .addReg(Src, getKillRegState(isKill))
1106       .addImm(0);
1107     break;
1108   }
1109   case X86::SHL32ri: {
1110     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1111     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1112     // the flags produced by a shift yet, so this is safe.
1113     unsigned ShAmt = MI->getOperand(2).getImm();
1114     if (ShAmt == 0 || ShAmt >= 4) return 0;
1115
1116     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1117       X86::LEA64_32r : X86::LEA32r;
1118     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1119       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1120       .addReg(0).addImm(1 << ShAmt)
1121       .addReg(Src, getKillRegState(isKill)).addImm(0);
1122     break;
1123   }
1124   case X86::SHL16ri: {
1125     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1126     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1127     // the flags produced by a shift yet, so this is safe.
1128     unsigned ShAmt = MI->getOperand(2).getImm();
1129     if (ShAmt == 0 || ShAmt >= 4) return 0;
1130
1131     if (DisableLEA16) {
1132       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1133       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1134       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1135         ? X86::LEA64_32r : X86::LEA32r;
1136       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1137       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1138
1139       // Build and insert into an implicit UNDEF value. This is OK because
1140       // well be shifting and then extracting the lower 16-bits.
1141       BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1142       MachineInstr *InsMI =
1143         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1144         .addReg(leaInReg)
1145         .addReg(Src, getKillRegState(isKill))
1146         .addImm(X86::SUBREG_16BIT);
1147
1148       NewMI = BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(Opc), leaOutReg)
1149         .addReg(0).addImm(1 << ShAmt)
1150         .addReg(leaInReg, RegState::Kill)
1151         .addImm(0);
1152
1153       MachineInstr *ExtMI =
1154         BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1155         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1156         .addReg(leaOutReg, RegState::Kill)
1157         .addImm(X86::SUBREG_16BIT);
1158
1159       if (LV) {
1160         // Update live variables
1161         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1162         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1163         if (isKill)
1164           LV->replaceKillInstruction(Src, MI, InsMI);
1165         if (isDead)
1166           LV->replaceKillInstruction(Dest, MI, ExtMI);
1167       }
1168       return ExtMI;
1169     } else {
1170       NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1171         .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1172         .addReg(0).addImm(1 << ShAmt)
1173         .addReg(Src, getKillRegState(isKill))
1174         .addImm(0);
1175     }
1176     break;
1177   }
1178   default: {
1179     // The following opcodes also sets the condition code register(s). Only
1180     // convert them to equivalent lea if the condition code register def's
1181     // are dead!
1182     if (hasLiveCondCodeDef(MI))
1183       return 0;
1184
1185     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1186     switch (MIOpc) {
1187     default: return 0;
1188     case X86::INC64r:
1189     case X86::INC32r:
1190     case X86::INC64_32r: {
1191       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1192       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1193         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1194       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1195                               .addReg(Dest, RegState::Define |
1196                                       getDeadRegState(isDead)),
1197                               Src, isKill, 1);
1198       break;
1199     }
1200     case X86::INC16r:
1201     case X86::INC64_16r:
1202       if (DisableLEA16) return 0;
1203       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1204       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1205                            .addReg(Dest, RegState::Define |
1206                                    getDeadRegState(isDead)),
1207                            Src, isKill, 1);
1208       break;
1209     case X86::DEC64r:
1210     case X86::DEC32r:
1211     case X86::DEC64_32r: {
1212       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1213       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1214         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1215       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1216                               .addReg(Dest, RegState::Define |
1217                                       getDeadRegState(isDead)),
1218                               Src, isKill, -1);
1219       break;
1220     }
1221     case X86::DEC16r:
1222     case X86::DEC64_16r:
1223       if (DisableLEA16) return 0;
1224       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1225       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1226                            .addReg(Dest, RegState::Define |
1227                                    getDeadRegState(isDead)),
1228                            Src, isKill, -1);
1229       break;
1230     case X86::ADD64rr:
1231     case X86::ADD32rr: {
1232       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1233       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1234         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1235       unsigned Src2 = MI->getOperand(2).getReg();
1236       bool isKill2 = MI->getOperand(2).isKill();
1237       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1238                         .addReg(Dest, RegState::Define |
1239                                 getDeadRegState(isDead)),
1240                         Src, isKill, Src2, isKill2);
1241       if (LV && isKill2)
1242         LV->replaceKillInstruction(Src2, MI, NewMI);
1243       break;
1244     }
1245     case X86::ADD16rr: {
1246       if (DisableLEA16) return 0;
1247       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1248       unsigned Src2 = MI->getOperand(2).getReg();
1249       bool isKill2 = MI->getOperand(2).isKill();
1250       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1251                         .addReg(Dest, RegState::Define |
1252                                 getDeadRegState(isDead)),
1253                         Src, isKill, Src2, isKill2);
1254       if (LV && isKill2)
1255         LV->replaceKillInstruction(Src2, MI, NewMI);
1256       break;
1257     }
1258     case X86::ADD64ri32:
1259     case X86::ADD64ri8:
1260       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1261       if (MI->getOperand(2).isImm())
1262         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1263                                 .addReg(Dest, RegState::Define |
1264                                         getDeadRegState(isDead)),
1265                                 Src, isKill, MI->getOperand(2).getImm());
1266       break;
1267     case X86::ADD32ri:
1268     case X86::ADD32ri8:
1269       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1270       if (MI->getOperand(2).isImm()) {
1271         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1272         NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1273                                 .addReg(Dest, RegState::Define |
1274                                         getDeadRegState(isDead)),
1275                                 Src, isKill, MI->getOperand(2).getImm());
1276       }
1277       break;
1278     case X86::ADD16ri:
1279     case X86::ADD16ri8:
1280       if (DisableLEA16) return 0;
1281       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1282       if (MI->getOperand(2).isImm())
1283         NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1284                              .addReg(Dest, RegState::Define |
1285                                      getDeadRegState(isDead)),
1286                              Src, isKill, MI->getOperand(2).getImm());
1287       break;
1288     case X86::SHL16ri:
1289       if (DisableLEA16) return 0;
1290     case X86::SHL32ri:
1291     case X86::SHL64ri: {
1292       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1293              "Unknown shl instruction!");
1294       unsigned ShAmt = MI->getOperand(2).getImm();
1295       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1296         X86AddressMode AM;
1297         AM.Scale = 1 << ShAmt;
1298         AM.IndexReg = Src;
1299         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1300           : (MIOpc == X86::SHL32ri
1301              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1302         NewMI = addFullAddress(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1303                                .addReg(Dest, RegState::Define |
1304                                        getDeadRegState(isDead)), AM);
1305         if (isKill)
1306           NewMI->getOperand(3).setIsKill(true);
1307       }
1308       break;
1309     }
1310     }
1311   }
1312   }
1313
1314   if (!NewMI) return 0;
1315
1316   if (LV) {  // Update live variables
1317     if (isKill)
1318       LV->replaceKillInstruction(Src, MI, NewMI);
1319     if (isDead)
1320       LV->replaceKillInstruction(Dest, MI, NewMI);
1321   }
1322
1323   MFI->insert(MBBI, NewMI);          // Insert the new inst
1324   return NewMI;
1325 }
1326
1327 /// commuteInstruction - We have a few instructions that must be hacked on to
1328 /// commute them.
1329 ///
1330 MachineInstr *
1331 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1332   switch (MI->getOpcode()) {
1333   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1334   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1335   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1336   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1337   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1338   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1339     unsigned Opc;
1340     unsigned Size;
1341     switch (MI->getOpcode()) {
1342     default: llvm_unreachable("Unreachable!");
1343     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1344     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1345     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1346     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1347     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1348     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1349     }
1350     unsigned Amt = MI->getOperand(3).getImm();
1351     if (NewMI) {
1352       MachineFunction &MF = *MI->getParent()->getParent();
1353       MI = MF.CloneMachineInstr(MI);
1354       NewMI = false;
1355     }
1356     MI->setDesc(get(Opc));
1357     MI->getOperand(3).setImm(Size-Amt);
1358     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1359   }
1360   case X86::CMOVB16rr:
1361   case X86::CMOVB32rr:
1362   case X86::CMOVB64rr:
1363   case X86::CMOVAE16rr:
1364   case X86::CMOVAE32rr:
1365   case X86::CMOVAE64rr:
1366   case X86::CMOVE16rr:
1367   case X86::CMOVE32rr:
1368   case X86::CMOVE64rr:
1369   case X86::CMOVNE16rr:
1370   case X86::CMOVNE32rr:
1371   case X86::CMOVNE64rr:
1372   case X86::CMOVBE16rr:
1373   case X86::CMOVBE32rr:
1374   case X86::CMOVBE64rr:
1375   case X86::CMOVA16rr:
1376   case X86::CMOVA32rr:
1377   case X86::CMOVA64rr:
1378   case X86::CMOVL16rr:
1379   case X86::CMOVL32rr:
1380   case X86::CMOVL64rr:
1381   case X86::CMOVGE16rr:
1382   case X86::CMOVGE32rr:
1383   case X86::CMOVGE64rr:
1384   case X86::CMOVLE16rr:
1385   case X86::CMOVLE32rr:
1386   case X86::CMOVLE64rr:
1387   case X86::CMOVG16rr:
1388   case X86::CMOVG32rr:
1389   case X86::CMOVG64rr:
1390   case X86::CMOVS16rr:
1391   case X86::CMOVS32rr:
1392   case X86::CMOVS64rr:
1393   case X86::CMOVNS16rr:
1394   case X86::CMOVNS32rr:
1395   case X86::CMOVNS64rr:
1396   case X86::CMOVP16rr:
1397   case X86::CMOVP32rr:
1398   case X86::CMOVP64rr:
1399   case X86::CMOVNP16rr:
1400   case X86::CMOVNP32rr:
1401   case X86::CMOVNP64rr:
1402   case X86::CMOVO16rr:
1403   case X86::CMOVO32rr:
1404   case X86::CMOVO64rr:
1405   case X86::CMOVNO16rr:
1406   case X86::CMOVNO32rr:
1407   case X86::CMOVNO64rr: {
1408     unsigned Opc = 0;
1409     switch (MI->getOpcode()) {
1410     default: break;
1411     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1412     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1413     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1414     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1415     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1416     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1417     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1418     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1419     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1420     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1421     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1422     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1423     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1424     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1425     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1426     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1427     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1428     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1429     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1430     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1431     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1432     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1433     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1434     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1435     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1436     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1437     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1438     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1439     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1440     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1441     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1442     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1443     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1444     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1445     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1446     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1447     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1448     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1449     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1450     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1451     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1452     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1453     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1454     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1455     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1456     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1457     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1458     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1459     }
1460     if (NewMI) {
1461       MachineFunction &MF = *MI->getParent()->getParent();
1462       MI = MF.CloneMachineInstr(MI);
1463       NewMI = false;
1464     }
1465     MI->setDesc(get(Opc));
1466     // Fallthrough intended.
1467   }
1468   default:
1469     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1470   }
1471 }
1472
1473 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1474   switch (BrOpc) {
1475   default: return X86::COND_INVALID;
1476   case X86::JE:  return X86::COND_E;
1477   case X86::JNE: return X86::COND_NE;
1478   case X86::JL:  return X86::COND_L;
1479   case X86::JLE: return X86::COND_LE;
1480   case X86::JG:  return X86::COND_G;
1481   case X86::JGE: return X86::COND_GE;
1482   case X86::JB:  return X86::COND_B;
1483   case X86::JBE: return X86::COND_BE;
1484   case X86::JA:  return X86::COND_A;
1485   case X86::JAE: return X86::COND_AE;
1486   case X86::JS:  return X86::COND_S;
1487   case X86::JNS: return X86::COND_NS;
1488   case X86::JP:  return X86::COND_P;
1489   case X86::JNP: return X86::COND_NP;
1490   case X86::JO:  return X86::COND_O;
1491   case X86::JNO: return X86::COND_NO;
1492   }
1493 }
1494
1495 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1496   switch (CC) {
1497   default: llvm_unreachable("Illegal condition code!");
1498   case X86::COND_E:  return X86::JE;
1499   case X86::COND_NE: return X86::JNE;
1500   case X86::COND_L:  return X86::JL;
1501   case X86::COND_LE: return X86::JLE;
1502   case X86::COND_G:  return X86::JG;
1503   case X86::COND_GE: return X86::JGE;
1504   case X86::COND_B:  return X86::JB;
1505   case X86::COND_BE: return X86::JBE;
1506   case X86::COND_A:  return X86::JA;
1507   case X86::COND_AE: return X86::JAE;
1508   case X86::COND_S:  return X86::JS;
1509   case X86::COND_NS: return X86::JNS;
1510   case X86::COND_P:  return X86::JP;
1511   case X86::COND_NP: return X86::JNP;
1512   case X86::COND_O:  return X86::JO;
1513   case X86::COND_NO: return X86::JNO;
1514   }
1515 }
1516
1517 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1518 /// e.g. turning COND_E to COND_NE.
1519 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1520   switch (CC) {
1521   default: llvm_unreachable("Illegal condition code!");
1522   case X86::COND_E:  return X86::COND_NE;
1523   case X86::COND_NE: return X86::COND_E;
1524   case X86::COND_L:  return X86::COND_GE;
1525   case X86::COND_LE: return X86::COND_G;
1526   case X86::COND_G:  return X86::COND_LE;
1527   case X86::COND_GE: return X86::COND_L;
1528   case X86::COND_B:  return X86::COND_AE;
1529   case X86::COND_BE: return X86::COND_A;
1530   case X86::COND_A:  return X86::COND_BE;
1531   case X86::COND_AE: return X86::COND_B;
1532   case X86::COND_S:  return X86::COND_NS;
1533   case X86::COND_NS: return X86::COND_S;
1534   case X86::COND_P:  return X86::COND_NP;
1535   case X86::COND_NP: return X86::COND_P;
1536   case X86::COND_O:  return X86::COND_NO;
1537   case X86::COND_NO: return X86::COND_O;
1538   }
1539 }
1540
1541 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1542   const TargetInstrDesc &TID = MI->getDesc();
1543   if (!TID.isTerminator()) return false;
1544
1545   // Conditional branch is a special case.
1546   if (TID.isBranch() && !TID.isBarrier())
1547     return true;
1548   if (!TID.isPredicable())
1549     return true;
1550   return !isPredicated(MI);
1551 }
1552
1553 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1554 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1555                                                const X86InstrInfo &TII) {
1556   if (MI->getOpcode() == X86::FP_REG_KILL)
1557     return false;
1558   return TII.isUnpredicatedTerminator(MI);
1559 }
1560
1561 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1562                                  MachineBasicBlock *&TBB,
1563                                  MachineBasicBlock *&FBB,
1564                                  SmallVectorImpl<MachineOperand> &Cond,
1565                                  bool AllowModify) const {
1566   // Start from the bottom of the block and work up, examining the
1567   // terminator instructions.
1568   MachineBasicBlock::iterator I = MBB.end();
1569   while (I != MBB.begin()) {
1570     --I;
1571     // Working from the bottom, when we see a non-terminator
1572     // instruction, we're done.
1573     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1574       break;
1575     // A terminator that isn't a branch can't easily be handled
1576     // by this analysis.
1577     if (!I->getDesc().isBranch())
1578       return true;
1579     // Handle unconditional branches.
1580     if (I->getOpcode() == X86::JMP) {
1581       if (!AllowModify) {
1582         TBB = I->getOperand(0).getMBB();
1583         continue;
1584       }
1585
1586       // If the block has any instructions after a JMP, delete them.
1587       while (next(I) != MBB.end())
1588         next(I)->eraseFromParent();
1589       Cond.clear();
1590       FBB = 0;
1591       // Delete the JMP if it's equivalent to a fall-through.
1592       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1593         TBB = 0;
1594         I->eraseFromParent();
1595         I = MBB.end();
1596         continue;
1597       }
1598       // TBB is used to indicate the unconditinal destination.
1599       TBB = I->getOperand(0).getMBB();
1600       continue;
1601     }
1602     // Handle conditional branches.
1603     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1604     if (BranchCode == X86::COND_INVALID)
1605       return true;  // Can't handle indirect branch.
1606     // Working from the bottom, handle the first conditional branch.
1607     if (Cond.empty()) {
1608       FBB = TBB;
1609       TBB = I->getOperand(0).getMBB();
1610       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1611       continue;
1612     }
1613     // Handle subsequent conditional branches. Only handle the case
1614     // where all conditional branches branch to the same destination
1615     // and their condition opcodes fit one of the special
1616     // multi-branch idioms.
1617     assert(Cond.size() == 1);
1618     assert(TBB);
1619     // Only handle the case where all conditional branches branch to
1620     // the same destination.
1621     if (TBB != I->getOperand(0).getMBB())
1622       return true;
1623     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1624     // If the conditions are the same, we can leave them alone.
1625     if (OldBranchCode == BranchCode)
1626       continue;
1627     // If they differ, see if they fit one of the known patterns.
1628     // Theoretically we could handle more patterns here, but
1629     // we shouldn't expect to see them if instruction selection
1630     // has done a reasonable job.
1631     if ((OldBranchCode == X86::COND_NP &&
1632          BranchCode == X86::COND_E) ||
1633         (OldBranchCode == X86::COND_E &&
1634          BranchCode == X86::COND_NP))
1635       BranchCode = X86::COND_NP_OR_E;
1636     else if ((OldBranchCode == X86::COND_P &&
1637               BranchCode == X86::COND_NE) ||
1638              (OldBranchCode == X86::COND_NE &&
1639               BranchCode == X86::COND_P))
1640       BranchCode = X86::COND_NE_OR_P;
1641     else
1642       return true;
1643     // Update the MachineOperand.
1644     Cond[0].setImm(BranchCode);
1645   }
1646
1647   return false;
1648 }
1649
1650 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1651   MachineBasicBlock::iterator I = MBB.end();
1652   unsigned Count = 0;
1653
1654   while (I != MBB.begin()) {
1655     --I;
1656     if (I->getOpcode() != X86::JMP &&
1657         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1658       break;
1659     // Remove the branch.
1660     I->eraseFromParent();
1661     I = MBB.end();
1662     ++Count;
1663   }
1664
1665   return Count;
1666 }
1667
1668 unsigned
1669 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1670                            MachineBasicBlock *FBB,
1671                            const SmallVectorImpl<MachineOperand> &Cond) const {
1672   // FIXME this should probably have a DebugLoc operand
1673   DebugLoc dl = DebugLoc::getUnknownLoc();
1674   // Shouldn't be a fall through.
1675   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1676   assert((Cond.size() == 1 || Cond.size() == 0) &&
1677          "X86 branch conditions have one component!");
1678
1679   if (Cond.empty()) {
1680     // Unconditional branch?
1681     assert(!FBB && "Unconditional branch with multiple successors!");
1682     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1683     return 1;
1684   }
1685
1686   // Conditional branch.
1687   unsigned Count = 0;
1688   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1689   switch (CC) {
1690   case X86::COND_NP_OR_E:
1691     // Synthesize NP_OR_E with two branches.
1692     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1693     ++Count;
1694     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1695     ++Count;
1696     break;
1697   case X86::COND_NE_OR_P:
1698     // Synthesize NE_OR_P with two branches.
1699     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1700     ++Count;
1701     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1702     ++Count;
1703     break;
1704   default: {
1705     unsigned Opc = GetCondBranchFromCond(CC);
1706     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1707     ++Count;
1708   }
1709   }
1710   if (FBB) {
1711     // Two-way Conditional branch. Insert the second branch.
1712     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1713     ++Count;
1714   }
1715   return Count;
1716 }
1717
1718 /// isHReg - Test if the given register is a physical h register.
1719 static bool isHReg(unsigned Reg) {
1720   return X86::GR8_ABCD_HRegClass.contains(Reg);
1721 }
1722
1723 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1724                                 MachineBasicBlock::iterator MI,
1725                                 unsigned DestReg, unsigned SrcReg,
1726                                 const TargetRegisterClass *DestRC,
1727                                 const TargetRegisterClass *SrcRC) const {
1728   DebugLoc DL = DebugLoc::getUnknownLoc();
1729   if (MI != MBB.end()) DL = MI->getDebugLoc();
1730
1731   // Determine if DstRC and SrcRC have a common superclass in common.
1732   const TargetRegisterClass *CommonRC = DestRC;
1733   if (DestRC == SrcRC)
1734     /* Source and destination have the same register class. */;
1735   else if (CommonRC->hasSuperClass(SrcRC))
1736     CommonRC = SrcRC;
1737   else if (!DestRC->hasSubClass(SrcRC)) {
1738     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1739     // but we want to copy then as GR64. Similarly, for GR32_NOREX and
1740     // GR32_NOSP, copy as GR32.
1741     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1742         DestRC->hasSuperClass(&X86::GR64RegClass))
1743       CommonRC = &X86::GR64RegClass;
1744     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1745              DestRC->hasSuperClass(&X86::GR32RegClass))
1746       CommonRC = &X86::GR32RegClass;
1747     else
1748       CommonRC = 0;
1749   }
1750
1751   if (CommonRC) {
1752     unsigned Opc;
1753     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1754       Opc = X86::MOV64rr;
1755     } else if (CommonRC == &X86::GR32RegClass ||
1756                CommonRC == &X86::GR32_NOSPRegClass) {
1757       Opc = X86::MOV32rr;
1758     } else if (CommonRC == &X86::GR16RegClass) {
1759       Opc = X86::MOV16rr;
1760     } else if (CommonRC == &X86::GR8RegClass) {
1761       // Copying to or from a physical H register on x86-64 requires a NOREX
1762       // move.  Otherwise use a normal move.
1763       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1764           TM.getSubtarget<X86Subtarget>().is64Bit())
1765         Opc = X86::MOV8rr_NOREX;
1766       else
1767         Opc = X86::MOV8rr;
1768     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1769       Opc = X86::MOV64rr;
1770     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1771       Opc = X86::MOV32rr;
1772     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1773       Opc = X86::MOV16rr;
1774     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1775       Opc = X86::MOV8rr;
1776     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1777       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1778         Opc = X86::MOV8rr_NOREX;
1779       else
1780         Opc = X86::MOV8rr;
1781     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1782                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1783       Opc = X86::MOV64rr;
1784     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1785       Opc = X86::MOV32rr;
1786     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1787       Opc = X86::MOV16rr;
1788     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1789       Opc = X86::MOV8rr;
1790     } else if (CommonRC == &X86::RFP32RegClass) {
1791       Opc = X86::MOV_Fp3232;
1792     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1793       Opc = X86::MOV_Fp6464;
1794     } else if (CommonRC == &X86::RFP80RegClass) {
1795       Opc = X86::MOV_Fp8080;
1796     } else if (CommonRC == &X86::FR32RegClass) {
1797       Opc = X86::FsMOVAPSrr;
1798     } else if (CommonRC == &X86::FR64RegClass) {
1799       Opc = X86::FsMOVAPDrr;
1800     } else if (CommonRC == &X86::VR128RegClass) {
1801       Opc = X86::MOVAPSrr;
1802     } else if (CommonRC == &X86::VR64RegClass) {
1803       Opc = X86::MMX_MOVQ64rr;
1804     } else {
1805       return false;
1806     }
1807     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1808     return true;
1809   }
1810
1811   // Moving EFLAGS to / from another register requires a push and a pop.
1812   if (SrcRC == &X86::CCRRegClass) {
1813     if (SrcReg != X86::EFLAGS)
1814       return false;
1815     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1816       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1817       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1818       return true;
1819     } else if (DestRC == &X86::GR32RegClass ||
1820                DestRC == &X86::GR32_NOSPRegClass) {
1821       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1822       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1823       return true;
1824     }
1825   } else if (DestRC == &X86::CCRRegClass) {
1826     if (DestReg != X86::EFLAGS)
1827       return false;
1828     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1829       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1830       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1831       return true;
1832     } else if (SrcRC == &X86::GR32RegClass ||
1833                DestRC == &X86::GR32_NOSPRegClass) {
1834       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1835       BuildMI(MBB, MI, DL, get(X86::POPFD));
1836       return true;
1837     }
1838   }
1839
1840   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1841   if (SrcRC == &X86::RSTRegClass) {
1842     // Copying from ST(0)/ST(1).
1843     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1844       // Can only copy from ST(0)/ST(1) right now
1845       return false;
1846     bool isST0 = SrcReg == X86::ST0;
1847     unsigned Opc;
1848     if (DestRC == &X86::RFP32RegClass)
1849       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1850     else if (DestRC == &X86::RFP64RegClass)
1851       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1852     else {
1853       if (DestRC != &X86::RFP80RegClass)
1854         return false;
1855       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1856     }
1857     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1858     return true;
1859   }
1860
1861   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1862   if (DestRC == &X86::RSTRegClass) {
1863     // Copying to ST(0) / ST(1).
1864     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1865       // Can only copy to TOS right now
1866       return false;
1867     bool isST0 = DestReg == X86::ST0;
1868     unsigned Opc;
1869     if (SrcRC == &X86::RFP32RegClass)
1870       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1871     else if (SrcRC == &X86::RFP64RegClass)
1872       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1873     else {
1874       if (SrcRC != &X86::RFP80RegClass)
1875         return false;
1876       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1877     }
1878     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1879     return true;
1880   }
1881
1882   // Not yet supported!
1883   return false;
1884 }
1885
1886 static unsigned getStoreRegOpcode(unsigned SrcReg,
1887                                   const TargetRegisterClass *RC,
1888                                   bool isStackAligned,
1889                                   TargetMachine &TM) {
1890   unsigned Opc = 0;
1891   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1892     Opc = X86::MOV64mr;
1893   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1894     Opc = X86::MOV32mr;
1895   } else if (RC == &X86::GR16RegClass) {
1896     Opc = X86::MOV16mr;
1897   } else if (RC == &X86::GR8RegClass) {
1898     // Copying to or from a physical H register on x86-64 requires a NOREX
1899     // move.  Otherwise use a normal move.
1900     if (isHReg(SrcReg) &&
1901         TM.getSubtarget<X86Subtarget>().is64Bit())
1902       Opc = X86::MOV8mr_NOREX;
1903     else
1904       Opc = X86::MOV8mr;
1905   } else if (RC == &X86::GR64_ABCDRegClass) {
1906     Opc = X86::MOV64mr;
1907   } else if (RC == &X86::GR32_ABCDRegClass) {
1908     Opc = X86::MOV32mr;
1909   } else if (RC == &X86::GR16_ABCDRegClass) {
1910     Opc = X86::MOV16mr;
1911   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1912     Opc = X86::MOV8mr;
1913   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1914     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1915       Opc = X86::MOV8mr_NOREX;
1916     else
1917       Opc = X86::MOV8mr;
1918   } else if (RC == &X86::GR64_NOREXRegClass ||
1919              RC == &X86::GR64_NOREX_NOSPRegClass) {
1920     Opc = X86::MOV64mr;
1921   } else if (RC == &X86::GR32_NOREXRegClass) {
1922     Opc = X86::MOV32mr;
1923   } else if (RC == &X86::GR16_NOREXRegClass) {
1924     Opc = X86::MOV16mr;
1925   } else if (RC == &X86::GR8_NOREXRegClass) {
1926     Opc = X86::MOV8mr;
1927   } else if (RC == &X86::RFP80RegClass) {
1928     Opc = X86::ST_FpP80m;   // pops
1929   } else if (RC == &X86::RFP64RegClass) {
1930     Opc = X86::ST_Fp64m;
1931   } else if (RC == &X86::RFP32RegClass) {
1932     Opc = X86::ST_Fp32m;
1933   } else if (RC == &X86::FR32RegClass) {
1934     Opc = X86::MOVSSmr;
1935   } else if (RC == &X86::FR64RegClass) {
1936     Opc = X86::MOVSDmr;
1937   } else if (RC == &X86::VR128RegClass) {
1938     // If stack is realigned we can use aligned stores.
1939     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1940   } else if (RC == &X86::VR64RegClass) {
1941     Opc = X86::MMX_MOVQ64mr;
1942   } else {
1943     llvm_unreachable("Unknown regclass");
1944   }
1945
1946   return Opc;
1947 }
1948
1949 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1950                                        MachineBasicBlock::iterator MI,
1951                                        unsigned SrcReg, bool isKill, int FrameIdx,
1952                                        const TargetRegisterClass *RC) const {
1953   const MachineFunction &MF = *MBB.getParent();
1954   bool isAligned = (RI.getStackAlignment() >= 16) ||
1955     RI.needsStackRealignment(MF);
1956   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1957   DebugLoc DL = DebugLoc::getUnknownLoc();
1958   if (MI != MBB.end()) DL = MI->getDebugLoc();
1959   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
1960     .addReg(SrcReg, getKillRegState(isKill));
1961 }
1962
1963 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1964                                   bool isKill,
1965                                   SmallVectorImpl<MachineOperand> &Addr,
1966                                   const TargetRegisterClass *RC,
1967                                   MachineInstr::mmo_iterator MMOBegin,
1968                                   MachineInstr::mmo_iterator MMOEnd,
1969                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1970   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
1971   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
1972   DebugLoc DL = DebugLoc::getUnknownLoc();
1973   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
1974   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1975     MIB.addOperand(Addr[i]);
1976   MIB.addReg(SrcReg, getKillRegState(isKill));
1977   (*MIB).setMemRefs(MMOBegin, MMOEnd);
1978   NewMIs.push_back(MIB);
1979 }
1980
1981 static unsigned getLoadRegOpcode(unsigned DestReg,
1982                                  const TargetRegisterClass *RC,
1983                                  bool isStackAligned,
1984                                  const TargetMachine &TM) {
1985   unsigned Opc = 0;
1986   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1987     Opc = X86::MOV64rm;
1988   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1989     Opc = X86::MOV32rm;
1990   } else if (RC == &X86::GR16RegClass) {
1991     Opc = X86::MOV16rm;
1992   } else if (RC == &X86::GR8RegClass) {
1993     // Copying to or from a physical H register on x86-64 requires a NOREX
1994     // move.  Otherwise use a normal move.
1995     if (isHReg(DestReg) &&
1996         TM.getSubtarget<X86Subtarget>().is64Bit())
1997       Opc = X86::MOV8rm_NOREX;
1998     else
1999       Opc = X86::MOV8rm;
2000   } else if (RC == &X86::GR64_ABCDRegClass) {
2001     Opc = X86::MOV64rm;
2002   } else if (RC == &X86::GR32_ABCDRegClass) {
2003     Opc = X86::MOV32rm;
2004   } else if (RC == &X86::GR16_ABCDRegClass) {
2005     Opc = X86::MOV16rm;
2006   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2007     Opc = X86::MOV8rm;
2008   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2009     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2010       Opc = X86::MOV8rm_NOREX;
2011     else
2012       Opc = X86::MOV8rm;
2013   } else if (RC == &X86::GR64_NOREXRegClass ||
2014              RC == &X86::GR64_NOREX_NOSPRegClass) {
2015     Opc = X86::MOV64rm;
2016   } else if (RC == &X86::GR32_NOREXRegClass) {
2017     Opc = X86::MOV32rm;
2018   } else if (RC == &X86::GR16_NOREXRegClass) {
2019     Opc = X86::MOV16rm;
2020   } else if (RC == &X86::GR8_NOREXRegClass) {
2021     Opc = X86::MOV8rm;
2022   } else if (RC == &X86::RFP80RegClass) {
2023     Opc = X86::LD_Fp80m;
2024   } else if (RC == &X86::RFP64RegClass) {
2025     Opc = X86::LD_Fp64m;
2026   } else if (RC == &X86::RFP32RegClass) {
2027     Opc = X86::LD_Fp32m;
2028   } else if (RC == &X86::FR32RegClass) {
2029     Opc = X86::MOVSSrm;
2030   } else if (RC == &X86::FR64RegClass) {
2031     Opc = X86::MOVSDrm;
2032   } else if (RC == &X86::VR128RegClass) {
2033     // If stack is realigned we can use aligned loads.
2034     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
2035   } else if (RC == &X86::VR64RegClass) {
2036     Opc = X86::MMX_MOVQ64rm;
2037   } else {
2038     llvm_unreachable("Unknown regclass");
2039   }
2040
2041   return Opc;
2042 }
2043
2044 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2045                                         MachineBasicBlock::iterator MI,
2046                                         unsigned DestReg, int FrameIdx,
2047                                         const TargetRegisterClass *RC) const{
2048   const MachineFunction &MF = *MBB.getParent();
2049   bool isAligned = (RI.getStackAlignment() >= 16) ||
2050     RI.needsStackRealignment(MF);
2051   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2052   DebugLoc DL = DebugLoc::getUnknownLoc();
2053   if (MI != MBB.end()) DL = MI->getDebugLoc();
2054   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2055 }
2056
2057 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2058                                  SmallVectorImpl<MachineOperand> &Addr,
2059                                  const TargetRegisterClass *RC,
2060                                  MachineInstr::mmo_iterator MMOBegin,
2061                                  MachineInstr::mmo_iterator MMOEnd,
2062                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2063   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2064   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2065   DebugLoc DL = DebugLoc::getUnknownLoc();
2066   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2067   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2068     MIB.addOperand(Addr[i]);
2069   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2070   NewMIs.push_back(MIB);
2071 }
2072
2073 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2074                                              MachineBasicBlock::iterator MI,
2075                                 const std::vector<CalleeSavedInfo> &CSI) const {
2076   if (CSI.empty())
2077     return false;
2078
2079   DebugLoc DL = DebugLoc::getUnknownLoc();
2080   if (MI != MBB.end()) DL = MI->getDebugLoc();
2081
2082   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2083   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2084   unsigned SlotSize = is64Bit ? 8 : 4;
2085
2086   MachineFunction &MF = *MBB.getParent();
2087   unsigned FPReg = RI.getFrameRegister(MF);
2088   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2089   unsigned CalleeFrameSize = 0;
2090
2091   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2092   for (unsigned i = CSI.size(); i != 0; --i) {
2093     unsigned Reg = CSI[i-1].getReg();
2094     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2095     // Add the callee-saved register as live-in. It's killed at the spill.
2096     MBB.addLiveIn(Reg);
2097     if (Reg == FPReg)
2098       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2099       continue;
2100     if (RegClass != &X86::VR128RegClass && !isWin64) {
2101       CalleeFrameSize += SlotSize;
2102       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2103     } else {
2104       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2105     }
2106   }
2107
2108   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2109   return true;
2110 }
2111
2112 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2113                                                MachineBasicBlock::iterator MI,
2114                                 const std::vector<CalleeSavedInfo> &CSI) const {
2115   if (CSI.empty())
2116     return false;
2117
2118   DebugLoc DL = DebugLoc::getUnknownLoc();
2119   if (MI != MBB.end()) DL = MI->getDebugLoc();
2120
2121   MachineFunction &MF = *MBB.getParent();
2122   unsigned FPReg = RI.getFrameRegister(MF);
2123   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2124   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2125   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2126   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2127     unsigned Reg = CSI[i].getReg();
2128     if (Reg == FPReg)
2129       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2130       continue;
2131     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2132     if (RegClass != &X86::VR128RegClass && !isWin64) {
2133       BuildMI(MBB, MI, DL, get(Opc), Reg);
2134     } else {
2135       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2136     }
2137   }
2138   return true;
2139 }
2140
2141 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2142                                      const SmallVectorImpl<MachineOperand> &MOs,
2143                                      MachineInstr *MI,
2144                                      const TargetInstrInfo &TII) {
2145   // Create the base instruction with the memory operand as the first part.
2146   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2147                                               MI->getDebugLoc(), true);
2148   MachineInstrBuilder MIB(NewMI);
2149   unsigned NumAddrOps = MOs.size();
2150   for (unsigned i = 0; i != NumAddrOps; ++i)
2151     MIB.addOperand(MOs[i]);
2152   if (NumAddrOps < 4)  // FrameIndex only
2153     addOffset(MIB, 0);
2154
2155   // Loop over the rest of the ri operands, converting them over.
2156   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2157   for (unsigned i = 0; i != NumOps; ++i) {
2158     MachineOperand &MO = MI->getOperand(i+2);
2159     MIB.addOperand(MO);
2160   }
2161   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2162     MachineOperand &MO = MI->getOperand(i);
2163     MIB.addOperand(MO);
2164   }
2165   return MIB;
2166 }
2167
2168 static MachineInstr *FuseInst(MachineFunction &MF,
2169                               unsigned Opcode, unsigned OpNo,
2170                               const SmallVectorImpl<MachineOperand> &MOs,
2171                               MachineInstr *MI, const TargetInstrInfo &TII) {
2172   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2173                                               MI->getDebugLoc(), true);
2174   MachineInstrBuilder MIB(NewMI);
2175
2176   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2177     MachineOperand &MO = MI->getOperand(i);
2178     if (i == OpNo) {
2179       assert(MO.isReg() && "Expected to fold into reg operand!");
2180       unsigned NumAddrOps = MOs.size();
2181       for (unsigned i = 0; i != NumAddrOps; ++i)
2182         MIB.addOperand(MOs[i]);
2183       if (NumAddrOps < 4)  // FrameIndex only
2184         addOffset(MIB, 0);
2185     } else {
2186       MIB.addOperand(MO);
2187     }
2188   }
2189   return MIB;
2190 }
2191
2192 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2193                                 const SmallVectorImpl<MachineOperand> &MOs,
2194                                 MachineInstr *MI) {
2195   MachineFunction &MF = *MI->getParent()->getParent();
2196   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2197
2198   unsigned NumAddrOps = MOs.size();
2199   for (unsigned i = 0; i != NumAddrOps; ++i)
2200     MIB.addOperand(MOs[i]);
2201   if (NumAddrOps < 4)  // FrameIndex only
2202     addOffset(MIB, 0);
2203   return MIB.addImm(0);
2204 }
2205
2206 MachineInstr*
2207 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2208                                     MachineInstr *MI, unsigned i,
2209                                     const SmallVectorImpl<MachineOperand> &MOs,
2210                                     unsigned Size, unsigned Align) const {
2211   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2212   bool isTwoAddrFold = false;
2213   unsigned NumOps = MI->getDesc().getNumOperands();
2214   bool isTwoAddr = NumOps > 1 &&
2215     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2216
2217   MachineInstr *NewMI = NULL;
2218   // Folding a memory location into the two-address part of a two-address
2219   // instruction is different than folding it other places.  It requires
2220   // replacing the *two* registers with the memory location.
2221   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2222       MI->getOperand(0).isReg() &&
2223       MI->getOperand(1).isReg() &&
2224       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2225     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2226     isTwoAddrFold = true;
2227   } else if (i == 0) { // If operand 0
2228     if (MI->getOpcode() == X86::MOV16r0)
2229       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2230     else if (MI->getOpcode() == X86::MOV32r0)
2231       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2232     else if (MI->getOpcode() == X86::MOV8r0)
2233       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2234     if (NewMI)
2235       return NewMI;
2236
2237     OpcodeTablePtr = &RegOp2MemOpTable0;
2238   } else if (i == 1) {
2239     OpcodeTablePtr = &RegOp2MemOpTable1;
2240   } else if (i == 2) {
2241     OpcodeTablePtr = &RegOp2MemOpTable2;
2242   }
2243
2244   // If table selected...
2245   if (OpcodeTablePtr) {
2246     // Find the Opcode to fuse
2247     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2248       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2249     if (I != OpcodeTablePtr->end()) {
2250       unsigned Opcode = I->second.first;
2251       unsigned MinAlign = I->second.second;
2252       if (Align < MinAlign)
2253         return NULL;
2254       bool NarrowToMOV32rm = false;
2255       if (Size) {
2256         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2257         if (Size < RCSize) {
2258           // Check if it's safe to fold the load. If the size of the object is
2259           // narrower than the load width, then it's not.
2260           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2261             return NULL;
2262           // If this is a 64-bit load, but the spill slot is 32, then we can do
2263           // a 32-bit load which is implicitly zero-extended. This likely is due
2264           // to liveintervalanalysis remat'ing a load from stack slot.
2265           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2266             return NULL;
2267           Opcode = X86::MOV32rm;
2268           NarrowToMOV32rm = true;
2269         }
2270       }
2271
2272       if (isTwoAddrFold)
2273         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2274       else
2275         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2276
2277       if (NarrowToMOV32rm) {
2278         // If this is the special case where we use a MOV32rm to load a 32-bit
2279         // value and zero-extend the top bits. Change the destination register
2280         // to a 32-bit one.
2281         unsigned DstReg = NewMI->getOperand(0).getReg();
2282         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2283           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2284                                                    4/*x86_subreg_32bit*/));
2285         else
2286           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2287       }
2288       return NewMI;
2289     }
2290   }
2291
2292   // No fusion
2293   if (PrintFailedFusing)
2294     errs() << "We failed to fuse operand " << i << " in " << *MI;
2295   return NULL;
2296 }
2297
2298
2299 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2300                                                   MachineInstr *MI,
2301                                            const SmallVectorImpl<unsigned> &Ops,
2302                                                   int FrameIndex) const {
2303   // Check switch flag
2304   if (NoFusing) return NULL;
2305
2306   const MachineFrameInfo *MFI = MF.getFrameInfo();
2307   unsigned Size = MFI->getObjectSize(FrameIndex);
2308   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2309   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2310     unsigned NewOpc = 0;
2311     unsigned RCSize = 0;
2312     switch (MI->getOpcode()) {
2313     default: return NULL;
2314     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2315     case X86::TEST16rr: NewOpc = X86::CMP16ri; RCSize = 2; break;
2316     case X86::TEST32rr: NewOpc = X86::CMP32ri; RCSize = 4; break;
2317     case X86::TEST64rr: NewOpc = X86::CMP64ri32; RCSize = 8; break;
2318     }
2319     // Check if it's safe to fold the load. If the size of the object is
2320     // narrower than the load width, then it's not.
2321     if (Size < RCSize)
2322       return NULL;
2323     // Change to CMPXXri r, 0 first.
2324     MI->setDesc(get(NewOpc));
2325     MI->getOperand(1).ChangeToImmediate(0);
2326   } else if (Ops.size() != 1)
2327     return NULL;
2328
2329   SmallVector<MachineOperand,4> MOs;
2330   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2331   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2332 }
2333
2334 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2335                                                   MachineInstr *MI,
2336                                            const SmallVectorImpl<unsigned> &Ops,
2337                                                   MachineInstr *LoadMI) const {
2338   // Check switch flag
2339   if (NoFusing) return NULL;
2340
2341   // Determine the alignment of the load.
2342   unsigned Alignment = 0;
2343   if (LoadMI->hasOneMemOperand())
2344     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2345   else
2346     switch (LoadMI->getOpcode()) {
2347     case X86::V_SET0:
2348     case X86::V_SETALLONES:
2349       Alignment = 16;
2350       break;
2351     case X86::FsFLD0SD:
2352       Alignment = 8;
2353       break;
2354     case X86::FsFLD0SS:
2355       Alignment = 4;
2356       break;
2357     default:
2358       llvm_unreachable("Don't know how to fold this instruction!");
2359     }
2360   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2361     unsigned NewOpc = 0;
2362     switch (MI->getOpcode()) {
2363     default: return NULL;
2364     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2365     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2366     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2367     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2368     }
2369     // Change to CMPXXri r, 0 first.
2370     MI->setDesc(get(NewOpc));
2371     MI->getOperand(1).ChangeToImmediate(0);
2372   } else if (Ops.size() != 1)
2373     return NULL;
2374
2375   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2376   switch (LoadMI->getOpcode()) {
2377   case X86::V_SET0:
2378   case X86::V_SETALLONES:
2379   case X86::FsFLD0SD:
2380   case X86::FsFLD0SS: {
2381     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2382     // Create a constant-pool entry and operands to load from it.
2383
2384     // x86-32 PIC requires a PIC base register for constant pools.
2385     unsigned PICBase = 0;
2386     if (TM.getRelocationModel() == Reloc::PIC_) {
2387       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2388         PICBase = X86::RIP;
2389       else
2390         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2391         // This doesn't work for several reasons.
2392         // 1. GlobalBaseReg may have been spilled.
2393         // 2. It may not be live at MI.
2394         return NULL;
2395     }
2396
2397     // Create a constant-pool entry.
2398     MachineConstantPool &MCP = *MF.getConstantPool();
2399     const Type *Ty;
2400     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2401       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2402     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2403       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2404     else
2405       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2406     Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2407                     Constant::getAllOnesValue(Ty) :
2408                     Constant::getNullValue(Ty);
2409     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2410
2411     // Create operands to load from the constant pool entry.
2412     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2413     MOs.push_back(MachineOperand::CreateImm(1));
2414     MOs.push_back(MachineOperand::CreateReg(0, false));
2415     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2416     MOs.push_back(MachineOperand::CreateReg(0, false));
2417     break;
2418   }
2419   default: {
2420     // Folding a normal load. Just copy the load's address operands.
2421     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2422     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2423       MOs.push_back(LoadMI->getOperand(i));
2424     break;
2425   }
2426   }
2427   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2428 }
2429
2430
2431 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2432                                   const SmallVectorImpl<unsigned> &Ops) const {
2433   // Check switch flag
2434   if (NoFusing) return 0;
2435
2436   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2437     switch (MI->getOpcode()) {
2438     default: return false;
2439     case X86::TEST8rr:
2440     case X86::TEST16rr:
2441     case X86::TEST32rr:
2442     case X86::TEST64rr:
2443       return true;
2444     }
2445   }
2446
2447   if (Ops.size() != 1)
2448     return false;
2449
2450   unsigned OpNum = Ops[0];
2451   unsigned Opc = MI->getOpcode();
2452   unsigned NumOps = MI->getDesc().getNumOperands();
2453   bool isTwoAddr = NumOps > 1 &&
2454     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2455
2456   // Folding a memory location into the two-address part of a two-address
2457   // instruction is different than folding it other places.  It requires
2458   // replacing the *two* registers with the memory location.
2459   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2460   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2461     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2462   } else if (OpNum == 0) { // If operand 0
2463     switch (Opc) {
2464     case X86::MOV8r0:
2465     case X86::MOV16r0:
2466     case X86::MOV32r0:
2467       return true;
2468     default: break;
2469     }
2470     OpcodeTablePtr = &RegOp2MemOpTable0;
2471   } else if (OpNum == 1) {
2472     OpcodeTablePtr = &RegOp2MemOpTable1;
2473   } else if (OpNum == 2) {
2474     OpcodeTablePtr = &RegOp2MemOpTable2;
2475   }
2476
2477   if (OpcodeTablePtr) {
2478     // Find the Opcode to fuse
2479     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2480       OpcodeTablePtr->find((unsigned*)Opc);
2481     if (I != OpcodeTablePtr->end())
2482       return true;
2483   }
2484   return false;
2485 }
2486
2487 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2488                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2489                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2490   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2491     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2492   if (I == MemOp2RegOpTable.end())
2493     return false;
2494   DebugLoc dl = MI->getDebugLoc();
2495   unsigned Opc = I->second.first;
2496   unsigned Index = I->second.second & 0xf;
2497   bool FoldedLoad = I->second.second & (1 << 4);
2498   bool FoldedStore = I->second.second & (1 << 5);
2499   if (UnfoldLoad && !FoldedLoad)
2500     return false;
2501   UnfoldLoad &= FoldedLoad;
2502   if (UnfoldStore && !FoldedStore)
2503     return false;
2504   UnfoldStore &= FoldedStore;
2505
2506   const TargetInstrDesc &TID = get(Opc);
2507   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2508   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2509   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2510   SmallVector<MachineOperand,2> BeforeOps;
2511   SmallVector<MachineOperand,2> AfterOps;
2512   SmallVector<MachineOperand,4> ImpOps;
2513   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2514     MachineOperand &Op = MI->getOperand(i);
2515     if (i >= Index && i < Index + X86AddrNumOperands)
2516       AddrOps.push_back(Op);
2517     else if (Op.isReg() && Op.isImplicit())
2518       ImpOps.push_back(Op);
2519     else if (i < Index)
2520       BeforeOps.push_back(Op);
2521     else if (i > Index)
2522       AfterOps.push_back(Op);
2523   }
2524
2525   // Emit the load instruction.
2526   if (UnfoldLoad) {
2527     std::pair<MachineInstr::mmo_iterator,
2528               MachineInstr::mmo_iterator> MMOs =
2529       MF.extractLoadMemRefs(MI->memoperands_begin(),
2530                             MI->memoperands_end());
2531     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2532     if (UnfoldStore) {
2533       // Address operands cannot be marked isKill.
2534       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2535         MachineOperand &MO = NewMIs[0]->getOperand(i);
2536         if (MO.isReg())
2537           MO.setIsKill(false);
2538       }
2539     }
2540   }
2541
2542   // Emit the data processing instruction.
2543   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2544   MachineInstrBuilder MIB(DataMI);
2545
2546   if (FoldedStore)
2547     MIB.addReg(Reg, RegState::Define);
2548   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2549     MIB.addOperand(BeforeOps[i]);
2550   if (FoldedLoad)
2551     MIB.addReg(Reg);
2552   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2553     MIB.addOperand(AfterOps[i]);
2554   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2555     MachineOperand &MO = ImpOps[i];
2556     MIB.addReg(MO.getReg(),
2557                getDefRegState(MO.isDef()) |
2558                RegState::Implicit |
2559                getKillRegState(MO.isKill()) |
2560                getDeadRegState(MO.isDead()) |
2561                getUndefRegState(MO.isUndef()));
2562   }
2563   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2564   unsigned NewOpc = 0;
2565   switch (DataMI->getOpcode()) {
2566   default: break;
2567   case X86::CMP64ri32:
2568   case X86::CMP32ri:
2569   case X86::CMP16ri:
2570   case X86::CMP8ri: {
2571     MachineOperand &MO0 = DataMI->getOperand(0);
2572     MachineOperand &MO1 = DataMI->getOperand(1);
2573     if (MO1.getImm() == 0) {
2574       switch (DataMI->getOpcode()) {
2575       default: break;
2576       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2577       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2578       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2579       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2580       }
2581       DataMI->setDesc(get(NewOpc));
2582       MO1.ChangeToRegister(MO0.getReg(), false);
2583     }
2584   }
2585   }
2586   NewMIs.push_back(DataMI);
2587
2588   // Emit the store instruction.
2589   if (UnfoldStore) {
2590     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2591     std::pair<MachineInstr::mmo_iterator,
2592               MachineInstr::mmo_iterator> MMOs =
2593       MF.extractStoreMemRefs(MI->memoperands_begin(),
2594                              MI->memoperands_end());
2595     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2596   }
2597
2598   return true;
2599 }
2600
2601 bool
2602 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2603                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2604   if (!N->isMachineOpcode())
2605     return false;
2606
2607   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2608     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2609   if (I == MemOp2RegOpTable.end())
2610     return false;
2611   unsigned Opc = I->second.first;
2612   unsigned Index = I->second.second & 0xf;
2613   bool FoldedLoad = I->second.second & (1 << 4);
2614   bool FoldedStore = I->second.second & (1 << 5);
2615   const TargetInstrDesc &TID = get(Opc);
2616   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2617   unsigned NumDefs = TID.NumDefs;
2618   std::vector<SDValue> AddrOps;
2619   std::vector<SDValue> BeforeOps;
2620   std::vector<SDValue> AfterOps;
2621   DebugLoc dl = N->getDebugLoc();
2622   unsigned NumOps = N->getNumOperands();
2623   for (unsigned i = 0; i != NumOps-1; ++i) {
2624     SDValue Op = N->getOperand(i);
2625     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2626       AddrOps.push_back(Op);
2627     else if (i < Index-NumDefs)
2628       BeforeOps.push_back(Op);
2629     else if (i > Index-NumDefs)
2630       AfterOps.push_back(Op);
2631   }
2632   SDValue Chain = N->getOperand(NumOps-1);
2633   AddrOps.push_back(Chain);
2634
2635   // Emit the load instruction.
2636   SDNode *Load = 0;
2637   MachineFunction &MF = DAG.getMachineFunction();
2638   if (FoldedLoad) {
2639     EVT VT = *RC->vt_begin();
2640     std::pair<MachineInstr::mmo_iterator,
2641               MachineInstr::mmo_iterator> MMOs =
2642       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2643                             cast<MachineSDNode>(N)->memoperands_end());
2644     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2645     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2646                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2647     NewNodes.push_back(Load);
2648
2649     // Preserve memory reference information.
2650     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2651   }
2652
2653   // Emit the data processing instruction.
2654   std::vector<EVT> VTs;
2655   const TargetRegisterClass *DstRC = 0;
2656   if (TID.getNumDefs() > 0) {
2657     DstRC = TID.OpInfo[0].getRegClass(&RI);
2658     VTs.push_back(*DstRC->vt_begin());
2659   }
2660   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2661     EVT VT = N->getValueType(i);
2662     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2663       VTs.push_back(VT);
2664   }
2665   if (Load)
2666     BeforeOps.push_back(SDValue(Load, 0));
2667   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2668   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2669                                       BeforeOps.size());
2670   NewNodes.push_back(NewNode);
2671
2672   // Emit the store instruction.
2673   if (FoldedStore) {
2674     AddrOps.pop_back();
2675     AddrOps.push_back(SDValue(NewNode, 0));
2676     AddrOps.push_back(Chain);
2677     std::pair<MachineInstr::mmo_iterator,
2678               MachineInstr::mmo_iterator> MMOs =
2679       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2680                              cast<MachineSDNode>(N)->memoperands_end());
2681     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2682     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2683                                                          isAligned, TM),
2684                                        dl, MVT::Other,
2685                                        &AddrOps[0], AddrOps.size());
2686     NewNodes.push_back(Store);
2687
2688     // Preserve memory reference information.
2689     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2690   }
2691
2692   return true;
2693 }
2694
2695 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2696                                       bool UnfoldLoad, bool UnfoldStore,
2697                                       unsigned *LoadRegIndex) const {
2698   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2699     MemOp2RegOpTable.find((unsigned*)Opc);
2700   if (I == MemOp2RegOpTable.end())
2701     return 0;
2702   bool FoldedLoad = I->second.second & (1 << 4);
2703   bool FoldedStore = I->second.second & (1 << 5);
2704   if (UnfoldLoad && !FoldedLoad)
2705     return 0;
2706   if (UnfoldStore && !FoldedStore)
2707     return 0;
2708   if (LoadRegIndex)
2709     *LoadRegIndex = I->second.second & 0xf;
2710   return I->second.first;
2711 }
2712
2713 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2714   if (MBB.empty()) return false;
2715
2716   switch (MBB.back().getOpcode()) {
2717   case X86::TCRETURNri:
2718   case X86::TCRETURNdi:
2719   case X86::RET:     // Return.
2720   case X86::RETI:
2721   case X86::TAILJMPd:
2722   case X86::TAILJMPr:
2723   case X86::TAILJMPm:
2724   case X86::JMP:     // Uncond branch.
2725   case X86::JMP32r:  // Indirect branch.
2726   case X86::JMP64r:  // Indirect branch (64-bit).
2727   case X86::JMP32m:  // Indirect branch through mem.
2728   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2729     return true;
2730   default: return false;
2731   }
2732 }
2733
2734 bool X86InstrInfo::
2735 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2736   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2737   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2738   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2739     return true;
2740   Cond[0].setImm(GetOppositeBranchCondition(CC));
2741   return false;
2742 }
2743
2744 bool X86InstrInfo::
2745 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2746   // FIXME: Return false for x87 stack register classes for now. We can't
2747   // allow any loads of these registers before FpGet_ST0_80.
2748   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2749            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2750 }
2751
2752 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2753   switch (Desc->TSFlags & X86II::ImmMask) {
2754   case X86II::Imm8:   return 1;
2755   case X86II::Imm16:  return 2;
2756   case X86II::Imm32:  return 4;
2757   case X86II::Imm64:  return 8;
2758   default: llvm_unreachable("Immediate size not set!");
2759     return 0;
2760   }
2761 }
2762
2763 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2764 /// e.g. r8, xmm8, etc.
2765 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2766   if (!MO.isReg()) return false;
2767   switch (MO.getReg()) {
2768   default: break;
2769   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2770   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2771   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2772   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2773   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2774   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2775   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2776   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2777   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2778   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2779     return true;
2780   }
2781   return false;
2782 }
2783
2784
2785 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2786 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2787 /// size, and 3) use of X86-64 extended registers.
2788 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2789   unsigned REX = 0;
2790   const TargetInstrDesc &Desc = MI.getDesc();
2791
2792   // Pseudo instructions do not need REX prefix byte.
2793   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2794     return 0;
2795   if (Desc.TSFlags & X86II::REX_W)
2796     REX |= 1 << 3;
2797
2798   unsigned NumOps = Desc.getNumOperands();
2799   if (NumOps) {
2800     bool isTwoAddr = NumOps > 1 &&
2801       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2802
2803     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2804     unsigned i = isTwoAddr ? 1 : 0;
2805     for (unsigned e = NumOps; i != e; ++i) {
2806       const MachineOperand& MO = MI.getOperand(i);
2807       if (MO.isReg()) {
2808         unsigned Reg = MO.getReg();
2809         if (isX86_64NonExtLowByteReg(Reg))
2810           REX |= 0x40;
2811       }
2812     }
2813
2814     switch (Desc.TSFlags & X86II::FormMask) {
2815     case X86II::MRMInitReg:
2816       if (isX86_64ExtendedReg(MI.getOperand(0)))
2817         REX |= (1 << 0) | (1 << 2);
2818       break;
2819     case X86II::MRMSrcReg: {
2820       if (isX86_64ExtendedReg(MI.getOperand(0)))
2821         REX |= 1 << 2;
2822       i = isTwoAddr ? 2 : 1;
2823       for (unsigned e = NumOps; i != e; ++i) {
2824         const MachineOperand& MO = MI.getOperand(i);
2825         if (isX86_64ExtendedReg(MO))
2826           REX |= 1 << 0;
2827       }
2828       break;
2829     }
2830     case X86II::MRMSrcMem: {
2831       if (isX86_64ExtendedReg(MI.getOperand(0)))
2832         REX |= 1 << 2;
2833       unsigned Bit = 0;
2834       i = isTwoAddr ? 2 : 1;
2835       for (; i != NumOps; ++i) {
2836         const MachineOperand& MO = MI.getOperand(i);
2837         if (MO.isReg()) {
2838           if (isX86_64ExtendedReg(MO))
2839             REX |= 1 << Bit;
2840           Bit++;
2841         }
2842       }
2843       break;
2844     }
2845     case X86II::MRM0m: case X86II::MRM1m:
2846     case X86II::MRM2m: case X86II::MRM3m:
2847     case X86II::MRM4m: case X86II::MRM5m:
2848     case X86II::MRM6m: case X86II::MRM7m:
2849     case X86II::MRMDestMem: {
2850       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2851       i = isTwoAddr ? 1 : 0;
2852       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2853         REX |= 1 << 2;
2854       unsigned Bit = 0;
2855       for (; i != e; ++i) {
2856         const MachineOperand& MO = MI.getOperand(i);
2857         if (MO.isReg()) {
2858           if (isX86_64ExtendedReg(MO))
2859             REX |= 1 << Bit;
2860           Bit++;
2861         }
2862       }
2863       break;
2864     }
2865     default: {
2866       if (isX86_64ExtendedReg(MI.getOperand(0)))
2867         REX |= 1 << 0;
2868       i = isTwoAddr ? 2 : 1;
2869       for (unsigned e = NumOps; i != e; ++i) {
2870         const MachineOperand& MO = MI.getOperand(i);
2871         if (isX86_64ExtendedReg(MO))
2872           REX |= 1 << 2;
2873       }
2874       break;
2875     }
2876     }
2877   }
2878   return REX;
2879 }
2880
2881 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2882 /// relative block address instruction
2883 ///
2884 static unsigned sizePCRelativeBlockAddress() {
2885   return 4;
2886 }
2887
2888 /// sizeGlobalAddress - Give the size of the emission of this global address
2889 ///
2890 static unsigned sizeGlobalAddress(bool dword) {
2891   return dword ? 8 : 4;
2892 }
2893
2894 /// sizeConstPoolAddress - Give the size of the emission of this constant
2895 /// pool address
2896 ///
2897 static unsigned sizeConstPoolAddress(bool dword) {
2898   return dword ? 8 : 4;
2899 }
2900
2901 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2902 /// symbol
2903 ///
2904 static unsigned sizeExternalSymbolAddress(bool dword) {
2905   return dword ? 8 : 4;
2906 }
2907
2908 /// sizeJumpTableAddress - Give the size of the emission of this jump
2909 /// table address
2910 ///
2911 static unsigned sizeJumpTableAddress(bool dword) {
2912   return dword ? 8 : 4;
2913 }
2914
2915 static unsigned sizeConstant(unsigned Size) {
2916   return Size;
2917 }
2918
2919 static unsigned sizeRegModRMByte(){
2920   return 1;
2921 }
2922
2923 static unsigned sizeSIBByte(){
2924   return 1;
2925 }
2926
2927 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2928   unsigned FinalSize = 0;
2929   // If this is a simple integer displacement that doesn't require a relocation.
2930   if (!RelocOp) {
2931     FinalSize += sizeConstant(4);
2932     return FinalSize;
2933   }
2934
2935   // Otherwise, this is something that requires a relocation.
2936   if (RelocOp->isGlobal()) {
2937     FinalSize += sizeGlobalAddress(false);
2938   } else if (RelocOp->isCPI()) {
2939     FinalSize += sizeConstPoolAddress(false);
2940   } else if (RelocOp->isJTI()) {
2941     FinalSize += sizeJumpTableAddress(false);
2942   } else {
2943     llvm_unreachable("Unknown value to relocate!");
2944   }
2945   return FinalSize;
2946 }
2947
2948 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2949                                     bool IsPIC, bool Is64BitMode) {
2950   const MachineOperand &Op3 = MI.getOperand(Op+3);
2951   int DispVal = 0;
2952   const MachineOperand *DispForReloc = 0;
2953   unsigned FinalSize = 0;
2954
2955   // Figure out what sort of displacement we have to handle here.
2956   if (Op3.isGlobal()) {
2957     DispForReloc = &Op3;
2958   } else if (Op3.isCPI()) {
2959     if (Is64BitMode || IsPIC) {
2960       DispForReloc = &Op3;
2961     } else {
2962       DispVal = 1;
2963     }
2964   } else if (Op3.isJTI()) {
2965     if (Is64BitMode || IsPIC) {
2966       DispForReloc = &Op3;
2967     } else {
2968       DispVal = 1;
2969     }
2970   } else {
2971     DispVal = 1;
2972   }
2973
2974   const MachineOperand &Base     = MI.getOperand(Op);
2975   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2976
2977   unsigned BaseReg = Base.getReg();
2978
2979   // Is a SIB byte needed?
2980   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
2981       IndexReg.getReg() == 0 &&
2982       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2983     if (BaseReg == 0) {  // Just a displacement?
2984       // Emit special case [disp32] encoding
2985       ++FinalSize;
2986       FinalSize += getDisplacementFieldSize(DispForReloc);
2987     } else {
2988       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2989       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2990         // Emit simple indirect register encoding... [EAX] f.e.
2991         ++FinalSize;
2992       // Be pessimistic and assume it's a disp32, not a disp8
2993       } else {
2994         // Emit the most general non-SIB encoding: [REG+disp32]
2995         ++FinalSize;
2996         FinalSize += getDisplacementFieldSize(DispForReloc);
2997       }
2998     }
2999
3000   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3001     assert(IndexReg.getReg() != X86::ESP &&
3002            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3003
3004     bool ForceDisp32 = false;
3005     if (BaseReg == 0 || DispForReloc) {
3006       // Emit the normal disp32 encoding.
3007       ++FinalSize;
3008       ForceDisp32 = true;
3009     } else {
3010       ++FinalSize;
3011     }
3012
3013     FinalSize += sizeSIBByte();
3014
3015     // Do we need to output a displacement?
3016     if (DispVal != 0 || ForceDisp32) {
3017       FinalSize += getDisplacementFieldSize(DispForReloc);
3018     }
3019   }
3020   return FinalSize;
3021 }
3022
3023
3024 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3025                                     const TargetInstrDesc *Desc,
3026                                     bool IsPIC, bool Is64BitMode) {
3027
3028   unsigned Opcode = Desc->Opcode;
3029   unsigned FinalSize = 0;
3030
3031   // Emit the lock opcode prefix as needed.
3032   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3033
3034   // Emit segment override opcode prefix as needed.
3035   switch (Desc->TSFlags & X86II::SegOvrMask) {
3036   case X86II::FS:
3037   case X86II::GS:
3038    ++FinalSize;
3039    break;
3040   default: llvm_unreachable("Invalid segment!");
3041   case 0: break;  // No segment override!
3042   }
3043
3044   // Emit the repeat opcode prefix as needed.
3045   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3046
3047   // Emit the operand size opcode prefix as needed.
3048   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3049
3050   // Emit the address size opcode prefix as needed.
3051   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3052
3053   bool Need0FPrefix = false;
3054   switch (Desc->TSFlags & X86II::Op0Mask) {
3055   case X86II::TB:  // Two-byte opcode prefix
3056   case X86II::T8:  // 0F 38
3057   case X86II::TA:  // 0F 3A
3058     Need0FPrefix = true;
3059     break;
3060   case X86II::TF: // F2 0F 38
3061     ++FinalSize;
3062     Need0FPrefix = true;
3063     break;
3064   case X86II::REP: break; // already handled.
3065   case X86II::XS:   // F3 0F
3066     ++FinalSize;
3067     Need0FPrefix = true;
3068     break;
3069   case X86II::XD:   // F2 0F
3070     ++FinalSize;
3071     Need0FPrefix = true;
3072     break;
3073   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3074   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3075     ++FinalSize;
3076     break; // Two-byte opcode prefix
3077   default: llvm_unreachable("Invalid prefix!");
3078   case 0: break;  // No prefix!
3079   }
3080
3081   if (Is64BitMode) {
3082     // REX prefix
3083     unsigned REX = X86InstrInfo::determineREX(MI);
3084     if (REX)
3085       ++FinalSize;
3086   }
3087
3088   // 0x0F escape code must be emitted just before the opcode.
3089   if (Need0FPrefix)
3090     ++FinalSize;
3091
3092   switch (Desc->TSFlags & X86II::Op0Mask) {
3093   case X86II::T8:  // 0F 38
3094     ++FinalSize;
3095     break;
3096   case X86II::TA:  // 0F 3A
3097     ++FinalSize;
3098     break;
3099   case X86II::TF: // F2 0F 38
3100     ++FinalSize;
3101     break;
3102   }
3103
3104   // If this is a two-address instruction, skip one of the register operands.
3105   unsigned NumOps = Desc->getNumOperands();
3106   unsigned CurOp = 0;
3107   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3108     CurOp++;
3109   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3110     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3111     --NumOps;
3112
3113   switch (Desc->TSFlags & X86II::FormMask) {
3114   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3115   case X86II::Pseudo:
3116     // Remember the current PC offset, this is the PIC relocation
3117     // base address.
3118     switch (Opcode) {
3119     default:
3120       break;
3121     case TargetInstrInfo::INLINEASM: {
3122       const MachineFunction *MF = MI.getParent()->getParent();
3123       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3124       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3125                                           *MF->getTarget().getMCAsmInfo());
3126       break;
3127     }
3128     case TargetInstrInfo::DBG_LABEL:
3129     case TargetInstrInfo::EH_LABEL:
3130       break;
3131     case TargetInstrInfo::IMPLICIT_DEF:
3132     case TargetInstrInfo::KILL:
3133     case X86::DWARF_LOC:
3134     case X86::FP_REG_KILL:
3135       break;
3136     case X86::MOVPC32r: {
3137       // This emits the "call" portion of this pseudo instruction.
3138       ++FinalSize;
3139       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3140       break;
3141     }
3142     }
3143     CurOp = NumOps;
3144     break;
3145   case X86II::RawFrm:
3146     ++FinalSize;
3147
3148     if (CurOp != NumOps) {
3149       const MachineOperand &MO = MI.getOperand(CurOp++);
3150       if (MO.isMBB()) {
3151         FinalSize += sizePCRelativeBlockAddress();
3152       } else if (MO.isGlobal()) {
3153         FinalSize += sizeGlobalAddress(false);
3154       } else if (MO.isSymbol()) {
3155         FinalSize += sizeExternalSymbolAddress(false);
3156       } else if (MO.isImm()) {
3157         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3158       } else {
3159         llvm_unreachable("Unknown RawFrm operand!");
3160       }
3161     }
3162     break;
3163
3164   case X86II::AddRegFrm:
3165     ++FinalSize;
3166     ++CurOp;
3167
3168     if (CurOp != NumOps) {
3169       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3170       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3171       if (MO1.isImm())
3172         FinalSize += sizeConstant(Size);
3173       else {
3174         bool dword = false;
3175         if (Opcode == X86::MOV64ri)
3176           dword = true;
3177         if (MO1.isGlobal()) {
3178           FinalSize += sizeGlobalAddress(dword);
3179         } else if (MO1.isSymbol())
3180           FinalSize += sizeExternalSymbolAddress(dword);
3181         else if (MO1.isCPI())
3182           FinalSize += sizeConstPoolAddress(dword);
3183         else if (MO1.isJTI())
3184           FinalSize += sizeJumpTableAddress(dword);
3185       }
3186     }
3187     break;
3188
3189   case X86II::MRMDestReg: {
3190     ++FinalSize;
3191     FinalSize += sizeRegModRMByte();
3192     CurOp += 2;
3193     if (CurOp != NumOps) {
3194       ++CurOp;
3195       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3196     }
3197     break;
3198   }
3199   case X86II::MRMDestMem: {
3200     ++FinalSize;
3201     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3202     CurOp +=  X86AddrNumOperands + 1;
3203     if (CurOp != NumOps) {
3204       ++CurOp;
3205       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3206     }
3207     break;
3208   }
3209
3210   case X86II::MRMSrcReg:
3211     ++FinalSize;
3212     FinalSize += sizeRegModRMByte();
3213     CurOp += 2;
3214     if (CurOp != NumOps) {
3215       ++CurOp;
3216       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3217     }
3218     break;
3219
3220   case X86II::MRMSrcMem: {
3221     int AddrOperands;
3222     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3223         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3224       AddrOperands = X86AddrNumOperands - 1; // No segment register
3225     else
3226       AddrOperands = X86AddrNumOperands;
3227
3228     ++FinalSize;
3229     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3230     CurOp += AddrOperands + 1;
3231     if (CurOp != NumOps) {
3232       ++CurOp;
3233       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3234     }
3235     break;
3236   }
3237
3238   case X86II::MRM0r: case X86II::MRM1r:
3239   case X86II::MRM2r: case X86II::MRM3r:
3240   case X86II::MRM4r: case X86II::MRM5r:
3241   case X86II::MRM6r: case X86II::MRM7r:
3242     ++FinalSize;
3243     if (Desc->getOpcode() == X86::LFENCE ||
3244         Desc->getOpcode() == X86::MFENCE) {
3245       // Special handling of lfence and mfence;
3246       FinalSize += sizeRegModRMByte();
3247     } else if (Desc->getOpcode() == X86::MONITOR ||
3248                Desc->getOpcode() == X86::MWAIT) {
3249       // Special handling of monitor and mwait.
3250       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3251     } else {
3252       ++CurOp;
3253       FinalSize += sizeRegModRMByte();
3254     }
3255
3256     if (CurOp != NumOps) {
3257       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3258       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3259       if (MO1.isImm())
3260         FinalSize += sizeConstant(Size);
3261       else {
3262         bool dword = false;
3263         if (Opcode == X86::MOV64ri32)
3264           dword = true;
3265         if (MO1.isGlobal()) {
3266           FinalSize += sizeGlobalAddress(dword);
3267         } else if (MO1.isSymbol())
3268           FinalSize += sizeExternalSymbolAddress(dword);
3269         else if (MO1.isCPI())
3270           FinalSize += sizeConstPoolAddress(dword);
3271         else if (MO1.isJTI())
3272           FinalSize += sizeJumpTableAddress(dword);
3273       }
3274     }
3275     break;
3276
3277   case X86II::MRM0m: case X86II::MRM1m:
3278   case X86II::MRM2m: case X86II::MRM3m:
3279   case X86II::MRM4m: case X86II::MRM5m:
3280   case X86II::MRM6m: case X86II::MRM7m: {
3281
3282     ++FinalSize;
3283     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3284     CurOp += X86AddrNumOperands;
3285
3286     if (CurOp != NumOps) {
3287       const MachineOperand &MO = MI.getOperand(CurOp++);
3288       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3289       if (MO.isImm())
3290         FinalSize += sizeConstant(Size);
3291       else {
3292         bool dword = false;
3293         if (Opcode == X86::MOV64mi32)
3294           dword = true;
3295         if (MO.isGlobal()) {
3296           FinalSize += sizeGlobalAddress(dword);
3297         } else if (MO.isSymbol())
3298           FinalSize += sizeExternalSymbolAddress(dword);
3299         else if (MO.isCPI())
3300           FinalSize += sizeConstPoolAddress(dword);
3301         else if (MO.isJTI())
3302           FinalSize += sizeJumpTableAddress(dword);
3303       }
3304     }
3305     break;
3306   }
3307
3308   case X86II::MRMInitReg:
3309     ++FinalSize;
3310     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3311     FinalSize += sizeRegModRMByte();
3312     ++CurOp;
3313     break;
3314   }
3315
3316   if (!Desc->isVariadic() && CurOp != NumOps) {
3317     std::string msg;
3318     raw_string_ostream Msg(msg);
3319     Msg << "Cannot determine size: " << MI;
3320     llvm_report_error(Msg.str());
3321   }
3322
3323
3324   return FinalSize;
3325 }
3326
3327
3328 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3329   const TargetInstrDesc &Desc = MI->getDesc();
3330   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3331   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3332   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3333   if (Desc.getOpcode() == X86::MOVPC32r)
3334     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3335   return Size;
3336 }
3337
3338 /// getGlobalBaseReg - Return a virtual register initialized with the
3339 /// the global base register value. Output instructions required to
3340 /// initialize the register in the function entry block, if necessary.
3341 ///
3342 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3343   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3344          "X86-64 PIC uses RIP relative addressing");
3345
3346   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3347   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3348   if (GlobalBaseReg != 0)
3349     return GlobalBaseReg;
3350
3351   // Insert the set of GlobalBaseReg into the first MBB of the function
3352   MachineBasicBlock &FirstMBB = MF->front();
3353   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3354   DebugLoc DL = DebugLoc::getUnknownLoc();
3355   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3356   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3357   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3358
3359   const TargetInstrInfo *TII = TM.getInstrInfo();
3360   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3361   // only used in JIT code emission as displacement to pc.
3362   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3363
3364   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3365   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3366   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3367     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3368     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3369     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3370       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3371                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3372   } else {
3373     GlobalBaseReg = PC;
3374   }
3375
3376   X86FI->setGlobalBaseReg(GlobalBaseReg);
3377   return GlobalBaseReg;
3378 }