lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40 }
  41
  42 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  43   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  44     TM(tm), RI(tm, *this) {
  45   SmallVector<unsigned,16> AmbEntries;
  46   static const unsigned OpTbl2Addr[][2] = {
  47     { X86::ADC32ri,     X86::ADC32mi },
  48     { X86::ADC32ri8,    X86::ADC32mi8 },
  49     { X86::ADC32rr,     X86::ADC32mr },
  50     { X86::ADC64ri32,   X86::ADC64mi32 },
  51     { X86::ADC64ri8,    X86::ADC64mi8 },
  52     { X86::ADC64rr,     X86::ADC64mr },
  53     { X86::ADD16ri,     X86::ADD16mi },
  54     { X86::ADD16ri8,    X86::ADD16mi8 },
  55     { X86::ADD16rr,     X86::ADD16mr },
  56     { X86::ADD32ri,     X86::ADD32mi },
  57     { X86::ADD32ri8,    X86::ADD32mi8 },
  58     { X86::ADD32rr,     X86::ADD32mr },
  59     { X86::ADD64ri32,   X86::ADD64mi32 },
  60     { X86::ADD64ri8,    X86::ADD64mi8 },
  61     { X86::ADD64rr,     X86::ADD64mr },
  62     { X86::ADD8ri,      X86::ADD8mi },
  63     { X86::ADD8rr,      X86::ADD8mr },
  64     { X86::AND16ri,     X86::AND16mi },
  65     { X86::AND16ri8,    X86::AND16mi8 },
  66     { X86::AND16rr,     X86::AND16mr },
  67     { X86::AND32ri,     X86::AND32mi },
  68     { X86::AND32ri8,    X86::AND32mi8 },
  69     { X86::AND32rr,     X86::AND32mr },
  70     { X86::AND64ri32,   X86::AND64mi32 },
  71     { X86::AND64ri8,    X86::AND64mi8 },
  72     { X86::AND64rr,     X86::AND64mr },
  73     { X86::AND8ri,      X86::AND8mi },
  74     { X86::AND8rr,      X86::AND8mr },
  75     { X86::DEC16r,      X86::DEC16m },
  76     { X86::DEC32r,      X86::DEC32m },
  77     { X86::DEC64_16r,   X86::DEC64_16m },
  78     { X86::DEC64_32r,   X86::DEC64_32m },
  79     { X86::DEC64r,      X86::DEC64m },
  80     { X86::DEC8r,       X86::DEC8m },
  81     { X86::INC16r,      X86::INC16m },
  82     { X86::INC32r,      X86::INC32m },
  83     { X86::INC64_16r,   X86::INC64_16m },
  84     { X86::INC64_32r,   X86::INC64_32m },
  85     { X86::INC64r,      X86::INC64m },
  86     { X86::INC8r,       X86::INC8m },
  87     { X86::NEG16r,      X86::NEG16m },
  88     { X86::NEG32r,      X86::NEG32m },
  89     { X86::NEG64r,      X86::NEG64m },
  90     { X86::NEG8r,       X86::NEG8m },
  91     { X86::NOT16r,      X86::NOT16m },
  92     { X86::NOT32r,      X86::NOT32m },
  93     { X86::NOT64r,      X86::NOT64m },
  94     { X86::NOT8r,       X86::NOT8m },
  95     { X86::OR16ri,      X86::OR16mi },
  96     { X86::OR16ri8,     X86::OR16mi8 },
  97     { X86::OR16rr,      X86::OR16mr },
  98     { X86::OR32ri,      X86::OR32mi },
  99     { X86::OR32ri8,     X86::OR32mi8 },
 100     { X86::OR32rr,      X86::OR32mr },
 101     { X86::OR64ri32,    X86::OR64mi32 },
 102     { X86::OR64ri8,     X86::OR64mi8 },
 103     { X86::OR64rr,      X86::OR64mr },
 104     { X86::OR8ri,       X86::OR8mi },
 105     { X86::OR8rr,       X86::OR8mr },
 106     { X86::ROL16r1,     X86::ROL16m1 },
 107     { X86::ROL16rCL,    X86::ROL16mCL },
 108     { X86::ROL16ri,     X86::ROL16mi },
 109     { X86::ROL32r1,     X86::ROL32m1 },
 110     { X86::ROL32rCL,    X86::ROL32mCL },
 111     { X86::ROL32ri,     X86::ROL32mi },
 112     { X86::ROL64r1,     X86::ROL64m1 },
 113     { X86::ROL64rCL,    X86::ROL64mCL },
 114     { X86::ROL64ri,     X86::ROL64mi },
 115     { X86::ROL8r1,      X86::ROL8m1 },
 116     { X86::ROL8rCL,     X86::ROL8mCL },
 117     { X86::ROL8ri,      X86::ROL8mi },
 118     { X86::ROR16r1,     X86::ROR16m1 },
 119     { X86::ROR16rCL,    X86::ROR16mCL },
 120     { X86::ROR16ri,     X86::ROR16mi },
 121     { X86::ROR32r1,     X86::ROR32m1 },
 122     { X86::ROR32rCL,    X86::ROR32mCL },
 123     { X86::ROR32ri,     X86::ROR32mi },
 124     { X86::ROR64r1,     X86::ROR64m1 },
 125     { X86::ROR64rCL,    X86::ROR64mCL },
 126     { X86::ROR64ri,     X86::ROR64mi },
 127     { X86::ROR8r1,      X86::ROR8m1 },
 128     { X86::ROR8rCL,     X86::ROR8mCL },
 129     { X86::ROR8ri,      X86::ROR8mi },
 130     { X86::SAR16r1,     X86::SAR16m1 },
 131     { X86::SAR16rCL,    X86::SAR16mCL },
 132     { X86::SAR16ri,     X86::SAR16mi },
 133     { X86::SAR32r1,     X86::SAR32m1 },
 134     { X86::SAR32rCL,    X86::SAR32mCL },
 135     { X86::SAR32ri,     X86::SAR32mi },
 136     { X86::SAR64r1,     X86::SAR64m1 },
 137     { X86::SAR64rCL,    X86::SAR64mCL },
 138     { X86::SAR64ri,     X86::SAR64mi },
 139     { X86::SAR8r1,      X86::SAR8m1 },
 140     { X86::SAR8rCL,     X86::SAR8mCL },
 141     { X86::SAR8ri,      X86::SAR8mi },
 142     { X86::SBB32ri,     X86::SBB32mi },
 143     { X86::SBB32ri8,    X86::SBB32mi8 },
 144     { X86::SBB32rr,     X86::SBB32mr },
 145     { X86::SBB64ri32,   X86::SBB64mi32 },
 146     { X86::SBB64ri8,    X86::SBB64mi8 },
 147     { X86::SBB64rr,     X86::SBB64mr },
 148     { X86::SHL16rCL,    X86::SHL16mCL },
 149     { X86::SHL16ri,     X86::SHL16mi },
 150     { X86::SHL32rCL,    X86::SHL32mCL },
 151     { X86::SHL32ri,     X86::SHL32mi },
 152     { X86::SHL64rCL,    X86::SHL64mCL },
 153     { X86::SHL64ri,     X86::SHL64mi },
 154     { X86::SHL8rCL,     X86::SHL8mCL },
 155     { X86::SHL8ri,      X86::SHL8mi },
 156     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 157     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 158     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 159     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 160     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 161     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 162     { X86::SHR16r1,     X86::SHR16m1 },
 163     { X86::SHR16rCL,    X86::SHR16mCL },
 164     { X86::SHR16ri,     X86::SHR16mi },
 165     { X86::SHR32r1,     X86::SHR32m1 },
 166     { X86::SHR32rCL,    X86::SHR32mCL },
 167     { X86::SHR32ri,     X86::SHR32mi },
 168     { X86::SHR64r1,     X86::SHR64m1 },
 169     { X86::SHR64rCL,    X86::SHR64mCL },
 170     { X86::SHR64ri,     X86::SHR64mi },
 171     { X86::SHR8r1,      X86::SHR8m1 },
 172     { X86::SHR8rCL,     X86::SHR8mCL },
 173     { X86::SHR8ri,      X86::SHR8mi },
 174     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 175     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 176     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 177     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 178     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 179     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 180     { X86::SUB16ri,     X86::SUB16mi },
 181     { X86::SUB16ri8,    X86::SUB16mi8 },
 182     { X86::SUB16rr,     X86::SUB16mr },
 183     { X86::SUB32ri,     X86::SUB32mi },
 184     { X86::SUB32ri8,    X86::SUB32mi8 },
 185     { X86::SUB32rr,     X86::SUB32mr },
 186     { X86::SUB64ri32,   X86::SUB64mi32 },
 187     { X86::SUB64ri8,    X86::SUB64mi8 },
 188     { X86::SUB64rr,     X86::SUB64mr },
 189     { X86::SUB8ri,      X86::SUB8mi },
 190     { X86::SUB8rr,      X86::SUB8mr },
 191     { X86::XOR16ri,     X86::XOR16mi },
 192     { X86::XOR16ri8,    X86::XOR16mi8 },
 193     { X86::XOR16rr,     X86::XOR16mr },
 194     { X86::XOR32ri,     X86::XOR32mi },
 195     { X86::XOR32ri8,    X86::XOR32mi8 },
 196     { X86::XOR32rr,     X86::XOR32mr },
 197     { X86::XOR64ri32,   X86::XOR64mi32 },
 198     { X86::XOR64ri8,    X86::XOR64mi8 },
 199     { X86::XOR64rr,     X86::XOR64mr },
 200     { X86::XOR8ri,      X86::XOR8mi },
 201     { X86::XOR8rr,      X86::XOR8mr }
 202   };
 203
 204   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 205     unsigned RegOp = OpTbl2Addr[i][0];
 206     unsigned MemOp = OpTbl2Addr[i][1];
 207     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 208       assert(false && "Duplicated entries?");
 209     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 210     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 211                                                 std::make_pair(RegOp, AuxInfo))))
 212       AmbEntries.push_back(MemOp);
 213   }
 214
 215   // If the third value is 1, then it's folding either a load or a store.
 216   static const unsigned OpTbl0[][3] = {
 217     { X86::CALL32r,     X86::CALL32m, 1 },
 218     { X86::CALL64r,     X86::CALL64m, 1 },
 219     { X86::CMP16ri,     X86::CMP16mi, 1 },
 220     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 221     { X86::CMP16rr,     X86::CMP16mr, 1 },
 222     { X86::CMP32ri,     X86::CMP32mi, 1 },
 223     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 224     { X86::CMP32rr,     X86::CMP32mr, 1 },
 225     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 226     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 227     { X86::CMP64rr,     X86::CMP64mr, 1 },
 228     { X86::CMP8ri,      X86::CMP8mi, 1 },
 229     { X86::CMP8rr,      X86::CMP8mr, 1 },
 230     { X86::DIV16r,      X86::DIV16m, 1 },
 231     { X86::DIV32r,      X86::DIV32m, 1 },
 232     { X86::DIV64r,      X86::DIV64m, 1 },
 233     { X86::DIV8r,       X86::DIV8m, 1 },
 234     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 235     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 236     { X86::IDIV16r,     X86::IDIV16m, 1 },
 237     { X86::IDIV32r,     X86::IDIV32m, 1 },
 238     { X86::IDIV64r,     X86::IDIV64m, 1 },
 239     { X86::IDIV8r,      X86::IDIV8m, 1 },
 240     { X86::IMUL16r,     X86::IMUL16m, 1 },
 241     { X86::IMUL32r,     X86::IMUL32m, 1 },
 242     { X86::IMUL64r,     X86::IMUL64m, 1 },
 243     { X86::IMUL8r,      X86::IMUL8m, 1 },
 244     { X86::JMP32r,      X86::JMP32m, 1 },
 245     { X86::JMP64r,      X86::JMP64m, 1 },
 246     { X86::MOV16ri,     X86::MOV16mi, 0 },
 247     { X86::MOV16rr,     X86::MOV16mr, 0 },
 248     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 249     { X86::MOV32ri,     X86::MOV32mi, 0 },
 250     { X86::MOV32rr,     X86::MOV32mr, 0 },
 251     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 252     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 253     { X86::MOV64rr,     X86::MOV64mr, 0 },
 254     { X86::MOV8ri,      X86::MOV8mi, 0 },
 255     { X86::MOV8rr,      X86::MOV8mr, 0 },
 256     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 257     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 258     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 259     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 260     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 261     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 262     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 263     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 264     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 265     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 266     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 267     { X86::MUL16r,      X86::MUL16m, 1 },
 268     { X86::MUL32r,      X86::MUL32m, 1 },
 269     { X86::MUL64r,      X86::MUL64m, 1 },
 270     { X86::MUL8r,       X86::MUL8m, 1 },
 271     { X86::SETAEr,      X86::SETAEm, 0 },
 272     { X86::SETAr,       X86::SETAm, 0 },
 273     { X86::SETBEr,      X86::SETBEm, 0 },
 274     { X86::SETBr,       X86::SETBm, 0 },
 275     { X86::SETEr,       X86::SETEm, 0 },
 276     { X86::SETGEr,      X86::SETGEm, 0 },
 277     { X86::SETGr,       X86::SETGm, 0 },
 278     { X86::SETLEr,      X86::SETLEm, 0 },
 279     { X86::SETLr,       X86::SETLm, 0 },
 280     { X86::SETNEr,      X86::SETNEm, 0 },
 281     { X86::SETNPr,      X86::SETNPm, 0 },
 282     { X86::SETNSr,      X86::SETNSm, 0 },
 283     { X86::SETPr,       X86::SETPm, 0 },
 284     { X86::SETSr,       X86::SETSm, 0 },
 285     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 286     { X86::TEST16ri,    X86::TEST16mi, 1 },
 287     { X86::TEST32ri,    X86::TEST32mi, 1 },
 288     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 289     { X86::TEST8ri,     X86::TEST8mi, 1 }
 290   };
 291
 292   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 293     unsigned RegOp = OpTbl0[i][0];
 294     unsigned MemOp = OpTbl0[i][1];
 295     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 296       assert(false && "Duplicated entries?");
 297     unsigned FoldedLoad = OpTbl0[i][2];
 298     // Index 0, folded load or store.
 299     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 300     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 301       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 302                                                std::make_pair(RegOp, AuxInfo))))
 303         AmbEntries.push_back(MemOp);
 304   }
 305
 306   static const unsigned OpTbl1[][2] = {
 307     { X86::CMP16rr,         X86::CMP16rm },
 308     { X86::CMP32rr,         X86::CMP32rm },
 309     { X86::CMP64rr,         X86::CMP64rm },
 310     { X86::CMP8rr,          X86::CMP8rm },
 311     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 312     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 313     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 314     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 315     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 316     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 317     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 318     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 319     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 320     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 321     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 322     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 323     { X86::IMUL16rri,       X86::IMUL16rmi },
 324     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 325     { X86::IMUL32rri,       X86::IMUL32rmi },
 326     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 327     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 328     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 329     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 330     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 331     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 332     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 333     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 334     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 335     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 336     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 337     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 338     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 339     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 340     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 341     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 342     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 343     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 344     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 345     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 346     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 347     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 348     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 349     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 350     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 351     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 352     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 353     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 354     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 355     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 356     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 357     { X86::MOV16rr,         X86::MOV16rm },
 358     { X86::MOV16to16_,      X86::MOV16_rm },
 359     { X86::MOV32rr,         X86::MOV32rm },
 360     { X86::MOV32to32_,      X86::MOV32_rm },
 361     { X86::MOV64rr,         X86::MOV64rm },
 362     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 363     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 364     { X86::MOV8rr,          X86::MOV8rm },
 365     { X86::MOVAPDrr,        X86::MOVAPDrm },
 366     { X86::MOVAPSrr,        X86::MOVAPSrm },
 367     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 368     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 369     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 370     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 371     { X86::MOVSDrr,         X86::MOVSDrm },
 372     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 373     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 374     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 375     { X86::MOVSSrr,         X86::MOVSSrm },
 376     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 377     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 378     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 379     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 380     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 381     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 382     { X86::MOVUPDrr,        X86::MOVUPDrm },
 383     { X86::MOVUPSrr,        X86::MOVUPSrm },
 384     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 385     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 386     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 387     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 388     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 389     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 390     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 391     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 392     { X86::PSHUFDri,        X86::PSHUFDmi },
 393     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 394     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 395     { X86::RCPPSr,          X86::RCPPSm },
 396     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 397     { X86::RSQRTPSr,        X86::RSQRTPSm },
 398     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 399     { X86::RSQRTSSr,        X86::RSQRTSSm },
 400     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 401     { X86::SQRTPDr,         X86::SQRTPDm },
 402     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 403     { X86::SQRTPSr,         X86::SQRTPSm },
 404     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 405     { X86::SQRTSDr,         X86::SQRTSDm },
 406     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 407     { X86::SQRTSSr,         X86::SQRTSSm },
 408     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 409     { X86::TEST16rr,        X86::TEST16rm },
 410     { X86::TEST32rr,        X86::TEST32rm },
 411     { X86::TEST64rr,        X86::TEST64rm },
 412     { X86::TEST8rr,         X86::TEST8rm },
 413     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 414     { X86::UCOMISDrr,       X86::UCOMISDrm },
 415     { X86::UCOMISSrr,       X86::UCOMISSrm }
 416   };
 417
 418   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 419     unsigned RegOp = OpTbl1[i][0];
 420     unsigned MemOp = OpTbl1[i][1];
 421     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 422       assert(false && "Duplicated entries?");
 423     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 424     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 425       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 426                                                std::make_pair(RegOp, AuxInfo))))
 427         AmbEntries.push_back(MemOp);
 428   }
 429
 430   static const unsigned OpTbl2[][2] = {
 431     { X86::ADC32rr,         X86::ADC32rm },
 432     { X86::ADC64rr,         X86::ADC64rm },
 433     { X86::ADD16rr,         X86::ADD16rm },
 434     { X86::ADD32rr,         X86::ADD32rm },
 435     { X86::ADD64rr,         X86::ADD64rm },
 436     { X86::ADD8rr,          X86::ADD8rm },
 437     { X86::ADDPDrr,         X86::ADDPDrm },
 438     { X86::ADDPSrr,         X86::ADDPSrm },
 439     { X86::ADDSDrr,         X86::ADDSDrm },
 440     { X86::ADDSSrr,         X86::ADDSSrm },
 441     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 442     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 443     { X86::AND16rr,         X86::AND16rm },
 444     { X86::AND32rr,         X86::AND32rm },
 445     { X86::AND64rr,         X86::AND64rm },
 446     { X86::AND8rr,          X86::AND8rm },
 447     { X86::ANDNPDrr,        X86::ANDNPDrm },
 448     { X86::ANDNPSrr,        X86::ANDNPSrm },
 449     { X86::ANDPDrr,         X86::ANDPDrm },
 450     { X86::ANDPSrr,         X86::ANDPSrm },
 451     { X86::CMOVA16rr,       X86::CMOVA16rm },
 452     { X86::CMOVA32rr,       X86::CMOVA32rm },
 453     { X86::CMOVA64rr,       X86::CMOVA64rm },
 454     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 455     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 456     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 457     { X86::CMOVB16rr,       X86::CMOVB16rm },
 458     { X86::CMOVB32rr,       X86::CMOVB32rm },
 459     { X86::CMOVB64rr,       X86::CMOVB64rm },
 460     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 461     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 462     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 463     { X86::CMOVE16rr,       X86::CMOVE16rm },
 464     { X86::CMOVE32rr,       X86::CMOVE32rm },
 465     { X86::CMOVE64rr,       X86::CMOVE64rm },
 466     { X86::CMOVG16rr,       X86::CMOVG16rm },
 467     { X86::CMOVG32rr,       X86::CMOVG32rm },
 468     { X86::CMOVG64rr,       X86::CMOVG64rm },
 469     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 470     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 471     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 472     { X86::CMOVL16rr,       X86::CMOVL16rm },
 473     { X86::CMOVL32rr,       X86::CMOVL32rm },
 474     { X86::CMOVL64rr,       X86::CMOVL64rm },
 475     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 476     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 477     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 478     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 479     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 480     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 481     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 482     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 483     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 484     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 485     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 486     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 487     { X86::CMOVP16rr,       X86::CMOVP16rm },
 488     { X86::CMOVP32rr,       X86::CMOVP32rm },
 489     { X86::CMOVP64rr,       X86::CMOVP64rm },
 490     { X86::CMOVS16rr,       X86::CMOVS16rm },
 491     { X86::CMOVS32rr,       X86::CMOVS32rm },
 492     { X86::CMOVS64rr,       X86::CMOVS64rm },
 493     { X86::CMPPDrri,        X86::CMPPDrmi },
 494     { X86::CMPPSrri,        X86::CMPPSrmi },
 495     { X86::CMPSDrr,         X86::CMPSDrm },
 496     { X86::CMPSSrr,         X86::CMPSSrm },
 497     { X86::DIVPDrr,         X86::DIVPDrm },
 498     { X86::DIVPSrr,         X86::DIVPSrm },
 499     { X86::DIVSDrr,         X86::DIVSDrm },
 500     { X86::DIVSSrr,         X86::DIVSSrm },
 501     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 502     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 503     { X86::FsANDPDrr,       X86::FsANDPDrm },
 504     { X86::FsANDPSrr,       X86::FsANDPSrm },
 505     { X86::FsORPDrr,        X86::FsORPDrm },
 506     { X86::FsORPSrr,        X86::FsORPSrm },
 507     { X86::FsXORPDrr,       X86::FsXORPDrm },
 508     { X86::FsXORPSrr,       X86::FsXORPSrm },
 509     { X86::HADDPDrr,        X86::HADDPDrm },
 510     { X86::HADDPSrr,        X86::HADDPSrm },
 511     { X86::HSUBPDrr,        X86::HSUBPDrm },
 512     { X86::HSUBPSrr,        X86::HSUBPSrm },
 513     { X86::IMUL16rr,        X86::IMUL16rm },
 514     { X86::IMUL32rr,        X86::IMUL32rm },
 515     { X86::IMUL64rr,        X86::IMUL64rm },
 516     { X86::MAXPDrr,         X86::MAXPDrm },
 517     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 518     { X86::MAXPSrr,         X86::MAXPSrm },
 519     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 520     { X86::MAXSDrr,         X86::MAXSDrm },
 521     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 522     { X86::MAXSSrr,         X86::MAXSSrm },
 523     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 524     { X86::MINPDrr,         X86::MINPDrm },
 525     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 526     { X86::MINPSrr,         X86::MINPSrm },
 527     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 528     { X86::MINSDrr,         X86::MINSDrm },
 529     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 530     { X86::MINSSrr,         X86::MINSSrm },
 531     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 532     { X86::MULPDrr,         X86::MULPDrm },
 533     { X86::MULPSrr,         X86::MULPSrm },
 534     { X86::MULSDrr,         X86::MULSDrm },
 535     { X86::MULSSrr,         X86::MULSSrm },
 536     { X86::OR16rr,          X86::OR16rm },
 537     { X86::OR32rr,          X86::OR32rm },
 538     { X86::OR64rr,          X86::OR64rm },
 539     { X86::OR8rr,           X86::OR8rm },
 540     { X86::ORPDrr,          X86::ORPDrm },
 541     { X86::ORPSrr,          X86::ORPSrm },
 542     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 543     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 544     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 545     { X86::PADDBrr,         X86::PADDBrm },
 546     { X86::PADDDrr,         X86::PADDDrm },
 547     { X86::PADDQrr,         X86::PADDQrm },
 548     { X86::PADDSBrr,        X86::PADDSBrm },
 549     { X86::PADDSWrr,        X86::PADDSWrm },
 550     { X86::PADDWrr,         X86::PADDWrm },
 551     { X86::PANDNrr,         X86::PANDNrm },
 552     { X86::PANDrr,          X86::PANDrm },
 553     { X86::PAVGBrr,         X86::PAVGBrm },
 554     { X86::PAVGWrr,         X86::PAVGWrm },
 555     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 556     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 557     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 558     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 559     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 560     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 561     { X86::PINSRWrri,       X86::PINSRWrmi },
 562     { X86::PMADDWDrr,       X86::PMADDWDrm },
 563     { X86::PMAXSWrr,        X86::PMAXSWrm },
 564     { X86::PMAXUBrr,        X86::PMAXUBrm },
 565     { X86::PMINSWrr,        X86::PMINSWrm },
 566     { X86::PMINUBrr,        X86::PMINUBrm },
 567     { X86::PMULHUWrr,       X86::PMULHUWrm },
 568     { X86::PMULHWrr,        X86::PMULHWrm },
 569     { X86::PMULLWrr,        X86::PMULLWrm },
 570     { X86::PMULUDQrr,       X86::PMULUDQrm },
 571     { X86::PORrr,           X86::PORrm },
 572     { X86::PSADBWrr,        X86::PSADBWrm },
 573     { X86::PSLLDrr,         X86::PSLLDrm },
 574     { X86::PSLLQrr,         X86::PSLLQrm },
 575     { X86::PSLLWrr,         X86::PSLLWrm },
 576     { X86::PSRADrr,         X86::PSRADrm },
 577     { X86::PSRAWrr,         X86::PSRAWrm },
 578     { X86::PSRLDrr,         X86::PSRLDrm },
 579     { X86::PSRLQrr,         X86::PSRLQrm },
 580     { X86::PSRLWrr,         X86::PSRLWrm },
 581     { X86::PSUBBrr,         X86::PSUBBrm },
 582     { X86::PSUBDrr,         X86::PSUBDrm },
 583     { X86::PSUBSBrr,        X86::PSUBSBrm },
 584     { X86::PSUBSWrr,        X86::PSUBSWrm },
 585     { X86::PSUBWrr,         X86::PSUBWrm },
 586     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 587     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 588     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 589     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 590     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 591     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 592     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 593     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 594     { X86::PXORrr,          X86::PXORrm },
 595     { X86::SBB32rr,         X86::SBB32rm },
 596     { X86::SBB64rr,         X86::SBB64rm },
 597     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 598     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 599     { X86::SUB16rr,         X86::SUB16rm },
 600     { X86::SUB32rr,         X86::SUB32rm },
 601     { X86::SUB64rr,         X86::SUB64rm },
 602     { X86::SUB8rr,          X86::SUB8rm },
 603     { X86::SUBPDrr,         X86::SUBPDrm },
 604     { X86::SUBPSrr,         X86::SUBPSrm },
 605     { X86::SUBSDrr,         X86::SUBSDrm },
 606     { X86::SUBSSrr,         X86::SUBSSrm },
 607     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 608     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 609     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 610     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 611     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 612     { X86::XOR16rr,         X86::XOR16rm },
 613     { X86::XOR32rr,         X86::XOR32rm },
 614     { X86::XOR64rr,         X86::XOR64rm },
 615     { X86::XOR8rr,          X86::XOR8rm },
 616     { X86::XORPDrr,         X86::XORPDrm },
 617     { X86::XORPSrr,         X86::XORPSrm }
 618   };
 619
 620   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 621     unsigned RegOp = OpTbl2[i][0];
 622     unsigned MemOp = OpTbl2[i][1];
 623     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 624       assert(false && "Duplicated entries?");
 625     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 626     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 627                                                std::make_pair(RegOp, AuxInfo))))
 628       AmbEntries.push_back(MemOp);
 629   }
 630
 631   // Remove ambiguous entries.
 632   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 633 }
 634
 635 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 636                                unsigned& sourceReg,
 637                                unsigned& destReg) const {
 638   switch (MI.getOpcode()) {
 639   default:
 640     return false;
 641   case X86::MOV8rr:
 642   case X86::MOV16rr:
 643   case X86::MOV32rr:
 644   case X86::MOV64rr:
 645   case X86::MOV16to16_:
 646   case X86::MOV32to32_:
 647   case X86::MOVSSrr:
 648   case X86::MOVSDrr:
 649
 650   // FP Stack register class copies
 651   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 652   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 653   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 654
 655   case X86::FsMOVAPSrr:
 656   case X86::FsMOVAPDrr:
 657   case X86::MOVAPSrr:
 658   case X86::MOVAPDrr:
 659   case X86::MOVSS2PSrr:
 660   case X86::MOVSD2PDrr:
 661   case X86::MOVPS2SSrr:
 662   case X86::MOVPD2SDrr:
 663   case X86::MMX_MOVD64rr:
 664   case X86::MMX_MOVQ64rr:
 665     assert(MI.getNumOperands() >= 2 &&
 666            MI.getOperand(0).isRegister() &&
 667            MI.getOperand(1).isRegister() &&
 668            "invalid register-register move instruction");
 669     sourceReg = MI.getOperand(1).getReg();
 670     destReg = MI.getOperand(0).getReg();
 671     return true;
 672   }
 673 }
 674
 675 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 676                                            int &FrameIndex) const {
 677   switch (MI->getOpcode()) {
 678   default: break;
 679   case X86::MOV8rm:
 680   case X86::MOV16rm:
 681   case X86::MOV16_rm:
 682   case X86::MOV32rm:
 683   case X86::MOV32_rm:
 684   case X86::MOV64rm:
 685   case X86::LD_Fp64m:
 686   case X86::MOVSSrm:
 687   case X86::MOVSDrm:
 688   case X86::MOVAPSrm:
 689   case X86::MOVAPDrm:
 690   case X86::MMX_MOVD64rm:
 691   case X86::MMX_MOVQ64rm:
 692     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 693         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 694         MI->getOperand(2).getImm() == 1 &&
 695         MI->getOperand(3).getReg() == 0 &&
 696         MI->getOperand(4).getImm() == 0) {
 697       FrameIndex = MI->getOperand(1).getIndex();
 698       return MI->getOperand(0).getReg();
 699     }
 700     break;
 701   }
 702   return 0;
 703 }
 704
 705 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 706                                           int &FrameIndex) const {
 707   switch (MI->getOpcode()) {
 708   default: break;
 709   case X86::MOV8mr:
 710   case X86::MOV16mr:
 711   case X86::MOV16_mr:
 712   case X86::MOV32mr:
 713   case X86::MOV32_mr:
 714   case X86::MOV64mr:
 715   case X86::ST_FpP64m:
 716   case X86::MOVSSmr:
 717   case X86::MOVSDmr:
 718   case X86::MOVAPSmr:
 719   case X86::MOVAPDmr:
 720   case X86::MMX_MOVD64mr:
 721   case X86::MMX_MOVQ64mr:
 722   case X86::MMX_MOVNTQmr:
 723     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 724         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 725         MI->getOperand(1).getImm() == 1 &&
 726         MI->getOperand(2).getReg() == 0 &&
 727         MI->getOperand(3).getImm() == 0) {
 728       FrameIndex = MI->getOperand(0).getIndex();
 729       return MI->getOperand(4).getReg();
 730     }
 731     break;
 732   }
 733   return 0;
 734 }
 735
 736
 737 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 738 /// X86::MOVPC32r.
 739 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 740   bool isPICBase = false;
 741   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 742          E = MRI.def_end(); I != E; ++I) {
 743     MachineInstr *DefMI = I.getOperand().getParent();
 744     if (DefMI->getOpcode() != X86::MOVPC32r)
 745       return false;
 746     assert(!isPICBase && "More than one PIC base?");
 747     isPICBase = true;
 748   }
 749   return isPICBase;
 750 }
 751
 752 /// isGVStub - Return true if the GV requires an extra load to get the
 753 /// real address.
 754 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 755   return false;
 756   /* Temporarily disabled.
 757   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 758   */
 759 }
 760
 761 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 762   switch (MI->getOpcode()) {
 763   default: break;
 764     case X86::MOV8rm:
 765     case X86::MOV16rm:
 766     case X86::MOV16_rm:
 767     case X86::MOV32rm:
 768     case X86::MOV32_rm:
 769     case X86::MOV64rm:
 770     case X86::LD_Fp64m:
 771     case X86::MOVSSrm:
 772     case X86::MOVSDrm:
 773     case X86::MOVAPSrm:
 774     case X86::MOVAPDrm:
 775     case X86::MMX_MOVD64rm:
 776     case X86::MMX_MOVQ64rm: {
 777       // Loads from constant pools are trivially rematerializable.
 778       if (MI->getOperand(1).isReg() &&
 779           MI->getOperand(2).isImm() &&
 780           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 781           (MI->getOperand(4).isCPI() ||
 782            (MI->getOperand(4).isGlobal() &&
 783             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 784         unsigned BaseReg = MI->getOperand(1).getReg();
 785         if (BaseReg == 0)
 786           return true;
 787         // Allow re-materialization of PIC load.
 788         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 789         bool isPICBase = false;
 790         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 791                E = MRI.def_end(); I != E; ++I) {
 792           MachineInstr *DefMI = I.getOperand().getParent();
 793           if (DefMI->getOpcode() != X86::MOVPC32r)
 794             return false;
 795           assert(!isPICBase && "More than one PIC base?");
 796           isPICBase = true;
 797         }
 798         return isPICBase;
 799       }
 800       return false;
 801     }
 802
 803      case X86::LEA32r:
 804      case X86::LEA64r: {
 805        if (MI->getOperand(1).isReg() &&
 806            MI->getOperand(2).isImm() &&
 807            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 808            !MI->getOperand(4).isReg()) {
 809          // lea fi#, lea GV, etc. are all rematerializable.
 810          unsigned BaseReg = MI->getOperand(1).getReg();
 811          if (BaseReg == 0)
 812            return true;
 813          // Allow re-materialization of lea PICBase + x.
 814          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 815          return regIsPICBase(BaseReg, MRI);
 816        }
 817        return false;
 818      }
 819   }
 820
 821   // All other instructions marked M_REMATERIALIZABLE are always trivially
 822   // rematerializable.
 823   return true;
 824 }
 825
 826 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 827                                  MachineBasicBlock::iterator I,
 828                                  unsigned DestReg,
 829                                  const MachineInstr *Orig) const {
 830   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 831   // Re-materialize them as movri instructions to avoid side effects.
 832   switch (Orig->getOpcode()) {
 833   case X86::MOV8r0:
 834     BuildMI(MBB, I, get(X86::MOV8ri), DestReg).addImm(0);
 835     break;
 836   case X86::MOV16r0:
 837     BuildMI(MBB, I, get(X86::MOV16ri), DestReg).addImm(0);
 838     break;
 839   case X86::MOV32r0:
 840     BuildMI(MBB, I, get(X86::MOV32ri), DestReg).addImm(0);
 841     break;
 842   case X86::MOV64r0:
 843     BuildMI(MBB, I, get(X86::MOV64ri32), DestReg).addImm(0);
 844     break;
 845   default: {
 846     MachineInstr *MI = Orig->clone();
 847     MI->getOperand(0).setReg(DestReg);
 848     MBB.insert(I, MI);
 849     break;
 850   }
 851   }
 852 }
 853
 854 /// isInvariantLoad - Return true if the specified instruction (which is marked
 855 /// mayLoad) is loading from a location whose value is invariant across the
 856 /// function.  For example, loading a value from the constant pool or from
 857 /// from the argument area of a function if it does not change.  This should
 858 /// only return true of *all* loads the instruction does are invariant (if it
 859 /// does multiple loads).
 860 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 861   // This code cares about loads from three cases: constant pool entries,
 862   // invariant argument slots, and global stubs.  In order to handle these cases
 863   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 864   // operand and base our analysis on it.  This is safe because the address of
 865   // none of these three cases is ever used as anything other than a load base
 866   // and X86 doesn't have any instructions that load from multiple places.
 867
 868   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 869     const MachineOperand &MO = MI->getOperand(i);
 870     // Loads from constant pools are trivially invariant.
 871     if (MO.isCPI())
 872       return true;
 873
 874     if (MO.isGlobal())
 875       return isGVStub(MO.getGlobal(), TM);
 876
 877     // If this is a load from an invariant stack slot, the load is a constant.
 878     if (MO.isFI()) {
 879       const MachineFrameInfo &MFI =
 880         *MI->getParent()->getParent()->getFrameInfo();
 881       int Idx = MO.getIndex();
 882       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 883     }
 884   }
 885
 886   // All other instances of these instructions are presumed to have other
 887   // issues.
 888   return false;
 889 }
 890
 891 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 892 /// is not marked dead.
 893 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 894   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 895     MachineOperand &MO = MI->getOperand(i);
 896     if (MO.isRegister() && MO.isDef() &&
 897         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 898       return true;
 899     }
 900   }
 901   return false;
 902 }
 903
 904 /// convertToThreeAddress - This method must be implemented by targets that
 905 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 906 /// may be able to convert a two-address instruction into a true
 907 /// three-address instruction on demand.  This allows the X86 target (for
 908 /// example) to convert ADD and SHL instructions into LEA instructions if they
 909 /// would require register copies due to two-addressness.
 910 ///
 911 /// This method returns a null pointer if the transformation cannot be
 912 /// performed, otherwise it returns the new instruction.
 913 ///
 914 MachineInstr *
 915 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 916                                     MachineBasicBlock::iterator &MBBI,
 917                                     LiveVariables &LV) const {
 918   MachineInstr *MI = MBBI;
 919   // All instructions input are two-addr instructions.  Get the known operands.
 920   unsigned Dest = MI->getOperand(0).getReg();
 921   unsigned Src = MI->getOperand(1).getReg();
 922
 923   MachineInstr *NewMI = NULL;
 924   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 925   // we have better subtarget support, enable the 16-bit LEA generation here.
 926   bool DisableLEA16 = true;
 927
 928   unsigned MIOpc = MI->getOpcode();
 929   switch (MIOpc) {
 930   case X86::SHUFPSrri: {
 931     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 932     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 933
 934     unsigned A = MI->getOperand(0).getReg();
 935     unsigned B = MI->getOperand(1).getReg();
 936     unsigned C = MI->getOperand(2).getReg();
 937     unsigned M = MI->getOperand(3).getImm();
 938     if (B != C) return 0;
 939     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 940     break;
 941   }
 942   case X86::SHL64ri: {
 943     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 944     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 945     // the flags produced by a shift yet, so this is safe.
 946     unsigned Dest = MI->getOperand(0).getReg();
 947     unsigned Src = MI->getOperand(1).getReg();
 948     unsigned ShAmt = MI->getOperand(2).getImm();
 949     if (ShAmt == 0 || ShAmt >= 4) return 0;
 950
 951     NewMI = BuildMI(get(X86::LEA64r), Dest)
 952       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 953     break;
 954   }
 955   case X86::SHL32ri: {
 956     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 957     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 958     // the flags produced by a shift yet, so this is safe.
 959     unsigned Dest = MI->getOperand(0).getReg();
 960     unsigned Src = MI->getOperand(1).getReg();
 961     unsigned ShAmt = MI->getOperand(2).getImm();
 962     if (ShAmt == 0 || ShAmt >= 4) return 0;
 963
 964     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 965       X86::LEA64_32r : X86::LEA32r;
 966     NewMI = BuildMI(get(Opc), Dest)
 967       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 968     break;
 969   }
 970   case X86::SHL16ri: {
 971     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 972     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 973     // the flags produced by a shift yet, so this is safe.
 974     unsigned Dest = MI->getOperand(0).getReg();
 975     unsigned Src = MI->getOperand(1).getReg();
 976     unsigned ShAmt = MI->getOperand(2).getImm();
 977     if (ShAmt == 0 || ShAmt >= 4) return 0;
 978
 979     if (DisableLEA16) {
 980       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 981       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 982       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 983         ? X86::LEA64_32r : X86::LEA32r;
 984       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 985       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 986
 987       // Build and insert into an implicit UNDEF value. This is OK because
 988       // well be shifting and then extracting the lower 16-bits.
 989       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
 990
 991       MachineInstr *Ins =
 992        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
 993                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
 994
 995       NewMI = BuildMI(get(Opc), leaOutReg)
 996         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 997
 998       MachineInstr *Ext =
 999         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
1000          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
1001       Ext->copyKillDeadInfo(MI);
1002
1003       MFI->insert(MBBI, Undef);
1004       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1005       LV.instructionChanged(MI, NewMI);  // Update live variables
1006       LV.addVirtualRegisterKilled(leaInReg, NewMI);
1007       MFI->insert(MBBI, NewMI);          // Insert the new inst
1008       LV.addVirtualRegisterKilled(leaOutReg, Ext);
1009       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1010       return Ext;
1011     } else {
1012       NewMI = BuildMI(get(X86::LEA16r), Dest)
1013         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1014     }
1015     break;
1016   }
1017   default: {
1018     // The following opcodes also sets the condition code register(s). Only
1019     // convert them to equivalent lea if the condition code register def's
1020     // are dead!
1021     if (hasLiveCondCodeDef(MI))
1022       return 0;
1023
1024     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1025     switch (MIOpc) {
1026     default: return 0;
1027     case X86::INC64r:
1028     case X86::INC32r: {
1029       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1030       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1031         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1032       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1033       break;
1034     }
1035     case X86::INC16r:
1036     case X86::INC64_16r:
1037       if (DisableLEA16) return 0;
1038       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1039       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1040       break;
1041     case X86::DEC64r:
1042     case X86::DEC32r: {
1043       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1044       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1045         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1046       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1047       break;
1048     }
1049     case X86::DEC16r:
1050     case X86::DEC64_16r:
1051       if (DisableLEA16) return 0;
1052       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1053       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1054       break;
1055     case X86::ADD64rr:
1056     case X86::ADD32rr: {
1057       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1058       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1059         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1060       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1061                         MI->getOperand(2).getReg());
1062       break;
1063     }
1064     case X86::ADD16rr:
1065       if (DisableLEA16) return 0;
1066       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1067       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1068                         MI->getOperand(2).getReg());
1069       break;
1070     case X86::ADD64ri32:
1071     case X86::ADD64ri8:
1072       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1073       if (MI->getOperand(2).isImmediate())
1074         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1075                              MI->getOperand(2).getImm());
1076       break;
1077     case X86::ADD32ri:
1078     case X86::ADD32ri8:
1079       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1080       if (MI->getOperand(2).isImmediate()) {
1081         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1082         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1083                              MI->getOperand(2).getImm());
1084       }
1085       break;
1086     case X86::ADD16ri:
1087     case X86::ADD16ri8:
1088       if (DisableLEA16) return 0;
1089       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1090       if (MI->getOperand(2).isImmediate())
1091         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1092                              MI->getOperand(2).getImm());
1093       break;
1094     case X86::SHL16ri:
1095       if (DisableLEA16) return 0;
1096     case X86::SHL32ri:
1097     case X86::SHL64ri: {
1098       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1099              "Unknown shl instruction!");
1100       unsigned ShAmt = MI->getOperand(2).getImm();
1101       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1102         X86AddressMode AM;
1103         AM.Scale = 1 << ShAmt;
1104         AM.IndexReg = Src;
1105         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1106           : (MIOpc == X86::SHL32ri
1107              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1108         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1109       }
1110       break;
1111     }
1112     }
1113   }
1114   }
1115
1116   if (!NewMI) return 0;
1117
1118   NewMI->copyKillDeadInfo(MI);
1119   LV.instructionChanged(MI, NewMI);  // Update live variables
1120   MFI->insert(MBBI, NewMI);          // Insert the new inst
1121   return NewMI;
1122 }
1123
1124 /// commuteInstruction - We have a few instructions that must be hacked on to
1125 /// commute them.
1126 ///
1127 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1128   switch (MI->getOpcode()) {
1129   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1130   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1131   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1132   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1133   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1134   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1135     unsigned Opc;
1136     unsigned Size;
1137     switch (MI->getOpcode()) {
1138     default: assert(0 && "Unreachable!");
1139     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1140     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1141     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1142     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1143     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1144     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1145     }
1146     unsigned Amt = MI->getOperand(3).getImm();
1147     unsigned A = MI->getOperand(0).getReg();
1148     unsigned B = MI->getOperand(1).getReg();
1149     unsigned C = MI->getOperand(2).getReg();
1150     bool BisKill = MI->getOperand(1).isKill();
1151     bool CisKill = MI->getOperand(2).isKill();
1152     // If machine instrs are no longer in two-address forms, update
1153     // destination register as well.
1154     if (A == B) {
1155       // Must be two address instruction!
1156       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1157              "Expecting a two-address instruction!");
1158       A = C;
1159       CisKill = false;
1160     }
1161     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1162       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1163   }
1164   case X86::CMOVB16rr:
1165   case X86::CMOVB32rr:
1166   case X86::CMOVB64rr:
1167   case X86::CMOVAE16rr:
1168   case X86::CMOVAE32rr:
1169   case X86::CMOVAE64rr:
1170   case X86::CMOVE16rr:
1171   case X86::CMOVE32rr:
1172   case X86::CMOVE64rr:
1173   case X86::CMOVNE16rr:
1174   case X86::CMOVNE32rr:
1175   case X86::CMOVNE64rr:
1176   case X86::CMOVBE16rr:
1177   case X86::CMOVBE32rr:
1178   case X86::CMOVBE64rr:
1179   case X86::CMOVA16rr:
1180   case X86::CMOVA32rr:
1181   case X86::CMOVA64rr:
1182   case X86::CMOVL16rr:
1183   case X86::CMOVL32rr:
1184   case X86::CMOVL64rr:
1185   case X86::CMOVGE16rr:
1186   case X86::CMOVGE32rr:
1187   case X86::CMOVGE64rr:
1188   case X86::CMOVLE16rr:
1189   case X86::CMOVLE32rr:
1190   case X86::CMOVLE64rr:
1191   case X86::CMOVG16rr:
1192   case X86::CMOVG32rr:
1193   case X86::CMOVG64rr:
1194   case X86::CMOVS16rr:
1195   case X86::CMOVS32rr:
1196   case X86::CMOVS64rr:
1197   case X86::CMOVNS16rr:
1198   case X86::CMOVNS32rr:
1199   case X86::CMOVNS64rr:
1200   case X86::CMOVP16rr:
1201   case X86::CMOVP32rr:
1202   case X86::CMOVP64rr:
1203   case X86::CMOVNP16rr:
1204   case X86::CMOVNP32rr:
1205   case X86::CMOVNP64rr: {
1206     unsigned Opc = 0;
1207     switch (MI->getOpcode()) {
1208     default: break;
1209     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1210     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1211     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1212     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1213     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1214     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1215     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1216     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1217     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1218     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1219     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1220     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1221     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1222     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1223     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1224     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1225     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1226     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1227     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1228     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1229     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1230     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1231     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1232     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1233     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1234     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1235     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1236     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1237     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1238     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1239     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1240     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1241     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1242     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1243     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1244     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1245     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1246     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1247     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1248     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1249     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1250     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1251     }
1252
1253     MI->setDesc(get(Opc));
1254     // Fallthrough intended.
1255   }
1256   default:
1257     return TargetInstrInfoImpl::commuteInstruction(MI);
1258   }
1259 }
1260
1261 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1262   switch (BrOpc) {
1263   default: return X86::COND_INVALID;
1264   case X86::JE:  return X86::COND_E;
1265   case X86::JNE: return X86::COND_NE;
1266   case X86::JL:  return X86::COND_L;
1267   case X86::JLE: return X86::COND_LE;
1268   case X86::JG:  return X86::COND_G;
1269   case X86::JGE: return X86::COND_GE;
1270   case X86::JB:  return X86::COND_B;
1271   case X86::JBE: return X86::COND_BE;
1272   case X86::JA:  return X86::COND_A;
1273   case X86::JAE: return X86::COND_AE;
1274   case X86::JS:  return X86::COND_S;
1275   case X86::JNS: return X86::COND_NS;
1276   case X86::JP:  return X86::COND_P;
1277   case X86::JNP: return X86::COND_NP;
1278   case X86::JO:  return X86::COND_O;
1279   case X86::JNO: return X86::COND_NO;
1280   }
1281 }
1282
1283 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1284   switch (CC) {
1285   default: assert(0 && "Illegal condition code!");
1286   case X86::COND_E:  return X86::JE;
1287   case X86::COND_NE: return X86::JNE;
1288   case X86::COND_L:  return X86::JL;
1289   case X86::COND_LE: return X86::JLE;
1290   case X86::COND_G:  return X86::JG;
1291   case X86::COND_GE: return X86::JGE;
1292   case X86::COND_B:  return X86::JB;
1293   case X86::COND_BE: return X86::JBE;
1294   case X86::COND_A:  return X86::JA;
1295   case X86::COND_AE: return X86::JAE;
1296   case X86::COND_S:  return X86::JS;
1297   case X86::COND_NS: return X86::JNS;
1298   case X86::COND_P:  return X86::JP;
1299   case X86::COND_NP: return X86::JNP;
1300   case X86::COND_O:  return X86::JO;
1301   case X86::COND_NO: return X86::JNO;
1302   }
1303 }
1304
1305 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1306 /// e.g. turning COND_E to COND_NE.
1307 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1308   switch (CC) {
1309   default: assert(0 && "Illegal condition code!");
1310   case X86::COND_E:  return X86::COND_NE;
1311   case X86::COND_NE: return X86::COND_E;
1312   case X86::COND_L:  return X86::COND_GE;
1313   case X86::COND_LE: return X86::COND_G;
1314   case X86::COND_G:  return X86::COND_LE;
1315   case X86::COND_GE: return X86::COND_L;
1316   case X86::COND_B:  return X86::COND_AE;
1317   case X86::COND_BE: return X86::COND_A;
1318   case X86::COND_A:  return X86::COND_BE;
1319   case X86::COND_AE: return X86::COND_B;
1320   case X86::COND_S:  return X86::COND_NS;
1321   case X86::COND_NS: return X86::COND_S;
1322   case X86::COND_P:  return X86::COND_NP;
1323   case X86::COND_NP: return X86::COND_P;
1324   case X86::COND_O:  return X86::COND_NO;
1325   case X86::COND_NO: return X86::COND_O;
1326   }
1327 }
1328
1329 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1330   const TargetInstrDesc &TID = MI->getDesc();
1331   if (!TID.isTerminator()) return false;
1332
1333   // Conditional branch is a special case.
1334   if (TID.isBranch() && !TID.isBarrier())
1335     return true;
1336   if (!TID.isPredicable())
1337     return true;
1338   return !isPredicated(MI);
1339 }
1340
1341 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1342 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1343                                                const X86InstrInfo &TII) {
1344   if (MI->getOpcode() == X86::FP_REG_KILL)
1345     return false;
1346   return TII.isUnpredicatedTerminator(MI);
1347 }
1348
1349 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1350                                  MachineBasicBlock *&TBB,
1351                                  MachineBasicBlock *&FBB,
1352                                  std::vector<MachineOperand> &Cond) const {
1353   // If the block has no terminators, it just falls into the block after it.
1354   MachineBasicBlock::iterator I = MBB.end();
1355   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1356     return false;
1357
1358   // Get the last instruction in the block.
1359   MachineInstr *LastInst = I;
1360
1361   // If there is only one terminator instruction, process it.
1362   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1363     if (!LastInst->getDesc().isBranch())
1364       return true;
1365
1366     // If the block ends with a branch there are 3 possibilities:
1367     // it's an unconditional, conditional, or indirect branch.
1368
1369     if (LastInst->getOpcode() == X86::JMP) {
1370       TBB = LastInst->getOperand(0).getMBB();
1371       return false;
1372     }
1373     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1374     if (BranchCode == X86::COND_INVALID)
1375       return true;  // Can't handle indirect branch.
1376
1377     // Otherwise, block ends with fall-through condbranch.
1378     TBB = LastInst->getOperand(0).getMBB();
1379     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1380     return false;
1381   }
1382
1383   // Get the instruction before it if it's a terminator.
1384   MachineInstr *SecondLastInst = I;
1385
1386   // If there are three terminators, we don't know what sort of block this is.
1387   if (SecondLastInst && I != MBB.begin() &&
1388       isBrAnalysisUnpredicatedTerminator(--I, *this))
1389     return true;
1390
1391   // If the block ends with X86::JMP and a conditional branch, handle it.
1392   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1393   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1394     TBB = SecondLastInst->getOperand(0).getMBB();
1395     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1396     FBB = LastInst->getOperand(0).getMBB();
1397     return false;
1398   }
1399
1400   // If the block ends with two X86::JMPs, handle it.  The second one is not
1401   // executed, so remove it.
1402   if (SecondLastInst->getOpcode() == X86::JMP &&
1403       LastInst->getOpcode() == X86::JMP) {
1404     TBB = SecondLastInst->getOperand(0).getMBB();
1405     I = LastInst;
1406     I->eraseFromParent();
1407     return false;
1408   }
1409
1410   // Otherwise, can't handle this.
1411   return true;
1412 }
1413
1414 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1415   MachineBasicBlock::iterator I = MBB.end();
1416   if (I == MBB.begin()) return 0;
1417   --I;
1418   if (I->getOpcode() != X86::JMP &&
1419       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1420     return 0;
1421
1422   // Remove the branch.
1423   I->eraseFromParent();
1424
1425   I = MBB.end();
1426
1427   if (I == MBB.begin()) return 1;
1428   --I;
1429   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1430     return 1;
1431
1432   // Remove the branch.
1433   I->eraseFromParent();
1434   return 2;
1435 }
1436
1437 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1438                                                      MachineOperand &MO) {
1439   if (MO.isRegister())
1440     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1441                      false, false, MO.getSubReg());
1442   else if (MO.isImmediate())
1443     MIB = MIB.addImm(MO.getImm());
1444   else if (MO.isFrameIndex())
1445     MIB = MIB.addFrameIndex(MO.getIndex());
1446   else if (MO.isGlobalAddress())
1447     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1448   else if (MO.isConstantPoolIndex())
1449     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1450   else if (MO.isJumpTableIndex())
1451     MIB = MIB.addJumpTableIndex(MO.getIndex());
1452   else if (MO.isExternalSymbol())
1453     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1454   else
1455     assert(0 && "Unknown operand for X86InstrAddOperand!");
1456
1457   return MIB;
1458 }
1459
1460 unsigned
1461 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1462                            MachineBasicBlock *FBB,
1463                            const std::vector<MachineOperand> &Cond) const {
1464   // Shouldn't be a fall through.
1465   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1466   assert((Cond.size() == 1 || Cond.size() == 0) &&
1467          "X86 branch conditions have one component!");
1468
1469   if (FBB == 0) { // One way branch.
1470     if (Cond.empty()) {
1471       // Unconditional branch?
1472       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1473     } else {
1474       // Conditional branch.
1475       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1476       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1477     }
1478     return 1;
1479   }
1480
1481   // Two-way Conditional branch.
1482   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1483   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1484   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1485   return 2;
1486 }
1487
1488 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1489                                 MachineBasicBlock::iterator MI,
1490                                 unsigned DestReg, unsigned SrcReg,
1491                                 const TargetRegisterClass *DestRC,
1492                                 const TargetRegisterClass *SrcRC) const {
1493   if (DestRC == SrcRC) {
1494     unsigned Opc;
1495     if (DestRC == &X86::GR64RegClass) {
1496       Opc = X86::MOV64rr;
1497     } else if (DestRC == &X86::GR32RegClass) {
1498       Opc = X86::MOV32rr;
1499     } else if (DestRC == &X86::GR16RegClass) {
1500       Opc = X86::MOV16rr;
1501     } else if (DestRC == &X86::GR8RegClass) {
1502       Opc = X86::MOV8rr;
1503     } else if (DestRC == &X86::GR32_RegClass) {
1504       Opc = X86::MOV32_rr;
1505     } else if (DestRC == &X86::GR16_RegClass) {
1506       Opc = X86::MOV16_rr;
1507     } else if (DestRC == &X86::RFP32RegClass) {
1508       Opc = X86::MOV_Fp3232;
1509     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1510       Opc = X86::MOV_Fp6464;
1511     } else if (DestRC == &X86::RFP80RegClass) {
1512       Opc = X86::MOV_Fp8080;
1513     } else if (DestRC == &X86::FR32RegClass) {
1514       Opc = X86::FsMOVAPSrr;
1515     } else if (DestRC == &X86::FR64RegClass) {
1516       Opc = X86::FsMOVAPDrr;
1517     } else if (DestRC == &X86::VR128RegClass) {
1518       Opc = X86::MOVAPSrr;
1519     } else if (DestRC == &X86::VR64RegClass) {
1520       Opc = X86::MMX_MOVQ64rr;
1521     } else {
1522       assert(0 && "Unknown regclass");
1523       abort();
1524     }
1525     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1526     return;
1527   }
1528
1529   // Moving EFLAGS to / from another register requires a push and a pop.
1530   if (SrcRC == &X86::CCRRegClass) {
1531     assert(SrcReg == X86::EFLAGS);
1532     if (DestRC == &X86::GR64RegClass) {
1533       BuildMI(MBB, MI, get(X86::PUSHFQ));
1534       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1535       return;
1536     } else if (DestRC == &X86::GR32RegClass) {
1537       BuildMI(MBB, MI, get(X86::PUSHFD));
1538       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1539       return;
1540     }
1541   } else if (DestRC == &X86::CCRRegClass) {
1542     assert(DestReg == X86::EFLAGS);
1543     if (SrcRC == &X86::GR64RegClass) {
1544       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1545       BuildMI(MBB, MI, get(X86::POPFQ));
1546       return;
1547     } else if (SrcRC == &X86::GR32RegClass) {
1548       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1549       BuildMI(MBB, MI, get(X86::POPFD));
1550       return;
1551     }
1552   }
1553
1554   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1555   if (SrcRC == &X86::RSTRegClass) {
1556     // Copying from ST(0)/ST(1).
1557     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1558            "Can only copy from ST(0)/ST(1) right now");
1559     bool isST0 = SrcReg == X86::ST0;
1560     unsigned Opc;
1561     if (DestRC == &X86::RFP32RegClass)
1562       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1563     else if (DestRC == &X86::RFP64RegClass)
1564       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1565     else {
1566       assert(DestRC == &X86::RFP80RegClass);
1567       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1568     }
1569     BuildMI(MBB, MI, get(Opc), DestReg);
1570     return;
1571   }
1572
1573   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1574   if (DestRC == &X86::RSTRegClass) {
1575     // Copying to ST(0).  FIXME: handle ST(1) also
1576     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1577     unsigned Opc;
1578     if (SrcRC == &X86::RFP32RegClass)
1579       Opc = X86::FpSET_ST0_32;
1580     else if (SrcRC == &X86::RFP64RegClass)
1581       Opc = X86::FpSET_ST0_64;
1582     else {
1583       assert(SrcRC == &X86::RFP80RegClass);
1584       Opc = X86::FpSET_ST0_80;
1585     }
1586     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1587     return;
1588   }
1589
1590   assert(0 && "Not yet supported!");
1591   abort();
1592 }
1593
1594 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1595                                   unsigned StackAlign) {
1596   unsigned Opc = 0;
1597   if (RC == &X86::GR64RegClass) {
1598     Opc = X86::MOV64mr;
1599   } else if (RC == &X86::GR32RegClass) {
1600     Opc = X86::MOV32mr;
1601   } else if (RC == &X86::GR16RegClass) {
1602     Opc = X86::MOV16mr;
1603   } else if (RC == &X86::GR8RegClass) {
1604     Opc = X86::MOV8mr;
1605   } else if (RC == &X86::GR32_RegClass) {
1606     Opc = X86::MOV32_mr;
1607   } else if (RC == &X86::GR16_RegClass) {
1608     Opc = X86::MOV16_mr;
1609   } else if (RC == &X86::RFP80RegClass) {
1610     Opc = X86::ST_FpP80m;   // pops
1611   } else if (RC == &X86::RFP64RegClass) {
1612     Opc = X86::ST_Fp64m;
1613   } else if (RC == &X86::RFP32RegClass) {
1614     Opc = X86::ST_Fp32m;
1615   } else if (RC == &X86::FR32RegClass) {
1616     Opc = X86::MOVSSmr;
1617   } else if (RC == &X86::FR64RegClass) {
1618     Opc = X86::MOVSDmr;
1619   } else if (RC == &X86::VR128RegClass) {
1620     // FIXME: Use movaps once we are capable of selectively
1621     // aligning functions that spill SSE registers on 16-byte boundaries.
1622     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1623   } else if (RC == &X86::VR64RegClass) {
1624     Opc = X86::MMX_MOVQ64mr;
1625   } else {
1626     assert(0 && "Unknown regclass");
1627     abort();
1628   }
1629
1630   return Opc;
1631 }
1632
1633 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1634                                        MachineBasicBlock::iterator MI,
1635                                        unsigned SrcReg, bool isKill, int FrameIdx,
1636                                        const TargetRegisterClass *RC) const {
1637   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1638   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1639     .addReg(SrcReg, false, false, isKill);
1640 }
1641
1642 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1643                                   bool isKill,
1644                                   SmallVectorImpl<MachineOperand> &Addr,
1645                                   const TargetRegisterClass *RC,
1646                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1647   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1648   MachineInstrBuilder MIB = BuildMI(get(Opc));
1649   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1650     MIB = X86InstrAddOperand(MIB, Addr[i]);
1651   MIB.addReg(SrcReg, false, false, isKill);
1652   NewMIs.push_back(MIB);
1653 }
1654
1655 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1656                                  unsigned StackAlign) {
1657   unsigned Opc = 0;
1658   if (RC == &X86::GR64RegClass) {
1659     Opc = X86::MOV64rm;
1660   } else if (RC == &X86::GR32RegClass) {
1661     Opc = X86::MOV32rm;
1662   } else if (RC == &X86::GR16RegClass) {
1663     Opc = X86::MOV16rm;
1664   } else if (RC == &X86::GR8RegClass) {
1665     Opc = X86::MOV8rm;
1666   } else if (RC == &X86::GR32_RegClass) {
1667     Opc = X86::MOV32_rm;
1668   } else if (RC == &X86::GR16_RegClass) {
1669     Opc = X86::MOV16_rm;
1670   } else if (RC == &X86::RFP80RegClass) {
1671     Opc = X86::LD_Fp80m;
1672   } else if (RC == &X86::RFP64RegClass) {
1673     Opc = X86::LD_Fp64m;
1674   } else if (RC == &X86::RFP32RegClass) {
1675     Opc = X86::LD_Fp32m;
1676   } else if (RC == &X86::FR32RegClass) {
1677     Opc = X86::MOVSSrm;
1678   } else if (RC == &X86::FR64RegClass) {
1679     Opc = X86::MOVSDrm;
1680   } else if (RC == &X86::VR128RegClass) {
1681     // FIXME: Use movaps once we are capable of selectively
1682     // aligning functions that spill SSE registers on 16-byte boundaries.
1683     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1684   } else if (RC == &X86::VR64RegClass) {
1685     Opc = X86::MMX_MOVQ64rm;
1686   } else {
1687     assert(0 && "Unknown regclass");
1688     abort();
1689   }
1690
1691   return Opc;
1692 }
1693
1694 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1695                                            MachineBasicBlock::iterator MI,
1696                                            unsigned DestReg, int FrameIdx,
1697                                            const TargetRegisterClass *RC) const{
1698   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1699   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1700 }
1701
1702 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1703                                       SmallVectorImpl<MachineOperand> &Addr,
1704                                       const TargetRegisterClass *RC,
1705                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1706   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1707   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1708   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1709     MIB = X86InstrAddOperand(MIB, Addr[i]);
1710   NewMIs.push_back(MIB);
1711 }
1712
1713 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1714                                                 MachineBasicBlock::iterator MI,
1715                                 const std::vector<CalleeSavedInfo> &CSI) const {
1716   if (CSI.empty())
1717     return false;
1718
1719   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1720   unsigned SlotSize = is64Bit ? 8 : 4;
1721
1722   MachineFunction &MF = *MBB.getParent();
1723   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1724   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1725
1726   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1727   for (unsigned i = CSI.size(); i != 0; --i) {
1728     unsigned Reg = CSI[i-1].getReg();
1729     // Add the callee-saved register as live-in. It's killed at the spill.
1730     MBB.addLiveIn(Reg);
1731     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1732   }
1733   return true;
1734 }
1735
1736 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1737                                                  MachineBasicBlock::iterator MI,
1738                                 const std::vector<CalleeSavedInfo> &CSI) const {
1739   if (CSI.empty())
1740     return false;
1741
1742   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1743
1744   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1745   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1746     unsigned Reg = CSI[i].getReg();
1747     BuildMI(MBB, MI, get(Opc), Reg);
1748   }
1749   return true;
1750 }
1751
1752 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1753                                      SmallVector<MachineOperand,4> &MOs,
1754                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1755   // Create the base instruction with the memory operand as the first part.
1756   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1757   MachineInstrBuilder MIB(NewMI);
1758   unsigned NumAddrOps = MOs.size();
1759   for (unsigned i = 0; i != NumAddrOps; ++i)
1760     MIB = X86InstrAddOperand(MIB, MOs[i]);
1761   if (NumAddrOps < 4)  // FrameIndex only
1762     MIB.addImm(1).addReg(0).addImm(0);
1763
1764   // Loop over the rest of the ri operands, converting them over.
1765   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1766   for (unsigned i = 0; i != NumOps; ++i) {
1767     MachineOperand &MO = MI->getOperand(i+2);
1768     MIB = X86InstrAddOperand(MIB, MO);
1769   }
1770   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1771     MachineOperand &MO = MI->getOperand(i);
1772     MIB = X86InstrAddOperand(MIB, MO);
1773   }
1774   return MIB;
1775 }
1776
1777 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1778                               SmallVector<MachineOperand,4> &MOs,
1779                               MachineInstr *MI, const TargetInstrInfo &TII) {
1780   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1781   MachineInstrBuilder MIB(NewMI);
1782
1783   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1784     MachineOperand &MO = MI->getOperand(i);
1785     if (i == OpNo) {
1786       assert(MO.isRegister() && "Expected to fold into reg operand!");
1787       unsigned NumAddrOps = MOs.size();
1788       for (unsigned i = 0; i != NumAddrOps; ++i)
1789         MIB = X86InstrAddOperand(MIB, MOs[i]);
1790       if (NumAddrOps < 4)  // FrameIndex only
1791         MIB.addImm(1).addReg(0).addImm(0);
1792     } else {
1793       MIB = X86InstrAddOperand(MIB, MO);
1794     }
1795   }
1796   return MIB;
1797 }
1798
1799 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1800                                 SmallVector<MachineOperand,4> &MOs,
1801                                 MachineInstr *MI) {
1802   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1803
1804   unsigned NumAddrOps = MOs.size();
1805   for (unsigned i = 0; i != NumAddrOps; ++i)
1806     MIB = X86InstrAddOperand(MIB, MOs[i]);
1807   if (NumAddrOps < 4)  // FrameIndex only
1808     MIB.addImm(1).addReg(0).addImm(0);
1809   return MIB.addImm(0);
1810 }
1811
1812 MachineInstr*
1813 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1814                                 SmallVector<MachineOperand,4> &MOs) const {
1815   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1816   bool isTwoAddrFold = false;
1817   unsigned NumOps = MI->getDesc().getNumOperands();
1818   bool isTwoAddr = NumOps > 1 &&
1819     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1820
1821   MachineInstr *NewMI = NULL;
1822   // Folding a memory location into the two-address part of a two-address
1823   // instruction is different than folding it other places.  It requires
1824   // replacing the *two* registers with the memory location.
1825   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1826       MI->getOperand(0).isRegister() &&
1827       MI->getOperand(1).isRegister() &&
1828       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1829     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1830     isTwoAddrFold = true;
1831     // Can't write back to CPI or a GV stub.
1832     if (MOs[3].isCPI() ||
1833         (MOs[3].isGlobal() && isGVStub(MOs[3].getGlobal(), TM)))
1834       return NULL;
1835   } else if (i == 0) { // If operand 0
1836     // Can't write back to CPI or a GV stub.
1837     if (MOs[3].isCPI() ||
1838         (MOs[3].isGlobal() && isGVStub(MOs[3].getGlobal(), TM)))
1839       return NULL;
1840     if (MI->getOpcode() == X86::MOV16r0)
1841       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1842     else if (MI->getOpcode() == X86::MOV32r0)
1843       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1844     else if (MI->getOpcode() == X86::MOV64r0)
1845       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1846     else if (MI->getOpcode() == X86::MOV8r0)
1847       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1848     if (NewMI) {
1849       NewMI->copyKillDeadInfo(MI);
1850       return NewMI;
1851     }
1852
1853     OpcodeTablePtr = &RegOp2MemOpTable0;
1854   } else if (i == 1) {
1855     OpcodeTablePtr = &RegOp2MemOpTable1;
1856   } else if (i == 2) {
1857     OpcodeTablePtr = &RegOp2MemOpTable2;
1858   }
1859
1860   // If table selected...
1861   if (OpcodeTablePtr) {
1862     // Find the Opcode to fuse
1863     DenseMap<unsigned*, unsigned>::iterator I =
1864       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1865     if (I != OpcodeTablePtr->end()) {
1866       if (isTwoAddrFold)
1867         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1868       else
1869         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1870       NewMI->copyKillDeadInfo(MI);
1871       return NewMI;
1872     }
1873   }
1874
1875   // No fusion
1876   if (PrintFailedFusing)
1877     cerr << "We failed to fuse operand " << i << *MI;
1878   return NULL;
1879 }
1880
1881
1882 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1883                                               MachineInstr *MI,
1884                                               SmallVectorImpl<unsigned> &Ops,
1885                                               int FrameIndex) const {
1886   // Check switch flag
1887   if (NoFusing) return NULL;
1888
1889   const MachineFrameInfo *MFI = MF.getFrameInfo();
1890   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1891   // FIXME: Move alignment requirement into tables?
1892   if (Alignment < 16) {
1893     switch (MI->getOpcode()) {
1894     default: break;
1895     // Not always safe to fold movsd into these instructions since their load
1896     // folding variants expects the address to be 16 byte aligned.
1897     case X86::FsANDNPDrr:
1898     case X86::FsANDNPSrr:
1899     case X86::FsANDPDrr:
1900     case X86::FsANDPSrr:
1901     case X86::FsORPDrr:
1902     case X86::FsORPSrr:
1903     case X86::FsXORPDrr:
1904     case X86::FsXORPSrr:
1905       return NULL;
1906     }
1907   }
1908
1909   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1910     unsigned NewOpc = 0;
1911     switch (MI->getOpcode()) {
1912     default: return NULL;
1913     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1914     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1915     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1916     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1917     }
1918     // Change to CMPXXri r, 0 first.
1919     MI->setDesc(get(NewOpc));
1920     MI->getOperand(1).ChangeToImmediate(0);
1921   } else if (Ops.size() != 1)
1922     return NULL;
1923
1924   SmallVector<MachineOperand,4> MOs;
1925   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1926   return foldMemoryOperand(MI, Ops[0], MOs);
1927 }
1928
1929 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1930                                               MachineInstr *MI,
1931                                               SmallVectorImpl<unsigned> &Ops,
1932                                               MachineInstr *LoadMI) const {
1933   // Check switch flag
1934   if (NoFusing) return NULL;
1935
1936   unsigned Alignment = 0;
1937   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1938     const MemOperand &MRO = LoadMI->getMemOperand(i);
1939     unsigned Align = MRO.getAlignment();
1940     if (Align > Alignment)
1941       Alignment = Align;
1942   }
1943
1944   // FIXME: Move alignment requirement into tables?
1945   if (Alignment < 16) {
1946     switch (MI->getOpcode()) {
1947     default: break;
1948     // Not always safe to fold movsd into these instructions since their load
1949     // folding variants expects the address to be 16 byte aligned.
1950     case X86::FsANDNPDrr:
1951     case X86::FsANDNPSrr:
1952     case X86::FsANDPDrr:
1953     case X86::FsANDPSrr:
1954     case X86::FsORPDrr:
1955     case X86::FsORPSrr:
1956     case X86::FsXORPDrr:
1957     case X86::FsXORPSrr:
1958       return NULL;
1959     }
1960   }
1961
1962   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1963     unsigned NewOpc = 0;
1964     switch (MI->getOpcode()) {
1965     default: return NULL;
1966     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1967     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1968     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1969     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1970     }
1971     // Change to CMPXXri r, 0 first.
1972     MI->setDesc(get(NewOpc));
1973     MI->getOperand(1).ChangeToImmediate(0);
1974   } else if (Ops.size() != 1)
1975     return NULL;
1976
1977   SmallVector<MachineOperand,4> MOs;
1978   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1979   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1980     MOs.push_back(LoadMI->getOperand(i));
1981   return foldMemoryOperand(MI, Ops[0], MOs);
1982 }
1983
1984
1985 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1986                                         SmallVectorImpl<unsigned> &Ops) const {
1987   // Check switch flag
1988   if (NoFusing) return 0;
1989
1990   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1991     switch (MI->getOpcode()) {
1992     default: return false;
1993     case X86::TEST8rr:
1994     case X86::TEST16rr:
1995     case X86::TEST32rr:
1996     case X86::TEST64rr:
1997       return true;
1998     }
1999   }
2000
2001   if (Ops.size() != 1)
2002     return false;
2003
2004   unsigned OpNum = Ops[0];
2005   unsigned Opc = MI->getOpcode();
2006   unsigned NumOps = MI->getDesc().getNumOperands();
2007   bool isTwoAddr = NumOps > 1 &&
2008     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2009
2010   // Folding a memory location into the two-address part of a two-address
2011   // instruction is different than folding it other places.  It requires
2012   // replacing the *two* registers with the memory location.
2013   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2014   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2015     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2016   } else if (OpNum == 0) { // If operand 0
2017     switch (Opc) {
2018     case X86::MOV16r0:
2019     case X86::MOV32r0:
2020     case X86::MOV64r0:
2021     case X86::MOV8r0:
2022       return true;
2023     default: break;
2024     }
2025     OpcodeTablePtr = &RegOp2MemOpTable0;
2026   } else if (OpNum == 1) {
2027     OpcodeTablePtr = &RegOp2MemOpTable1;
2028   } else if (OpNum == 2) {
2029     OpcodeTablePtr = &RegOp2MemOpTable2;
2030   }
2031
2032   if (OpcodeTablePtr) {
2033     // Find the Opcode to fuse
2034     DenseMap<unsigned*, unsigned>::iterator I =
2035       OpcodeTablePtr->find((unsigned*)Opc);
2036     if (I != OpcodeTablePtr->end())
2037       return true;
2038   }
2039   return false;
2040 }
2041
2042 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2043                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2044                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2045   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2046     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2047   if (I == MemOp2RegOpTable.end())
2048     return false;
2049   unsigned Opc = I->second.first;
2050   unsigned Index = I->second.second & 0xf;
2051   bool FoldedLoad = I->second.second & (1 << 4);
2052   bool FoldedStore = I->second.second & (1 << 5);
2053   if (UnfoldLoad && !FoldedLoad)
2054     return false;
2055   UnfoldLoad &= FoldedLoad;
2056   if (UnfoldStore && !FoldedStore)
2057     return false;
2058   UnfoldStore &= FoldedStore;
2059
2060   const TargetInstrDesc &TID = get(Opc);
2061   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2062   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2063     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2064   SmallVector<MachineOperand,4> AddrOps;
2065   SmallVector<MachineOperand,2> BeforeOps;
2066   SmallVector<MachineOperand,2> AfterOps;
2067   SmallVector<MachineOperand,4> ImpOps;
2068   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2069     MachineOperand &Op = MI->getOperand(i);
2070     if (i >= Index && i < Index+4)
2071       AddrOps.push_back(Op);
2072     else if (Op.isRegister() && Op.isImplicit())
2073       ImpOps.push_back(Op);
2074     else if (i < Index)
2075       BeforeOps.push_back(Op);
2076     else if (i > Index)
2077       AfterOps.push_back(Op);
2078   }
2079
2080   // Emit the load instruction.
2081   if (UnfoldLoad) {
2082     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2083     if (UnfoldStore) {
2084       // Address operands cannot be marked isKill.
2085       for (unsigned i = 1; i != 5; ++i) {
2086         MachineOperand &MO = NewMIs[0]->getOperand(i);
2087         if (MO.isRegister())
2088           MO.setIsKill(false);
2089       }
2090     }
2091   }
2092
2093   // Emit the data processing instruction.
2094   MachineInstr *DataMI = new MachineInstr(TID, true);
2095   MachineInstrBuilder MIB(DataMI);
2096
2097   if (FoldedStore)
2098     MIB.addReg(Reg, true);
2099   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2100     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2101   if (FoldedLoad)
2102     MIB.addReg(Reg);
2103   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2104     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2105   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2106     MachineOperand &MO = ImpOps[i];
2107     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2108   }
2109   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2110   unsigned NewOpc = 0;
2111   switch (DataMI->getOpcode()) {
2112   default: break;
2113   case X86::CMP64ri32:
2114   case X86::CMP32ri:
2115   case X86::CMP16ri:
2116   case X86::CMP8ri: {
2117     MachineOperand &MO0 = DataMI->getOperand(0);
2118     MachineOperand &MO1 = DataMI->getOperand(1);
2119     if (MO1.getImm() == 0) {
2120       switch (DataMI->getOpcode()) {
2121       default: break;
2122       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2123       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2124       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2125       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2126       }
2127       DataMI->setDesc(get(NewOpc));
2128       MO1.ChangeToRegister(MO0.getReg(), false);
2129     }
2130   }
2131   }
2132   NewMIs.push_back(DataMI);
2133
2134   // Emit the store instruction.
2135   if (UnfoldStore) {
2136     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2137     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2138       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2139     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2140   }
2141
2142   return true;
2143 }
2144
2145 bool
2146 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2147                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2148   if (!N->isTargetOpcode())
2149     return false;
2150
2151   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2152     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2153   if (I == MemOp2RegOpTable.end())
2154     return false;
2155   unsigned Opc = I->second.first;
2156   unsigned Index = I->second.second & 0xf;
2157   bool FoldedLoad = I->second.second & (1 << 4);
2158   bool FoldedStore = I->second.second & (1 << 5);
2159   const TargetInstrDesc &TID = get(Opc);
2160   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2161   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2162     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2163   std::vector<SDOperand> AddrOps;
2164   std::vector<SDOperand> BeforeOps;
2165   std::vector<SDOperand> AfterOps;
2166   unsigned NumOps = N->getNumOperands();
2167   for (unsigned i = 0; i != NumOps-1; ++i) {
2168     SDOperand Op = N->getOperand(i);
2169     if (i >= Index && i < Index+4)
2170       AddrOps.push_back(Op);
2171     else if (i < Index)
2172       BeforeOps.push_back(Op);
2173     else if (i > Index)
2174       AfterOps.push_back(Op);
2175   }
2176   SDOperand Chain = N->getOperand(NumOps-1);
2177   AddrOps.push_back(Chain);
2178
2179   // Emit the load instruction.
2180   SDNode *Load = 0;
2181   if (FoldedLoad) {
2182     MVT::ValueType VT = *RC->vt_begin();
2183     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2184                              MVT::Other, &AddrOps[0], AddrOps.size());
2185     NewNodes.push_back(Load);
2186   }
2187
2188   // Emit the data processing instruction.
2189   std::vector<MVT::ValueType> VTs;
2190   const TargetRegisterClass *DstRC = 0;
2191   if (TID.getNumDefs() > 0) {
2192     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2193     DstRC = DstTOI.isLookupPtrRegClass()
2194       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2195     VTs.push_back(*DstRC->vt_begin());
2196   }
2197   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2198     MVT::ValueType VT = N->getValueType(i);
2199     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2200       VTs.push_back(VT);
2201   }
2202   if (Load)
2203     BeforeOps.push_back(SDOperand(Load, 0));
2204   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2205   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2206   NewNodes.push_back(NewNode);
2207
2208   // Emit the store instruction.
2209   if (FoldedStore) {
2210     AddrOps.pop_back();
2211     AddrOps.push_back(SDOperand(NewNode, 0));
2212     AddrOps.push_back(Chain);
2213     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2214                                       MVT::Other, &AddrOps[0], AddrOps.size());
2215     NewNodes.push_back(Store);
2216   }
2217
2218   return true;
2219 }
2220
2221 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2222                                       bool UnfoldLoad, bool UnfoldStore) const {
2223   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2224     MemOp2RegOpTable.find((unsigned*)Opc);
2225   if (I == MemOp2RegOpTable.end())
2226     return 0;
2227   bool FoldedLoad = I->second.second & (1 << 4);
2228   bool FoldedStore = I->second.second & (1 << 5);
2229   if (UnfoldLoad && !FoldedLoad)
2230     return 0;
2231   if (UnfoldStore && !FoldedStore)
2232     return 0;
2233   return I->second.first;
2234 }
2235
2236 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2237   if (MBB.empty()) return false;
2238
2239   switch (MBB.back().getOpcode()) {
2240   case X86::TCRETURNri:
2241   case X86::TCRETURNdi:
2242   case X86::RET:     // Return.
2243   case X86::RETI:
2244   case X86::TAILJMPd:
2245   case X86::TAILJMPr:
2246   case X86::TAILJMPm:
2247   case X86::JMP:     // Uncond branch.
2248   case X86::JMP32r:  // Indirect branch.
2249   case X86::JMP64r:  // Indirect branch (64-bit).
2250   case X86::JMP32m:  // Indirect branch through mem.
2251   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2252     return true;
2253   default: return false;
2254   }
2255 }
2256
2257 bool X86InstrInfo::
2258 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2259   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2260   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2261   return false;
2262 }
2263
2264 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2265   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2266   if (Subtarget->is64Bit())
2267     return &X86::GR64RegClass;
2268   else
2269     return &X86::GR32RegClass;
2270 }