lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/DerivedTypes.h"
  22 #include "llvm/LLVMContext.h"
  23 #include "llvm/ADT/STLExtras.h"
  24 #include "llvm/CodeGen/MachineConstantPool.h"
  25 #include "llvm/CodeGen/MachineFrameInfo.h"
  26 #include "llvm/CodeGen/MachineInstrBuilder.h"
  27 #include "llvm/CodeGen/MachineRegisterInfo.h"
  28 #include "llvm/CodeGen/LiveVariables.h"
  29 #include "llvm/CodeGen/PseudoSourceValue.h"
  30 #include "llvm/Support/CommandLine.h"
  31 #include "llvm/Support/ErrorHandling.h"
  32 #include "llvm/Support/raw_ostream.h"
  33 #include "llvm/Target/TargetOptions.h"
  34 #include "llvm/MC/MCAsmInfo.h"
  35
  36 #include <limits>
  37
  38 using namespace llvm;
  39
  40 static cl::opt<bool>
  41 NoFusing("disable-spill-fusing",
  42          cl::desc("Disable fusing of spill code into instructions"));
  43 static cl::opt<bool>
  44 PrintFailedFusing("print-failed-fuse-candidates",
  45                   cl::desc("Print instructions that the allocator wants to"
  46                            " fuse, but the X86 backend currently can't"),
  47                   cl::Hidden);
  48 static cl::opt<bool>
  49 ReMatPICStubLoad("remat-pic-stub-load",
  50                  cl::desc("Re-materialize load from stub in PIC mode"),
  51                  cl::init(false), cl::Hidden);
  52
  53 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  54   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  55     TM(tm), RI(tm, *this) {
  56   SmallVector<unsigned,16> AmbEntries;
  57   static const unsigned OpTbl2Addr[][2] = {
  58     { X86::ADC32ri,     X86::ADC32mi },
  59     { X86::ADC32ri8,    X86::ADC32mi8 },
  60     { X86::ADC32rr,     X86::ADC32mr },
  61     { X86::ADC64ri32,   X86::ADC64mi32 },
  62     { X86::ADC64ri8,    X86::ADC64mi8 },
  63     { X86::ADC64rr,     X86::ADC64mr },
  64     { X86::ADD16ri,     X86::ADD16mi },
  65     { X86::ADD16ri8,    X86::ADD16mi8 },
  66     { X86::ADD16rr,     X86::ADD16mr },
  67     { X86::ADD32ri,     X86::ADD32mi },
  68     { X86::ADD32ri8,    X86::ADD32mi8 },
  69     { X86::ADD32rr,     X86::ADD32mr },
  70     { X86::ADD64ri32,   X86::ADD64mi32 },
  71     { X86::ADD64ri8,    X86::ADD64mi8 },
  72     { X86::ADD64rr,     X86::ADD64mr },
  73     { X86::ADD8ri,      X86::ADD8mi },
  74     { X86::ADD8rr,      X86::ADD8mr },
  75     { X86::AND16ri,     X86::AND16mi },
  76     { X86::AND16ri8,    X86::AND16mi8 },
  77     { X86::AND16rr,     X86::AND16mr },
  78     { X86::AND32ri,     X86::AND32mi },
  79     { X86::AND32ri8,    X86::AND32mi8 },
  80     { X86::AND32rr,     X86::AND32mr },
  81     { X86::AND64ri32,   X86::AND64mi32 },
  82     { X86::AND64ri8,    X86::AND64mi8 },
  83     { X86::AND64rr,     X86::AND64mr },
  84     { X86::AND8ri,      X86::AND8mi },
  85     { X86::AND8rr,      X86::AND8mr },
  86     { X86::DEC16r,      X86::DEC16m },
  87     { X86::DEC32r,      X86::DEC32m },
  88     { X86::DEC64_16r,   X86::DEC64_16m },
  89     { X86::DEC64_32r,   X86::DEC64_32m },
  90     { X86::DEC64r,      X86::DEC64m },
  91     { X86::DEC8r,       X86::DEC8m },
  92     { X86::INC16r,      X86::INC16m },
  93     { X86::INC32r,      X86::INC32m },
  94     { X86::INC64_16r,   X86::INC64_16m },
  95     { X86::INC64_32r,   X86::INC64_32m },
  96     { X86::INC64r,      X86::INC64m },
  97     { X86::INC8r,       X86::INC8m },
  98     { X86::NEG16r,      X86::NEG16m },
  99     { X86::NEG32r,      X86::NEG32m },
 100     { X86::NEG64r,      X86::NEG64m },
 101     { X86::NEG8r,       X86::NEG8m },
 102     { X86::NOT16r,      X86::NOT16m },
 103     { X86::NOT32r,      X86::NOT32m },
 104     { X86::NOT64r,      X86::NOT64m },
 105     { X86::NOT8r,       X86::NOT8m },
 106     { X86::OR16ri,      X86::OR16mi },
 107     { X86::OR16ri8,     X86::OR16mi8 },
 108     { X86::OR16rr,      X86::OR16mr },
 109     { X86::OR32ri,      X86::OR32mi },
 110     { X86::OR32ri8,     X86::OR32mi8 },
 111     { X86::OR32rr,      X86::OR32mr },
 112     { X86::OR64ri32,    X86::OR64mi32 },
 113     { X86::OR64ri8,     X86::OR64mi8 },
 114     { X86::OR64rr,      X86::OR64mr },
 115     { X86::OR8ri,       X86::OR8mi },
 116     { X86::OR8rr,       X86::OR8mr },
 117     { X86::ROL16r1,     X86::ROL16m1 },
 118     { X86::ROL16rCL,    X86::ROL16mCL },
 119     { X86::ROL16ri,     X86::ROL16mi },
 120     { X86::ROL32r1,     X86::ROL32m1 },
 121     { X86::ROL32rCL,    X86::ROL32mCL },
 122     { X86::ROL32ri,     X86::ROL32mi },
 123     { X86::ROL64r1,     X86::ROL64m1 },
 124     { X86::ROL64rCL,    X86::ROL64mCL },
 125     { X86::ROL64ri,     X86::ROL64mi },
 126     { X86::ROL8r1,      X86::ROL8m1 },
 127     { X86::ROL8rCL,     X86::ROL8mCL },
 128     { X86::ROL8ri,      X86::ROL8mi },
 129     { X86::ROR16r1,     X86::ROR16m1 },
 130     { X86::ROR16rCL,    X86::ROR16mCL },
 131     { X86::ROR16ri,     X86::ROR16mi },
 132     { X86::ROR32r1,     X86::ROR32m1 },
 133     { X86::ROR32rCL,    X86::ROR32mCL },
 134     { X86::ROR32ri,     X86::ROR32mi },
 135     { X86::ROR64r1,     X86::ROR64m1 },
 136     { X86::ROR64rCL,    X86::ROR64mCL },
 137     { X86::ROR64ri,     X86::ROR64mi },
 138     { X86::ROR8r1,      X86::ROR8m1 },
 139     { X86::ROR8rCL,     X86::ROR8mCL },
 140     { X86::ROR8ri,      X86::ROR8mi },
 141     { X86::SAR16r1,     X86::SAR16m1 },
 142     { X86::SAR16rCL,    X86::SAR16mCL },
 143     { X86::SAR16ri,     X86::SAR16mi },
 144     { X86::SAR32r1,     X86::SAR32m1 },
 145     { X86::SAR32rCL,    X86::SAR32mCL },
 146     { X86::SAR32ri,     X86::SAR32mi },
 147     { X86::SAR64r1,     X86::SAR64m1 },
 148     { X86::SAR64rCL,    X86::SAR64mCL },
 149     { X86::SAR64ri,     X86::SAR64mi },
 150     { X86::SAR8r1,      X86::SAR8m1 },
 151     { X86::SAR8rCL,     X86::SAR8mCL },
 152     { X86::SAR8ri,      X86::SAR8mi },
 153     { X86::SBB32ri,     X86::SBB32mi },
 154     { X86::SBB32ri8,    X86::SBB32mi8 },
 155     { X86::SBB32rr,     X86::SBB32mr },
 156     { X86::SBB64ri32,   X86::SBB64mi32 },
 157     { X86::SBB64ri8,    X86::SBB64mi8 },
 158     { X86::SBB64rr,     X86::SBB64mr },
 159     { X86::SHL16rCL,    X86::SHL16mCL },
 160     { X86::SHL16ri,     X86::SHL16mi },
 161     { X86::SHL32rCL,    X86::SHL32mCL },
 162     { X86::SHL32ri,     X86::SHL32mi },
 163     { X86::SHL64rCL,    X86::SHL64mCL },
 164     { X86::SHL64ri,     X86::SHL64mi },
 165     { X86::SHL8rCL,     X86::SHL8mCL },
 166     { X86::SHL8ri,      X86::SHL8mi },
 167     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 168     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 169     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 170     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 171     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 172     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 173     { X86::SHR16r1,     X86::SHR16m1 },
 174     { X86::SHR16rCL,    X86::SHR16mCL },
 175     { X86::SHR16ri,     X86::SHR16mi },
 176     { X86::SHR32r1,     X86::SHR32m1 },
 177     { X86::SHR32rCL,    X86::SHR32mCL },
 178     { X86::SHR32ri,     X86::SHR32mi },
 179     { X86::SHR64r1,     X86::SHR64m1 },
 180     { X86::SHR64rCL,    X86::SHR64mCL },
 181     { X86::SHR64ri,     X86::SHR64mi },
 182     { X86::SHR8r1,      X86::SHR8m1 },
 183     { X86::SHR8rCL,     X86::SHR8mCL },
 184     { X86::SHR8ri,      X86::SHR8mi },
 185     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 186     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 187     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 188     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 189     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 190     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 191     { X86::SUB16ri,     X86::SUB16mi },
 192     { X86::SUB16ri8,    X86::SUB16mi8 },
 193     { X86::SUB16rr,     X86::SUB16mr },
 194     { X86::SUB32ri,     X86::SUB32mi },
 195     { X86::SUB32ri8,    X86::SUB32mi8 },
 196     { X86::SUB32rr,     X86::SUB32mr },
 197     { X86::SUB64ri32,   X86::SUB64mi32 },
 198     { X86::SUB64ri8,    X86::SUB64mi8 },
 199     { X86::SUB64rr,     X86::SUB64mr },
 200     { X86::SUB8ri,      X86::SUB8mi },
 201     { X86::SUB8rr,      X86::SUB8mr },
 202     { X86::XOR16ri,     X86::XOR16mi },
 203     { X86::XOR16ri8,    X86::XOR16mi8 },
 204     { X86::XOR16rr,     X86::XOR16mr },
 205     { X86::XOR32ri,     X86::XOR32mi },
 206     { X86::XOR32ri8,    X86::XOR32mi8 },
 207     { X86::XOR32rr,     X86::XOR32mr },
 208     { X86::XOR64ri32,   X86::XOR64mi32 },
 209     { X86::XOR64ri8,    X86::XOR64mi8 },
 210     { X86::XOR64rr,     X86::XOR64mr },
 211     { X86::XOR8ri,      X86::XOR8mi },
 212     { X86::XOR8rr,      X86::XOR8mr }
 213   };
 214
 215   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 216     unsigned RegOp = OpTbl2Addr[i][0];
 217     unsigned MemOp = OpTbl2Addr[i][1];
 218     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 219                                                std::make_pair(MemOp,0))).second)
 220       assert(false && "Duplicated entries?");
 221     // Index 0, folded load and store, no alignment requirement.
 222     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5);
 223     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 224                                                 std::make_pair(RegOp,
 225                                                               AuxInfo))).second)
 226       AmbEntries.push_back(MemOp);
 227   }
 228
 229   // If the third value is 1, then it's folding either a load or a store.
 230   static const unsigned OpTbl0[][4] = {
 231     { X86::BT16ri8,     X86::BT16mi8, 1, 0 },
 232     { X86::BT32ri8,     X86::BT32mi8, 1, 0 },
 233     { X86::BT64ri8,     X86::BT64mi8, 1, 0 },
 234     { X86::CALL32r,     X86::CALL32m, 1, 0 },
 235     { X86::CALL64r,     X86::CALL64m, 1, 0 },
 236     { X86::CMP16ri,     X86::CMP16mi, 1, 0 },
 237     { X86::CMP16ri8,    X86::CMP16mi8, 1, 0 },
 238     { X86::CMP16rr,     X86::CMP16mr, 1, 0 },
 239     { X86::CMP32ri,     X86::CMP32mi, 1, 0 },
 240     { X86::CMP32ri8,    X86::CMP32mi8, 1, 0 },
 241     { X86::CMP32rr,     X86::CMP32mr, 1, 0 },
 242     { X86::CMP64ri32,   X86::CMP64mi32, 1, 0 },
 243     { X86::CMP64ri8,    X86::CMP64mi8, 1, 0 },
 244     { X86::CMP64rr,     X86::CMP64mr, 1, 0 },
 245     { X86::CMP8ri,      X86::CMP8mi, 1, 0 },
 246     { X86::CMP8rr,      X86::CMP8mr, 1, 0 },
 247     { X86::DIV16r,      X86::DIV16m, 1, 0 },
 248     { X86::DIV32r,      X86::DIV32m, 1, 0 },
 249     { X86::DIV64r,      X86::DIV64m, 1, 0 },
 250     { X86::DIV8r,       X86::DIV8m, 1, 0 },
 251     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0, 16 },
 252     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0, 0 },
 253     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0, 0 },
 254     { X86::IDIV16r,     X86::IDIV16m, 1, 0 },
 255     { X86::IDIV32r,     X86::IDIV32m, 1, 0 },
 256     { X86::IDIV64r,     X86::IDIV64m, 1, 0 },
 257     { X86::IDIV8r,      X86::IDIV8m, 1, 0 },
 258     { X86::IMUL16r,     X86::IMUL16m, 1, 0 },
 259     { X86::IMUL32r,     X86::IMUL32m, 1, 0 },
 260     { X86::IMUL64r,     X86::IMUL64m, 1, 0 },
 261     { X86::IMUL8r,      X86::IMUL8m, 1, 0 },
 262     { X86::JMP32r,      X86::JMP32m, 1, 0 },
 263     { X86::JMP64r,      X86::JMP64m, 1, 0 },
 264     { X86::MOV16ri,     X86::MOV16mi, 0, 0 },
 265     { X86::MOV16rr,     X86::MOV16mr, 0, 0 },
 266     { X86::MOV32ri,     X86::MOV32mi, 0, 0 },
 267     { X86::MOV32rr,     X86::MOV32mr, 0, 0 },
 268     { X86::MOV64ri32,   X86::MOV64mi32, 0, 0 },
 269     { X86::MOV64rr,     X86::MOV64mr, 0, 0 },
 270     { X86::MOV8ri,      X86::MOV8mi, 0, 0 },
 271     { X86::MOV8rr,      X86::MOV8mr, 0, 0 },
 272     { X86::MOV8rr_NOREX, X86::MOV8mr_NOREX, 0, 0 },
 273     { X86::MOVAPDrr,    X86::MOVAPDmr, 0, 16 },
 274     { X86::MOVAPSrr,    X86::MOVAPSmr, 0, 16 },
 275     { X86::MOVDQArr,    X86::MOVDQAmr, 0, 16 },
 276     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0, 0 },
 277     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0, 0 },
 278     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0, 0 },
 279     { X86::MOVSDrr,     X86::MOVSDmr, 0, 0 },
 280     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0, 0 },
 281     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0, 0 },
 282     { X86::MOVSSrr,     X86::MOVSSmr, 0, 0 },
 283     { X86::MOVUPDrr,    X86::MOVUPDmr, 0, 0 },
 284     { X86::MOVUPSrr,    X86::MOVUPSmr, 0, 0 },
 285     { X86::MUL16r,      X86::MUL16m, 1, 0 },
 286     { X86::MUL32r,      X86::MUL32m, 1, 0 },
 287     { X86::MUL64r,      X86::MUL64m, 1, 0 },
 288     { X86::MUL8r,       X86::MUL8m, 1, 0 },
 289     { X86::SETAEr,      X86::SETAEm, 0, 0 },
 290     { X86::SETAr,       X86::SETAm, 0, 0 },
 291     { X86::SETBEr,      X86::SETBEm, 0, 0 },
 292     { X86::SETBr,       X86::SETBm, 0, 0 },
 293     { X86::SETEr,       X86::SETEm, 0, 0 },
 294     { X86::SETGEr,      X86::SETGEm, 0, 0 },
 295     { X86::SETGr,       X86::SETGm, 0, 0 },
 296     { X86::SETLEr,      X86::SETLEm, 0, 0 },
 297     { X86::SETLr,       X86::SETLm, 0, 0 },
 298     { X86::SETNEr,      X86::SETNEm, 0, 0 },
 299     { X86::SETNOr,      X86::SETNOm, 0, 0 },
 300     { X86::SETNPr,      X86::SETNPm, 0, 0 },
 301     { X86::SETNSr,      X86::SETNSm, 0, 0 },
 302     { X86::SETOr,       X86::SETOm, 0, 0 },
 303     { X86::SETPr,       X86::SETPm, 0, 0 },
 304     { X86::SETSr,       X86::SETSm, 0, 0 },
 305     { X86::TAILJMPr,    X86::TAILJMPm, 1, 0 },
 306     { X86::TEST16ri,    X86::TEST16mi, 1, 0 },
 307     { X86::TEST32ri,    X86::TEST32mi, 1, 0 },
 308     { X86::TEST64ri32,  X86::TEST64mi32, 1, 0 },
 309     { X86::TEST8ri,     X86::TEST8mi, 1, 0 }
 310   };
 311
 312   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 313     unsigned RegOp = OpTbl0[i][0];
 314     unsigned MemOp = OpTbl0[i][1];
 315     unsigned Align = OpTbl0[i][3];
 316     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 317                                            std::make_pair(MemOp,Align))).second)
 318       assert(false && "Duplicated entries?");
 319     unsigned FoldedLoad = OpTbl0[i][2];
 320     // Index 0, folded load or store.
 321     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 322     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 323       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 324                                      std::make_pair(RegOp, AuxInfo))).second)
 325         AmbEntries.push_back(MemOp);
 326   }
 327
 328   static const unsigned OpTbl1[][3] = {
 329     { X86::CMP16rr,         X86::CMP16rm, 0 },
 330     { X86::CMP32rr,         X86::CMP32rm, 0 },
 331     { X86::CMP64rr,         X86::CMP64rm, 0 },
 332     { X86::CMP8rr,          X86::CMP8rm, 0 },
 333     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm, 0 },
 334     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm, 0 },
 335     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm, 0 },
 336     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm, 0 },
 337     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm, 0 },
 338     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm, 0 },
 339     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm, 0 },
 340     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm, 0 },
 341     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm, 0 },
 342     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm, 0 },
 343     { X86::FsMOVAPDrr,      X86::MOVSDrm, 0 },
 344     { X86::FsMOVAPSrr,      X86::MOVSSrm, 0 },
 345     { X86::IMUL16rri,       X86::IMUL16rmi, 0 },
 346     { X86::IMUL16rri8,      X86::IMUL16rmi8, 0 },
 347     { X86::IMUL32rri,       X86::IMUL32rmi, 0 },
 348     { X86::IMUL32rri8,      X86::IMUL32rmi8, 0 },
 349     { X86::IMUL64rri32,     X86::IMUL64rmi32, 0 },
 350     { X86::IMUL64rri8,      X86::IMUL64rmi8, 0 },
 351     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm, 0 },
 352     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm, 0 },
 353     { X86::Int_COMISDrr,    X86::Int_COMISDrm, 0 },
 354     { X86::Int_COMISSrr,    X86::Int_COMISSrm, 0 },
 355     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm, 16 },
 356     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm, 16 },
 357     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm, 16 },
 358     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm, 16 },
 359     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm, 16 },
 360     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm, 0 },
 361     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm, 0 },
 362     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm, 0 },
 363     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm, 0 },
 364     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm, 0 },
 365     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm, 0 },
 366     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm, 0 },
 367     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm, 0 },
 368     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm, 0 },
 369     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm, 0 },
 370     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm, 0 },
 371     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm, 16 },
 372     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm, 16 },
 373     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm, 0 },
 374     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm, 0 },
 375     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm, 0 },
 376     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm, 0 },
 377     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm, 0 },
 378     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm, 0 },
 379     { X86::MOV16rr,         X86::MOV16rm, 0 },
 380     { X86::MOV32rr,         X86::MOV32rm, 0 },
 381     { X86::MOV64rr,         X86::MOV64rm, 0 },
 382     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm, 0 },
 383     { X86::MOV64toSDrr,     X86::MOV64toSDrm, 0 },
 384     { X86::MOV8rr,          X86::MOV8rm, 0 },
 385     { X86::MOVAPDrr,        X86::MOVAPDrm, 16 },
 386     { X86::MOVAPSrr,        X86::MOVAPSrm, 16 },
 387     { X86::MOVDDUPrr,       X86::MOVDDUPrm, 0 },
 388     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm, 0 },
 389     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm, 0 },
 390     { X86::MOVDQArr,        X86::MOVDQArm, 16 },
 391     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm, 0 },
 392     { X86::MOVSDrr,         X86::MOVSDrm, 0 },
 393     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm, 16 },
 394     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm, 16 },
 395     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm, 0 },
 396     { X86::MOVSSrr,         X86::MOVSSrm, 0 },
 397     { X86::MOVSX16rr8,      X86::MOVSX16rm8, 0 },
 398     { X86::MOVSX32rr16,     X86::MOVSX32rm16, 0 },
 399     { X86::MOVSX32rr8,      X86::MOVSX32rm8, 0 },
 400     { X86::MOVSX64rr16,     X86::MOVSX64rm16, 0 },
 401     { X86::MOVSX64rr32,     X86::MOVSX64rm32, 0 },
 402     { X86::MOVSX64rr8,      X86::MOVSX64rm8, 0 },
 403     { X86::MOVUPDrr,        X86::MOVUPDrm, 16 },
 404     { X86::MOVUPSrr,        X86::MOVUPSrm, 16 },
 405     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm, 0 },
 406     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm, 0 },
 407     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm, 16 },
 408     { X86::MOVZX16rr8,      X86::MOVZX16rm8, 0 },
 409     { X86::MOVZX32rr16,     X86::MOVZX32rm16, 0 },
 410     { X86::MOVZX32_NOREXrr8, X86::MOVZX32_NOREXrm8, 0 },
 411     { X86::MOVZX32rr8,      X86::MOVZX32rm8, 0 },
 412     { X86::MOVZX64rr16,     X86::MOVZX64rm16, 0 },
 413     { X86::MOVZX64rr32,     X86::MOVZX64rm32, 0 },
 414     { X86::MOVZX64rr8,      X86::MOVZX64rm8, 0 },
 415     { X86::PSHUFDri,        X86::PSHUFDmi, 16 },
 416     { X86::PSHUFHWri,       X86::PSHUFHWmi, 16 },
 417     { X86::PSHUFLWri,       X86::PSHUFLWmi, 16 },
 418     { X86::RCPPSr,          X86::RCPPSm, 16 },
 419     { X86::RCPPSr_Int,      X86::RCPPSm_Int, 16 },
 420     { X86::RSQRTPSr,        X86::RSQRTPSm, 16 },
 421     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int, 16 },
 422     { X86::RSQRTSSr,        X86::RSQRTSSm, 0 },
 423     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int, 0 },
 424     { X86::SQRTPDr,         X86::SQRTPDm, 16 },
 425     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int, 16 },
 426     { X86::SQRTPSr,         X86::SQRTPSm, 16 },
 427     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int, 16 },
 428     { X86::SQRTSDr,         X86::SQRTSDm, 0 },
 429     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int, 0 },
 430     { X86::SQRTSSr,         X86::SQRTSSm, 0 },
 431     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int, 0 },
 432     { X86::TEST16rr,        X86::TEST16rm, 0 },
 433     { X86::TEST32rr,        X86::TEST32rm, 0 },
 434     { X86::TEST64rr,        X86::TEST64rm, 0 },
 435     { X86::TEST8rr,         X86::TEST8rm, 0 },
 436     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 437     { X86::UCOMISDrr,       X86::UCOMISDrm, 0 },
 438     { X86::UCOMISSrr,       X86::UCOMISSrm, 0 }
 439   };
 440
 441   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 442     unsigned RegOp = OpTbl1[i][0];
 443     unsigned MemOp = OpTbl1[i][1];
 444     unsigned Align = OpTbl1[i][2];
 445     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 446                                            std::make_pair(MemOp,Align))).second)
 447       assert(false && "Duplicated entries?");
 448     // Index 1, folded load
 449     unsigned AuxInfo = 1 | (1 << 4);
 450     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 451       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 452                                      std::make_pair(RegOp, AuxInfo))).second)
 453         AmbEntries.push_back(MemOp);
 454   }
 455
 456   static const unsigned OpTbl2[][3] = {
 457     { X86::ADC32rr,         X86::ADC32rm, 0 },
 458     { X86::ADC64rr,         X86::ADC64rm, 0 },
 459     { X86::ADD16rr,         X86::ADD16rm, 0 },
 460     { X86::ADD32rr,         X86::ADD32rm, 0 },
 461     { X86::ADD64rr,         X86::ADD64rm, 0 },
 462     { X86::ADD8rr,          X86::ADD8rm, 0 },
 463     { X86::ADDPDrr,         X86::ADDPDrm, 16 },
 464     { X86::ADDPSrr,         X86::ADDPSrm, 16 },
 465     { X86::ADDSDrr,         X86::ADDSDrm, 0 },
 466     { X86::ADDSSrr,         X86::ADDSSrm, 0 },
 467     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm, 16 },
 468     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm, 16 },
 469     { X86::AND16rr,         X86::AND16rm, 0 },
 470     { X86::AND32rr,         X86::AND32rm, 0 },
 471     { X86::AND64rr,         X86::AND64rm, 0 },
 472     { X86::AND8rr,          X86::AND8rm, 0 },
 473     { X86::ANDNPDrr,        X86::ANDNPDrm, 16 },
 474     { X86::ANDNPSrr,        X86::ANDNPSrm, 16 },
 475     { X86::ANDPDrr,         X86::ANDPDrm, 16 },
 476     { X86::ANDPSrr,         X86::ANDPSrm, 16 },
 477     { X86::CMOVA16rr,       X86::CMOVA16rm, 0 },
 478     { X86::CMOVA32rr,       X86::CMOVA32rm, 0 },
 479     { X86::CMOVA64rr,       X86::CMOVA64rm, 0 },
 480     { X86::CMOVAE16rr,      X86::CMOVAE16rm, 0 },
 481     { X86::CMOVAE32rr,      X86::CMOVAE32rm, 0 },
 482     { X86::CMOVAE64rr,      X86::CMOVAE64rm, 0 },
 483     { X86::CMOVB16rr,       X86::CMOVB16rm, 0 },
 484     { X86::CMOVB32rr,       X86::CMOVB32rm, 0 },
 485     { X86::CMOVB64rr,       X86::CMOVB64rm, 0 },
 486     { X86::CMOVBE16rr,      X86::CMOVBE16rm, 0 },
 487     { X86::CMOVBE32rr,      X86::CMOVBE32rm, 0 },
 488     { X86::CMOVBE64rr,      X86::CMOVBE64rm, 0 },
 489     { X86::CMOVE16rr,       X86::CMOVE16rm, 0 },
 490     { X86::CMOVE32rr,       X86::CMOVE32rm, 0 },
 491     { X86::CMOVE64rr,       X86::CMOVE64rm, 0 },
 492     { X86::CMOVG16rr,       X86::CMOVG16rm, 0 },
 493     { X86::CMOVG32rr,       X86::CMOVG32rm, 0 },
 494     { X86::CMOVG64rr,       X86::CMOVG64rm, 0 },
 495     { X86::CMOVGE16rr,      X86::CMOVGE16rm, 0 },
 496     { X86::CMOVGE32rr,      X86::CMOVGE32rm, 0 },
 497     { X86::CMOVGE64rr,      X86::CMOVGE64rm, 0 },
 498     { X86::CMOVL16rr,       X86::CMOVL16rm, 0 },
 499     { X86::CMOVL32rr,       X86::CMOVL32rm, 0 },
 500     { X86::CMOVL64rr,       X86::CMOVL64rm, 0 },
 501     { X86::CMOVLE16rr,      X86::CMOVLE16rm, 0 },
 502     { X86::CMOVLE32rr,      X86::CMOVLE32rm, 0 },
 503     { X86::CMOVLE64rr,      X86::CMOVLE64rm, 0 },
 504     { X86::CMOVNE16rr,      X86::CMOVNE16rm, 0 },
 505     { X86::CMOVNE32rr,      X86::CMOVNE32rm, 0 },
 506     { X86::CMOVNE64rr,      X86::CMOVNE64rm, 0 },
 507     { X86::CMOVNO16rr,      X86::CMOVNO16rm, 0 },
 508     { X86::CMOVNO32rr,      X86::CMOVNO32rm, 0 },
 509     { X86::CMOVNO64rr,      X86::CMOVNO64rm, 0 },
 510     { X86::CMOVNP16rr,      X86::CMOVNP16rm, 0 },
 511     { X86::CMOVNP32rr,      X86::CMOVNP32rm, 0 },
 512     { X86::CMOVNP64rr,      X86::CMOVNP64rm, 0 },
 513     { X86::CMOVNS16rr,      X86::CMOVNS16rm, 0 },
 514     { X86::CMOVNS32rr,      X86::CMOVNS32rm, 0 },
 515     { X86::CMOVNS64rr,      X86::CMOVNS64rm, 0 },
 516     { X86::CMOVO16rr,       X86::CMOVO16rm, 0 },
 517     { X86::CMOVO32rr,       X86::CMOVO32rm, 0 },
 518     { X86::CMOVO64rr,       X86::CMOVO64rm, 0 },
 519     { X86::CMOVP16rr,       X86::CMOVP16rm, 0 },
 520     { X86::CMOVP32rr,       X86::CMOVP32rm, 0 },
 521     { X86::CMOVP64rr,       X86::CMOVP64rm, 0 },
 522     { X86::CMOVS16rr,       X86::CMOVS16rm, 0 },
 523     { X86::CMOVS32rr,       X86::CMOVS32rm, 0 },
 524     { X86::CMOVS64rr,       X86::CMOVS64rm, 0 },
 525     { X86::CMPPDrri,        X86::CMPPDrmi, 16 },
 526     { X86::CMPPSrri,        X86::CMPPSrmi, 16 },
 527     { X86::CMPSDrr,         X86::CMPSDrm, 0 },
 528     { X86::CMPSSrr,         X86::CMPSSrm, 0 },
 529     { X86::DIVPDrr,         X86::DIVPDrm, 16 },
 530     { X86::DIVPSrr,         X86::DIVPSrm, 16 },
 531     { X86::DIVSDrr,         X86::DIVSDrm, 0 },
 532     { X86::DIVSSrr,         X86::DIVSSrm, 0 },
 533     { X86::FsANDNPDrr,      X86::FsANDNPDrm, 16 },
 534     { X86::FsANDNPSrr,      X86::FsANDNPSrm, 16 },
 535     { X86::FsANDPDrr,       X86::FsANDPDrm, 16 },
 536     { X86::FsANDPSrr,       X86::FsANDPSrm, 16 },
 537     { X86::FsORPDrr,        X86::FsORPDrm, 16 },
 538     { X86::FsORPSrr,        X86::FsORPSrm, 16 },
 539     { X86::FsXORPDrr,       X86::FsXORPDrm, 16 },
 540     { X86::FsXORPSrr,       X86::FsXORPSrm, 16 },
 541     { X86::HADDPDrr,        X86::HADDPDrm, 16 },
 542     { X86::HADDPSrr,        X86::HADDPSrm, 16 },
 543     { X86::HSUBPDrr,        X86::HSUBPDrm, 16 },
 544     { X86::HSUBPSrr,        X86::HSUBPSrm, 16 },
 545     { X86::IMUL16rr,        X86::IMUL16rm, 0 },
 546     { X86::IMUL32rr,        X86::IMUL32rm, 0 },
 547     { X86::IMUL64rr,        X86::IMUL64rm, 0 },
 548     { X86::MAXPDrr,         X86::MAXPDrm, 16 },
 549     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int, 16 },
 550     { X86::MAXPSrr,         X86::MAXPSrm, 16 },
 551     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int, 16 },
 552     { X86::MAXSDrr,         X86::MAXSDrm, 0 },
 553     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int, 0 },
 554     { X86::MAXSSrr,         X86::MAXSSrm, 0 },
 555     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int, 0 },
 556     { X86::MINPDrr,         X86::MINPDrm, 16 },
 557     { X86::MINPDrr_Int,     X86::MINPDrm_Int, 16 },
 558     { X86::MINPSrr,         X86::MINPSrm, 16 },
 559     { X86::MINPSrr_Int,     X86::MINPSrm_Int, 16 },
 560     { X86::MINSDrr,         X86::MINSDrm, 0 },
 561     { X86::MINSDrr_Int,     X86::MINSDrm_Int, 0 },
 562     { X86::MINSSrr,         X86::MINSSrm, 0 },
 563     { X86::MINSSrr_Int,     X86::MINSSrm_Int, 0 },
 564     { X86::MULPDrr,         X86::MULPDrm, 16 },
 565     { X86::MULPSrr,         X86::MULPSrm, 16 },
 566     { X86::MULSDrr,         X86::MULSDrm, 0 },
 567     { X86::MULSSrr,         X86::MULSSrm, 0 },
 568     { X86::OR16rr,          X86::OR16rm, 0 },
 569     { X86::OR32rr,          X86::OR32rm, 0 },
 570     { X86::OR64rr,          X86::OR64rm, 0 },
 571     { X86::OR8rr,           X86::OR8rm, 0 },
 572     { X86::ORPDrr,          X86::ORPDrm, 16 },
 573     { X86::ORPSrr,          X86::ORPSrm, 16 },
 574     { X86::PACKSSDWrr,      X86::PACKSSDWrm, 16 },
 575     { X86::PACKSSWBrr,      X86::PACKSSWBrm, 16 },
 576     { X86::PACKUSWBrr,      X86::PACKUSWBrm, 16 },
 577     { X86::PADDBrr,         X86::PADDBrm, 16 },
 578     { X86::PADDDrr,         X86::PADDDrm, 16 },
 579     { X86::PADDQrr,         X86::PADDQrm, 16 },
 580     { X86::PADDSBrr,        X86::PADDSBrm, 16 },
 581     { X86::PADDSWrr,        X86::PADDSWrm, 16 },
 582     { X86::PADDWrr,         X86::PADDWrm, 16 },
 583     { X86::PANDNrr,         X86::PANDNrm, 16 },
 584     { X86::PANDrr,          X86::PANDrm, 16 },
 585     { X86::PAVGBrr,         X86::PAVGBrm, 16 },
 586     { X86::PAVGWrr,         X86::PAVGWrm, 16 },
 587     { X86::PCMPEQBrr,       X86::PCMPEQBrm, 16 },
 588     { X86::PCMPEQDrr,       X86::PCMPEQDrm, 16 },
 589     { X86::PCMPEQWrr,       X86::PCMPEQWrm, 16 },
 590     { X86::PCMPGTBrr,       X86::PCMPGTBrm, 16 },
 591     { X86::PCMPGTDrr,       X86::PCMPGTDrm, 16 },
 592     { X86::PCMPGTWrr,       X86::PCMPGTWrm, 16 },
 593     { X86::PINSRWrri,       X86::PINSRWrmi, 16 },
 594     { X86::PMADDWDrr,       X86::PMADDWDrm, 16 },
 595     { X86::PMAXSWrr,        X86::PMAXSWrm, 16 },
 596     { X86::PMAXUBrr,        X86::PMAXUBrm, 16 },
 597     { X86::PMINSWrr,        X86::PMINSWrm, 16 },
 598     { X86::PMINUBrr,        X86::PMINUBrm, 16 },
 599     { X86::PMULDQrr,        X86::PMULDQrm, 16 },
 600     { X86::PMULHUWrr,       X86::PMULHUWrm, 16 },
 601     { X86::PMULHWrr,        X86::PMULHWrm, 16 },
 602     { X86::PMULLDrr,        X86::PMULLDrm, 16 },
 603     { X86::PMULLDrr_int,    X86::PMULLDrm_int, 16 },
 604     { X86::PMULLWrr,        X86::PMULLWrm, 16 },
 605     { X86::PMULUDQrr,       X86::PMULUDQrm, 16 },
 606     { X86::PORrr,           X86::PORrm, 16 },
 607     { X86::PSADBWrr,        X86::PSADBWrm, 16 },
 608     { X86::PSLLDrr,         X86::PSLLDrm, 16 },
 609     { X86::PSLLQrr,         X86::PSLLQrm, 16 },
 610     { X86::PSLLWrr,         X86::PSLLWrm, 16 },
 611     { X86::PSRADrr,         X86::PSRADrm, 16 },
 612     { X86::PSRAWrr,         X86::PSRAWrm, 16 },
 613     { X86::PSRLDrr,         X86::PSRLDrm, 16 },
 614     { X86::PSRLQrr,         X86::PSRLQrm, 16 },
 615     { X86::PSRLWrr,         X86::PSRLWrm, 16 },
 616     { X86::PSUBBrr,         X86::PSUBBrm, 16 },
 617     { X86::PSUBDrr,         X86::PSUBDrm, 16 },
 618     { X86::PSUBSBrr,        X86::PSUBSBrm, 16 },
 619     { X86::PSUBSWrr,        X86::PSUBSWrm, 16 },
 620     { X86::PSUBWrr,         X86::PSUBWrm, 16 },
 621     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm, 16 },
 622     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm, 16 },
 623     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm, 16 },
 624     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm, 16 },
 625     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm, 16 },
 626     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm, 16 },
 627     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm, 16 },
 628     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm, 16 },
 629     { X86::PXORrr,          X86::PXORrm, 16 },
 630     { X86::SBB32rr,         X86::SBB32rm, 0 },
 631     { X86::SBB64rr,         X86::SBB64rm, 0 },
 632     { X86::SHUFPDrri,       X86::SHUFPDrmi, 16 },
 633     { X86::SHUFPSrri,       X86::SHUFPSrmi, 16 },
 634     { X86::SUB16rr,         X86::SUB16rm, 0 },
 635     { X86::SUB32rr,         X86::SUB32rm, 0 },
 636     { X86::SUB64rr,         X86::SUB64rm, 0 },
 637     { X86::SUB8rr,          X86::SUB8rm, 0 },
 638     { X86::SUBPDrr,         X86::SUBPDrm, 16 },
 639     { X86::SUBPSrr,         X86::SUBPSrm, 16 },
 640     { X86::SUBSDrr,         X86::SUBSDrm, 0 },
 641     { X86::SUBSSrr,         X86::SUBSSrm, 0 },
 642     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 643     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm, 16 },
 644     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm, 16 },
 645     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm, 16 },
 646     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm, 16 },
 647     { X86::XOR16rr,         X86::XOR16rm, 0 },
 648     { X86::XOR32rr,         X86::XOR32rm, 0 },
 649     { X86::XOR64rr,         X86::XOR64rm, 0 },
 650     { X86::XOR8rr,          X86::XOR8rm, 0 },
 651     { X86::XORPDrr,         X86::XORPDrm, 16 },
 652     { X86::XORPSrr,         X86::XORPSrm, 16 }
 653   };
 654
 655   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 656     unsigned RegOp = OpTbl2[i][0];
 657     unsigned MemOp = OpTbl2[i][1];
 658     unsigned Align = OpTbl2[i][2];
 659     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 660                                            std::make_pair(MemOp,Align))).second)
 661       assert(false && "Duplicated entries?");
 662     // Index 2, folded load
 663     unsigned AuxInfo = 2 | (1 << 4);
 664     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 665                                    std::make_pair(RegOp, AuxInfo))).second)
 666       AmbEntries.push_back(MemOp);
 667   }
 668
 669   // Remove ambiguous entries.
 670   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 671 }
 672
 673 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 674                                unsigned &SrcReg, unsigned &DstReg,
 675                                unsigned &SrcSubIdx, unsigned &DstSubIdx) const {
 676   switch (MI.getOpcode()) {
 677   default:
 678     return false;
 679   case X86::MOV8rr:
 680   case X86::MOV8rr_NOREX:
 681   case X86::MOV16rr:
 682   case X86::MOV32rr:
 683   case X86::MOV64rr:
 684   case X86::MOVSSrr:
 685   case X86::MOVSDrr:
 686
 687   // FP Stack register class copies
 688   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 689   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 690   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 691
 692   case X86::FsMOVAPSrr:
 693   case X86::FsMOVAPDrr:
 694   case X86::MOVAPSrr:
 695   case X86::MOVAPDrr:
 696   case X86::MOVDQArr:
 697   case X86::MOVSS2PSrr:
 698   case X86::MOVSD2PDrr:
 699   case X86::MOVPS2SSrr:
 700   case X86::MOVPD2SDrr:
 701   case X86::MMX_MOVQ64rr:
 702     assert(MI.getNumOperands() >= 2 &&
 703            MI.getOperand(0).isReg() &&
 704            MI.getOperand(1).isReg() &&
 705            "invalid register-register move instruction");
 706     SrcReg = MI.getOperand(1).getReg();
 707     DstReg = MI.getOperand(0).getReg();
 708     SrcSubIdx = MI.getOperand(1).getSubReg();
 709     DstSubIdx = MI.getOperand(0).getSubReg();
 710     return true;
 711   }
 712 }
 713
 714 /// isFrameOperand - Return true and the FrameIndex if the specified
 715 /// operand and follow operands form a reference to the stack frame.
 716 bool X86InstrInfo::isFrameOperand(const MachineInstr *MI, unsigned int Op,
 717                                   int &FrameIndex) const {
 718   if (MI->getOperand(Op).isFI() && MI->getOperand(Op+1).isImm() &&
 719       MI->getOperand(Op+2).isReg() && MI->getOperand(Op+3).isImm() &&
 720       MI->getOperand(Op+1).getImm() == 1 &&
 721       MI->getOperand(Op+2).getReg() == 0 &&
 722       MI->getOperand(Op+3).getImm() == 0) {
 723     FrameIndex = MI->getOperand(Op).getIndex();
 724     return true;
 725   }
 726   return false;
 727 }
 728
 729 static bool isFrameLoadOpcode(int Opcode) {
 730   switch (Opcode) {
 731   default: break;
 732   case X86::MOV8rm:
 733   case X86::MOV16rm:
 734   case X86::MOV32rm:
 735   case X86::MOV64rm:
 736   case X86::LD_Fp64m:
 737   case X86::MOVSSrm:
 738   case X86::MOVSDrm:
 739   case X86::MOVAPSrm:
 740   case X86::MOVAPDrm:
 741   case X86::MOVDQArm:
 742   case X86::MMX_MOVD64rm:
 743   case X86::MMX_MOVQ64rm:
 744     return true;
 745     break;
 746   }
 747   return false;
 748 }
 749
 750 static bool isFrameStoreOpcode(int Opcode) {
 751   switch (Opcode) {
 752   default: break;
 753   case X86::MOV8mr:
 754   case X86::MOV16mr:
 755   case X86::MOV32mr:
 756   case X86::MOV64mr:
 757   case X86::ST_FpP64m:
 758   case X86::MOVSSmr:
 759   case X86::MOVSDmr:
 760   case X86::MOVAPSmr:
 761   case X86::MOVAPDmr:
 762   case X86::MOVDQAmr:
 763   case X86::MMX_MOVD64mr:
 764   case X86::MMX_MOVQ64mr:
 765   case X86::MMX_MOVNTQmr:
 766     return true;
 767   }
 768   return false;
 769 }
 770
 771 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 772                                            int &FrameIndex) const {
 773   if (isFrameLoadOpcode(MI->getOpcode()))
 774     if (isFrameOperand(MI, 1, FrameIndex))
 775       return MI->getOperand(0).getReg();
 776   return 0;
 777 }
 778
 779 unsigned X86InstrInfo::isLoadFromStackSlotPostFE(const MachineInstr *MI,
 780                                                  int &FrameIndex) const {
 781   if (isFrameLoadOpcode(MI->getOpcode())) {
 782     unsigned Reg;
 783     if ((Reg = isLoadFromStackSlot(MI, FrameIndex)))
 784       return Reg;
 785     // Check for post-frame index elimination operations
 786     const MachineMemOperand *Dummy;
 787     return hasLoadFromStackSlot(MI, Dummy, FrameIndex);
 788   }
 789   return 0;
 790 }
 791
 792 bool X86InstrInfo::hasLoadFromStackSlot(const MachineInstr *MI,
 793                                         const MachineMemOperand *&MMO,
 794                                         int &FrameIndex) const {
 795   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 796          oe = MI->memoperands_end();
 797        o != oe;
 798        ++o) {
 799     if ((*o)->isLoad() && (*o)->getValue())
 800       if (const FixedStackPseudoSourceValue *Value =
 801           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 802         FrameIndex = Value->getFrameIndex();
 803         MMO = *o;
 804         return true;
 805       }
 806   }
 807   return false;
 808 }
 809
 810 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 811                                           int &FrameIndex) const {
 812   if (isFrameStoreOpcode(MI->getOpcode()))
 813     if (isFrameOperand(MI, 0, FrameIndex))
 814       return MI->getOperand(X86AddrNumOperands).getReg();
 815   return 0;
 816 }
 817
 818 unsigned X86InstrInfo::isStoreToStackSlotPostFE(const MachineInstr *MI,
 819                                                 int &FrameIndex) const {
 820   if (isFrameStoreOpcode(MI->getOpcode())) {
 821     unsigned Reg;
 822     if ((Reg = isStoreToStackSlot(MI, FrameIndex)))
 823       return Reg;
 824     // Check for post-frame index elimination operations
 825     const MachineMemOperand *Dummy;
 826     return hasStoreToStackSlot(MI, Dummy, FrameIndex);
 827   }
 828   return 0;
 829 }
 830
 831 bool X86InstrInfo::hasStoreToStackSlot(const MachineInstr *MI,
 832                                        const MachineMemOperand *&MMO,
 833                                        int &FrameIndex) const {
 834   for (MachineInstr::mmo_iterator o = MI->memoperands_begin(),
 835          oe = MI->memoperands_end();
 836        o != oe;
 837        ++o) {
 838     if ((*o)->isStore() && (*o)->getValue())
 839       if (const FixedStackPseudoSourceValue *Value =
 840           dyn_cast<const FixedStackPseudoSourceValue>((*o)->getValue())) {
 841         FrameIndex = Value->getFrameIndex();
 842         MMO = *o;
 843         return true;
 844       }
 845   }
 846   return false;
 847 }
 848
 849 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 850 /// X86::MOVPC32r.
 851 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 852   bool isPICBase = false;
 853   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 854          E = MRI.def_end(); I != E; ++I) {
 855     MachineInstr *DefMI = I.getOperand().getParent();
 856     if (DefMI->getOpcode() != X86::MOVPC32r)
 857       return false;
 858     assert(!isPICBase && "More than one PIC base?");
 859     isPICBase = true;
 860   }
 861   return isPICBase;
 862 }
 863
 864 bool
 865 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI,
 866                                                 AliasAnalysis *AA) const {
 867   switch (MI->getOpcode()) {
 868   default: break;
 869     case X86::MOV8rm:
 870     case X86::MOV16rm:
 871     case X86::MOV32rm:
 872     case X86::MOV64rm:
 873     case X86::LD_Fp64m:
 874     case X86::MOVSSrm:
 875     case X86::MOVSDrm:
 876     case X86::MOVAPSrm:
 877     case X86::MOVUPSrm:
 878     case X86::MOVUPSrm_Int:
 879     case X86::MOVAPDrm:
 880     case X86::MOVDQArm:
 881     case X86::MMX_MOVD64rm:
 882     case X86::MMX_MOVQ64rm:
 883     case X86::FsMOVAPSrm:
 884     case X86::FsMOVAPDrm: {
 885       // Loads from constant pools are trivially rematerializable.
 886       if (MI->getOperand(1).isReg() &&
 887           MI->getOperand(2).isImm() &&
 888           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 889           MI->isInvariantLoad(AA)) {
 890         unsigned BaseReg = MI->getOperand(1).getReg();
 891         if (BaseReg == 0 || BaseReg == X86::RIP)
 892           return true;
 893         // Allow re-materialization of PIC load.
 894         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 895           return false;
 896         const MachineFunction &MF = *MI->getParent()->getParent();
 897         const MachineRegisterInfo &MRI = MF.getRegInfo();
 898         bool isPICBase = false;
 899         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 900                E = MRI.def_end(); I != E; ++I) {
 901           MachineInstr *DefMI = I.getOperand().getParent();
 902           if (DefMI->getOpcode() != X86::MOVPC32r)
 903             return false;
 904           assert(!isPICBase && "More than one PIC base?");
 905           isPICBase = true;
 906         }
 907         return isPICBase;
 908       }
 909       return false;
 910     }
 911
 912      case X86::LEA32r:
 913      case X86::LEA64r: {
 914        if (MI->getOperand(2).isImm() &&
 915            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 916            !MI->getOperand(4).isReg()) {
 917          // lea fi#, lea GV, etc. are all rematerializable.
 918          if (!MI->getOperand(1).isReg())
 919            return true;
 920          unsigned BaseReg = MI->getOperand(1).getReg();
 921          if (BaseReg == 0)
 922            return true;
 923          // Allow re-materialization of lea PICBase + x.
 924          const MachineFunction &MF = *MI->getParent()->getParent();
 925          const MachineRegisterInfo &MRI = MF.getRegInfo();
 926          return regIsPICBase(BaseReg, MRI);
 927        }
 928        return false;
 929      }
 930   }
 931
 932   // All other instructions marked M_REMATERIALIZABLE are always trivially
 933   // rematerializable.
 934   return true;
 935 }
 936
 937 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 938 /// would clobber the EFLAGS condition register. Note the result may be
 939 /// conservative. If it cannot definitely determine the safety after visiting
 940 /// a few instructions in each direction it assumes it's not safe.
 941 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 942                                   MachineBasicBlock::iterator I) {
 943   // It's always safe to clobber EFLAGS at the end of a block.
 944   if (I == MBB.end())
 945     return true;
 946
 947   // For compile time consideration, if we are not able to determine the
 948   // safety after visiting 4 instructions in each direction, we will assume
 949   // it's not safe.
 950   MachineBasicBlock::iterator Iter = I;
 951   for (unsigned i = 0; i < 4; ++i) {
 952     bool SeenDef = false;
 953     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 954       MachineOperand &MO = Iter->getOperand(j);
 955       if (!MO.isReg())
 956         continue;
 957       if (MO.getReg() == X86::EFLAGS) {
 958         if (MO.isUse())
 959           return false;
 960         SeenDef = true;
 961       }
 962     }
 963
 964     if (SeenDef)
 965       // This instruction defines EFLAGS, no need to look any further.
 966       return true;
 967     ++Iter;
 968
 969     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 970     if (Iter == MBB.end())
 971       return true;
 972   }
 973
 974   Iter = I;
 975   for (unsigned i = 0; i < 4; ++i) {
 976     // If we make it to the beginning of the block, it's safe to clobber
 977     // EFLAGS iff EFLAGS is not live-in.
 978     if (Iter == MBB.begin())
 979       return !MBB.isLiveIn(X86::EFLAGS);
 980
 981     --Iter;
 982     bool SawKill = false;
 983     for (unsigned j = 0, e = Iter->getNumOperands(); j != e; ++j) {
 984       MachineOperand &MO = Iter->getOperand(j);
 985       if (MO.isReg() && MO.getReg() == X86::EFLAGS) {
 986         if (MO.isDef()) return MO.isDead();
 987         if (MO.isKill()) SawKill = true;
 988       }
 989     }
 990
 991     if (SawKill)
 992       // This instruction kills EFLAGS and doesn't redefine it, so
 993       // there's no need to look further.
 994       return true;
 995   }
 996
 997   // Conservative answer.
 998   return false;
 999 }
1000
1001 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
1002                                  MachineBasicBlock::iterator I,
1003                                  unsigned DestReg, unsigned SubIdx,
1004                                  const MachineInstr *Orig,
1005                                  const TargetRegisterInfo *TRI) const {
1006   DebugLoc DL = DebugLoc::getUnknownLoc();
1007   if (I != MBB.end()) DL = I->getDebugLoc();
1008
1009   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
1010     DestReg = TRI->getSubReg(DestReg, SubIdx);
1011     SubIdx = 0;
1012   }
1013
1014   // MOV32r0 etc. are implemented with xor which clobbers condition code.
1015   // Re-materialize them as movri instructions to avoid side effects.
1016   bool Clone = true;
1017   unsigned Opc = Orig->getOpcode();
1018   switch (Opc) {
1019   default: break;
1020   case X86::MOV8r0:
1021   case X86::MOV16r0:
1022   case X86::MOV32r0: {
1023     if (!isSafeToClobberEFLAGS(MBB, I)) {
1024       switch (Opc) {
1025       default: break;
1026       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
1027       case X86::MOV16r0: Opc = X86::MOV16ri; break;
1028       case X86::MOV32r0: Opc = X86::MOV32ri; break;
1029       }
1030       Clone = false;
1031     }
1032     break;
1033   }
1034   }
1035
1036   if (Clone) {
1037     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
1038     MI->getOperand(0).setReg(DestReg);
1039     MBB.insert(I, MI);
1040   } else {
1041     BuildMI(MBB, I, DL, get(Opc), DestReg).addImm(0);
1042   }
1043
1044   MachineInstr *NewMI = prior(I);
1045   NewMI->getOperand(0).setSubReg(SubIdx);
1046 }
1047
1048 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
1049 /// is not marked dead.
1050 static bool hasLiveCondCodeDef(MachineInstr *MI) {
1051   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1052     MachineOperand &MO = MI->getOperand(i);
1053     if (MO.isReg() && MO.isDef() &&
1054         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
1055       return true;
1056     }
1057   }
1058   return false;
1059 }
1060
1061 /// convertToThreeAddressWithLEA - Helper for convertToThreeAddress when
1062 /// 16-bit LEA is disabled, use 32-bit LEA to form 3-address code by promoting
1063 /// to a 32-bit superregister and then truncating back down to a 16-bit
1064 /// subregister.
1065 MachineInstr *
1066 X86InstrInfo::convertToThreeAddressWithLEA(unsigned MIOpc,
1067                                            MachineFunction::iterator &MFI,
1068                                            MachineBasicBlock::iterator &MBBI,
1069                                            LiveVariables *LV) const {
1070   MachineInstr *MI = MBBI;
1071   unsigned Dest = MI->getOperand(0).getReg();
1072   unsigned Src = MI->getOperand(1).getReg();
1073   bool isDead = MI->getOperand(0).isDead();
1074   bool isKill = MI->getOperand(1).isKill();
1075
1076   unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1077     ? X86::LEA64_32r : X86::LEA32r;
1078   MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1079   unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1080   unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1081
1082   // Build and insert into an implicit UNDEF value. This is OK because
1083   // well be shifting and then extracting the lower 16-bits.
1084   // This has the potential to cause partial register stall. e.g.
1085   //   movw    (%rbp,%rcx,2), %dx
1086   //   leal    -65(%rdx), %esi
1087   // But testing has shown this *does* help performance in 64-bit mode (at
1088   // least on modern x86 machines).
1089   BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg);
1090   MachineInstr *InsMI =
1091     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg)
1092     .addReg(leaInReg)
1093     .addReg(Src, getKillRegState(isKill))
1094     .addImm(X86::SUBREG_16BIT);
1095
1096   MachineInstrBuilder MIB = BuildMI(*MFI, MBBI, MI->getDebugLoc(),
1097                                     get(Opc), leaOutReg);
1098   switch (MIOpc) {
1099   default:
1100     llvm_unreachable(0);
1101     break;
1102   case X86::SHL16ri: {
1103     unsigned ShAmt = MI->getOperand(2).getImm();
1104     MIB.addReg(0).addImm(1 << ShAmt)
1105        .addReg(leaInReg, RegState::Kill).addImm(0);
1106     break;
1107   }
1108   case X86::INC16r:
1109   case X86::INC64_16r:
1110     addLeaRegOffset(MIB, leaInReg, true, 1);
1111     break;
1112   case X86::DEC16r:
1113   case X86::DEC64_16r:
1114     addLeaRegOffset(MIB, leaInReg, true, -1);
1115     break;
1116   case X86::ADD16ri:
1117   case X86::ADD16ri8:
1118     addLeaRegOffset(MIB, leaInReg, true, MI->getOperand(2).getImm());
1119     break;
1120   case X86::ADD16rr: {
1121     unsigned Src2 = MI->getOperand(2).getReg();
1122     bool isKill2 = MI->getOperand(2).isKill();
1123     unsigned leaInReg2 = 0;
1124     MachineInstr *InsMI2 = 0;
1125     if (Src == Src2) {
1126       // ADD16rr %reg1028<kill>, %reg1028
1127       // just a single insert_subreg.
1128       addRegReg(MIB, leaInReg, true, leaInReg, false);
1129     } else {
1130       leaInReg2 = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1131       // Build and insert into an implicit UNDEF value. This is OK because
1132       // well be shifting and then extracting the lower 16-bits.
1133       BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::IMPLICIT_DEF), leaInReg2);
1134       InsMI2 =
1135         BuildMI(*MFI, MIB, MI->getDebugLoc(), get(X86::INSERT_SUBREG),leaInReg2)
1136         .addReg(leaInReg2)
1137         .addReg(Src2, getKillRegState(isKill2))
1138         .addImm(X86::SUBREG_16BIT);
1139       addRegReg(MIB, leaInReg, true, leaInReg2, true);
1140     }
1141     if (LV && isKill2 && InsMI2)
1142       LV->replaceKillInstruction(Src2, MI, InsMI2);
1143     break;
1144   }
1145   }
1146
1147   MachineInstr *NewMI = MIB;
1148   MachineInstr *ExtMI =
1149     BuildMI(*MFI, MBBI, MI->getDebugLoc(), get(X86::EXTRACT_SUBREG))
1150     .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1151     .addReg(leaOutReg, RegState::Kill)
1152     .addImm(X86::SUBREG_16BIT);
1153
1154   if (LV) {
1155     // Update live variables
1156     LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1157     LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1158     if (isKill)
1159       LV->replaceKillInstruction(Src, MI, InsMI);
1160     if (isDead)
1161       LV->replaceKillInstruction(Dest, MI, ExtMI);
1162   }
1163
1164   return ExtMI;
1165 }
1166
1167 /// convertToThreeAddress - This method must be implemented by targets that
1168 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
1169 /// may be able to convert a two-address instruction into a true
1170 /// three-address instruction on demand.  This allows the X86 target (for
1171 /// example) to convert ADD and SHL instructions into LEA instructions if they
1172 /// would require register copies due to two-addressness.
1173 ///
1174 /// This method returns a null pointer if the transformation cannot be
1175 /// performed, otherwise it returns the new instruction.
1176 ///
1177 MachineInstr *
1178 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
1179                                     MachineBasicBlock::iterator &MBBI,
1180                                     LiveVariables *LV) const {
1181   MachineInstr *MI = MBBI;
1182   MachineFunction &MF = *MI->getParent()->getParent();
1183   // All instructions input are two-addr instructions.  Get the known operands.
1184   unsigned Dest = MI->getOperand(0).getReg();
1185   unsigned Src = MI->getOperand(1).getReg();
1186   bool isDead = MI->getOperand(0).isDead();
1187   bool isKill = MI->getOperand(1).isKill();
1188
1189   MachineInstr *NewMI = NULL;
1190   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1191   // we have better subtarget support, enable the 16-bit LEA generation here.
1192   // 16-bit LEA is also slow on Core2.
1193   bool DisableLEA16 = true;
1194   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1195
1196   unsigned MIOpc = MI->getOpcode();
1197   switch (MIOpc) {
1198   case X86::SHUFPSrri: {
1199     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1200     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1201
1202     unsigned B = MI->getOperand(1).getReg();
1203     unsigned C = MI->getOperand(2).getReg();
1204     if (B != C) return 0;
1205     unsigned A = MI->getOperand(0).getReg();
1206     unsigned M = MI->getOperand(3).getImm();
1207     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::PSHUFDri))
1208       .addReg(A, RegState::Define | getDeadRegState(isDead))
1209       .addReg(B, getKillRegState(isKill)).addImm(M);
1210     break;
1211   }
1212   case X86::SHL64ri: {
1213     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1214     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1215     // the flags produced by a shift yet, so this is safe.
1216     unsigned ShAmt = MI->getOperand(2).getImm();
1217     if (ShAmt == 0 || ShAmt >= 4) return 0;
1218
1219     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1220       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1221       .addReg(0).addImm(1 << ShAmt)
1222       .addReg(Src, getKillRegState(isKill))
1223       .addImm(0);
1224     break;
1225   }
1226   case X86::SHL32ri: {
1227     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1228     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1229     // the flags produced by a shift yet, so this is safe.
1230     unsigned ShAmt = MI->getOperand(2).getImm();
1231     if (ShAmt == 0 || ShAmt >= 4) return 0;
1232
1233     unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1234     NewMI = BuildMI(MF, MI->getDebugLoc(), get(Opc))
1235       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1236       .addReg(0).addImm(1 << ShAmt)
1237       .addReg(Src, getKillRegState(isKill)).addImm(0);
1238     break;
1239   }
1240   case X86::SHL16ri: {
1241     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1242     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1243     // the flags produced by a shift yet, so this is safe.
1244     unsigned ShAmt = MI->getOperand(2).getImm();
1245     if (ShAmt == 0 || ShAmt >= 4) return 0;
1246
1247     if (DisableLEA16)
1248       return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1249     NewMI = BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1250       .addReg(Dest, RegState::Define | getDeadRegState(isDead))
1251       .addReg(0).addImm(1 << ShAmt)
1252       .addReg(Src, getKillRegState(isKill))
1253       .addImm(0);
1254     break;
1255   }
1256   default: {
1257     // The following opcodes also sets the condition code register(s). Only
1258     // convert them to equivalent lea if the condition code register def's
1259     // are dead!
1260     if (hasLiveCondCodeDef(MI))
1261       return 0;
1262
1263     switch (MIOpc) {
1264     default: return 0;
1265     case X86::INC64r:
1266     case X86::INC32r:
1267     case X86::INC64_32r: {
1268       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1269       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1270         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1271       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1272                               .addReg(Dest, RegState::Define |
1273                                       getDeadRegState(isDead)),
1274                               Src, isKill, 1);
1275       break;
1276     }
1277     case X86::INC16r:
1278     case X86::INC64_16r:
1279       if (DisableLEA16)
1280         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1281       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1282       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1283                            .addReg(Dest, RegState::Define |
1284                                    getDeadRegState(isDead)),
1285                            Src, isKill, 1);
1286       break;
1287     case X86::DEC64r:
1288     case X86::DEC32r:
1289     case X86::DEC64_32r: {
1290       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1291       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1292         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1293       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1294                               .addReg(Dest, RegState::Define |
1295                                       getDeadRegState(isDead)),
1296                               Src, isKill, -1);
1297       break;
1298     }
1299     case X86::DEC16r:
1300     case X86::DEC64_16r:
1301       if (DisableLEA16)
1302         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1303       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1304       NewMI = addRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1305                            .addReg(Dest, RegState::Define |
1306                                    getDeadRegState(isDead)),
1307                            Src, isKill, -1);
1308       break;
1309     case X86::ADD64rr:
1310     case X86::ADD32rr: {
1311       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1312       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1313         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1314       unsigned Src2 = MI->getOperand(2).getReg();
1315       bool isKill2 = MI->getOperand(2).isKill();
1316       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1317                         .addReg(Dest, RegState::Define |
1318                                 getDeadRegState(isDead)),
1319                         Src, isKill, Src2, isKill2);
1320       if (LV && isKill2)
1321         LV->replaceKillInstruction(Src2, MI, NewMI);
1322       break;
1323     }
1324     case X86::ADD16rr: {
1325       if (DisableLEA16)
1326         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1327       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1328       unsigned Src2 = MI->getOperand(2).getReg();
1329       bool isKill2 = MI->getOperand(2).isKill();
1330       NewMI = addRegReg(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1331                         .addReg(Dest, RegState::Define |
1332                                 getDeadRegState(isDead)),
1333                         Src, isKill, Src2, isKill2);
1334       if (LV && isKill2)
1335         LV->replaceKillInstruction(Src2, MI, NewMI);
1336       break;
1337     }
1338     case X86::ADD64ri32:
1339     case X86::ADD64ri8:
1340       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1341       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA64r))
1342                               .addReg(Dest, RegState::Define |
1343                                       getDeadRegState(isDead)),
1344                               Src, isKill, MI->getOperand(2).getImm());
1345       break;
1346     case X86::ADD32ri:
1347     case X86::ADD32ri8: {
1348       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1349       unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1350       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(Opc))
1351                               .addReg(Dest, RegState::Define |
1352                                       getDeadRegState(isDead)),
1353                                 Src, isKill, MI->getOperand(2).getImm());
1354       break;
1355     }
1356     case X86::ADD16ri:
1357     case X86::ADD16ri8:
1358       if (DisableLEA16)
1359         return is64Bit ? convertToThreeAddressWithLEA(MIOpc, MFI, MBBI, LV) : 0;
1360       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1361       NewMI = addLeaRegOffset(BuildMI(MF, MI->getDebugLoc(), get(X86::LEA16r))
1362                               .addReg(Dest, RegState::Define |
1363                                       getDeadRegState(isDead)),
1364                               Src, isKill, MI->getOperand(2).getImm());
1365       break;
1366     }
1367   }
1368   }
1369
1370   if (!NewMI) return 0;
1371
1372   if (LV) {  // Update live variables
1373     if (isKill)
1374       LV->replaceKillInstruction(Src, MI, NewMI);
1375     if (isDead)
1376       LV->replaceKillInstruction(Dest, MI, NewMI);
1377   }
1378
1379   MFI->insert(MBBI, NewMI);          // Insert the new inst
1380   return NewMI;
1381 }
1382
1383 /// commuteInstruction - We have a few instructions that must be hacked on to
1384 /// commute them.
1385 ///
1386 MachineInstr *
1387 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1388   switch (MI->getOpcode()) {
1389   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1390   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1391   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1392   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1393   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1394   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1395     unsigned Opc;
1396     unsigned Size;
1397     switch (MI->getOpcode()) {
1398     default: llvm_unreachable("Unreachable!");
1399     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1400     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1401     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1402     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1403     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1404     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1405     }
1406     unsigned Amt = MI->getOperand(3).getImm();
1407     if (NewMI) {
1408       MachineFunction &MF = *MI->getParent()->getParent();
1409       MI = MF.CloneMachineInstr(MI);
1410       NewMI = false;
1411     }
1412     MI->setDesc(get(Opc));
1413     MI->getOperand(3).setImm(Size-Amt);
1414     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1415   }
1416   case X86::CMOVB16rr:
1417   case X86::CMOVB32rr:
1418   case X86::CMOVB64rr:
1419   case X86::CMOVAE16rr:
1420   case X86::CMOVAE32rr:
1421   case X86::CMOVAE64rr:
1422   case X86::CMOVE16rr:
1423   case X86::CMOVE32rr:
1424   case X86::CMOVE64rr:
1425   case X86::CMOVNE16rr:
1426   case X86::CMOVNE32rr:
1427   case X86::CMOVNE64rr:
1428   case X86::CMOVBE16rr:
1429   case X86::CMOVBE32rr:
1430   case X86::CMOVBE64rr:
1431   case X86::CMOVA16rr:
1432   case X86::CMOVA32rr:
1433   case X86::CMOVA64rr:
1434   case X86::CMOVL16rr:
1435   case X86::CMOVL32rr:
1436   case X86::CMOVL64rr:
1437   case X86::CMOVGE16rr:
1438   case X86::CMOVGE32rr:
1439   case X86::CMOVGE64rr:
1440   case X86::CMOVLE16rr:
1441   case X86::CMOVLE32rr:
1442   case X86::CMOVLE64rr:
1443   case X86::CMOVG16rr:
1444   case X86::CMOVG32rr:
1445   case X86::CMOVG64rr:
1446   case X86::CMOVS16rr:
1447   case X86::CMOVS32rr:
1448   case X86::CMOVS64rr:
1449   case X86::CMOVNS16rr:
1450   case X86::CMOVNS32rr:
1451   case X86::CMOVNS64rr:
1452   case X86::CMOVP16rr:
1453   case X86::CMOVP32rr:
1454   case X86::CMOVP64rr:
1455   case X86::CMOVNP16rr:
1456   case X86::CMOVNP32rr:
1457   case X86::CMOVNP64rr:
1458   case X86::CMOVO16rr:
1459   case X86::CMOVO32rr:
1460   case X86::CMOVO64rr:
1461   case X86::CMOVNO16rr:
1462   case X86::CMOVNO32rr:
1463   case X86::CMOVNO64rr: {
1464     unsigned Opc = 0;
1465     switch (MI->getOpcode()) {
1466     default: break;
1467     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1468     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1469     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1470     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1471     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1472     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1473     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1474     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1475     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1476     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1477     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1478     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1479     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1480     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1481     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1482     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1483     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1484     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1485     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1486     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1487     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1488     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1489     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1490     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1491     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1492     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1493     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1494     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1495     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1496     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1497     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1498     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1499     case X86::CMOVS64rr:  Opc = X86::CMOVNS64rr; break;
1500     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1501     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1502     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1503     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1504     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1505     case X86::CMOVP64rr:  Opc = X86::CMOVNP64rr; break;
1506     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1507     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1508     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1509     case X86::CMOVO16rr:  Opc = X86::CMOVNO16rr; break;
1510     case X86::CMOVO32rr:  Opc = X86::CMOVNO32rr; break;
1511     case X86::CMOVO64rr:  Opc = X86::CMOVNO64rr; break;
1512     case X86::CMOVNO16rr: Opc = X86::CMOVO16rr; break;
1513     case X86::CMOVNO32rr: Opc = X86::CMOVO32rr; break;
1514     case X86::CMOVNO64rr: Opc = X86::CMOVO64rr; break;
1515     }
1516     if (NewMI) {
1517       MachineFunction &MF = *MI->getParent()->getParent();
1518       MI = MF.CloneMachineInstr(MI);
1519       NewMI = false;
1520     }
1521     MI->setDesc(get(Opc));
1522     // Fallthrough intended.
1523   }
1524   default:
1525     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1526   }
1527 }
1528
1529 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1530   switch (BrOpc) {
1531   default: return X86::COND_INVALID;
1532   case X86::JE:  return X86::COND_E;
1533   case X86::JNE: return X86::COND_NE;
1534   case X86::JL:  return X86::COND_L;
1535   case X86::JLE: return X86::COND_LE;
1536   case X86::JG:  return X86::COND_G;
1537   case X86::JGE: return X86::COND_GE;
1538   case X86::JB:  return X86::COND_B;
1539   case X86::JBE: return X86::COND_BE;
1540   case X86::JA:  return X86::COND_A;
1541   case X86::JAE: return X86::COND_AE;
1542   case X86::JS:  return X86::COND_S;
1543   case X86::JNS: return X86::COND_NS;
1544   case X86::JP:  return X86::COND_P;
1545   case X86::JNP: return X86::COND_NP;
1546   case X86::JO:  return X86::COND_O;
1547   case X86::JNO: return X86::COND_NO;
1548   }
1549 }
1550
1551 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1552   switch (CC) {
1553   default: llvm_unreachable("Illegal condition code!");
1554   case X86::COND_E:  return X86::JE;
1555   case X86::COND_NE: return X86::JNE;
1556   case X86::COND_L:  return X86::JL;
1557   case X86::COND_LE: return X86::JLE;
1558   case X86::COND_G:  return X86::JG;
1559   case X86::COND_GE: return X86::JGE;
1560   case X86::COND_B:  return X86::JB;
1561   case X86::COND_BE: return X86::JBE;
1562   case X86::COND_A:  return X86::JA;
1563   case X86::COND_AE: return X86::JAE;
1564   case X86::COND_S:  return X86::JS;
1565   case X86::COND_NS: return X86::JNS;
1566   case X86::COND_P:  return X86::JP;
1567   case X86::COND_NP: return X86::JNP;
1568   case X86::COND_O:  return X86::JO;
1569   case X86::COND_NO: return X86::JNO;
1570   }
1571 }
1572
1573 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1574 /// e.g. turning COND_E to COND_NE.
1575 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1576   switch (CC) {
1577   default: llvm_unreachable("Illegal condition code!");
1578   case X86::COND_E:  return X86::COND_NE;
1579   case X86::COND_NE: return X86::COND_E;
1580   case X86::COND_L:  return X86::COND_GE;
1581   case X86::COND_LE: return X86::COND_G;
1582   case X86::COND_G:  return X86::COND_LE;
1583   case X86::COND_GE: return X86::COND_L;
1584   case X86::COND_B:  return X86::COND_AE;
1585   case X86::COND_BE: return X86::COND_A;
1586   case X86::COND_A:  return X86::COND_BE;
1587   case X86::COND_AE: return X86::COND_B;
1588   case X86::COND_S:  return X86::COND_NS;
1589   case X86::COND_NS: return X86::COND_S;
1590   case X86::COND_P:  return X86::COND_NP;
1591   case X86::COND_NP: return X86::COND_P;
1592   case X86::COND_O:  return X86::COND_NO;
1593   case X86::COND_NO: return X86::COND_O;
1594   }
1595 }
1596
1597 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1598   const TargetInstrDesc &TID = MI->getDesc();
1599   if (!TID.isTerminator()) return false;
1600
1601   // Conditional branch is a special case.
1602   if (TID.isBranch() && !TID.isBarrier())
1603     return true;
1604   if (!TID.isPredicable())
1605     return true;
1606   return !isPredicated(MI);
1607 }
1608
1609 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1610 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1611                                                const X86InstrInfo &TII) {
1612   if (MI->getOpcode() == X86::FP_REG_KILL)
1613     return false;
1614   return TII.isUnpredicatedTerminator(MI);
1615 }
1616
1617 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1618                                  MachineBasicBlock *&TBB,
1619                                  MachineBasicBlock *&FBB,
1620                                  SmallVectorImpl<MachineOperand> &Cond,
1621                                  bool AllowModify) const {
1622   // Start from the bottom of the block and work up, examining the
1623   // terminator instructions.
1624   MachineBasicBlock::iterator I = MBB.end();
1625   while (I != MBB.begin()) {
1626     --I;
1627
1628     // Working from the bottom, when we see a non-terminator instruction, we're
1629     // done.
1630     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1631       break;
1632
1633     // A terminator that isn't a branch can't easily be handled by this
1634     // analysis.
1635     if (!I->getDesc().isBranch())
1636       return true;
1637
1638     // Handle unconditional branches.
1639     if (I->getOpcode() == X86::JMP) {
1640       if (!AllowModify) {
1641         TBB = I->getOperand(0).getMBB();
1642         continue;
1643       }
1644
1645       // If the block has any instructions after a JMP, delete them.
1646       while (llvm::next(I) != MBB.end())
1647         llvm::next(I)->eraseFromParent();
1648
1649       Cond.clear();
1650       FBB = 0;
1651
1652       // Delete the JMP if it's equivalent to a fall-through.
1653       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1654         TBB = 0;
1655         I->eraseFromParent();
1656         I = MBB.end();
1657         continue;
1658       }
1659
1660       // TBB is used to indicate the unconditinal destination.
1661       TBB = I->getOperand(0).getMBB();
1662       continue;
1663     }
1664
1665     // Handle conditional branches.
1666     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1667     if (BranchCode == X86::COND_INVALID)
1668       return true;  // Can't handle indirect branch.
1669
1670     // Working from the bottom, handle the first conditional branch.
1671     if (Cond.empty()) {
1672       FBB = TBB;
1673       TBB = I->getOperand(0).getMBB();
1674       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1675       continue;
1676     }
1677
1678     // Handle subsequent conditional branches. Only handle the case where all
1679     // conditional branches branch to the same destination and their condition
1680     // opcodes fit one of the special multi-branch idioms.
1681     assert(Cond.size() == 1);
1682     assert(TBB);
1683
1684     // Only handle the case where all conditional branches branch to the same
1685     // destination.
1686     if (TBB != I->getOperand(0).getMBB())
1687       return true;
1688
1689     // If the conditions are the same, we can leave them alone.
1690     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1691     if (OldBranchCode == BranchCode)
1692       continue;
1693
1694     // If they differ, see if they fit one of the known patterns. Theoretically,
1695     // we could handle more patterns here, but we shouldn't expect to see them
1696     // if instruction selection has done a reasonable job.
1697     if ((OldBranchCode == X86::COND_NP &&
1698          BranchCode == X86::COND_E) ||
1699         (OldBranchCode == X86::COND_E &&
1700          BranchCode == X86::COND_NP))
1701       BranchCode = X86::COND_NP_OR_E;
1702     else if ((OldBranchCode == X86::COND_P &&
1703               BranchCode == X86::COND_NE) ||
1704              (OldBranchCode == X86::COND_NE &&
1705               BranchCode == X86::COND_P))
1706       BranchCode = X86::COND_NE_OR_P;
1707     else
1708       return true;
1709
1710     // Update the MachineOperand.
1711     Cond[0].setImm(BranchCode);
1712   }
1713
1714   return false;
1715 }
1716
1717 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1718   MachineBasicBlock::iterator I = MBB.end();
1719   unsigned Count = 0;
1720
1721   while (I != MBB.begin()) {
1722     --I;
1723     if (I->getOpcode() != X86::JMP &&
1724         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1725       break;
1726     // Remove the branch.
1727     I->eraseFromParent();
1728     I = MBB.end();
1729     ++Count;
1730   }
1731
1732   return Count;
1733 }
1734
1735 unsigned
1736 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1737                            MachineBasicBlock *FBB,
1738                            const SmallVectorImpl<MachineOperand> &Cond) const {
1739   // FIXME this should probably have a DebugLoc operand
1740   DebugLoc dl = DebugLoc::getUnknownLoc();
1741   // Shouldn't be a fall through.
1742   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1743   assert((Cond.size() == 1 || Cond.size() == 0) &&
1744          "X86 branch conditions have one component!");
1745
1746   if (Cond.empty()) {
1747     // Unconditional branch?
1748     assert(!FBB && "Unconditional branch with multiple successors!");
1749     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(TBB);
1750     return 1;
1751   }
1752
1753   // Conditional branch.
1754   unsigned Count = 0;
1755   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1756   switch (CC) {
1757   case X86::COND_NP_OR_E:
1758     // Synthesize NP_OR_E with two branches.
1759     BuildMI(&MBB, dl, get(X86::JNP)).addMBB(TBB);
1760     ++Count;
1761     BuildMI(&MBB, dl, get(X86::JE)).addMBB(TBB);
1762     ++Count;
1763     break;
1764   case X86::COND_NE_OR_P:
1765     // Synthesize NE_OR_P with two branches.
1766     BuildMI(&MBB, dl, get(X86::JNE)).addMBB(TBB);
1767     ++Count;
1768     BuildMI(&MBB, dl, get(X86::JP)).addMBB(TBB);
1769     ++Count;
1770     break;
1771   default: {
1772     unsigned Opc = GetCondBranchFromCond(CC);
1773     BuildMI(&MBB, dl, get(Opc)).addMBB(TBB);
1774     ++Count;
1775   }
1776   }
1777   if (FBB) {
1778     // Two-way Conditional branch. Insert the second branch.
1779     BuildMI(&MBB, dl, get(X86::JMP)).addMBB(FBB);
1780     ++Count;
1781   }
1782   return Count;
1783 }
1784
1785 /// isHReg - Test if the given register is a physical h register.
1786 static bool isHReg(unsigned Reg) {
1787   return X86::GR8_ABCD_HRegClass.contains(Reg);
1788 }
1789
1790 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1791                                 MachineBasicBlock::iterator MI,
1792                                 unsigned DestReg, unsigned SrcReg,
1793                                 const TargetRegisterClass *DestRC,
1794                                 const TargetRegisterClass *SrcRC) const {
1795   DebugLoc DL = DebugLoc::getUnknownLoc();
1796   if (MI != MBB.end()) DL = MI->getDebugLoc();
1797
1798   // Determine if DstRC and SrcRC have a common superclass in common.
1799   const TargetRegisterClass *CommonRC = DestRC;
1800   if (DestRC == SrcRC)
1801     /* Source and destination have the same register class. */;
1802   else if (CommonRC->hasSuperClass(SrcRC))
1803     CommonRC = SrcRC;
1804   else if (!DestRC->hasSubClass(SrcRC)) {
1805     // Neither of GR64_NOREX or GR64_NOSP is a superclass of the other,
1806     // but we want to copy then as GR64. Similarly, for GR32_NOREX and
1807     // GR32_NOSP, copy as GR32.
1808     if (SrcRC->hasSuperClass(&X86::GR64RegClass) &&
1809         DestRC->hasSuperClass(&X86::GR64RegClass))
1810       CommonRC = &X86::GR64RegClass;
1811     else if (SrcRC->hasSuperClass(&X86::GR32RegClass) &&
1812              DestRC->hasSuperClass(&X86::GR32RegClass))
1813       CommonRC = &X86::GR32RegClass;
1814     else
1815       CommonRC = 0;
1816   }
1817
1818   if (CommonRC) {
1819     unsigned Opc;
1820     if (CommonRC == &X86::GR64RegClass || CommonRC == &X86::GR64_NOSPRegClass) {
1821       Opc = X86::MOV64rr;
1822     } else if (CommonRC == &X86::GR32RegClass ||
1823                CommonRC == &X86::GR32_NOSPRegClass) {
1824       Opc = X86::MOV32rr;
1825     } else if (CommonRC == &X86::GR16RegClass) {
1826       Opc = X86::MOV16rr;
1827     } else if (CommonRC == &X86::GR8RegClass) {
1828       // Copying to or from a physical H register on x86-64 requires a NOREX
1829       // move.  Otherwise use a normal move.
1830       if ((isHReg(DestReg) || isHReg(SrcReg)) &&
1831           TM.getSubtarget<X86Subtarget>().is64Bit())
1832         Opc = X86::MOV8rr_NOREX;
1833       else
1834         Opc = X86::MOV8rr;
1835     } else if (CommonRC == &X86::GR64_ABCDRegClass) {
1836       Opc = X86::MOV64rr;
1837     } else if (CommonRC == &X86::GR32_ABCDRegClass) {
1838       Opc = X86::MOV32rr;
1839     } else if (CommonRC == &X86::GR16_ABCDRegClass) {
1840       Opc = X86::MOV16rr;
1841     } else if (CommonRC == &X86::GR8_ABCD_LRegClass) {
1842       Opc = X86::MOV8rr;
1843     } else if (CommonRC == &X86::GR8_ABCD_HRegClass) {
1844       if (TM.getSubtarget<X86Subtarget>().is64Bit())
1845         Opc = X86::MOV8rr_NOREX;
1846       else
1847         Opc = X86::MOV8rr;
1848     } else if (CommonRC == &X86::GR64_NOREXRegClass ||
1849                CommonRC == &X86::GR64_NOREX_NOSPRegClass) {
1850       Opc = X86::MOV64rr;
1851     } else if (CommonRC == &X86::GR32_NOREXRegClass) {
1852       Opc = X86::MOV32rr;
1853     } else if (CommonRC == &X86::GR16_NOREXRegClass) {
1854       Opc = X86::MOV16rr;
1855     } else if (CommonRC == &X86::GR8_NOREXRegClass) {
1856       Opc = X86::MOV8rr;
1857     } else if (CommonRC == &X86::RFP32RegClass) {
1858       Opc = X86::MOV_Fp3232;
1859     } else if (CommonRC == &X86::RFP64RegClass || CommonRC == &X86::RSTRegClass) {
1860       Opc = X86::MOV_Fp6464;
1861     } else if (CommonRC == &X86::RFP80RegClass) {
1862       Opc = X86::MOV_Fp8080;
1863     } else if (CommonRC == &X86::FR32RegClass) {
1864       Opc = X86::FsMOVAPSrr;
1865     } else if (CommonRC == &X86::FR64RegClass) {
1866       Opc = X86::FsMOVAPDrr;
1867     } else if (CommonRC == &X86::VR128RegClass) {
1868       Opc = X86::MOVAPSrr;
1869     } else if (CommonRC == &X86::VR64RegClass) {
1870       Opc = X86::MMX_MOVQ64rr;
1871     } else {
1872       return false;
1873     }
1874     BuildMI(MBB, MI, DL, get(Opc), DestReg).addReg(SrcReg);
1875     return true;
1876   }
1877
1878   // Moving EFLAGS to / from another register requires a push and a pop.
1879   if (SrcRC == &X86::CCRRegClass) {
1880     if (SrcReg != X86::EFLAGS)
1881       return false;
1882     if (DestRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1883       BuildMI(MBB, MI, DL, get(X86::PUSHFQ));
1884       BuildMI(MBB, MI, DL, get(X86::POP64r), DestReg);
1885       return true;
1886     } else if (DestRC == &X86::GR32RegClass ||
1887                DestRC == &X86::GR32_NOSPRegClass) {
1888       BuildMI(MBB, MI, DL, get(X86::PUSHFD));
1889       BuildMI(MBB, MI, DL, get(X86::POP32r), DestReg);
1890       return true;
1891     }
1892   } else if (DestRC == &X86::CCRRegClass) {
1893     if (DestReg != X86::EFLAGS)
1894       return false;
1895     if (SrcRC == &X86::GR64RegClass || DestRC == &X86::GR64_NOSPRegClass) {
1896       BuildMI(MBB, MI, DL, get(X86::PUSH64r)).addReg(SrcReg);
1897       BuildMI(MBB, MI, DL, get(X86::POPFQ));
1898       return true;
1899     } else if (SrcRC == &X86::GR32RegClass ||
1900                DestRC == &X86::GR32_NOSPRegClass) {
1901       BuildMI(MBB, MI, DL, get(X86::PUSH32r)).addReg(SrcReg);
1902       BuildMI(MBB, MI, DL, get(X86::POPFD));
1903       return true;
1904     }
1905   }
1906
1907   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1908   if (SrcRC == &X86::RSTRegClass) {
1909     // Copying from ST(0)/ST(1).
1910     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1911       // Can only copy from ST(0)/ST(1) right now
1912       return false;
1913     bool isST0 = SrcReg == X86::ST0;
1914     unsigned Opc;
1915     if (DestRC == &X86::RFP32RegClass)
1916       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1917     else if (DestRC == &X86::RFP64RegClass)
1918       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1919     else {
1920       if (DestRC != &X86::RFP80RegClass)
1921         return false;
1922       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1923     }
1924     BuildMI(MBB, MI, DL, get(Opc), DestReg);
1925     return true;
1926   }
1927
1928   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1929   if (DestRC == &X86::RSTRegClass) {
1930     // Copying to ST(0) / ST(1).
1931     if (DestReg != X86::ST0 && DestReg != X86::ST1)
1932       // Can only copy to TOS right now
1933       return false;
1934     bool isST0 = DestReg == X86::ST0;
1935     unsigned Opc;
1936     if (SrcRC == &X86::RFP32RegClass)
1937       Opc = isST0 ? X86::FpSET_ST0_32 : X86::FpSET_ST1_32;
1938     else if (SrcRC == &X86::RFP64RegClass)
1939       Opc = isST0 ? X86::FpSET_ST0_64 : X86::FpSET_ST1_64;
1940     else {
1941       if (SrcRC != &X86::RFP80RegClass)
1942         return false;
1943       Opc = isST0 ? X86::FpSET_ST0_80 : X86::FpSET_ST1_80;
1944     }
1945     BuildMI(MBB, MI, DL, get(Opc)).addReg(SrcReg);
1946     return true;
1947   }
1948
1949   // Not yet supported!
1950   return false;
1951 }
1952
1953 static unsigned getStoreRegOpcode(unsigned SrcReg,
1954                                   const TargetRegisterClass *RC,
1955                                   bool isStackAligned,
1956                                   TargetMachine &TM) {
1957   unsigned Opc = 0;
1958   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
1959     Opc = X86::MOV64mr;
1960   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
1961     Opc = X86::MOV32mr;
1962   } else if (RC == &X86::GR16RegClass) {
1963     Opc = X86::MOV16mr;
1964   } else if (RC == &X86::GR8RegClass) {
1965     // Copying to or from a physical H register on x86-64 requires a NOREX
1966     // move.  Otherwise use a normal move.
1967     if (isHReg(SrcReg) &&
1968         TM.getSubtarget<X86Subtarget>().is64Bit())
1969       Opc = X86::MOV8mr_NOREX;
1970     else
1971       Opc = X86::MOV8mr;
1972   } else if (RC == &X86::GR64_ABCDRegClass) {
1973     Opc = X86::MOV64mr;
1974   } else if (RC == &X86::GR32_ABCDRegClass) {
1975     Opc = X86::MOV32mr;
1976   } else if (RC == &X86::GR16_ABCDRegClass) {
1977     Opc = X86::MOV16mr;
1978   } else if (RC == &X86::GR8_ABCD_LRegClass) {
1979     Opc = X86::MOV8mr;
1980   } else if (RC == &X86::GR8_ABCD_HRegClass) {
1981     if (TM.getSubtarget<X86Subtarget>().is64Bit())
1982       Opc = X86::MOV8mr_NOREX;
1983     else
1984       Opc = X86::MOV8mr;
1985   } else if (RC == &X86::GR64_NOREXRegClass ||
1986              RC == &X86::GR64_NOREX_NOSPRegClass) {
1987     Opc = X86::MOV64mr;
1988   } else if (RC == &X86::GR32_NOREXRegClass) {
1989     Opc = X86::MOV32mr;
1990   } else if (RC == &X86::GR16_NOREXRegClass) {
1991     Opc = X86::MOV16mr;
1992   } else if (RC == &X86::GR8_NOREXRegClass) {
1993     Opc = X86::MOV8mr;
1994   } else if (RC == &X86::RFP80RegClass) {
1995     Opc = X86::ST_FpP80m;   // pops
1996   } else if (RC == &X86::RFP64RegClass) {
1997     Opc = X86::ST_Fp64m;
1998   } else if (RC == &X86::RFP32RegClass) {
1999     Opc = X86::ST_Fp32m;
2000   } else if (RC == &X86::FR32RegClass) {
2001     Opc = X86::MOVSSmr;
2002   } else if (RC == &X86::FR64RegClass) {
2003     Opc = X86::MOVSDmr;
2004   } else if (RC == &X86::VR128RegClass) {
2005     // If stack is realigned we can use aligned stores.
2006     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
2007   } else if (RC == &X86::VR64RegClass) {
2008     Opc = X86::MMX_MOVQ64mr;
2009   } else {
2010     llvm_unreachable("Unknown regclass");
2011   }
2012
2013   return Opc;
2014 }
2015
2016 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
2017                                        MachineBasicBlock::iterator MI,
2018                                        unsigned SrcReg, bool isKill, int FrameIdx,
2019                                        const TargetRegisterClass *RC) const {
2020   const MachineFunction &MF = *MBB.getParent();
2021   bool isAligned = (RI.getStackAlignment() >= 16) ||
2022     RI.needsStackRealignment(MF);
2023   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2024   DebugLoc DL = DebugLoc::getUnknownLoc();
2025   if (MI != MBB.end()) DL = MI->getDebugLoc();
2026   addFrameReference(BuildMI(MBB, MI, DL, get(Opc)), FrameIdx)
2027     .addReg(SrcReg, getKillRegState(isKill));
2028 }
2029
2030 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
2031                                   bool isKill,
2032                                   SmallVectorImpl<MachineOperand> &Addr,
2033                                   const TargetRegisterClass *RC,
2034                                   MachineInstr::mmo_iterator MMOBegin,
2035                                   MachineInstr::mmo_iterator MMOEnd,
2036                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
2037   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2038   unsigned Opc = getStoreRegOpcode(SrcReg, RC, isAligned, TM);
2039   DebugLoc DL = DebugLoc::getUnknownLoc();
2040   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc));
2041   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2042     MIB.addOperand(Addr[i]);
2043   MIB.addReg(SrcReg, getKillRegState(isKill));
2044   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2045   NewMIs.push_back(MIB);
2046 }
2047
2048 static unsigned getLoadRegOpcode(unsigned DestReg,
2049                                  const TargetRegisterClass *RC,
2050                                  bool isStackAligned,
2051                                  const TargetMachine &TM) {
2052   unsigned Opc = 0;
2053   if (RC == &X86::GR64RegClass || RC == &X86::GR64_NOSPRegClass) {
2054     Opc = X86::MOV64rm;
2055   } else if (RC == &X86::GR32RegClass || RC == &X86::GR32_NOSPRegClass) {
2056     Opc = X86::MOV32rm;
2057   } else if (RC == &X86::GR16RegClass) {
2058     Opc = X86::MOV16rm;
2059   } else if (RC == &X86::GR8RegClass) {
2060     // Copying to or from a physical H register on x86-64 requires a NOREX
2061     // move.  Otherwise use a normal move.
2062     if (isHReg(DestReg) &&
2063         TM.getSubtarget<X86Subtarget>().is64Bit())
2064       Opc = X86::MOV8rm_NOREX;
2065     else
2066       Opc = X86::MOV8rm;
2067   } else if (RC == &X86::GR64_ABCDRegClass) {
2068     Opc = X86::MOV64rm;
2069   } else if (RC == &X86::GR32_ABCDRegClass) {
2070     Opc = X86::MOV32rm;
2071   } else if (RC == &X86::GR16_ABCDRegClass) {
2072     Opc = X86::MOV16rm;
2073   } else if (RC == &X86::GR8_ABCD_LRegClass) {
2074     Opc = X86::MOV8rm;
2075   } else if (RC == &X86::GR8_ABCD_HRegClass) {
2076     if (TM.getSubtarget<X86Subtarget>().is64Bit())
2077       Opc = X86::MOV8rm_NOREX;
2078     else
2079       Opc = X86::MOV8rm;
2080   } else if (RC == &X86::GR64_NOREXRegClass ||
2081              RC == &X86::GR64_NOREX_NOSPRegClass) {
2082     Opc = X86::MOV64rm;
2083   } else if (RC == &X86::GR32_NOREXRegClass) {
2084     Opc = X86::MOV32rm;
2085   } else if (RC == &X86::GR16_NOREXRegClass) {
2086     Opc = X86::MOV16rm;
2087   } else if (RC == &X86::GR8_NOREXRegClass) {
2088     Opc = X86::MOV8rm;
2089   } else if (RC == &X86::RFP80RegClass) {
2090     Opc = X86::LD_Fp80m;
2091   } else if (RC == &X86::RFP64RegClass) {
2092     Opc = X86::LD_Fp64m;
2093   } else if (RC == &X86::RFP32RegClass) {
2094     Opc = X86::LD_Fp32m;
2095   } else if (RC == &X86::FR32RegClass) {
2096     Opc = X86::MOVSSrm;
2097   } else if (RC == &X86::FR64RegClass) {
2098     Opc = X86::MOVSDrm;
2099   } else if (RC == &X86::VR128RegClass) {
2100     // If stack is realigned we can use aligned loads.
2101     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
2102   } else if (RC == &X86::VR64RegClass) {
2103     Opc = X86::MMX_MOVQ64rm;
2104   } else {
2105     llvm_unreachable("Unknown regclass");
2106   }
2107
2108   return Opc;
2109 }
2110
2111 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
2112                                         MachineBasicBlock::iterator MI,
2113                                         unsigned DestReg, int FrameIdx,
2114                                         const TargetRegisterClass *RC) const{
2115   const MachineFunction &MF = *MBB.getParent();
2116   bool isAligned = (RI.getStackAlignment() >= 16) ||
2117     RI.needsStackRealignment(MF);
2118   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2119   DebugLoc DL = DebugLoc::getUnknownLoc();
2120   if (MI != MBB.end()) DL = MI->getDebugLoc();
2121   addFrameReference(BuildMI(MBB, MI, DL, get(Opc), DestReg), FrameIdx);
2122 }
2123
2124 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
2125                                  SmallVectorImpl<MachineOperand> &Addr,
2126                                  const TargetRegisterClass *RC,
2127                                  MachineInstr::mmo_iterator MMOBegin,
2128                                  MachineInstr::mmo_iterator MMOEnd,
2129                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2130   bool isAligned = (*MMOBegin)->getAlignment() >= 16;
2131   unsigned Opc = getLoadRegOpcode(DestReg, RC, isAligned, TM);
2132   DebugLoc DL = DebugLoc::getUnknownLoc();
2133   MachineInstrBuilder MIB = BuildMI(MF, DL, get(Opc), DestReg);
2134   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
2135     MIB.addOperand(Addr[i]);
2136   (*MIB).setMemRefs(MMOBegin, MMOEnd);
2137   NewMIs.push_back(MIB);
2138 }
2139
2140 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
2141                                              MachineBasicBlock::iterator MI,
2142                                 const std::vector<CalleeSavedInfo> &CSI) const {
2143   if (CSI.empty())
2144     return false;
2145
2146   DebugLoc DL = DebugLoc::getUnknownLoc();
2147   if (MI != MBB.end()) DL = MI->getDebugLoc();
2148
2149   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2150   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2151   unsigned SlotSize = is64Bit ? 8 : 4;
2152
2153   MachineFunction &MF = *MBB.getParent();
2154   unsigned FPReg = RI.getFrameRegister(MF);
2155   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
2156   unsigned CalleeFrameSize = 0;
2157
2158   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
2159   for (unsigned i = CSI.size(); i != 0; --i) {
2160     unsigned Reg = CSI[i-1].getReg();
2161     const TargetRegisterClass *RegClass = CSI[i-1].getRegClass();
2162     // Add the callee-saved register as live-in. It's killed at the spill.
2163     MBB.addLiveIn(Reg);
2164     if (Reg == FPReg)
2165       // X86RegisterInfo::emitPrologue will handle spilling of frame register.
2166       continue;
2167     if (RegClass != &X86::VR128RegClass && !isWin64) {
2168       CalleeFrameSize += SlotSize;
2169       BuildMI(MBB, MI, DL, get(Opc)).addReg(Reg, RegState::Kill);
2170     } else {
2171       storeRegToStackSlot(MBB, MI, Reg, true, CSI[i-1].getFrameIdx(), RegClass);
2172     }
2173   }
2174
2175   X86FI->setCalleeSavedFrameSize(CalleeFrameSize);
2176   return true;
2177 }
2178
2179 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
2180                                                MachineBasicBlock::iterator MI,
2181                                 const std::vector<CalleeSavedInfo> &CSI) const {
2182   if (CSI.empty())
2183     return false;
2184
2185   DebugLoc DL = DebugLoc::getUnknownLoc();
2186   if (MI != MBB.end()) DL = MI->getDebugLoc();
2187
2188   MachineFunction &MF = *MBB.getParent();
2189   unsigned FPReg = RI.getFrameRegister(MF);
2190   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
2191   bool isWin64 = TM.getSubtarget<X86Subtarget>().isTargetWin64();
2192   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
2193   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
2194     unsigned Reg = CSI[i].getReg();
2195     if (Reg == FPReg)
2196       // X86RegisterInfo::emitEpilogue will handle restoring of frame register.
2197       continue;
2198     const TargetRegisterClass *RegClass = CSI[i].getRegClass();
2199     if (RegClass != &X86::VR128RegClass && !isWin64) {
2200       BuildMI(MBB, MI, DL, get(Opc), Reg);
2201     } else {
2202       loadRegFromStackSlot(MBB, MI, Reg, CSI[i].getFrameIdx(), RegClass);
2203     }
2204   }
2205   return true;
2206 }
2207
2208 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
2209                                      const SmallVectorImpl<MachineOperand> &MOs,
2210                                      MachineInstr *MI,
2211                                      const TargetInstrInfo &TII) {
2212   // Create the base instruction with the memory operand as the first part.
2213   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2214                                               MI->getDebugLoc(), true);
2215   MachineInstrBuilder MIB(NewMI);
2216   unsigned NumAddrOps = MOs.size();
2217   for (unsigned i = 0; i != NumAddrOps; ++i)
2218     MIB.addOperand(MOs[i]);
2219   if (NumAddrOps < 4)  // FrameIndex only
2220     addOffset(MIB, 0);
2221
2222   // Loop over the rest of the ri operands, converting them over.
2223   unsigned NumOps = MI->getDesc().getNumOperands()-2;
2224   for (unsigned i = 0; i != NumOps; ++i) {
2225     MachineOperand &MO = MI->getOperand(i+2);
2226     MIB.addOperand(MO);
2227   }
2228   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
2229     MachineOperand &MO = MI->getOperand(i);
2230     MIB.addOperand(MO);
2231   }
2232   return MIB;
2233 }
2234
2235 static MachineInstr *FuseInst(MachineFunction &MF,
2236                               unsigned Opcode, unsigned OpNo,
2237                               const SmallVectorImpl<MachineOperand> &MOs,
2238                               MachineInstr *MI, const TargetInstrInfo &TII) {
2239   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode),
2240                                               MI->getDebugLoc(), true);
2241   MachineInstrBuilder MIB(NewMI);
2242
2243   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2244     MachineOperand &MO = MI->getOperand(i);
2245     if (i == OpNo) {
2246       assert(MO.isReg() && "Expected to fold into reg operand!");
2247       unsigned NumAddrOps = MOs.size();
2248       for (unsigned i = 0; i != NumAddrOps; ++i)
2249         MIB.addOperand(MOs[i]);
2250       if (NumAddrOps < 4)  // FrameIndex only
2251         addOffset(MIB, 0);
2252     } else {
2253       MIB.addOperand(MO);
2254     }
2255   }
2256   return MIB;
2257 }
2258
2259 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
2260                                 const SmallVectorImpl<MachineOperand> &MOs,
2261                                 MachineInstr *MI) {
2262   MachineFunction &MF = *MI->getParent()->getParent();
2263   MachineInstrBuilder MIB = BuildMI(MF, MI->getDebugLoc(), TII.get(Opcode));
2264
2265   unsigned NumAddrOps = MOs.size();
2266   for (unsigned i = 0; i != NumAddrOps; ++i)
2267     MIB.addOperand(MOs[i]);
2268   if (NumAddrOps < 4)  // FrameIndex only
2269     addOffset(MIB, 0);
2270   return MIB.addImm(0);
2271 }
2272
2273 MachineInstr*
2274 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2275                                     MachineInstr *MI, unsigned i,
2276                                     const SmallVectorImpl<MachineOperand> &MOs,
2277                                     unsigned Size, unsigned Align) const {
2278   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2279   bool isTwoAddrFold = false;
2280   unsigned NumOps = MI->getDesc().getNumOperands();
2281   bool isTwoAddr = NumOps > 1 &&
2282     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2283
2284   MachineInstr *NewMI = NULL;
2285   // Folding a memory location into the two-address part of a two-address
2286   // instruction is different than folding it other places.  It requires
2287   // replacing the *two* registers with the memory location.
2288   if (isTwoAddr && NumOps >= 2 && i < 2 &&
2289       MI->getOperand(0).isReg() &&
2290       MI->getOperand(1).isReg() &&
2291       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
2292     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2293     isTwoAddrFold = true;
2294   } else if (i == 0) { // If operand 0
2295     if (MI->getOpcode() == X86::MOV16r0)
2296       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2297     else if (MI->getOpcode() == X86::MOV32r0)
2298       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2299     else if (MI->getOpcode() == X86::MOV8r0)
2300       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2301     if (NewMI)
2302       return NewMI;
2303
2304     OpcodeTablePtr = &RegOp2MemOpTable0;
2305   } else if (i == 1) {
2306     OpcodeTablePtr = &RegOp2MemOpTable1;
2307   } else if (i == 2) {
2308     OpcodeTablePtr = &RegOp2MemOpTable2;
2309   }
2310
2311   // If table selected...
2312   if (OpcodeTablePtr) {
2313     // Find the Opcode to fuse
2314     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2315       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2316     if (I != OpcodeTablePtr->end()) {
2317       unsigned Opcode = I->second.first;
2318       unsigned MinAlign = I->second.second;
2319       if (Align < MinAlign)
2320         return NULL;
2321       bool NarrowToMOV32rm = false;
2322       if (Size) {
2323         unsigned RCSize =  MI->getDesc().OpInfo[i].getRegClass(&RI)->getSize();
2324         if (Size < RCSize) {
2325           // Check if it's safe to fold the load. If the size of the object is
2326           // narrower than the load width, then it's not.
2327           if (Opcode != X86::MOV64rm || RCSize != 8 || Size != 4)
2328             return NULL;
2329           // If this is a 64-bit load, but the spill slot is 32, then we can do
2330           // a 32-bit load which is implicitly zero-extended. This likely is due
2331           // to liveintervalanalysis remat'ing a load from stack slot.
2332           if (MI->getOperand(0).getSubReg() || MI->getOperand(1).getSubReg())
2333             return NULL;
2334           Opcode = X86::MOV32rm;
2335           NarrowToMOV32rm = true;
2336         }
2337       }
2338
2339       if (isTwoAddrFold)
2340         NewMI = FuseTwoAddrInst(MF, Opcode, MOs, MI, *this);
2341       else
2342         NewMI = FuseInst(MF, Opcode, i, MOs, MI, *this);
2343
2344       if (NarrowToMOV32rm) {
2345         // If this is the special case where we use a MOV32rm to load a 32-bit
2346         // value and zero-extend the top bits. Change the destination register
2347         // to a 32-bit one.
2348         unsigned DstReg = NewMI->getOperand(0).getReg();
2349         if (TargetRegisterInfo::isPhysicalRegister(DstReg))
2350           NewMI->getOperand(0).setReg(RI.getSubReg(DstReg,
2351                                                    4/*x86_subreg_32bit*/));
2352         else
2353           NewMI->getOperand(0).setSubReg(4/*x86_subreg_32bit*/);
2354       }
2355       return NewMI;
2356     }
2357   }
2358
2359   // No fusion
2360   if (PrintFailedFusing)
2361     errs() << "We failed to fuse operand " << i << " in " << *MI;
2362   return NULL;
2363 }
2364
2365
2366 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2367                                                   MachineInstr *MI,
2368                                            const SmallVectorImpl<unsigned> &Ops,
2369                                                   int FrameIndex) const {
2370   // Check switch flag
2371   if (NoFusing) return NULL;
2372
2373   const MachineFrameInfo *MFI = MF.getFrameInfo();
2374   unsigned Size = MFI->getObjectSize(FrameIndex);
2375   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2376   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2377     unsigned NewOpc = 0;
2378     unsigned RCSize = 0;
2379     switch (MI->getOpcode()) {
2380     default: return NULL;
2381     case X86::TEST8rr:  NewOpc = X86::CMP8ri; RCSize = 1; break;
2382     case X86::TEST16rr: NewOpc = X86::CMP16ri; RCSize = 2; break;
2383     case X86::TEST32rr: NewOpc = X86::CMP32ri; RCSize = 4; break;
2384     case X86::TEST64rr: NewOpc = X86::CMP64ri32; RCSize = 8; break;
2385     }
2386     // Check if it's safe to fold the load. If the size of the object is
2387     // narrower than the load width, then it's not.
2388     if (Size < RCSize)
2389       return NULL;
2390     // Change to CMPXXri r, 0 first.
2391     MI->setDesc(get(NewOpc));
2392     MI->getOperand(1).ChangeToImmediate(0);
2393   } else if (Ops.size() != 1)
2394     return NULL;
2395
2396   SmallVector<MachineOperand,4> MOs;
2397   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2398   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, Size, Alignment);
2399 }
2400
2401 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2402                                                   MachineInstr *MI,
2403                                            const SmallVectorImpl<unsigned> &Ops,
2404                                                   MachineInstr *LoadMI) const {
2405   // Check switch flag
2406   if (NoFusing) return NULL;
2407
2408   // Determine the alignment of the load.
2409   unsigned Alignment = 0;
2410   if (LoadMI->hasOneMemOperand())
2411     Alignment = (*LoadMI->memoperands_begin())->getAlignment();
2412   else
2413     switch (LoadMI->getOpcode()) {
2414     case X86::V_SET0:
2415     case X86::V_SETALLONES:
2416       Alignment = 16;
2417       break;
2418     case X86::FsFLD0SD:
2419       Alignment = 8;
2420       break;
2421     case X86::FsFLD0SS:
2422       Alignment = 4;
2423       break;
2424     default:
2425       llvm_unreachable("Don't know how to fold this instruction!");
2426     }
2427   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2428     unsigned NewOpc = 0;
2429     switch (MI->getOpcode()) {
2430     default: return NULL;
2431     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2432     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2433     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2434     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2435     }
2436     // Change to CMPXXri r, 0 first.
2437     MI->setDesc(get(NewOpc));
2438     MI->getOperand(1).ChangeToImmediate(0);
2439   } else if (Ops.size() != 1)
2440     return NULL;
2441
2442   SmallVector<MachineOperand,X86AddrNumOperands> MOs;
2443   switch (LoadMI->getOpcode()) {
2444   case X86::V_SET0:
2445   case X86::V_SETALLONES:
2446   case X86::FsFLD0SD:
2447   case X86::FsFLD0SS: {
2448     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2449     // Create a constant-pool entry and operands to load from it.
2450
2451     // x86-32 PIC requires a PIC base register for constant pools.
2452     unsigned PICBase = 0;
2453     if (TM.getRelocationModel() == Reloc::PIC_) {
2454       if (TM.getSubtarget<X86Subtarget>().is64Bit())
2455         PICBase = X86::RIP;
2456       else
2457         // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2458         // This doesn't work for several reasons.
2459         // 1. GlobalBaseReg may have been spilled.
2460         // 2. It may not be live at MI.
2461         return NULL;
2462     }
2463
2464     // Create a constant-pool entry.
2465     MachineConstantPool &MCP = *MF.getConstantPool();
2466     const Type *Ty;
2467     if (LoadMI->getOpcode() == X86::FsFLD0SS)
2468       Ty = Type::getFloatTy(MF.getFunction()->getContext());
2469     else if (LoadMI->getOpcode() == X86::FsFLD0SD)
2470       Ty = Type::getDoubleTy(MF.getFunction()->getContext());
2471     else
2472       Ty = VectorType::get(Type::getInt32Ty(MF.getFunction()->getContext()), 4);
2473     Constant *C = LoadMI->getOpcode() == X86::V_SETALLONES ?
2474                     Constant::getAllOnesValue(Ty) :
2475                     Constant::getNullValue(Ty);
2476     unsigned CPI = MCP.getConstantPoolIndex(C, Alignment);
2477
2478     // Create operands to load from the constant pool entry.
2479     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2480     MOs.push_back(MachineOperand::CreateImm(1));
2481     MOs.push_back(MachineOperand::CreateReg(0, false));
2482     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2483     MOs.push_back(MachineOperand::CreateReg(0, false));
2484     break;
2485   }
2486   default: {
2487     // Folding a normal load. Just copy the load's address operands.
2488     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2489     for (unsigned i = NumOps - X86AddrNumOperands; i != NumOps; ++i)
2490       MOs.push_back(LoadMI->getOperand(i));
2491     break;
2492   }
2493   }
2494   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs, 0, Alignment);
2495 }
2496
2497
2498 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2499                                   const SmallVectorImpl<unsigned> &Ops) const {
2500   // Check switch flag
2501   if (NoFusing) return 0;
2502
2503   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2504     switch (MI->getOpcode()) {
2505     default: return false;
2506     case X86::TEST8rr:
2507     case X86::TEST16rr:
2508     case X86::TEST32rr:
2509     case X86::TEST64rr:
2510       return true;
2511     }
2512   }
2513
2514   if (Ops.size() != 1)
2515     return false;
2516
2517   unsigned OpNum = Ops[0];
2518   unsigned Opc = MI->getOpcode();
2519   unsigned NumOps = MI->getDesc().getNumOperands();
2520   bool isTwoAddr = NumOps > 1 &&
2521     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2522
2523   // Folding a memory location into the two-address part of a two-address
2524   // instruction is different than folding it other places.  It requires
2525   // replacing the *two* registers with the memory location.
2526   const DenseMap<unsigned*, std::pair<unsigned,unsigned> > *OpcodeTablePtr=NULL;
2527   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2528     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2529   } else if (OpNum == 0) { // If operand 0
2530     switch (Opc) {
2531     case X86::MOV8r0:
2532     case X86::MOV16r0:
2533     case X86::MOV32r0:
2534       return true;
2535     default: break;
2536     }
2537     OpcodeTablePtr = &RegOp2MemOpTable0;
2538   } else if (OpNum == 1) {
2539     OpcodeTablePtr = &RegOp2MemOpTable1;
2540   } else if (OpNum == 2) {
2541     OpcodeTablePtr = &RegOp2MemOpTable2;
2542   }
2543
2544   if (OpcodeTablePtr) {
2545     // Find the Opcode to fuse
2546     DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2547       OpcodeTablePtr->find((unsigned*)Opc);
2548     if (I != OpcodeTablePtr->end())
2549       return true;
2550   }
2551   return false;
2552 }
2553
2554 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2555                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2556                                 SmallVectorImpl<MachineInstr*> &NewMIs) const {
2557   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2558     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2559   if (I == MemOp2RegOpTable.end())
2560     return false;
2561   DebugLoc dl = MI->getDebugLoc();
2562   unsigned Opc = I->second.first;
2563   unsigned Index = I->second.second & 0xf;
2564   bool FoldedLoad = I->second.second & (1 << 4);
2565   bool FoldedStore = I->second.second & (1 << 5);
2566   if (UnfoldLoad && !FoldedLoad)
2567     return false;
2568   UnfoldLoad &= FoldedLoad;
2569   if (UnfoldStore && !FoldedStore)
2570     return false;
2571   UnfoldStore &= FoldedStore;
2572
2573   const TargetInstrDesc &TID = get(Opc);
2574   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2575   const TargetRegisterClass *RC = TOI.getRegClass(&RI);
2576   SmallVector<MachineOperand, X86AddrNumOperands> AddrOps;
2577   SmallVector<MachineOperand,2> BeforeOps;
2578   SmallVector<MachineOperand,2> AfterOps;
2579   SmallVector<MachineOperand,4> ImpOps;
2580   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2581     MachineOperand &Op = MI->getOperand(i);
2582     if (i >= Index && i < Index + X86AddrNumOperands)
2583       AddrOps.push_back(Op);
2584     else if (Op.isReg() && Op.isImplicit())
2585       ImpOps.push_back(Op);
2586     else if (i < Index)
2587       BeforeOps.push_back(Op);
2588     else if (i > Index)
2589       AfterOps.push_back(Op);
2590   }
2591
2592   // Emit the load instruction.
2593   if (UnfoldLoad) {
2594     std::pair<MachineInstr::mmo_iterator,
2595               MachineInstr::mmo_iterator> MMOs =
2596       MF.extractLoadMemRefs(MI->memoperands_begin(),
2597                             MI->memoperands_end());
2598     loadRegFromAddr(MF, Reg, AddrOps, RC, MMOs.first, MMOs.second, NewMIs);
2599     if (UnfoldStore) {
2600       // Address operands cannot be marked isKill.
2601       for (unsigned i = 1; i != 1 + X86AddrNumOperands; ++i) {
2602         MachineOperand &MO = NewMIs[0]->getOperand(i);
2603         if (MO.isReg())
2604           MO.setIsKill(false);
2605       }
2606     }
2607   }
2608
2609   // Emit the data processing instruction.
2610   MachineInstr *DataMI = MF.CreateMachineInstr(TID, MI->getDebugLoc(), true);
2611   MachineInstrBuilder MIB(DataMI);
2612
2613   if (FoldedStore)
2614     MIB.addReg(Reg, RegState::Define);
2615   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2616     MIB.addOperand(BeforeOps[i]);
2617   if (FoldedLoad)
2618     MIB.addReg(Reg);
2619   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2620     MIB.addOperand(AfterOps[i]);
2621   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2622     MachineOperand &MO = ImpOps[i];
2623     MIB.addReg(MO.getReg(),
2624                getDefRegState(MO.isDef()) |
2625                RegState::Implicit |
2626                getKillRegState(MO.isKill()) |
2627                getDeadRegState(MO.isDead()) |
2628                getUndefRegState(MO.isUndef()));
2629   }
2630   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2631   unsigned NewOpc = 0;
2632   switch (DataMI->getOpcode()) {
2633   default: break;
2634   case X86::CMP64ri32:
2635   case X86::CMP32ri:
2636   case X86::CMP16ri:
2637   case X86::CMP8ri: {
2638     MachineOperand &MO0 = DataMI->getOperand(0);
2639     MachineOperand &MO1 = DataMI->getOperand(1);
2640     if (MO1.getImm() == 0) {
2641       switch (DataMI->getOpcode()) {
2642       default: break;
2643       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2644       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2645       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2646       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2647       }
2648       DataMI->setDesc(get(NewOpc));
2649       MO1.ChangeToRegister(MO0.getReg(), false);
2650     }
2651   }
2652   }
2653   NewMIs.push_back(DataMI);
2654
2655   // Emit the store instruction.
2656   if (UnfoldStore) {
2657     const TargetRegisterClass *DstRC = TID.OpInfo[0].getRegClass(&RI);
2658     std::pair<MachineInstr::mmo_iterator,
2659               MachineInstr::mmo_iterator> MMOs =
2660       MF.extractStoreMemRefs(MI->memoperands_begin(),
2661                              MI->memoperands_end());
2662     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, MMOs.first, MMOs.second, NewMIs);
2663   }
2664
2665   return true;
2666 }
2667
2668 bool
2669 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2670                                   SmallVectorImpl<SDNode*> &NewNodes) const {
2671   if (!N->isMachineOpcode())
2672     return false;
2673
2674   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2675     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2676   if (I == MemOp2RegOpTable.end())
2677     return false;
2678   unsigned Opc = I->second.first;
2679   unsigned Index = I->second.second & 0xf;
2680   bool FoldedLoad = I->second.second & (1 << 4);
2681   bool FoldedStore = I->second.second & (1 << 5);
2682   const TargetInstrDesc &TID = get(Opc);
2683   const TargetRegisterClass *RC = TID.OpInfo[Index].getRegClass(&RI);
2684   unsigned NumDefs = TID.NumDefs;
2685   std::vector<SDValue> AddrOps;
2686   std::vector<SDValue> BeforeOps;
2687   std::vector<SDValue> AfterOps;
2688   DebugLoc dl = N->getDebugLoc();
2689   unsigned NumOps = N->getNumOperands();
2690   for (unsigned i = 0; i != NumOps-1; ++i) {
2691     SDValue Op = N->getOperand(i);
2692     if (i >= Index-NumDefs && i < Index-NumDefs + X86AddrNumOperands)
2693       AddrOps.push_back(Op);
2694     else if (i < Index-NumDefs)
2695       BeforeOps.push_back(Op);
2696     else if (i > Index-NumDefs)
2697       AfterOps.push_back(Op);
2698   }
2699   SDValue Chain = N->getOperand(NumOps-1);
2700   AddrOps.push_back(Chain);
2701
2702   // Emit the load instruction.
2703   SDNode *Load = 0;
2704   MachineFunction &MF = DAG.getMachineFunction();
2705   if (FoldedLoad) {
2706     EVT VT = *RC->vt_begin();
2707     std::pair<MachineInstr::mmo_iterator,
2708               MachineInstr::mmo_iterator> MMOs =
2709       MF.extractLoadMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2710                             cast<MachineSDNode>(N)->memoperands_end());
2711     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2712     Load = DAG.getMachineNode(getLoadRegOpcode(0, RC, isAligned, TM), dl,
2713                               VT, MVT::Other, &AddrOps[0], AddrOps.size());
2714     NewNodes.push_back(Load);
2715
2716     // Preserve memory reference information.
2717     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2718   }
2719
2720   // Emit the data processing instruction.
2721   std::vector<EVT> VTs;
2722   const TargetRegisterClass *DstRC = 0;
2723   if (TID.getNumDefs() > 0) {
2724     DstRC = TID.OpInfo[0].getRegClass(&RI);
2725     VTs.push_back(*DstRC->vt_begin());
2726   }
2727   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2728     EVT VT = N->getValueType(i);
2729     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2730       VTs.push_back(VT);
2731   }
2732   if (Load)
2733     BeforeOps.push_back(SDValue(Load, 0));
2734   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2735   SDNode *NewNode= DAG.getMachineNode(Opc, dl, VTs, &BeforeOps[0],
2736                                       BeforeOps.size());
2737   NewNodes.push_back(NewNode);
2738
2739   // Emit the store instruction.
2740   if (FoldedStore) {
2741     AddrOps.pop_back();
2742     AddrOps.push_back(SDValue(NewNode, 0));
2743     AddrOps.push_back(Chain);
2744     std::pair<MachineInstr::mmo_iterator,
2745               MachineInstr::mmo_iterator> MMOs =
2746       MF.extractStoreMemRefs(cast<MachineSDNode>(N)->memoperands_begin(),
2747                              cast<MachineSDNode>(N)->memoperands_end());
2748     bool isAligned = (*MMOs.first)->getAlignment() >= 16;
2749     SDNode *Store = DAG.getMachineNode(getStoreRegOpcode(0, DstRC,
2750                                                          isAligned, TM),
2751                                        dl, MVT::Other,
2752                                        &AddrOps[0], AddrOps.size());
2753     NewNodes.push_back(Store);
2754
2755     // Preserve memory reference information.
2756     cast<MachineSDNode>(Load)->setMemRefs(MMOs.first, MMOs.second);
2757   }
2758
2759   return true;
2760 }
2761
2762 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2763                                       bool UnfoldLoad, bool UnfoldStore,
2764                                       unsigned *LoadRegIndex) const {
2765   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::const_iterator I =
2766     MemOp2RegOpTable.find((unsigned*)Opc);
2767   if (I == MemOp2RegOpTable.end())
2768     return 0;
2769   bool FoldedLoad = I->second.second & (1 << 4);
2770   bool FoldedStore = I->second.second & (1 << 5);
2771   if (UnfoldLoad && !FoldedLoad)
2772     return 0;
2773   if (UnfoldStore && !FoldedStore)
2774     return 0;
2775   if (LoadRegIndex)
2776     *LoadRegIndex = I->second.second & 0xf;
2777   return I->second.first;
2778 }
2779
2780 bool X86InstrInfo::
2781 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2782   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2783   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2784   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2785     return true;
2786   Cond[0].setImm(GetOppositeBranchCondition(CC));
2787   return false;
2788 }
2789
2790 bool X86InstrInfo::
2791 isSafeToMoveRegClassDefs(const TargetRegisterClass *RC) const {
2792   // FIXME: Return false for x87 stack register classes for now. We can't
2793   // allow any loads of these registers before FpGet_ST0_80.
2794   return !(RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2795            RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass);
2796 }
2797
2798 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2799   switch (Desc->TSFlags & X86II::ImmMask) {
2800   case X86II::Imm8:   return 1;
2801   case X86II::Imm16:  return 2;
2802   case X86II::Imm32:  return 4;
2803   case X86II::Imm64:  return 8;
2804   default: llvm_unreachable("Immediate size not set!");
2805     return 0;
2806   }
2807 }
2808
2809 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2810 /// e.g. r8, xmm8, etc.
2811 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2812   if (!MO.isReg()) return false;
2813   switch (MO.getReg()) {
2814   default: break;
2815   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2816   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2817   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2818   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2819   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2820   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2821   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2822   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2823   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2824   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2825     return true;
2826   }
2827   return false;
2828 }
2829
2830
2831 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2832 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2833 /// size, and 3) use of X86-64 extended registers.
2834 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2835   unsigned REX = 0;
2836   const TargetInstrDesc &Desc = MI.getDesc();
2837
2838   // Pseudo instructions do not need REX prefix byte.
2839   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2840     return 0;
2841   if (Desc.TSFlags & X86II::REX_W)
2842     REX |= 1 << 3;
2843
2844   unsigned NumOps = Desc.getNumOperands();
2845   if (NumOps) {
2846     bool isTwoAddr = NumOps > 1 &&
2847       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2848
2849     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2850     unsigned i = isTwoAddr ? 1 : 0;
2851     for (unsigned e = NumOps; i != e; ++i) {
2852       const MachineOperand& MO = MI.getOperand(i);
2853       if (MO.isReg()) {
2854         unsigned Reg = MO.getReg();
2855         if (isX86_64NonExtLowByteReg(Reg))
2856           REX |= 0x40;
2857       }
2858     }
2859
2860     switch (Desc.TSFlags & X86II::FormMask) {
2861     case X86II::MRMInitReg:
2862       if (isX86_64ExtendedReg(MI.getOperand(0)))
2863         REX |= (1 << 0) | (1 << 2);
2864       break;
2865     case X86II::MRMSrcReg: {
2866       if (isX86_64ExtendedReg(MI.getOperand(0)))
2867         REX |= 1 << 2;
2868       i = isTwoAddr ? 2 : 1;
2869       for (unsigned e = NumOps; i != e; ++i) {
2870         const MachineOperand& MO = MI.getOperand(i);
2871         if (isX86_64ExtendedReg(MO))
2872           REX |= 1 << 0;
2873       }
2874       break;
2875     }
2876     case X86II::MRMSrcMem: {
2877       if (isX86_64ExtendedReg(MI.getOperand(0)))
2878         REX |= 1 << 2;
2879       unsigned Bit = 0;
2880       i = isTwoAddr ? 2 : 1;
2881       for (; i != NumOps; ++i) {
2882         const MachineOperand& MO = MI.getOperand(i);
2883         if (MO.isReg()) {
2884           if (isX86_64ExtendedReg(MO))
2885             REX |= 1 << Bit;
2886           Bit++;
2887         }
2888       }
2889       break;
2890     }
2891     case X86II::MRM0m: case X86II::MRM1m:
2892     case X86II::MRM2m: case X86II::MRM3m:
2893     case X86II::MRM4m: case X86II::MRM5m:
2894     case X86II::MRM6m: case X86II::MRM7m:
2895     case X86II::MRMDestMem: {
2896       unsigned e = (isTwoAddr ? X86AddrNumOperands+1 : X86AddrNumOperands);
2897       i = isTwoAddr ? 1 : 0;
2898       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2899         REX |= 1 << 2;
2900       unsigned Bit = 0;
2901       for (; i != e; ++i) {
2902         const MachineOperand& MO = MI.getOperand(i);
2903         if (MO.isReg()) {
2904           if (isX86_64ExtendedReg(MO))
2905             REX |= 1 << Bit;
2906           Bit++;
2907         }
2908       }
2909       break;
2910     }
2911     default: {
2912       if (isX86_64ExtendedReg(MI.getOperand(0)))
2913         REX |= 1 << 0;
2914       i = isTwoAddr ? 2 : 1;
2915       for (unsigned e = NumOps; i != e; ++i) {
2916         const MachineOperand& MO = MI.getOperand(i);
2917         if (isX86_64ExtendedReg(MO))
2918           REX |= 1 << 2;
2919       }
2920       break;
2921     }
2922     }
2923   }
2924   return REX;
2925 }
2926
2927 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2928 /// relative block address instruction
2929 ///
2930 static unsigned sizePCRelativeBlockAddress() {
2931   return 4;
2932 }
2933
2934 /// sizeGlobalAddress - Give the size of the emission of this global address
2935 ///
2936 static unsigned sizeGlobalAddress(bool dword) {
2937   return dword ? 8 : 4;
2938 }
2939
2940 /// sizeConstPoolAddress - Give the size of the emission of this constant
2941 /// pool address
2942 ///
2943 static unsigned sizeConstPoolAddress(bool dword) {
2944   return dword ? 8 : 4;
2945 }
2946
2947 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2948 /// symbol
2949 ///
2950 static unsigned sizeExternalSymbolAddress(bool dword) {
2951   return dword ? 8 : 4;
2952 }
2953
2954 /// sizeJumpTableAddress - Give the size of the emission of this jump
2955 /// table address
2956 ///
2957 static unsigned sizeJumpTableAddress(bool dword) {
2958   return dword ? 8 : 4;
2959 }
2960
2961 static unsigned sizeConstant(unsigned Size) {
2962   return Size;
2963 }
2964
2965 static unsigned sizeRegModRMByte(){
2966   return 1;
2967 }
2968
2969 static unsigned sizeSIBByte(){
2970   return 1;
2971 }
2972
2973 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2974   unsigned FinalSize = 0;
2975   // If this is a simple integer displacement that doesn't require a relocation.
2976   if (!RelocOp) {
2977     FinalSize += sizeConstant(4);
2978     return FinalSize;
2979   }
2980
2981   // Otherwise, this is something that requires a relocation.
2982   if (RelocOp->isGlobal()) {
2983     FinalSize += sizeGlobalAddress(false);
2984   } else if (RelocOp->isCPI()) {
2985     FinalSize += sizeConstPoolAddress(false);
2986   } else if (RelocOp->isJTI()) {
2987     FinalSize += sizeJumpTableAddress(false);
2988   } else {
2989     llvm_unreachable("Unknown value to relocate!");
2990   }
2991   return FinalSize;
2992 }
2993
2994 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2995                                     bool IsPIC, bool Is64BitMode) {
2996   const MachineOperand &Op3 = MI.getOperand(Op+3);
2997   int DispVal = 0;
2998   const MachineOperand *DispForReloc = 0;
2999   unsigned FinalSize = 0;
3000
3001   // Figure out what sort of displacement we have to handle here.
3002   if (Op3.isGlobal()) {
3003     DispForReloc = &Op3;
3004   } else if (Op3.isCPI()) {
3005     if (Is64BitMode || IsPIC) {
3006       DispForReloc = &Op3;
3007     } else {
3008       DispVal = 1;
3009     }
3010   } else if (Op3.isJTI()) {
3011     if (Is64BitMode || IsPIC) {
3012       DispForReloc = &Op3;
3013     } else {
3014       DispVal = 1;
3015     }
3016   } else {
3017     DispVal = 1;
3018   }
3019
3020   const MachineOperand &Base     = MI.getOperand(Op);
3021   const MachineOperand &IndexReg = MI.getOperand(Op+2);
3022
3023   unsigned BaseReg = Base.getReg();
3024
3025   // Is a SIB byte needed?
3026   if ((!Is64BitMode || DispForReloc || BaseReg != 0) &&
3027       IndexReg.getReg() == 0 &&
3028       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
3029     if (BaseReg == 0) {  // Just a displacement?
3030       // Emit special case [disp32] encoding
3031       ++FinalSize;
3032       FinalSize += getDisplacementFieldSize(DispForReloc);
3033     } else {
3034       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
3035       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
3036         // Emit simple indirect register encoding... [EAX] f.e.
3037         ++FinalSize;
3038       // Be pessimistic and assume it's a disp32, not a disp8
3039       } else {
3040         // Emit the most general non-SIB encoding: [REG+disp32]
3041         ++FinalSize;
3042         FinalSize += getDisplacementFieldSize(DispForReloc);
3043       }
3044     }
3045
3046   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
3047     assert(IndexReg.getReg() != X86::ESP &&
3048            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
3049
3050     bool ForceDisp32 = false;
3051     if (BaseReg == 0 || DispForReloc) {
3052       // Emit the normal disp32 encoding.
3053       ++FinalSize;
3054       ForceDisp32 = true;
3055     } else {
3056       ++FinalSize;
3057     }
3058
3059     FinalSize += sizeSIBByte();
3060
3061     // Do we need to output a displacement?
3062     if (DispVal != 0 || ForceDisp32) {
3063       FinalSize += getDisplacementFieldSize(DispForReloc);
3064     }
3065   }
3066   return FinalSize;
3067 }
3068
3069
3070 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
3071                                     const TargetInstrDesc *Desc,
3072                                     bool IsPIC, bool Is64BitMode) {
3073
3074   unsigned Opcode = Desc->Opcode;
3075   unsigned FinalSize = 0;
3076
3077   // Emit the lock opcode prefix as needed.
3078   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
3079
3080   // Emit segment override opcode prefix as needed.
3081   switch (Desc->TSFlags & X86II::SegOvrMask) {
3082   case X86II::FS:
3083   case X86II::GS:
3084    ++FinalSize;
3085    break;
3086   default: llvm_unreachable("Invalid segment!");
3087   case 0: break;  // No segment override!
3088   }
3089
3090   // Emit the repeat opcode prefix as needed.
3091   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
3092
3093   // Emit the operand size opcode prefix as needed.
3094   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
3095
3096   // Emit the address size opcode prefix as needed.
3097   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
3098
3099   bool Need0FPrefix = false;
3100   switch (Desc->TSFlags & X86II::Op0Mask) {
3101   case X86II::TB:  // Two-byte opcode prefix
3102   case X86II::T8:  // 0F 38
3103   case X86II::TA:  // 0F 3A
3104     Need0FPrefix = true;
3105     break;
3106   case X86II::TF: // F2 0F 38
3107     ++FinalSize;
3108     Need0FPrefix = true;
3109     break;
3110   case X86II::REP: break; // already handled.
3111   case X86II::XS:   // F3 0F
3112     ++FinalSize;
3113     Need0FPrefix = true;
3114     break;
3115   case X86II::XD:   // F2 0F
3116     ++FinalSize;
3117     Need0FPrefix = true;
3118     break;
3119   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
3120   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
3121     ++FinalSize;
3122     break; // Two-byte opcode prefix
3123   default: llvm_unreachable("Invalid prefix!");
3124   case 0: break;  // No prefix!
3125   }
3126
3127   if (Is64BitMode) {
3128     // REX prefix
3129     unsigned REX = X86InstrInfo::determineREX(MI);
3130     if (REX)
3131       ++FinalSize;
3132   }
3133
3134   // 0x0F escape code must be emitted just before the opcode.
3135   if (Need0FPrefix)
3136     ++FinalSize;
3137
3138   switch (Desc->TSFlags & X86II::Op0Mask) {
3139   case X86II::T8:  // 0F 38
3140     ++FinalSize;
3141     break;
3142   case X86II::TA:  // 0F 3A
3143     ++FinalSize;
3144     break;
3145   case X86II::TF: // F2 0F 38
3146     ++FinalSize;
3147     break;
3148   }
3149
3150   // If this is a two-address instruction, skip one of the register operands.
3151   unsigned NumOps = Desc->getNumOperands();
3152   unsigned CurOp = 0;
3153   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
3154     CurOp++;
3155   else if (NumOps > 2 && Desc->getOperandConstraint(NumOps-1, TOI::TIED_TO)== 0)
3156     // Skip the last source operand that is tied_to the dest reg. e.g. LXADD32
3157     --NumOps;
3158
3159   switch (Desc->TSFlags & X86II::FormMask) {
3160   default: llvm_unreachable("Unknown FormMask value in X86 MachineCodeEmitter!");
3161   case X86II::Pseudo:
3162     // Remember the current PC offset, this is the PIC relocation
3163     // base address.
3164     switch (Opcode) {
3165     default:
3166       break;
3167     case TargetInstrInfo::INLINEASM: {
3168       const MachineFunction *MF = MI.getParent()->getParent();
3169       const TargetInstrInfo &TII = *MF->getTarget().getInstrInfo();
3170       FinalSize += TII.getInlineAsmLength(MI.getOperand(0).getSymbolName(),
3171                                           *MF->getTarget().getMCAsmInfo());
3172       break;
3173     }
3174     case TargetInstrInfo::DBG_LABEL:
3175     case TargetInstrInfo::EH_LABEL:
3176       break;
3177     case TargetInstrInfo::IMPLICIT_DEF:
3178     case TargetInstrInfo::KILL:
3179     case X86::FP_REG_KILL:
3180       break;
3181     case X86::MOVPC32r: {
3182       // This emits the "call" portion of this pseudo instruction.
3183       ++FinalSize;
3184       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3185       break;
3186     }
3187     }
3188     CurOp = NumOps;
3189     break;
3190   case X86II::RawFrm:
3191     ++FinalSize;
3192
3193     if (CurOp != NumOps) {
3194       const MachineOperand &MO = MI.getOperand(CurOp++);
3195       if (MO.isMBB()) {
3196         FinalSize += sizePCRelativeBlockAddress();
3197       } else if (MO.isGlobal()) {
3198         FinalSize += sizeGlobalAddress(false);
3199       } else if (MO.isSymbol()) {
3200         FinalSize += sizeExternalSymbolAddress(false);
3201       } else if (MO.isImm()) {
3202         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3203       } else {
3204         llvm_unreachable("Unknown RawFrm operand!");
3205       }
3206     }
3207     break;
3208
3209   case X86II::AddRegFrm:
3210     ++FinalSize;
3211     ++CurOp;
3212
3213     if (CurOp != NumOps) {
3214       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3215       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3216       if (MO1.isImm())
3217         FinalSize += sizeConstant(Size);
3218       else {
3219         bool dword = false;
3220         if (Opcode == X86::MOV64ri)
3221           dword = true;
3222         if (MO1.isGlobal()) {
3223           FinalSize += sizeGlobalAddress(dword);
3224         } else if (MO1.isSymbol())
3225           FinalSize += sizeExternalSymbolAddress(dword);
3226         else if (MO1.isCPI())
3227           FinalSize += sizeConstPoolAddress(dword);
3228         else if (MO1.isJTI())
3229           FinalSize += sizeJumpTableAddress(dword);
3230       }
3231     }
3232     break;
3233
3234   case X86II::MRMDestReg: {
3235     ++FinalSize;
3236     FinalSize += sizeRegModRMByte();
3237     CurOp += 2;
3238     if (CurOp != NumOps) {
3239       ++CurOp;
3240       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3241     }
3242     break;
3243   }
3244   case X86II::MRMDestMem: {
3245     ++FinalSize;
3246     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3247     CurOp +=  X86AddrNumOperands + 1;
3248     if (CurOp != NumOps) {
3249       ++CurOp;
3250       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3251     }
3252     break;
3253   }
3254
3255   case X86II::MRMSrcReg:
3256     ++FinalSize;
3257     FinalSize += sizeRegModRMByte();
3258     CurOp += 2;
3259     if (CurOp != NumOps) {
3260       ++CurOp;
3261       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3262     }
3263     break;
3264
3265   case X86II::MRMSrcMem: {
3266     int AddrOperands;
3267     if (Opcode == X86::LEA64r || Opcode == X86::LEA64_32r ||
3268         Opcode == X86::LEA16r || Opcode == X86::LEA32r)
3269       AddrOperands = X86AddrNumOperands - 1; // No segment register
3270     else
3271       AddrOperands = X86AddrNumOperands;
3272
3273     ++FinalSize;
3274     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
3275     CurOp += AddrOperands + 1;
3276     if (CurOp != NumOps) {
3277       ++CurOp;
3278       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
3279     }
3280     break;
3281   }
3282
3283   case X86II::MRM0r: case X86II::MRM1r:
3284   case X86II::MRM2r: case X86II::MRM3r:
3285   case X86II::MRM4r: case X86II::MRM5r:
3286   case X86II::MRM6r: case X86II::MRM7r:
3287     ++FinalSize;
3288     if (Desc->getOpcode() == X86::LFENCE ||
3289         Desc->getOpcode() == X86::MFENCE) {
3290       // Special handling of lfence and mfence;
3291       FinalSize += sizeRegModRMByte();
3292     } else if (Desc->getOpcode() == X86::MONITOR ||
3293                Desc->getOpcode() == X86::MWAIT) {
3294       // Special handling of monitor and mwait.
3295       FinalSize += sizeRegModRMByte() + 1; // +1 for the opcode.
3296     } else {
3297       ++CurOp;
3298       FinalSize += sizeRegModRMByte();
3299     }
3300
3301     if (CurOp != NumOps) {
3302       const MachineOperand &MO1 = MI.getOperand(CurOp++);
3303       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3304       if (MO1.isImm())
3305         FinalSize += sizeConstant(Size);
3306       else {
3307         bool dword = false;
3308         if (Opcode == X86::MOV64ri32)
3309           dword = true;
3310         if (MO1.isGlobal()) {
3311           FinalSize += sizeGlobalAddress(dword);
3312         } else if (MO1.isSymbol())
3313           FinalSize += sizeExternalSymbolAddress(dword);
3314         else if (MO1.isCPI())
3315           FinalSize += sizeConstPoolAddress(dword);
3316         else if (MO1.isJTI())
3317           FinalSize += sizeJumpTableAddress(dword);
3318       }
3319     }
3320     break;
3321
3322   case X86II::MRM0m: case X86II::MRM1m:
3323   case X86II::MRM2m: case X86II::MRM3m:
3324   case X86II::MRM4m: case X86II::MRM5m:
3325   case X86II::MRM6m: case X86II::MRM7m: {
3326
3327     ++FinalSize;
3328     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
3329     CurOp += X86AddrNumOperands;
3330
3331     if (CurOp != NumOps) {
3332       const MachineOperand &MO = MI.getOperand(CurOp++);
3333       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
3334       if (MO.isImm())
3335         FinalSize += sizeConstant(Size);
3336       else {
3337         bool dword = false;
3338         if (Opcode == X86::MOV64mi32)
3339           dword = true;
3340         if (MO.isGlobal()) {
3341           FinalSize += sizeGlobalAddress(dword);
3342         } else if (MO.isSymbol())
3343           FinalSize += sizeExternalSymbolAddress(dword);
3344         else if (MO.isCPI())
3345           FinalSize += sizeConstPoolAddress(dword);
3346         else if (MO.isJTI())
3347           FinalSize += sizeJumpTableAddress(dword);
3348       }
3349     }
3350     break;
3351   }
3352
3353   case X86II::MRMInitReg:
3354     ++FinalSize;
3355     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3356     FinalSize += sizeRegModRMByte();
3357     ++CurOp;
3358     break;
3359   }
3360
3361   if (!Desc->isVariadic() && CurOp != NumOps) {
3362     std::string msg;
3363     raw_string_ostream Msg(msg);
3364     Msg << "Cannot determine size: " << MI;
3365     llvm_report_error(Msg.str());
3366   }
3367
3368
3369   return FinalSize;
3370 }
3371
3372
3373 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3374   const TargetInstrDesc &Desc = MI->getDesc();
3375   bool IsPIC = TM.getRelocationModel() == Reloc::PIC_;
3376   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3377   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3378   if (Desc.getOpcode() == X86::MOVPC32r)
3379     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3380   return Size;
3381 }
3382
3383 /// getGlobalBaseReg - Return a virtual register initialized with the
3384 /// the global base register value. Output instructions required to
3385 /// initialize the register in the function entry block, if necessary.
3386 ///
3387 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3388   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3389          "X86-64 PIC uses RIP relative addressing");
3390
3391   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3392   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3393   if (GlobalBaseReg != 0)
3394     return GlobalBaseReg;
3395
3396   // Insert the set of GlobalBaseReg into the first MBB of the function
3397   MachineBasicBlock &FirstMBB = MF->front();
3398   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3399   DebugLoc DL = DebugLoc::getUnknownLoc();
3400   if (MBBI != FirstMBB.end()) DL = MBBI->getDebugLoc();
3401   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3402   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3403
3404   const TargetInstrInfo *TII = TM.getInstrInfo();
3405   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3406   // only used in JIT code emission as displacement to pc.
3407   BuildMI(FirstMBB, MBBI, DL, TII->get(X86::MOVPC32r), PC).addImm(0);
3408
3409   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3410   // not to pc, but to _GLOBAL_OFFSET_TABLE_ external.
3411   if (TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3412     GlobalBaseReg = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3413     // Generate addl $__GLOBAL_OFFSET_TABLE_ + [.-piclabel], %some_register
3414     BuildMI(FirstMBB, MBBI, DL, TII->get(X86::ADD32ri), GlobalBaseReg)
3415       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_",
3416                                     X86II::MO_GOT_ABSOLUTE_ADDRESS);
3417   } else {
3418     GlobalBaseReg = PC;
3419   }
3420
3421   X86FI->setGlobalBaseReg(GlobalBaseReg);
3422   return GlobalBaseReg;
3423 }