lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineConstantPool.h"
  23 #include "llvm/CodeGen/MachineFrameInfo.h"
  24 #include "llvm/CodeGen/MachineInstrBuilder.h"
  25 #include "llvm/CodeGen/MachineRegisterInfo.h"
  26 #include "llvm/CodeGen/LiveVariables.h"
  27 #include "llvm/Support/CommandLine.h"
  28 #include "llvm/Target/TargetOptions.h"
  29 #include "llvm/Target/TargetAsmInfo.h"
  30
  31 using namespace llvm;
  32
  33 namespace {
  34   cl::opt<bool>
  35   NoFusing("disable-spill-fusing",
  36            cl::desc("Disable fusing of spill code into instructions"));
  37   cl::opt<bool>
  38   PrintFailedFusing("print-failed-fuse-candidates",
  39                     cl::desc("Print instructions that the allocator wants to"
  40                              " fuse, but the X86 backend currently can't"),
  41                     cl::Hidden);
  42   cl::opt<bool>
  43   ReMatPICStubLoad("remat-pic-stub-load",
  44                    cl::desc("Re-materialize load from stub in PIC mode"),
  45                    cl::init(false), cl::Hidden);
  46 }
  47
  48 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  49   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  50     TM(tm), RI(tm, *this) {
  51   SmallVector<unsigned,16> AmbEntries;
  52   static const unsigned OpTbl2Addr[][2] = {
  53     { X86::ADC32ri,     X86::ADC32mi },
  54     { X86::ADC32ri8,    X86::ADC32mi8 },
  55     { X86::ADC32rr,     X86::ADC32mr },
  56     { X86::ADC64ri32,   X86::ADC64mi32 },
  57     { X86::ADC64ri8,    X86::ADC64mi8 },
  58     { X86::ADC64rr,     X86::ADC64mr },
  59     { X86::ADD16ri,     X86::ADD16mi },
  60     { X86::ADD16ri8,    X86::ADD16mi8 },
  61     { X86::ADD16rr,     X86::ADD16mr },
  62     { X86::ADD32ri,     X86::ADD32mi },
  63     { X86::ADD32ri8,    X86::ADD32mi8 },
  64     { X86::ADD32rr,     X86::ADD32mr },
  65     { X86::ADD64ri32,   X86::ADD64mi32 },
  66     { X86::ADD64ri8,    X86::ADD64mi8 },
  67     { X86::ADD64rr,     X86::ADD64mr },
  68     { X86::ADD8ri,      X86::ADD8mi },
  69     { X86::ADD8rr,      X86::ADD8mr },
  70     { X86::AND16ri,     X86::AND16mi },
  71     { X86::AND16ri8,    X86::AND16mi8 },
  72     { X86::AND16rr,     X86::AND16mr },
  73     { X86::AND32ri,     X86::AND32mi },
  74     { X86::AND32ri8,    X86::AND32mi8 },
  75     { X86::AND32rr,     X86::AND32mr },
  76     { X86::AND64ri32,   X86::AND64mi32 },
  77     { X86::AND64ri8,    X86::AND64mi8 },
  78     { X86::AND64rr,     X86::AND64mr },
  79     { X86::AND8ri,      X86::AND8mi },
  80     { X86::AND8rr,      X86::AND8mr },
  81     { X86::DEC16r,      X86::DEC16m },
  82     { X86::DEC32r,      X86::DEC32m },
  83     { X86::DEC64_16r,   X86::DEC64_16m },
  84     { X86::DEC64_32r,   X86::DEC64_32m },
  85     { X86::DEC64r,      X86::DEC64m },
  86     { X86::DEC8r,       X86::DEC8m },
  87     { X86::INC16r,      X86::INC16m },
  88     { X86::INC32r,      X86::INC32m },
  89     { X86::INC64_16r,   X86::INC64_16m },
  90     { X86::INC64_32r,   X86::INC64_32m },
  91     { X86::INC64r,      X86::INC64m },
  92     { X86::INC8r,       X86::INC8m },
  93     { X86::NEG16r,      X86::NEG16m },
  94     { X86::NEG32r,      X86::NEG32m },
  95     { X86::NEG64r,      X86::NEG64m },
  96     { X86::NEG8r,       X86::NEG8m },
  97     { X86::NOT16r,      X86::NOT16m },
  98     { X86::NOT32r,      X86::NOT32m },
  99     { X86::NOT64r,      X86::NOT64m },
 100     { X86::NOT8r,       X86::NOT8m },
 101     { X86::OR16ri,      X86::OR16mi },
 102     { X86::OR16ri8,     X86::OR16mi8 },
 103     { X86::OR16rr,      X86::OR16mr },
 104     { X86::OR32ri,      X86::OR32mi },
 105     { X86::OR32ri8,     X86::OR32mi8 },
 106     { X86::OR32rr,      X86::OR32mr },
 107     { X86::OR64ri32,    X86::OR64mi32 },
 108     { X86::OR64ri8,     X86::OR64mi8 },
 109     { X86::OR64rr,      X86::OR64mr },
 110     { X86::OR8ri,       X86::OR8mi },
 111     { X86::OR8rr,       X86::OR8mr },
 112     { X86::ROL16r1,     X86::ROL16m1 },
 113     { X86::ROL16rCL,    X86::ROL16mCL },
 114     { X86::ROL16ri,     X86::ROL16mi },
 115     { X86::ROL32r1,     X86::ROL32m1 },
 116     { X86::ROL32rCL,    X86::ROL32mCL },
 117     { X86::ROL32ri,     X86::ROL32mi },
 118     { X86::ROL64r1,     X86::ROL64m1 },
 119     { X86::ROL64rCL,    X86::ROL64mCL },
 120     { X86::ROL64ri,     X86::ROL64mi },
 121     { X86::ROL8r1,      X86::ROL8m1 },
 122     { X86::ROL8rCL,     X86::ROL8mCL },
 123     { X86::ROL8ri,      X86::ROL8mi },
 124     { X86::ROR16r1,     X86::ROR16m1 },
 125     { X86::ROR16rCL,    X86::ROR16mCL },
 126     { X86::ROR16ri,     X86::ROR16mi },
 127     { X86::ROR32r1,     X86::ROR32m1 },
 128     { X86::ROR32rCL,    X86::ROR32mCL },
 129     { X86::ROR32ri,     X86::ROR32mi },
 130     { X86::ROR64r1,     X86::ROR64m1 },
 131     { X86::ROR64rCL,    X86::ROR64mCL },
 132     { X86::ROR64ri,     X86::ROR64mi },
 133     { X86::ROR8r1,      X86::ROR8m1 },
 134     { X86::ROR8rCL,     X86::ROR8mCL },
 135     { X86::ROR8ri,      X86::ROR8mi },
 136     { X86::SAR16r1,     X86::SAR16m1 },
 137     { X86::SAR16rCL,    X86::SAR16mCL },
 138     { X86::SAR16ri,     X86::SAR16mi },
 139     { X86::SAR32r1,     X86::SAR32m1 },
 140     { X86::SAR32rCL,    X86::SAR32mCL },
 141     { X86::SAR32ri,     X86::SAR32mi },
 142     { X86::SAR64r1,     X86::SAR64m1 },
 143     { X86::SAR64rCL,    X86::SAR64mCL },
 144     { X86::SAR64ri,     X86::SAR64mi },
 145     { X86::SAR8r1,      X86::SAR8m1 },
 146     { X86::SAR8rCL,     X86::SAR8mCL },
 147     { X86::SAR8ri,      X86::SAR8mi },
 148     { X86::SBB32ri,     X86::SBB32mi },
 149     { X86::SBB32ri8,    X86::SBB32mi8 },
 150     { X86::SBB32rr,     X86::SBB32mr },
 151     { X86::SBB64ri32,   X86::SBB64mi32 },
 152     { X86::SBB64ri8,    X86::SBB64mi8 },
 153     { X86::SBB64rr,     X86::SBB64mr },
 154     { X86::SHL16rCL,    X86::SHL16mCL },
 155     { X86::SHL16ri,     X86::SHL16mi },
 156     { X86::SHL32rCL,    X86::SHL32mCL },
 157     { X86::SHL32ri,     X86::SHL32mi },
 158     { X86::SHL64rCL,    X86::SHL64mCL },
 159     { X86::SHL64ri,     X86::SHL64mi },
 160     { X86::SHL8rCL,     X86::SHL8mCL },
 161     { X86::SHL8ri,      X86::SHL8mi },
 162     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 163     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 164     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 165     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 166     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 167     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 168     { X86::SHR16r1,     X86::SHR16m1 },
 169     { X86::SHR16rCL,    X86::SHR16mCL },
 170     { X86::SHR16ri,     X86::SHR16mi },
 171     { X86::SHR32r1,     X86::SHR32m1 },
 172     { X86::SHR32rCL,    X86::SHR32mCL },
 173     { X86::SHR32ri,     X86::SHR32mi },
 174     { X86::SHR64r1,     X86::SHR64m1 },
 175     { X86::SHR64rCL,    X86::SHR64mCL },
 176     { X86::SHR64ri,     X86::SHR64mi },
 177     { X86::SHR8r1,      X86::SHR8m1 },
 178     { X86::SHR8rCL,     X86::SHR8mCL },
 179     { X86::SHR8ri,      X86::SHR8mi },
 180     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 181     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 182     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 183     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 184     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 185     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 186     { X86::SUB16ri,     X86::SUB16mi },
 187     { X86::SUB16ri8,    X86::SUB16mi8 },
 188     { X86::SUB16rr,     X86::SUB16mr },
 189     { X86::SUB32ri,     X86::SUB32mi },
 190     { X86::SUB32ri8,    X86::SUB32mi8 },
 191     { X86::SUB32rr,     X86::SUB32mr },
 192     { X86::SUB64ri32,   X86::SUB64mi32 },
 193     { X86::SUB64ri8,    X86::SUB64mi8 },
 194     { X86::SUB64rr,     X86::SUB64mr },
 195     { X86::SUB8ri,      X86::SUB8mi },
 196     { X86::SUB8rr,      X86::SUB8mr },
 197     { X86::XOR16ri,     X86::XOR16mi },
 198     { X86::XOR16ri8,    X86::XOR16mi8 },
 199     { X86::XOR16rr,     X86::XOR16mr },
 200     { X86::XOR32ri,     X86::XOR32mi },
 201     { X86::XOR32ri8,    X86::XOR32mi8 },
 202     { X86::XOR32rr,     X86::XOR32mr },
 203     { X86::XOR64ri32,   X86::XOR64mi32 },
 204     { X86::XOR64ri8,    X86::XOR64mi8 },
 205     { X86::XOR64rr,     X86::XOR64mr },
 206     { X86::XOR8ri,      X86::XOR8mi },
 207     { X86::XOR8rr,      X86::XOR8mr }
 208   };
 209
 210   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 211     unsigned RegOp = OpTbl2Addr[i][0];
 212     unsigned MemOp = OpTbl2Addr[i][1];
 213     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp,
 214                                                      MemOp)).second)
 215       assert(false && "Duplicated entries?");
 216     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 217     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 218                                                 std::make_pair(RegOp,
 219                                                               AuxInfo))).second)
 220       AmbEntries.push_back(MemOp);
 221   }
 222
 223   // If the third value is 1, then it's folding either a load or a store.
 224   static const unsigned OpTbl0[][3] = {
 225     { X86::CALL32r,     X86::CALL32m, 1 },
 226     { X86::CALL64r,     X86::CALL64m, 1 },
 227     { X86::CMP16ri,     X86::CMP16mi, 1 },
 228     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 229     { X86::CMP16rr,     X86::CMP16mr, 1 },
 230     { X86::CMP32ri,     X86::CMP32mi, 1 },
 231     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 232     { X86::CMP32rr,     X86::CMP32mr, 1 },
 233     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 234     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 235     { X86::CMP64rr,     X86::CMP64mr, 1 },
 236     { X86::CMP8ri,      X86::CMP8mi, 1 },
 237     { X86::CMP8rr,      X86::CMP8mr, 1 },
 238     { X86::DIV16r,      X86::DIV16m, 1 },
 239     { X86::DIV32r,      X86::DIV32m, 1 },
 240     { X86::DIV64r,      X86::DIV64m, 1 },
 241     { X86::DIV8r,       X86::DIV8m, 1 },
 242     { X86::EXTRACTPSrr, X86::EXTRACTPSmr, 0 },
 243     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 244     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 245     { X86::IDIV16r,     X86::IDIV16m, 1 },
 246     { X86::IDIV32r,     X86::IDIV32m, 1 },
 247     { X86::IDIV64r,     X86::IDIV64m, 1 },
 248     { X86::IDIV8r,      X86::IDIV8m, 1 },
 249     { X86::IMUL16r,     X86::IMUL16m, 1 },
 250     { X86::IMUL32r,     X86::IMUL32m, 1 },
 251     { X86::IMUL64r,     X86::IMUL64m, 1 },
 252     { X86::IMUL8r,      X86::IMUL8m, 1 },
 253     { X86::JMP32r,      X86::JMP32m, 1 },
 254     { X86::JMP64r,      X86::JMP64m, 1 },
 255     { X86::MOV16ri,     X86::MOV16mi, 0 },
 256     { X86::MOV16rr,     X86::MOV16mr, 0 },
 257     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 258     { X86::MOV32ri,     X86::MOV32mi, 0 },
 259     { X86::MOV32rr,     X86::MOV32mr, 0 },
 260     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 261     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 262     { X86::MOV64rr,     X86::MOV64mr, 0 },
 263     { X86::MOV8ri,      X86::MOV8mi, 0 },
 264     { X86::MOV8rr,      X86::MOV8mr, 0 },
 265     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 266     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 267     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 268     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 269     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 270     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 271     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 272     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 273     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 274     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 275     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 276     { X86::MUL16r,      X86::MUL16m, 1 },
 277     { X86::MUL32r,      X86::MUL32m, 1 },
 278     { X86::MUL64r,      X86::MUL64m, 1 },
 279     { X86::MUL8r,       X86::MUL8m, 1 },
 280     { X86::SETAEr,      X86::SETAEm, 0 },
 281     { X86::SETAr,       X86::SETAm, 0 },
 282     { X86::SETBEr,      X86::SETBEm, 0 },
 283     { X86::SETBr,       X86::SETBm, 0 },
 284     { X86::SETCr,       X86::SETCm, 0 },
 285     { X86::SETEr,       X86::SETEm, 0 },
 286     { X86::SETGEr,      X86::SETGEm, 0 },
 287     { X86::SETGr,       X86::SETGm, 0 },
 288     { X86::SETLEr,      X86::SETLEm, 0 },
 289     { X86::SETLr,       X86::SETLm, 0 },
 290     { X86::SETNCr,      X86::SETNCm, 0 },
 291     { X86::SETNEr,      X86::SETNEm, 0 },
 292     { X86::SETNOr,      X86::SETNOm, 0 },
 293     { X86::SETNPr,      X86::SETNPm, 0 },
 294     { X86::SETNSr,      X86::SETNSm, 0 },
 295     { X86::SETOr,       X86::SETOm, 0 },
 296     { X86::SETPr,       X86::SETPm, 0 },
 297     { X86::SETSr,       X86::SETSm, 0 },
 298     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 299     { X86::TEST16ri,    X86::TEST16mi, 1 },
 300     { X86::TEST32ri,    X86::TEST32mi, 1 },
 301     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 302     { X86::TEST8ri,     X86::TEST8mi, 1 }
 303   };
 304
 305   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 306     unsigned RegOp = OpTbl0[i][0];
 307     unsigned MemOp = OpTbl0[i][1];
 308     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp,
 309                                                  MemOp)).second)
 310       assert(false && "Duplicated entries?");
 311     unsigned FoldedLoad = OpTbl0[i][2];
 312     // Index 0, folded load or store.
 313     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 314     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 315       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 316                                      std::make_pair(RegOp, AuxInfo))).second)
 317         AmbEntries.push_back(MemOp);
 318   }
 319
 320   static const unsigned OpTbl1[][2] = {
 321     { X86::CMP16rr,         X86::CMP16rm },
 322     { X86::CMP32rr,         X86::CMP32rm },
 323     { X86::CMP64rr,         X86::CMP64rm },
 324     { X86::CMP8rr,          X86::CMP8rm },
 325     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 326     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 327     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 328     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 329     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 330     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 331     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 332     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 333     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 334     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 335     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 336     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 337     { X86::IMUL16rri,       X86::IMUL16rmi },
 338     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 339     { X86::IMUL32rri,       X86::IMUL32rmi },
 340     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 341     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 342     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 343     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 344     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 345     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 346     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 347     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 348     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 349     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 350     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 351     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 352     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 353     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 354     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 355     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 356     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 357     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 358     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 359     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 360     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 361     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 362     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 363     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 364     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 365     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 366     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 367     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 368     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 369     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 370     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 371     { X86::MOV16rr,         X86::MOV16rm },
 372     { X86::MOV16to16_,      X86::MOV16_rm },
 373     { X86::MOV32rr,         X86::MOV32rm },
 374     { X86::MOV32to32_,      X86::MOV32_rm },
 375     { X86::MOV64rr,         X86::MOV64rm },
 376     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 377     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 378     { X86::MOV8rr,          X86::MOV8rm },
 379     { X86::MOVAPDrr,        X86::MOVAPDrm },
 380     { X86::MOVAPSrr,        X86::MOVAPSrm },
 381     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 382     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 383     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 384     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 385     { X86::MOVSDrr,         X86::MOVSDrm },
 386     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 387     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 388     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 389     { X86::MOVSSrr,         X86::MOVSSrm },
 390     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 391     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 392     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 393     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 394     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 395     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 396     { X86::MOVUPDrr,        X86::MOVUPDrm },
 397     { X86::MOVUPSrr,        X86::MOVUPSrm },
 398     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 399     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 400     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 401     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 402     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 403     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 404     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 405     { X86::MOVZX64rr32,     X86::MOVZX64rm32 },
 406     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 407     { X86::PSHUFDri,        X86::PSHUFDmi },
 408     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 409     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 410     { X86::RCPPSr,          X86::RCPPSm },
 411     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 412     { X86::RSQRTPSr,        X86::RSQRTPSm },
 413     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 414     { X86::RSQRTSSr,        X86::RSQRTSSm },
 415     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 416     { X86::SQRTPDr,         X86::SQRTPDm },
 417     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 418     { X86::SQRTPSr,         X86::SQRTPSm },
 419     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 420     { X86::SQRTSDr,         X86::SQRTSDm },
 421     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 422     { X86::SQRTSSr,         X86::SQRTSSm },
 423     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 424     { X86::TEST16rr,        X86::TEST16rm },
 425     { X86::TEST32rr,        X86::TEST32rm },
 426     { X86::TEST64rr,        X86::TEST64rm },
 427     { X86::TEST8rr,         X86::TEST8rm },
 428     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 429     { X86::UCOMISDrr,       X86::UCOMISDrm },
 430     { X86::UCOMISSrr,       X86::UCOMISSrm }
 431   };
 432
 433   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 434     unsigned RegOp = OpTbl1[i][0];
 435     unsigned MemOp = OpTbl1[i][1];
 436     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp,
 437                                                  MemOp)).second)
 438       assert(false && "Duplicated entries?");
 439     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 440     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 441       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 442                                      std::make_pair(RegOp, AuxInfo))).second)
 443         AmbEntries.push_back(MemOp);
 444   }
 445
 446   static const unsigned OpTbl2[][2] = {
 447     { X86::ADC32rr,         X86::ADC32rm },
 448     { X86::ADC64rr,         X86::ADC64rm },
 449     { X86::ADD16rr,         X86::ADD16rm },
 450     { X86::ADD32rr,         X86::ADD32rm },
 451     { X86::ADD64rr,         X86::ADD64rm },
 452     { X86::ADD8rr,          X86::ADD8rm },
 453     { X86::ADDPDrr,         X86::ADDPDrm },
 454     { X86::ADDPSrr,         X86::ADDPSrm },
 455     { X86::ADDSDrr,         X86::ADDSDrm },
 456     { X86::ADDSSrr,         X86::ADDSSrm },
 457     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 458     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 459     { X86::AND16rr,         X86::AND16rm },
 460     { X86::AND32rr,         X86::AND32rm },
 461     { X86::AND64rr,         X86::AND64rm },
 462     { X86::AND8rr,          X86::AND8rm },
 463     { X86::ANDNPDrr,        X86::ANDNPDrm },
 464     { X86::ANDNPSrr,        X86::ANDNPSrm },
 465     { X86::ANDPDrr,         X86::ANDPDrm },
 466     { X86::ANDPSrr,         X86::ANDPSrm },
 467     { X86::CMOVA16rr,       X86::CMOVA16rm },
 468     { X86::CMOVA32rr,       X86::CMOVA32rm },
 469     { X86::CMOVA64rr,       X86::CMOVA64rm },
 470     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 471     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 472     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 473     { X86::CMOVB16rr,       X86::CMOVB16rm },
 474     { X86::CMOVB32rr,       X86::CMOVB32rm },
 475     { X86::CMOVB64rr,       X86::CMOVB64rm },
 476     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 477     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 478     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 479     { X86::CMOVE16rr,       X86::CMOVE16rm },
 480     { X86::CMOVE32rr,       X86::CMOVE32rm },
 481     { X86::CMOVE64rr,       X86::CMOVE64rm },
 482     { X86::CMOVG16rr,       X86::CMOVG16rm },
 483     { X86::CMOVG32rr,       X86::CMOVG32rm },
 484     { X86::CMOVG64rr,       X86::CMOVG64rm },
 485     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 486     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 487     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 488     { X86::CMOVL16rr,       X86::CMOVL16rm },
 489     { X86::CMOVL32rr,       X86::CMOVL32rm },
 490     { X86::CMOVL64rr,       X86::CMOVL64rm },
 491     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 492     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 493     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 494     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 495     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 496     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 497     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 498     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 499     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 500     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 501     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 502     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 503     { X86::CMOVP16rr,       X86::CMOVP16rm },
 504     { X86::CMOVP32rr,       X86::CMOVP32rm },
 505     { X86::CMOVP64rr,       X86::CMOVP64rm },
 506     { X86::CMOVS16rr,       X86::CMOVS16rm },
 507     { X86::CMOVS32rr,       X86::CMOVS32rm },
 508     { X86::CMOVS64rr,       X86::CMOVS64rm },
 509     { X86::CMPPDrri,        X86::CMPPDrmi },
 510     { X86::CMPPSrri,        X86::CMPPSrmi },
 511     { X86::CMPSDrr,         X86::CMPSDrm },
 512     { X86::CMPSSrr,         X86::CMPSSrm },
 513     { X86::DIVPDrr,         X86::DIVPDrm },
 514     { X86::DIVPSrr,         X86::DIVPSrm },
 515     { X86::DIVSDrr,         X86::DIVSDrm },
 516     { X86::DIVSSrr,         X86::DIVSSrm },
 517     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 518     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 519     { X86::FsANDPDrr,       X86::FsANDPDrm },
 520     { X86::FsANDPSrr,       X86::FsANDPSrm },
 521     { X86::FsORPDrr,        X86::FsORPDrm },
 522     { X86::FsORPSrr,        X86::FsORPSrm },
 523     { X86::FsXORPDrr,       X86::FsXORPDrm },
 524     { X86::FsXORPSrr,       X86::FsXORPSrm },
 525     { X86::HADDPDrr,        X86::HADDPDrm },
 526     { X86::HADDPSrr,        X86::HADDPSrm },
 527     { X86::HSUBPDrr,        X86::HSUBPDrm },
 528     { X86::HSUBPSrr,        X86::HSUBPSrm },
 529     { X86::IMUL16rr,        X86::IMUL16rm },
 530     { X86::IMUL32rr,        X86::IMUL32rm },
 531     { X86::IMUL64rr,        X86::IMUL64rm },
 532     { X86::MAXPDrr,         X86::MAXPDrm },
 533     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 534     { X86::MAXPSrr,         X86::MAXPSrm },
 535     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 536     { X86::MAXSDrr,         X86::MAXSDrm },
 537     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 538     { X86::MAXSSrr,         X86::MAXSSrm },
 539     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 540     { X86::MINPDrr,         X86::MINPDrm },
 541     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 542     { X86::MINPSrr,         X86::MINPSrm },
 543     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 544     { X86::MINSDrr,         X86::MINSDrm },
 545     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 546     { X86::MINSSrr,         X86::MINSSrm },
 547     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 548     { X86::MULPDrr,         X86::MULPDrm },
 549     { X86::MULPSrr,         X86::MULPSrm },
 550     { X86::MULSDrr,         X86::MULSDrm },
 551     { X86::MULSSrr,         X86::MULSSrm },
 552     { X86::OR16rr,          X86::OR16rm },
 553     { X86::OR32rr,          X86::OR32rm },
 554     { X86::OR64rr,          X86::OR64rm },
 555     { X86::OR8rr,           X86::OR8rm },
 556     { X86::ORPDrr,          X86::ORPDrm },
 557     { X86::ORPSrr,          X86::ORPSrm },
 558     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 559     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 560     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 561     { X86::PADDBrr,         X86::PADDBrm },
 562     { X86::PADDDrr,         X86::PADDDrm },
 563     { X86::PADDQrr,         X86::PADDQrm },
 564     { X86::PADDSBrr,        X86::PADDSBrm },
 565     { X86::PADDSWrr,        X86::PADDSWrm },
 566     { X86::PADDWrr,         X86::PADDWrm },
 567     { X86::PANDNrr,         X86::PANDNrm },
 568     { X86::PANDrr,          X86::PANDrm },
 569     { X86::PAVGBrr,         X86::PAVGBrm },
 570     { X86::PAVGWrr,         X86::PAVGWrm },
 571     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 572     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 573     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 574     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 575     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 576     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 577     { X86::PINSRWrri,       X86::PINSRWrmi },
 578     { X86::PMADDWDrr,       X86::PMADDWDrm },
 579     { X86::PMAXSWrr,        X86::PMAXSWrm },
 580     { X86::PMAXUBrr,        X86::PMAXUBrm },
 581     { X86::PMINSWrr,        X86::PMINSWrm },
 582     { X86::PMINUBrr,        X86::PMINUBrm },
 583     { X86::PMULDQrr,        X86::PMULDQrm },
 584     { X86::PMULHUWrr,       X86::PMULHUWrm },
 585     { X86::PMULHWrr,        X86::PMULHWrm },
 586     { X86::PMULLDrr,        X86::PMULLDrm },
 587     { X86::PMULLDrr_int,    X86::PMULLDrm_int },
 588     { X86::PMULLWrr,        X86::PMULLWrm },
 589     { X86::PMULUDQrr,       X86::PMULUDQrm },
 590     { X86::PORrr,           X86::PORrm },
 591     { X86::PSADBWrr,        X86::PSADBWrm },
 592     { X86::PSLLDrr,         X86::PSLLDrm },
 593     { X86::PSLLQrr,         X86::PSLLQrm },
 594     { X86::PSLLWrr,         X86::PSLLWrm },
 595     { X86::PSRADrr,         X86::PSRADrm },
 596     { X86::PSRAWrr,         X86::PSRAWrm },
 597     { X86::PSRLDrr,         X86::PSRLDrm },
 598     { X86::PSRLQrr,         X86::PSRLQrm },
 599     { X86::PSRLWrr,         X86::PSRLWrm },
 600     { X86::PSUBBrr,         X86::PSUBBrm },
 601     { X86::PSUBDrr,         X86::PSUBDrm },
 602     { X86::PSUBSBrr,        X86::PSUBSBrm },
 603     { X86::PSUBSWrr,        X86::PSUBSWrm },
 604     { X86::PSUBWrr,         X86::PSUBWrm },
 605     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 606     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 607     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 608     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 609     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 610     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 611     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 612     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 613     { X86::PXORrr,          X86::PXORrm },
 614     { X86::SBB32rr,         X86::SBB32rm },
 615     { X86::SBB64rr,         X86::SBB64rm },
 616     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 617     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 618     { X86::SUB16rr,         X86::SUB16rm },
 619     { X86::SUB32rr,         X86::SUB32rm },
 620     { X86::SUB64rr,         X86::SUB64rm },
 621     { X86::SUB8rr,          X86::SUB8rm },
 622     { X86::SUBPDrr,         X86::SUBPDrm },
 623     { X86::SUBPSrr,         X86::SUBPSrm },
 624     { X86::SUBSDrr,         X86::SUBSDrm },
 625     { X86::SUBSSrr,         X86::SUBSSrm },
 626     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 627     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 628     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 629     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 630     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 631     { X86::XOR16rr,         X86::XOR16rm },
 632     { X86::XOR32rr,         X86::XOR32rm },
 633     { X86::XOR64rr,         X86::XOR64rm },
 634     { X86::XOR8rr,          X86::XOR8rm },
 635     { X86::XORPDrr,         X86::XORPDrm },
 636     { X86::XORPSrr,         X86::XORPSrm }
 637   };
 638
 639   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 640     unsigned RegOp = OpTbl2[i][0];
 641     unsigned MemOp = OpTbl2[i][1];
 642     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp,
 643                                                  MemOp)).second)
 644       assert(false && "Duplicated entries?");
 645     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 646     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 647                                    std::make_pair(RegOp, AuxInfo))).second)
 648       AmbEntries.push_back(MemOp);
 649   }
 650
 651   // Remove ambiguous entries.
 652   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 653 }
 654
 655 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 656                                unsigned& sourceReg,
 657                                unsigned& destReg) const {
 658   switch (MI.getOpcode()) {
 659   default:
 660     return false;
 661   case X86::MOV8rr:
 662   case X86::MOV16rr:
 663   case X86::MOV32rr:
 664   case X86::MOV64rr:
 665   case X86::MOV16to16_:
 666   case X86::MOV32to32_:
 667   case X86::MOVSSrr:
 668   case X86::MOVSDrr:
 669
 670   // FP Stack register class copies
 671   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 672   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 673   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 674
 675   case X86::FsMOVAPSrr:
 676   case X86::FsMOVAPDrr:
 677   case X86::MOVAPSrr:
 678   case X86::MOVAPDrr:
 679   case X86::MOVSS2PSrr:
 680   case X86::MOVSD2PDrr:
 681   case X86::MOVPS2SSrr:
 682   case X86::MOVPD2SDrr:
 683   case X86::MMX_MOVD64rr:
 684   case X86::MMX_MOVQ64rr:
 685     assert(MI.getNumOperands() >= 2 &&
 686            MI.getOperand(0).isReg() &&
 687            MI.getOperand(1).isReg() &&
 688            "invalid register-register move instruction");
 689     sourceReg = MI.getOperand(1).getReg();
 690     destReg = MI.getOperand(0).getReg();
 691     return true;
 692   }
 693 }
 694
 695 unsigned X86InstrInfo::isLoadFromStackSlot(const MachineInstr *MI,
 696                                            int &FrameIndex) const {
 697   switch (MI->getOpcode()) {
 698   default: break;
 699   case X86::MOV8rm:
 700   case X86::MOV16rm:
 701   case X86::MOV16_rm:
 702   case X86::MOV32rm:
 703   case X86::MOV32_rm:
 704   case X86::MOV64rm:
 705   case X86::LD_Fp64m:
 706   case X86::MOVSSrm:
 707   case X86::MOVSDrm:
 708   case X86::MOVAPSrm:
 709   case X86::MOVAPDrm:
 710   case X86::MMX_MOVD64rm:
 711   case X86::MMX_MOVQ64rm:
 712     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 713         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 714         MI->getOperand(2).getImm() == 1 &&
 715         MI->getOperand(3).getReg() == 0 &&
 716         MI->getOperand(4).getImm() == 0) {
 717       FrameIndex = MI->getOperand(1).getIndex();
 718       return MI->getOperand(0).getReg();
 719     }
 720     break;
 721   }
 722   return 0;
 723 }
 724
 725 unsigned X86InstrInfo::isStoreToStackSlot(const MachineInstr *MI,
 726                                           int &FrameIndex) const {
 727   switch (MI->getOpcode()) {
 728   default: break;
 729   case X86::MOV8mr:
 730   case X86::MOV16mr:
 731   case X86::MOV16_mr:
 732   case X86::MOV32mr:
 733   case X86::MOV32_mr:
 734   case X86::MOV64mr:
 735   case X86::ST_FpP64m:
 736   case X86::MOVSSmr:
 737   case X86::MOVSDmr:
 738   case X86::MOVAPSmr:
 739   case X86::MOVAPDmr:
 740   case X86::MMX_MOVD64mr:
 741   case X86::MMX_MOVQ64mr:
 742   case X86::MMX_MOVNTQmr:
 743     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 744         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 745         MI->getOperand(1).getImm() == 1 &&
 746         MI->getOperand(2).getReg() == 0 &&
 747         MI->getOperand(3).getImm() == 0) {
 748       FrameIndex = MI->getOperand(0).getIndex();
 749       return MI->getOperand(4).getReg();
 750     }
 751     break;
 752   }
 753   return 0;
 754 }
 755
 756
 757 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 758 /// X86::MOVPC32r.
 759 static bool regIsPICBase(unsigned BaseReg, const MachineRegisterInfo &MRI) {
 760   bool isPICBase = false;
 761   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 762          E = MRI.def_end(); I != E; ++I) {
 763     MachineInstr *DefMI = I.getOperand().getParent();
 764     if (DefMI->getOpcode() != X86::MOVPC32r)
 765       return false;
 766     assert(!isPICBase && "More than one PIC base?");
 767     isPICBase = true;
 768   }
 769   return isPICBase;
 770 }
 771
 772 /// isGVStub - Return true if the GV requires an extra load to get the
 773 /// real address.
 774 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 775   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 776 }
 777
 778 bool
 779 X86InstrInfo::isReallyTriviallyReMaterializable(const MachineInstr *MI) const {
 780   switch (MI->getOpcode()) {
 781   default: break;
 782     case X86::MOV8rm:
 783     case X86::MOV16rm:
 784     case X86::MOV16_rm:
 785     case X86::MOV32rm:
 786     case X86::MOV32_rm:
 787     case X86::MOV64rm:
 788     case X86::LD_Fp64m:
 789     case X86::MOVSSrm:
 790     case X86::MOVSDrm:
 791     case X86::MOVAPSrm:
 792     case X86::MOVAPDrm:
 793     case X86::MMX_MOVD64rm:
 794     case X86::MMX_MOVQ64rm: {
 795       // Loads from constant pools are trivially rematerializable.
 796       if (MI->getOperand(1).isReg() &&
 797           MI->getOperand(2).isImm() &&
 798           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 799           (MI->getOperand(4).isCPI() ||
 800            (MI->getOperand(4).isGlobal() &&
 801             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 802         unsigned BaseReg = MI->getOperand(1).getReg();
 803         if (BaseReg == 0)
 804           return true;
 805         // Allow re-materialization of PIC load.
 806         if (!ReMatPICStubLoad && MI->getOperand(4).isGlobal())
 807           return false;
 808         const MachineFunction &MF = *MI->getParent()->getParent();
 809         const MachineRegisterInfo &MRI = MF.getRegInfo();
 810         bool isPICBase = false;
 811         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 812                E = MRI.def_end(); I != E; ++I) {
 813           MachineInstr *DefMI = I.getOperand().getParent();
 814           if (DefMI->getOpcode() != X86::MOVPC32r)
 815             return false;
 816           assert(!isPICBase && "More than one PIC base?");
 817           isPICBase = true;
 818         }
 819         return isPICBase;
 820       }
 821       return false;
 822     }
 823
 824      case X86::LEA32r:
 825      case X86::LEA64r: {
 826        if (MI->getOperand(2).isImm() &&
 827            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 828            !MI->getOperand(4).isReg()) {
 829          // lea fi#, lea GV, etc. are all rematerializable.
 830          if (!MI->getOperand(1).isReg())
 831            return true;
 832          unsigned BaseReg = MI->getOperand(1).getReg();
 833          if (BaseReg == 0)
 834            return true;
 835          // Allow re-materialization of lea PICBase + x.
 836          const MachineFunction &MF = *MI->getParent()->getParent();
 837          const MachineRegisterInfo &MRI = MF.getRegInfo();
 838          return regIsPICBase(BaseReg, MRI);
 839        }
 840        return false;
 841      }
 842   }
 843
 844   // All other instructions marked M_REMATERIALIZABLE are always trivially
 845   // rematerializable.
 846   return true;
 847 }
 848
 849 /// isSafeToClobberEFLAGS - Return true if it's safe insert an instruction that
 850 /// would clobber the EFLAGS condition register. Note the result may be
 851 /// conservative. If it cannot definitely determine the safety after visiting
 852 /// two instructions it assumes it's not safe.
 853 static bool isSafeToClobberEFLAGS(MachineBasicBlock &MBB,
 854                                   MachineBasicBlock::iterator I) {
 855   // It's always safe to clobber EFLAGS at the end of a block.
 856   if (I == MBB.end())
 857     return true;
 858
 859   // For compile time consideration, if we are not able to determine the
 860   // safety after visiting 2 instructions, we will assume it's not safe.
 861   for (unsigned i = 0; i < 2; ++i) {
 862     bool SeenDef = false;
 863     for (unsigned j = 0, e = I->getNumOperands(); j != e; ++j) {
 864       MachineOperand &MO = I->getOperand(j);
 865       if (!MO.isReg())
 866         continue;
 867       if (MO.getReg() == X86::EFLAGS) {
 868         if (MO.isUse())
 869           return false;
 870         SeenDef = true;
 871       }
 872     }
 873
 874     if (SeenDef)
 875       // This instruction defines EFLAGS, no need to look any further.
 876       return true;
 877     ++I;
 878
 879     // If we make it to the end of the block, it's safe to clobber EFLAGS.
 880     if (I == MBB.end())
 881       return true;
 882   }
 883
 884   // Conservative answer.
 885   return false;
 886 }
 887
 888 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 889                                  MachineBasicBlock::iterator I,
 890                                  unsigned DestReg,
 891                                  const MachineInstr *Orig) const {
 892   unsigned SubIdx = Orig->getOperand(0).isReg()
 893     ? Orig->getOperand(0).getSubReg() : 0;
 894   bool ChangeSubIdx = SubIdx != 0;
 895   if (SubIdx && TargetRegisterInfo::isPhysicalRegister(DestReg)) {
 896     DestReg = RI.getSubReg(DestReg, SubIdx);
 897     SubIdx = 0;
 898   }
 899
 900   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 901   // Re-materialize them as movri instructions to avoid side effects.
 902   bool Emitted = false;
 903   switch (Orig->getOpcode()) {
 904   default: break;
 905   case X86::MOV8r0:
 906   case X86::MOV16r0:
 907   case X86::MOV32r0:
 908   case X86::MOV64r0: {
 909     if (!isSafeToClobberEFLAGS(MBB, I)) {
 910       unsigned Opc = 0;
 911       switch (Orig->getOpcode()) {
 912       default: break;
 913       case X86::MOV8r0:  Opc = X86::MOV8ri;  break;
 914       case X86::MOV16r0: Opc = X86::MOV16ri; break;
 915       case X86::MOV32r0: Opc = X86::MOV32ri; break;
 916       case X86::MOV64r0: Opc = X86::MOV64ri32; break;
 917       }
 918       BuildMI(MBB, I, get(Opc), DestReg).addImm(0);
 919       Emitted = true;
 920     }
 921     break;
 922   }
 923   }
 924
 925   if (!Emitted) {
 926     MachineInstr *MI = MBB.getParent()->CloneMachineInstr(Orig);
 927     MI->getOperand(0).setReg(DestReg);
 928     MBB.insert(I, MI);
 929   }
 930
 931   if (ChangeSubIdx) {
 932     MachineInstr *NewMI = prior(I);
 933     NewMI->getOperand(0).setSubReg(SubIdx);
 934   }
 935 }
 936
 937 /// isInvariantLoad - Return true if the specified instruction (which is marked
 938 /// mayLoad) is loading from a location whose value is invariant across the
 939 /// function.  For example, loading a value from the constant pool or from
 940 /// from the argument area of a function if it does not change.  This should
 941 /// only return true of *all* loads the instruction does are invariant (if it
 942 /// does multiple loads).
 943 bool X86InstrInfo::isInvariantLoad(const MachineInstr *MI) const {
 944   // This code cares about loads from three cases: constant pool entries,
 945   // invariant argument slots, and global stubs.  In order to handle these cases
 946   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 947   // operand and base our analysis on it.  This is safe because the address of
 948   // none of these three cases is ever used as anything other than a load base
 949   // and X86 doesn't have any instructions that load from multiple places.
 950
 951   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 952     const MachineOperand &MO = MI->getOperand(i);
 953     // Loads from constant pools are trivially invariant.
 954     if (MO.isCPI())
 955       return true;
 956
 957     if (MO.isGlobal())
 958       return isGVStub(MO.getGlobal(), TM);
 959
 960     // If this is a load from an invariant stack slot, the load is a constant.
 961     if (MO.isFI()) {
 962       const MachineFrameInfo &MFI =
 963         *MI->getParent()->getParent()->getFrameInfo();
 964       int Idx = MO.getIndex();
 965       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 966     }
 967   }
 968
 969   // All other instances of these instructions are presumed to have other
 970   // issues.
 971   return false;
 972 }
 973
 974 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 975 /// is not marked dead.
 976 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 977   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 978     MachineOperand &MO = MI->getOperand(i);
 979     if (MO.isReg() && MO.isDef() &&
 980         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 981       return true;
 982     }
 983   }
 984   return false;
 985 }
 986
 987 /// convertToThreeAddress - This method must be implemented by targets that
 988 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 989 /// may be able to convert a two-address instruction into a true
 990 /// three-address instruction on demand.  This allows the X86 target (for
 991 /// example) to convert ADD and SHL instructions into LEA instructions if they
 992 /// would require register copies due to two-addressness.
 993 ///
 994 /// This method returns a null pointer if the transformation cannot be
 995 /// performed, otherwise it returns the new instruction.
 996 ///
 997 MachineInstr *
 998 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 999                                     MachineBasicBlock::iterator &MBBI,
1000                                     LiveVariables *LV) const {
1001   MachineInstr *MI = MBBI;
1002   MachineFunction &MF = *MI->getParent()->getParent();
1003   // All instructions input are two-addr instructions.  Get the known operands.
1004   unsigned Dest = MI->getOperand(0).getReg();
1005   unsigned Src = MI->getOperand(1).getReg();
1006   bool isDead = MI->getOperand(0).isDead();
1007   bool isKill = MI->getOperand(1).isKill();
1008
1009   MachineInstr *NewMI = NULL;
1010   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
1011   // we have better subtarget support, enable the 16-bit LEA generation here.
1012   bool DisableLEA16 = true;
1013
1014   unsigned MIOpc = MI->getOpcode();
1015   switch (MIOpc) {
1016   case X86::SHUFPSrri: {
1017     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
1018     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
1019
1020     unsigned B = MI->getOperand(1).getReg();
1021     unsigned C = MI->getOperand(2).getReg();
1022     if (B != C) return 0;
1023     unsigned A = MI->getOperand(0).getReg();
1024     unsigned M = MI->getOperand(3).getImm();
1025     NewMI = BuildMI(MF, get(X86::PSHUFDri)).addReg(A, true, false, false, isDead)
1026       .addReg(B, false, false, isKill).addImm(M);
1027     break;
1028   }
1029   case X86::SHL64ri: {
1030     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1031     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1032     // the flags produced by a shift yet, so this is safe.
1033     unsigned ShAmt = MI->getOperand(2).getImm();
1034     if (ShAmt == 0 || ShAmt >= 4) return 0;
1035
1036     NewMI = BuildMI(MF, get(X86::LEA64r)).addReg(Dest, true, false, false, isDead)
1037       .addReg(0).addImm(1 << ShAmt).addReg(Src, false, false, isKill).addImm(0);
1038     break;
1039   }
1040   case X86::SHL32ri: {
1041     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1042     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1043     // the flags produced by a shift yet, so this is safe.
1044     unsigned ShAmt = MI->getOperand(2).getImm();
1045     if (ShAmt == 0 || ShAmt >= 4) return 0;
1046
1047     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
1048       X86::LEA64_32r : X86::LEA32r;
1049     NewMI = BuildMI(MF, get(Opc)).addReg(Dest, true, false, false, isDead)
1050       .addReg(0).addImm(1 << ShAmt)
1051       .addReg(Src, false, false, isKill).addImm(0);
1052     break;
1053   }
1054   case X86::SHL16ri: {
1055     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
1056     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
1057     // the flags produced by a shift yet, so this is safe.
1058     unsigned ShAmt = MI->getOperand(2).getImm();
1059     if (ShAmt == 0 || ShAmt >= 4) return 0;
1060
1061     if (DisableLEA16) {
1062       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
1063       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
1064       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
1065         ? X86::LEA64_32r : X86::LEA32r;
1066       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1067       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
1068
1069       // Build and insert into an implicit UNDEF value. This is OK because
1070       // well be shifting and then extracting the lower 16-bits.
1071       BuildMI(*MFI, MBBI, get(X86::IMPLICIT_DEF), leaInReg);
1072       MachineInstr *InsMI =  BuildMI(*MFI, MBBI, get(X86::INSERT_SUBREG),leaInReg)
1073         .addReg(leaInReg).addReg(Src, false, false, isKill)
1074         .addImm(X86::SUBREG_16BIT);
1075
1076       NewMI = BuildMI(*MFI, MBBI, get(Opc), leaOutReg).addReg(0).addImm(1 << ShAmt)
1077         .addReg(leaInReg, false, false, true).addImm(0);
1078
1079       MachineInstr *ExtMI = BuildMI(*MFI, MBBI, get(X86::EXTRACT_SUBREG))
1080         .addReg(Dest, true, false, false, isDead)
1081         .addReg(leaOutReg, false, false, true).addImm(X86::SUBREG_16BIT);
1082       if (LV) {
1083         // Update live variables
1084         LV->getVarInfo(leaInReg).Kills.push_back(NewMI);
1085         LV->getVarInfo(leaOutReg).Kills.push_back(ExtMI);
1086         if (isKill)
1087           LV->replaceKillInstruction(Src, MI, InsMI);
1088         if (isDead)
1089           LV->replaceKillInstruction(Dest, MI, ExtMI);
1090       }
1091       return ExtMI;
1092     } else {
1093       NewMI = BuildMI(MF, get(X86::LEA16r)).addReg(Dest, true, false, false, isDead)
1094         .addReg(0).addImm(1 << ShAmt)
1095         .addReg(Src, false, false, isKill).addImm(0);
1096     }
1097     break;
1098   }
1099   default: {
1100     // The following opcodes also sets the condition code register(s). Only
1101     // convert them to equivalent lea if the condition code register def's
1102     // are dead!
1103     if (hasLiveCondCodeDef(MI))
1104       return 0;
1105
1106     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1107     switch (MIOpc) {
1108     default: return 0;
1109     case X86::INC64r:
1110     case X86::INC32r: {
1111       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1112       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1113         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1114       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1115                            .addReg(Dest, true, false, false, isDead),
1116                            Src, isKill, 1);
1117       break;
1118     }
1119     case X86::INC16r:
1120     case X86::INC64_16r:
1121       if (DisableLEA16) return 0;
1122       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1123       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1124                            .addReg(Dest, true, false, false, isDead),
1125                            Src, isKill, 1);
1126       break;
1127     case X86::DEC64r:
1128     case X86::DEC32r: {
1129       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1130       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1131         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1132       NewMI = addRegOffset(BuildMI(MF, get(Opc))
1133                            .addReg(Dest, true, false, false, isDead),
1134                            Src, isKill, -1);
1135       break;
1136     }
1137     case X86::DEC16r:
1138     case X86::DEC64_16r:
1139       if (DisableLEA16) return 0;
1140       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1141       NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1142                            .addReg(Dest, true, false, false, isDead),
1143                            Src, isKill, -1);
1144       break;
1145     case X86::ADD64rr:
1146     case X86::ADD32rr: {
1147       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1148       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1149         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1150       unsigned Src2 = MI->getOperand(2).getReg();
1151       bool isKill2 = MI->getOperand(2).isKill();
1152       NewMI = addRegReg(BuildMI(MF, get(Opc))
1153                         .addReg(Dest, true, false, false, isDead),
1154                         Src, isKill, Src2, isKill2);
1155       if (LV && isKill2)
1156         LV->replaceKillInstruction(Src2, MI, NewMI);
1157       break;
1158     }
1159     case X86::ADD16rr: {
1160       if (DisableLEA16) return 0;
1161       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1162       unsigned Src2 = MI->getOperand(2).getReg();
1163       bool isKill2 = MI->getOperand(2).isKill();
1164       NewMI = addRegReg(BuildMI(MF, get(X86::LEA16r))
1165                         .addReg(Dest, true, false, false, isDead),
1166                         Src, isKill, Src2, isKill2);
1167       if (LV && isKill2)
1168         LV->replaceKillInstruction(Src2, MI, NewMI);
1169       break;
1170     }
1171     case X86::ADD64ri32:
1172     case X86::ADD64ri8:
1173       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1174       if (MI->getOperand(2).isImm())
1175         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA64r))
1176                              .addReg(Dest, true, false, false, isDead),
1177                              Src, isKill, MI->getOperand(2).getImm());
1178       break;
1179     case X86::ADD32ri:
1180     case X86::ADD32ri8:
1181       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1182       if (MI->getOperand(2).isImm()) {
1183         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1184         NewMI = addRegOffset(BuildMI(MF, get(Opc))
1185                              .addReg(Dest, true, false, false, isDead),
1186                              Src, isKill, MI->getOperand(2).getImm());
1187       }
1188       break;
1189     case X86::ADD16ri:
1190     case X86::ADD16ri8:
1191       if (DisableLEA16) return 0;
1192       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1193       if (MI->getOperand(2).isImm())
1194         NewMI = addRegOffset(BuildMI(MF, get(X86::LEA16r))
1195                              .addReg(Dest, true, false, false, isDead),
1196                              Src, isKill, MI->getOperand(2).getImm());
1197       break;
1198     case X86::SHL16ri:
1199       if (DisableLEA16) return 0;
1200     case X86::SHL32ri:
1201     case X86::SHL64ri: {
1202       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImm() &&
1203              "Unknown shl instruction!");
1204       unsigned ShAmt = MI->getOperand(2).getImm();
1205       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1206         X86AddressMode AM;
1207         AM.Scale = 1 << ShAmt;
1208         AM.IndexReg = Src;
1209         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1210           : (MIOpc == X86::SHL32ri
1211              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1212         NewMI = addFullAddress(BuildMI(MF, get(Opc))
1213                                .addReg(Dest, true, false, false, isDead), AM);
1214         if (isKill)
1215           NewMI->getOperand(3).setIsKill(true);
1216       }
1217       break;
1218     }
1219     }
1220   }
1221   }
1222
1223   if (!NewMI) return 0;
1224
1225   if (LV) {  // Update live variables
1226     if (isKill)
1227       LV->replaceKillInstruction(Src, MI, NewMI);
1228     if (isDead)
1229       LV->replaceKillInstruction(Dest, MI, NewMI);
1230   }
1231
1232   MFI->insert(MBBI, NewMI);          // Insert the new inst
1233   return NewMI;
1234 }
1235
1236 /// commuteInstruction - We have a few instructions that must be hacked on to
1237 /// commute them.
1238 ///
1239 MachineInstr *
1240 X86InstrInfo::commuteInstruction(MachineInstr *MI, bool NewMI) const {
1241   switch (MI->getOpcode()) {
1242   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1243   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1244   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1245   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1246   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1247   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1248     unsigned Opc;
1249     unsigned Size;
1250     switch (MI->getOpcode()) {
1251     default: assert(0 && "Unreachable!");
1252     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1253     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1254     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1255     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1256     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1257     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1258     }
1259     unsigned Amt = MI->getOperand(3).getImm();
1260     if (NewMI) {
1261       MachineFunction &MF = *MI->getParent()->getParent();
1262       MI = MF.CloneMachineInstr(MI);
1263       NewMI = false;
1264     }
1265     MI->setDesc(get(Opc));
1266     MI->getOperand(3).setImm(Size-Amt);
1267     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1268   }
1269   case X86::CMOVB16rr:
1270   case X86::CMOVB32rr:
1271   case X86::CMOVB64rr:
1272   case X86::CMOVAE16rr:
1273   case X86::CMOVAE32rr:
1274   case X86::CMOVAE64rr:
1275   case X86::CMOVE16rr:
1276   case X86::CMOVE32rr:
1277   case X86::CMOVE64rr:
1278   case X86::CMOVNE16rr:
1279   case X86::CMOVNE32rr:
1280   case X86::CMOVNE64rr:
1281   case X86::CMOVBE16rr:
1282   case X86::CMOVBE32rr:
1283   case X86::CMOVBE64rr:
1284   case X86::CMOVA16rr:
1285   case X86::CMOVA32rr:
1286   case X86::CMOVA64rr:
1287   case X86::CMOVL16rr:
1288   case X86::CMOVL32rr:
1289   case X86::CMOVL64rr:
1290   case X86::CMOVGE16rr:
1291   case X86::CMOVGE32rr:
1292   case X86::CMOVGE64rr:
1293   case X86::CMOVLE16rr:
1294   case X86::CMOVLE32rr:
1295   case X86::CMOVLE64rr:
1296   case X86::CMOVG16rr:
1297   case X86::CMOVG32rr:
1298   case X86::CMOVG64rr:
1299   case X86::CMOVS16rr:
1300   case X86::CMOVS32rr:
1301   case X86::CMOVS64rr:
1302   case X86::CMOVNS16rr:
1303   case X86::CMOVNS32rr:
1304   case X86::CMOVNS64rr:
1305   case X86::CMOVP16rr:
1306   case X86::CMOVP32rr:
1307   case X86::CMOVP64rr:
1308   case X86::CMOVNP16rr:
1309   case X86::CMOVNP32rr:
1310   case X86::CMOVNP64rr: {
1311     unsigned Opc = 0;
1312     switch (MI->getOpcode()) {
1313     default: break;
1314     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1315     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1316     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1317     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1318     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1319     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1320     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1321     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1322     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1323     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1324     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1325     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1326     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1327     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1328     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1329     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1330     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1331     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1332     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1333     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1334     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1335     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1336     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1337     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1338     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1339     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1340     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1341     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1342     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1343     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1344     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1345     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1346     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1347     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1348     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1349     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1350     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1351     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1352     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1353     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1354     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1355     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1356     }
1357     if (NewMI) {
1358       MachineFunction &MF = *MI->getParent()->getParent();
1359       MI = MF.CloneMachineInstr(MI);
1360       NewMI = false;
1361     }
1362     MI->setDesc(get(Opc));
1363     // Fallthrough intended.
1364   }
1365   default:
1366     return TargetInstrInfoImpl::commuteInstruction(MI, NewMI);
1367   }
1368 }
1369
1370 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1371   switch (BrOpc) {
1372   default: return X86::COND_INVALID;
1373   case X86::JE:  return X86::COND_E;
1374   case X86::JNE: return X86::COND_NE;
1375   case X86::JL:  return X86::COND_L;
1376   case X86::JLE: return X86::COND_LE;
1377   case X86::JG:  return X86::COND_G;
1378   case X86::JGE: return X86::COND_GE;
1379   case X86::JB:  return X86::COND_B;
1380   case X86::JBE: return X86::COND_BE;
1381   case X86::JA:  return X86::COND_A;
1382   case X86::JAE: return X86::COND_AE;
1383   case X86::JS:  return X86::COND_S;
1384   case X86::JNS: return X86::COND_NS;
1385   case X86::JP:  return X86::COND_P;
1386   case X86::JNP: return X86::COND_NP;
1387   case X86::JO:  return X86::COND_O;
1388   case X86::JNO: return X86::COND_NO;
1389   case X86::JC:  return X86::COND_C;
1390   case X86::JNC: return X86::COND_NC;
1391   }
1392 }
1393
1394 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1395   switch (CC) {
1396   default: assert(0 && "Illegal condition code!");
1397   case X86::COND_E:  return X86::JE;
1398   case X86::COND_NE: return X86::JNE;
1399   case X86::COND_L:  return X86::JL;
1400   case X86::COND_LE: return X86::JLE;
1401   case X86::COND_G:  return X86::JG;
1402   case X86::COND_GE: return X86::JGE;
1403   case X86::COND_B:  return X86::JB;
1404   case X86::COND_BE: return X86::JBE;
1405   case X86::COND_A:  return X86::JA;
1406   case X86::COND_AE: return X86::JAE;
1407   case X86::COND_S:  return X86::JS;
1408   case X86::COND_NS: return X86::JNS;
1409   case X86::COND_P:  return X86::JP;
1410   case X86::COND_NP: return X86::JNP;
1411   case X86::COND_O:  return X86::JO;
1412   case X86::COND_NO: return X86::JNO;
1413   case X86::COND_C:  return X86::JC;
1414   case X86::COND_NC: return X86::JNC;
1415   }
1416 }
1417
1418 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1419 /// e.g. turning COND_E to COND_NE.
1420 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1421   switch (CC) {
1422   default: assert(0 && "Illegal condition code!");
1423   case X86::COND_E:  return X86::COND_NE;
1424   case X86::COND_NE: return X86::COND_E;
1425   case X86::COND_L:  return X86::COND_GE;
1426   case X86::COND_LE: return X86::COND_G;
1427   case X86::COND_G:  return X86::COND_LE;
1428   case X86::COND_GE: return X86::COND_L;
1429   case X86::COND_B:  return X86::COND_AE;
1430   case X86::COND_BE: return X86::COND_A;
1431   case X86::COND_A:  return X86::COND_BE;
1432   case X86::COND_AE: return X86::COND_B;
1433   case X86::COND_S:  return X86::COND_NS;
1434   case X86::COND_NS: return X86::COND_S;
1435   case X86::COND_P:  return X86::COND_NP;
1436   case X86::COND_NP: return X86::COND_P;
1437   case X86::COND_O:  return X86::COND_NO;
1438   case X86::COND_NO: return X86::COND_O;
1439   case X86::COND_C:  return X86::COND_NC;
1440   case X86::COND_NC: return X86::COND_C;
1441   }
1442 }
1443
1444 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1445   const TargetInstrDesc &TID = MI->getDesc();
1446   if (!TID.isTerminator()) return false;
1447
1448   // Conditional branch is a special case.
1449   if (TID.isBranch() && !TID.isBarrier())
1450     return true;
1451   if (!TID.isPredicable())
1452     return true;
1453   return !isPredicated(MI);
1454 }
1455
1456 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1457 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1458                                                const X86InstrInfo &TII) {
1459   if (MI->getOpcode() == X86::FP_REG_KILL)
1460     return false;
1461   return TII.isUnpredicatedTerminator(MI);
1462 }
1463
1464 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1465                                  MachineBasicBlock *&TBB,
1466                                  MachineBasicBlock *&FBB,
1467                                  SmallVectorImpl<MachineOperand> &Cond) const {
1468   // Start from the bottom of the block and work up, examining the
1469   // terminator instructions.
1470   MachineBasicBlock::iterator I = MBB.end();
1471   while (I != MBB.begin()) {
1472     --I;
1473     // Working from the bottom, when we see a non-terminator
1474     // instruction, we're done.
1475     if (!isBrAnalysisUnpredicatedTerminator(I, *this))
1476       break;
1477     // A terminator that isn't a branch can't easily be handled
1478     // by this analysis.
1479     if (!I->getDesc().isBranch())
1480       return true;
1481     // Handle unconditional branches.
1482     if (I->getOpcode() == X86::JMP) {
1483       // If the block has any instructions after a JMP, delete them.
1484       while (next(I) != MBB.end())
1485         next(I)->eraseFromParent();
1486       Cond.clear();
1487       FBB = 0;
1488       // Delete the JMP if it's equivalent to a fall-through.
1489       if (MBB.isLayoutSuccessor(I->getOperand(0).getMBB())) {
1490         TBB = 0;
1491         I->eraseFromParent();
1492         I = MBB.end();
1493         continue;
1494       }
1495       // TBB is used to indicate the unconditinal destination.
1496       TBB = I->getOperand(0).getMBB();
1497       continue;
1498     }
1499     // Handle conditional branches.
1500     X86::CondCode BranchCode = GetCondFromBranchOpc(I->getOpcode());
1501     if (BranchCode == X86::COND_INVALID)
1502       return true;  // Can't handle indirect branch.
1503     // Working from the bottom, handle the first conditional branch.
1504     if (Cond.empty()) {
1505       FBB = TBB;
1506       TBB = I->getOperand(0).getMBB();
1507       Cond.push_back(MachineOperand::CreateImm(BranchCode));
1508       continue;
1509     }
1510     // Handle subsequent conditional branches. Only handle the case
1511     // where all conditional branches branch to the same destination
1512     // and their condition opcodes fit one of the special
1513     // multi-branch idioms.
1514     assert(Cond.size() == 1);
1515     assert(TBB);
1516     // Only handle the case where all conditional branches branch to
1517     // the same destination.
1518     if (TBB != I->getOperand(0).getMBB())
1519       return true;
1520     X86::CondCode OldBranchCode = (X86::CondCode)Cond[0].getImm();
1521     // If the conditions are the same, we can leave them alone.
1522     if (OldBranchCode == BranchCode)
1523       continue;
1524     // If they differ, see if they fit one of the known patterns.
1525     // Theoretically we could handle more patterns here, but
1526     // we shouldn't expect to see them if instruction selection
1527     // has done a reasonable job.
1528     if ((OldBranchCode == X86::COND_NP &&
1529          BranchCode == X86::COND_E) ||
1530         (OldBranchCode == X86::COND_E &&
1531          BranchCode == X86::COND_NP))
1532       BranchCode = X86::COND_NP_OR_E;
1533     else if ((OldBranchCode == X86::COND_P &&
1534               BranchCode == X86::COND_NE) ||
1535              (OldBranchCode == X86::COND_NE &&
1536               BranchCode == X86::COND_P))
1537       BranchCode = X86::COND_NE_OR_P;
1538     else
1539       return true;
1540     // Update the MachineOperand.
1541     Cond[0].setImm(BranchCode);
1542   }
1543
1544   return false;
1545 }
1546
1547 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1548   MachineBasicBlock::iterator I = MBB.end();
1549   unsigned Count = 0;
1550
1551   while (I != MBB.begin()) {
1552     --I;
1553     if (I->getOpcode() != X86::JMP &&
1554         GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1555       break;
1556     // Remove the branch.
1557     I->eraseFromParent();
1558     I = MBB.end();
1559     ++Count;
1560   }
1561
1562   return Count;
1563 }
1564
1565 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1566                                                      const MachineOperand &MO) {
1567   if (MO.isReg())
1568     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1569                      MO.isKill(), MO.isDead(), MO.getSubReg());
1570   else if (MO.isImm())
1571     MIB = MIB.addImm(MO.getImm());
1572   else if (MO.isFI())
1573     MIB = MIB.addFrameIndex(MO.getIndex());
1574   else if (MO.isGlobal())
1575     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1576   else if (MO.isCPI())
1577     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1578   else if (MO.isJTI())
1579     MIB = MIB.addJumpTableIndex(MO.getIndex());
1580   else if (MO.isSymbol())
1581     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1582   else
1583     assert(0 && "Unknown operand for X86InstrAddOperand!");
1584
1585   return MIB;
1586 }
1587
1588 unsigned
1589 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1590                            MachineBasicBlock *FBB,
1591                            const SmallVectorImpl<MachineOperand> &Cond) const {
1592   // Shouldn't be a fall through.
1593   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1594   assert((Cond.size() == 1 || Cond.size() == 0) &&
1595          "X86 branch conditions have one component!");
1596
1597   if (Cond.empty()) {
1598     // Unconditional branch?
1599     assert(!FBB && "Unconditional branch with multiple successors!");
1600     BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1601     return 1;
1602   }
1603
1604   // Conditional branch.
1605   unsigned Count = 0;
1606   X86::CondCode CC = (X86::CondCode)Cond[0].getImm();
1607   switch (CC) {
1608   case X86::COND_NP_OR_E:
1609     // Synthesize NP_OR_E with two branches.
1610     BuildMI(&MBB, get(X86::JNP)).addMBB(TBB);
1611     ++Count;
1612     BuildMI(&MBB, get(X86::JE)).addMBB(TBB);
1613     ++Count;
1614     break;
1615   case X86::COND_NE_OR_P:
1616     // Synthesize NE_OR_P with two branches.
1617     BuildMI(&MBB, get(X86::JNE)).addMBB(TBB);
1618     ++Count;
1619     BuildMI(&MBB, get(X86::JP)).addMBB(TBB);
1620     ++Count;
1621     break;
1622   default: {
1623     unsigned Opc = GetCondBranchFromCond(CC);
1624     BuildMI(&MBB, get(Opc)).addMBB(TBB);
1625     ++Count;
1626   }
1627   }
1628   if (FBB) {
1629     // Two-way Conditional branch. Insert the second branch.
1630     BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1631     ++Count;
1632   }
1633   return Count;
1634 }
1635
1636 bool X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1637                                 MachineBasicBlock::iterator MI,
1638                                 unsigned DestReg, unsigned SrcReg,
1639                                 const TargetRegisterClass *DestRC,
1640                                 const TargetRegisterClass *SrcRC) const {
1641   if (DestRC == SrcRC) {
1642     unsigned Opc;
1643     if (DestRC == &X86::GR64RegClass) {
1644       Opc = X86::MOV64rr;
1645     } else if (DestRC == &X86::GR32RegClass) {
1646       Opc = X86::MOV32rr;
1647     } else if (DestRC == &X86::GR16RegClass) {
1648       Opc = X86::MOV16rr;
1649     } else if (DestRC == &X86::GR8RegClass) {
1650       Opc = X86::MOV8rr;
1651     } else if (DestRC == &X86::GR32_RegClass) {
1652       Opc = X86::MOV32_rr;
1653     } else if (DestRC == &X86::GR16_RegClass) {
1654       Opc = X86::MOV16_rr;
1655     } else if (DestRC == &X86::RFP32RegClass) {
1656       Opc = X86::MOV_Fp3232;
1657     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1658       Opc = X86::MOV_Fp6464;
1659     } else if (DestRC == &X86::RFP80RegClass) {
1660       Opc = X86::MOV_Fp8080;
1661     } else if (DestRC == &X86::FR32RegClass) {
1662       Opc = X86::FsMOVAPSrr;
1663     } else if (DestRC == &X86::FR64RegClass) {
1664       Opc = X86::FsMOVAPDrr;
1665     } else if (DestRC == &X86::VR128RegClass) {
1666       Opc = X86::MOVAPSrr;
1667     } else if (DestRC == &X86::VR64RegClass) {
1668       Opc = X86::MMX_MOVQ64rr;
1669     } else {
1670       return false;
1671     }
1672     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1673     return true;
1674   }
1675
1676   // Moving EFLAGS to / from another register requires a push and a pop.
1677   if (SrcRC == &X86::CCRRegClass) {
1678     if (SrcReg != X86::EFLAGS)
1679       return false;
1680     if (DestRC == &X86::GR64RegClass) {
1681       BuildMI(MBB, MI, get(X86::PUSHFQ));
1682       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1683       return true;
1684     } else if (DestRC == &X86::GR32RegClass) {
1685       BuildMI(MBB, MI, get(X86::PUSHFD));
1686       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1687       return true;
1688     }
1689   } else if (DestRC == &X86::CCRRegClass) {
1690     if (DestReg != X86::EFLAGS)
1691       return false;
1692     if (SrcRC == &X86::GR64RegClass) {
1693       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1694       BuildMI(MBB, MI, get(X86::POPFQ));
1695       return true;
1696     } else if (SrcRC == &X86::GR32RegClass) {
1697       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1698       BuildMI(MBB, MI, get(X86::POPFD));
1699       return true;
1700     }
1701   }
1702
1703   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1704   if (SrcRC == &X86::RSTRegClass) {
1705     // Copying from ST(0)/ST(1).
1706     if (SrcReg != X86::ST0 && SrcReg != X86::ST1)
1707       // Can only copy from ST(0)/ST(1) right now
1708       return false;
1709     bool isST0 = SrcReg == X86::ST0;
1710     unsigned Opc;
1711     if (DestRC == &X86::RFP32RegClass)
1712       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1713     else if (DestRC == &X86::RFP64RegClass)
1714       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1715     else {
1716       if (DestRC != &X86::RFP80RegClass)
1717         return false;
1718       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1719     }
1720     BuildMI(MBB, MI, get(Opc), DestReg);
1721     return true;
1722   }
1723
1724   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1725   if (DestRC == &X86::RSTRegClass) {
1726     // Copying to ST(0).  FIXME: handle ST(1) also
1727     if (DestReg != X86::ST0)
1728       // Can only copy to TOS right now
1729       return false;
1730     unsigned Opc;
1731     if (SrcRC == &X86::RFP32RegClass)
1732       Opc = X86::FpSET_ST0_32;
1733     else if (SrcRC == &X86::RFP64RegClass)
1734       Opc = X86::FpSET_ST0_64;
1735     else {
1736       if (SrcRC != &X86::RFP80RegClass)
1737         return false;
1738       Opc = X86::FpSET_ST0_80;
1739     }
1740     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1741     return true;
1742   }
1743
1744   // Not yet supported!
1745   return false;
1746 }
1747
1748 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1749                                   bool isStackAligned) {
1750   unsigned Opc = 0;
1751   if (RC == &X86::GR64RegClass) {
1752     Opc = X86::MOV64mr;
1753   } else if (RC == &X86::GR32RegClass) {
1754     Opc = X86::MOV32mr;
1755   } else if (RC == &X86::GR16RegClass) {
1756     Opc = X86::MOV16mr;
1757   } else if (RC == &X86::GR8RegClass) {
1758     Opc = X86::MOV8mr;
1759   } else if (RC == &X86::GR32_RegClass) {
1760     Opc = X86::MOV32_mr;
1761   } else if (RC == &X86::GR16_RegClass) {
1762     Opc = X86::MOV16_mr;
1763   } else if (RC == &X86::RFP80RegClass) {
1764     Opc = X86::ST_FpP80m;   // pops
1765   } else if (RC == &X86::RFP64RegClass) {
1766     Opc = X86::ST_Fp64m;
1767   } else if (RC == &X86::RFP32RegClass) {
1768     Opc = X86::ST_Fp32m;
1769   } else if (RC == &X86::FR32RegClass) {
1770     Opc = X86::MOVSSmr;
1771   } else if (RC == &X86::FR64RegClass) {
1772     Opc = X86::MOVSDmr;
1773   } else if (RC == &X86::VR128RegClass) {
1774     // If stack is realigned we can use aligned stores.
1775     Opc = isStackAligned ? X86::MOVAPSmr : X86::MOVUPSmr;
1776   } else if (RC == &X86::VR64RegClass) {
1777     Opc = X86::MMX_MOVQ64mr;
1778   } else {
1779     assert(0 && "Unknown regclass");
1780     abort();
1781   }
1782
1783   return Opc;
1784 }
1785
1786 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1787                                        MachineBasicBlock::iterator MI,
1788                                        unsigned SrcReg, bool isKill, int FrameIdx,
1789                                        const TargetRegisterClass *RC) const {
1790   const MachineFunction &MF = *MBB.getParent();
1791   bool isAligned = (RI.getStackAlignment() >= 16) ||
1792     RI.needsStackRealignment(MF);
1793   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1794   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1795     .addReg(SrcReg, false, false, isKill);
1796 }
1797
1798 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1799                                   bool isKill,
1800                                   SmallVectorImpl<MachineOperand> &Addr,
1801                                   const TargetRegisterClass *RC,
1802                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1803   bool isAligned = (RI.getStackAlignment() >= 16) ||
1804     RI.needsStackRealignment(MF);
1805   unsigned Opc = getStoreRegOpcode(RC, isAligned);
1806   MachineInstrBuilder MIB = BuildMI(MF, get(Opc));
1807   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1808     MIB = X86InstrAddOperand(MIB, Addr[i]);
1809   MIB.addReg(SrcReg, false, false, isKill);
1810   NewMIs.push_back(MIB);
1811 }
1812
1813 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1814                                  bool isStackAligned) {
1815   unsigned Opc = 0;
1816   if (RC == &X86::GR64RegClass) {
1817     Opc = X86::MOV64rm;
1818   } else if (RC == &X86::GR32RegClass) {
1819     Opc = X86::MOV32rm;
1820   } else if (RC == &X86::GR16RegClass) {
1821     Opc = X86::MOV16rm;
1822   } else if (RC == &X86::GR8RegClass) {
1823     Opc = X86::MOV8rm;
1824   } else if (RC == &X86::GR32_RegClass) {
1825     Opc = X86::MOV32_rm;
1826   } else if (RC == &X86::GR16_RegClass) {
1827     Opc = X86::MOV16_rm;
1828   } else if (RC == &X86::RFP80RegClass) {
1829     Opc = X86::LD_Fp80m;
1830   } else if (RC == &X86::RFP64RegClass) {
1831     Opc = X86::LD_Fp64m;
1832   } else if (RC == &X86::RFP32RegClass) {
1833     Opc = X86::LD_Fp32m;
1834   } else if (RC == &X86::FR32RegClass) {
1835     Opc = X86::MOVSSrm;
1836   } else if (RC == &X86::FR64RegClass) {
1837     Opc = X86::MOVSDrm;
1838   } else if (RC == &X86::VR128RegClass) {
1839     // If stack is realigned we can use aligned loads.
1840     Opc = isStackAligned ? X86::MOVAPSrm : X86::MOVUPSrm;
1841   } else if (RC == &X86::VR64RegClass) {
1842     Opc = X86::MMX_MOVQ64rm;
1843   } else {
1844     assert(0 && "Unknown regclass");
1845     abort();
1846   }
1847
1848   return Opc;
1849 }
1850
1851 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1852                                         MachineBasicBlock::iterator MI,
1853                                         unsigned DestReg, int FrameIdx,
1854                                         const TargetRegisterClass *RC) const{
1855   const MachineFunction &MF = *MBB.getParent();
1856   bool isAligned = (RI.getStackAlignment() >= 16) ||
1857     RI.needsStackRealignment(MF);
1858   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1859   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1860 }
1861
1862 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1863                                  SmallVectorImpl<MachineOperand> &Addr,
1864                                  const TargetRegisterClass *RC,
1865                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1866   bool isAligned = (RI.getStackAlignment() >= 16) ||
1867     RI.needsStackRealignment(MF);
1868   unsigned Opc = getLoadRegOpcode(RC, isAligned);
1869   MachineInstrBuilder MIB = BuildMI(MF, get(Opc), DestReg);
1870   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1871     MIB = X86InstrAddOperand(MIB, Addr[i]);
1872   NewMIs.push_back(MIB);
1873 }
1874
1875 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1876                                                 MachineBasicBlock::iterator MI,
1877                                 const std::vector<CalleeSavedInfo> &CSI) const {
1878   if (CSI.empty())
1879     return false;
1880
1881   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1882   unsigned SlotSize = is64Bit ? 8 : 4;
1883
1884   MachineFunction &MF = *MBB.getParent();
1885   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1886   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1887
1888   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1889   for (unsigned i = CSI.size(); i != 0; --i) {
1890     unsigned Reg = CSI[i-1].getReg();
1891     // Add the callee-saved register as live-in. It's killed at the spill.
1892     MBB.addLiveIn(Reg);
1893     BuildMI(MBB, MI, get(Opc))
1894       .addReg(Reg, /*isDef=*/false, /*isImp=*/false, /*isKill=*/true);
1895   }
1896   return true;
1897 }
1898
1899 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1900                                                  MachineBasicBlock::iterator MI,
1901                                 const std::vector<CalleeSavedInfo> &CSI) const {
1902   if (CSI.empty())
1903     return false;
1904
1905   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1906
1907   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1908   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1909     unsigned Reg = CSI[i].getReg();
1910     BuildMI(MBB, MI, get(Opc), Reg);
1911   }
1912   return true;
1913 }
1914
1915 static MachineInstr *FuseTwoAddrInst(MachineFunction &MF, unsigned Opcode,
1916                                      const SmallVector<MachineOperand,4> &MOs,
1917                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1918   // Create the base instruction with the memory operand as the first part.
1919   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1920   MachineInstrBuilder MIB(NewMI);
1921   unsigned NumAddrOps = MOs.size();
1922   for (unsigned i = 0; i != NumAddrOps; ++i)
1923     MIB = X86InstrAddOperand(MIB, MOs[i]);
1924   if (NumAddrOps < 4)  // FrameIndex only
1925     MIB.addImm(1).addReg(0).addImm(0);
1926
1927   // Loop over the rest of the ri operands, converting them over.
1928   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1929   for (unsigned i = 0; i != NumOps; ++i) {
1930     MachineOperand &MO = MI->getOperand(i+2);
1931     MIB = X86InstrAddOperand(MIB, MO);
1932   }
1933   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1934     MachineOperand &MO = MI->getOperand(i);
1935     MIB = X86InstrAddOperand(MIB, MO);
1936   }
1937   return MIB;
1938 }
1939
1940 static MachineInstr *FuseInst(MachineFunction &MF,
1941                               unsigned Opcode, unsigned OpNo,
1942                               const SmallVector<MachineOperand,4> &MOs,
1943                               MachineInstr *MI, const TargetInstrInfo &TII) {
1944   MachineInstr *NewMI = MF.CreateMachineInstr(TII.get(Opcode), true);
1945   MachineInstrBuilder MIB(NewMI);
1946
1947   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1948     MachineOperand &MO = MI->getOperand(i);
1949     if (i == OpNo) {
1950       assert(MO.isReg() && "Expected to fold into reg operand!");
1951       unsigned NumAddrOps = MOs.size();
1952       for (unsigned i = 0; i != NumAddrOps; ++i)
1953         MIB = X86InstrAddOperand(MIB, MOs[i]);
1954       if (NumAddrOps < 4)  // FrameIndex only
1955         MIB.addImm(1).addReg(0).addImm(0);
1956     } else {
1957       MIB = X86InstrAddOperand(MIB, MO);
1958     }
1959   }
1960   return MIB;
1961 }
1962
1963 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1964                                 const SmallVector<MachineOperand,4> &MOs,
1965                                 MachineInstr *MI) {
1966   MachineFunction &MF = *MI->getParent()->getParent();
1967   MachineInstrBuilder MIB = BuildMI(MF, TII.get(Opcode));
1968
1969   unsigned NumAddrOps = MOs.size();
1970   for (unsigned i = 0; i != NumAddrOps; ++i)
1971     MIB = X86InstrAddOperand(MIB, MOs[i]);
1972   if (NumAddrOps < 4)  // FrameIndex only
1973     MIB.addImm(1).addReg(0).addImm(0);
1974   return MIB.addImm(0);
1975 }
1976
1977 MachineInstr*
1978 X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
1979                                     MachineInstr *MI, unsigned i,
1980                                     const SmallVector<MachineOperand,4> &MOs) const{
1981   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1982   bool isTwoAddrFold = false;
1983   unsigned NumOps = MI->getDesc().getNumOperands();
1984   bool isTwoAddr = NumOps > 1 &&
1985     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1986
1987   MachineInstr *NewMI = NULL;
1988   // Folding a memory location into the two-address part of a two-address
1989   // instruction is different than folding it other places.  It requires
1990   // replacing the *two* registers with the memory location.
1991   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1992       MI->getOperand(0).isReg() &&
1993       MI->getOperand(1).isReg() &&
1994       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1995     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1996     isTwoAddrFold = true;
1997   } else if (i == 0) { // If operand 0
1998     if (MI->getOpcode() == X86::MOV16r0)
1999       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
2000     else if (MI->getOpcode() == X86::MOV32r0)
2001       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
2002     else if (MI->getOpcode() == X86::MOV64r0)
2003       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
2004     else if (MI->getOpcode() == X86::MOV8r0)
2005       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
2006     if (NewMI)
2007       return NewMI;
2008
2009     OpcodeTablePtr = &RegOp2MemOpTable0;
2010   } else if (i == 1) {
2011     OpcodeTablePtr = &RegOp2MemOpTable1;
2012   } else if (i == 2) {
2013     OpcodeTablePtr = &RegOp2MemOpTable2;
2014   }
2015
2016   // If table selected...
2017   if (OpcodeTablePtr) {
2018     // Find the Opcode to fuse
2019     DenseMap<unsigned*, unsigned>::iterator I =
2020       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
2021     if (I != OpcodeTablePtr->end()) {
2022       if (isTwoAddrFold)
2023         NewMI = FuseTwoAddrInst(MF, I->second, MOs, MI, *this);
2024       else
2025         NewMI = FuseInst(MF, I->second, i, MOs, MI, *this);
2026       return NewMI;
2027     }
2028   }
2029
2030   // No fusion
2031   if (PrintFailedFusing)
2032     cerr << "We failed to fuse operand " << i << *MI;
2033   return NULL;
2034 }
2035
2036
2037 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2038                                                   MachineInstr *MI,
2039                                                   const SmallVectorImpl<unsigned> &Ops,
2040                                                   int FrameIndex) const {
2041   // Check switch flag
2042   if (NoFusing) return NULL;
2043
2044   const MachineFrameInfo *MFI = MF.getFrameInfo();
2045   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
2046   // FIXME: Move alignment requirement into tables?
2047   if (Alignment < 16) {
2048     switch (MI->getOpcode()) {
2049     default: break;
2050     // Not always safe to fold movsd into these instructions since their load
2051     // folding variants expects the address to be 16 byte aligned.
2052     case X86::FsANDNPDrr:
2053     case X86::FsANDNPSrr:
2054     case X86::FsANDPDrr:
2055     case X86::FsANDPSrr:
2056     case X86::FsORPDrr:
2057     case X86::FsORPSrr:
2058     case X86::FsXORPDrr:
2059     case X86::FsXORPSrr:
2060       return NULL;
2061     }
2062   }
2063
2064   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2065     unsigned NewOpc = 0;
2066     switch (MI->getOpcode()) {
2067     default: return NULL;
2068     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2069     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2070     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2071     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2072     }
2073     // Change to CMPXXri r, 0 first.
2074     MI->setDesc(get(NewOpc));
2075     MI->getOperand(1).ChangeToImmediate(0);
2076   } else if (Ops.size() != 1)
2077     return NULL;
2078
2079   SmallVector<MachineOperand,4> MOs;
2080   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
2081   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2082 }
2083
2084 MachineInstr* X86InstrInfo::foldMemoryOperandImpl(MachineFunction &MF,
2085                                                   MachineInstr *MI,
2086                                             const SmallVectorImpl<unsigned> &Ops,
2087                                                   MachineInstr *LoadMI) const {
2088   // Check switch flag
2089   if (NoFusing) return NULL;
2090
2091   // Determine the alignment of the load.
2092   unsigned Alignment = 0;
2093   if (LoadMI->hasOneMemOperand())
2094     Alignment = LoadMI->memoperands_begin()->getAlignment();
2095
2096   // FIXME: Move alignment requirement into tables?
2097   if (Alignment < 16) {
2098     switch (MI->getOpcode()) {
2099     default: break;
2100     // Not always safe to fold movsd into these instructions since their load
2101     // folding variants expects the address to be 16 byte aligned.
2102     case X86::FsANDNPDrr:
2103     case X86::FsANDNPSrr:
2104     case X86::FsANDPDrr:
2105     case X86::FsANDPSrr:
2106     case X86::FsORPDrr:
2107     case X86::FsORPSrr:
2108     case X86::FsXORPDrr:
2109     case X86::FsXORPSrr:
2110       return NULL;
2111     }
2112   }
2113
2114   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2115     unsigned NewOpc = 0;
2116     switch (MI->getOpcode()) {
2117     default: return NULL;
2118     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
2119     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
2120     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
2121     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
2122     }
2123     // Change to CMPXXri r, 0 first.
2124     MI->setDesc(get(NewOpc));
2125     MI->getOperand(1).ChangeToImmediate(0);
2126   } else if (Ops.size() != 1)
2127     return NULL;
2128
2129   SmallVector<MachineOperand,4> MOs;
2130   if (LoadMI->getOpcode() == X86::V_SET0 ||
2131       LoadMI->getOpcode() == X86::V_SETALLONES) {
2132     // Folding a V_SET0 or V_SETALLONES as a load, to ease register pressure.
2133     // Create a constant-pool entry and operands to load from it.
2134
2135     // x86-32 PIC requires a PIC base register for constant pools.
2136     unsigned PICBase = 0;
2137     if (TM.getRelocationModel() == Reloc::PIC_ &&
2138         !TM.getSubtarget<X86Subtarget>().is64Bit())
2139       // FIXME: PICBase = TM.getInstrInfo()->getGlobalBaseReg(&MF);
2140       // This doesn't work for several reasons.
2141       // 1. GlobalBaseReg may have been spilled.
2142       // 2. It may not be live at MI.
2143       return false;
2144
2145     // Create a v4i32 constant-pool entry.
2146     MachineConstantPool &MCP = *MF.getConstantPool();
2147     const VectorType *Ty = VectorType::get(Type::Int32Ty, 4);
2148     Constant *C = LoadMI->getOpcode() == X86::V_SET0 ?
2149                     ConstantVector::getNullValue(Ty) :
2150                     ConstantVector::getAllOnesValue(Ty);
2151     unsigned CPI = MCP.getConstantPoolIndex(C, /*AlignmentLog2=*/4);
2152
2153     // Create operands to load from the constant pool entry.
2154     MOs.push_back(MachineOperand::CreateReg(PICBase, false));
2155     MOs.push_back(MachineOperand::CreateImm(1));
2156     MOs.push_back(MachineOperand::CreateReg(0, false));
2157     MOs.push_back(MachineOperand::CreateCPI(CPI, 0));
2158   } else {
2159     // Folding a normal load. Just copy the load's address operands.
2160     unsigned NumOps = LoadMI->getDesc().getNumOperands();
2161     for (unsigned i = NumOps - 4; i != NumOps; ++i)
2162       MOs.push_back(LoadMI->getOperand(i));
2163   }
2164   return foldMemoryOperandImpl(MF, MI, Ops[0], MOs);
2165 }
2166
2167
2168 bool X86InstrInfo::canFoldMemoryOperand(const MachineInstr *MI,
2169                                   const SmallVectorImpl<unsigned> &Ops) const {
2170   // Check switch flag
2171   if (NoFusing) return 0;
2172
2173   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
2174     switch (MI->getOpcode()) {
2175     default: return false;
2176     case X86::TEST8rr:
2177     case X86::TEST16rr:
2178     case X86::TEST32rr:
2179     case X86::TEST64rr:
2180       return true;
2181     }
2182   }
2183
2184   if (Ops.size() != 1)
2185     return false;
2186
2187   unsigned OpNum = Ops[0];
2188   unsigned Opc = MI->getOpcode();
2189   unsigned NumOps = MI->getDesc().getNumOperands();
2190   bool isTwoAddr = NumOps > 1 &&
2191     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
2192
2193   // Folding a memory location into the two-address part of a two-address
2194   // instruction is different than folding it other places.  It requires
2195   // replacing the *two* registers with the memory location.
2196   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2197   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2198     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2199   } else if (OpNum == 0) { // If operand 0
2200     switch (Opc) {
2201     case X86::MOV16r0:
2202     case X86::MOV32r0:
2203     case X86::MOV64r0:
2204     case X86::MOV8r0:
2205       return true;
2206     default: break;
2207     }
2208     OpcodeTablePtr = &RegOp2MemOpTable0;
2209   } else if (OpNum == 1) {
2210     OpcodeTablePtr = &RegOp2MemOpTable1;
2211   } else if (OpNum == 2) {
2212     OpcodeTablePtr = &RegOp2MemOpTable2;
2213   }
2214
2215   if (OpcodeTablePtr) {
2216     // Find the Opcode to fuse
2217     DenseMap<unsigned*, unsigned>::iterator I =
2218       OpcodeTablePtr->find((unsigned*)Opc);
2219     if (I != OpcodeTablePtr->end())
2220       return true;
2221   }
2222   return false;
2223 }
2224
2225 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2226                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2227                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2228   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2229     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2230   if (I == MemOp2RegOpTable.end())
2231     return false;
2232   unsigned Opc = I->second.first;
2233   unsigned Index = I->second.second & 0xf;
2234   bool FoldedLoad = I->second.second & (1 << 4);
2235   bool FoldedStore = I->second.second & (1 << 5);
2236   if (UnfoldLoad && !FoldedLoad)
2237     return false;
2238   UnfoldLoad &= FoldedLoad;
2239   if (UnfoldStore && !FoldedStore)
2240     return false;
2241   UnfoldStore &= FoldedStore;
2242
2243   const TargetInstrDesc &TID = get(Opc);
2244   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2245   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2246     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2247   SmallVector<MachineOperand,4> AddrOps;
2248   SmallVector<MachineOperand,2> BeforeOps;
2249   SmallVector<MachineOperand,2> AfterOps;
2250   SmallVector<MachineOperand,4> ImpOps;
2251   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2252     MachineOperand &Op = MI->getOperand(i);
2253     if (i >= Index && i < Index+4)
2254       AddrOps.push_back(Op);
2255     else if (Op.isReg() && Op.isImplicit())
2256       ImpOps.push_back(Op);
2257     else if (i < Index)
2258       BeforeOps.push_back(Op);
2259     else if (i > Index)
2260       AfterOps.push_back(Op);
2261   }
2262
2263   // Emit the load instruction.
2264   if (UnfoldLoad) {
2265     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2266     if (UnfoldStore) {
2267       // Address operands cannot be marked isKill.
2268       for (unsigned i = 1; i != 5; ++i) {
2269         MachineOperand &MO = NewMIs[0]->getOperand(i);
2270         if (MO.isReg())
2271           MO.setIsKill(false);
2272       }
2273     }
2274   }
2275
2276   // Emit the data processing instruction.
2277   MachineInstr *DataMI = MF.CreateMachineInstr(TID, true);
2278   MachineInstrBuilder MIB(DataMI);
2279
2280   if (FoldedStore)
2281     MIB.addReg(Reg, true);
2282   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2283     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2284   if (FoldedLoad)
2285     MIB.addReg(Reg);
2286   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2287     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2288   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2289     MachineOperand &MO = ImpOps[i];
2290     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2291   }
2292   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2293   unsigned NewOpc = 0;
2294   switch (DataMI->getOpcode()) {
2295   default: break;
2296   case X86::CMP64ri32:
2297   case X86::CMP32ri:
2298   case X86::CMP16ri:
2299   case X86::CMP8ri: {
2300     MachineOperand &MO0 = DataMI->getOperand(0);
2301     MachineOperand &MO1 = DataMI->getOperand(1);
2302     if (MO1.getImm() == 0) {
2303       switch (DataMI->getOpcode()) {
2304       default: break;
2305       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2306       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2307       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2308       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2309       }
2310       DataMI->setDesc(get(NewOpc));
2311       MO1.ChangeToRegister(MO0.getReg(), false);
2312     }
2313   }
2314   }
2315   NewMIs.push_back(DataMI);
2316
2317   // Emit the store instruction.
2318   if (UnfoldStore) {
2319     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2320     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2321       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2322     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2323   }
2324
2325   return true;
2326 }
2327
2328 bool
2329 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2330                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2331   if (!N->isMachineOpcode())
2332     return false;
2333
2334   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2335     MemOp2RegOpTable.find((unsigned*)N->getMachineOpcode());
2336   if (I == MemOp2RegOpTable.end())
2337     return false;
2338   unsigned Opc = I->second.first;
2339   unsigned Index = I->second.second & 0xf;
2340   bool FoldedLoad = I->second.second & (1 << 4);
2341   bool FoldedStore = I->second.second & (1 << 5);
2342   const TargetInstrDesc &TID = get(Opc);
2343   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2344   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2345     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2346   std::vector<SDValue> AddrOps;
2347   std::vector<SDValue> BeforeOps;
2348   std::vector<SDValue> AfterOps;
2349   unsigned NumOps = N->getNumOperands();
2350   for (unsigned i = 0; i != NumOps-1; ++i) {
2351     SDValue Op = N->getOperand(i);
2352     if (i >= Index && i < Index+4)
2353       AddrOps.push_back(Op);
2354     else if (i < Index)
2355       BeforeOps.push_back(Op);
2356     else if (i > Index)
2357       AfterOps.push_back(Op);
2358   }
2359   SDValue Chain = N->getOperand(NumOps-1);
2360   AddrOps.push_back(Chain);
2361
2362   // Emit the load instruction.
2363   SDNode *Load = 0;
2364   const MachineFunction &MF = DAG.getMachineFunction();
2365   if (FoldedLoad) {
2366     MVT VT = *RC->vt_begin();
2367     bool isAligned = (RI.getStackAlignment() >= 16) ||
2368       RI.needsStackRealignment(MF);
2369     Load = DAG.getTargetNode(getLoadRegOpcode(RC, isAligned),
2370                              VT, MVT::Other,
2371                              &AddrOps[0], AddrOps.size());
2372     NewNodes.push_back(Load);
2373   }
2374
2375   // Emit the data processing instruction.
2376   std::vector<MVT> VTs;
2377   const TargetRegisterClass *DstRC = 0;
2378   if (TID.getNumDefs() > 0) {
2379     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2380     DstRC = DstTOI.isLookupPtrRegClass()
2381       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2382     VTs.push_back(*DstRC->vt_begin());
2383   }
2384   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2385     MVT VT = N->getValueType(i);
2386     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2387       VTs.push_back(VT);
2388   }
2389   if (Load)
2390     BeforeOps.push_back(SDValue(Load, 0));
2391   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2392   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2393   NewNodes.push_back(NewNode);
2394
2395   // Emit the store instruction.
2396   if (FoldedStore) {
2397     AddrOps.pop_back();
2398     AddrOps.push_back(SDValue(NewNode, 0));
2399     AddrOps.push_back(Chain);
2400     bool isAligned = (RI.getStackAlignment() >= 16) ||
2401       RI.needsStackRealignment(MF);
2402     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, isAligned),
2403                                       MVT::Other, &AddrOps[0], AddrOps.size());
2404     NewNodes.push_back(Store);
2405   }
2406
2407   return true;
2408 }
2409
2410 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2411                                       bool UnfoldLoad, bool UnfoldStore) const {
2412   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2413     MemOp2RegOpTable.find((unsigned*)Opc);
2414   if (I == MemOp2RegOpTable.end())
2415     return 0;
2416   bool FoldedLoad = I->second.second & (1 << 4);
2417   bool FoldedStore = I->second.second & (1 << 5);
2418   if (UnfoldLoad && !FoldedLoad)
2419     return 0;
2420   if (UnfoldStore && !FoldedStore)
2421     return 0;
2422   return I->second.first;
2423 }
2424
2425 bool X86InstrInfo::BlockHasNoFallThrough(const MachineBasicBlock &MBB) const {
2426   if (MBB.empty()) return false;
2427
2428   switch (MBB.back().getOpcode()) {
2429   case X86::TCRETURNri:
2430   case X86::TCRETURNdi:
2431   case X86::RET:     // Return.
2432   case X86::RETI:
2433   case X86::TAILJMPd:
2434   case X86::TAILJMPr:
2435   case X86::TAILJMPm:
2436   case X86::JMP:     // Uncond branch.
2437   case X86::JMP32r:  // Indirect branch.
2438   case X86::JMP64r:  // Indirect branch (64-bit).
2439   case X86::JMP32m:  // Indirect branch through mem.
2440   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2441     return true;
2442   default: return false;
2443   }
2444 }
2445
2446 bool X86InstrInfo::
2447 ReverseBranchCondition(SmallVectorImpl<MachineOperand> &Cond) const {
2448   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2449   X86::CondCode CC = static_cast<X86::CondCode>(Cond[0].getImm());
2450   if (CC == X86::COND_NE_OR_P || CC == X86::COND_NP_OR_E)
2451     return true;
2452   Cond[0].setImm(GetOppositeBranchCondition(CC));
2453   return false;
2454 }
2455
2456 bool X86InstrInfo::
2457 IgnoreRegisterClassBarriers(const TargetRegisterClass *RC) const {
2458   // FIXME: Ignore bariers of x87 stack registers for now. We can't
2459   // allow any loads of these registers before FpGet_ST0_80.
2460   return RC == &X86::CCRRegClass || RC == &X86::RFP32RegClass ||
2461     RC == &X86::RFP64RegClass || RC == &X86::RFP80RegClass;
2462 }
2463
2464 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2465   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2466   if (Subtarget->is64Bit())
2467     return &X86::GR64RegClass;
2468   else
2469     return &X86::GR32RegClass;
2470 }
2471
2472 unsigned X86InstrInfo::sizeOfImm(const TargetInstrDesc *Desc) {
2473   switch (Desc->TSFlags & X86II::ImmMask) {
2474   case X86II::Imm8:   return 1;
2475   case X86II::Imm16:  return 2;
2476   case X86II::Imm32:  return 4;
2477   case X86II::Imm64:  return 8;
2478   default: assert(0 && "Immediate size not set!");
2479     return 0;
2480   }
2481 }
2482
2483 /// isX86_64ExtendedReg - Is the MachineOperand a x86-64 extended register?
2484 /// e.g. r8, xmm8, etc.
2485 bool X86InstrInfo::isX86_64ExtendedReg(const MachineOperand &MO) {
2486   if (!MO.isReg()) return false;
2487   switch (MO.getReg()) {
2488   default: break;
2489   case X86::R8:    case X86::R9:    case X86::R10:   case X86::R11:
2490   case X86::R12:   case X86::R13:   case X86::R14:   case X86::R15:
2491   case X86::R8D:   case X86::R9D:   case X86::R10D:  case X86::R11D:
2492   case X86::R12D:  case X86::R13D:  case X86::R14D:  case X86::R15D:
2493   case X86::R8W:   case X86::R9W:   case X86::R10W:  case X86::R11W:
2494   case X86::R12W:  case X86::R13W:  case X86::R14W:  case X86::R15W:
2495   case X86::R8B:   case X86::R9B:   case X86::R10B:  case X86::R11B:
2496   case X86::R12B:  case X86::R13B:  case X86::R14B:  case X86::R15B:
2497   case X86::XMM8:  case X86::XMM9:  case X86::XMM10: case X86::XMM11:
2498   case X86::XMM12: case X86::XMM13: case X86::XMM14: case X86::XMM15:
2499     return true;
2500   }
2501   return false;
2502 }
2503
2504
2505 /// determineREX - Determine if the MachineInstr has to be encoded with a X86-64
2506 /// REX prefix which specifies 1) 64-bit instructions, 2) non-default operand
2507 /// size, and 3) use of X86-64 extended registers.
2508 unsigned X86InstrInfo::determineREX(const MachineInstr &MI) {
2509   unsigned REX = 0;
2510   const TargetInstrDesc &Desc = MI.getDesc();
2511
2512   // Pseudo instructions do not need REX prefix byte.
2513   if ((Desc.TSFlags & X86II::FormMask) == X86II::Pseudo)
2514     return 0;
2515   if (Desc.TSFlags & X86II::REX_W)
2516     REX |= 1 << 3;
2517
2518   unsigned NumOps = Desc.getNumOperands();
2519   if (NumOps) {
2520     bool isTwoAddr = NumOps > 1 &&
2521       Desc.getOperandConstraint(1, TOI::TIED_TO) != -1;
2522
2523     // If it accesses SPL, BPL, SIL, or DIL, then it requires a 0x40 REX prefix.
2524     unsigned i = isTwoAddr ? 1 : 0;
2525     for (unsigned e = NumOps; i != e; ++i) {
2526       const MachineOperand& MO = MI.getOperand(i);
2527       if (MO.isReg()) {
2528         unsigned Reg = MO.getReg();
2529         if (isX86_64NonExtLowByteReg(Reg))
2530           REX |= 0x40;
2531       }
2532     }
2533
2534     switch (Desc.TSFlags & X86II::FormMask) {
2535     case X86II::MRMInitReg:
2536       if (isX86_64ExtendedReg(MI.getOperand(0)))
2537         REX |= (1 << 0) | (1 << 2);
2538       break;
2539     case X86II::MRMSrcReg: {
2540       if (isX86_64ExtendedReg(MI.getOperand(0)))
2541         REX |= 1 << 2;
2542       i = isTwoAddr ? 2 : 1;
2543       for (unsigned e = NumOps; i != e; ++i) {
2544         const MachineOperand& MO = MI.getOperand(i);
2545         if (isX86_64ExtendedReg(MO))
2546           REX |= 1 << 0;
2547       }
2548       break;
2549     }
2550     case X86II::MRMSrcMem: {
2551       if (isX86_64ExtendedReg(MI.getOperand(0)))
2552         REX |= 1 << 2;
2553       unsigned Bit = 0;
2554       i = isTwoAddr ? 2 : 1;
2555       for (; i != NumOps; ++i) {
2556         const MachineOperand& MO = MI.getOperand(i);
2557         if (MO.isReg()) {
2558           if (isX86_64ExtendedReg(MO))
2559             REX |= 1 << Bit;
2560           Bit++;
2561         }
2562       }
2563       break;
2564     }
2565     case X86II::MRM0m: case X86II::MRM1m:
2566     case X86II::MRM2m: case X86II::MRM3m:
2567     case X86II::MRM4m: case X86II::MRM5m:
2568     case X86II::MRM6m: case X86II::MRM7m:
2569     case X86II::MRMDestMem: {
2570       unsigned e = isTwoAddr ? 5 : 4;
2571       i = isTwoAddr ? 1 : 0;
2572       if (NumOps > e && isX86_64ExtendedReg(MI.getOperand(e)))
2573         REX |= 1 << 2;
2574       unsigned Bit = 0;
2575       for (; i != e; ++i) {
2576         const MachineOperand& MO = MI.getOperand(i);
2577         if (MO.isReg()) {
2578           if (isX86_64ExtendedReg(MO))
2579             REX |= 1 << Bit;
2580           Bit++;
2581         }
2582       }
2583       break;
2584     }
2585     default: {
2586       if (isX86_64ExtendedReg(MI.getOperand(0)))
2587         REX |= 1 << 0;
2588       i = isTwoAddr ? 2 : 1;
2589       for (unsigned e = NumOps; i != e; ++i) {
2590         const MachineOperand& MO = MI.getOperand(i);
2591         if (isX86_64ExtendedReg(MO))
2592           REX |= 1 << 2;
2593       }
2594       break;
2595     }
2596     }
2597   }
2598   return REX;
2599 }
2600
2601 /// sizePCRelativeBlockAddress - This method returns the size of a PC
2602 /// relative block address instruction
2603 ///
2604 static unsigned sizePCRelativeBlockAddress() {
2605   return 4;
2606 }
2607
2608 /// sizeGlobalAddress - Give the size of the emission of this global address
2609 ///
2610 static unsigned sizeGlobalAddress(bool dword) {
2611   return dword ? 8 : 4;
2612 }
2613
2614 /// sizeConstPoolAddress - Give the size of the emission of this constant
2615 /// pool address
2616 ///
2617 static unsigned sizeConstPoolAddress(bool dword) {
2618   return dword ? 8 : 4;
2619 }
2620
2621 /// sizeExternalSymbolAddress - Give the size of the emission of this external
2622 /// symbol
2623 ///
2624 static unsigned sizeExternalSymbolAddress(bool dword) {
2625   return dword ? 8 : 4;
2626 }
2627
2628 /// sizeJumpTableAddress - Give the size of the emission of this jump
2629 /// table address
2630 ///
2631 static unsigned sizeJumpTableAddress(bool dword) {
2632   return dword ? 8 : 4;
2633 }
2634
2635 static unsigned sizeConstant(unsigned Size) {
2636   return Size;
2637 }
2638
2639 static unsigned sizeRegModRMByte(){
2640   return 1;
2641 }
2642
2643 static unsigned sizeSIBByte(){
2644   return 1;
2645 }
2646
2647 static unsigned getDisplacementFieldSize(const MachineOperand *RelocOp) {
2648   unsigned FinalSize = 0;
2649   // If this is a simple integer displacement that doesn't require a relocation.
2650   if (!RelocOp) {
2651     FinalSize += sizeConstant(4);
2652     return FinalSize;
2653   }
2654
2655   // Otherwise, this is something that requires a relocation.
2656   if (RelocOp->isGlobal()) {
2657     FinalSize += sizeGlobalAddress(false);
2658   } else if (RelocOp->isCPI()) {
2659     FinalSize += sizeConstPoolAddress(false);
2660   } else if (RelocOp->isJTI()) {
2661     FinalSize += sizeJumpTableAddress(false);
2662   } else {
2663     assert(0 && "Unknown value to relocate!");
2664   }
2665   return FinalSize;
2666 }
2667
2668 static unsigned getMemModRMByteSize(const MachineInstr &MI, unsigned Op,
2669                                     bool IsPIC, bool Is64BitMode) {
2670   const MachineOperand &Op3 = MI.getOperand(Op+3);
2671   int DispVal = 0;
2672   const MachineOperand *DispForReloc = 0;
2673   unsigned FinalSize = 0;
2674
2675   // Figure out what sort of displacement we have to handle here.
2676   if (Op3.isGlobal()) {
2677     DispForReloc = &Op3;
2678   } else if (Op3.isCPI()) {
2679     if (Is64BitMode || IsPIC) {
2680       DispForReloc = &Op3;
2681     } else {
2682       DispVal = 1;
2683     }
2684   } else if (Op3.isJTI()) {
2685     if (Is64BitMode || IsPIC) {
2686       DispForReloc = &Op3;
2687     } else {
2688       DispVal = 1;
2689     }
2690   } else {
2691     DispVal = 1;
2692   }
2693
2694   const MachineOperand &Base     = MI.getOperand(Op);
2695   const MachineOperand &IndexReg = MI.getOperand(Op+2);
2696
2697   unsigned BaseReg = Base.getReg();
2698
2699   // Is a SIB byte needed?
2700   if (IndexReg.getReg() == 0 &&
2701       (BaseReg == 0 || X86RegisterInfo::getX86RegNum(BaseReg) != N86::ESP)) {
2702     if (BaseReg == 0) {  // Just a displacement?
2703       // Emit special case [disp32] encoding
2704       ++FinalSize;
2705       FinalSize += getDisplacementFieldSize(DispForReloc);
2706     } else {
2707       unsigned BaseRegNo = X86RegisterInfo::getX86RegNum(BaseReg);
2708       if (!DispForReloc && DispVal == 0 && BaseRegNo != N86::EBP) {
2709         // Emit simple indirect register encoding... [EAX] f.e.
2710         ++FinalSize;
2711       // Be pessimistic and assume it's a disp32, not a disp8
2712       } else {
2713         // Emit the most general non-SIB encoding: [REG+disp32]
2714         ++FinalSize;
2715         FinalSize += getDisplacementFieldSize(DispForReloc);
2716       }
2717     }
2718
2719   } else {  // We need a SIB byte, so start by outputting the ModR/M byte first
2720     assert(IndexReg.getReg() != X86::ESP &&
2721            IndexReg.getReg() != X86::RSP && "Cannot use ESP as index reg!");
2722
2723     bool ForceDisp32 = false;
2724     if (BaseReg == 0 || DispForReloc) {
2725       // Emit the normal disp32 encoding.
2726       ++FinalSize;
2727       ForceDisp32 = true;
2728     } else {
2729       ++FinalSize;
2730     }
2731
2732     FinalSize += sizeSIBByte();
2733
2734     // Do we need to output a displacement?
2735     if (DispVal != 0 || ForceDisp32) {
2736       FinalSize += getDisplacementFieldSize(DispForReloc);
2737     }
2738   }
2739   return FinalSize;
2740 }
2741
2742
2743 static unsigned GetInstSizeWithDesc(const MachineInstr &MI,
2744                                     const TargetInstrDesc *Desc,
2745                                     bool IsPIC, bool Is64BitMode) {
2746
2747   unsigned Opcode = Desc->Opcode;
2748   unsigned FinalSize = 0;
2749
2750   // Emit the lock opcode prefix as needed.
2751   if (Desc->TSFlags & X86II::LOCK) ++FinalSize;
2752
2753   // Emit segment overrid opcode prefix as needed.
2754   switch (Desc->TSFlags & X86II::SegOvrMask) {
2755   case X86II::FS:
2756   case X86II::GS:
2757    ++FinalSize;
2758    break;
2759   default: assert(0 && "Invalid segment!");
2760   case 0: break;  // No segment override!
2761   }
2762
2763   // Emit the repeat opcode prefix as needed.
2764   if ((Desc->TSFlags & X86II::Op0Mask) == X86II::REP) ++FinalSize;
2765
2766   // Emit the operand size opcode prefix as needed.
2767   if (Desc->TSFlags & X86II::OpSize) ++FinalSize;
2768
2769   // Emit the address size opcode prefix as needed.
2770   if (Desc->TSFlags & X86II::AdSize) ++FinalSize;
2771
2772   bool Need0FPrefix = false;
2773   switch (Desc->TSFlags & X86II::Op0Mask) {
2774   case X86II::TB:  // Two-byte opcode prefix
2775   case X86II::T8:  // 0F 38
2776   case X86II::TA:  // 0F 3A
2777     Need0FPrefix = true;
2778     break;
2779   case X86II::REP: break; // already handled.
2780   case X86II::XS:   // F3 0F
2781     ++FinalSize;
2782     Need0FPrefix = true;
2783     break;
2784   case X86II::XD:   // F2 0F
2785     ++FinalSize;
2786     Need0FPrefix = true;
2787     break;
2788   case X86II::D8: case X86II::D9: case X86II::DA: case X86II::DB:
2789   case X86II::DC: case X86II::DD: case X86II::DE: case X86II::DF:
2790     ++FinalSize;
2791     break; // Two-byte opcode prefix
2792   default: assert(0 && "Invalid prefix!");
2793   case 0: break;  // No prefix!
2794   }
2795
2796   if (Is64BitMode) {
2797     // REX prefix
2798     unsigned REX = X86InstrInfo::determineREX(MI);
2799     if (REX)
2800       ++FinalSize;
2801   }
2802
2803   // 0x0F escape code must be emitted just before the opcode.
2804   if (Need0FPrefix)
2805     ++FinalSize;
2806
2807   switch (Desc->TSFlags & X86II::Op0Mask) {
2808   case X86II::T8:  // 0F 38
2809     ++FinalSize;
2810     break;
2811   case X86II::TA:    // 0F 3A
2812     ++FinalSize;
2813     break;
2814   }
2815
2816   // If this is a two-address instruction, skip one of the register operands.
2817   unsigned NumOps = Desc->getNumOperands();
2818   unsigned CurOp = 0;
2819   if (NumOps > 1 && Desc->getOperandConstraint(1, TOI::TIED_TO) != -1)
2820     CurOp++;
2821
2822   switch (Desc->TSFlags & X86II::FormMask) {
2823   default: assert(0 && "Unknown FormMask value in X86 MachineCodeEmitter!");
2824   case X86II::Pseudo:
2825     // Remember the current PC offset, this is the PIC relocation
2826     // base address.
2827     switch (Opcode) {
2828     default:
2829       break;
2830     case TargetInstrInfo::INLINEASM: {
2831       const MachineFunction *MF = MI.getParent()->getParent();
2832       const char *AsmStr = MI.getOperand(0).getSymbolName();
2833       const TargetAsmInfo* AI = MF->getTarget().getTargetAsmInfo();
2834       FinalSize += AI->getInlineAsmLength(AsmStr);
2835       break;
2836     }
2837     case TargetInstrInfo::DBG_LABEL:
2838     case TargetInstrInfo::EH_LABEL:
2839       break;
2840     case TargetInstrInfo::IMPLICIT_DEF:
2841     case TargetInstrInfo::DECLARE:
2842     case X86::DWARF_LOC:
2843     case X86::FP_REG_KILL:
2844       break;
2845     case X86::MOVPC32r: {
2846       // This emits the "call" portion of this pseudo instruction.
2847       ++FinalSize;
2848       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2849       break;
2850     }
2851     case X86::TLS_tp:
2852     case X86::TLS_gs_ri:
2853       FinalSize += 2;
2854       FinalSize += sizeGlobalAddress(false);
2855       break;
2856     }
2857     CurOp = NumOps;
2858     break;
2859   case X86II::RawFrm:
2860     ++FinalSize;
2861
2862     if (CurOp != NumOps) {
2863       const MachineOperand &MO = MI.getOperand(CurOp++);
2864       if (MO.isMBB()) {
2865         FinalSize += sizePCRelativeBlockAddress();
2866       } else if (MO.isGlobal()) {
2867         FinalSize += sizeGlobalAddress(false);
2868       } else if (MO.isSymbol()) {
2869         FinalSize += sizeExternalSymbolAddress(false);
2870       } else if (MO.isImm()) {
2871         FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2872       } else {
2873         assert(0 && "Unknown RawFrm operand!");
2874       }
2875     }
2876     break;
2877
2878   case X86II::AddRegFrm:
2879     ++FinalSize;
2880     ++CurOp;
2881
2882     if (CurOp != NumOps) {
2883       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2884       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2885       if (MO1.isImm())
2886         FinalSize += sizeConstant(Size);
2887       else {
2888         bool dword = false;
2889         if (Opcode == X86::MOV64ri)
2890           dword = true;
2891         if (MO1.isGlobal()) {
2892           FinalSize += sizeGlobalAddress(dword);
2893         } else if (MO1.isSymbol())
2894           FinalSize += sizeExternalSymbolAddress(dword);
2895         else if (MO1.isCPI())
2896           FinalSize += sizeConstPoolAddress(dword);
2897         else if (MO1.isJTI())
2898           FinalSize += sizeJumpTableAddress(dword);
2899       }
2900     }
2901     break;
2902
2903   case X86II::MRMDestReg: {
2904     ++FinalSize;
2905     FinalSize += sizeRegModRMByte();
2906     CurOp += 2;
2907     if (CurOp != NumOps) {
2908       ++CurOp;
2909       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2910     }
2911     break;
2912   }
2913   case X86II::MRMDestMem: {
2914     ++FinalSize;
2915     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2916     CurOp += 5;
2917     if (CurOp != NumOps) {
2918       ++CurOp;
2919       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2920     }
2921     break;
2922   }
2923
2924   case X86II::MRMSrcReg:
2925     ++FinalSize;
2926     FinalSize += sizeRegModRMByte();
2927     CurOp += 2;
2928     if (CurOp != NumOps) {
2929       ++CurOp;
2930       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2931     }
2932     break;
2933
2934   case X86II::MRMSrcMem: {
2935
2936     ++FinalSize;
2937     FinalSize += getMemModRMByteSize(MI, CurOp+1, IsPIC, Is64BitMode);
2938     CurOp += 5;
2939     if (CurOp != NumOps) {
2940       ++CurOp;
2941       FinalSize += sizeConstant(X86InstrInfo::sizeOfImm(Desc));
2942     }
2943     break;
2944   }
2945
2946   case X86II::MRM0r: case X86II::MRM1r:
2947   case X86II::MRM2r: case X86II::MRM3r:
2948   case X86II::MRM4r: case X86II::MRM5r:
2949   case X86II::MRM6r: case X86II::MRM7r:
2950     ++FinalSize;
2951     ++CurOp;
2952     FinalSize += sizeRegModRMByte();
2953
2954     if (CurOp != NumOps) {
2955       const MachineOperand &MO1 = MI.getOperand(CurOp++);
2956       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2957       if (MO1.isImm())
2958         FinalSize += sizeConstant(Size);
2959       else {
2960         bool dword = false;
2961         if (Opcode == X86::MOV64ri32)
2962           dword = true;
2963         if (MO1.isGlobal()) {
2964           FinalSize += sizeGlobalAddress(dword);
2965         } else if (MO1.isSymbol())
2966           FinalSize += sizeExternalSymbolAddress(dword);
2967         else if (MO1.isCPI())
2968           FinalSize += sizeConstPoolAddress(dword);
2969         else if (MO1.isJTI())
2970           FinalSize += sizeJumpTableAddress(dword);
2971       }
2972     }
2973     break;
2974
2975   case X86II::MRM0m: case X86II::MRM1m:
2976   case X86II::MRM2m: case X86II::MRM3m:
2977   case X86II::MRM4m: case X86II::MRM5m:
2978   case X86II::MRM6m: case X86II::MRM7m: {
2979
2980     ++FinalSize;
2981     FinalSize += getMemModRMByteSize(MI, CurOp, IsPIC, Is64BitMode);
2982     CurOp += 4;
2983
2984     if (CurOp != NumOps) {
2985       const MachineOperand &MO = MI.getOperand(CurOp++);
2986       unsigned Size = X86InstrInfo::sizeOfImm(Desc);
2987       if (MO.isImm())
2988         FinalSize += sizeConstant(Size);
2989       else {
2990         bool dword = false;
2991         if (Opcode == X86::MOV64mi32)
2992           dword = true;
2993         if (MO.isGlobal()) {
2994           FinalSize += sizeGlobalAddress(dword);
2995         } else if (MO.isSymbol())
2996           FinalSize += sizeExternalSymbolAddress(dword);
2997         else if (MO.isCPI())
2998           FinalSize += sizeConstPoolAddress(dword);
2999         else if (MO.isJTI())
3000           FinalSize += sizeJumpTableAddress(dword);
3001       }
3002     }
3003     break;
3004   }
3005
3006   case X86II::MRMInitReg:
3007     ++FinalSize;
3008     // Duplicate register, used by things like MOV8r0 (aka xor reg,reg).
3009     FinalSize += sizeRegModRMByte();
3010     ++CurOp;
3011     break;
3012   }
3013
3014   if (!Desc->isVariadic() && CurOp != NumOps) {
3015     cerr << "Cannot determine size: ";
3016     MI.dump();
3017     cerr << '\n';
3018     abort();
3019   }
3020
3021
3022   return FinalSize;
3023 }
3024
3025
3026 unsigned X86InstrInfo::GetInstSizeInBytes(const MachineInstr *MI) const {
3027   const TargetInstrDesc &Desc = MI->getDesc();
3028   bool IsPIC = (TM.getRelocationModel() == Reloc::PIC_);
3029   bool Is64BitMode = TM.getSubtargetImpl()->is64Bit();
3030   unsigned Size = GetInstSizeWithDesc(*MI, &Desc, IsPIC, Is64BitMode);
3031   if (Desc.getOpcode() == X86::MOVPC32r) {
3032     Size += GetInstSizeWithDesc(*MI, &get(X86::POP32r), IsPIC, Is64BitMode);
3033   }
3034   return Size;
3035 }
3036
3037 /// getGlobalBaseReg - Return a virtual register initialized with the
3038 /// the global base register value. Output instructions required to
3039 /// initialize the register in the function entry block, if necessary.
3040 ///
3041 unsigned X86InstrInfo::getGlobalBaseReg(MachineFunction *MF) const {
3042   assert(!TM.getSubtarget<X86Subtarget>().is64Bit() &&
3043          "X86-64 PIC uses RIP relative addressing");
3044
3045   X86MachineFunctionInfo *X86FI = MF->getInfo<X86MachineFunctionInfo>();
3046   unsigned GlobalBaseReg = X86FI->getGlobalBaseReg();
3047   if (GlobalBaseReg != 0)
3048     return GlobalBaseReg;
3049
3050   // Insert the set of GlobalBaseReg into the first MBB of the function
3051   MachineBasicBlock &FirstMBB = MF->front();
3052   MachineBasicBlock::iterator MBBI = FirstMBB.begin();
3053   MachineRegisterInfo &RegInfo = MF->getRegInfo();
3054   unsigned PC = RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3055
3056   const TargetInstrInfo *TII = TM.getInstrInfo();
3057   // Operand of MovePCtoStack is completely ignored by asm printer. It's
3058   // only used in JIT code emission as displacement to pc.
3059   BuildMI(FirstMBB, MBBI, TII->get(X86::MOVPC32r), PC).addImm(0);
3060
3061   // If we're using vanilla 'GOT' PIC style, we should use relative addressing
3062   // not to pc, but to _GLOBAL_ADDRESS_TABLE_ external
3063   if (TM.getRelocationModel() == Reloc::PIC_ &&
3064       TM.getSubtarget<X86Subtarget>().isPICStyleGOT()) {
3065     GlobalBaseReg =
3066       RegInfo.createVirtualRegister(X86::GR32RegisterClass);
3067     BuildMI(FirstMBB, MBBI, TII->get(X86::ADD32ri), GlobalBaseReg)
3068       .addReg(PC).addExternalSymbol("_GLOBAL_OFFSET_TABLE_");
3069   } else {
3070     GlobalBaseReg = PC;
3071   }
3072
3073   X86FI->setGlobalBaseReg(GlobalBaseReg);
3074   return GlobalBaseReg;
3075 }