lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file is distributed under the University of Illinois Open Source
   6 // License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86MachineFunctionInfo.h"
  19 #include "X86Subtarget.h"
  20 #include "X86TargetMachine.h"
  21 #include "llvm/ADT/STLExtras.h"
  22 #include "llvm/CodeGen/MachineFrameInfo.h"
  23 #include "llvm/CodeGen/MachineInstrBuilder.h"
  24 #include "llvm/CodeGen/MachineRegisterInfo.h"
  25 #include "llvm/CodeGen/LiveVariables.h"
  26 #include "llvm/Support/CommandLine.h"
  27 #include "llvm/Target/TargetOptions.h"
  28
  29 using namespace llvm;
  30
  31 namespace {
  32   cl::opt<bool>
  33   NoFusing("disable-spill-fusing",
  34            cl::desc("Disable fusing of spill code into instructions"));
  35   cl::opt<bool>
  36   PrintFailedFusing("print-failed-fuse-candidates",
  37                     cl::desc("Print instructions that the allocator wants to"
  38                              " fuse, but the X86 backend currently can't"),
  39                     cl::Hidden);
  40 }
  41
  42 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  43   : TargetInstrInfoImpl(X86Insts, array_lengthof(X86Insts)),
  44     TM(tm), RI(tm, *this) {
  45   SmallVector<unsigned,16> AmbEntries;
  46   static const unsigned OpTbl2Addr[][2] = {
  47     { X86::ADC32ri,     X86::ADC32mi },
  48     { X86::ADC32ri8,    X86::ADC32mi8 },
  49     { X86::ADC32rr,     X86::ADC32mr },
  50     { X86::ADC64ri32,   X86::ADC64mi32 },
  51     { X86::ADC64ri8,    X86::ADC64mi8 },
  52     { X86::ADC64rr,     X86::ADC64mr },
  53     { X86::ADD16ri,     X86::ADD16mi },
  54     { X86::ADD16ri8,    X86::ADD16mi8 },
  55     { X86::ADD16rr,     X86::ADD16mr },
  56     { X86::ADD32ri,     X86::ADD32mi },
  57     { X86::ADD32ri8,    X86::ADD32mi8 },
  58     { X86::ADD32rr,     X86::ADD32mr },
  59     { X86::ADD64ri32,   X86::ADD64mi32 },
  60     { X86::ADD64ri8,    X86::ADD64mi8 },
  61     { X86::ADD64rr,     X86::ADD64mr },
  62     { X86::ADD8ri,      X86::ADD8mi },
  63     { X86::ADD8rr,      X86::ADD8mr },
  64     { X86::AND16ri,     X86::AND16mi },
  65     { X86::AND16ri8,    X86::AND16mi8 },
  66     { X86::AND16rr,     X86::AND16mr },
  67     { X86::AND32ri,     X86::AND32mi },
  68     { X86::AND32ri8,    X86::AND32mi8 },
  69     { X86::AND32rr,     X86::AND32mr },
  70     { X86::AND64ri32,   X86::AND64mi32 },
  71     { X86::AND64ri8,    X86::AND64mi8 },
  72     { X86::AND64rr,     X86::AND64mr },
  73     { X86::AND8ri,      X86::AND8mi },
  74     { X86::AND8rr,      X86::AND8mr },
  75     { X86::DEC16r,      X86::DEC16m },
  76     { X86::DEC32r,      X86::DEC32m },
  77     { X86::DEC64_16r,   X86::DEC64_16m },
  78     { X86::DEC64_32r,   X86::DEC64_32m },
  79     { X86::DEC64r,      X86::DEC64m },
  80     { X86::DEC8r,       X86::DEC8m },
  81     { X86::INC16r,      X86::INC16m },
  82     { X86::INC32r,      X86::INC32m },
  83     { X86::INC64_16r,   X86::INC64_16m },
  84     { X86::INC64_32r,   X86::INC64_32m },
  85     { X86::INC64r,      X86::INC64m },
  86     { X86::INC8r,       X86::INC8m },
  87     { X86::NEG16r,      X86::NEG16m },
  88     { X86::NEG32r,      X86::NEG32m },
  89     { X86::NEG64r,      X86::NEG64m },
  90     { X86::NEG8r,       X86::NEG8m },
  91     { X86::NOT16r,      X86::NOT16m },
  92     { X86::NOT32r,      X86::NOT32m },
  93     { X86::NOT64r,      X86::NOT64m },
  94     { X86::NOT8r,       X86::NOT8m },
  95     { X86::OR16ri,      X86::OR16mi },
  96     { X86::OR16ri8,     X86::OR16mi8 },
  97     { X86::OR16rr,      X86::OR16mr },
  98     { X86::OR32ri,      X86::OR32mi },
  99     { X86::OR32ri8,     X86::OR32mi8 },
 100     { X86::OR32rr,      X86::OR32mr },
 101     { X86::OR64ri32,    X86::OR64mi32 },
 102     { X86::OR64ri8,     X86::OR64mi8 },
 103     { X86::OR64rr,      X86::OR64mr },
 104     { X86::OR8ri,       X86::OR8mi },
 105     { X86::OR8rr,       X86::OR8mr },
 106     { X86::ROL16r1,     X86::ROL16m1 },
 107     { X86::ROL16rCL,    X86::ROL16mCL },
 108     { X86::ROL16ri,     X86::ROL16mi },
 109     { X86::ROL32r1,     X86::ROL32m1 },
 110     { X86::ROL32rCL,    X86::ROL32mCL },
 111     { X86::ROL32ri,     X86::ROL32mi },
 112     { X86::ROL64r1,     X86::ROL64m1 },
 113     { X86::ROL64rCL,    X86::ROL64mCL },
 114     { X86::ROL64ri,     X86::ROL64mi },
 115     { X86::ROL8r1,      X86::ROL8m1 },
 116     { X86::ROL8rCL,     X86::ROL8mCL },
 117     { X86::ROL8ri,      X86::ROL8mi },
 118     { X86::ROR16r1,     X86::ROR16m1 },
 119     { X86::ROR16rCL,    X86::ROR16mCL },
 120     { X86::ROR16ri,     X86::ROR16mi },
 121     { X86::ROR32r1,     X86::ROR32m1 },
 122     { X86::ROR32rCL,    X86::ROR32mCL },
 123     { X86::ROR32ri,     X86::ROR32mi },
 124     { X86::ROR64r1,     X86::ROR64m1 },
 125     { X86::ROR64rCL,    X86::ROR64mCL },
 126     { X86::ROR64ri,     X86::ROR64mi },
 127     { X86::ROR8r1,      X86::ROR8m1 },
 128     { X86::ROR8rCL,     X86::ROR8mCL },
 129     { X86::ROR8ri,      X86::ROR8mi },
 130     { X86::SAR16r1,     X86::SAR16m1 },
 131     { X86::SAR16rCL,    X86::SAR16mCL },
 132     { X86::SAR16ri,     X86::SAR16mi },
 133     { X86::SAR32r1,     X86::SAR32m1 },
 134     { X86::SAR32rCL,    X86::SAR32mCL },
 135     { X86::SAR32ri,     X86::SAR32mi },
 136     { X86::SAR64r1,     X86::SAR64m1 },
 137     { X86::SAR64rCL,    X86::SAR64mCL },
 138     { X86::SAR64ri,     X86::SAR64mi },
 139     { X86::SAR8r1,      X86::SAR8m1 },
 140     { X86::SAR8rCL,     X86::SAR8mCL },
 141     { X86::SAR8ri,      X86::SAR8mi },
 142     { X86::SBB32ri,     X86::SBB32mi },
 143     { X86::SBB32ri8,    X86::SBB32mi8 },
 144     { X86::SBB32rr,     X86::SBB32mr },
 145     { X86::SBB64ri32,   X86::SBB64mi32 },
 146     { X86::SBB64ri8,    X86::SBB64mi8 },
 147     { X86::SBB64rr,     X86::SBB64mr },
 148     { X86::SHL16rCL,    X86::SHL16mCL },
 149     { X86::SHL16ri,     X86::SHL16mi },
 150     { X86::SHL32rCL,    X86::SHL32mCL },
 151     { X86::SHL32ri,     X86::SHL32mi },
 152     { X86::SHL64rCL,    X86::SHL64mCL },
 153     { X86::SHL64ri,     X86::SHL64mi },
 154     { X86::SHL8rCL,     X86::SHL8mCL },
 155     { X86::SHL8ri,      X86::SHL8mi },
 156     { X86::SHLD16rrCL,  X86::SHLD16mrCL },
 157     { X86::SHLD16rri8,  X86::SHLD16mri8 },
 158     { X86::SHLD32rrCL,  X86::SHLD32mrCL },
 159     { X86::SHLD32rri8,  X86::SHLD32mri8 },
 160     { X86::SHLD64rrCL,  X86::SHLD64mrCL },
 161     { X86::SHLD64rri8,  X86::SHLD64mri8 },
 162     { X86::SHR16r1,     X86::SHR16m1 },
 163     { X86::SHR16rCL,    X86::SHR16mCL },
 164     { X86::SHR16ri,     X86::SHR16mi },
 165     { X86::SHR32r1,     X86::SHR32m1 },
 166     { X86::SHR32rCL,    X86::SHR32mCL },
 167     { X86::SHR32ri,     X86::SHR32mi },
 168     { X86::SHR64r1,     X86::SHR64m1 },
 169     { X86::SHR64rCL,    X86::SHR64mCL },
 170     { X86::SHR64ri,     X86::SHR64mi },
 171     { X86::SHR8r1,      X86::SHR8m1 },
 172     { X86::SHR8rCL,     X86::SHR8mCL },
 173     { X86::SHR8ri,      X86::SHR8mi },
 174     { X86::SHRD16rrCL,  X86::SHRD16mrCL },
 175     { X86::SHRD16rri8,  X86::SHRD16mri8 },
 176     { X86::SHRD32rrCL,  X86::SHRD32mrCL },
 177     { X86::SHRD32rri8,  X86::SHRD32mri8 },
 178     { X86::SHRD64rrCL,  X86::SHRD64mrCL },
 179     { X86::SHRD64rri8,  X86::SHRD64mri8 },
 180     { X86::SUB16ri,     X86::SUB16mi },
 181     { X86::SUB16ri8,    X86::SUB16mi8 },
 182     { X86::SUB16rr,     X86::SUB16mr },
 183     { X86::SUB32ri,     X86::SUB32mi },
 184     { X86::SUB32ri8,    X86::SUB32mi8 },
 185     { X86::SUB32rr,     X86::SUB32mr },
 186     { X86::SUB64ri32,   X86::SUB64mi32 },
 187     { X86::SUB64ri8,    X86::SUB64mi8 },
 188     { X86::SUB64rr,     X86::SUB64mr },
 189     { X86::SUB8ri,      X86::SUB8mi },
 190     { X86::SUB8rr,      X86::SUB8mr },
 191     { X86::XOR16ri,     X86::XOR16mi },
 192     { X86::XOR16ri8,    X86::XOR16mi8 },
 193     { X86::XOR16rr,     X86::XOR16mr },
 194     { X86::XOR32ri,     X86::XOR32mi },
 195     { X86::XOR32ri8,    X86::XOR32mi8 },
 196     { X86::XOR32rr,     X86::XOR32mr },
 197     { X86::XOR64ri32,   X86::XOR64mi32 },
 198     { X86::XOR64ri8,    X86::XOR64mi8 },
 199     { X86::XOR64rr,     X86::XOR64mr },
 200     { X86::XOR8ri,      X86::XOR8mi },
 201     { X86::XOR8rr,      X86::XOR8mr }
 202   };
 203
 204   for (unsigned i = 0, e = array_lengthof(OpTbl2Addr); i != e; ++i) {
 205     unsigned RegOp = OpTbl2Addr[i][0];
 206     unsigned MemOp = OpTbl2Addr[i][1];
 207     if (!RegOp2MemOpTable2Addr.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 208       assert(false && "Duplicated entries?");
 209     unsigned AuxInfo = 0 | (1 << 4) | (1 << 5); // Index 0,folded load and store
 210     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 211                                                 std::make_pair(RegOp, AuxInfo))))
 212       AmbEntries.push_back(MemOp);
 213   }
 214
 215   // If the third value is 1, then it's folding either a load or a store.
 216   static const unsigned OpTbl0[][3] = {
 217     { X86::CALL32r,     X86::CALL32m, 1 },
 218     { X86::CALL64r,     X86::CALL64m, 1 },
 219     { X86::CMP16ri,     X86::CMP16mi, 1 },
 220     { X86::CMP16ri8,    X86::CMP16mi8, 1 },
 221     { X86::CMP16rr,     X86::CMP16mr, 1 },
 222     { X86::CMP32ri,     X86::CMP32mi, 1 },
 223     { X86::CMP32ri8,    X86::CMP32mi8, 1 },
 224     { X86::CMP32rr,     X86::CMP32mr, 1 },
 225     { X86::CMP64ri32,   X86::CMP64mi32, 1 },
 226     { X86::CMP64ri8,    X86::CMP64mi8, 1 },
 227     { X86::CMP64rr,     X86::CMP64mr, 1 },
 228     { X86::CMP8ri,      X86::CMP8mi, 1 },
 229     { X86::CMP8rr,      X86::CMP8mr, 1 },
 230     { X86::DIV16r,      X86::DIV16m, 1 },
 231     { X86::DIV32r,      X86::DIV32m, 1 },
 232     { X86::DIV64r,      X86::DIV64m, 1 },
 233     { X86::DIV8r,       X86::DIV8m, 1 },
 234     { X86::FsMOVAPDrr,  X86::MOVSDmr, 0 },
 235     { X86::FsMOVAPSrr,  X86::MOVSSmr, 0 },
 236     { X86::IDIV16r,     X86::IDIV16m, 1 },
 237     { X86::IDIV32r,     X86::IDIV32m, 1 },
 238     { X86::IDIV64r,     X86::IDIV64m, 1 },
 239     { X86::IDIV8r,      X86::IDIV8m, 1 },
 240     { X86::IMUL16r,     X86::IMUL16m, 1 },
 241     { X86::IMUL32r,     X86::IMUL32m, 1 },
 242     { X86::IMUL64r,     X86::IMUL64m, 1 },
 243     { X86::IMUL8r,      X86::IMUL8m, 1 },
 244     { X86::JMP32r,      X86::JMP32m, 1 },
 245     { X86::JMP64r,      X86::JMP64m, 1 },
 246     { X86::MOV16ri,     X86::MOV16mi, 0 },
 247     { X86::MOV16rr,     X86::MOV16mr, 0 },
 248     { X86::MOV16to16_,  X86::MOV16_mr, 0 },
 249     { X86::MOV32ri,     X86::MOV32mi, 0 },
 250     { X86::MOV32rr,     X86::MOV32mr, 0 },
 251     { X86::MOV32to32_,  X86::MOV32_mr, 0 },
 252     { X86::MOV64ri32,   X86::MOV64mi32, 0 },
 253     { X86::MOV64rr,     X86::MOV64mr, 0 },
 254     { X86::MOV8ri,      X86::MOV8mi, 0 },
 255     { X86::MOV8rr,      X86::MOV8mr, 0 },
 256     { X86::MOVAPDrr,    X86::MOVAPDmr, 0 },
 257     { X86::MOVAPSrr,    X86::MOVAPSmr, 0 },
 258     { X86::MOVPDI2DIrr, X86::MOVPDI2DImr, 0 },
 259     { X86::MOVPQIto64rr,X86::MOVPQI2QImr, 0 },
 260     { X86::MOVPS2SSrr,  X86::MOVPS2SSmr, 0 },
 261     { X86::MOVSDrr,     X86::MOVSDmr, 0 },
 262     { X86::MOVSDto64rr, X86::MOVSDto64mr, 0 },
 263     { X86::MOVSS2DIrr,  X86::MOVSS2DImr, 0 },
 264     { X86::MOVSSrr,     X86::MOVSSmr, 0 },
 265     { X86::MOVUPDrr,    X86::MOVUPDmr, 0 },
 266     { X86::MOVUPSrr,    X86::MOVUPSmr, 0 },
 267     { X86::MUL16r,      X86::MUL16m, 1 },
 268     { X86::MUL32r,      X86::MUL32m, 1 },
 269     { X86::MUL64r,      X86::MUL64m, 1 },
 270     { X86::MUL8r,       X86::MUL8m, 1 },
 271     { X86::SETAEr,      X86::SETAEm, 0 },
 272     { X86::SETAr,       X86::SETAm, 0 },
 273     { X86::SETBEr,      X86::SETBEm, 0 },
 274     { X86::SETBr,       X86::SETBm, 0 },
 275     { X86::SETEr,       X86::SETEm, 0 },
 276     { X86::SETGEr,      X86::SETGEm, 0 },
 277     { X86::SETGr,       X86::SETGm, 0 },
 278     { X86::SETLEr,      X86::SETLEm, 0 },
 279     { X86::SETLr,       X86::SETLm, 0 },
 280     { X86::SETNEr,      X86::SETNEm, 0 },
 281     { X86::SETNPr,      X86::SETNPm, 0 },
 282     { X86::SETNSr,      X86::SETNSm, 0 },
 283     { X86::SETPr,       X86::SETPm, 0 },
 284     { X86::SETSr,       X86::SETSm, 0 },
 285     { X86::TAILJMPr,    X86::TAILJMPm, 1 },
 286     { X86::TEST16ri,    X86::TEST16mi, 1 },
 287     { X86::TEST32ri,    X86::TEST32mi, 1 },
 288     { X86::TEST64ri32,  X86::TEST64mi32, 1 },
 289     { X86::TEST8ri,     X86::TEST8mi, 1 }
 290   };
 291
 292   for (unsigned i = 0, e = array_lengthof(OpTbl0); i != e; ++i) {
 293     unsigned RegOp = OpTbl0[i][0];
 294     unsigned MemOp = OpTbl0[i][1];
 295     if (!RegOp2MemOpTable0.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 296       assert(false && "Duplicated entries?");
 297     unsigned FoldedLoad = OpTbl0[i][2];
 298     // Index 0, folded load or store.
 299     unsigned AuxInfo = 0 | (FoldedLoad << 4) | ((FoldedLoad^1) << 5);
 300     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 301       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 302                                                std::make_pair(RegOp, AuxInfo))))
 303         AmbEntries.push_back(MemOp);
 304   }
 305
 306   static const unsigned OpTbl1[][2] = {
 307     { X86::CMP16rr,         X86::CMP16rm },
 308     { X86::CMP32rr,         X86::CMP32rm },
 309     { X86::CMP64rr,         X86::CMP64rm },
 310     { X86::CMP8rr,          X86::CMP8rm },
 311     { X86::CVTSD2SSrr,      X86::CVTSD2SSrm },
 312     { X86::CVTSI2SD64rr,    X86::CVTSI2SD64rm },
 313     { X86::CVTSI2SDrr,      X86::CVTSI2SDrm },
 314     { X86::CVTSI2SS64rr,    X86::CVTSI2SS64rm },
 315     { X86::CVTSI2SSrr,      X86::CVTSI2SSrm },
 316     { X86::CVTSS2SDrr,      X86::CVTSS2SDrm },
 317     { X86::CVTTSD2SI64rr,   X86::CVTTSD2SI64rm },
 318     { X86::CVTTSD2SIrr,     X86::CVTTSD2SIrm },
 319     { X86::CVTTSS2SI64rr,   X86::CVTTSS2SI64rm },
 320     { X86::CVTTSS2SIrr,     X86::CVTTSS2SIrm },
 321     { X86::FsMOVAPDrr,      X86::MOVSDrm },
 322     { X86::FsMOVAPSrr,      X86::MOVSSrm },
 323     { X86::IMUL16rri,       X86::IMUL16rmi },
 324     { X86::IMUL16rri8,      X86::IMUL16rmi8 },
 325     { X86::IMUL32rri,       X86::IMUL32rmi },
 326     { X86::IMUL32rri8,      X86::IMUL32rmi8 },
 327     { X86::IMUL64rri32,     X86::IMUL64rmi32 },
 328     { X86::IMUL64rri8,      X86::IMUL64rmi8 },
 329     { X86::Int_CMPSDrr,     X86::Int_CMPSDrm },
 330     { X86::Int_CMPSSrr,     X86::Int_CMPSSrm },
 331     { X86::Int_COMISDrr,    X86::Int_COMISDrm },
 332     { X86::Int_COMISSrr,    X86::Int_COMISSrm },
 333     { X86::Int_CVTDQ2PDrr,  X86::Int_CVTDQ2PDrm },
 334     { X86::Int_CVTDQ2PSrr,  X86::Int_CVTDQ2PSrm },
 335     { X86::Int_CVTPD2DQrr,  X86::Int_CVTPD2DQrm },
 336     { X86::Int_CVTPD2PSrr,  X86::Int_CVTPD2PSrm },
 337     { X86::Int_CVTPS2DQrr,  X86::Int_CVTPS2DQrm },
 338     { X86::Int_CVTPS2PDrr,  X86::Int_CVTPS2PDrm },
 339     { X86::Int_CVTSD2SI64rr,X86::Int_CVTSD2SI64rm },
 340     { X86::Int_CVTSD2SIrr,  X86::Int_CVTSD2SIrm },
 341     { X86::Int_CVTSD2SSrr,  X86::Int_CVTSD2SSrm },
 342     { X86::Int_CVTSI2SD64rr,X86::Int_CVTSI2SD64rm },
 343     { X86::Int_CVTSI2SDrr,  X86::Int_CVTSI2SDrm },
 344     { X86::Int_CVTSI2SS64rr,X86::Int_CVTSI2SS64rm },
 345     { X86::Int_CVTSI2SSrr,  X86::Int_CVTSI2SSrm },
 346     { X86::Int_CVTSS2SDrr,  X86::Int_CVTSS2SDrm },
 347     { X86::Int_CVTSS2SI64rr,X86::Int_CVTSS2SI64rm },
 348     { X86::Int_CVTSS2SIrr,  X86::Int_CVTSS2SIrm },
 349     { X86::Int_CVTTPD2DQrr, X86::Int_CVTTPD2DQrm },
 350     { X86::Int_CVTTPS2DQrr, X86::Int_CVTTPS2DQrm },
 351     { X86::Int_CVTTSD2SI64rr,X86::Int_CVTTSD2SI64rm },
 352     { X86::Int_CVTTSD2SIrr, X86::Int_CVTTSD2SIrm },
 353     { X86::Int_CVTTSS2SI64rr,X86::Int_CVTTSS2SI64rm },
 354     { X86::Int_CVTTSS2SIrr, X86::Int_CVTTSS2SIrm },
 355     { X86::Int_UCOMISDrr,   X86::Int_UCOMISDrm },
 356     { X86::Int_UCOMISSrr,   X86::Int_UCOMISSrm },
 357     { X86::MOV16rr,         X86::MOV16rm },
 358     { X86::MOV16to16_,      X86::MOV16_rm },
 359     { X86::MOV32rr,         X86::MOV32rm },
 360     { X86::MOV32to32_,      X86::MOV32_rm },
 361     { X86::MOV64rr,         X86::MOV64rm },
 362     { X86::MOV64toPQIrr,    X86::MOVQI2PQIrm },
 363     { X86::MOV64toSDrr,     X86::MOV64toSDrm },
 364     { X86::MOV8rr,          X86::MOV8rm },
 365     { X86::MOVAPDrr,        X86::MOVAPDrm },
 366     { X86::MOVAPSrr,        X86::MOVAPSrm },
 367     { X86::MOVDDUPrr,       X86::MOVDDUPrm },
 368     { X86::MOVDI2PDIrr,     X86::MOVDI2PDIrm },
 369     { X86::MOVDI2SSrr,      X86::MOVDI2SSrm },
 370     { X86::MOVSD2PDrr,      X86::MOVSD2PDrm },
 371     { X86::MOVSDrr,         X86::MOVSDrm },
 372     { X86::MOVSHDUPrr,      X86::MOVSHDUPrm },
 373     { X86::MOVSLDUPrr,      X86::MOVSLDUPrm },
 374     { X86::MOVSS2PSrr,      X86::MOVSS2PSrm },
 375     { X86::MOVSSrr,         X86::MOVSSrm },
 376     { X86::MOVSX16rr8,      X86::MOVSX16rm8 },
 377     { X86::MOVSX32rr16,     X86::MOVSX32rm16 },
 378     { X86::MOVSX32rr8,      X86::MOVSX32rm8 },
 379     { X86::MOVSX64rr16,     X86::MOVSX64rm16 },
 380     { X86::MOVSX64rr32,     X86::MOVSX64rm32 },
 381     { X86::MOVSX64rr8,      X86::MOVSX64rm8 },
 382     { X86::MOVUPDrr,        X86::MOVUPDrm },
 383     { X86::MOVUPSrr,        X86::MOVUPSrm },
 384     { X86::MOVZDI2PDIrr,    X86::MOVZDI2PDIrm },
 385     { X86::MOVZQI2PQIrr,    X86::MOVZQI2PQIrm },
 386     { X86::MOVZPQILo2PQIrr, X86::MOVZPQILo2PQIrm },
 387     { X86::MOVZX16rr8,      X86::MOVZX16rm8 },
 388     { X86::MOVZX32rr16,     X86::MOVZX32rm16 },
 389     { X86::MOVZX32rr8,      X86::MOVZX32rm8 },
 390     { X86::MOVZX64rr16,     X86::MOVZX64rm16 },
 391     { X86::MOVZX64rr8,      X86::MOVZX64rm8 },
 392     { X86::PSHUFDri,        X86::PSHUFDmi },
 393     { X86::PSHUFHWri,       X86::PSHUFHWmi },
 394     { X86::PSHUFLWri,       X86::PSHUFLWmi },
 395     { X86::RCPPSr,          X86::RCPPSm },
 396     { X86::RCPPSr_Int,      X86::RCPPSm_Int },
 397     { X86::RSQRTPSr,        X86::RSQRTPSm },
 398     { X86::RSQRTPSr_Int,    X86::RSQRTPSm_Int },
 399     { X86::RSQRTSSr,        X86::RSQRTSSm },
 400     { X86::RSQRTSSr_Int,    X86::RSQRTSSm_Int },
 401     { X86::SQRTPDr,         X86::SQRTPDm },
 402     { X86::SQRTPDr_Int,     X86::SQRTPDm_Int },
 403     { X86::SQRTPSr,         X86::SQRTPSm },
 404     { X86::SQRTPSr_Int,     X86::SQRTPSm_Int },
 405     { X86::SQRTSDr,         X86::SQRTSDm },
 406     { X86::SQRTSDr_Int,     X86::SQRTSDm_Int },
 407     { X86::SQRTSSr,         X86::SQRTSSm },
 408     { X86::SQRTSSr_Int,     X86::SQRTSSm_Int },
 409     { X86::TEST16rr,        X86::TEST16rm },
 410     { X86::TEST32rr,        X86::TEST32rm },
 411     { X86::TEST64rr,        X86::TEST64rm },
 412     { X86::TEST8rr,         X86::TEST8rm },
 413     // FIXME: TEST*rr EAX,EAX ---> CMP [mem], 0
 414     { X86::UCOMISDrr,       X86::UCOMISDrm },
 415     { X86::UCOMISSrr,       X86::UCOMISSrm }
 416   };
 417
 418   for (unsigned i = 0, e = array_lengthof(OpTbl1); i != e; ++i) {
 419     unsigned RegOp = OpTbl1[i][0];
 420     unsigned MemOp = OpTbl1[i][1];
 421     if (!RegOp2MemOpTable1.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 422       assert(false && "Duplicated entries?");
 423     unsigned AuxInfo = 1 | (1 << 4); // Index 1, folded load
 424     if (RegOp != X86::FsMOVAPDrr && RegOp != X86::FsMOVAPSrr)
 425       if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 426                                                std::make_pair(RegOp, AuxInfo))))
 427         AmbEntries.push_back(MemOp);
 428   }
 429
 430   static const unsigned OpTbl2[][2] = {
 431     { X86::ADC32rr,         X86::ADC32rm },
 432     { X86::ADC64rr,         X86::ADC64rm },
 433     { X86::ADD16rr,         X86::ADD16rm },
 434     { X86::ADD32rr,         X86::ADD32rm },
 435     { X86::ADD64rr,         X86::ADD64rm },
 436     { X86::ADD8rr,          X86::ADD8rm },
 437     { X86::ADDPDrr,         X86::ADDPDrm },
 438     { X86::ADDPSrr,         X86::ADDPSrm },
 439     { X86::ADDSDrr,         X86::ADDSDrm },
 440     { X86::ADDSSrr,         X86::ADDSSrm },
 441     { X86::ADDSUBPDrr,      X86::ADDSUBPDrm },
 442     { X86::ADDSUBPSrr,      X86::ADDSUBPSrm },
 443     { X86::AND16rr,         X86::AND16rm },
 444     { X86::AND32rr,         X86::AND32rm },
 445     { X86::AND64rr,         X86::AND64rm },
 446     { X86::AND8rr,          X86::AND8rm },
 447     { X86::ANDNPDrr,        X86::ANDNPDrm },
 448     { X86::ANDNPSrr,        X86::ANDNPSrm },
 449     { X86::ANDPDrr,         X86::ANDPDrm },
 450     { X86::ANDPSrr,         X86::ANDPSrm },
 451     { X86::CMOVA16rr,       X86::CMOVA16rm },
 452     { X86::CMOVA32rr,       X86::CMOVA32rm },
 453     { X86::CMOVA64rr,       X86::CMOVA64rm },
 454     { X86::CMOVAE16rr,      X86::CMOVAE16rm },
 455     { X86::CMOVAE32rr,      X86::CMOVAE32rm },
 456     { X86::CMOVAE64rr,      X86::CMOVAE64rm },
 457     { X86::CMOVB16rr,       X86::CMOVB16rm },
 458     { X86::CMOVB32rr,       X86::CMOVB32rm },
 459     { X86::CMOVB64rr,       X86::CMOVB64rm },
 460     { X86::CMOVBE16rr,      X86::CMOVBE16rm },
 461     { X86::CMOVBE32rr,      X86::CMOVBE32rm },
 462     { X86::CMOVBE64rr,      X86::CMOVBE64rm },
 463     { X86::CMOVE16rr,       X86::CMOVE16rm },
 464     { X86::CMOVE32rr,       X86::CMOVE32rm },
 465     { X86::CMOVE64rr,       X86::CMOVE64rm },
 466     { X86::CMOVG16rr,       X86::CMOVG16rm },
 467     { X86::CMOVG32rr,       X86::CMOVG32rm },
 468     { X86::CMOVG64rr,       X86::CMOVG64rm },
 469     { X86::CMOVGE16rr,      X86::CMOVGE16rm },
 470     { X86::CMOVGE32rr,      X86::CMOVGE32rm },
 471     { X86::CMOVGE64rr,      X86::CMOVGE64rm },
 472     { X86::CMOVL16rr,       X86::CMOVL16rm },
 473     { X86::CMOVL32rr,       X86::CMOVL32rm },
 474     { X86::CMOVL64rr,       X86::CMOVL64rm },
 475     { X86::CMOVLE16rr,      X86::CMOVLE16rm },
 476     { X86::CMOVLE32rr,      X86::CMOVLE32rm },
 477     { X86::CMOVLE64rr,      X86::CMOVLE64rm },
 478     { X86::CMOVNE16rr,      X86::CMOVNE16rm },
 479     { X86::CMOVNE32rr,      X86::CMOVNE32rm },
 480     { X86::CMOVNE64rr,      X86::CMOVNE64rm },
 481     { X86::CMOVNP16rr,      X86::CMOVNP16rm },
 482     { X86::CMOVNP32rr,      X86::CMOVNP32rm },
 483     { X86::CMOVNP64rr,      X86::CMOVNP64rm },
 484     { X86::CMOVNS16rr,      X86::CMOVNS16rm },
 485     { X86::CMOVNS32rr,      X86::CMOVNS32rm },
 486     { X86::CMOVNS64rr,      X86::CMOVNS64rm },
 487     { X86::CMOVP16rr,       X86::CMOVP16rm },
 488     { X86::CMOVP32rr,       X86::CMOVP32rm },
 489     { X86::CMOVP64rr,       X86::CMOVP64rm },
 490     { X86::CMOVS16rr,       X86::CMOVS16rm },
 491     { X86::CMOVS32rr,       X86::CMOVS32rm },
 492     { X86::CMOVS64rr,       X86::CMOVS64rm },
 493     { X86::CMPPDrri,        X86::CMPPDrmi },
 494     { X86::CMPPSrri,        X86::CMPPSrmi },
 495     { X86::CMPSDrr,         X86::CMPSDrm },
 496     { X86::CMPSSrr,         X86::CMPSSrm },
 497     { X86::DIVPDrr,         X86::DIVPDrm },
 498     { X86::DIVPSrr,         X86::DIVPSrm },
 499     { X86::DIVSDrr,         X86::DIVSDrm },
 500     { X86::DIVSSrr,         X86::DIVSSrm },
 501     { X86::FsANDNPDrr,      X86::FsANDNPDrm },
 502     { X86::FsANDNPSrr,      X86::FsANDNPSrm },
 503     { X86::FsANDPDrr,       X86::FsANDPDrm },
 504     { X86::FsANDPSrr,       X86::FsANDPSrm },
 505     { X86::FsORPDrr,        X86::FsORPDrm },
 506     { X86::FsORPSrr,        X86::FsORPSrm },
 507     { X86::FsXORPDrr,       X86::FsXORPDrm },
 508     { X86::FsXORPSrr,       X86::FsXORPSrm },
 509     { X86::HADDPDrr,        X86::HADDPDrm },
 510     { X86::HADDPSrr,        X86::HADDPSrm },
 511     { X86::HSUBPDrr,        X86::HSUBPDrm },
 512     { X86::HSUBPSrr,        X86::HSUBPSrm },
 513     { X86::IMUL16rr,        X86::IMUL16rm },
 514     { X86::IMUL32rr,        X86::IMUL32rm },
 515     { X86::IMUL64rr,        X86::IMUL64rm },
 516     { X86::MAXPDrr,         X86::MAXPDrm },
 517     { X86::MAXPDrr_Int,     X86::MAXPDrm_Int },
 518     { X86::MAXPSrr,         X86::MAXPSrm },
 519     { X86::MAXPSrr_Int,     X86::MAXPSrm_Int },
 520     { X86::MAXSDrr,         X86::MAXSDrm },
 521     { X86::MAXSDrr_Int,     X86::MAXSDrm_Int },
 522     { X86::MAXSSrr,         X86::MAXSSrm },
 523     { X86::MAXSSrr_Int,     X86::MAXSSrm_Int },
 524     { X86::MINPDrr,         X86::MINPDrm },
 525     { X86::MINPDrr_Int,     X86::MINPDrm_Int },
 526     { X86::MINPSrr,         X86::MINPSrm },
 527     { X86::MINPSrr_Int,     X86::MINPSrm_Int },
 528     { X86::MINSDrr,         X86::MINSDrm },
 529     { X86::MINSDrr_Int,     X86::MINSDrm_Int },
 530     { X86::MINSSrr,         X86::MINSSrm },
 531     { X86::MINSSrr_Int,     X86::MINSSrm_Int },
 532     { X86::MULPDrr,         X86::MULPDrm },
 533     { X86::MULPSrr,         X86::MULPSrm },
 534     { X86::MULSDrr,         X86::MULSDrm },
 535     { X86::MULSSrr,         X86::MULSSrm },
 536     { X86::OR16rr,          X86::OR16rm },
 537     { X86::OR32rr,          X86::OR32rm },
 538     { X86::OR64rr,          X86::OR64rm },
 539     { X86::OR8rr,           X86::OR8rm },
 540     { X86::ORPDrr,          X86::ORPDrm },
 541     { X86::ORPSrr,          X86::ORPSrm },
 542     { X86::PACKSSDWrr,      X86::PACKSSDWrm },
 543     { X86::PACKSSWBrr,      X86::PACKSSWBrm },
 544     { X86::PACKUSWBrr,      X86::PACKUSWBrm },
 545     { X86::PADDBrr,         X86::PADDBrm },
 546     { X86::PADDDrr,         X86::PADDDrm },
 547     { X86::PADDQrr,         X86::PADDQrm },
 548     { X86::PADDSBrr,        X86::PADDSBrm },
 549     { X86::PADDSWrr,        X86::PADDSWrm },
 550     { X86::PADDWrr,         X86::PADDWrm },
 551     { X86::PANDNrr,         X86::PANDNrm },
 552     { X86::PANDrr,          X86::PANDrm },
 553     { X86::PAVGBrr,         X86::PAVGBrm },
 554     { X86::PAVGWrr,         X86::PAVGWrm },
 555     { X86::PCMPEQBrr,       X86::PCMPEQBrm },
 556     { X86::PCMPEQDrr,       X86::PCMPEQDrm },
 557     { X86::PCMPEQWrr,       X86::PCMPEQWrm },
 558     { X86::PCMPGTBrr,       X86::PCMPGTBrm },
 559     { X86::PCMPGTDrr,       X86::PCMPGTDrm },
 560     { X86::PCMPGTWrr,       X86::PCMPGTWrm },
 561     { X86::PINSRWrri,       X86::PINSRWrmi },
 562     { X86::PMADDWDrr,       X86::PMADDWDrm },
 563     { X86::PMAXSWrr,        X86::PMAXSWrm },
 564     { X86::PMAXUBrr,        X86::PMAXUBrm },
 565     { X86::PMINSWrr,        X86::PMINSWrm },
 566     { X86::PMINUBrr,        X86::PMINUBrm },
 567     { X86::PMULHUWrr,       X86::PMULHUWrm },
 568     { X86::PMULHWrr,        X86::PMULHWrm },
 569     { X86::PMULLWrr,        X86::PMULLWrm },
 570     { X86::PMULUDQrr,       X86::PMULUDQrm },
 571     { X86::PORrr,           X86::PORrm },
 572     { X86::PSADBWrr,        X86::PSADBWrm },
 573     { X86::PSLLDrr,         X86::PSLLDrm },
 574     { X86::PSLLQrr,         X86::PSLLQrm },
 575     { X86::PSLLWrr,         X86::PSLLWrm },
 576     { X86::PSRADrr,         X86::PSRADrm },
 577     { X86::PSRAWrr,         X86::PSRAWrm },
 578     { X86::PSRLDrr,         X86::PSRLDrm },
 579     { X86::PSRLQrr,         X86::PSRLQrm },
 580     { X86::PSRLWrr,         X86::PSRLWrm },
 581     { X86::PSUBBrr,         X86::PSUBBrm },
 582     { X86::PSUBDrr,         X86::PSUBDrm },
 583     { X86::PSUBSBrr,        X86::PSUBSBrm },
 584     { X86::PSUBSWrr,        X86::PSUBSWrm },
 585     { X86::PSUBWrr,         X86::PSUBWrm },
 586     { X86::PUNPCKHBWrr,     X86::PUNPCKHBWrm },
 587     { X86::PUNPCKHDQrr,     X86::PUNPCKHDQrm },
 588     { X86::PUNPCKHQDQrr,    X86::PUNPCKHQDQrm },
 589     { X86::PUNPCKHWDrr,     X86::PUNPCKHWDrm },
 590     { X86::PUNPCKLBWrr,     X86::PUNPCKLBWrm },
 591     { X86::PUNPCKLDQrr,     X86::PUNPCKLDQrm },
 592     { X86::PUNPCKLQDQrr,    X86::PUNPCKLQDQrm },
 593     { X86::PUNPCKLWDrr,     X86::PUNPCKLWDrm },
 594     { X86::PXORrr,          X86::PXORrm },
 595     { X86::SBB32rr,         X86::SBB32rm },
 596     { X86::SBB64rr,         X86::SBB64rm },
 597     { X86::SHUFPDrri,       X86::SHUFPDrmi },
 598     { X86::SHUFPSrri,       X86::SHUFPSrmi },
 599     { X86::SUB16rr,         X86::SUB16rm },
 600     { X86::SUB32rr,         X86::SUB32rm },
 601     { X86::SUB64rr,         X86::SUB64rm },
 602     { X86::SUB8rr,          X86::SUB8rm },
 603     { X86::SUBPDrr,         X86::SUBPDrm },
 604     { X86::SUBPSrr,         X86::SUBPSrm },
 605     { X86::SUBSDrr,         X86::SUBSDrm },
 606     { X86::SUBSSrr,         X86::SUBSSrm },
 607     // FIXME: TEST*rr -> swapped operand of TEST*mr.
 608     { X86::UNPCKHPDrr,      X86::UNPCKHPDrm },
 609     { X86::UNPCKHPSrr,      X86::UNPCKHPSrm },
 610     { X86::UNPCKLPDrr,      X86::UNPCKLPDrm },
 611     { X86::UNPCKLPSrr,      X86::UNPCKLPSrm },
 612     { X86::XOR16rr,         X86::XOR16rm },
 613     { X86::XOR32rr,         X86::XOR32rm },
 614     { X86::XOR64rr,         X86::XOR64rm },
 615     { X86::XOR8rr,          X86::XOR8rm },
 616     { X86::XORPDrr,         X86::XORPDrm },
 617     { X86::XORPSrr,         X86::XORPSrm }
 618   };
 619
 620   for (unsigned i = 0, e = array_lengthof(OpTbl2); i != e; ++i) {
 621     unsigned RegOp = OpTbl2[i][0];
 622     unsigned MemOp = OpTbl2[i][1];
 623     if (!RegOp2MemOpTable2.insert(std::make_pair((unsigned*)RegOp, MemOp)))
 624       assert(false && "Duplicated entries?");
 625     unsigned AuxInfo = 2 | (1 << 4); // Index 1, folded load
 626     if (!MemOp2RegOpTable.insert(std::make_pair((unsigned*)MemOp,
 627                                                std::make_pair(RegOp, AuxInfo))))
 628       AmbEntries.push_back(MemOp);
 629   }
 630
 631   // Remove ambiguous entries.
 632   assert(AmbEntries.empty() && "Duplicated entries in unfolding maps?");
 633 }
 634
 635 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
 636                                unsigned& sourceReg,
 637                                unsigned& destReg) const {
 638   switch (MI.getOpcode()) {
 639   default:
 640     return false;
 641   case X86::MOV8rr:
 642   case X86::MOV16rr:
 643   case X86::MOV32rr:
 644   case X86::MOV64rr:
 645   case X86::MOV16to16_:
 646   case X86::MOV32to32_:
 647   case X86::MOVSSrr:
 648   case X86::MOVSDrr:
 649
 650   // FP Stack register class copies
 651   case X86::MOV_Fp3232: case X86::MOV_Fp6464: case X86::MOV_Fp8080:
 652   case X86::MOV_Fp3264: case X86::MOV_Fp3280:
 653   case X86::MOV_Fp6432: case X86::MOV_Fp8032:
 654
 655   case X86::FsMOVAPSrr:
 656   case X86::FsMOVAPDrr:
 657   case X86::MOVAPSrr:
 658   case X86::MOVAPDrr:
 659   case X86::MOVSS2PSrr:
 660   case X86::MOVSD2PDrr:
 661   case X86::MOVPS2SSrr:
 662   case X86::MOVPD2SDrr:
 663   case X86::MMX_MOVD64rr:
 664   case X86::MMX_MOVQ64rr:
 665     assert(MI.getNumOperands() >= 2 &&
 666            MI.getOperand(0).isRegister() &&
 667            MI.getOperand(1).isRegister() &&
 668            "invalid register-register move instruction");
 669     sourceReg = MI.getOperand(1).getReg();
 670     destReg = MI.getOperand(0).getReg();
 671     return true;
 672   }
 673 }
 674
 675 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
 676                                            int &FrameIndex) const {
 677   switch (MI->getOpcode()) {
 678   default: break;
 679   case X86::MOV8rm:
 680   case X86::MOV16rm:
 681   case X86::MOV16_rm:
 682   case X86::MOV32rm:
 683   case X86::MOV32_rm:
 684   case X86::MOV64rm:
 685   case X86::LD_Fp64m:
 686   case X86::MOVSSrm:
 687   case X86::MOVSDrm:
 688   case X86::MOVAPSrm:
 689   case X86::MOVAPDrm:
 690   case X86::MMX_MOVD64rm:
 691   case X86::MMX_MOVQ64rm:
 692     if (MI->getOperand(1).isFI() && MI->getOperand(2).isImm() &&
 693         MI->getOperand(3).isReg() && MI->getOperand(4).isImm() &&
 694         MI->getOperand(2).getImm() == 1 &&
 695         MI->getOperand(3).getReg() == 0 &&
 696         MI->getOperand(4).getImm() == 0) {
 697       FrameIndex = MI->getOperand(1).getIndex();
 698       return MI->getOperand(0).getReg();
 699     }
 700     break;
 701   }
 702   return 0;
 703 }
 704
 705 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
 706                                           int &FrameIndex) const {
 707   switch (MI->getOpcode()) {
 708   default: break;
 709   case X86::MOV8mr:
 710   case X86::MOV16mr:
 711   case X86::MOV16_mr:
 712   case X86::MOV32mr:
 713   case X86::MOV32_mr:
 714   case X86::MOV64mr:
 715   case X86::ST_FpP64m:
 716   case X86::MOVSSmr:
 717   case X86::MOVSDmr:
 718   case X86::MOVAPSmr:
 719   case X86::MOVAPDmr:
 720   case X86::MMX_MOVD64mr:
 721   case X86::MMX_MOVQ64mr:
 722   case X86::MMX_MOVNTQmr:
 723     if (MI->getOperand(0).isFI() && MI->getOperand(1).isImm() &&
 724         MI->getOperand(2).isReg() && MI->getOperand(3).isImm() &&
 725         MI->getOperand(1).getImm() == 1 &&
 726         MI->getOperand(2).getReg() == 0 &&
 727         MI->getOperand(3).getImm() == 0) {
 728       FrameIndex = MI->getOperand(0).getIndex();
 729       return MI->getOperand(4).getReg();
 730     }
 731     break;
 732   }
 733   return 0;
 734 }
 735
 736
 737 /// regIsPICBase - Return true if register is PIC base (i.e.g defined by
 738 /// X86::MOVPC32r.
 739 static bool regIsPICBase(unsigned BaseReg, MachineRegisterInfo &MRI) {
 740   bool isPICBase = false;
 741   for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 742          E = MRI.def_end(); I != E; ++I) {
 743     MachineInstr *DefMI = I.getOperand().getParent();
 744     if (DefMI->getOpcode() != X86::MOVPC32r)
 745       return false;
 746     assert(!isPICBase && "More than one PIC base?");
 747     isPICBase = true;
 748   }
 749   return isPICBase;
 750 }
 751
 752 /// isGVStub - Return true if the GV requires an extra load to get the
 753 /// real address.
 754 static inline bool isGVStub(GlobalValue *GV, X86TargetMachine &TM) {
 755   return TM.getSubtarget<X86Subtarget>().GVRequiresExtraLoad(GV, TM, false);
 756 }
 757
 758 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 759   switch (MI->getOpcode()) {
 760   default: break;
 761     case X86::MOV8rm:
 762     case X86::MOV16rm:
 763     case X86::MOV16_rm:
 764     case X86::MOV32rm:
 765     case X86::MOV32_rm:
 766     case X86::MOV64rm:
 767     case X86::LD_Fp64m:
 768     case X86::MOVSSrm:
 769     case X86::MOVSDrm:
 770     case X86::MOVAPSrm:
 771     case X86::MOVAPDrm:
 772     case X86::MMX_MOVD64rm:
 773     case X86::MMX_MOVQ64rm: {
 774       // Loads from constant pools are trivially rematerializable.
 775       if (MI->getOperand(1).isReg() &&
 776           MI->getOperand(2).isImm() &&
 777           MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 778           (MI->getOperand(4).isCPI() ||
 779            (MI->getOperand(4).isGlobal() &&
 780             isGVStub(MI->getOperand(4).getGlobal(), TM)))) {
 781         unsigned BaseReg = MI->getOperand(1).getReg();
 782         if (BaseReg == 0)
 783           return true;
 784         // Allow re-materialization of PIC load.
 785         MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 786         bool isPICBase = false;
 787         for (MachineRegisterInfo::def_iterator I = MRI.def_begin(BaseReg),
 788                E = MRI.def_end(); I != E; ++I) {
 789           MachineInstr *DefMI = I.getOperand().getParent();
 790           if (DefMI->getOpcode() != X86::MOVPC32r)
 791             return false;
 792           assert(!isPICBase && "More than one PIC base?");
 793           isPICBase = true;
 794         }
 795         return isPICBase;
 796       }
 797       return false;
 798     }
 799
 800      case X86::LEA32r:
 801      case X86::LEA64r: {
 802        if (MI->getOperand(1).isReg() &&
 803            MI->getOperand(2).isImm() &&
 804            MI->getOperand(3).isReg() && MI->getOperand(3).getReg() == 0 &&
 805            !MI->getOperand(4).isReg()) {
 806          // lea fi#, lea GV, etc. are all rematerializable.
 807          unsigned BaseReg = MI->getOperand(1).getReg();
 808          if (BaseReg == 0)
 809            return true;
 810          // Allow re-materialization of lea PICBase + x.
 811          MachineRegisterInfo &MRI = MI->getParent()->getParent()->getRegInfo();
 812          return regIsPICBase(BaseReg, MRI);
 813        }
 814        return false;
 815      }
 816   }
 817
 818   // All other instructions marked M_REMATERIALIZABLE are always trivially
 819   // rematerializable.
 820   return true;
 821 }
 822
 823 void X86InstrInfo::reMaterialize(MachineBasicBlock &MBB,
 824                                  MachineBasicBlock::iterator I,
 825                                  unsigned DestReg,
 826                                  const MachineInstr *Orig) const {
 827   // MOV32r0 etc. are implemented with xor which clobbers condition code.
 828   // Re-materialize them as movri instructions to avoid side effects.
 829   switch (Orig->getOpcode()) {
 830   case X86::MOV8r0:
 831     BuildMI(MBB, I, get(X86::MOV8ri), DestReg).addImm(0);
 832     break;
 833   case X86::MOV16r0:
 834     BuildMI(MBB, I, get(X86::MOV16ri), DestReg).addImm(0);
 835     break;
 836   case X86::MOV32r0:
 837     BuildMI(MBB, I, get(X86::MOV32ri), DestReg).addImm(0);
 838     break;
 839   case X86::MOV64r0:
 840     BuildMI(MBB, I, get(X86::MOV64ri32), DestReg).addImm(0);
 841     break;
 842   default: {
 843     MachineInstr *MI = Orig->clone();
 844     MI->getOperand(0).setReg(DestReg);
 845     MBB.insert(I, MI);
 846     break;
 847   }
 848   }
 849 }
 850
 851 /// isInvariantLoad - Return true if the specified instruction (which is marked
 852 /// mayLoad) is loading from a location whose value is invariant across the
 853 /// function.  For example, loading a value from the constant pool or from
 854 /// from the argument area of a function if it does not change.  This should
 855 /// only return true of *all* loads the instruction does are invariant (if it
 856 /// does multiple loads).
 857 bool X86InstrInfo::isInvariantLoad(MachineInstr *MI) const {
 858   // This code cares about loads from three cases: constant pool entries,
 859   // invariant argument slots, and global stubs.  In order to handle these cases
 860   // for all of the myriad of X86 instructions, we just scan for a CP/FI/GV
 861   // operand and base our analysis on it.  This is safe because the address of
 862   // none of these three cases is ever used as anything other than a load base
 863   // and X86 doesn't have any instructions that load from multiple places.
 864
 865   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 866     const MachineOperand &MO = MI->getOperand(i);
 867     // Loads from constant pools are trivially invariant.
 868     if (MO.isCPI())
 869       return true;
 870
 871     if (MO.isGlobal())
 872       return isGVStub(MO.getGlobal(), TM);
 873
 874     // If this is a load from an invariant stack slot, the load is a constant.
 875     if (MO.isFI()) {
 876       const MachineFrameInfo &MFI =
 877         *MI->getParent()->getParent()->getFrameInfo();
 878       int Idx = MO.getIndex();
 879       return MFI.isFixedObjectIndex(Idx) && MFI.isImmutableObjectIndex(Idx);
 880     }
 881   }
 882
 883   // All other instances of these instructions are presumed to have other
 884   // issues.
 885   return false;
 886 }
 887
 888 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 889 /// is not marked dead.
 890 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 891   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 892     MachineOperand &MO = MI->getOperand(i);
 893     if (MO.isRegister() && MO.isDef() &&
 894         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 895       return true;
 896     }
 897   }
 898   return false;
 899 }
 900
 901 /// convertToThreeAddress - This method must be implemented by targets that
 902 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 903 /// may be able to convert a two-address instruction into a true
 904 /// three-address instruction on demand.  This allows the X86 target (for
 905 /// example) to convert ADD and SHL instructions into LEA instructions if they
 906 /// would require register copies due to two-addressness.
 907 ///
 908 /// This method returns a null pointer if the transformation cannot be
 909 /// performed, otherwise it returns the new instruction.
 910 ///
 911 MachineInstr *
 912 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 913                                     MachineBasicBlock::iterator &MBBI,
 914                                     LiveVariables &LV) const {
 915   MachineInstr *MI = MBBI;
 916   // All instructions input are two-addr instructions.  Get the known operands.
 917   unsigned Dest = MI->getOperand(0).getReg();
 918   unsigned Src = MI->getOperand(1).getReg();
 919
 920   MachineInstr *NewMI = NULL;
 921   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 922   // we have better subtarget support, enable the 16-bit LEA generation here.
 923   bool DisableLEA16 = true;
 924
 925   unsigned MIOpc = MI->getOpcode();
 926   switch (MIOpc) {
 927   case X86::SHUFPSrri: {
 928     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 929     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 930
 931     unsigned A = MI->getOperand(0).getReg();
 932     unsigned B = MI->getOperand(1).getReg();
 933     unsigned C = MI->getOperand(2).getReg();
 934     unsigned M = MI->getOperand(3).getImm();
 935     if (B != C) return 0;
 936     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 937     break;
 938   }
 939   case X86::SHL64ri: {
 940     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 941     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 942     // the flags produced by a shift yet, so this is safe.
 943     unsigned Dest = MI->getOperand(0).getReg();
 944     unsigned Src = MI->getOperand(1).getReg();
 945     unsigned ShAmt = MI->getOperand(2).getImm();
 946     if (ShAmt == 0 || ShAmt >= 4) return 0;
 947
 948     NewMI = BuildMI(get(X86::LEA64r), Dest)
 949       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 950     break;
 951   }
 952   case X86::SHL32ri: {
 953     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 954     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 955     // the flags produced by a shift yet, so this is safe.
 956     unsigned Dest = MI->getOperand(0).getReg();
 957     unsigned Src = MI->getOperand(1).getReg();
 958     unsigned ShAmt = MI->getOperand(2).getImm();
 959     if (ShAmt == 0 || ShAmt >= 4) return 0;
 960
 961     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 962       X86::LEA64_32r : X86::LEA32r;
 963     NewMI = BuildMI(get(Opc), Dest)
 964       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 965     break;
 966   }
 967   case X86::SHL16ri: {
 968     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 969     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 970     // the flags produced by a shift yet, so this is safe.
 971     unsigned Dest = MI->getOperand(0).getReg();
 972     unsigned Src = MI->getOperand(1).getReg();
 973     unsigned ShAmt = MI->getOperand(2).getImm();
 974     if (ShAmt == 0 || ShAmt >= 4) return 0;
 975
 976     if (DisableLEA16) {
 977       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 978       MachineRegisterInfo &RegInfo = MFI->getParent()->getRegInfo();
 979       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 980         ? X86::LEA64_32r : X86::LEA32r;
 981       unsigned leaInReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 982       unsigned leaOutReg = RegInfo.createVirtualRegister(&X86::GR32RegClass);
 983
 984       // Build and insert into an implicit UNDEF value. This is OK because
 985       // well be shifting and then extracting the lower 16-bits.
 986       MachineInstr *Undef = BuildMI(get(X86::IMPLICIT_DEF), leaInReg);
 987
 988       MachineInstr *Ins =
 989        BuildMI(get(X86::INSERT_SUBREG),leaInReg)
 990                     .addReg(leaInReg).addReg(Src).addImm(X86::SUBREG_16BIT);
 991
 992       NewMI = BuildMI(get(Opc), leaOutReg)
 993         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 994
 995       MachineInstr *Ext =
 996         BuildMI(get(X86::EXTRACT_SUBREG), Dest)
 997          .addReg(leaOutReg).addImm(X86::SUBREG_16BIT);
 998       Ext->copyKillDeadInfo(MI);
 999
1000       MFI->insert(MBBI, Undef);
1001       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
1002       LV.instructionChanged(MI, NewMI);  // Update live variables
1003       LV.addVirtualRegisterKilled(leaInReg, NewMI);
1004       MFI->insert(MBBI, NewMI);          // Insert the new inst
1005       LV.addVirtualRegisterKilled(leaOutReg, Ext);
1006       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
1007       return Ext;
1008     } else {
1009       NewMI = BuildMI(get(X86::LEA16r), Dest)
1010         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
1011     }
1012     break;
1013   }
1014   default: {
1015     // The following opcodes also sets the condition code register(s). Only
1016     // convert them to equivalent lea if the condition code register def's
1017     // are dead!
1018     if (hasLiveCondCodeDef(MI))
1019       return 0;
1020
1021     bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1022     switch (MIOpc) {
1023     default: return 0;
1024     case X86::INC64r:
1025     case X86::INC32r: {
1026       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1027       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r
1028         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1029       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
1030       break;
1031     }
1032     case X86::INC16r:
1033     case X86::INC64_16r:
1034       if (DisableLEA16) return 0;
1035       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
1036       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
1037       break;
1038     case X86::DEC64r:
1039     case X86::DEC32r: {
1040       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1041       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r
1042         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1043       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
1044       break;
1045     }
1046     case X86::DEC16r:
1047     case X86::DEC64_16r:
1048       if (DisableLEA16) return 0;
1049       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
1050       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
1051       break;
1052     case X86::ADD64rr:
1053     case X86::ADD32rr: {
1054       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1055       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r
1056         : (is64Bit ? X86::LEA64_32r : X86::LEA32r);
1057       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
1058                         MI->getOperand(2).getReg());
1059       break;
1060     }
1061     case X86::ADD16rr:
1062       if (DisableLEA16) return 0;
1063       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1064       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
1065                         MI->getOperand(2).getReg());
1066       break;
1067     case X86::ADD64ri32:
1068     case X86::ADD64ri8:
1069       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1070       if (MI->getOperand(2).isImmediate())
1071         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
1072                              MI->getOperand(2).getImm());
1073       break;
1074     case X86::ADD32ri:
1075     case X86::ADD32ri8:
1076       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1077       if (MI->getOperand(2).isImmediate()) {
1078         unsigned Opc = is64Bit ? X86::LEA64_32r : X86::LEA32r;
1079         NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src,
1080                              MI->getOperand(2).getImm());
1081       }
1082       break;
1083     case X86::ADD16ri:
1084     case X86::ADD16ri8:
1085       if (DisableLEA16) return 0;
1086       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
1087       if (MI->getOperand(2).isImmediate())
1088         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
1089                              MI->getOperand(2).getImm());
1090       break;
1091     case X86::SHL16ri:
1092       if (DisableLEA16) return 0;
1093     case X86::SHL32ri:
1094     case X86::SHL64ri: {
1095       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
1096              "Unknown shl instruction!");
1097       unsigned ShAmt = MI->getOperand(2).getImm();
1098       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
1099         X86AddressMode AM;
1100         AM.Scale = 1 << ShAmt;
1101         AM.IndexReg = Src;
1102         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
1103           : (MIOpc == X86::SHL32ri
1104              ? (is64Bit ? X86::LEA64_32r : X86::LEA32r) : X86::LEA16r);
1105         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
1106       }
1107       break;
1108     }
1109     }
1110   }
1111   }
1112
1113   if (!NewMI) return 0;
1114
1115   NewMI->copyKillDeadInfo(MI);
1116   LV.instructionChanged(MI, NewMI);  // Update live variables
1117   MFI->insert(MBBI, NewMI);          // Insert the new inst
1118   return NewMI;
1119 }
1120
1121 /// commuteInstruction - We have a few instructions that must be hacked on to
1122 /// commute them.
1123 ///
1124 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
1125   switch (MI->getOpcode()) {
1126   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
1127   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
1128   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
1129   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
1130   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
1131   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
1132     unsigned Opc;
1133     unsigned Size;
1134     switch (MI->getOpcode()) {
1135     default: assert(0 && "Unreachable!");
1136     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
1137     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
1138     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
1139     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
1140     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
1141     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
1142     }
1143     unsigned Amt = MI->getOperand(3).getImm();
1144     unsigned A = MI->getOperand(0).getReg();
1145     unsigned B = MI->getOperand(1).getReg();
1146     unsigned C = MI->getOperand(2).getReg();
1147     bool BisKill = MI->getOperand(1).isKill();
1148     bool CisKill = MI->getOperand(2).isKill();
1149     // If machine instrs are no longer in two-address forms, update
1150     // destination register as well.
1151     if (A == B) {
1152       // Must be two address instruction!
1153       assert(MI->getDesc().getOperandConstraint(0, TOI::TIED_TO) &&
1154              "Expecting a two-address instruction!");
1155       A = C;
1156       CisKill = false;
1157     }
1158     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
1159       .addReg(B, false, false, BisKill).addImm(Size-Amt);
1160   }
1161   case X86::CMOVB16rr:
1162   case X86::CMOVB32rr:
1163   case X86::CMOVB64rr:
1164   case X86::CMOVAE16rr:
1165   case X86::CMOVAE32rr:
1166   case X86::CMOVAE64rr:
1167   case X86::CMOVE16rr:
1168   case X86::CMOVE32rr:
1169   case X86::CMOVE64rr:
1170   case X86::CMOVNE16rr:
1171   case X86::CMOVNE32rr:
1172   case X86::CMOVNE64rr:
1173   case X86::CMOVBE16rr:
1174   case X86::CMOVBE32rr:
1175   case X86::CMOVBE64rr:
1176   case X86::CMOVA16rr:
1177   case X86::CMOVA32rr:
1178   case X86::CMOVA64rr:
1179   case X86::CMOVL16rr:
1180   case X86::CMOVL32rr:
1181   case X86::CMOVL64rr:
1182   case X86::CMOVGE16rr:
1183   case X86::CMOVGE32rr:
1184   case X86::CMOVGE64rr:
1185   case X86::CMOVLE16rr:
1186   case X86::CMOVLE32rr:
1187   case X86::CMOVLE64rr:
1188   case X86::CMOVG16rr:
1189   case X86::CMOVG32rr:
1190   case X86::CMOVG64rr:
1191   case X86::CMOVS16rr:
1192   case X86::CMOVS32rr:
1193   case X86::CMOVS64rr:
1194   case X86::CMOVNS16rr:
1195   case X86::CMOVNS32rr:
1196   case X86::CMOVNS64rr:
1197   case X86::CMOVP16rr:
1198   case X86::CMOVP32rr:
1199   case X86::CMOVP64rr:
1200   case X86::CMOVNP16rr:
1201   case X86::CMOVNP32rr:
1202   case X86::CMOVNP64rr: {
1203     unsigned Opc = 0;
1204     switch (MI->getOpcode()) {
1205     default: break;
1206     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
1207     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
1208     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
1209     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
1210     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
1211     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
1212     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
1213     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
1214     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
1215     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
1216     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
1217     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
1218     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
1219     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
1220     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
1221     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
1222     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
1223     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
1224     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
1225     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
1226     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
1227     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
1228     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
1229     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
1230     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
1231     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
1232     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
1233     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
1234     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
1235     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
1236     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
1237     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
1238     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
1239     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
1240     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
1241     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
1242     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
1243     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
1244     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
1245     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
1246     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
1247     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
1248     }
1249
1250     MI->setDesc(get(Opc));
1251     // Fallthrough intended.
1252   }
1253   default:
1254     return TargetInstrInfoImpl::commuteInstruction(MI);
1255   }
1256 }
1257
1258 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
1259   switch (BrOpc) {
1260   default: return X86::COND_INVALID;
1261   case X86::JE:  return X86::COND_E;
1262   case X86::JNE: return X86::COND_NE;
1263   case X86::JL:  return X86::COND_L;
1264   case X86::JLE: return X86::COND_LE;
1265   case X86::JG:  return X86::COND_G;
1266   case X86::JGE: return X86::COND_GE;
1267   case X86::JB:  return X86::COND_B;
1268   case X86::JBE: return X86::COND_BE;
1269   case X86::JA:  return X86::COND_A;
1270   case X86::JAE: return X86::COND_AE;
1271   case X86::JS:  return X86::COND_S;
1272   case X86::JNS: return X86::COND_NS;
1273   case X86::JP:  return X86::COND_P;
1274   case X86::JNP: return X86::COND_NP;
1275   case X86::JO:  return X86::COND_O;
1276   case X86::JNO: return X86::COND_NO;
1277   }
1278 }
1279
1280 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
1281   switch (CC) {
1282   default: assert(0 && "Illegal condition code!");
1283   case X86::COND_E:  return X86::JE;
1284   case X86::COND_NE: return X86::JNE;
1285   case X86::COND_L:  return X86::JL;
1286   case X86::COND_LE: return X86::JLE;
1287   case X86::COND_G:  return X86::JG;
1288   case X86::COND_GE: return X86::JGE;
1289   case X86::COND_B:  return X86::JB;
1290   case X86::COND_BE: return X86::JBE;
1291   case X86::COND_A:  return X86::JA;
1292   case X86::COND_AE: return X86::JAE;
1293   case X86::COND_S:  return X86::JS;
1294   case X86::COND_NS: return X86::JNS;
1295   case X86::COND_P:  return X86::JP;
1296   case X86::COND_NP: return X86::JNP;
1297   case X86::COND_O:  return X86::JO;
1298   case X86::COND_NO: return X86::JNO;
1299   }
1300 }
1301
1302 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
1303 /// e.g. turning COND_E to COND_NE.
1304 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
1305   switch (CC) {
1306   default: assert(0 && "Illegal condition code!");
1307   case X86::COND_E:  return X86::COND_NE;
1308   case X86::COND_NE: return X86::COND_E;
1309   case X86::COND_L:  return X86::COND_GE;
1310   case X86::COND_LE: return X86::COND_G;
1311   case X86::COND_G:  return X86::COND_LE;
1312   case X86::COND_GE: return X86::COND_L;
1313   case X86::COND_B:  return X86::COND_AE;
1314   case X86::COND_BE: return X86::COND_A;
1315   case X86::COND_A:  return X86::COND_BE;
1316   case X86::COND_AE: return X86::COND_B;
1317   case X86::COND_S:  return X86::COND_NS;
1318   case X86::COND_NS: return X86::COND_S;
1319   case X86::COND_P:  return X86::COND_NP;
1320   case X86::COND_NP: return X86::COND_P;
1321   case X86::COND_O:  return X86::COND_NO;
1322   case X86::COND_NO: return X86::COND_O;
1323   }
1324 }
1325
1326 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
1327   const TargetInstrDesc &TID = MI->getDesc();
1328   if (!TID.isTerminator()) return false;
1329
1330   // Conditional branch is a special case.
1331   if (TID.isBranch() && !TID.isBarrier())
1332     return true;
1333   if (!TID.isPredicable())
1334     return true;
1335   return !isPredicated(MI);
1336 }
1337
1338 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
1339 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
1340                                                const X86InstrInfo &TII) {
1341   if (MI->getOpcode() == X86::FP_REG_KILL)
1342     return false;
1343   return TII.isUnpredicatedTerminator(MI);
1344 }
1345
1346 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
1347                                  MachineBasicBlock *&TBB,
1348                                  MachineBasicBlock *&FBB,
1349                                  std::vector<MachineOperand> &Cond) const {
1350   // If the block has no terminators, it just falls into the block after it.
1351   MachineBasicBlock::iterator I = MBB.end();
1352   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
1353     return false;
1354
1355   // Get the last instruction in the block.
1356   MachineInstr *LastInst = I;
1357
1358   // If there is only one terminator instruction, process it.
1359   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
1360     if (!LastInst->getDesc().isBranch())
1361       return true;
1362
1363     // If the block ends with a branch there are 3 possibilities:
1364     // it's an unconditional, conditional, or indirect branch.
1365
1366     if (LastInst->getOpcode() == X86::JMP) {
1367       TBB = LastInst->getOperand(0).getMBB();
1368       return false;
1369     }
1370     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
1371     if (BranchCode == X86::COND_INVALID)
1372       return true;  // Can't handle indirect branch.
1373
1374     // Otherwise, block ends with fall-through condbranch.
1375     TBB = LastInst->getOperand(0).getMBB();
1376     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1377     return false;
1378   }
1379
1380   // Get the instruction before it if it's a terminator.
1381   MachineInstr *SecondLastInst = I;
1382
1383   // If there are three terminators, we don't know what sort of block this is.
1384   if (SecondLastInst && I != MBB.begin() &&
1385       isBrAnalysisUnpredicatedTerminator(--I, *this))
1386     return true;
1387
1388   // If the block ends with X86::JMP and a conditional branch, handle it.
1389   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
1390   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
1391     TBB = SecondLastInst->getOperand(0).getMBB();
1392     Cond.push_back(MachineOperand::CreateImm(BranchCode));
1393     FBB = LastInst->getOperand(0).getMBB();
1394     return false;
1395   }
1396
1397   // If the block ends with two X86::JMPs, handle it.  The second one is not
1398   // executed, so remove it.
1399   if (SecondLastInst->getOpcode() == X86::JMP &&
1400       LastInst->getOpcode() == X86::JMP) {
1401     TBB = SecondLastInst->getOperand(0).getMBB();
1402     I = LastInst;
1403     I->eraseFromParent();
1404     return false;
1405   }
1406
1407   // Otherwise, can't handle this.
1408   return true;
1409 }
1410
1411 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
1412   MachineBasicBlock::iterator I = MBB.end();
1413   if (I == MBB.begin()) return 0;
1414   --I;
1415   if (I->getOpcode() != X86::JMP &&
1416       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1417     return 0;
1418
1419   // Remove the branch.
1420   I->eraseFromParent();
1421
1422   I = MBB.end();
1423
1424   if (I == MBB.begin()) return 1;
1425   --I;
1426   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
1427     return 1;
1428
1429   // Remove the branch.
1430   I->eraseFromParent();
1431   return 2;
1432 }
1433
1434 static const MachineInstrBuilder &X86InstrAddOperand(MachineInstrBuilder &MIB,
1435                                                      MachineOperand &MO) {
1436   if (MO.isRegister())
1437     MIB = MIB.addReg(MO.getReg(), MO.isDef(), MO.isImplicit(),
1438                      false, false, MO.getSubReg());
1439   else if (MO.isImmediate())
1440     MIB = MIB.addImm(MO.getImm());
1441   else if (MO.isFrameIndex())
1442     MIB = MIB.addFrameIndex(MO.getIndex());
1443   else if (MO.isGlobalAddress())
1444     MIB = MIB.addGlobalAddress(MO.getGlobal(), MO.getOffset());
1445   else if (MO.isConstantPoolIndex())
1446     MIB = MIB.addConstantPoolIndex(MO.getIndex(), MO.getOffset());
1447   else if (MO.isJumpTableIndex())
1448     MIB = MIB.addJumpTableIndex(MO.getIndex());
1449   else if (MO.isExternalSymbol())
1450     MIB = MIB.addExternalSymbol(MO.getSymbolName());
1451   else
1452     assert(0 && "Unknown operand for X86InstrAddOperand!");
1453
1454   return MIB;
1455 }
1456
1457 unsigned
1458 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
1459                            MachineBasicBlock *FBB,
1460                            const std::vector<MachineOperand> &Cond) const {
1461   // Shouldn't be a fall through.
1462   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
1463   assert((Cond.size() == 1 || Cond.size() == 0) &&
1464          "X86 branch conditions have one component!");
1465
1466   if (FBB == 0) { // One way branch.
1467     if (Cond.empty()) {
1468       // Unconditional branch?
1469       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
1470     } else {
1471       // Conditional branch.
1472       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1473       BuildMI(&MBB, get(Opc)).addMBB(TBB);
1474     }
1475     return 1;
1476   }
1477
1478   // Two-way Conditional branch.
1479   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
1480   BuildMI(&MBB, get(Opc)).addMBB(TBB);
1481   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
1482   return 2;
1483 }
1484
1485 void X86InstrInfo::copyRegToReg(MachineBasicBlock &MBB,
1486                                 MachineBasicBlock::iterator MI,
1487                                 unsigned DestReg, unsigned SrcReg,
1488                                 const TargetRegisterClass *DestRC,
1489                                 const TargetRegisterClass *SrcRC) const {
1490   if (DestRC == SrcRC) {
1491     unsigned Opc;
1492     if (DestRC == &X86::GR64RegClass) {
1493       Opc = X86::MOV64rr;
1494     } else if (DestRC == &X86::GR32RegClass) {
1495       Opc = X86::MOV32rr;
1496     } else if (DestRC == &X86::GR16RegClass) {
1497       Opc = X86::MOV16rr;
1498     } else if (DestRC == &X86::GR8RegClass) {
1499       Opc = X86::MOV8rr;
1500     } else if (DestRC == &X86::GR32_RegClass) {
1501       Opc = X86::MOV32_rr;
1502     } else if (DestRC == &X86::GR16_RegClass) {
1503       Opc = X86::MOV16_rr;
1504     } else if (DestRC == &X86::RFP32RegClass) {
1505       Opc = X86::MOV_Fp3232;
1506     } else if (DestRC == &X86::RFP64RegClass || DestRC == &X86::RSTRegClass) {
1507       Opc = X86::MOV_Fp6464;
1508     } else if (DestRC == &X86::RFP80RegClass) {
1509       Opc = X86::MOV_Fp8080;
1510     } else if (DestRC == &X86::FR32RegClass) {
1511       Opc = X86::FsMOVAPSrr;
1512     } else if (DestRC == &X86::FR64RegClass) {
1513       Opc = X86::FsMOVAPDrr;
1514     } else if (DestRC == &X86::VR128RegClass) {
1515       Opc = X86::MOVAPSrr;
1516     } else if (DestRC == &X86::VR64RegClass) {
1517       Opc = X86::MMX_MOVQ64rr;
1518     } else {
1519       assert(0 && "Unknown regclass");
1520       abort();
1521     }
1522     BuildMI(MBB, MI, get(Opc), DestReg).addReg(SrcReg);
1523     return;
1524   }
1525
1526   // Moving EFLAGS to / from another register requires a push and a pop.
1527   if (SrcRC == &X86::CCRRegClass) {
1528     assert(SrcReg == X86::EFLAGS);
1529     if (DestRC == &X86::GR64RegClass) {
1530       BuildMI(MBB, MI, get(X86::PUSHFQ));
1531       BuildMI(MBB, MI, get(X86::POP64r), DestReg);
1532       return;
1533     } else if (DestRC == &X86::GR32RegClass) {
1534       BuildMI(MBB, MI, get(X86::PUSHFD));
1535       BuildMI(MBB, MI, get(X86::POP32r), DestReg);
1536       return;
1537     }
1538   } else if (DestRC == &X86::CCRRegClass) {
1539     assert(DestReg == X86::EFLAGS);
1540     if (SrcRC == &X86::GR64RegClass) {
1541       BuildMI(MBB, MI, get(X86::PUSH64r)).addReg(SrcReg);
1542       BuildMI(MBB, MI, get(X86::POPFQ));
1543       return;
1544     } else if (SrcRC == &X86::GR32RegClass) {
1545       BuildMI(MBB, MI, get(X86::PUSH32r)).addReg(SrcReg);
1546       BuildMI(MBB, MI, get(X86::POPFD));
1547       return;
1548     }
1549   }
1550
1551   // Moving from ST(0) turns into FpGET_ST0_32 etc.
1552   if (SrcRC == &X86::RSTRegClass) {
1553     // Copying from ST(0)/ST(1).
1554     assert((SrcReg == X86::ST0 || SrcReg == X86::ST1) &&
1555            "Can only copy from ST(0)/ST(1) right now");
1556     bool isST0 = SrcReg == X86::ST0;
1557     unsigned Opc;
1558     if (DestRC == &X86::RFP32RegClass)
1559       Opc = isST0 ? X86::FpGET_ST0_32 : X86::FpGET_ST1_32;
1560     else if (DestRC == &X86::RFP64RegClass)
1561       Opc = isST0 ? X86::FpGET_ST0_64 : X86::FpGET_ST1_64;
1562     else {
1563       assert(DestRC == &X86::RFP80RegClass);
1564       Opc = isST0 ? X86::FpGET_ST0_80 : X86::FpGET_ST1_80;
1565     }
1566     BuildMI(MBB, MI, get(Opc), DestReg);
1567     return;
1568   }
1569
1570   // Moving to ST(0) turns into FpSET_ST0_32 etc.
1571   if (DestRC == &X86::RSTRegClass) {
1572     // Copying to ST(0).  FIXME: handle ST(1) also
1573     assert(DestReg == X86::ST0 && "Can only copy to TOS right now");
1574     unsigned Opc;
1575     if (SrcRC == &X86::RFP32RegClass)
1576       Opc = X86::FpSET_ST0_32;
1577     else if (SrcRC == &X86::RFP64RegClass)
1578       Opc = X86::FpSET_ST0_64;
1579     else {
1580       assert(SrcRC == &X86::RFP80RegClass);
1581       Opc = X86::FpSET_ST0_80;
1582     }
1583     BuildMI(MBB, MI, get(Opc)).addReg(SrcReg);
1584     return;
1585   }
1586
1587   assert(0 && "Not yet supported!");
1588   abort();
1589 }
1590
1591 static unsigned getStoreRegOpcode(const TargetRegisterClass *RC,
1592                                   unsigned StackAlign) {
1593   unsigned Opc = 0;
1594   if (RC == &X86::GR64RegClass) {
1595     Opc = X86::MOV64mr;
1596   } else if (RC == &X86::GR32RegClass) {
1597     Opc = X86::MOV32mr;
1598   } else if (RC == &X86::GR16RegClass) {
1599     Opc = X86::MOV16mr;
1600   } else if (RC == &X86::GR8RegClass) {
1601     Opc = X86::MOV8mr;
1602   } else if (RC == &X86::GR32_RegClass) {
1603     Opc = X86::MOV32_mr;
1604   } else if (RC == &X86::GR16_RegClass) {
1605     Opc = X86::MOV16_mr;
1606   } else if (RC == &X86::RFP80RegClass) {
1607     Opc = X86::ST_FpP80m;   // pops
1608   } else if (RC == &X86::RFP64RegClass) {
1609     Opc = X86::ST_Fp64m;
1610   } else if (RC == &X86::RFP32RegClass) {
1611     Opc = X86::ST_Fp32m;
1612   } else if (RC == &X86::FR32RegClass) {
1613     Opc = X86::MOVSSmr;
1614   } else if (RC == &X86::FR64RegClass) {
1615     Opc = X86::MOVSDmr;
1616   } else if (RC == &X86::VR128RegClass) {
1617     // FIXME: Use movaps once we are capable of selectively
1618     // aligning functions that spill SSE registers on 16-byte boundaries.
1619     Opc = StackAlign >= 16 ? X86::MOVAPSmr : X86::MOVUPSmr;
1620   } else if (RC == &X86::VR64RegClass) {
1621     Opc = X86::MMX_MOVQ64mr;
1622   } else {
1623     assert(0 && "Unknown regclass");
1624     abort();
1625   }
1626
1627   return Opc;
1628 }
1629
1630 void X86InstrInfo::storeRegToStackSlot(MachineBasicBlock &MBB,
1631                                        MachineBasicBlock::iterator MI,
1632                                        unsigned SrcReg, bool isKill, int FrameIdx,
1633                                        const TargetRegisterClass *RC) const {
1634   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1635   addFrameReference(BuildMI(MBB, MI, get(Opc)), FrameIdx)
1636     .addReg(SrcReg, false, false, isKill);
1637 }
1638
1639 void X86InstrInfo::storeRegToAddr(MachineFunction &MF, unsigned SrcReg,
1640                                   bool isKill,
1641                                   SmallVectorImpl<MachineOperand> &Addr,
1642                                   const TargetRegisterClass *RC,
1643                                   SmallVectorImpl<MachineInstr*> &NewMIs) const {
1644   unsigned Opc = getStoreRegOpcode(RC, RI.getStackAlignment());
1645   MachineInstrBuilder MIB = BuildMI(get(Opc));
1646   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1647     MIB = X86InstrAddOperand(MIB, Addr[i]);
1648   MIB.addReg(SrcReg, false, false, isKill);
1649   NewMIs.push_back(MIB);
1650 }
1651
1652 static unsigned getLoadRegOpcode(const TargetRegisterClass *RC,
1653                                  unsigned StackAlign) {
1654   unsigned Opc = 0;
1655   if (RC == &X86::GR64RegClass) {
1656     Opc = X86::MOV64rm;
1657   } else if (RC == &X86::GR32RegClass) {
1658     Opc = X86::MOV32rm;
1659   } else if (RC == &X86::GR16RegClass) {
1660     Opc = X86::MOV16rm;
1661   } else if (RC == &X86::GR8RegClass) {
1662     Opc = X86::MOV8rm;
1663   } else if (RC == &X86::GR32_RegClass) {
1664     Opc = X86::MOV32_rm;
1665   } else if (RC == &X86::GR16_RegClass) {
1666     Opc = X86::MOV16_rm;
1667   } else if (RC == &X86::RFP80RegClass) {
1668     Opc = X86::LD_Fp80m;
1669   } else if (RC == &X86::RFP64RegClass) {
1670     Opc = X86::LD_Fp64m;
1671   } else if (RC == &X86::RFP32RegClass) {
1672     Opc = X86::LD_Fp32m;
1673   } else if (RC == &X86::FR32RegClass) {
1674     Opc = X86::MOVSSrm;
1675   } else if (RC == &X86::FR64RegClass) {
1676     Opc = X86::MOVSDrm;
1677   } else if (RC == &X86::VR128RegClass) {
1678     // FIXME: Use movaps once we are capable of selectively
1679     // aligning functions that spill SSE registers on 16-byte boundaries.
1680     Opc = StackAlign >= 16 ? X86::MOVAPSrm : X86::MOVUPSrm;
1681   } else if (RC == &X86::VR64RegClass) {
1682     Opc = X86::MMX_MOVQ64rm;
1683   } else {
1684     assert(0 && "Unknown regclass");
1685     abort();
1686   }
1687
1688   return Opc;
1689 }
1690
1691 void X86InstrInfo::loadRegFromStackSlot(MachineBasicBlock &MBB,
1692                                            MachineBasicBlock::iterator MI,
1693                                            unsigned DestReg, int FrameIdx,
1694                                            const TargetRegisterClass *RC) const{
1695   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1696   addFrameReference(BuildMI(MBB, MI, get(Opc), DestReg), FrameIdx);
1697 }
1698
1699 void X86InstrInfo::loadRegFromAddr(MachineFunction &MF, unsigned DestReg,
1700                                       SmallVectorImpl<MachineOperand> &Addr,
1701                                       const TargetRegisterClass *RC,
1702                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
1703   unsigned Opc = getLoadRegOpcode(RC, RI.getStackAlignment());
1704   MachineInstrBuilder MIB = BuildMI(get(Opc), DestReg);
1705   for (unsigned i = 0, e = Addr.size(); i != e; ++i)
1706     MIB = X86InstrAddOperand(MIB, Addr[i]);
1707   NewMIs.push_back(MIB);
1708 }
1709
1710 bool X86InstrInfo::spillCalleeSavedRegisters(MachineBasicBlock &MBB,
1711                                                 MachineBasicBlock::iterator MI,
1712                                 const std::vector<CalleeSavedInfo> &CSI) const {
1713   if (CSI.empty())
1714     return false;
1715
1716   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1717   unsigned SlotSize = is64Bit ? 8 : 4;
1718
1719   MachineFunction &MF = *MBB.getParent();
1720   X86MachineFunctionInfo *X86FI = MF.getInfo<X86MachineFunctionInfo>();
1721   X86FI->setCalleeSavedFrameSize(CSI.size() * SlotSize);
1722
1723   unsigned Opc = is64Bit ? X86::PUSH64r : X86::PUSH32r;
1724   for (unsigned i = CSI.size(); i != 0; --i) {
1725     unsigned Reg = CSI[i-1].getReg();
1726     // Add the callee-saved register as live-in. It's killed at the spill.
1727     MBB.addLiveIn(Reg);
1728     BuildMI(MBB, MI, get(Opc)).addReg(Reg);
1729   }
1730   return true;
1731 }
1732
1733 bool X86InstrInfo::restoreCalleeSavedRegisters(MachineBasicBlock &MBB,
1734                                                  MachineBasicBlock::iterator MI,
1735                                 const std::vector<CalleeSavedInfo> &CSI) const {
1736   if (CSI.empty())
1737     return false;
1738
1739   bool is64Bit = TM.getSubtarget<X86Subtarget>().is64Bit();
1740
1741   unsigned Opc = is64Bit ? X86::POP64r : X86::POP32r;
1742   for (unsigned i = 0, e = CSI.size(); i != e; ++i) {
1743     unsigned Reg = CSI[i].getReg();
1744     BuildMI(MBB, MI, get(Opc), Reg);
1745   }
1746   return true;
1747 }
1748
1749 static MachineInstr *FuseTwoAddrInst(unsigned Opcode,
1750                                      SmallVector<MachineOperand,4> &MOs,
1751                                  MachineInstr *MI, const TargetInstrInfo &TII) {
1752   // Create the base instruction with the memory operand as the first part.
1753   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1754   MachineInstrBuilder MIB(NewMI);
1755   unsigned NumAddrOps = MOs.size();
1756   for (unsigned i = 0; i != NumAddrOps; ++i)
1757     MIB = X86InstrAddOperand(MIB, MOs[i]);
1758   if (NumAddrOps < 4)  // FrameIndex only
1759     MIB.addImm(1).addReg(0).addImm(0);
1760
1761   // Loop over the rest of the ri operands, converting them over.
1762   unsigned NumOps = MI->getDesc().getNumOperands()-2;
1763   for (unsigned i = 0; i != NumOps; ++i) {
1764     MachineOperand &MO = MI->getOperand(i+2);
1765     MIB = X86InstrAddOperand(MIB, MO);
1766   }
1767   for (unsigned i = NumOps+2, e = MI->getNumOperands(); i != e; ++i) {
1768     MachineOperand &MO = MI->getOperand(i);
1769     MIB = X86InstrAddOperand(MIB, MO);
1770   }
1771   return MIB;
1772 }
1773
1774 static MachineInstr *FuseInst(unsigned Opcode, unsigned OpNo,
1775                               SmallVector<MachineOperand,4> &MOs,
1776                               MachineInstr *MI, const TargetInstrInfo &TII) {
1777   MachineInstr *NewMI = new MachineInstr(TII.get(Opcode), true);
1778   MachineInstrBuilder MIB(NewMI);
1779
1780   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
1781     MachineOperand &MO = MI->getOperand(i);
1782     if (i == OpNo) {
1783       assert(MO.isRegister() && "Expected to fold into reg operand!");
1784       unsigned NumAddrOps = MOs.size();
1785       for (unsigned i = 0; i != NumAddrOps; ++i)
1786         MIB = X86InstrAddOperand(MIB, MOs[i]);
1787       if (NumAddrOps < 4)  // FrameIndex only
1788         MIB.addImm(1).addReg(0).addImm(0);
1789     } else {
1790       MIB = X86InstrAddOperand(MIB, MO);
1791     }
1792   }
1793   return MIB;
1794 }
1795
1796 static MachineInstr *MakeM0Inst(const TargetInstrInfo &TII, unsigned Opcode,
1797                                 SmallVector<MachineOperand,4> &MOs,
1798                                 MachineInstr *MI) {
1799   MachineInstrBuilder MIB = BuildMI(TII.get(Opcode));
1800
1801   unsigned NumAddrOps = MOs.size();
1802   for (unsigned i = 0; i != NumAddrOps; ++i)
1803     MIB = X86InstrAddOperand(MIB, MOs[i]);
1804   if (NumAddrOps < 4)  // FrameIndex only
1805     MIB.addImm(1).addReg(0).addImm(0);
1806   return MIB.addImm(0);
1807 }
1808
1809 MachineInstr*
1810 X86InstrInfo::foldMemoryOperand(MachineInstr *MI, unsigned i,
1811                                 SmallVector<MachineOperand,4> &MOs) const {
1812   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
1813   bool isTwoAddrFold = false;
1814   unsigned NumOps = MI->getDesc().getNumOperands();
1815   bool isTwoAddr = NumOps > 1 &&
1816     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1817
1818   MachineInstr *NewMI = NULL;
1819   // Folding a memory location into the two-address part of a two-address
1820   // instruction is different than folding it other places.  It requires
1821   // replacing the *two* registers with the memory location.
1822   if (isTwoAddr && NumOps >= 2 && i < 2 &&
1823       MI->getOperand(0).isRegister() &&
1824       MI->getOperand(1).isRegister() &&
1825       MI->getOperand(0).getReg() == MI->getOperand(1).getReg()) {
1826     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
1827     isTwoAddrFold = true;
1828   } else if (i == 0) { // If operand 0
1829     if (MI->getOpcode() == X86::MOV16r0)
1830       NewMI = MakeM0Inst(*this, X86::MOV16mi, MOs, MI);
1831     else if (MI->getOpcode() == X86::MOV32r0)
1832       NewMI = MakeM0Inst(*this, X86::MOV32mi, MOs, MI);
1833     else if (MI->getOpcode() == X86::MOV64r0)
1834       NewMI = MakeM0Inst(*this, X86::MOV64mi32, MOs, MI);
1835     else if (MI->getOpcode() == X86::MOV8r0)
1836       NewMI = MakeM0Inst(*this, X86::MOV8mi, MOs, MI);
1837     if (NewMI) {
1838       NewMI->copyKillDeadInfo(MI);
1839       return NewMI;
1840     }
1841
1842     OpcodeTablePtr = &RegOp2MemOpTable0;
1843   } else if (i == 1) {
1844     OpcodeTablePtr = &RegOp2MemOpTable1;
1845   } else if (i == 2) {
1846     OpcodeTablePtr = &RegOp2MemOpTable2;
1847   }
1848
1849   // If table selected...
1850   if (OpcodeTablePtr) {
1851     // Find the Opcode to fuse
1852     DenseMap<unsigned*, unsigned>::iterator I =
1853       OpcodeTablePtr->find((unsigned*)MI->getOpcode());
1854     if (I != OpcodeTablePtr->end()) {
1855       if (isTwoAddrFold)
1856         NewMI = FuseTwoAddrInst(I->second, MOs, MI, *this);
1857       else
1858         NewMI = FuseInst(I->second, i, MOs, MI, *this);
1859       NewMI->copyKillDeadInfo(MI);
1860       return NewMI;
1861     }
1862   }
1863
1864   // No fusion
1865   if (PrintFailedFusing)
1866     cerr << "We failed to fuse operand " << i << *MI;
1867   return NULL;
1868 }
1869
1870
1871 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1872                                               MachineInstr *MI,
1873                                               SmallVectorImpl<unsigned> &Ops,
1874                                               int FrameIndex) const {
1875   // Check switch flag
1876   if (NoFusing) return NULL;
1877
1878   const MachineFrameInfo *MFI = MF.getFrameInfo();
1879   unsigned Alignment = MFI->getObjectAlignment(FrameIndex);
1880   // FIXME: Move alignment requirement into tables?
1881   if (Alignment < 16) {
1882     switch (MI->getOpcode()) {
1883     default: break;
1884     // Not always safe to fold movsd into these instructions since their load
1885     // folding variants expects the address to be 16 byte aligned.
1886     case X86::FsANDNPDrr:
1887     case X86::FsANDNPSrr:
1888     case X86::FsANDPDrr:
1889     case X86::FsANDPSrr:
1890     case X86::FsORPDrr:
1891     case X86::FsORPSrr:
1892     case X86::FsXORPDrr:
1893     case X86::FsXORPSrr:
1894       return NULL;
1895     }
1896   }
1897
1898   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1899     unsigned NewOpc = 0;
1900     switch (MI->getOpcode()) {
1901     default: return NULL;
1902     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1903     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1904     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1905     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1906     }
1907     // Change to CMPXXri r, 0 first.
1908     MI->setDesc(get(NewOpc));
1909     MI->getOperand(1).ChangeToImmediate(0);
1910   } else if (Ops.size() != 1)
1911     return NULL;
1912
1913   SmallVector<MachineOperand,4> MOs;
1914   MOs.push_back(MachineOperand::CreateFI(FrameIndex));
1915   return foldMemoryOperand(MI, Ops[0], MOs);
1916 }
1917
1918 MachineInstr* X86InstrInfo::foldMemoryOperand(MachineFunction &MF,
1919                                               MachineInstr *MI,
1920                                               SmallVectorImpl<unsigned> &Ops,
1921                                               MachineInstr *LoadMI) const {
1922   // Check switch flag
1923   if (NoFusing) return NULL;
1924
1925   unsigned Alignment = 0;
1926   for (unsigned i = 0, e = LoadMI->getNumMemOperands(); i != e; ++i) {
1927     const MemOperand &MRO = LoadMI->getMemOperand(i);
1928     unsigned Align = MRO.getAlignment();
1929     if (Align > Alignment)
1930       Alignment = Align;
1931   }
1932
1933   // FIXME: Move alignment requirement into tables?
1934   if (Alignment < 16) {
1935     switch (MI->getOpcode()) {
1936     default: break;
1937     // Not always safe to fold movsd into these instructions since their load
1938     // folding variants expects the address to be 16 byte aligned.
1939     case X86::FsANDNPDrr:
1940     case X86::FsANDNPSrr:
1941     case X86::FsANDPDrr:
1942     case X86::FsANDPSrr:
1943     case X86::FsORPDrr:
1944     case X86::FsORPSrr:
1945     case X86::FsXORPDrr:
1946     case X86::FsXORPSrr:
1947       return NULL;
1948     }
1949   }
1950
1951   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1952     unsigned NewOpc = 0;
1953     switch (MI->getOpcode()) {
1954     default: return NULL;
1955     case X86::TEST8rr:  NewOpc = X86::CMP8ri; break;
1956     case X86::TEST16rr: NewOpc = X86::CMP16ri; break;
1957     case X86::TEST32rr: NewOpc = X86::CMP32ri; break;
1958     case X86::TEST64rr: NewOpc = X86::CMP64ri32; break;
1959     }
1960     // Change to CMPXXri r, 0 first.
1961     MI->setDesc(get(NewOpc));
1962     MI->getOperand(1).ChangeToImmediate(0);
1963   } else if (Ops.size() != 1)
1964     return NULL;
1965
1966   SmallVector<MachineOperand,4> MOs;
1967   unsigned NumOps = LoadMI->getDesc().getNumOperands();
1968   for (unsigned i = NumOps - 4; i != NumOps; ++i)
1969     MOs.push_back(LoadMI->getOperand(i));
1970   return foldMemoryOperand(MI, Ops[0], MOs);
1971 }
1972
1973
1974 bool X86InstrInfo::canFoldMemoryOperand(MachineInstr *MI,
1975                                         SmallVectorImpl<unsigned> &Ops) const {
1976   // Check switch flag
1977   if (NoFusing) return 0;
1978
1979   if (Ops.size() == 2 && Ops[0] == 0 && Ops[1] == 1) {
1980     switch (MI->getOpcode()) {
1981     default: return false;
1982     case X86::TEST8rr:
1983     case X86::TEST16rr:
1984     case X86::TEST32rr:
1985     case X86::TEST64rr:
1986       return true;
1987     }
1988   }
1989
1990   if (Ops.size() != 1)
1991     return false;
1992
1993   unsigned OpNum = Ops[0];
1994   unsigned Opc = MI->getOpcode();
1995   unsigned NumOps = MI->getDesc().getNumOperands();
1996   bool isTwoAddr = NumOps > 1 &&
1997     MI->getDesc().getOperandConstraint(1, TOI::TIED_TO) != -1;
1998
1999   // Folding a memory location into the two-address part of a two-address
2000   // instruction is different than folding it other places.  It requires
2001   // replacing the *two* registers with the memory location.
2002   const DenseMap<unsigned*, unsigned> *OpcodeTablePtr = NULL;
2003   if (isTwoAddr && NumOps >= 2 && OpNum < 2) {
2004     OpcodeTablePtr = &RegOp2MemOpTable2Addr;
2005   } else if (OpNum == 0) { // If operand 0
2006     switch (Opc) {
2007     case X86::MOV16r0:
2008     case X86::MOV32r0:
2009     case X86::MOV64r0:
2010     case X86::MOV8r0:
2011       return true;
2012     default: break;
2013     }
2014     OpcodeTablePtr = &RegOp2MemOpTable0;
2015   } else if (OpNum == 1) {
2016     OpcodeTablePtr = &RegOp2MemOpTable1;
2017   } else if (OpNum == 2) {
2018     OpcodeTablePtr = &RegOp2MemOpTable2;
2019   }
2020
2021   if (OpcodeTablePtr) {
2022     // Find the Opcode to fuse
2023     DenseMap<unsigned*, unsigned>::iterator I =
2024       OpcodeTablePtr->find((unsigned*)Opc);
2025     if (I != OpcodeTablePtr->end())
2026       return true;
2027   }
2028   return false;
2029 }
2030
2031 bool X86InstrInfo::unfoldMemoryOperand(MachineFunction &MF, MachineInstr *MI,
2032                                 unsigned Reg, bool UnfoldLoad, bool UnfoldStore,
2033                                  SmallVectorImpl<MachineInstr*> &NewMIs) const {
2034   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2035     MemOp2RegOpTable.find((unsigned*)MI->getOpcode());
2036   if (I == MemOp2RegOpTable.end())
2037     return false;
2038   unsigned Opc = I->second.first;
2039   unsigned Index = I->second.second & 0xf;
2040   bool FoldedLoad = I->second.second & (1 << 4);
2041   bool FoldedStore = I->second.second & (1 << 5);
2042   if (UnfoldLoad && !FoldedLoad)
2043     return false;
2044   UnfoldLoad &= FoldedLoad;
2045   if (UnfoldStore && !FoldedStore)
2046     return false;
2047   UnfoldStore &= FoldedStore;
2048
2049   const TargetInstrDesc &TID = get(Opc);
2050   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2051   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2052     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2053   SmallVector<MachineOperand,4> AddrOps;
2054   SmallVector<MachineOperand,2> BeforeOps;
2055   SmallVector<MachineOperand,2> AfterOps;
2056   SmallVector<MachineOperand,4> ImpOps;
2057   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
2058     MachineOperand &Op = MI->getOperand(i);
2059     if (i >= Index && i < Index+4)
2060       AddrOps.push_back(Op);
2061     else if (Op.isRegister() && Op.isImplicit())
2062       ImpOps.push_back(Op);
2063     else if (i < Index)
2064       BeforeOps.push_back(Op);
2065     else if (i > Index)
2066       AfterOps.push_back(Op);
2067   }
2068
2069   // Emit the load instruction.
2070   if (UnfoldLoad) {
2071     loadRegFromAddr(MF, Reg, AddrOps, RC, NewMIs);
2072     if (UnfoldStore) {
2073       // Address operands cannot be marked isKill.
2074       for (unsigned i = 1; i != 5; ++i) {
2075         MachineOperand &MO = NewMIs[0]->getOperand(i);
2076         if (MO.isRegister())
2077           MO.setIsKill(false);
2078       }
2079     }
2080   }
2081
2082   // Emit the data processing instruction.
2083   MachineInstr *DataMI = new MachineInstr(TID, true);
2084   MachineInstrBuilder MIB(DataMI);
2085
2086   if (FoldedStore)
2087     MIB.addReg(Reg, true);
2088   for (unsigned i = 0, e = BeforeOps.size(); i != e; ++i)
2089     MIB = X86InstrAddOperand(MIB, BeforeOps[i]);
2090   if (FoldedLoad)
2091     MIB.addReg(Reg);
2092   for (unsigned i = 0, e = AfterOps.size(); i != e; ++i)
2093     MIB = X86InstrAddOperand(MIB, AfterOps[i]);
2094   for (unsigned i = 0, e = ImpOps.size(); i != e; ++i) {
2095     MachineOperand &MO = ImpOps[i];
2096     MIB.addReg(MO.getReg(), MO.isDef(), true, MO.isKill(), MO.isDead());
2097   }
2098   // Change CMP32ri r, 0 back to TEST32rr r, r, etc.
2099   unsigned NewOpc = 0;
2100   switch (DataMI->getOpcode()) {
2101   default: break;
2102   case X86::CMP64ri32:
2103   case X86::CMP32ri:
2104   case X86::CMP16ri:
2105   case X86::CMP8ri: {
2106     MachineOperand &MO0 = DataMI->getOperand(0);
2107     MachineOperand &MO1 = DataMI->getOperand(1);
2108     if (MO1.getImm() == 0) {
2109       switch (DataMI->getOpcode()) {
2110       default: break;
2111       case X86::CMP64ri32: NewOpc = X86::TEST64rr; break;
2112       case X86::CMP32ri:   NewOpc = X86::TEST32rr; break;
2113       case X86::CMP16ri:   NewOpc = X86::TEST16rr; break;
2114       case X86::CMP8ri:    NewOpc = X86::TEST8rr; break;
2115       }
2116       DataMI->setDesc(get(NewOpc));
2117       MO1.ChangeToRegister(MO0.getReg(), false);
2118     }
2119   }
2120   }
2121   NewMIs.push_back(DataMI);
2122
2123   // Emit the store instruction.
2124   if (UnfoldStore) {
2125     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2126     const TargetRegisterClass *DstRC = DstTOI.isLookupPtrRegClass()
2127       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2128     storeRegToAddr(MF, Reg, true, AddrOps, DstRC, NewMIs);
2129   }
2130
2131   return true;
2132 }
2133
2134 bool
2135 X86InstrInfo::unfoldMemoryOperand(SelectionDAG &DAG, SDNode *N,
2136                                      SmallVectorImpl<SDNode*> &NewNodes) const {
2137   if (!N->isTargetOpcode())
2138     return false;
2139
2140   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2141     MemOp2RegOpTable.find((unsigned*)N->getTargetOpcode());
2142   if (I == MemOp2RegOpTable.end())
2143     return false;
2144   unsigned Opc = I->second.first;
2145   unsigned Index = I->second.second & 0xf;
2146   bool FoldedLoad = I->second.second & (1 << 4);
2147   bool FoldedStore = I->second.second & (1 << 5);
2148   const TargetInstrDesc &TID = get(Opc);
2149   const TargetOperandInfo &TOI = TID.OpInfo[Index];
2150   const TargetRegisterClass *RC = TOI.isLookupPtrRegClass()
2151     ? getPointerRegClass() : RI.getRegClass(TOI.RegClass);
2152   std::vector<SDOperand> AddrOps;
2153   std::vector<SDOperand> BeforeOps;
2154   std::vector<SDOperand> AfterOps;
2155   unsigned NumOps = N->getNumOperands();
2156   for (unsigned i = 0; i != NumOps-1; ++i) {
2157     SDOperand Op = N->getOperand(i);
2158     if (i >= Index && i < Index+4)
2159       AddrOps.push_back(Op);
2160     else if (i < Index)
2161       BeforeOps.push_back(Op);
2162     else if (i > Index)
2163       AfterOps.push_back(Op);
2164   }
2165   SDOperand Chain = N->getOperand(NumOps-1);
2166   AddrOps.push_back(Chain);
2167
2168   // Emit the load instruction.
2169   SDNode *Load = 0;
2170   if (FoldedLoad) {
2171     MVT::ValueType VT = *RC->vt_begin();
2172     Load = DAG.getTargetNode(getLoadRegOpcode(RC, RI.getStackAlignment()), VT,
2173                              MVT::Other, &AddrOps[0], AddrOps.size());
2174     NewNodes.push_back(Load);
2175   }
2176
2177   // Emit the data processing instruction.
2178   std::vector<MVT::ValueType> VTs;
2179   const TargetRegisterClass *DstRC = 0;
2180   if (TID.getNumDefs() > 0) {
2181     const TargetOperandInfo &DstTOI = TID.OpInfo[0];
2182     DstRC = DstTOI.isLookupPtrRegClass()
2183       ? getPointerRegClass() : RI.getRegClass(DstTOI.RegClass);
2184     VTs.push_back(*DstRC->vt_begin());
2185   }
2186   for (unsigned i = 0, e = N->getNumValues(); i != e; ++i) {
2187     MVT::ValueType VT = N->getValueType(i);
2188     if (VT != MVT::Other && i >= (unsigned)TID.getNumDefs())
2189       VTs.push_back(VT);
2190   }
2191   if (Load)
2192     BeforeOps.push_back(SDOperand(Load, 0));
2193   std::copy(AfterOps.begin(), AfterOps.end(), std::back_inserter(BeforeOps));
2194   SDNode *NewNode= DAG.getTargetNode(Opc, VTs, &BeforeOps[0], BeforeOps.size());
2195   NewNodes.push_back(NewNode);
2196
2197   // Emit the store instruction.
2198   if (FoldedStore) {
2199     AddrOps.pop_back();
2200     AddrOps.push_back(SDOperand(NewNode, 0));
2201     AddrOps.push_back(Chain);
2202     SDNode *Store = DAG.getTargetNode(getStoreRegOpcode(DstRC, RI.getStackAlignment()),
2203                                       MVT::Other, &AddrOps[0], AddrOps.size());
2204     NewNodes.push_back(Store);
2205   }
2206
2207   return true;
2208 }
2209
2210 unsigned X86InstrInfo::getOpcodeAfterMemoryUnfold(unsigned Opc,
2211                                       bool UnfoldLoad, bool UnfoldStore) const {
2212   DenseMap<unsigned*, std::pair<unsigned,unsigned> >::iterator I =
2213     MemOp2RegOpTable.find((unsigned*)Opc);
2214   if (I == MemOp2RegOpTable.end())
2215     return 0;
2216   bool FoldedLoad = I->second.second & (1 << 4);
2217   bool FoldedStore = I->second.second & (1 << 5);
2218   if (UnfoldLoad && !FoldedLoad)
2219     return 0;
2220   if (UnfoldStore && !FoldedStore)
2221     return 0;
2222   return I->second.first;
2223 }
2224
2225 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
2226   if (MBB.empty()) return false;
2227
2228   switch (MBB.back().getOpcode()) {
2229   case X86::TCRETURNri:
2230   case X86::TCRETURNdi:
2231   case X86::RET:     // Return.
2232   case X86::RETI:
2233   case X86::TAILJMPd:
2234   case X86::TAILJMPr:
2235   case X86::TAILJMPm:
2236   case X86::JMP:     // Uncond branch.
2237   case X86::JMP32r:  // Indirect branch.
2238   case X86::JMP64r:  // Indirect branch (64-bit).
2239   case X86::JMP32m:  // Indirect branch through mem.
2240   case X86::JMP64m:  // Indirect branch through mem (64-bit).
2241     return true;
2242   default: return false;
2243   }
2244 }
2245
2246 bool X86InstrInfo::
2247 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
2248   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
2249   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
2250   return false;
2251 }
2252
2253 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
2254   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
2255   if (Subtarget->is64Bit())
2256     return &X86::GR64RegClass;
2257   else
2258     return &X86::GR32RegClass;
2259 }