lib/Target/X86/X86InstrInfo.cpp

   1 //===- X86InstrInfo.cpp - X86 Instruction Information -----------*- C++ -*-===//
   2 //
   3 //                     The LLVM Compiler Infrastructure
   4 //
   5 // This file was developed by the LLVM research group and is distributed under
   6 // the University of Illinois Open Source License. See LICENSE.TXT for details.
   7 //
   8 //===----------------------------------------------------------------------===//
   9 //
  10 // This file contains the X86 implementation of the TargetInstrInfo class.
  11 //
  12 //===----------------------------------------------------------------------===//
  13
  14 #include "X86InstrInfo.h"
  15 #include "X86.h"
  16 #include "X86GenInstrInfo.inc"
  17 #include "X86InstrBuilder.h"
  18 #include "X86Subtarget.h"
  19 #include "X86TargetMachine.h"
  20 #include "llvm/ADT/STLExtras.h"
  21 #include "llvm/CodeGen/MachineInstrBuilder.h"
  22 #include "llvm/CodeGen/LiveVariables.h"
  23 #include "llvm/CodeGen/SSARegMap.h"
  24 #include "llvm/Target/TargetOptions.h"
  25 using namespace llvm;
  26
  27 X86InstrInfo::X86InstrInfo(X86TargetMachine &tm)
  28   : TargetInstrInfo(X86Insts, array_lengthof(X86Insts)),
  29     TM(tm), RI(tm, *this) {
  30 }
  31
  32 bool X86InstrInfo::isMoveInstr(const MachineInstr& MI,
  33                                unsigned& sourceReg,
  34                                unsigned& destReg) const {
  35   MachineOpCode oc = MI.getOpcode();
  36   if (oc == X86::MOV8rr || oc == X86::MOV16rr ||
  37       oc == X86::MOV32rr || oc == X86::MOV64rr ||
  38       oc == X86::MOV16to16_ || oc == X86::MOV32to32_ ||
  39       oc == X86::MOV_Fp3232  || oc == X86::MOVSSrr || oc == X86::MOVSDrr ||
  40       oc == X86::MOV_Fp3264 || oc == X86::MOV_Fp6432 || oc == X86::MOV_Fp6464 ||
  41       oc == X86::FsMOVAPSrr || oc == X86::FsMOVAPDrr ||
  42       oc == X86::MOVAPSrr || oc == X86::MOVAPDrr ||
  43       oc == X86::MOVSS2PSrr || oc == X86::MOVSD2PDrr ||
  44       oc == X86::MOVPS2SSrr || oc == X86::MOVPD2SDrr ||
  45       oc == X86::MMX_MOVD64rr || oc == X86::MMX_MOVQ64rr) {
  46       assert(MI.getNumOperands() >= 2 &&
  47              MI.getOperand(0).isRegister() &&
  48              MI.getOperand(1).isRegister() &&
  49              "invalid register-register move instruction");
  50       sourceReg = MI.getOperand(1).getReg();
  51       destReg = MI.getOperand(0).getReg();
  52       return true;
  53   }
  54   return false;
  55 }
  56
  57 unsigned X86InstrInfo::isLoadFromStackSlot(MachineInstr *MI,
  58                                            int &FrameIndex) const {
  59   switch (MI->getOpcode()) {
  60   default: break;
  61   case X86::MOV8rm:
  62   case X86::MOV16rm:
  63   case X86::MOV16_rm:
  64   case X86::MOV32rm:
  65   case X86::MOV32_rm:
  66   case X86::MOV64rm:
  67   case X86::LD_Fp64m:
  68   case X86::MOVSSrm:
  69   case X86::MOVSDrm:
  70   case X86::MOVAPSrm:
  71   case X86::MOVAPDrm:
  72   case X86::MMX_MOVD64rm:
  73   case X86::MMX_MOVQ64rm:
  74     if (MI->getOperand(1).isFrameIndex() && MI->getOperand(2).isImmediate() &&
  75         MI->getOperand(3).isRegister() && MI->getOperand(4).isImmediate() &&
  76         MI->getOperand(2).getImmedValue() == 1 &&
  77         MI->getOperand(3).getReg() == 0 &&
  78         MI->getOperand(4).getImmedValue() == 0) {
  79       FrameIndex = MI->getOperand(1).getFrameIndex();
  80       return MI->getOperand(0).getReg();
  81     }
  82     break;
  83   }
  84   return 0;
  85 }
  86
  87 unsigned X86InstrInfo::isStoreToStackSlot(MachineInstr *MI,
  88                                           int &FrameIndex) const {
  89   switch (MI->getOpcode()) {
  90   default: break;
  91   case X86::MOV8mr:
  92   case X86::MOV16mr:
  93   case X86::MOV16_mr:
  94   case X86::MOV32mr:
  95   case X86::MOV32_mr:
  96   case X86::MOV64mr:
  97   case X86::ST_FpP64m:
  98   case X86::MOVSSmr:
  99   case X86::MOVSDmr:
 100   case X86::MOVAPSmr:
 101   case X86::MOVAPDmr:
 102   case X86::MMX_MOVD64mr:
 103   case X86::MMX_MOVQ64mr:
 104   case X86::MMX_MOVNTQmr:
 105     if (MI->getOperand(0).isFrameIndex() && MI->getOperand(1).isImmediate() &&
 106         MI->getOperand(2).isRegister() && MI->getOperand(3).isImmediate() &&
 107         MI->getOperand(1).getImmedValue() == 1 &&
 108         MI->getOperand(2).getReg() == 0 &&
 109         MI->getOperand(3).getImmedValue() == 0) {
 110       FrameIndex = MI->getOperand(0).getFrameIndex();
 111       return MI->getOperand(4).getReg();
 112     }
 113     break;
 114   }
 115   return 0;
 116 }
 117
 118
 119 bool X86InstrInfo::isReallyTriviallyReMaterializable(MachineInstr *MI) const {
 120   switch (MI->getOpcode()) {
 121   default: break;
 122   case X86::MOV8rm:
 123   case X86::MOV16rm:
 124   case X86::MOV16_rm:
 125   case X86::MOV32rm:
 126   case X86::MOV32_rm:
 127   case X86::MOV64rm:
 128   case X86::LD_Fp64m:
 129   case X86::MOVSSrm:
 130   case X86::MOVSDrm:
 131   case X86::MOVAPSrm:
 132   case X86::MOVAPDrm:
 133   case X86::MMX_MOVD64rm:
 134   case X86::MMX_MOVQ64rm:
 135     // Loads from constant pools are trivially rematerializable.
 136     return MI->getOperand(1).isRegister() && MI->getOperand(2).isImmediate() &&
 137            MI->getOperand(3).isRegister() && MI->getOperand(4).isConstantPoolIndex() &&
 138            MI->getOperand(1).getReg() == 0 &&
 139            MI->getOperand(2).getImmedValue() == 1 &&
 140            MI->getOperand(3).getReg() == 0;
 141   }
 142   // All other instructions marked M_REMATERIALIZABLE are always trivially
 143   // rematerializable.
 144   return true;
 145 }
 146
 147 /// hasLiveCondCodeDef - True if MI has a condition code def, e.g. EFLAGS, that
 148 /// is not marked dead.
 149 static bool hasLiveCondCodeDef(MachineInstr *MI) {
 150   for (unsigned i = 0, e = MI->getNumOperands(); i != e; ++i) {
 151     MachineOperand &MO = MI->getOperand(i);
 152     if (MO.isRegister() && MO.isDef() &&
 153         MO.getReg() == X86::EFLAGS && !MO.isDead()) {
 154       return true;
 155     }
 156   }
 157   return false;
 158 }
 159
 160 /// convertToThreeAddress - This method must be implemented by targets that
 161 /// set the M_CONVERTIBLE_TO_3_ADDR flag.  When this flag is set, the target
 162 /// may be able to convert a two-address instruction into a true
 163 /// three-address instruction on demand.  This allows the X86 target (for
 164 /// example) to convert ADD and SHL instructions into LEA instructions if they
 165 /// would require register copies due to two-addressness.
 166 ///
 167 /// This method returns a null pointer if the transformation cannot be
 168 /// performed, otherwise it returns the new instruction.
 169 ///
 170 MachineInstr *
 171 X86InstrInfo::convertToThreeAddress(MachineFunction::iterator &MFI,
 172                                     MachineBasicBlock::iterator &MBBI,
 173                                     LiveVariables &LV) const {
 174   MachineInstr *MI = MBBI;
 175   // All instructions input are two-addr instructions.  Get the known operands.
 176   unsigned Dest = MI->getOperand(0).getReg();
 177   unsigned Src = MI->getOperand(1).getReg();
 178
 179   MachineInstr *NewMI = NULL;
 180   // FIXME: 16-bit LEA's are really slow on Athlons, but not bad on P4's.  When
 181   // we have better subtarget support, enable the 16-bit LEA generation here.
 182   bool DisableLEA16 = true;
 183
 184   unsigned MIOpc = MI->getOpcode();
 185   switch (MIOpc) {
 186   case X86::SHUFPSrri: {
 187     assert(MI->getNumOperands() == 4 && "Unknown shufps instruction!");
 188     if (!TM.getSubtarget<X86Subtarget>().hasSSE2()) return 0;
 189
 190     unsigned A = MI->getOperand(0).getReg();
 191     unsigned B = MI->getOperand(1).getReg();
 192     unsigned C = MI->getOperand(2).getReg();
 193     unsigned M = MI->getOperand(3).getImm();
 194     if (B != C) return 0;
 195     NewMI = BuildMI(get(X86::PSHUFDri), A).addReg(B).addImm(M);
 196     break;
 197   }
 198   case X86::SHL64ri: {
 199     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 200     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 201     // the flags produced by a shift yet, so this is safe.
 202     unsigned Dest = MI->getOperand(0).getReg();
 203     unsigned Src = MI->getOperand(1).getReg();
 204     unsigned ShAmt = MI->getOperand(2).getImm();
 205     if (ShAmt == 0 || ShAmt >= 4) return 0;
 206
 207     NewMI = BuildMI(get(X86::LEA64r), Dest)
 208       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 209     break;
 210   }
 211   case X86::SHL32ri: {
 212     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 213     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 214     // the flags produced by a shift yet, so this is safe.
 215     unsigned Dest = MI->getOperand(0).getReg();
 216     unsigned Src = MI->getOperand(1).getReg();
 217     unsigned ShAmt = MI->getOperand(2).getImm();
 218     if (ShAmt == 0 || ShAmt >= 4) return 0;
 219
 220     unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit() ?
 221       X86::LEA64_32r : X86::LEA32r;
 222     NewMI = BuildMI(get(Opc), Dest)
 223       .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 224     break;
 225   }
 226   case X86::SHL16ri: {
 227     assert(MI->getNumOperands() >= 3 && "Unknown shift instruction!");
 228     // NOTE: LEA doesn't produce flags like shift does, but LLVM never uses
 229     // the flags produced by a shift yet, so this is safe.
 230     unsigned Dest = MI->getOperand(0).getReg();
 231     unsigned Src = MI->getOperand(1).getReg();
 232     unsigned ShAmt = MI->getOperand(2).getImm();
 233     if (ShAmt == 0 || ShAmt >= 4) return 0;
 234
 235     if (DisableLEA16) {
 236       // If 16-bit LEA is disabled, use 32-bit LEA via subregisters.
 237       SSARegMap *RegMap = MFI->getParent()->getSSARegMap();
 238       unsigned Opc = TM.getSubtarget<X86Subtarget>().is64Bit()
 239         ? X86::LEA64_32r : X86::LEA32r;
 240       unsigned leaInReg = RegMap->createVirtualRegister(&X86::GR32RegClass);
 241       unsigned leaOutReg = RegMap->createVirtualRegister(&X86::GR32RegClass);
 242
 243       MachineInstr *Ins =
 244         BuildMI(get(X86::INSERT_SUBREG), leaInReg).addReg(Src).addImm(2);
 245       Ins->copyKillDeadInfo(MI);
 246
 247       NewMI = BuildMI(get(Opc), leaOutReg)
 248         .addReg(0).addImm(1 << ShAmt).addReg(leaInReg).addImm(0);
 249
 250       MachineInstr *Ext =
 251         BuildMI(get(X86::EXTRACT_SUBREG), Dest).addReg(leaOutReg).addImm(2);
 252       Ext->copyKillDeadInfo(MI);
 253
 254       MFI->insert(MBBI, Ins);            // Insert the insert_subreg
 255       LV.instructionChanged(MI, NewMI);  // Update live variables
 256       LV.addVirtualRegisterKilled(leaInReg, NewMI);
 257       MFI->insert(MBBI, NewMI);          // Insert the new inst
 258       LV.addVirtualRegisterKilled(leaOutReg, Ext);
 259       MFI->insert(MBBI, Ext);            // Insert the extract_subreg
 260       return Ext;
 261     } else {
 262       NewMI = BuildMI(get(X86::LEA16r), Dest)
 263         .addReg(0).addImm(1 << ShAmt).addReg(Src).addImm(0);
 264     }
 265     break;
 266   }
 267   default: {
 268     // The following opcodes also sets the condition code register(s). Only
 269     // convert them to equivalent lea if the condition code register def's
 270     // are dead!
 271     if (hasLiveCondCodeDef(MI))
 272       return 0;
 273
 274     switch (MIOpc) {
 275     default: return 0;
 276     case X86::INC64r:
 277     case X86::INC32r: {
 278       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 279       unsigned Opc = MIOpc == X86::INC64r ? X86::LEA64r : X86::LEA32r;
 280       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, 1);
 281       break;
 282     }
 283     case X86::INC16r:
 284     case X86::INC64_16r:
 285       if (DisableLEA16) return 0;
 286       assert(MI->getNumOperands() >= 2 && "Unknown inc instruction!");
 287       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, 1);
 288       break;
 289     case X86::DEC64r:
 290     case X86::DEC32r: {
 291       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 292       unsigned Opc = MIOpc == X86::DEC64r ? X86::LEA64r : X86::LEA32r;
 293       NewMI = addRegOffset(BuildMI(get(Opc), Dest), Src, -1);
 294       break;
 295     }
 296     case X86::DEC16r:
 297     case X86::DEC64_16r:
 298       if (DisableLEA16) return 0;
 299       assert(MI->getNumOperands() >= 2 && "Unknown dec instruction!");
 300       NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src, -1);
 301       break;
 302     case X86::ADD64rr:
 303     case X86::ADD32rr: {
 304       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 305       unsigned Opc = MIOpc == X86::ADD64rr ? X86::LEA64r : X86::LEA32r;
 306       NewMI = addRegReg(BuildMI(get(Opc), Dest), Src,
 307                         MI->getOperand(2).getReg());
 308       break;
 309     }
 310     case X86::ADD16rr:
 311       if (DisableLEA16) return 0;
 312       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 313       NewMI = addRegReg(BuildMI(get(X86::LEA16r), Dest), Src,
 314                         MI->getOperand(2).getReg());
 315       break;
 316     case X86::ADD64ri32:
 317     case X86::ADD64ri8:
 318       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 319       if (MI->getOperand(2).isImmediate())
 320         NewMI = addRegOffset(BuildMI(get(X86::LEA64r), Dest), Src,
 321                              MI->getOperand(2).getImmedValue());
 322       break;
 323     case X86::ADD32ri:
 324     case X86::ADD32ri8:
 325       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 326       if (MI->getOperand(2).isImmediate())
 327         NewMI = addRegOffset(BuildMI(get(X86::LEA32r), Dest), Src,
 328                              MI->getOperand(2).getImmedValue());
 329       break;
 330     case X86::ADD16ri:
 331     case X86::ADD16ri8:
 332       if (DisableLEA16) return 0;
 333       assert(MI->getNumOperands() >= 3 && "Unknown add instruction!");
 334       if (MI->getOperand(2).isImmediate())
 335         NewMI = addRegOffset(BuildMI(get(X86::LEA16r), Dest), Src,
 336                              MI->getOperand(2).getImmedValue());
 337       break;
 338     case X86::SHL16ri:
 339       if (DisableLEA16) return 0;
 340     case X86::SHL32ri:
 341     case X86::SHL64ri: {
 342       assert(MI->getNumOperands() >= 3 && MI->getOperand(2).isImmediate() &&
 343              "Unknown shl instruction!");
 344       unsigned ShAmt = MI->getOperand(2).getImmedValue();
 345       if (ShAmt == 1 || ShAmt == 2 || ShAmt == 3) {
 346         X86AddressMode AM;
 347         AM.Scale = 1 << ShAmt;
 348         AM.IndexReg = Src;
 349         unsigned Opc = MIOpc == X86::SHL64ri ? X86::LEA64r
 350           : (MIOpc == X86::SHL32ri ? X86::LEA32r : X86::LEA16r);
 351         NewMI = addFullAddress(BuildMI(get(Opc), Dest), AM);
 352       }
 353       break;
 354     }
 355     }
 356   }
 357   }
 358
 359   NewMI->copyKillDeadInfo(MI);
 360   LV.instructionChanged(MI, NewMI);  // Update live variables
 361   MFI->insert(MBBI, NewMI);          // Insert the new inst
 362   return NewMI;
 363 }
 364
 365 /// commuteInstruction - We have a few instructions that must be hacked on to
 366 /// commute them.
 367 ///
 368 MachineInstr *X86InstrInfo::commuteInstruction(MachineInstr *MI) const {
 369   switch (MI->getOpcode()) {
 370   case X86::SHRD16rri8: // A = SHRD16rri8 B, C, I -> A = SHLD16rri8 C, B, (16-I)
 371   case X86::SHLD16rri8: // A = SHLD16rri8 B, C, I -> A = SHRD16rri8 C, B, (16-I)
 372   case X86::SHRD32rri8: // A = SHRD32rri8 B, C, I -> A = SHLD32rri8 C, B, (32-I)
 373   case X86::SHLD32rri8: // A = SHLD32rri8 B, C, I -> A = SHRD32rri8 C, B, (32-I)
 374   case X86::SHRD64rri8: // A = SHRD64rri8 B, C, I -> A = SHLD64rri8 C, B, (64-I)
 375   case X86::SHLD64rri8:{// A = SHLD64rri8 B, C, I -> A = SHRD64rri8 C, B, (64-I)
 376     unsigned Opc;
 377     unsigned Size;
 378     switch (MI->getOpcode()) {
 379     default: assert(0 && "Unreachable!");
 380     case X86::SHRD16rri8: Size = 16; Opc = X86::SHLD16rri8; break;
 381     case X86::SHLD16rri8: Size = 16; Opc = X86::SHRD16rri8; break;
 382     case X86::SHRD32rri8: Size = 32; Opc = X86::SHLD32rri8; break;
 383     case X86::SHLD32rri8: Size = 32; Opc = X86::SHRD32rri8; break;
 384     case X86::SHRD64rri8: Size = 64; Opc = X86::SHLD64rri8; break;
 385     case X86::SHLD64rri8: Size = 64; Opc = X86::SHRD64rri8; break;
 386     }
 387     unsigned Amt = MI->getOperand(3).getImmedValue();
 388     unsigned A = MI->getOperand(0).getReg();
 389     unsigned B = MI->getOperand(1).getReg();
 390     unsigned C = MI->getOperand(2).getReg();
 391     bool BisKill = MI->getOperand(1).isKill();
 392     bool CisKill = MI->getOperand(2).isKill();
 393     return BuildMI(get(Opc), A).addReg(C, false, false, CisKill)
 394       .addReg(B, false, false, BisKill).addImm(Size-Amt);
 395   }
 396   case X86::CMOVB16rr:
 397   case X86::CMOVB32rr:
 398   case X86::CMOVB64rr:
 399   case X86::CMOVAE16rr:
 400   case X86::CMOVAE32rr:
 401   case X86::CMOVAE64rr:
 402   case X86::CMOVE16rr:
 403   case X86::CMOVE32rr:
 404   case X86::CMOVE64rr:
 405   case X86::CMOVNE16rr:
 406   case X86::CMOVNE32rr:
 407   case X86::CMOVNE64rr:
 408   case X86::CMOVBE16rr:
 409   case X86::CMOVBE32rr:
 410   case X86::CMOVBE64rr:
 411   case X86::CMOVA16rr:
 412   case X86::CMOVA32rr:
 413   case X86::CMOVA64rr:
 414   case X86::CMOVL16rr:
 415   case X86::CMOVL32rr:
 416   case X86::CMOVL64rr:
 417   case X86::CMOVGE16rr:
 418   case X86::CMOVGE32rr:
 419   case X86::CMOVGE64rr:
 420   case X86::CMOVLE16rr:
 421   case X86::CMOVLE32rr:
 422   case X86::CMOVLE64rr:
 423   case X86::CMOVG16rr:
 424   case X86::CMOVG32rr:
 425   case X86::CMOVG64rr:
 426   case X86::CMOVS16rr:
 427   case X86::CMOVS32rr:
 428   case X86::CMOVS64rr:
 429   case X86::CMOVNS16rr:
 430   case X86::CMOVNS32rr:
 431   case X86::CMOVNS64rr:
 432   case X86::CMOVP16rr:
 433   case X86::CMOVP32rr:
 434   case X86::CMOVP64rr:
 435   case X86::CMOVNP16rr:
 436   case X86::CMOVNP32rr:
 437   case X86::CMOVNP64rr: {
 438     unsigned Opc = 0;
 439     switch (MI->getOpcode()) {
 440     default: break;
 441     case X86::CMOVB16rr:  Opc = X86::CMOVAE16rr; break;
 442     case X86::CMOVB32rr:  Opc = X86::CMOVAE32rr; break;
 443     case X86::CMOVB64rr:  Opc = X86::CMOVAE64rr; break;
 444     case X86::CMOVAE16rr: Opc = X86::CMOVB16rr; break;
 445     case X86::CMOVAE32rr: Opc = X86::CMOVB32rr; break;
 446     case X86::CMOVAE64rr: Opc = X86::CMOVB64rr; break;
 447     case X86::CMOVE16rr:  Opc = X86::CMOVNE16rr; break;
 448     case X86::CMOVE32rr:  Opc = X86::CMOVNE32rr; break;
 449     case X86::CMOVE64rr:  Opc = X86::CMOVNE64rr; break;
 450     case X86::CMOVNE16rr: Opc = X86::CMOVE16rr; break;
 451     case X86::CMOVNE32rr: Opc = X86::CMOVE32rr; break;
 452     case X86::CMOVNE64rr: Opc = X86::CMOVE64rr; break;
 453     case X86::CMOVBE16rr: Opc = X86::CMOVA16rr; break;
 454     case X86::CMOVBE32rr: Opc = X86::CMOVA32rr; break;
 455     case X86::CMOVBE64rr: Opc = X86::CMOVA64rr; break;
 456     case X86::CMOVA16rr:  Opc = X86::CMOVBE16rr; break;
 457     case X86::CMOVA32rr:  Opc = X86::CMOVBE32rr; break;
 458     case X86::CMOVA64rr:  Opc = X86::CMOVBE64rr; break;
 459     case X86::CMOVL16rr:  Opc = X86::CMOVGE16rr; break;
 460     case X86::CMOVL32rr:  Opc = X86::CMOVGE32rr; break;
 461     case X86::CMOVL64rr:  Opc = X86::CMOVGE64rr; break;
 462     case X86::CMOVGE16rr: Opc = X86::CMOVL16rr; break;
 463     case X86::CMOVGE32rr: Opc = X86::CMOVL32rr; break;
 464     case X86::CMOVGE64rr: Opc = X86::CMOVL64rr; break;
 465     case X86::CMOVLE16rr: Opc = X86::CMOVG16rr; break;
 466     case X86::CMOVLE32rr: Opc = X86::CMOVG32rr; break;
 467     case X86::CMOVLE64rr: Opc = X86::CMOVG64rr; break;
 468     case X86::CMOVG16rr:  Opc = X86::CMOVLE16rr; break;
 469     case X86::CMOVG32rr:  Opc = X86::CMOVLE32rr; break;
 470     case X86::CMOVG64rr:  Opc = X86::CMOVLE64rr; break;
 471     case X86::CMOVS16rr:  Opc = X86::CMOVNS16rr; break;
 472     case X86::CMOVS32rr:  Opc = X86::CMOVNS32rr; break;
 473     case X86::CMOVS64rr:  Opc = X86::CMOVNS32rr; break;
 474     case X86::CMOVNS16rr: Opc = X86::CMOVS16rr; break;
 475     case X86::CMOVNS32rr: Opc = X86::CMOVS32rr; break;
 476     case X86::CMOVNS64rr: Opc = X86::CMOVS64rr; break;
 477     case X86::CMOVP16rr:  Opc = X86::CMOVNP16rr; break;
 478     case X86::CMOVP32rr:  Opc = X86::CMOVNP32rr; break;
 479     case X86::CMOVP64rr:  Opc = X86::CMOVNP32rr; break;
 480     case X86::CMOVNP16rr: Opc = X86::CMOVP16rr; break;
 481     case X86::CMOVNP32rr: Opc = X86::CMOVP32rr; break;
 482     case X86::CMOVNP64rr: Opc = X86::CMOVP64rr; break;
 483     }
 484
 485     MI->setInstrDescriptor(get(Opc));
 486     // Fallthrough intended.
 487   }
 488   default:
 489     return TargetInstrInfo::commuteInstruction(MI);
 490   }
 491 }
 492
 493 static X86::CondCode GetCondFromBranchOpc(unsigned BrOpc) {
 494   switch (BrOpc) {
 495   default: return X86::COND_INVALID;
 496   case X86::JE:  return X86::COND_E;
 497   case X86::JNE: return X86::COND_NE;
 498   case X86::JL:  return X86::COND_L;
 499   case X86::JLE: return X86::COND_LE;
 500   case X86::JG:  return X86::COND_G;
 501   case X86::JGE: return X86::COND_GE;
 502   case X86::JB:  return X86::COND_B;
 503   case X86::JBE: return X86::COND_BE;
 504   case X86::JA:  return X86::COND_A;
 505   case X86::JAE: return X86::COND_AE;
 506   case X86::JS:  return X86::COND_S;
 507   case X86::JNS: return X86::COND_NS;
 508   case X86::JP:  return X86::COND_P;
 509   case X86::JNP: return X86::COND_NP;
 510   case X86::JO:  return X86::COND_O;
 511   case X86::JNO: return X86::COND_NO;
 512   }
 513 }
 514
 515 unsigned X86::GetCondBranchFromCond(X86::CondCode CC) {
 516   switch (CC) {
 517   default: assert(0 && "Illegal condition code!");
 518   case X86::COND_E:  return X86::JE;
 519   case X86::COND_NE: return X86::JNE;
 520   case X86::COND_L:  return X86::JL;
 521   case X86::COND_LE: return X86::JLE;
 522   case X86::COND_G:  return X86::JG;
 523   case X86::COND_GE: return X86::JGE;
 524   case X86::COND_B:  return X86::JB;
 525   case X86::COND_BE: return X86::JBE;
 526   case X86::COND_A:  return X86::JA;
 527   case X86::COND_AE: return X86::JAE;
 528   case X86::COND_S:  return X86::JS;
 529   case X86::COND_NS: return X86::JNS;
 530   case X86::COND_P:  return X86::JP;
 531   case X86::COND_NP: return X86::JNP;
 532   case X86::COND_O:  return X86::JO;
 533   case X86::COND_NO: return X86::JNO;
 534   }
 535 }
 536
 537 /// GetOppositeBranchCondition - Return the inverse of the specified condition,
 538 /// e.g. turning COND_E to COND_NE.
 539 X86::CondCode X86::GetOppositeBranchCondition(X86::CondCode CC) {
 540   switch (CC) {
 541   default: assert(0 && "Illegal condition code!");
 542   case X86::COND_E:  return X86::COND_NE;
 543   case X86::COND_NE: return X86::COND_E;
 544   case X86::COND_L:  return X86::COND_GE;
 545   case X86::COND_LE: return X86::COND_G;
 546   case X86::COND_G:  return X86::COND_LE;
 547   case X86::COND_GE: return X86::COND_L;
 548   case X86::COND_B:  return X86::COND_AE;
 549   case X86::COND_BE: return X86::COND_A;
 550   case X86::COND_A:  return X86::COND_BE;
 551   case X86::COND_AE: return X86::COND_B;
 552   case X86::COND_S:  return X86::COND_NS;
 553   case X86::COND_NS: return X86::COND_S;
 554   case X86::COND_P:  return X86::COND_NP;
 555   case X86::COND_NP: return X86::COND_P;
 556   case X86::COND_O:  return X86::COND_NO;
 557   case X86::COND_NO: return X86::COND_O;
 558   }
 559 }
 560
 561 bool X86InstrInfo::isUnpredicatedTerminator(const MachineInstr *MI) const {
 562   const TargetInstrDescriptor *TID = MI->getInstrDescriptor();
 563   if (TID->Flags & M_TERMINATOR_FLAG) {
 564     // Conditional branch is a special case.
 565     if ((TID->Flags & M_BRANCH_FLAG) != 0 && (TID->Flags & M_BARRIER_FLAG) == 0)
 566       return true;
 567     if ((TID->Flags & M_PREDICABLE) == 0)
 568       return true;
 569     return !isPredicated(MI);
 570   }
 571   return false;
 572 }
 573
 574 // For purposes of branch analysis do not count FP_REG_KILL as a terminator.
 575 static bool isBrAnalysisUnpredicatedTerminator(const MachineInstr *MI,
 576                                                const X86InstrInfo &TII) {
 577   if (MI->getOpcode() == X86::FP_REG_KILL)
 578     return false;
 579   return TII.isUnpredicatedTerminator(MI);
 580 }
 581
 582 bool X86InstrInfo::AnalyzeBranch(MachineBasicBlock &MBB,
 583                                  MachineBasicBlock *&TBB,
 584                                  MachineBasicBlock *&FBB,
 585                                  std::vector<MachineOperand> &Cond) const {
 586   // If the block has no terminators, it just falls into the block after it.
 587   MachineBasicBlock::iterator I = MBB.end();
 588   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this))
 589     return false;
 590
 591   // Get the last instruction in the block.
 592   MachineInstr *LastInst = I;
 593
 594   // If there is only one terminator instruction, process it.
 595   if (I == MBB.begin() || !isBrAnalysisUnpredicatedTerminator(--I, *this)) {
 596     if (!isBranch(LastInst->getOpcode()))
 597       return true;
 598
 599     // If the block ends with a branch there are 3 possibilities:
 600     // it's an unconditional, conditional, or indirect branch.
 601
 602     if (LastInst->getOpcode() == X86::JMP) {
 603       TBB = LastInst->getOperand(0).getMachineBasicBlock();
 604       return false;
 605     }
 606     X86::CondCode BranchCode = GetCondFromBranchOpc(LastInst->getOpcode());
 607     if (BranchCode == X86::COND_INVALID)
 608       return true;  // Can't handle indirect branch.
 609
 610     // Otherwise, block ends with fall-through condbranch.
 611     TBB = LastInst->getOperand(0).getMachineBasicBlock();
 612     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 613     return false;
 614   }
 615
 616   // Get the instruction before it if it's a terminator.
 617   MachineInstr *SecondLastInst = I;
 618
 619   // If there are three terminators, we don't know what sort of block this is.
 620   if (SecondLastInst && I != MBB.begin() &&
 621       isBrAnalysisUnpredicatedTerminator(--I, *this))
 622     return true;
 623
 624   // If the block ends with X86::JMP and a conditional branch, handle it.
 625   X86::CondCode BranchCode = GetCondFromBranchOpc(SecondLastInst->getOpcode());
 626   if (BranchCode != X86::COND_INVALID && LastInst->getOpcode() == X86::JMP) {
 627     TBB = SecondLastInst->getOperand(0).getMachineBasicBlock();
 628     Cond.push_back(MachineOperand::CreateImm(BranchCode));
 629     FBB = LastInst->getOperand(0).getMachineBasicBlock();
 630     return false;
 631   }
 632
 633   // If the block ends with two X86::JMPs, handle it.  The second one is not
 634   // executed, so remove it.
 635   if (SecondLastInst->getOpcode() == X86::JMP &&
 636       LastInst->getOpcode() == X86::JMP) {
 637     TBB = SecondLastInst->getOperand(0).getMachineBasicBlock();
 638     I = LastInst;
 639     I->eraseFromParent();
 640     return false;
 641   }
 642
 643   // Otherwise, can't handle this.
 644   return true;
 645 }
 646
 647 unsigned X86InstrInfo::RemoveBranch(MachineBasicBlock &MBB) const {
 648   MachineBasicBlock::iterator I = MBB.end();
 649   if (I == MBB.begin()) return 0;
 650   --I;
 651   if (I->getOpcode() != X86::JMP &&
 652       GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
 653     return 0;
 654
 655   // Remove the branch.
 656   I->eraseFromParent();
 657
 658   I = MBB.end();
 659
 660   if (I == MBB.begin()) return 1;
 661   --I;
 662   if (GetCondFromBranchOpc(I->getOpcode()) == X86::COND_INVALID)
 663     return 1;
 664
 665   // Remove the branch.
 666   I->eraseFromParent();
 667   return 2;
 668 }
 669
 670 unsigned
 671 X86InstrInfo::InsertBranch(MachineBasicBlock &MBB, MachineBasicBlock *TBB,
 672                            MachineBasicBlock *FBB,
 673                            const std::vector<MachineOperand> &Cond) const {
 674   // Shouldn't be a fall through.
 675   assert(TBB && "InsertBranch must not be told to insert a fallthrough");
 676   assert((Cond.size() == 1 || Cond.size() == 0) &&
 677          "X86 branch conditions have one component!");
 678
 679   if (FBB == 0) { // One way branch.
 680     if (Cond.empty()) {
 681       // Unconditional branch?
 682       BuildMI(&MBB, get(X86::JMP)).addMBB(TBB);
 683     } else {
 684       // Conditional branch.
 685       unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
 686       BuildMI(&MBB, get(Opc)).addMBB(TBB);
 687     }
 688     return 1;
 689   }
 690
 691   // Two-way Conditional branch.
 692   unsigned Opc = GetCondBranchFromCond((X86::CondCode)Cond[0].getImm());
 693   BuildMI(&MBB, get(Opc)).addMBB(TBB);
 694   BuildMI(&MBB, get(X86::JMP)).addMBB(FBB);
 695   return 2;
 696 }
 697
 698 bool X86InstrInfo::BlockHasNoFallThrough(MachineBasicBlock &MBB) const {
 699   if (MBB.empty()) return false;
 700
 701   switch (MBB.back().getOpcode()) {
 702   case X86::RET:     // Return.
 703   case X86::RETI:
 704   case X86::TAILJMPd:
 705   case X86::TAILJMPr:
 706   case X86::TAILJMPm:
 707   case X86::JMP:     // Uncond branch.
 708   case X86::JMP32r:  // Indirect branch.
 709   case X86::JMP64r:  // Indirect branch (64-bit).
 710   case X86::JMP32m:  // Indirect branch through mem.
 711   case X86::JMP64m:  // Indirect branch through mem (64-bit).
 712     return true;
 713   default: return false;
 714   }
 715 }
 716
 717 bool X86InstrInfo::
 718 ReverseBranchCondition(std::vector<MachineOperand> &Cond) const {
 719   assert(Cond.size() == 1 && "Invalid X86 branch condition!");
 720   Cond[0].setImm(GetOppositeBranchCondition((X86::CondCode)Cond[0].getImm()));
 721   return false;
 722 }
 723
 724 const TargetRegisterClass *X86InstrInfo::getPointerRegClass() const {
 725   const X86Subtarget *Subtarget = &TM.getSubtarget<X86Subtarget>();
 726   if (Subtarget->is64Bit())
 727     return &X86::GR64RegClass;
 728   else
 729     return &X86::GR32RegClass;
 730 }